(57)【特許請求の範囲】
【請求項１】
着磁されたマグネットロータと２つの電磁コイルを有し、２つの電磁コイルを流れる電流により発生する磁界のベクトル和に応じて、前記マグネットロータの回転を制御することによって指針の指示角が定まるように構成されたステッピングモータを用いたアナログ指針式のメータ本体と、
入力信号を、前記指針の指示角に相当する振れ角データに変換するデータ変換回路と、
フィルタ定数値を持つ複数段の積分回路を有し、前記積分回路はセレクタ回路、加減算回路、データ保持回路を含み、前記データ変換回路より供給される前記振れ角データを積分するデジタル遅延回路と、
前記デジタル遅延回路内の前記積分回路で行う積分計算に用いられる前記フィルタ定数値を切り替えるフィルタ切替回路と、
前記デジタル遅延回路内に設けられた前記データ保持回路に、前記指針の指示角を０度に戻すまでの戻し角度に相当する角度データを出力する戻し角度設定回路と、
前記デジタル遅延回路の出力データを三角関数データに変換する三角関数変換回路と、
前記三角関数変換回路から出力される前記三角関数データに応じた電流量を、前記メータ本体の前記電磁コイルに供給するメータ駆動回路とを具備し、
前記デジタル遅延回路内の前記積分回路が含む前記セレクタ回路は、前記振れ角データあるいは前記データ保持回路から出力される前記角度データのうち、いずれかを選択して出力し、前記加減算回路は前記データ保持回路の出力と前記セレクタ回路の出力とを加算あるいは減算し、前記データ保持回路は前記加減算回路の出力を保持し、
前記データ変換回路から供給される前記振れ角データは、前記加減算回路及び前記セレクタ回路によって前記フィルタ切替回路により設定された第１のフィルタ定数値に従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、
前記指針を０度に戻す動作では、前記戻し角度設定回路に設定された戻し角度に相当する角度データが前記データ保持回路に保持され、ゼロに設定された前記振れ角データが前記データ変換回路より前記デジタル遅延回路に供給され、前記データ保持回路に保持された前記角度データは、前記フィルタ切替回路により設定された第２のフィルタ定数値に従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、
前記第２のフィルタ定数値は、前記第１のフィルタ定数値に従って積分されたときに比べて、前記デジタル遅延回路の出力の変化率が小さくなるように設定されることを特徴とするメータ装置。
【請求項２】
着磁されたマグネットロータと２つの電磁コイルを有し、２つの電磁コイルを流れる電流により発生する磁界のベクトル和に応じて、前記マグネットロータの回転を制御することによって指針の指示角が定まるように構成されたステッピングモータを用いたアナログ指針式のメータ本体と、
入力信号を、前記指針の指示角に相当する振れ角データに変換するデータ変換回路と、
フィルタ定数値を持つ複数段の積分回路を有し、前記積分回路はセレクタ回路、加減算回路、データ保持回路を含み、前記データ変換回路より供給される前記振れ角データを積分するデジタル遅延回路と、
前記デジタル遅延回路内の前記積分回路で行う積分計算の処理サイクルを切り替える処理サイクル切替回路と、
前記デジタル遅延回路内に設けられた前記データ保持回路に、前記指針の指示角を０度に戻すまでの戻し角度に相当する角度データを出力する戻し角度設定回路と、
前記デジタル遅延回路の出力データを三角関数データに変換する三角関数変換回路と、
前記三角関数変換回路から出力される前記三角関数データに応じた電流量を、前記メータ本体の前記電磁コイルに供給するメータ駆動回路とを具備し、
前記デジタル遅延回路内の前記積分回路が含む前記セレクタ回路は、前記振れ角データあるいは前記データ保持回路から出力される前記角度データのうち、いずれかを選択して出力し、前記加減算回路は前記データ保持回路の出力と前記セレクタ回路の出力とを加算あるいは減算し、前記データ保持回路は前記加減算回路の出力を保持し、
前記データ変換回路から供給される前記振れ角データは、前記加減算回路及び前記セレクタ回路によって前記処理サイクル切替回路により設定された第１の処理サイクルに従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、
前記指針を０度に戻す動作では、前記戻し角度設定回路に設定された戻し角度に相当する角度データが前記データ保持回路に保持され、ゼロに設定された前記振れ角データが前記データ変換回路より前記デジタル遅延回路に供給され、前記データ保持回路に保持された前記角度データは、前記処理サイクル切替回路により設定された第２の処理サイクルに従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、
前記第２の処理サイクルは、前記第１の処理サイクルに従って積分されたときに比べて、前記デジタル遅延回路の出力の変化率が小さくなるように設定されることを特徴とするメータ装置。
【請求項３】
前記入力信号は、回転速度情報に応じた入力周波数あるいは入力電圧であることを特徴とする請求項１または２に記載のメータ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ステッピングモータの制御により、メータ指針の回転位置を制御するメータ装置に関するものであり、特に車載用のアナログ指針式メータに関するものである。
【０００２】
【従来の技術】
近年、スピードメータやタコメータなどの車載用のアナログ指針式メータの駆動に、ステッピングモータを使用することが検討されている。例えば、従来のステッピングモータを用いたアナログ指針式のスピードメータの場合は、入力される速度データの変化に応じてステッピングモータのロータの回転を制御することにより、スピードメータの指針の指示位置（指示角度）が決定されるようになっている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来においてはステッピングモータの特性により、入力データの変化率（角度／sec）が大きい場合、スピードメータの指針を制御方向に移動できない現象（いわゆる脱調）を引き起こす。このような脱調が一度でも起こると、指針が元の位置に戻らなくなり、スピードメータの速度の指示に誤差となって現れてしまうという問題がある。
【０００４】
そこでこの発明は、前記課題に鑑みてなされたものであり、メータの指針を制御方向に移動できない現象（脱調）を起こした場合でも、正常に指針の動作を開始でき、指針の指示角度に対して脱調による誤差の影響をなくすことができるメータ装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
この発明の一実施態様のメータ装置は、着磁されたマグネットロータと２つの電磁コイルを有し、２つの電磁コイルを流れる電流により発生する磁界のベクトル和に応じて、前記マグネットロータの回転を制御することによって指針の指示角が定まるように構成されたステッピングモータを用いたアナログ指針式のメータ本体と、入力信号を、前記指針の指示角に相当する振れ角データに変換するデータ変換回路と、フィルタ定数値を持つ複数段の積分回路を有し、前記積分回路はセレクタ回路、加減算回路、データ保持回路を含み、前記データ変換回路より供給される前記振れ角データを積分するデジタル遅延回路と、前記デジタル遅延回路内の前記積分回路で行う積分計算に用いられる前記フィルタ定数値を切り替えるフィルタ切替回路と、前記デジタル遅延回路内に設けられた前記データ保持回路に、前記指針の指示角を０度に戻すまでの戻し角度に相当する角度データを出力する戻し角度設定回路と、前記デジタル遅延回路の出力データを三角関数データに変換する三角関数変換回路と、前記三角関数変換回路から出力される前記三角関数データに応じた電流量を、前記メータ本体の前記電磁コイルに供給するメータ駆動回路とを具備し、前記デジタル遅延回路内の前記積分回路が含む前記セレクタ回路は、前記振れ角データあるいは前記データ保持回路から出力される前記角度データのうち、いずれかを選択して出力し、前記加減算回路は前記データ保持回路の出力と前記セレクタ回路の出力とを加算あるいは減算し、前記データ保持回路は前記加減算回路の出力を保持し、前記データ変換回路から供給される前記振れ角データは、前記加減算回路及び前記セレクタ回路によって前記フィルタ切替回路により設定された第１のフィルタ定数値に従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、前記指針を０度に戻す動作では、前記戻し角度設定回路に設定された戻し角度に相当する角度データが前記データ保持回路に保持され、ゼロに設定された前記振れ角データが前記データ変換回路より前記デジタル遅延回路に供給され、前記データ保持回路に保持された前記角度データは、前記フィルタ切替回路により設定された第２のフィルタ定数値に従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、前記第２のフィルタ定数値は、前記第１のフィルタ定数値に従って積分されたときに比べて、前記デジタル遅延回路の出力の変化率が小さくなるように設定されることを特徴とする。
この発明の他の実施態様のメータ装置は、着磁されたマグネットロータと２つの電磁コイルを有し、２つの電磁コイルを流れる電流により発生する磁界のベクトル和に応じて、前記マグネットロータの回転を制御することによって指針の指示角が定まるように構成されたステッピングモータを用いたアナログ指針式のメータ本体と、入力信号を、前記指針の指示角に相当する振れ角データに変換するデータ変換回路と、フィルタ定数値を持つ複数段の積分回路を有し、前記積分回路はセレクタ回路、加減算回路、データ保持回路を含み、前記データ変換回路より供給される前記振れ角データを積分するデジタル遅延回路と、前記デジタル遅延回路内の前記積分回路で行う積分計算の処理サイクルを切り替える処理サイクル切替回路と、前記デジタル遅延回路内に設けられた前記データ保持回路に、前記指針の指示角を０度に戻すまでの戻し角度に相当する角度データを出力する戻し角度設定回路と、前記デジタル遅延回路の出力データを三角関数データに変換する三角関数変換回路と、前記三角関数変換回路から出力される前記三角関数データに応じた電流量を、前記メータ本体の前記電磁コイルに供給するメータ駆動回路とを具備し、前記デジタル遅延回路内の前記積分回路が含む前記セレクタ回路は、前記振れ角データあるいは前記データ保持回路から出力される前記角度データのうち、いずれかを選択して出力し、前記加減算回路は前記データ保持回路の出力と前記セレクタ回路の出力とを加算あるいは減算し、前記データ保持回路は前記加減算回路の出力を保持し、前記データ変換回路から供給される前記振れ角データは、前記加減算回路及び前記セレクタ回路によって前記処理サイクル切替回路により設定された第１の処理サイクルに従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、前記指針を０度に戻す動作では、前記戻し角度設定回路に設定された戻し角度に相当する角度データが前記データ保持回路に保持され、ゼロに設定された前記振れ角データが前記データ変換回路より前記デジタル遅延回路に供給され、前記データ保持回路に保持された前記角度データは、前記処理サイクル切替回路により設定された第２の処理サイクルに従って積分され、さらに前記三角関数変換回路により前記三角関数データに変換されて、前記メータ駆動回路により前記三角関数データに応じた電流量が前記電磁コイルに供給され、前記第２の処理サイクルは、前記第１の処理サイクルに従って積分されたときに比べて、前記デジタル遅延回路の出力の変化率が小さくなるように設定されることを特徴とする。
【０００６】
このように構成されたメータ装置によれば、メータの指針が脱調を起こしていた場合であっても、ステッピングモータを逆回転させて、一旦、メータの指針を０゜に戻し、その後、指針の指示角度を示す入力が開始されるように動作制御が行われる。ここで、メータの指針を０゜に戻すために、戻し角度設定回路によって、戻し角度に相当する複数ビットのデータをデジタル遅延回路内のデータ保持部に記憶させると共に、振れ角データを０に設定する。これにより、正常に０゜からメータの指針の動作を開始させることができ、脱調による誤差の影響をなくすことができる。
【０００７】
さらに、フィルタ切替／処理サイクル切替回路によって、メータ本体の指針を０゜に戻す場合に、デジタル遅延回路のフィルタ定数値を大きく、また処理サイクルを長く設定することにより、デジタル遅延回路の出力の変化率を小さくし、指針の指示角度の変化率（角度／sec）を小さくすることができ、脱調の発生を防ぐことができる。
【０００８】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【０００９】
図１は、この発明の実施形態のメータ装置の構成を示すブロック図である。図１に示すメータ装置は、ステッピングモータを使用したアナログ指針式のスピードメータである。このスピードメータは、メータ制御回路１０と、メータ本体２０を有している。なお、ここでは、集積回路化されたメータ制御回路１０によって、アナログ指針式のメータ本体２０を駆動する場合を例に説明する。
【００１０】
図１に示すように、前記メータ制御回路１０は、データ変換回路１１、振れ角データ保持回路１２、デジタル遅延回路１３、三角関数変換回路１４、駆動回路１５、戻し角度設定回路１６、フィルタ切替及び処理サイクル切替回路１７を有して構成されている。
【００１１】
前記データ変換回路１１は、速度データ（回転速度情報）に応じたパルス周波数や電圧などのデジタルの入力データを、スピードメータの指針の指示角度に相当する、複数ビットの振れ角データＤｍに変換するものである。前記振れ角データ保持回路１２は、前記データ変換回路１１にて変換された振れ角データＤｍを一時的に保持するものである。
【００１２】
前記デジタル遅延回路１３は、振れ角データ保持回路１２から供給される前記振れ角データＤｍに対して積分処理を行うもので、複数段の積分回路（ローパスフィルタ）を有して構成されている。また、デジタル遅延回路１３は、メータ本体２０の指針を０゜に戻す場合に、戻し角度設定回路１６により設定される角度データに対して、フィルタ切替及び処理サイクル切替回路１７にて設定されたフィルタ定数及び処理サイクル（動作周波数）に従って積分処理を行うものである。なお、このデジタル遅延回路１３の詳細については、後述する。
【００１３】
前記戻し角度設定回路１６は、メータ本体２０の指針を０゜に戻す場合に、戻し角度に相当する複数ビットの角度データを出力するものである。このような指針を０゜に戻す操作は、例えば、脱調などが起こり、初期状態において指針が０゜になっていない場合に実行される。
【００１４】
前記フィルタ切替及び処理サイクル切替回路１７は、前述したメータ本体２０の指針を０゜に戻す場合に脱調が発生しないようにするために、デジタル遅延回路１３にて実行される積分処理に用いるフィルタ定数及び処理サイクルを切り替えるものである。すなわち、フィルタ切替及び処理サイクル切替回路１７は、フィルタ定数及び処理サイクルを切り替えることにより、デジタル遅延回路１３にて実行される積分処理の動作を制御し、デジタル遅延回路１３の出力信号の変化率（角度データ／sec）を変更する。
【００１５】
前記三角関数変換回路１４は、デジタル遅延回路１３の出力を三角関数データ（ＳＩＮ，ＣＯＳなど）に変換するものである。前記駆動回路１５は、三角関数変換回路１４にて変換された三角関数データに応じた電流量を、前記メータ本体２０のステッピングモータの電磁コイルに供給するものである。
【００１６】
次に、図１に示したメータ装置におけるメータ本体２０について説明する。
【００１７】
図２は、前記メータ本体２０の構成を概略的に示す図である。
【００１８】
メータ本体２０は、着磁されたマグネットロータ２１と、このマグネットロータ２１に直交するように配設された２つの電磁コイル２２ａ，２２ｂと、中間ギア２３と、指針３０が取り付けられた最終ギア２４とを有して構成されている。
【００１９】
このように構成されたメータ本体２０では、前記２つの電磁コイル２２ａ，２２ｂを流れる電流により発生する磁界のベクトル和に応じて、前記マグネットロータ２１の回転を制御し、前記中間ギア２３を介して、前記最終ギア２４を回転させることにより、前記指針３０の指示角が定まるように構成されている。
【００２０】
この場合、マグネットロータ２１と最終ギア２４との回転比の関係は、例えばマグネットロータ２１が１８０回転すると、最終ギア２４上の指針３０が１回転（３６０°）するようになっている。
【００２１】
次に、図１に示したメータ制御回路１０内のデジタル遅延回路１３について説明する。
【００２２】
図３は、前記デジタル遅延回路１３の構成を示すブロック図である。なお、ここでは、３段分の積分回路を有して構成した場合について説明する。
【００２３】
このデジタル遅延回路１３では、各段の積分回路１３-１，１３-２，１３-３が、それぞれ、セレクタ回路１３ａ、加減算回路１３ｂ、およびデータ保持回路１３ｃから構成されている。
【００２４】
前記セレクタ回路１３ａは、振れ角データＤｍあるいはデータ保持回路１３ｃの出力の一部のうち、いずれかを選択して出力する。前記加減算回路１３ｂは、データ保持回路１３ｃの出力とセレクタ回路１３ａの出力とを加算あるいは減算する。前記データ保持回路１３ｃは、加減算回路１３ｂの出力を一時的に保持する。
【００２５】
図４を参照して、前記デジタル遅延回路１３における制御動作の一例について説明する。図４は、デジタル遅延回路１３における制御動作の手順を示す図である。
【００２６】
１段目の積分回路１３-1においては、セレクタ回路１３ａにより、前記振れ角データ保持回路１２から供給される振れ角データＤｍと、１段目の積分回路１３-1の出力である積分出力Σ１の１／Ｌの値の信号（Σ１／Ｌ）とが交互に選択される。
【００２７】
まず、加減算回路１３ｂにより、前記セレクタ回路１３ａによって選択された信号Σ１／Ｌが、１段目の積分出力Σ１から減算され、この減算結果が信号Σ１として出力される（Ｓ１）。さらに、前記セレクタ回路１３ａによって選択された振れ角データＤｍが、Ｓ１における減算結果である信号Σ１に加算され、この加算結果が信号Σ１として出力される（Ｓ２）。
【００２８】
そして、データ保持回路１３ｃにより、Ｓ２における加算結果である信号Σ１（前記加減算回路１３ｂの出力）が一時的に保持される。なお、このデータ保持回路１３ｃにて保持される、複数ビットの信号Σ１の一部（下位ビット）が、１段目の積分出力Σ１の１／Ｌの値の信号（Σ１／Ｌ）として用いられるようになっている。ここでＬは、フィルタ定数であり、前記フィルタ切替及び処理サイクル切替回路１７により、切り替え可能な定数である。
【００２９】
次に、２段目の積分回路１３-２においては、セレクタ回路１３ａにより、前記１段目の積分回路１３-１から供給される信号（Σ１／Ｌ）と、２段目の積分回路１３-２の出力である積分出力Σ２の１／Ｍの値の信号（Σ２／Ｍ）とが交互に選択される。
【００３０】
加減算回路１３ｂにより、前記セレクタ回路１３ａによって選択された信号Σ２／Ｍが、２段目の積分出力Σ２から減算され、この減算結果が信号Σ２として出力される（Ｓ３）。さらに、前記セレクタ回路１３ａによって選択された信号Σ１／Ｌが、Ｓ３における減算結果である信号Σ２に加算され、この加算結果が信号Σ２として出力される（Ｓ４）。
【００３１】
そして、データ保持回路１３ｃにより、Ｓ４における加算結果である信号Σ２（前記加減算回路１３ｂの出力）が一時的に保持される。なお、このデータ保持回路１３ｃにて保持される、複数ビットの信号Σ２の一部（下位ビット）が、２段目の積分出力Σ２の１／Ｍの値の信号（Σ２／Ｍ）として用いられるようになっている。ここでＭは、フィルタ定数であり、前記フィルタ切替及び処理サイクル切替回路１７により、切り替え可能な定数である。
【００３２】
次に、３段目の積分回路１３-３においては、セレクタ回路１３ａにより、前記２段目の積分回路１３-２から供給される信号（Σ２／Ｍ）、および、３段目の積分回路１３-３の出力である積分出力Σ３の１／Ｎの値の信号（Σ３／Ｎ）が交互に選択される。
【００３３】
加減算回路１３ｂにより、前記セレクタ回路１３ａによって選択された信号Σ３／Ｎが、３段目の積分出力Σ３から減算され、この減算結果が信号Σ３として出力される（Ｓ５）。さらに、前記セレクタ回路１３ａによって選択された信号Σ２／Ｍが、Ｓ５における減算結果である信号Σ３に加算され、この加算結果が信号Σ３として出力される（Ｓ６）。
【００３４】
そして、データ保持回路１３ｃにより、Ｓ６における加算結果である信号Σ３（前記加減算回路１３ｂの出力）が一時的に保持される。なお、このデータ保持回路１３ｃにて保持される、複数ビットの信号Σ３の一部（下位ビット）が、３段目の積分出力Σ３の１／Ｎの値の信号（Σ３／Ｎ）として用いられるようになっている。ここでＮは、フィルタ定数であり、前記フィルタ切替及び処理サイクル切替回路１７により、切り替え可能な定数である。
【００３５】
本実施形態では、この最終段の積分回路１３-3の出力Σ３の１／Ｎの信号（Σ３／Ｎ）が、デジタル遅延回路１３の出力として用いられる。
【００３６】
図５は、図３に示したデジタル遅延回路１３の一構成例を、より具体化して示した図である。なお、ここでは、フィルタ定数Ｌ、Ｍ、Ｎが、Ｌ＝８、Ｍ＝５１２、Ｎ＝５１２とされた場合を例に説明する。
【００３７】
図５に示すように、デジタル遅延回路１３は、第１〜第６のフリップフロップ回路（Ｆ／Ｆ回路）３１，３２-１，３２-２，３２-３，３３，３４、第１，第２のセレクタ３５，３６、およびフルアダー３７を有して構成されている。
【００３８】
前記第１〜第６のフリップフロップ回路（Ｆ／Ｆ回路）は、それぞれ、クロック信号の立ち上がりエッジで入力されていた複数ビットのデータを記憶し、このデータを保持する。
【００３９】
前記第１のセレクタ３５は、信号ＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４，ＳＡ５，ＳＡ６のそれぞれに応じて、第１のセレクタ３５に入力される６つの信号、すなわちＤｍ，−Σ１／Ｌ，＋Σ１／Ｌ，−Σ２／Ｍ，＋Σ２／Ｍ，−Σ３／Ｎのうちのそれぞれを選択して出力する。前記第２のセレクタ３６は、信号ＳＢ１，ＳＢ２，ＳＢ３のそれぞれに応じて、第１のセレクタ３５に入力される３つの信号、すなわちΣ１，Σ２，Σ３のうちのそれぞれを選択して出力する。
【００４０】
前記フルアダー３７は、Ａ端子に入力される第１のセレクタ３５の出力と、Ｂ端子に入力される第２のセレクタ３６の出力とを加算あるいは減算し、出力する。
【００４１】
図５において、信号ＬＡは、データ変換された振れ角データＤｍをＦ／Ｆ回路３１に取り込むために用いられる信号であり、例えばここでは、周波数が６２．５Ｈｚの信号の立ち下がりエッジに同期した信号である。
【００４２】
信号φ３は、フルアダー３７の出力をＦ／Ｆ回路３３に取り込むために用いられる信号であり、例えばここでは、周波数が３２ＫＨｚである２相のクロック信号φ１，φ２（後述する）のうち、信号φ２に同期した信号である。
【００４３】
信号ＣＫ１は、演算結果（Σ１−Σ１／ＬおよびΣ１＋Ｄｍ）を、Ｆ／Ｆ回路３２-１に取り込むために用いられる信号である。信号ＣＫ２は、演算結果（Σ２−Σ２／ＭおよびΣ２＋Σ１／Ｌ）を、Ｆ／Ｆ回路３２-２に取り込むために用いられる信号である。信号ＣＫ３は、演算結果（Σ３−Σ３／ＮおよびΣ３＋Σ２／Ｍ）を、Ｆ／Ｆ回路３２-３に取り込むために用いられる信号である。
【００４４】
信号ＣＫ４は、Ｆ／Ｆ回路３３に取り込まれた演算結果を、Ｆ／Ｆ回路３４に取り込むために用いられる信号である。
【００４５】
信号ＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４，ＳＡ５，ＳＡ６は、第１のセレクタ３５内の信号Ｄｍ，−Σ１／Ｌ，＋Σ１／Ｌ，−Σ２／Ｍ，＋Σ２／Ｍ，−Σ３／Ｎを、それぞれ選択するための信号である。信号ＳＢ１，ＳＢ２，ＳＢ３は、第２のセレクタ３６内の信号Σ１，Σ２，Σ３を、それぞれ選択するための信号である。
【００４６】
図６は、前述したデジタル遅延回路１３の動作を示すタイミングチャートである。
【００４７】
まず、信号ＬＡに同期して、振れ角データＤｍがＦ／Ｆ回路３１に取り込まれる。
【００４８】
次に、第１のセレクタ３５に信号ＳＡ１(“Ｈ”)が入力されて、第１のセレクタ３５により信号−Σ１／Ｌが選択される。また、第２のセレクタ３６に信号ＳＢ１(“Ｈ”)が入力されて、第２のセレクタ３６により信号Σ１が選択される。さらに、信号−Σ１／Ｌがフルアダー３７のＡ端子に入力され、信号Σ１がフルアダー３７のＢ端子に入力されて、信号−Σ１／Ｌと信号Σ１とがフルアダー３７にて加算される。そして、その加算結果が一旦、信号φ３の立ち上がりエッジで、フリップフロップ３３に取り込まれた後、さらに、信号ＣＫ１のエッジ１によりフリップフロップ３２-１に取り込まれる。さらに、フリップフロップ３２-１に取り込まれたデータは、第１のセレクタ３５及び第２のセレクタ３６に出力される。
【００４９】
次に、第１のセレクタ３５に信号ＳＡ２(“Ｈ”)が入力されて、第１のセレクタ３５により信号Ｄｍが選択される。また、第２のセレクタ３６には信号ＳＢ１(“Ｈ”)がそのまま入力されており、第２のセレクタ３６により信号Σ１が選択される。さらに、信号Ｄｍがフルアダー３７のＡ端子に入力され、信号Σ１がフルアダー３７のＢ端子に入力されて、信号Ｄｍと信号Σ１とがフルアダー３７にて加算される。そして、その加算結果が一旦、信号φ３の立ち上がりエッジで、フリップフロップ３３に取り込まれた後、さらに、信号ＣＫ１のエッジ２によりフリップフロップ３２-１に取り込まれる。さらに、フリップフロップ３２-１に取り込まれたデータは、第１のセレクタ３５及び第２のセレクタ３６に出力される。
【００５０】
次に、第１のセレクタ３５に信号ＳＡ３(“Ｈ”)が入力されて、第１のセレクタ３５により信号−Σ２／Ｍが選択される。また、第２のセレクタ３６に信号ＳＢ２(“Ｈ”)が入力されて、第２のセレクタ３６により信号Σ２が選択される。さらに、信号−Σ２／Ｍがフルアダー３７のＡ端子に入力され、信号Σ２がフルアダー３７のＢ端子に入力されて、信号−Σ２／Ｍと信号Σ２とがフルアダー３７にて加算される。そして、その加算結果が一旦、信号φ３の立ち上がりエッジで、フリップフロップ３３に取り込まれた後、さらに、信号ＣＫ２のエッジ１によりフリップフロップ３２-２に取り込まれる。その後、フリップフロップ３２-２に取り込まれたデータは、第１のセレクタ３５及び第２のセレクタ３６に出力される。
【００５１】
次に、第１のセレクタ３５に信号ＳＡ４(“Ｈ”)が入力されて、第１のセレクタ３５により信号Σ１／Ｌが選択される。また、第２のセレクタ３６には信号ＳＢ２(“Ｈ”)がそのまま入力されており、第２のセレクタ３６により信号Σ２が選択される。さらに、信号Σ１／Ｌがフルアダー３７のＡ端子に入力され、信号Σ２がフルアダー３７のＢ端子に入力されて、信号Σ１／Ｌと信号Σ２とがフルアダー３７にて加算される。そして、その加算結果が一旦、信号φ３の立ち上がりエッジで、フリップフロップ３３に取り込まれた後、さらに、信号ＣＫ２のエッジ２によりフリップフロップ３２-２に取り込まれる。その後、フリップフロップ３２-２に取り込まれたデータは、第１のセレクタ３５及び第２のセレクタ３６に出力される。
【００５２】
次に、第１のセレクタ３５に信号ＳＡ５(“Ｈ”)が入力されて、第１のセレクタ３５により信号−Σ３／Ｎが選択される。また、第２のセレクタ３６に信号ＳＢ３(“Ｈ”)が入力されて、第２のセレクタ３６により信号Σ３が選択される。さらに、信号−Σ３／Ｎがフルアダー３７のＡ端子に入力され、信号Σ３がフルアダー３７のＢ端子に入力されて、信号−Σ３／Ｎと信号Σ３とがフルアダー３７にて加算される。そして、その加算結果が一旦、信号φ３の立ち上がりエッジで、フリップフロップ３３に取り込まれた後、さらに、信号ＣＫ３のエッジ１によりフリップフロップ３２-３に取り込まれる。その後、フリップフロップ３２-３に取り込まれたデータは、第１のセレクタ３５及び第２のセレクタ３６に出力される。
【００５３】
次に、第１のセレクタ３５に信号ＳＡ６(“Ｈ”)が入力されて、第１のセレクタ３５により信号Σ２／Ｍが選択される。また、第２のセレクタ３６には信号ＳＢ３(“Ｈ”)がそのまま入力されており、第２のセレクタ３６により信号Σ３が選択される。信号Σ２／Ｍがフルアダー３７のＡ端子に入力され、信号Σ３がフルアダー３７のＢ端子に入力されて、信号Σ２／Ｍと信号Σ３とがフルアダー３７にて加算される。そして、その加算結果が一旦、信号φ３の立ち上がりエッジで、フリップフロップ３３に取り込まれた後、さらに、信号ＣＫ３のエッジ２によりフリップフロップ３２-３に取り込まれる。その後、フリップフロップ３２-３に取り込まれたデータは、第１のセレクタ３５及び第２のセレクタ３６に出力される。
【００５４】
これと同時に、信号ＣＫ３のエッジ２に同期したタイミング信号ＣＫ４により、フリップフロップ３３に記憶されたデータが、フリップフロップ３４に取り込まれる。そして、このフリップフロップ３４の出力が、前述した三角関数変換回路１４への出力となる。
【００５５】
次に、図１に示したメータ装置では、ステッピングモータを逆回転させて、一旦メータ本体２０の指針３０を０゜に戻し、その後データの入力を開始すれば、脱調を起こしていた場合であっても、正常に０゜から指針３０の動作を開始することができ、脱調によって指針３０の指示角度に誤差が生じるのを防止することができる。
【００５６】
以下に、メータの指針を０゜に戻す場合の動作について説明する。
【００５７】
この実施の形態のメータ装置は、図１、図５に示したように、メータ本体２０の指針を０゜に戻す場合に、戻し角度に相当する複数ビットの角度データをデジタル遅延回路１３内に設定するための戻し角度設定回路１６を有している。
【００５８】
例えば、イグニッションオン時において、図５に示すように、０゜戻しを指示する制御信号ＳＣが戻し角度設定回路１６に入力される。すると、戻し角度設定回路１６により、戻し角度θに相当するデータがデジタル遅延回路１３内のＦ／Ｆ回路３２-１、３２-２、３２-１（データ保持回路１３ｃ）にそれぞれ出力され、記憶される。
【００５９】
この状態で、Ｆ／Ｆ回路３１に入力される振れ角データＤｍを“０”にしてメータ制御回路１０を動作させると、デジタル遅延回路１３では図４に示した手順にて積分計算が行われ、デジタル遅延回路１３の出力である信号Σ３／Ｎが徐々に小さくなる。
【００６０】
前記信号Σ３／Ｎは、三角関数変換回路１４に入力され、三角関数変換回路１４によりその値に応じた三角関数データ（ＳＩＮ，ＣＯＳなど）に変換される。この三角関数データは、駆動回路１５に入力される。駆動回路１５は、前記三角関数変換回路１４にて変換された三角関数データに応じた電流量を、前記メータ本体２０のステッピングモータの電磁コイルに供給する。そして、電磁コイルに供給される電流に従って、メータの指針３０の指示角度が決定される。
【００６１】
前述したように、デジタル遅延回路１３の出力である信号Σ３／Ｎは徐々に小さくなり、戻し角度θに相当する複数ビットの角度データから、角度０゜に相当する複数ビットの角度データまで連続的に変化する。これにより、メータの指針３０が角度θ分だけ逆回転することになる。このとき、脱調していた角度がθ以下であれば、指針３０が逆回転を始め、例えば０゜の位置にあるストッパで指針３０は強制的に停止することになる。例えば、戻し角度θ＝３６０゜に設定すれば、いかなる角度の脱調にも対応できることになる。
【００６２】
また、前述したメータ本体２０の指針３０を０゜に戻す場合において、戻し角度θが大きいときは、デジタル遅延回路１３の出力である信号Σ３／Ｎの変化率が大きくなるため、脱調を引き起こす可能性がある。この場合の脱調を防ぐ動作について以下に説明する。
【００６３】
この実施の形態のメータ装置は、図１に示したように、デジタル遅延回路１３における積分処理の動作を変更するためのフィルタ切替及び処理サイクル切替回路１７を有している。前記フィルタ切替及び処理サイクル切替回路１７は、デジタル遅延回路１３のフィルタ定数Ｌ、Ｍ、Ｎの値を切り替えるものである。
【００６４】
図５に示したデジタル遅延回路１３は、フィルタ定数がＬ＝８、Ｍ＝５１２、Ｎ＝５１２である場合を示している。このデジタル遅延回路１３では、Ｆ／Ｆ回路３２-１に記憶された信号Σ１（１６ビットデータ）に対して、Ｌ＝８で除算（３ビットシフト）された信号、すなわち信号Σ１の上位ビットの１３桁が信号Σ１／Ｌとして第１のセレクタ３５内に取り込まれる。また、Ｆ／Ｆ回路３２-２に記憶された信号Σ２（２２ビットデータ）に対して、Ｌ＝５１２で除算（９ビットシフト）された信号、すなわち信号Σ２の上位ビットの１３桁が信号Σ２／Ｍとして第１のセレクタ３５内に取り込まれる。同様に、Ｆ／Ｆ回路３２-３に記憶された信号Σ３（２２ビットデータ）に対して、Ｌ＝５１２で除算（９ビットシフト）された信号、すなわち信号Σ３の上位ビットの１３桁が信号Σ３／Ｎとして第１のセレクタ３５内に取り込まれる。
【００６５】
ここで例えば、メータの指針３０を０゜に戻すとき（０゜戻し時）には、Ｌ＝８、Ｍ＝５１２、Ｎ＝５１２であったフィルタ定数を、Ｌ＝１６、Ｍ＝１０２４、Ｎ＝１０２４に切り替える。このときのデジタル遅延回路１３Ａは、図７に示すようになる。図５に示したデジタル遅延回路（Ｌ＝８、Ｍ＝５１２、Ｎ＝５１２）と比べて異なる点は、Ｆ／Ｆ回路３２-１に記憶される角度データのビット数が１６ビットから１７ビットに、Ｆ／Ｆ回路３２-２に記憶される角度データのビット数が２２ビットから２３ビットに、Ｆ／Ｆ回路３２-３に記憶される角度データのビット数が２２ビットから２３ビットになることである。Ｆ／Ｆ回路３２-１、３２-２、３２-３から第２のセレクタ３６に入力される角度データも、それぞれ１７ビット、２３ビット、２３ビットになる。第１のセレクタ３５からフルアダー３７に出力される角度データのビット数が２２ビットから２３ビットに、第２のセレクタ３６からフルアダー３７に出力される角度データのビット数が２２ビットから２３ビットになる。さらに、Ｆ／Ｆ回路３３からＦ／Ｆ回路３２-１、３２-２、３２-３に入力される角度データのビット数も２２ビットから２３ビットになる。その他の構成は、図５に示したデジタル遅延回路１３と同様である。
【００６６】
このようにフィルタ定数が大きく設定されたデジタル遅延回路１３Ａでは、図４の動作制御を示す図において、Σ１／Ｌ、Σ２／Ｍ、Σ３／Ｎの値が小さくなるため、デジタル遅延回路１３Ａの出力である信号Σ３／Ｎは、フィルタ定数がＬ＝８、Ｍ＝５１２、Ｎ＝５１２の場合に比べて、より緩やかに小さくなっていく。したがって、信号Σ３／Ｎの変化率を小さくすることができ、脱調の発生を防ぐことができる。
【００６７】
また、前記フィルタ切替及び処理サイクル切替回路１７は、デジタル遅延回路１３における処理サイクルの切り替えを行う。例えば、メータの指針を０゜に戻すときに、デジタル遅延回路１３における積分回路の処理サイクルを４ＫＨｚから１ｋＨｚに切り替えることにより、デジタル遅延回路１３の出力である信号Σ３／Ｎの変化率を小さくすることができる。これにより、メータの指針３０の指示角度の変化率（角度／sec）を小さくすることができ、脱調の発生を防ぐことができる。
【００６８】
図８は、前記実施の形態のメータ装置における指針３０の指示角度と時間との関係を示す図である。前述したフィルタ定数を大きくすること、あるいは処理サイクルを長くすることを実行した場合をＡで表し、これらを実行しない場合をＢで表した。図８から解るように、フィルタ定数を大きくすること、あるいは処理サイクルを遅くすることにより、メータの指針３０の指示角度の変化率（角度／sec）を小さくすることができる。
【００６９】
以上説明したようにこの発明の実施の形態によれば、メータの指針が脱調を起こしていた場合であっても、イグニッションオン時などにステッピングモータを逆回転させて、一旦、メータの指針を０゜に戻し、その後、指針の指示角度を示す入力が開始されるように動作制御が行われる。ここで、メータの指針を０゜に戻すために、戻し角度設定回路１６によって、戻し角度θに相当する複数ビットのデータをデジタル遅延回路１３内のデータ保持回路に記憶させると共に、振れ角データＤｍを０に設定する。これにより、正常に０゜から、メータの指針の動作を開始させることができ、脱調による誤差の影響をなくすことができる。
【００７０】
さらに、フィルタ切替及び処理サイクル切替回路１７によって、前述のメータの指針を０゜に戻す場合に、デジタル遅延回路１３のフィルタ定数を大きく、また処理サイクルを長く設定することにより、デジタル遅延回路１３の出力の変化率を小さくし、指針の指示角度の変化率（角度／sec）を小さくすることができ、脱調の発生を防ぐことができる。
【００７１】
なお、メータの指針を０゜に戻す際には、デジタル遅延回路１３のフィルタ定数及び処理サイクルの一方のみを切り替えてもよく、その他、本発明の主旨を逸脱しない範囲で種々変形して実施することが可能である。
【００７２】
【発明の効果】
以上述べたように本発明によれば、メータの指針を制御方向に移動できない現象（脱調）を起こした場合でも、正常に指針の動作を開始でき、指針の指示角度に対して脱調による誤差の影響をなくすことができるメータ装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の実施形態のメータ装置の構成を示すブロック図である。
【図２】前記メータ装置内のメータ本体の構成を概略的に示す図である。
【図３】前記メータ装置内のデジタル遅延回路の構成を示すブロック図である。
【図４】前記メータ装置内のデジタル遅延回路における制御動作の手順を示す図である。
【図５】前記メータ装置内のデジタル遅延回路の一構成例を具体化して示した図である。
【図６】前記メータ装置内のデジタル遅延回路の動作を示すタイミングチャートである。
【図７】前記メータ装置内のデジタル遅延回路の別の構成例を具体化して示した図である。
【図８】前記メータ装置内のメータ本体における指針の指示角度の変化率を示す図である。
【符号の説明】
１０…メータ制御回路
２０…メータ本体
１１…データ変換回路
１２…振れ角データ保持回路
１３…デジタル遅延回路
１３Ａ…デジタル遅延回路
１４…三角関数変換回路
１５…駆動回路
１６…戻し角度設定回路
１７…フィルタ切替及び処理サイクル切替回路
２１…マグネットロータ
２２ａ，２２ｂ…電磁コイル
２３…中間ギア
２４…最終ギア
３０…指針
１３-１，１３-２，１３-３…積分回路
１３ａ…セレクタ回路
１３ｂ…加減算回路
１３ｃ…データ保持回路
３１…第１のフリップフロップ回路（Ｆ／Ｆ回路）
３２-１…第２のフリップフロップ回路（Ｆ／Ｆ回路）
３２-２…第３のフリップフロップ回路（Ｆ／Ｆ回路）
３２-３…第４のフリップフロップ回路（Ｆ／Ｆ回路）
３３…第５のフリップフロップ回路（Ｆ／Ｆ回路）
３４…第６のフリップフロップ回路（Ｆ／Ｆ回路）
３５…第１のセレクタ
３６…第２のセレクタ
３７…フルアダー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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