(57)【特許請求の範囲】
【請求項１】
大規模集積回路であって、
複数のボンディングパッドと、
前記複数のボンディングパッドの各々に接続された論理コントローラと、
前記大規模集積回路に埋込まれたメモリとを含み、前記メモリは前記論理コントローラによってアクセスされるが、通常の動作モードにおいては前記複数のボンディングパッドによって直接アクセスできず、さらに
前記複数のボンディングパッドにある共有パッドのサブセットを含み、前記共有パッドの数は前記ボンディングパッドの数未満であり、さらに
補助テストパッドを含み、前記補助テストパッドは、ウェハ分類テスタによってプローブするためには十分大きいが、前記補助テストパッドにワイヤ接合を形成するためには不十分な大きさである長さおよび幅を有し、
前記共有パッドのサブセットの各々の共有パッドは、異なった補助テストパッドに電気接続され、さらに前記大規模集積回路は、
前記共有パッドに接続された複数のマルチプレクサを含み、前記複数のマルチプレクサは前記通常の動作モード時に前記共有パッドを前記論理コントローラに接続するが、メモリテストモード時には前記共有パッドを前記メモリに直接接続するためのものであり、
前記補助テストパッドはウェハ分類プロービングには十分である大きさを有するが、ワイヤ接合には前記補助パッドに電気接続された前記ボンディングパッドが用いられなければならない、大規模集積回路。
【請求項２】
前記集積回路を囲むパッケージをさらに含み、前記パッケージはシステムに電気接続するための外部リードを有し、前記パッケージは、前記外部リードおよび前記複数のボンディングパッドに接続されるが、前記補助テストパッドには接続されないワイヤを有する、請求項１に記載の大規模集積回路。
【請求項３】
前記メモリに結合されたスペアメモリセルと、
前記メモリ中の故障したメモリセルへの接続部をスペアメモリセルと置換えるためのヒューズエレメントとをさらに含む、請求項２に記載の大規模集積回路。
【請求項４】
前記ヒューズエレメントが、通常は閉じられているが、レーザパルスによって飛ばされて開く、請求項３に記載の大規模集積回路。
【請求項５】
前記メモリが、少なくとも１００万ビットの記憶容量を有するダイナミックランダムアクセスメモリである、請求項４に記載の大規模集積回路。
【請求項６】
前記論理コントローラが、スクリーン上へのディスプレイのためにピクセルデータを操作するためのビデオコントローラであり、前記メモリが、前記スクリーン上へのディスプレイのためのピクセルデータを含むビデオメモリである、請求項５に記載の大規模集積回路。
【請求項７】
前記補助テストパッドが、前記ヒューズエレメントが飛ばされた前後にプローブすることにより多数の溝を含むが、前記ボンディングパッドは、プローブすることにより１つのパッドにつき２つ以下の溝を有し、それにより、前記ボンディングパッドではなく前記補助テストパッドをプローブして溝を形成することにより前記ボンディングパッドに接合された前記ワイヤの信頼性が高まる、請求項３に記載の大規模集積回路。
【請求項８】
各前記補助テストパッドが、それが電気接続される主ボンディングパッドに隣接して置かれる、請求項３に記載の大規模集積回路。
【請求項９】
論理部分と埋込メモリとを有する大規模集積回路をテストするための方法であって、
第１のプローブカードに十分な力を加えて、ウェハ上のダイの上にある補助テストパッドと電気的に接触させるステップを含み、前記ダイは前記大規模集積回路を含み、さらに
前記ダイをメモリテストマシンに接続するよう前記第１のプローブカードを用いて、前記ウェハ上の前記ダイの上にある前記埋込メモリをテストするステップを含み、前記メモリテストマシンは前記ダイへのテスト入力を表わす電圧を印加し、かつ前記ダイからの電圧出力と期待出力とを比較し、さらに
前記ウェハを前記メモリテストマシンから論理テストマシンに搬送するステップと、
第２のプローブカードに十分な力を加えて、前記ウェハ上の前記ダイの上にある主ボンディングパッドと電気的に接触させるステップを含み、各前記補助テストパッドは前記主ボンディングパッドのうち１つに前記ダイ上で電気接続され、さらに
前記ダイを前記論理テストマシンに接続するよう前記第２のプローブカードを用いて、前記ウェハ上の前記ダイの前記論理部分をテストするステップを含み、前記論理テストマシンは、前記ダイへのテスト入力を表わす電圧を印加し、かつ前記ダイからの前記電圧出力と期待出力とを比較し、さらに
前記ウェハを個々のダイに切断して、前記論理テストマシンでテストされたときに合格し、かつ前記メモリテストマシンでテストされたときに合格した良好なダイを選別するステップと、
前記補助テストパッドにではなく前記良好なダイの前記主ボンディングパッドにワイヤを接合するステップとを含み、
前記補助テストパッドは前記埋込メモリをテストするために用いられる、方法。
【請求項１０】
前記メモリテストマシンからレーザリペアステーションに前記ウェハを搬送するステップと、
前記埋込メモリ中のヒューズエレメントにレーザを発射することにより、故障している埋込メモリをリペアしようとるすステップとを含み、前記ヒューズエレメントは前記ダイ上のスペアメモリセルを選択して、前記メモリテストマシンによって検出された故障しているメモリセルと置換え、さらに
前記ウェハを前記レーザリペアステーションから前記メモリテストマシンに搬送して戻すステップと、
前記第１のプローブカードに十分な力を加えて、前記ダイ上の前記補助テストパッドと電気的に接触させるステップと、
前記ダイをメモリテストマシンに接続するよう前記第１のプローブカードを用いて、前記レーザリペアステーションによるリペアの後に前記ダイ上の前記埋込メモリをテストするステップとを含み、前記メモリテストマシンは前記ダイへのテスト入力を表わす電圧を印加し、かつ前記ダイからの電圧出力と期待出力とを比較する、請求項９に記載の方法。
【請求項１１】
前記埋込メモリのテスト時に、前記ダイ上のテストモードを能動化するステップをさらに含み、前記テストモードは前記埋込メモリを前記補助テストパッドに直接接続し、前記ダイの前記論理部分を迂回するようにする、請求項１０に記載の方法。
【請求項１２】
前記第１のプローブカードが、前記第２のプローブカードよりも少ないパッドと接触し、前記第１のプローブカードのプローブの数は、前記第２のプローブカードよりも少ない、請求項１１に記載の方法。
【請求項１３】
前記メモリテストマシンが、前記ダイ上の少ない数の入力へのテスト入力を表わす電圧を印加し、かつ前記論理テストマシンよりも少ない数の入力に関して前記ダイから出力された電圧と期待出力とを比較し、それにより、前記論理テストマシンが前記ダイからの、前記メモリテストマシンよりも多い数の信号をテストする、請求項１２に記載の方法。
【請求項１４】
前記埋込メモリが、隣り合うメモリセルへの記憶および漏電に関して各メモリセルを十分にテストするために、約１００万個のベクトルを必要とする、請求項１３に記載の方法。
【請求項１５】
前記埋込メモリをテストするためのステップが、１００万個のテストサイクルを含み、異なったテストベクトルが各テストサイクル毎に前記テスト入力に与えられ、前記メモリテストマシンは高レベルのテストプログラムを実行し、前記プログラムは前記テスト入力に与えられる前に各テストベクトルを発生し、かつそれが与えられた後に前記テストベクトルを放棄し、それにより、前記メモリテストマシンは１００万個のテストベクトルをストアしない、請求項１４に記載の方法。
【請求項１６】
前記論理テストマシンが、ストレージから前記テストベクトルを取出し、前記ストレージは前記埋込メモリをテストするための、１００万個未満の前記テストベクトル分の容量を有する、請求項１５に記載の方法。
【請求項１７】
前記埋込メモリの前記ヒューズエレメントに前記レーザを発射する際に、前記ダイ上の前記ヒューズエレメントの上にあるパッシベーション層に、燃焼により孔を形成するステップと、
前記パッシベーション層の前記孔を第２のパッシベーション層によって被覆するステップと、
前記主ボンディングパッド上および補助ボンディングパッド上の前記第２のパッシベーション層に開口を形成するステップとをさらに含む、請求項１０に記載の方法。
【請求項１８】
前記メモリテストマシン上の前記ダイをテストする際にリペアマップを作成するステップと、
前記レーザリペアステーションに前記リペアマップを搬送するステップと、
リペア可能なメモリを有するダイの場所を突き止めるために前記リペアマップを用いるステップとをさらに含み、前記レーザは前記リペアマップによってリペア可能であると示されたダイの前記埋込メモリの前記ヒューズエレメントに発射される、請求項１０に記載の方法。
【請求項１９】
故障した論理部分を有するダイをマークするステップと、
故障したリペア不可能な埋込メモリを有するダイをマークするステップと、
うまくリペアされなかった埋込メモリを有するダイをマークするステップとをさらに含む、請求項１０に記載の方法。
【発明の詳細な説明】
発明の背景
発明の分野
この発明は集積回路のウェーハテストに関し、特に、コントローラ論理およびメモリの両方を有する複雑なＬＳＩチップをテストするための方法に関する。
関連技術の説明
半導体プロセス技術の急速な進歩に伴って、チップ上に一体化され得る機能の密度が著しく増加している。ＬＳＩチップは、何千個ものゲートを含む大きな論理ブロックを備え得る。また、同じシリコンダイの上にこれらの論理ブロックが大規模なメモリと組合せられ得る。ある特定的なＬＳＩの用途は、グラフィックスメモリコントローラチップに関するものである。グラフィックスまたはビデオコントローラは、スクリーン上にディスプレイされるビデオ画像を形成するピクセルデータを操作および制御するための、複数で大きないくつかの論理ブロックを含む。このビデオコントローラによって、２分の１から数メガバイトの大規模なビデオメモリが制御される。この大きさは、マイクロプロセッサチップによく用いられるスタティックＲＡＭキャッシュメモリよりも数桁大きい。ビデオメモリはメガバイトのメモリサイズを達成するためにはダイナミックＲＡＭ（ＤＲＡＭ）を用いる必要があり、キャッシュメモリは数キロバイトしか必要でないため高速のＳＲＡＭを用いることができる。
小規模なキャッシュメモリは、各ＳＲＡＭメモリセルをテストするよう単にテストベクトルを書込むことによって標準的な論理テストマシン上でテストすることができるが、大きなサイズのビデオＤＲＡＭメモリには多数のテストベクトルが必要である。ＤＲＡＭのような大規模なメモリのテストのために、特殊なテスターが開発されている。これらのメモリテスターはテストプログラムからリアルタイムでテストベクトルを発生することができる。たとえば、テストプログラムは高レベルのプログラム言語において書込まれ得る。テストプログラムは、何千回も繰返される、ループ構成におけるステートメントを含む。これらのステートメントは、ループが繰返されるたびにテストベクトルを発生する。これとは対照的に、論理テスターは単に、テストベクトル自体を含む記憶領域を有し、これらのテストベクトルが論理テスターの記憶領域からシーケンシャルに取出されて被テストデバイスに送られる。したがって、論理テスト「プログラム」は高レベルのプログラム言語において書込まれる必要はなく、単に、先に書込まれているテストベクトルを記憶領域から取出して、テストされるデバイスまたはＩＣのピンに送るようにする。
ＤＲＡＭのような大規模なメモリが大きな論理コントローラと同じシリコンチップ上に一体化される場合には問題が生ずる。論理はランダムになりがちであるため、ランダム論理をテストするためのテスト励振のベクトルおよび期待出力をストアするために論理テスターが必要である。これらのテストパターンはストアされなければならない。なぜなら、テストベクトルには明らかなパターンまたはシーケンスが存在しないため、それらをテストプログラム中の論理ステートメントを用いて即座に発生することは不可能であるからである。しかしながら、メガバイトのメモリをテストするためには数百万個ものテストベクトルが必要であるため、このストレージは大規模なメモリのテストを行なえるほど大きくはない。メモリテスターはパターンまたはシーケンスを表わす、テストプログラム中の論理ステートメントからテストベクトルを発生することができるため、メモリテスターが用いられるべきである。このような、テストパターン中の論理ステートメントによって容易に表わされ得る一般的なメモリテストパターンには、アップまたはダウンカウンタテストパターン、チェッカボードまたはウォーキング１または０パターンが含まれる。論理テストおよびメモリテストの両方を行ない得るハイブリッドテスターはいかなるものでも値段が高すぎコスト効率が悪いであろう。
したがって、各ダイまたはチップは２つの異なったテスターマシンによってテストされなければならず、すなわちコントローラ論理は論理テスターによってテストされ、大規模なＤＲＡＭメモリはメモリテスターによってテストされる。ダイ上に「ヒューズ」を飛ばし得るレーザリペアステーションを用いて、冗長またはスペアメモリセルが、欠陥のあるメモリセルを置換できるようにすることによってメモリをリペアすることが一般的である。リペアが成功したかどうかを決定するためにリペアの後にメモリテストを繰返さなければならない。
集積回路のパッケージに高コストがかかることにより、ウェーハが切断されてダイがパッケージングされる前に、論理およびメモリテストならびにレーザリペアを行なうことが要求される。論理またはメモリテスターをウェーハ上のダイが連続して接続するためにウェーハ分類マシンが用いられる。図１は、シリコンウェーハが多くの別個のダイ１０を含むことを示す。各ダイ１０はスクライブ（scribe）領域１２によって他のダイ１０から隔てられる。各ダイ１０はボンディングパッド３０を含む。図２は、ウェーハ上のウェーハ分類プローブカードの断面図である。ウェーハ分類器はプローブカード１４を備え、このプローブカード１４は、ウェーハ上のダイ１０の上にあるメタルボンディングパッド３０に接触するよう下げられる小さなニードルピンまたはプローブ２０を有する。
多くのプローブ２０の先端はある面に置かれるが、１つまたはそれ以上のプローブ２０Ａがずれ、その先端が他のプローブの先端より下に置かれることがある。プローブ２０Ａは他のプローブ２０より先にボンディングパッド３０Ａと接触する。実際に、他のプローブ２０がボンディングパッド３０と接触するためには、プローブ２０Ａがボンディングパッド３０Ａと接触した後に付加的な圧力がプローブ２０Ａに加えられなければならない。この付加的な圧力または力により、プローブ２０Ａがボンディングパッド３０Ａの一部分を掘削する。このように、整列したプローブ２０はボンディングパッド３０の表面に触れるようパッド３０に接触するが、ずれて配置されたプローブ２０Ａには付加的な力が加えられ、パッド３０Ａを掘削する。
製造環境において、すべてのプローブが常に完全に整列するようにすることは不可能である。また、プローブ２０とボンディングパッド３０とをしっかりと電気的に接触させるためには、付加的な力が加えられることが多い。このため、整列したプローブ２０もがパッド３０上に溝（gouge）のマークをもたらすこともあるが、ずれて配置されたプローブ２０Ａによって生じた溝が最も大きい。
複数回プローブすること（multiple probing）により、ワイヤボンディングを弱める溝が残る。
各々の別個のテストは、ダイと再び接触するようプローブを下げることを要する。この複数回プローブすることにより、メタルボンディングパッド上に小さな溝がいくつか残る。ダイが最終的にパッケージングされる際には、溝が１つあるだけでも、得られた接合部の信頼性が低減するおそれがある。しかしながら、溝が多数あると接合部を深刻に弱めるおそれがある。
図３Ａから図３Ｈは、複数回プローブすることによって、ボンディングパッドへの最終的なワイヤ接合部を弱める、ボンディングパッド上のいくつかの溝がいかにしてもたらされるかを示す。図３Ａにおいて、プローブ２０はダイ１０上のボンディングパッド３０と接触するように下げられる。図３Ｂでは接触しており、プローブが取除かれた図３Ｃでは、接触した点に小さな溝２２が残っている。大きな溝については、プローブ２０がボンディングパッド３０の金属を溝２２からダム２４まで押す際に、小さなリッジまたはダム２４が形成され得る。
多くの集積回路では、プローブ２０を１回、または時々は２回接地（touch down）した後に、ワイヤがボンディングパッド３０に接合される。この場合、１つまたは２つしか溝２２が存在しないため、接合部は固定している。しかしながら、埋込メモリは、プローブ２０を付加的に数回も接地することを要し得る。図３Ｄは、異なったテストマシン上でのメモリテストのための、プローブ２０′の２回目の接地を示す。図３Ｅでは、接触点に第２の溝２６が形成されている。埋込メモリが大きなサイズであることにより、ウェーハの歩留りを上げてコストを削減するようにレーザリペアを行なうことが要求される。レーザリペアが行なわれた後、メモリテスター上で埋込メモリを再びテストする必要があり、図３Ｆではプローブ２０″による３回目の接地が行なわれる。３回目の接地により第３の溝２８が残る。
図３Ｇは、プローブ２０、２０′および２０″による３回の接地によってもたらされた３つの溝２２、２６および２８を示す。ダイ１０がウェーハから切削されてパッケージに置かれる際に、ダイ１０上のボンディングパッド３０をパッケージのリードに電気接続するために小さなワイヤが用いられる。ワイヤ４０は、超音波ボンディングまたはサーモソニックボンディングなどのいくつかの周知のプロセスのうちいずれかによって、ボンディングパッド３０に接合される。
溝３２、３６および３８の上に小さな空隙が形成され得る。とくにボンディングパッド３０に軟金属が用いられる場合には、大きな溝に接し得るリムまたはダム２４によってこれらの空隙が拡大され得る。これらの空隙によりワイヤ４０とボンディングパッド３０との間の接合部の面領域が減少し、接合部が弱くなる。また、これらの空隙は高応力点であり、これらは熱サイクルによって経時的に弱化および拡大し、ボンディングパッド３０からワイヤ４０を引き離し得るひび割れを形成するおそれがある。加熱および冷却のプロセスはＩＣが最終消費者によって動作する際に起こるため、故障は製造の数年後に起こり得る。
大規模な埋込メモリを有する論理集積回路をテストするための方法が必要である。さらに、ワイヤ接合部を弱化させずにこれらのチップを何度もプローブする（probe）ことが望まれる。複数回プローブすることによってもたらされる溝にもかかわらず、従来のボンディングを用いる信頼性の高いワイヤ接合が必要である。さらに、ボンディングパッドに大きな溝マークをもたらし得る、プローブの先端のずれを防ぐようにすることが望ましい。
発明の概要
集積回路のウェーハ分類テスト時にプローブカードを接地させるたびに、パッドメタルに溝がもたらされ得る。これらの溝は、溝がある接合部に空隙がもたらされ得るため、そのパッドに対するワイヤ接合部の信頼性が低減する。主ボンディングパッドに隣接する第２の補助テストパッドが、主ボンディングパッドに電気接続される。このため、プローブは主パッドではなく第２の補助パッド上に着地し得る。溝は主パッドではなく第２のパッド上に形成される。したがって、この第２のテストパッドにより複数回プローブすることが可能になる。複数回プローブすることは、ビデオコントローラなどの、大きな論理チップ上の大規模な埋込メモリをテストするために必要である。
大規模な集積回路は複数のボンディングパッドを有する。論理コントローラは複数のボンディングパッドの各々に接続され、大規模な集積回路に埋込まれたメモリは論理コントローラによってアクセスされるが、通常の動作モードでは複数のボンディングパッドによって直接アクセスすることはできない。複数のボンディングパッドは共有パッドのサブセットを有する。
補助テストパッドは、ウェーハ分類テスターによってプローブするには十分大きいが、補助テストパッドへのワイヤ接合を成すには不十分な大きさである長さおよび幅を有する。共有パッドのサブセットにある各共有パッドは、異なった補助テストパッドに電気接続される。共有パッドにはマルチプレクサ手段が接続される。これは、通常の動作時には論理コントローラに共有パッドを接続するが、メモリテストモード時は共有パッドをメモリに直接接続する。
さらなる局面において、パッケージは集積回路を取囲む。パッケージはシステムに電気接続するための外部リードと、外部リードおよび複数のボンディングパッドに接合されるが補助テストパッドには接合されないワイヤとを有する。
他の局面において、スペアメモリセルがメモリに結合される。ヒューズエレメントは、メモリ中の故障したメモリセルへの接続部をスペアメモリセルで置き換える。ヒューズエレメントは通常は閉じているが、レーザパルスによって開かれる。メモリは少なくとも１００万ビットの記憶容量を有するダイナミックランダムアクセスメモリである。論理コントローラはスクリーン上へのディスプレイのためにピクセルデータを操作するためのビデオコントローラであり、メモリはスクリーン上へのディスプレイのためのピクセルデータを含むビデオメモリである。
補助テストパッドは、ヒューズエレメントが飛ばされた前後のプロービングによってもたらされた多数の溝を含むが、プロービングによってもたらされたボンディングパッドの溝は１つのパッドにつき２つ以下である。このため、ボンディングパッドではなく補助テストパッドをプローブしかつそれに溝を掘削することにより、ボンディングパッドに接合されたワイヤの信頼性が高まる。
他の局面において、この発明は論理部分と埋込メモリとを有する複雑な集積回路をテストするための方法である。ウェーハ上のダイの上にある補助テストパッドと電気的に接触するよう、十分な力が第１のプローブカードの加えられる。ダイ上の埋込メモリは、メモリテストマシンであって、テスト入力を表わす電圧をダイに印加し、かつダイから出力された電圧と期待出力とを比較するものにダイを接続するよう第１にプローブカードを用いることによりテストされる。メモリテストマシンから論理テストマシンにウェーハが搬送される。ダイ上の主ボンディングパッドと電気的に接触するよう第２のプローブカードに十分な力が加えられ、各補助テストパッドは主ボンディングパッドのうち１つにダイの上で電気接続される。ダイの論理部分は、テスト入力を表わす電圧をダイに印加し、かつダイから出力された電圧と期待出力とを比較する論理テストマシンにダイを接続するよう第２のプローブカードを用いることによりテストされる。
ウェーハが切断されて個々のダイになり、論理テストマシンおよびメモリテストマシンでテストされたときに不合格にならなかった良好なダイが選別される。ワイヤは、補助テストパッドではなく、良好なダイの主ボンディングパッドに接合される。このように、補助テストパッドは接合のためではなく埋込メモリのテストのために用いられる。
【図面の簡単な説明】
図１は、多くの別個のダイを含むシリコンウェーハを示す図である。
図２は、ウェーハ上のウェーハ分類プローブカードの断面図である。
図３Ａから図３Ｈは、ボンディングパッドへの最終的なワイヤ接合を弱める、ボンディングパッド上のいくつかの溝が複数回プローブすることによっていかにしてもたらされ得るかを示す図である。
図４は、埋込メモリを備えた論理回路に関するウェーハ分類およびテストプロセスのフロー図である。
図５は、埋込メモリを備えたコントローラに接続されたボンディングパッドの図である。
図６は、マルチプルテストのための補助パッドを有するボンディングパッドの図である。
図７は、ウェーハプローブがボンディングパッドではなく補助パッドに接触することを示す図である。
図８は、接合が主ボンディングパッドに対して行なわれ、ウェーハプロービングによる溝は補助パッド上にもたらされていることを示す図である。
図９は、補助テストパッドが、ダイのメモリおよび論理コントローラ部分の両方をテストするために用いられるボンディングパッドのためだけに必要であることを強調する図である。
図１０は、大規模な埋込メモリを備えた論理コントローラチップをテストするために用いられる方法のフロー図である。
詳細な説明
この発明はウェーハテストの改善に関する。以下の説明は、当業者が特定的な用途およびその要件の状況の中で発明を製造しかつ用いることができるようにするために与えられる。好ましい実施例のさまざまな変形が当業者には明らかであり、ここに規定される一般的な原理は他の実施例に適用されてもよい。したがって、この発明は示され説明された特定的な実施例に限定されるよう意図されるものではなく、ここに開示される原理および新しい特徴に一貫した幅広い範囲に従われるべきものである。
必要な別個の論理およびメモリテスターマシン
背景技術の部分で注目したように、大きなサイズの埋込メモリでは、メモリをテストするために別個のメモリテスターを用いることが要求される。メモリに十分なテストを行なうためには何百万個ものテストベクトルが必要であり、これらのテストベクトルは、テストベクトルのパターンまたはシーケンスを表わすループ構成における高レベルのプログラム言語のステートメントによって発生し得る。たとえば、単にカウント値を増加または減少し、カウント値に等しい２進数の２進ビットとしてこのカウント値を有するデータフィールドによってテストベクトルを発生することにより、カウンタパターンを表わすことができる。テストベクトルのこれらの２進ビットはテストマシンによって高および低電圧に変換されて、テストされるデバイスの入力ピンに与えられることとなる。
チップの論理またはコントローラ部分は主として「ランダム」論理を含む。したがって、チップのこの論理コントローラ部分に対する入出力は、カウンタまたはチェッカボードパターンなどのいかなる簡単なパターンまたはシーケンスも有さずに、ランダムに現れる。このため、テストベクトルは高レベルの数個のプログラムステートメントによって単に表わすことができない。その代わりに、各々のベクトル自身が論理テスターにストアされてストレージからシーケンシャルに取出されて、テストされるデバイスまたはＩＣチップに与えられなければならない。これらのベクトルは主に、高電圧および低電圧としてデバイスに与えられる２進入力（「１および０」）を含み、またはチップから駆動される高電圧または低電圧もしくは高インピーダンスの出力であるチェックされた出力状態を含む。
小規模なメモリは単に、「１および０」のベクトルとしてテストパターンを明白に特定することによって論理テスター上でテストされ得るが、大規模なメモリに必要なベクトルの数は論理テスター上の記憶容量を超える。メモリは、セルが低値および高値の両方を保持し得るかどうか、また、セルがその隣のセルに短絡または漏電するかどうかを決定するために、各メモリセルを数回テストしなければならない。したがって、各セルには最低２回テストを行なう必要があり、漏電およびパターン感度がテストされる場合にはそれ以上テストしなければならない。８ビットのＩ／Ｏ経路を有する８キロバイトの埋込キャッシュは少なくとも１６，０００個のテストベクトルを要するが、１メガバイトの埋込ビデオメモリには４，０００，０００個またはそれ以上のテストベクトルが必要である。論理デバイスのピンの数は２００を超え得るため、これらの４００万個のベクトルの各々が２００ビットのもの幅を有する必要がある。１００ギガバイトの非常に高速なメモリを論理テスター上に置くことは経済的に不可能である。
論理デバイスには大きなピン数のＩＣが一般的であるため、論理テスターは論理デバイスをテストするために多数のピンまたはチャネルを有することが多い。しかしながら、メモリチップは少数のピンしか有さず、市場で入手可能なメモリテスターのチャネル数は論理テスターのものよりも少ない。このため、メモリのテストには論理ピンのサブセットのみが必要であろう。テストモードは、通常のピン機能を切断しながら、論理ピンのうちいくつかを直接埋込メモリに接続する。このメモリテストモードを実現するためにマルチプレクサなどが用いられ得る。これらのマルチプレクサは共有ピンの上に置かれ、これらの共有ピンは、チップの論理コントローラによって通常用いられる入力および出力ピンのうちいくつかである。テストモードを初期化し、埋込メモリのＩ／Ｏを共有ピンに多重化するために、余剰ピンか、未使用または無効な、入力の組合せが用いられ得る。
ウェーハテストには少なくとも３回のプローブの接地が必要である
図４は、埋込メモリを備えた論理回路のためのウェーハ分類およびテストプロセスのフロー図である。まず、仕上がっているがまだテストされていないシリコンウェーハがメモリテスター１５２に送られる。比較的単純なテストプログラムをメモリテスター上で実行することによって数百万個のテストベクトルが発生し得るため、すべてのテストベクトルをストアする必要がなくなる。非機能的なメモリを有するダイは、リペア不可能であればマークされ、リペア可能であれば好ましくはマッピングされる。マップはストアされてウェーハとともにレーザリペアステーション１５４に送られる。レーザリペアステーション１５４は、レーザのパルスを発射してシリコンダイ上にヒューズエレメントを飛ばすことにより、故障したメモリダイをリペアしようとする。ヒューズエレメントは薄くて幅の狭い金属またはポリシリコン領域であって、これに対してレーザが電気接続を破壊しようとするものであろう。これらのヒューズはいずれのメモリセルがスペアメモリセルによって置き換えられるかを決定するために用いられる。典型的に、１つのセルしか故障していなくてもメモリセルの列または行全体が置き換えられる。レーザはヒューズの上のパッシベーション層を加熱し、これにより、パッシベーション層に、封止されるべき孔が形成され得る。第２のパッシベーションステップ１８２によりこれらの孔が被覆される。
レーザリペアプロセスが完璧ではないため、リペアされたメモリはメモリテスター１５６によって再びテストされる必要があり、このメモリテスターはメモリテスター１５２と同じマシンまたは物理的に異なったマシンであってもよい。実際には、スペアメモリセル自体が故障しているか、またはスペアセルを接続し主メモリアレイにおける故障したセルを回避する冗長回路に故障が起こる場合もある。インクの液滴によって不良なダイが再びマッピングまたはマークされる。
次に、ウェーハは、チップのコントローラ論理部分が機能しているかどうかを決定する論理テスター１５０に送られる。典型的には、非機能的なチップがインクでマークされる。ステップ１１８において、ウェーハが刻まれ切断されて個々のダイになり、良好なダイはメタルリードフレームにワイヤ接合されて、パッケージングプロセスの一部分としてプラスチックによって包囲される。次に、ステップ１２０において、パッケージングされたダイがパッケージのリードを用いて最終的にテストされて電気接続される。
再加工によりプロービングステップが増加し得る
プローブカードはテストのたびに、たとえば論理テスター１５０に関しては一度、メモリテスター１５２および１５６に関しては二度ダイ上のボンディングパッドと物理的に接触しなければならない。したがって、プローブはボンディングパッドに少なくとも３回接地する必要がある。しかしながら、間違いや別の問題が生じた場合や、おそらく品質のチェックの際に、ウェーハのうちわずかなパーセンテージのものに再加工が行なわれる。再加工を行なう別の理由には、テスト装置の機能不全やロードされたテストプログラムが誤っていることなどがある。再加工１２２により論理テスター１５０は一度だけではなく二度接地するようにされ、再加工１２４および１２６の各々は、再加工のためにメモリテスター１５２および１５６が再度使用される場合にもう一度接地させることができる。このため、接地の回数は合計３回以上であり、６回に達してもよい。１つまたは２つの溝は許容できるが、特に益々高い信頼性が要求される場合には、３つから６つの溝は許容できない。
複数回プローブすることに用いられる犠牲的な補助パッド
図５は、埋込メモリを備えたコントローラに接続されたボンディングパッドを示す。ボンディングパッド５６はダイ上のコントローラ論理５０のみに接続され、ボンディングパッド５８はコントローラ論理５０および埋込ＤＲＡＭメモリ５２の両方に接続される。ボンディングパッド５８は通常動作時にはコントローラ論理５０に接続されるが、テストモード時にはマルチプレクサ７０および７２を介して埋込ＤＲＡＭメモリ５２に直接接続される。テストモードイネーブルピン５８Ｔに低電圧が印加された場合、通常動作時にマルチプレクサ７０および７２はボンディングパッド５８をコントローラ論理５０に接続する。テストモードイネーブルピン５８Ｔに高電圧が印加された場合には、テストモードが活性化され、マルチプレクサ７０および７２がボンディングパッド５８を埋込ＤＲＡＭメモリ５２に接続して、メモリ５２が、ボンディングパッド５８から与えられた信号によって直接テストされるようにする。
図６は、マルチプルテストのための補助パッドを有するボンディングパッドを示す。ボンディングパッド５６はダイ上のコントローラ論理５０のみに接続され、ボンディングパッド５８はコントローラ論理５０および埋込ＤＲＡＭメモリ５８の両方に接続される。各ボンディングパッド５８は補助パッド６０のうち１つに電気接続される。補助パッド６０はウェーハプローブのために用いられ、ボンディングパッド５８はワイヤ接合のために用いられる。埋込ＤＲＡＭメモリ５２のテストに用いられる各ボンディングパッド５８に補助パッド６０が設けられるため、ボンディングパッド５８ではなく補助パッド６０をプローブすることによって、溝はボンディングパッド５８ではなく補助パッド６０上に形成される。補助パッド６０はテストイネーブルピン５８Ｔにも設けられる。これは、メモリテストのためにこのピン５８Ｔを複数回プローブする必要があるからである。
図７は、ボンディングパッドではなく補助パッドと接触するウェーハプローブを示す。プローブ２０は主ボンディングパッド６８ではなく補助パッド６０と接触する。しかしながら、ボンディングパッド５６は埋込メモリに接続されていないため、複数回プローブされない。論理ボンディングパッド５６には補助パッドは必要でない。プローブ２０Ｌは論理テストのために論理ボンディングパッド５６に接触する。メモリテストのために、点線で示されるように、プローブ２０Ｌは存在しない。メモリテストのためのプローブカードは論理ボンディングパッド５６に接続するためのプローブを含まず、補助パッド６０に接続するためのプローブのみを含む。しかしながら、論理テストに用いられるプローブカードは、論理ボンディングパッド５６および補助パッド６０または主ボンディングパッド５８の両方に接続するためのプローブを含む。
図８は、接合は主ボンディングパッドに対して行なわれ、ウェーハプローブによる溝は補助パッド上にもたらされることを示す。接合およびパッケージングの後、ワイヤ４０によりパッケージ中のリードがボンディングパッド５６および５８に接続される。補助パッド６０は、レーザリペアの前後のメモリテストのための複数回プローブすることによる、いくつかの溝２２を含む。ワイヤは補助パッド６０ではなく主ボンディングパッド５８に接合するため、これらの溝２２が接合または接合部の信頼性を損なうおそれはない。このように、プローブの先端がずれている場合でも、ワイヤ接合部の信頼性に悪影響を及ぼすことなく複数回プローブすることを行なうことができる。
論理ボンディングパッド５６には補助パッドが与えられず、プローブされる必要があるため、論理ボンディングパッド５６への接合部に依然として空隙が生ずるおそれがある。しかしながら、メモリテストのために論理ボンディングパッド５６をプローブする必要がないため、このパッドに複数回プローブすることは行なわれない。このため、論理ボンディングパッド５６には１つしか、または多くても２つの溝しか生じるおそれはなく、現在の標準では十分な信頼性が得られる。複数回プローブすることのために補助パッド６０が「犠牲になる」ため、主ボンディングパッド５８とワイヤ４０とがしっかりとした信頼性の高い接合部を形成することが可能となる。
メモリパッドのみに必要な補助テストパッド
図９は、ダイのメモリおよび論理コントローラ部分の両方をテストするために用いられるボンディングパッドのみに補助テストパッドが必要であることを強調する。補助テストパッド６０は、コントローラ論理５０およびＤＲＡＭメモリ５２の両方に接続される主ボンディングパッド５８に電気接続される。ＤＲＡＭメモリ５２に直接接続されない論理ボンディングパッド５６は補助ボンディングパッドを有さない。マルチプレクサ（図示せず）は、コントローラ論理５０またはＤＲＡＭメモリ５２のいずれかを共有ボンディングパッド５８に選択的に接続するために用いられる。レーザリペア時にヒューズエレメントを飛ばすことにより、スペアメモリセル５４が活性化する。ＤＲＡＭメモリ５２中の故障したメモリではなくスペアメモリセル５４が選択される。
好ましくは、補助パッド６０は主ボンディングパッド５８に隣接して置かれ、小さなメタル線によって電気接続されてもよい。主ボンディングパッド５８は１辺の長さおよび幅が１００ミクロンまたは約１ミルである。補助パッド６０は１辺が７５ミクロンの長さしか有さず、３ミルのパッドである。これは、パッドへの接合時ではなくプローブ時には小さなサイズを用いてもよいからである。はんだバンプまたは接合部を収容するために接合には大きなパッドサイズが要求されるが、単にプローブの先端をパッドに接触させるだけならば、小さなサイズのパッド上でも行なうことができる。パッド５８および６０はいずれも、厚さが約１ミクロンである純アルミニウムまたは銅との合金などの軟金属から作られる。その厚さを増すよういくつかの金属層を組合せるか、または上部金属層だけを用いてもよい。補助パッド６０の角部は、ウェーハプローブ装置が補助パッドを自動的に認識して主ボンディングパッドと区別することができるよう、丸みを付けられる。
好ましい実施例では、ビデオコントローラチップは１７６個のピンのパッケージにパッケージングされる。これらの１７６個のピンのうち多くはビデオコントローラの入出力に用いられ、たとえばホストバスからのピクセルデータおよび変換されたピクセルデータの、ＣＲＴまたはフラットパネルなどの外部ディスプレイへの転送を制御するために用いられる。ビデオコントローラチップに埋込まれたメモリはビデオメモリであり、ディスプレイのために、異なった解像度モードと互換性を有する、あるサイズでなければならない。解像度が高いとより多くのピクセルが含まれるため、より大きなビデオメモリが必要となる。このビデオメモリはおよそ１メガバイトのサイズである。スタティックＲＡＭはコントローラチップ上に一体化されるほどの密度を有さないためＤＲＡＭが用いられる。テストモードにおいて、埋込ＤＲＡＭは下記の信号によって外部的に制御され得る。
８個のデータ入力／出力信号
１６個のアドレス信号
１２個のＲＡＳ、ＣＡＳおよびバイトイネーブルまたは選択信号。
埋込ＤＲＡＭに直接接続するためには約３６個の信号ピンが必要である。パッケージのピンを３６個から約２２０個に増加してもよいが、コストがかなり増加する。一方、図６および図７に示されるように、ビデオコントローラＩ／Ｏピンのうち約３３個がＤＲＡＭ信号と多重化される。埋込ＤＲＡＭは８ビットよりもはるかに大きくなり得る。これは、バイトイネーブルまたは選択信号が、ＤＲＡＭのより広いデータ経路から８ビットのバイトを１つ選択し得るからである。
埋込ＤＲＡＭをテストするためには約１９個の電力、グラウンドおよびサブストレートバイアス入力も必要である。このため、メモリテストに用いられるピンの合計数は約５５個であり、論理テストには１５０個を超える数のピンが用いられる。論理テストは制限された数の「ランダムな」１５０個のピンのテストベクトルを与え得るが、大規模な埋込メモリを十分にテストするには十分でない。メモリテスタは５５個のピンのテストベクトルを与えるだけでよく、テストシーケンスにはパターンがあるため、テストプログラムによってテストの進行中にこれらのテストベクトルを即座に発生することができる。
論理テストはピクセルデータをストアし、それからピクセルデータを取出すことにより埋込ＤＲＡＭを間接的にテストし得るが、このプロセスには時間がかかる。なぜなら、ビデオコントローラを通してピクセルデータを処理するためにはいくつかのクロックサイクルが必要であるからである。ピクセルデータの操作は複雑であるため、どのデータが実際に埋込ＤＲＡＭにストアされたかを判断するのが困難である。このため、コントローラから埋込ＤＲＡＭを孤立させてテストする方が効率がよい。
チップのテストには、異なった２つのプローブカードが用いられる。１７６個のピンのプローブカードは１７６個の主ボンディングパッドすべてと接触し、論理テスタによって用いられる。小さな５５個のピンのプローブカードは、メモリに接続された補助テストパッドと接触する。５５個のピンのプローブカードはメモリテスタによって用いられる。
テスト方法−図１０
図１０は、大規模な埋込メモリを備えた論理コントローラチップをテストするために用いられる方法のフロー図である。仕上がったシリコンウェハはスクライブ線（scribe line）によって隔てられる多数のダイを含む。５０個から数百個のダイがウェハ上にパターニングされているであろう。これらのダイの多くには欠陥がある。
まず、ウェハがメモリテスタ上に載せられ、５５個のピンのプローブカードがウェハ上の各ダイを連続してプローブする。メモリテスタは、主ボンディングパッドではなく補助テストパッドに接触する５５個のプローブしか有さないプローブカードを用いる。ステップ１４０において、補助テストパッドに接触するようこのプローブカードが下げられる。まず、各ダイが開放および短絡についてテストされ、さらには、電源電流（Ｉｃｃ）を引出しすぎているかについてテストされる。これらのテストのうちいずれかに不合格となれば、そのダイは不良であり、次のダイがプローブされる。典型的に、これらの連続したテストは、高価なテストマシンを損傷から守るよう、いずれかのテストマシン上でダイがテストされるたびに繰返される。テストモードを活性化し、補助テストパッドを有する５５個のボンディングパッドをコントローラ論理ではなく埋込メモリに直接接続することにより、埋込メモリが直接テストされる（ステップ１０８）。故障しているが、故障しているメモリセルをスペアメモリセルと置換えることによってリペア可能であろうダイが識別される。典型的に、これらのリペア可能なダイは、不良なメモリセルを何百個または何千個ではなく数個しか有さない。ステップ１１０において、故障しているセルの埋込メモリ内のリペア可能なダイおよび場所をマッピングして、それらが後に見い出されてリペアできるようにする。リペア不可能なダイにはおそらく異なった色のインクが付けられる。
オペレータまたはマシンのエラーか、またはプローブカードの故障により再加工１２４が必要となるであろう。したがって、メモリテストにより各補助テストパッド上には１つまたは２つの溝が残り得るが、主ボンディングパッド上にはマークが残らない。
次に、ステップ１２８においてウェハおよびリペアマップがレーザリペアステーションに搬送される。レーザリペアステーションは、ダイ上のヒューズエレメントと精密に整列し得るレーザを有する。ステップ１１２において、特定的なダイおよびダイ上の特定的なヒューズエレメントにレーザを移動して発射して、故障しているメモリセルとスペアセルとを置換えるために、リペアマップが用いられる。典型的なレーザリペアに関するより詳細な情報は、引用によって援用される大韓民国（Republic of Korea）の三星電子（Samsung Electronics）に譲渡されたムーン他（Moon et al.）の米国特許第５，３２６，７０９号に含まれる。この文献にはさらに、図１０のようなレーザリペアマップが示される。
ステップ１８２において、第２のパッシベーション層が加えられ、飛ばされたヒューズの上に、レーザ加熱によって形成されたすべての孔を被覆する。この第２のパッシベーション層はポリイミド、窒化物または他の周知のパッシベーション材料であろう。主ボンディングパッドおよび補助テストパッド上で第２のパッシベーション層に開口が切削される。
レーザリペアが完了すると、リペアが成功したかどうかを決定するために埋込メモリを再度テストする必要がある。スペアセル自体が故障していたり、ヒューズエレメントが飛ばなかったりしている可能性がある。ステップ１１４において、ウェハがメモリテスタに再び搬送される。ステップ１４２において、５５個の補助テストパッドと接触するよう５５個のピンのプローブカードが再度下げられ、ステップ１１６では、リペアされたダイの各々が、メモリテスタを用いてテストされる。リペアを試みたものの、依然としてメモリテストに不合格となったダイにインクが付けられる。再加工１２６が再び必要となり、この結果補助テストパッド上に付加的な組の溝がもたらされ得る。
次に、ステップ１０６において、ウェハがメモリテスタから論理テスタに搬送される。論理テスタは異なったテストマシンであり、３倍または４倍の数のピンまたはテストチャネルを必要とするため、より高価であろう。ダイ上の１７６個の主ボンディングパッドすべてと接触する大きな第２のプローブカードが用いられる。ステップ１０４において、ダイの論理コントローラ部分がテストされ、インクの液滴を用いて、故障したダイにマークが付けられ得る。ウェハ上の各ダイに対してテスト１０４が繰返され、次いでウェハのバッチ中の他のウェハにも繰返される。再加工を必要をする場合、たとえばプローブカードが深刻にずれていたり、うまく接触していなかったり、インクが流出している場合には、ステップ１０４が繰返される。再加工１２２により、主ボンディングパッド上に最高２つのマークまたは溝が残る。なぜなら、１７６個のピンのプローブカードは主ボンディングパッドと接触するからである。
ステップ１１８において、最終的にウェハが切断されて個々のダイに分割される。インクの液滴のないダイは良好なダイまたはリペアが成功したダイであり、パッケージングされる。パッケージングの間、ワイヤが主ボンディングパッドに接合されて、ダイをパッケージ上のリードに電気接続する。最終的にパッケージングされたダイはもう一度論理テスタでテストされるが、ダイは既にパッケージされているためプローブカードは必要ではない。パッケージングによる欠陥により、パッケージングされたダイのうちわずかなパーセンテージのものが不合格となる。
最終的にパッケージングされた部品は各補助パッドにつき４つまでの溝を有するが、主パッドには１つまたは２つの溝しかない。全く再加工をしない場合、主ボンディングパッド上には１つの溝しか生じないが、補助パッドには２つの溝が現われ得る。主パッドにワイヤが接合されるだけであるため、接合部の信頼性は高い。なぜなら、すべてのボンディングパッド上には１つまたは２つの溝しか生じないからである。補助パッドはテストのために「犠牲にされ」、４つまでの溝を含み得る。これらの補助パッドが接合されることはないため、溝がワイヤ接合の信頼性を損なうことはない。
発明の利点
論理テスタによって１７６個のピンすべてが用いられるものの、メモリテスタによって５５個のピンしか用いられないため、メモリテストマシンは論理テスタよりも値段の安いマシンになり得る。必要なテストのうちいくつかには、テストチャネルの数が少なく値段の安いテストマシンが用いられるため、これによりテストのコストを削減することができる。
埋込メモリを備えたコントローラはＤＲＡＭの製造業者によって製造されて、まずレーザリペアに前後に業者のＤＲＡＭメモリテスタによってテストされる。その後ウェハは、業者から別の施設に出荷されて論理テスタでテストされるであろう。このため、業者のＤＲＡＭテスタが用いられ得、何千マイルも離れたところに存在し得る別個の論理テスタが用いられる。
集積回路のウェハ分類テスト時にプローブを接地するたびに、パッドメタルに溝が残り得る。これらの溝は、溝がある接合部に空隙が残り得るため、そのパッドへのワイヤ接合部の信頼性を低減する。この発明は、主ボンディングパッドに隣接する第２の犠牲的なテストパッドを提供する。第２のテストパッドは主ボンディングパッドに電気接続される。この第２のテストパッドにより複数回プローブすることが可能になる。複数回プローブすることはレーザリペアの前後いずれのメモリテストにも必要である。このため、プローブは複数回第２のテストパッド上に着地し得、ワイヤ接合は主ボンディングパッドに施される。
代替的な実施例
発明者によっていくつかの他の実施例も考えられる。たとえば、テストモードは、通常のピン機能を切断したままで論理ピンのうちいくつかを埋込メモリに直接接続する。このメモリテストモードを実現するための好ましい実施例に関してマルチプレクサが説明されてきた。これらのマルチプレクサは共有ピンの上に置かれ、これらの共有ピンは、チップの論理コントローラ部分によって通常用いられる入力および出力ピンのうちいくつかである。テストモードの開始および埋込メモリのＩ／Ｏを共有ピンに多重化するものとして、余剰ピンか、または未使用または無効な、入力の組合せが説明されている。しかしながら、当業者にはマルチプレクサ機能およびテストモードを活性化するためのものに対する多くの等価物が認識されるであろう。テストモード入力は高電圧ではなく低電圧によって活性化し得る。
１７６個のピンすべてと接触する、論理テストのためのプローブカードは、すべてのピンに対する主ボンディングパッドに接触するか、または論理パッドに対する主ボンディングパッドに接触し得るが、補助ボンディングパッドを有するピンのための補助ボンディングパッドに接触する。
メモリを十分にテストする４００万個のテストベクトルを必要とするものとして１メガバイトのビデオメモリが説明されている。５１２Ｋバイトのビデオメモリは被覆を完了するために約２００万個のテストベクトルを要し、２５６Ｋバイトのビデオメモリは１００万個のテストベクトルを要する。他のメモリサイズは比例した数のテストベクトルを要し、テストベクトルの正確な数は推定値であり、変化し得る。
ウェハ分類プローブカードはウェハ上のダイと接触するように下げられるものとして説明されてきたが、プローブカードを固定したままでウェハ自体を持ち上げてもよい。記憶のためのキャパシタを用いる埋込ダイナミックＲＡＭが好ましいが、消去可能なプログラマブル読出専用メモリ（ＥＰＲＯＭ）またはフラッシュメモリ（ＥＥＰＲＯＭ）でも発明には有利であろう。現在のところシリコンウェハが好ましいが、将来的には、ダイを製造するために他の製造方法またはＧａＡｓなどの物質が採用されてもよい。１７６個のピンの論理デバイスであって、そのピンのうち約５５個がメモリテストモードのために多重化されたものが説明されてきた。しかしながら、他のサイズのデバイスおよびピン数も可能であり、これらも依然として発明には有益である。多くのタイプのパッケージが用いられてもよく、値段が安いパッケージの中には１つの別個のリードワイヤとしてボンディングワイヤをリードと組合せるものもあるが、その機能はこの発明に等しい。
発明の以上の実施例の説明は例示および説明のために与えられた。それは、開示された特定的な形で発明を網羅したり制限するよう意図されるものではない。以上の教示に鑑みて多くの修正および変形が可能である。発明の範囲はこの詳細な説明によってではなく、添付の請求の範囲に限定される。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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