(57)【特許請求の範囲】
【請求項１】
面方位１００に対してウェハ面がオフセットされた一導電型単結晶半導体基板の表面に、逆導電型の高濃度埋め込み層と前記埋め込み層のパターンの位置あわせを行う合わせマークとを形成し、前記基板上に逆導電型のエピタキシャル層を形成した半導体集積回路装置であって、
前記埋め込み層のパターンを００１軸に対して実質的に平行となるようなパターンで構成し、且つ前記埋め込み層の合わせマークを前記００１軸に対して実質的に４５度またはその近傍の角度となるようなパターンで構成したことを特徴とする半導体集積回路。
【請求項２】
前記埋め込み層以外の拡散領域の合わせマークが前記００１軸に対して実質的に平行となるようなパターンで構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記合わせマークが半導体チップの周辺部空き領域に配置されていることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、エピタキシャル層形成に伴うパターンシフトによる弊害を解消した半導体集積回路に関する。
【０００２】
【従来の技術】
バイポーラ型の半導体集積回路では、Ｐ型の半導体基板の表面にＮ＋型の埋め込み層を形成し、基板上にＮ型のエピタキシャル層を形成し、該エピタキシャル層を分離して島領域を形成し、該島領域の各々に各回路素子を形成している。
ところで、エピタキシャル成長法でエピタキシャル層を形成すると、例えば特開平０４−３０７７２９号に記載されているように、基板の面方位によってはパターンシフトを生じることが知られている。
【０００３】
図４（Ａ）を参照して、基板１表面にアンチモン（Ｓｂ）を拡散して埋め込み層２を形成し、その上にエピタキシャル層３を成長させると、基板１表面の埋め込み層２の段差４とエピタキシャル層３表面での埋め込み層２の段差５とで図示Ｘの距離だけパターンがずれるのである。通常は埋め込み層２の形成と同時にチップの余白部分に位置合わせマークを形成し、該マークを基準にして次の拡散工程を行うのであるが、位置あわせマークも同様にパターンシフトによりずれるので、そのずれ量によっては図４（Ｂ）に示すように素子分離用の拡散領域６、７がずれて素子分離が完成せず、耐圧不良となるような事態にまで発展する可能性がある。
【０００４】
上記のパターンシフトは、図５に示すように結晶軸[１００]の方向に対してオフセットしたウェハ１０を用いると発生する。オフセット方向１１は結晶軸[１００]に対して３〜５度傾いている。これはエピタキシャル層３の結晶が基板１表面に露出した結晶軸に沿って垂直に成長することに起因する。従ってオフセット方向１１を零にすればパターンシフトは生じないが、エピタキシャル層３表面の段差５が明確にならない、エピタキシャル成長温度に制限が生じる等の不都合が生じる。
【０００５】
【発明が解決しようとする課題】
上記のように、ウェハ１０にオフセット方向１１を持たせるとパターンシフト量が増大し、場合によっては分離耐圧の劣化・不良を伴うという欠点がある。エピタキシャル成長温度を高精度に制御してシフト量を制御する方法もあるが、工程管理が厳しくなり、また装置上の制約が生じるという欠点がある。パターン的に余裕を持たせるという対策もできるが、チップサイズが大きくなると言う欠点がある。また、露光装置あるいはパターン設計上であらかじめパターンシフトをキャンセルするような設計を行うことも考えられるが、完全にキャンセルすることは不可能である。
【０００６】
【課題を解決するための手段】
本発明はかかる従来の課題に鑑みなされたもので、埋め込み層の形成と同時的に形成する位置あわせマークの形状を、[００１]軸に対して約４５゜傾斜した直線で構成することにより、パターンシフトが生じても正確な位置あわせができる半導体集積回路を提供するものである。
【０００７】
本発明によれば、[００１]軸に水平垂直の形状から成るパターンに対し、約４５度傾かせたパターンであるとパターンシフト量が極めて小さい。従ってずれ量の少ない位置あわせ膜により位置あわせを行うことで、耐圧不良等のない集積回路を得ることができる。
【０００８】
【発明の実施の形態】
以下に本発明を図面を参照しながら詳細に説明する。
図１は本発明による半導体集積回路のチップ周辺部分を示し、各工程毎の位置あわせマークを形成した領域を示す平面図である。
図５に示したように半導体ウェハー１０の表面は[１００]軸に対して３〜５度オフセットされており、[０１０]軸方向にオリエンテーションフラット（以下オリフラと称す）１２が設けられている。半導体チップ１３はオリフラ１２に対して垂直・水平方向の直線から成る矩形の形状で描画されており、半導体チップ１３内部に描画されるＮ＋埋め込み層２もオリフラ１２の方向と垂直・水平方向の直線から成る矩形の形状で描画されている。各工程の合わせマークは半導体チップ１３の周辺部の余白部分に配置されている。
【０００９】
図１を参照して、各合わせマーク１４は各拡散工程毎に１つ追加されるようになっており、前工程でチップ１３表面に形成した外側パターン１５に対しその直後の拡散工程を行うホトレジスト工程で内側パターン１６が外側パターン１５の中心に位置するように調整することでホトマスクの位置あわせを行っている。
工程を順に追うと、先ずチップ表面にＮ＋埋め込み層２を形成すると同時に合わせマーク１４の外側パターン１５ａとその隣に外側パターン１５ｂを形成し、Ｐ＋分離領域６を形成を行う際に外側パターン１５ａに対して内側パターン１６ａが中心にくるようにして位置あわせを行う。Ｐ＋分離領域６形成後、エピタキシャル層３を成長するとエピタキシャル層３表面に外側パターン１５ｂがそのままの形状で出現する。次の拡散工程、例えばＰ＋拡散領域７の形成時に、外側パターン１５ｂに対してＰ＋拡散領域７の内側パターン１６ｂが中心に位置するようにＭＰＡ（ミラープロジェクションアライナ）装置にて位置あわせを行う。同時に隣に外側パターン１５ｃを形成しておく。以下、同様にして各工程毎に合わせマーク１４を形成する。
【００１０】
そして本発明の特徴とするところは、Ｎ＋埋め込み層２形成用の合わせマークとなる外側パターン１５ｂを、［０１０］軸あるいは［００１］軸に対して約４５度傾けた形状にすることにある。つまり外側パター１５ｂ、内側パターン１６ｂ共に菱形の形状としてある。なお、図２は従来の位置あわせパターンを示し、埋め込み層２の位置あわせパターン１５ｂ、１６ｂが［０１０］軸方向または［００１］方向に平行垂直な正方形のパターンで構成してある。
【００１１】
図３を参照して、外側パターン１５ｂのパターンシフト量を測定する方法として、下側の分離領域６のパターンに対し、上側の分離領域７の形成位置を、[０１０]方向に意図的にー１０％から＋１０％まで段階的にずらしたパターンを準備し、該パターンにより形成した分離領域６、７の分離耐圧を測定した。Ｐ型基板１のオフセット量は４度であり、その表面に埋め込み層２、分離領域６および位置あわせマーク１４を形成した後、その上にシラン（ＳｉＨＣｌ３）を用い成長温度１１００℃で約８μ成長させた。位置あわせ方法は、図１に示したように、外側パターン１５ｂの中心に内側パターン１６ｂを合致させたものである。
【００１２】
図３から明らかなように、埋め込み層２の位置あわせ用のパターン１５ｂ、１６ｂを従来の正方形形状に加工した装置では、分離耐圧のピークがマイナス側にずれていることが伺える。このずれ量がパターンシフト量であり、具体的には[０１０]方向に約５μずれていると判断できる。
これに対し、本発明の菱形形状の位置あわせパターン１４を用いて位置あわせを行うと、分離耐圧のピークがほぼ中心に位置しており、これにより、基板１表面のパターン位置とエピタキシャル層３表面でのパターン位置とのずれ量が殆どないことが判断できる。
【００１３】
従って本発明によれば、位置あわせマーク１４の形状を変更するだけで、基板１表面とエピタキシャル層３表面とで正確に位置あわせを行うことができ、分離耐圧不良などの事故を未然に防止することができる。また、露光工程およびパターン設計に余計な作業条件を付加することがない。さらに、エピタキシャル層３表面に出現する段差５の「だれ」が無く、形状が明確となるので、位置あわせ工程において作業が容易である。
【００１４】
【発明の効果】
以上に説明したとおり、本発明によれば、位置あわせマークの形状を工夫するだけで正確な位置あわせを行うことができ、これにより、耐圧不良など不良発生を防止できる利点を有する。
また、露光工程およびパターン設計に余計な負担を掛けずに済むという利点をも有する。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置を説明するための平面図である。
【図２】従来の位置あわせパターンを示す平面図である。
【図３】本発明を説明するための断面図である。
【図４】従来例を説明するための断面図である。
【図５】従来例を説明するための斜視図である。
【図３】
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【図４】
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【図５】
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【図１】
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【図２】
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