(57)【特許請求の範囲】
【請求項１】
単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子であって、
前記画素部の１つの画素について露光時間を２回に分けて設定する露光制御手段と、
前記画素部の第１読み出し行に与える第１垂直走査パルスと、前記第１読み出し行から所定数行分離れた第２読み出し行に与える第２垂直走査パルスとによって前記画素部内を垂直走査し、当該画素部の各画素から前記露光制御手段によって設定された前記２回の露光時間に基づく信号を別々に読み出す信号読み出し手段と、
前記第１走査パルスによって読み出された信号と前記第２走査パルスによって読み出された信号とを同時化しかつそれらの差分をとって出力する信号処理手段とを備え、
前記画素部の１つの画素について、前記２回の露光期間の１回目の露光期間に基づく信号の読み出し走査の前であって、前回の１垂直走査期間の２回目の露光期間に基づく信号の読み出し走査の後にシャッター動作を行う
ことを特徴とする固体撮像素子。
【請求項２】
前記画素部の１つの画素について、前記２回の露光期間の１回目の露光期間に基づく信号の読み出し走査後であって、同じ１垂直走査期間内の２回目の露光時間に基づく信号の読み出し走査の前にシャッター動作を行う
ことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記露光制御手段は２回の露光時間を等しく設定する
ことを特徴とする請求項１記載の固体撮像素子。
【請求項４】
単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子において、
前記画素部の１つの画素について露光時間を２回に分けて設定するとともに、
前記画素部の第１読み出し行に与える第１垂直走査パルスと、前記第１読み出し行から所定数行分離れた第２読み出し行に与える第２垂直走査パルスとによって前記画素部内を垂直走査しつつ、当該画素部の各画素から前記２回の露光時間に基づく信号を別々に読み出し、
前記画素部の１つの画素について、前記２回の露光期間の１回目の露光期間に基づく信号の読み出し走査の前であって、前回の１垂直走査期間の２回目の露光期間に基づく信号の読み出し走査の後にシャッター動作を行い、
前記第１走査パルスによって読み出された信号と前記第２走査パルスによって読み出された信号とを同時化しかつそれらの差分をとる
ことを特徴とする固体撮像素子の駆動方法。
【請求項５】
単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子を検出センサとして用い、この検出センサの出力に基づいて被写体の動きを検出する動き検出装置であって、
前記固体撮像素子は、
前記画素部の１つの画素について露光時間を２回に分けて設定する露光制御手段と、
前記画素部の各画素から前記露光制御手段によって設定された前記２回の露光時間に基づく信号を別々に読み出す信号読み出し手段と、
前記信号読み出し手段によって読み出された２系統の信号を同時化しかつそれらの差分をとって出力する信号処理手段とを備え、
前記画素部の１つの画素について、前記２回の露光期間の１回目の露光期間に基づく信号の読み出し走査の前であって、前回の1垂直走査期間の２回目の露光期間に基づく信号の読み出し走査の後にシャッター動作を行う
ことを特徴とする動き検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子およびその駆動方法、並びに動き検出装置に関し、特に被写体の動きを検出する検出センサとして用いて好適なＸ‐Ｙアドレス型の固体撮像素子およびその駆動方法、並びに当該固体撮像素子を検出センサとして用いた動き検出装置に関する。
【０００２】
【従来の技術】
固体撮像素子は、ＣＣＤイメージセンサに代表される電荷転送型固体撮像素子と、ＣＭＯＳイメージセンサに代表されるＸ‐Ｙアドレス型固体撮像素子とに大別される。これら２タイプの固体撮像素子には、次の点で動作上大きな違いがある。すなわち、電荷転送型固体撮像素子では、全画素について同一時刻に信号電荷の蓄積が開始され、各画素から一斉に信号電荷が読み出されるため信号電荷の蓄積時間（露光時間）が全画素同じである。これに対して、Ｘ‐Ｙアドレス型固体撮像素子では、ライン（行）ごとあるいは画素ごとに信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく信号がアドレス指定によって各画素から順に読み出されるため信号電荷の蓄積時間が画素ごとに異なる。
【０００３】
ところで、近年、固体撮像素子を検出センサとして用いて物体（被写体）の動きを検出する動き検出装置の開発が進められている。固体撮像素子を検出センサとして用いることで、単に物体の移動を検出できるだけでなく、移動する物体の画像を認識できるという利点がある。一例として、動き検出装置を例えば高速道路における車両の速度検出装置として用いる場合を考えると、車両の移動速度を検出すると同時に、制限速度を超える車両、即ち速度違反の車両の車種やナンバープレートの文字・数字などを認識することが可能となる。
【０００４】
従来、固体撮像素子を検出センサとして動き検出を行う場合、前フレームの画像データをフレームメモリに蓄積して保持しておき、この前フレームの画像データと現フレームの画像データとを比較演算することにより、被写体の動きを検出するようにしていた。具体的には、被写体が静止している場合には、前フレームの画像データと現フレームの画像データとが一致することからその演算結果が０となり、被写体が動いている場合には、その動きに応じた演算結果が得られることになる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来技術では、前フレームの画像データと現フレームの画像データとを比較演算する構成を採っていることにより、動きの速い物体の場合には、1フレーム期間に移動する物体の距離が長くなることから、その動きを検出することはできるものの、画像が二重になって見えるため画像を正確に認識できないという課題があった。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、移動物体の動きを正確に検出できるとともに、動きの速い物体の場合でも画像を正確に認識できるようにした固体撮像素子およびその駆動方法、並びに動き検出装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明では、単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子において、１つの画素について露光時間を２回に分けて設定する。そして、画素部の第１読み出し行に与える第１垂直走査パルスと、当該第１読み出し行から所定数行分離れた第２読み出し行に与える第２垂直走査パルスとによって画素部内を垂直走査しつつ、当該画素部の各画素から前記２回の露光時間に基づく信号を別々に読み出し、前記画素部の１つの画素について、前記２回の露光期間の１回目の露光期間に基づく信号の読み出し走査の前であって、前回の１垂直走査期間の２回目の露光期間に基づく信号の読み出し走査の後にシャッター動作を行い、第１走査パルスによって読み出された信号と第２走査パルスによって読み出された信号とを同時化しかつそれらの差分をとって出力するようにする。また、この差分信号に基づいて被写体の動きを検出するようにする。
【０００８】
上記の構成の固体撮像素子またはこれを検出センサとして用いた動き検出装置において、前記画素部１つの画素について、２回の露光期間の１回目の露光期間に基づく信号の読み出し走査の前であって、前回の１垂直走査期間の２回目の露光期間に基づく信号の読み出し走査の後にシャッター動作を行い、異なるタイミングで読み出された第１走査パルスに基づく信号と第２走査パルスに基づく信号とを同時化して差分をとることで、その差分信号に基づいて被写体の動きの検出が可能となる。そして、第１走査パルスに基づく信号と第２走査パルスに基づく信号とが１つの画素についてものであり、それらの時間差が極めて短いため、極めて高速の電子シャッター動作となる。これにより、動きの速い被写体の場合でも、その被写体の投影面積に近い面積の画像を得ることができる。動きの速い物体でも正確な画像認識が可能になる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、本発明では固体撮像素子のうち、例えば行単位で露光が行われるフォーカルプレーンシャッタータイプのＸ‐Ｙアドレス型固体撮像素子を対象としている。また、以下の説明では、Ｘ‐Ｙアドレス型固体撮像素子のうち、ＣＭＯＳイメージセンサに適用した場合を例に採って説明するものとする。
【００１０】
図１は、本発明の一実施形態に係るＣＭＯＳイメージセンサを示す概略構成図である。図１において、破線で囲まれた領域が単位画素１１を表している。この単位画素１１は、光電変換素子であるフォトダイオード（ＰＤ）１２に対して、読み出しトランジスタ１３、読み出し選択トランジスタ１４、増幅トランジスタ１５、リセットトランジスタ１６および出力選択トランジスタ１７の５つのＮｃｈＭＯＳトランジスタを有する構成となっている。そして、この単位画素１１が行列状に配置されて画素部２１を構成している。
【００１１】
なお、ここでは、図面の簡略化のために、画素部２１が２列（ｍ−１列目，ｍ列目）２行（ｎ行目，ｎ＋１行目）の画素構成の場合を例にとって示している。この画素部２１には、水平信号線２２ｎ＋１，２２ｎおよび読み出し線２３ｎ＋１，２３ｎが行単位で配線されている。さらに、水平選択線２４ｍ−１，２４ｍが列単位で配線されている。
【００１２】
ここで、ｍ列ｎ＋１行目の単位画素１１を例に採ってその具体的な構成について説明する。単位画素１１において、フォトダイオード１２は、光電変換と電荷蓄積の各機能を兼ね備えている。すなわち、入射光をその光量に応じた電荷量の信号電荷（本例では、電子）に光電変換し、かつその信号電荷を蓄積する機能を持っている。このフォトダイオード１２は、埋め込みダイオードのセンサ構造、例えばｎｐダイオードの基板表面側にｐ+ 層からなる正孔蓄積層を付加した構造となっている。
【００１３】
フォトダイオード１２のカソードには読み出しトランジスタ１３のソースが接続されている。読み出しトランジスタ１３は、ドレインが蓄積部である浮遊拡散領域ＦＤに接続され、ゲートが読み出し選択トランジスタ１４のソース／ドレインに接続されている。読み出し選択トランジスタ１４は、ドレイン／ソースが読み出し線２３ｎ＋１に接続され、ゲートが水平選択線２４ｍに接続されている。増幅トランジスタ１５は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが電源ＶＤＤに接続されている。
【００１４】
リセットトランジスタ１６は、ソースが浮遊拡散領域ＦＤに、ドレインが電源ＶＤＤにそれぞれ接続され、ゲートが隣接するｍ−１列目の水平信号線２４ｍ−１に接続されている。このリセットトランジスタ１６は、浮遊拡散領域ＦＤの電位を電源電圧ＶＤＤにリセットするためにデプレッション型となっている。出力選択トランジスタ１７は、ドレインが増幅トランジスタ１５のソースに、ソースが水平信号線２２ｎ＋１にそれぞれ接続され、ゲートが水平選択線２４ｍに接続されている。
【００１５】
また、複数行分、本例では２行分の水平信号線２２ｎ，２２ｎ＋１に対して、これらと直交する方向に第１，第２垂直信号線２５，２６が、画素部２１外の領域において配線されている。そして、水平信号線２２ｎ，２２ｎ＋１の各々と第１，第２垂直信号線２５，２６との間には、垂直選択トランジスタ２７ｎ，２７ｎ＋１，２８ｎ，２８ｎ＋１がそれぞれ接続されている。これら垂直選択トランジスタ２７ｎ，２７ｎ＋１，２８ｎ，２８ｎ＋１も、ＮｃｈＭＯＳトランジスタからなっている。
【００１６】
画素部２１の周辺部には、列選択のための水平走査回路２９が水平駆動系として、行選択のための第１，第２垂直走査回路３０，３１および電子シャッターのためのシャッター走査回路３２が垂直駆動系としてそれぞれ設けられている。これらの走査回路２９，３０，３１，３２は例えばシフトレジスタによって構成され、タイミングジェネレータ（ＴＧ）３３から与えられる駆動パルス（タイミングパルス）に応答してシフト動作（走査）を開始するようになっている。
【００１７】
水平走査回路２９からは、水平走査（選択）パルスφＨｍ−１，φＨｍが順次出力される。これら水平走査パルスφＨｍ−１，φＨｍは、水平選択線２４ｍ−１，２４ｍを通して列単位で単位画素１１の読み出し選択トランジスタ１４、リセットトランジスタ１６および出力選択トランジスタ１７の各ゲートに与えられる。第１垂直走査回路３０からは第１垂直走査パルスφＶ１ｎ，φＶ１ｎ＋１が順次出力され、第２垂直走査回路３１からは第２垂直走査パルスφＶ２ｎ，φＶ２ｎ＋１が順次出力され、シャッター走査回路３２からはシャッターパルスφＳｎ，φＳｎ＋１が順次出力される。
【００１８】
第１垂直走査パルスφＶ１ｎ，φＶ１ｎ＋１は、行ごとに３入力のＯＲゲート３４ｎ，３４ｎ＋１にその第１の入力として与えられるとともに、垂直選択線３５ｎ，３５ｎ＋１を通して垂直選択トランジスタ２７ｎ，２７ｎ＋１のゲートに与えられる。第２垂直走査パルスφＶ１ｎ，φＶ２ｎ＋１は、行ごとにＯＲゲート３４ｎ，３４ｎ＋１にその第２の入力として与えられるとともに、垂直選択線３６ｎ，３６ｎ＋１を通して垂直選択トランジスタ２８ｎ，２８ｎ＋１のゲートに与えられる。シャッターパルスφＳｎ，φＳｎ＋１は、行ごとにＯＲゲート３４ｎ，３４ｎ＋１にその第３の入力として与えられる。
【００１９】
ＯＲゲート３４ｎ，３４ｎ＋１の各出力は、２入力のＡＮＤゲート３７ｎ，３７ｎ＋１に各一方の入力として与えられる。ＡＮＤゲート３７ｎ，３７ｎ＋１の各他方の入力としては、タイミングジェネレータ３３から出力される読み出しパルスφＰＲＤが与えられる。ＡＮＤゲート３７ｎ，３７ｎ＋１の各出力は、読み出し線２３ｎ，２３ｎ＋１を通して各画素における読み出し選択トランジスタ１４のドレインに与えられる。
【００２０】
第１，第２垂直信号線２５，２６の出力端側には、信号電流を信号電圧に変換するＩ（電流）‐Ｖ（電圧）変換回路３８，３９と、差分回路としての例えば相関二重サンプリング回路（以下、ＣＤＳ(Correlated Double Sampling)回路と称す）４０，４１とが設けられている。Ｉ‐Ｖ変換回路３８，３９は、垂直信号線２５，２６を通して信号電流として供給される画素信号を信号電圧に変換してＣＤＳ回路４０，４１に供給する。
【００２１】
ＣＤＳ回路４０，４１は、タイミングジェネレータ３３から与えられるサンプリングパルスに基づいて、画素リセット直後のノイズレベルと信号レベルとの差分をとる処理を行う。ここで、垂直信号線２５を通して読み出される信号と垂直信号線２６を通して読み出される信号とは、後述するように、同一の画素から２回に分けて読み出される画素信号である。したがって、両信号の間には一定の時間差が存在する。具体的には、垂直信号線２５を通して読み出される信号は、垂直信号線２６を通して読み出される信号に対して一定時間だけ遅れて出力されることになる。
【００２２】
この時間差を補償し、垂直信号線２５を通して読み出される信号と垂直信号線２６を通して読み出される信号とを同時化するために、例えばＣＤＳ回路４１の後段にその出力信号を上記一定時間だけ遅延させる遅延回路４２が設けられている。この遅延回路４２としては、フレームメモリあるいはディレイライン等の周知の回路が用いることができる。ＣＤＳ回路４０の出力信号と遅延回路４２を経たＣＤＳ回路４１の出力信号とは引き算器４３に供給され、ここで両者の差分がとられて差分信号として点順次にて出力される。
【００２３】
なお、２つの信号を引き算器４３で引き算を行うことで、その差分信号のレベルが黒レベルよりも下側になることがある。したがって、後段の図示せぬ信号処理回路においては、差分信号の黒レベルを持ち上げるレベルシフト処理を行う必要がある。
【００２４】
ここで、第１，第２垂直走査回路３０，３１は、第１垂直走査パルスφＶ１ｎと第２垂直走査パルスφＶ２ｎとの間に一定の間隔を持たせてこれら２系統の垂直走査パルスφＶ１ｎ，φＶ２ｎを順次出力する構成となっている。一方、シャッター走査回路３２は、２系統の垂直走査パルスφＶ１ｎ，φＶ２ｎの前に同じ蓄積時間となるように、即ち垂直走査パルスφＶ１ｎ，φＶ２ｎの各々との間の間隔が等しくなるようにシャッターパルスφＳｎを２個出力するとともに、これら２個の間の間隔を任意に設定可能な構成となっている。これらのタイミング関係は、タイミングジェネレータ３３から与えられる各種のタイミングパルスに基づいて設定されることになる。
【００２５】
次に、上記構成の本発明の一実施形態に係るＣＭＯＳイメージセンサの動作について、ｎ行目の特定画素に注目して図２のタイミングチャートを用いて説明する。なお、図２のタイミングチャートは、垂直走査の際におけるシャッターパルスφＳｎおよび２系統の垂直走査パルスφＶ１ｎ，φＶ２ｎのタイミング関係を示している。
【００２６】
先ず、第１垂直走査回路３０から出力される第１垂直走査パルスφＶ１ｎによってｎ行目の画素が選択され、このｎ行目の画素から信号が読み出された時刻ｔ１からｎ行目の画素における信号電荷（本例では、電子）の蓄積が開始される。ｎ行目の画素では、時間の経過に比例して信号電荷が蓄積され、ある時間が経過すると、図３に示すように、画素の飽和レベルに達して飽和状態となる。
【００２７】
その後、シャッター走査回路３２の走査により、当該シャッター走査回路３２から時刻ｔ２でｎ行目の画素に対して１個目のシャッターパルスφＳｎが出力される。このシャッターパルスφＳｎはＯＲゲート３４ｎを通過した後、タイミングジェネレータ３３で発生される読み出しパルスφＰＲＤとＡＮＤゲート３７ｎで論理積がとられる。これにより、ｎ行目が電子シャッター行として選択可能な状態となる。
【００２８】
この状態において、水平走査回路２９から水平走査パルス…，φＨｍ−１，φＨｍ，…が順次出力され、水平選択線…，２４ｍ−１，２４ｍ，…を通してｍ列目の各画素に供給される。ここで、例えば水平走査パルスφＨｍが出力され、ｍ列目の各画素の読み出し選択トランジスタ１４のゲートに印加された場合を考える。水平走査パルスφＨｍの発生期間において、タイミングジェネレータ３３から読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３７ｎでシャッターパルスφＳｎと論理積がとられ、その結果ｎ行目の読み出し線２３ｎにパルスが立つ。
【００２９】
このとき、ｍ列ｎ行目の画素の読み出し選択トランジスタ１４は、そのゲートに水平走査パルスφＨｍが印加されているためオン状態にある。したがって、ｍ列ｎ行目の画素において、ｎ行目の読み出し線２３ｎにＡＮＤゲート３７ｎを通して印加された読み出しパルスφＰＲＤは、読み出し選択トランジスタ１４のドレイン-ソースを通して読み出しトランジスタ１３のゲートに印加される。
【００３０】
これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、ここに蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される（捨てられる）。その結果、フォトダイオード１２が空となる。このフォトダイオード１２を空にするための動作が電子シャッター動作である。この電子シャッター動作がｎ行目の画素の各々に対して、水平走査回路２９による水平走査に同期して順に実行される。
【００３１】
次に、第２垂直走査回路３１による垂直走査により、当該垂直走査回路３１から時刻ｔ３で第２垂直走査パルスφＶ２ｎが出力されると、この第２垂直走査パルスφＶ２ｎは垂直選択線３６ｎを通してｎ行目の垂直選択トランジスタ２８ｎのゲートに印加される。これにより、ｎ行目が読み出し行として選択される。このｎ行目の選択状態において、水平走査回路２９から水平走査パルス…，φＨｍ−１，φＨｍ，…が順次出力され、水平選択線…，２４ｍ−１，２４ｍ，…を通してｍ列目の画素１１の各々に供給される。
【００３２】
例えば、水平走査パルスφＨｍ−１が出力され、ｍ−１列目の水平選択線２４ｍ−１に印加されると、ｍ列目の画素のリセットトランジスタ１６がオン状態となる。これにより、浮遊拡散領域ＦＤの電位がリセットトランジスタ１６を通して電源電圧ＶＤＤにリセットされる。すなわち、ｍ−１列目の水平走査パルスφＨｍ−１は、隣接するｍ列目のリセットパルスとして機能する。
【００３３】
続いて、水平走査回路２９から水平走査パルスφＨｍが出力され、ｍ列目の水平選択線２４ｍを通してｍ列目の画素の出力選択トランジスタ１７のゲートに印加されると、当該出力選択トランジスタ１７がオン状態となる。これにより、垂直選択されたｎ行目、水平選択されたｍ列目の画素において、浮遊拡散領域ＦＤのリセットレベルに応じた電流が、増幅トランジスタ１５および出力選択トランジスタ１７を通して水平信号線２２ｎに、さらに垂直選択トランジスタ２８ｎを通して垂直信号線２６に出力される。
【００３４】
また、水平走査パルスφＨｍの発生期間において、読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３７ｎで垂直走査パルスφＶ２ｎと論理積がとられ、その結果ｎ行目の読み出し線２３ｎにパルスが立つ。このとき、ｍ列ｎ行目の画素の読み出し選択トランジスタ１４は、水平走査パルスφＨｍがゲートに印加されていることからオン状態にある。
【００３５】
したがって、読み出し線２３ｎに印加された読み出しパルスφＰＲＤは、読み出し選択トランジスタ１４のドレイン-ゲートを介して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、ｔ３−ｔ２の露光期間（露光時間２）にフォトダイオード１２で光電変換によって発生し、ここに蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００３６】
読み出しパルスφＰＲＤが消滅すると、読み出しトランジスタ１３がオフ状態となる。そして、浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ１５で増幅されて信号電流となり、出力選択トランジスタ１７、水平信号線２２ｎおよび垂直選択トランジスタ２８ｎを通して垂直信号線２６に出力される。
【００３７】
上述したように、ｎ行目の特定画素について１回目の一連の動作を繰り返すことにより、その画素のリセットレベルと信号レベルとが同一の経路（水平信号線２２ｎや垂直選択トランジスタ２８ｎなど）を通して順に垂直信号線２６上に読み出される。これらはさらに、Ｉ-Ｖ変換回路３９で電流から電圧に変換された後ＣＤＳ回路４１に送られ、相関二重サンプリングによるノイズキャンセルが行われて出力される。
【００３８】
次に、時刻ｔ４でシャッター走査回路３２からｎ行目の画素に対して２個目のシャッターパルスφＳｎが出力されると、このシャッターパルスφＳｎはＯＲゲート３４ｎを経た後、ＡＮＤゲート３７ｎにおいてタイミングジェネレータ３３で発生される読み出しパルスφＰＲＤと論理積がとられる。以降、１個目のシャッターパルスφＳｎが出力された場合と同様の動作により、同一の画素についてｔ４−ｔ３の期間に亘ってフォトダイオード１２に蓄積された信号電荷が捨てて当該フォトダイオード１２を空にする電子シャッター動作が実行される。
【００３９】
次に、第１垂直走査回路３０による垂直走査により、時刻ｔ１から１Ｖ（１垂直走査期間）後の時刻ｔ５で第１垂直走査パルスφＶ１ｎが出力されると、この第１垂直走査パルスφＶ１ｎは垂直選択線３５ｎを通してｎ行目の垂直選択トランジスタ２７ｎのゲートに印加される。これにより、ｎ行目が再び読み出し行として選択される。そして、１回目に読み出し行として選択された場合と同様の動作により、同一の画素についてｔ５−ｔ４の露光期間（露光時間１）に亘って光電変換され、かつ蓄積された信号電荷に基づく信号電流が、水平走査回路２９による水平走査に同期して順次垂直選択トランジスタ２７ｎおよび垂直信号線２５を通して読み出される。
【００４０】
以上の一連の動作により、１つの画素についてそこに２回に分けて信号電荷が蓄積され、これら蓄積電荷に基づく２系統の信号電流が第１，第２垂直信号線２５，２６にそれぞれ読み出される。そして、ｎ行目の全画素について順に上述した電子シャッター動作が繰り返されて垂直信号線２５，２６上に読み出される。図４に、上述した一連の動作に対応するタイミング関係を示す。
【００４１】
図５は、ある時刻における垂直走査の模式図である。図２のタイミングチャートから明らかなように、垂直走査パルスφＶ２ｎに基づく１回目の信号読み出しのタイミングと垂直走査パルスφＶ１ｎに基づく２回目の信号読み出しタイミングとの間には、ｔ５−ｔ３の時間差が存在する。この時間差ｔ５−ｔ３は、図５の模式図において、ｉ行分のライン間隔に相当する。すなわち、同一の行に対して２回の読み出し動作が行われるとしたが、これらの読み出し動作の間には時間差ｔ５−ｔ３が存在することから、ｎ＋ｉ行目で露光時間２に基づく読み出しが行われるときには、ｉ行だけ離れたｎ行目で露光時間１に基づく読み出しが行われることになる。これを模式的に示したのが図５である。
【００４２】
ここで、同じ画素から垂直信号線２６を通して読み出された信号電流と垂直信号線２５を通して読み出された信号電流との間には、上述したように、ｔ５−ｔ３の時間差が生じている。この時間差ｔ５−ｔ３は、垂直信号線２６を通して先行して読み出される信号電流に基づく信号電圧を、ＣＤＳ回路４１の後段の設けた遅延回路４２で時間ｔ５−ｔ３だけ遅延させることで同時化される。そして、この同時化された両信号は引き算器４３に供給され、ここでそれらの差分がとられてその差分信号が点順次に出力される。
【００４３】
上述したように、行単位で露光が行われるフォーカルプレーンシャッタータイプのＣＭＯＳイメージセンサにおいて、１つの画素についてその画素信号を２回に分けて読み出すとともに、この２つの信号を同時化してそれらの差分をとるようにしたことにより、従来のようにフレームごとに比較演算する場合に比べて極めて短い期間（時間差）の２つの信号の比較演算が行われることから、その差分信号を用いることで、動きの速い物体の場合でもその物体の投影面積に近い面積の画像を得ることができる。
【００４４】
その具体的な作用効果について以下に説明する。ここでは、一例として、図６に示すように、左上から右下へと物体が移動する場合を考える。上述したＣＭＯＳイメージセンサなどフォーカルプレーンシャッター構造の固体撮像素子では、各画素ごとに信号電荷の蓄積開始のタイミングが異なる。以下の説明では、簡単のため、演算は１つ前のフレームとの引き算とし、その引き算結果が０の場合には、図面上グレーで示すものとする。また、背景よりも明るい物体が移動しているものとする。
【００４５】
最初に、フレーム間の比較演算を行う従来技術の場合を考える。先ず、１フレーム目は、図７の黒で示されたエリアに矩形の動体に対する信号が入る。次のフレームでは、図７の白で示されたエリアに矩形の動体に対する信号が入る。したがって、この前フレームと現フレームとの２つのフレーム間で引き算を行うことにより、図７に示すような画像となって映し出される。
【００４６】
次に、従来技術において、高速の電子シャッターを切る場合を考える。図８に示すように、高速の電子シャッターを切る場合でも画面の上下で蓄積開始のタイミングが異なるので、１フレーム目は図８の黒で示されたエリアに矩形の動体に対する信号が入る。次のフレームでは、図８の白で示されたエリアに矩形の動作に対する信号が入る。したがって、この２つのフレーム間で引き算を行うことにより、図８に示すように、画像が二重になって映し出される。
【００４７】
これに対して、先述した実施形態に係るＣＭＯＳイメージセンサにおいて、２つの出力信号の時間差（図４のｔ４−ｔ２に相当）を１／２フレームにした場合を考えると、各フレームの蓄積時間は１／２フレームなので、先ず、１つ目の出力信号は、図９に黒で示されたエリアに矩形の動体に対する信号が入る。２つ目の出力信号では、図９に白で示されたエリアに矩形の動体に対する信号が入る。したがって、この２つの信号間で引き算を行うことにより、図９に示すような画像が映し出される。
【００４８】
従来技術では２フレーム期間の信号を用いて比較演算を行っていたのに対し、本実施形態では、１つの画素について時間差をつけて２回信号を読み出すとともに、その２つの出力信号間に１／２フレーム期間の時間差を持たせるようにすることで、１．５フレーム期間の信号で比較演算を行うことになるため、従来技術の場合よりも細い形の信号が得られることになる。
【００４９】
次に、２つの信号の時間差を１／２フレーム期間よりも極めて短く設定し、高速で電子シャッターを切る場合を考える。先ず、１つ目の出力信号は、図１０の黒で示されたエリアに矩形の動体に対する信号が入る。２つ目の出力信号では、図１０に白で示されたエリアに矩形の動体に対する信号が入る。したがって、この２つの信号間で引き算を行うことにより、図１０に示すように、動体の投影面積に近い面積の画像として映し出される。
【００５０】
図７〜図１０において、黒の信号と白の信号との間にグレーの部分が存在するが、本来この間は黒から白になめらかに変化しているエリアである。ただし、ここでは簡単にするためにグレーで表している。
【００５１】
上記の例では、２つの信号の時間差、即ち２つのシャッターパルスφＶＳｎの間隔（図４のｔ４−ｔ２）を固定として説明したが、図１のタイミングジェネレータ３３でのタイミング制御により、被写体の動き速度に対応して２つの信号の時間差を自由に設定することも可能である。また、露光時間１と露光時間２とを等しく設定するとしたが、これは絶対的な条件ではない。ただし、露光時間１と露光時間２とを等しく設定した方が、被写体が静止しているとき、２つの信号の差分が０となり、被写体が静止しているか、動いているかの判断が容易になるため好ましいと言える。
【００５２】
なお、上記実施形態では、単位画素１１の構成において、増幅トランジスタ１５のドレインを電源ＶＤＤに接続し、ソースを出力選択トランジスタ１７を介して水平信号線２２ｎ＋１に接続する構成としたが、その他の構成例として、図１１に示すように、増幅トランジスタ１５のドレインを水平信号線２２ｎ＋１に接続し、ソースを出力選択トランジスタ１７を介してグランドに接続する構成も、Ｉ‐Ｖ変換回路３８，３９の構成次第で可能となる。
【００５３】
また、これらの構成は一例に過ぎず、これに限定されるものではなく、本発明は、単位画素が少なくとも、フォトダイオード等の光電変換素子、その蓄積電荷を読み出す読み出しトランジスタおよびそれを選択する読み出し選択トランジスタを有する構成のＸ‐Ｙアドレス型固体撮像素子全般に適用可能である。
【００５４】
上述した本実施形態に係るＣＭＯＳイメージセンサは、被写体の動きを検出できることから、動き検出装置の検出センサや、監視カメラ装置の撮像デバイス等として用いることができる。特に、動きの速い物体の場合でも、その物体の投影面積に近い面積の画像を得ることができることから、より正確な画像認識が可能となるため、車両の速度違反を監視する場合の速度検出装置として用いて好適なものとなる。
【００５５】
図１２は、本発明に係る動き検出装置の構成の概略を示すブロック図である。図１２から明らかなように、本発明に係る動き検出装置は、検出センサ５１、駆動回路５２、レンズ５３を含む光学系、アナログ信号処理回路５４、ディジタル信号処理回路（ＤＳＰ）５５およびモニター５６を有する構成となっている。かかる構成の動き検出装置において、検出センサ５１として、先述した実施形態に係るＣＭＯＳイメージセンサが用いられる。
【００５６】
駆動回路５２は、図１におけるタイミングジェネレータ３３に対してマスタークロックや制御信号などを与えることにより、先述した電子シャッター動作を含むＣＭＯＳイメージセンサの撮像動作のための駆動を行う。この駆動回路５２にタイミングジェネレータ３３を内蔵させる構成を採っても良い。レンズ５３は、被写体（図示せず）からの入射光（像光）を検出センサ５１の撮像面上に結像させる。
【００５７】
検出センサ５１からは、先述したように、１つの画素についてその画素信号を２回に分けて読み出すとともに、この２つの信号を同時化してそれらの差分をとることによって得られる差分信号が出力される。この差分信号は、アナログ信号処理回路５４において、黒レベルを持ち上げるためのレベルシフトなどの信号処理がアナログ的に行われる。このレベルシフト処理は、先述したように、２つの信号の差分をとることで、その差分信号のレベルが黒レベルよりも下側になることがあるため、それを補償するための信号処理である。
【００５８】
なお、先述した実施形態に係るＣＭＯＳイメージセンサは、ＣＤＳ回路４０，４１、遅延回路４２および引き算器４３を内蔵する構成としたが、動き検出装置として考えた場合には、ＣＭＯＳセンサを２系統の信号を出力するのみの構成とし、ＣＤＳ回路４０，４１、遅延回路４２および引き算器４３についてはアナログ信号回路５４側に設けるようにした構成を採ることも可能である。
【００５９】
このアナログ信号処理回路５４を経た差分信号は、ディジタル信号処理回路５５に供給される。このディジタル信号処理回路５５では、ホワイトバランス調整や自動ゲイン調整などの信号処理や、差分信号に基づいて被写体の動き速度を算出する演算処理等の信号処理がディジタル的に行われる。このディジタル信号処理回路５５を経た差分信号はモニター５６に供給される。これにより、モニター５６上には、差分信号に基づく被写体の画像が映し出される。また、モニター５６上に、被写体の画像と共にその動き速度を表示するようにしても良い。
【００６０】
このように、固体撮像素子を検出センサとして用いて物体（被写体）の動きを検出する動き検出装置において、その検出センサ５１として、１つの画素についてその画素信号を２回に分けて読み出すとともに、この２つの信号を同時化してそれらの差分をとるＣＭＯＳイメージセンサを用いることにより、当該ＣＭＯＳセンサは動きの速い物体の場合でもその物体の投影面積に近い面積の画像をその差分信号によって与えることができるため、被写体の画像をより正確に認識できることになる。
【００６１】
したがって、この動き検出装置を例えば高速道路における車両の速度検出装置として用いることにより、車両の移動速度を検出すると同時に、制限速度を超える車両、即ち速度違反の車両の車種やナンバープレートの文字・数字などを確実に認識することが可能となる。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子またはこれを検出センサとして用いた動き検出装置において、１つの画素について、２回の露光期間の１回目の露光期間に基づく信号の読み出し走査の前であって、前回の１垂直走査期間の２回目の露光期間に基づく信号の読み出し走査の後にシャッター動作を行い、画素部の第１読み出し行に与える第１垂直走査パルスによって読み出された信号と、当該第１読み出し行から所定数行分離れた第２読み出し行に与える第２垂直走査パルスによって読み出された信号とを同時化して差分をとるようにしたことにより、動きの速い被写体の場合でも、その被写体の投影面積に近い面積の画像を得ることができため、正確な画像認識が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＣＭＯＳイメージセンサを示す概略構成図である。
【図２】垂直走査のタイミングチャートである。
【図３】画素の時間-蓄積電荷量の特性図である。
【図４】信号読み出し時のタイミングチャートである。
【図５】電子シャッター動作時の垂直走査の模式図である。
【図６】矩形の物体が高速移動している際の動き検出の見え方を示す図である。
【図７】従来技術の場合における比較演算の結果を示す図である。
【図８】従来技術の場合における高速電子シャッター時の比較演算の結果を示す図である。
【図９】本実施形態の場合における比較演算の結果を示す図である。
【図１０】本実施形態の場合における高速電子シャッター時の比較演算の結果を示す図である。
【図１１】単位画素の他の構成例を示す回路図である。
【図１２】本発明の係る動き検出装置の構成の概略を示すブロック図である。
【符号の説明】
１１…単位画素、１２…フォトダイオード（ＰＤ）、１３…読み出しトランジスタ、１４…読み出し選択トランジスタ、１５…増幅トランジスタ、２１…画素部、２２ｎ，２２ｎ＋１…水平信号線、２３ｎ，２３ｎ＋１…読み出し線、２４ｍ−１，２４ｍ…水平選択線、２５，２６…第１，第２垂直信号線、２７ｎ，２７ｎ＋１，２８ｎ，２８ｎ＋１…垂直選択トランジスタ、２９…水平走査回路、３０，３１…第１，第２垂直走査回路、３２…シャッター走査回路、３３…タイミングジェネレータ、４２…遅延回路、４３…引き算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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