(57)【特許請求の範囲】
【請求項１】
磁化方向が固定された固着層と、外部磁界によって磁化方向が変化する記録層とを積層し、単一若しくは二重以上のトンネル接合を構成したトンネル接合部を複数個備えた磁気メモリ装置であって、
情報の記録単位であるメモリセルは、抵抗値及び磁気抵抗変化率が略等しく、両方の磁化方向が常に反平行となるように記録層の書き込みがなされる第１及び第２のトンネル接合部を含み、
第１のトンネル接合部の積層方向の一端と第２のトンネル接合部の積層方向の一端はそれぞれ別のデータ線に接続され、第１のトンネル接合部の積層方向の他端と第２のトンネル接合部の積層方向の他端は同一のセル選択用半導体素子を介してビット線に接続されていることを特徴とする磁気メモリ装置。
【請求項２】
第１のトンネル接合部の積層方向一端側には第１の書き込み線が配置され、第２のトンネル接合部の積層方向一端側には第２の書き込み線が配置され、第１のトンネル接合部の積層方向一端側又は他端側で、且つ第２のトンネル接合部の積層方向一端側又は他端側には共通の第３の書き込み線が配置され、第１の書き込み線を流れる電流方向と第２の書き込み線を流れる電流方向とは互いに逆方向となるように構成されていることを特徴とする請求項１記載の磁気メモリ装置。
【請求項３】
第１のトンネル接合部と第２のトンネル接合部とは同一平面内に配置され、第１の書き込み線と第２の書き込み線とは同一平面内に平行に配置され、第３の書き込み線と第１及び第２の書き込み線とは別の平面内にあり、第１及び第２のトンネル接合部近傍において交差するように配置されていることを特徴とする請求項２記載の磁気メモリ装置。
【請求項４】
第１のトンネル接合部と第２のトンネル接合部とは上下方向に配置され、第１の書き込み線と第２の書き込み線とは上下方向において異なる平面内で、且つ互いに平行となるように配置され、第３の書き込み線と第１及び第２の書き込み線とは別の平面内にあり、第１及び第２のトンネル接合部近傍において交差するように配置されていることを特徴とする請求項２記載の磁気メモリ装置。
【請求項５】
情報の読み出しが、第１のトンネル接合部に接続された第１のデータ線及び第２のトンネル接合部に接続された第２のデータ線と前記ビット線との間に電位差を与えたときに、第１，第２のデータ線に流れる電流量の大小を比較することでなされることを特徴とする請求項１記載の磁気メモリ装置。
【請求項６】
情報の読み出しが、第１のトンネル接合部に接続された第１のデータ線と第２のトンネル接合部に接続された第２のデータ線との間に電位差を与えたときに、前記ビット線に現れる電圧の参照電位に対する大小を比較することでなされることを特徴とする請求項１記載の磁気メモリ装置。
【請求項７】
磁化方向が固定された固着層と、外部磁界によって磁化方向が変化する記録層とを積層し、単一若しくは二重以上のトンネル接合を構成したトンネル接合部を複数個備えた磁気メモリセルアレイからなる磁気メモリ装置であって、
前記磁気メモリセルアレイは複数のサブセルアレイからなり、
各々のサブセルアレイは、平行配置された第１，第２のデータ線と、これらのデータ線に交叉する複数のワード線と、前記データ線に交叉する複数のビット線と、複数の磁気メモリセルとからなり、
前記磁気メモリセルは、抵抗値及び磁気抵抗変化率が略等しく、両方の磁化方向が常に反平行となるように記録層の書き込みがなされる第１及び第２のトンネル接合部を含み、第１のトンネル接合部の積層方向の一端は第１のデータ線に接続され、第２のトンネル接合部の積層方向の一端は第２のデータ線に接続され、第１のトンネル接合部の積層方向の他端と第２のトンネル接合部の積層方向の他端は同一のセル選択用半導体素子を介してビット線に接続され、かつ同一サブセルアレイ内の磁気メモリセルは異なるビット線に接続されていることを特徴とする磁気メモリ装置。
【請求項８】
磁化方向が固定された固着層と、外部磁界によって磁化方向が変化する記録層とを積層し、単一若しくは二重以上のトンネル接合を構成したトンネル接合部を複数個備えた磁気メモリセルアレイからなる磁気メモリ装置であって、
前記磁気メモリセルアレイは複数のサブセルアレイからなり、
各々のサブセルアレイは、平行配置された第１，第２のデータ線と、これらのデータ線に交叉する複数のワード線と、前記データ線に平行に走行するビット線と、複数の磁気メモリセルとからなり、
前記磁気メモリセルは、抵抗値及び磁気抵抗変化率が略等しく、両方の磁化方向が常に反平行となるように記録層の書き込みがなされる第１及び第２のトンネル接合部を含み、第１のトンネル接合部の積層方向の一端は第１のデータ線に接続され、第２のトンネル接合部の積層方向の一端は第２のデータ線に接続され、第１のトンネル接合部の積層方向の他端と第２のトンネル接合部の積層方向の他端は同一のセル選択用半導体素子を介してビット線に接続され、かつ同一サブセルアレイ内の磁気メモリセルは同一のビット線に接続されていることを特徴とする磁気メモリ装置。
【請求項９】
磁化方向が固定された固着層と、外部磁界によって磁化方向が変化する記録層とを積層し、単一若しくは二重以上のトンネル接合を構成したトンネル接合部を複数個備えた磁気メモリセルアレイからなる磁気メモリ装置であって、
前記磁気メモリセルアレイは複数のサブセルアレイからなり、
各々のサブセルアレイは、平行配置された第１，第２のサブデータ線と、これらのサブデータ線に交叉する複数のワード線と、前記サブデータ線と平行に走行するサブビット線と、複数の磁気メモリセルとからなり、
前記磁気メモリセルは、抵抗値及び磁気抵抗変化率が略等しく、両方の磁化方向が常に反平行となるように記録層の書き込みがなされる第１及び第２のトンネル接合部を含み、第１のトンネル接合部の積層方向の一端は第１のサブデータ線に接続され、第２のトンネル接合部の積層方向の一端は第２のサブデータ線に接続され、第１のトンネル接合部の積層方向の他端と第２のトンネル接合部の積層方向の他端は同一のセル選択用半導体素子を介して同一のサブビット線に接続されてなり、第１，第２のサブデータ線はデータ線選択トランジスタを介してそれぞれ第１，第２のデータ線と接続され、前記サブビット線はビット線選択トランジスタを介してそれぞれビット線に接続されていることを特徴とする磁気メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強磁性体を用いた情報再生技術に係わり、特に強磁性トンネル接合を利用した磁気メモリ装置に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（以下、ＭＲＡＭと略記）とは、情報の記録担体として強磁性体の磁化方向を利用して、記録情報を随時、書き換え，保持，読み出すことができる固体メモリの総称である。ＭＲＡＭでは、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行か反平行であるかを２進の情報“１”，“０”に対応させて情報を記録する。
【０００３】
記録情報の書き込みは、各セルの強磁性体の磁化方向を、クロスストライプ状に配置された書き込み線に電流を流して生じる電流磁界により反転させることによって行われる。記録保持時の消費電力は原理的にゼロであり、また電源を切っても記録保持が行われる不揮発性メモリである。
【０００４】
記録情報の読み出しは、メモリセルの電気抵抗が、セルを構成する強磁性体の磁化方向とセンス電流との相対角、又は複数の強磁性層間の磁化の相対角によって変化する現象、いわゆる磁気抵抗効果を利用して行う。読み出し動作は、各セルを構成する強磁性体にセンス電流を流した状態で、強磁性体の磁化方向を書き込み時と同様に電流磁界で変化させ、その際の電気抵抗の変化を電圧変化として検出して行う。この際の磁界の大きさを強磁性の保磁力よりも小さく設定することにより、非破壊読み出しを実現することが可能である。
【０００５】
この種のＭＲＡＭは、従来の誘電体を用いた半導体メモリとその機能を比較すると、
（ａ）完全な不揮発性であり、また１０15回以上の書き換え回数が可能であること。
（ｂ）非破壊読み出しが可能であり、リフレッシュ動作を必要としないため読み出しサイクルを短くすることが可能であること。
（ｃ）電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強いこと。
【０００６】
等の多くの利点を有している。ＭＲＡＭの単位面積当たりの集積度，書き込み，読み出し時間は、概ねＤＲＡＭと同程度となりうることが予想されている。従って、不揮発性という大きな特色を生かし、携帯型デジタルオーディオ機器用の外部記録装置，無線ＩＣカード、更にはモバイルＰＣ用の主記憶メモリヘの応用が期待されている。
【０００７】
現在実用化の検討がなされている記録容量１Ｍｂ程度のＭＲＡＭでは、セル記録情報の読み出しに、巨大磁気抵抗効果（Giant Magneto-Resistance：以下、ＧＭＲ効果と略記）を用いている。ＧＭＲ効果を示す素子（以下、ＧＭＲ素子と略記）を用いたＭＲＡＭセルとしては、Pseudo Spin-Valve 構造（例えば、IEEE Trans.Mag.,33,3289(1997)．参照）、反強磁性層間結合を有する三層膜を用いたもの（例えば、IEEE Trans.Comp,Pac.Manu.Tech.Pt.A,17,373(1994)．参照）、また硬質磁性体をピン止め層に用いた Spin-Va1ve 構造を有するもの（例えば、IEEE Trans.Mag.,33,3295(1997)．参照）が知られている。
【０００８】
現在ＧＭＲ素子として多く用いられている非結合型ＮｉＦｅ／Ｃｕ／Ｃｏの三層膜のＧＭＲ効果の値は、概ね６〜８％程度である。例えば、前述の PseudoSpin-Valve構造を用いたＭＲＡＭセルでは、記録情報読み出し時の磁化分布を制御することにより、実効的に５％以上の抵抗変化率を実現している。しかしながら、一般にＧＭＲ素子のシート抵抗は数１０Ω／□程度である。従って、１００Ω／□のシート抵抗と、５％の抵抗変化率を仮定した場合でも、１０ｍＡのセンス電流に対するセル読み出し信号は高々５ｍＶに過ぎない。現在、実用化されているＭＯＳ型電界効果トランジスタでは、ソース・ドレイン間電流Ｉs の値はチャネル幅Ｗとチャネル長Ｌとの比（ＷＬ）に比例しており、Ｗ＝３．３μｍ，Ｌ＝１μｍでのＩs の値は０．１ｍＡ程度である。従って、ここで用いた１０ｍＡというセンス電流の値は、サブミクロンルールの加工寸法で作成されるトランジスタに対しては非常に過大である。
【０００９】
この点を解決するため、ＧＭＲ素子を用いたＭＲＡＭセルでは、複数のＧＭＲ素子を直列に接続し、データ線を構成する方法が用いられる（例えば、IEEE Trans.Comp.Pac.Manu.Tech.pt.A,17,373(1994).参照）。しかしながら、メモリセルを直列接続した場合、読み出し時の消費電力効率が大きく低下する欠点を有している。
【００１０】
これらの点を解決するため、ＧＭＲ効果に代わり、強磁性トンネル効果（Tunnel Magneto-Resistance：以下、ＴＭＲ効果と略記）を応用しようとする提案がなされている。ＴＭＲ効果を示す素子（以下、ＴＭＲ素子と略記）は、主として強磁性層１／絶縁層／強磁性層２からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。トンネル低抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化し、両磁化が反平行の場合に極大値をとる。
【００１１】
例えば、ＮｉＦｅ／Ｃｏ／Ａｌ2 Ｏ3 ／Ｃｏ／ＮｉＦｅのトンネル接合では、５００ｅ以下の低磁界において２５％を越える抵抗変化率が見出されている（例えば、IEEE Trans.Mag.,33.3553(1997).参照）。ＴＭＲ素子のセル抵抗値は、典型的には接合面積（μｍ2 ）当たりで１０2 〜１０6 Ωである。従って、仮に１μｍ2 セルにおいて抵抗値１０ｋΩ、抵抗変化率２５％を仮定すると、１０μＡのセンス電流で２５ｍＶのセル読み出し信号が得られる。
【００１２】
ＴＭＲ素子を用いたＭＲＡＭセルアレイでは、データ線上に複数のＴＭＲ素子を並列接続する。その詳細構造としては、
（１）各々のＴＭＲ素子に選択用の半導体素子を配置したもの。
（２）データ線毎に選択トランジスタを配置したもの。
（３）複数のＴＭＲ素子をマトリックス状に配置し、行データ線，列データ線毎に選択トランジスタを配置したもの（例えば、J.App1.Phys.,81.3758(1997)参照）。
が提案されている。その中で（１）の方式が、セル出力電圧，読み出し時の消費電力効率の面で最も優れた特性を有している。
しかしながら、（１）の方式のＭＲＡＭセルアレイでは、読み出し時にＴＭＲ素子に接続した半導体素子に電流を流す必要がある。半導体素子としては、ＭＯＳ型電界効果トランジスタの他、電界効果トランジスタのゲート・ドレイン間を短絡したダイオード素子、またｐｎ接合，ショットキー接合を用いたダイオード素子が用いられる。従って、それら半導体素子の特性にばらつきが生じている場合、それに起因した雑音が無視できない。
【００１３】
例えば、ＭＯＳトランジスタの場合、０．２５μｍルールではソース・ドレイン間の電圧降下は１００ｍＶ以上に達する。即ち、半導体素子の特性に１０％のばらつきが存在すると、それにより１０ｍＶ以上の雑音が現れる。また、これに加え、データ線に結合した雑音、またセンスアンプの特性ばらつきによる雑音等、周辺回路に発生する雑音も考慮すると雑音レベルは＞１０ｍＶにもなり、現在の２０〜３０ｍＶ程度のセル出力電圧では数ｄＢ程度の信号−雑音比しか得られない。
【００１４】
信号−雑音比を向上させるため、従来のＭＲＡＭセルアレイでは、選択した単一のメモリセルの出力電圧Ｖを参照電圧ＶREF と比較し、その差分電圧Ｖsig を差動増幅する方法が多く用いられている。これは、第１にはメモリセルが接続するデータ線対に生じる雑音を除去する目的、第２にはセンス線駆動用又はセル選択用半導体素子の特性ばらつきによるセル出力電圧Ｖのオフセットを除去するのが目的である。参照電圧ＶREF の発生回路としては、半導体素子を用いた回路の他、ダミーセルが用いられている。しかしながらこの方法では、選択したメモリセルと参照電圧の発生回路とは、それぞれ別個のセル選択用半導体素子に接続されており、半導体素子の特性ばらつきによるセル出力電圧Ｖのオフセットを完全に除去することは不可能である。
【００１５】
さらに従来技術では、参照電圧ＶREF は、セル情報“１”，“０”に対応したセル出力電圧ＶF ，ＶAFの中間電圧とする場合が一般的である。例えば、電流センス，電圧検出の場合、センス電流値をＩs 、セルに用いられているＴＭＲ素子の抵抗値をＲ、磁気抵抗変化率をＭＲとすると、ＶF ，ＶAFは次のように、
ＶF ＝Ｒ（１−ＭＲ／２）×Ｉs         …（１）
ＶAF＝Ｒ（１＋ＭＲ／２）×Ｉs         …（２）
と書ける。
【００１６】
参照電圧をＶF ，ＶAFの中間電圧とすると、センスアンプに入力する差分電圧は次のようになる。
【００１７】
Ｖsig ＝Ｒ×ＭＲ×Ｉs ／２            …（３）
分母の２は参照電圧ＶREF を中間電圧に設定しているためである。電圧センス，電流検出の場合、バイアス電圧をＶbias、電流検出用の負荷抵抗をＲL とすると、同様に
ＶF ＝Ｖbias×ＲL／Ｒ（１−ＭＲ／２） …（４）
ＶAF＝Ｖbias×ＲL／[Ｒ(１＋ＭＲ／２)］…（５）
Ｖsig ＝Ｖbias×ＲL／Ｒ×ＭＲ／２     …（６）
となる。但し、（６）式の導出過程でＭＲ2 <<１であることを考慮した。
【００１８】
従って従来技術では、ＴＭＲ素子の磁気抵抗変化率の半分しか利用することが出来ない。
【００１９】
これらの点を解決するために、例えば強磁性層１と強磁性層２とが強磁性又は反強磁性結合したＴＭＲ素子を用い、情報の読み出し時に電流磁界を併用する方法も考えられている（例えば、米国特許5,734,605号参照）。しかしながらこの方法では、読み出し時の消費電力が大きくなり、携帯型機器への応用には適さない。
【００２０】
また二つのＴＭＲ素子にそれぞれ選択用トランジスタを配置してメモリセルを構成した方法も開示されている（例えば、ISSCC 2000 Digest paper TA7.2 参照）。この方法では、二つのＴＭＲ素子の記録層の磁化方向を常に反平行としたまま、書き込みを行う。即ち、常にどちらかの素子の磁化配列が反平行、他方が平行状態となる相補書き込みを用いている。この方法では、二つの素子からの出力を差動増幅することで、同相雑音を除去しＳ／Ｎを向上させている。しかしながら、１セルに二つの選択用トランジスタを用いているため、セル面積が増大し、集積度が低下するという問題を有している。
【００２１】
【発明が解決しようとする課題】
上述のように、ＴＭＲ素子をメモリセルに応用することにより、読み出し時のセンス電流の低減とセル出力信号の増大を同時に実現することができ、従来用いられているＧＭＲ効果を用いたＭＲＡＭに比べより高密度のＭＲＡＭを提供することが可能である。しかしながら、ＴＭＲ素子をメモリセルに用いた場合でも、セル出力電圧は数１０ｍＶ程度であり、センス線駆動用又はセル選択用半導体素子の特性ばらつきに起因する雑音、またデータ線，周辺回路からの雑音の大きさを考えると、現状では十分な信号−雑音比は得られていない。信号−雑音比を改善するために、電流磁界を併用する方法も考案されているが、読み出し時の消費電力が増大するという欠点を有している。
【００２２】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、読み出し時のセル出力電圧を大きくすることができ、且つ読み出し時の消費電力の増大を招くことなく信号−雑音比を改善することができ、低消費電力と高速読み出し性を兼ね備えた磁気メモリ装置を提供することにある。
【００２３】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００２４】
即ち本発明は、磁化方向が固定された固着層と、外部磁界によって磁化方向が変化する記録層とを積層し、単一若しくは二重以上のトンネル接合を構成したトンネル接合部を複数個備えた磁気メモリ装置であって、情報の記録単位であるメモリセルは、抵抗値及び磁気抵抗変化率が略等しく、両方の磁化方向が常に反平行となるように記録層の書き込みがなされる第１及び第２のトンネル接合部を含み、第１のトンネル接合部の積層方向の一端と第２のトンネル接合部の積層方向の一端はそれぞれ別のデータ線に接続され、第１のトンネル接合部の積層方向の他端と第２のトンネル接合部の積層方向の他端は同一のセル選択用半導体素子を介してビット線に接続されていることを特徴とする。
【００２５】
また本発明は、磁化方向が固定された固着層と、外部磁界によって磁化方向が変化する記録層とを積層し、単一若しくは二重以上のトンネル接合を構成したトンネル接合部を複数個備えた磁気メモリセルアレイからなる磁気メモリ装置であって、前記磁気メモリセルアレイは複数のサブセルアレイからなり、各々のサブセルアレイは、平行配置された第１，第２のデータ線と、これらのデータ線に交叉する複数のワード線と、前記データ線に交叉する複数のビット線と、複数の磁気メモリセルとからなり、前記磁気メモリセルは、抵抗値及び磁気抵抗変化率が略等しく、両方の磁化方向が常に反平行となるように記録層の書き込みがなされる第１及び第２のトンネル接合部を含み、第１のトンネル接合部の積層方向の一端は第１のデータ線に接続され、第２のトンネル接合部の積層方向の一端は第２のデータ線に接続され、第１のトンネル接合部の積層方向の他端と第２のトンネル接合部の積層方向の他端は同一のセル選択用半導体素子を介してビット線に接続され、かつ同一サブセルアレイ内の磁気メモリセルは異なるビット線に接続されていることを特徴とする。
【００２６】
また本発明は、磁化方向が固定された固着層と、外部磁界によって磁化方向が変化する記録層とを積層し、単一若しくは二重以上のトンネル接合を構成したトンネル接合部を複数個備えた磁気メモリセルアレイからなる磁気メモリ装置であって、前記磁気メモリセルアレイは複数のサブセルアレイからなり、各々のサブセルアレイは、平行配置された第１，第２のデータ線と、これらのデータ線に交叉する複数のワード線と、前記データ線に平行に走行するビット線と、複数の磁気メモリセルとからなり、前記磁気メモリセルは、抵抗値及び磁気抵抗変化率が略等しく、両方の磁化方向が常に反平行となるように記録層の書き込みがなされる第１及び第２のトンネル接合部を含み、第１のトンネル接合部の積層方向の一端は第１のデータ線に接続され、第２のトンネル接合部の積層方向の一端は第２のデータ線に接続され、第１のトンネル接合部の積層方向の他端と第２のトンネル接合部の積層方向の他端は同一のセル選択用半導体素子を介してビット線に接続され、かつ同一サブセルアレイ内の磁気メモリセルは同一のビット線に接続されていることを特徴とする。
【００２７】
また本発明は、磁化方向が固定された固着層と、外部磁界によって磁化方向が変化する記録層とを積層し、単一若しくは二重以上のトンネル接合を構成したトンネル接合部を複数個備えた磁気メモリセルアレイからなる磁気メモリ装置であって、前記磁気メモリセルアレイは複数のサブセルアレイからなり、各々のサブセルアレイは、平行配置された第１，第２のサブデータ線と、これらのサブデータ線に交叉する複数のワード線と、前記サブデータ線と平行に走行するサブビット線と、複数の磁気メモリセルとからなり、前記磁気メモリセルは、抵抗値及び磁気抵抗変化率が略等しく、両方の磁化方向が常に反平行となるように記録層の書き込みがなされる第１及び第２のトンネル接合部を含み、第１のトンネル接合部の積層方向の一端は第１のサブデータ線に接続され、第２のトンネル接合部の積層方向の一端は第２のサブデータ線に接続され、第１のトンネル接合部の積層方向の他端と第２のトンネル接合部の積層方向の他端は同一のセル選択用半導体素子を介して同一のサブビット線に接続されてなり、第１，第２のサブデータ線はデータ線選択トランジスタを介してそれぞれ第１，第２のデータ線と接続され、前記サブビット線はビット線選択トランジスタを介してそれぞれビット線に接続されていることを特徴とする。
【００２８】
ここで、本発明の望ましい実施形態としては次のものが挙げられる。
【００２９】
(1) 第１，第２のトンネル接合部の抵抗値及び磁気抵抗変化率が略等しく、両方の磁化方向が常に反平行となるように記録層の書き込みがなされること（相補書き込み）。
【００３０】
(2) 第１，第２のＴＭＲ素子の一端はそれぞれ別の第１のデータ線及び第２のデータ線に、もう一端は同一のセル選択用半導体素子を介してビット線に接続されていること。
【００３１】
(3) 情報の読み出しが、第１，第２のデータ線とビット線との間に電位差を与えたときに、第１，第２のデータ線に流れる電流量の大小を比較することでなされること。またこのとき、第１、第２のデータ線が等電位に保たれていること。
【００３２】
(4) 情報の読み出しが、第１，第２のデータ線に電位差を与えたときに、ビット線に現れる電圧の参照電位に対する大小を比較することでなされること。
【００３３】
(5) 第１のＴＭＲ素子の積層方向一端側には第１の書き込み線が配置され、第２のＴＭＲ素子の積層方向一端側には第２の書き込み線が配置され、第１のＴＭＲ素子の積層方向一端側又は他端側で、且つ第２のＴＭＲ素子の積層方向一端側又は他端側には共通の第３の書き込み線が配置され、第１の書き込み線を流れる電流方向と第２の書き込み線を流れる電流方向とは互いに逆方向となるように構成されていること。
【００３４】
(6) 第１のＴＭＲ素子と第２のＴＭＲ素子とは同一平面内に配置され、第１の書き込み線と第２の書き込み線は同一平面内に平行に配置され、第３の書き込み線と第１及び第２の書き込み線とは別の平面内にあり、第１及び第２のＴＭＲ素子近傍において交叉するように配置されていること。第１，第２の書き込み線はメモリセルアレイ領域の外側で、各々一端が接続されていること。
【００３５】
(7) 第１のＴＭＲ素子と第２のＴＭＲ素子とは上下方向に配置され、第１の書き込み線と第２の書き込み線は上下方向に平行に配置され、第３の書き込み線と第１及び第２の書き込み線とは異なる平面内に上下方向に平行に配置され、第３の書き込み線と第１及び第２の書き込み線とは別の平面内にあり、第１及び第２のＴＭＲ素子近傍において交叉するように配置されていること。第１、第２の書き込み線はメモリセルアレイ領域の外側で、各々一端が接続されていること。
【００３６】
(8) セル選択用半導体素子は、ＭＯＳ型電界効果トランジスタ、電界効果トランジスタのゲート・ドレイン間を短絡したダイオード素子、又はｐｎ接合，ショットキー接合を用いた接合型ダイオード素子であること。
【００３７】
(9) 一つのサブセルアレイに含まれるメモリセルの個数が１０００以下であること。
【００３８】
（作用）
上記の構成の磁気メモリ装置において、メモリセルに対する記憶情報の読み出し方法の第１は、読み出し時にセル選択用半導体素子を低インピーダンス状態に活性化させると共に、第１，第２のデータ線とビット線との間に電位差を与えたとき第１，第２のデータ線に流れる電流量の大小を比較する。第１，第２のデータ線は等電位となるように制御する。これにより、第１のデータ線及び第２のデータ線には電位差と各々のＴＭＲ素子の抵抗値とで決まるセンス電流が流れる。ＴＭＲ素子の抵抗値はＴＭＲ素子の固着層と記憶層との磁化の相対角が平行か、反平行であるかによって異なる。
【００３９】
本発明の磁気メモリ装置では、セルを構成する二つのＴＭＲ素子の抵抗値，磁気抵抗変化率は等しく、且つそれぞれの記憶層の磁化方向は互いに反平行である。従って、電位差をＶbias、第１のＴＭＲ素子の抵抗値をＲ（１−ＭＲ／２）、第２のＴＭＲ素子の抵抗値をＲ（１＋ＭＲ／２）とすると、第１，第２のデータ線に流れるセンス電流の値Ｉ1 ，Ｉ2 は、
Ｉ1 ＝Ｖbias／Ｒ（１−ＭＲ／２）    …（７）
Ｉ2 ＝Ｖbias／Ｒ（１＋ＭＲ／２）    …（８）
となる。
【００４０】
即ち、センス電流の差分Ｉsig はＩsig ＝Ｖ／Ｒ×ＭＲとなり、従来技術に比べ大きな差分信号を得ることができる。メモリセルは電流駆動型素子であるため、ＴＭＲ素子に直列に接続したセル選択用半導体素子の導通時の抵抗にばらつきが生じると、結果として出力信号にばらつきが生じる。本発明では、第１のＴＭＲ素子と第２のＴＭＲ素子とは同一のセル選択用半導体素子を共有するため、半導体素子の特性ばらつきに起因するばらつきを完全に除去することが可能である。これは、従来技術にない大きな利点である。
【００４１】
また、読み出し方法の第２は、読み出し時に、セル選択用半導体素子を低インピーダンス状態に活性化させると共に、第１，第２のデータ線間に電位差を与えたとき、ビット線に現れる電圧の参照電位に対する大小を比較する。第１，第２のデータ線間の電位差をＶ、第１のＴＭＲ素子の抵抗値をＲ（１−ＭＲ／２）、第２のＴＭＲ素子の抵抗値をＲ（１＋ＭＲ／２）とすると、第２のデータ線とビット線間の電位差は、
Ｖ＝Ｖbias／２×（１＋ＭＲ／２）    …（９）
となる。
【００４２】
従って、参照電圧ＶREF を
ＶREF ＝Ｖbias／２                  …（10）
に設定すると、差分電圧は
Ｖsig ＝Ｖbias／２×ＭＲ／２        …（11）
となる。
【００４３】
本読み出し法では、参照電圧を用いているため第１の読み出し法に比べ差分電圧の変化量が少なくなるが、(1) ＴＭＲ素子に流れる電流値に全く依存しない。即ち、メモリセルアレイ中のメモリセル数が変化して、ＤＬ，／ＤＬ間のインピーダンスが変化した場合にも、出力への影響が生じない、(2) バイアス電圧を二つのＴＭＲ素子で分割するため、ＭＲのバイアス電圧依存性を軽減できる、(3) ビット線には殆ど電流が流れないため、選択用半導体素子の特性ばらつきを除去できる、といった大きな利点を有する。
【００４４】
一方、本発明の磁気メモリ装置において、メモリセルに対する記憶情報の書き込みは、第１，２の書き込み線と第３の書き込み線に電流を流して行われる。この際、第１，２の書き込み線と第３の書き込み線の交叉領域でのみ電流磁界の値がＴＭＲ素子の反転磁界を上回るように設定すれば、書き込み時におけるセル選択が実現できる。
【００４５】
本発明の磁気メモリ装置では、第１のＴＭＲ素子に配置された第１の書き込み線を流れる電流方向と、第２のＴＭＲ素子に配置された第２の書き込み線を流れる電流方向とは互いに逆方向である。即ち、本発明の磁気メモリ装置では、書き込み動作においてメモリセルの構成する第１及び第２のＴＭＲ素子の記憶層の磁化方向は常に反平行となる。情報“１”，“０”の区別は、例えば第１のＴＭＲ素子を基準として、素子の固着層と記憶層との磁化の相対角が平行か、反平行であるかによって行う。
【００４６】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００４７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。
【００４８】
図中破線で囲まれた領域がメモリセル２０１に対応し、このメモリセル２０１は２つのＴＭＲ素子と選択トランジスタから構成されている。即ち、１段目のメモリセルはＴＭＲ素子１１，２１と選択トランジスタ３１から構成され、２段目のメモリセルはＴＭＲ素子１２，２２と選択トランジスタ３２から構成され、３段目のメモリセルはＴＭＲ素子１３，２３と選択トランジスタ３３から構成され、４段目のメモリセルはＴＭＲ素子１４，２４と選択トランジスタ３４から構成されている。図では後述するデータ線方向に対してメモリセルを４個配列しているが、この配列数が適宜変更可能であるのは勿論である。
【００４９】
１段目のメモリセル２０１において、２つのＴＭＲ素子１１の一端はデータ線ＤＬに接続され、ＴＭＲ素子２１の一端はデータ線／ＤＬに接続されている。ＴＭＲ素子１１，２１の各他端は、セル選択トランジスタ３１を介して同一のビット線ＢＬに接続されている。２段目以降のメモリセルにおいても同様に、ＴＭＲ素子の一端はデータ線ＤＬ，／ＤＬにそれぞれ接続され、他端はセル選択トランジスタ（３２〜３４）を介して同一のビット線ＢＬに接続されている。
【００５０】
選択トランジスタ３１〜３４には、それぞれ独立したワード線ＷＬ１〜ＷＬ４が配置されている。後述のように隣接するメモリセルアレイとは、選択トランジスタのドレイン領域，ビット線を共有している。データ線ＤＬ，／ＤＬは、共通のワード線ＤＳＬを持つ選択トランジスタを介して電流検出型差動アンプ４０１に接続されている。ビット線ＢＬには、ワード線ＢＳＬが接続した選択トランジスタを介してバイアス電圧クランプ回路４２０が接続されている。
【００５１】
次に、メモリセル２０１を例にとってこの回路の動作を説明する。
【００５２】
今、ＴＭＲ素子１１の記録層と固着層の磁化配列が平行状態、ＴＭＲ素子２１が反平行状態である場合を考える（記録情報“１”）。初期状態では、ＷＬ１，ＢＳＬ，ＤＳＬの電位は０である。次いで、ＤＳＬ，ＢＳＬの電位をそれぞれＶDDとして、ＤＬにゼロ電位を、ＢＬにＶbiasを与えた状態で、ＷＬ１をＶDDとして選択トランジスタ３１を導通させる。ＴＭＲ素子１１の抵抗値をＲ（１−ＭＲ／２）、ＴＭＲ素子２１の抵抗値をＲ（１＋ＭＲ／２）とすると、ＤＬ，／ＤＬに流れるセンス電流の値Ｉ1 ，Ｉ2 は、
Ｉ1 ＝Ｖbias／Ｒ（１−ＭＲ／２）    …（12）
Ｉ2 ＝Ｖbias／Ｒ（１＋ＭＲ／２）    …（13）
となる。
【００５３】
即ち、Ｉ1 ＞Ｉ2 であり、その差はＩsig ＝Ｖ／Ｒ×Ｍである。記録情報“０”、即ちＴＭＲ素子１１の磁化配列が反平行状態、ＴＭＲ素子２１が平行状態である場合には、Ｉ1 ，Ｉ2 は次のようになる。
Ｉ1 ＝Ｖbias／Ｒ（１＋ＭＲ／２）    …（14）
Ｉ2 ＝Ｖbias／Ｒ（１−ＭＲ／２）    …（15）
即ち、Ｉ1 ＜Ｉ2 であり、その差は記録情報“１”の場合と等しい。従って、電流検出型差動アンプ４０１によりＩ1 ，Ｉ2 の大小を比較することで情報の読み出しが可能となる。
【００５４】
図２は、本実施形態でのデータ線ＤＬ，／ＤＬに流れる電流値Ｉ1 ，Ｉ2 の変化を時間変化として示したものである。ここで、バイアス電圧Ｖbiasは４００ｍＶ、ＴＭＲ素子１１，２１の抵抗値は所定バイアスで平行状態で４０ｋΩ、反平行状態で６０ｋΩである。ＷＬ１の電位を５ｎｓ〜１０ｎｓの期間ＶDDに保持した。上述のように素子抵抗値に応じてＤＬ，／ＤＬに異なる値のセンス電流が流れていることが分かる。若干時間遅れが生じているのは、データ線浮遊容量の影響である。
【００５５】
図３には、複数個のメモリセルの記録情報を連続的に読み出した際の波形を示した。本実施形態では、低インピーダンスのデータ線ＤＬ，／ＤＬを電流駆動するため、図２に示したようにデータ線浮遊容量による遅延は０．５ｎｓ以下と極めて小さい。このような高速読み出し性は、本発明の大きな利点である。
【００５６】
本実施形態では、選択セル以外の素子は、データ線ＤＬ，／ＤＬを短絡する抵抗として機能し、その抵抗値は記憶情報に関係なく２Ｒである。例えば、データ線ＤＬ，／ＤＬにＮ＋１個のセルが接続している場合を考えると、その等価回路は図４のようになる。この回路では、データ線ＤＬ，／ＤＬ間が２Ｒ／Ｎの抵抗で短絡されている。選択セルからデータ線ＤＬ，／ＤＬにセンス電流が流れている状態では、データ線ＤＬ，／ＤＬの配線抵抗ＲＤにより、ＤＬ，／ＤＬには僅かに電位差が生じ、それにより短絡抵抗ＲＤに電流が流れ結果として、ＤＬ，／ＤＬの電流差を打ち消す方向に働く。
【００５７】
図５は、図４の等価回路を用いたシュミレーションの結果である。ここでは、Ｒ＝２５０ｋΩを仮定した。短絡抵抗Ｒdummyの大きさが２．５ｋΩ、即ち接続セル数Ｎ＝１００では電流差の減少は１０％以内であり、実用上問題がない。接続セル数Ｎ＝１０００では電流差の減少は５０％を超え、相補読み出しにより出力信号が２倍に増大するという本発明の利点が失われる。従って本実施形態では、セルブロック当たりのメモリセル数は１００以下とすることが好ましく、多くても１０００以下とする必要がある。
【００５８】
図６は、本実施形態の磁気メモリアレイを構成するＴＭＲ素子と書き込み線の配置を模式的に示した図である。図６において、１０〜１４及び２０〜２４はＴＭＲ素子、５１，５２は書き込み線である。ここでは理解を容易とするため、ＴＭＲ素子と書き込み線以外の構造は省略してある。図中の破線で囲まれた部分が情報の記録単位であるメモリセル２０１の一つの領域を示している。なお図では、書き込み線５１の配列方向に沿ってメモリセルを５個配列しているが、この配列個数は適宜変更可能である。
【００５９】
メモリセル２０１には、二つのＴＭＲ素子（第１のＴＭＲ素子１１と第２のＴＭＲ素子２１）が含まれており、それぞれの素子領域において、書き込み線５１と書き込み線５２とが垂直に交差している。各々のＴＭＲ素子１１，２１は、後述のように単一乃至は二重以上の多重トンネル接合を構成しており、磁化方向が固定された固着層と、外部磁界によってその磁化方向が変化する記憶層とを有している。また、その抵抗値，磁気抵抗変化率及び記録層の反転磁界の大きさは、両素子で等しくなるように製造されている。書き込み線５１はＵ字型に折り返した形状を有しており、ＴＭＲ素子１１とＴＭＲ素子２１とでは電流の走行方向が逆向きとなるように配置されている。
【００６０】
メモリセル２０１への記録情報の書き込みは、書き込み線５１と書き込み線５２を用いて行う。今、仮に書き込み線５１の一端５１１の電位を他端５１２に比べ高く設定すると、書き込み線５１には図示の矢印のように書き込み電流が流れる。書き込み電流の方向は、ＴＭＲ素子２１に対しては紙面右上、ＴＭＲ素子１１に対しては紙面左下である。この書き込み電流により、書き込み線の周囲には図中破線の矢印で示す方向の電流磁界が生じるが、その向きは、ＴＭＲ素子２１に対しては紙面左、ＴＭＲ素子１１に対しては紙面右である。従って、この電流磁界により、ＴＭＲ素子１１とＴＭＲ素子２１の磁化方向が常に逆向きとなるような記録情報の書き込みが実現できる。
【００６１】
情報“１”，“０”の区別は、例えばＴＭＲ素子１１の記録層の磁化と固着層の磁化の相対角が平行か反平行であるかで行えばよい。また、情報“１”，“０”の書き換えは、書き込み線５１に流す書き込み電流の方向を反転することで容易に行われる。なお、書き込み線５１において、端子５１１につながる方を第１の書き込み線５１ａとし、端子５１２につながる方を第２の書き込み線５１ｂとする。
【００６２】
書き込み時にセル選択を行うためには、書き込み線５１の他に、書き込み線５２（第３の書き込み線）を併用する。即ち、図示のように書き込み線５２に紙面左上方向の書き込み電流を流すと、書き込み線５２の周囲には図中破線の矢印で示す方向の電流磁界が生じる。書き込み線５２からの電流磁界の方向は、ＴＭＲ素子１１，２１で同方向であり、書き込み線５１からの電流磁界方向に垂直である。従って、書き込み線５１からの電流磁界の値がＴＭＲ素子１１，２１の反転磁界に比べ小さく、かつ書き込み線５１，５２からの合成の電流磁界の値が反転磁界に比べ大きくなるように、それぞれの書き込み線５１，５２に流す書き込み電流の値を設定すれば、セル選択書き込みが実現できる。
【００６３】
なお、上記のように直交する電流磁界を用いてセル書き込みを行う際には、ＴＭＲ素子の記録層の磁化容易軸を書き込み線５１からの電流磁界方向と平行にすることが好ましい。また、書き込み線５１，５２はＴＭＲ素子近傍において必ずしも直交する必要はなく、任意の角度であってもよい。
【００６４】
図７は、図１に対応したメモリセル２０１の平面構造を示している。本実施形態のメモリセルは、一つの構造中に二つのＴＭＲ素子を有し、ＴＭＲ素子はＳｉ基板７０上に作製されるメモリセルの多層構造において、半導体回路部に形成される。
【００６５】
図７において、７１はセル選択トランジスタのドレイン領域、７２はセル選択トランジスタのソース領域、４１，４２はデータ線、３０はセル選択トランジスタのワード線、４４はＴＭＲ素子１１，２１の下層に形成されたセルノード、４５はセルノード４４とセル選択トランジスタのドレイン領域とのコンタクトである。セル選択トランジスタのソース領域７２は、図中では省略されている隣接するメモリセルアレイのメモリセルと共有されており、ビット線に接続されている。素子分離領域を考慮すると、１メモリセルの寸法は２０〜２５λ2 となる。ここで、λはデータ線間隔である。
【００６６】
本実施形態では、二つのＴＭＲ素子で一つのトランジスタを共有するため、二つのＴＭＲ素子が各々トランジスタを持つ差動増幅法に比べて、セル面積を半減することが可能である。
【００６７】
図８は、図７のメモリセル平面構造における矢視Ａ−Ａ’断面（ａ）及び矢視Ｂ−Ｂ’断面（ｂ）を示す模式図である。Ｓｉ基板７０上に形成される半導体回路部と各金属層との間は、ＳｉＯ2 等の層間絶縁膜６０により分離されている。ＴＭＲ素子１１，２１は、記録層１０１／絶縁層１０２／固着層１０３とからなる積層膜で構成されている。ＴＭＲ素子１１，２１は、共通のセルノード４４上に形成されている。セルノード４４は、セル選択トランジスタとＴＭＲ素子１１，２１との電気的なコンタクトを得るために形成されており、その材料としてはＷ，Ａｌ，Ｔａ等の非磁性導電性膜が用いられる。
【００６８】
なお、本実施形態では、書き込み線５１，５２とデータ線４１，４２を分離した構造を示しているが、図９に示すように両者を共有し、データ線４１，４２に書き込み線５１の機能を付与させることも可能である。この場合、図８に示す書き込み線５１に対応するメタル配線層が不要となる。またこの場合は、書き込み動作時にデータ線４１，４２がその一端において短絡されることが必要となるが、この短絡機構は従来公知であるところの回路技術を用いて容易に構成が可能である。データ線４１，４２は多数個ＴＭＲ素子で互いが接続されているが、ＴＭＲ素子の接合抵抗はデータ線の配線抵抗に比べ十分大きいため、複数個接続した場合にも、書き込み時にＴＭＲ素子を経由して流れる書き込み電流の大きさは無視することが可能である。
【００６９】
セルノード４４の下部及びＴＭＲ素子のコンタクト部位に、金属の相互拡散を防止するための、例えばＴｉＮ，ＴａＮ等の導電性金属窒化物からなるバリアメタルを設けることは好ましい形態である。また、固着層１０３の結晶性，結晶配向を制御するために、Ａｕ，Ｐｔ，Ｔａ，Ｔｉ，Ｃｒ等のシード層を設けてもよい。
【００７０】
固着層１０３は、Ｆｅ，Ｃｏ，Ｎｉ若しくはそれらの合金の薄膜からなる。固着層の磁化方向は、情報書き込み，読み出し時における基準方位を定める。従って、その反転磁界は、後述の記録層の反転磁界に比べて十分に大きいことが求められる。この目的では、例えばＭｎ合金等の金属反強磁性体とＦｅ，Ｃｏ，Ｎｉ若しくはそれらの合金の積層膜、又は層間反強磁性結合したＦｅ，Ｃｏ，Ｎｉ若しくはそれらの合金とＣｕ，Ｒｕ等の非磁性金属との交互積層膜を用いることが好ましい。
【００７１】
絶縁層１０２はＡｌ酸化膜からなり、固着層１０３上にアルミナを直接スパッタして形成される。具体的には、２ｎｍ以下のＡｌ膜を形成後、該Ａｌ膜を酸素プラズマにより酸化して形成される。絶縁層１０２に用いられる材料には、２ｎｍ以下の極めて薄い膜厚で良好な絶縁特性を有することが求められる。その材料としては、上記アルミナスパッタ膜の他、例えばＡｌのプラズマ酸化膜、自然酸化膜又は直接成膜されたＡｌＮ膜等が利用可能である。また、絶縁体中に金属微粒子を分散させた構造、更には数ｎｍの金属超薄膜を挟み込んだ構造も可能である。これらの複合構造を有する絶縁膜を用いると、構造設計によりセル抵抗値を容易に制御することができ、実施上好ましい。
【００７２】
記録層１０１は、Ｆｅ，Ｃｏ，Ｎｉ若しくはそれらの合金からなる薄膜からなる。情報の書き込み時における消費電力を低減するため、記録層の反転磁界はできるだけ小さい方が望ましい。好適な反転磁界の大きさは３０〜５０Ｏｅである。記録層の反転磁界を小さくする目的で、例えば電動電子のスピン偏極度の高いＣｏＦｅ合金膜と軟磁気特性を有するＮｉＦｅ合金膜とを積層した膜を用いるのは好ましい形態である。また、Ｆｅ，Ｃｏ，Ｎｉとそれ以外の元素との合金、化合物を用いてもよい。
【００７３】
記録層１０１の上層には、Ｗ，Ａｌ，Ｃｕ等の非磁性導電性膜からなるデータ線４１，４２が配置されるが、これらとの相互拡散を防止するための、例えばＴｉＮ，ＴａＮ等の導電性金属窒化物からなるバリアメタルをコンタクト部位に設けることは好ましい形態である。なお、ＴＭＲ素子部以外の構成並びに製造法については、従来公知であるところの半導体素子製造技術を用いることができ、詳細な説明は省略する。
【００７４】
このように本実施形態では、２つのＴＭＲ素子（例えば１１，２１）から一つのメモリセル（例えば２０１）を構成し、平行配置された書き込み線５１ａ，５１ｂとこれに直交する書き込み線５２との交差部にメモリセルをそれぞれ配置しているので、書き込み線５１ａ，５１ｂと書き込み線５２に電流を流すことにより、任意のメモリセルに対して選択的に書き込みを行うことができる。
【００７５】
書き込み線５１ａ，５１ｂを流れる電流方向は互いに逆方向であり、書き込み動作において１つのメモリセル２０１を構成する２つのＴＭＲ素子１１，２１の記憶層１０１の磁化方向は常に反平行となることから、記憶情報の読み出しに際してＴＭＲ素子１１，２１の各出力の差分を取ることにより、従来技術に比べ大きな差分電圧を得ることができる。具体的には、読み出し時にセル選択トランジスタ３１を導通させると共に、第１，第２のデータ線ＤＬ，／ＤＬとビット線ＢＬとの間に電位差を与えたときＤＬ，／ＤＬに流れる電流Ｉ1 ，Ｉ2 の大小を電流検出型差動アンプ４０１により比較することにより、記憶情報を読み出すことができる。
【００７６】
従って本実施形態によれば、読み出し時のセル出力電圧を大きくすることができ、且つ読み出し時の消費電力の増大を招くことなく信号−雑音比を改善することができ、低消費電力と高速読み出し性を兼ね備えることが可能となる。また、ＴＭＲ素子１１とＴＭＲ素子２１とは同一のセル選択トランジスタ３１を共有するため、トランジスタの特性ばらつきによるセル出力電圧のオフセットを完全に除去することも可能である。
【００７７】
（第２の実施形態）
図１０は、本発明の第２の実施形態に係わる磁気メモリセルアレイを構成するＴＭＲ素子と書き込み線の配置を模式的に示した図である。
【００７８】
図１０において、１０〜１４及び２０〜２４はＴＭＲ素子、５１，５２は書き込み線である。ここでは理解を簡単にするため、ＴＭＲ素子と書き込み線以外の構造は省略してある。図中の破線で囲まれた部分が、情報の記録単位であるメモリセル２０１の領域を示している。
【００７９】
メモリセル２０１には、２つのＴＭＲ素子１１と２１とが含まれており、それぞれの素子領域において、書き込み線５１と書き込み線５２とが垂直に交差している。書き込み線５１は上下方向にＵ字型に折り返した形状を有しており、ＴＭＲ素子１１とＴＭＲ素子２１とでは電流の走行方向が逆向きとなるように配置されている。本実施形態では、第１の実施形態と異なり、ＴＭＲ素子１１，２１と書き込み線５１は膜面に垂直方向の同一平面内に配置される。
【００８０】
即ち、書き込み線５１は、垂直方向に平行に配置された第１の書き込み線５１ａと第２の書き込み線５１ｂからなり、各々の書き込み線５１ａ，５１ｂの一端はセル配置領域の外部で接続されている。書き込み線５１ａの下面にＴＭＲ素子１０〜１４がそれぞれ配置され、書き込み線５１ｂの上面にＴＭＲ素子２０〜２４がそれぞれ配置され、ＴＭＲ素子は１０と２０，１１と２１，１２と２２，１３と２３，１４と２４が垂直方向に対向配置されている。そして、例えばＴＭＲ素子１１，２１からなるメモリセル２０１に対しては、第１及び第２の書き込み線５１ａ，５１ｂ間の中間位置に、書き込み線５１ａ，５１ｂに直交するように、第３の書き込み線５２が配置されている。それ以外の構成、機能は第１の実施形態と同様であり、ここではその詳細な説明は省略する。
【００８１】
図１１は図１０に対応したメモリセル２０１の平面構造を示し、図１２は図１１に対応したメモリセルの矢視Ａ−Ａ’断面（ａ）及び矢視Ｂ−Ｂ’断面（ｂ）を模式的に示している。
【００８２】
本実施形態では第１の実施形態とは異なり、共通のセルノード４４，４４’が上下２層に設けられ、上側のＴＭＲ素子１１の下端にセルノード４４が接続され、下側のＴＭＲ素子２１の下端にセルノード４４’が接続されている。そして、ＴＭＲ素子１１の記録層１０１の上層にはデータ線４１が接続され、ＴＭＲ素子２１の記録層１０１’の上層にはデータ線４２が接続されている。
【００８３】
このように本実施形態では、第１の実施形態と異なり、ＴＭＲ素子１１，２１と書き込み線５１、さらにデータ線４１，４２は膜面に垂直方向の同一平面内に配置される。それ以外の構成、機能は第１の実施形態と同様であり、第１の実施形態と同様の効果が得られる。また本実施形態では、２つのＴＭＲ素子１１，２１が上下方向に配置されるため、１つのメモリセルの面積は第１の実施形態に比べ小さくなり、およそ１０〜１２λ2 である。
【００８４】
（第３の実施形態）
図１３は、本発明の第３の実施形態の磁気メモリアレイを構成するＴＭＲ素子と書き込み線の配置を模式的に示した図である。
【００８５】
図１３において、１０〜１４及び２０〜２４はＴＭＲ素子、５１，５２は書き込み線である。ここでは理解を簡単にするため、ＴＭＲ素子と書き込み線以外の構造は省略してある。図１０に示した第２の実施形態とは異なり、第３の書き込み線５２が第１，第２の書き込み線５１ａ，５１ｂの間ではなく、第２の書き込み線５２ｂの下を通っている。
【００８６】
図１４は、第３の実施形態におけるメモリセルの断面構成を模式的に示した図である。本実施形態では第１，第２の実施形態とは異なり、共通のセルノード４４の上側にＴＭＲ素子１１が、下側にＴＭＲ素子２１が形成されている。そして、ＴＭＲ素子１１の記録層１０１の上層にはデータ線４１が接続され、ＴＭＲ素子２１の記録層１０１’の下層にはデータ線４２が接続されている。
【００８７】
また本実施形態では、セルノード４４が強磁性体からなり、これがＴＭＲ素子１１とＴＭＲ素子２１の共通する固着層とレての機能を有することを特徴とする。即ち、ＴＭＲ素子１１は記録層１０１，絶縁層１０２，セルノード４４から、ＴＭＲ素子２１は記録層１０１’，絶縁層１０２’，セルノード４４からそれぞれ構成される。
【００８８】
このような構成をとることで本実施形態では、第２の実施形態に比ベセルアレイの製造が容易になるだけでなく、ＴＭＲ素子１１とＴＭＲ素子２１の特性ばらつきが小さくなるという利点を有する。なお、セルノード４４はＴＭＲ素子１１，２１を構成する部分のみが強磁性体であればよく、それ以外の部分には非磁性体を用いても差し支えない。
【００８９】
本実施形態によれば、ＴＭＲ素子及び書き込み配線が膜面方向に積層されているため、セル面積の大幅な低減が可能である。λはデータ線間隔としたとき、１メモリセルの寸法は１０〜１５λ2 となり、第１の実施形態と比べ約半分のセル面積を実現できる。
【００９０】
（第４の実施形態）
図１５は、本発明の第４の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００９１】
図中破線で囲まれた領域がメモリセル２０１に対応し、二つのＴＭＲ素子は、それぞれ独立したデータ線ＤＬ，／ＤＬにその一端が接続され、他端はセル選択トランジスタを介して同一のビット線ＢＬに接続されている。選択トランジスタ３１〜３４にはそれぞれ独立したワード線ＷＬ１〜ＷＬ４が配置されているが、選択トランジスタ３１と３２、及び３３と３４はそれぞれドレイン領域を共有している。データ線ＤＬ，／ＤＬはワード線ＤＳＬを持つ選択トランジスタを介して電流検出型差動アンプ４０１に接続され、ビット線ＢＬはワード線ＢＳＬに接続した選択用トランジスタを介してバイアス電圧クランプ回路４２０に接続されている。
【００９２】
本実施形態では、隣接セルが選択トランジスタのドレイン領域及びビット線を共有していることが特徴である。このように隣接セルがビット線を共有することで、ビット線本数を半分に削減できるという利点を有する。
【００９３】
（第５の実施形態）
図１６は、本発明の第５の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００９４】
図中破線で囲まれた領域がメモリセル２０１に対応し、各々のセルにおいてＴＭＲ素子は、それぞれデータ線ＤＬ，／ＤＬにその一端が接続され、他端はセル選択トランジスタを介してそれぞれ別のビット線ＢＬ１，ＢＬ２に接続されている。選択トランジスタ３１〜３４にはそれぞれ独立したワード線ＷＬ１〜ＷＬ４が配置されているが、選択トランジスタ３１と３２、及び３３と３４はそれぞれドレイン領域を共有している。データ線ＤＬ，／ＤＬは、共通のワード線ＤＳＬを持つ選択トランジスタを介して電流検出型差動アンプ４０１に接続されている。
【００９５】
ビット線ＢＬ１，ＢＬ２はデータ線ＤＬ，／ＤＬと平行に走行するビット線ＣＢＬ１，ＣＢＬ２に接続されている。そして、ＣＢＬ１，ＣＢＬ２はメモリセルアレイ領域外で、それぞれ独立したワード線ＢＳＬ１，ＢＳＬ２を持つ選択用トランジスタを介してバイアス電圧クランプ回路４２０に接続されている。
【００９６】
本実施形態では、ビット線ＢＬがデータ線ＤＬ，／ＤＬと交叉して走行し、隣接メモリセルアレイで共有されていることが特徴である。そして、隣接メモリセルアレイがＢＬを共有し、最終的にＤＬ，／ＤＬと平行に走行する一本のＣＢＬで接続する形態をとることにより、ＤＬ，／ＤＬに重複して平行に走行する配線の数を大きく削減することが可能となり、アレイ面積の一層の低減が可能となるという利点を有している。なお、ＢＬ，ＷＬが平行に走行している場合、ＢＬ，ＷＬを同時活性化することにより、行方向のメモリセルが一時に読み出される、いわゆるページモード読み出しが可能となる。
【００９７】
（第６の実施形態）
図１７は、本発明の第６の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００９８】
図中破線で囲まれた領域がメモリセル２０１に対応し、二つのＴＭＲ素子は、それぞれ独立したデータ線ＤＬ１，／ＤＬにその一端が接続され、他端はセル選択トランジスタを介して同一のビット線ＢＬ１に接続されている。また、このメモリセルとワード線方向に隣接するメモリセルは、二つのＴＭＲ素子の一端がデータ線ＤＬ２，／ＤＬにそれぞれ接続され、他端がセル選択トランジスタを介して同一のビット線ＢＬ２に接続されている。即ち、ワード線方向に隣接するメモリセルで／ＤＬを共有している。
【００９９】
選択トランジスタ３１〜３４には、それぞれ独立したワード線ＷＬ１〜ＷＬ４が配置されている。データ線ＤＬ１，／ＤＬは、共通のワード線ＤＳＬ１を持つ選択トランジスタを介して電流検出型差動アンプ４０１に接続されている。／ＤＬは隣接メモリセルアレイと共有しているが、選択トランジスタは異なっており、ＤＬ２，／ＤＬは共通のワード線ＤＳＬ２を持つ選択トランジスタを介して電流検出型差動アンプ４０１に接続されている。ここで、ＤＬ１とＤＬ２が選択トランジスタのワード線を共有化しないのは、ＤＬ２を通じた迷走電流を防ぐためである。
【０１００】
本実施形態では、隣接メモリセルアレイが、データ線／ＤＬを共有していることが特徴である。このようにデータ線を共有することにより、アレイ面積の一層の低減が可能となるという利点を有している。
【０１０１】
（第７の実施形態）
図１８は、本発明の第７の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１０２】
図中破線で囲まれた領域がメモリセル２０１に対応し、二つのＴＭＲ素子は、それぞれサブデータ線ｓＤＬ，／ｓＤＬにその一端が接続されている。ＴＭＲ素子の他端は、セル選択トランジスタを介して同一のサブビット線ｓＢＬに接続されている。選択トランジスタ３１〜３４には、それぞれ独立したワード線ＷＬ１〜ＷＬ４が配置されている。
【０１０３】
サブデータ線ｓＤＬ，／ｓＤＬ及びサブビット線ｓＢＬは、共通のワード線ＳＡＳＬを持つ選択トランジスタを介して、それぞれデータ線ＤＬ，／ＤＬ、ビット線ＢＬに接続されている。データ線ＤＬ，／ＤＬは、共通のワード線ＤＳＬを持つ選択トランジスタを介して電流検出型差動アンプ４０１に接続されている。また、ビット線ＢＬはメモリセルアレイ領域外で、ワード線ＢＳＬを持つ選択用トランジスタを介してバイアス電圧クランプ回路４２０に接続されている。
【０１０４】
本実施形態では、メモリセルアレイがデータ線方向に分割されて、サブセルアレイを形成していることが特徴である。このような構成を用いることで、アレイ面積を極端に増大させることなく、セルアレイ中のメモリセルの個数を低減させることが可能となる。これにより、メモリセル個数の増大による出力信号低下の問題を回避することが可能となる。
【０１０５】
（第８の実施形態）
図１９は、本発明の第８の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１０６】
図中破線で囲まれた領域がメモリセル２０１に対応し、二つのＴＭＲ素子は、それぞれサブデータ線ｓＤＬ，／ｓＤＬにその一端が接続されている。ＴＭＲ素子の他端は、セル選択トランジスタを介してビット線ＢＬに接続されているが、データ線方向に配列された各々のメモリセルでそれぞれ独立したビット線ＢＬ１〜ＢＬ４に接続されている。
【０１０７】
選択トランジスタ３１〜３４には、それぞれ独立したワード線ＷＬ１〜ＷＬ４が配置されている。サブデータ線ｓＤＬ，／ｓＤＬは、共通のワード線ＳＡＳＬを持つ選択トランジスタを介して、データ線ＤＬ、／ＤＬに接続されている。データ線ＤＬ，／ＤＬは、共通のワード線ＤＳＬを持つ選択トランジスタを介して電流検出型差動アンプ４０１に接続されている。
【０１０８】
本実施形態では、ビット線ＢＬがデータ線ＤＬ，／ＤＬに交差して走行しているのが特徴であり、ビット線ＢＬを書き込み線と兼用することが可能である。
【０１０９】
（第９の実施形態）
図２０は、本発明の第９の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１１０】
図中破線で囲まれた領域がメモリセル２０１に対応する。各々のメモリセルにおいて、一方のＴＭＲ素子の一端はそれぞれデータ線ＤＬＲ１〜４に接続され、他方のＴＭＲ素子の一端は同一のデータ線ＤＬＣに接続されている。そして、ＴＭＲ素子の各他端は、セル選択トランジスタを介して同一のビット線ＢＬに接続されている。選択トランジスタ３１〜３４には、それぞれ独立したワード線ＷＬ１〜ＷＬ４が配置されている。ビット線ＢＬは、メモリセルアレイ領域外で、ワード線ＢＳＬを持つ選択用トランジスタを介してバイアス電圧クランプ回路４２０に接続されている。
【０１１１】
本実施形態では、データ線対ＤＬＲ，ＤＬＣが交叉して走行し、同様にＢＬがＷＬに交差して走行しているのが特徴である。また、ワード線方向にはビット線の共有も行われていないため、読み出し時のセル選択をＢＬ，ＷＬ電位を制御することで一意に行うことができ、選択セル以外にバイアス電圧が印加されることはない。さらに、データ線対ＤＬＲ，ＤＬＣが交叉しているため、非選択セルがデータ線対を短絡することがない。従って、安定かつ消費電力効率の高い動作が期待できる。
【０１１２】
（第１０の実施形態）
図２１は、本発明の第１０の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１１３】
図中破線で囲まれた領域がメモリセル２０１に対応し、二つのＴＭＲ素子は、それぞれデータ線ＤＬ，／ＤＬにその一端が接続され、他端はセル選択トランジスタを介して同一のビット線ＢＬに接続されている。選択トランジスタ３１〜３４には、それぞれ独立したワード線ＷＬ１〜ＷＬ４が配置されている。データ線ＤＬ，／ＤＬは、共通のワード線ＤＳＬを持つ選択トランジスタを介してバイアス電圧クランプ回路４２０と電流検出型差動アンプ４０１に接続されている。また、ビット線ＢＬは接地されている。
【０１１４】
本実施形態では、ビット線ＢＬがデータ線ＤＬ，／ＤＬに対して低電位にあり、データ線ＤＬ，／ＤＬから選択トランジスタを介してビット線ＢＬに電流が流れることが特徴である。なお、図２１ではビット線電位を接地電位としたが、データ線電位を超えない範囲で、任意の電圧に設定しても差し支えない。また本実施形態では、データ線ＤＬ，／ＤＬの電位を完全に等しくする必要がある。これは、図示のようなバイアス電圧クランプ回路乃至は類以技術により容易に実現可能である。
【０１１５】
（第１１の実施形態）
図２２は、本発明の第１１の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１１６】
図中破線で囲まれた領域がメモリセル２０１に対応し、二つのＴＭＲ素子は、それぞれ独立したデータ線ＤＬ，／ＤＬにその一端が接続されている。ＴＭＲ素子の他端は、セル選択トランジスタを介してビット線ＢＬに接続されているが、データ線方向に配列されたメモリセルでそれぞれ独立したビット線ＢＬ１〜ＢＬ４に接続されている。選択トランジスタ３１〜３４には、それぞれ独立したワード線ＷＬ１〜ＷＬ４が配置されている。データ線ＤＬは、ワード線ＤＳＬを持つ選択トランジスタを介してバイアス電圧クランプ回路４２０に接続され、データ線／ＤＬは接地されている。ビット線ＢＬ１〜ＢＬ４は、それぞれ異なる差動センスアンプＳＡに接続されている。
【０１１７】
次に、メモリセル２０１を例にとってこの回路の動作を説明する。今、ＴＭＲ素子１１の記録層と固着層の磁化配列が平行状態、ＴＭＲ素子２１が反平行状態である場合を考える（記録情報“１”）。初期状態では、ＷＬ１，ＤＳＬの電位は０である。次いで、ＤＳＬの電位をＶDDとして、ＤＬにＶbiasを与えた状態で、ＷＬ１をＶDDとして選択トランジスタ３１を導通させる。ＴＭＲ素子１１の抵抗値をＲ（１−ＭＲ／２）、ＴＭＲ素子２１の抵抗値をＲ（１＋ＭＲ／２）とすると、ＢＬに誘導される電圧の値は、
Ｖ1 ＝Ｖbias／２×（１＋ＭＲ／２）  …（16）
となる。
【０１１８】
一方、記録情報“０”、即ちＴＭＲ素子１１の磁化配列が反平行状態、ＴＭＲ素子２１が平行状態である場合には、ＢＬに誘導される電圧の値は、次のようになる。
【０１１９】
Ｖ0 ＝Ｖbias／２×（１−ＭＲ／２）  …（17）
従って、例えば差動センスアンプの参照電圧をＶREF ＝Ｖbias／２と設定すれば、ＢＬ電位の参照電圧との大小を比較することで記憶情報を判別することができる。
【０１２０】
この読み出し方法では、二つのＴＭＲ素子によるバイアス電圧Ｖの分圧比を検出するため、(1) ＴＭＲ素子に流れる電流値に全く依存しない。即ち、メモリセルアレイ中のメモリセル数が変化して、ＤＬ，／ＤＬ間のインピーダンスが変化した場合にも、出力への影響が生じない、(2) バイアス電圧を二つのＴＭＲ素子で分割するため、ＭＲのバイアス電圧依存性を軽減できる、(3) ビット線には殆ど電流が流れないため、選択用半導体素子の特性ばらつき、特にソース・ドレイン抵抗のばらつきを無視できる、といった利点を有している。
【０１２１】
（第１２の実施形態）
図２３は、本発明の第１２の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１２２】
図中破線で囲まれた領域がメモリセル２０１に対応し、二つのＴＭＲ素子は、それぞれデータ線ＤＬ，／ＤＬにその一端が接続され、他端はセル選択トランジスタ３１を介して同一のビット線ＢＬに接続されている。選択トランジスタ３１〜３４には、それぞれ独立したワード線ＷＬ１〜ＷＬ４が配置されている。データ線ＤＬは、ワード線ＤＳＬを持つ選択トランジスタを介してバイアス電圧クランプ回路４２０に接続され、データ線／ＤＬは接地されている。ビット線ＢＬは、ワード線ＢＳＬに接続した選択用トランジスタを介して差動センスアンプＳＡに接続している。
【０１２３】
本実施形態では、ビット線ＢＬを複数のメモリセルで共有しているため、アレイ面積の一層の低減を図ることが可能である。
【０１２４】
（第１３の実施形態）
図２４は、本発明の第１３の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１２５】
本実施形態は、メモリセルアレイの構造は基本的には第１２の実施形態と同一である。但し、ビット線ＢＬが電流変換回路を介してサブビット線ｓＢＬに分割されており、読み出し動作によって生じたｓＢＬ電圧の変動は、電流変換回路により電流差としてビット線ＢＬを経て後段のメインアンプＳＡに転送される。本実施形態では、ビットＢＬの長さを短くして浮遊容量，配線抵抗を軽減することが可能であり、ビット線遅延を低減し高速動作を実現できる。
【０１２６】
（第１４の実施形態）
図２５は、本発明の第１４の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１２７】
図中破線で囲まれた領域がメモリセル２０１に対応し、二つのＴＭＲ素子は、それぞれデータ線ＤＬ，／ＤＬにその一端が接続されている。ＴＭＲ素子の他端は、セル選択用ダイオード素子３１を介してビット線ＢＬに接続されているが、データ線方向に配列されたメモリセルでそれぞれ独立したビット線ＢＬ１〜ＢＬ４に接続されている。データ線ＤＬは、ワード線ＤＳＬを持つ選択トランジスタを介してバイアス電圧クランプ回路４２０に接続され、データ線／ＤＬは接地されている。ビット線ＢＬは、負荷抵抗とワード線ＢＳＬに接続した選択用トランジスタを介して接地されている。
【０１２８】
本実施形態では、ダイオードの順方向電圧降下をセル選択に利用する。即ち、ダイオードの順方向電圧降下の値をＶF とし、ＶF ＜Ｖ0 が満たされているとする。今、特定のデータ線ＤＬ，／ＤＬに電位差Ｖを与えると、ＤＬ，／ＤＬと交叉するビット線群に接続されたセンスアンプには、Ｖ0 −ＶF 又はＶ1 −ＶF の電圧が現れる。従って、その大小を判別することで、記憶情報の読み出しを行うことができる。
【０１２９】
なお、本実施形態におけるセル選択用ダイオード素子としては、ｐｎダイオード，ショットキーダイオード，ＭＩＳダイオード等の接合型ダイオードの他、図２６に示すように、ドレイン・ゲート端子を短絡したｎ型ＭＯＳトランジスタを用いることができる。一般に、磁気メモリ装置では、ＭＯＳトランジスタが多用されており、半導体部にｐｎダイオードを形成することは余計な素子分離領域を必要とし、セル面積増大につながる。ｎＭＯＳトランジスタを用いたダイオードであれば、このような問題はなく好ましい形態といえる。
【０１３０】
（第１５の実施形態）
図２７は、本発明の第１５の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１３１】
図中破線で囲まれた領域がメモリセル２０１に対応し、二つのＴＭＲ素子は、それぞれデータ線ＤＬ，／ＤＬにその一端が接続されている。ＴＭＲ素子の他端は、セル選択用ダイオード素子３１を介してビット線ＢＬに接続されているが、データ線方向に配列されたメモリセルでそれぞれ独立したビット線ＢＬ１〜ＢＬ４に接続されている。データ線ＤＬは、ワード線ＤＳＬを持つ選択トランジスタを介してバイアス電圧クランプ回路４２０に接続され、データ線／ＤＬは接地されている。ビット線ＢＬは、オフセット電圧回路４３０と電流センスアンプ４０２に接続されている。
【０１３２】
図２８は、本実施形態において、ビット線に流れる電流をオフセット電圧Ｖoff の関数として測定している。二つの曲線はそれぞれ記録情報“１”，“０”に対応する電流Ｉ0 ，Ｉ1 を示している。Ｖoff ＝５００ｍＶ近傍で、Ｉ0 のみがほぼ０となる領域が存在する。この領域ではＩ1 ／Ｉ2 の値が非常に大きくなり、実用上非常に有利である。
【０１３３】
このような記録情報に応じたＩ0 ，Ｉ1 の変化は、記録情報に応じた電圧変化と、ダイオードの順方向スレッショルド電圧ＶTO近傍での強い非線形を組み合わせることで実現できる。通常ダイオードのＶTOの大きさは製造法により決定される。従って、本実施形態のようにオフセット電圧を与える方法は好ましい形態である。
【０１３４】
（第１６の実施形態）
図２９は、本発明の第１６の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示した図である。
【０１３５】
図中破線で囲まれた領域が１つのメモリセル２０１に対応する。このメモリセル２０１内で、ＴＭＲ素子１１，２１はそれぞれ独立したデータ線４１，４２にその一端が接続され、ＴＭＲ素子１１，２１の他端は、セル選択用トランジスタ３２に共通接続されている。
【０１３６】
また、各メモリセル内で、セル選択用トランジスタ３１〜３４にはそれぞれ独立したワード線３０１〜３０４がそれぞれ配置されている。データ線４１とデータ線４２の一端はそれぞれ別個の定電流源４０１，４０２に、他端はセンスアンプ４０４に接続されている。定電流源４０１，４０２を構成するＭＯＳトランジスタには共通のワード線４０３が配置されている。センスアンプ４０４は電圧ラッチ型のフリップフロップアンプであり、共通ソース端子４０５とデータ端子４０６を有する。
【０１３７】
次に、本実施形態の磁気メモリセルアレイにおける情報の読み出し方法について詳述する。
【０１３８】
図３０は、セル選択用トランジスタ３２のワード線３０２の電位ＷＬ、定電流源４０１，４０２に接続するワード線４０３の電位ＤＬＷ、データ線４１，４２の電位ＤＬ，／ＤＬ、並びにセンスアンプ４０４の共通ソース端子４０５の電位ＳＳの読み出し時の変化を、時間軸を横軸にとって示したものである。
【０１３９】
今、ＴＭＲ素子１１の記録層と固着層の磁化が反平行状態である場合を考える（記録情報“１”）。初期状態では、セル選択用トランジスタ３２のワード線ＷＬ、定電流源４０１，４０２を制御するワード線ＤＬＷの電位は０、センスアンプ４０４の共通ソース端子の電位はＶD とする。この状態では、データ線４１，４２はフローティング電位であり、センスアンプ４０４はデータ線４１，４２から切り離されている。
【０１４０】
次に、ＷＬを高電位Ｖccとしセル選択用トランジスタ３２を導通させた後に、ＤＬＷに高電位Ｖs を与える。これにより、データ線４１，４２を経由してＴＭＲ素子１１，２１に等しいセンス電流Ｉs が流れる。データ線４１，４２の電位は、セル選択用トランジスタ３２での電圧降下をＶr とすれば、それぞれ
ＤＬ＝ＶD ＝（Ｒ＋△Ｒ）×Ｉs ＋Ｖr ／ＤＬ＝ＶD’＝Ｒ×Ｉs ＋Ｖr        …（18）
となる。即ち、データ線４１，４２の差動電圧として
△Ｖ＝△Ｒ×Ｉs                   …（19）
が得られる。
【０１４１】
次に、この状態でセンスアンプ４０４の共通ソース端子４０５に図示のようにＶD から０に変化する読み出しパルスを与える。ＤＬとＳＳの電位差がトランジスタのしきい値電位Ｖthを越えると、低電位のデータ線４２側に接続されたトランジスタが放電をはじめ、結果的にはデータ線４１は初期電位Ｖd を保ち、一方のデータ線４２は０Ｖにラッチされる。
【０１４２】
記録情報“０”の場合には、ＴＭＲ素子１１の記録層と固着層の磁化は平行状態であり、センス電流を流した状態ではデータ線４１側が低電位である。このため、読み出しパルスを与えると、データ線４１が０Ｖにラッチされる。従って、共通ソース端子４０５にパルスを印加して一定時間経過後に、センスアンプの端子４０６を用いてデータ線４１の電圧Ｄを取り出せば、読み出しが行われる。データの読み出し後、図示のように各端子の電位を初期状態に戻せば、センスアンプ４０４のラッチはリセットされ、読み出し動作は完了する。
【０１４３】
本実施形態の構成では、センスアンプ４０４の共通ソース端子４０５に印加する読み出しパルスの大きさφは、
ＶD’≦φ≦ ＶD
とする必要がある。即ち、パルスの大きさに対するマージンは読み出し時のデータ線間の差動電圧程度である。この部分の動作を安定化させるために、(1) センスアンプ前段の電圧増幅回路、(2) ＶD ，ＶD’のばらつきを補償する回路、等を設けてもよい。なお、本実施形態ではフリップフロップアンプを用いたが、センスアンプに他の増幅回路、例えばカレントミラーアンプを用いても差し支えない。
【０１４４】
図３１は、本実施形態の磁気メモリセルアレイの全体構成を模式的に示した図である。メモリセルアレイは、２次元的に配列したメモリセルと、これらのメモリセルに接続したデータ線群、ワード線群、及びメモリセル近傍で交差する書き込み線群等からなる。２本を１組とする書き込み線ＲＷＬ，ＣＷＬはそれぞれ列デコーダと行デコーダに接続されており、これによっで外部からのアドレス入力に対応した選択書き込みが可能となる。
【０１４５】
一方、データ線対ＤＬ，／ＤＬを駆動するワード線ＤＷＬと、これに直交しセル選択用トランジスタを駆動するワード線ＷＬがそれぞれ列デコーダと行デコーダに接続されており、これらによって外部からのアドレス入力に対応した選択読み出しが可能となる。センスアンプＳＡは各データ線対に設けられており、共通のワード線ＳＳにより駆動される。そして、読み出しデータは共通データ線Ｄに読み出されるものとなっている。
【０１４６】
このように本実施形態では、２つのＴＭＲ素子（例えば１１，２１）から１つのメモリセル（例えば２０１）を構成し、平行配置された書き込み線５１ａ，５１ｂとこれに直交する書き込み線５２との交差部にメモリセルをそれぞれ配置しているので、書き込み線５１ａ，５１ｂと書き込み線５２に電流を流すことにより、任意のメモリセルに対して選択的に書き込みを行うことができる。
【０１４７】
書き込み線５１ａ，５１ｂを流れる電流方向は互いに逆方向であり、書き込み動作において１つのメモリセル２０１を構成する２つのＴＭＲ素子１１，２１の記憶層１０１の磁化方向は常に反平行となることから、記憶情報の読み出しに際してＴＭＲ素子１１，２１の各出力の差分を取ることにより、従来技術に比べ大きな差分電圧を得ることができる。また、ＴＭＲ素子１１とＴＭＲ素子２１とは同一のセル選択用トランジスタ３２を共有するため、トランジスタの特性ばらつきによるセル出力電圧のオフセットを完全に除去することが可能である。
【０１４８】
従って本実施形態によれば、読み出し時のセル出力電圧を大きくすることができ、且つ読み出し時の消費電力の増大を招くことなく信号−雑音比を改善することができ、低消費電力と高速読み出し性を兼ね備えることが可能となる。
【０１４９】
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１５０】
【発明の効果】
以上詳述したように、本発明の磁気メモリセルアレイ構造を利用することで、情報読み出し時において従来技術を用いた場合に比べ大幅な高出力化，低雑音化を実現することが可能となる。従って、低消費電力，高速読み出し性を兼ね備えた固体磁気メモリ装置を実現することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図２】第１の実施形態を説明するためのもので、ＤＬ，／ＤＬに流れる電流値Ｉ1 ，Ｉ2 の変化を時間変化として示す図。
【図３】第１の実施形態を説明するためのもので、複数個のメモリセルの記録情報を連続的に読み出した際の波形を示す図。
【図４】選択セル以外の素子を短絡抵抗と仮定して示す等価回路図。
【図５】図４の等価回路を用いたシュミレーションの結果を示す図。
【図６】第１の実施形態に係わる磁気メモリセルアレイを構成するＴＭＲ素子と書き込み線の配置を模式的に示す図。
【図７】第１の実施形態に使用したメモリセルの平面構造を示す図。
【図８】図７のメモリセル構造における矢視Ａ−Ａ’断面及び矢視Ｂ−Ｂ’断面を示す図。
【図９】書き込み線とデータ線を共用した場合のメモリセル構造断面を示す図。
【図１０】第２の実施形態に係わる磁気メモリセルアレイを構成するＴＭＲ素子と書き込み線の配置を模式的に示す図。
【図１１】第２の実施形態におけるメモリセルの平面構造を示す図。
【図１２】図８のメモリセル構造における矢視Ａ−Ａ’断面及び矢視Ｂ−Ｂ’断面を示す図。
【図１３】第３の実施形態に係わる磁気メモリセルアレイを構成するＴＭＲ素子と書き込み線の配置を模式的に示す図。
【図１４】第３の実施形態に係わる磁気メモリセルアレイの素子断面構造を示す図。
【図１５】第４の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図１６】第５の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図１７】第６の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図１８】第７の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図１９】第８の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図２０】第９の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図２１】第１０の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図２２】第１１の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図２３】第１２の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図２４】第１３の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図２５】第１４の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図２６】第１４の実施形態に係わる磁気メモリセルアレイのｐｎダイオードをＭＯＳトランジスタで置き換えた等価回路を示す図。
【図２７】第１５の実施形態に係わる磁気メモリセルアレイの電気的な等価回路を示す図。
【図２８】第１５の実施形態を説明するためのもので、ビット線に流れる電流をオフセット電圧Ｖoff の関数として測定した結果を示す図。
【図２９】第１６の実施形態における磁気メモリセルアレイの電気的な等価回路を示す図。
【図３０】第１６の実施形態における磁気メモリセルアレイにおける読み出し動作を説明するためのタイミング図。
【図３１】第１６の実施形態における磁気メモリセルアレイの全体構成を示す図。
【符号の説明】
１０，〜，１４，２０，〜，２４…ＴＭＲ素子
３１，〜，３４…選択トランジスタ
２０１…メモリセル
３０１，〜，３０４，４０３…ワード線
４１，４２…データ線
４４…セルノード
４５…コンタクト
５１，５２…書き込み線
６０…層間絶縁層
１０１…記録層
１０２…絶縁層
１０３…固着層
７０…Ｓｉ基板
７１…ドレイン領域
７２…ソース領域
４０１…センスアンプ
４２０…バイアス電圧クランプ回路
４３０…オフセット電圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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