(57)【特許請求の範囲】
【請求項１】
ホストコンピュータとのアクセスを制御する為の複数のチャネルインターフェース部と磁気ディスク装置とのアクセスを制御する為の複数のディスクインターフェース部と前記磁気ディスク装置に対して書込／読出するデータを一時的に格納するキャッシュメモリ部とチャネルインターフェース部およびディスクインターフェース部と前記キャッシュメモリ部の間のデータ転送に関する制御情報を格納する共有メモリ部を有し、
前記複数のチャネルインターフェース部および前記複数のディスクインターフェース部と前記キャッシュメモリ部との間はセレクト論理部を介して接続され、前記複数のチャネルインターフェース部および前記複数のディスクインターフェース部と前記共有メモリ部は直接接続されるディスク制御装置であって、
前記の各部をボード形状とし、該各部はバックプレーン上にコネクタ接続により実装され、各部を接続するそれぞれの接続線がバックプレーン上で配線され、前記キャッシュメモリ部と共有メモリ部の実装位置を該バックプレーン上の一方の端部側とし、前記セレクト論理部の実装位置を該バックプレーン上の他方の端部側とすることを特徴とするディスク制御装置。
【請求項２】
請求項１記載のディスク制御装置において、
前記セレクト論理部を前記バックプレーン上に直接実装し、該セレクト論理部以外の各部をボード形状として該バックプレーン上にコネクタ接続により実装することを特徴とするディスク制御装置。
【請求項３】
ホストコンピュータとのアクセスを制御する為の複数のチャネルインターフェース部と磁気ディスク装置とのアクセスを制御する為の複数のディスクインターフェース部と前記磁気ディスク装置に対して書込／読出するデータを一時的に格納するキャッシュメモリ部とチャネルインターフェース部およびディスクインターフェース部と前記キャッシュメモリ部の間のデータ転送に関する制御情報を格納する共有メモリ部を有し、
前記複数のチャネルインターフェース部および前記複数のディスクインターフェース部と前記キャッシュメモリ部との間はセレクト論理部を介して接続され、前記複数のチャネルインターフェース部および前記複数のディスクインターフェース部と前記共有メモリ部は直接接続されるディスク制御装置であって、
前記の各部をボード形状とし、
該各部を実装するバックプレーンが２つ以上に分割され、
１以上のチャネルインターフェース部と１以上のディスクインターフェース部と１以上のセレクト論理部をコネクタ接続により実装されたバックプレーンと、キャッシュメモリまたは共有メモリ部をコネクタ接続により実装されたバックプレーンとの接続配線がケーブルで行われ、
バックプレーン間のケーブル接続が、バックプレーン直接実装で行われ、
キャッシュメモリまたは共有メモリ部が実装されるバックプレーン側のケーブル接続部がキャッシュメモリ部または共有メモリ部がバックプレーンに実装されている位置の直近にあることを特徴とする特徴とするディスク制御装置。
【請求項４】
請求項３記載のディスク制御装置において、
前記バックプレーン間のケーブル接続が、バックプレーン直接実装に代えて、バックプレーンにケーブル接続部としてケーブルコネクタ部を設け、コネクタ接続で行われ、
キャッシュメモリまたは共有メモリ部が実装されるバックプレーン側のケーブルコネクタ部がキャッシュメモリ部または共有メモリ部がバックプレーンに実装されている位置の直近にあることを特徴とする特徴とするディスク制御装置。
【請求項５】
請求項３または請求項４記載のディスク制御装置において、
前記セレクト論理部をボード形状とせず前記バックプレーン上に直接実装し、該セレクト論理部以外の各部をボード形状として該バックプレーン上にコネクタ接続により実装することを特徴とするディスク制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディスク制御装置に係り、特に、装置の構成要素をバックプレーン上に実装したディスク制御装置に関する。
【０００２】
【従来の技術】
複数の磁気ディスク装置利用して、ホストコンピュータとのデータ転送性能を向上させるディスクアレイにおいて、ホストコンピュータと複数の磁気ディスク装置間のデータ転送の制御を行うディスク制御装置について、従来は図２に示すような構成を主に用いていた。
ホストコンピュータ２０１とディスク制御装置２０２間のデータ転送を実行する複数のチャネルインターフェース（以下チャネルＩＦ）部２０３と磁気ディスク装置２０４とディスク制御装置２０２間のデータ転送を実行する複数のディスクインターフェース（以下ディスクＩＦ）部２０５と磁気ディスク装置に対して読込・書込されるデータを一時的に格納するキャッシュメモリ部２０６とディスク制御装置２０２に関する制御情報（例えば、チャネルＩＦ部２０３とキャッシュメモリ部２０６とのデータ転送に関する制御情報）を格納する共有メモリ部２０７を備え、各チャネルＩＦ部２０３、ディスクＩＦ部２０５とキャッシュメモリ部２０６は共有バス２０８で接続され、各チャネルＩＦ部２０３、ディスクＩＦ部２０５と共有メモリ部２０７は共有バス２０９で接続される。
この様な形式を共有バス接続形式と呼ぶ。
【０００３】
このバス接続形式のディスク制御装置においてはチャネルＩＦ部２０３、ディスクＩＦ部２０５とキャッシュメモリ部２０６および共有メモリ部２０７との間のデータのやり取り（以下トランザクション）はすべて共有バス２０８、２０９を介して行われる。
そのため、共有バス２０８、２０９の持つ帯域以上のトランザクションを行う事は出来ない。
チャネルＩＦ部２０３、ディスクＩＦ部２０５の数が増加すると共有バス２０８、２０９に掛かる負荷も増加する。
ディスク制御装置全体の性能を向上させる為には共有バス２０８、２０９の帯域を広げる必要があるが、バスの帯域を向上させる為には、動作周波数の向上、バスデータ幅の増加、バス本数の増加等があるが、一つのバスを共有する部位が増えるほど、実装面積の拡大、バスに掛かる電気的負荷が増大し、帯域向上は容易では無い。
また、バス接続故、電気的共有部位が多数あることで、障害発生時にその部位を特定する事が困難である。
【０００４】
【発明が解決しようとする課題】
そこで、共有バス接続に代わってチャネルＩＦ部、ディスクＩＦ部、共有メモリ部、キャッシュメモリ部の各部を複数の一対一のアクセスパスで接続し、それらを多数用意する形式（以下スター接続形式）にすることで、共有部位を減少させ、個々のアクセスパスの動作周波数の向上を容易にすることが可能になる。
しかし、アクセスパスを容易に実装できる本数には限界があり、特にキャッシュメモリ部と接続するためのパスと共有メモリ部に接続するためのパスでは１回のデータ転送量が大きく違うため、キャッシュ部アクセスパスは共有メモリ部アクセスパスよりも多くの帯域が必要になるという問題がある。
また、単純に共有メモリ部に対してキュッシュメモリ部アクセスパスの本数、パスのデータ幅、動作周波数等を何倍か増加する方法では、実装上の配線数制限を超えてしまうという問題がある。
本発明は、上記の問題に対して、ディスク制御装置を、キャッシュ部とチャネルＩＦ部およびディスクＩＦ部との間はセレクト論理部を介して接続し、アクセスパスを大きく増加させずに、セレクト論理部におけるアクセスパス制御を最適化し高い帯域を得る構造とし、この構造を持ったディスク制御装置でのバックプレーンの配線に関して最も好適な各部の実装位置関係を得ることを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明は、
ホストコンピュータとのアクセスを制御する為の一つないし複数のプロセッサを有する複数のチャネルインターフェース部と磁気ディスク装置とのアクセスを制御する為の一つないし複数のプロセッサを有する複数のディスクインターフェース部と前記磁気ディスク装置に対して書込／読出するデータを一時的に格納するキャッシュメモリ部とチャネルインターフェース部およびディスクインターフェース部と前記キャッシュメモリ部の間のデータ転送に関する制御情報を格納する共有メモリ部を有し、前記複数のチャネルインターフェース部および前記複数のディスクインターフェース部と前記キャッシュメモリ部との間はセレクト論理部を介して接続され、前記複数のチャネルインターフェース部および前記複数のディスクインターフェース部と前記共有メモリ部は直接接続されるディスク制御装置であり、
前記の各部をボード形状とし、該各部はバックプレーン上にコネクタ接続により実装され、各部を接続するそれぞれの接続線がバックプレーン上で配線され、前記キャッシュメモリ部と共有メモリ部の実装位置を該バックプレーン上の一方の端部側とし、前記セレクト論理部の実装位置を該バックプレーン上の他方の端部側とするようにしている。
【０００６】
また、前記セレクト論理部をボード形状とせず前記バックプレーン上に直接実装し、該セレクト論理部以外の各部をボード形状として該バックプレーン上にコネクタ接続により実装するようにしている。
【０００７】
また、ホストコンピュータとのアクセスを制御する為の一つないし複数のプロセッサを有する複数のチャネルインターフェース部と磁気ディスク装置とのアクセスを制御する為の一つないし複数のプロセッサを有する複数のディスクインターフェース部と前記磁気ディスク装置に対して書込／読出するデータを一時的に格納するキャッシュメモリ部とチャネルインターフェース部およびディスクインターフェース部と前記キャッシュメモリ部の間のデータ転送に関する制御情報を格納する共有メモリ部を有し、前記複数のチャネルインターフェース部および前記複数のディスクインターフェース部と前記キャッシュメモリ部との間はセレクト論理部を介して接続され、前記複数のチャネルインターフェース部および前記複数のディスクインターフェース部と前記共有メモリ部は直接接続されるディスク制御装置であり、
前記の各部をボード形状とし、
該各部を実装するバックプレーンが２つ以上に分割され、
１以上のチャネルインターフェース部と１以上のディスクインターフェース部と１以上のセレクト論理部をコネクタ接続により実装されたバックプレーンと、キャッシュメモリまたは共有メモリ部をコネクタ接続により実装されたバックプレーンとの接続配線がケーブルで行われ、
バックプレーン間のケーブル接続が、バックプレーン直接実装で行われ、
キャッシュメモリまたは共有メモリ部が実装されるバックプレーン側のケーブル接続部がキャッシュメモリ部または共有メモリ部がバックプレーンに実装されている位置の直近にあるようにしている。
【０００８】
また、前記バックプレーン間のケーブル接続が、バックプレーン直接実装に代えて、バックプレーンにケーブル接続部としてケーブルコネクタ部を設け、コネクタ接続で行われ、
キャッシュメモリまたは共有メモリ部が実装されるバックプレーン側のケーブルコネクタ部がキャッシュメモリ部または共有メモリ部がバックプレーンに実装されている位置の直近にあるようにしている。
【０００９】
また、前記各部を実装するバックプレーンを２つ以上に分割した場合に、前記セレクト論理部をボード形状とせず前記バックプレーン上に直接実装し、該セレクト論理部以外の各部をボード形状として該バックプレーン上にコネクタ接続により実装するようにしている。
【００１０】
【発明の実施の形態】
本発明の提供するディスク制御装置とその実装の実施例について、以下に図面を参照して詳細に説明する。
図３にキャッシュアクセスについてセレクト論理部を設けたスター接続形式のディスク制御装置の構成の一例を示す。
ホストコンピュータ３０１とディスク制御装置３０２間のデータ転送を実行する複数のチャネルインターフェース部（以下、チャネルＩＦ部）３０３と磁気ディスク装置３０４とディスク制御装置３０２間のデータ転送を実行する複数のディスクインターフェース部（以下、ディスクＩＦ部）３０５と磁気ディスク装置に対して読込・書込されるデータを一時的に格納するキャッシュメモリ部３０６について、各チャネルＩＦ部３０３、ディスクＩＦ部３０５はそれぞれ複数の一対一接続のアクセスパス３０９、３１０でセレクト論理部３０８と接続され、セレクト論理部３０８とキャッシュメモリ部３０６は複数の一対一接続のアクセスパス３１１で接続される。
チャネルＩＦ部およびディスクＩＦ部はそれぞれプロセッサを有している。
【００１１】
なお、共有メモリへの接続については、チャネルＩＦ部と共有メモリはアクセスパスで直接接続され、ディスクＩＦ部と共有メモリもアクセスパスで直接接続されるものとする。
また、セレクト論理部をチャネルＩＦ部とディスクＩＦ部とキャッシュメモリ部とに接続される構成としてもよい。
【００１２】
このようにキャッシュメモリアクセスパスについてセレクト論理部を設けたスター接続の構成を有するディスク制御装置について、その実装方法を考える時、チャネルＩＦ部、ディスクＩＦ部、共有メモリ部、キャッシュメモリ部が一つまたは複数のボードの形状で、セレクト論理部がボードもしくは直接実装のという形状で、各部を接続する配線を実装した一つないし複数のバックプレーンと接続されるとき、スター接続形式をとる時と共通バス接続形式の場合は、バックプレーンにおいて各部を一対一で接続する配線の実装は各部の位置関係により大きく異なる。
つまり、セレクト論理部について、配線の実装を考慮するとセレクト論理部を中心にアクセスパスの配線の密度が増加することになる。
【００１３】
図４はキャッシュメモリアクセスにセレクタ論理部を設けたスターネット接続を用いたディスク制御装置において必要な接続パスの一例を表した図である。
チャネルＩＦ部４０１、４０２、４０３、４０４、またはディスクＩＦ部４０５、４０６、４０７、４０８から共有メモリ４０９、４１５への接続パス４１１をそれぞれ２パス、、
チャネルＩＦ部４０１、４０２、４０３、４０４、またはディスクＩＦ部４０５、４０６、４０７、４０８からセレクト論理部４１２への接続パス４１３をそれぞれ１パス、
セレクト論理部４１２から各キャッシュメモリ部４１０、４１６、４１７、４１８への接続パス４１４を１パス設ける。
つまりセレクト論理部４１２ではチャネルＩＦ部４０１、４０２、４０３、４０４、またはディスクＩＦ部４０５、４０６、４０７、４０８からの接続パスのうちの半分をセレクトしキャッシュメモリ部４１０、４１６、４１７、４１８へデータを転送することになる。
【００１４】
図１は本発明の一実施例を示し、図４の構成のディスク制御装置における実装の概略を示している。
本発明の対象となるディスク制御装置において、チャネルＩＦ部、ディスクＩＦ部、キャッシュメモリ部、共有メモリ部およびセレクト論理部の各部は、ボード形状で提供され、各部はバックプレーン上にコネクタ接続により搭載され、各部を結ぶ配線がバックプレーン上で行われるときのバックプレーン上の各部の実装状況を図示している。
バックプレーン１０１の表裏に各部のボードが接続するコネクタ実装位置１０２〜１１５があり、コネクタ実装位置１１３、１１４がキャッシュメモリ部及び共有メモリ部が実装されるボード用のコネクタとなり、コネクタ実装位置１１２、１１５がキャッシュメモリ部が実装されるボード用のコネクタとなる場合に、
セレクタ論理部が実装されるボード用のコネクタ実装位置を前記メモリ部用コネクタ実装位置１１２〜１１５から最も離れた位置である、コネクタ実装位置１０２、１０３にした場合を示している。
残りのコネクタ実装位置１０４〜１１１はチャネルＩＦ部およびディスクＩＦ部のボード用となる。
この時各部を結ぶ配線が図中に共有メモリパス群１５０、チャネルＩＦ部およびディスクＩＦ部とセレクト論理部を接続するパス群１５１、セレクト論理部とキャッシュメモリ部を結ぶパス郡１５２を簡略に示してある。
なお、バックプレーン表側実装位置は実線で示し、バックプレーン裏側実装位置は点線で示している。
【００１５】
図１の断面位置１２０〜１３２において同断面を通過する配線数が均一に近い程、配線の自由度が大きい。
バックプレーンの配線層数が同一でサイズも同一ならば、配線数が均一な方が、配線が不均一でバックプレーン上のある部分だけ配線数が非常に多いような実装よりも有利である。
なぜなら、一部分だけ配線が非常に多いような場合はそこの部分だけが平行配線間隔が十分に取れない事があるからである。
図１の実装位置とした時、、図１での各断面位置１２０〜１３２を通過する接続パスの本数を縦軸にとりグラフ化したものが図５である。
図５をみると断面位置１２０〜１３２の間でほぼ一定したパスの本数になっている事がわかる。
【００１６】
比較の為にセレクト論理部を図１における１０２、１０３の位置から、メモリ部実装位置の直近の１１０、１１１の位置に実装した場合を表す図を図６に示す。
この時に、図５と同様のグラフを図６について示したものを図７として示す。
図７からわかるように、図５に対して、断面位置１２８、１２９に当たる断面位置６２８、６２９において大きく通過するパス数が増加することがわかる。
この時、バックプレーンの一つの配線層数に実装する平行配線数が、図１と図６の場合では、断面１２８、１２９の部位で大きく異なる。
これが前述の或る部分だけ配線数が非常に多くなる場合の例である。
【００１７】
配線層数が同一かつバックプレーンのサイズが同一ならば、平行配線を配線する間隔が図６の場合には図１の場合より狭くなる。
図１と図６との比較から、セレクト論理部はメモリ部実装位置からできるだけ離れた位置に実装することで配線を均一に近くすることができることがわかる。
図１、図６の配線の状況から、セレクト論理部を中間に持ってきた場合はセレクト論理部の実装位置で配線数が大きく増加することがわかる。
配線間隔と規格化したノイズ量の関係を図８に示す。
配線間隔を1/2にするとノイズ量は非常に大きくなることがわかる。
【００１８】
また、図１の場合と図６の場合ではメモリ部とセレクト論理部間を接続する配線の長さが、図１の方が図６に比べて長くなる。
配線長とノイズ量の関係を示すグラフを図９に示す。
配線長の長短とノイズ量の変化は図８、図９に示した配線間隔とノイズ量の関係のノイズ量の増減に比べて非常に小さい。
つまり、図１の実装位置関係は配線間隔を広く取れるノイズ量が少ない好適な実装位置である。
【００１９】
以上、ここまで記述した実装位置関係を基本にして、以下にあげる構成において好適な位置関係の一例を説明する。
図１０はセレクト論理部１００２、１００３をバックプレーンに直接実装する場合の実施例の一例を示した図である。この場合もメモリ部の直近で無い位置に配置することが望ましい。
さらに、セレクト論理部１００２、１００３のキャッシュメモリへ接続するパスの部分１０１６がメモリ部の方向に向けられて配置されることが望ましい。
【００２０】
続いて、バックプレーンが２つ以上に分割される場合の実施例について説明する。
図１１に示す実施例は、メモリ部とチャネルＩＦ部、ディスクＩＦ部、セレクト論理部が２つのバックプレーンに実装され、その間を接続する接続ケーブルのコネクタがバックプレーンに直接実装される場合のコネクタ実装位置の好適な配置の一例を示す図である。
図１１に示す様に、バックプレーン１１０１上のメモリ部直近にコネクタ１１０２を配置することが望ましい。
このとき、前述のセレクタ論理部の実装位置についての考え方から、コネクタ１１１０からのケーブル１１０８はキャッシュメモリ部とセレクタ論理部を接続するパス群が配線され、コネクタ１１０９からのケーブル１１０７には共有メモリ部とチャネルＩＦ部、ディスクＩＦ部を接続するパス群が配線される。
【００２１】
図１２に示す実施例は、バックプレーンが２つ以上に分割される場合、バックプレーン間を接続する接続部がボード形状で提供される場合のケーブル接続部の実装位置の好適な配置の一例を示す図である。
図１２に示す様に、バックプレーン１２０１上のメモリ部直近にケーブル接続部の実装位置を配置することが望ましい。
この場合も図１１と同様に、ケーブル１２０３にはキャッシュメモリ部とセレクタ論理部を接続するパス群が配線され、ケーブル１２０４には共有メモリ部とチャネルＩＦ部、ディスクＩＦ部を接続するパス群が配線される。
なお、図１１、図１２に示す例は、バックプレーンを２つとした例であるが、バックプレーンを３つ以上とし、バックプレーン間をケーブルで接続するようにしてもよい、
【００２２】
【発明の効果】
本発明によれば、セレクト論理を用いて多数の一対一接続アクセスパスを用いて構成する共有メモリ型のマルチプロセッサシステムを用いるディスク制御装置において、バックプレーン上の配線の密度を均一に近くでき、好適な配線を可能にすることができる。
【図面の簡単な説明】
【図１】本発明の実施例の実装の概略を示した図である。
【図２】従来の共通バス方式のシステムの概要を示す図である。
【図３】本発明が対象とするシステムの概要を示す図である。
【図４】本発明が対象とするキャッシュメモリアクセスにセレクタ論理部を設けたスターネット接続を用いたディスク制御装置において必要な接続パスの一例を表した図である。
【図５】図１に示す実装におけるバックプレーン上の各断面を通過する配線パス数を示す図である。
【図６】本発明におけるセレクト論理部をメモリ部の直近に配置する場合の実装の一例を示す図である。
【図７】図６に示す実装におけるバックプレーン上の各断面を通過する配線パス数を示す図である。
【図８】配線間隔とノイズ量の関係を表す図である。
【図９】配線長とノイズ量の関係を表す図である。
【図１０】セレクト論理部をバックプレーン上に直接実装する場合の構成の一例を示す図である。
【図１１】ディスク制御装置の各部が２つのバックプレーンに実装され、その間を接続する接続ケーブルのコネクタがバックプレーンに直接実装される場合のコネクタ実装配置の一例を示す図である。
【図１２】バックプレーンが２つ以上に分割される場合のバックプレーン間をケーブル接続する接続部がボード形状で提供される時のボードの実装配置の一例を示す図である。
【符号の説明】
１０１、６０１、１００１、１１１１、１１０１、１２０１、１２０２  バックプレーン
３０１  ホストコンピュータ
３０２  ディスク制御装置
３０３、４０１〜４０４  チャネルＩＦ部
３０４  磁気ディスク
３０５、４０５〜４０８  ディスクＩＦ部
３０６、４１０、４１６〜４１８  キャッシュメモリ部
３０８、４１２  セレクト論理部
４０９、４１５  共有メモリ
１１０７、１１０８、１２０３、１２０４  ケーブル
１１０２  ケーブルコネクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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