(57)【特許請求の範囲】
【請求項１】
マスクＲＯＭセルアレイ部のメモリセルトランジスタ上に形成された配線層でビット線を形成し、前記ビット線と前記ビット線の下層を接続するビアホールの有無によりデータを書き込む複数の配線層を有する半導体集積回路装置の製造方法であって、
前記配線層およびビアホールの製造工程に用いるマスクのうち、少なくとも１枚以上を変更することで、上層の配線層によりビット線を形成する、あるいは下層の配線層によりビット線を形成することが選択可能なことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記マスクＲＯＭセルアレイ部上で、下層の配線層でビット線を形成する場合、下層の配線層で形成するビット線とその上層の配線層とを接続するビアホールを形成しないマスクで製造し、下層の配線層で形成するビット線よりも上層の配線層は、上層の配線層でビット線を形成する際に用いるマスクを用いて製造することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記マスクＲＯＭセルアレイ部上で、下層の配線層でビット線を形成する場合、下層の配線層で形成するビット線よりも上層の単一あるいは複数の層のビアホールを形成しないマスクで製造し、下層の配線層で形成するビット線よりも上層の配線層は、上層の配線層でビット線を形成する際に用いるマスクを用いて製造することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項４】
前記マスクＲＯＭセルアレイ部上で、下層の配線層でビット線を形成する場合、下層の配線層で形成するビット線よりも上層はビアホールおよび配線層を形成しないマスクを用いて製造することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項５】
上層の配線層によりビット線を形成する際と、下層の配線層によりビット線を形成する際において、データを書き込むビアホールの製造工程に同一のマスクを用いることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項６】
上層の配線層によりビット線を形成する際と、下層の配線層によりビット線を形成する際において、ビット線の製造工程に同一のマスクを用いることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、製造工程でデータ書き込みを行うマスクＲＯＭを搭載した半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
図４は半導体集積回路装置を示すブロック図であり、任意の機能を有するブロックＡ、ブロックＢ及びブロックＣと、マスクＲＯＭとから構成されている。また本従来例では、半導体集積回路装置は５層のメタル配線層を有するものとする。
【０００３】
図５（ａ）は、図４の半導体集積回路装置を構成するマスクＲＯＭのメモリセルの平面図であり、図５（ｂ）は、図５（ａ）の鎖線Ｅ−Ｅにおける断面図である。
【０００４】
図５において、ＳＵＢは図４のマスクＲＯＭおよびブロックＡ〜Ｃが形成された半導体基板、ＧはメモリセルトランジスタであるＮチャネルトランジスタのゲート、ＤはＮチャネルトランジスタのドレイン、ＳはＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間絶縁層、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５はそれぞれの層間絶縁層Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５に形成されたビアホール、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は第１、第２、第３、第４、第５のメタル配線層であり、ここでは、Ｍ１、Ｍ２、Ｍ３、Ｍ４でパッドを形成し、Ｍ５でビット線を形成している。以下、Ｍ１、Ｍ２、Ｍ３、Ｍ４をパッド、Ｍ５をビット線ともいう。Ｕ−ＢＩＴ及びＢ−ＢＩＴは各々１ビットのメモリセル領域を示す。ドレインＤは、メタルのパッドＭ１、Ｍ２、Ｍ３、Ｍ４とビアホールＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５を介してビット線Ｍ５に接続されている。
【０００５】
以上のように構成された半導体集積回路装置におけるマスクＲＯＭのメモリセルについて説明する。
【０００６】
マスクＲＯＭは、ビット線に蓄積した電荷を各々のビットに設けたトランジスタを介して「放電する」，「放電しない」を記憶データの「０」，「１」に対応させるものであり、トランジスタを介して「放電する」，「放電しない」を製造段階でビット線と各々のビットのトランジスタを「接続する」，「接続しない」で決定される。
【０００７】
また、マスクＲＯＭは製造工程でデータ書き込みを行うため、半導体集積回路装置の仕様変更等によるデータ変更に短期間で対応することが市場から強く求められるため、マスクＲＯＭのメモリセルも半導体集積回路装置の他のブロックＡ，Ｂ，Ｃの配線層と同等な配線層で構成し、可能な限り上層で記憶データの書き込みを行う必要がある。
【０００８】
これらの条件を満たすため、図５に示すマスクＲＯＭのメモリセルは、図４の半導体集積回路装置の他のブロックＡ，Ｂ，Ｃと同じ５層の配線層Ｍ１〜Ｍ５を用いて構成し、最上層の５層目をビット線とし、ビット線Ｍ５とドレインＤを接続する最上層であるビアホールＶ５を製造工程で「形成する」,「形成しない」ことでビット線と各々のビットのトランジスタを「接続する」，「接続しない」状態を作り出し、各々記憶データの「０」，「１」に対応させる。
【０００９】
【発明が解決しようとする課題】
上記従来の半導体集積回路装置では、以下の問題を有している。
【００１０】
近年、半導体集積回路装置が多層化されていく中で、半導体集積回路装置におけるマスクＲＯＭのメモリセルも記憶データ変更時の製造ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）短縮のため、多層化して行く必要があり、多層化するに従ってメモリセルの製造工程が増加するため、不良を発生する確率が増加し半導体集積回路装置の歩留を低下させる要因になって来た。
【００１１】
本発明は、上記したような従来の半導体集積回路装置における問題点を解決するものであり、その目的は、マスクＲＯＭの記憶データ変更時の製造ＴＡＴの短縮が図れるとともに、製造の歩留を向上することのできる半導体集積回路装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の請求項１記載の半導体集積回路装置の製造方法は、マスクＲＯＭセルアレイ部のメモリセルトランジスタ上に形成された配線層でビット線を形成し、ビット線とビット線の下層を接続するビアホールの有無によりデータを書き込む複数の配線層を有する半導体集積回路装置の製造方法であって、配線層およびビアホールの製造工程に用いるマスクのうち、少なくとも１枚以上を変更することで、上層の配線層によりビット線を形成する、あるいは下層の配線層によりビット線を形成することが選択可能なことを特徴とする。
【００１３】
また、本発明の請求項２記載の半導体集積回路装置の製造方法は、請求項１記載の半導体集積回路装置の製造方法において、マスクＲＯＭセルアレイ部上で、下層の配線層でビット線を形成する場合、下層の配線層で形成するビット線とその上層の配線層とを接続するビアホールを形成しないマスクで製造し、下層の配線層で形成するビット線よりも上層の配線層は、上層の配線層でビット線を形成する際に用いるマスクを用いて製造することを特徴とする。
【００１４】
また、本発明の請求項３記載の半導体集積回路装置の製造方法は、請求項１記載の半導体集積回路装置の製造方法において、マスクＲＯＭセルアレイ部上で、下層の配線層でビット線を形成する場合、下層の配線層で形成するビット線よりも上層の単一あるいは複数の層のビアホールを形成しないマスクで製造し、下層の配線層で形成するビット線よりも上層の配線層は、上層の配線層でビット線を形成する際に用いるマスクを用いて製造することを特徴とする。
【００１５】
また、本発明の請求項４記載の半導体集積回路装置の製造方法は、請求項１記載の半導体集積回路装置の製造方法において、マスクＲＯＭセルアレイ部上で、下層の配線層でビット線を形成する場合、下層の配線層で形成するビット線よりも上層はビアホールおよび配線層を形成しないマスクを用いて製造することを特徴とする。
【００１６】
請求項１〜４記載の製造方法によれば、半導体集積回路装置のマスクＲＯＭに書き込まれるデータが頻繁に変更される初期製造時であるサンプル製造時は、ビット線を上層の配線層で形成し、そのすぐ下の絶縁層をデータ書き込み用ビアホールの形成層として半導体集積回路装置の製造ＴＡＴを短縮しながら、ＲＯＭデータが決定した後の量産時には、ビット線をより下層の配線層で形成し、そのすぐ下の絶縁層をデータ書き込み用ビアホールの形成層とすることで、メモリセルを構成するレイア数を削減し、メモリセルの製造工程数を削減することで、半導体集積回路装置の製造歩留を向上することができる。
【００１７】
また、本発明の請求項５記載の半導体集積回路装置の製造方法は、請求項１記載の半導体集積回路装置の製造方法において、上層の配線層によりビット線を形成する際と、下層の配線層によりビット線を形成する際において、データを書き込むビアホールの製造工程に同一のマスクを用いることを特徴とする。
【００１８】
これにより、サンプル製造時と量産時とでデータ書き込み用ビアホールについて異なるマスクレイアウトを作成する事無く、マスク演算で自動的に量産時に用いるマスクパターンを作成できる。
【００１９】
また、本発明の請求項６記載の半導体集積回路装置の製造方法は、請求項１記載の半導体集積回路装置の製造方法において、上層の配線層によりビット線を形成する際と、下層の配線層によりビット線を形成する際において、ビット線の製造工程に同一のマスクを用いることを特徴とする。
【００２０】
これにより、サンプル製造時と量産時とでビット線について異なるマスクレイアウトを作成する事無く、マスク演算で自動的に量産時に用いるマスクパターンを作成できる。
【００２１】
【発明の実施の形態】
従来例の場合も同様であるが、以下で述べる第１〜第３の実施の形態における半導体集積回路装置に搭載されるマスクＲＯＭは、複数のビット線と複数のワード線とが交差して配置され、ゲートがワード線に接続され、ソースが接地され、ドレインがビット線と接続または非接続されたメモリセルトランジスタが配置されている。ドレインとビット線との接続・非接続はデータ書き込み用のビアホールを形成・非形成することによる。そして、任意のビット線とワード線が選択されることにより、その交差点のメモリセルのデータがビット線を介して読み出されるものである。
【００２２】
（第１の実施の形態）
本実施の形態の半導体集積回路装置も、従来例と同様に図４のブロック図で示され、マスクＲＯＭ以外の回路部分であるブロックＡ〜Ｃは第１〜第５のメタル配線層Ｍ１〜Ｍ５を有する多層配線構造とする。
【００２３】
一般的に半導体集積回路装置はＲＯＭに書き込まれるデータが頻繁に変更される初期製造時すなわちサンプル製造時は製造数が少なく、データが決定した後の量産時は製造数が大きく増すため、本実施の形態では、データが頻繁に変更される初期製造時は従来例と同じ図５に示すメモリセル構造のマスクＲＯＭを備えた半導体集積回路装置を製造することで製造ＴＡＴを短縮し、データが決定後は図１に示すメモリセル構造のマスクＲＯＭを備えた半導体集積回路装置を製造することで歩留を向上できるようにしている。なお、従来例の場合は、サンプル製造時もＲＯＭデータを決定した後の量産時も同じ構成のものを製造していた。
【００２４】
図１（ａ）は、本実施の形態の半導体集積回路装置の量産時におけるマスクＲＯＭのメモリセルの平面図であり、図１（ｂ）は、図１（ａ）の鎖線Ａ−Ａにおける断面図である。
【００２５】
図１において、ＳＵＢは図４のマスクＲＯＭおよびブロックＡ〜Ｃが形成された半導体基板、ＧはメモリセルトランジスタであるＮチャネルトランジスタのゲート、ＤはＮチャネルトランジスタのドレイン、ＳはＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間絶縁層、Ｖ１は第１の層間絶縁層Ｚ１に形成されたビアホール、Ｍ１は第１のメタル配線層であり、ここでは、Ｍ１でビット線を形成している。以下、Ｍ１をビット線ともいう。Ｕ−ＢＩＴ及びＢ−ＢＩＴは各々１ビットのメモリセル領域を示す。
【００２６】
本実施の形態における図１に示すメモリセルへのデータ書き込みは、ビット線Ｍ１とドレインＤを接続するビアホールＶ１を製造工程で「形成する」，「形成しない」ことでビット線と各々のビットのトランジスタを「接続する」，「接続しない」状態を作り出し、各々記憶データの「０」，「１」に対応させる。
【００２７】
この図１の構成によれば、ビット線を第１のメタル配線層Ｍ１で構成し、そのすぐ下の層間絶縁層Ｚ１をデータ書き込み用のビアホールＶ１の形成層とすることで、メモリセルを構成するレイア数（層間絶縁層Ｚ２〜Ｚ５は含まない）を削減でき、メモリセルの製造工程数が削減できる。そのため不良を発生する確率を低減することができ、半導体集積回路装置の歩留を向上することができる。
【００２８】
また、この第１の実施の形態のマスクＲＯＭのメモリセルアレイ部分の作製（設計）では、サンプル製造時に用いたマスク（ＲＯＭデータを決定したときのマスク）を、量産時に用いるマスクに容易に変換することができ、この際のマスク演算は、Ｖ５＝Ｖ１、Ｍ５＝Ｍ１とマスクの演算上でレイア変換した後、ビアホールＶ２〜Ｖ５及びメタル配線層Ｍ２〜Ｍ５を消去する。この方法により、サンプル製造時と量産時とで異なるマスクレイアウトを作成する事無く、マスク演算で自動的に量産時に用いるマスクパターンを作成できる。
【００２９】
以上のように本実施の形態によれば、マスクＲＯＭに書き込まれるデータが頻繁に変更されるサンプル製造時は、図５に示されるようにビット線を最上層の第５のメタル配線層Ｍ５とし、そのすぐ下の層間絶縁層Ｚ５をデータ書き込み用のビアホールＶ５の形成層とすることで半導体集積回路装置の製造ＴＡＴを短縮することができ、ＲＯＭデータが決定した後の量産時には、ビット線を最下層の第１のメタル配線層Ｍ１とし、そのすぐ下の層間絶縁層Ｚ１をデータ書き込み用のビアホールＶ１の形成層とすることで、メモリセルを構成するレイア数を削減することでメモリセルの製造工程数を削減し、半導体集積回路装置の製造歩留を向上することができる。
【００３０】
（第２の実施の形態）
本実施の形態の半導体集積回路装置も、従来例と同様に図４のブロック図で示され、ブロックＡ〜Ｃは第１〜第５のメタル配線層Ｍ１〜Ｍ５を有する多層配線構造とする。
【００３１】
本実施の形態も第１の実施の形態同様、ＲＯＭに書き込まれるデータが頻繁に変更される初期製造時すなわちサンプル製造時は従来例と同じ図５に示すメモリセル構造のマスクＲＯＭを備えた半導体集積回路装置を製造することで製造ＴＡＴを短縮し、データが決定後は図２に示すメモリセル構造のマスクＲＯＭを備えた半導体集積回路装置を製造することで歩留を向上できるようにしている。
【００３２】
図２（ａ）は、本実施の形態の半導体集積回路装置の量産時におけるマスクＲＯＭのメモリセルの平面図であり、図２（ｂ）は、図２（ａ）の鎖線Ｂ−Ｂにおける断面図である。
【００３３】
図２において、ＳＵＢは図４のマスクＲＯＭおよびブロックＡ〜Ｃが形成された半導体基板、ＧはメモリセルトランジスタであるＮチャネルトランジスタのゲート、ＤはＮチャネルトランジスタのドレイン、ＳはＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間絶縁層、Ｖ１は第１の層間絶縁層Ｚ１に形成されたビアホール、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は第１、第２、第３、第４、第５のメタル配線層であり、ここでは、Ｍ１がビット線、Ｍ２、Ｍ３、Ｍ４、Ｍ５がメタルの配線である。Ｕ−ＢＩＴ及びＢ−ＢＩＴは各々１ビットのメモリセル領域を示す。
【００３４】
本実施の形態における図２に示すメモリセルへのデータ書き込みは、ビット線Ｍ１とドレインＤを接続するビアホールＶ１を製造工程で「形成する」，「形成しない」ことでビット線と各々のビットのトランジスタを「接続する」，「接続しない」状態を作り出し、各々記憶データの「０」，「１」に対応させる。
【００３５】
この図２の構成によれば、ビット線を第１のメタル配線層Ｍ１で構成し、そのすぐ下の層間絶縁層Ｚ１をデータ書き込み用のビアホールＶ１の形成層とすることで、メモリセルを構成するレイア数（層間絶縁層Ｚ２〜Ｚ５およびメタル配線層Ｍ２〜Ｍ５は含まない）を削減でき、メモリセルの製造工程数が削減できる。さらに、メタル配線Ｍ２〜Ｍ５を任意のパターンで配置することにより、図４におけるマスクＲＯＭと隣接する５層配線で形成されるブロックＢ、ブロックＣとの隣接部分で発生する層間絶縁層Ｚ１〜Ｚ５の段差を解消でき、前記隣接部分付近の配線層の断線などの不良を発生する確率を低減することができ、半導体集積回路装置の歩留を向上することができる。
【００３６】
（第３の実施の形態）
本実施の形態の半導体集積回路装置も、従来例と同様に図４のブロック図で示され、ブロックＡ〜Ｃは第１〜第５のメタル配線層Ｍ１〜Ｍ５を有する多層配線構造とする。
【００３７】
本実施の形態も第１の実施の形態同様、ＲＯＭに書き込まれるデータが頻繁に変更される初期製造時すなわちサンプル製造時は従来例と同じ図５に示すメモリセル構造のマスクＲＯＭを備えた半導体集積回路装置を製造することで製造ＴＡＴを短縮し、データが決定後は図３に示すメモリセル構造のマスクＲＯＭを備えた半導体集積回路装置を製造することで歩留を向上できるようにしている。
【００３８】
図３（ａ）は、本実施の形態の半導体集積回路装置の量産時におけるマスクＲＯＭのメモリセルの平面図であり、図３（ｂ）は、図３（ａ）の鎖線Ｃ−Ｃにおける断面図である。
【００３９】
図３において、ＳＵＢは図４のマスクＲＯＭおよびブロックＡ〜Ｃが形成された半導体基板、ＧはメモリセルトランジスタであるＮチャネルトランジスタのゲート、ＤはＮチャネルトランジスタのドレイン、ＳはＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間絶縁層、Ｖ１、Ｖ３、Ｖ４、Ｖ５はそれぞれの層間絶縁層Ｚ１、Ｚ３、Ｚ４、Ｚ５に形成されたビアホール、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は第１、第２、第３、第４、第５のメタル配線層であり、ここでは、Ｍ１がビット線、Ｍ２、Ｍ３、Ｍ４がメタルのパッド、Ｍ５がメタルの配線である。以下、Ｍ１をビット線、Ｍ２、Ｍ３、Ｍ４をパッド、Ｍ５を配線ともいう。Ｕ−ＢＩＴ及びＢ−ＢＩＴは各々１ビットのメモリセル領域を示す。
【００４０】
本実施の形態における図３に示すメモリセルへのデータ書き込みは、ビット線Ｍ１とドレインＤを接続するビアホールＶ１を製造工程で「形成する」，「形成しない」ことでビット線と各々のビットのトランジスタを「接続する」，「接続しない」状態を作り出し、各々記憶データの「０」，「１」に対応させる。
【００４１】
この図３の構成によれば、ビット線を第１のメタル配線層Ｍ１で構成し、そのすぐ下の層間絶縁層Ｚ１をデータ書き込み用のビアホールＶ１の形成層とすることで、メモリセルを構成するレイア数（層間絶縁層Ｚ２〜Ｚ５、ビアホールＶ３〜Ｖ５およびメタル配線層Ｍ２〜Ｍ５は含まない）を削減でき、メモリセルの製造工程数が削減できる。そのため不良を発生する確率を低減することができ、半導体集積回路装置の歩留を向上することができる。
【００４２】
また、この第３の実施の形態のマスクＲＯＭのメモリセルアレイ部分の作製（設計）では、サンプル製造時に用いたマスク（ＲＯＭデータを決定したときのマスク）を、量産時に用いるマスクに容易に変換することができ、この際のマスク演算は、Ｖ５＝Ｖ１、Ｍ５＝Ｍ１とマスクの演算上でレイア変換した後、ビアホールＶ２を消去する。この方法により、サンプル製造時と量産時とで異なるマスクレイアウトを作成する事無く、マスク演算で自動的に量産時に用いるマスクパターンを作成できる。
【００４３】
ここで、図３の量産時の構成において、ビット線Ｍ１より上層のビアホールＶ３〜Ｖ５およびパッドＭ２，Ｍ３，Ｍ４および配線Ｍ５は、機能的には不要なものとなる。
【００４４】
以上のように本実施の形態によれば、第１の実施の形態同様、マスクＲＯＭに書き込まれるデータが頻繁に変更されるサンプル製造時は、図５に示されるようにビット線を最上層の第５のメタル配線層Ｍ５とし、そのすぐ下の層間絶縁層Ｚ５をデータ書き込み用のビアホールＶ５の形成層とすることで半導体集積回路装置の製造ＴＡＴを短縮することができ、ＲＯＭデータが決定した後の量産時には、ビット線を最下層の第１のメタル配線層Ｍ１とし、そのすぐ下の層間絶縁層Ｚ１をデータ書き込み用のビアホールＶ１の形成層とすることで、メモリセルを構成するレイア数を削減することでメモリセルの製造工程数を削減し、半導体集積回路装置の製造歩留を向上することができる。
【００４５】
また、量産時のマスクは、サンプル製造時に用いたマスク（ＲＯＭデータを決定したときのマスク）に対し、メタル配線層Ｍ１、ビアホールＶ１,Ｖ２のみを変更するだけでよく、第１の実施の形態の場合よりも少ないマスク変更とすることができる。
【００４６】
なお、上記の第１，第２，第３の実施の形態では、量産時の場合に、ビット線を最下層の第１のメタル配線層Ｍ１で形成したが、これに限らず、サンプル製造時で用いる上層の配線層よりも下層の配線層でビット線を形成すればよく、そのビット線のすぐ下の層間絶縁層をＲＯＭデータ書き込み用のビアホールの形成層とすることができる。例えば、ビット線を第３のメタル配線層Ｍ３で形成する場合には、層間絶縁層Ｚ３にビット線（Ｍ３）とパッド（Ｍ２）とを接続するビアホールＶ３が形成・非形成されることによりデータが書き込まれる。第１，第２，第３の実施の形態のように、ビット線をより下側の配線層とすることで、メモリセルを構成するレイア数をより削減し、メモリセルの製造工程数をより削減し、半導体集積回路装置の製造歩留をより向上することができる。
【００４７】
また、上記の第１，第２，第３の実施の形態では、半導体集積回路装置のメタル配線層が５層の場合について説明したが、５層に限らず複数層の場合に、同様に適用することができる。
【００４８】
【発明の効果】
以上説明したように本発明によれば、半導体集積回路装置のマスクＲＯＭに書き込まれるデータが頻繁に変更されるサンプル製造時は、ビット線を上層の配線層で形成し、そのすぐ下の絶縁層をデータ書き込み用ビアホールの形成層として半導体集積回路装置の製造ＴＡＴを短縮しながら、ＲＯＭデータが決定した後の量産時には、ビット線をより下層の配線層で形成し、そのすぐ下の絶縁層をデータ書き込み用ビアホールの形成層とすることで、メモリセルを構成するレイア数を削減し、メモリセルの製造工程数を削減することで、半導体集積回路装置の製造歩留を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路装置の量産時におけるマスクＲＯＭのメモリセルの平面図及び断面図
【図２】本発明の第２の実施の形態の半導体集積回路装置の量産時におけるマスクＲＯＭのメモリセルの平面図及び断面図
【図３】本発明の第３の実施の形態の半導体集積回路装置の量産時におけるマスクＲＯＭのメモリセルの平面図及び断面図
【図４】半導体集積回路装置の構成図
【図５】従来の半導体集積回路装置のマスクＲＯＭのメモリセルの平面図及び断面図
【符号の説明】
ＳＵＢ  半導体基板
Ｄ  トランジスタのドレイン
Ｇ  トランジスタのゲート
Ｓ  トランジスタのソース
Ｍ１  第１のメタル配線層
Ｍ２  第２のメタル配線層
Ｍ３  第３のメタル配線層
Ｍ４  第４のメタル配線層
Ｍ５  第５のメタル配線層
Ｚ１  第１の層間絶縁層
Ｚ２  第２の層間絶縁層
Ｚ３  第３の層間絶縁層
Ｚ４  第４の層間絶縁層
Ｚ５  第５の層間絶縁層
Ｖ１  第１の層間絶縁層に形成されたビアホール
Ｖ２  第２の層間絶縁層に形成されたビアホール
Ｖ３  第３の層間絶縁層に形成されたビアホール
Ｖ４  第４の層間絶縁層に形成されたビアホール
Ｖ５  第５の層間絶縁層に形成されたビアホール
【図１】
0003913108.tif 000002
【図２】
0003913108.tif 000003
【図３】
0003913108.tif 000004
【図４】
0003913108.tif 000005
【図５】
0003913108.tif 000006