(57)【特許請求の範囲】
【請求項１】
実質的に縦続接続された複数の要素プロセッサを備える畳み込み積分演算装置であって、
前記複数の要素プロセッサそれぞれは、
第１の入力信号を入力し、その第１の入力信号に基づいて所定値を発生して、その所定値を出力する定数発生部と、
前記定数発生部から出力された前記所定値と第２の入力信号とを入力し、前記所定値と前記第２の入力信号とを乗算して、その乗算の結果である乗算値を出力する乗算器と、
前記乗算器から出力された前記乗算値と第３の入力信号とを入力し、前記乗算値と前記第３の入力信号とを加減算して、その加減算の結果である加減算値を出力する加減算器と、
前記加減算器から出力された前記加減算値を入力し保持して出力する第１のレジスタと、
を備え、
縦続接続された前段の要素プロセッサの前記第１のレジスタから出力された前記加減算値が、後段の要素プロセッサの前記加減算器に前記第３の入力信号として入力して、前記所定値と前記第２の入力信号との畳み込み積分を行うことを特徴とする畳み込み積分演算装置。
【請求項２】
前記複数の要素プロセッサそれぞれは、縦続接続された前段の要素プロセッサの前記第１のレジスタから出力された前記加減算値、および、自己の前記第１のレジスタから出力された加減算値を入力し、これらのうち何れか一方を選択して、前記加減算器に入力する前記第３の入力信号として出力するセレクタを更に備えることを特徴とする請求項１記載の畳み込み積分演算装置。
【請求項３】
前記複数の要素プロセッサそれぞれは、
前記第１の入力信号を入力し保持して出力する第２のレジスタと、前記第２の入力信号を入力し保持して出力する第３のレジスタと、前記第３の入力信号を入力し保持して出力する第４のレジスタと、を更に備え、
前記定数発生部が、前記第２のレジスタにより保持された前記第１の入力信号に基づいて所定値を発生して、その所定値を出力し、
前記乗算器が、前記定数発生部から出力された前記所定値と前記第３のレジスタにより保持された前記第２の入力信号とを乗算して、その乗算の結果である乗算値を出力し、
前記加減算器が、前記乗算器から出力された前記乗算値と前記第４のレジスタにより保持された前記第３の入力信号とを加減算して、その加減算の結果である加減算値を出力する、
ことを特徴とする請求項１記載の畳み込み積分演算装置。
【請求項４】
前記複数の要素プロセッサそれぞれは、前記定数発生部から発生される前記所定数を書き換え可能である、ことを特徴とする請求項１記載の畳み込み積分演算装置。
【請求項５】
前記第１および前記第２の入力信号を所定の遅延を与えて前記複数の要素プロセッサそれぞれに対して入力させるシフトレジスタを更に備える、ことを特徴とする請求項１記載の畳み込み積分演算装置。
【請求項６】
計算機ホログラムを作成するのに用いられる畳み込み積分演算装置であって、前記第１の入力信号は再生距離であり、前記定数発生部から出力される前記所定値は前記再生距離に応じた伝搬関数であり、前記第２の入力信号は輝度値であり、前記第３の入力信号および畳み込み積分の結果はホログラム時系列信号である、ことを特徴とする請求項１記載の畳み込み積分演算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、実時間で畳み込み積分演算を行う畳み込み積分演算装置に関し、特に、３次元物体像を再生する計算機ホログラムを作成する際の畳み込み積分演算を好適に行うことができる畳み込み積分演算装置に関するものである。
【０００２】
【従来の技術】
物体の３次元像の表示技術としてホログラフィ技術が注目されている。このホログラフィ技術は、物体の３次元情報を含むホログラムを作成するホログラム作成技術と、ホログラム作成技術によって記録された物体の３次元情報を読み出して物体の３次元像を表示するホログラフィ表示技術とから構成される。ホログラムは、実際の物体に可干渉光を照射して反射されて生じた物体光と参照光とを干渉させた結果生じる干渉パターンを撮像することで作成される。また、ホログラムは計算によっても作成することが可能である。計算により作成されるホログラムを計算機ホログラムと呼ぶ。そして、作成されたホログラムに照明光を照射することにより再生像が得られる。
【０００３】
計算によってホログラムを作成するホログラム作成装置としては、再生像の各輝点（再生点）ごとにホログラム面での球面波（ゾーンプレート）を計算し、これらの球面波をホログラム面で加算してホログラムを作成する装置が提案されている（以下、従来例１と呼ぶ）。また、高速フーリエ変換を利用し、再生物体を多数の平面物体によって構成されているものとして、各平面からホログラムまでの距離に応じた伝搬関数（ゾーンプレート）と各伝搬関数に対応した平面との畳み込み積分を実行し、ホログラム面で加算する装置が提案されている（以下、従来例２と呼ぶ）。
【０００４】
従来例１では、（ａ）一つの再生点からホログラム面上の全ての点（離散点）までの距離を計算し、（ｂ）その計算で得られた各距離を波長で除算し、（ｃ）各除算結果の小数点以下に円周率の２倍を乗算して、ホログラム面上の各離散点ごとの位相角を求め、（ｄ）各位相角の余弦で実数成分を、また、各位相角の正弦で虚数成分を計算し、（ｅ）各実数成分および各余弦成分と再生点の光の振幅に対応している輝度値とを乗算する。そして、以上の（ａ）〜（ｅ）の計算処理を各再生点ごとに行い、その後にホログラム面上の各離散点ごとに加算する。また、従来例２においても、伝搬関数の計算にあたって、従来例１と同様の計算を実行する。
【０００５】
このような計算機ホログラムは、ソフトウェアにより計算して作成することができるが、計算量が膨大であるので、作成に長時間を要する。一方、計算機ホログラムは、ハードウェアによっても作成することができる（例えば特開平１０−２６８７３９号公報を参照）。ソフトウェアによる場合と比較してハードウェアによる場合には作成に要する時間は比較的短い。図１２は、従来の畳み込み積分演算装置の構成図である。
【０００６】
この図に示すホログラム作成装置では、再生像上の再生点とホログラム面上の離散点との間の距離により異なる伝搬関数をその都度計算するのではなく、予め距離に応じた伝搬関数を計算しておいてメモリ１に記憶しておく。また、再生点の座標値（Ｘ，Ｙ，Ｚ）および輝度値Ｉがホログラム作成装置に外部より入力される。ここでは、Ｘ軸およびＹ軸それぞれがホログラム面に平行であるとする。２次元アドレス発生器２により発生され出力されたホログラム面上の２次元アドレス値と入力された座標値Ｚとがセレクタ３に入力して、セレクタ３により、２次元アドレス値と座標値Ｚとに応じた伝搬関数が、メモリ１に記憶されている伝搬関数のうちから選択される。セレクタ３により選択された伝搬関数と入力された輝度値Ｉとは乗算器４により乗算される。また、２次元アドレス発生器２から出力された２次元アドレス値と入力された座標値Ｘ，Ｙとは加減算器５に入力し、これらが加減算器５により加減算される。その加減算結果はホログラムメモリ６のアドレスとなる。このホログラムメモリ６は、ホログラム面上の位置に対応するアドレスを有している。そして、ホログラムメモリ６のそのアドレスに記憶されているデータと、乗算器４による乗算結果とは、加減算器７により加減算されて、その加減算結果がホログラムメモリ６のそのアドレスに更新記憶される。このようにして、伝搬関数と再生点の輝度値との畳み込み積分演算が行われ、その演算結果がホログラムメモリ６に記憶される。
【０００７】
【発明が解決しようとする課題】
図１２に示したハードウェア構成では、再生像上の全ての再生点について同様の処理が行われる。したがって、ホログラム作成に要する時間は再生点の数に比例する。そこで、ホログラム作成の更なる高速化が望まれ、その為に並列計算化を図ることも考えられる。しかし、ホログラムメモリ６と他の要素との接続が多重化し、交差または時分割多重化する必要があるので複雑な構成となる。
【０００８】
また、ホログラム作成の高速化を図る技術として、文献「波動信号処理、青木由直著、森北出版（１９８６）、ｐｐ．１５２〜１５５」に、パイプライン型ＦＩＲ（Finite Impulse Response）フィルタを用いて伝搬関数と再生点の輝度値との畳み込み積分演算を行う装置が記載されている。また、文献「ＶＬＳＩとディジタル信号処理、谷萩隆嗣他著、コロナ社（１９９７）、ｐｐ１６６〜１７５」には、シストリックアレイによるＦＩＲフィルタを用いて伝搬関数と再生点の輝度値との畳み込み積分演算を行う装置技術が記載されている。しかし、これらの文献に記載された技術では、伝搬関数が固定であることから、特定の距離に再生点が存在する場合のホログラムを作成することしかできず、多種の距離に再生点が存在する再生像を再生することができる計算機ホログラムを作成することができない。
【０００９】
本発明は、上記問題点を解消する為になされたものであり、多種の距離に再生点が存在する再生像を再生することができる計算機ホログラムを高速に作成することができる畳み込み積分演算装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る畳み込み積分演算装置は、実質的に縦続接続された複数の要素プロセッサを備える畳み込み積分演算装置であって、これら複数の要素プロセッサそれぞれは、(1) 第１の入力信号を入力し、その第１の入力信号に基づいて所定値を発生して、その所定値を出力する定数発生部と、(2) 定数発生部から出力された所定値と第２の入力信号とを入力し、所定値と第２の入力信号とを乗算して、その乗算の結果である乗算値を出力する乗算器と、(3) 乗算器から出力された乗算値と第３の入力信号とを入力し、乗算値と第３の入力信号とを加減算して、その加減算の結果である加減算値を出力する加減算器と、(4) 加減算器から出力された加減算値を入力し保持して出力する第１のレジスタと、を備え、縦続接続された前段の要素プロセッサの第１のレジスタから出力された加減算値が、後段の要素プロセッサの加減算器に第３の入力信号として入力して、所定値と第２の入力信号との畳み込み積分を行うことを特徴とする。
【００１１】
この畳み込み積分演算装置では、複数の要素プロセッサは、直接に又はシフトレジスタを介して縦続接続されている。各要素プロセッサでは、第１の入力信号に基づいて定数発生部から出力された所定値と第２の入力値とは乗算器により乗算される。その乗算値と第３の入力値とは加減算器により加減算され、その加減算値は最１のレジスタにより保持される。そして、縦続接続された前段の要素プロセッサの第１のレジスタから出力された加減算値は、後段の要素プロセッサの加減算器に第３の入力信号として入力する。このようにして、所定値と第２の入力信号との畳み込み積分を行う。しかも、本発明に係る畳み込み積分演算装置は、所定値が第１の入力信号に基づいて定数発生部から出力されるものであるので、多種の距離に再生点が存在する再生像を再生することができる計算機ホログラムを高速に作成することができる。
【００１２】
また、本発明に係る畳み込み積分演算装置における複数の要素プロセッサそれぞれは、縦続接続された前段の要素プロセッサの第１のレジスタから出力された加減算値、および、自己の第１のレジスタから出力された加減算値を入力し、これらのうち何れか一方を選択して、加減算器に入力する第３の入力信号として出力するセレクタを更に備えることを特徴とする。この場合には、各要素プロセッサにおける演算量を増加させることができ、したがって、要素プロセッサの個数を削減することができ、畳み込み積分演算装置は小型化される。
【００１３】
また、本発明に係る畳み込み積分演算装置における複数の要素プロセッサそれぞれは、第１の入力信号を入力し保持して出力する第２のレジスタと、第２の入力信号を入力し保持して出力する第３のレジスタと、第３の入力信号を入力し保持して出力する第４のレジスタと、を更に備え、定数発生部が、第２のレジスタにより保持された第１の入力信号に基づいて所定値を発生して、その所定値を出力し、乗算器が、定数発生部から出力された所定値と第３のレジスタにより保持された第２の入力信号とを乗算して、その乗算の結果である乗算値を出力し、加減算器が、乗算器から出力された乗算値と第４のレジスタにより保持された第３の入力信号とを加減算して、その加減算の結果である加減算値を出力する、ことを特徴とする。この場合には、第２のレジスタを介して第１の入力信号が各要素プロセッサに伝搬され、第３のレジスタを介して第２の入力信号が各要素プロセッサに伝搬されるので、各要素プロセッサの間の配線の長さを短くすることができ、ファンアウト数を少なくすることができるので、畳み込み積分演算装置は安定かつ高速な演算を行うことができる。
【００１４】
また、本発明に係る畳み込み積分演算装置における複数の要素プロセッサそれぞれは、定数発生部から発生される所定数を書き換え可能である、ことを特徴とする。この場合には、定数発生部は、例えばＳＲＡＭで構成され、所定数を初期化あるいは書き換えを行うことができる。
【００１５】
また、本発明に係る畳み込み積分演算装置は、第１および第２の入力信号を所定の遅延を与えて複数の要素プロセッサそれぞれに対して入力させるシフトレジスタを更に備える、ことを特徴とする。この場合には、各要素プロセッサから出力される信号のファンアウト数を少なくすることができるので、畳み込み積分演算装置は安定かつ高速な演算を行うことができる。
【００１６】
なお、本発明に係る畳み込み積分演算装置は、計算機ホログラムを作成するのに好適に用いられる。その場合、第１の入力信号は、再生点とホログラム面との間の距離である再生距離であり、定数発生部から出力される所定値は、再生距離に応じた伝搬関数であり、第２の入力信号は輝度値であり、第３の入力信号および畳み込み積分の結果はホログラム時系列信号である。
【００１７】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、以下では、ホログラム面に平行な方向にＸ軸およびＹ軸をとり、ホログラム面に垂直な方向にＺ軸をとる。
【００１８】
（第１の実施形態）
先ず、本発明に係る畳み込み積分演算装置の第１の実施形態について説明する。図１は、第１の実施形態に係る畳み込み積分演算装置の構成図である。本実施形態に係る畳み込み積分演算装置は、カウンタ１０、メモリ２０，３０、要素プロセッサＰＥ0,0〜ＰＥn,m、シフトレジスタＳＲ1〜ＳＲnおよびＤ／Ａ変換器４０を備えて構成される。これらのうちカウンタ１０、メモリ２０，３０、要素プロセッサＰＥ0,0〜ＰＥn,mおよびシフトレジスタＳＲ1〜ＳＲnは、共通のピクセルクロック信号ＰＣＬＫに同期して動作する。
【００１９】
カウンタ１０は、クロック信号ＰＣＬＫを入力し、そのパルスを計数して、その計数値を座標値Ｘ，Ｙとして出力する。メモリ２０は、各座標値Ｘ，Ｙに対応する輝度値Ｉが予め記憶されており、カウンタ１０から出力された座標値Ｘ，Ｙをアドレスとして入力し、そのアドレスに記憶されているデータを輝度値Ｉとして出力する。また、メモリ３０は、各座標値Ｘ，Ｙに対応する座標値Ｚが予め記憶されており、カウンタ１０から出力された座標値Ｘ，Ｙをアドレスとして入力し、そのアドレスに記憶されているデータを座標値Ｚとして出力する。これら座標値（Ｘ，Ｙ，Ｚ）は再生点の座標値を表している。クロック信号ＰＣＬＫ、メモリ２０から出力された輝度値Ｉ、および、メモリ３０から出力された座標値Ｚは、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）に同時に入力される。
【００２０】
（（ｎ＋１）×（ｍ＋１））個の要素プロセッサＰＥは互いに同様の構成である。（ｍ＋１）個の要素プロセッサＰＥが縦続接続されて１列とされ、全体で（ｎ＋１）列の構成とされ、そして、列と列との間にシフトレジスタＳＲが挿入されて、これらが縦続接続されている。各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）は、ホログラム面上の（（ｎ＋１）×（ｍ＋１））個の各離散点に対応している。なお、ホログラム面上の離散点が水平方向にＨで、垂直方向にＶであるとする。この場合、各シフトレジスタＳＲj（ｊ＝１〜ｎ）は、（Ｈ−（ｍ＋１））段のシフトレジスタである。
【００２１】
図２は、要素プロセッサＰＥの構成図である。この要素プロセッサＰＥは、メモリ（定数発生部）９１、乗算器９２、加減算器９３およびレジスタ９４を備える。メモリ９１は、各座標値Ｚに対応する伝搬関数が記憶されており、メモリ３０から出力された座標値Ｚをアドレスとして入力し、そのアドレスに記憶されているデータを伝搬関数として出力する。乗算器９２は、メモリ９１から出力された伝搬関数と、メモリ２０から出力された輝度値Ｉとを入力し、これら伝搬関数と輝度値Ｉとを乗算して、その乗算の結果である乗算値を出力する。加減算器９３は、乗算器９２から出力された乗算値と、前段の要素プロセッサＰＥまたはシフトレジスタＳＲから出力されて到達したホログラム時系列信号ＰＤｉｎとを入力し、これら乗算値とホログラム時系列信号ＰＤｉｎとを加減算して、その加減算の結果である加減算値を出力する。レジスタ９４は、クロック信号ＰＣＬＫの立上りエッジ時刻に加減算器９３から出力されている加減算値を入力して保持し、後段の要素プロセッサＰＥまたはシフトレジスタＳＲへホログラム時系列信号ＰＤｏｕｔとして出力する。
【００２２】
各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）および各シフトレジスタＳＲj（ｊ＝１〜ｎ）は、ホログラム時系列信号を介して縦続接続されている。すなわち、（ｍ＋１）個の要素プロセッサからなる各列それぞれにおいて、要素プロセッサＰＥj,i-1から出力されたホログラム時系列信号ＰＤｏｕｔは、その後段にある要素プロセッサＰＥj,iにホログラム時系列信号ＰＤｉｎとして入力する（ｊ＝０〜ｎ、ｉ＝１〜ｍ）。各列の最終段の要素プロセッサＰＥjー1,mから出力されたホログラム時系列信号ＰＤｏｕｔは、シフトレジスタＳＲjを経て、次列の初段の要素プロセッサＰＥj,0にホログラム時系列信号ＰＤｉｎとして入力する（ｊ＝１〜ｎ）。なお、要素プロセッサＰＥ00は、ホログラム時系列信号ＰＤｉｎとして値０を入力する。要素プロセッサＰＥn,mは、ホログラム時系列信号として畳み込み積分演算の結果を出力する。そして、Ｄ／Ａ変換器４０は、その畳み込み積分演算の結果の値（デジタル値）を入力し、アナログ値に変換して出力する。
【００２３】
なお、要素プロセッサＰＥは、図２におけるメモリ９１および乗算器９２に替えて、図３に示すように、各輝度値Ｉおよび各座標値Ｚに応じたデータを予め記憶しているメモリ９５を備えてもよい。このメモリ８５は、輝度値Ｉおよび座標値Ｚをアドレスとして入力し、そのアドレスに記憶されているデータを輝度値と伝搬関数との乗算値として出力する。
【００２４】
各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）のメモリ９１に格納されている伝搬関数は、その要素プロセッサが対応しているホログラム面上の離散的位置に応じて各座標値Ｚごとの値が格納されている。したがって、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）は、輝度値Ｉと座標値Ｚに応じた伝搬関数とを乗算器９２により乗算し、その乗算結果とホログラム時系列信号ＰＤｉｎとを加減算器９３により加減算して、その加減算の結果である加減算値をレジスタ９４からクロック信号に同期して出力する。すなわち、クロック信号の１周期の期間に、１つの再生点に対応した伝搬関数と輝度値との積が一度に加算され、高速に畳み込み積分演算を行うことができる。また、再生点の数は、メモリ２０および３０それぞれのアドレス数を上限とするのみであって、計算時間とは無関係であり、畳み込み積分演算は画面走査時間内に終了する。
【００２５】
次に、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）のメモリ９１に格納される伝搬関数について詳細に説明する。以下の説明を簡単にするために、再生点とホログラム面との間の距離Ｌｏを、再生時に用いる照明光の波長λの整数倍と近似する。ホログラム面でのゾーンプレートの中心からの半径距離をｒとすると、ゾーンプレートの第ｋ次明部となる距離ｒｂ(Lo,k)は、
ｒｂ(Lo,k)＝（2・Lo・k・λ＋k2・λ2）1/2   …(1)
であり、第ｋ次暗部となる距離ｒｄ(Lo,k)は、
ｒｄ(Lo,k)＝（2・Lo・(k+0.5)・λ＋(k+0.5)2・λ2）1/2   …(2)
である。
【００２６】
ホログラム面における離散的位置の間隔がＰであるとすると、ゾーンプレートが解像可能であるための条件は、
ｒｄ(Lo,k)−ｒｂ(Lo,k)＞Ｐ    …(3)
である。これより、解像可能なゾーンプレートの明部の最大次数ｋ＝ｋｍａｘを求める。また、加増可能なゾーンプレートの明部の最大半径はｒｂ(Lo,kmax)となる。この明部の最大半径ｒｂ(Lo,kmax)は物理量であるから、ホログラム面における離散的位置の間隔（画素のピッチ）Ｐで除算して、ホログラム面上での格子点距離ｒ(Lo)を
ｒ(Lo)＝ｒｂ(Lo,kmax)／Ｐ    …(4)
なる式で求める。
【００２７】
距離Ｌｏに対応したホログラム面での伝搬関数を以下のようにして求める。ｘ，ｙをホログラム面上の格子点座標番号とし、ｘ，ｙそれぞれの値を例えば−２５４から＋２５５までの整数であるとする。再生点とホログラム面上の１点（P・X, P・Y）との間の距離Ｌ(X,Y、Lo)は、
Ｌ(X,Y,Lo)＝（P2・X2＋P2・Y2＋Lo2）1/2   …(5)
なる式で表される。また、この距離Ｌ(X,Y、Lo)に対応する位相ｐｈｓ(X,Y,Lo)は、
ｐｈｓ(X,Y,Lo)＝2π[L(X,Y,Lo)／λ−(int)(L(X,Y,Lo)／λ)]    …(6)となる。ここで、int は、小数部を切り捨てて整数化する演算記号である。
【００２８】
そして、伝搬関数Ｚｐ(X,Y,Lo)を複素数として表す場合には、実数成分を
Ｚｐ(X,Y,Lo)＝[1／L(X,Y,Lo)]・cos[phs(X,Y,Lo)]    …(7)
なる式で求め、虚数成分を、
Ｚｐ(X,Y,Lo)＝[1／L(X,Y,Lo)]・sin[phs(X,Y,Lo)]    …(8)
なる式で求める。なお、伝搬関数Ｚｐ(X,Y,Lo)を実数として表す場合には(7)式のみ計算すればよい。また、ホログラム面上でのゾーンプレートの最大半径ｒ(Lo)を考慮して、
(X2＋Y2)1/2＞ｒ(Lo)でＺｐ(X,Y,Lo)＝０    …(9)
としてもよい。また、(7)式および(8)式それぞれで、cos関数やsin関数の係数である 1／L(X,Y,Lo) を省略してもよいし、ホログラムの表示に用いられる２次元空間光変調素子の変調伝達関数（ＭＴＦ: Modulation Transfer Function）に応じてcos関数やsin関数の係数を適宜変更してもよい。
【００２９】
以上のようにして求められた伝搬関数Ｚｐを要素プロセッサＰＥのメモリ９１に格納する。このとき、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）は、ホログラム面上の離散的な各位置すなわち座標値Ｘ，Ｙに既に対応しているので、距離Ｌｏの各値に対応する伝搬関数のみをメモリ９１に格納すればよい。つまり、メモリ９１は、距離Ｌｏのみをアドレスとして入力して、格納されている伝搬定数のうち該アドレスに記憶されている伝搬関数を出力する。また、正常に畳み込み積分演算を行う為には、各要素プロセッサＰＥの位置関係とホログラム面上の離散的位置の関係とが、Ｘ軸およびＹ軸それぞれの方向に関して反対になるようにする。具体的には、整数ｎ，ｍそれぞれを偶数とすると、要素プロセッサＰＥj,iのメモリ９１には伝搬関数Ｚｐ(n/2−j, m/2−i, Lo)を格納する（ｊ＝０〜ｎ、ｉ＝０〜ｍ）。
【００３０】
メモリ２０に輝度値Ｉを格納する際およびメモリ３０に座標値Ｚを格納する際には以下のようにする。すなわち、ホログラム時系列信号に伝搬関数の中心成分が得られるようにするために、遅延を考慮して、行方向には−ｎ／２だけシフトし、且つ、列方向には−ｍ／２だけシフトして、各要素プロセッサＰＥのメモリ２０および３０それぞれにデータを格納しておく。また、ホログラム面での伝搬関数の折り返しの発生を防止するために、要素プロセッサＰＥj,i（Ｖ−（ｎ＋１）≦ｊ≦Ｖ−１、または、Ｈ−（ｍ＋１）≦ｉ≦Ｈ−１）のメモリ２０および３０それぞれのデータとして０を格納しておく。
【００３１】
次に実施例について説明する。この実施例は、以上のようにして作成されたホログラムを用いて再生像を再生し表示する際に、ホログラムを２次元空間光変調素子に書き込んで、この２次元空間光変調素子に照明光を照射してレンズを介して表示するものである。
【００３２】
再生距離Ｌｏを０ｍｍから１２７．５ｍｍまでの０．５ｍｍ刻みとして、各距離Ｌｏに対応して伝搬関数を２５６種類用意した。再生時の照明光の波長λを０．６３２８μｍとした。画素ピッチＰが２６μｍであって画素数が１０２４×７６８の２次元空間光変調素子を、焦点距離１２ｃｍのレンズの直前に配置した。また、伝搬関数として余弦波ゾーンプレート半分とし、その伝搬関数の最大半径を考慮して、要素プロセッＰＥの数を１２８×６４とした。
【００３３】
メモリ２０，３０から出力される輝度値Ｉおよび座標値Ｚそれぞれを８ビットデータとした。各要素プロセッサＰＥのメモリ９１から出力される伝搬関数を８ビットデータとし、乗算器９２から出力される乗算値を１６ビットデータとした。加減算器９２に入力するホログラム時系列信号ＰＤｉｎを３２ビットデータとし、レジスタ９４から出力されるホログラム時系列信号ＰＤｏｕｔを３２ビットデータとした。なお、回路規模と再生点数とを間引くことを考慮すれば、乗算器９２から出力される乗算値を８ビットデータとし、ホログラム時系列信号ＰＤｏｕｔ，ＰＤｉｎを１６ビットデータとしてもよい。
【００３４】
以上のような構成の畳み込み積分演算装置をゲートアレイで実現した。各要素プロセッサＰＥの回路規模は１万ゲート程度であり、４００万ゲートのゲートアレイ素子に、他の周辺回路を含めて３００個程度の要素プロセッサを集積することができた。このようなゲートアレイ素子を３０個程度用いて、実時間で計算機ホログラムを作成することができる畳み込み積分演算装置を構成した。
【００３５】
なお、振幅および位相の双方を制御することができる２次元空間光変調素子を用いる場合には、図１に示した構成のうち要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）およびシフトレジスタＳＲj（ｊ＝１〜ｎ）を２組設け、一方の組で余弦のホログラム時系列信号を発生させ、他方の組で正弦のホログラム時系列信号を発生させて、ルックアップテーブルを用いて振幅および位相のホログラム時系列信号に変換すればよい。
【００３６】
（第２の実施形態）
次に、本発明に係る畳み込み積分演算装置の第２の実施形態について説明する。前述した第１の実施形態では、メモリ２０，３０から出力された輝度値Ｉおよび座標値Ｚそれぞれが全ての要素プロセッサＰＥに同時に入力することから、要素プロセッサＰＥの数が多い場合に、ファンアウト数が多くなり、安定かつ高速な動作を行う上で支障が生じることも考えられる。本実施形態では、ファンアウト数を削減して、このような問題を解決するものである。
【００３７】
図４は、第２の実施形態に係る畳み込み積分演算装置の構成図である。本実施形態に係る畳み込み積分演算装置は、カウンタ１０、メモリ２０，３０、要素プロセッサＰＥ0,0〜ＰＥn,m、シフトレジスタＳＲ1〜ＳＲn、ｎ段シフトレジスタＳＲおよびＤ／Ａ変換器４０を備えて構成される。これらのうちカウンタ１０、メモリ２０，３０、要素プロセッサＰＥ0,0〜ＰＥn,m、シフトレジスタＳＲ1〜ＳＲnおよびｎ段シフトレジスタＳＲは、共通のピクセルクロック信号ＰＣＬＫに同期して動作する。カウンタ１０、メモリ２０，３０、要素プロセッサＰＥ0,0〜ＰＥn,mおよびＤ／Ａ変換器４０それぞれは、第１の実施形態の場合と同様のものである。
【００３８】
ｎ段シフトレジスタＳＲは、メモリ２０から出力された輝度値Ｉおよびメモリ３０から出力された座標値Ｚそれぞれを入力して、これら輝度値Ｉおよび座標値Ｚをクロック信号ＰＣＬＫの１〜ｎ周期それぞれ遅らせて出力する。要素プロセッサＰＥj,i（ｊ＝０〜ｎ−１、ｉ＝０〜ｍ）それぞれは、メモリ２０，３０から出力された輝度値Ｉおよび座標値Ｚがクロック信号ＰＣＬＫの（ｎ−ｊ）周期分だけｎ段シフトレジスタＳＲにより遅延されたものを入力する。要素プロセッサＰＥn,i（ｉ＝０〜ｍ）それぞれは、メモリ２０，３０から出力された輝度値Ｉおよび座標値Ｚを直接に入力する。
【００３９】
このように要素プロセッサＰＥj,iへの輝度値Ｉおよび座標値Ｚの入力タイミングが列番号ｊによりクロック信号ＰＣＬＫの１周期ずつ異なることから、本実施形態におけるシフトレジスタＳＲj（ｊ＝１〜ｎ）は、（Ｈ−（ｍ＋１）−１）段のシフトレジスタとなる。
【００４０】
本実施形態に係る畳み込み積分演算装置の動作は、第１の実施形態の動作と同様であるので、説明を省略する。
【００４１】
（第３の実施形態）
次に、本発明に係る畳み込み積分演算装置の第３の実施形態について説明する。本実施形態に係る畳み込み積分演算装置は、前述した第１および第２の実施形態と比べて、総演算量を減少させることなく、要素プロセッサの個数を削減して、回路規模を小さくすることができるものである。なお、以下では、ホログラム時系列信号の１転送時間内に４回の演算を行い、整数ｍを４の倍数であるして、（（ｎ＋１）×ｍ／４）個の要素プロセッサを備える場合について説明する。
【００４２】
図５は、第３の実施形態に係る畳み込み積分演算装置の構成図である。本実施形態に係る畳み込み積分演算装置は、カウンタ１０、メモリ２０，３０、要素プロセッサＰＥ0,0〜ＰＥn,m、シフトレジスタＳＲ1〜ＳＲn、１／４カウンタ５０、ｍ／４段シフトレジスタ６１，７１、２ｍ／４段シフトレジスタ６２，７２、３ｍ／４段シフトレジスタ６３，７３、セレクタ６４，７４およびＤ／Ａ変換器４０を備えて構成される。これらのうちカウンタ１０、メモリ２０，３０およびＤ／Ａ変換器４０それぞれは、第１の実施形態の場合と同様のものである。
【００４３】
１／４カウンタ５０は、システムクロック信号ＳＣＬＫのパルスを計数する２ビットカウンタであり、その２ビットのデコード出力ＬＣを出力するとともに、システムクロック信号ＳＣＬＫが４分周されたリップルキャリー信号をピクセルクロック信号ＳＰとして出力する。このピクセルクロック信号ＳＰは、デューティ比が１／４であり、カウンタ１０、ｍ／４段シフトレジスタ６１，７１、２ｍ／４段シフトレジスタ６２，７２、３ｍ／４段シフトレジスタ６３，７３、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ／４−１）および各シフトレジスタＳＲj（ｊ＝０〜ｎ）に供給される。
【００４４】
ｍ／４段シフトレジスタ６１は、メモリ２０から出力された輝度値Ｉを、ピクセルクロック信号ＳＰのｍ／４周期分だけ遅延させて出力する。２ｍ／４段シフトレジスタ６２は、メモリ２０から出力された輝度値Ｉを、ピクセルクロック信号ＳＰの２ｍ／４周期分だけ遅延させて出力する。また、３ｍ／４段シフトレジスタ６３は、メモリ２０から出力された輝度値Ｉを、ピクセルクロック信号ＳＰの３ｍ／４周期分だけ遅延させて出力する。そして、セレクタ６４は、１／４カウンタ５０から出力されてデコード信号ＬＣに基づいて、メモリ２０から出力された輝度値Ｉ、ピクセルクロック信号ＳＰのｍ／４周期分だけ遅延された輝度値Ｉ、ピクセルクロック信号ＳＰの２ｍ／４周期分だけ遅延された輝度値Ｉ、および、ピクセルクロック信号ＳＰの３ｍ／４周期分だけ遅延された輝度値Ｉそれぞれを、順次に選択して出力する。
【００４５】
同様にｍ／４段シフトレジスタ７１は、メモリ３０から出力された座標値Ｚを、ピクセルクロック信号ＳＰのｍ／４周期分だけ遅延させて出力する。２ｍ／４段シフトレジスタ７２は、メモリ３０から出力された座標値Ｚを、ピクセルクロック信号ＳＰの２ｍ／４周期分だけ遅延させて出力する。また、３ｍ／４段シフトレジスタ７３は、メモリ３０から出力された座標値Ｚを、ピクセルクロック信号ＳＰの３ｍ／４周期分だけ遅延させて出力する。そして、セレクタ７４は、１／４カウンタ５０から出力されてデコード信号ＬＣに基づいて、メモリ３０から出力された座標値Ｚ、ピクセルクロック信号ＳＰのｍ／４周期分だけ遅延された座標値Ｚ、ピクセルクロック信号ＳＰの２ｍ／４周期分だけ遅延された座標値Ｚ、および、ピクセルクロック信号ＳＰの３ｍ／４周期分だけ遅延された座標値Ｚそれぞれを、順次に選択して出力する。
【００４６】
システムクロック信号ＳＣＬＫ、１／４カウンタ５０から出力されたピクセルクロック信号ＳＰおよびデコード信号ＬＣ、セレクタ６４から出力された輝度値Ｉ、および、セレクタ７４から出力された座標値Ｚは、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ／４−１）に同時に入力される。
【００４７】
（（ｎ＋１）×ｍ／４）個の要素プロセッサＰＥは互いに同様の構成である。ｍ／４個の要素プロセッサＰＥが縦続接続されて１列とされ、全体で（ｎ＋１）列の構成とされ、そして、列と列との間にシフトレジスタＳＲが挿入されて、これらが縦続接続されている。なお、ホログラム面上の離散点が水平方向にＨで、垂直方向にＶであるとする。この場合、各シフトレジスタＳＲj（ｊ＝１〜ｎ）は、（Ｈ−ｍ／４）段のシフトレジスタである。
【００４８】
図６は、要素プロセッサＰＥの構成図である。この要素プロセッサＰＥは、メモリ（定数発生部）１９１、乗算器１９２、加減算器１９３、レジスタ１９４およびセレクタ１９５を備える。メモリ１９１は、各座標値Ｚおよびデコード信号ＬＣの各値に対応する伝搬関数が記憶されており、セレクタ６４から出力された座標値Ｚおよび１／４カウンタ５０から出力されたデコード信号ＬＣをアドレスとして入力し、そのアドレスに記憶されているデータを伝搬関数として出力する。乗算器１９２は、メモリ１９１から出力された伝搬関数と、セレクタ７４から出力された輝度値Ｉとを入力し、これら伝搬関数と輝度値Ｉとを乗算して、その乗算の結果である乗算値を出力する。加減算器１９３は、乗算器１９２から出力された乗算値と、セレクタ１９５から出力されたデータとを入力し、これらを加減算して、その加減算の結果である加減算値を出力する。レジスタ１９４は、システムクロック信号ＳＣＬＫの立上りエッジ時刻に加減算器１９３から出力されている加減算値を入力して保持し、後段の要素プロセッサＰＥまたはシフトレジスタＳＲへホログラム時系列信号ＰＤｏｕｔとして出力する。
【００４９】
セレクタ１９５は、前段の要素プロセッサＰＥまたはシフトレジスタＳＲから出力されて到達したホログラム時系列信号ＰＤｉｎと、レジスタ１９４から出力されたホログラム時系列信号ＰＤｏｕｔと、１／４カウンタ５０から出力されたピクセルクロック信号ＳＰとを入力する。そして、セレクタ１９５は、ピクセルクロック信号ＳＰがアクティブであるときには、前段の要素プロセッサＰＥまたはシフトレジスタＳＲから出力されて到達したホログラム時系列信号ＰＤｉｎを出力し、そうでないときには、レジスタ１９４から出力されたホログラム時系列信号ＰＤｏｕｔを選択して出力する。
【００５０】
各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ／４−１）および各シフトレジスタＳＲj（ｊ＝１〜ｎ）は、ホログラム時系列信号を介して縦続接続されている。すなわち、ｍ／４個の要素プロセッサからなる各列それぞれにおいて、要素プロセッサＰＥj,i-1から出力されたホログラム時系列信号ＰＤｏｕｔは、その後段にある要素プロセッサＰＥj,iにホログラム時系列信号ＰＤｉｎとして入力する（ｊ＝０〜ｎ、ｉ＝１〜ｍ／４−１）。各列の最終段の要素プロセッサＰＥjー1,m/4ー1から出力されたホログラム時系列信号ＰＤｏｕｔは、シフトレジスタＳＲjを経て、次列の初段の要素プロセッサＰＥj,0にホログラム時系列信号ＰＤｉｎとして入力する（ｊ＝１〜ｎ）。なお、要素プロセッサＰＥ00は、ホログラム時系列信号ＰＤｉｎとして値０を入力する。要素プロセッサＰＥn,m/4-1は、ホログラム時系列信号として畳み込み積分演算の結果を出力する。そして、Ｄ／Ａ変換器４０は、その畳み込み積分演算の結果の値（デジタル値）を入力し、アナログ値に変換して出力する。
【００５１】
本実施形態に係る畳み込み積分演算装置は以下のように動作する。システムクロック信号ＳＣＬＫに同期して、各要素プロセッサＰＥは、入力したホログラム時系列信号ＰＤｉｎと伝搬関数とを加減算し、その加減算の結果をレジスタ１９４に保持する。システムクロック信号ＳＣＬＫのパルスは、ホログラム時系列信号の１転送時間内に４回発生する。
【００５２】
ホログラム時系列信号の１転送時間内の最初の１／４の時間では、ピクセル信号ＳＰがアクティブとなる。これにより、前段の要素プロセッサＰＥまたはシフトレジスタＳＲから出力されて到達したホログラム時系列信号ＰＤｉｎが、各要素プロセッサＰＥのセレクタ１９５により選択され出力される。このホログラム時系列信号ＰＤｉｎは加減算器１９３に入力する。１／４カウンタ５０から出力されたデコード信号ＬＣに基づいて、遅延されていない輝度値Ｉおよび座標値Ｚが、セレクタ６４，７４から出力される。各要素プロセッサＰＥのメモリ１９１からは、座標値Ｚおよびデコード信号ＬＣに基づいて、これらに対応する伝搬関数が出力される。この伝搬関数と輝度値Ｉとが乗算器１９２により乗算され、その乗算結果は加減算器１９３に入力する。そして、この乗算結果とホログラム時系列信号ＰＤｉｎとが加減算器１９３により加減算され、その結果はレジスタ１９４に入力し保持され出力される。デコード信号ＬＣによって列方向に４分割された伝搬関数がメモリ１９１に格納されており、ホログラム時系列信号の１転送時間内の最初の１／４の時間であることをデコード信号ＬＣが示していることから、伝搬関数の列方向の３ｍ／４からｍ−１までであって且つその要素プロセッサＰＥの位置に対応した伝搬関数がメモリ１９１から出力される。したがって、ホログラム時系列信号の１転送時間内の最初の１／４の時間に、全体の伝搬関数のうちの１／４が累積加算されることになる。
【００５３】
続いて、ホログラム時系列信号の１転送時間内の２番目の１／４の時間では、ピクセル信号ＳＰがアクティブではない。これにより、各要素プロセッサＰＥにおいて、レジスタ１９４から出力されたホログラム時系列信号ＰＤがセレクタ１９５により選択され出力される。このホログラム時系列信号ＰＤは加減算器１９３に入力する。１／４カウンタ５０から出力されたデコード信号ＬＣに基づいて、ピクセルクロック信号ＳＰのｍ／４周期分だけ遅延された輝度値Ｉおよび座標値Ｚが、セレクタ６４，７４から出力される。各要素プロセッサＰＥのメモリ１９１からは、座標値Ｚおよびデコード信号ＬＣに基づいて、これらに対応する伝搬関数が出力される。この伝搬関数と輝度値Ｉとが乗算器１９２により乗算され、その乗算結果は加減算器１９３に入力する。そして、この乗算結果とホログラム時系列信号ＰＤとが加減算器１９３により加減算され、その結果はレジスタ１９４に入力し保持され出力される。ホログラム時系列信号の１転送時間内の２番目の１／４の時間であることをデコード信号ＬＣが示していることから、伝搬関数の列方向の２ｍ／４から３ｍ／４−１までであって且つその要素プロセッサＰＥの位置に対応した伝搬関数がメモリ１９１から出力される。したがって、ホログラム時系列信号の１転送時間内の２番目の１／４の時間に、全体の伝搬関数のうちの次の１／４が累積加算されることになる。
【００５４】
以下同様にして、ホログラム時系列信号の１転送時間内の３番目の１／４の時間では、ピクセル信号ＳＰがアクティブではなく、伝搬関数の列方向のｍ／４から２ｍ／４−１までであって且つその要素プロセッサＰＥの位置に対応した伝搬関数がメモリ１９１から出力され、全体の伝搬関数のうちの次の１／４が累積加算される。また、ホログラム時系列信号の１転送時間内の最後の１／４の時間では、ピクセル信号ＳＰがアクティブではなく、伝搬関数の列方向の０からｍ／４−１までであって且つその要素プロセッサＰＥの位置に対応した伝搬関数がメモリ１９１から出力され、全体の伝搬関数のうちの次の１／４が累積加算される。
【００５５】
以上のようにして、或る１つの再生点の座標値Ｘ，Ｙが定まると、直ちに、全体の伝搬関数のうちの１／４の伝搬関数が累積加算され、最終の要素プロセッサＰＥn,m/4-1からＤ／Ａ変換器４０へホログラム時系列信号が出力される。その後に一定時間だけ遅延して、その１つの再生点の座標値Ｘ，Ｙが再び出現し、次の１／４の伝搬関数が累積加算される。これを４回繰り返して完全な伝搬関数の累積加算の結果すなわち畳み込み積分演算の結果が得られる。
【００５６】
（第４の実施形態）
次に、本発明に係る畳み込み積分演算装置の第４の実施形態について説明する。本実施形態に係る畳み込み積分演算装置は、第２の実施形態のものと比較して更にファンアウト数を削減して、更に安定かつ高速な演算を行うことを可能とするものである。
【００５７】
図７は、第４の実施形態に係る畳み込み積分演算装置の構成図である。本実施形態に係る畳み込み積分演算装置は、カウンタ１０、メモリ２０，３０、要素プロセッサＰＥ0,0〜ＰＥn,m、シフトレジスタＳＲ1〜ＳＲn、Ｄ／Ａ変換器４０およびセレクタ８０を備えて構成される。これらのうちカウンタ１０、メモリ２０，３０およびＤ／Ａ変換器４０それぞれは、第１の実施形態の場合と同様のものである。
【００５８】
（（ｎ＋１）×（ｍ＋１））個の要素プロセッサＰＥは互いに同様の構成である。（ｍ＋１）個の要素プロセッサＰＥが縦続接続されて１列とされ、全体で（ｎ＋１）列の構成とされ、そして、列と列との間にシフトレジスタＳＲが挿入されて、これらが縦続接続されている。各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）は、ホログラム面上の（（ｎ＋１）×（ｍ＋１））個の各離散点に対応している。なお、ホログラム面上の離散点が水平方向にＨで、垂直方向にＶであるとする。この場合、各シフトレジスタＳＲj（ｊ＝１〜ｎ）は、（Ｈ−２（ｍ＋１）−１）段のシフトレジスタである。
【００５９】
図８は、要素プロセッサＰＥの構成図である。この要素プロセッサＰＥは、メモリ（定数発生部）２９１、乗算器２９２、加減算器２９３、レジスタ２９４〜２９７を備える。レジスタ２９５は、入力した座標値Ｚをクロック信号ＰＣＬＫの立ち上がりエッジで保持し出力する。レジスタ２９６は、入力した輝度値Ｉをクロック信号ＰＣＬＫの立ち上がりエッジで保持し出力する。また、レジスタ２９７は、入力したホログラム時系列信号ＰＤｉｎをクロック信号ＰＣＬＫの立ち上がりエッジで保持し出力する。
【００６０】
メモリ２９１は、各座標値Ｚに対応する伝搬関数が記憶されており、レジスタ２９５により保持され出力された座標値Ｚをアドレスとして入力し、そのアドレスに記憶されているデータを伝搬関数として出力する。乗算器２９２は、メモリ２９１から出力された伝搬関数と、レジスタ２９６により保持され出力された輝度値Ｉとを入力し、これら伝搬関数と輝度値Ｉとを乗算して、その乗算の結果である乗算値を出力する。加減算器２９３は、乗算器２９２から出力された乗算値と、レジスタ２９７により保持され出力されたホログラム時系列信号ＰＤｉｎとを入力し、これら乗算値とホログラム時系列信号ＰＤｉｎとを加減算して、その加減算の結果である加減算値を出力する。レジスタ２９４は、クロック信号ＰＣＬＫの立上りエッジ時刻に加減算器２９３から出力されている加減算値を入力して保持し、後段の要素プロセッサＰＥまたはシフトレジスタＳＲへホログラム時系列信号ＰＤｏｕｔとして出力する。
【００６１】
各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）および各シフトレジスタＳＲj（ｊ＝１〜ｎ）は、ホログラム時系列信号を介して縦続接続されている。すなわち、（ｍ＋１）個の要素プロセッサからなる各列それぞれにおいて、要素プロセッサＰＥj,i-1から出力されたホログラム時系列信号ＰＤｏｕｔは、その後段にある要素プロセッサＰＥj,iにホログラム時系列信号ＰＤｉｎとして入力する（ｊ＝０〜ｎ、ｉ＝１〜ｍ）。各列の最終段の要素プロセッサＰＥjー1,mから出力されたホログラム時系列信号ＰＤｏｕｔは、シフトレジスタＳＲjを経て、次列の初段の要素プロセッサＰＥj,0にホログラム時系列信号ＰＤｉｎとして入力する（ｊ＝１〜ｎ）。なお、要素プロセッサＰＥ00は、ホログラム時系列信号ＰＤｉｎとして値０を入力する。要素プロセッサＰＥn,mは、ホログラム時系列信号として畳み込み積分演算の結果を出力する。そして、Ｄ／Ａ変換器４０は、その畳み込み積分演算の結果の値（アナログ値）を入力し、デジタル値に変換して出力する。
【００６２】
また、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）は、座標値Ｚおよび輝度値Ｉを介しても接続されている。すなわち、（ｍ＋１）個の要素プロセッサからなる各列それぞれにおいて、要素プロセッサＰＥj,i-1から出力された座標値Ｚおよび輝度値Ｉは、その後段にある要素プロセッサＰＥj,iに入力する（ｊ＝０〜ｎ、ｉ＝１〜ｍ）。各列の初段の要素プロセッサＰＥjー1,0から出力された座標値Ｚおよび輝度値Ｉは、次列の初段の要素プロセッサＰＥj,0に入力する（ｊ＝１〜ｎ）。なお、要素プロセッサＰＥ00には、メモリ２０，３０から出力された座標値Ｚおよび輝度値Ｉが入力する。このことより、各シフトレジスタＳＲj（ｊ＝１〜ｎ）は、（Ｈ−２（ｍ＋１）−１）段のシフトレジスタとされる。
【００６３】
以上のように各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）は接続されることから、或る１つの要素プロセッサＰＥから出力される各信号（座標値Ｚ、輝度値Ｉ、ホログラム時系列信号）のファンアウト数は１または２であり、しかも、各信号の配線長は短い。
【００６４】
次に、本実施形態に係る畳み込み積分演算装置の動作について説明する。図９は、第４の実施形態に係る畳み込み積分演算装置の動作を説明する図である。この図には、説明を簡便にする為に、要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）のうち縦続接続されている３つの要素プロセッサＰＥ１、ＰＥ２およびＰＥ３が示されている。この図９および図８にも示すように、座標値Ｚおよび輝度値Ｉは、１つの要素プロセッサ当たり１つのレジスタを経て伝搬し、ホログラム時系列信号ＰＤは、１つの要素プロセッサ当たり２つのレジスタを経て伝搬するようになっており、座標値Ｚおよび輝度値Ｉに比べてホログラム時系列信号ＰＤは２倍の伝搬時間を要するようになっている。
【００６５】
例えば、時刻Ｔ0に、要素プロセッサＰＥ１は、レジスタ２９５に座標値Ｚー1を保持し、レジスタ２９６に輝度値Ｉー1を保持し、レジスタ２９７にホログラム時系列信号ＰＤー1を保持する。このとき、要素プロセッサＰＥ１のレジスタ２９４に保持されたホログラム時系列信号は、時刻Ｔ0よりピクセルクロック信号ＰＣＬＫの１周期前の時刻Ｔ-1にレジスタ２９５により保持された座標値Ｚー2に基づいてメモリ２９１から出力された伝搬関数Ｚｐ0と、時刻Ｔ-1にレジスタ２９６により保持された輝度値Ｉ-2との乗算値に、時刻Ｔ-1にレジスタ２９７により保持されたホログラム時系列信号ＰＤ-2を加減算した値、すなわち、Ｚｐ0・Ｉ-2＋ＰＤ-2である。また、時刻Ｔ1に、要素プロセッサＰＥ２は、レジスタ２９５に座標値Ｚー2を保持し、レジスタ２９６に輝度値Ｉー2を保持し、レジスタ２９７にホログラム時系列信号としてＺｐ0・Ｉ-3＋Ｄ-3を保持する。
【００６６】
時刻Ｔ0からピクセルクロック信号ＰＣＬＫの１周期が経過した時刻Ｔ1に、要素プロセッサＰＥ２は、レジスタ２９５に座標値Ｚ-1を保持し、レジスタ２９６に輝度値Ｉ-1を保持し、レジスタ２９７にホログラム時系列信号としてＺｐ0・Ｉ-2＋ＰＤ-2を保持する。このとき、要素プロセッサＰＥ２のレジスタ２９４に保持されたホログラム時系列信号は、時刻Ｔ0にレジスタ２９５により保持された座標値Ｚー2に基づいてメモリ２９１から出力された伝搬関数Ｚｐ1と、時刻Ｔ0にレジスタ２９６により保持された輝度値Ｉ-2との乗算値に、時刻Ｔ0にレジスタ２９７により保持されたホログラム時系列信号Ｚｐ0・Ｉ-3＋Ｄ-3を加減算した値、すなわち、Ｚｐ1・Ｉ-2＋Ｚｐ0・Ｉ-3＋Ｄ-3である。
【００６７】
時刻Ｔ1からピクセルクロック信号ＰＣＬＫの１周期が更に経過した時刻Ｔ2に、要素プロセッサＰＥ３は、レジスタ２９５に座標値Ｚ-1を保持し、レジスタ２９６に輝度値Ｉ-1を保持し、レジスタ２９７にホログラム時系列信号としてＺｐ1・Ｉ-2＋Ｚｐ0・Ｉ-3＋Ｄ-3保持する。このとき、要素プロセッサＰＥ３のレジスタ２９４に保持されたホログラム時系列信号は、時刻Ｔ1にレジスタ２９５により保持された座標値Ｚー2に基づいてメモリ２９１から出力された伝搬関数Ｚｐ2と、時刻Ｔ1にレジスタ２９６により保持された輝度値Ｉ-2との乗算値に、時刻Ｔ1にレジスタ２９７により保持されたホログラム時系列信号Ｚｐ1・Ｉ-3＋Ｚｐ0・Ｉ-4＋Ｄ-4を加減算した値、すなわち、Ｚｐ2・Ｉ-2＋Ｚｐ1・Ｉ-3＋Ｚｐ0・Ｉ-4＋Ｄ-4である。
【００６８】
ここで、要素プロセッサＰＥ３のレジスタ２９４から出力されるデータを時系列的に見ると、時刻Ｔ2でＺｐ2・Ｉ-2＋Ｚｐ1・Ｉ-3＋Ｚｐ0・Ｉ-4＋Ｄ-4、時刻Ｔ3でＺｐ2・Ｉ-1＋Ｚｐ1・Ｉ-2＋Ｚｐ0・Ｉ-3＋Ｄ-3、時刻Ｔ4でＺｐ2・Ｉ0＋Ｚｐ1・Ｉ-1＋Ｚｐ0・Ｉ-2＋Ｄ-2、時刻Ｔ5でＺｐ2・Ｉ1＋Ｚｐ1・Ｉ0＋Ｚｐ0・Ｉ-1＋Ｄ-1、時刻Ｔ6でＺｐ2・Ｉ2＋Ｚｐ1・Ｉ1＋Ｚｐ0・Ｉ0＋Ｄ0、…というように畳み込み積分演算が行われている。
【００６９】
なお、実時間性よりもハードウェア構成の小型化を優先させることを考慮すると、最終の要素プロセッサＰＥn,mの後段にセレクタ８０を設けて、最終の要素プロセッサＰＥn,mから出力されるホログラム時系列信号を最初の要素プロセッサＰＥ0,0に再び入力させるようにしてもよい。この場合、例えば畳み込み積分演算を２回実施することにより、要素プロセッサＰＥの個数を半減することができる。ただし、各要素プロセッサＰＥのメモリ２９１には、２倍の内容の伝搬関数を記憶しておく必要がある。
【００７０】
（第５の実施形態）
次に、本発明に係る畳み込み積分演算装置の第５の実施形態について説明する。多数の要素プロセッサを高密度に配置するにはＬＳＩ化するのが効率的である。このＬＳＩを設計する際に各要素プロセッサＰＥのメモリに伝搬関数を作り込んでおいてもよい。しかし、伝搬関数を変更したい場合には、ＬＳＩ製造後には対応することができず、再度ＬＳＩ設計からやり直す必要がある。また、各要素プロセッサの配置が固定されてしまう。このような欠点をなすべく、本実施形態に係る畳み込み積分演算装置は、実装終了後においても、各要素プロセッサＰＥのメモリに格納する伝搬関数を変更することができるものである。また、本実施形態に係る畳み込み積分演算装置は、メモリとして高速アクセスが可能なＳＲＡＭ等を用いる場合に、電源投入後であって演算開始前に各要素プロセッサＰＥのメモリに伝搬関数を格納することができるものである。
【００７１】
図１１は、第５の実施形態に係る畳み込み積分演算装置の構成図である。なお、カウンタ１０、メモリ２０，３０、シフトレジスタＳＲ1〜ＳＲnおよびＤ／Ａ変換器４０それぞれは、第４の実施形態の場合と同様のものであり、この図では省略されている。図１２は、第５の実施形態に係る畳み込み積分演算装置における要素プロセッサの構成図である。乗算器３９２、加減算器３９３、レジスタ３９４〜３９７それぞれは、第４の実施形態の場合と同様のものである。メモリ３９１はＳＲＡＭからなる。更に、各要素プロセッサは、レジスタ３９８，３９９、コンパレータ４００および加減算器４０１を備える。
【００７２】
本実施形態に係る畳み込み積分演算装置は、パターンメモリ８２を有している。このパターンメモリ８２は、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）のメモリに伝搬関数の書き込みを行うものである。パターンメモリ８２は、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）のうち何れかの要素プロセッサＰＥを選択する選択信号PE ADD、要素プロセッサＰＥのメモリに伝搬関数の書き込みを行うステートを示すステート信号WCONT、要素プロセッサＰＥのメモリ内のアドレスを示すアドレス信号TABLE ADD、要素プロセッサＰＥのメモリに書き込むべき伝搬関数を示すデータ信号TABLE DATAを出力する。これらの４つの信号は、ピクセルクロック信号ＰＣＬＫに同期して、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）を順次にシフトしていく。なお、書き込み時に用いられるアドレス信号TABLE ADDの信号線と、演算時に用いられる座標値Ｚの信号線とは、共通のものであるのが好適である。書き込み時に用いられるデータ信号TABLE DATAの信号線と、演算時に用いられる輝度値Ｉの信号線とは、共通のものであるのが好適である。
【００７３】
各要素プロセッサでは、レジスタ３９８は、ピクセルクロック信号ＰＣＬＫの立ち上がりエッジで、入力した選択信号PE ADDを保持し出力する。レジスタ３９９は、ピクセルクロック信号ＰＣＬＫの立ち上がりエッジで、入力したステート信号WCONTを保持し出力する。コンパレータ４００は、レジスタ３９８により保持され出力された選択信号PE ADDと、所定値（例えば、"０"）とを比較し、ステート信号WCONTが書き込みを行うステートであることを示しているときに両者が一致した場合に、書き込み許可を示す書き込み許可信号WEをメモリ３９１に対して出力する。加減算器４０１は、レジスタ３９８により保持され出力された選択信号PE ADDを１減して、その結果を後段へ出力する。
【００７４】
選択信号PE ADDは、各要素プロセッサＰＥで加減算器４０１により１減されて、後段の要素プロセッサに入力される。そして、何れかの要素プロセッサＰＥに入力する選択信号PE ADDが値 "０" となったときに、ステート信号WCONTが書き込みを行うステートであることを示していれば、その要素プロセッサＰＥのメモリ３９１にデータが書き込まれる。すなわち、各要素プロセッサＰＥのメモリ３９１は、書き込み許可信号WEが書き込み許可を示しているときに、クロック信号ＰＣＬＫに同期して、レジスタ３９５により保持され出力されたアドレス信号TABLE ADDで示されるアドレスに、レジスタ３９６により保持され出力されたデータ信号TABLE DATAで示されるデータが書き込まれる。
【００７５】
なお、本実施形態では、パターンメモリ８２に替えて、パーソナルコンピュータのメモリに蓄えられたデータをパラレルポートから出力して、各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）のメモリ３９１に書き込むようにしてもよい。各要素プロセッサＰＥの加減算器４０１における一方の入力値は"−１"に限定されるものではなく、コンパレータ４００における一方の入力値は"０"に限定されるものではない。要するに、選択信号PE ADDにより各要素プロセッサＰＥj,i（ｊ＝０〜ｎ、ｉ＝０〜ｍ）を１つずつ指定できればよい。
【００７６】
【発明の効果】
以上、詳細に説明したとおり、本発明に係る畳み込み積分演算装置では、複数の要素プロセッサは、直接に又はシフトレジスタを介して縦続接続されている。各要素プロセッサでは、第１の入力信号に基づいて定数発生部から出力された所定値と第２の入力値とは乗算器により乗算される。その乗算値と第３の入力値とは加減算器により加減算され、その加減算値は最１のレジスタにより保持される。そして、縦続接続された前段の要素プロセッサの第１のレジスタから出力された加減算値は、後段の要素プロセッサの加減算器に第３の入力信号として入力する。このようにして、所定値と第２の入力信号との畳み込み積分を行う。しかも、本発明に係る畳み込み積分演算装置は、所定値が第１の入力信号に基づいて定数発生部から出力されるものであるので、多種の距離に再生点が存在する再生像を再生することができる計算機ホログラムを高速に作成することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る畳み込み積分演算装置の構成図である。
【図２】第１の実施形態に係る畳み込み積分演算装置における要素プロセッサの構成図である。
【図３】第１の実施形態に係る畳み込み積分演算装置における要素プロセッサの他の構成図である。
【図４】第２の実施形態に係る畳み込み積分演算装置の構成図である。
【図５】第３の実施形態に係る畳み込み積分演算装置の構成図である。
【図６】第３の実施形態に係る畳み込み積分演算装置における要素プロセッサの構成図である。
【図７】第４の実施形態に係る畳み込み積分演算装置の構成図である。
【図８】第４の実施形態に係る畳み込み積分演算装置における要素プロセッサの構成図である。
【図９】第４の実施形態に係る畳み込み積分演算装置の動作を説明する図である。
【図１０】第５の実施形態に係る畳み込み積分演算装置の構成図である。
【図１１】第５の実施形態に係る畳み込み積分演算装置における要素プロセッサの構成図である。
【図１２】従来の畳み込み積分演算装置の構成図である。
【符号の説明】
ＰＥ…要素プロセッサ、ＳＲ…シフトレジスタ、１０…カウンタ、２０，３０…メモリ、４０…Ｄ／Ａ変換器、５０…１／４カウンタ、６１…ｍ／４段シフトレジスタ、６２…２ｍ／４段シフトレジスタ、６３…３ｍ／４段シフトレジスタ、６４…セレクタ、７１…ｍ／４段シフトレジスタ、７２…２ｍ／４段シフトレジスタ、７３…３ｍ／４段シフトレジスタ、７４…セレクタ、８０…セレクタ、８２…パターンメモリ、９１…メモリ、９２…乗算器、９３…加減算器、９４…レジスタ、１９１…メモリ、１９２…乗算器、１９３…加減算器、１９４…レジスタ、２９１…メモリ、２９２…乗算器、２９３…加減算器、２９４…レジスタ、３９１…メモリ、３９２…乗算器、３９３…加減算器、３９４…レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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