(57)【特許請求の範囲】
【請求項１】
複数のフレームレートが設定可能なＶＴＲ一体型撮像装置であって、
前記複数のフレームレートの中から３０ｐ以下のフレームレートが設定された場合に、前記設定されたフレームレートに対応する読み出しパルス、および、前記設定されたフレームレートの（ｎ／２）倍（ｎは４以上の任意の整数）のフレームレートに対応する垂直転送パルス、並びに、前記設定されたフレームレートの（ｎ／２）倍のフレームレートに対応する水平転送パルスからなる駆動パルスを切り換えて出力する駆動パルス切り換え回路と、
前記駆動パルス切り換え回路より出力される駆動パルスを所定の電圧値に変換しＣＣＤに出力するＣＣＤ駆動回路と、
前記所定の電圧値に変換された駆動パルスにより信号を出力するプログレッシブ走査可能なＣＣＤと、
前記読み出しパルス出力直後に前記ＣＣＤから出力される信号を前記設定されたフレームレートの（ｎ／２）倍のフレームレートで１フレーム分だけ書き込み、前記書き込んだ１フレーム分の信号を前記設定されたフレームレートの（ｎ／２）倍のフレームレートで繰り返して（ｎ／２）回読み出すフレームメモリと、
前記フレームメモリから出力される信号が入力されカメラプロセスの所定の処理を施すカメラ信号処理回路と、
前記カメラ信号処理回路から出力される信号を記録するＶＴＲ部と
を備えるＶＴＲ一体型撮像装置。
【請求項２】
複数のフレームレートが設定可能なＶＴＲ一体型撮像装置であって、
設定されたフレームレートに対応する読み出しパルス、および、設定可能な３０ｐ以下の各フレームレートの公倍数、かつ、設定されたフレームレートの（ｎ／２）倍（ｎは前記設定されるフレームレート毎に異なる４以上の整数）の共通フレームレートに対応する垂直転送パルス、並びに、前記共通フレームレートに対応する水平転送パルスからなる駆動パルスを出力する駆動パルス切り換え回路と、
前記駆動パルス切り換え回路より出力される駆動パルスを所定の電圧値に変換しＣＣＤに出力するＣＣＤ駆動回路と、
前記所定の電圧値に変換された駆動パルスにより信号を出力するプログレッシブ走査可能なＣＣＤと、
前記読み出しパルス出力直後に前記ＣＣＤから出力される信号を前記共通フレームレートで１フレーム分だけ書き込み、前記書き込んだ１フレーム分の信号を前記共通フレームレートで繰り返して（ｎ／２）回読み出すフレームメモリと、
前記フレームメモリから出力される信号が入力されカメラプロセスの所定の処理を施すカメラ信号処理回路と、
前記カメラ信号処理回路から出力される信号を記録するＶＴＲ部と
を備えるＶＴＲ一体型撮像装置。
【請求項３】
前記共通フレームレートは６０ｐまたは４８ｐであることを特徴とする請求項２に記載のＶＴＲ一体型撮像装置。
【請求項４】
前記複数のフレームレートの中から３０ｐ以下のフレームレートが設定された場合に、前記ＣＣＤは、前記垂直転送パルスおよび前記水平転送パルスのフレームレートで、前記読み出しパルスの直後の１フレーム期間以外の期間においても信号を出力する、請求項１から３のいずれかに記載のＶＴＲ一体型撮像装置。
【請求項５】
複数のフレームレートが設定可能なＶＴＲ一体型撮像装置であって、
前記複数のフレームレートの中から３０ｐ以下のフレームレートが設定された場合に、前記設定されたフレームレートに対応する読み出しパルス、および、前記設定されたフレームレートの（ｎ／２）倍（ｎは４以上の任意の整数）のフレームレートに対応する垂直転送パルス、並びに、前記設定されたフレームレートの（ｎ／２）倍のフレームレートに対応する水平転送パルスからなる駆動パルスを切り換えて出力する駆動パルス切り換え回路と、
前記駆動パルス切り換え回路より出力される駆動パルスを所定の電圧値に変換しＣＣＤに出力するＣＣＤ駆動回路と、
前記所定の電圧値に変換された駆動パルスにより信号を出力するプログレッシブ走査可能なＣＣＤと、
前記ＣＣＤから出力される前記設定されたフレームレートの（ｎ／２）倍のフレームレートの信号が入力されカメラプロセスの所定の処理を施すカメラ信号処理回路と、
前記読み出しパルス出力直後に前記カメラ信号処理回路から出力される信号を前記設定されたフレームレートの（ｎ／２）倍のフレームレートで１フレーム分だけ書き込み、前記書き込んだ1フレーム分の信号を前記設定されたフレームレートで１フレーム期間かけて出力するフレームメモリと、
前記フレームメモリより出力される信号を記録するＶＴＲ部と
を備えるＶＴＲ一体型撮像装置。
【請求項６】
第２のフレームメモリをさらに備え、
前記第２のフレームメモリは前記読み出しパルス出力直後に前記カメラ信号処理回路から出力される信号を前記設定されたフレームレートの（ｎ／２）倍のフレームレートで１フレーム分だけ書き込み、前記書き込んだ1フレーム分の信号を前記設定されたフレームレートの（ｎ／２）倍のフレームレートで繰り返して（ｎ／２）回出力する、
請求項５に記載のＶＴＲ一体型撮像装置。
【請求項７】
前記複数のフレームレートの中から３０ｐ以下のフレームレートが設定された場合に、前記ＣＣＤは、前記垂直転送パルスおよび前記水平転送パルスのフレームレートで、前記読み出しパルスの直後の１フレーム期間以外の期間においても信号を出力する、請求項５または６に記載のＶＴＲ一体型撮像装置。
【請求項８】
前記複数のフレームレートの中から３０ｐ以下のフレームレートが設定された場合に、前記カメラ信号処理回路は、前記垂直転送パルスおよび前記水平転送パルスのフレームレートで、前記読み出しパルスの直後の１フレーム期間以外の期間、電源がＯＦＦになることを特徴とする請求項７に記載のＶＴＲ一体型撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に放送用，業務用などのＶＴＲ一体型撮像装置等において、近年のＨＤ画像方式のマルチフレームレートに対応するＶＴＲ一体型撮像装置に関するものである。
【０００２】
【従来の技術】
マルチフレームレートのＨＤ画像方式としてはSMPTE２７４MとSMPTE２９６Mで方式が規格化されている。もともと、ＨＤ画像方式は総ライン数１１２５と７５０の２方式があり、前者は有効ライン数１０８０、有効水平画素数１９２０、総水平画素数２２００でクロック周波数は７４．２５ＭＨｚまたは７４．２５ＭＨｚ／１．００１、走査方式はインターレース走査（以下、ｉと表示）が基本であり、故にフィールド周波数は６０Ｈｚまたは５９．９４Ｈｚである。
【０００３】
近年ＨＤ放送機器の進展により映画を電子化つまりフィルムをビデオテープで置換える電子シネマシステム等への動きが活発化し、テレビのフィールド周波数，走査方式６０ｉから映画のフレーム周波数２４Ｈｚ、しかも走査方式はプログレッシブ走査（以下、ｐと表示）の２４ｐ等への対応が必要となってきた。故に機器のインターフェースを考慮しクロック周波数，水平有効画素数を変えず、水平の無効画素数を増やすことによりフレーム周波数を変える方式が追加された。追加されたフレーム周波数，走査方式としては、３０ｐ，２５ｐ，２４ｐ等がある。水平総画素数について言えば、前述した説明により、例えば３０ｐは６０ｉ方式と同じ２２００であり、２４ｐは２７５０（２２００×３０／２４）となる。
【０００４】
総ライン数７５０の方は有効ライン数７２０、有効水平画素数１２８０、総水平画素数１６５０でクロック周波数は７４．２５ＭＨｚまたは７４．２５ＭＨｚ／１．００１、走査方式はｐが基本であり、フレーム周波数は６０Ｈｚまたは５９．９４Ｈｚである。１０８０と同様に、５０ｐ，３０ｐ，２５ｐ，２４ｐ等が追加された。水平画素数は例えば、３０ｐが３３００、２４ｐが４１２５となる。
【０００５】
従来のマルチフレームレート対応ＶＴＲ一体型撮像装置の回路構成としては、例えば図１９に示す回路構成がある。
【０００６】
図１９において、５１は１０８０対応のＣＣＤ、５２はＣＣＤ駆動回路、５３はマルチフレームレートに対応する駆動パルスを発生する駆動パルス発生回路、５４はカメラのプロセス処理を行うカメラ信号処理回路、５５はビューファインダ、５６はマルチフレームの信号を記録，再生するＶＴＲ部である。
【０００７】
以上のように構成された従来のマルチフレームレート対応ＶＴＲ一体型撮像装置の動作について図２０を用いて以下説明する。
【０００８】
駆動パルス発生回路５３は、図示していない例えばマイクロコンピュータ等から出力されるモード切り換え信号に応じてそのモードに合うように駆動パルスを発生し、ＣＣＤ駆動回路５２へ出力する。ＣＣＤ駆動回路５２は駆動パルスを所定の電圧値へ変換しＣＣＤ５１を駆動する。例えば６０ｉのモードが選択されたら図２０（ｂ）に示すような駆動パルスを発生する。この場合、ｉ駆動となる為読み出しパルスは１/６０秒毎に出力され、読み出し後に上下2画素の信号がＰＤ（フォトダイオード）ミックスされ（フィールド毎にミックスのペアを換え、奇数，偶数ラインを作成）、ミックスされた信号群は垂直転送パルスによって１水平走査周期で1ラインずつ垂直転送され、そして図示していない水平転送パルスにより１垂直転送パルス毎に駆動クロックのレート（７４ＭＨｚ）で順次出力されことにより最初のフィールドで奇数ライン信号を同様に次のフィールドで偶数ラインの信号を出力して図２０（a）に示すように1フレーム（１／３０秒）の信号を形成する。
【０００９】
次に３０ｐのモードの場合は、第１の方法として図２０（d）に示す駆動パルスにより、読み出しは１/３０秒毎に行われ、ＰＤミックスされてない全ラインの信号を1フレーム期間かけて垂直転送パルス及び図示していない水平転送パルスにより順次出力し図２０（ｃ）に示す３０ｐの信号を得る方法がある。
【００１０】
ここで、ＣＣＤ５１がインターライン（以下、ＩＴと記す）タイプのＣＣＤであれば、ＰＤから読み出された信号は垂直ＣＣＤを１水平走査周期で1ラインずつ転送されていくので、スポットライトのような明るい被写体を撮像した場合に、所謂受光部から垂直転送部への光のもれによるスメア（明るい帯状のすじ）という現象を引き起こし易い。この現象を抑えるＣＣＤとしてはフレーム・インターライン・トランスファ（以下、ＦＩＴと記す）タイプがあるが、このＣＣＤは垂直，水平ＣＣＤ以外に蓄積部を有し、ＰＤから読み出された直後、垂直ブランキング期間に高速転送パルスによって、蓄積部に読み出された全画素信号を転送し、その後はＩＴタイプと同様に前述した垂直転送パルスと水平転送パルスによって順次信号を出力する。このタイプは高速転送によりスメアを抑制することができるが、蓄積部の暗電流により垂直のブラックシェーディングを発生する。
【００１１】
１０８０でｐ出力を得る場合、全画素信号を垂直転送する為には、垂直ＣＣＤを駆動する転送電極の数がｉの時の倍になり、転送容量が減る等の問題の他、さらにＦＩＴタイプの場合は高速転送の段数も倍になり、性能確保の為に高速転送の周波数あるいは転送時間が制限される等の課題がある。この点に関しては現状、３０ｐ（６０ｉ）のフレームレートが限界レベルである。転送容量の問題に対しては、マルチプル・フレーム・インターライン・トランスファ（以下、ＭＦＩＴと記す）タイプのＣＣＤが開発されており、ｐ対応としてはこのタイプが実用レベルを達成している。これは、垂直ブランキング期間に奇数ラインの信号群を読み出し後高速転送し、次に偶数ラインの信号群を読み出し高速転送することにより、蓄積部に奇数ラインの信号群と偶数ラインの信号群に分けて蓄積する。故に読み出した後正規のｐ信号を得る為には、フレームメモリ等で並び換えを行う必要がある。しかるにこの並び換え動作を行わず高速転送後の垂直転送パルスを図２０（ｆ）のようにすることにより（読み出しパルス後の高速転送パルスは図示していない）、３０ｐの信号を奇数ラインと偶数ラインのフィールドに分け、インターレース形式で出力する所謂セグメント・フレーム（以下、ＳＦと記す）形式で出力する。第２の方法としてはこのＭＦＩＴタイプを用いた図２０（e）に示すＳＦ形式の信号形式がある。
【００１２】
以上、図２０（a）のｉ信号や同図（ｃ）または（e）のｐ信号がＣＣＤ５１より出力され、カメラ信号処理回路５４に入力される。カメラ信号処理回路５４はｉまたはｐ信号に応じてカメラプロセスの所定の処理を行い、ビューファインダ５５へビューファインダ用信号（以下、ビューファインダをＶＦと記す）と、ＶＴＲ部５６へ記録用信号を出力する。ＶＦ５５では、ｉ及びｐ信号に応じて表示を行い、ＶＴＲ部５６もモード切り換え信号に応じて記録再生を行う。
【００１３】
【発明が解決しようとする課題】
しかしながら上記従来のマルチフレームレート対応ＶＴＲ一体型撮像装置においては、ＶＦに表示する場合、３０ｐ，２５ｐ，２４ｐのフレームレートではｐ信号であるが、フレームレートが低い故にフリッカを発生し見にくい。またＳＦ形式の信号であってもインターレースフリッカが発生すると共に、動きのある被写体では、奇数ラインと偶数ラインの時間的ずれが生じ特に見にくくなる。
【００１４】
また、２５ｐ，２４ｐ等フレームレートが低くなればなるほどＩＴ‐ＣＣＤであればスメアが増え、またＭＦＩＴ−ＣＣＤの場合は垂直ブラックシェーディングが増えるというＣＣＤの性能劣化を招く。
【００１５】
また、一つの記録モード例えば２４ｐにおいて記録信号のフレームレートを複数変え、再生は常に２４ｐで行うことにより２４ｐの可変速再生信号を得ようとする場合、複数のカメラの駆動モードとＶＴＲとのインターフェース（以下、Ｉ／Ｆと記す）仕様が必要になり回路規模が増加すると共に、安定性、信頼性の確保が難しく導入できていない。特に２４ｐモードの可変速再生は、映画撮影を電子化するには必須条件であり、大きな問題点である。
【００１６】
本発明はかかる点を鑑み、低フレームレートにおいてもＶＦ信号を見やすくする、またＣＣＤの性能を劣化させない、さらには可変速再生も可能であるマルチフレームレート対応のＶＴＲ一体型撮像装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
この課題を解決するために本発明は、ＣＣＤの駆動を読み出しパルス以外、設定されたモードのフレームレートに対して（ｎ／２）倍（ｎは任意の整数）にし、フレームメモリで読み出しパルス直後の1フレームに出力されるＣＣＤの出力信号を書き込み、読み出しは書き込んだ1フレーム分の信号を繰り返して（ｎ／２）フレーム読み出すようにし、その信号をカメラ信号処理回路へ送るように構成したものである。
【００１８】
これにより、ＶＦには設定したフレームレートモードの（ｎ／２）倍のフレームレート信号を出力することができる。
【００１９】
また本発明は、任意のフレームレートモードに設定した時にそのモードの可変速再生信号を得る場合、カメラ部から出力する複数のフレームレートの信号を各フレームレートの公倍数の共通フレームレートｍ（ｍは整数）で出力できるように構成したものである。
【００２０】
これにより、ＶＦには複数のフレームレートモードの公倍数のフレームレートで信号を出力することができると共に、ＶＴＲとのＩ／Ｆのタイミング等の仕様を統一することができる。
【００２１】
また本発明は、ＣＣＤの駆動を読み出しパルス以外、設定されたモードのフレームレートに対して（ｎ／２）倍（ｎは任意の整数）にし、フレームメモリで読み出しパルス直後の1フレームに出力されるＣＣＤの出力信号を書き込み、読み出しは書き込んだ1フレーム分の信号を繰り返して（ｎ／２）フレーム読み出すようにし、その信号をカメラ信号処理回路へ送るようにし、ＶＴＲ部では設定したフレームレートで記録し、記録した信号を再生する場合に再生信号の形式を記録時にカメラ信号処理回路から入力された信号のフレームレートと同じ形式にするか、モード選択により設定したフレームレートの信号形式にするかを切り換えるように構成したものである。
【００２２】
これにより、ＶＦ及び外部への再生信号を設定モードのフレームレートそのものか、そのフレームレートの（ｎ／２）倍のフレームレートかを選択して出力することができる。
【００２３】
また本発明は、ＣＣＤの駆動を読み出しパルス以外、設定されたモードのフレームレートに対して（ｎ／２）倍（ｎは任意の整数）にし、フレームメモリで読み出しパルス直後の1フレームに出力されるＣＣＤの出力信号を書き込み、読み出しは書き込んだ1フレーム分の信号を繰り返して（ｎ／２）フレーム読み出すようにし、その信号をカメラ信号処理回路へ送るようにし、ＶＴＲ部では設定したフレームレートで記録し、記録した信号を再生する場合は２系統の再生信号を出力するようにし、１系統は記録時にカメラ信号処理回路から入力された信号のフレームレートと同じ形式でＶＦへ出力し、もう１系統は記録時にカメラ信号処理回路から入力された信号のフレームレート形式の信号と、モード選択により設定したフレームレート形式の信号を切り換えて外部に出力するように構成したものである。
【００２４】
これにより、ＶＦへの再生信号は常にモード設定フレームレートの（ｎ／２）倍のフレームレートで出力でき、外部への再生信号は設定モードのフレームレートそのものか、そのフレームレートの（ｎ／２）倍のフレームレートかを選択して出力することができる。
【００２５】
また本発明は、ＣＣＤの駆動を読み出しパルス以外、設定されたモードのフレームレートに対して（ｎ／２）倍（ｎは任意の整数）にし、その駆動パルスで駆動されたＣＣＤ出力信号をそのままカメラ信号処理回路でカメラプロセス処理を行い、ＶＦへの出力信号は第１のフレームメモリで読み出しパルス直後の1フレームに出力されるＣＣＤの出力信号（その後カメラプロセス処理された信号）を書き込み、読み出しは書き込んだ1フレーム分の信号を繰り返して（ｎ／２）フレーム読み出すようにし、ＶＴＲ部への出力信号は第２のフレームメモリで、読み出しパルス直後の1フレームに出力されるＣＣＤの出力信号（その後カメラプロセス処理された信号）を書き込み、読み出しは書き込んだ1フレーム分の信号を設定フレームレートで出力するように構成したものである。
【００２６】
これにより、ＶＦには設定したフレームレートモードの（ｎ／２）倍のフレームレート信号を出力することができると共に、ＶＴＲ部及び外部へのカメラ信号出力は設定フレームレートで出力することができる。
【００２７】
また本発明は、ＣＣＤの駆動を読み出しパルス以外、設定されたモードのフレームレートに対して（ｎ／２）倍（ｎは任意の整数）にし、その駆動パルスで駆動されたＣＣＤ出力信号をそのままカメラ信号処理回路でカメラプロセス処理を行う場合、本来のＣＣＤ出力に関係無い（（ｎ／２）−１）フレーム期間カメラ信号処理回路の電源をＯＦＦするように構成したものである。
【００２８】
これにより、電力を削減することができる。
【００２９】
また本発明は、ＣＣＤの駆動を読み出しパルス以外、設定されたモードのフレームレートに対して（ｎ／２）倍（ｎは任意の整数）にし、フレームメモリで読み出しパルス直後の1フレームに出力されるＣＣＤの出力信号を書き込み、読み出しは書き込んだ1フレーム分の信号を繰り返して（ｎ／２）フレーム読み出すようにする時、ＣＣＤがＭＦＩＴタイプで、フレームメモリの読み出し方もＳＦ形式とする場合、（ｎ／２）倍のｎの設定値が偶数か奇数かによってＣＣＤ駆動を変え、ＣＣＤから読み出される信号郡（奇数、偶数）の出力順番を偶数の時には常に同じに、奇数の時は１フレームおきに順番を入れ換えるように構成したものである。
【００３０】
これにより、ＣＣＤがＭＦＩＴタイプで、信号処理がＳＦ形式の信号形態の時にＣＣＤから出力される信号郡の読み出し順番をコントロールすることができる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００４２】
（実施の形態１）
図１は本発明の実施の形態１におけるＶＴＲ一体型撮像装置の構成を示すブロック図である。
【００４３】
図１において、１はｐ走査可能なＣＣＤ、２はＣＣＤ駆動回路、３はマルチフレームレートに対応する駆動パルスを切り換え出力する駆動パルス切り換え回路、４はフレームメモリ、５はカメラのプロセス処理を行うカメラ信号処理回路、６はｐ対応ＶＦ、７はマルチフレームレートの信号を記録再生するＶＴＲ部である。
【００４４】
以上のように構成された実施の形態１によるＶＴＲ一体型撮像装置の動作について、図２〜図４を用いて以下説明する。
【００４５】
図２は実施の形態１における駆動パルス切り換え回路の内部構成の一例を示すブロック図である。また、図３，図４は図１の各部の信号波形図である。
【００４６】
図２で、８，９，１０は２４ｐ，２５ｐ，３０ｐの各駆動モードに対応する駆動パルス発生回路、１４は（ｎ／２）倍化回路、１１，１２，１３は（ｎ／２）倍化回路の内部構成の各駆動パルス発生回路８，９，１０からのパルスを受けて読み出しパルス以外の駆動パルスを倍速にする駆動パルス発生回路、１５は切り換え回路である。
【００４７】
図１において、モード切り換え信号が図示していないマイクロコンピュータ等から各部へ出力される。駆動パルス切り換え回路３はこれを受け、例えば図２に示すように２５ｐであれば２５ｐの駆動パルス発生回路９で、３０ｐであれば３０ｐの駆動パルス発生回路１０で駆動パルスを発生し、（ｎ／２）倍化回路１４でこの場合、ｎ＝４の２倍速の駆動パルス、５０ｐおよび６０ｐを発生する。その駆動パルスは図３及び図４に示している。例えば、３０ｐの場合は、図３（ｃ）に示すように、６０ｐの駆動パルス（同図（ｂ））と違うのは読み出しパルスが３０ｐのフレームレートで出力され、その他の垂直転送パルス、及び図示していない水平転送パルス等は６０ｐの駆動パルスと同じである。故に、ＣＣＤ１の出力信号は、駆動パルス発生回路３の駆動パルスを所定電圧に変換するＣＣＤ駆動回路２により、図３（ｄ）のように同図（a）の６０ｐと同じフレームレートで出力され、読み出しパルスの直後の１フレームで信号が出力され、次のフレームは不要信号が出力される。フレームメモリ４では読み出しパルス出力直後の１フレームの信号を書き込み、同じフレームの信号を2回読み出すようにすることにより図３（ｅ）に示す信号を得る。（図３ではフレームメモリによる遅延は図示していない）この信号は次段のカメラ信号処理回路５で６０ｐフレームのレートでカメラプロセスの所定の処理が施され、図３（ｆ）に示す信号の形態でＶＦ６及びＶＴＲ部７へ出力される。ＶＦ６では６０ｐフレームのレートで画像を表示し、ＶＴＲ部７では６０ｐフレームレートの画像を記録スピード等調整し、モード設定した３０ｐの信号として記録する。
【００４８】
２５ｐの場合も同様であり、各部の信号波形が図４（ａ）〜（ｆ）に示すようになり、ＶＦ６では５０ｐフレームのレートで画像を表示し、ＶＴＲ部７では５０ｐフレームレートの画像を記録スピード等調整し、モード設定した２５ｐの信号として記録する。２４ｐの場合も基本的には同じ様な処理になる。
【００４９】
以上のように本発明の実施の形態１によれば、モード設定のフレームレートが３０以下の時に、ＶＦに表示するフレームレートを例えば２倍のフレームレート等、（ｎ／２）倍（ｎは整数）のフレームレートで表示することができ、ＶＦ等への表示が容易になる。また、ＣＣＤの垂直転送の時間を短くすることが出来るので性能劣化を防ぐことが出来る。
【００５０】
なお、駆動パルス切り換え回路３の内部構成の各駆動パルス発生回路は、１つの発生回路をプログラマブルにコントロールし各必要パルスを発生するようにしてもいいことは言うまでもない。
【００５１】
（実施の形態２）
図５は本発明の実施の形態２でのＶＴＲ一体型撮像装置における駆動パルス切り換え回路の構成を示すブロック図である。
【００５２】
図５において、１６，１７，１８，１９はそれぞれ１０ｐ，１５ｐ，２０ｐ，３０ｐの駆動パルスを発生する駆動パルス発生回路、２０は各駆動パルス発生回路１６，１７，１８，１９の各パルスの読み出しパルス以外のレートを６０ｐのレートに変換する６０ｐ駆動パルス発生回路、２１は（ｎ／２）倍化回路で、この例の場合６０ｐ駆動パル発生回路で構成されている。２２はフレームレート共通化制御回路で、１０ｐ，１５ｐ，２０ｐ，３０ｐのフレームレートをそれぞれ６０ｐに共通化する為の制御を行う回路、２３は切り換え回路である。本実施の形態２が実施の形態１と違うのは、駆動パルス切り換え回路３に、フレームレート共通化制御回路２２を備えた点である。その他の回路については同じであり、その動作も同様な動作である。
【００５３】
以上のように構成された実施の形態２によるＶＴＲ一体型撮像装置の動作について、図６，図７を用いて以下説明する。
【００５４】
フレームレート共通化制御回路２２は、（ｎ／２）倍化回路２１のｎの値を入力駆動パルスのレートに応じて選択する。１０ｐの場合はｎ＝１２、１５ｐはｎ＝８、２０ｐはｎ＝６、３０Ｐはｎ＝４とし、それぞれに共通な６０ｐのフレームレートに変換されるように制御する。この時、読み出しパルスは実施の形態１と同様に入力のフレームレートのままとし、その他の駆動パルスを６０ｐフレームレートに変換する。それぞれ変換された駆動パルスがモード切り換え信号により切り換え回路２３で切り換えられ、駆動パルス切り換え回路３より出力される。この駆動パルスにより、各フレームレートでのＣＣＤ出力波形は図６の（ｂ），（ｃ），（ｄ）のようになり、同図（ａ）に示す６０ｐの場合の出力レートと同じレートで出力される。点線部は不要信号出力期間である。（１０ｐの場合は図示していない）フレームメモリではこのＣＣＤ出力を同図（ｅ），（ｆ），（ｇ）に示すように、読み出しパルス出力直後の１フレームの信号を書き込み、点線部の出力期間を補う形で読み出しを繰り返して行う。この信号がカメラ信号処理回路でカメラプロセスの処理が施された後、ＶＦ及びＶＴＲ部へと出力される。
【００５５】
図７（ａ）〜（ｇ）は共通フレームを４８ｐにした場合のＣＣＤ出力、フレームメモリ出力の信号波形図を示す。この場合、モード切り換え信号で選択できるフレームレートの信号としては、１２ｐ，１６ｐ，２４ｐ等がある。このように共通フレームレートを６０ｐあるいは４８ｐ等にすることにより、規格で設定されているフレームレートの信号以外に複数のフレームレートの信号をＶＴＲ部の記録信号として選択できる。
【００５６】
以上本実施の形態２によれば、実施の形態１と同様に、低速のフレームレートの信号もＣＣＤの性能を劣化させず、さらにＶＦに表示可能な共通のフレームレートで表示できる。また、ＶＴＲ部では共通のフレームレートの中に入っている実際のフレームレートに応じて、所定の記録レート（フォーマット）で記録するように、記録のスピード等を変えて記録し、再生は設定した所定の記録レートで再生することにより、可変速の再生信号を得ることが出来る。
【００５７】
さらに複数のフレームレートの信号を共通フレームの１種類の信号でＩ／Ｆするこができ、回路規模を削減できると共に、安定性の向上を図れる。
【００５８】
なお、駆動パルス切り換え回路３の内部構成の各駆動パルス発生回路は、実施の形態１と同様に１つの発生回路をプログラマブルにコントロールし各必要パルスを発生するようにしてもいいことは言うまでもない。
【００５９】
(実施の形態３)
図８は本発明の実施の形態３におけるＶＴＲ一体型撮像装置の構成を示すブロック図である。
【００６０】
図８において、１はｐ走査可能なＣＣＤ、２はＣＣＤ駆動回路、３はマルチフレームレートに対応する駆動パルスを切り換え出力する駆動パルス切り換え回路、４はフレームメモリ、５はカメラのプロセス処理を行うカメラ信号処理回路、６はｐ対応ＶＦ、２４はマルチフレームレートの信号を記録再生するＶＴＲ部、２５は再生信号のフレームレートを変換する再生信号変換回路である。
【００６１】
図１に示した実施の形態１の構成要素と同じ動作の物には、同一符号を付し、その説明は省略する。実施の形態１の図１との相違点は、ＶＴＲ部２４が再生信号変換回路２５を備えている点である。
【００６２】
また、図９は実施の形態３における再生信号変換回路２５の内部構成の１例を示すブロック図であり、２６はフレームレートを変換する変換回路、２７は切り換え回路である。
【００６３】
以上のように構成された実施の形態３によるＶＴＲ一体型撮像装置の動作について以下説明する。
【００６４】
図８の実施の形態３に示すＶＴＲ一体型撮像装置のカメラ部の動作は実施の形態１の動作とまったく同じである。つまり、カメラ信号処理回路５から出力されるＶＦ用の信号は、設定されたフレームレートの（ｎ／２）倍、例えば２倍のフレームレートに変換された信号であり、ＶＴＲ部２４へも同じ形態の信号が出力される。ＶＴＲ部２４は、モード切り換え信号で設定したフレームレートで記録をするが、再生の場合に再生信号変換回路２５で信号の形態を変換する。図９の変換回路２６は再生信号を、モード切り換え信号で設定したフレームレートの信号から、カメラ部よりＶＴＲ部２４へ入力された信号の形態とまったく同じフレームレートの信号に変換する。この信号と、変換前の再生信号を切り換え回路２７で切り換えて出力する。
【００６５】
ＶＴＲ一体型撮像装置の場合、再生信号はカメラのＶＦとモニター信号として外部へ出力されることが多いが、本実施の形態の場合、ＶＦで再生信号を確認する場合や、外部のモニター等に出力する場合は変換回路２６での信号を選択し、外部のＶＴＲ，スイッチャ等へ再生信号を出力する場合は、変換前の信号を選択することが出来る。
【００６６】
このように本実施の形態３によれば、ＶＦや外部のモニター等に再生信号を出力する場合は、モード切り換え信号で選択したフレームレートの（ｎ／２）倍、例えば２倍のフレームレート信号として出力するのでＶＦ等に表示しやすい。また、外部の他のＶＴＲ，スイッチ等にはモード切り換え信号で選択したフレームレートで出力するので、規格通りのＩ／Ｆが可能となる。
【００６７】
(実施の形態４)
図１０は本発明の実施の形態４でのＶＴＲ一体型撮像装置における、ＶＴＲ部の再生信号変換回路の内部構成を示すブロック図である。その他の構成要素は図８の実施の形態３とまったく同じである。図８の実施の形態３と違うところは、第１の再生信号変換回路２８と、第２の再生信号変換回路２９を備えている点である。故に、このＶＴＲ部の再生信号の出力について図１１を用いて説明し他の構成要素の説明は省略する。
【００６８】
図１１は各部の信号波形図である。モード切り換え信号による設定が３０ｐの時、ＣＣＤ出力は図１１（ａ）のようになりフレームメモリの出力は同図（ｂ）、そしてＶＦ及びＶＴＲへの出力は同図（ｃ）のようになる。ＶＴＲ部では、入力された同図（ｃ）の信号を同図（ｄ）のように、モード切り換え信号による設定の３０ｐのフレームレートで記録する。ここまでは実施の形態１、実施の形態３と同様な動作である。
【００６９】
再生信号は図１０に示すように、ＶＦへは第１の再生信号変換回路２８の変換回路３０で、図１１（ｆ）の信号形態つまりＶＴＲ部へ入力された信号と同じ形式の信号へ変換し出力する。外部のモニター出力への再生信号は第２の再生信号変換回路２９により、例えば、図１１（ｅ）に示す信号あるいは同図（ｆ）のＶＦと同じ信号を切り換え回路３１で切り換えて出力する。
【００７０】
このようにＶＦには常にカメラ側からの入力信号と同じフレームレートの再生信号を出力し、外部へのモニター出力はカメラ側からの入力信号と同じフレームレートの信号か、モード切り換え信号による設定フレームレートの信号かを選択して出力することが出来る。
【００７１】
このように本実施の形態４によれば、外部の他のＶＴＲ，スイッチャ等にモード切り換え信号で選択したフレームレートつまり規格通りに出力する場合でも、ＶＦには常にモード切り換え信号で選択したフレームレートの（ｎ／２）倍、例えば２倍のフレームレート信号として出力するのでＶＦ等に表示しやすく、外部出力の再生信号を確認できる。また、外部にもＶＦと同じ形式で出力することができるのでのモニター等への表示もしやすい。
【００７２】
（実施の形態５）
図１２は本発明の実施の形態５におけるＶＴＲ一体型撮像装置の構成を示すブロック図である。
【００７３】
図１２において、１はｐ走査可能なＣＣＤ、２はＣＣＤ駆動回路、３はマルチフレームレートに対応する駆動パルスを切り換え出力する駆動パルス切り換え回路、５はカメラのプロセス処理を行うカメラ信号処理回路、６はｐ対応ＶＦ、７はマルチフレームレートの信号を記録再生するＶＴＲ部、３２はＶＦ用の信号を処理する第１のフレームメモリ、３３はVTR用の信号を処理する第２フレームメモリ、３４は切り換え回路である。本実施の形態は実施の形態1と違い、カメラ信号処理５の前にフレームメモリを備えず、カメラ信号処理５とＶＦ６及びＶＴＲ部７間にそれぞれフレームメモリを備える。
【００７４】
以上のように構成された実施の形態５によるＶＴＲ一体型撮像装置の動作について、図１３を用いて以下説明する。
【００７５】
ＣＣＤ１、ＣＣＤ駆動回路２及び駆動パルス切り換え回路３は実施の形態１と同様な動作をする。故にモード切り換え信号の設定を受け、例えば３０ｐでれば図１３（ａ）に示すＣＣＤ出力信号が得られる。この信号はカメラ信号処理回路５へ入力され、６０ｐフレームレートで処理された後、第１及び第２のフレームメモリ３２，３３へ出力される。第１のフレームメモリ３２は実施の形態１のフレームメモリと同様な処理を行い、フレームを複製する形で図１３（ｂ）に示す信号を切り換え回路３４へ出力する。一方第２のフレームメモリ３３は、入力される６０ｐのフレームレートの信号を書き込んで、モード設定で選択した３０ｐのフレームレートへ変換する。この変換は、処理クロックを変えず、水平の無効期間のサンプル数を増やし総画素数を倍にすることで簡単に実現できる。
【００７６】
この変換された信号はＶＴＲ部７へ出力される。ＶＴＲ部７では、この信号(図１３（ｅ）)をそのままのフレームレートで記録すると共に、図１３（ｄ）に示す様にカメラ出力をそのまま外部へモニター信号として出力する。（例えばＳＤＩ信号で出力）再生は、ＶＴＲ部７が実施の形態４に示す構成であれば、再生信号のモニター出力は図１３（ｆ）が選択でき、ＶＦへの再生信号は同図（ｇ）が出力される。切り換え回路３０は図１３（ｂ）及び（ｇ）の信号を切り換えてＶＦ６へ出力する。
【００７７】
以上のように本発明の実施の形態５によれば、モード設定のフレームレートが３０、さらにそれ以下の時も同様に、ＶＦに表示するフレームレートを例えば２倍のフレームレート等、（ｎ／２）倍（ｎは整数）のフレームレートで表示することができ、ＶＦ等への表示が容易になる。また、ＣＣＤの垂直転送の時間を短くすることが出来るので性能劣化を防ぐことが出来る等、実施の形態１と同様の効果が出せると共に、カメラ信号のモニター出力をモード設定のフレームレートつまり規格の信号形態で外部に出力し、バックアップ用のＶＴＲとＩ／Ｆすることが可能となる。
【００７８】
（実施の形態６）
図１４は本発明の実施の形態６におけるＶＴＲ一体型撮像装置の構成を示すブロック図である。
【００７９】
図１４において、１はｐ走査可能なＣＣＤ、２はＣＣＤ駆動回路、３はマルチフレームレートに対応する駆動パルスを切り換え出力する駆動パルス切り換え回路、５はカメラのプロセス処理を行うカメラ信号処理回路、６はｐ対応ＶＦ、７はマルチフレームレートの信号を記録再生するＶＴＲ部、３２はＶＦ用の信号を処理する第１のフレームメモリ、３３はＶＴＲ用の信号を処理する第２フレームメモリ、３４は切り換え回路、３５はカメラ信号処理回路５の電源をＯＮ，ＯＦＦする電源ＯＮ／ＯＦＦ回路である。本実施の形態が実施の形態５と違うところは、電源ＯＮ／ＯＦＦ回路３５を備えている点である。故にその他の動作説明は省略する。
【００８０】
以上のように構成された実施の形態６によるＶＴＲ一体型撮像装置の動作について、図１５を用いて以下説明する。
【００８１】
実施の形態５と同様に、モード切り換え信号の設定が例えば３０ｐでれば、図１５（ａ）に示すＣＣＤ出力信号が得られる。この信号はカメラ信号処理回路５へ入力され、６０ｐフレームレートで処理されが、カメラ信号処理回路５はＣＣＤ出力の不要信号（図１５（ａ）点線部分）の期間もカメラプロセスの処理を行う(同図（ｂ）)。故に不必要な電力を消費する。例えばデジタルプロセスであれば大規模なＬＳＩ等、入力信号が一定信号でも処理クロックが入力されるだけでも電力を消費する。この問題は設定フレームレートが低くなればなるほど、不要信号期間のフレーム数が増えるので、この不必要な電力消費も増大する。
【００８２】
故に本実施形態では電源ＯＮ／ＯＦＦ回路３５で、図１３（ｃ）に示すような電源ＯＮ／ＯＦＦコントロール信号を発生し、不要信号期間でのカメラ信号処理回路５の電源をＯＦＦする。これにより同図（ｄ）に示すように処理動作となり、電力消費を抑えることが出来る。
【００８３】
以上のように本発明の実施の形態６によれば、実施形態５と同様にモード設定のフレームレートが３０、さらにそれ以下の時も同様に、ＶＦに表示するフレームレートを例えば２倍のフレームレート等、（ｎ／２）倍（ｎは整数）のフレームレートで表示することができ、ＶＦ等への表示が容易になる。また、ＣＣＤの垂直転送の時間を短くすることが出来るので性能劣化を防ぐことが出来る。また、カメラ信号のモニター出力をモード設定のフレームレートつまり規格の信号形態で外部に出力し、バックアップ用のＶＴＲとＩ／Ｆすることが可能となる効果に加え、特に低フレームレートでの電力消費を抑えることが出来る。
【００８４】
（実施の形態７）
図１６は本実施の形態７のＶＴＲ一体型撮像装置における駆動パルス切り換え回路の内部構成の1例を示すブロック図である。
【００８５】
図１６で３６，３７，３８はモード切り換え信号により設定される１５ｐ，２０ｐ，３０ｐのＳＦ形式の駆動パルス発生回路、３９は各パルスの読み出しパルス以外のレートを３０ｐのレートに変換する３０ｐ(ＳＦ形式)駆動パルス発生回路、４０は（ｎ／２）倍化回路で、この例の場合３０ｐ（ＳＦ形式）駆動パル発生回路で構成されている。４２はフレームレート共通化制御回路で、１５ｐ，２０ｐ，３０ｐのフレームレートをそれぞれ３０ｐ（ＳＦ形式）に共通化する為の制御を行う回路、４１は切り換え回路、４３はフレームレート共通化制御回路４２で設定される（ｎ／２）倍化回路４０のｎの値により各駆動パルス発生回路の読み出しフィールドを制御する読み出しフィールドコントロール回路である。
【００８６】
本実施の形態７が実施の形態１、または実施の形態２と違うのは、駆動パルス切り換え回路３に、読み出しフィールドコントロール回路４３を備えた点である。その他の回路については同じであり、その動作も同様な動作である。説明は簡略化する。
【００８７】
以上のように構成された実施の形態７によるＶＴＲ一体型撮像装置の動作について、図１７，図１８を用いて以下説明する。
【００８８】
駆動パルス発生回路３６〜３８は実施の形態２と違いＳＦ形式のｐ駆動パルスを発生する。各駆動パルスは実施の形態２と同様に、フレームレート共通化制御回路４２と（ｎ／２）倍化回路４０により、この場合３０ｐ（ＳＦ形式）の共通フレームの駆動パルスに変換される。故に、図１７（ｃ）に示すような駆動パルスが出力される。この場合３０ｐの場合を示しているが、読み出しパルス以外、同図（ｂ）に示す６０ｉの駆動パルスとほぼ同じである。垂直転送パルスは、同図（ｄ）の出力を得る為奇数ラインと偶数ラインの出力を垂直ブランキング期間の時間差をつけ出力しているが、性能が劣化しないように連続的に出力してもよい。同様に２０ｐの場合の変換後の駆動パルスを図１７（ｅ）に示すが、読み出しパルス直後のＣＣＤ出力を同図（ｆ）に示すように、奇数ライン信号群と偶数ライン信号群の出力順番が交互に入れ換るように、読み出しフィールドコントロール回路４３で制御している。つまり、２０ｐの場合のように（ｎ／２）倍化回路４０のｎの値が奇数（ｎ＝３）の場合は読み出しフィールドの順番を交互に入れ換え、ｎが偶数の場合は常に同じ順番にしている。
【００８９】
以上の制御法則に基づいたＣＣＤ出力を図１８（ａ）〜（ｃ）に示す。
【００９０】
それぞれ１５ｐ（ｎ＝４）と３０ｐ（ｎ＝２）は常に同じ順番の出力で、２０ｐ（ｎ＝３）の時のみ、読み出し毎に奇数，偶数の順番が交互に入れ替わっている。これらの信号が、フレームメモリで１５ｐの場合は図１８（ｄ）に示すように１フレーム分１−ｏｄｄ，１−ｅｖｅｎが複製され、２０ｐの場合は同図（ｅ）に示すように０．５フレーム分の１−ｏｄｄが複製され、３０ｐの場合は同図（ｆ）に示すようにそのままの信号が出力される。このように各フレームレートの設定において、奇数，偶数の信号群の連続性、つまりＳＦ形式が保たれて次段のカメラ信号処理回路へ出力される。その後の動作は実施の形態１及び２と同様である。
【００９１】
このように本発明の実施の形態７によれば、実施の形態１及び２と同じ様に低速フレームレート信号のＶＦへの安定な表示、ＣＣＤの性能劣化防止、ＶＴＲ部との安定したＩ／Ｆ等をＳＦ形式で実現できる。
【００９２】
なお、駆動パルス切り換え回路３の内部構成の（ｎ／２）倍化回路を含めた各駆動パルス発生回路は、実施の形態１及び２と同様に１つの発生回路をプログラマブルにコントロールし各必要パルスを発生するようにしてもいいことは言うまでもない。
【００９３】
また、本発明においては、読み出しフィールドコントロール回路４３によってＣＣＤの読み出しを制御しＳＦの連続性を保っているが、同様なコントロールをフレームメモリで行うようにしてもいいことは言うまでもない。
【００９４】
また、すべての実施の形態において、倍速化は従来の技術のところで説明したように、処理クロックは同じで水平の総画素数を半分になるように無効期間のサンプル数を減らすことにより簡単に実現できることは言うまでもない。さらにフレームメモリの動作は、例えば2フレーム分のフレームメモリを用意し、書き込み用と読み出し用を交互に切り換えて動作させることにより簡単にフレームを複製できることも言うまでもない。
【００９５】
【発明の効果】
以上のように本発明によれば、モード設定のフレームレートが３０以下の時に、ＶＦに表示するフレームレートを例えば２倍のフレームレート等、（ｎ／２）倍（ｎは整数）のフレームレートで表示することができ、ＶＦ等への表示を容易にすることができると共に、ＣＣＤの垂直転送の時間を短くし性能劣化を防ぐことができる。
【００９６】
また、本発明によれば、上記効果に加え、可変速再生信号を得ることができるマルチフレーム対応のＶＴＲ一体型撮像装置で、可変速再生に必要な複数のフレームレートの信号を共通フレームの１種類の信号でＩ／Ｆするこができ、回路規模を削減できると共に、安定性の向上を図れる。
【００９７】
また、本発明によれば、再生信号を出力する際にフレームレートを切り換えて出力することが可能であり、ＶＦや外部のモニター等に再生信号を出力する場合はモード切り換え信号で選択したフレームレートの（ｎ／２）倍、例えば２倍のフレームレート信号として出力するのでＶＦ等に表示しやすく、外部の他のＶＴＲ，スイッチ等にはモード切り換え信号で選択したフレームレートで出力するので、規格通りのＩ／Ｆが可能となる。
【００９８】
また、本発明によれば、再生信号系を２系統持つことにより、外部の他のＶＴＲ，スイッチャ等にモード切り換え信号で選択したフレームレートつまり規格通りに出力する場合でも、ＶＦには常にモード切り換え信号で選択したフレームレートの（ｎ／２）倍、例えば２倍のフレームレート信号として出力するのでＶＦ等に表示しやすく、外部出力の再生信号を確認できる。また、外部にもＶＦと同じ形式で出力することができるのでのモニター等への表示もしやすいという効果を有する。
【００９９】
また、本発明によれば、前述してきた低フレームレートの設定でも安定してＶＦ表示できる、ＣＣＤの性能劣化を防止できる効果に加え、カメラ信号のモニター出力をモード設定のフレームレートつまり規格の信号形態で外部に出力することができ、バックアップ用のＶＴＲとＩ／Ｆすることが可能となる効果が得られる。さらにそれを低電力で実現できる。
【０１００】
また、本発明によれば、ＳＦ形式においても低速フレームレート信号のＶＦへの安定な表示、ＣＣＤの性能劣化防止、ＶＴＲ部との安定したＩ／Ｆ等を実現できる効果が得られる。
【０１０１】
以上のように、本発明によれば、上記に示した効果を有するマルチフレームレート対応のＶＴＲ一体型撮像装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるＶＴＲ一体型撮像装置の構成を示すブロック図
【図２】同実施の形態１における駆動パルス切り換え回路の内部構成の１例を示すブロック図
【図３】図１に示す本発明の実施の形態１での各部信号波形図
【図４】図１に示す本発明の実施の形態１での各部信号波形図
【図５】本発明の実施の形態２でのＶＴＲ一体型撮像装置における駆動パルス切り換え回路の構成を示すブロック図
【図６】本発明の実施の形態２の動作説明の為の信号波形図
【図７】本発明の実施の形態２の動作説明の為の信号波形図
【図８】本発明の実施の形態３におけるＶＴＲ一体型撮像装置の構成を示すブロック図
【図９】本発明の実施の形態３における再生信号変換回路の内部構成の１例を示すブロック図
【図１０】本発明の実施の形態４における再生信号変換回路の内部構成の１例を示すブロック図
【図１１】本発明の実施の形態４での各部の信号波形図
【図１２】本発明の実施の形態５におけるＶＴＲ一体型撮像装置の構成を示すブロック図
【図１３】本発明の実施の形態５の動作説明の為の信号波形図
【図１４】本発明の実施の形態６におけるＶＴＲ一体型撮像装置の構成を示すブロック図
【図１５】本発明の実施の形態６の動作説明の為の信号波形図
【図１６】本実施の形態７のＶＴＲ一体型撮像装置における駆動パルス切り換え回路の内部構成の1例を示すブロック図
【図１７】本発明の実施の形態７の動作説明の為の信号波形図
【図１８】本発明の実施の形態７の動作説明の為の信号波形図
【図１９】従来のVTR一体型撮像装置の回路構成を示すブロック図
【図２０】従来のVTR一体型撮像装置の動作説明の為の信号波形図
【符号の説明】
１  プログレッシブ対応ＣＣＤ
２  ＣＣＤ駆動回路
３  駆動パルス切り換え回路
４，３２，３３  フレームメモリ
５  カメラ信号処理回路
６  ビューファインダー
７，２４  ＶＴＲ部
８〜１３，１６〜２０，３６〜３９  各種駆動パルス発生回路
１４，２１，４０  （ｎ／２）倍化回路
１５，２３，２７，３１ ，３４，４１  切り換え回路
２２，４２  フレームレート共通化制御回路
２５，２８，２９  再生信号変換回路
２６，３０  変換回路
３５  電源ＯＮ／ＯＦＦ回路
４３  読み出しフィールドコントロール回路
【図１】
0003914691.tif 000002
【図２】
0003914691.tif 000003
【図３】
0003914691.tif 000004
【図４】
0003914691.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0003914691.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003914691.tif 000017
【図１７】
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【図１８】
0003914691.tif 000019
【図１９】
0003914691.tif 000020
【図２０】
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