(57)【特許請求の範囲】
【請求項１】
ワードライン、ビットライン、前記ワードラインに対応するセル電極ライン、そして各々が強誘電体キャパシタとスイッチングトランジスターを具備し、前記強誘電体キャパシタの１つの電極は対応するスイッチングトランジスターを通して対応するビットラインに接続され、他の電極は対応するセル電極ラインに接続され、前記スイッチングトランジスターの制御電極は対応するワードラインに接続されるメモリセルのメモリアレーと、
前記メモリセルのうち、選択されたメモリセルのデータビットに対応するレベル、そしてデータビットに各々対応するレベルの平均レベルを有するリファレンスレベルを受け入れて、前記選択されたデータビットのレベルを感知するための感知回路と、
前記各ビットライン毎に対応するリファレンスセルを１つずつ具備し、前記感知回路で前記リファレンスレベルを提供するためのリファレンスセルアレーとを含み、
前記リファレンスセルアレーは、前記ビットラインに各々対応する少なくとも１つ以上の冗長セルを付加的に具備することによって前記リファレンスセルの強誘電体キャパシタのヒステリシス特性におけるスイッチング及び非スイッチング特性が、メモリセルの強誘電体キャパシタのヒステリシス特性に対してある一方に偏る時、前記リファレンスセルを対応する前記冗長セルで代替することによって、前記偏った特性を有するリファレンスセルが提供するリファレンスレベルを補正し、
前記各ビットラインに対応する前記リファレンスセルと前記冗長セルは互いに違う面積を有する強誘電体キャパシタを各々含むことを特徴とする不揮発性メモリ装置。
【請求項２】
前記ビットラインと前記リファレンスセルの比は、１：１で構成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
ワードライン、ビットライン、前記ワードラインに対応するセル電極ライン、そして各々が強誘電体キャパシタとスイッチングトランジスターを具備し、前記強誘電体キャパシタの１つの電極は対応するスイッチングトランジスターを通して対応するビットラインに接続され、他の電極は対応するセル電極ラインに接続され、前記スイッチングトランジスターの制御電極は対応するワードラインに接続されるメモリセルのメモリセルアレーと、
前記メモリセルのうち、選択されたメモリセルのデータビットに対応するレベル、そしてデータビットに各々対応するレベルの平均レベルを有するリファレンスレベルを受け入れて、選択されたメモリセルのデータビットのレベルを感知するための感知回路と、
前記各ビットライン毎に対応するリファレンスセルを１つずつ具備し、前記感知回路で前記リファレンスレベルを提供するためのリファレンスセルアレーと、
前記ビットラインと前記リファレンスセルの比は、１：１であり、
前記各ビットラインに対応する少なくとも１つ以上の冗長セルを具備し、前記リファレンスセルの強誘電体キャパシタのヒステリシス特性におけるスイッチング及び非スイッチング特性が、メモリセルの強誘電体キャパシタのヒステリシス特性に対してある一方に偏る時、前記リファレンスセルを対応する前記冗長セルで代替することによって、前記偏った特性を有するリファレンスセルが提供するリファレンスレベルを補正するための冗長セルアレーを含み、
前記各ビットラインに対応する冗長セル、又は少なくとも２つ以上の冗長セルは、前記リファレンスセルの強誘電体キャパシタの面積と違う面積を有するキャパシタを含むことを特徴とする不揮発性メモリ装置。
【請求項４】
前記冗長セルアレーは、複数存在し、該複数のセルアレーは相互に違う面積を有する強誘電体キャパシタを含むことを特徴とする請求項３に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体ランダムアクセスメモリ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ＦＲＡＭ）装置に関するものであり、より詳しくは、書込／読出動作時、メモリセルに貯蔵されたデータの基準になるレベルを調停できるリファレンスセルアレー（ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌ  ａｒｒａｙ）に関するものである。
【０００２】
【従来の技術】
最近、電源オフ時まで、データを維持する機能を有する不揮発性メモリは、ヒステリシス特性（ｈｙｓｔｅｒｅｓｉｓ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を示すＰＺＴのような強誘電体物質の使用を通して実現してきた。メモリセルにそのような強誘電体物質を使用することによって、不揮発性メモリは簡単な構造で具現することができる。強誘電体ＲＡＭは、不揮発性特性を有し、高速低電圧動作ができるため、多くのメモリチップメーカの関心と競争が高まってきている。
【０００３】
強誘電体キャパシタとスイッチングトランジスターで構成されたメモリセルは、強誘電体キャパシタ（ＣF：Ｆｅｒｒｅｌｅｃｔｒｉｃ  Ｃａｐａｃｉｔｏｒ）の電気的分極状態によってデータの論理的な状態（‘１’又は‘０’）を貯蔵する。強誘電体キャパシタＣFの両端に電圧が印加される時、電界（ｅｌｅｃｔｒｉｃｆｉｅｌｄ）方向によって強誘電体物質が分極（ｐｏｌａｒｉｚａｔｉｏｎ）され、そのような分極状態が変わるスイッチングスレショルド電圧（ｓｗｉｔｃｈｉｎｇ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を強制電圧（ｃｏｅｒｃｉｖｅ  ｖｏｌｔａｇｅ）と呼ぶ。
【０００４】
そして、メモリセルに貯蔵されたデータを読出すため、強誘電体キャパシタの正電極の間の電圧差を印加してビットラインに励起される電荷量の変化でメモリセルに貯蔵されたデータの状態を感知する。応用の幾つの例が日本特許ＮＯｓ．６３−２０１９９８  ａｎｄ  １−１５８６９１に、そして論文−“Ａ  ２５６Ｋｂ  Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙａｔ  ３Ｖ  ａｎｄ  １００ｎｓ”（ＩＳＳＣＣ、Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、  ｐｐ．２６８−２６９、１９９４、２月）−に掲載されている。
【０００５】
図１は、１Ｔ／１Ｃ強誘電体メモリセルを示す。メモリセルＭＣは、１つのスイッチングトランジスターＴｒと１つの強誘電体ＣF（１−ビット当たり１−トランジスター及び１−キャパシタ：１Ｔ／１Ｃ）とで構成される。スイッチングトランジスターＴｒは、強誘電体キャパシタＣFの１つの電極とビットラインＢＬに各々接続された２つの主電極、即ちドレーン電極とソース電極を有し、ワードラインＷＬに接続されたゲート電極を有する。強誘電体キャパシタＣFの他の電極は、プレートラインＰＬに接続される。
【０００６】
図２は、強誘電体キャパシタのヒステリス特性を示すグラフである。グラフの横軸（ａｂｓｃｉｓｓａ）は、キャパシタの２つの電極の間の電位差、即ちキャパシタ両端の電圧（ｖｏｌｔｓ）を示し、縦軸（ｏｒｄｉｎａｔｅ）は、強誘電体物質の自発分極（ｓｐｏｎｔａｎｅｏｕｓ  ｐｏｌａｒｉｚａｔｉｏｎ）によってそのものの表面に発生する電荷の量、即ち分極度（μＣ／ｃｍ2）を示す。
【０００７】
０Ｖの電圧が印加されて強誘電体物質で何の電界も印加されないと、多くの場合、分極ドメーン（ｐｏｌａｒｉｚａｔｉｏｎ  ｄｏｍａｉｎｓ）は、不均一で分極が発生しない。キャパシタ両端の電圧が正の方向に増加する時、分極度（又は電荷量）は、０（ｚｅｒｏ）から正の分極領域内の点Ａまで増加する。点Ａで、全てのドメーンは１方向で分極され、点Ａでの分極度は最大値に達するようになる。この時、分極度、即ち強誘電体物質が保有する電荷の量はＱｓで表示され、キャパシタ両端に印加された電圧の大きさは動作電圧Ｖｃｃである。以後、キャパシタ両端の電圧が再び０Ｖまで下がっても分極度は０まで下がらずに点Ｂに留まる。
【０００８】
このような残留分極によって強誘電体物質が保有する電荷の量、即ち残留分極はＱｒで表示される。次に、キャパシタ両端の電圧が負の方向に増加すると、分極度は点Ｂから負の電荷分極領域内の点Ｃに移動する（図２で曲線２１）。点Ｃで、強誘電体物質の全てのドメーンは、点Ａでの分極方向と反対の方向に分極される。この時、分極度は−Ｑｓで表示され、キャパシタ両端の印加された電圧の大きさは−Ｖｃｃである。以後、キャパシタ両端の電圧が再び０Ｖまで下がっても分極値は０まで下がらずに点Ｄに留まる。この時の残留分極度は−Ｑｒで表示される。キャパシタ両端に印加される電圧の大きさがもう一度正の方向に増加するようになると、強誘電体物質の分極度は点ＤからＡに移動する。
【０００９】
電界を発生するための電圧が、２つの電極の間に強誘電体物質が挿入された強誘電体キャパシタで１回印加されると、以後電極がフローティング状態（ｆｌｏａｔｉｎｇ  ｓｔａｔｅ）に設定されても自発分極による分極の方向は維持される。自発分極による強誘電物質の表面電荷（ｓｕｒｆａｃｅ  ｃｈａｒｇｅ）は漏洩等によって自然に失われることはない。分極度が０になるように反対方向に電圧が印加されないと、分極の方向はそのまま維持される。
【００１０】
次に、ＦＲＡＭの書込／読出は上述のような分極反転によって行われる。従って、ＦＲＡＭの動作速度は、分極反転時間によって決定される。強誘電体キャパシタの分極反転速度は、キャパシタの面積、強誘電体薄膜の厚さ、印加電圧等によって決定されるが、通常ｎｓ単位である。これはμｓ単位の書込／時間を有する読出ＥＥＰＲＯＭやフラッシュメモリと比較する時、より高速で動作できることを意味する。
【００１１】
再び、図２を参照すると、分極状態が点Ｂにある強誘電体キャパシタＣFにデータ‘１’が貯蔵されていると仮定する。高電圧レベル（ここで、電源電圧：Ｖｃｃ）がワードラインＷＬに印加されることによってスイッチングトランジスターＴｒがオンされ、そして負の電圧（−Ｖｃｃ）がビットラインＢＬとプレートラインＰＬを通して強誘電体キャパシタＣFに印加される時、強誘電体キャパシタＣFの分極Ｐは状態点Ｂから状態点Ｃを通って状態点Ｄに移動する。この状態遷移に該当する電荷ｄＱ１は、スイッチングトランジスターＴｒを通してビットラインＢＬと強誘電体キャパシタＣFの間に伝達される。
【００１２】
電荷伝達（ｃｈａｒｇｅ  ｔｒａｎｓｆｅｒ）は、ビットラインＢＬと接続された感知増幅器（図４参照）によって検出され、それはデータ値‘１’がメモリセルＭＣから読出されたことを意味する。メモリセルＭＣからデータ‘１’を読出した後、ビットラインＢＬ上の同一のデータ‘１’はプレートラインＰＬの電圧を下げることによってメモリセルＭＣに再書込（ｗｒｉｔｅ  ｂａｃｋ）される。この書込結果は、状態点Ｄから状態点Ａに逆状態遷移（ｒｅｖｅｒｓｅ  ｓｔａｔｅ  ｔｒａｎｓｉｅｎｔ）する。
【００１３】
反面、分極状態が点Ｄにある強誘電体キャパシタＣFにデータ‘０’が貯蔵された場合、前の仮定のように、高電圧レベル（ここで、電源電圧Ｖｃｃ）がワードラインＷＬで印加されることによってスイッチングトランジスターＴｒがオンされ、負の電圧がビットラインＢＬとプレートラインＰＬを通して強誘電体キャパシタＣFに印加される時、そのものの分極Ｐは状態点Ｄから状態点Ｃに移動した後、再び状態点Ｄに戻る。この状態遷移に該当する電荷ｄＱＯは、スイッチングトランジスターＴｒを通してビットラインＢＬと強誘電体キャパシタキャパシタＣFの間に伝達される。電荷伝達は、ビットラインＢＬと接続された感知増幅器（図４参照）によって検出され、それはデータ値‘０’がメモリセルＭＣから読出されたことを意味する。
【００１４】
この分野の通常の知識を持っている者にはよく知られるように、２Ｔ／２Ｃ方式は、メモリセルの数に各々対応するリファレンスセル（ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌｓ）が要求されるため、高集積強誘電体メモリ装置には不適である。反面、１Ｔ／１Ｃ方式は多数のメモリセルに対応するリファレンスセルは唯１つだけ要求されるため、高集積強誘電体メモリ装置に適している。ここで、リファレンスセルはメモリセルと同一の特性を有する強誘電体キャパシタ及びスイッチングトランジスターで構成される。
【００１５】
しかし、多数のメモリセルに対応する１つのリファレンスセルの強誘電体キャパシタの特性が不均一な場合、即ち強誘電体キャパシタのヒステリシス特性を示すグラフでスイッチング／非スイッチング特性（ｓｗｉｔｃｈｉｎｇ／ｎｏｎ−ｓｗｉｔｃｈｉｎｇ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）（スイッチング部分：図２の２１及び２２曲線、非スイッチング部分：図２の２３及び２４）の変化が、ある一方に偏る（ｂｉａｓｅｄ）場合、キャパシタの特性が不均一なリファレンスセルに対応し、即ち１つのビットラインに関連する全てのメモリセルのデータフェイル（ｄａｔａ  ｆａｉｌ）が発生する可能性が高い。
【００１６】
例えば、図３に図示されるように、リファレンスレベルがデータ‘１’に対応するレベルに偏る場合Ａ、又はリファレンスレベルがデータ‘０’に対応するレベルに偏った場合Ｂ、データ失敗が発生する可能性が増大されるだけではなく、強誘電体メモリ装置の内部で、又は外部でバイアスされたリファレンスレベル（ｂｉａｓｅｄ  ｒｅｆｅｒｅｎｃｅ  ｌｅｖｅｌ）の調停が不可能である。又、さらに偏った場合、データ‘１’又は‘０’に対応するレベルを完全に外れる場合もなおデータフェイルが発生する。
【００１７】
【発明が解決しようとする課題】
従って、本発明の目的は、信頼性の向上した強誘電体ＲＡＭ装置を提供することである。
【００１８】
本発明の他の目的は、センシングマージンの向上した強誘電体ＲＡＭ装置を提供することである。
【００１９】
本発明の他の目的は、バイアスされた（ｂｉａｓｅｄ）リファレンスレベルをチップ内部で自由に調停できる冗長（ｒｅｄｕｎｄａｎｔ）セルアレーを具備した強誘電体ＲＡＭ装置を提供することである。
【００２０】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１つの特徴によると、ワードライン、ビットライン、ワードラインに対応するセル電極ライン、そして各々が強誘電体キャパシタとスイッチングトランジスターを具備し、強誘電体キャパシタの１つの電極が対応するスイッチングトランジスターを通して対応するビットラインに接続され、そのものの他の電極が対応するセル電極ラインに接続され、スイッチングトランジスターの制御電極が対応するワードラインに接続されるメモリセルのメモリアレーと、メモリセルのうち、選択されたメモリセルのデータビットに対応するレベル、そしてデータビットに各々対応するレベルの平均レベルを有するリファレンスレベルを受け入れて、選択されたデータビットのレベルを感知するための感知回路と、ビットラインに各々対応する複数のリファレンスセルを具備し、感知回路でリファレンスレベルを提供するためのリファレンスセルアレーとを含み、リファレンスセルアレーはビットラインに各々対応する少なくとも１つ以上の冗長セルを付加的に具備することによってリファレンスレベルがデータビットのうち、１方向でバイアスされる時、バイアスされたリファレンスレベルを補正する。
【００２１】
この望ましい態様において、各ビットラインに対応するリファレンスセルと冗長セルは相互違う面積を有する強誘電体キャパシタを各々含む。
【００２２】
この望ましい態様において、ビットライン対リファレンスセルの比は、１：１で構成される。
【００２３】
本発明の他の特徴によると、ワードライン、ビットライン、ワードラインに対応するセル電極ライン、そして各々が強誘電体キャパシタとスイッチングトランジスターを具備し、強誘電体キャパシタの１つの電極が対応するスイッチングトランジスターを通して対応するビットラインに接続され、そのものの他の電極が対応するセル電極ラインに接続され、スイッチングトランジスターの制御電極が対応するワードラインに接続されるメモリセルのメモリセルアレーと、メモリセルのうち選択されたメモリセルのデータビットに対応するレベル、そしてデータビットに各々対応するレベルの平均レベルを有するリファレンスレベルを受け入れて、選択されたメモリセルのデータビットのレベルを感知するための感知回路と、ビットラインに各々対応する複数のリファレンスセルを具備し、感知回路でリファレンスレベルを提供するためのリファレンスセルアレー及び、ビットラインとリファレンスセルの比は、１：１であり、各ビットラインに対応する少なくとも１つ以上の冗長セルを具備し、リファレンスレベルがデータビットのうち、１方向にバイアスされる時、前記リファレンスレベルを対応する冗長セルで代替することによってバイアスされたリファレンスレベルを補正するための冗長セルアレーとを含む。
【００２４】
この望ましい態様において、各ビットラインに対応する冗長セル、又は少なくとも２つ以上の冗長セルは、リファレンスセルの強誘電体キャパシタの面積と他の面積を有するキャパシタとを含む。
【００２５】
この望ましい態様において、冗長セルは、相互違う面積を有する強誘電体キャパシタとを含む。
【００２６】
このような装置によって、リファレンスレベルがデータレベルでバイアスされる場合、バイアスされたリファレンスセルを冗長リファレンスセルで実現できる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態による参照図面、図４乃至図８に基づいて詳細に説明する。
【００２８】
図４、図５、及び図６を参照すると、本発明の強誘電体ＲＡＭ装置は、少なくとも１つ以上の冗長セルアレー５０ｂを提供し、冗長セルアレー５０ｂはリファレンスセルアレー５０ａで対応するリファレンスビットラインＲＢＬｊで提供されるリファレンスレベルがデータ‘１’又は‘０’に対応するレベルに偏る場合、これを補正するための手段として提供される。これによって強誘電体ＲＡＭ装置は、安定されたセンシングマージンを確保でき、そのものの信頼性が向上する。
【００２９】
図４を参照すると、本発明の望ましい実施形態による強誘電体ＲＡＭ装置の構成を示すブロック図が示されている。
【００３０】
図４に示されるように、行と列を規定する基板上のセルアレー領域１０に対応する行に沿って、ｍ個のワードラインＷＬ１〜ＷＬｍ及びｍ個のプレートラインＰＬ１〜ＰＬｍが各々伸張する。又、対応する列に沿ってｎ個のビットラインＢＬ１〜ＢＬｎが伸張する。ｍ個のワードラインＷＬ１〜ＷＬｍとｎ個のビットラインＢＬ１〜ＢＬｎが交差する点にｍ×ｎ個の強誘電体メモリセルがマトリックス形態で形成される。
【００３１】
各メモリセルは、１つのスイッチングトランジスターＴｒｉｊ（ここで、ｉ＝１〜ｍ、ｊ＝１〜ｎ）と強誘電体キャパシタＣFｉｊで構成される。キャパシタＣFｉｊの２つの電極の間には強誘電体物質が挿入されている。スイッチングトランジスターＴｒｉｊの電流通路（ｃｕｒｒｅｎｔ  ｐａｔｈ）、即ちドレーン−ソースチャンネル（ｄｒａｉｎ−ｓｏｕｒｃｅ  ｃｈａｎｎｅｌ）は、対応する強誘電体キャパシタＣFｉｊの１つの電極と対応するビットラインＢＬｊの間に接続される。スイッチングトランジスターＴｒｉｊのゲートは、対応するワードラインＷＬｉに接続される。例えば、メモリセルＭＣ１１で、スイッチングトランジスターＴ１１の電流通路は強誘電体キャパシタＣ１１の１つの電極とビットラインＢＬ１の間に接続され、そのもののゲートはワードラインＷＬ１に接続される。又強誘電体キャパシタＣ１１の他の電極は対応するプレートラインＰＬ１に接続される。
【００３２】
再び、図４を参照すると、ワードラインＷＬ１〜ＷＬｍとプレートラインをＰＬ１〜ＰＬｍは、行ディコーダ回路２０に接続される。行ディコーダ回路２０は１つのワードラインを選択し、選択されたワードラインに対応するプレートライン上に強誘電物質の全ての分極ドメーンを所定の方向に完全に分極させる電圧レベルのパルス信号を印加する。
【００３３】
各ビットラインＢＬ１〜ＢＬｎの一端は、ラッチ感知回路３０に接続され、他の一端は、列選択回路７０に接続される。感知回路３０は図示されるように、感知駆動レベル発生回路４０からの２つの感知駆動ラインＳＡＰ及びＳＡＮ、そしてリファレンスセルアレー５０ａに連結されたｎ個のリファレンスビットラインＲＢＬ１〜ＲＢＬｎと接続され、ｎ個のラッチ感知増幅器（ｌａｔｃｈ  ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒｓ）で構成される。
【００３４】
各ラッチ感知増幅器は、図４に図示されるように、２つのＣＭＯＳ回路で構成される。ＰＭＯＳトランジスターＰ１とＮＭＯＳトランジスターＮ１で構成されるＣＭＯＳ回路で、トランジスターＰ１及びＮ１の電流通路は、感知駆動ラインＳＡＰ及びＳＡＮの間に直列に接続され、それらのゲートは対応するリファレンスビットラインＰＢＬｊに共通に接続される。ＰＭＯＳトランジスターｐ２とＮＭＯＳトランジスターＮ２で構成されるＣＭＯＳ回路で、トランジスターＰ２及びＮ２の電流通路もなお感知駆動ラインＳＡＰ及びＳＡＮの間に直列に接続され、それらのゲートは対応するビットラインＢＬｊに共通に接続される。感知駆動ラインＳＡＰとＳＡＮ上には感知駆動レベル発生回路４０からの２つの相補的な感知駆動信号が各々印加される。
【００３５】
列選択回路７０は、この分野の通常の知識を持つ者によく知られるように、ｎ個のＮＭＯＳトランジスター（図示せず）を具備する。各選択トランジスターの電流通路は対応するビットラインＢＬｊと対応するデータラインＤＬｙ（ここで、ｙ＝ｌ〜ｋ）の間に接続される。各トランジスターは列ディコーダ回路６０からの各列選択信号Ｙｌ〜Ｙｎによってターンオン／オフされる。
【００３６】
リファレンスセルアレー（ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌ  ａｒｒａｙ）５０ｎは、通常よく知られるように、選択されたメモリセルに貯蔵されたデータ‘１’又は‘０’の基準になるレベルを、対応するビットラインを通して感知回路３０のラッチ感知増幅器で提供する。リファレンスセルアレー５０ａで任意に選択されたメモリセルに対応するラッチ感知増幅器で提供される基準レベルがリファレンスセルのキャパシタ特性が変化することによって初期設定された基準レベルで選択されたメモリセルのデータ（例えば、データ‘１’）に該当するレベル方向に、又はそれと反対方向（例えば、データ‘０’）にバイアスされ得る。
【００３７】
再び図４を参照すると、本発明によるＦＲＡＭ装置は、冗長セルアレー５０ｂを含む。冗長セルアレー５０ｂはバイアスされた基準レベルを初期設定された基準レベルで調停するため提供される。冗長セルアレー５０ｂは、少なくとも２つ以上のアレーで構成することができる。ここで、注意しなければならない点は、冗長セルアレー５０ｂを構成する少なくとも２つ以上のアレーの強誘電体キャパシタの面積は、相互違う形成が行われることである。これに対する説明は、以後図５〜図７で詳細に説明する。
【００３８】
図５を参照すると、本発明の望ましい実施形態によるリファレンスセルアレーの回路構成を示すブロック図が示されている。そして、図６を参照すると、本発明の望ましい実施形態による冗長セルアレーの回路構成を示すブロック図が示されている。
【００３９】
再び図５を参照すると、リファレンスセルＲＭＣｎの各々は、図４で説明されたメモリセルＭＣｉｊと同一のスイッチングトランジスターＲＴｒと強誘電体キャパシタＲＣFとを含み、強誘電体キャパシタＲＣFの１つの電極は、対応するリファレンスビットラインＲＢＬｊに接続され、他の電極は、リファレンスプレートラインＲＰＬに接続され、スイッチングトランジスターＲＴｒのゲート電極はリファレンスワードラインＲＷＬに接続される。
【００４０】
そして、スイッチングトランジスターＲＴｒと強誘電体キャパシタＲＣFの１つの電極の接続点ＤＮ０、ＤＮ１、…、ＤＮｊは信号ラインＲＰＳに制御されるｎＭＯＳＦＥＴ・Ｍ１を通して対応する信号ラインＲＦＤＩＮと−ＲＦＤＩＮ（図中においてＲＦＤＩＮに上線を付して表記：以下同様）に各々接続される。言い換えると、接続点ＤＮ１及びＤＮ４は、第１及び第４リファレンスセルＲＭＣ１及びＲＭＣ４を通して信号ラインＲＦＤＩＮに各々接続され、接続点ＤＮ２及びＤＮ３は、第２及び第３リファレンスセルＲＭＣ２及びＲＭＣ３を通して信号ライン−ＲＦＤＩＮに各々接続される。このような順序によって行方向にリファレンスセルが反復的に配列される。
【００４１】
信号ラインＲＥＱに制御されるｎＭＯＳＦＥＴ・Ｍ２は、各対のリファレンスビットラインＲＢＬq及びＲＢＬq+1（例えば、ＲＢＬ１及びＲＢＬ２、ＲＢＬ３及びＲＢＬ４）の間に形成される電流通路を有する。信号ＲＥＱが高レベルで印加されると、ＦＥＴ・Ｍ２はターン−オンされ、各対のリファレンスビットラインＲＢＬq及びＲＢＬq+1が同一のレベルを有する。反面、信号ＲＥＱが低レベルで印加されると、ＦＥＴ・Ｍ２はターン−オフされ、各対のリファレンスビットラインＲＢＬq及びＲＢＬq+1が独立的な電圧状態を有する。各対のリファレンスメモリセルＲＭＣｋ及びＲＭＣｋ＋１（例えば、ＲＭＣ１及びＲＭＣ２、ＲＭＣ３及びＲＭＣ４）は、信号ＲＰＳに制御されるＦＥＴ・Ｍ１と信号ＲＦＤＩＮ及び−ＲＦＤＩＮによって常に相反するデータを貯蔵するようになり、メモリセルアレーの強誘電体メモリセルの状態を認識するためのリファレンスレベルを提供する役割を果たす。
【００４２】
本発明による図６の冗長セルアレー５０ｂは、図５と同一の回路構成を有する。しかし、各冗長アレー５０ｂの強誘電体キャパシタＲＲＣF１  ＲＲＣF２の面積は、相互に異なる形成がなされる。以下、リファレンスセルアレー５０ａのキャパシタ面積は、記号Ａｒで表示され、メモリセル１０のキャパシタ面積は記号Ａｍで表示される。もし、リファレンスセルアレー５０ａから提供されるリファレンスレベルが、図３に図示されたように、データ‘１’に対応するレベルに偏る場合、即ちリファレンスセルアレー５０ａのキャパシタ面積Ａｒがメモリセルアレーのキャパシタ面積Ａｍより大きい場合、バイアスされたリファレンスレベルを、望むリファレンスレベルで調停するためリファレンスセルアレー５０ａのキャパシタ面積Ａｒは、より小さい面積にしなければならない。
【００４３】
これと反対に、リファレンスセルアレー５０ａから提供されるリファレンスレベルが、図３に示されるように、データ‘０’に対応するレベルに偏る場合、即ちリファレンスセルアレー５０ａのキャパシタ面積Ａｒがメモリセルアレーのキャパシタ面積Ａｍより小さい場合、バイアスされたリファレンスレベルを望むリファレンスレベルで調停するためリファレンスセルアレー６０ａのキャパシタ面積Ａｒは、より大きい面積にしなければならない。
【００４４】
前者の問題を解決するため、図６の第１冗長セルアレーの強誘電体キャパシタＲＲＣF１の面積は、リファレンスセルアレー５０ａのそれより小さく形成する。そして、後者の問題を解決するため、図６の第２冗長セルアレーの強誘電体キャパシタＲＲＣF２の面積は、リファレンスセルアレー５０ａのそのものより大きく形成すべきである。本発明の実施形態による上述の冗長セルアレー５０ｂは、２つの冗長アレーで構成されるが、一層細かくリファレンスレベルを調停するため、もっと多い冗長アレーを構成できることは、この分野の通常の知識を持っている者には自明である。
【００４５】
リファレンスセルの動作を以下説明する。図５に図示されるように、リファレンスセルＲＭＣ１及びＲＭＣ２のデータが各々‘１’と‘０’と貯蔵されていると仮定する。もし、リファレンスプレートラインＲＰＬ上にパルス信号が印加されると、リファレンスセルＲＭＣ１に対応するリファレンスビットラインＲＢＬ１には強誘電体キャパシタＲＣFの分極状態変化による電荷、即ちデータ‘１’に該当する電圧（即ち、スイッチングされる部分−図２で２１曲線−に対応する電荷量）が発生し、リファレンスセルＲＭＣ２に対応するリファレンスビットラインＲＢＬ２にはそのものの分極状態変化、即ちデータ‘０’に該当する電圧（即ち、非スイッチングされる部分−図２で２３曲線−に対応する電荷量）が発生する。
【００４６】
従って、リファレンスビットラインＲＢＬ１は、データ‘１’に対応するレベル（例えば、電源電圧）でチャージされ、リファレンスビットラインＲＢＬ２は、データ‘０’に対応するレベル（例えば、接地電圧）でチャージされる。この時、信号ＲＥＱが高レベルで印加されることによって、リファレンスビットラインＲＢＬ１及びＲＢＬ２は、データ‘１’とデータ‘０’のレベルの平均レベルでチャージされる。ここで、リファレンスセルＲＭＣ１及びＲＭＣ２の分極Ｐは、図２で状態点Ｄに該当する状態を有する。
【００４７】
書込／読出動作が行われると共に信号ＲＦＤＩＮと−ＲＦＤＩＮが各々低レベル０Ｖと高レベルＶｃｃで印加されると、リファレンスセルＲＭＣ１の強誘電体キャパシタＲＣFの分極状態は、リファレンスビットラインＲＢＬ１で強誘電体キャパシタＲＣFに印加される正の電圧＋Ｖｃｃによってデータ‘１’に該当する状態（図２で状態点Ｂ）で反転され、リファレンスセルＲＭＣ２の強誘電体キャパシタＲＣFの分極状態は、書込／読出動作が行われる以前の分極状態、即ちデータ‘０’に該当する状態（図２で状態点Ｄ）をそのまま維持するようになる。上の過程を通して、リファレンスセルの強誘電体キャパシタＲＣFの分極状態によるデータは再書込される。図６に図示された冗長アレーも同一の方法でリファレンスレベルを提供し、再書込動作が行われる。従って、それに対する説明はここで省略する。
【００４８】
本発明によるリファレンスセルが１つのビットラインに対応して３つのリファレンスセルを利用する場合、図８に図示されるように、リファレンスセルを構成する強誘電体キャパシタＲＣF、ＲＲＣF１及びＲＲＣF２の面積Ａｒをメモリセルの強誘電体キャパシタＣFの面積Ａｍより大きくした場合（Ａ：キャパシタ−ＲＣF−がスイッチングされる時、発生される電荷量の変化がメモリセルのそれより大きい場合）、同一にした場合（Ｂ：キャパシタがスイッチングされる時、発生される電荷量の変化がメモリセルのそれより同一の場合）、そしてそれより小さくした場合（Ｃ：キャパシタスイッチングされる時、発生される電荷量の変化がメモリセルのそれより小さい場合）で各々構成される。
【００４９】
図３に示されるように、リファレンスレベルがデータ‘１’とデータ‘０’の中間レベルに形成されないで、データ‘１’に対応するレベル方に偏ったりデータ‘０’に対応するレベル方に偏る時、データフェイルが発生する可能性が高まる。従ってリファレンスセルの強誘電体キャパシタＲＣFのスイッチング部分の電荷変化量が大きい場合、即ちＡの場合、リファレンスセルは、メモリセルのキャパシタ面積Ａｍより小さいキャパシタ面積Ａｒを具備したリファレンスセルで実現される。
【００５０】
そしてリファレンスセルの強誘電体キャパシタのスイッチング部分の電荷変化量が小さい場合、即ちＣの場合、リファレンスセルがメモリセルのキャパシタ面積Ａｍより大きいキャパシタ面積Ａｒを具備したリファレンスセルで実現される。以上より、リファレンスセルの強誘電体キャパシタの特性が不均一であることによってデータ‘１’又は‘０’に対応するレベルでリファレンスがバイアスされる時、バイアスされたリファレンスレベルは本発明による冗長アレーによって調停することができる。結果として、強誘電体ＲＡＭ装置は安定されたデータセンシングマージンが確保できる。
【００５１】
【発明の効果】
リファレンスレベルがバイアスされる時、これを補正できる冗長セルアレーを提供する強誘電体ＲＡＭ装置の信頼性が向上する。
【図面の簡単な説明】
【図１】  １Ｔ／１Ｃ強誘電体メモリセルを示す回路図である。
【図２】  強誘電体キャパシタのヒステリシス特性を示すグラフである。
【図３】  従来のリファレンスセルの問題点を説明するための図面である。
【図４】  本発明の望ましい実施形態による強誘電体ランダムアクセスメモリ装置の構成を示すブロック図である。
【図５】  本発明の望ましい実施形態によるリファレンスセルアレー及び冗長セルアレーの内部回路を示すブロック図である。
【図６】  本発明の望ましい実施形態によるリファレンスセルアレー及び冗長セルアレーの内部回路を示すブロック図である。
【図７】  本発明の望ましい実施形態によるリファレンスセルアレー及び冗長セルアレーの内部回路を示すブロック図である。
【図８】  バイアスされた（ｂｉａｓｅｄ）リファレンスセル及び理想的なリファレンスセルのスイッチング及び非スイッチング曲線によるリファレンスレベルの平均値を示す図面である。
【符号の説明】
１０：メモリセルアレー
２０：行ディコーダ回路
３０：ラッチ感知回路
４０：感知駆動レベル発生回路
５０ａ：リファレンスセルアレー
５０ｂ：冗長セルアレー
６０：列ディコーダ回路
７０：列選択回路
８０：主感知及び書込ドライバ回路
【図１】
0003913906.tif 000002
【図２】
0003913906.tif 000003
【図３】
0003913906.tif 000004
【図４】
0003913906.tif 000005
【図５】
0003913906.tif 000006
【図６】
0003913906.tif 000007
【図７】
0003913906.tif 000008
【図８】
0003913906.tif 000009