(57)【特許請求の範囲】
【請求項１】
アナログ信号のサンプルホールド回路を２つ以上備え、各々の前記サンプルホールド回路をタイミングをずらして並列動作させながら、各々の前記サンプルホールド回路の出力を順次切り替えてＡＤ変換を行い、前記アナログ信号に対応するデジタル信号を出力するＡＤ変換器であって、
各々の前記サンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号を比較し、この比較した結果に応じて、各々の前記サンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号が同じになるように、各々の前記サンプルホールド回路を制御するサンプリングクロック信号のサンプリング時間を調整する校正回路を有することを特徴とするＡＤ変換器。
【請求項２】
前記校正回路は、各々の前記サンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号を比較して誤差検出信号を出力する誤差検出回路と、前記誤差検出信号に基づいて、前記サンプリングクロック信号のサンプリング時間を制御する遅延制御信号を出力する遅延制御回路と、前記遅延制御信号に基づいて、前記サンプリングクロック信号のサンプリング時間を調整する遅延調整回路とを有することを特徴とする請求項１に記載のＡＤ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号のサンプリングを高速化するために、２つ以上のサンプルホールド回路を並列動作させるＡＤ変換器に関するものである。
【０００２】
【従来の技術】
ＡＤ変換器のデータ変換方式としては、各々長所短所を有する方式が従来より各種提案されている。その中でも、高速用途向けのＡＤ変換器に適した変換方式の１つとしてフラッシュ型がある。このフラッシュ型のＡＤ変換器は、入力されるアナログ信号の電圧とデジタル信号に対応する各々の基準電圧とを同時に比較して変換を行うため、変換速度は非常に高速であるが、素子数が多く高価になるという問題点がある。
【０００３】
従来は、この問題点を解決する１つの手法として、フラッシュ型と比較して素子数の点で有利な比較的回路規模の小さい他の変換方式を用い、高速化の上でネックとなる機能ブロックを２つ以上備えて、これらの機能ブロックをタイミングをずらして並列動作させながら、その出力を順次切り替えて変換処理を行うことにより、回路規模を削減しつつ同時に高速化にも対応可能な変換方式が採用されている。
【０００４】
ここで、図９に、上記変換方式を採用する従来のＡＤ変換器の一例のブロック構成図を示す。図示例のＡＤ変換器６２は、アナログ信号Ａinをｎビットのデジタル信号Ｄ０〜Ｄn-1 に変換するもので、タイミングをずらして並列に動作する２つの低速動作ブロック６４ａ，６４ｂ、切り替え信号の制御により、これらの２つの低速動作ブロック６４ａ，６４ｂの出力を交互に切り替えて出力するマルチプレクサ６６、および、低速動作ブロック６４ａ，６４ｂと比較して２倍の速度で動作する高速動作ブロック６８を有する。
【０００５】
このＡＤ変換器６２において、アナログ信号Ａinは２つの低速動作ブロック６４ａ，６４ｂに同じように入力される。前述のように、２つの低速動作ブロック６４ａ，６４ｂは、高速動作ブロック６８の半分の速度でタイミングをずらして並列に動作し、これらの出力は、切り替え信号の制御によりマルチプレクサ６６によって交互に出力される。高速動作ブロック６８は低速動作ブロック６４ａ，６４ｂの２倍の速度で動作し、その出力はデジタル信号Ｄ０〜Ｄn-1 として出力される。
【０００６】
この方式を採用するＡＤ変換器６２において、変換精度の点から高速動作させるのが困難な低速動作ブロック６４ａ，６４ｂは比較的低速で動作しているものの、互いにタイミングをずらして並列に動作し、これらの出力をマルチプレクサ６６によって交互に出力しているため、ＡＤ変換器６２全体としては、見かけ上高速動作ブロック６８の動作速度で高速に変換動作が行われており、変換精度を低下させることなく高速にＡＤ変換を行うことが可能である。
【０００７】
ここで、高速動作が困難な低速動作ブロック６４ａ，６４ｂとしては、代表的に、ＡＤ変換を行う前にアナログ信号をサンプリングしてホールドするサンプルホールド回路を挙げることができる。このサンプルホールド回路の一例の構成回路図を図１０に示す。図示例のサンプルホールド回路７０は、ＣＭＯＳ型のトランスファゲート７２およびインバータ７４からなるスイッチ７６、電荷保持用コンデンサ７８ならびにインピーダンス変換するオペアンプ８０を有する。
【０００８】
スイッチ７６は、アナログ信号Ａinとオペアンプ８０の入力端子＋との間に接続され、そのＮチャネルトランジスタのゲートにはクロック信号ＳＣＬＫが、Ｐチャネルトランジスタのゲートには、インバータ７４を介してクロック信号ＳＣＬＫが入力されている。電荷保持用コンデンサ７８は、オペアンプ８０の入力端子＋とグランドとの間に接続されている。オペアンプ８０からは、電荷保持用コンデンサ７８に保持されたアナログ信号Ａinに相当するアナログ信号ＳＨＯＵＴが出力されるとともに、その入力端子−にフィードバックされている。
【０００９】
このサンプルホールド回路７０においては、サンプリングクロックＳＣＬＫがハイレベルになるとスイッチ７２がオン状態となり、電荷保持用コンデンサ７８には、スイッチ７６を介して入力されるアナログ信号Ａinの電圧レベルまで電荷が充電され、オペアンプ８０からは、この電荷保持用コンデンサ７８に保持されたアナログ信号Ａinの電圧レベルに相当する電圧レベルのアナログ信号ＳＨＯＵＴが出力される。この状態がサンプリング状態である。
【００１０】
これに対し、サンプリングクロックＳＣＬＫがローレベルになるとスイッチ７６はオフ状態となり、電荷保持用コンデンサ７８への電荷の充放電は遮断されるため、オペアンプ８０から出力されるアナログ信号ＳＨＯＵＴは、サンプリング時のアナログ信号ＳＨＯＵＴの電圧レベルを保持する。この状態がホールド状態である。通常、このホールド状態の時に、次段に接続されているＡＤ変換回路によってＡＤ変換が行われ、変換結果が出力される。
【００１１】
ところで、前述の低速動作ブロック６４ａ，６４ｂとして上記サンプルホールド回路７０を２つ以上備えるＡＤ変換器において、これら複数のサンプルホールド回路７０は、高精度な変換を行うために全く同じ動作をするように設計される。ところが、実際の回路では、例えばレイアウトの都合、製造ばらつき、チップ応力等の理由により、各サンプルホールド回路７０の特性にばらつきが生じ、データ変換特性に影響を与える。
【００１２】
特に、サンプルホールド回路７０のスイッチ７６を構成するトランスファゲート７２の抵抗成分、電荷保持用コンデンサ７８の容量成分のばらつきや、サンプリングクロック信号ＳＣＬＫを発生するクロックジェネレータの遅延ばらつき等は、アナログ信号Ａinのサンプリングに必要なサンプリング時間のばらつきを生じさせ、高速変換時にリニアリティの低下や有効ビット数の低下といった問題を発生させ、製品の歩留りが低下するという深刻な問題を発生する。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、高速動作時であっても変換精度を低下させることがなく、製品歩留りを向上させることができるＡＤ変換器を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、アナログ信号のサンプルホールド回路を２つ以上備え、各々の前記サンプルホールド回路をタイミングをずらして並列動作させながら、各々の前記サンプルホールド回路の出力を順次切り替えてＡＤ変換を行い、前記アナログ信号に対応するデジタル信号を出力するＡＤ変換器であって、
各々の前記サンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号を比較し、この比較した結果に応じて、各々の前記サンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号が同じになるように、各々の前記サンプルホールド回路を制御するサンプリングクロック信号のサンプリング時間を調整する校正回路を有することを特徴とするＡＤ変換器を提供するものである。
【００１５】
ここで、前記校正回路は、各々の前記サンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号を比較して誤差検出信号を出力する誤差検出回路と、前記誤差検出信号に基づいて、前記サンプリングクロック信号のサンプリング時間を制御する遅延制御信号を出力する遅延制御回路と、前記遅延制御信号に基づいて、前記サンプリングクロック信号のサンプリング時間を調整する遅延調整回路とを有するのが好ましい。
【００１６】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のＡＤ変換器を詳細に説明する。
【００１７】
図１は、本発明のＡＤ変換器の一実施例のブロック構成図である。
同図に示すＡＤ変換器１０は、アナログ信号Ａinをｎビットのデジタル信号Ｄ０〜Ｄn-1 に変換するもので、クロックジェネレータ１２、サンプルホールド回路１４ａ，１４ｂ、マルチプレクサ１６、ＡＤ変換回路１８、位相シフト回路２０、誤差検出回路２２、フィルタ回路２４ａ，２４ｂ、遅延制御回路２６ａ，２６ｂおよび遅延調整回路２８ａ，２８ｂを有する。
【００１８】
ここで、位相シフト回路２０、誤差検出回路２２、フィルタ回路２４ａ，２４ｂ、遅延制御回路２６ａ，２６ｂおよび遅延調整回路２８ａ，２８ｂは、各々のサンプルホールド回路１４ａ，１４ｂに保持されたアナログ信号をＡＤ変換して得られるデジタル信号を比較し、両者のデジタル信号が同じになるように、各々のサンプルホールド回路１４ａ，１４ｂを制御するサンプリングクロック信号のサンプリング時間を調整する本発明の校正回路を構成する。
【００１９】
図示例のＡＤ変換器１０において、まず、クロックジェネレータ１２は、クロック信号ＣＬＫを２分周してクロック信号ＣＬＫ２を発生する。図示例では、フリップフロップ３０が用いられており、クロック信号ＣＬＫはそのクロック入力端子に入力されている。また、フリップフロップ３０のデータ入力端子Ｄには、その反転出力端子ＱＮからの出力が入力され、フリップフロップ３０の出力端子Ｑからは、クロック信号ＣＬＫ２が出力されている。
【００２０】
続いて、サンプルホールド回路１４ａ，１４ｂは、各々排他的に動作するサンプリングクロック信号ＳＣＬＫＡおよびＳＣＬＫＢの制御により、入力されるアナログ信号Ａinをサンプリングしてホールドするもので、例えば図１０に例示するものを用いることができる。なお、サンプルホールド回路１４ａ，１４ｂとしては、図１０に示すものに限定されず、従来公知のあらゆるサンプルホールド回路を適用することができる。
【００２１】
サンプルホールド回路１４ａ，１４ｂの出力は、各々マルチプレクサ１６の入力端子０および１に入力されている。マルチプレクサ１６の選択入力端子には、前述のクロックジェネレータ１２によって発生されるクロック信号ＣＬＫ２が入力されており、マルチプレクサ１６からは、このクロック信号ＣＬＫ２の制御によって、サンプルホールド回路１４ａまたはサンプルホールド回路１４ｂの出力が交互に出力される。
【００２２】
マルチプレクサ１６の出力はＡＤ変換回路１８に入力されている。ＡＤ変換回路１８は、アナログ信号を所定ビット数のデジタル信号に変換するもので、図示例の場合、サンプルホールド回路１４ａ，１４ｂおよびマルチプレクサ１６を経て入力されるアナログ信号Ａinをｎビットのデジタル信号Ｄ０〜Ｄn-1 に変換して出力する。なお、ＡＤ変換回路１８としては何ら制限はなく、サンプルホールド回路を必要とする従来公知のあらゆるＡＤ変換回路を用いることができる。
【００２３】
ＡＤ変換回路１８の出力は、アナログ信号Ａinに対応するデジタル信号Ｄ０〜Ｄn-1 として本発明のＡＤ変換器１０から出力されるとともに、その一部、本実施例の場合には、下位側の２ビットのデジタル信号Ｄ０およびＤ１が位相シフト回路２０および誤差検出回路２２に入力されている。なお、位相シフト回路２０および誤差検出回路２２に入力されるデジタル信号Ｄ０〜Ｄn-1 のビット数は必要に応じて適宜決めればよい。
【００２４】
続いて、位相シフト回路２０は、後述する誤差検出回路２２において、デジタル信号を比較するために、サンプルホールド回路１４ａ，１４ｂに保持されたアナログ信号ＡinをＡＤ変換して得られるデジタル信号の内のいずれか一方をシフト、本実施例の場合、サンプルホールド回路１４ａに対応するデジタル信号の位相をシフトして、サンプルホールド回路１４ｂに対応するデジタル信号の位相に合わせる。
【００２５】
ここで、図２に、位相シフト回路の一実施例の構成回路図を示す。
図示例の位相シフト回路２０は、フリップフロップ３２ａ，３２ｂおよびフリップフロップ３４ａ，３４ｂを有する。フリップフロップ３２ａ，３２ｂのクロック反転入力端子にはクロック信号ＣＬＫが入力され、そのデータ入力端子Ｄには各々デジタル信号Ｄ０およびＤ１が入力され、その出力端子Ｑからの出力は各々フリップフロップ３４ａ，３４ｂのデータ入力端子Ｄに入力されている。また、フリップフロップ３４ａ，３４ｂのクロック入力端子にはクロック信号ＣＬＫ２が入力され、その出力端子Ｑからは各々デジタル信号ＤＤ０およびＤＤ１が出力されている。
【００２６】
この位相シフト回路２０においては、クロック信号ＣＬＫの立ち下がりエッジで、デジタル信号Ｄ０およびＤ１が各々フリップフロップ３２ａおよび３２ｂに保持された後、クロック信号ＣＬＫ２の立ち上がりエッジで、フリップフロップ３２ａおよび３２ｂに保持されている、サンプルホールド回路１４ａに対応するデジタル信号Ｄ０およびＤ１が各々フリップフロップ３４ａおよび３４ｂに保持されるとともに、デジタル信号ＤＤ０およびＤＤ１として出力される。
【００２７】
続いて、誤差検出回路２２は、サンプルホールド回路１４ａに保持されたアナログ信号Ａinの電圧レベルをＡＤ変換して得られるデジタル信号、すなわち、位相シフト回路２０から出力されるデジタル信号ＤＤ０およびＤＤ１と、サンプルホールド回路１４ｂに保持されたアナログ信号の電圧レベルをＡＤ変換して得られるデジタル信号Ｄ０およびＤ１とを比較して、その比較結果である誤差検出信号ＭＲ，ＣＲを出力する。
【００２８】
ここで、図３に、誤差検出回路の一実施例の構成回路図を示す。
図示例の誤差検出回路２２は、ＥＸＯＲゲート３６、ＮＡＮＤゲート３８、全加算器（ＦＡ）４０およびＮＯＲゲート４２を有する。ＥＸＯＲゲート３６の入力端子ＡおよびＢには、各々デジタル信号ＤＤ０およびＤ０が入力されている。また、ＮＡＮＤゲート３８の入力端子Ａおよび反転入力端子Ｂには、各々デジタル信号Ｄ０およびＤＤ０が入力されている。また、ＥＸＯＲゲート３６の出力端子Ｙからの出力はＮＯＲゲート４２の一方の入力端子に入力され、ＮＡＮＤゲート３８の出力端子Ｙからの出力はＦＡ４０のキャリー入力端子ＣＩに入力されている。ＦＡ４０の入力端子Ａおよび反転入力端子Ｂには、各々デジタル信号ＤＤ１およびＤ１が入力され、その出力端子Ｓからの出力はＮＯＲゲート４２の他方の入力端子に入力されている。ＮＯＲゲート４２の出力およびＦＡ４０のキャリー出力端子ＣＯからの出力は、各々誤差検出信号ＭＲおよびＣＲとして出力されている。
【００２９】
図４は、図３に示す誤差検出回路の出力結果の表である。
この表には、誤差検出回路２２において、サンプルホールド回路１４ａに保持されたアナログ信号Ａinの電圧レベルをＡＤ変換して得られるデジタル信号ＤＤ０およびＤＤ１と、サンプルホールド回路１４ｂに保持されたアナログ信号の電圧レベルをＡＤ変換して得られるデジタル信号Ｄ０およびＤ１と、を比較した結果、誤差検出回路２２から出力される誤差検出信号ＭＲおよびＣＲの状態が示されている。
【００３０】
この表に示すように、デジタル信号ＤＤ０およびＤＤ１とデジタル信号Ｄ０およびＤ１とを比較した結果、デジタル信号ＤＤ０およびＤＤ１とデジタル信号Ｄ０およびＤ１とが同じであれば、誤差検出信号ＭＲ，ＣＲはともにハイレベルとなる。これに対し、デジタル信号ＤＤ０およびＤＤ１よりもデジタル信号Ｄ０およびＤ１の方が大きければ、誤差検出信号ＭＲ，ＣＲはともにローレベルとなり、デジタル信号ＤＤ０およびＤＤ１よりもデジタル信号Ｄ０およびＤ１の方が小さければ、誤差検出信号ＭＲ，ＣＲは各々ローレベルおよびハイレベルとなる。
【００３１】
なお、本実施例では、位相シフト回路２０と誤差検出回路２２とを別々の機能ブロックとして表しているが、位相シフト回路２０および誤差検出回路２２を１まとめにしたものを誤差検出回路としてもよい。
誤差検出回路２２から出力される誤差検出信号の内、ＭＲはフィルタ回路２４ａ，２４ｂに入力されている。また、ＣＲはインバータ５０を介してフィルタ回路２４ａに入力され、フィルタ回路２４ｂには直接入力されている。
【００３２】
ところで、本発明のＡＤ変換器１０では、変換後のデジタル信号を比較し、その比較結果をフィードバックして、サンプルホールド回路１４ａ，１４ｂのサンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢのサンプリング時間を調整する。フィルタ回路２４ａ，２４ｂは、必ずしも必要なものではないが、本発明のＡＤ変換器１０で用いられる校正回路がフィードバック系であることを考慮して、誤差検出回路２２における検出感度を低下させるためのものである。
【００３３】
ここで、図５に、フィルタ回路の一実施例の構成回路図を示す。
図示例のフィルタ回路２４は、ＡＮＤゲート４４、フリップフロップ４６およびＡＮＤゲート４８を有する。ＡＮＤゲート４４には、校正モード指定信号ＣＨＥＣＫ、誤差検出信号ＭＲ，ＣＲおよびクロック信号ＣＬＫが入力され、その出力は、フリップフロップ４６のクロック入力端子およびＡＮＤゲート４８の一方の入力端子に入力されている。フリップフロップ４６のデータ入力端子Ｄには、その反転出力端子ＱＮからの出力が入力され、そのクリア入力端子にはリセット信号ＲＥＳＥＴが入力されている。また、フリップフロップ４６の反転出力端子ＱＮからの出力はＡＮＤゲート４８の他方の入力端子に入力されており、このＡＮＤゲート４８の出力がフィルタ回路２４の出力となる。
【００３４】
ここで、校正モード指定信号ＣＨＥＣＫは、校正回路を使用して、サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢのサンプリング時間を調整する校正モード、もしくは、通常のＡＤ変換を行う通常モードを指定する信号である。本実施例では、校正モード指定信号ＣＨＥＣＫがハイレベルの場合に校正モードが指定される。また、リセット信号ＲＥＳＥＴは、校正回路を初期化するための信号であり、ローレベルにすることで校正回路は初期化される。
【００３５】
フィルタ回路２４においては、まず、リセット信号ＲＥＳＥＴがローレベルとされて初期化され、フリップフロップ４６の反転出力端子ＱＮからの出力はハイレベルとなる。リセット信号ＲＥＳＥＴがハイレベルとされた後、校正モード指定信号がローレベルであればＡＮＤゲート４４からは常にローレベルが出力され、フィルタ回路２４の出力となるＡＮＤゲート４８からもローレベルが出力される。これに対し、校正モード指定信号ＣＨＥＣＫがハイレベルであれば、ＡＮＤゲート４４からは、誤差検出信号ＭＲ，ＣＲの状態に応じて、フィルタ回路２４ａの場合にはデジタル信号ＤＤ０およびＤＤ１よりもデジタル信号Ｄ０およびＤ１が大きければ、すなわち、誤差検出信号ＭＲ，ＣＲがいずれもローレベルであれば、また、フィルタ回路２４ｂの場合にはデジタル信号ＤＤ０およびＤＤ１よりもデジタル信号Ｄ０およびＤ１が小さければ、すなわち、誤差検出信号ＭＲ，ＣＲが各々ローレベルおよびハイレベルであれば、クロック信号ＣＬＫが反転出力される。ＡＮＤゲート４４からの出力はフリップフロップ４６によって２分周され、ＡＮＤゲート４８によって、その反転出力端子ＱＮからの出力とＡＮＤゲート４４からの出力との論理積が取られて出力される。
【００３６】
すなわち、フィルタ回路２４においては、上述する校正モード指定信号ＣＨＥＣＫがハイレベルで、かつ、誤差検出信号ＭＲ，ＣＲの条件が満足された場合に２パルス分のクロック信号ＣＬＫが入力されると、クロック信号ＣＬＫのローレベルのパルス幅に相当する１つのパルス信号が出力されるように感度が低下される。図１に示すように、フィルタ回路２４ａ，２４ｂからの出力は各々遅延制御回路２６ａ，２６ｂに入力されている。
【００３７】
遅延制御回路２６ａ，２６ｂは、誤差検出回路２２から出力される誤差検出信号ＭＲ，ＣＲに基づいて、より正確には本実施例の場合、上記フィルタ回路２４ａ，２４ｂによって、誤差検出回路２２から出力される誤差検出信号ＭＲ，ＣＲの感度を低下させた信号に基づいて、各々サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢのサンプリング時間を制御する遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を出力する。
【００３８】
ここで、図６に、遅延制御回路の一実施例の構成回路図を示す。
図示例の遅延制御回路２６は、２つのフリップフロップ５２ａ，５２ｂからなる２ビットのダウンカウンタ、ならびに、４つのＡＮＤゲート５４ａ，５４ｂ，５４ｃ，５４ｄからなるデコーダを有する。フリップフロップ５２ａ，５２ｂのクリア入力端子にはリセット信号ＲＥＳＥＴが入力されている。また、フリップフロップ５２ａのクロック入力端子にはクロック信号ＣＬＫすなわちフィルタ回路２４からの出力信号が入力され、そのデータ入力端子Ｄには、その反転出力端子ＱＮからの出力が入力され、その出力端子Ｑからの出力は、フリップフロップ５２ｂのクロック入力端子およびＡＮＤゲート５４ａ，５４ｂ，５４ｃ，５４ｄの一方の入力端子に入力されている。また、フリップフロップ５２ｂのデータ入力端子Ｄには、その反転出力端子ＱＮからの出力が入力され、その出力端子Ｑからの出力は、ＡＮＤゲート５４ａ，５４ｂ，５４ｃ，５４ｄの他方の入力端子に入力されている。ＡＮＤゲート５４ａ，５４ｂ，５４ｃ，５４ｄの出力は各々遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３として出力されている。
【００３９】
図６の遅延制御回路２６においては、まず、リセット信号ＲＥＳＥＴがローレベルとされて初期化されると、フリップフロップ５２ａ，５２ｂの出力端子Ｑからの出力はともにローレベルとなり、遅延制御信号Ｓ０がハイレベルとなる。リセット信号ＲＥＳＥＴがハイレベルとされた後、クロック信号ＣＬＫすなわちフィルタ回路２４からの出力信号が入力される毎に、ダウンカウンタとなるフリップフロップ５２ａ，５２ｂの出力は０から３，２，１，０の順に変化する。デコーダとなるＡＮＤゲート５４ａ，５４ｂ，５４ｃ，５４ｄでは、ダウンカウンタの出力０，３，２，１に対応して各々遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３がハイレベルとなる。
【００４０】
すなわち、この遅延制御回路２６から出力される遅延制御信号は、初期化後には遅延制御信号Ｓ０がハイレベルとなっており、フィルタ回路２４からの出力信号が入力される毎に、順次遅延制御信号Ｓ１，Ｓ２，Ｓ３がハイレベルとなる。なお、本実施例では、フィルタ回路２４と遅延制御回路２６とを別々の機能ブロックとして表しているが、これに限定されず、両者を合わせて遅延制御回路としてもよい。
【００４１】
図１に示すように、遅延制御回路２６ａ，２６ｂから出力される遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３は、各々対応する遅延調整回路２８ａ，２８ｂに入力されている。遅延調整回路２８は、遅延制御回路２６から出力される遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３に基づいて、サンプリングクロック信号ＳＣＬＫのサンプリング時間を調整する。本実施例の場合、変換後の数値が小さいデジタル信号に対応するサンプルホールド回路のサンプリングクロック信号のサンプリング時間を長くするように調整する。
【００４２】
ここで、図７に、遅延調整回路の一実施例の構成回路図を示す。
図示例の遅延調整回路２８は、直列接続された複数のバッファからなる遅延ライン５６、および、遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３に各々対応する４つのスイッチ５８を有する。遅延ライン５６には、クロック信号ＣＬＫ２が入力されている。４つのスイッチ５８の一方の端子は、この遅延ライン５６の所定数のバッファ以降の異なるバッファの出力に各々接続され、その他方の端子は短絡され、クロック信号ＣＬＫ２’として出力されている。
【００４３】
この遅延調整回路２８においては、遅延ライン５６を構成する各々のバッファによって、クロックジェネレータ１２から入力されるクロック信号ＣＬＫ２が遅延される。４つのスイッチ５８は、各々遅延制御信号Ｓ０，Ｓ１，Ｓ２，Ｓ３によってそのオンオフを制御される。すなわち、ハイレベルの遅延制御信号に対応するスイッチ５８だけがオン状態となり、このオン状態となったスイッチ５８に対応して遅延されたクロック信号ＣＬＫ２’が出力される。
【００４４】
図１に示すように、遅延調整回路２８ａ，２８ｂの出力は各々ＡＮＤゲート６０ａ，６０ｂの一方の端子に入力されている。ＡＮＤゲート６０ａ，６０ｂの他方の入力端子にはクロック信号ＣＬＫ２が入力されており、その出力は、サンプリングクロックＳＣＬＫＡ，ＳＣＬＫＢとして出力されている。本実施例の場合、遅延制御信号Ｓ０＜Ｓ１＜Ｓ２＜Ｓ３の順に、遅延ライン５６によるクロック信号ＣＬＫ２の遅延時間が長くなり、これに応じてサンプリングクロック信号ＳＣＬＫのサンプリング時間すなわちハイレベルのパルス幅も長くなる。
【００４５】
なお、図示例の場合、誤差検出信号ＭＲ，ＣＲの状態に応じて、クロック信号ＣＬＫ２の遅延量をデジタル的に制御する場合の一例を示しているが、本発明はこれに限定されず、誤差検出信号ＭＲ，ＣＲの状態に応じて、クロック信号ＣＬＫ２の遅延量を制御するアナログ的な制御信号の電圧レベルを制御し、この制御信号を用いてアナログ的に遅延量を可変にする回路を使用してもよい。
本発明のＡＤ変換器は、基本的に以上のような構成を有する。
【００４６】
次に、図８に示すタイミングチャートを参照して、本発明のＡＤ変換器の動作について説明する。
【００４７】
図８は、サンプリングクロック信号ＳＣＬＫＢのサンプリング時間が、サンプリングクロック信号ＳＣＬＫＡに比べて不足している場合、すなわち、サンプルホールド回路１４ａに保持されたアナログ信号をＡＤ変換して得られるデジタル信号の数値よりも、サンプルホールド回路１４ｂに保持されたアナログ信号をＡＤ変換して得られるデジタル信号の数値のほうが小さかった場合の本発明のＡＤ変換器の動作を表す一例のタイミングチャートである。
【００４８】
まず、通常モードの動作について説明する。
通常モードでは、校正モード指定信号ＣＨＥＣＫがローレベルとされる。一旦、リセット信号ＲＥＳＥＴをローレベルとして校正回路を初期化すると、遅延制御信号Ｓ０がハイレベルとなり、これに対応するスイッチ５８がオンし、校正回路はこの状態を保持する。
クロック信号ＣＬＫは、クロックジェネレータ１２によって２分周され、クロック信号ＣＬＫの立ち上がりエッジで変化するクロック信号ＣＬＫ２が発生される。これらのクロック信号ＣＬＫ，ＣＬＫ２は、マルチプレクサ１６および本発明の特徴部分となる校正回路の所定の各ブロックに供給される。
【００４９】
アナログ信号Ａinは２つのサンプルホールド回路１４ａ，１４ｂに同じように入力される。サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢは、タイミングをずらして互いに排他的に動作する。サンプルホールド回路１４ａ，１４ｂは、各々サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢがハイレベルの時にアナログ信号Ａinをサンプリングし、これをローレベルの期間ホールドする。
【００５０】
２つのサンプルホールド回路１４ａ，１４ｂの出力はマルチプレクサ１６に入力される。マルチプレクサ１６は、クロックジェネレータ１２から入力されるクロック信号ＣＬＫ２の制御により、サンプルホールド回路１４ａ，１４ｂからの出力を切り替えて交互に出力する。本実施例の場合、クロック信号ＣＬＫ２がハイレベルであればサンプルホールド回路１４ｂからの出力が出力され、ローレベルであればサンプルホールド回路１４ａからの出力が出力される。
【００５１】
すなわち、２つのサンプルホールド回路１４ａ，１４ｂは、クロック信号ＣＬＫの２倍の周期のクロック信号ＣＬＫ２の速度で動作しているが、マルチプレクサ１６からは、クロック信号ＣＬＫの周期で信号が出力されてＡＤ変換回路１８に入力される。したがって、ＡＤ変換回路１８では、クロック信号ＣＬＫの速度で高速にＡＤ変換が行われ、アナログ信号Ａinに対応するｎビットのデジタル信号Ｄ０〜Ｄn-1 、すなわち、各々サンプルホールド回路１４ａ，１４ｂに対応するデジタル信号Ｄａｔａ（Ａ）およびＤａｔａ（Ｂ）が順次交互に出力される。
【００５２】
続いて、本発明の特徴部分となる校正モードの動作について説明する。
校正モードでは、校正モード指定信号ＣＨＥＣＫがハイレベルとされる。一旦、リセット信号ＲＥＳＥＴをローレベルとして校正回路を初期化すると、遅延制御信号Ｓ０がハイレベルとなり、これに対応するスイッチ５８がオンする。したがって、この段階では、サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢのサンプリング時間の設定は同じであり、各々遅延制御信号Ｓ０に対応する遅延ライン５６の遅延量ｄｅｌａｙＡ，ｄｅｌａｙＢに相当するパルス幅となる。
【００５３】
ＡＤ変換回路１８によって変換されたデジタル信号Ｄ０〜Ｄn-1 の内、下位２ビットのデジタル信号Ｄ０，Ｄ１は位相シフト回路２０および誤差検出回路２２にも入力される。位相シフト回路２０では、サンプルホールド回路１４ｂに対応するデジタル信号Ｄａｔａ（Ｂ）の位相に一致するように、サンプルホールド回路１４ａに対応するデジタル信号Ｄａｔａ（Ａ）の位相がシフトされ、各々デジタル信号Ｄ０，Ｄ１に対応するデジタル信号ＤＤ０，ＤＤ１が出力される。
【００５４】
続いて、誤差検出回路２２において、位相シフト回路２０から出力されるデジタル信号ＤＤ０およびＤＤ１、すなわち、サンプルホールド回路１４ａに保持されたアナログ信号Ａinの電圧レベルをＡＤ変換して得られるデジタル信号と、サンプルホールド回路１４ｂに保持されたアナログ信号の電圧レベルをＡＤ変換して得られるデジタル信号Ｄ０およびＤ１とが比較され、その比較結果である誤差検出信号ＭＲ，ＣＲが出力される。
【００５５】
ここでは、前述のように、サンプルホールド回路１４ａに保持されたアナログ信号をＡＤ変換して得られるデジタル信号Ｄａｔａ（Ａ）の数値よりも、サンプルホールド回路１４ｂに保持されたアナログ信号をＡＤ変換して得られるデジタル信号Ｄａｔａ（Ｂ）の数値のほうが小さいため、図８のタイミングチャートに示すように、誤差検出回路２２によって両者を比較した結果、誤差検出信号ＭＲ，ＣＲとして各々ローレベルおよびハイレベルが出力される。
【００５６】
誤差検出信号ＭＲ，ＣＲはフィルタ回路２４ａ，２４ｂに入力される。ここで、フィルタ回路２４ｂからは、誤差検出信号ＭＲとして２回目のローレベルが入力された時に、クロック信号ＣＬＫのローレベルに相当するパルス幅のハイレベルのパルス信号が出力され、次段の遅延制御回路２６ｂに入力される。一方、フィルタ回路２４ａは、誤差検出信号ＣＲがハイレベルであるため、その出力は常にローレベルとなる。
【００５７】
遅延制御回路２６ａ，２６ｂのダウンカウンタとなる２つのフリップフロップ５２ａ，５２ｂの出力端子Ｑからは、リセット信号ＲＥＳＥＴによって初期化された状態であるローレベルが出力されており、ともに遅延制御信号Ｓ０がハイレベルとなっている。遅延調整回路２８ａでは、フィルタ回路２４ａの出力が常にローレベルであるから、遅延制御信号Ｓ０のハイレベルに対応するスイッチ５８がオンしたままの状態を保持する。
【００５８】
これに対して、遅延調整回路２８ｂでは、フィルタ回路２４ｂからハイレベルのパルス信号が入力されると、フリップフロップ５２ａ，５２ｂの出力端子Ｑからの出力はともにハイレベルとなり、遅延制御信号Ｓ１がハイレベルとなる。したがって、遅延制御信号Ｓ１のハイレベルに対応するスイッチ５８がオンし、これに応じてクロック信号ＣＬＫ２の遅延量が増大する。遅延調整回路２８ａ，２８ｂからの出力は各々ＡＮＤゲート６０ａ，６０ｂに入力され、ＡＮＤゲート６０ａ，６０ｂからは、各々サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢが出力されて、サンプルホールド回路１４ａ，１４ｂに入力される。
【００５９】
したがって、本実施例の場合には、遅延調整回路２８ａによる遅延量ｄｅｌａｙＡ、すなわち、サンプリングクロック信号ＳＣＬＫＡのサンプリング時間は初期化されたままの状態であるが、遅延調整回路２８ｂによる遅延量ｄｅｌａｙＢ、すなわち、サンプリングクロック信号ＳＣＬＫＢのサンプリング時間は増大するように作用する。本発明のＡＤ変換器１０では、まず、校正モードにおいて、アナログ信号Ａinとして校正用の基準電圧を入力し、サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢのサンプリング時間を適切に調整した後、通常モードでのＡＤ変換を行う。
【００６０】
これにより、本発明のＡＤ変換器によれば、例えばレイアウトの都合、製造ばらつき、チップ応力等の理由により発生する、サンプルホールド回路１４ａ，１４ｂのスイッチ７６を構成するトランスファゲート７２の抵抗成分、電荷保持用コンデンサ７８の容量成分のばらつきや、サンプリングクロック信号ＳＣＬＫＡ，ＳＣＬＫＢを発生するクロックジェネレータの遅延ばらつき等によるサンプリング時間のばらつきを校正してほぼ一致させることができるため、高速動作時のリニアリティ特性劣化を改善することができ、その結果製品の歩留りを向上させることができる。
【００６１】
なお、上記実施例では、図面に示す回路の一例を挙げて説明したが、本発明は図示例の回路に限定されず、同じ機能を実現するデジタルおよびアナログの各種の別の回路構成によっても実現可能である。
以上、本発明のＡＤ変換器について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６２】
【発明の効果】
以上詳細に説明した様に、本発明のＡＤ変換器は、２つ以上のサンプルホールド回路をタイミングをずらして並列動作させるＡＤ変換器において、各々のサンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号を比較し、この比較した結果に応じて、各々のサンプルホールド回路に保持されたアナログ信号をＡＤ変換して得られるデジタル信号が同じになるように、各々のサンプルホールド回路を制御するサンプリングクロック信号のサンプリング時間を調整するものである。
これにより、本発明のＡＤ変換器によれば、サンプリングクロック信号を発生するクロックジェネレータの遅延ばらつき等によるサンプリング時間のばらつきを自動的に校正して、各サンプルホールド回路におけるサンプリング電荷のばらつきを防止することができるため、高速動作時のリニアリティ特性劣化を改善することができ、その結果製品の歩留りを向上させることができる。
【図面の簡単な説明】
【図１】  本発明のＡＤ変換器の一実施例のブロック構成図である。
【図２】  位相シフト回路の一実施例の構成回路図である。
【図３】  誤差検出回路の一実施例の構成回路図である。
【図４】  図３に示す誤差検出回路の出力結果の表である。
【図５】  フィルタ回路の一実施例の構成回路図である。
【図６】  遅延制御回路の一実施例の構成回路図である。
【図７】  遅延調整回路の一実施例の構成回路図である。
【図８】  本発明のＡＤ変換器の動作を表す一実施例のタイミングチャートである。
【図９】  従来のＡＤ変換器の一例のブロック構成図である。
【図１０】  サンプルホールド回路の一例の構成回路図である。
【符号の説明】
１０，６２  ＡＤ変換器
１２  クロックジェネレータ
１４ａ，１４ｂ，７０  サンプルホールド回路
１６，６６  マルチプレクサ
１８  ＡＤ変換回路
２０  位相シフト回路
２２  誤差検出回路
２４，２４ａ，２４ｂ  フィルタ回路
２６，２６ａ，２６ｂ  遅延制御回路
２８，２８ａ，２８ｂ  遅延調整回路
３０，３２ａ，３２ｂ，３４ａ，３４ｂ，４６，５２ａ，５２ｂ  フリップフロップ
３６  ＥＸＯＲゲート
３８  ＮＡＮＤゲート
４０  全加算器（ＦＡ）
４２  ＮＯＲゲート
４４，４８，５４ａ，５４ｂ，５４ｃ，５４ｄ，６０ａ，６０ｂ  ＡＮＤゲート
５０，７４  インバータ
５６  遅延ライン
５８  スイッチ
Ａin  アナログ信号
Ｄ０〜Ｄn-1   デジタル信号
ＣＬＫ，ＣＬＫ２  クロック信号
ＳＣＬＫ，ＳＣＬＫＡ，ＳＣＬＫＢ  サンプリング信号
ＣＨＥＣＫ  校正モード指定信号
ＲＥＳＥＴ  リセット信号
ＭＲ，ＣＲ  誤差検出信号
Ｓ０，Ｓ１，Ｓ２，Ｓ３  遅延制御信号
６４ａ，６４ｂ  低速動作ブロック
６８  高速動作ブロック
７２  トランスファゲート
７６  スイッチ
７８  電荷保持用コンデンサ
８０  オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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