(57)【特許請求の範囲】
【請求項１】
リフレッシュ動作を必要とするメモリセルと、昇圧レベルを用いる前記メモリセルを選択するワード線と、前記メモリセルのデータの読み出し動作または前記メモリセルのデータのリフレッシュ動作を行うセンスアンプと、を備え、前記リフレッシュ動作時に動作する前記センスアンプの数および前記ワード線の数が、前記読み出し動作時に動作する前記センスアンプの数および前記ワード線の数よりも多い半導体記憶装置であって、
前記リフレッシュ動作を検出して制御信号を発生する制御信号発生回路と、
前記ワード線を駆動するワードデコーダと、
前記ワードデコーダを駆動するワードデコーダ制御回路と、
前記ワードデコーダ制御回路を制御するロウ系制御回路と、
前記ロウ系制御回路のプリチャージ動作を実行するプリチャージ制御回路と、を備え、
前記プリチャージ制御回路は、前記制御信号を受け取って、前記ワードデコーダ制御回路の出力信号のタイミングを遅らせることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、リフレッシュ動作を伴う揮発性の半導体記憶装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory) やシンクロナスＤＲＡＭ（ＳＤＲＡＭ）等の揮発性メモリは、リフレッシュ動作が必要である。このリフレッシュ動作は、メモリセルの再書き込み動作であり、また、リフレッシュ時間は規定により決められていて、一度に動作するＳ／Ａの数に対応して、各種電源発生回路の供給電流が設定されている。
【０００２】
ところで、昨今では、活性化アレイを細分化して消費電流を減らし、アクセス動作を高速化しようという半導体記憶装置が登場して来ている。これらのチップ（半導体記憶装置）においても、リフレッシュ時のＳ／Ａの数は従来チップと同じであるため、アクティブ時とリフレッシュ時において、各電源発生回路の消費電流に大きな差が生じることになっている。そこで、複数の電源発生回路を設けるものも提案されているが電源部の占有面積や消費電力の面で問題があり、電源部の占有面積の増加や消費電力の増大を伴うことなく、確実なリフレッシュ動作を行うことのできる半導体記憶装置の提供が要望されている。
【０００３】
【従来の技術】
図１は従来の半導体記憶装置の一例におけるメモリセルアレイ部および電源発生回路を概念的に示すブロック図である。図１において、参照符号１０１は半導体記憶装置（メモリチップ），１２１〜１２４はメモリセルアレイ部，１０３は電源電圧発生器，そして，１０４は昇圧レベル発生器を示している。
【０００４】
図１に示す従来の半導体記憶装置（例えば、ＳＤＲＡＭ）は、共通の電源電圧発生器１０３および昇圧レベル発生器１０４が複数（例えば、４つ）のメモリセルアレイ部１２１〜１２４に対する各電源電圧の供給を行うように構成されている。ここで、電源電圧発生器１０３は、例えば、各メモリセルアレイ部１２１〜１２４におけるＳ／Ａ（センスアンプ）に電源電圧を供給し、また、昇圧レベル発生器１０４は、各メモリセルアレイ部１２１〜１２４における選択されたワード線を駆動するために使用する昇圧レベルを発生する。
【０００５】
従来のＤＲＡＭ（ＳＤＲＡＭ）において、リフレッシュ時間は規定により、例えば、８ｋ回／６４ｍsec.と決められており、２５６ＭビットのＤＲＡＭにおいては、６４ミリ秒の間に８ｋ回のリフレッシュ動作を行なうようになっている。つまり、一度に動作するＳ／Ａ（センスアンプ）の数は、２５６Ｍ÷８ｋ回＝３２ｋ個となり、通常のアクセス時（読み出しまたは書き込み時）の８ｋ個に対して４倍のＳ／Ａが一斉に動作することになる。
【０００６】
これにより、Ｓ／Ａ動作のピーク電流が増大することになり、その結果、通常のアクセス時（通常動作モード時）に対応した駆動能力を有する電源電圧発生器１０３を設けた半導体記憶装置においては、リフレッシュ動作時（リフレッシュ動作モード時）におけるＳ／Ａに対する電流供給能力が不足してＳ／Ａがビット線対間の電位差を増幅する時間が通常のアクセス時よりも長くかかる。また、従来において、通常のアクセス時は１つのメモリセルアレイ部内のワード線が選択されるのに対して、リフレッシュ動作時は、例えば、４つのメモリセルアレイ部内の各ワード線が選択されるようになっている。従って、ワード線を駆動する昇圧レベル発生器１０４は、通常のアクセス時（通常動作モード時）とリフレッシュ動作時（リフレッシュ動作モード時）とで異なる大きさの負荷を駆動しなければならないことになる。
【０００７】
ここで、例えば、ＤＲＡＭのリフレッシュ動作は、メモリセルの再書き込み動作であり、ワード線（ＷＬ）が立ち上がってからセンスアンプ（Ｓ／Ａ）が動作し、さらに、ビット線（ＢＬ，／ＢＬ）のレベル差が十分になったところでワード線を閉じ、これらの動作を繰り返す事によりリフレッシュ動作が行われる。この一連の動作で、電源の電圧降下（バンプダウン）が起こった時に問題となるのは、ワード線の立ち上がりが遅くなり、メモリセルからのデータが出て来ていないうちに、センス動作が始まってしまう危険性があること、および、ビット線が開ききっていない状態で、ワード線が閉じてしまうこと等である。
【０００８】
図２は従来の半導体記憶装置の他の例におけるメモリセルアレイ部および電源発生回路を概念的に示すブロック図である。図２において、参照符号１０１は半導体記憶装置（メモリチップ），１２１〜１２４はメモリセルアレイ部，１３１〜１３４は電源電圧発生器，そして，１４１〜１４４は昇圧レベル発生器を示している。
【０００９】
前述した図１に示す従来の半導体記憶装置においては、複数のメモリセルアレイ部１２１〜１２４に対して共通の電源部（電源電圧発生器１０３および昇圧レベル発生器１０４）を設けるように構成されていたのに対して、図２に示す従来の半導体記憶装置は、リフレッシュ動作時におけるＳ／Ａ（センスアンプ）の消費電流の増大に対応すべく、各メモリセルアレイ部１２１〜１２４に対して、それぞれ電源電圧発生器１３１〜１３４および昇圧レベル発生器１４１〜１４４を設け、リフレッシュ動作時の消費電流に対応させるようになっている。ここで、複数の電源電圧発生器１３１〜１３４および昇圧レベル発生器１４１〜１４４は、リフレッシュ動作時だけ活性化させるように構成してもよい。
【００１０】
図３は従来の半導体記憶装置の一例における要部構成を示すブロック回路図であり、図４は図３の半導体記憶装置のリフレッシュ動作を説明するためのタイミング図であり、そして、図５は従来の半導体記憶装置におけるメモリセルアレイ部の要部の一構成例を示すブロック回路図である。
図３および図５において、参照符号１０５はプリチャージ制御回路，１０６はロウ系制御回路（ｒｏｗ系制御回路），１０７はワードデコーダ制御回路，そして，１１０はセンスアンプ制御回路（Ｓ／Ａ制御回路）を示している。また、図５において、参照符号１０８はワードデコーダ，１０９はコラムデコーダ，１１１はセンスアンプ活性化回路（Ｓ／Ａ活性化回路），そして，１１２はセンスアンプ（Ｓ／Ａ）を示している。
【００１１】
図３および図５に示されるように、ｒｏｗ系制御回路１０６には、ロウアドレスストローブ信号／ｒａｓが供給され、該ｒｏｗ系制御回路１０６は、ワードデコーダ制御回路１０７に対して信号ｂｒａｓｚを出力すると共にプリチャージ制御回路１０５に対して信号ｐｒｅｚを出力する。ワードデコーダ制御回路１０７は、複数のワードデコーダ（ワードデコーダ列）１０８，Ｓ／Ａ制御回路１１０およびプリチャージ制御回路１０５に対して信号ｐｗｌｚを出力し、また、プリチャージ制御回路１０５は、ｒｏｗ系制御回路１０６に対して信号ｐｒｅｐｚを帰還する。そして、Ｓ／Ａ制御回路１１０は、複数のＳ／Ａ（センスアンプ列）１１２に対して信号ｌｅｚを出力する。
【００１２】
図３に示されるように、プリチャージ制御回路１０５は、信号ｐｒｅｚおよびｐｗｌｚが入力されたナンドゲートＮＡＮＤ５，複数のインバータＩ５１〜Ｉ５５，複数の抵抗Ｒ５１〜Ｒ５４，および，複数のキャパシタＣ５１〜Ｃ５４を備えて構成されている。また、Ｓ／Ａ制御回路１１０は、複数のインバータＩ１１〜Ｉ１８，複数の抵抗Ｒ１１〜Ｒ１５，複数のキャパシタＣ１１〜Ｃ１５，および，ノアゲートＮＯＲ１を備えて構成されている。
【００１３】
図５に示されるように、複数のワードデコーダ（ワードデコーダ列）１０８は、ワードデコーダ制御回路１０７からの信号ｐｗｌｚを受け取ると共に、ロウアドレスを受け取って、所定のワード線ＷＬを選択するようになっている。また、Ｓ／Ａ活性化回路１１１は、Ｓ／Ａ制御回路１１０からの信号ｌｅｚを受け取り、複数のＳ／Ａ（センスアンプ列）１１２に対して信号ｎｓａ，ｐｓａを供給する。
【００１４】
コラムデコーダ１０９はコラムアドレスを受け取って対応するＳ／Ａ１１２を選択する。各Ｓ／Ａ１１２は、Ｓ／Ａ活性化回路１１１からの信号ｎｓａ，ｐｓａを受け取って、それぞれ対応するビット線ＢＬ，／ＢＬと、ワードデコーダ１０８により選択されたワード線ＷＬとの交差個所に設けられたメモリセルＭＣからの微少電位を増幅する。
【００１５】
次に、従来の半導体記憶装置のリフレッシュ動作を説明する。
図４に示されるように、図３の半導体記憶装置のリフレッシュ動作は、まず、ロウアドレスストローブ信号／ｒａｓが高レベル“Ｈ”から低レベル“Ｌ”に変化するのを受けて、ｒｏｗ系制御回路１０６の出力信号ｂｒａｓｚ（ｒｏｗ系のアクセス信号）および信号ｐｒｅｚがそれぞれ低レベル“Ｌ”から高レベル“Ｈ”に立ち上がる。
【００１６】
さらに、ワードデコーダ制御回路１０７の出力信号ｐｗｌｚ（ワード線ＷＬを立ち上げる基となる信号）が発生され（低レベル“Ｌ”から高レベル“Ｈ”に変化し）、Ｓ／Ａ制御回路１１０から出力されるセンスアンプ動作を活性化する信号ｌｅｚが、抵抗Ｒ１１，Ｒ１３〜Ｒ１５およびキャパシタＣ１１，Ｃ１３〜Ｃ１５等による所定時間（遅延時間ＤＴ１２）だけ遅延して低レベル“Ｌ”から高レベル“Ｈ”に立ち上がる。また、プリチャージ制御回路１０５の出力信号ｐｒｅｐｚは、信号ｐｗｌｚが高レベル“Ｈ”の状態で信号ｐｒｅｚが高レベル“Ｈ”に変化するのを受けて、抵抗Ｒ５１〜Ｒ５４およびキャパシタＣ５１〜Ｃ５４等による所定時間（遅延時間ＤＴ１１）だけ遅延して低レベル“Ｌ”から高レベル“Ｈ”に立ち上がる。すなわち、プリチャージ制御回路１０５は、所定のタイミングで信号ｐｒｅｐｚを発生してｒｏｗ系制御回路１０６に帰還し、プリチャージ動作を実行する。
【００１７】
すなわち、ｒｏｗ系制御回路１０６は、信号ｐｒｅｚを受け取って、その出力信号ｂｒａｓｚを高レベル“Ｈ”から低レベル“Ｌ”に変化させ、それに応じてワードデコーダ制御回路１０７の出力信号ｐｗｌｚも高レベル“Ｈ”から低レベル“Ｌ”に変化する。さらに、信号ｐｗｌｚの変化を受けて、Ｓ／Ａ制御回路１１０から出力される信号ｌｅｚが、抵抗Ｒ１１，Ｒ１２およびキャパシタＣ１１，Ｃ１２等による所定時間だけ遅延されて高レベル“Ｈ”から低レベル“Ｌ”に変化する。
【００１８】
ここで、Ｓ／Ａ制御回路１１０における遅延時間ＤＴ１２およびプリチャージ制御回路１０５における遅延時間ＤＴ１１は、抵抗およびキャパシタのＣＲディレイにより予め定められている。
図６は図５のメモリセルアレイ部におけるＳ／Ａ活性化回路の一例を示す回路図であり、また、図７は図５のメモリセルアレイ部におけるワードデコーダの一例を示す回路図である。これらＳ／Ａ活性化回路，Ｓ／Ａおよびワードデコーダは、従来の半導体記憶装置および本発明が適用される半導体記憶装置において共通な構成となっている。
【００１９】
図６に示されるように、Ｓ／Ａ活性化回路１１１（１１）は、インバータＩ３，電源電圧発生器より供給される電源電圧（ＶDD）をソースに受けるＰチャネル型ＭＯＳトランジスタＱＰ３，および，Ｎチャネル型ＭＯＳトランジスタＱＮ３１〜ＱＮ３３を備えて構成されている。また、Ｓ／Ａ１１２（１２）は、Ｐチャネル型ＭＯＳトランジスタＱＰ４１，ＱＰ４２およびＮチャネル型ＭＯＳトランジスタＱＮ４１，ＱＮ４２を備えて構成されている。
【００２０】
Ｓ／Ａ活性化回路１１１は、Ｓ／Ａ制御回路１１０からの出力信号ｌｅｚが低レベル“Ｌ”のとき、トランジスタＱＰ３およびＱＮ３３がスイッチオフでトランジスタＱＮ３１およびＱＮ３２がスイッチオンとなって信号ｐｓａおよびｎｓａがＶDD／２となり、Ｓ／Ａ１１２をリセット状態（プリチャージ状態）とし、また、信号ｌｅｚが高レベル“Ｈ”のとき、トランジスタＱＰ３およびＱＮ３３がスイッチオンでトランジスタＱＮ３１およびＱＮ３２がスイッチオフとなって、信号ｐｓａがＶDDで信号ｎｓａがＶSS（ＧＮＤ）となり、Ｓ／Ａ１１２を動作状態（活性化状態）とするようになっている。
【００２１】
図７に示されるように、ワードデコーダ１０８（８）は、ナンドゲートＮＡＮＤ８，インバータＩ８，昇圧レベル発生器からの昇圧レベル（ＶPP）をソースに受けるＰチャネル型ＭＯＳトランジスタＱＰ８１〜ＱＰ８３およびＮチャネル型ＭＯＳトランジスタＱＮ８１〜ＱＮ８３を備えて構成されている。
ワードデコーダ１０８は、ナンドゲートＮＡＮＤ８に入力するワードデコーダ制御回路１０７からの信号ｐｗｌｚおよびアドレス信号が共に高レベル“Ｈ”のとき、対応するワード線ＷＬを選択（高レベル“Ｈ”）するようになっている。
【００２２】
【発明が解決しようとする課題】
上述したように、図１に示す従来の半導体記憶装置は、複数のメモリセルアレイ部１２１〜１２４に対して共通の電源部（電源電圧発生器１０３および昇圧レベル発生器１０４）を設け、通常のアクセス時（読み出しまたは書き込み時）におけるセンスアンプ（Ｓ／Ａ１１２）の消費電流に対応させる構成とした場合、リフレッシュ動作時における消費電流の増大により、電源部（電源電圧発生器１０３および昇圧レベル発生器１０４）電流供給能力が不足して各電源電圧が所定のレベルより降下し、動作タイミングがずれて正常なリフレッシュ動作が行えなくなってしまうことになる。
【００２３】
すなわち、図６を参照して説明したように、Ｓ／Ａ制御回路１１０における遅延時間ＤＴ１２およびプリチャージ制御回路１０５における遅延時間ＤＴ１１は、抵抗およびキャパシタのＣＲディレイにより予め定められており、通常のアクセスに必要とされる消費電流に適した電源回路を有する半導体記憶装置では、リフレッシュ動作時に電流供給能力が不足して各電源電圧が所定のレベルよりも降下するため、タイミングをうまく取ることができなかった。
【００２４】
また、図２に示す従来の半導体記憶装置は、リフレッシュ動作時におけるセンスアンプの消費電流の増大に対応すべく、各メモリセルアレイ部１２１〜１２４に対して、それぞれ電源電圧発生器１３１〜１３４および昇圧レベル発生器１４１〜１４４を設けるようになっているが、このように複数の電源電圧発生器１３１〜１３４および昇圧レベル発生器１４１〜１４４を設けると、電源部が占有する面積が増加して集積化の妨げになるだけでなく、消費電力の増大を招くことにもなっていた。
【００２５】
本発明は、上述した従来の半導体記憶装置が有する課題に鑑み、複数の電源発生回路を設けることによる電源部の占有面積の増加や消費電力の増大を伴うことなく、確実なリフレッシュ動作を行うことのできる半導体記憶装置の提供を目的とする。
【００２６】
【課題を解決するための手段】
本発明によれば、リフレッシュ動作を必要とするメモリセルと、昇圧レベルを用いる前記メモリセルを選択するワード線と、前記メモリセルのデータの読み出し動作または前記メモリセルのデータのリフレッシュ動作を行うセンスアンプと、を備え、前記リフレッシュ動作時に動作する前記センスアンプの数および前記ワード線の数が、前記読み出し動作時に動作する前記センスアンプの数および前記ワード線の数よりも多い半導体記憶装置であって、前記リフレッシュ動作を検出して制御信号を発生する制御信号発生回路と、前記ワード線を駆動するワードデコーダと、前記ワードデコーダを駆動するワードデコーダ制御回路と、前記ワードデコーダ制御回路を制御するロウ系制御回路と、前記ロウ系制御回路のプリチャージ動作を実行するプリチャージ制御回路と、を備え、前記プリチャージ制御回路は、前記制御信号を受け取って、前記ワードデコーダ制御回路の出力信号のタイミングを遅らせることを特徴とする半導体記憶装置が提供される。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明に係る半導体記憶装置の実施例を説明する。
図８は本発明が適用される半導体記憶装置の一例におけるメモリセルアレイ部および電源発生回路を概念的に示すブロック図である。図８において、参照符号１は半導体記憶装置（メモリチップ），２１〜２４はメモリセルアレイ部，３は電源電圧発生器，そして，４は昇圧レベル発生器を示している。
【００２９】
図８に示す本実施例の半導体記憶装置（例えば、ＳＤＲＡＭ）は、前述した図１に示す従来の半導体記憶装置と同様に、共通の電源電圧発生器３および昇圧レベル発生器４により複数（例えば、４つ）のメモリセルアレイ部２１〜２４に対して各電源電圧を供給するようになっている。
図９は本発明に係る半導体記憶装置の一実施例における要部構成を示すブロック回路図であり、図１０は図９の半導体記憶装置のリフレッシュ動作を説明するためのタイミング図であり、そして、図１１は本発明が適用される半導体記憶装置におけるメモリセルアレイ部の要部の一構成例を示すブロック回路図である。
【００３０】
図９および図１１において、参照符号５はプリチャージ制御回路，６はロウ系制御回路（ｒｏｗ系制御回路），７はワードデコーダ制御回路，そして，１０はセンスアンプ制御回路（Ｓ／Ａ制御回路）を示している。また、図１１において、参照符号８はワードデコーダ，９はコラムデコーダ，１１はセンスアンプ活性化回路（Ｓ／Ａ活性化回路），そして，１２はセンスアンプ（Ｓ／Ａ）を示している。
【００３１】
図９および図１１に示されるように、ｒｏｗ系制御回路６には、ロウアドレスストローブ信号／ｒａｓが供給され、該ｒｏｗ系制御回路６は、ワードデコーダ制御回路７に対して信号ｂｒａｓｚを出力すると共にプリチャージ制御回路５に対して信号ｐｒｅｚを出力する。ワードデコーダ制御回路７は、複数のワードデコーダ８，Ｓ／Ａ制御回路１０およびプリチャージ制御回路５に対して信号ｐｗｌｚを出力し、また、プリチャージ制御回路５は、ｒｏｗ系制御回路６に対して信号ｐｒｅｐｚを帰還する。そして、Ｓ／Ａ制御回路１０は、複数のＳ／Ａ１２に対して信号ｌｅｚを出力する。
【００３２】
ここで、本実施例の半導体記憶装置においては、プリチャージ制御回路５およびＳ／Ａ制御回路１０に対して制御信号ｒｅｆｚが供給されるようになっている。なお、制御信号ｒｅｆｚは、制御信号発生回路（１３）により生成されるが、この制御信号発生回路の構成は後に詳述する。
図９に示されるように、プリチャージ制御回路５は、信号ｐｒｅｚおよびｐｗｌｚが入力されたナンドゲートＮＡＮＤ５，複数のインバータＩ５１〜Ｉ５８，複数の抵抗Ｒ５１〜Ｒ５６，複数のキャパシタＣ５１〜Ｃ５６，および，トランスファゲートＴＧ５１，ＴＧ５２を備えて構成されている。ここで、図３に示す従来のプリチャージ制御回路１０５との比較から明らかなように、本実施例のプリチャージ制御回路５においては、インバータＩ５６，Ｉ５７，抵抗Ｒ５５，Ｒ５６およびキャパシタＣ５５，Ｃ５６で構成される遅延回路５０を追加し、この遅延回路５０の接続を制御信号ｒｅｆｚにより制御するようになっている。
【００３３】
通常のアクセス時（読み出しおよび書き込み動作時）には、制御信号ｒｅｆｚが低レベル“Ｌ”となってトランスファゲートＴＧ５１がスイッチオフでＴＧ５２がスイッチオンし、遅延回路５０は関与せずに従来のプリチャージ制御回路１０５と同様の回路構成により、本実施例のプリチャージ制御回路５の出力信号ｐｒｅｐｚには遅延時間ＤＴ１１が与えられる。一方、リフレッシュ動作時には、制御信号ｒｅｆｚが高レベル“Ｈ”となってトランスファゲートＴＧ５１がスイッチオンでＴＧ５２がスイッチオフし、遅延回路５０が直列に挿入されて遅延時間が長くなり、プリチャージ制御回路５の出力信号ｐｒｅｐｚには遅延時間ＤＴ１が与えられる。
【００３４】
すなわち、本実施例においては、複数のメモリセルアレイ部２１〜２４に対して共通の電源部（電源電圧発生器３および昇圧レベル発生器４）を設けるようになっているため、通常のアクセス時には、プリチャージ制御回路５の出力信号ｐｒｅｐｚに遅延時間ＤＴ１１を与える。そして、リフレッシュ動作時には、電源部（電源電圧発生器３および昇圧レベル発生器４）の電流供給能力の不足により、各電源電圧が所定のレベルより降下して動作速度（信号のレベル変化）が低下するが、この遅れに対応するように、プリチャージ制御回路５の出力信号ｐｒｅｐｚに通常のアクセス時の遅延時間ＤＴ１１よりも大きい遅延時間ＤＴ１を与えて動作タイミングを一致（遅れ）させる。
【００３５】
また、図９に示されるように、Ｓ／Ａ制御回路１０は、複数のインバータＩ１１〜Ｉ２１，複数の抵抗Ｒ１１〜Ｒ１７，複数のキャパシタＣ１１〜Ｃ１７，ノアゲートＮＯＲ１，および，トランスファゲートＴＧ１１，ＴＧ１２を備えて構成されている。ここで、図３に示す従来のＳ／Ａ制御回路１１０との比較から明らかなように、本実施例のＳ／Ａ制御回路１０においては、インバータＩ１９，Ｉ２０，抵抗Ｒ１６，Ｒ１７およびキャパシタＣ１６，Ｃ１７で構成される遅延回路１００を追加し、この遅延回路１００の接続を制御信号ｒｅｆｚにより制御するようになっている。
【００３６】
通常のアクセス時（通常動作モード時：読み出しおよび書き込み動作時）には、制御信号ｒｅｆｚが低レベル“Ｌ”となってトランスファゲートＴＧ１１がスイッチオフでＴＧ１２がスイッチオンし、遅延回路１００は関与せずに従来のＳ／Ａ制御回路１１０と同様の回路構成により、本実施例のＳ／Ａ制御回路１０の出力信号ｌｅｚには遅延時間ＤＴ１２が与えられる。一方、リフレッシュ動作時（リフレッシュ動作モード時）には、制御信号ｒｅｆｚが高レベル“Ｈ”となってトランスファゲートＴＧ１１がスイッチオンでＴＧ１２がスイッチオフし、遅延回路１００が直列に挿入されて遅延時間が長くなり、Ｓ／Ａ制御回路１０の出力信号ｌｅｚには遅延時間ＤＴ２が与えられる。
【００３７】
すなわち、本実施例においては、複数のメモリセルアレイ部２１〜２４に対して共通の電源部（電源電圧発生器３および昇圧レベル発生器４）を設けるようになっているため、通常のアクセス時には、Ｓ／Ａ制御回路１０の出力信号ｌｅｚに遅延時間ＤＴ１２を与える。そして、リフレッシュ動作時には、電源部（電源電圧発生器３および昇圧レベル発生器４）の電流供給能力の不足により、各電源電圧が所定のレベルより降下して動作速度（信号のレベル変化）が低下するが、この遅れに対応するように、Ｓ／Ａ制御回路１０の出力信号ｌｅｚに通常のアクセス時の遅延時間ＤＴ１２よりも大きい遅延時間ＤＴ２を与えて動作タイミングを一致（遅れ）させる。
【００３８】
図１１に示されるように、複数のワードデコーダ（ワードデコーダ列）８は、ワードデコーダ制御回路７からの信号ｐｗｌｚを受け取ると共に、ロウアドレスを受け取って、所定のワード線ＷＬを選択するようになっている。また、Ｓ／Ａ活性化回路１１は、Ｓ／Ａ制御回路１０からの信号ｌｅｚを受け取り、複数のＳ／Ａ（Ｓ／Ａ列）１２に対して信号ｎｓａ，ｐｓａを供給する。
【００３９】
コラムデコーダ９はコラムアドレスを受け取って対応するＳ／Ａ１２を選択する。各Ｓ／Ａ１２は、Ｓ／Ａ活性化回路１１からの信号ｎｓａ，ｐｓａを受け取って、それぞれ対応するビット線ＢＬ，／ＢＬと、ワードデコーダ８により選択されたワード線ＷＬとの交差個所に設けられたメモリセルＭＣの微少電位を増幅する。なお、センスアンプ活性化回路（Ｓ／Ａ活性化回路）１１，センスアンプ（Ｓ／Ａ）１２，およびワードデコーダ８の構成は、図６および図７を参照して説明した従来の半導体記憶装置におけるＳ／Ａ活性化回路１１１，Ｓ／Ａ１１２，およびワードデコーダ１０８と同様であるのでその説明は省略する。
【００４０】
次に、本実施例の半導体記憶装置のリフレッシュ動作を説明する。
図１０に示されるように、図９の半導体記憶装置のリフレッシュ動作は、まず、ロウアドレスストローブ信号／ｒａｓが高レベル“Ｈ”から低レベル“Ｌ”に変化すると、ｒｏｗ系制御回路６の出力信号ｂｒａｓｚ（ｒｏｗ系のアクセス信号）および信号ｐｒｅｚがそれぞれ低レベル“Ｌ”から高レベル“Ｈ”に立ち上がる。ここで、リシュレッシュ動作時において、制御信号ｒｅｆｚは、ロウアドレスストローブ信号／ｒａｓと略同じタイミングで低レベル“Ｌ”から高レベル“Ｈ”に変化する。
【００４１】
さらに、ワードデコーダ制御回路７の出力信号ｐｗｌｚ（ワード線ＷＬを立ち上げる基となる信号）が発生され（低レベル“Ｌ”から高レベル“Ｈ”に変化し）、Ｓ／Ａ制御回路１０から出力されるセンスアンプ動作を活性化する信号ｌｅｚが、抵抗Ｒ１１，Ｒ１３〜Ｒ１７およびキャパシタＣ１１，Ｃ１３〜Ｃ１７等による所定時間（遅延時間ＤＴ２）だけ遅延されて低レベル“Ｌ”から高レベル“Ｈ”に立ち上がる。ここで、遅延時間ＤＴ２には、遅延回路１００による遅延も含まれており、この遅延時間ＤＴ２により電源部（電源電圧発生器３および昇圧レベル発生器４）の出力電圧の低下（電圧降下）による動作速度（信号のレベル変化）の遅れにワード線ＷＬの制御タイミングを同期させるようになっている。なお、通常のアクセス時（読み出しおよび書き込み時）には、制御信号ｒｅｆｚは低レベル“Ｌ”となっており、遅延回路１００は関与せず、Ｓ／Ａ制御回路１０の出力信号ｌｅｚには遅延時間ＤＴ１２が含まれることになる。
【００４２】
また、プリチャージ制御回路５の出力信号ｐｒｅｐｚは、信号ｐｗｌｚが高レベル“Ｈ”の状態で信号ｐｒｅｚが高レベル“Ｈ”に変化するのを受けて、抵抗Ｒ５１〜Ｒ５６およびキャパシタＣ５１〜Ｃ５６等による所定時間（遅延時間ＤＴ１）だけ遅延して低レベル“Ｌ”から高レベル“Ｈ”に立ち上がる。すなわち、プリチャージ制御回路５は、所定のタイミングで信号ｐｒｅｐｚを発生してｒｏｗ系制御回路６に帰還し、プリチャージ動作を実行する。ここで、遅延時間ＤＴ１には、遅延回路５０による遅延も含まれており、この遅延時間ＤＴ１により電源部の出力電圧の低下による動作速度の遅れに各信号（ｂｒａｓｚ，ｐｗｌｚ，ｌｅｚ等）のタイミングを同期させるようになっている。なお、通常のアクセス時には、制御信号ｒｅｆｚは低レベル“Ｌ”となっており、遅延回路５０は関与せず、プリチャージ制御回路５の出力信号ｐｒｅｐｚには遅延時間ＤＴ１１が含まれることになる。
【００４３】
さらに、ｒｏｗ系制御回路６は、信号ｐｒｅｚを受け取って、その出力信号ｂｒａｓｚを高レベル“Ｈ”から低レベル“Ｌ”に変化させ、それに応じてワードデコーダ制御回路７の出力信号ｐｗｌｚも高レベル“Ｈ”から低レベル“Ｌ”に変化する。また、信号ｐｗｌｚの変化を受けて、Ｓ／Ａ制御回路１０から出力される信号ｌｅｚが、抵抗Ｒ１１，Ｒ１２，Ｒ１６，Ｒ１７およびキャパシタＣ１１，Ｃ１２，Ｃ１６，Ｃ１７等による所定時間だけ遅延されて高レベル“Ｈ”から低レベル“Ｌ”に変化する。なお、通常のアクセス時には、制御信号ｒｅｆｚは低レベル“Ｌ”となっており、遅延回路１００は関与せず、信号ｌｅｚは、抵抗Ｒ１１，Ｒ１２およびキャパシタＣ１１，Ｃ１２等による所定時間だけ遅延されて高レベル“Ｈ”から低レベル“Ｌ”に変化する。
【００４４】
上述したように、本実施例の半導体記憶装置において、リフレッシュ時には、Ｓ／Ａ制御回路１０における遅延時間をＤＴ１２からＤＴ２へと長くし、また、プリチャージ制御回路５における遅延時間をＤＴ１１からＤＴ１へと長くすることによって、リフレッシュ動作時における電源部の電流供給能力の不足（電圧降下）に起因した動作タイミングの遅れにリフレッシュ動作を合わせることができ、複数の電源発生回路を設けて占有面積の増加や消費電力の増大を伴うことなく、確実なリフレッシュ動作を行うことが可能になる。
【００４５】
すなわち、本実施例の半導体記憶装置によれば、リフレッシュ時において、信号ｌｅｚを遅らせる（センス動作を遅らせる）ことにより、電源の電圧降下（バンプダウン）によりワード線（ＷＬ）の立ち上がりが遅くなってメモリセルからのデータが出て来る前にセンス動作が始まることを無くし、さらに、信号ｐｒｅｐｚを遅らせることにより、ビット線（ＢＬ，／ＢＬ）間のレベル差が十分でない状態でワード線が閉じてしまうことを無くすことができる。
【００４６】
図１２は図１１のメモリセルアレイ部における制御信号発生回路の一例を示す回路図であり、図１３は本発明が適用される半導体記憶装置におけるメモリセルアレイ部および制御信号発生回路を示すブロック図である。
図１２に示されるように、制御信号発生回路（ｒｅｆｚ発生回路）１３は、コマンド認識部３０、複数のレベル検出部３１〜３４、および、ノアゲートＮＯＲ３並びにインバータＩ３を備えて構成され、コマンド認識部３０またはいずれかのレベル検出部３１〜３４の出力が高レベル“Ｈ”になると、制御信号を低レベル“Ｌ”から高レベル“Ｈ”へ立ち上げるようになっている。すなわち、リフレッシュ動作の認識を、各コマンド信号（クロックイネーブル信号ｃｋｅ，チップセレクト信号／ＣＥ，ロウアドレスストローブ信号／ｒａｓ，コラムアドレスストローブ信号／ｃａｓ，および，ライトイネーブル信号ＷＥ）の論理と、各電源電圧（昇圧レベルＶPP１〜ＶPP４）の電圧降下から認識するようになっている。
【００４７】
図１２に示されるように、コマンド認識部３０は、インバータＩ３１〜Ｉ３３，ナンドゲートＮＡＮＤ３０，および，ノアゲートＮＯＲ３０を備えて構成され、チップセレクト信号／ＣＥが低レベル“Ｌ”，ロウアドレスストローブ信号／ｒａｓが低レベル“Ｌ”，コラムアドレスストローブ信号／ｃａｓが低レベル“Ｌ”，そして，ライトイネーブル信号ＷＥが高レベル“Ｈ”で、且つ、クロックイネーブル信号ｃｋｅが低レベル“Ｌ”のときに、高レベル“Ｈ”の信号をノアゲートＮＯＲ３に出力するようになっている。
各レベル検出部３１〜３４は、図１３に示されるように、各メモリセルアレイ２１〜２４における昇圧レベルＶPP１〜ＶPP４を、電圧ＶPP（制御信号発生回路専用昇圧レベル発生器１４の出力電圧）を抵抗Ｒ３１１，Ｒ３１２で分圧した基準電圧Ｖｒと比較するようになっており、例えば、レベル検出部３１は、Ｐチャネル型ＭＯＳトランジスタＱＰ３１１，ＱＰ３１２およびＮチャネル型ＭＯＳトランジスタＱＮ３１１〜ＱＮ３１３で構成された差動増幅回路により、メモリセルアレイ２１の昇圧レベルＶPP１と基準電圧Ｖｒを比較し、昇圧レベルＶPP１が基準電圧Ｖｒよりも低くなったときに、高レベル“Ｈ”をノアゲートＮＯＲ３に出力するようになっている。
【００４８】
従って、図１２に示す制御信号発生回路１３は、コマンド認識部３０の出力が高レベル“Ｈ”のとき、或いは、各レベル検出部３１〜３４のいずれかの出力が高レベル“Ｈ”のときに、制御信号ｒｅｆｚを高レベル“Ｈ”として、上述したプリチャージ制御回路５の出力信号ｐｒｅｐｚおよびＳ／Ａ制御回路１０の出力信号ｌｅｚの遅延時間の増大を行って動作タイミングを同期させるようになっている。なお、図１２に示す制御信号発生回路１３は、各メモリセルアレイ２１〜２４における昇圧レベルＶPP１〜ＶPP４を検出するようになっているが、通常の電源電圧レベル等を検出してリフレッシュ動作を認識するように構成してもよい。また、本発明の半導体記憶装置としては、ＤＲＡＭやＳＤＲＡＭに限定されずリフレッシュ動作を伴う不揮発性の半導体記憶装置に対して適用することができる。
【００４９】
【発明の効果】
以上、詳述したように、本発明の半導体記憶装置によれば、リフレッシュ時にだけ所定の信号を遅延させることでリフレッシュ時の電圧降下による動作タイミングの遅れに合わせてリフレッシュ動作を行わせ、これにより、複数の電源発生回路を設けることによる電源部の占有面積の増加や消費電力の増大を伴うことなく、確実なリフレッシュ動作を行うことができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の一例におけるメモリセルアレイ部および電源発生回路を概念的に示すブロック図である。
【図２】従来の半導体記憶装置の他の例におけるメモリセルアレイ部および電源発生回路を概念的に示すブロック図である。
【図３】従来の半導体記憶装置の一例における要部構成を示すブロック回路図である。
【図４】図３の半導体記憶装置のリフレッシュ動作を説明するためのタイミング図である。
【図５】従来の半導体記憶装置におけるメモリセルアレイ部の要部の一構成例を示すブロック回路図である。
【図６】図５のメモリセルアレイ部におけるＳ／Ａ活性化回路の一例を示す回路図である。
【図７】図５のメモリセルアレイ部におけるワードデコーダの一例を示す回路図である。
【図８】本発明が適用される半導体記憶装置の一例におけるメモリセルアレイ部および電源発生回路を概念的に示すブロック図である。
【図９】本発明に係る半導体記憶装置の一実施例における要部構成を示すブロック回路図である。
【図１０】図９の半導体記憶装置のリフレッシュ動作を説明するためのタイミング図である。
【図１１】本発明が適用される半導体記憶装置におけるメモリセルアレイ部の要部の一構成例を示すブロック回路図である。
【図１２】図１１のメモリセルアレイ部における制御信号発生回路の一例を示す回路図である。
【図１３】本発明が適用される半導体記憶装置におけるメモリセルアレイ部および制御信号発生回路を示すブロック図である。
【符号の説明】
１…半導体記憶装置（メモリチップ）
３…電源電圧発生器
４…昇圧レベル発生器
５…プリチャージ制御回路
６…ロウ系制御回路（ｒｏｗ系制御回路）
７…ワードデコーダ制御回路
８…ワードデコーダ
９…コラムデコーダ
１０…センスアンプ制御回路（Ｓ／Ａ制御回路）
１１…センスアンプ活性化回路（Ｓ／Ａ活性化回路）
１２…センスアンプ（Ｓ／Ａ）
１３…制御信号発生回路（ｒｅｆｚ発生回路）
１４…制御信号発生回路専用昇圧レベル発生器
２１〜２４…メモリセルアレイ部
３０…コマンド認識部
３１〜３４…レベル検出回路
５０，１００…遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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