(57)【特許請求の範囲】
【請求項１】
中に、ドーピングされた半導体材料を有しているトレンチセルと、
前記ドーピングされた半導体材料を取り囲む前以て決められた厚さの酸化物アイソレーションカラー部と、
前記酸化物アイソレーションカラー部と前記ドーピングされた半導体材料との間に配置され、前記前以て決められた厚さより薄い厚さを有している窒化物層と
を有しており、ここで
前記トレンチセルは更に、
第１の領域および第２の領域を有しており、ただし前記アイソレーションカラー部および前記窒化物層は該第１の領域内に位置しており、前記ドーピングされた半導体材料は該第１の領域および第２の領域の両方に配置されており、
誘電体絶縁層を有しており、該誘電体絶縁層は、前記前以て決められた厚さより薄い厚さを有し、前記第２の領域内で前記ドーピングされた半導体材料を取り囲みかつ前記トレンチセルの底部を形成している
ことを特徴とする半導体基体内のトレンチセル形コンデンサ。
【請求項２】
前記アイソレーションカラー部は、ＴＥＯＳ酸化物を有している
請求項１記載のコンデンサ。
【請求項３】
前記窒化物層は、Ｓｉ3Ｎ4から成る
請求項１記載のコンデンサ。
【請求項４】
更に、前記窒化物層と前記ドーピングされた半導体材料との間に配置された第２の酸化物層を有している
請求項１記載のコンデンサ。
【請求項５】
前記アイソレーションカラー部は、ＳｉＯ2熱酸化物である
請求項１記載のコンデンサ。
【請求項６】
実質的に前記トレンチコンデンサの一方の電極を形成するために、前記トレンチセルに隣接しているドーピングされた半導体材料の埋め込み層を有しており、ここにおいて前記トレンチセルの前記第１の領域および第２の領域内に配置された前記ドーピングされた半導体材料が前記コンデンサの第２の電極を形成し、前記誘電体層が前記コンデンサの前記電極を分離する
請求項５記載のコンデンサ。
【請求項７】
前記埋め込み層は、半導体サブストレートへのイオン注入によって成形される
請求項６記載のコンデンサ。
【請求項８】
前記埋め込み層は、第３の領域および第４の領域を有しており、該第３の領域は、半導体サブストレート内に配置されておりかつ前記第４の領域は前記半導体サブストレート上に成長したエピタキシャル層内に配置されている
請求項６記載のコンデンサ。
【請求項９】
前記誘電体層は、ＳｉＯ2から成る
請求項１記載のコンデンサ。
【請求項１０】
ゲートおよび導電路を有するトランジスタとトレンチセル形コンデンサとが設けられている半導体基体内のメモリセルであって、
前記トレンチセル形コンデンサは、中に配置されたドーピングされた半導体材料を有しているトレンチセルと、前記ドーピングされた半導体材料を取り囲む前以て決められた厚さのアイソレーションカラー部と、前記アイソレーションカラー部と前記半導体材料との間に配置された窒化物層とを有しており、ここで、該トレンチセルは更に、第１の領域および第２の領域を有しており、ただし前記アイソレーションカラー部および前記窒化物層は該第１の領域内に位置しており、前記ドーピングされた半導体材料は該第１の領域および第２の領域の両方に配置されており、かつ誘電体絶縁層を有しており、該誘電体絶縁層は、前記前以て決められた厚さより薄い厚さを有し、前記第２の領域内で前記ドーピングされた半導体材料を取り囲みかつ前記トレンチセルの底部を形成しており、
メモリセルにおいて前記導電路の部分は前記トレンチセルに隣接しており、該導電路は前記トレンチセル内の前記ドーピングされた半導体材料に接続されている
ことを特徴とする半導体基体内のメモリセル。
【請求項１１】
前記アイソレーションカラー部は前記導電路に隣接した頂部部分を有し、該アイソレーションカラー部は、該アイソレーションカラー部の前記頂部部分が、該アイソレーションカラー部の残りの部分の厚さより薄い厚さを有するような深さの関数としてテーパされている厚さを有しており、これにより前記トレンチ内の前記頂部部分の近傍における前記ドーピングされた半導体材料が前記トランジスタの前記導電路の近傍に位置することができるようにする
請求項１０記載のメモリセル。
【請求項１２】
半導体基体内にトレンチセル形コンデンサを製造する方法において、
半導体サブストレート内にトレンチを成形し、
前記トレンチ内に前以て決められた厚さの酸化物層を蒸着し、
該酸化物層の上に窒化物層を蒸着し、該窒化物層は前記前以て決められた厚さより薄い厚さを有しており、かつ
前記トレンチを実質的に充填するために前記トレンチにドーピングされた半導体材料を充填し、ここで
前以て決められた厚さの前記酸化物層は、前記トレンチの露出された壁および前記トレンチの露出された主表面において前記トレンチ内に蒸着され、前記窒化層は前記酸化物層の露出された部分に蒸着され、かつ更に、
前記主表面の部分を露出するために、前記主表面に配置された前記窒化物層の部分および前記酸化物層の部分を腐食除去する
というステップを有する
ことを特徴とするトレンチセル形コンデンサの製造方法。
【請求項１３】
更に、前記トレンチが前記半導体サブストレート内に成形された後、前記トレンチの部分に所定の厚さの誘電体層を取り付け、該所定の厚さは前記前以て決められた厚さよりは薄く、かつ
実質的に前記主表面を前以て決められたレベルの所に形成するために、前記トレンチに前記前以て決められたレベルまでドーピングされた半導体材料を充填する
請求項１２記載の方法。
【請求項１４】
更に、
前記酸化物層および前記窒化物層の頂部部分を腐食除去し、前記酸化物層の頂部部分は前記トレンチの前記壁に配置されているものであり、ここにおいて前記酸化物層および前記窒化物層は、該酸化物層の前記頂部部分が前記酸化物層の残りの部分より薄い厚さを有しかつ前記窒化物層の前記頂部部分が該窒化物層の残りの部分より薄い厚さを有するような深さの関数としてテーパされるようにする
というステップを有している
請求項１２記載の方法。
【請求項１５】
前記窒化物層に対して、該窒化物層の露出された表面が第２の酸化物層に変換されるように、熱処理を施す
というステップを有している
請求項１２記載の方法。
【請求項１６】
前記窒化物層は、化学蒸着法（ＣＶＤ）によって蒸着されたＳｉ3Ｎ4である
請求項１２記載の方法。
【請求項１７】
前以て決められた厚さの前記酸化物層を、前記トレンチの露出された壁および前記トレンチ内の露出された主表面に蒸着し、前記主表面を被覆する前記酸化物層の部分を、前記主表面の部分を露出するために腐食除去し、前記窒化物層を、前記酸化物層の露出された部分にわたる前記トレンチ内および前記主表面の前記露出された部分上に蒸着し、かつ前記主表面上に蒸着された前記窒化物層の部分を、前記主表面の部分を露出するために腐食除去する
請求項１２記載の方法。
【請求項１８】
更に、
前記トレンチが前記半導体サブストレート内に成形された後に、該トレンチの部分に所定の厚さの誘電体層を取り付け、該所定の厚さは前記前以て決められた厚さよりは薄く、かつ
実質的に前以て決められたレベルのところに前記主表面を形成するために、前記トレンチに前記前以て決められたレベルまでドーピングされた半導体材料を充填し、これにより前記主表面が露出されたドーピングされた半導体材料を含むようにする
というステップを有している
請求項１７記載の方法。
【請求項１９】
前以て決められた厚さの前記酸化物層を、前記トレンチの露出された壁および前記トレンチ内の露出された主表面に蒸着し、前記主表面を被覆する前記酸化物層の部分を、前記主表面の部分を露出するための腐食除去し、前記窒化物層を、前記主表面の露出された部分にわたり前記トレンチ内に蒸着し、かつ前記主表面上に蒸着された前記窒化物層の部分を、前記主表面の部分を再び露出するために腐食除去する
請求項１２記載の方法。
【請求項２０】
更に、
前記トレンチが前記半導体サブストレート内に成形された後に、該トレンチの部分に所定の厚さの誘電体層を取り付け、該所定の厚さは前記前以て決められた厚さよりは薄く、かつ
実質的に前以て決められたレベルのところに前記主表面を形成するために、前記トレンチに前記前以て決められたレベルまでドーピングされた半導体材料を充填し、これにより前記主表面が露出されたドーピングされた半導体材料を含むようにする
というステップを有している
請求項１９記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルおよび特に、埋め込まれた電極セルアーキテクチャを有するＤＲＡＭ用の改良されたトレンチセル形コンデンサ（trench cell capacitor）に関する。
【０００２】
【従来の技術】
今日のＤＲＡＭ（６４Ｍｂｉｔおよびそれより高速）用の埋め込まれた電極セルアーキテクチャは、メモリ技術革新における改良のための最も期待されるコンセプトの１つである。広範に知られているように、ＤＲＡＭセルは、１つのトランジスタおよび１つのコンデンサから形成されている。埋め込まれた電極セルにおいて、ドーピングされた半導体材料の埋め込まれた層は、ＤＲＡＭの上面の下方のサブストレート中に成形される。この埋め込まれた層は実質的に、メモリセルのコンデンサ電極の１つを形成する。第２のコンデンサ電極は、この埋め込まれた層に隣接したトレンチセル内に形成される。トレンチセルには、コンデンサの第２の電極を形成するポリシリコンのようなドーピングされた半導体が充填される。トレンチ充填材料は、トレンチを取り囲む誘電体層を用いて埋め込まれた層から電気的に絶縁されている。
【０００３】
埋め込まれた電極トレンチセルアーキテクチャを有する従来のＤＲＡＭセルの１例が図１に示されている。ｐチャネル電界効果トランジスタ１５は、ｎ＋ドレイン領域１１と、ｎ＋ソース領域１２と、ｐ−チャネル領域１３とを含んでおり、該チャネル領域はその上に配置されているゲート１４を有している。ここではｎ＋ドーピングされて図示されている埋め込まれた層１６は、トランジスタ１５の活性領域の下方のｐ−ドーピングされたサブストレート１７内に配置されている。 ｎ＋ドーピングされたポリシリコン５４，５６が充填されているトレンチ３１は、埋め込まれた層１６に入り込んでいる。薄い誘電体層１９、通例は酸化物層が、トレンチ充填ｎ＋材料を、埋め込まれた層領域１６から電気的に絶縁するためにトレンチ３１を取り囲んでいる。このようにして、トレンチ３１内のｎ＋ポリシリコンがコンデンサ２７の１つの電極を形成しているトレンチコンデンサ２７が形成される。埋め込まれた領域１６がトレンチ領域３１に隣接した部分を有していることが注目される。埋め込まれた層１６およびチャネル領域１３のこれら隣接した部分が、トレンチコンデンサ２７の他方の電極を形成する。従って誘電体層１９はトレンチコンデンサ２７の２つの電極を分離する。ドレイン領域１１は、トレンチ電極４１を介してトレンチセル３１に電気的に接続されている。従って論理レベル電圧は、トランジスタ１５からトレンチコンデンサ２７に転送され、コンデンサが電圧データを記憶する。
【０００４】
図１の構造から、バーチカル寄生トランジスタ１８が埋め込まれた層１６とドレイン領域１１との間に形成されることが確かめられる。ｎ＋形の埋め込まれた層１６は寄生トランジスタ１８のソースとして動作し、ｐ−領域１３はチャネル領域のように動作し、かつｎ＋領域１１はドレインとして動作する。ドーピングされたポリシリコン５６がゲートとして動作し、かつアイソレーションカラー部５１が寄生トランジスタ１８のゲートとチャネルとの間の絶縁体として動作する。寄生デバイス１８は、トレンチ電極４１がハイ論理レベル電圧にあるとき、ターンオフ状態が維持されなければならない。このことは従来、アイソレーションカラー部５１を厚い酸化物または類似のものとして形成し、かつアイソレーションカラー部が、チャネル領域１３の隣接する部分をドーピングされたポリシリコン５６から実質的に分離するために、トレンチ３１に向かって下方向に拡がるようにすることによって実現される。
【０００５】
典型的なトレンチセル成形プロセスにおいて、トレンチセル３１にまず、アイソレーションカラー部５１の底部近傍の前以て決められたレベルまでドーピングされた半導体材料５４が充填される。このレベルは図１において、横断面の深度線２９によって示されている。最初の充填後、アイソレーションカラー部５１が成形される。それは、テトラ・エチル・オルト・シリケート（tetra-ethyl-ortho-silicate＝ＴＥＯＳ）のような厚い酸化層とすることができる。それからトレンチ３１は、同じドーピングされた半導体材料の別の“プラグ部”５６が線２９から上面まで充填される。従って、厚いアイソレーションカラー部の利点を具体化するために、ｎ＋ポリシリコンまたは類似の材料の２つの“プラグ部”がトレンチ３１を充填するために必要とされる。
【０００６】
アイソレーションカラー部を有する従来のＤＲＡＭトレンチセルの別の例は。米国特許第４７９４４３４号明細書（名称“Trench Cell for a DRAM”、出願人 P. Pelley III, １９８５年１２月２７日公布）に記載されている。この特許は、ｎ＋またはｐ＋ポリシリコンが充填されているトレンチセルに係わり、そこには、絶縁層を介して拡がる最大電圧を低減するために、埋め込まれた層の電位を高める技術が開示されている。
【０００７】
酸化物アイソレーションカラー部技術は、数多くの利点をもたらすが、後続の処理の途中に幾つかの不都合な点が生じる。１つの問題は、高温の処理ステップが上層を介しておよび場合によりカラー部を介して酸素を拡散するということである。このために、トレンチ側壁シリコン酸化、ひいてはポリ酸化、即ち"トレンチ・ポリ充填（trench poly-fill）"が生じるおそれがある。酸素拡散の結果として、体積膨張が生じ、このために、積層欠陥および応力発生を介する転位を招来する可能性がある。
別の問題は、ＴＥＯＳカラー部から発散される汚染物質が、トレンチ内の２つの半導体充填層間の界面問題に関係してくる可能性があることである。このために、トレンチ電極に深刻な接触問題が生じるおそれがある。付加的な問題は、カラー部が破裂された場合またはその他の方法で損傷を受けている場合、カラー部を介して高ドーピングされたトレンチポロシリコン充填からのドープ剤の発散が生じ得る。
【０００８】
【発明が解決すべき課題】
従って本発明の課題は、従来技術の問題点を克服した、ＤＲＡＭ用の改良されたトレンチセル形コンデンサを提供することである。
【０００９】
本発明の別の課題は、従来のアイソレーションカラー部に関連した問題点を回避するための窒化物ライナーを有するＤＲＡＭトレンチセル形コンデンサの改良されたアイソレーションカラー部を提供することである。
【００１０】
更に本発明の別の課題は、 ＤＲＡＭトレンチセルにおけるアイソレーションカラー部を成形するための改良されたプロセスを提供することである。
【００１１】
本発明のこれらのおよび別の課題は、当業者には、以下の実施例の詳細な説明を参照すれば明らかになる。
【００１２】
【課題を解決するための手段】
本発明は、６４ＫＢ  ＤＲＡＭメモリセルまたはその他の類似のメモリセルに使用するのに適している、半導体基体内の改良されたトレンチセル形コンデンサである。この改良されたトレンチセル形コンデンサは、中に配置されたドーピングされた半導体材料を有しているトレンチセルと、前記ドーピングされた半導体材料を取り囲む前以て決められた厚さの酸化物アイソレーションカラー部と、前記酸化物アイソレーションカラー部と前記ドーピングされた半導体材料との間に配置された窒化物層とを含んでいる。窒化物層は、前記アイソレーションカラー部の前記前以て決められた厚さより薄い厚さを有している。
【００１３】
アイソレーションカラー部とドーピングされた材料との間に窒化物を設けたことにより、アイソレーションカラー部を有する従来のトレンチセル形コンデンサに関連した数多くの処理問題が解決される。
【００１４】
任意選択的に、この改良されたトレンチセル形コンデンサは、前記窒化物層と前記ドーピングされた半導体材料との間に配置された第２の酸化物層を有していることができる。
【００１５】
さらに本発明のコンデンサのトレンチセルは、第１の領域および第２の領域を有しており、ただし前記アイソレーションカラー部および前記窒化物層は該第１の領域内に位置しており、前記ドーピングされた半導体材料は該第１の領域および第２の領域の両方に配置されている。アイソレーションカラー部の前以て決められた厚さより薄い厚さを有している誘電体絶縁層が、前記第２の領域内で前記ドーピングされた半導体材料を取り囲みかつ前記トレンチセルの底部を形成もしている。
トレンチコンデンサは有利には、実質的に該トレンチコンデンサの一方の電極を形成するために、前記トレンチセルに隣接しているドーピングされた半導体材料の埋め込み層を有しており、ここにおいて前記トレンチセルの前記第１の領域および第２の領域内に配置された前記ドーピングされた半導体材料が前記コンデンサの第２の電極を形成し、前記誘電体層が前記コンデンサの前記電極を分離する。
【００１６】
本発明はまた、半導体基体内に改良されたトレンチセル形コンデンサを製造する方法にも関する。この方法は次のステップを有している：半導体サブストレート内にトレンチを成形し；前記トレンチ内の露出された壁および前記トレンチ内の露出された主表面に前以て決められた厚さの酸化物層を蒸着し；該酸化物層の露出された部分上に窒化物層を蒸着し、ここにおいて該窒化物層は前記前以て決められた厚さより薄い厚さを有しており；前記主表面の一部を露出するために該主表面を被覆する窒化物層の部分および酸化物層の部分を腐食除去し；＾かつ前記トレンチを実質的に充填するために前記トレンチにドーピングされた半導体材料を充填する。
【００１７】
この方法は更に、次のステップを含むようにすることができる：前記トレンチが前記半導体サブストレート内に成形された後、前記トレンチの部分に所定の厚さの誘電体層を取り付け、その際該所定の厚さは前記前以て決められた厚さよりは薄く；実質的に前記主表面を前以て決められたレベルの所に形成するために、前記トレンチに前記前以て決められたレベルまでドーピングされた半導体材料を充填し、これにより前記主表面が露出されたドーピングされた材料を含んでいるようにする。
【００１８】
本発明はまた、次のステップを有する、半導体基体内にトレンチセル形コンデンサを製造する方法に関する：半導体基体内にトレンチを成形し；該トレンチ内の露出された壁および該トレンチ内の露出された主表面に前以て決められた厚さの前記酸化物層を蒸着し；前記主表面を被覆する前記酸化物層の部分を、前記主表面の部分を露出するために腐食除去し； 前記酸化物層の露出された部分にわたりおよび前記主表面の前記露出された部分上に窒化物層を蒸着し；前記主表面の部分を再び露出するために、前記主表面上を被覆する前記窒化物層の部分を腐食除去し；かつ実質的に前記トレンチを充填するために、前記トレンチにドーピングされた半導体材料を充填する。
【００１９】
【発明の実施の形態】
次に本発明を図示の実施例につき図面を用いて詳細に説明する。
【００２０】
図２には、本発明により改良されたＤＲＡＭの有利な実施例が横断面図にて示されている。ＤＲＡＭ２０は、トランジスタ３６と、データを記憶するための、該トランジスタ３６に結合されているトレンチコンデンサ３２とを含んでいる。トレンチコンデンサ３２はトレンチセル２１を含んでおり、該トレンチセルは、その上側の側壁に沿って周囲に成形された厚い酸化物アイソレーションカラー部２４を有している。薄い窒化物ライナー２５が、酸化物カラー部２４の側壁の内側に設けられている。この薄い窒化物ライナー２５は、以下に説明するように、本発明の重要な特徴である。
【００２１】
ＤＲＡＭ２０は、従来よりよく知られているように、ドーピングされた半導体サブストレート３３上にエピタキシャル層を成長させることによって形成することができる。典型的には高ドーピングされている埋め込まれた層２６は、サブストレート３３内に、選択的イオン注入またはエピタキシャル成長によって形成されている。埋め込まれた層を半導体サブストレート内に形成することは従来より公知である。例えば、埋め込まれた層２６の下側部分はサブストレート３３内に形成することができかつ埋め込まれた層２６の上側部分は図示されていないエピタキシャル層内に形成することができる。いずれの場合も、深度線４３は、埋め込まれた層２６とトランジスタ３６のチャネル領域２８との間の分離を示している。ドレイン領域２３、ソース領域２９およびゲート３５も図示されており、これらはチャネル領域２８とともに、トランジスタ３６を形成している。ＤＲＡＭ２０は、接触領域４４、ドーピングされた領域２８および酸化物アイソレーション領域７８も含んでいる。チャネル領域２８は、ソース領域２９およびドレイン領域２３の下方にも拡がっていることに注目されたい。チャネル領域２８は有利には、埋め込まれた層２６とは反対の導電形を有している。結果として、埋め込まれた層２６とソースおよびドレイン領域２９および２３との間にアイソレーションが設けられている。実験的にドーピングされた導電形は次の通りである：サブストレート３３、 ｐ−導電性； 埋め込まれた層２６、ｎ＋導電性；チャネル２８、 ｐ−導電性；ドレイン領域２３およびソース領域３３、ｎ＋導電性；接触領域４４、ｎ＋導電性；ドーピングされた領域８１、 ｐ−導電性。この場合、このようにして形成されたトランジスタ３６はｐチャネルＦＥＴである。いずれの場合も、本発明はまさに、ｎチャネルを使用するように設計することも容易に可能である。それぞれの場合において、バーチカルストラクチャの横効果は、埋め込まれた層２６とドレイン領域２３との間に形成される寄生トランジスタ４５および領域２３および２６の間のチャネル領域２８の部分である。
【００２２】
コンデンサ３２のトレンチセル２１は、埋め込み層２６内に形成されている。トレンチセル２１は実質的にシリンダ状であるが、上面にコーンの幅広部分を有する切頭円錐に類似した形状に形成することもできる。その場合トレンチセルコーンの直径は前以て決められた深度において所定の直径に先細になっている。トレンチセル２１は、正方形または長方形の基面を有していることもできる。図２の横断面図は、シリンダ状のトレンチかまたは正方形または長方形の基面を有するトレンチに相応してる。トレンチセルが実際にシリンダ状であるかまたはその他の形状であるかに関係なく、トレンチのいずれの底部も、トレンチがパンチスルー特性を改良するために底部において切り欠かれているように成形することができる。
【００２３】
薄い誘電体層２２は、トレンチの底部に沿ってかつトレンチの底部側壁に沿って回りを取り囲むように、深度線３９によって示されているように、前以て決められたレベルのところまで配置されている。誘電体層２２は、択一的に、深度線３９において終わる代わりにＤＲＡＭ２０の上面８９まで間断なく延在するようにすることができる（この実施例は図２では省略されている）。この誘電体層２２は、熱酸化物またはＴＥＯＳ酸化物のようなシリコン二酸化物（ＳｉＯ2）とすることができる。トレンチセル２１がトレンチの底部に切欠部分を有するように成形されている場合（図示されていない）、トレンチ底部における酸化物層は、側壁に沿った酸化物層よりも厚くなる。トレンチ底部おけるこの高められた酸化物厚さは、従来技術において明らかになったように、この領域がパンチスルーに対して一層敏感であるという理由から、有利である。
【００２４】
トレンチ２１には、ドーピングされたポリシリコンの第１の“プラグ部”３８が、薄い酸化物層２２のレベルと同じレベルまで、即ち線３９まで充填される。上述の実施例の場合のように、ｐチャネルＦＥＴとして実現されているトランジスタ３６では、プラグ３８は有利にはドーピングされたｎ＋である。ｎチャネルＦＥＴの実施例において、プラグ３８はｐ形にドーピングされておりかつ埋め込まれた層２６も有利にはｐ形である。有利には、第１プラグ部３８と同じドーピング濃度の第２のポリシリコンプラグ部３７は、トレンチセル２１の残りの部分を充填している。しかし、この第２のプラグ部３７は、以下に説明するように、厚い酸化物カラー部２４および窒化物カラー部２５が成形された後に、トレンチ内に挿入される。
【００２５】
従って、ポリシリコンプラグ部３８および３７は、トレンチセルコンデンサ３２の一方の電極を形成している。今や、埋め込まれた層２６は、トレンチセル２１に隣接する部分を有している。チャネル領域２８も、トレンチセル２１に隣接する部分を有している。埋め込まれた層２６およびチャネル領域のこれら隣接する部分の組み合わせがコンデンサ３２の他方の電極を形成し、この場合実質的な作用は、埋め込まれた電極隣接部分から生じる。チャネル２８の隣接する部分は、キャパシタンスに非常に僅かしか作用していない。このようにして、薄い誘電体層２２が、コンデンサ３２の両電極を分離する。誘電体層が薄く形成されればされる程、キャパシタンスは高くなる。しかし、層２２は、絶縁破壊が生じることがないことを保証するために、十分な厚さでなければならない。
【００２６】
第１のポリシリコンプラグ部３８がトレンチ２１中に挿入された後、窒化物ライナー２５を有する厚い酸化物カラー部２４がトレンチ２１の内周部に沿って取り囲むように、線３９からコンデンサ部３２の上面まで成形される。そこで、寄生トランジスタ４５が次のようにして形成される：埋め込まれた層２６が、寄生トランジスタ４５のドレインとして作用し、ドレイン領域２３はソースとして作用し、ポリシリコン３７はゲートとして振る舞い、かつチャネル領域２８の、領域２３および２６の間の部分はチャネル領域として作用する。窒化物ライナー２５を有する酸化物カラー部２４は、寄生トランジスタ４５のゲートおよびチャネルの間の絶縁体として振る舞う。寄生デバイスのしきい値電圧を高めるように作用する酸化物カラー部２４の厚さと、チャネル領域２８の低い導電率ドーピングとの組み合わせが、寄生トランジスタ４５が導電状態にならないことを保証する。
【００２７】
厚い酸化物カラー部２４の付加的な目的は、ポリシリコン３７と領域２８との間に絶縁破壊またはパンチスルーが生じないことを保証することである。そうでなければ、ポリシリコン３７と、チャネル２８の、トレンチ２１と隣接する部分との間に高い差動電圧が存在したときは常に、絶縁破壊またはパンチスルーが生じる可能性がある。
【００２８】
酸化物アイソレーションカラー部２４の内側の側壁に窒化物層または“ライナー”を付加したことで、この種の窒化物ライナーのないトレンチセルコンデンサを凌ぐ幾つかの重要な利点が得られる。第１に、後続の高い温度処理および高温酸化が、アイソレーションカラー部２４の成形後に通例通り実施される。窒化物ライナー２５は、これがなければ後続の処理期間に生じるやもしれない、トレンチ充填ポリシリコン（プラグ部３７および３８）の過度の酸化を防止する。第２に、窒化物ライナー２５により、これがなければ高温酸化期間に生じるやもしれないトレンチ側壁バルクシリコン酸化も防止される。第３に、バルクシリコン酸化および過度のトレンチ充填ポリシリコン酸化は通例、応力に基因する欠陥発生を来すことがあるが、これもまた今や、窒化物ライナー２５により防止される。第４に、窒化物ライナー２５は、高ドーピングされた領域３７および３８からアイソレーションカラー部２４の“弱い”領域を介してバーチカル寄生デバイス４５にドープ剤が外部拡散されるのを妨げる機能を果たす。この外部拡散は通例、寄生デバイス４５を不都合にもターンオンするかまたは該デバイスがリークを呈するように作用するが、これらの問題点は今や、窒化物ライナー２５によって防止される。更に、窒化物ライナー２５によって、トレンチポリシリコンプラグ３８および３７間の界面汚染が防止される。このことは、酸素のような汚染物質が、プラグ部３７のトレンチポリシリコンの充填および関連の処理期間中にアイソレーションカラー部領域から外部拡散および放出するのを妨げる窒化ライナー２５によって克服される。
【００２９】
トレンチセル２１は、窒化物ライナー２５の内側の側壁７９に取り囲むように、即ち窒化物ライナー２５とポリシリコンプラグ部３７との間に配置されている別の薄い酸化物ライナーを有することができる（簡便にするために図２には省略されている）。この薄い酸化物ライナーは、窒化物ライナー２５を蒸気雰囲気中、例えば９００℃という高温において熱処理することによって成形することができる。シリコン窒化物から成るライナー２５によって、窒化物ライナー２５の内壁の薄い層は、薄い酸化物ライナーを成形するために、この熱処理によってＳｉＯ2に変換される。
【００３０】
図３および図４には、薄い酸化物カラー部２４および薄い窒化物カラー部２５の成形行程の１ステップが図示されている。図３に示されているように、薄い酸化物層２２が成形されかつ第２のシリコンプラグ部３８がトレンチ２１内に成形または挿入された後、厚い酸化物層５５が成形される。酸化物層５５は、第１のシリコンプラグ部３８および薄い誘電体層２２の上面から成る、線３９によって示されている主表面を被覆するように成形される。層５５は、有利にはＴＥＯＳ酸化物であるシリコン二酸化物とすることができるが、熱酸化物であっても構わない。
【００３１】
それから薄い窒化物層５７が、図示のように、側壁に沿っておよび線３９の上方において厚い酸化物層５５の露出されている領域すべてを被覆するように、かつまた、領域２３および４４の上の露出された領域を被覆するように、蒸着される。窒化物層５７は有利には、Ｓｉ3Ｎ4のようなシリコン窒化物でありかつ低圧化学蒸着法（low pressure chemical vapor phase deposition＝ＬＰＣＶＤ）によって、ＣＶＤによって、またはＰＥＣＶＤまたはその他の適当な方法によって蒸着される。窒化物層５５の厚さの例は、７０ないし１８０Åの範囲内にある。酸化物層５５の厚さの例は有利には、窒化物層の厚さの３ないし５倍である。薄い誘電体層２２は、窒化物層５７と大体同じ厚さであってよく、即ち７０ないし１８０Åである。
【００３２】
それから、ポリシリコンプラグ３８の上面および窒化物層５６の内側の側壁内（即ち、横断面図において境界線５３によって示されているように）に配置されている、窒化物層５７および厚い酸化物層５５の部分が腐食除去される。標準的なホトマスキングおよびホトエッチング技術を使用することができる。領域２３および２４上の層も腐食除去される。そこで薄い窒化ライナー２５を備えた厚い酸化物カラー部２４が、図４に示されているように、成形される。エッチングプロセスの期間に、酸化物層５５の内側の側壁に配置されている窒化物層５７の部分が大幅に除去されることがないように注意しなければならない。ホトエッチングは、酸化物層２４および窒化物ライナー２５を、周囲にテーパされている領域５２を形成するために、上面からエッチバックするためにも使用される。これにより、第２のポリシリコンプラグ（図２に図示されている）を実現し得る。つまりそれは、続いて、ドレイン領域２３の近傍に位置するように、成形または挿入されて、これにより両領域間の電気的な接触を容易ならしめるものである。かように、エッチバック技術の使用により、トレンチポリシリコンプラグ部３７とトレイン２３との間の付加的な電極に対する要求は２つの領域間の直接的な電気的な接続を可能にすることによって不要なものとされるかまたは物理的に一層小さな電極を使用すればよくなる。
【００３３】
図５ないし図８には、ＤＲＡＭトレンチセル形コンデンサ内に窒化物ライナーを備えた厚い酸化物カラー部を形成するための択一的な方法が示されている。図５には、埋め込まれた層６９内に成形されたトレンチセル７１を有するトレンチコンデンサ７０が示されている。トレンチ７１の底部部分は、薄い誘電体層７５が周辺に張り巡らされており、かつ前以て決められた深度線７２まで第１の高ドーピングされたポリシリコンプラグ７６が充填されている。それからＴＥＯＳのような厚い酸化物層６２がトレンチ７１の上側の側壁に沿って、および深度線７２によって指示されている、ポリシリコンプラグ７６および薄い酸化物層７５の上面から成る主表面に成形される。酸化物層６２は、ドレイン領域６７およびドーピングされた領域６３の上面に延在するようにも成形されている。それから層６２は、図６に示されているように、厚い酸化物側壁のみが残るように、深度線７２の上の領域において“スペーサ”腐食除去される。領域６７および６３の上にある薄い酸化層６２の部分も腐食除去されかつ頂部領域は周囲がテーパさられた領域６１を成形するためにエッチバックされる。
【００３４】
それから薄い窒化物層６０が、図７に示されているように、厚い酸化物層６２を完全に被覆するために、トレンチ７１内に供給される。窒化物層６０の厚さは例えば７０ないし１８０Åである。厚い酸化物層６２は例えば、窒化物層６０の厚さの３ないし５倍である。誘電体層７５は有利には大体、窒化物層６０の厚さと同じオーダである。ＬＰＣＶＤ，ＣＶＤ，ＰＥＣＶＤまたはその他の適当な方法によって蒸着されるシリコン酸化物Ｓｉ3Ｎ4とすることができる窒化物層６０は最初、深度線７２に相応して、領域６７および６３の上面およびポリシリコンプラグ７６の露出した表面を被覆する。それから後者の表面を被覆する窒化物層はスペーサ腐食除去され、結果的に図８に示す構造が生じる。テーパ状の酸化物領域６１に近接してテーパ状の窒化物層７７もスペーサエッチングを介して成形される。これにより、ドレイン領域６７が第２の高ドーピングされたポリシリコンプラグ７５に一層近接して位置することが可能になる。この第２のプラグ部は、プロセスにおける最後のステップとしてトレンチセル７１内に成形されるかまたは挿入される。これによりこれら２つの領域間の電気的な接触は容易になるかまたは直接実現することができる。
【００３５】
図８の構造において、結果的に生じた窒化物ライナー６０は深度線７２のところの第１のポリシリコンプラグ７６まで間断なく延在している。このことは、本発明の最初に説明したプロセスの結果として生じる、図４の構造とは僅かに相異している。図４では、窒化物ライナー２５は、酸化物カラー部２４の深度より僅かに浅い深度５８のところまで延在している。このように図４および図８の構成は区別し得るものであるが、２つの異なったトレンチコンデンサの性能特性は実質的に同じである。
【００３６】
図５ないし図８に示されている択一的なプロセスは、図３ないし図４のプロセスに比べて１つの利点を有している。即ち、窒化物層６０の消費は、ポリシリコン主表面に配置された酸化物層を、図６に示されているように、別個のステップにおいてエッチングすることによって一層容易に回避される。図３および図４の最初に説明したプロセスの場合、酸化物層５５の側壁に配置されている窒化物層５７の部分が不都合にも、プラグ部３８に配置されている酸化物層を腐食除去するための比較的多くの腐食剤にさらされる可能がある。これによって、窒化物層５７のこの側壁部分は一層容易に消費される。他方において、図５ないし図８のプロセスはより多くのステップを含んでおり、かつそれ故に、トレンチコンデンサの設計者にとってこれら２つの手法の間でトレードオフを実現する必要がある。
【００３７】
実験結果は、本発明の改良されたトレンチコンデンサの利点を示している。実験は、および付いていないアイソレーションカラー部を有している１２８Ｋ  ＤＲＡＭメモリブロックの沢山の製品に基づいて実施された。結果は、窒化物ライナーを有しているメモリブロックの方が、窒化物ライナーを有していないメモリブロックよりも３０％のウェハ歩留まり改善を示した。
【００３８】
従って、窒化物ライナーを備えたアイソレーションカラー部を有している、ＤＲＡＭメモリセルに使用されるのに適している改良されたトレンチセル形コンデンサ、およびトレンチセル形コンデンサ製造方法が開示されている。この本発明によるコンデンサの第１の利点は、トレンチ充填ドーピングさえたポリシリコンの過度の酸化が、アイソレーションカラー部の成形に続く高温処理の期間に妨げられるということである。本発明の別の利点は、高温酸化期間中の、トレンチ側壁バルクシリコン酸化が妨げられることである。本発明の別の利点は、予期しない酸化を防止することによって、応力に基因して生じる欠陥の発生も妨げられるということである。本発明の付加的な利点は、ドープ剤が“弱い”カラー部領域を介して、トレンチセルコンデンサに隣接するバーチカル寄生デバイスの領域内に外部拡散するのが妨げられるということであり、本発明によらなければ、該デバイスがターンオンされるかまたはリークを来すおそれがある。本発明の更に別の利点は、コンデンサのトレンチセルを充填する２つのポリシリコン“プラグ”部間の界面汚染が防止されることである。本発明はこの汚染を、アイソレーションカラー部が成形された後に生じる酸素のような汚染物がトレンチポリ充填期間にアイソレーションカラー部から外部拡散しかつ放出するのを妨げかつ処理することによって防止している。
【００３９】
図示の実施例は単に例示にすぎず、当業者であれば、本発明の精神および範囲を逸脱しなければ種々の変形および修正をすることができることは勿論である。このような修正はすべて、特許請求の範囲に規定されている通りの本発明の範囲内に包含されることは明らかである。
【図面の簡単な説明】
【図１】従来のトレンチセル形コンデンサタイプのＤＲＡＭメモリセルの横断面図である。
【図２】本発明のトレンチセル形コンデンサタイプのＤＲＡＭメモリセルの横断面図である。
【図３】本発明のメモリセルの製造プロセスの１ステップを示す部分断面図である。
【図４】本発明のメモリセルの製造プロセスの別のステップを示す部分断面図である。
【図５】本発明の択一的な実施例のメモリセルの製造プロセスの１ステップを示す部分断面図である。
【図６】図５の実施例のメモリセルの製造プロセスの次のステップを示す部分断面図である。
【図７】図５の実施例のメモリセルの製造プロセスの別のステップを示す部分断面図である。
【図８】図５の実施例のメモリセルの製造プロセスの別のステップを示す部分断面図である。
【符号の説明】
２０  ＤＲＡＭ部、  ２１  トレンチセル、  ２２  薄い誘電体層、  ２３  ドレイン、  ２４，７２  厚い酸化物アイソレーションカラー部、  ２５；６０薄い窒化物ライナー、  ２６  埋め込まれた層、  ２８  チャネル、  ２９  ソース、  ３２；７０  トレンチコンデンサ部、  ３７，３８  プラグ部、  ４５  寄生トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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