(57)【特許請求の範囲】
【請求項１】
部分的にガスを満たされかつ外部と遮断されている空洞（９）によって囲まれており、部分的に誘電体により互いに分離されかつ異なる金属化面に属する導電性接触部及び／又は導体路（２）を有する半導体デバイスの製造方法において、
ａ）半導体デバイスを、誘電体により電気的に互いに絶縁されている接触部及び／又は導体路（２）を施すところまで仕上げ、
ｂ）この接触部及び／又は導体路を備えているデバイスの上面を、誘電体を選択的に除去できるパッシベーション層（６）で覆い、
ｃ）このパッシベーション層（６）内に、次の工程ｄ）に対しては十分大きくかつ数多く、またその次の工程ｅ）に対しては十分小さい開口（７）を形成し、
ｄ）空洞（９）を形成するため、これらの開口を通して部分的に接触部及び／又は導体路の周囲の誘電体を、これらの接触部及び／又は導体路（２）及びパッシベーション層（６）に対して選択的にエッチング除去し、この際前記異なる金属化面に属する導電性接触部及び／又は導体路（２）の少なくとも一部が、空洞（９）を形成した後に残存している誘電体により相互に結合されているようにし、
ｅ）開口（７）を空洞（９）を満たすことなくもう１つのパッシベーション層（８）の析出により閉鎖する
ことを特徴とする半導体デバイスの製造方法。
【請求項２】
工程ｅ）が空洞のための浸漬ガスとして用いられる担体ガス中で行われることを特徴とする請求項１記載の方法。
【請求項３】
導体路（２）が互いに固着するのを回避するため、工程ｄ）においてエッチングされる空洞の大きさを制限して空洞内に露出される導体路の最長を十分に短くすることを特徴とする請求項１又は２記載の方法。
【請求項４】
工程ｂ）及びｅ）において窒化物をパッシベーション層の材料として析出することを特徴とする請求項１ないし３の１つに記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、導電性接触部及び／又は導体路を有する半導体デバイスを製造するための方法に関する。
【０００２】
【従来の技術】
導体路の静電容量は半導体チップ上の集積回路のスイッチング速度に対する制限要因の１つである。横方向の寸法が小さくなるにつれて異なる導体路間の間隔も狭くなり、従って隣接する導体路間の結合容量は同程度に高められる。集積密度が高まると異なる金属化面間の静電容量も重要になる。更に、特に論理回路において集積密度が増すにつれてゲートにより駆動すべき導体路の平均的長さが増し、その結果益々強力な駆動段及び／又は供給電圧の低減が必要になる。通常シリコンウェハ上の集積回路では低温ＣＶＤ（化学蒸着）法により施される酸化物が金属間誘電体（ＩＭＯＸ）として使用される。
【０００３】
英国特許第２２４７９８６号、欧州特許出願公開第６０３１０４号及び同第５０１４０７号及び欧州特許第３９３６３５号明細書には、導体路又は金属化部間に空気又は気体を満たし、導体路間に生じる静電容量を減少させる間隙が設けられている半導体デバイスが記載されている。これらの間隙はトレンチ、空洞又はハニカム形セルとして形成されている。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、金属化部、接触部又は導体路を有する半導体デバイスを、これらの導体間に生じる静電容量を減らすために空気又は気体で満たされた間隙を設けることにより簡単に製造する方法を提供することにある。
【０００５】
【課題を解決するための手段】
この課題は本発明によれば請求項１の特徴を有する方法により解決される。
【０００６】
周知のように静電容量は電極間の物質の誘電率に比例するので、導体路間の間隙を誘電率のできるだけ低い物質で満たすことにより導体路間の静電容量を低くすることができる。本発明により製造されるデバイスの場合導体路間の一部に金属間誘電体を空気又は浸漬ガスと置換されている空洞がある。従ってこの空洞の領域内では静電容量は著しく低減されている。十分な電気的絶縁が長期負荷の際にも保証される。導体路は空洞を互いに分離する残りの誘電体（これは金属化層の領域内に全高にわたり存在している、即ち重なり合っている全ての金属化部を囲むか又は担持している）により十分な機械的耐性を保持している。本発明によるデバイスの製造は、空気又は特殊な浸漬ガスが半導体技術と適合するものであることから、容易にかつ通常の製造工程の枠内で実施し得るものである。
【０００７】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【０００８】
図１には誘電体により互いに絶縁されている多数の接触部、金属化部及び導体路２がデバイスの表面上にある領域１内にハッチングで示されている。この図示されている実施例では２個のバイポーラトランジスタが基板の表面上にあり、それらは互いにかつ他のデバイスと組み合わされている。従ってここに記載する実施例では半導体物質の異なる領域上に種々の接触部が設けられている。それらの接触部上にパターン化されている第１の金属化面３が施されている。その上にそれぞれ金属から成る垂直な接続部を有する別の金属化面４、５が設けられている。金属から成るこのパターン内の導体路及び導電接続部は金属化部が埋め込まれている誘電体により互いに電気的に絶縁されている。誘電体で平坦化されている領域１の表面上に例えばシリコン上のデバイスの場合好適には窒化ケイ素により形成されているパッシベーション層６が施されている。更に導体路の静電容量を低減させるために領域１内の誘電体は空間的に制限して等方性にエッチングすることにより部分的に除去され、この導体路間の間隙は空気又は浸漬ガスで満たされる。このためでパッシベーション層６内に開口７がエッチングされるが、その際これらの開口は、エッチングにより形成された空洞を再び満すことなくその下にある誘電体のエッチングを引続き実施し、開口を引続きもう１つのパッシベーション層で閉鎖することのできるような数及び大きさに形成される。開口７は金属化部の領域内に配置されていると有利である。図１の中央の開口のようにそこにデバイスが集積されていない場合にも導体路間の静電容量を低下させるために特に重要な領域の上方に開口が配置されると有利である。開口７の下にある空洞のエッチングは等方性に導体路及びパッシベーション層６に対して選択的に行われる。このパッシベーション層６の材料は、誘電体のエッチングの際にパッシベーション層の材料をできるだけ腐食されないものが選択される。エッチングは、例えば領域１にＳｉＯ2をまたパッシベーション層６に窒化物を使用する場合、例えばＨＦガスにより又はＨＮＯ3の添加により行われる。導体路に対する誘電体の選択的エッチングの可能性を改善するために、導体路はタングステンから成ると有利である。
【０００９】
導体路及び接触部間にはこのようにして図１に破線により囲まれている領域内に空洞が形成される。エッチング作用を時間的に制限することによりこれらの空洞の寸法は大きくなり過ぎることのないように保証され、その結果空洞間には導体路を機械的に安定化するための誘電体を残すのに十分に大きな領域が残る。空洞をこのようにエッチングした後図２に示されているようにデバイスをもう１つのパッシベーション層８で覆い、それにより第１のパッシベーション層６内の開口７は空洞の内部にそれほど析出を生じることなく閉鎖される。この析出は拡散を制御しながらまた後の浸漬ガスとして閉鎖された空洞を満たす担体ガス中で行われると有利である。更に集積回路の製造プロセスは外部の電気端子（ボンド線）用の接続面の開口により続けることができる。
【００１０】
図２は本発明によるデバイスの典型的な実施形態を例示するものである。空洞９はここでは半導体材料にまで達しており、即ち金属化部に用いられる領域１の厚み全体にわたっている。空洞のエッチングの際半導体物質が腐食されることもまた損傷されることもないように、空洞を半導体材料に達するまでエッチングしないようにすると有利である。例えばエッチングに用いられる開口７を相応して密に配設することによって十分大きな空洞が得られる。確実性を付加するために金属化部を施す前にもう１つのパッシベーション層を直接半導体材料の上に施してもよい。このパッシベーション層は例えば誘電体に埋め込まれている金属化部の領域１の表面上のパッシベーション層６、８と同じ材料から成っていてもよい。誘電体の選択的エッチングの際にこのパッシベーション層は腐食されず、従って半導体材料は保護されたままである。空洞の横方向の広がり及び導体路の露出部分の最長は、導体路が作動中に十分に機械的に安定化され、層内部の機械的応力が吸収され、フリーエッチングの際に導体路が互いに固着（ｓｔｉｃｋｉｎｇ）しないように調節されなければならない。
【００１１】
本発明によるデバイスの形態は実現化される能動的構成要素の種類及び接触部及び導体路のパターンに依存するものではないので、導体路間の静電容量を低減するための上記の措置は半導体デバイスにおいて広範囲に使用することができる。このことからデバイスの機能の重要な改良が極めて僅かな付加的製造コストで達成される。更に本発明は、金属製導体路及び接触部に限定されるものではなく、本発明による静電容量の低減は導電性にドープされた半導体材料、例えばポリシリコンから成る導体路にも適用可能である。本発明によるデバイスでは導体路は唯一つの金属化面内にも或は種々の金属化面にも設けることができる。１つの空洞内には異なる金属化面に属する導体路が設けられてもよい。或は１つの空洞内に同じ金属化面の導体路の一部のみを設けることも可能である。
【図面の簡単な説明】
【図１】本発明による半導体デバイスの一製造工程における断面図。
【図２】本発明による半導体デバイスの別の製造工程における断面図。
【符号の説明】
２  導体路
３、４、５  金属化面
６、８  パッシベーション層
７  開口
９  空洞
【図１】
0003881393.tif 000002
【図２】
0003881393.tif 000003