(57)【特許請求の範囲】
【請求項１】
第１入力電圧及び第２入力電圧の掛算を行う４象限掛算回路であって、
第１の導電型のトランジスタで構成される差動増幅回路であって、差動入力される第１入力電圧及び基準電圧を所定の割合で低い値に変換し、上記第１入力電圧と基準電圧の電位差を縮めて出力する第１電圧圧縮回路と、
第２の導電型のトランジスタで構成される差動増幅回路であって、差動入力される第２入力電圧及び基準電圧を所定の割合で低い値に変換し、上記第２入力電圧と基準電圧の電位差を縮めて出力する第２電圧圧縮回路と、
第１の導電型のトランジスタで構成され、上記第２電圧圧縮回路より出力される所定の割合で低い値に変換された第２入力電圧及び基準電圧に基づいて、第１及び第２定電流を出力する電流変換回路と、
２つの第１の導電型のトランジスタで構成される差動増幅回路であって、上記電流変換回路から出力される第１定電流を前記２つの第１の導電型のトランジスタのソースに受け、上記第１電圧圧縮回路より出力される圧縮後の第１入力電圧を一方の第１の導電型のトランジスタのゲートに受けると共に、圧縮後の基準電圧を他方の第１の導電型のトランジスタのゲートに受ける第１電圧変換回路と、
２つの第１の導電型のトランジスタで構成される差動増幅回路であって、上記電流変換回路から出力される第２定電流を前記２つの第１の導電型のトランジスタのソースに受け、上記第１電圧圧縮回路より出力される圧縮後の第１入力電圧を一方の第１の導電型のトランジスタのゲートに受けると共に、圧縮後の基準電圧を他方の第１の導電型のトランジスタのゲートに受ける第２電圧変換回路と、
上記第１及び第２電圧変換回路の出力を掛け合わし、掛け合わせた電圧を出力するギルバートセルとを備えることを特徴とする４象限掛算回路。
【請求項２】
請求項１に記載の４象限掛算回路において、
上記第１電圧圧縮回路は、互いのソースが同一の定電流源に接続された第１及び第２ＰＭＯＳであって、第１ＰＭＯＳのゲートには第１入力電圧が入力され、第１ＰＭＯＳのドレインには、第１バイアス電圧がゲートに印加されたドレイン接地の第３ＰＭＯＳのソースが接続され、第２ＰＭＯＳのゲートには基準電圧が入力され、第２ＰＭＯＳのドレインには、第１バイアス電圧がゲートに印加されたドレイン接地の第４ＰＭＯＳのソースが接続されており、第３ＰＭＯＳのソース電圧及び第４ＰＭＯＳのソース電圧を、所定の割合で低い値に変換された第１入力電圧及び基準電圧として出力し、
上記第２電圧圧縮回路は、互いのソースが同一の定電流源に接続された第１及び第２のＮＭＯＳであって、第１ＮＭＯＳのゲートは基準電圧の電源に接続され、第１ＮＭＯＳのドレインは、ゲートに第２バイアス電圧が印加され、ドレインに電源電圧の印加された第３ＮＭＯＳのソースに接続され、第２ＮＭＯＳのゲートは第２入力電圧が入力され、第２ＮＭＯＳのドレインには、ゲートに第２バイアス電圧が印加され、ドレインに電源電圧の印加された第４ＮＭＯＳのソースが接続されており、第３ＮＭＯＳのソース電圧及び第４ＮＭＯＳのソース電圧を、所定の割合で低い値に変換された第２入力電圧及び基準電圧として出力することを特徴とする４象限掛算回路。
【請求項３】
請求項１又は請求項２に記載の４象限掛算回路において、
上記第１及び第２電圧変換回路は、負荷抵抗として拡散抵抗を有し、
上記ギルバートセルは、負荷抵抗として所定のオン抵抗の第２の導電型のトランジスタを有することを特徴とする４象限掛算回路。
【請求項４】
請求項３に記載の４象限掛算回路において、
上記ギルバートセルに負荷抵抗として用いられる第２の導電型のトランジスタのゲートに、所定の電圧を印加する独立した電源を有することを特徴とする４象限掛算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、４象限掛算回路に関するものである。
【０００２】
【従来の技術】
変復調回路をはじめとする多くの応用分野で使用される集積回路の一つに掛算回路が知られている。
掛算回路の出力Ｚは、入力Ｘ，Ｙに対してＺ＝Ｋ・ＸＹ（Ｋは定数）の関係を満たす。掛算回路の内、入力Ｘ，Ｙが正負いずれの場合であっても、符号を含めて上記関係を満たす回路を、特に４象限掛算回路と呼ぶ。
【０００３】
図７は、従来の４象限掛算回路４００の回路図である。以下の説明において、Ｐチャンネル又はＮチャンネルＭＯＳＦＥＴｎ（ｎは参照番号、以下に同じ）のゲート電圧をＶｇn、ソース電圧をＶｓn、ゲート・ソース間電圧をＶｇｓn、及び、ドレイン電流をＩｄnと表す。また、ＰチャンネルＭＯＳＦＥＴｎのしきい値電圧をＶｔｈ（Ｐ）n、ＮチャンネルＭＯＳＦＥＴｎのしきい値電圧をＶｔｈ（Ｎ）nと表す。以下、ＰチャンネルＭＯＳＦＥＴｎをＰＭＯＳｎと表し、ＮチャンネルＭＯＳＦＥＴｎをＮＭＯＳｎと表す。また、図中、所定の機能を果たす回路４０１〜４０７を点線で囲んで示す。
【０００４】
定電流回路１０７は、ＰＭＯＳ１，２，３，５で構成される。ＰＭＯＳ２，３，５は、ＰＭＯＳ１とカレントミラーを構成し、それぞれ一定のドレイン電流Ｉｄ2，Ｉｄ3，Ｉｄ5を出力する。ＰＭＯＳ２のドレイン電流Ｉｄ2は、ＰＭＯＳ１１，１２のソースに印加される。ＰＭＯＳ３のドレイン電流Ｉｄ3は、ＰＭＯＳ４０，４１，４２，４３のソースに印加される。ＰＭＯＳ５のドレイン電流Ｉｄ5は、ＰＭＯＳ１７，１８のソースに印加される。
【０００５】
Ｐチャンネル電圧圧縮回路４０１は、ＰＭＯＳ１１，１２，１３，１４で構成され、入力信号源５１より入力される入力電圧Ｖｉｎ（ａ）及び基準電圧電源５９より出力される基準電圧Ｖｒｅｆ１（但し、Ｖｒｅｆ１＝１／２Ｖｃｃである）を所定の割合で降圧して、入力電圧Ｖｉｎ（ａ）と基準電圧Ｖｒｅｆ１との電位差ｖｉｎ（ａ）を縮小したソース電圧Ｖｓ13及びＶｓ14を、ＰＭＯＳ２０，２３、及び、ＰＭＯＳ２１，２２のゲートに出力する。
【０００６】
Ｐチャンネル電圧圧縮回路４０２は、ＰＭＯＳ１５、１６、１７、１８で構成され、入力信号源６１より入力される入力電圧Ｖｉｎ（ｂ）及び基準電圧電源５９より出力される基準電圧Ｖｒｅｆ１を所定の割合で降圧して、入力電圧Ｖｉｎ（ｂ）と基準電圧Ｖｒｅｆ１との電位差ｖｉｎ（ｂ）を縮小したソース電圧Ｖｓ15及びＶｓ16を、ＰＭＯＳ４２，４３、及び、ＰＭＯＳ４０，４１のゲートに出力する。
【０００７】
電流変換回路４０６は、ＰＭＯＳ４０，４１，４２，４３で構成され、ＰＭＯＳ３より出力される一定のドレイン電流Ｉｄ3を、入力電圧Ｖｉｎ（ｂ）の値に応じて変換して出力する。ＰＭＯＳ４０のドレイン電流Ｉｄ40は、ＰＭＯＳ２０及び２１のソースに入力される。ＰＭＯＳ４１のドレイン電流Ｉｄ41は、ＰＭＯＳ２４及び２５のソースに入力される。ＰＭＯＳ４２のドレイン電流Ｉｄ42は、ＰＭＯＳ２６及び２７のソースに入力される。ＰＭＯＳ４３のドレイン電流Ｉｄ43は、ＰＭＯＳ２２及び２３のソースに入力される。
【０００８】
第１電圧変換回路４０３は、ＰＭＯＳ２０，２１、及び、拡散抵抗５３，５４で構成され、上記Ｐチャンネル電圧圧縮回路４０１より出力されるソース電圧Ｖｓ13及びＶｓ14の差を増幅し、ＰＭＯＳ２４及び２５のゲートに出力する。
【０００９】
第２電圧変換回路４０４は、ＰＭＯＳ２２，２３、及び、拡散抵抗５７，５８で構成され、上記Ｐチャンネル電圧圧縮回路４０１より出力されるソース電圧Ｖｓ13及びＶｓ14の差を増幅し、ＰＭＯＳ２６及び２７のゲートに出力する。
【００１０】
ギルバートセル４０５は、ＰＭＯＳ２４，２５，２６，２７、及び、拡散抵抗５５，５６で構成される。ギルバートセル４０５は、第１電圧変換回路４０３及び第２電圧変換回路４０４の出力の掛算を行い、該掛算結果を、拡散抵抗５５における出力電圧Ｖｏｕｔ（＋）と拡散抵抗５６における出力電圧Ｖｏｕｔ（−）の差として出力する。
【００１１】
【発明が解決しようとする課題】
図８は、ＭＯＳＦＥＴのドレイン電流Ｉｄ−ドレイン・ソース間電圧Ｖｄｓ特性を表すグラフである。ドレイン・ソース間電圧Ｖｄｓの値が所定の値（｜Ｖｇｓ｜−｜Ｖｔｈ（Ｐ）又はＶｔｈ（Ｎ）｜）よりも小さい場合、該電圧Ｖｄｓの増加に伴いドレイン電流Ｉｄは増加する。一般に、この領域を３極管領域という。また、ドレイン・ソース間電圧電圧Ｖｄｓの値が上記所定の値以上になると、ドレイン電流Ｉｄは一定値となる。一般に、この領域を５極管領域という。
【００１２】
上記構成の４象限掛算回路４００を正常に動作させるには、当該回路４００を構成する全てのＭＯＳＦＥＴが５極管領域で動作することが必要である。
ＰＭＯＳ１７が５極管領域で動作する場合、ＰＭＯＳ４０，４１のゲートには、Ｖｒｅｆ１＋Ｖｔｈ（Ｐ）40又は41よりも小さな値の電圧が印加される。このため、ＰＭＯＳ４０のドレイン電圧Ｖｄ40、即ち、ＰＭＯＳ２０，２１のソース電圧Ｖｓ20，Ｖｓ21は、Ｖｇ40−Ｖｔｈ（Ｐ）40＝Ｖｒｅｆ１よりも小さな値となる。
【００１３】
ＰＭＯＳ１８が５極管領域で動作する場合、ＰＭＯＳ４２，４３のゲートには、Ｖｉｎ（ｂ）＋Ｖｔｈ（Ｐ）42又は43よりも小さな値の電圧が印加される。このため、ＰＭＯＳ４３のドレイン電圧Ｖｄ43、即ち、ＰＭＯＳ２２，２３のソース電圧Ｖｓ22，Ｖｓ23は、Ｖｇ43−Ｖｔｈ（Ｐ）43＝Ｖｉｎ（ｂ）＝Ｖｒｅｆ１＋ｖｉｎ（ｂ）よりも小さな値となる。
【００１４】
ＰＭＯＳ１１が５極管領域で動作する場合、ＰＭＯＳ２０，２３のゲートには、Ｖｉｎ（ａ）＋Ｖｔｈ（Ｐ）11よりも小さな値の電圧が印加される。
【００１５】
ＰＭＯＳ１２が５極管領域で動作する場合、ＰＭＳＯ２１，２２のゲートには、Ｖｒｅｆ１＋Ｖｔｈ（Ｐ）12よりも小さな値の電圧が印加される。
【００１６】
基準電圧Ｖｒｅｆ１（＝１／２Ｖｃｃ）の値が小さいと、ＰＭＯＳ２０〜２３のゲート・ソース間電圧Ｖｇｓ20〜Ｖｇｓ23の値は小さくなり、これらゲート・ソース間電圧Ｖｇｓ20〜Ｖｇｓ23の値をしきい値電圧Ｖｔｈ（Ｐ）20〜Ｖｔｈ（Ｐ）23よりも大きくして、ＰＭＯＳ２０〜２３を動作させることが難しくなる。このように、上記従来の構成の４象限掛算回路４００では、低い電源電圧Ｖｃｃで駆動することは難しかった。
【００１７】
本発明の目的は、低い電源電圧Ｖｃｃで駆動可能な４象限掛算回路を提供することである。
【００１８】
【課題を解決するための手段】
本発明の第１の４象限掛算回路は、第１の導電型のトランジスタで構成される差動増幅回路であって、差動入力される第１入力電圧及び基準電圧を所定の割合で低い値に変換し、上記第１入力電圧と基準電圧の電位差を縮めて出力する第１電圧圧縮回路と、第２の導電型のトランジスタで構成される差動増幅回路であって、差動入力される第２入力電圧及び基準電圧を所定の割合で低い値に変換し、上記第２入力電圧と基準電圧の電位差を縮めて出力する第２電圧圧縮回路と、第１の導電型のトランジスタで構成され、上記第２電圧圧縮回路より出力される所定の割合で低い値に変換された第２入力電圧及び基準電圧に基づいて、第１及び第２定電流を出力する電流変換回路と、２つの第１の導電型のトランジスタで構成される差動増幅回路であって、上記電流変換回路から出力される第１定電流を前記２つの第１の導電型のトランジスタのソースに受け、上記第１電圧圧縮回路より出力される圧縮後の第１入力電圧を一方の第１の導電型のトランジスタのゲートに受けると共に、圧縮後の基準電圧を他方の第１の導電型のトランジスタのゲートに受ける第１電圧変換回路と、２つの第１の導電型のトランジスタで構成される差動増幅回路であって、上記電流変換回路から出力される第２定電流を前記２つの第１の導電型のトランジスタのソースに受け、上記第１電圧圧縮回路より出力される圧縮後の第１入力電圧を一方の第１の導電型のトランジスタのゲートに受けると共に、圧縮後の基準電圧を他方の第１の導電型のトランジスタのゲートに受ける第２電圧変換回路と、上記第１及び第２電圧変換回路の出力を掛け合わし、掛け合わせた電圧を出力するギルバートセルとを備えることを特徴とする。
【００１９】
本発明の第２の４象限掛算回路は、上記第１の４象限掛算回路であって、上記第１電圧圧縮回路は、互いのソースが同一の定電流源に接続された第１及び第２ＰＭＯＳであって、第１ＰＭＯＳのゲートには第１入力電圧が入力され、第１ＰＭＯＳのドレインには、第１バイアス電圧がゲートに印加されたドレイン接地の第３ＰＭＯＳのソースが接続され、第２ＰＭＯＳのゲートには基準電圧が入力され、第２ＰＭＯＳのドレインには、第１バイアス電圧がゲートに印加されたドレイン接地の第４ＰＭＯＳのソースが接続されており、第３ＰＭＯＳのソース電圧及び第４ＰＭＯＳのソース電圧を、所定の割合で低い値に変換された第１入力電圧及び基準電圧として出力し、上記第２電圧圧縮回路は、互いのソースが同一の定電流源に接続された第１及び第２のＮＭＯＳであって、第１ＮＭＯＳのゲートは基準電圧の電源に接続され、第１ＮＭＯＳのドレインは、ゲートに第２バイアス電圧が印加され、ドレインに電源電圧の印加された第３ＮＭＯＳのソースに接続され、第２ＮＭＯＳのゲートは第２入力電圧が入力され、第２ＮＭＯＳのドレインには、ゲートに第２バイアス電圧が印加され、ドレインに電源電圧の印加された第４ＮＭＯＳのソースが接続されており、第３ＮＭＯＳのソース電圧及び第４ＮＭＯＳのソース電圧を、所定の割合で低い値に変換された第２入力電圧及び基準電圧として出力することを特徴とする。
【００２０】
本発明の第３の４象限掛算回路は、上記第１及び第２電圧変換回路において、上記第１及び第２電圧変換回路は、負荷抵抗として拡散抵抗を有し、上記ギルバートセルは、負荷抵抗として所定のオン抵抗を示す第２の導電型のトランジスタを有することを特徴とする。
【００２１】
本発明の第４の４象限掛算回路は、上記第３の４象限掛算回路であって、上記ギルバートセルに負荷抵抗として用いられる第２の導電型のトランジスタのゲートに、所定の電圧を印加する他の回路から独立した電源を有することを特徴とする。
【００２２】
【発明の実施の形態】
（１）実施の形態１
（１−１）全体構成
以下、実施の形態１にかかる４象限掛算回路１００について説明する。
図１は、４象限掛算回路１００のブロック図である。４象限掛算回路１００には、所定の電源より入力電圧Ｖｉｎ（ａ）及びＶｉｎ（ｂ）が入力される。入力電圧Ｖｉｎ（ａ）及びＶｉｎ（ｂ）は、基準電圧Ｖｒｅｆ１（＝１／２Ｖｃｃ）に対して所定の電位差ｖｉｎ（ａ）及びｖｉｎ（ｂ）を持つ。
入力電圧Ｖｉｎ（ａ）をＶｒｅｆ１＋ｖｉｎ（ａ）と表し、入力電圧Ｖｉｎ（ｂ）をＶｒｅｆ１＋ｖｉｎ（ｂ）と表せば、４象限掛算回路１００は、Ｋ×ｖｉｎ（ａ）×ｖｉｎ（ｂ）（但し、Ｋは定数）で表される電位差をもつ出力電圧Ｖｏｕｔ（＋）及びＶｏｕｔ（−）を出力する。
【００２３】
図２は、実施の形態１にかかる４象限掛算回路１００の回路図である。
後に詳しく説明するが、４象限掛算回路１００は、図中点線で囲んで示すように、入力電圧Ｖｉｎ（ａ）及び基準電圧Ｖｒｅｆ１を所定の割合で降圧して出力するＰチャンネル電圧圧縮回路１０１と、入力電圧Ｖｉｎ（ｂ）及び基準電圧Ｖｒｅｆ１を所定の割合で降圧して出力するＮチャンネル電圧圧縮回路１０２と、上記Ｐチャンネル電圧圧縮回路１０１から出力される、上記降圧された入力電圧Ｖｉｎ（ａ）及び基準電圧Ｖｒｅｆ１の電位差を増幅して出力する第１電圧変換回路１０３と、上記Ｎチャンネル電圧圧縮回路１０２から出力される、上記降圧された入力電圧Ｖｉｎ（ｂ）及び基準電圧Ｖｒｅｆ１の電位差を増幅して出力する第２電圧変換回路１０４と、上記第１電圧変換回路１０３及び第２電圧変換回路１０４からの出力に基づいて掛算を実行するギルバートセル１０５と、一定のドレイン電流Ｉｄを出力する定電流回路１０７と、入力電圧Ｖｉｎ（ｂ）及び基準電圧Ｖｒｅｆ１の各々の値に基づいて、定電流回路１０７より出力されるドレイン電流Ｉｄの値の変換を行う電流変換回路１０６とで構成されている。
【００２４】
図中、従来の４象限掛算回路４００（図７を参照）と同じ構成物には同じ参照番号を付すと共に、対応する回路には同じ名前（例えば、Ｐチャンネル電圧圧縮回路等）を付す。
以下の説明において、ＰチャンネルＭＯＳＦＥＴｎ又はＮチャンネルＭＯＳＦＥＴｎ（ｎは参照番号、以下に同じ）のゲート電圧をＶｇn、ソース電圧をＶｓn、ゲート・ソース間電圧をＶｇｓn、及び、ドレイン電流をＩｄnと表す。また、ＰチャンネルＭＯＳＦＥＴｎのしきい値電圧をＶｔｈ（Ｐ）n、ＮチャンネルＭＯＳＦＥＴｎのしきい値電圧をＶｔｈ（Ｎ）nと表す。また、ＰチャンネルＭＯＳＦＥＴｎをＰＭＯＳｎと表し、ＮチャンネルＭＯＳＦＥＴｎをＮＭＯＳｎと表す。
【００２５】
４象限掛算回路１００は、上記”従来技術”の欄において参照した図７に示す従来の４象限掛算回路４００の備えるＰチャンネル電圧圧縮回路４０２のかわりに、Ｎチャンネル電圧圧縮回路１０２を備えることを特徴とする。
当該構成を採用することで、ＰＭＯＳ４０〜４３のゲート電圧Ｖｇ40〜Ｖｇ43に基準電圧Ｖｒｅｆ１（＝１／２Ｖｃｃ）よりも高い電圧を印加し、ＰＭＯＳ２０〜２３のゲート電圧Ｖｇ20〜Ｖｇ23に基準電圧Ｖｒｅｆ１（＝１／２Ｖｃｃ）よりも低い電圧を印加することができる。これにより、電源電圧Ｖｃｃが低くとも、ＰＭＯＳ２０〜２３を５極管領域で動作させることを可能にする。即ち、４象限掛算回路１００を低電圧で駆動可能にする。
【００２６】
４象限掛算回路１００を構成するＰチャンネルＭＯＳＦＥＴ１１と１２、ＰチャンネルＭＯＳＦＥＴ１３と１４、ＰチャンネルＭＯＳＦＥＴ７０と７１、ＰチャンネルＭＯＳＦＥＴ７２と７３、ＰチャンネルＭＯＳＦＥＴ２０〜２３、ＰチャンネルＭＯＳＦＥＴ２４〜２７、及び、ＰチャンネルＭＯＳＦＥＴ４０〜４３は、それぞれ同一のチャンネル幅Ｗ及びチャンネル長Ｌに設定されている。
【００２７】
また、ＰＭＯＳｎ及びＮＭＯＳｎは、｜Ｖｄｓn｜≧｜Ｖｇｓn｜−｜Ｖｔｈ（Ｐ）n又はＶｔｈ（Ｎ）n｜の関係を満たす場合、５極管領域（図８を参照）で動作し、次の数１の関係を満たすことが知られている。
【数１】
0003880730.tif 000002
なお、上記数式において係数βは、Ｗ／Ｌ・μ・Ｃ0（Ｗはチャンネル幅、Ｌはチャンネル長、Ｃ0はゲート酸化膜の単位面積当たりの容量、μはチャンネル平均電位移動度）により定義される値である。以下に同じである。
【００２８】
また、ＰＭＯＳｎ及びＮＭＯＳｎは、｜Ｖｄｓn｜＜｜Ｖｇｓn｜−｜Ｖｔｈ（Ｐ）n又はＶｔｈ（Ｎ）n｜の関係を満たす場合、３極管領域（図８を参照）で動作し、次の数２の関係を満たすことが知られている。
【数２】
0003880730.tif 000003
【００２９】
（１−２）定電流回路
定電流回路１０７は、以下に説明するＰチャンネル電圧圧縮回路１０１，電流変換回路１０６，Ｎチャンネル電圧圧縮回路１０２に対して、一定のドレイン電流Ｉｄ2、Ｉｄ3，Ｉｄ5を出力する。
【００３０】
定電流回路１０７は、ＰＭＯＳ１，２，３，５、定電流源５０、及び、直流電源６２により構成されている。ＰＭＯＳ１のゲート及びドレイン、並びに、ＰＭＯＳ２，３，５のゲートは、バイアス電流ＩＢを出力する定電流源５０に接続される。ＰＭＯＳ１，２，３，５のソースは、電源電圧Ｖｃｃを出力する直流電源６２に接続されている。ＰＭＯＳ２，３，５は、それぞれＰＭＯＳ１とカレントミラーを構成し、一定のドレイン電流Ｉｄ2，Ｉｄ3，Ｉｄ5をＰチャンネル電圧圧縮回路１０１，電流変換回路１０６，Ｎチャンネル電圧圧縮回路１０２に対して出力する。
【００３１】
（１−３）Ｐチャンネル電圧圧縮回路
Ｐチャンネル電圧圧縮回路１０１は、ＰＭＯＳで構成される差動増幅回路であって、入力電圧Ｖｉｎ（ａ）及び基準電圧Ｖｒｅｆ１の値を所定の割合で低い値に変換し、上記入力電圧Ｖｉｎ（ａ）と基準電圧Ｖｒｅｆ１との電位差ｖｉｎ（ａ）を縮めて出力する。
【００３２】
Ｐチャンネル電圧圧縮回路１０１は、ＰＭＯＳ１１，１２，１３，１４、入力信号源５１、電源５２，５９で構成される。ＰＭＯＳ１１及び１２のソースは互いにＰＭＯＳ２のドレインに接続されている。ＰＭＯＳ１１のゲートは、入力信号として電圧Ｖｉｎ（ａ）を出力する入力信号源５１に接続されている。ＰＭＯＳ１１のドレインは、ＰＭＯＳ１３のソースに接続されている。ＰＭＯＳ１２のゲートは、基準電圧Ｖｒｅｆ１を出力する電源５９に接続されている。ＰＭＯＳ１２のドレインは、ＰＭＯＳ１４のソースに接続されている。ＰＭＯＳ１３及び１４のゲートは、バイアス電圧ＶＢ（ａ）を出力する電源５２に接続されている。ＰＭＯＳ１３及び１４のドレインは接地されている。
【００３３】
ＰＭＯＳ２のドレイン電流Ｉｄ2は定電流であるため、ＰＭＯＳ１１のドレイン電流Ｉｄ11及びＰＭＯＳ１２のドレイン電流Ｉｄ12の合計は、常にＩｄ2となる。上記ＰＭＯＳ１１のゲートに入力信号として印加される電圧Ｖｉｎ（ａ）は、ＰＭＯＳ１２のゲートに印加される基準電圧Ｖｒｅｆ１に対して所定の電位差ｖｉｎ（ａ）を持つ。ＰＭＯＳ１１のソース電圧Ｖｓ11とＰＭＯＳ１２のソース電圧Ｖｓ12は同電位であるため、ＰＭＯＳ１１のゲート・ソース間電圧Ｖｇｓ11とＰＭＯＳ１２のゲート・ソース間電圧Ｖｇｓ12の間には、ｖｉｎ（ａ）の電位差が生じる。
【００３４】
既に述べたように、ＰＭＯＳ１１及びＰＭＯＳ１２は、同一のチャンネル幅Ｗ及びチャンネル長Ｌに設定されている。このため、ＰＭＯＳ１１のゲート・ソース間電圧Ｖｇｓ11とＰＭＯＳ１２のゲート・ソース間電圧Ｖｇｓ12との間に生じる電位差ｖｉｎ（ａ）に比例して、ＰＭＯＳ１１のドレイン電流Ｉｄ11とＰＭＯＳ１２のドレイン電流Ｉｄ12との間に差が生じる。例えば、ＰＭＯＳ１１のゲート・ソース間電圧Ｖｇｓ11がＰＭＯＳ１２のゲート・ソース間電圧Ｖｇｓ12よりも小さい場合、ＰＭＯＳ１１のドレイン電流Ｉｄ11は減少し、ＰＭＯＳ１２のドレイン電流Ｉｄ12は増加する。
ドレイン電流Ｉｄ12とドレイン電流Ｉｄ11の差は、次の数３で表される。
【数３】
0003880730.tif 000004
【００３５】
ＰＭＯＳ１３のゲート電圧Ｖｇ13は電源５２より供給されるバイアス電圧ＶＢ（ａ）と等しく、ソース電圧Ｖｓ13はＶＢ（ａ）＋Ｖｇｓ13となる。
上記数１より理解されるように、β13、Ｖｔｈ（Ｐ）13が一定である場合、ＰＭＯＳ１１のドレイン電流Ｉｄ11が減少すれば、ＰＭＯＳ１３のゲート・ソース間電圧Ｖｇｓ13の値は、その平方根に比例して減少する。
【００３６】
同様に、上記数１より理解されるように、β14、Ｖｔｈ（Ｐ）14が一定である場合、ＰＭＯＳ１４のソース電圧Ｖｓ14は、ＶＢ（ａ）＋Ｖｇｓ14と表され、ＰＭＯＳ１２のドレイン電流Ｉｄ12が増加するとＰＭＯＳ１４のゲート・ソース間電圧Ｖｇｓ14は、その平方根に比例して増加する。
【００３７】
上記構成を採用することで、Ｐチャンネル電圧圧縮回路１０１では、ＰＭＯＳ１３のソース電圧Ｖｓ13とＰＭＯＳ１４のソース電圧Ｖｓ14の間に、ｖｉｎ（ａ）の値に応じた電圧を発生することができる。この電圧は、次の数４に示す式によって近似することができる。
【数４】
0003880730.tif 000005
但し、β13，β14の値をβ11，β12よりも大きく設定しておく。これにより、上記入力電圧Ｖｉｎ（ａ）と基準電圧Ｖｒｅｆ１との電位差ｖｉｎ（ａ）を縮めた出力を得ることができる。上記の場合において、ＰＭＯＳ１１を５極管領域で動作させるには、次の数５の関係を満足する必要がある。
【数５】
0003880730.tif 000006
【００３８】
また、ＰＭＯＳ１２を５極管領域で動作させるには、次の数６の関係を満足する必要がある。
【数６】
0003880730.tif 000007
【００３９】
（１−４）Ｎチャンネル電圧圧縮回路
Ｎチャンネル電圧圧縮回路１０２は、ＮＭＯＳで構成される差動増幅回路であって、入力電圧Ｖｉｎ（ｂ）及び基準電圧Ｖｒｅｆ１の値を所定の割合で低くし、上記入力電圧Ｖｉｎ（ｂ）と基準電圧Ｖｒｅｆ１との電位差ｖｉｎ（ｂ）を縮めて出力する。
【００４０】
Ｎチャンネル電圧圧縮回路１０２は、ＮＭＯＳ７０，７１，７２，７３，７４，７５、電源５９，６０、及び、入力信号源６１で構成される。ＮＭＯＳ７０及び７１のドレインは、電源電圧Ｖｃｃを出力する電源６２に接続されており、ゲートは、バイアス電圧ＶＢ（ｂ）を出力する電源６０に接続されている。ＮＭＯＳ７０のソースは、ＮＭＯＳ７２のドレインに接続されている。ＮＭＯＳ７１のソースは、ＮＭＯＳ７３のドレインに接続されている。ＮＭＯＳ７２のゲートは、基準電圧Ｖｒｅｆ１を出力する電源５９に接続されている。ＮＭＯＳ７３のゲートは、入力信号としてＶｉｎ（ｂ）を出力する入力信号源６１に接続されている。ＮＭＯＳ７２及び７３のソースは、共にＮＭＯＳ７４のドレインに接続されている。
ＮＭＯＳ７４のゲート、並びに、ＮＭＯＳ７５のドレイン及びゲートは、ＰＭＯＳ５のドレインに接続され、一定のドレイン電流Ｉｄ5が入力される。ＮＭＳＯ７４及び７５は、カレントミラーを構成し、ＮＭＯＳ７４は一定のドレイン電流Ｉｄ74をＮＭＯＳ７２及び７３のソースに出力する。
【００４１】
ドレイン電流Ｉｄ74が定電流であるため、ＮＭＯＳ７２のドレイン電流Ｉｄ72及びＮＭＳＯ７３のドレイン電流Ｉｄ73の合計は、常にＩｄ74となる。ＮＭＯＳ７３のゲートに印加される入力電圧Ｖｉｎ（ｂ）は、ＮＭＯＳ７２のゲートに印加される基準電圧Ｖｒｅｆ１に対して所定の電位差ｖｉｎ（ｂ）を持つ。ＮＭＯＳ７２のソース電圧Ｖｓ72及びＮＭＯＳ７３のソース電圧Ｖｓ73は同電位であるため、ＮＭＯＳ７２のゲート・ソース間電圧Ｖｇｓ72とＮＭＯＳ７３のゲート・ソース間電圧Ｖｇｓ73との間には、電位差ｖｉｎ（ｂ）が生じる。
【００４２】
既に述べたように、ＮＭＯＳ７２及びＮＭＯＳ７３は、同一のチャンネル幅Ｗ及びチャンネル長Ｌに設定されている。このため、ＮＭＯＳ７２のゲート・ソース間電Ｖｇｓ72とＮＭＳＯ７３のゲート・ソース間電圧Ｖｇｓ73との間に生じる電位差ｖｉｎ（ｂ）に比例して、ＮＭＯＳ７２のドレイン電流Ｉｄ72とＮＭＯＳ７３のドレイン電流Ｉｄ73との間に差が生じる。例えば、ＮＭＯＳ７２のゲート・ソース間電圧Ｖｇｓ72がＮＭＯＳ７３のゲートソース間電圧Ｖｇｓ73よりも小さい場合、ＮＭＯＳ７２のドレイン電流Ｉｄ72は減少し、ＮＭＯＳ７３のドレイン電流Ｉｄ73は増加する。
ドレイン電流Ｉｄ73とドレイン電流Ｉｄ72の差は、次の数７で表される。
【数７】
0003880730.tif 000008
【００４３】
ＮＭＯＳ７０のゲート電圧Ｖｇ70は、電源６０より供給されるバイアス電圧ＶＢ（ｂ）と等しく、ソース電圧Ｖｓ70は、ＶＢ（ｂ）−Ｖｇｓ70と表される。上記数１より理解されるように、β72及びＶｔｈ（Ｎ）72が一定である場合、ＮＭＯＳ７２のドレイン電流Ｉｄ72が減少すれば、ゲート・ソース間電圧Ｖｇｓ70はドレイン電流Ｉｄ72の平方根に比例して減少する。
【００４４】
同様に、上記数１より理解されるように、β71及びＶｔｈ（Ｎ）71が一定である場合、ＮＭＯＳ７１のソース電圧Ｖｓ71は、ＶＢ（ｂ）−Ｖｇｓ71で表され、ＮＭＯＳ７３のドレイン電流Ｉｄ73が増加するとＮＭＯＳ７１のゲート・ソース間電圧Ｖｇｓ71もドレイン電流Ｉｄ73の平方根に比例して増加する。
【００４５】
上記構成を採用することで、Ｎチャンネル電圧圧縮回路１０２では、ＮＭＯＳ７０のソース電圧Ｖｓ70とＮＭＯＳ７１のソース電圧Ｖｓ71の間に、ｖｉｎ（ｂ）の値に比例する電圧を発生する。ソース電圧Ｖｓ70とソース電圧Ｖｓ71との差は、次の数８に示す近似式で表される。
【数８】
0003880730.tif 000009
但し、β70又はβ71の値をβ72又はβ73よりも大きく設定する。これにより、入力電圧Ｖｉｎ（ｂ）と基準電圧Ｖｒｅｆ１との電位差ｖｉｎ（ｂ）を圧縮した出力を得ることができる。この場合において、ＮＭＯＳ７３を５極管領域で動作させるには、次の数９を満足する必要がある。
【数９】
0003880730.tif 000010
【００４６】
また、ＮＭＯＳ７２を５極管領域で動作させるには、次の数１０を満足する必要がある。
【数１０】
0003880730.tif 000011
【００４７】
（１―５）電流変換回路
電流変換回路１０６は、上記Ｎチャンネル電圧圧縮回路１０２より出力された圧縮後の入力電圧Ｖｉｎ（ｂ）及び基準電圧Ｖｒｅｆ１の各々に基づいて、定電流回路１０７より入力される一定のドレイン電流Ｉｄ3を変換して出力する。
【００４８】
電流変換回路１０６は、ＰＭＯＳ４０〜４３で構成される。ＰＭＯＳ４０及び４１のゲートには、ＮＭＯＳ７０のソースが接続されている。また、ＰＭＯＳ４２及び４３のゲートには、ＮＭＯＳ７１のソースが接続されている。
更に、ＰＭＯＳ４０〜４３のソースは、全て定電流回路１０７のＰＭＯＳ３のドレインと接続されている。ＰＭＯＳ３は、ＰＭＯＳ４０〜４３に一定のドレイン電流Ｉｄ3を供給する。
【００４９】
ＰＭＯＳ７３のゲートに入力電圧Ｖｉｎ（ｂ）が入力されると、ＰＭＯＳ４２のゲート電圧Ｖｇ42及びＰＭＯＳ４３のゲート電圧Ｖｇ43は下がり、ＰＭＯＳ４０のゲート電圧Ｖｇ40及びＰＭＯＳ４１のゲート電圧Ｖｇ41は上がる。これに応じて、ＰＭＯＳ４２のゲート・ソース間電圧Ｖｇｓ42及びＰＭＯＳ４３のゲート・ソース間電圧Ｖｇｓ43は増加し、ＰＭＯＳ４０のゲート・ソース間電圧Ｖｇｓ40及びＰＭＯＳ４１のゲート・ソース間電圧Ｖｇｓ41は減少する。この結果、ＰＭＯＳ４２及び４３のソースにＰＭＯＳ３より供給されるドレイン電流Ｉｄ3が多く流れ込むこととなる。
【００５０】
また、ＰＭＯＳ４０〜４３のチャンネル幅Ｗ及びチャンネル長Ｌは、それぞれ同じ値に設定されているため、ＰＭＯＳ４０及び４１のドレイン電流Ｉｄ40及びＩｄ41は等しくなる。また、ＰＭＯＳ４２及び４３のドレイン電流Ｉｄ42及びＩｄ41は等しくなる。
【００５１】
以上の理由から、ＰＭＯＳ４０〜４３のドレイン電流Ｉｄ40〜Ｉｄ43は、入力電圧Ｖｉｎ（ｂ）の値に応じて変化する。ドレイン電流Ｉｄ42又はＩｄ43と、ドレイン電流Ｉｄ40又はＩｄ41の差は、次の数１１で表される。
【数１１】
0003880730.tif 000012
【００５２】
（１−６）第１電圧変換回路
第１電圧変換回路１０３は、差動増幅回路であり、ＰＭＯＳ２０，２１、及び、拡散抵抗５３，５４で構成される。ＰＭＯＳ２０及び２１のソースは、電流変換回路１０６を構成するＰＭＯＳ４０のドレインに接続されている。
ＰＭＯＳ２０のゲートは、Ｐチャンネル電圧圧縮回路１０１のＰＭＯＳ１１のドレイン及びＰＭＯＳ１３のソースと接続されており、ＰＭＯＳ１３のソース電圧Ｖｓ13と同電位の電圧が印加される。ＰＭＯＳ２０のドレインは、拡散抵抗５３及びＰＭＯＳ２５のゲートに接続されている。
ＰＭＯＳ２１のゲートは、Ｐチャンネル電圧圧縮回路１０１のＰＭＯＳ１２のドレイン及びＰＭＯＳ１４のソースに接続されており、ＰＭＯＳ１４のソース電圧Ｖｓ14と同電位の電圧が印加される。ＰＭＯＳ２１のドレインは、拡散抵抗５４及びＰＭＯＳ２４のゲートに接続されている。
【００５３】
上述したように、Ｐチャンネル電圧圧縮回路１０１では、入力電圧Ｖｉｎ（ａ）（＝Ｖｒｅｆ１＋ｖｉｎ（ａ））の入力に対してＰＭＯＳ１３のソース電圧Ｖｓ13は低下し、ＰＭＯＳ１４のソース電圧Ｖｓ14は大きくなる。即ち、ＰＭＯＳ２０のゲート電圧Ｖｇ20は下がり、ＰＭＯＳ２１のゲート電圧Ｖｇ21は大きくなる。ＰＭＯＳ２０のソース電圧Ｖｓ20及びＰＭＯＳ２１のソース電圧Ｖｓ21は同電位であるため、ＰＭＯＳ２０のゲート・ソース間電圧Ｖｇｓ20は拡大し、ドレイン電流Ｉｄ20は増加する。また、ＰＭＯＳ２１のゲート・ソース間電圧Ｖｇｓ21は減少し、ドレイン電流Ｉｄ21は減少する。ドレイン電流Ｉｄ20とドレイン電流Ｉｄ21との差は近似的に次の数１２で表される。
【数１２】
0003880730.tif 000013
【００５４】
ＰＭＯＳ２０のドレインは、拡散抵抗５３及びＰＭＯＳ２５のゲートに接続されており、ドレイン電流Ｉｄ20は拡散抵抗５３に全て流れ込む。従って、ドレイン電流Ｉｄ20の増加に伴い、ドレイン電圧Ｖｄ20も増加する。
また、ＰＭＯＳ２１のドレインは、拡散抵抗５４及びＰＭＯＳ２４のゲートに接続されており、ドレイン電流Ｉｄ21は全て拡散抵抗５４に流れ込む。従って、ドレイン電流Ｉｄ21の減少に伴い、ドレイン電圧Ｖｄ21は減少する。
上記関係は、上記数１２を変形して得られる次の数１３で表される。なお、数１３において、拡散抵抗５３及び５４の抵抗値をＲ５３及びＲ５４と表す。
【数１３】
0003880730.tif 000014
【００５５】
（１−７）第２電圧変換回路
第２電圧変換回路１０４は、差動増幅回路であり、ＰＭＯＳ２２，２３、及び、拡散抵抗５７，５８により構成される。ＰＭＯＳ２２及び２３のソースは、電流変換回路１０６を構成するＰＭＯＳ４３のドレインに接続されている。
ＰＭＯＳ２２のゲートは、Ｐチャンネル電圧圧縮回路１０１のＰＭＯＳ１２のドレイン及びＰＭＯＳ１４のソースに接続されており、ＰＭＯＳ１４のソース電圧Ｖｓ14と同電位の電圧が印加される。ＰＭＯＳ２２のドレインは、ＰＭＯＳ２７のゲート及び拡散抵抗５７に接続されている。
ＰＭＯＳ２３のゲートは、Ｐチャンネル電圧圧縮回路１０１のＰＭＯＳ１１のドレイン及びＰＭＯＳ１３のソースに接続されており、ＰＭＯＳ１３のソース電圧Ｖｓ13と同電位の電圧が印加される。ＰＭＯＳ２３のドレインは、ＰＭＯＳ２６のゲート及び拡散抵抗５８に接続されている。
【００５６】
既に説明したように、Ｐチャンネル電圧圧縮回路１０１において、入力電圧Ｖｉｎ（ａ）の入力に対してＰＭＯＳ１３のソース電圧Ｖｓ13は減少し、ＰＭＯＳ１４のソース電圧Ｖｓ14は増加する。即ち、ＰＭＯＳ２３のゲート電圧Ｖｇ23は下がり、ＰＭＯＳ２２のゲート電圧Ｖｇ22は大きくなる。ＰＭＯＳ２２のソース電圧Ｖｓ22とＰＭＯＳ２３のソース電圧Ｖｓ23は同電位であるため、ＰＭＯＳ２３のゲート・ソース間電圧Ｖｇｓ23は拡大し、ドレイン電流Ｉｄ23は増加する。また、ＰＭＯＳ２２のゲート・ソース間電圧Ｖｇｓ22は減少し、ドレイン電流Ｉｄ22は減少する。ドレイン電流Ｉｄ22及びドレイン電流Ｉｄ23の差は、次の数１４により求められる。
【数１４】
0003880730.tif 000015
【００５７】
ＰＭＯＳ２３のドレインは、拡散抵抗５８及びＰＭＯＳ２６のゲートに接続されており、ドレイン電流Ｉｄ23は全て拡散抵抗５８に流れ込む。従って、ドレイン電流Ｉｄ23の増加に伴い、ＰＭＯＳ２３のドレイン電圧Ｖｄ23も増加する。
また、ＰＭＯＳ２２のドレインは、拡散抵抗５７及びＰＭＯＳ２７のゲートに接続されており、ドレイン電流Ｉｄ22は全て拡散抵抗５７に流れ込む。従って、ドレイン電流Ｉｄ22の増加に伴い、ＰＭＯＳ２２のドレイン電圧Ｖｄ22も増加する。
上記関係は、上記数１４を変形して得られる次の数１５で表される。なお、数１５において、拡散抵抗５７及び５８の抵抗値をＲ５７及びＲ５８と表す。
【数１５】
0003880730.tif 000016
【００５８】
（１−８）ギルバートセル
ギルバートセル１０５は、実際に掛算処理を行う箇所であり、ＰＭＯＳ２４，２５，２６，２７、及び、拡散抵抗５５，５６により構成される。
ＰＭＯＳ２４，２５のソースは、電流変換回路１０６のＰＭＯＳ４１のドレインと接続されている。ＰＭＯＳ２４のゲートは、第１電圧変換回路１０３のＰＭＯＳ２１のドレインに接続されている。ＰＭＯＳ２４のドレインは、拡散抵抗５５及びＰＭＯＳ２６のドレインに接続されている。ＰＭＯＳ２５のゲートは、第１電圧変換回路１０３のＰＭＯＳ２０のドレインに接続されている。
【００５９】
ＰＭＯＳ２６及び２７のソースは、電流変換回路１０６を構成するＰＭＯＳ４２のドレインに接続される。ＰＭＯＳ２６のゲートは、第２電圧変換回路１０４のＰＭＯＳ２３のドレインに接続される。ＰＭＯＳ２７のゲートは、第２電圧変換回路１０４のＰＭＯＳ２２のドレインに接続される。ＰＭＯＳ２７のドレインは、拡散抵抗５６及びＰＭＯＳ２５のドレインに接続される。
【００６０】
ＰＭＯＳ４１のドレイン電流Ｉｄ41は、入力電圧Ｖｉｎ（ｂ）の値により変化する。ＰＭＯＳ２０のドレイン電圧Ｖｄ20が大きくなると、ＰＭＯＳ２５のゲート・ソース間電圧Ｖｇｓ25は減少し、ドレイン電流Ｉｄ25は減少する。
【００６１】
ＰＭＯＳ２５のドレインは拡散抵抗５６に接続されており、ドレイン電流Ｉｄ25は全て拡散抵抗５６に流れ込む。ＰＭＯＳ２０のドレイン電圧Ｖｄ20が低下すると、ＰＭＯＳ２５のゲート・ソース間電圧Ｖｇｓ25は拡大し、ドレイン電流Ｉｄ25は増加する。
【００６２】
また、ＰＭＯＳ２４のドレインは拡散抵抗５５に接続されており、ドレイン電流Ｉｄ24は全て拡散抵抗５５に流れ込む。ＰＭＯＳ２１のドレイン電圧Ｖｄ21が低下すると、ＰＭＯＳ２４のゲート・ソース間電圧Ｖｇｓ24は拡大し、ドレイン電流Ｉｄ24は増加する。ＰＭＯＳ２４のドレイン電流Ｉｄ24及びＰＭＯＳ２５のドレイン電流Ｉｄ25の差は、次の数１６により求められる。
【数１６】
0003880730.tif 000017
【００６３】
ＰＭＯＳ４２のドレイン電流Ｉｄ42は、入力電圧Ｖｉｎ（ｂ）の値により変化する。ＰＭＯＳ２３のドレイン電圧Ｖｄ23が大きくなると、ＰＭＯＳ２６のゲート・ソース間電圧Ｖｇｓ26は減少し、ドレイン電流Ｉｄ26は減少する。
【００６４】
ＰＭＯＳ２６のドレイン端子は拡散抵抗５５に接続されており、ドレイン電流Ｉｄ26は全て拡散抵抗５５に流れ込む。ＰＭＯＳ２３のドレイン電圧Ｖｄ23が低下すると、ＰＭＯＳ２６のゲート・ソース間電圧Ｖｇｓ26は拡大し、ドレイン電流Ｉｄ26は増加する。
【００６５】
また、ＰＭＯＳ２７のドレインは拡散抵抗５６に接続されており、ドレイン電流Ｉｄ27は全て拡散抵抗５６に流れ込む。ＰＭＯＳ２２のドレイン電圧Ｖｄ22が低下すると、ＰＭＯＳ２７のゲート・ソース間電圧Ｖｇｓ27は拡大し、ドレイン電流Ｉｄ27は増加する。ＰＭＯＳ２６のドレイン電流Ｉｄ26及びＰＭＯＳ２７のドレイン電流Ｉｄ27の差は、次の数１７により求められる。
【数１７】
0003880730.tif 000018
【００６６】
上記説明より理解されるように、拡散抵抗５５には、ＰＭＯＳ２４のドレイン電流Ｉｄ24及びＰＭＯＳ２６のドレイン電流Ｉｄ26が流れ込む。また、拡散抵抗５６には、ＰＭＯＳ２７のドレイン電流Ｉｓ27及びＰＭＯＳ２５のドレイン電流Ｉｄ25が流れ込む。上記拡散抵抗５５における出力電圧Ｖｏｕｔ（＋）と、拡散抵抗５６における出力電圧Ｖｏｕｔ（−）との差が４象限掛算回路１００の出力となる。
【００６７】
ここで、ＰＭＯＳ１１及び１２のβをβ１と表し、ＰＭＯＳ１３及び１４のβをβ２と表し、ＰＭＯＳ７２及び７３のβをβ３と表し、ＰＭＯＳ７０及び７１のβをβ４と表し、ＰＭＯＳ２０〜２３のβをβ５と表し、ＰＭＯＳ２４〜２７のβをβ６と表し、ＰＭＯＳ４０〜４３のβをβ７と表す。
また、ＰＭＯＳ２のドレイン電流Ｉｄ2をＩ１と表し、ＮＭＯＳ７４のドレイン電流Ｉｄ74をＩ２と表し、ＰＭＯＳ３のドレイン電流Ｉｄ3の半分の値をＩ３と表し、ＰＭＯＳ４０のドレイン電流Ｉｄ40及びＰＭＯＳ４１のドレイン電流Ｉｄ41をＩｄ４と表し、ＰＭＯＳ４２のドレイン電流Ｉｄ42及びＰＭＯＳ４３のドレイン電流Ｉｄ43をＩ５と表す。
さらに、拡散抵抗５３，５４，５７，５８の抵抗値をＲｘと表し、拡散抵抗５５，５６の抵抗値をＲｙと表せば、上記出力電圧Ｖｏｕｔ（＋）とＶｏｕｔ（−）との電位差は、次の数１８で表される。
【数１８】
0003880730.tif 000019
上記数１８に示すように、出力電位差は、ｖｉｎ（ａ）及びｖｉｎ（ｂ）を掛け合わせた値に比例した値となる。
【００６８】
（１−９）４象限掛算回路の低電圧駆動について
上記構成の４象限掛算回路１００が正常に機能するには、各ＭＯＳＦＥＴが５極管領域で動作することが必要である。
上記数１０より、ＮＭＯＳ７２が５極管領域で動作する場合、ＰＭＯＳ４０，４１のゲートには、Ｖｒｅｆ１−Ｖｔｈ（Ｎ）40又は41よりも大きな値の電圧が印加される。このため、ＮＭＯＳ４０のドレイン電圧Ｖｄ40、即ち、ＰＭＯＳ２０，２１のソース電圧Ｖｓ20，Ｖｓ21は、Ｖｇ40＋Ｖｔｈ（Ｎ）40＝Ｖｒｅｆ１よりも大きな値となる。
【００６９】
上記数９より、ＮＭＯＳ７３が５極管領域で動作する場合、ＰＭＯＳ４２，４３のゲートには、Ｖｉｎ（ｂ）−Ｖｔｈ（Ｎ）42又は43よりも大きな値の電圧が印加される。このため、ＰＭＯＳ４３のドレイン電圧ｄ40、即ち、ＰＭＯＳ２２，２３のソース電圧Ｖｓ20,Ｖｓ21は、Ｖｇ43＋Ｖｔｈ（Ｎ）43＝Ｖｉｎ（ｂ）＝Ｖｒｅｆ１＋ｖｉｎ（ｂ）よりも大きな値となる。
【００７０】
上記数５より、ＰＭＯＳ１１が５極管領域で動作する場合、ＰＭＯＳ２０，２３のゲートには、Ｖｉｎ（ａ）＋Ｖｔｈ（Ｐ）11よりも小さな値の電圧が印加される。
【００７１】
上記数６より、ＰＭＯＳ１２が５極管領域で動作する場合、ＰＭＯＳ２１，２２のゲートには、Ｖｒｅｆ１＋Ｖｔｈ（Ｐ）12よりも小さな値の電圧が印加される。
【００７２】
以上より理解されるように、４象限掛算回路１００では、基準電圧Ｖｒｅｆ１（＝１／２Ｖｃｃ）が低い値に設定されている場合であっても、ＰＭＯＳ２０〜２３のゲート・ソース間電圧Ｖｇｓ20〜Ｖｇｓ23の値をしきい値電圧Ｖｔｈ（Ｐ）20〜Ｖｔｈ（Ｐ）23よりも大きくとることができ、ＰＭＯＳ２０〜２３を５極管領域で動作させることができる。
即ち、該４象限掛算回路１００は、従来の４象限掛算回路（例えば図７に示す４象限掛算回路４００）に比べ低い値の電源電圧Ｖｃｃで駆動することができる。
【００７３】
（１−１０）実施の形態１の４象限掛算回路の変形例
当業者にとって明らかなように、４象限掛算回路１００は、ＰＭＯＳ及びＮＭＯＳを入れ換えても同様の効果を得ることができる。
図３は、４象限掛算回路１００のＰＭＯＳ及びＮＭＯＳを入れ換えた４象限掛算回路１１０の回路図である。４象限掛算回路１１０は、Ｎチャンネル電圧圧縮回路１１１、Ｐチャンネル電圧圧縮回路１１２、第１電圧変換回路１１３、第２電圧変換回路１１４、ギルバートセル１１５、電流変換回路１１６、定電流回路１１７より構成される。
【００７４】
４象限掛算回路１１０は、４象限掛算回路１００のＰＭＯＳ及びＮＭＯＳを入れ換えたものであり、基本的な動作は４象限掛算回路１００と同じである。
第１電圧変換回路１１３及び第２電圧変換回路１１４を構成する各ＮＭＯＳのソースには、基準電圧Ｖｒｅｆ１よりも小さな値の電圧が印加され、上記各ＮＭＯＳのゲートには、基準電圧Ｖｒｅｆ１よりも大きな値の電圧が印加される。
即ち、基準電圧Ｖｒｅｆ１が低い値に設定されている場合であっても、第１電圧変換回路１１３及び第２電圧変換回路１１４を構成する各ＮＭＯＳのゲート・ソース間電圧Ｖｇｓを大きくとることができ、前記第１電圧変換回路１１３及び第２電圧変換回路１１４を構成する各ＮＭＯＳを５極管領域で動作させることができる。これにより、該４象限掛算回路１１０は、従来の４象限掛算回路（例えば図７に示す４象限掛算回路４００）に比べ低い値の電源電圧Ｖｃｃで駆動することができる。
なお、４象限掛算回路１１０を構成する各回路の構成及び動作の説明は省略する。
【００７５】
（２）実施の形態２
（２−１）全体構成
上記実施の形態１にかかる４象限掛算回路１００における掛算の結果は、出力電圧Ｖｏｕｔ（＋）及びＶｏｕｔ（−）の差で表される。
上記出力電圧Ｖｏｕｔ（＋）及びＶｏｕｔ（−）の電位差は上記数１８で表されるが、この数１８に含まれるβ１〜β７は、Ｗ／Ｌ・μ・Ｃ0（但し、Ｗはチャンネル幅、Ｌはチャンネル長、Ｃ0はゲート酸化膜の単位面積当たりの容量、μはチャンネル平均電子移動度を示す。）で定義される。上記チャンネル平均電子移動度μは、環境温度の変化に伴い変化する。但し、β１及びβ２、並びに、β３及びβ４については、上記チャンネル平均電子移動度μの影響を互いに打ち消し合うことになるため、出力電位差の値に影響しない。
また、拡散抵抗であるＲｘ，Ｒｙは、プロセス特有の温度特性を持ち、環境温度の変化に伴い抵抗値が変化する。
なお、係数Ｉ３は、定電流回路１０７を構成するＰＭＯＳ３のドレイン電流Ｉｄ3が一定であるため、温度変化による影響は受けない。
このように、上記４象限掛算回路１００は、β５〜β７、Ｒｘ，Ｒｙといった環境温度に影響を受ける係数により出力電圧Ｖｏｕｔ（＋），Ｖｏｕｔ（−）が変化するといった問題があった。
実施の形態２にかかる４象限掛算回路回路２００は、上記４象限掛算回路１００に、環境温度の変化に影響されない構成を追加したことを特徴とする。
【００７６】
図４は、実施の形態２にかかる４象限掛算回路２００の回路図である。上記実施の形態１にかかる４象限掛算回路１００と同じ構成物には同じ参照番号を付す。また、実施の形態１にかかる４象限掛算回路１００の回路に対応する回路には同じ名前を付す。Ｐチャンネル電圧圧縮回路２０１は、上記４象限掛算回路１００のＰチャンネル電圧圧縮回路１０１に対応する。Ｎチャンネル電圧圧縮回路２０２は、上記４象限掛算回路１００のＮチャンネル電圧圧縮回路１０２に対応する。第１電圧交換回路２０３は、上記４象限掛算回路１００の第１電圧交換回路１０３に対応する。第２電圧交換回路２０４は、上記４象限掛算回路１００の第２電圧交換回路１０４に対応する。ギルバートセル２０５は、上記４象限掛算回路１００のギルバートセル１０５に対応する。電流変換回路２０６は、上記４象限掛算回路１００の電流変換回路１０６に対応する。定電流回路２０７は、上記４象限掛算回路１００の定電流回路１０７に対応する。
【００７７】
４象限掛算回路２００は、図２に示した４象限掛算回路１００の定電流回路１０７にＰＭＯＳ３と同じゲート幅Ｗ及び同じゲート長ＬのＰＭＯＳ８０を追加し、電流変換回路１０６に拡散抵抗８１を追加し、ギルバートセル１０５の拡散抵抗５５及び５６のかわりにＮＭＯＳ８２，８３を設けたことを特徴とする。
以下、上記回路構成の変更により生じる、実施の形態１にかかる４象限掛算回路１００との相違点について説明する。
【００７８】
定電流回路２０７の備えるＰＭＯＳ８０のゲートは電源５０に接続され、ソースは電源６２に接続され、ドレインはＰＭＯＳ４２及び４３のソースと拡散抵抗８１の一方の端に接続されている。また、ＰＭＯＳ３のドレインは、ＰＭＯＳ４０及び４１のソースと拡散抵抗８１の他端に接続されている。拡散抵抗８１は、他の拡散抵抗５３，５４，５７，５８と同じプロセスで形成され、同じ温度特性を示すように設計されている。
【００７９】
ＮＭＯＳ８２のゲートは電源電圧Ｖｃｃを出力する電源６２に接続され、ソースは接地され、ドレインはＰＭＯＳ２４及び２６のドレインに接続される。
ＮＭＯＳ８３のゲートは電源電圧Ｖｃｃを出力する電源６２に接続され、ソースは接地され、ドレインはＰＭＯＳ２５及び２７のドレインに接続される。
【００８０】
電流変換回路２０６を構成するＰＭＯＳ４０及び４１のゲートはＮＭＯＳ７０のソースに接続されている。ＰＭＯＳ４２及び４３のゲートはＮＭＯＳ７１のソースに接続されている。ＰＭＯＳ４０及び４１のソースは、定電流回路２０７のＰＭＯＳ３のドレインに接続されている。ＰＭＯＳ３は、ＰＭＯＳ４０及び４１と拡散抵抗８０に一定のドレイン電流Ｉｄ3を出力する。ＰＭＯＳ４２及び４３のソースは、定電流回路２０７のＰＭＯＳ８０のドレインに接続されている。ＰＭＯＳ８０は、ＰＭＯＳ４２及び４３と拡散抵抗８０に一定のドレイン電流Ｉｄ80を出力する。
【００８１】
上述したように、ＮＭＯＳ７３のゲートに入力電圧Ｖｉｎ（ｂ）が入力されると、ＭＯＳ４２のゲート電圧Ｖｇ42及びＰＭＯＳ４３のゲート電圧Ｖｇ42は下がり、ＰＭＯＳ４０のゲート電圧Ｖｇ40及びＰＭＯＳ４１のゲート電圧Ｖｇ41は上がる。
【００８２】
ＰＭＯＳ４０〜４３のβは、Ｉｄ≪βの関係を満たす値に設定しておく。上記数１より理解されるように、Ｉｄ≪βの場合、Ｖｇｓ≒Ｖｔｈが成り立つ。即ち、ＰＭＯＳ４０のゲート・ソース間電圧Ｖｇｓ40及びＰＭＯＳ４１のゲート・ソース間電圧Ｖｇｓ41を、近似的にＶｔｈ（Ｐ）40又は41に等しい値に設定することができる。
【００８３】
ゲート電圧Ｖｇ40又はゲート電圧Ｖｇ41と、ゲート電圧Ｖｇ42又はゲート電圧Ｖｇ43の差は、ソース電圧Ｖｓ40又はソース電圧Ｖｓ41と、ソース電圧Ｖｓ42又はソース電圧Ｖｓ43の差となる。ここで、拡散抵抗８１に流れる電流をＩ81とすると、ＰＭＯＳ４０及び４１には、ドレイン電流Ｉｄ3からＩ81を減算した値の半分の値の電流が流れる。また、ＰＭＯＳ４２及び４３には、ドレイン電流Ｉｄ80にＩ81を加算した値の半分の値の電流が流れる。例えば、ドレイン電流Ｉｄ43とドレイン電流Ｉｄ40との差は、次の数１９で表される。
【数１９】
0003880730.tif 000020
【００８４】
第１電圧交換回路２０３を構成するＰＭＯＳ２０のドレインは、ＰＭＯＳ２５のゲートに接続されている。ＰＭＯＳ２４及び２５のソースは、ＰＭＯＳ４１のドレインに接続されている。ＰＭＯＳ４１は、ＰＭＯＳ２４及び２５に一定のドレイン電流Ｉｄ41を出力する。ＰＭＯＳ２０のドレイン電圧Ｖｄ20が大きくなると、ＰＭＯＳ２５のゲート・ソース間電圧Ｖｇｓ25は減少し、ドレイン電流Ｉｄ25は減少する。ＰＭＯＳ２５のドレインはＮＭＯＳ８３のドレインに接続されているため、ドレイン電流Ｉｄ25は、全てＮＭＯＳ８３に流れ込む。ＰＭＯＳ２１のドレイン電圧Ｖｄ21が下がると、ＰＭＯＳ２４のゲート・ソース間電圧Ｖｇｓ24は増加し、ドレイン電流Ｉｄ24は増加する。ＰＭＯＳ２４のドレインはＮＭＯＳ８２のドレイン端子に接続されるため、ドレイン電流Ｉｄ24は全てＮＭＯＳ８２に流れ込む。ＮＭＯＳ８２のオン抵抗Ｒ(on)82は、次の数２０で表される。
【数２０】
0003880730.tif 000021
また、ドレイン電流Ｉｄ24とドレイン電流Ｉｄ25の差は、上記数１６より求められる。
【００８５】
ＰＭＯＳ２３のドレインは、ＰＭＯＳ２６のゲートに接続されている。ＰＭＯＳ２２のドレインはＰＭＯＳ２７のゲートに接続されている。また、ＰＭＯＳ２６とＰＭＯＳ２７のソースは、ＰＭＯＳ４２のドレインに接続されている。ＰＭＯＳ４２は、一定のドレイン電流Ｉｄ42を出力する。ＰＭＯＳ２３のドレイン電圧Ｖｄ23が上がるとＰＭＯＳ２６のゲート・ソース間電圧Ｖｇｓ26は減少し、ドレイン電流Ｉｄ26は減少する。ＰＭＯＳ２６のドレインは、ＮＭＯＳ８２のドレインに接続されるため、ドレイン電流Ｉｄ２６は全てＮＭＯＳ８２に流れ込む。ＰＭＯＳ２２のドレイン電圧Ｖｄ22が下がると、ＰＭＯＳ２７のゲート・ソース間電圧Ｖｇｓ27は増加し、ドレイン電流Ｉｄ27は増加する。ＰＭＯＳ２７のドレインは、ＮＭＯＳ８３のドレインに接続されており、ドレイン電流ＩＤ２７は、全てＮＭＯＳ８３に流れ込む。ＮＭＯＳ８３のオン抵抗Ｒ(on)83は、次の数２１で表される。
【数２１】
0003880730.tif 000022
また、ドレイン電流Ｉｄ27とドレイン電流Ｉｄ26の差は、上記数１７より求めることができる。
【００８６】
従って、ＮＭＯＳ８２には、ドレイン電流Ｉｄ24とドレイン電流Ｉｄ26が流れ込み、ＮＭＯＳ８３には、ドレイン電流25及びドレイン電流Ｉｄ27が流れ込む。ここで、ＮＭＯＳ８２及び８３のβをβ８と表すと、上記数３〜数１０、数１２〜数１７、数１９〜数２１から出力電圧Ｖｏｕｔ（−）とＶｏｕｔ（＋）の差は、次の数２１で表される。
【数２２】
0003880730.tif 000023
上記数２２に示すように、β５及びβ６とβ８におけるチャンネル平均電子移動度μの成分は互いに打ち消し合う。また、拡散抵抗ＲＸと拡散抵抗Ｒ８１の持つプロセス固有の温度特性は互いに打ち消し合う。
【００８７】
以上、説明するように、実施の形態２における４象限掛算回路２００では、環境温度の変化に影響されない安定した出力電圧Ｖｏｕｔ（＋），Ｖｏｕｔ（−）を出力することができる。
【００８８】
（２−２）実施の形態２の４象限掛算回路の変形例
当業者にとって明らかなように、実施の形態２にかかる４象限掛算回路２００は、ＰＭＯＳ及びＮＭＯＳを入れ換えても同様の効果を得ることができる。
図５は、４象限掛算回路２００のＰＭＯＳ及びＮＭＯＳを入れ換えた４象限掛算回路２１０の回路図である。４象限掛算回路２１０は、Ｎチャンネル電圧圧縮回路２１１、Ｐチャンネル電圧圧縮回路２１２、第１電圧変換回路２１３、第２電圧変換回路２１４、ギルバートセル２１５、電流変換回路２１６、及び、定電流回路２１７で構成される。
【００８９】
４象限掛算回路２１０は、４象限掛算回路２００のＰＭＯＳ及びＮＭＯＳを入れ換えたものであり、基本的な動作は４象限掛算回路２００と同じである。
第１電圧変換回路２１３及び第２電圧変換回路２１４を構成する各ＮＭＯＳのソースには、基準電圧Ｖｒｅｆ１よりも小さな値の電圧が印加され、上記各ＮＭＯＳのゲートには、基準電圧Ｖｒｅｆ１よりも大きな値の電圧が印加される。
即ち、４象限掛算回路２１０は、従来の４象限掛算回路（例えば図７に示す４象限掛算回路４００）に比べ低い値の電源電圧Ｖｃｃで駆動することができる。また、４象限掛算回路２００と同様に、出力電圧Ｖｏｕｔ（＋）とＶｏｕｔ（−）との電位差を求める関係式（数２２）において環境温度により変化する要素を無効にすることで、環境温度の変化に影響されない安定した出力電圧Ｖｏｕｔ（＋），Ｖｏｕｔ（−）を出力することができる。
なお、４象限掛算回路２１０を構成する各回路の構成及び動作の説明は省略する。
【００９０】
（３）実施の形態３
実施の形態３にかかる４象限掛算回路３００は、上記実施の形態２にかかる４象限掛算回路２００のＮＭＯＳ８２及び８３のゲートに所定の電圧（基準電圧Ｖｒｅｆ２）を印加する独立した電源（９０）を追加したことを特徴とする。
当該構成を採用することで、低電圧駆動を可能にすると共に、環境温度の変化及び電源電圧Ｖｃｃの変動に対して安定した出力電圧Ｖｏｕｔ（＋）、Ｖｏｕｔ（−）を出力することが可能となる。
【００９１】
図６は、実施の形態３にかかる４象限掛算回路３００の回路図である。上記実施の形態２にかかる４象限掛算回路２００と同じ構成物には、同じ参照番号を付す。また、上記実施の形態２にかかる４象限掛算回路２００に対応する回路には同じ名前を付す。Ｐチャンネル電圧圧縮回路３０１は、上記４象限掛算回路２００のＰチャンネル電圧圧縮回路２０１に対応する。Ｎチャンネル電圧圧縮回路３０２は、上記４象限掛算回路２００のＮチャンネル電圧圧縮回路２０２に対応する。第１電圧交換回路３０３は、上記４象限掛算回路２００の第１電圧交換回路２０３に対応する。第２電圧交換回路３０４は、上記４象限掛算回路２００の第２電圧交換回路２０４に対応する。ギルバートセル３０５は、上記４象限掛算回路２００のギルバートセル２０５に対応する。電流変換回路３０６は、上記４象限掛算回路２００の電流変換回路２０６に対応する。定電流回路３０７は、上記４象限掛算回路２００の定電流回路２０７に対応する。
【００９２】
定電圧源９０は、電源電圧Ｖｃｃを出力する電源６２より独立しており、ＮＭＯＳ８２及び８３のゲートに基準電圧Ｖｒｅｆ２を供給する。定電圧源９０は、例えば、バンドギャップを利用した周知の電源を用いる。
【００９３】
上記構成を採用することで、４象限掛算回路３００は、電源６２より出力される電源電圧Ｖｃｃの変動の影響を受けず、安定した掛算結果を出力することができる。
なお、４象限掛算回路３００は、上記実施の形態２の４象限掛算回路２００と同様に、低電圧での駆動が可能であり、かつ、外部環境の温度変化による影響を受けない安定した掛算結果を出力することができる。
【００９４】
【発明の効果】
本発明の第１の４象限掛算回路は、第１電圧圧縮回路をＰチャンネルＭＯＳＦＥＴにより構成し、第２電圧圧縮回路をＮチャンネルＭＯＳＦＥＴにより構成することで、第１及び第２電圧変換回路の差動増幅回路を構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓを大きくとることが可能となる。これにより、低電圧による駆動が可能となる。
【００９５】
本発明の第２の４象限掛算回路は、第１電圧圧縮回路をＰチャンネルＭＯＳＦＥＴにより構成し、第２電圧圧縮回路をＮチャンネルＭＯＳＦＥＴにより構成することで、第１及び第２電圧変換回路の差動増幅回路を構成するＭＯＳＦＥＴのゲート・ソース間電圧Ｖｇｓを大きくとることが可能となる。これにより、低電圧による駆動が可能となる。
【００９６】
本発明の第３の４象限掛算回路は、第１及び第２電圧変換回路の負荷抵抗として拡散抵抗を用い、ギルバートセルの負荷抵抗としてＭＯＳＦＥＴのオン抵抗を用いることで、ギルバートセルの出力電圧の決定パラメータより環境温度の変化に影響される係数を無くすことができる。これにより、環境温度の変化に影響されない、安定した出力を得ることができる。
【００９７】
本発明の第４の４象限掛算回路は、ギルバートセルに接続されるＮチャンネルＭＯＳＦＥＴのゲートに他の回路より独立して所定の電圧を印加する電源を有することで、電源電圧Ｖｃｃの変動に影響されない安定した出力を得ることができる。
【図面の簡単な説明】
【図１】  ４象限掛算回路を示す図である。
【図２】  実施の形態１にかかる４象限掛算回路の回路図である。
【図３】  実施の形態１にかかる４象限掛算回路の変形例の回路図である。
【図４】  実施の形態２にかかる４象限掛算回路の回路図である。
【図５】  実施の形態２にかかる４象限掛算回路の変形例の回路図である。
【図６】  実施の形態３にかかる３象限掛算回路の回路図である。
【図７】  従来の４象限掛算回路の回路図である。
【図８】  ＭＯＳＦＥＴのＩｄ−Ｖｄ特性を示す図である。
【符号の説明】
１，２，３，５，１１〜１８，２０〜２７，４０〜４３  ＰＭＯＳ、７０〜７５，８２，８３  ＮＭＯＳ、５１，６１  入力電圧源、５０定電流源、５２，５９，６０，６２  電源、１００，１１０，２００，２１０，３００  ４象限掛算回路、１０１，１１２，２０１，２１２，３０１  Ｐチャンネル電圧圧縮回路、１０２，１１１，２０２，２１１，３０２  Ｎチャンネル電圧圧縮回路、１０３，１１３，２０３，２１３，３０３  第１電圧変換回路、１０４，１１４，２０４，２１４，３０４  第２電圧変換回路、１０５，１１５，２０５，２１５，３０５  ギルバートセル、１０６，１１６，２０６，２１６，３０６  電流変換回路、１０７，１１７，２０７，２１７，３０７  定電流回路
【図１】
0003880730.tif 000024
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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