(57)【特許請求の範囲】
【請求項１】
第１及び第２ビットライン対と、
前記第１ビットライン対に接続される第１メモリセルアレイと、
前記第２ビットライン対に接続される第２メモリセルアレイと、
センシングビットライン対と、
第１分離制御ラインを通じて伝えられる第１分離制御信号に応答して前記第１ビットライン対と前記センシングビットライン対とを接続する第１スイッチング部と、
第２分離制御ラインを通じて伝えられる第２分離制御信号に応答して前記第２ビットライン対と前記センシングビットライン対とを接続する第２スイッチング部と、
第１等化制御ラインを通じて伝えられる第１等化信号に応答して前記第１ビットライン対を等化させる第１等化器と、
第２等化制御ラインを通じて伝えられる第２等化信号に応答して前記第２ビットライン対を等化させる第２等化器と、
前記センシングビットライン対間の電圧差を感知して増幅するセンス増幅器と、
前記第２メモリセルアレイのアクティブ動作時、前記第１分離制御ラインの放電を速くするために前記第１分離制御ラインと接地との間に接続された第１放電部と、
前記第１メモリセルアレイのアクティブ動作時、前記第２分離制御ラインの放電を速くするために前記第２分離制御ラインと接地との間に接続された第２放電部とを具備し、
前記第１放電部は、ドレインが前記第１分離制御ラインに接続され、ゲートが前記第１等化制御ラインに接続された第１NMOSトランジスタと、ドレインが前記第１NMOSトランジスタのソースに接続され、ゲートが前記第２等化制御ラインの相補ラインに接続され、ソースが接地に接続された第２NMOSトランジスタとで構成され、
前記第２放電部は、ドレインが前記第２分離制御ラインに接続され、ゲートが前記第２等化制御ラインに接続された第１NMOSトランジスタと、ドレインが前記第１NMOSトランジスタのソースに接続され、ゲートが前記第１等化制御ラインの相補ラインに接続され、ソースが接地に接続された第２NMOSトランジスタとで構成されることを特徴とする半導体メモリ装置。
【請求項２】
前記第１等化制御ラインの放電時、放電を速くするために前記第１等化制御ラインと接地との間に接続される第３放電部と、
前記第２等化制御ラインの放電時、放電を速くするために前記第２等化制御ラインと接地との間に接続される第４放電部と
をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第３放電部は、ドレインが前記第１等化制御ラインに接続され、ゲートが前記第１等化制御ラインの相補ラインに接続され、ソースが接地に接続されたNMOSトランジスタで構成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第４放電部は、ドレインが前記第２等化制御ラインに接続され、ゲートが前記第２等化制御ラインの相補ラインに接続され、ソースが接地に接続されたNMOSトランジスタで構成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記センシングビットライン対、前記第１、第２スイッチング部、前記第１、第２等化器および前記センス増幅器を有する複数個のセンス増幅ブロックと、
ワードライン方向に対応する前記各センス増幅ブロックの上端及び下端に配置される複数個の連結領域とを具備し、
前記連結領域に前記第１、第２放電部が設けられることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記センシングビットライン対、前記第１、第２スイッチング部、前記第１、第２等化器および前記センス増幅器を有する複数個のセンス増幅ブロックと、
ワードライン方向に対応する前記各センス増幅ブロックの上端及び下端に配置される複数個の連結領域とを具備し、
前記連結領域に前記第１、第２、第３、第４放電部が設けられることを特徴とする請求項２ないし４のいずれかに記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に分離トランジスタを制御する分離制御ラインの大きい負荷によるスピード損失を防止できる半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は大容量化と高速化のために絶えず発展してきた。このような傾向はメモリセルが一つのキャパシタと一つのアクセストランジスタよりなるDRAM分野で特にめだつ。一般に大容量シンクロナスDRAM及びDDR(Double data rate)DRAM のような大容量半導体メモリ装置は、図１に示すようにローデコーダが長い側に配置された構造、即ち、ワードライン方向に長くてローカル入出力ラインとグローバル入出力ラインを使用する構造を有する。
【０００３】
図１を参照すれば、一般の大容量半導体メモリ装置は、ロー及びカラム等のマトリックスに配置される複数個のメモリセルアレイ11と、このメモリセルアレイ11の左および右側に配置される複数個のセンス増幅ブロック13と、前記メモリセルアレイ11の上下端に配置される複数個のサブワードラインドライバ15と、前記センス増幅ブロック13の上下端に配置される複数個の連結領域17と、前記複数個のメモリセルアレイ11の左側に配置されるカラムデコーダ18と、前記複数個のメモリセルアレイ11の下端に配置されるローデコーダ19とを具備する。
【０００４】
図２は図１に示した半導体メモリ装置における従来の技術に係るセンス増幅ブロック及び連結領域の回路図であって、センス増幅ブロック23の上下端に連結領域27ａ、27ｂが配置されている。センス増幅ブロック23の構造は通常の折返しビットライン−共有センス増幅器(Folded bit line-shared sense amplifier)構造である。このセンス増幅ブロック23は、センシングビットライン対SBLi、SBLi／バーと、第１分離制御ラインISi を通して伝えられる第１分離制御信号に応答して第１ビットライン対BLi 、BLi ／バーと前記センシングビットライン対SBLi、SBLi／バーとを接続する第１スイッチング部102 と、前記第１ビットライン対BLi 、BLi ／バー間に接続され、第１等化制御ラインEQi を通して伝えられる第１等化信号に応答して前記第１ビットライン対BLi 、BLi ／バーを等化させる第１等化器100 とを含む。さらに、センス増幅ブロック23は、第２分離制御ラインISj を通して伝えられる第２分離制御信号に応答して第２ビットライン対BLj 、BLj ／バーと前記センシングビットライン対SBLi、SBLi／バーとを接続する第２スイッチング部106 と、前記第２ビットライン対BLj 、BLj ／バー間に接続され、第２等化制御ラインEQj を通して伝えられる第２等化信号に応答して前記第２ビットラインBLj 、BLj ／バーを等化させる第２等化器108 と、前記センシングビットライン対SBLi、SBLi／バー間の電圧差を感知して増幅するセンス増幅器104 とを含む。ここで前記第１ビットライン対BLi 、BLi ／バーにはメモリセルアレイｉ（図示せず）が接続され、前記第２ビットライン対BLj 、BLj ／バーにはメモリセルアレイｊ（図示せず）が接続される。
【０００５】
連結領域27ａ、27ｂは、前記センス増幅器104 のPMOSトランジスタ36、37よりなるＰ型センスアンプ及びNMOSトランジスタ38、39よりなるＮ型センスアンプを各々イネーブルさせるLAドライバ及びLA／バードライバ（図示せず）、前記センス増幅器104 に接続されたローカル入出力ラインLIO とグローバル入出力ラインGIO(図示せず）とを接続させる伝送トランジスタ（図示せず）、サブワードラインドライバを制御する制御回路（図示せず）等を含む。
【０００６】
ここで前記第１スイッチング部102 の分離トランジスタ34、35のゲートに印加される前記第１分離制御信号と、前記第２スイッチング部106 の分離トランジスタ42、43のゲートに印加される前記第２分離制御信号は、前記第１分離制御ラインISi 及び第２分離制御ラインISj に接続されている周辺回路、即ち、分離制御信号発生器28、29から発生される。
【０００７】
ところが、前記図１及び図２に示したようにローデコーダが長い側に配置された構造、即ち、ワードライン方向に長くてローカル入出力ラインとグローバル入出力ラインを使用する構造を有する半導体メモリ装置では、前記第１分離制御ラインISi と第２分離制御ラインISj が、ローデコーダが短い側に配置される構造に比べて約２倍以上長くなる。従って、前記第１分離制御ラインISi 及び第２分離制御ラインISj の負荷、即ち、寄生キャパシタンスが約２倍以上増加する。
【０００８】
一方、例えば前記第１ビットライン対BLi 、BLi ／バーに接続された前記メモリセルアレイｉがアクティブされて動作する場合には、前記第１分離制御ラインISi を通して伝えられる前記第１分離制御信号は昇圧電圧VPP レベルになり、前記第２分離制御ラインISj を通して伝えられる前記第２分離制御信号は接地電圧VSS レベルに放電されるべきである。これは前記第２スイッチング部106 をターンオフさせて前記第２ビットライン対BLj 、BLj ／バーと前記センシングビットライン対SBLi、SBLi／バーの接続を切断することによって、センシング動作時前記センス増幅器104 にかかる負荷を減らすためである。
【０００９】
ところが、前記第２分離制御ラインISj の負荷が大きい場合には、この第２分離制御ラインISj の放電速度が遅くなり、これによって前記第２分離制御信号が接地電圧VSS レベルになる時点が遅れる恐れがある。このような場合にはセンシング動作時前記第２スイッチング部106 がターンオフされないため、即ち、前記第２ビットライン対BLj 、BLj ／バーと前記センシングビットライン対SBLi、SBLi／バーが分離されないため、前記センス増幅器104 にかかる負荷が大きくなる。従って前記第１ビットライン対BLi 、BLi ／バーと前記センシングビットライン対SBLi、SBLi／バーとの間の電荷分配時間が長くなって、結局、前記センス増幅器104 の動作が遅くなる。
【００１０】
【発明が解決しようとする課題】
そこで、従来は前記第１分離制御ラインISi 及び第２分離制御ラインISj の大きい負荷を克服するために、それら第１分離制御ラインISi 及び第２分離制御ラインISj に接続されている前記分離制御信号発生器28、29のドライバ段の駆動能力をできるだけ大きくした。しかし、ドライバ段の駆動能力をどんなに大きくしても、該ドライバ段の駆動能力はある点で飽和するため、上記のように２倍以上増加した負荷は克服できない。
【００１１】
本発明の目的は、分離制御ラインの大きい負荷によるスピード損失を防止できて高速動作を実現できる半導体メモリ装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、複数個のメモリセルアレイ、カラム方向に対応する前記各メモリセルアレイの左右側に配置される複数個のセンス増幅ブロック、及びワードライン方向に対応する前記各センス増幅ブロックの上端及び下端に配置される複数個の連結領域を具備し、各連結領域には分離制御ラインの放電時放電を速くするために前記等化制御ラインと接地との間に接続される放電部が設けられることを特徴とする。
このような本発明に係る半導体メモリ装置は、分離制御ラインの負荷が大きくても、アクティブされないメモリセルアレイに対応する分離制御ラインの放電時、前記放電部によって前記分離制御ラインの放電速度を速くすることができるので、分離制御ラインの大きい負荷によるスピード損失を防止でき、高速動作を実現できる。
【００１３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明の実施の形態は様々な形態に変形できるので、本発明の範囲は下記の実施の形態に限定されて解釈されるものではない。本発明の実施の形態は、当業界で平均的な知識を有する者に本発明を完全に説明するために開示されるものである。図面上で同一符号及び番号は同一要素を示す。
【００１４】
図３を参照すれば、本発明の第１実施形態に係る半導体メモリ装置は、複数個のセンス増幅ブロック33と、ワードライン方向に対応する前記センス増幅ブロック33の上下端に配置される複数個の連結領域37ａ、37ｂとを具備する。
また、第１ビットライン対BLi 、BLi ／バーに接続されるメモリセルアレイｉ（図示せず）が前記センス増幅ブロック33の左側に配置され、第２ビットライン対BLj 、BLj ／バーに接続されるメモリセルアレイｊ（図示せず）が前記センス増幅ブロック33の右側に配置される。即ち、カラム方向で前記センス増幅ブロック33の左側に前記メモリセルアレイｉが配置され、前記センス増幅ブロック33の右側に前記メモリセルアレイｊが配置される。
【００１５】
前記連結領域37ａには、第１分離制御ラインISi と接地VSS との間に接続され、前記第１分離制御ラインISi の相補ラインISi ／バーを通して伝えられる信号、即ち、第１分離制御信号の反転信号により制御される放電部NAと、第２等化制御ラインEQj と接地VSS との間に接続され、前記第２等化制御ラインEQj の相補ラインEQj ／バーを通して伝えられる信号、即ち、第２等化信号の反転信号により制御される放電部NDが設けられる。ここで放電部NAは、ドレインが前記第１分離制御ラインISi に接続され、ゲートが前記第１分離制御ラインの相補ラインISi ／バーに接続され、ソースが接地VSS に接続されたNMOSトランジスタよりなる。また、放電部NDは、ドレインが前記第２等化制御ラインEQj に接続され、ゲートが前記第２等化制御ラインの相補ラインEQj ／バーに接続され、ソースが接地VSS に接続されたNMOSトランジスタよりなる。
【００１６】
一方、前記連結領域37ｂには、第２分離制御ラインISj と接地VSS との間に接続され、前記第２分離制御ラインISj の相補ラインISj ／バーを通して伝えられる信号、即ち、第２分離制御信号の反転信号により制御される放電部NBと、第１等化制御ラインEQi と接地VSS との間に接続され、前記第１等化制御ラインEQi の相補ラインEQi ／バーを通して伝えられる信号、即ち、第１等化信号の反転信号により制御される放電部NCとが設けられる。ここで放電部NBは、ドレインが前記第２分離制御ラインISj に接続され、ゲートが前記第２分離制御ラインの相補ラインISj ／バーに接続され、ソースが接地VSS に接続されたNMOSトランジスタよりなる。また、放電部NCは、ドレインが前記第１等化制御ラインEQi に接続され、ゲートが前記第１等化制御ラインの相補ラインEQi ／バーに接続され、ソースが接地VSS に接続されたNMOSトランジスタよりなる。
【００１７】
前記センス増幅ブロック33は、通常の折返しビットライン−共有センス増幅器であって、各々は、センシングビットライン対SBLi、SBLi／バー、第１等化器200 、第１スイッチング部202 、センス増幅器204 、第２スイッチング部206 、及び第２等化器208 を具備する。
【００１８】
前記第１等化器200 は前記第１ビットライン対BLi 、BLi ／バー間に接続され、ゲートが第１等化制御ラインEQi に接続された３つのNMOSトランジスタ61、62、63を含み、前記第１等化制御ラインEQi を通して伝えられる第１等化信号に応答して前記第１ビットライン対BLi 、BLi ／バーを等化させる。前記第１スイッチング部202 は、前記第１ビットライン対BLi 、BLi ／バーと前記センシングビットライン対SBLi、SBLi／バーとの間にソースとドレインが各々接続され、ゲートが前記第１分離制御ラインISi に接続された２つのNMOS分離トランジスタ64、65を含み、前記第１分離制御ラインISi を通して伝えられる第１分離制御信号に応答して、前記第１ビットライン対BLi 、BLi ／バーと前記センシングビットライン対SBLi、SBLi／バーとを接続する。
【００１９】
また前記第２等化器208 は、前記第２ビットライン対BLj 、BLj ／バー間に接続され、ゲートが第２等化制御ラインEQj に接続された３つのNMOSトランジスタ74、75、76を含み、前記第２等化制御ラインEQj を通して伝えられる第２等化信号に応答して前記第２ビットライン対BLj 、BLj ／バーを等化させる。前記第２スイッチング部206 は、前記第２ビットライン対BLj 、BLj ／バーと前記センシングビットライン対SBLi、SBLi／バーとの間にソースとドレインが各々接続され、ゲートが第２分離制御ラインISj に接続された２つのNMOS分離トランジスタ72、73を含み、前記第２分離制御ラインISj を通して伝えられる第２分離制御信号に応答して、前記第２ビットライン対BLj 、BLj ／バーと前記センシングビットライン対SBLi、SBLi／バーとを接続する。
【００２０】
前記センス増幅器204 は、前記センシングビットライン対SBLi、SBLi／バー間に接続された、PMOSトランジスタ66、67よりなるＰ型センスアンプとNMOSトランジスタ68、69よりなるＮ型センスアンプとを含み、センシング動作時前記センシングビットライン対SBLi、SBLi／バー間の電圧差を感知して増幅する。
このセンス増幅器204 により感知増幅された前記センシングビットライン対SBLi、SBLi／バー間の電圧は、カラム選択ラインCSL により制御されるカラム選択ゲート70、71を通してローカル入出力ライン対LIO に伝送される。前記カラム選択ラインCSL は、カラムアドレス信号をデコーディングするカラムデコーダ（図示せず）により活性化または非活性化される。
【００２１】
また前記各連結領域37ａ、37ｂは、前記Ｐ型センスアンプのPMOSトランジスタ66、67の共通接続ラインLAに接続されＰ型センスアンプ制御信号により駆動されるLAドライバ（図示せず）と、前記Ｎ型センスアンプのNMOSトランジスタ68、69の共通接続ラインLA／バーに接続されＮ型センスアンプ制御信号により駆動されるLA／バードライバ（図示せず）と、前記ローカル入出力ライン対LIO とグローバル入出力ライン対GIO(図示せず）を接続する伝送トランジスタ（図示せず）、サブワードラインドライバを制御する制御回路（図示せず）とを含む。
【００２２】
前記第１分離制御信号及びこれの反転信号は、前記第１分離制御ラインISi 及びこれの相補ラインISi ／バーに接続される分離制御信号発生器51から発生し、前記第２分離制御信号及びこれの反転信号は、前記第２分離制御ラインISj 及びこれの相補ラインISj ／バーに接続される分離制御信号発生器52から発生する。また前記第１等化信号及びこれの反転信号は、前記第１等化制御ラインEQi 及びこれの相補ラインEQi ／バーに接続される等化信号発生器53から発生し、前記第２等化信号及びこれの反転信号は、前記第２等化制御ラインEQj 及びこれの相補ラインEQj ／バーに接続される等化信号発生器54から発生する。
【００２３】
以下、上記のような本発明の第１実施形態に係る半導体メモリ装置の概略的な動作及び効果を説明する。
第１スイッチング部202 のNMOS分離トランジスタ64、65は、第１ビットライン対BLi 、BLi ／バーに接続された左側メモリセルアレイｉの動作を制御し、第２スイッチング部206 のNMOS分離トランジスタ72、73は、第２ビットライン対BLj 、BLj ／バーに接続された右側メモリセルアレイｊの動作を制御する。ここでは第１ビットライン対BLi 、BLi ／バーに接続された左側メモリセルアレイｉがアクティブされて動作する場合を説明する。
【００２４】
第１ビットライン対BLi 、BLi ／バーに接続されたメモリセルアレイｉがアクティブされて動作する場合には、第１分離制御ラインISi を通して伝えられる第１分離制御信号が昇圧電圧VPP レベルになり、第２分離制御ラインISj を通して伝えられる第２分離制御信号は接地電圧VSS レベルに放電される。これは、第２スイッチング部206 をターンオフして第２ビットライン対BLj 、BLj ／バーとセンシングビットライン対SBLi、SBLi／バーとを分離することによって、センシング動作時センス増幅器204 にかかる負荷を減らすためである。
【００２５】
本発明の第１実施形態に係る半導体メモリ装置では、前記第２分離制御信号が接地電圧VSS レベルに放電される間に、前記第２分離制御ラインISj の負荷が大きくても、前記第２分離制御信号の反転信号が印加される放電部NBがターンオンされることによって、前記第２分離制御信号が速く接地電圧VSS レベルに放電される。即ち、前記放電部NBにより前記第２分離制御ラインISj の放電速度が速くなる。
これによって前記第１スイッチング部202 のNMOS分離トランジスタ64、65がターンオンされ、これと同時に前記第２スイッチング部206 のNMOS分離トランジスタ72、73が速くターンオフされる。即ち、センシング動作時前記第２ビットライン対BLj 、BLj ／バーと前記センシングビットライン対SBLi、SBLi／バーが分離されるので、前記センス増幅器204 にかかる負荷が減少する。これによって前記第１ビットライン対BLi 、BLi ／バーと前記センシングビットライン対SBLi、SBLi／バー間の電荷分配時間が縮まって、結局前記センス増幅器204 の動作が速くなる。
【００２６】
また前記メモリセルアレイｉがアクティブされて動作する場合に、第１等化制御ラインEQi を通して伝えられる第１等化信号は速く接地電圧VSS レベルに放電されるべきである。即ち、第１等化器200 が速くターンオフされるべきである。本発明の第１実施形態に係る半導体メモリ装置では、前記第１等化信号が接地電圧VSS レベルに放電される間に、前記第１等化制御ラインEQi の負荷が大きくても前記第１等化信号の反転信号が印加される前記放電部NCがターンオンされることによって、前記第１等化信号が速く接地電圧VSS レベルになる。
【００２７】
さらに、上記の本発明に係る第１実施形態の半導体メモリ装置では、センス増幅ブロック及び連結領域に前記第１分離制御ラインの相補ラインISi ／バー、前記第２分離制御ラインの相補ラインISj ／バー、前記第１等化制御ラインの相補ラインEQi ／バー、及び前記第２等化制御ラインの相補ラインEQj ／バーが配置されるので、占有面積の増加がない。
【００２８】
図４は本発明の第２実施形態に係る半導体メモリ装置のセンス増幅ブロック及び連結領域の回路図である。
この図４を参照すれば、本発明の第２実施形態に係る半導体メモリ装置では、第１分離制御ラインISi と接地VSS との間に接続される放電部NAA が２つのNMOSトランジスタ１、２を具備するとともに、第２分離制御ラインISj と接地VSS との間に接続される放電部NBB が２つのNMOSトランジスタ３、４を具備し、さらに図３に示した第１実施形態における第１分離制御ラインの相補ラインISi ／バーと第２分離制御ラインの相補ラインISj ／バーが除去される。それ以外の構成要素は第１実施形態に係る半導体メモリ装置の構成要素と同一である。
【００２９】
より詳細に説明すれば、前記放電部NAA は、ドレインが前記第１分離制御ラインISi に接続され、ゲートが第１等化制御ラインEQi に接続されたNMOSトランジスタ１及び、ドレインが前記NMOSトランジスタ１のソースに接続され、ゲートが第２等化制御ラインの相補ラインEQj ／バーに接続され、ソースが接地VSS に接続されたNMOSトランジスタ２を具備する。前記放電部NBB は、ドレインが前記第２分離制御ラインISj に接続され、ゲートが第２等化制御ラインEQj に接続されたNMOSトランジスタ３及び、ドレインが前記NMOSトランジスタ３のソースに接続され、ゲートが前記第１等化制御ラインの相補ラインEQi ／バーに接続され、ソースが接地VSS に接続されたNMOSトランジスタ４を具備する。
【００３０】
ここで放電部NAA が第１等化信号及び第２等化信号の反転信号により同時に制御され、また放電部NBB が第２等化信号及び第１等化信号の反転信号により同時に制御されるように構成された理由は次の通りである。プリチャージ区間の間に第１等化信号及び第２等化信号は全て論理“ハイ”であり、この時第１分離制御ラインISi 及び第２分離制御ラインISj は全て論理“ハイ”、即ち、電源電圧VDD レベルにプリチャージされるべきである。ところが、前記放電部NAA が前記第１等化信号だけによって制御されるように構成されると、論理“ハイ”の前記第１等化信号により前記放電部NAA がターンオンされることによって、前記第１分離制御ラインISi が論理“ロー”状態になってしまう。同様に前記放電部NBB が前記第２等化信号だけによって制御されるように構成されると、論理“ハイ”の前記第２等化信号により前記放電部NBB がターンオンされることによって前記第２分離制御ラインISj が論理“ロー”状態になってしまう。従って、このような誤動作を防止するために放電部NAA およびNBB はそれぞれ２つの信号によって制御される。
【００３１】
以下、上記本発明の第２実施形態に係る半導体メモリ装置の動作及び効果を説明する。ここでは第１ビットライン対BLi 、BLi ／バーに接続された左側メモリセルアレイｉがアクティブされて動作する場合を説明する。
前述したように、第１ビットライン対BLi 、BLi ／バーに接続されたメモリセルアレイｉがアクティブされて動作する場合には、第１分離制御ラインISi を通して伝えられる第１分離制御信号は昇圧電圧VPP レベルになり、第２分離制御ラインISj を通して伝えられる第２分離制御信号は接地電圧VSS レベルに放電される。また第１等化制御ラインEQi を通して伝えられる第１等化信号は接地電圧VSS レベルになり、第２等化制御ラインEQj を通して伝えられる第２等化信号は電源電圧VDD レベルになる。また前記第１等化制御ラインの相補ラインEQi ／バーを通して伝えられる前記第１等化信号の反転信号は電源電圧VDD レベルになり、前記第２等化制御ラインの相補ラインEQj ／バーを通して伝えられる前記第２等化信号の反転信号は接地電圧VSS レベルになる。
これにより前記第２分離制御信号が接地電圧VSS レベルに放電される間に、前記第２等化信号により放電部NBB のNMOSトランジスタ３がターンオンされ、また前記第１等化信号の反転信号により放電部NBB のNMOSトランジスタ４がターンオンされる。結局、前記第２分離制御ラインISj を通して伝えられる前記第２分離制御信号が速く接地電圧VSS レベルに放電される。この時、放電部NAA のNMOSトランジスタ１は第１等化信号によりターンオフされ、NMOSトランジスタ２は第２等化信号の反転信号によりターンオフされる。
【００３２】
従って上記本発明の第２実施形態に係る半導体メモリ装置は、第１実施形態と同様に第１スイッチング部202 のNMOS分離トランジスタ64、65がターンオンされ、これと同時に第２スイッチング部206 のNMOS分離トランジスタ72、73が速くターンオフされる。即ち、センシング動作時、第２ビットライン対BLj 、BLj ／バーとセンシングビットライン対SBLi、SBLi／バーが分離されるので、センス増幅器204 にかかる負荷が減少する。これにより第１ビットライン対BLi 、BLi ／バーとセンシングビットライン対SBLi、SBLi／バーとの電荷分配時間が縮まって、結局、センス増幅器204 の動作が速くなる。
さらに、本発明の第２実施形態に係る半導体メモリ装置では、センス増幅ブロック及び連結領域で第１分離制御ラインの相補ラインISi ／バーと第２分離制御ラインの相補ラインISj ／バーが除去されるので、占有面積が減少する長所がある。
【００３３】
【発明の効果】
以上詳述したように本発明による半導体メモリ装置によれば、分離制御ラインの負荷が大きくても、アクティブされないメモリセルアレイに対応する分離制御ラインの放電時、放電部により分離制御ラインの放電速度を速くすることができるので、分離制御ラインの大きな負荷によるスピード損失を防止でき、高速動作が可能となる。
【図面の簡単な説明】
【図１】一般の大容量半導体メモリ装置の構造を示す図。
【図２】図１に示した半導体メモリ装置の、従来技術に係るセンス増幅ブロック及び連結領域の回路図。
【図３】本発明の第１実施形態に係る半導体メモリ装置のセンス増幅ブロック及び連結領域の回路図。
【図４】本発明の第２実施形態に係る半導体メモリ装置のセンス増幅ブロック図及び連結領域の回路図。
【符号の説明】
33    センス増幅ブロック
37ａ、37b     連結領域
200     第１等化器
202     第１スイッチング部
204     センス増幅器
206     第２スイッチング部
208     第２等化器
NA, NB, NC, ND    放電部
BLi ，BLi ／バー，BLj, BLj／バー    第１、第２ビットライン対
SBLi, SBLi／バー    センシングビットライン対
ISi, ISj    第１、第２分離制御ライン
ISi ／バー, ISj ／バー    第１、第２分離制御ラインの相補ライン
EQi, EQj    第１、第２等化制御ライン
EQi ／バー, EQj ／バー    第１、第２等化制御ラインの相補ライン
【図１】
0003914665.tif 000002
【図２】
0003914665.tif 000003
【図３】
0003914665.tif 000004
【図４】
0003914665.tif 000005