(57)【特許請求の範囲】
【請求項１】
１種類以上の各波形を形成するための各データを波形メモリ（１１）の各アドレスに記憶しておき、指定された波形に相当する各アドレスに記憶された各データをクロックに同期して順次読出していくことにより、指定された少なくとも１種類の波形を発生する任意波形発生器において、
前記波形メモリ内における指定された波形の開始アドレスと、終了アドレスを特定する終了アドレス特定情報とを出力するアドレス情報出力手段（１２、１２ａ、１２ｂ）と、
前記アドレス情報出力手段から出力される開始アドレスがロードされ、前記クロックに同期して、前記開始アドレスから順次アドレスを前記波形メモリに印加していくアドレスカウンタ（１７）と、
前記アドレス情報出力手段から出力された終了アドレス特定情報を用いて前記アドレスカウンタから出力されるアドレスが前記波形の終了アドレスに達したことを検出して前記アドレスカウンタを停止させるアドレスカウンタ停止手段（１８、２０）と、
外部から入力されたトリガのタイミングを時間調整したのち、このトリガを前記アドレス情報出力手段へ開始アドレス及び終了アドレス特定情報の出力指示として印加し、かつ前記アドレスカウンタへ開始アドレスのロード指示として印加するタイミング調整手段（１６）と
を備えた任意波形発生器。
【請求項２】
前記アドレス情報出力手段は、
前記タイミング調整手段からの出力指示に応じて、自己が記憶している開始アドレスを出力する次開始アドレス記憶部手段（１３）と、
前記タイミング調整手段からの出力指示に応じて、この出力指示の次の出力指示に応じて出力すべき開始アドレスを算出するとともに、この算出した開始アドレスで前記次開始アドレス記憶部手段に記憶されている開始アドレスを更新する開始アドレス算出手段（１４）と
を備えた請求項１記載の任意波形発生器。
【請求項３】
前記終了アドレス特定情報は、対応する波形の長さを示すアドレス数であり、
前記アドレスカウンタ停止手段は、前記クロックに同期して、入力されたアドレス数を減算していき、このアドレス数が零に達すると前記アドレスカウンタを停止させるアドレス数カウンタ（１８）である
ことを特徴とする請求項１又は２記載の任意波形発生器。
【請求項４】
前記終了アドレス特定情報は、対応する波形の終了アドレスであり、
前記アドレスカウンタ停止手段は、前記アドレスカウンタから出力されるアドレスが入力された終了アドレスに一致すると前記アドレスカウンタを停止させる終了アドレス検出部（２０）である
ことを特徴とする請求項１又は２記載の任意波形発生器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、波形を構成する各データを波形メモリの各アドレスに記憶しておき、この各アドレスに記憶された各データを順次読出していくことにより波形を発生する任意波形発生器に関する。
【０００２】
【従来の技術】
ユーザが指定する波形を発生するには、アナログの信号発生器を用いるよりも、ユーザが指定する波形を波形メモリの各アドレスに記憶しておき、各データを順次読出していくことにより指定された波形を得る手法のほうが、ユーザが指定する波形をより正確にかつ簡単に実現できる。
【０００３】
このような手法を採用した任意波形発生器は、例えば、図７に示すように構成されている。
【０００４】
波形メモリ１内の各アドレスには、図８に示すように、目標とする波形２の各データが記憶されている。アドレス記憶部３には、波形メモリ１内における波形２の開始アドレスＡSと終了アドレスＡEとが記憶されている。この任意波形発生器が起動されると、アドレス記憶部３から開始アドレスＡSがアドレスカウンタ４へロードされると共に、終了アドレスＡEが終了アドレス検出部５へ印加される。
【０００５】
アドレスカウンタ４は、外部からクロックｃが入力される毎に、開始アドレスＡSを所定の数ずつ増加又は減少していき、所定の数ずつ増加又は減少された各アドレスＡを波形メモリ１へ順番に印加していく。さらに、このアドレスカウンタ４から出力されたアドレスＡは終了アドレス検出部５へも入力される。
【０００６】
波形メモリ１は、クロックｃに同期して順次入力されたアドレスＡに記憶されたデータを次のD／A変換部６へ送出する。D／A変換部６は、入力された各データをアナログに変換して、アナログの波形２として出力する。
【０００７】
アドレスカウンタ４から出力されたアドレスＡが終了アドレスＡEに一致すると、終了アドレス検出部５からアドレスカウンタ４へロード指令が印加される。その結果、アドレスカウンタ４に対して、アドレス記憶部２に記憶されている開始アドレスＡSが新規にロードされる。したがって、D／A変換部６から同一波形２が繰り返し出力される。
【０００８】
図７の任意波形発生器は１種類の波形２のみを出力するように構成したが、図９、図１０に示すように、複数種類の波形を出力可能にした任意波形発生器も提唱されている（特許第２５４４２１０号）。
【０００９】
この任意波形発生器の波形メモリ１ａ内には、図１０（ｂ）に示すように、複数種類の波形が記憶されている。さらに、図１０（ａ）に示すように、波形メモリ１ａに記憶された各波形の開始アドレスＡSと終了アドレスＡEとを記憶するシーケンス記憶部７と、波形切換部８が設けられている。
【００１０】
このような構成の任意波形発生器において、操作者（ユーザ）が、シーケンス記憶部７に対して、出力したい波形を指定すると、シーケンス記憶部７から該当波形の開始アドレスＡSと終了アドレスＡEとがアドレス記憶部２へ送出される。その結果、アドレスカウンタ４から指定された波形のアドレスＡが波形メモリ１ａへ出力され、Ｄ／Ａ変換部６から指定された波形２が出力される。
【００１１】
そして、一つの波形２の出力途中で、他の波形に出力を切換るためのトリガｂが波形切換部８へ印加されると、アドレス記憶部２へ波形切換指令が送出される。その結果、アドレス記憶部２はシーケンス記憶部７に記憶された切換先（次の）波形の開始アドレスＡSと終了アドレスＡEとを取込む。
【００１２】
トリガｂが波形切換部８へ印加されてから、現在出力中の波形２が終了すると、終了アドレス検出部５から、アドレスカウンタ４へロード指令が送出されるので、この時点から、トリガｂにて切換られた新規の波形２の出力が開始される。
【００１３】
【発明が解決しようとする課題】
しかしながら、図９に示した任意波形発生器においても、まだ解決すべき次のような課題があった。
【００１４】
すなわち、この任意波形発生器を、例えば携帯電話等の基地局と各種の通信を行う端末の動作を試験する試験装置に組込んで使用する場合を考える。この場合、被試験端末からほぼ一定周期でトリガ（フレームトリガ信号）を受信して、このトリガ（フレームトリガ信号）に同期して、試験装置は、任意波形発生器で発生した波形から生成された試験信号を、該当する被試験端末へ送信する必要がある。
【００１５】
この被試験端末が発生するほぼ一定周期のトリガ（フレームトリガ信号）の出力タイミングは、被試験端末の送受信の設定値（パラメータ）を試験のために変更すると、変更前と、変更後において、大きく変化する場合が発生する。
【００１６】
試験装置に組込まれた任意波形発生器としては、トリガ（フレームトリガ信号）ｂが入力すると、このトリガ（フレームトリガ信号）ｂに同期して、波形２の出力を先端（開始アドレスＡS）から出力開始する必要があるが、図１１（ａ）、（ｂ）に示すように、トリガ（フレームトリガ信号）ｂの入力タイミングが変化するので、トリガ（フレームトリガ信号）ｂが入力してから、実際に次の波形２が出力開始されるまでの時間ＴAが一定しない問題がある。
【００１７】
また、被試験端末のクロック周期は試験装置のクロック周期と完全に一致していないので、被試験端末から出力されるトリガ（フレームトリガ信号）ｂのタイミングが、試験装置のクロックに一致しているとは限らない。
【００１８】
さらに、例えば擬似ランダム符号列波形のように比較的長い周期の一つの波形を、例えばトリガ（フレームトリガ信号）ｂで区切られた、固定長のブロックに分割して、出力する場合がある。例えば、擬似ランダム符号列波形をバースト信号の各バーストに分割して送信する場合に相当する。
【００１９】
このような場合、シーケンス記憶部７に比較的長い周期の一つの波形のうちの各ブロックで出力する波形（部分波形）の開始アドレスと終了アドレスを書込む。
【００２０】
しかしながら、比較的長い周期の一つの波形の長さ（アドレス数）をブロックの固定長（アドレス数）で除算した値が整数となることはまれであるので、ブロックの終了アドレスが比較的長い周期の一つの波形の終端に一致するように、比較的長い周期の一つの波形を複数個連続して波形メモリ１ａに書込む必要がある。
【００２１】
その結果、波形メモリ１ａの必要とする記憶容量が、少なくとも、ブロックの固定長と一つの波形の長さ（アドレス数）との最小公倍数だけ必要となり、製造費が上昇する。また、シーケンス記憶部７の必要記憶容量も増加する。
【００２２】
本発明は、このような事情に鑑みてなされたものであり、外部から入力されたトリガに一定の調整時間経過後に、波形が先頭から出力開始され、出力波形の切り替りをトリガ送出元の機器の設定変更に正確に同期でき、装置の用途を拡大できる任意波形発生器を提供することを目的とする。
【００２３】
さらに、上記目的に加え、必要とする波形メモリの記憶容量を節減できる任意波形発生器を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明は、１種類以上の各波形を形成するための各データを波形メモリの各アドレスに記憶しておき、指定された波形に相当する各アドレスに記憶された各データをクロックに同期して順次読出していくことにより、指定された少なくとも１種類の波形を発生する任意波形発生器に適用される。
【００２５】
そして、上記課題を解消するために、本発明の任意波形発生器においては、波形メモリ内における指定された波形の開始アドレスと、終了アドレスを特定する終了アドレス特定情報とを出力するアドレス情報出力手段と、アドレス情報出力手段から出力される開始アドレスがロードされ、クロックに同期して、開始アドレスから順次増加又は減少していくアドレスを波形メモリに印加していくアドレスカウンタと、アドレス情報出力手段から出力された終了アドレス特定情報を用いてアドレスカウンタから出力されるアドレスが波形の終了アドレスに達したことを検出してアドレスカウンタを停止させるアドレスカウンタ停止手段と、外部から入力されたトリガのタイミングを時間調整したのち、このトリガをアドレス情報出力手段へ開始アドレス及び終了アドレス特定情報の出力指示として印加し、かつアドレスカウンタへ開始アドレスのロード指示として印加するタイミング調整手段とを備えている。
【００２６】
このように構成された任意波形発生器においては、例えばこの任意波形発生器から出力される波形が入力される機器から出力されたトリガ（フレームトリガ信号）がこの任意波形発生器へ入力されると、このトリガは、タイミング時間調整されて、アドレス情報出力手段へ開始アドレス及び終了アドレス特定情報の出力指示として印加され、かつアドレスカウンタへ開始アドレスのロード指示として印加される。
【００２７】
したがって、アドレスカウンタは、トリガが入力されると、例えば、１クロック未満のタイミング調整が実施されたのち、次のクロックから次の波形の出力が開始される。
【００２８】
よって、このトリガが一つの波形の出力途中で入力したとしても、この波形の出力終了まで待つことなく、このトリガ入力にほぼ同期して、次の波形の出力が開始されるので、この任意波形発生器から出力される波形が入力される機器との信号入出力の同期をとることができる。
【００２９】
また、別の発明は、上述した発明の任意波形発生器におけるアドレス情報出力手段は、タイミング調整手段からの出力指示に応じて、自己が記憶している開始アドレスを出力する次開始アドレス記憶部手段と、タイミング調整手段からの出力指示に応じて、この出力指示の次の出力指示に応じて出力すべき開始アドレスを算出するとともに、この算出した開始アドレスで次開始アドレス記憶部手段に記憶されている開始アドレスを更新する開始アドレス算出手段とを備えている。
【００３０】
このように構成された任意波形発生器においては、外部からトリガ（フレームトリガ信号）が入力される毎に、次開始アドレス記憶部手段に記憶されている開始アドレスが出力されると共に、次の出力指示に応じて出力すべき開始アドレスが自動計算される。
【００３１】
このように、外部からトリガが入力される毎に、その都度、次に出力する波形の開始アドレスを算出すれば、前述した比較的長い周期の一つの波形を固定長のブロックにトリガ（フレームトリガ信号）で区切って出力する場合においても、比較的長い周期の一つの波形を１個だけ記憶する波形メモリを準備すればよい。
【００３２】
さらに、別の発明は、上述した発明の任意波形発生器における終了アドレス特定情報を対応する波形の長さを示すアドレス数で構成している。また、アドレスカウンタ停止手段を、クロックに同期して、入力されたアドレス数を減算していき、このアドレス数が零に達するとアドレスカウンタを停止させるアドレス数カウンタで構成している。
【００３３】
さらに、別の発明は、上述した発明の任意波形発生器における終了アドレス特定情報を対応する波形の終了アドレスで構成している。また、アドレスカウンタ停止手段を、アドレスカウンタから出力されるアドレスが入力された終了アドレスに一致するとアドレスカウンタを停止させる終了アドレス検出部で構成している。
【００３４】
【発明の実施の形態】
以下、本発明の各実施形態を図面を用いて説明する。
（第１実施形態）
図１は本発明の第１実施形態に係わる任意波形発生器の概略構成を示すブロック図である。この実施形態の任意波形発生器は、例えば携帯電話等の基地局と各種の通信を行う端末の動作を試験する試験装置に組込まれている。そして、任意波形発生器は、被試験端末からほぼ一定周期で出力されるフレームトリガ信号を受信して、このフレームトリガ信号に同期して波形を発生する。試験装置はこの出力された波形を用いて試験信号を作成して被試験端末へ送信する機能を有する。
【００３５】
図１において、波形メモリ１１内の各アドレスには、目標とする波形の各データが記憶されている。この第１実施形態の任意波形発生器においては、波形メモリ１１内には（２N―１）の周期を有する比較的長い擬似ランダム符号列の波形が１波形分のみ記憶されている。（Ｎ＝９、１５、２３等）そして、この（２N―１）の周期を有する擬似ランダム符号列の波形を、例えばアドレス数で１２０等の固定長ＮBのブロックにトリガ（フレームトリガ信号）で区切って出力する。
【００３６】
アドレス情報出力部１２内には、次開始アドレス記憶部１３、次開始アドレス算出部１４、次アドレス数記憶部１５が設けられている。次開始アドレス記憶部１３は、タイミング調整部１６からの出力指示ｄが入力されると、自己が記憶している開始アドレスASをアドレスカウンタ１７へ印加する。次アドレス数記憶部１５は、タイミング調整部１６から出力指示ｄが入力されると、自己が記憶している波形の長さを示すアドレス数ＮAをアドレス数カウンタ１８へ印加する。
【００３７】
次開始アドレス算数部１４は、タイミング調整部１６から出力指示ｄが入力されると、この出力指示ｄの次の出力指示ｄに応じて出力すべき開始アドレスＡSを算出するとともに、この算出した開始アドレスＡSで次開始アドレス記憶部１３に記憶されている開始アドレスＡSを更新する。具体的には、次開始アドレス記憶部１３に記憶されている今回の出力指示ｄで出力される開始アドレスＡSにブロックの固定長ＮB（＝１２０）を加算した値を次の開始アドレスＡSとする。さらに、次開始アドレス算出部１４は、ブロックの固定長ＮBで次アドレス数記憶部１５に記憶されているアドレス数ＮAを更新する。
【００３８】
タイミング調整部１６は、外部の被試験端末から入力されたトリガ（フレームトリガ信号）ｅのタイミングをクロックのタイミングに時間調整したのち、このトリガｅをアドレス情報出力部１２へ開始アドレスＡS及び終了アドレス特定情報としての波形のアドレス数ＮAの出力指示ｄとして印加し、かつアドレスカウンタ１７へ開始アドレスＡSのロード指示ｇとして印加する。
【００３９】
アドレスカウンタ１７は、タイミング調整部１６からロード指示ｇが印加されると、アドレス情報出力部１２から出力されている開始アドレスＡSを取込む。そして、アドレスカウンタ１７は、自己内で生成したクロックに同期して、開始アドレスＡSを所定の数ずつ増加又は減少していき、所定の数ずつ増加又は減少された各アドレスＡを波形メモリ１１へ順番に印加していく。
【００４０】
波形メモリ１１は、クロックに同期して順次入力されたアドレスＡに記憶されたデータを次のD／A変換部１９へ送出する。D／A変換部１９は、入力された各データをアナログに変換して、アナログの波形ｊとして出力する。
【００４１】
アドレス数カウンタ１８は、アドレス情報出力部１２からアドレス数ＮAが印加されると、アドレスカウンタ１７のクロックに同期する自己内で生成したクロックに同期して、アドレス数ＮAを１ずつ減算していき、減算されたアドレス数ＮAが０なると、アドレスカウンタ１７へ停止指令ｈを印加する。
【００４２】
その結果、アドレスカウンタ１７は動作を停止して、次のトリガ（フレームトリガ信号）ｅ入力によるロード指令ｇの入力待ちとなる。
【００４３】
図２は、例えば被試験端末の設定内容を変更したことに起因して、この被試験端末から任意波形発生器へ入力されるトリガ（フレームトリガ信号）ｅのタイミングが、先のブロック（フレームトリガ信号）ｅに対する波形の出力期間中に発生した場合の各部の状態を示すタイムチャートを示す図である。
【００４４】
トリガ（フレームトリガ信号）ｅが時刻ｔ1で入力されると、時刻ｔ2〜ｔ3の次のクロックｉのクロック周期Ｔ1でアドレスカウンタ１７にこの時点でアドレス情報出力部１２から出力されている開始アドレスＡS（＝ｍ）がロードされる。同時に、この時点でアドレス情報出力部１２から出力されているアドレス数ＮA（＝ｙ）がアドレス数カウンタ１８にロードされる。
【００４５】
さらに、クロック周期Ｔ1で、開始アドレスASが次開始アドレス算出部１４へ印加されて、次開始アドレス算出部１４は次開始アドレスの算出を開始する。次開始アドレスの算出が終了すると、時刻ｔ3のクロック周期で、この算出した次開始アドレスＡS（＝ｎ）をアドレス情報出力部１２から出力する。
そして、クロック周期Ｔ1の次のクロックｉ（時刻ｔ3）から次の波形の出力が開始される。
【００４６】
この図２のタイムチャートでも理解できるように、たとえ、波形が出力期間中にトリガ（フレームトリガ信号）ｅが入力したとしても、このトリガ（フレームトリガ信号）ｅの入力時刻から２クロック周期が経過した時点で、確実に、新規の波形の出力が最初から開始される。
【００４７】
また、このように構成された第１実施形態の任意波形発生器においては、被試験端末からトリガ（フレームトリガ信号）ｅが入力される毎に、その都度、次に出力する波形の開始アドレスＡSを次開始アドレス算出部１４で算出している。したがって、波形メモリ１１内には（２N―１）の周期を有する比較的長い擬似ランダム符号列の波形をたとえ１波形分のみ記憶したとしても、固定長のブロックにトリガ（フレームトリガ信号）ｅで区切って出力する場合において、正常に各ブロックの波形が出力される。よって、波形メモリ１１の記憶容量を節減できる。
【００４８】
さらに、図９の従来の任意波形発生器で用いたシーケンス記憶部７を用いる必要がない。
【００４９】
また、タイミング調整部１６を遅延カウンタで構成することによって、トリガ（フレームトリガ信号）ｅが入力してから、新規の波形の出力開始までの時間を、任意のクロック周期長に設定（調整）できる。このように遅延カウンタを採用することにより、被試験端末からのトリガ（フレームトリガ信号）ｅの送信タイミングと、任意波形発生器のトリガ（フレームトリガ信号）ｅの受信タイミングとの時間差を吸収できる。
【００５０】
さらに、被試験端末からほぼ一定周期で入力されるクロック（フレームトリガ信号）ｅから一定の調整時間経過後に、内部クロックに同期して、波形を出力開始しているので、たとえ、波形を受信する被試験端末のクロック周期と、実施形態の任意波形発生器の内部クロック周期とに差があったとしても、この差に起因する波形の送信タイミングと受信タイミングとが大きくずれないうちに解消される。
【００５１】
したがって、被試験端末のクロックをこの任意波形発生器に導く必要はないので、任意波形発生器の構成を簡素化できる。
【００５２】
（第２実施形態）
図３は本発明の第２実施形態に係わる任意波形発生器の概略構成を示すブロック図である。図１に示す第１実施形態の任意波形発生器と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００５３】
この第２実施形態の任意波形発生器においては、アドレス情報出力部１２ａ内には、前述した次開始アドレス記憶部１３、次開始アドレス算出部１４の他に次終了アドレス記憶部２１が設けられている。この次終了アドレス記憶部２１には、次開始アドレス算出部１４で算出した、次の出力指示ｄに応じて出力される波形の終了アドレスAEが記憶される。当然、次開始アドレス算出部１４が新たな終了アドレスAEを算出すると、次終了アドレス記憶部２１に記憶されている終了アドレスAEもこの新たな終了アドレスAEに更新される。
【００５４】
そして、アドレス情報出力部１２ａに出力指示ｄが入力される毎に、次開始アドレス記憶部１３に記憶された開始アドレスＡS、次終了アドレス記憶部２１に記憶された終了アドレスＡEが出力される。
【００５５】
終了アドレス検出部２０は、アドレスカウンタ１７から出力されたアドレスＡを監視しており、アドレスカウンタ１７から出力されたアドレスＡがアドレス情報出力部１２ａから出力された終了アドレスＡEに一致すると、アドレスカウンタ１７へ停止指令ｈを印加する。
【００５６】
その結果、アドレスカウンタ１７は動作を停止して、次のトリガ（シーケンストリガ信号）ｅ入力によるロード指令ｇの入力待ちとなる。
【００５７】
このように構成された第２実施形態の任意波形発生器においても、上述した第１実施形態の任意波形発生器とほぼ同様の作用効果を得ることができる。
【００５８】
（第３実施形態）
図４は本発明の第３実施形態に係わる任意波形発生器の概略構成を示すブロック図である。図３に示す第２実施形態の任意波形発生器と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００５９】
この第３実施形態の任意波形発生器においては、アドレア情報出力部１２ａを構成する次開始アドレス記憶部１３、次終了アドレス記憶部２１に対して、タイミング調整部１６から、独立してそれぞれ専用の出力指令ｄ1、ｄ2が印加される。
【００６０】
このように構成された第３実施形態の任意波形発生器においては、例えば被試験端末から入力されるトリガ（フレームトリガ信号）ｅの周期と、各トリガ（フレームトリガ信号）ｅ入力に応動して出力される波形の長さとを互いに無関係に設定できる。例えば、波形の長さがトリガ周期より長い場合は、波形が途中で強制的に遮断される。また、波形の長さがトリガ周期より短い場合は、トリガ周期の終了近くに波形が存在しない期間が存在する。
【００６１】
（第４実施形態）
図５は本発明の第４実施形態に係わる任意波形発生器の概略構成を示すブロック図である。図４に示す第３実施形態の任意波形発生器と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００６２】
この第４実施形態の任意波形発生器においては、各トリガ（フレームトリガ信号）ｅに同期して出力される波形の開始アドレスＡSを一つ前のトリガ（フレームトリガ信号）ｅに同期して出力される波形の終了アドレスＡEに等しく設置している。
【００６３】
すなわち、タイミング調整部１６から出力指示ｄ1、ｄ2が入力されると、次開始アドレス記憶部１３から開始アドレスＡSが出力され、次終了アドレス記憶部２１から終了アドレスＡEが出力される。次に、次終了アドレス記憶部２１に記憶されている終了アドレスＡEで次開始アドレス記憶部１３に記憶されている開始アドレスＡSが更新される。その次に、次終了アドレス算出部２２が起動して、次終了アドレス記憶部２１に記憶されている終了アドレスＡEを用いて、この次に出力指示ｄ2が入力した時に出力する波形の終了アドレスＡEを算出して、この算出した終了アドレスＡEで次終了アドレス記憶部２１の終了アドレスＡEを更新する。
【００６４】
このように構成された第４実施形態の任意波形発生器においても、図４に示す第３実施形態の任意波形発生器とほぼ同様の作用効果を奏することができる。
【００６５】
（第５実施形態）
図６は本発明の第５実施形態に係わる任意波形発生器の概略構成を示すブロック図である。図１に示す第１実施形態の任意波形発生器と同一部分には同一符号を付して重複する部分の詳細説明を省略する。
【００６６】
この第１実施形態の任意波形発生器においては、被試験端末から一定周期で入力されるトリガ（フレームトリガ信号）ｅに同期して、常に同一長（同一アドレス数ＮA）の波形を出力する。
【００６７】
したがって、アドレス情報出力部１２ｂ内には、次開始アドレス記憶部１３及び次開始アドレス算出部１４は設けられているが、次アドレス数記憶部１５は設けられていない。そして、アドレス数カウンタ１８には、タイミング調整部１６からトリガ（フレームトリガ信号）ｅに同期して出力されるリセット指示ｄ3に応じて、初期値として予め定められた固定のアドレス数ＮAが設定され、この固定のアドレス数ＮAが内部クロックに同期して減算される。減算されたアドレス数ＮAが０になると、アドレスカウンタ１７へ停止指令ｈを印加する。その結果、アドレスカウンタ１７は動作を停止して、次のトリガ（フレームトリガ信号）ｅ入力によるロード指令ｇの入力待ちとなる。
【００６８】
このように構成された第５実施形態の任意波形発生器においても、図１に示した第１実施形態の任意波形発生器とほぼ同じ作用効果を奏することが可能である。
【００６９】
なお、本発明は、上述した第１〜第５の各実施形態に限定されるものではない。
各実施形態の任意波形発生器においては、アドレス情報出力部１２，１２ａ、１２ｂ内に、次開始アドレス算出部１４、又は次終了アドレス算出部２２を組み込み、この任意波形発生器から次に出力する波形の波形メモリ１１内の開始アドレスＡS又は終了アドレスＡEをその都度算出していた。
【００７０】
しかし、各トリガ（フレームトリガ信号）ｅ入力に応じて、出力される波形が独立している場合においては、各波形の開始アドレスＡSと終了アドレスＡEとのセットを予めアドレス情報出力部１２内に複数セット記憶保持し、各トリガ（フレームトリガ信号）ｅが入力する毎に、この記憶された開始アドレスＡSと終了アドレスＡEとのセットを順番に出力することも可能である。
【００７１】
【発明の効果】
以上説明したように、本発明の任意波形発生器においては、外部から入力されたトリガに応じてアドレス情報出力部から出力されている波形の開始アドレスをアドレスカウンタへロードして、アドレスカウンタを起動させている。したがって、トリガ入力時刻から一定の調整時間経過後に、波形が先頭から出力開始され、出力波形の切り替りをトリガ送出元機器の設定変更に正確に同期でき、任意波形発生器の用途を拡大できる。
【００７２】
さらに、トリガが入力される毎に、次に発生する波形の波形メモリ内の開始アドレスを算出している。したがって、比較的長い周期の一つの波形を固定長のブロックにトリガ（フレームトリガ信号）で区切って出力する場合においても、比較的長い周期の一つの波形を１個だけ記憶する波長メモリを準備すればよいので、必要とする波形メモリの記憶容量を節減できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係わる任意波形発生器の概略構成を示すブロック図
【図２】同第１実施形態の任意波形発生器の動作を示すタイムチャート
【図３】本発明の第２実施形態に係わる任意波形発生器の概略構成を示すブロック図
【図４】本発明の第３実施形態に係わる任意波形発生器の概略構成を示すブロック図
【図５】本発明の第４実施形態に係わる任意波形発生器の概略構成を示すブロック図
【図６】本発明の第５実施形態に係わる任意波形発生器の概略構成を示すブロック図
【図７】従来の任意波形発生器の概略構成を示すブロック図
【図８】同任意波形発生器の波形メモリから読出される波形の各アドレスとクロックとの関係を示す図
【図９】さらに別の従来の任意波形発生器の概略構成を示すブロック図
【図１０】同任意波形発生器におけるシーケンス記憶部及び波形メモリの記憶内容を示す図
【図１１】同任意波形発生器の問題点を説明するための図
【符号の説明】
１１…波形メモリ
１２、１２ａ、１２ｂ…アドレス情報出力部
１３…次開始アドレス記憶部
１４…次開始アドレス算出部
１５…次アドレス数記憶部
１６…タイミング調整部
１７…アドレスカウンタ
１８…アドレス数カウンタ
１９…Ｄ／Ａ変換部
２０…終了アドレス検出部
２１…終了アドレス記憶部
２２…次終了アドレス算出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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