(57)【特許請求の範囲】
【請求項１】
入力端子にダイオードを有し、前記ダイオードを動作させるための電流源と、入力信号と比較電圧の電圧レベルの大小でトランジスタがオン、オフの動作切り替えを行う差動トランジスタ対と、前記差動トランジスタのベース端子間にダイオードで構成した回路と、前記トランジスタ対により切り替わる電流を電圧レベルに変換する手段を備えたことを特徴とするコンパレータ回路。
【請求項２】
請求項１記載のコンパレータ回路において、差動トランジスタ対のベース端子間の回路を、トランジスタで構成したことを特徴とするコンパレータ回路。
【請求項３】
請求項２記載のコンパレータ回路において、入力端子のダイオードを複数個と、それに対応したダイオードを動作させるための電流源とを用いたことを特徴とするコンパレータ回路。
【請求項４】
請求項１または請求項２記載のコンパレータ回路において、入力端子のダイオードをダイオード・ブリッチで構成し、前記ダイオード・ブリッジを動作させるための電流源を用いたことを特徴とするコンパレータ回路。
【請求項５】
入力信号と比較電圧の電圧レベルの大小でトランジスタがオン、オフの動作切り替えを行う差動トランジスタ対と、前記差動トランジスタ対を構成する各トランジスタのエミッタ端子に第１のダイオードを有すると共に、前記各トランジスタのエミッタ-ベース間に第２のダイオードを有し、前記トランジスタ対により切り替わる電流を電圧レベルに変換する手段を備えたことを特徴とするコンパレータ回路。
【請求項６】
入力端子の片側にダイオード・ブリッチ回路を有し、入力信号と比較電圧の電圧レベルの大小でトランジスタがオン、オフの動作切り替えを行う差動トランジスタ対と、前記差動トランジスタ対のベース間端子にプッシュプル回路を有し、前記トランジスタ対により切り替わる電流を電圧レベルに変換する手段を備えたことを特徴とするコンパレータ回路。
【請求項７】
請求項１及至請求項６のうちいずれか１項記載のコンパレータ回路において、前記コンパレータ前段に、バッファ回路を備えたことを特徴とするコンパレータ回路。
【請求項８】
２つの電圧レベルを比較する比較手段において、請求項１及至請求項７のうちいずれか１項記載のコンパレータ回路を搭載したことを特徴とする集積回路。
【請求項９】
基準信号発生器と、タイミング発生器と、パターン発生器と、波形フォーマッタと、ドライバおよびコンパレータを搭載したピンエレクトロニクスと、デジタルコンパレータと、フェイルメモリと、比較電圧発生器を有する半導体試験装置において、請求項１及至請求項８のうちいずれか１項記載のコンパレータを搭載したことを特徴とする半導体試験装置。
【請求項１０】
半導体装置の基本的動作及び機能を検査する半導体試験装置において、請求項１及至請求項８のうちいずれか１項記載のコンパレータを搭載したことを特徴とする半導体試験装置。
【請求項１１】
請求項１及至請求項６のうちいずれか１項記載のコンパレータ回路において、ｐｎｐ型トランジスタを用いた差動トランジスタ対とｎｐｎ型トランジスタを用いた差動トランジスタ対を対称に構成し、前記対称に構成した２つの差動トランジスタ対からの電流が入力されるミラー回路を備え、前記ミラー回路が、前記電流を電圧レベルに変換する手段へ電流を流す又は引き出することを特徴とするコンパレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号と比較電圧とを比較するコンパレータに関する。特に入力電圧の採り得る範囲が広いアナログ信号を比較するコンパレータ、及び半導体装置の電気的特性を検査する半導体試験装置、及び電圧レベルの比較判定が必要な装置に関する。
【０００２】
【従来の技術】
従来、この種のコンパレータにおいて、入力信号と比較電圧の許容入力電圧範囲は、差動トランジスタ対のベース-エミッタ間のブレイク・ダウン電圧ＶＥＢＯ（ＶＢＥの逆電圧印加範囲）で決まるが、ベース-エミッタ間に印加される逆電圧が大きくなると、トランジスタの電流増幅率ｈＦＥが低下してくる。一般に、バイポーラトランジスタの電流増幅率ｈＦＥが低下しないベース-エミッタ間の逆電圧は、約２〜３ボルト程度と小さい。以下、ｈＦＥが低下しないベース-エミッタ間の印加できる最大電圧を、ベース-エミッタ間の逆耐圧ＶＲと記す。つまり、コンパレータ回路の特性を劣化させない入力電圧範囲は、トランジスタのベース-エミッタ間の逆耐圧ＶＲで決まり、入力可能な入力信号と比較電圧の電圧差が小さいという問題がある。
【０００３】
図４に、最も一般的な差動トランジスタ対を用いた差動増幅型コンパレータ回路の一例を示す。入力端子２０には入力信号Ｖｉｎが、入力端子２１に比較電圧Ｖｒｅｆが入力される。トランジスタ１Ｎ及び２Ｎは、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの電圧レベルの大小によってオン、オフの動作をし、電流源６の電流Ｉ０が抵抗８又は抵抗９に流れることにより電圧降下を生じ、出力端子２２及び２３に比較判定レベル（Ｈ／Ｌ）を出力する。
【０００４】
図５に、入力信号Ｖｉｎ２０が時間と共に変化し、ある一定の比較電圧Ｖｒｅｆ２１と比較する場合、トランジスタ１Ｎ及び２Ｎのベース-エミッタ間電圧ＶＢＥの変化の様子を示す。時間ｔ１に達するまでは（入力信号Ｖｉｎ２０＜比較電圧Ｖｒｅｆ２１の場合）、トランジスタ１Ｎはオフ、トランジスタ２Ｎはオンの状態となり、時間t1を超えると（入力信号Ｖｉｎ２０＞比較電圧Ｖｒｅｆ２１の場合）、トランジスタ１Ｎはオン、トランジスタ２Ｎはオフの状態になる。オフ状態にあるトランジスタのベース−エミッタ間に印加される逆電圧は、オン状態にあるトランジスタのベース-エミッタ間の電圧をＶＢＥ（ＯＮ）とすると、入力信号Ｖｉｎ２０−比較電圧Ｖｒｅｆ２１−ＶＢＥ（ＯＮ）が印加される。ベース-エミッタ間のオン電圧ＶＢＥ（ＯＮ）を無視すれば、入力信号Ｖｉｎ２０と比較電圧Ｖｒｅｆ２１の差が、オフ状態にあるトランジスタのベース-エミッタ間に逆電圧として印加される（図５（ｂ）９１、（ｃ）９２）。バイポーラトランジスタのベース-エミッタ間の逆耐圧ＶＲは約２〜３ボルトと小さく、コンパレータの特性を劣化させない入力範囲は、トランジスタ１Ｎ及び２Ｎの逆耐圧ＶＲで決まる。このため、入力信号と比較電圧の差は、最大２〜３ボルトまでしか比較出来ないという欠点がる。
【０００５】
従来、入力信号の電圧範囲を拡大させることを目的としたコンパレータの例として、特開平２−６９０１６号公報に開示の技術がある。図６は、この技術を表現し直した回路図であり、コンパレータ１０３の前段に、複数の抵抗で構成された分圧回路３７を挿入する。図７に、図６に示す従来技術の回路において、入力信号Ｖｉｎ２０が時間と共に変化し、ある一定の比較電圧Ｖｒｅｆ２１と比較する場合、コンパレータに入力される電圧レベルＶｉｎ’２００、Ｖｒｅｆ’２１１と、トランジスタ１Ｎ及び２Ｎのベース-エミッタ間に印加される電圧ＶＢＥの変化の様子を示す。同図（ｂ）に示すように、コンパレータ１０３に入力されるＶｉｎ’２００、Ｖｒｅｆ’２１１は、本来の入力信号Ｖｉｎ２０、比較電圧Ｖｒｅｆ２１を、前段の分圧回路３７の抵抗比（分圧比）によって小さくされた電圧が入力される。分圧回路３７の抵抗値は、入力信号Ｖｉｎ及び比較電圧Ｖｒｅｆの入力電圧範囲から、トランジスタ１Ｎ及び２Ｎのベース−エミッタ間の逆耐圧ＶＲを越えないように値を決定することにより、入力電圧範囲の拡大を実現している。
【０００６】
このようにコンパレータ１０３の前段に分圧回路３７を設けると、トランジスタ１Ｎ及び２Ｎの寄生容量と、分圧回路３７の抵抗９５及び９６でＬＰＦ（ロー・パス・フィルター）を形成する。このため、入力信号の高周波成分が、ＬＰＦでカットされてしまい、コンパレータの入力帯域が制限されるという問題がある。
【０００７】
【発明が解決しようとする課題】
本発明は、上記の問題に鑑み、入力信号の電圧範囲を拡大することができ、入力信号と比較電圧の電圧レベルの大小を直接比較判定することのできるコンパレータを提供することを目的とする。
【０００８】
本発明はまた、特に半導体装置の試験を行う半導体試験装置に良好なコンパレータを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次の通りである。
【００１０】
コンパレータであって、常時オン状態にあるトランジスタ対を有し、前記トランジスタ対のエミッタ端子間に、入力信号と比較電圧との電圧レベルの大小で電流経路を切り替えるダイオード対によるスイッチ手段と、電流を電圧レベルに変換する手段を備えたものである。
【００１１】
コンパレータであって、入力端子にダイオードを有し、入力信号と比較電圧の電圧レベルの大小でトランジスタがオン、オフの動作切り替えを行う差動トランジスタ対と、前記差動トランジスタのベース端子間にダイオードで構成した回路を有し、前記トランジスタ対により切り替わる電流を電圧レベルに変換する手段を備えたものである。
【００１２】
コンパレータであって、入力端子の片側にダイオード・ブリッチ回路を有し、入力信号と比較電圧の電圧レベルの大小でトランジスタがオン、オフの動作切り替えを行う差動トランジスタ対と、前記差動トランジスタ対のベース間にプッシュプル回路と、前記トランジスタ対により切り替わる電流を電圧レベルに変換する手段を備えたものである。
【００１３】
コンパレータであって、入力信号と比較電圧の電圧レベルの大小でトランジスタがオン、オフの動作切り替えを行う差動トランジスタ対と、前記差動トランジスタ対のエミッタ端子とエミッタ-ベース間にダイオードを有し、前記トランジスタ対により切り替わる電流を電圧レベルに変換する手段を備えたものである。
【００１４】
コンパレータであって、入力端子の片側にダイオード・ブリッチ回路を有し、入力信号と比較電圧の電圧レベルの大小でトランジスタがオン、オフの動作切り替えを行う差動トランジスタ対と、前記差動トランジスタ対のベース間にプッシュプル回路と、前記トランジスタ対により切り替わる電流を電圧レベルに変換する手段を備えたものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に従って具体的に説明するが、本発明はこれらの実施形態に限られるものではない。
【００１６】
図１は、本発明の一実施形態によるコンパレータの回路図である。この回路は、入力信号Ｖｉｎ２０と比較電圧Ｖｒｅｆ２１が入力されるトランジスタ１Ｎ及び２Ｎ、ダイオード３及び４、電流源５、６及び７と、電流-電圧変換回路１０で構成する。電流-電圧変換回路１０は抵抗８及び９で構成する。図２に、入力信号Ｖｉｎ２０が時間と共に変化し、ある一定の比較電圧Ｖｒｅｆ２１と比較する場合、トランジスタ１Ｎ及び２Ｎのベース-エミッタ間に印加される電圧変化、ダイオード３及び４の両端に印加される電圧変化の様子を示す。トランジスタ１Ｎ、２Ｎは、電流源５及び７によって常時オン状態とするため、図２（ｂ）,（ｃ）に示すように、ベース-エミッタ間電圧ＶＢＥは、トランジスタのオン電圧ＶＢＥ（ＯＮ）で常に一定となる。
【００１７】
図２（ａ）の時間ｔ１に達するまで、入力信号Ｖｉｎ２０＜比較電圧Ｖｒｅｆ２１の場合、ダイオード３がオフし、ダイオード４がオン状態となり、抵抗８には電流Ｉが、抵抗９には電流Ｉ＋Ｉ０が流れる。出力端子２２にはｏｕｔｐ＝Ｖｃｃ−Ｉ・Ｒ、出力端子２３にはｏｕｔｎ＝Ｖｃｃ―（Ｉ＋Ｉ０）・Ｒの電圧が出力される。出力電圧は、ｏｕｔｐ２２＜ｏｕｔｎ２３のため、入力信号Ｖｉｎ＜比較電圧Ｖｒｅｆと判定できる。
【００１８】
時間ｔ１を越え、入力信号Ｖｉｎ２０＞比較電圧Ｖｒｅｆ２１の場合、今度はダイオード３がオフし、ダイオード４がオン状態となり、電流Ｉ０の流れる経路が変わり、出力電圧はｏｕｔｐ２２＞ｏｕｔｎ２３となる。
【００１９】
出力端子２２及び２３の電圧レベルは電流源５、７及び６の電流値Ｉ及びＩ０、抵抗８及び９の抵抗値Ｒの値によって決まるため、ハイレベル（Ｈ）、又はローレベル（Ｌ）の一定値となる。
【００２０】
図１に示す実施形態において、ダイオードのオン電圧をＶＦ（ＯＮ）とすると、オフ状態にあるダイオードの両端に印加される逆電圧は、ＶＦ＝Ｖｉｎ―ＶＢＥ（ＯＮ）−ＶＦ（ＯＮ）−Ｖｒｅｆとなる。よって図２（ｄ）、（ｅ）に示すように、入力電圧範囲はダイオードの逆耐圧ＶＢまで使用することができる。従来の差動増幅形のコンパレータ（図５）では、入力電圧範囲がトランジスタＶＢＥの逆耐圧ＶＲで制限されていたが、本発明の実施形態では、ダイオード３及び４の逆耐圧ＶＢで制限され、例えば逆耐圧ＶＢの高いショットキーバリアダイオードを用いれば、入力電圧範囲を拡大させることができる。また、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの電圧差は、ダイオード３及び４がオン、オフの切り替えを行える最小の電圧値まで使用することが出来る。
【００２１】
上記実施形態において、ダイオード３及び４は、ショットキーバリアダイオードに限られるものではなく、耐圧の高いダイオードであれば構わない。電流源５、７と電流源６の電流値は別々の電流値でも、同量の電流値でもどちらでも構わない。電流-電圧変換回路１０は、抵抗８及び９で構成しているが、電流を電圧に変換でき、比較判定結果（Ｈ／Ｌ）を出力することができる回路構成であれば構わない。トランジスタ１Ｎ及び２Ｎは、ｎｐｎ型トランジスタを用いているが、ｐｎｐ型トランジスタを用いて回路を構成してもよい。
【００２２】
図３は、本発明の他の実施形態によるコンパレータの回路図である。本実施形態は、図１に示すｎｐｎ型トランジスタを用いた場合と、ｐｎｐ型トランジスタを用いた場合の回路を対称に構成し、電流-電圧変換回路１０へ電流を流す又は引き出すためのミラー回路と、電流-電圧変換回路１０で構成する。電流-電圧変換回路１０は、抵抗５０及び５１と電圧源５２で構成する。ミラー回路は、トランジスタ１１Ｎ及び１２Ｎ、１１Ｐ及び１２Ｐ、１３Ｎ及び１４Ｎ、１３Ｐ及び１４Ｐでそれぞれ構成する。
【００２３】
例えば、入力端子２０及び２１の入力電圧レベルが、入力信号Ｖｉｎ２０＜比較電圧Ｖｒｅｆ２１の場合、トランジスタ１Ｐ及び２Ｎ、ダイオード４及び３３がオンする。トランジスタ１１Ｎ及び１４ＰにはＩ＋Ｉ０が、トランジスタ１１Ｐ及び１４Ｎには電流Ｉが流れる。ミラー回路は電流値を反転するため、トランジスタ１２Ｎ及び１３ＰにはＩ＋Ｉ０が、トランジスタ１２Ｐ及び１３ＮにはＩの電流が流れる。このため、電流-電圧変換回路１０の抵抗５０及び５１には電流Ｉ０のみが図示する方向に流れ、出力端子２２にはｏｕｔｐ＝Ｖ−Ｉ０・Ｒ、出力端子２３には、ｏｕｔｎ＝Ｖ＋Ｉ０・Ｒの電圧レベル（Ｈ／Ｌ）が出力される。出力電圧レベルは、ｏｕｔｐ＜ｏｕｔｎとなるため、Ｖｉｎ＜Ｖｒｅｆと判定できる。出力端子２２及び２３の電圧レベルは電流源６及び６６の電流値Ｉ０、抵抗５０、５１及び電圧源５２の値によって決まるため、ハイレベル（Ｈ）、又はローレベル（Ｌ）の一定値となる。
【００２４】
出力端子入力信号Ｖｉｎ２０＞比較電圧Ｖｒｅｆ２１の場合は、トランジスタ１Ｎ及び２Ｐ、ダイオード３及び４４がオンし、電流Ｉ０の電流経路が切り替わり、電流Ｉ０は図３に示す向きと逆向きに流れ、出力端子２２及び２３の電圧レベルがｏｕｔｐ＞ｏｕｔｎとなる。
【００２５】
出力端子２２及び２３に出力される比較判定レベル（Ｈ／Ｌ）として、負電圧レベルを得たい場合、図１の実施形態では電源端子２４の電源電圧Ｖｃｃが正電圧の場合には、電流源５、７及び６の電流値や抵抗８及び９の抵抗値を高くするか、コンパレータの次段に電圧レベルを変換する回路を設ける必要がある。しかし、図３の実施形態のように、ｎｐｎ型トランジスタとｐｎｐ型トランジスタで対象構成した場合、電流電圧変換回路１０の電圧源５２を基に決めることが出来るため、回路に流れる電流値を大きくしなくとも、コンパレータ単体で負の比較判定レベルを得ることが可能となる。
【００２６】
上記実施形態において、電流-電圧変換回路１０は、抵抗５０及び５１、電圧源５２で構成しているが、電流を電圧に変換でき、比較判定結果（Ｈ／Ｌ）を出力することができる回路構成であれば構わない。なお、電流−電圧変換回路１０はその作用が同じ回路ということを示しており、図３の実施形態の電流−電圧変換回路１０の回路構成を、図１に示した実施形態の電流−電圧変換回路に直接適用することは出来ない。
【００２７】
これ以降に挙げる他の実施形態については、ｎｐｎ型トランジスタを用いた場合で説明するが、ｐｎｐトランジスタで構成しても、両トランジスタを対象に構成してもよい。
【００２８】
図８は本発明のさらに他の実施形態によるコンパレータの回路図である。この回路は、入力端子２０及び２１のダイオード１７及び１８と、電流源７１、７２及び６と、差動トランジスタ対１Ｎ及び２Ｎと、前記差動トランジスタ対のベース端子間の回路２７と、電流―電圧変換回路１０で構成する。トランジスタ１Ｎ及び２Ｎのベース端子間の回路２７は、ダイオード３４、３５、３６及び３７で構成する。電流−電圧変換回路１０は抵抗８及び９で構成する。ダイオード１７及び１８のオン電圧をＶＦ（ＯＮ）とすると、トランジスタ１ＮのベースにはＶｉｎ―ＶＦ（ＯＮ）、トランジスタ２ＮのベースにはＶｒｅｆ―ＶＦ（ＯＮ）が入力される。例えば、入力端子２０及び２１の入力電圧レベルが、入力信号Ｖｉｎ２０＞比較電圧Ｖｒｅｆ２１の場合、トランジスタ１Ｎがオンし、トランジスタ２Ｎがオフし、両トランジスタのエミッタ電圧は、トランジスタ１Ｎのベース-エミッタ間のオン電圧をＶＢＥ（ＯＮ）とすると、Ｖｉｎ−ＶＦ（ＯＮ）−ＶＢＥ（ＯＮ）となる。トランジスタ１Ｎ及び２Ｎのベース端子間の回路２７は、ダイオード３４及び３５がオン、ダイオード３６及び３７がオフし、トランジスタ２Ｎのベース電圧はＶｉｎ−２・ＶＦ（ＯＮ）に決まり、ダイオード１８にはＶｉｎ−２・ＶＦ（ＯＮ）−Ｖｒｅｆの逆電圧が印加される。従来の差動増幅形のコンパレータ（図５）では、入力電圧範囲がトランジスタＶＢＥの逆耐圧ＶＲで制限されていたが、本発明の実施形態では、ダイオード１７及び１８の逆耐圧ＶＢで制限され、例えば逆耐圧ＶＢの高いショットキーバリアダイオードを用いれば、入力電圧範囲を拡大させることができる。トランジスタ１Ｎ及び２Ｎのオン電圧ＶＢＥ（ＯＮ）とダイオードのオン電圧ＶＦ（ＯＮ）が等しいとすると、トランジスタ２ＮのＶＢＥにはＶＦ（ＯＮ）の逆電圧が印加され、トランジスタＶＢＥの逆電圧をベース-エミッタ間の逆耐圧ＶＲ以内に保つことができ、コンパレータ回路を誤動作させることがない。また、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの電圧差は、トランジスタ１Ｎ及び２Ｎがオン、オフの切り替えを行える最小の電圧値まで使用することが出来る。
【００２９】
トランジスタ１Ｎ及び２Ｎのベース端子間の回路２７は、図９に示すようにトランジスタで構成しても構わない。回路２７を上記実施形態に示すようにダイオードで構成した場合、入力信号Ｖｉｎ２０から比較電圧Ｖｒｅｆ２１側、或いは比較電圧Ｖｒｅｆ２１から入力信号Ｖｉｎ２０側に電流が流れる。この電流が流れないようにするためには、図９に示すように回路２７をトランジスタで構成すればよい。なお回路２７は、差動トランジスタ対１Ｎ及び２Ｎのベース-エミッタ間に逆電圧が印加される場合には、トランジスタＶＢＥの逆耐圧ＶＲを越えないように保ち、ダイオード１７及び１８の逆耐圧ＶＢでコンパレータの入力電圧範囲の拡大を図ることを目的としたものであり、図８及び図９に示す実施形態の回路構成に限られるものではない。また、ダイオード１７及び１８は、ショットキーバリアダイオードに限られるものではなく、耐圧の高いダイオードであれば構わない。
【００３０】
図１０は本発明のさらに他の実施形態を示す回路図である。この回路は図９に示した実施形態に、ダイオード１６及び１９、電流源７０及び７３を追加したものである。これにより、トランジスタ１Ｎ及び２Ｎのベースには入力信号Ｖｉｎと比較電圧Ｖｒｅｆと同じ電圧を入力することができ、入力信号Ｖｉｎと比較電圧Ｖｒｅｆと同じ電圧で、比較判定することができる。また、電流源６は、トランジスタを用いて構成するが、このトランジスタのエミッタ-コレクタ間の電圧ＶＣＥは、図９の実施形態に比べダイオード１６及び１９のオン電圧ＶＦ（ＯＮ）分大きくなる。よって、特に電流源６を構成するトランジスタが飽和領域にある場合に、入力端子にダイオード１６及び１９を追加することが有効的である。回路動作は図９に示す実施形態と同様である。なお、電流源７０及び７３はダイオード１６及び１９をオンさせるためのものであり、電流源の位置は実施形態に限られるものではない。また、ダイオードの数は実施形態の個数に限定されるものではない。
【００３１】
図１１は、本発明のさらに他の実施形態を示す回路図である。この回路は図９に示した実施形態のダイオード１７及び１８をダイオード・ブリッチ回路２８で構成し、ダイオード・ブリッチ回路２８を動作させるための電流源８０、８１、８２及び８３で構成したものである。これにより、トランジスタ１Ｎ及び２Ｎのベースには入力信号Ｖｉｎと比較電圧Ｖｒｅｆと同じ電圧レベルを入力でき、入力信号Ｖｉｎと比較電圧Ｖｒｅｆと同じ電圧で、比較判定することができる。
【００３２】
ダイオード・ブリッチ回路２８は、電流源８０、８１、８２及び８３の電流を流さないようにすれば、入力信号Ｖｉｎ２０と比較電圧Ｖｒｅｆ２１の入力とコンパレータ回路とを切り離すスイッチとして利用できる。
【００３３】
図１６は、図１１のダイオード・ブリッチ回路２８をスイッチとして利用した一実施例の説明を示す図である。入力信号が、ＶｉｎＡ（１５０）とＶｉｎＢ（１５１）のように２入力の場合で、それぞれの入力信号に対応したコンパレータ回路をＡ（１６１）、及びＢ（１６２）とする。スイッチ１５７〜１６０は、図１１に示した実施形態のダイオード・ブリッチ回路を等価的に示したものである。このように入力信号が２種類あり、どちらか一方の入力信号を選択して比較電圧Ｖｒｅｆ１５２と比較判定することが出来る。このとき、ダイオード・ブリッチ回路を利用したスイッチのオン、オフによって、どちらか一方のコンパレータ回路のみに入力させることができるため、常時２入力信号を比較判定する場合に比べて消費電力を抑えることが出来る。なお、図１６に示すコンパレータ回路は図１１に示す実施形態のダイオード・ブリッチ回路２８を除く部分を示す。また、ダイオード・ブリッチ回路を等価的に表したスイッチ１５７〜１６０は、スイッチとして利用しているだけでなく、コンパレータの入力電圧範囲を拡大させる目的も持つ。
【００３４】
図１２は、本発明のさらに他の実施形態を示す回路図である。この回路は、差動対トランジスタ１Ｎ及び２Ｎと、前記差動トランジスタ対のエミッタ端子にダイオード４５及び４６と、ベース-エミッタ間のダイオード４７及び４８で構成する。例えば、入力端子２０及び２１の入力電圧レベルが、Ｖｉｎ２０＞比較電圧Ｖｒｅｆ２１の場合、トランジスタ１Ｎ及びダイオード４５がオンし、トランジスタ２Ｎ及びダイオード４６がオフし、ダイオード４５及び４６のカソード共通端子の電圧は、Ｖｉｎ−ＶＢＥ（ＯＮ）―ＶＦ（ＯＮ）となる。ダイオード４７及び４８は常時オフ状態のため、トランジスタ２Ｎのエミッタ電圧は、ほぼ比較電圧Ｖｒｅｆとなる。従来の差動増幅形のコンパレータ（図５）では、入力電圧範囲がトランジスタＶＢＥの逆耐圧で制限されていたが、本発明の実施形態では、ダイオード４５及び４６の逆耐圧ＶＢで制限され、例えば逆耐圧ＶＢの高いショットキーバリアダイオードを用いれば、入力電圧範囲を拡大させることができる。また、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの電圧差は、トランジスタ１Ｎ及び２Ｎがオン、オフの切り替えを行える最小の電圧値まで使用することが出来る。
【００３５】
図１３は、本発明のさらに他の実施形態を示す回路図である。この回路は、差動対トランジスタ１Ｎ及び２Ｎと、ダイオード・ブリッチ回路２８と、電流源６と、差動対トランジスタのベース端子間の回路２９で構成する。回路２９はＮＰＮ型トランジスタ６０ＮとＰＮＰ型トランジスタ６０Ｐでプッシュプル構成をする。トランジスタ１Ｎのベースには、ダイオード・ブリッチ回路２８により、入力信号Ｖｉｎと同じ電圧が、トランジスタ２Ｎには、比較電圧Ｖｒｅｆが入力される。
【００３６】
例えば、入力端子２０及び２１の入力電圧レベルが、入力信号Ｖｉｎ２０＞比較電圧Ｖｒｅｆ２１の場合、トランジスタ１Ｎがオン、トランジスタ２Ｎがオフし、両トランジスタのエミッタ電圧はトランジスタのオン電圧をＶＢＥ１Ｎ（ＯＮ）とすると、Ｖｉｎ−ＶＢＥ１Ｎ（ＯＮ）となる。トランジスタ１Ｎ及び２Ｎのベース端子間の回路２９は、トランジスタ６０Ｎがオフし、トランジスタ６０Ｐがオンする。このとき、電流源８０の電流が、トランジスタ１Ｎのベースを通り、トランジスタ６０Ｐへと流れ込み、トランジスタ２Ｎ及び６０Ｎ、６０Ｐのベース電位は、トランジスタ６０Ｐのオン電圧をＶＢＥ６０Ｐ（ＯＮ）とするとＶｉｎ−ＶＢＥ６０Ｐ（ＯＮ）となる。よってトランジスタ２Ｎのベース-エミッタ間にはＶＢＥ＝ＶＢＥ６０Ｐ（ＯＮ）−ＶＢＥ１Ｎ（ＯＮ）が印加され逆耐圧ＶＲ範囲内に保つ事ができ、入力電圧範囲を拡大させることができる。また、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの電圧差は、トランジスタ１Ｎ及び２Ｎがオン、オフの切り替えを行える最小の電圧値まで使用することが出来る。
【００３７】
なお、ダイオード・ブリッチ回路２８は入力信号Ｖｉｎ側にある必要は無く、比較電圧Ｖｒｅｆ側に用いても良い。このとき、差動対トランジスタのベース端子間に構成した回路２９の接続も、左右を入れ替えなければならない。
【００３８】
図１４は、本発明のさらに他の実施形態の回路構成を示す図である。この構成は、上記実施形態で説明したコンパレータ１０３の前段に、バッファ回路２６を設けたもので、入力信号Ｖｒｅｆ、比較電圧Ｖｉｎはバッファ回路を通してコンパレータ１０３に入力される。バッファ回路２６は、例えばコンパレータ１０３のインピーダンス変換のために用いられる。コンパレータの入力インピーダンスを高インピーダンスにしたい場合には、例えば、バッファ回路２６に入力インピーダンスが高く、出力インピーダンスの低いエミッタホロア回路を用いればよい。なお、バッファ回路２６の回路構成は特に問わない。
【００３９】
本実施形態においてコンパレータ１０３とバッファ回路２６は別々に記載されているが、これは必ずしもコンパレータ１０３とバッファ回路２６を別々に設けていることを意味するものではない。各実施形態の効果を達成する限り、バッファ回路２６はコンパレータ１０３に含まれるものであっても、コンパレータ１０３と別途設けられるものであってもよい。
【００４０】
次に、図１５により上記実施形態で説明したコンパレータを用いた半導体試験装置について説明する。半導体試験装置１００は、半導体装置（半導体集積回路）の基本動作及び機能を検査する半導体試験装置であり、被試験ＩＣ１１２に試験波形を与え、被試験ＩＣ１１２から戻ってくる応答波形と、あらかじめ用意されている期待値との比較・良否判定を行うことで被試験ＩＣ１１２の動作試験を行う装置である。
【００４１】
具体的には、タイミング発生器１０５は、基準信号発生器１０４から供給された原振クロックを用いて、試験周期を決定する周期クロック、印加試験信号のタイミングと応答信号の判定タイミング（立上り/立下りのタイミング）を決定するエッジクロックを発生する。これらエッジクロックは、エッジクロック間の位相ずれを調整するための遅延回路（図示せず）を経て、波形フォーマッタ１０７およびデジタルコンパレータ１０８へ供給される。  パターン発生器１０６は、試験波形や期待値の情報を含んだテストパターンデータを生成する。波形フォーマッタ１０７は、タイミング発生器１０５から試験波形の立上り/立下りのタイミングを示す試験波形のタイミングエッジを受け取り、かつパターン発生器１０６からのテストパターンデータを受け取り、試験波形の基準となるものを形成し、試験波形としてドライバ１０２に出力する。ドライバ１０２では、波形フォーマッタ１０７から出力された試験波形の基準となるものを被試験ＩＣ１１２の信号レベルに合致させるため、その基準電圧と振幅を調整し、被試験ＩＣ１１２に印加する。コンパレータ１０３では、比較（基準）電圧発生器１０９より供給される基準電圧を用いて応答信号を比較判定回路の信号レベルに合致させ、被試験ＩＣ１１２から返ってきた応答波形の論理値電圧（Ｈ／Ｌ）の判定を行う。そして、決められた電圧値を満足していれば、デジタルコンパレータ１０８でパターン発生器１０６から送られてくる期待値との判定を行う。ここで応答結果が期待値と一致しなかった場合、このＩＣは不良と判定され、不良判定結果がフェイルメモリに書き込まれる。
【００４２】
なお、例として本願で開示されるコンパレータを半導体試験装置に適用する説明をしたが、必ずしも半導体試験装置に限定されるものでなく、他の分野に使用するコンパレータにも、この発明によるコンパレータを適用できることは言うまでもない。
【００４３】
以上、本発明者によってなされた発明の実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４４】
上記実施形態において開示された観点の代表的なものは、次の通りである。
【００４５】
（１）コンパレータであって、常時オン状態のトランジスタ対と、ダイオードで構成したスイッチ手段と、電流-電圧変換回路備えたものである。トランジスタ対は常時オン状態であるため、ベース-エミッタ間に逆電圧が印加されることはない。このコンパレータの入力電圧範囲は、スイッチ手段のダイオードの逆耐圧で決まり、例えば１０Ｖ以上の高い耐圧をもつショットキーバリアダイオードを使用すれば、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの差が１０Ｖ以上であっても正確に比較判定することができる。また、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの電圧差は、ダイオードがオン、オフの切り替えを行える最小の電圧値まで使用することが出来る。
【００４６】
（２）コンパレータであって、入力端子のダイオード又は複数のダイオードで構成した回路を有し、入力信号と比較電圧の電圧レベルの大小でトランジスタがオン、オフの動作切り替えを行う差動トランジスタ対と、前記差動トランジスタ対のベース端子間にダイオード又はトランジスタで構成した回路と、電圧-電流変換回路を備えたものである。差動トランジスタ対のオフ状態にあるトランジスタのベース-エミッタ間に印加される逆電圧は、トランジスタ対のベース間の回路によって、逆耐圧を越えないようにする。このコンパレータの入力電圧範囲は、入力端子のダイオードの逆耐圧で決まり、例えば１０Ｖ以上の高い耐圧をもつショットキーバリアダイオードを使用すれば、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの差が１０Ｖ以上であっても正確に比較判定することができる。また、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの電圧差は、差動トランジスタ対がオン、オフの切り替えを行える最小の電圧値まで使用することが出来る。
【００４７】
（３）コンパレータであって、入力信号と比較電圧の電圧レベルの大小でトランジスタがオン、オフの動作切り替えを行う差動トランジスタ対と、前記差動トランジスタ対のエミッタ端子とエミッタ-ベース間にダイオードを有し、前記トランジスタ対により切り替わる電流を電圧レベルに変換する手段を備えたものである。トランジスタのベース-エミッタ間に印加される逆電圧は、トランジスタ対のベース-エミッタ間のダイオードによって、逆耐圧を越えることがない。このコンパレータの入力電圧範囲は、差動対トランジスタのエミッタ端子のダイオードの逆耐圧で決まり、例えば１０Ｖ以上の高い耐圧をもつショットキーバリアダイオードを使用すれば、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの差が１０Ｖ以上であっても正確に比較判定することができる。また、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの電圧差は、差動トランジスタ対がオン、オフの切り替えを行える最小の電圧値まで使用することが出来る。
【００４８】
（４）コンパレータであって、入力端子の片側にダイオード・ブリッチ回路を有し、入力信号と比較電圧の電圧レベルの大小でトランジスタがオン、オフの動作切り替えを行う差動トランジスタ対と、前記差動トランジスタ対のベース間にプッシュプル回路と、前記トランジスタ対により切り替わる電流を電圧レベルに変換する手段を備えたものである。トランジスタのベース-エミッタ間に印加される逆電圧は、ダイオード・ブリッジ回路と、トランジスタ対のベース端子間のプッシュプル回路によって逆耐圧を越えることがない。よって、入力電圧範囲は、電源電圧付近まで使用することができる。また、入力信号Ｖｉｎと比較電圧Ｖｒｅｆの電圧差は、差動トランジスタ対がオン、オフの切り替えを行える最小の電圧値まで使用することが出来る。
【００４９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば次の通りである。
（１）ダイオードの逆耐圧（逆電圧印加範囲）を利用し、簡単な回路構成によって、入力電圧範囲を拡大することが出来る。
（２）入力アナログ信号の周波数帯域制限のないコンパレータを提供することができる。
（３）特に半導体試験装置に良好なコンパレータを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるコンパレータ回路の回路図である。
【図２】図１の一実施形態の動作を示す図である。
【図３】本発明の他の実施形態によるコンパレータ回路の回路図である。
【図４】従来の実施形態によるコンパレータ回路の回路図である。
【図５】図４の従来の実施形態の動作を示す図である。
【図６】従来の他の実施形態によるコンパレータ回路の回路図である。
【図７】図６の従来の実施形態の動作を示す図である。
【図８】本発明のさらに他の施形態によるコンパレータ回路の回路図である。
【図９】図８の一部回路の他の回路構成例を示す図である。
【図１０】本発明のさらに他の実施形態によるコンパレータ回路の回路図である。
【図１１】本発明のさらに他の実施形態によるコンパレータ回路の回路図である。
【図１２】本発明のさらに他の実施形態によるコンパレータ回路の回路図である。
【図１３】本発明のさらに他の実施形態によるコンパレータ回路の回路図である。
【図１４】本発明のさらに他の実施形態によるコンパレータ回路の構成を示す図である。
【図１５】半導体試験装置の構成を示す概略図である。
【図１６】図１１の実施形態を利用した一実施例の説明をする図である。
【符号の説明】
１Ｎ，２Ｎ  ｎｐｎ型トランジスタ
１Ｐ，２Ｐ  ｐｎｐ型トランジスタ
１０  電流−電圧変換回路
２０，２１  入力端子
２２，２３  出力端子
２４，２５  電源端子
２６  バッファ回路
２８  ダイオード・ブリッジ回路
１００  半導体試験装置
１０３  コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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