(57)【特許請求の範囲】
【請求項１】
フォルデッドビットライン構造を有する強誘電体メモリ装置において、
２つのメモリセルを有する活性領域を複数備えた活性領域グループと、
各々絶縁層を介して隔離されているワードラインとプレートラインを有し、かつ前記活性領域の各々を横切って互いに平行に配置されてなる導電ラインを複数有する導電ライン対を備え、
前記導電ライン対の各々に垂直であって、互いに平行して配置された複数のビットラインを有し、前記導電ライン対のうち第１の導電ライン対が横切る前記活性領域には、前記複数のビットラインのうち奇数ビットラインに接続する一方のコンタクトが配置され、前記第１の導電ライン対に隣接する第２の導電ライン対が横切る前記活性領域には、前記複数のビットラインのうち偶数ビットラインに接続する他方のコンタクトが配置されていることを特徴とする強誘電体メモリ装置。
【請求項２】
前記各活性領域は２つのメモリセルを有し、該各メモリセルは、ビットラインと、該ビットラインの上部に蒸着された絶縁層と、該絶縁層の上部に形成されて前記プレートラインに接続された下部電極と、該下部電極の上部に形成された強誘電体膜と、該強誘電体膜の上部に形成された上部電極とを有することを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記各活性領域は２つのメモリセルを有し、該各メモリセルは、ビットラインと、該ビットラインの上部に蒸着された絶縁層と、該絶縁層の上部に形成された下部電極と、該下部電極の上部に形成された強誘電体層と、該強誘電体層の上部に形成されて前記プレートラインに接続された上部電極とを有することを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項４】
前記活性領域グループに含まれた複数の活性領域は、互いに所定間隔だけ離隔されていることを特徴とする請求項２又は３に記載の強誘電体メモリ装置。
【請求項５】
前記導電ライン対は、互いに所定間隔だけ離隔されていることを特徴とする請求項４に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置に関し、より詳細には、フォルデッド（folded）ビットライン構造を有する強誘電体メモリ（Ferroelectric Random Access Memory、FeRAM）装置に関する。
【０００２】
【従来の技術】
一般的に、ＦｅＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）とほとんど同じセル構造であるが、キャパシタの誘電体として強誘電物質（ferroelectric material）を使用して非揮発性を有するという点で差異がある。したがって、ＤＲＡＭと同様にＦｅＲＡＭでもオープンビットライン構造（open bit line architecture）とフォルデッドビットライン構造（folded bit line architecture）のセルアレイが適用されている。フォルデッドビットライン構造は、オープンビットライン構造に比べて電気的ノイズにあまり影響を受けないという利点がある。
【０００３】
図１は、一般的なＦｅＲＡＭのメモリセルの構成図で、図中符号ＢＬはビットラインを示し、ＷＬ１とＷＬ２はワードラインを示し、ＰＬ１はプレートライン（plate line）を各々示している。各メモリセルは１つのトランジスタと１つのキャパシタで構成され、２つのワードラインＷＬ１、ＷＬ２が１つのプレートラインＰＬ１に対応している。すなわち、隣接するワードラインに接続した各メモリセルが、プレートラインＰＬ１を共通に使用している。
【０００４】
ここで、ワードラインＷＬ２が選択されない状況で、ワードラインＷＬ１が引続き選択されると仮定すると、メモリセルに貯蔵されたデータを読み出すためには、ワードラインＷＬ１が選択された回数ほどプレートラインＰＬ１に電圧パルスを加える必要がある。ところが、このような場合には、ワードラインＷＬ２に接続された強誘電体キャパシタＣ２に貯蔵されたデータが消されてしまう可能性がある。
【０００５】
強誘電体キャパシタＣ２の記憶ノードＮｊが完全にフローティング（floating）されている場合には問題はないが、実際にはトランジスタＴＲ２の寄生接合キャパシタ（parasitic junction capacitance）Ｃｊを介して接地される。例えば、強誘電体キャパシタＣ２と寄生接合キャパシタＣｊの容量比が９：１であり、プレートラインが０Ｖから３Ｖまでスイング（swing）すれば、記憶ノードＮｊは０Ｖから２．７Ｖ間でスイングすることになる。したがって、強誘電体キャパシタＣ２の両電極間には、０．３Ｖの電圧が繰り返し認可される。０．３Ｖの電圧が繰り返し認可されれば、強誘電体キャパシタＣ２に貯蔵されたデータが順次消失される問題が発生する。
【０００６】
このような問題を解決するために、図２に示したように、１つのワードラインに１つのプレートラインを対応させたＦｅＲＡＭのメモリセルの構造が提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、このようなメモリセルの構造は、プレートラインの数が２倍に増加されてＦｅＲＡＭメモリ素子の面積が増加し、フォルデッドビットライン構造（folded bit line architecture）を有するＦｅＲＡＭを具現することが容易でないという問題がある。
【０００８】
図３は、２つのワードラインに１つのプレートラインが対応される単位セルを有し、フォルデッドビットライン構造で具現されたＦｅＲＡＭセルアレイを示した図である。また、図４は、図３のレイアウト（layout）を示した図で、図中符号Ａ、Ｂ、Ｃは、ビットラインコンタクト（bit line contact）、ＷＬ１〜ＷＬ４はワードライン（word line）、ＢＬ１〜ＢＬ３はビットライン（bit line）、符号３０は記憶ノード（storage node）、符号３２は活性領域（active area）、符号３４は記憶ノードコンタクト（storage node contact）を各々示している。また、符号αは、プレートライン間の最小ピッチ（pitch）を示している。
【０００９】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、１つのワードラインに１つのプレートラインを対応させるセル構造を有するＦｅＲＡＭを全体面積の増加なしに具現することができる強誘電体メモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、このような課題を達成するために、フォルデッドビットライン構造を有する強誘電体メモリ装置において、２つのメモリセルを有する活性領域を複数備えた活性領域グループと、各々絶縁層を介して隔離されているワードラインとプレートラインを有し、かつ前記活性領域の各々を横切って互いに平行に配置されてなる導電ラインを複数有する導電ライン対を備え、前記導電ライン対の各々に垂直であって、互いに平行して配置された複数のビットラインを有し、前記導電ライン対のうち第１の導電ライン対が横切る前記活性領域には、前記複数のビットラインのうち奇数ビットラインに接続する一方のコンタクトが配置され、前記第１の導電ライン対に隣接する第２の導電ライン対が横切る前記活性領域には、前記複数のビットラインのうち偶数ビットラインに接続する他方のコンタクトが配置されていることを特徴とするものである。
【００１１】
このような構成により、集積度の損失なしにフォルデッドビットライン構造で１つのワードラインに１つのプレートラインを対応させたＦｅＲＡＭを実現することができ、これによって寄生キャパシタンスによる雑音を解決できるため、信頼度が増加され高集積ＦｅＲＡＭの製造を可能である。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施例について説明する。
【００１３】
図５は、本発明に適用される１つのワードラインに１つのプレートラインを対応させたＦｅＲＡＭのセルアレイを示した図で、図４に示した２つのワードラインに１つのプレートラインを対応させたＦｅＲＡＭのセルレイアウトと比較すると、従来のものは、図５に図示された回路を実際に具現するためには、プレートラインの数が２倍に増えるためセル面積の増加を避けることができなかったが、本発明は、図５に示されたＦｅＲＡＭのセルアレイをフォルデッドビットライン構造を具現しつつ、プレートラインの増加にもかかわらずセル面積の増加を防止できるものである。
【００１４】
図６は、本発明の一実施例に係るＦｅＲＡＭのセルレイアウトを示した図で、図中符号Ａ'、Ｂ'、Ｃ'、Ｄ'はビットラインコンタクト、ＢＬ１'〜ＢＬ４'はビットライン、ＷＬ１'〜ＷＬ４'はワードライン、ＰＬ１'〜ＰＬ４'はプレートラインを各々示している。符号４０は記憶ノード、符号４２は活性領域、符号４４は記憶ノードコンタクトを各々示している。また、図７及び図８は本発明に係るＦｅＲＡＭを示した断面図である。
【００１５】
図５、６及び図７、８を参照すれば、ＦｅＲＡＭは各々２つのメモリセルを有する複数の活性領域グループを含んで、各活性領域４２は所定の間隔ほど離隔されて配置されている。また、複数の導電ライン対ＷＬ１’，ＰＬ１’とＷＬ２’，ＰＬ２’／ＷＬ３’，ＰＬ３’とＷＬ４’，ＰＬ４’が各々絶縁層を介して隔離されているワードラインＷＬ１’〜ＷＬ４’とプレートラインＰＬ１’〜ＰＬ４’を有しながら互いに平行に配置されている。この時、活性領域４２の各導電ライン対に接続して、導電ライン対は隣接活性領域と所定間隔ほど離隔されていて、所定間隔は最小ピッチ（α）により決定される。
【００１６】
互いに平行に配置された複数のビットラインＢＬ１’〜ＢＬ４’が各導電ライン対に垂直に配列されていて、第１の導電ライン対ＷＬ３’，ＰＬ３’とＷＬ４’，ＰＬ４’に接続した活性領域４２は、奇数ビットラインＢＬ１’，ＢＬ３’に接続し、第１の導電ライン対に隣接する第２の導電ライン対ＷＬ１’，ＰＬ１’とＷＬ２’，ＰＬ２’に接続した活性領域４２は、偶数ビットラインＢＬ２’，ＢＬ４’に接続している。
【００１７】
各メモリーセルは、ビットライン１０、ビットライン１０の上部に蒸着された絶縁層８０、絶縁層８０の上部に形成された下部電極７０、強誘電体膜５０、及び上部電極６０で構成され、図７に示すように、上部電極６０がプレートラインと接続し、下部電極７０はワードラインを介してビットラインに接続する記憶ノードで使われる。
【００１８】
他の方法として、図８を参照すれば、絶縁層８１の上部に形成される下部電極７１が記憶ノードで使われて、下部電極７１がプレートラインに接続されるようにすることも可能である。なお、符号１１はビットライン、５１は強誘電体膜、６１は上部電極を示している。
【００１９】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の技術的思想の範囲内で、多様な置換、変形及び変更できることは明らかである。
【００２０】
【発明の効果】
以上説明したように本発明によれば、フォルデッドビットライン構造を有する強誘電体メモリ装置において、２つのメモリセルを有する活性領域を複数備えた活性領域グループと、各々絶縁層を介して隔離されているワードラインとプレートラインを有し、かつ活性領域の各々を横切って互いに平行に配置されてなる導電ラインを複数有する導電ライン対を備え、導電ライン対の各々に垂直であって、互いに平行して配置された複数のビットラインを有し、導電ライン対のうち第１の導電ライン対が横切る活性領域には、複数のビットラインのうち奇数ビットラインに接続する一方のコンタクトが配置され、第１の導電ライン対に隣接する第２の導電ライン対が横切る活性領域には、複数のビットラインのうち偶数ビットラインに接続する他方のコンタクトが配置されているので、集積度の損失なしにフォルデッドビットライン構造で１つのワードラインに１つのプレートラインを対応させたＦｅＲＡＭを実現することができ、これによって寄生キャパシタンスによる雑音を解決できるため、信頼度が増加され高集積ＦｅＲＡＭの製造を可能にする。
【図面の簡単な説明】
【図１】一般的なＦｅＲＡＭの概念的なセルの回路図である。
【図２】寄生キャパシタンスを改善したＦｅＲＡＭのセルの回路図である。
【図３】図１に示したセル構造を基盤とするＦｅＲＡＭのセルアレイの回路図である。
【図４】図３に示したセルアレイの回路図である。
【図５】図２に示したセル構造を基盤とするＦｅＲＡＭのセルアレイの回路図である。
【図６】本発明の強誘電体メモリ装置の一実施例を示した図で、図５に示したセルアレイを具現したＦｅＲＡＭのレイアウトを示した図である。
【図７】ＦｅＲＡＭの断面図である。
【図８】ＦｅＲＡＭの断面図である。
【符号の説明】
１０、１１  ビットライン
３０、４０  記憶ノード（storage node）
３２、４２  活性領域（active area）
３４、４４  記憶ノードコンタクト（storage node contact）
５０、５１  強誘電体膜
６０、６１  上部電極
７０、７１  下部電極
８０、８１  絶縁層
ＷＬ１〜ＷＬ４、ＷＬ１'〜ＷＬ４'  ワードライン
ＰＬ１〜ＰＬ３、ＰＬ１'〜ＰＬ４'  プレートライン（plate line）
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６  キャパシタ
Ｃｊ  寄生接合キャパシタ（parasitic junction capacitance）
ＴＲ１、ＴＲ２  トランジスタ
Ｎｊ  記憶ノード
ＢＬ１〜ＢＬ３、ＢＬ１'〜ＢＬ４'  ビットライン
Ａ、Ｂ、Ｃ、Ａ'、Ｂ'、Ｃ'、Ｄ'  ビットラインコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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