(57)【特許請求の範囲】
【請求項１】
素子分離膜を含む半導体基板を備える段階、
前記半導体基板の全面に第１導電膜を形成する段階、
前記第１導電膜の上面に前記素子分離膜及び前記第１導電膜とのエッチング選択比を持つことが可能な物質よりなる保護膜を形成する段階と、
前記保護膜のうちで前記素子分離膜の上部に位置する部分を表面一部だけ除去してリセスを具備した保護膜パターンを形成する段階と、
前記保護膜パターンが形成された半導体基板の全面に前記素子分離膜及び前記第１導電膜とのエッチング選択比を持つことが可能な物質よりなる物質膜を形成する段階と、
前記物質膜及び前記保護膜パターンを前記第１導電膜が露出されるまで全面エッチバックして、エッチングされた前記物質膜よりなるスペーサを前記リセスの両側下部の角に形成する段階と、
前記スペーサ及びエッチングされた前記保護膜パターンを用いて前記露出された第１導電膜をパターニングして前記素子分離膜の上面を露出させる段階と、
前記スペーサ及び前記保護膜パターンを除去する段階を具備するフラッシュメモリセル素子の製造方法。
【請求項２】
前記保護膜は、窒素成分を含有したシリコン膜よりなる請求項１に記載のフラッシュメモリセル素子の製造方法。
【請求項３】
前記窒素成分を含有したシリコン膜は、シリコン窒化膜またはシリコン酸化窒化膜である請求項２に記載のフラッシュメモリセル素子の製造方法。
【請求項４】
前記スペーサは、窒素成分を含有したシリコン膜よりなる請求項１に記載のフラッシュメモリセル素子の製造方法。
【請求項５】
前記窒素成分を含有したシリコン膜は、シリコン窒化膜またはシリコン酸化窒化膜である請求項４に記載のフラッシュメモリセル素子の製造方法。
【請求項６】
前記第１導電膜はドーピングされたポリシリコン膜である請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記第１導電膜はドーピングされないポリシリコン膜であり、前記スペーサ及び前記保護膜パターン除去段階以後に前記第１導電膜をドーピングする段階をさらに具備する請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記スペーサ及び前記保護膜パターンは同一物質よりなる請求項１に記載のフラッシュメモリセル素子の製造方法。
【請求項９】
前記スペーサ及び前記保護膜パターンはシリコン窒化膜またはシリコン酸化窒化膜よりなる請求項８に記載のフラッシュメモリセル素子の製造方法。
【請求項１０】
前記スペーサ及び前記保護膜パターンは燐酸を用いて除去される請求項９に記載のフラッシュメモリセル素子の製造方法。
【請求項１１】
前記保護膜は５００ないし１５００Åの厚さを有する請求項９に記載のフラッシュメモリセル素子の製造方法。
【請求項１２】
前記物質膜は５００ないし１５００Åの厚さを有する請求項１に記載のフラッシュメモリセル素子の製造方法。
【請求項１３】
前記保護膜は反射防止膜である請求項１に記載のフラッシュメモリセル素子の製造方法。
【請求項１４】
前記スペーサ及び前記保護膜パターンを除去する段階後に、前記パターニングされた第１導電膜が形成された半導体基板の全面に絶縁膜と第２導電膜とを順次に形成する段階、前記第１導電膜パターン、前記絶縁膜及び前記第２導電膜をパターニングして各々浮遊ゲート電極、誘電膜及び制御ゲート電極を形成する段階、及び前記浮遊ゲート電極、前記誘電膜及び前記制御ゲート電極を用いて前記半導体基板の活性領域にソース領域及びドレーン領域を形成する段階とを含む請求項６に記載のフラッシュメモリセル素子の製造方法。
【請求項１５】
前記第２導電膜は、ドーピングされたポリシリコン膜または耐火性金属を含むポリシリサイド膜である請求項１４に記載のフラッシュセルメモリ素子の製造方法。
【請求項１６】
前記耐火性金属を含むポリシリサイド膜は、タングステンシリサイド膜またはチタンシリサイド膜である請求項１５に記載のフラッシュメモリセル素子の製造方法。
【請求項１７】
前記絶縁膜は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜またはシリコン窒化膜／シリコン酸化膜である請求項１４に記載のフラッシュメモリセル素子の製造方法。
【請求項１８】
前記第１導電膜のドーピング段階以後に、前記第１導電膜が形成された半導体基板の全面に絶縁膜と第２導電膜とを順次に形成する段階、前記第１導電膜パターン、前記絶縁膜及び前記第２導電膜をパターニングして各々浮遊ゲート電極、誘電膜及び制御ゲート電極を形成する段階及び、前記浮遊ゲート電極、前記誘電膜及び前記制御ゲート電極を用いて前記半導体基板の活性領域にソース領域及びドレーン領域を形成する段階とを含む請求項７に記載のフラッシュメモリセル素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶素子の製造方法に係り、特にフラッシュメモリ素子のセル製造方法に関する。
【０００２】
【従来の技術】
半導体記憶素子のうちでフラッシュメモリ素子は電源が供給されなくてもメモリセルに貯蔵された情報が消滅されない特性を有する。したがって、コンピュータに使用するメモリカード等に広く用いられている。フラッシュメモリ素子の単位セルとしては、浮遊ゲート電極と制御ゲート電極とが順に積層された構造を有するセルが広く採択されている。
【０００３】
図１は、一般的なNOR型フラッシュメモリ素子のセルアレイ領域の一部分についてのレイアウト図である。
【０００４】
複数のワードラインパターン１１５が互いに平行に配置され、ワードラインパターン１１５と直交する方向に沿って活性領域パターン１１１が配置される。一対のワードラインパターン１１５間には活性領域パターン１１１から延びた共通ソース領域パターンSがワードラインパターン１１５と平行に配置される。各ワードラインパターン１１５を介在して共通ソース領域パターンSと向い合う活性領域パターン１１１はセルのドレーン領域Dに該当する。各ドレーン領域Dにはビットラインコンタクトパターン１１７が配置され、ビットラインコンタクトパターン１１７を覆うビットラインパターン１１９はワードラインパターン１１５と垂直の方向に配置される。また、ビットラインパターン１１９間には、ワードラインパターン１１５方向に沿ってあい隣るセルの浮遊ゲートを隔離させるためのエッチングマスクパターン１１３が位置する。
【０００５】
図１のような構造を有するフラッシュメモリ素子の単位セル特性を改善させるためには、浮遊ゲート電極と制御ゲート電極とのキャパシタンスを増加させることが大切である。キャパシタンスを増加させる一つの方法として、浮遊ゲート電極と制御ゲート電極とが重なる面積を極大化させるために、エッチングマスクパターン１１３を用いて隣り合う浮遊ゲート電極間の間隔をフォトリソグラフィー工程の限界解像度より小さく形成する技術及び、浮遊ゲート電極の端部にスペーサを残存させる技術が使われている。
【０００６】
このような技術のうちで一つは米国特許５,６７５,１６２号明細書に開示された。米国特許５,６７５,１６２号特許では浮遊ゲート電極の端部の上部にスペーサが形成され、このような浮遊ゲート電極の上面にシリコン酸化膜/シリコン窒化膜/シリコン酸化膜またはシリコン窒化膜/シリコン酸化膜よりなる誘電膜と制御ゲート電極とが積層されていて、浮遊ゲート電極と制御ゲート電極とのキャパシタンスを極大化させる長所がある。しかし、浮遊ゲート電極の上部に形成されたスペーサの上部がとがっているために、スペーサと制御ゲート電極との間に電界が集中する。したがって浮遊ゲート電極と制御ゲート電極との間に介在された誘電膜の信頼性及び破壊電圧が低下する問題がある。
【０００７】
浮遊ゲート電極と制御ゲート電極の重複面積を増加させるためのさらに他の方法が図２ないし図５に示された。図２ないし図５は図１のB-B'に沿う工程断面図である。
【０００８】
図２で、半導体基板１０上に活性領域パターン１１１を用いて活性領域を限定する素子分離膜１２を形成する。活性領域上に５０ないし１００Åの薄いトンネル酸化膜１４を形成する。トンネル酸化膜１４は熱酸化膜より形成することが望ましい。トンネル酸化膜１４が形成された半導体基板の全面にポリシリコン膜１６及び反射防止膜１８を順次に形成する。反射防止膜１８の第１部分の上部にはフォトレジスト蝕刻マスクパターン２０が形成されている。
【０００９】
図３で、フォトレジスト蝕刻マスクパターン２０を用いて反射防止膜１８の全部そしてポリシリコン膜１６の一部を除去して、反射防止膜パターン１８aと、リセスを具備したポリシリコン膜１６、１６aを形成する。次に、フォトレジスト蝕刻マスクパターン２０を除去(図示せず)した後、反射防止膜パターン１８a及びポリシリコン膜１６、１６aの上面にシリコン窒化膜２１を形成する。
【００１０】
図４で、シリコン窒化物系列の膜２１について全面エッチバックを実施して、反射防止膜パターン１８aの側面及びリセスの両側下部の角にシリコン窒化物よりなるスペーサ２２を形成する。スペーサ２２を用いてポリシリコン膜１６、１６aを完全に除去して素子分離膜１２の上面を露出させる。
【００１１】
図５で、燐酸を用いて反射防止膜パターン１８a及びスペーサ２２を除去する。次に、不純物イオンをドーピングしてポリシリコン膜パターン１６、１６aをドーピングされたポリシリコン膜パターン１６bに変換させる。段付きを含むポリシリコン膜パターン１６bが形成された半導体基板の全面に層間絶縁膜２４とドーピングされたポリシリコン膜２６とを形成する。層間絶縁膜２４はシリコン酸化膜/シリコン窒化膜/シリコン酸化膜またはシリコン窒化膜/シリコン酸化膜より形成することが望ましい。以後、所定のフォトレジストマスクパターンを用いて、ドーピングされたポリシリコン膜パターン１６b、層間絶縁膜２４及びドーピングされたポリシリコン膜２６をパターニングして各々、浮遊ゲート電極、誘電膜及び制御ゲート電極を形成する。
【００１２】
ところが、前述した技術によれば、スペーサ２２と接触するポリシリコン膜１６aの表面とはエッチング工程時にエッチング損傷される。また、浮遊ゲート電極の端部の上部に段付きが形成されていて、米国特許第５,６７５,１６２号と同じよう、段付き部分での浮遊ゲート電極と制御ゲート電極との間に介在された層間絶縁膜の信頼性が低下する問題が発生する。
【００１３】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、隣接する浮遊ゲート電極間隔をエッチング工程の限界以下に減らすが、エッチングによる損傷がなく段付きを含まない浮遊ゲート電極を具備するフラッシュメモリセル製造方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明が解決しようとする技術的課題を達成するために、素子分離膜を含む半導体基板を備える。半導体基板の全面に第１導電膜を形成し、第１導電膜の上面に前記素子分離膜と前記第１導電膜とのエッチング選択比が高い物質よりなる保護膜を順次に形成する。保護膜のうちで素子分離膜の上部に位置する部分を部分的に除去してリセスを具備した保護膜パターンを形成する。次に基板の全面にエッチング工程を実施して、第１導電膜を露出させつつ素子分離膜及び第１導電膜とのエッチング選択比が高い物質よりなるスペーサをリセスの両側下部の角に形成する。スペーサと保護膜パターンとを用いて第１導電膜をパターニングして素子分離膜の上面を露出させる。スペーサ及び保護膜パターンを除去する。
【００１５】
ここで、保護膜及びスペーサは、窒素成分を含有したシリコン膜よりなり、例えば、シリコン窒化膜またはシリコン酸化窒化膜を使用する。スペーサと保護膜が同一物質よりなる場合、これらは燐酸を使用して１回に除去できて工程が簡単になる長所がある。
【００１６】
第１導電膜はNAND型フラッシュメモリ素子ではドーピングされたポリシリコン膜が使われ、NOR型フラッシュメモリ素子ではドーピングされないポリシリコン膜が使われて、スペーサ及び保護膜パターンの除去段階以後に第１導電膜をドーピングする。
【００１７】
またスペーサを形成するためには、保護膜パターンが形成された半導体基板の全面に素子分離膜及び第１導電膜とのエッチング選択比が高い物質よりなる物質膜を形成する。物質膜を第１導電膜の上面が露出されるまで全面エッチバックする。この時、物質膜は５００ないし１５００Åの厚さを有し、エッチバック工程前に第１導電膜は保護膜により覆われているので、エッチングによる損傷されない。保護膜として別の膜を形成せずに、フォトレジストマスクパターン形成時に必須で使われる反射防止膜を使用でき、この場合、工程の追加がなくて工程の複雑化をもたらさない。以後、スペーサと保護膜を用いて第１導電膜のエッチングを進行する。
【００１８】
以後、フラッシュメモリ素子を完成するために、スペーサ及び保護膜パターンを除去する段階後に、パターニングされた第１導電膜が形成された半導体基板の全面に絶縁膜と第２導電膜とを順次に形成する。第１導電膜パターン、絶縁膜及び第２導電膜をパターニングして各々浮遊ゲート電極、誘電膜及び制御ゲート電極を形成する。浮遊ゲート電極、誘電膜及び制御ゲート電極を用いて半導体基板の活性領域にソース領域及びドレーン領域を形成する。ここで、第２導電膜は、ドーピングされたポリシリコン膜または耐火性金属を含むポリシリサイド膜であり、耐火性金属を含むポリシリサイド膜としてはタングステンシリサイド膜またはチタンシリサイド膜を使用できる。また、絶縁膜はシリコン酸化膜/シリコン窒化膜/シリコン酸化膜またはシリコン窒化膜/シリコン酸化膜を使用できる。
【００１９】
【発明の実施の形態】
以下、添付した図面を参照して本発明を詳細に説明する。
図６Ａ、図７Ａ、図８Ａ、図９Ａ及び図１０Ａは、図１のA-A'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図であり、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ及び図１０Ｂは図１のB-B'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【００２０】
図６Ａ及び図６Ｂで、活性領域を限定する素子分離膜５２が形成された半導体基板５０の活性領域にトンネル酸化膜５４を形成する。トンネル酸化膜５４が形成された半導体基板の全面に第１導電膜５６を形成する。本実施例はNOR型フラッシュメモリ素子に係り、第１導電膜５６でドーピングされないポリシリコン膜を使用する。しかし、NAND型フラッシュメモリ素子の場合には第１導電膜５６はドーピングされたポリシリコン膜を使用する。
【００２１】
第１導電膜５６の上面に５００ないし１５００Åの厚さの保護膜５８を形成する。保護膜はフォトレジストマスクパターニング時に必須に使われる反射防止膜を用いる場合もある。保護膜５８は素子分離膜５２と第１導電膜５６とのエッチング選択比に優れた物質よりなる。素子分離膜５２が酸化膜よりなり、第１導電膜５６がドーピングされないポリシリコン膜よりなるので、保護膜５８は窒素成分を含むシリコン膜よりなることが望ましい。窒素成分を含むシリコン膜としてはシリコン窒化膜またはシリコン酸化窒化膜を使用できる。
【００２２】
保護膜５８の上面に通常のエッチング工程の限界値(CD；critical dimension)だけ離隔したフォトレジスト蝕刻マスクパターン６０を形成する。フォトレジスト蝕刻マスクパターン６０を用いて、素子分離膜５２の上部に位置する保護膜５８を所定深さで除去し、保護膜５８bは素子分離膜５２の上部に位置するリセス５７を含む。参照番号５８bはリセスが形成された部分の保護膜であって、膜５８bの厚さは最初の保護膜５８の厚さの１/１０ないし１/３に該当する。すなわち、リセス５７の深さが保護膜５８の厚さの２/３ないし９/１０に該当する。保護膜５８が５００ないし１５００Åであるので、残った保護膜５８bの厚さは５０ないし５００Åである。
【００２３】
次に、フォトレジスト蝕刻マスクパターン１１３(図示せず)を除去する。
【００２４】
図７Ａび図７Ｂで、リセスを含む保護膜５８、５８bの上面にスペーサ形成用物質膜６１を５００ないし１５００Åの厚さに形成する。物質膜６１も素子分離膜５２と第１導電膜５６とのエッチング選択比が良い物質よりなることが望ましい。保護膜５８と同じく、物質膜６１も窒素成分を含むシリコン膜よりなり、例えば、シリコン窒化膜またはシリコン酸化窒化膜を使用できる。
【００２５】
図８Ａ及び図８Ｂで、物質膜６１の全面にエッチバックを実施し、保護膜５８のリセスの両側下端の角に形成されるスペーサ６２を形成する。この時、スペーサ６２形成時に第１導電膜５６の表面は露出される場合もある。ところが、スペーサ６２形成工程で、第１導電膜５６は薄く形成されている保護膜５８ｂにより覆われていて、保護膜５８ｂの表面にエッチング工程が加わるので、露出される第１導電膜５６ｂの全表面はエッチング損傷されなくなる。次に、スペーサ６２と保護膜５８ｂとをマスクとして用いてリセスが形成された部分の第１導電膜５６、すなわち、素子分離膜５２の上部に位置する第１導電膜５６を除去して、保護膜パターン５８ａ及び第１導電膜パターン５６ａを形成し素子分離膜５２の表面を露出させる。ここで、通常の写真エッチング工程の限界値ＣＤとスペーサ幅の２倍（２Ｈ）との差（ＣＤ−２Ｈ）に該当する間隔で第１導電膜パターン５６ａが離隔される。
【００２６】
次に、保護膜パターン５８aとスペーサ６２とを除去する。除去方法としては湿式エッチングを用いる。この時、保護膜パターン５８aとスペーサ６２とが同一物質よりなれば、１回の除去工程だけ要求されるので、工程の簡単化を図れる。特に保護膜パターン５８aとスペーサ６２とを同一物質より構成し、シリコン窒化膜またはシリコン酸化窒化膜を使用する場合には燐酸を用いられる。
【００２７】
図９Ａ及び図９Ｂで、本実施例はNOR型フラッシュメモリ素子を示すので、第１導電膜パターン５６aでドーピングされないポリシリコンを使用したので、第１導電膜パターン５６aが形成された半導体基板５０の全面にイオン注入工程を実施して第１導電膜パターン５６aをドーピングさせる。
【００２８】
ところが、前述したように、NAND型フラッシュメモリ素子ではこの段階は省略され、第１導電膜パターン５６aをドーピングされたポリシリコン膜より構成する。
【００２９】
図１０Ａ及び図１０Ｂで、ドーピングされた第１導電膜パターン５６bの上面に層間絶縁膜６６と第２導電膜６８とを順次に形成し、続いてフォトレジストマスクパターン７０を形成する。層間絶縁膜６６としてはシリコン酸化膜/シリコン窒化膜/シリコン酸化膜またはシリコン窒化膜/シリコン酸化膜を使用できる。第２導電膜６８はドーピングされたポリシリコン膜または耐火性金属を含むポリシリサイド膜よりなりうる。耐火性金属を含むポリシリサイド膜はタングステンシリサイド膜またはチタンシリサイド膜である。
【００３０】
図１１Ａ及び図１１Ｂで、フォトレジストマスクパターン７０を用いて、第２導電膜６８、層間絶縁膜６６及びドーピングされた第１導電膜パターン５６bをパターニングして、各々制御ゲート電極６８a、誘電膜６６a及び浮遊ゲート電極５６cを形成する。ところが、通常のフォトリソグラフィー工程の限界を乗り越えるために提供されたスペーサ６２が保護膜パターン５８aの除去時に共に除去されたので、浮遊ゲート電極５６c中で素子分離膜の上部に位置する端部には段付きが生じなくなる。以後、制御ゲート電極６８a、誘電膜６６a及び浮遊ゲート電極５６cをマスクとして用いてイオン注入工程を実施して、ソース領域S及びドレーン領域Dを形成する。
【００３１】
【発明の効果】
以上、説明した本発明の実施例を参考して調べれば、本発明は次のような利点がある。
【００３２】
浮遊ゲート電極５６cの端部に段付きが生じないので、浮遊ゲート電極５６cの上面に形成される誘電膜６６aの信頼性喪失を防止できる。
【００３３】
浮遊ゲート電極５６cを形成する第１導電膜５６の上面に保護膜５８を形成し、保護膜５８の表面一部だけをエッチングしてリセス５７を形成することによってエッチング工程の影響が第１導電膜５６に及ばなくなって、第１導電膜５６または浮遊ゲート電極５６cのエッチングによる損傷を防止できる。
【００３４】
また、保護膜５８とスペーサ６１またはスペーサ形成用物質膜６２を素子分離膜５２と第１導電膜５６とのエッチング選択比が高い物質より構成することによって、素子分離膜５２の上面及び第１導電膜５６aの側面が露出された状態で保護膜５８とスペーサ６１とを除去する工程中でも素子分離膜５２と第１導電膜５６aとはエッチングされない。
【００３５】
そして、スペーサ６１と保護膜５８とを同一物質として使用する場合には、これらを１回に除去できてフラッシュメモリ素子の製造工程を多少簡単にできる。
【００３６】
また、フォトレジストパターニング時に必須で使われる反射防止膜を保護膜として用いられるので、保護膜形成のための追加工程が生じない。
【図面の簡単な説明】
【図１】  NOR型フラッシュメモリ素子のセルアレイ部の一部分を示すレイアウトである。
【図２】  図１のB-B'に沿って従来の技術に係るフラッシュメモリ素子のセル製造方法を示す工程断面図である。
【図３】  図１のB-B'に沿って従来の技術に係るフラッシュメモリ素子のセル製造方法を示す工程断面図である。
【図４】  図１のB-B'に沿って従来の技術に係るフラッシュメモリ素子のセル製造方法を示す工程断面図である。
【図５】  図１のB-B'に沿って従来の技術に係るフラッシュメモリ素子のセル製造方法を示す工程断面図である。
【図６Ａ】  図１のA-A'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図６Ｂ】図１のB-B'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図７Ａ】  図１のA-A'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図７Ｂ】  図１のB-B'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図８Ａ】  図１のA-A'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図８Ｂ】  図１のB-B'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図９Ａ】  図１のA-A'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図９Ｂ】  図１のB-B'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図１０Ａ】  図１のA-A'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図１０Ｂ】  図１のB-B'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図１１Ａ】  図１のA-A'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【図１１Ｂ】  図１のB-B'に沿って本発明に係るフラッシュメモリ素子のセル製造方法を説明するための工程断面図である。
【符号の説明】
５０  半導体基板
５２  素子分離膜
５４  トンネル酸化膜
５６  第１導電膜
５７  リセス
５８、５８b 保護膜
６０  フォトレジスト蝕刻マスクパターン
CD  限界値
【図１】
0003967097.tif 000002
【図２】
0003967097.tif 000003
【図３】
0003967097.tif 000004
【図４】
0003967097.tif 000005
【図５】
0003967097.tif 000006
【図６Ａ】
0003967097.tif 000007
【図６Ｂ】
0003967097.tif 000008
【図７Ａ】
0003967097.tif 000009
【図７Ｂ】
0003967097.tif 000010
【図８Ａ】
0003967097.tif 000011
【図８Ｂ】
0003967097.tif 000012
【図９Ａ】
0003967097.tif 000013
【図９Ｂ】
0003967097.tif 000014
【図１０Ａ】
0003967097.tif 000015
【図１０Ｂ】
0003967097.tif 000016
【図１１Ａ】
0003967097.tif 000017
【図１１Ｂ】
0003967097.tif 000018