(57)【特許請求の範囲】
【請求項１】
複数のバンク（ＢＫ）を有するデータメモリであって、
各バンク（ＢＫ）が多数のメモリセルを含み、メモリセルが、行線（ＷＬ）が割当てられた行と、列線（ＢＬ）が割当てられた列とのマトリクス状配置を形成し、
各バンク（ＢＫ）の行線（ＷＬ）が選択的に活性化可能であり、
各バンク（ＢＫ）の列線（ＢＬ）の末端に当該バンクに割当てられた列駆動装置（ＬＶ，ＳＳ）が接続されており、
この列駆動装置は、各列線（ＢＬ）ごとに選択的に閉路可能な列選択スイッチ（ＳＳ）を含み、列選択スイッチ（ＳＳ）が閉路状態のとき、上記列線（ＢＬ）に書き込まれるべきデータ値をデータ線網（ＨＤ，ＬＤ）の割当てられた列接続点（ＳＰ）から伝送し、上記列線（ＢＬ）から読み出されたデータ値を上記列接続点（ＳＰ）に伝送するものにおいて、
複数のバンク（ＢＫ）がスタックとして立体的に上下に配置されており、
各バンク（ＢＫ）にそれぞれ割当てられた列駆動装置（ＬＶ，ＳＳ）は、列線（ＢＬ）の末端に近い方から遠い方に向かって、最下層のバンク（ＢＫ）の列駆動装置（ＬＶ，ＳＳ）から順に最上層のバンク（ＢＫ）の列駆動装置（ＬＶ，ＳＳ）まで、複数のバンク（ＢＫ）のうちのひとつが形成される平面と同じ平面上に集積されていることを特徴とするデータメモリ。
【請求項２】
メモリセルが非破壊読出し可能なメモリセルであり、
各バンク（例えばＢＫ[０]）でそれぞれ複数の列線（例えばＢＬ[０／０]〜ＢＬ[７／０]）が上記列駆動装置（ＬＶ，ＳＳ）に含まれる共通する読出しアンプ（例えばＬＶ[０]）に割当てられており、各列線と割当てられた読出しアンプとの間に各１つの列選択スイッチ（例えばＳＳ[０／０]〜ＳＳ[７／０]）が介装されていることを特徴とする、請求項１記載のデータメモリ。
【請求項３】
列線（例えばＢＬ[０／０]〜ＢＬ[７／０]）は、１つの読出しアンプ（例えばＬＶ[０]）に、所定の個数だけ割当てられ、所定個数分の列幅内に、上記スタックの縁に沿って行方向に配置された全ての読出しアンプ（ＬＶ[０]〜ＬＶ[３]）が納まるように上記所定個数が設定されることを特徴とする、請求項２記載のデータメモリ。
【請求項４】
メモリセルが磁気抵抗メモリセル（ＭＺ）であることを特徴とする、請求項２または３記載のデータメモリ。
【請求項５】
スタック内の隣接するバンク（ＢＫ）にそれぞれ同じ行線（ＷＬ）または列線（ＢＬ）が割当てられており、スタック内で行線（ＷＬ）の平面（Ｅ１，Ｅ３，Ｅ５）が列線（ＢＬ）の平面（Ｅ０，Ｅ２，Ｅ４）と交互することを特徴とする、請求項１ないし４のいずれか１項記載のデータメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のバンクを有するデータメモリに関する。
【０００２】
【従来の技術】
固体技術で随意アクセス用に構成されたデータメモリ（いわゆるRAM ）は通常、それぞれ多数のメモリセルからなる複数の“バンク”を含み、各バンクは行と列（コラム）とそれぞれに割当てられた行線と列線（コラム線）とのマトリクス状配置を形成する。各バンクの行線は当該バンクに割当てられた１群の行線ドライバに接続されている。各バンクの列線は当該バンクに割当てられた列駆動装置に接続されており、この列駆動装置はなかんずく各列線用に選択的に閉路可能な列選択スイッチを含む。こうして１バンクの各メモリセルは特定行線の駆動と特定列選択スイッチの閉路とによって明確なアドレス指定が可能である。
【０００３】
希望する１メモリセルに情報を書き込みまたは読み出すために、当該セルを含む行に割当てられた行線が行アドレスデコーダの側から特定レベルの印加によって活性化され、これによりこの行の全セルはアクセス可能な状態に準備される（行アドレス指定）。本来のアクセスはこの場合、希望するメモリセルを含む列に割当てられた列選択スイッチを介して行われ、このスイッチは列アドレスデコーダによって閉路される（列アドレス指定）。書き込みのために、データ値が、すなわち書き込まれるべき情報を表す電流レベルまたは電圧レベルが、当該列線に印加される。読み出すために、希望する行に記憶されたデータ値は行線の活性化に基づいてこのメモリセルから当該列線に接続され、読出しアンプによってこの列線で感知される。
【０００４】
今日一般的なダイナミックRAM(いわゆるDRAM) のメモリセルは情報を容量式に、すなわち電荷の態様で記憶するが、この電荷はその急速揮発性のゆえに短い時間間隔でリフレッシュされねばならず、しかも読出し時に外部へと失われる。このようなセルのこうして破壊された記憶状態を読出し後に回復するために、感知されたデータ値は列アンプに一時記憶され（“ラッチされ”）、そこから一方で再び当該セルに再書込みされ、他方でデータ線網を介してメモリの共通する双方向データポートへと伝送される。通常、１つの行線が活性化されると当該行の全メモリセルのデータ値は列アンプによって同時に検知されてラッチされ、次に、ラッチされたデータ値はデータ線網を介してメモリのデータポートに順次伝送される。この動作と絶えず必要となる記憶内容のリフレッシュとは各列ごとに当該列線の末端に読出しアンプを必要とする。個々の読出しアンプとデータ線網との間でのデータ値の逐次伝送は列選択スイッチの相応する逐次駆動によって達成される。
【０００５】
１つのRAM のメモリセルの総量を、互いに独自に動作することのできる複数のバンクに分割することによってデータ速度は高めることができる。各バンクが独自の行・列駆動部を備えている場合、信号発生時間のゆえに生じる不可避的遅延時間をカバーするためにバンクは事実上並列に動作することができる。独自に動作可能なバンクの場合、例えば或るバンクへの列アクセスは、他のバンクがまだ読出し用信号発生段階にある間にすでに開始することができる。従って、さまざまなメモリセルに書き込まれるべきデータ値または読み出されたデータ値ははるかに短い時間間隔でデータ線網を介してメモリのデータポートに伝送しまたはそこから伝送することができる。
【０００６】
メモリのこのようなマルチバンクアーキテクチャにおける問題は、さまざまなバンクの列駆動装置と共通するデータポートとの間の信号路の長さの違いによる伝搬遅延時間差である。２を超える数のバンクが設けられている場合、データ線網の２つの異なる列接続点からデータポートまでの距離が列長（１バンクの長さ）または行長（１バンクの幅）の寸法以上に相互に異なる事態が発生し、そのことで数ナノセカンドの伝搬遅延時間差を生じ得ることは避けられない。それゆえに従来のマルチバンクメモリでは相応に広い枠内で駆動信号のタイミングを厳密に調整しなければならない。これはしばしば自動タイミング信号によって行われる。すなわち、データポートから最も遠く離れた点でデータ信号がその最終状態に達するまで待たれ、その後にはじめて他の信号系列が開始される。より一般的に述べるなら、前記伝搬遅延時間差を考慮するためにクロックのサイクル内に相応の余裕が存在し、この余裕でもって共通するデータ線を介してデータ値のタイミングをとらねばならない。このことが最大可能なデータ速度を制限する。さらに、書込み動作と読出し動作との間の切替速さはデータポートとデータ線網の最も遠く離れた列接続点との間の絶対的信号伝搬遅延時間によって制限されている。
【０００７】
メモリセルがスタックとして立体的に上下に配置された前文に係るデータメモリが米国特許US 53 069 35 Aにより公知である。さらに米国特許US 59 205 500 A には磁気メモリセルを同様に立体配置したデータメモリが述べられている。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、共通するデータポートとデータ線網のさまざまな列接続点との間の線長の差が従来よりも小さくなるように、またデータポートと最も遠く離れた列接続点との間の線長が従来よりも短くなるように、複数のバンクからなるデータメモリを形成することにある。
【０００９】
【課題を解決するための手段】
この課題は本発明によれば請求項１に挙げた特徴によって解決される。
【００１０】
従って本発明は、複数のバンクを有し、各バンクが、行線が割当てられた行と、列線が割当てられた列とのマトリクス状配置を形成する多数のメモリセルを含み、各バンクの行線が選択的に活性化可能であり、また各バンクの列線の末端に当該バンクに割当てられた列駆動装置が接続されており、この列駆動装置は、各列線ごとに選択的に閉路可能な列選択スイッチを含み、列選択スイッチが閉路状態のとき、上記列線に書き込まれるべきデータ値をデータ線網の割当てられた列接続点から伝送し、上記列線から読み出されたデータ値を上記列接続点に伝送するようにしたデータメモリにおいて実現される。本発明によれば複数のバンクがスタックとして立体的に上下に配置されており、各バンクにそれぞれ割当てられた列駆動装置は、列線の末端に近い方から遠い方に向かって、最下層のバンクの列駆動装置から順に最上層のバンクの列駆動装置まで、複数のバンクのうちのひとつが形成される平面と同じ平面上に集積されている。
【００１１】
メモリバンクと列駆動装置とを本発明によって配置することによって、多くのメモリバンクを使用する場合でも、最大に甘受しなければならない路長差はデータ線網を介して、１バンクの行長の半分を殆ど超えない程度に低減することができる。データポートと最も離れた列接続点との間の絶対的路長も減少する。書込み動作または読出し動作中のデータ速度も、書込み動作と読出し動作との間の切替も、こうして促進することができる。
【００１２】
本発明の有利な諸構成、諸展開は従属請求項に明示されている。
【００１３】
請求項２に係る発明のデータメモリは、請求項１記載のデータメモリにおいて、メモリセルが非破壊読出し可能なメモリセルであり、各バンク（例えばBK[0] ）でそれぞれ複数の列線（例えばBL[0/0] 〜BL[7/0] ）が上記列駆動装置(LV, SS)に含まれる共通する読出しアンプ（例えばLV[0] ）に割当てられており、各列線と割当てられた読出しアンプとの間に各１つの列選択スイッチ（例えばSS[0/0] 〜SS[7/0] ）が介装されていることを特徴とする。
【００１４】
請求項３に係る発明のデータメモリは、請求項２記載のデータメモリにおいて、列線（例えばＢＬ[０／０]〜ＢＬ[７／０]）は、１つの読出しアンプ（例えばＬＶ[０]）に、所定の個数だけ割当てられ、所定個数分の列幅内に、上記スタックの縁に沿って行方向に配置された全ての読出しアンプ（ＬＶ[０]〜ＬＶ[３]）が納まるように上記所定個数が設定されることを特徴とする。
【００１５】
請求項４に係る発明のデータメモリは、請求項２または３記載のデータメモリにおいて、メモリセルが磁気抵抗メモリセル(MZ)であることを特徴とする。
【００１６】
請求項５に係る発明のデータメモリは、請求項１ないし４のいずれか１項記載のデータメモリにおいて、スタック内の隣接するバンク(BK)にそれぞれ同じ行線(WL)または列線(BL)が割当てられており、スタック内で行線(WL)の平面(E1, E3, E5)が列線(BL)の平面(E0, E2, E4)と交互することを特徴とする。
【００１７】
【発明の実施の形態】
本発明で解決することのできる課題と本発明自体が以下で図面に基づいて詳しく説明される。
【００１８】
本発明は、請求項１の前文に記載された複数のバンクを有するデータメモリに関する。
【００１９】
図１は、本発明による複数のバンクを含むデータメモリの構造の第１実施例を概略示す。
【００２０】
図２は、本発明による複数のバンクを含むデータメモリの構造の第２実施例を概略示す。
【００２１】
図３は、磁気抵抗メモリセルを有するメモリの部分図である。
【００２２】
図４は、磁気抵抗メモリセルを有する複数のメモリバンクを上下に積層したスタックの一部を示す。
【００２３】
図５は、先行技術によるデータメモリの複数のバンクの配置を概略示す。
【００２４】
図面および以下の本文においてハードウェアの同様の素子の符号として大文字の同じ短い組合せがそれぞれ使用され、詳しく識別するために括弧［］内に数字が“通し番号”として後置されている。斜線／で分離された２つの数字が括弧内にある場合、第２の数字は当該素子が割当てられているバンクの番号を表す。図ではスペース上の理由から同様の素子の１シリーズのすべてに符号が付けてあるのではない。
【００２５】
図５では、複数のメモリバンクとそれぞれに割当てられた駆動装置が共通する半導体チップ上に通常の如くに先行技術に従って配置されている様子がわかる。図示された４つのメモリバンクBK[0] 〜BK[3] がそれぞれ多数のメモリセルを含み、メモリセルは行と列とのマトリクス状配置を形成し、交差箇所の近傍に付属の行線と列線とを有する。メモリセルは見易くする理由から図示されておらず、行線（ワード線）WLが太い水平線として、また列線（ビット線）BLが太い垂直線として図示されているにすぎない。
【００２６】
図示簡素化のために各バンクBK[0] 〜BK[3] が単に８つの列線BL[0] 〜BL[7] とともに図示されているだけであるが、実際には列の数はそれよりはるかに多く、大抵は数百のオーダである。各バンク内でその数をやはり数百とすることのできる行線のうちそれぞれ最初の行線WL[0] と最後の行線WL[m] だけが完全に図示されている。その間にある各バンク部分は破線で示唆してあるだけであり、寸法を著しく短縮して示してある。
【００２７】
図５に示したバンクの配線は通常の容量記憶式DRAMの配線である。各バンクBKの各列線BLは独自の読出しアンプLVに直接接続されている。さらに、各行線WLごとに各バンクBKにドライバ回路（ワード線ドライバ）WTが設けられており、このドライバ回路はアドレス指定されると（図示しない）行アドレスデコーダによって活性化電位を当該行線に印加し、この行線に割当てられた全メモリセルが書込み操作または読出し操作を実施するために状態調節される。
【００２８】
読出しのために、このように状態調節された各セルの記憶容量の電荷状態が当該列線BLを介して付属の読出しアンプLVによってデータ値として感知され再生されてセルに再書込みされる。再生されたデータ値は読出しアンプLV内でラッチされたままであり、付属する列接続点SPへと付属の列選択スイッチSSを導通化することによって、当該バンクBKに割当てられた“局所”データ線LDに接続することができる。各局所データ線LDがデータ線スイッチDSを介して“主”データ線HDに接続されており、この主データ線はメモリの全データバンクBKに共通する双方向入出力データポートE/A へと通じている。
【００２９】
バンクBKに書き込むために、メモリセルに書き込まれるべきデータ値は割当てられた局所データ線LDから当該列に割当てられた列選択スイッチSSを介して付属する読出しアンプLVに接続され、その結果、そのラッチはこのデータ値に適応する。これによりセルの電荷状態も前記データ値に合せて調整される。
【００３０】
列選択スイッチSSとデータ線スイッチDSとが電界効果トランジスタとして概略が示されており、そのソース・ドレイン間（チャネル）が切換区間を形成し、またそのゲート電極は切換区間を導通化し遮断するための制御信号を受信する。各バンクBKの列選択スイッチSSは（図示しない）列アドレスデコーダの列選択信号によって個々に制御可能であり、データ線スイッチDSは（図示しない）バンクアドレスデコーダのバンク選択信号によって個々に制御可能である。
【００３１】
バンクBKに割当てられた読出しアンプLV[0] 〜LV[7] と列選択スイッチSS[0] 〜SS[7] とが両方で当該バンクの“列駆動装置”を形成する。列駆動装置はバンクBKの行平行な縁に沿ってチップ上に配置されている。図示事例では１つのバンクの列駆動装置の全素子LV、SSがバンクの同一側に収容されているが、多くの実際的事例では素子は両側に列ごとに交互して分配されている。
【００３２】
１バンクBKの１メモリセルのアクセスは、割当てられたワード線ドライバWTによって当該ワード線WLを活性化し、引き続き各２つのスイッチ、つまり当該列選択スイッチSSと、当該バンクの局所データ線LDを主データ線HDに接続するデータ線スイッチDSとを導通することによって行われる。各書込み過程または読出し過程は、データ値に対応する信号を読出しアンプLV内で発生して呼び出すために一定の時間を必要とする。従って同一バンクのアクセスは任意の速さで連続して行うことはできない。すなわち、個々のバンクのデータ速度は信号の発生時間によって限定されている。しかしバンクは並行して動作することができ、ｋ個のバンクが設けられている場合、データポートおよび接続された処理回路内の最大許容クロック周波数によって決定された上限に至るまで、個々のバンクで可能なデータ速度のｋ倍でデータをデータポートE/A に入出力することが理論的には可能である。しかし実際には、以下で説明するように、局所データ線LDと主データ線HDとからなるデータ線網内での信号伝搬遅延時間のゆえに付加的制限がある。
【００３３】
図５からわかるように、読出しアンプLVとデータポートE/A との間の線長は２つの部分からなり、第１部分は局所データ線LDのうち列接続点SPと当該データ線スイッチDSとの間にある行方向に延びる部分であり、第２部分は主データ線HDのうちこのデータ線スイッチDSとデータポートE/A との間にある列方向に延びる部分である。バンクBKの位置に応じて、また付属する列駆動装置内の読出しアンプLVおよび列接続点SPの位置に応じて、この総線路は一層長くなりまたは一層短くなる。そのことから伝搬遅延時間差が生じ、これが相応の時間的余裕を必要とし、これがデータ速度を不可避的に低下させる。
【００３４】
行方向で局所データ線LDにわたる路長差は、主データ線HDと付属するデータ線スイッチDSの接続点とをバンク幅の中心に配置することによって、１バンクBKの両方の縁に最も近い読出しアンプLVの間の距離の最高で半分にまで減らすことができる。列方向で主データ線HDにわたる路長差は、メモリが２を超える数のバンクを含む限り、データポートE/A 用接続点を縁に最も近い列駆動装置の間の中心に配置することによって、バンク配置全体の縁に最も近い列駆動装置の間の距離の半分に低減できるにすぎない。この場合、列方向で主データ線HDにわたる最大路長差はバンク数に応じて列全長またはそれ以上である。バンクを行方向で並置するなら、事実上何ら得るところがないであろう。その場合最大路長差は確かに列方向では小さくなるであろうが、しかし行方向では一層大きくなる。
【００３５】
上記課題の解決は、図１と図２とで２つの実施例について示したように、バンクを本発明によって積重ねて配置し、また全バンクの列駆動装置を１つのブロック内にまとめることで達成される。
【００３６】
図１と図２とでは、図５に示す配置の個々の素子に機能上一致する素子にそこと同じ符号が付けてある。図１または図２に示す本発明によるデータメモリはやはり４つのバンクBK[0] 〜BK[3] を含み、バンクはそれぞれ８つの列線BL[0] 〜BL[7] と多数の行線WL[0] 〜WL[m] を備えている。しかしバンクBKは、図５のように単一の平面に列方向で並べられてそれぞれ列駆動装置を介装して配置されているのではない。むしろバンクBKは複数の平面に上下で合同に設けられており、行と平行なそれらの縁には列駆動装置に接続された列線BLの末端があり、これらの縁は共通平面に沿って延びており、この平面は一方で行方向に延び、他方で列方向に対して実質直角である。図１と図２にはバンクBK[0] 〜BK[3] のスタックが斜視図で、またスタックの高さ方向で離間させて図示されており、全バンクが少なくとも部分的には見ることができる。
【００３７】
以下では、容量記憶式DRAMを表す図１の実施形態をまず説明する。ここでは各メモリバンクBKはそれ自体、図５に関連して説明したのとまったく同じに構成されており、またそれとまったく同様に作動されるので、再度の説明は省かれる。図５と異なっているのは駆動回路およびデータ線の立体配置だけである。
【００３８】
行選択のための各バンクBKのワード線ドライバWTはすべて、列平行な縁（図面の左側）に沿って配置されており、図示事例ではそれらはすべて第１（最下）バンクBK[0] と同じ平面に、しかも４つの並置された列平行な列で、つまり第１バンクBK[0] 用のバンクスタックに最も近い第１隊列WT[0/0] 〜WT[m/0] 、次に第２バンクBK[1] 用の第２隊列WT[0/1] 〜WT[m/1] 、第３バンクBK[2] 用の第３隊列WT[0/2] 〜WT[m/2] 、そして第４バンクBK[3] 用の第４隊列WT[0/3] 〜WT[m/3] で、集積されている。
【００３９】
同様に、列アクセス用列駆動装置LV、SSは行平行な縁（図面の上側）に沿って配置されており、図示事例ではそれらはすべて第１（最下）バンクBK[0] と同じ平面に集積されており、読出しアンプLVと列選択スイッチSSとの直接に並置された４つの行平行な隊列を形成する。つまりバンクBK[0] 用に読出しアンプLV[0/0] 〜LV[7/0] とスイッチSS[0/0] 〜SS[7/0] とを有してバンクスタックに最も近い第１隊列、それに続いてバンクBK[1] 用に読出しアンプLV[0/1] 〜LV[7/1] とスイッチSS[0/1] 〜SS[7/1] とを有する第２隊列、バンクBK[2] 用に読出しアンプLV[0/2] 〜LV[7/2] とスイッチSS[0/2] 〜SS[7/2] とを有する第３隊列、そしてバンクBK[3] 用に読出しアンプLV[0/3] 〜LV[7/3] とスイッチSS[0/3] 〜SS[7/3] とを有する第４隊列。各局所データ線LDは行方向で、付属する列選択スイッチSSのすぐ横を延びており、一方で列接続点SPを介して当該バンクBKの全列選択スイッチに、他方で当該バンクに割当てられたデータ線スイッチDSを介して主データ線HDに、好ましくはそれぞれ各列駆動装置の（行方向で測定した）中心の近傍で接続されており、そこには図示事例の場合主データ線HDが延びている。
【００４０】
認められるように、この配置のおかげで、列方向でデータポートE/A とさまざまな読出しアンプLVとの間の最大路長差は、バンクスタックに最も近い局所データ線LD[0] とバンクスタックから最も離れた局所データ線LD[3] との間の列方向で測定した距離に等しいだけである。この距離は、読出しアンプLVと列選択スイッチSSとからなるユニットの列方向で測定した全長に依存し、列駆動装置もしくはバンクBKの数に依存している。この全長はバンクの列長よりもはるかに短いので、路長差に関して図５の先行技術に比べてかなりの改善が得られる。
【００４１】
その記憶内容が高速揮発性でなくしかも読出し時に破壊されないメモリセルがバンク内で使用され、メモリの絶えざるリフレッシュも、読み出しデータ値の再書込みも必要でないとき、この改善はなお強めることができる。この種のメモリの場合、複数の列線ごとに各１つの読出しアンプを割当てることができ、若干数の読出しアンプで間に合う。１つにまとめられた複数の列駆動装置の列方向で測定した全長、つまりその“列方向集積長”を減らすことが可能である。図２に示した本発明の実施例はこの可能性を利用している。
【００４２】
図２の配置が図１の配置と相違する点として、上下に積重ねられたバンクBKは非破壊読出し可能なメモリバンクであり（これは図には認めることができない）、スタックの行平行な縁でまとめられた列駆動装置は多少異なる態様に構成されている。列駆動装置は、図１の場合と同様に、スタックの最下バンクBK[0] と同じ平面でチップ上に集積されており、各列駆動装置は列数に一致した数の列選択スイッチSSを含み、各列選択スイッチは割当てられた局所データ線LDの付属する列接続点SPに接続されており、（図示しない）列アドレスデコーダによって個々に駆動可能である。しかし図１の場合とは異なり、これらのスイッチSSのそれぞれ反対側は割当てられた列線BLに直接接続されており、各バンクBKごとに単に１つの読出しアンプLVが設けられている。
【００４３】
詳細には、第１バンクBK[0] の列選択スイッチSS[0/0] 〜SS[7/0] はバンクスタックに近い行平行な隊列を形成する。次に、バンクスタックから離間するのに伴って第１バンク用局所データ線LD[0] 、第２バンクBK[1] 用列選択スイッチSS[0/1] 〜SS[7/1] の隊列等が続き、第４バンクBK[3] 用局所データ線LD[3] に至る。局所データ線LD[0] 〜LD[3] は行平行な隊列に配置される４つの読出しアンプLV[0] 〜LV[3] の割当てられた読出しアンプにそれぞれ接続されており、読出しアンプは４つのデータ線スイッチDS[0] 〜DS[3] の各１つを介して、データポートE/A に至る主データ線HDに接続されている。
【００４４】
認められるように、図２の事例においてデータポートE/A とさまざまな読出しアンプLVとの間の路長差は列方向では事実上ゼロに等しく、行方向では、図２に示すように主データ線HDの分岐がこの隊列の中心を基準に対称であるとき、読出しアンプ隊列LV[0] 〜LV[3] の長さの半分に最大で等しい。この利点を損なうことなく、特に列数が多い場合、バンクごとに複数の読出しアンプを設け、当該バンクの列群ごとに各１つ設けることもできる。各１つの読出しアンプに割当てられる列線の数は好ましくは、全バンクの読出しアンプの全てが、行長よりも長くない行方向に延びる隊列として配置できるように設計されている。読出しアンプの従来一般的な、行方向で測定した全幅はレイアウト上の理由から列間隔に最大で等しい。つまり例えばスタック内に設けられているバンクと同数の列線を各読出しアンプに割り当てる場合、読出しアンプは、従来の構造態様のものでも、すべて１隊列でバンクスタックの行平行な縁に沿って設けられている。
【００４５】
本発明の好ましい実施形態では、非破壊読出し可能なメモリバンク用に磁気抵抗メモリセルが使用される。このようなセルは磁気抵抗不揮発性RAM （いわゆるMRAM）を実現するためにそれ自体公知であり、それゆえに以下では図３に基づいてその基本構造と機能様式とを簡単に説明するだけとする。
【００４６】
図３は、２つの磁気抵抗メモリセルMZ[1] 、MZ[2] を含むだけのMRAMメモリマトリクスの小部分を斜視図で示す。各セルは３層からなり、つまり硬質磁性材料からなる上層としての硬質磁性層１１と、僅か数原子層の例えば酸化物等の絶縁材からなるごく薄い中間層としてのトンネル層１２と、軟質磁性材料からなる下層としての軟質磁性層１３とからなる。図示した両方のセルの硬質磁性層１１は共通する行線WLに接触し、軟質磁性層１３は各１つの割当てられた列線BL[1] もしくはBL[2] に接触する。マトリクスの全セルの硬質磁性層１１は矢印Ｐによって示された方向に永久磁化されている。軟質磁性層１３は選択的に矢印Ｐ方向またはＰ方向と逆方向に逆磁化することができる。
【００４７】
MRAMセルMZに記憶された情報は軟質磁性層１３の磁化方向に対して相対的な硬質磁性層１１の磁化方向によって決定されている。図３のセルMZ[1] の同一方向の矢印で示したように磁化が平行に向いている場合、トンネル層１２を介したオーム抵抗はかなり低い。セルMZ[2] の逆向きの矢印で示したように磁化が逆平行である場合、トンネル層１２を介した抵抗はかなり高い。こうして情報は各抵抗値を感知することによって読み出すことができる。
【００４８】
書き込むためには当該セルMZの行線WLおよび列線BL中に１〜２mAオーダの電流が必要となる。これらの電流の磁界の重なりは、書き込まれるべき情報によって決定されるそれらの極性に応じて軟質磁性層１３を一方または他方の方向に磁化し、これにより情報が記憶される。セルMZを読み出すために、セルに割当てられた列線とビット線との間に例えば０．５Ｖの電圧が印加され、流れる電流が測定される。
【００４９】
複数のバンク内のMRAMメモリセルの選択的駆動は行線ドライバWTと列選択スイッチSSと読出しアンプLVとの図２に示す配置によって行うことができる。行線WL用書込み電流は当該ドライバWTを介して印加することができる。列線BL用書込み電流は当該列選択スイッチSSを介して各読出しアンプLVによって、主データ線HDで受信される書き込まれるべきデータ値に応じて印加することができる。書込み動作用に必要な電流帰線と帰線スイッチは図２には示してない。
【００５０】
選択された行線WLに付属のドライバWTから第１電位が印加され、選択された列線BLに、付属する列選択スイッチSSを介して、接続された読出しアンプLVから第２電位が印加され、相応するデータ値を主データ線HDに印加するためにこの読出しアンプは流れる電流の値に応答するように構成されていることによって、MRAM読出し電圧の電位差は生成することができる。
【００５１】
図１と図２とに示すバンクスタックではメモリバンクが自立的ユニットであり、すなわち各バンクはメモリセルを選択するために独自の行線と列線とを含む。つまりこの場合、バンク数をｋとすると、選択線用に２ｋの金属化平面が必要となる。しかしスタックは、隣接するバンクが交互に行線と列線を共有するように構成することができる。その場合、金属化平面の所要数が少なくなる。MRAMメモリバンクで特別簡単に実現することのできるこのような構造が図４に示してある。
【００５２】
図４は、５つのMRAMメモリバンクBK[0] 〜BK[4] のスタックの小さな一部を斜視図で示す。図３に示されかつこの図に基づいて説明されたように各メモリバンクはMRAMセルMZのマトリクスを含む。図４に示した一部は各バンクのそれぞれ１つのMRAMセルMZを示しているにすぎない。
【００５３】
図４のスタックの最下の第１バンクBK[0] はこのバンクのセルの下方で第１金属化平面E0に独自の列線BLを有する。第１バンクBK[0] のセルを介して第２金属化平面E1を延びる行線WLはこのバンクBK[0] も第２バンクBK[1] も担当し、これらの行線に第２バンクBK[1] の行が設けられている。
【００５４】
第２バンクBK[1] の行を介して第３金属化平面E2を延びる列線BLは、このバンクBK[1] も第３バンクBK[2] も担当し、これらの列線に第３バンクBK[2] の行が設けられている。第３バンクBK[2] のセルを介して第４金属化平面E3を延びる行線WLは、このバンクBK[2] も第４バンクBK[3] も担当し、これらの行線に第４バンクBK[3] のセルが設けられている。
【００５５】
第４バンクBK[3] のセルを介して第５金属化平面E4を延びる列線BLは、このバンクBK[3] も第５バンクBK[4] も担当し、これらの列線に第５バンクBK[4] の行が設けられている。第５バンクBK[4] の行を介して第６金属化平面E5を延びる行線WLはこのバンクBK[4] のみを担当する。
【００５６】
以上のように、スタック内の隣接するバンク(BK)にそれぞれ同じ行線(WL)または列線(BL)が割当てられており、スタック内で行線(WL)の金属化平面(E1, E3, E5)が列線(BL)の金属化平面(E0, E2, E4)と交互する。
【００５７】
見てわかるように、選択線（列線と行線）の図４に示す構造のスタックでは、バンク数をｋとするとｋ＋１の金属化平面が必要であるにすぎない。これは、図１と図２とに示す事例に比べて大きな節約を意味し、従って積重ねたメモリバンクの製造コストの著しい低減を意味する。但し、直接に隣接するバンクを完全に分離して独自に作動させることはもはやできないことを甘受しなければならない。しかし駆動系列の巧みな構成によって、本発明で達成可能なデータ速度の改善を完全に利用するのに十分な数の並列アクセスを行うことができる。
【００５８】
本発明は当然に、図１〜図４に示した上記実施形態に限定されてはおらず、これらの実施形態は実施例にすぎない。本発明思想の枠内で変更態様やその他のバリエーションも可能である。希望する場合にはバンクBKだけでなくその駆動回路または素子（特に読出しアンプLV、列選択スイッチSS、そしてまた局所データ線LDとデータ線スイッチDS）もスタックに含めて、データ線網の列方向で路長差をなお一層減らすことができる。非破壊読出し可能なメモリとして図３と図４とに基づいて説明したMRAMバンクの代わりに、他のスタティックRAM においても本発明を有利に応用することができる。
【００５９】
【発明の効果】
請求項１に係る発明のデータメモリは、複数のバンク（ＢＫ）を有するデータメモリであって、各バンク（ＢＫ）が多数のメモリセルを含み、メモリセルが、行線（ＷＬ）が割当てられた行と、列線（ＢＬ）が割当てられた列とのマトリクス状配置を形成し、各バンク（ＢＫ）の行線（ＷＬ）が選択的に活性化可能であり、各バンク（ＢＫ）の列線（ＢＬ）の末端に当該バンクに割当てられた列駆動装置（ＬＶ，ＳＳ）が接続されており、このこの列駆動装置は、各列線（ＢＬ）ごとに選択的に閉路可能な列選択スイッチ（ＳＳ）を含み、列選択スイッチ（ＳＳ）が閉路状態のとき、上記列線（ＢＬ）に書き込まれるべきデータ値をデータ線網（ＨＤ，ＬＤ）の割当てられた列接続点（ＳＰ）から伝送し、上記列線（ＢＬ）から読み出されたデータ値を上記列接続点（ＳＰ）に伝送するものにおいて、複数のバンク（ＢＫ）がスタックとして立体的に上下に配置されており、各バンク（ＢＫ）にそれぞれ割当てられた列駆動装置（ＬＶ，ＳＳ）は、列線（ＢＬ）の末端に近い方から遠い方に向かって、最下層のバンク（ＢＫ）の列駆動装置（ＬＶ，ＳＳ）から順に最上層のバンク（ＢＫ）の列駆動装置（ＬＶ，ＳＳ）まで、複数のバンク（ＢＫ）のうちのひとつが形成される平面と同じ平面上に集積されている。
【００６０】
請求項２に係る発明のデータメモリは、請求項１記載のデータメモリにおいて、メモリセルが非破壊読出し可能なメモリセルであり、各バンク（例えばBK[0] ）でそれぞれ複数の列線（例えばBL[0/0] 〜BL[7/0] ）が上記列駆動装置(LV, SS)に含まれる共通する読出しアンプ（例えばLV[0] ）に割当てられており、各列線と割当てられた読出しアンプとの間に各１つの列選択スイッチ（例えばSS[0/0] 〜SS[7/0] ）が介装されている。
【００６１】
請求項３に係る発明のデータメモリは、請求項２記載のデータメモリにおいて、列線（例えばＢＬ[０／０]〜ＢＬ[７／０]）は、１つの読出しアンプ（例えばＬＶ[０]）に、所定の個数だけ割当てられ、所定個数分の列幅内に、上記スタックの縁に沿って行方向に配置された全ての読出しアンプ（ＬＶ[０]〜ＬＶ[３]）が納まるように上記所定個数が設定される。
【００６２】
請求項４に係る発明のデータメモリは、請求項２または３記載のデータメモリにおいて、メモリセルが磁気抵抗メモリセル(MZ)である。
【００６３】
請求項５に係る発明のデータメモリは、請求項１ないし４のいずれか１項記載のデータメモリにおいて、スタック内の隣接するバンク(BK)にそれぞれ同じ行線(WL)または列線(BL)が割当てられており、スタック内で行線(WL)の平面(E1, E3,
E5)が列線(BL)の平面(E0, E2, E4)と交互する。
【００６４】
上記請求項１ないし５のそれぞれに係る発明によって、メモリバンクと列駆動装置とを配置することによって、多くのメモリバンクを使用する場合でも、最大に甘受しなければならない路長差はデータ線網を介して、１バンクの行長の半分を殆ど超えない程度に低減することができる。データポートと最も離れた列接続点との間の絶対的路長も減少する。書込み動作または読出し動作中のデータ速度も、書込み動作と読出し動作との間の切替も、こうして促進することができる。
【図面の簡単な説明】
【図１】本発明による複数のバンクを含むデータメモリの構造の第１実施例を概略示す回路ブロック図である。
【図２】本発明による複数のバンクを含むデータメモリの構造の第２実施例を概略示す回路ブロック図である。
【図３】磁気抵抗メモリセルを有するメモリの部分斜視図である。
【図４】磁気抵抗メモリセルを有する複数のメモリバンクを上下に積層したスタックの一部を示す斜視図である。
【図５】先行技術によるデータメモリの複数のバンクの配置を概略示す回路ブロック図である。
【符号の説明】
１１      硬質磁性層
１２      トンネル層
１３      軟質磁性層
BK        バンク
BL        列線
DL        データ線スイッチ
E0〜E5    金属化平面（平面）
E/A       データポート
HD        主データ線
LD        局所データ線
LV        読出しアンプ
MZ        磁気抵抗メモリセル
SP        LDの列接続点
SS        列選択スイッチ
WL        行線
WT        行線ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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