(57)【特許請求の範囲】
【請求項１】
複数の入力回線および出力回線に接続され、各入力回線から入力された可変長パケットを各々のヘッダ情報で特定される出力回線へ出力するパケットスイッチにおいて、
上記入出力回線と対応した複数の入出力ポートを有し、各入力ポートから入力された固定長のセルをセルヘッダに含まれるルーティング情報によって特定される出力ポートに出力するスイッチ部と、
上記入力ポート毎に設けられ、それぞれ上記入力回線から受信した可変長パケットを固定長のセルに変換して上記入力ポートに供給する複数の入力回線インターフェイスと、
上記出力ポート毎に設けられ、それぞれ上記出力ポートからの出力セルを受信して元の可変長パケットを復元し、前記出力回線の１つに送出する複数の出力回線インターフェイスとを有し、
上記各入力回線インターフェイスが、上記可変長パケットから変換されたセルを出力回線毎に優先度別にキューイングし、蓄積セルを優先度に応じて選択的に各々の入力ポートに送出するための制御手段を備え、
上記各出力回線インターフェイスが、上記出力ポートから受信した各出力セルからセルヘッダを除去するための手段と、出力バッファメモリと、上記セルヘッダの除去によって得られたデータブロックを上記セルヘッダに含まれる識別情報に従って、上記バッファメモリに入力回線毎に優先度別にキューイングし、可変長パケットの最後のデータブロックが到着したキューから可変長パケットを読み出して、出力回線に送出するメモリ制御部と、上記バッファメモリ内での蓄積セル量を監視して、セルの輻輳状態を示す輻輳状態通知を発生する監視手段とを有し、
上記各入力回線インターフェイスの制御手段が、上記輻輳状態通知でセルの供給を停止指示された出力回線に関して、優先度に応じてセル送出を抑制することを特徴とするパケットスイッチ。
【請求項２】
複数の入力回線および出力回線に接続され、各入力回線から入力された可変長パケットを各々のヘッダ情報で特定される出力回線へ出力するパケットスイッチにおいて、
上記入出力回線と対応した複数の入出力ポートを有し、各入力ポートから入力された固定長のセルをセルヘッダに含まれるルーティング情報によって特定される出力ポートに出力するスイッチ部と、
上記入力ポート毎に設けられ、それぞれ上記入力回線から受信した可変長パケットを固定長のセルに変換して上記入力ポートに供給する複数の入力回線インターフェイスと、
上記出力ポート毎に設けられ、それぞれ上記出力ポートからの出力セルを受信して元の可変長パケットを復元し、前記出力回線の１つに送出する複数の出力回線インターフェイスとを有し、
上記各入力回線インターフェイスが、上記可変長パケットから変換されたセルを出力回線毎に優先度別にキューイングし、蓄積セルを優先度に応じて選択的に各々の入力ポートに送出するための制御手段を備え、
上記各出力回線インターフェイスが、上記出力ポートから受信した各出力セルからセルヘッダを除去するための手段と、出力バッファメモリと、上記セルヘッダの除去によって得られたデータブロックを上記セルヘッダに含まれる識別情報に従って、上記バッファメモリに入力回線毎に優先度別にキューイングし、可変長パケットの最後のデータブロックが到着したキューから可変長パケットを読み出して、出力回線に送出するメモリ制御部とを有し、
上記スイッチ部が、スイッチ内での上記出力回線毎のセルの輻輳状態を検出し、上記各入力回線インターフェイスに通知するための手段を有し、上記各入力回線インターフェイスの制御手段が、上記輻輳状態通知でセルの供給を停止指示された出力回線に関して、優先度に応じてセル送出を抑制することを特徴とするパケットスイッチ。
【請求項３】
前記スイッチ部が、前記各入力ポートからの入力セルを出力回線対応にキューイングするためのバッファメモリと、上記バッファメモリ内での各出力回線対応の蓄積セル量を監視して、出力回線毎のセルの輻輳状態を示す輻輳状態通知を発生する監視手段とを有し、
前記各入力回線インターフェイスの制御手段が、上記輻輳状態通知でセルの供給を停止指示された出力回線に関して、優先度に応じてセル送出を抑制することを特徴とする請求項２に記載のパケットスイッチ。
【請求項４】
前記各出力回線インターフェイスから前記輻輳状態通知を受信し、一括して前記各入力回線インターフェイスに通知するための手段を備えたことを特徴とする請求項１に記載のパケットスイッチ。
【請求項５】
複数の入力回線および出力回線に接続され、各入力回線から入力された可変長パケットを各々のヘッダ情報で特定される出力回線へ出力するパケットスイッチにおいて、
上記入出力回線と対応した複数の入出力ポートを有し、各入力ポートから入力された固定長のセルをセルヘッダに含まれるルーティング情報によって特定される出力ポートに出力するスイッチ部と、
上記入力ポート毎に設けられ、それぞれ上記入力回線から受信した可変長パケットを固定長のセルに変換して上記入力ポートに供給する複数の入力回線インターフェイスと、
上記出力ポート毎に設けられ、それぞれ上記出力ポートからの出力セルを受信して元の可変長パケットを復元し、前記出力回線の１つに送出する複数の出力回線インターフェイスとを有し、
上記各入力回線インターフェイスが、上記可変長パケットから変換されたセルを出力回線毎に優先度別にキューイングし、蓄積セルを優先度に応じて選択的に各々の入力ポートに送出するための制御手段を備え、
上記各出力回線インターフェイスが、上記出力ポートから受信した各出力セルからセルヘッダを除去するための手段と、出力バッファメモリと、上記セルヘッダの除去によって得られたデータブロックを上記セルヘッダに含まれる識別情報に従って、上記バッファメモリに入力回線毎に優先度別にキューイングし、可変長パケットの最後のデータブロックが到着したキューから可変長パケットを読み出して、出力回線に送出するメモリ制御部と、上記バッファメモリ内での蓄積セル量を監視する監視手段とを有し、
上記スイッチ部が、上記各出力回線インターフェイスで監視された蓄積セル量を収集し、出力回線毎の輻輳状態を示す情報に変換して上記各入力回線インターフェイスに通知するための手段を有し、
上記各入力回線インターフェイスの制御手段が、上記輻輳状態通知でセルの供給を停止指示された出力回線に関して、優先度に応じてセル送出を抑制することを特徴とするパケットスイッチ。
【請求項６】
前記セルの輻輳状態通知が、出力回線毎の輻輳の程度を示す情報を含み、前記各入力回線インターフェイスの制御手段が、上記輻輳程度に応じて、セル送出を抑制すべきセルキューを決定することを特徴とする請求項１〜請求項５の何れかに記載のパケットスイッチ。
【請求項７】
前記セル優先度が、前記可変長パケットのヘッダ部に含まれるサービスクラス情報に基いて決定されることを特徴とする請求項１〜請求項６何れかに記載のパケットスイッチ。
【請求項８】
可変長パケットが送受信される第１の入力回線群および出力回線群と、可変長パケットを分割して得られる固定長データブロックとセルヘッダとからなる固定長のセルが送受信される第２の入力回線群および出力回線群とを収容するパケットスイッチにおいて、
複数の入出力ポートを有し、各入力ポートから入力された固定長のセルをセルヘッダに含まれるルーティング情報によって特定される出力ポートに出力するスイッチ部と、
上記第１の入力回線群から受信した可変長パケットを固定長の内部セルに変換して上記入力ポートに供給するための複数の第１の入力回線インターフェイスと、
上記第２の入力回線群から受信した固定長のセルをヘッダ変換し、内部セルに変換して上記入力ポートに供給するための複数の第２の入力回線インターフェイスと、
上記出力ポートから出力された内部セルを受信して元の可変長パケットを復元し、上記第１の出力回線群に送出するための複数の第１の出力回線インターフェイスと、
上記出力ポートから出力された内部セルを受信し、セルヘッダの一部を除去して上記第２の出力回線群に送出するための複数の第２の出力回線インターフェイスとからなり、
上記第１、第２の各入力回線インターフェイスが、内部セルを出力回線毎に優先度別にキューイングし、蓄積セルを優先度に応じて選択的に各々の入力ポートに送出するための制御手段を備え、
上記第１の出力回線インターフェイスが、上記出力ポートから出力された各内部セルからセルヘッダを除去するための手段と、出力バッファメモリと、上記セルヘッダの除去によって得られたデータブロックを上記セルヘッダに含まれる識別情報に従って、上記バッファメモリに入力回線毎に優先度別にキューイングし、可変長パケットの最後のデータブロックが到着したキューから可変長パケットを読み出して、出力回線に送出するメモリ制御部とを備えたことを特徴とするパケットスイッチ。
【請求項９】
請求項８に記載のパケットスイッチにおいて、該パケットスイッチ内での前記出力回線毎のセルの輻輳状態を検出し、前記第１、第２の各入力回線インターフェイスに通知するための手段を有し、前記各制御手段が、上記輻輳状態通知でセルの供給を停止指示された出力回線に関して、優先度に応じてセル送出を抑制することを特徴とするパケットスイッチ。
【請求項１０】
前記スイッチ部が、前記各入力ポートからの入力セルを出力回線対応にキューイングするためのバッファメモリと、上記バッファメモリ内での各出力回線対応の蓄積セル量を監視して、出力回線毎のセルの輻輳状態を示す輻輳状態通知を発生する監視手段とを有し、
前記第１、第２の各入力回線インターフェイスにおける制御手段が、上記輻輳状態通知でセルの供給を停止指示された出力回線に関して、優先度に応じてセルの送出を抑制することを特徴とする請求項８に記載のパケットスイッチ。
【請求項１１】
前記第１の各出力回線インターフェイスが、前記バッファメモリ内での蓄積セル量を監視して、セルの輻輳状態を示す輻輳状態通知を発生する監視手段とを有し、
前記第１、第２の各入力回線インターフェイスにおける前記制御手段が、上記輻輳状態通知でセルの供給を停止指示された出力回線に関して、優先度に応じてセル送出を抑制することを特徴とする請求項８に記載のパケットスイッチ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パケットスイッチに関し、更に詳しくは、例えばＩＰ(Internet Protocol)パケットに代表される可変長パケットの通信ネットワークに適用されるパケットスイッチに関する。
【０００２】
【従来の技術】
近年、注目されているインターネットのプロトコル（以下、ＩＰと言う）では、ＩＰデータグラムと呼ばれるパケット（以下、ＩＰパケットと言う）を転送単位としてメッセージ転送が行われている。従来のＩＰ網では、網内に配置されたルータ等のノード装置が、受信パケットについて、受信順にそれぞれの宛先アドレスに応じた経路選択を行って隣接ノード装置への転送を行っており、メッセージ転送に関しては、遅延時間などの通信性能を保証することなく宛先端末まで可能な限り転送を行うｂｅｓｔ  ｅｆｆｏｒｔ網となっている。
ＩＰ網内の各ノードでは、入力回線からの受信パケットについて、各入力回線インターフェイスでＩＰヘッダを解析し、ＩＰヘッダ中に含まれるルーティング情報に従って該パケットを転送すべき出力回線インターフェイスを判別し、スイッチ部を介して、上記各受信パケットをそれぞれの宛先と対応した出力回線インターフェイスに順次に中継する構成となっている。
【０００３】
ＩＰパケットを高速度で転送するノード装置として、例えば、“A 50-Gb/s IP Router”（Craig Partridge他著、IEEE/ACM TRANSACTIONS ON NETWORKING, Vol.6, No.3, June 1998）の論文には、それそれ複数のネットワーク・インターフェイスをサポートする複数の回線カード（ボード）と、ルーティングテーブルを備えた転送エンジン（Forwarding Engine）カードとを、例えばクロスバー・スイッチに代表されるポイント・ツー・ポイント型のスイッチで結合し、各回線カードが受信パケットのヘッダ部を含むデータブロックを上記転送エンジンに送信し、転送エンジンで更新処理された新たなヘッダ情報を含むデータブロックがパケット入力側の回線カードに返送され、入力側の各回線カードが、上記新たなヘッダ情報を含むデータブロックとパケット残部とを出力側回線カードに転送するようにした構成のルータ装置が提案されている。
【０００４】
上記論文には、入力側の各回線カードが、パケットを６４バイト単位の連鎖されたページ（データブロック）に解体して送出すること、出力側の各回線カードが、これらのページをパケットを表すリンクド・リストに組立て、組立てたパケットをＱｏＳプロセッサに渡し、ＱｏＳプロセッサが、パケット長、宛先、および転送エンジンが指定したフロー識別子に基いて上記パケットを送信キュー内の適当な位置に置くこと、輻輳時にはキューイングすることなくパケットが廃棄されることを開示している。
【０００５】
【発明が解決しようとする課題】
インターネットの普及に伴って、通常の計算機が扱うデータ系の通信サービス以外に、音声や動画に代表されるリアルタイム系通信サービスのサポート要求が高まってきたが、リアルタイム系の通信サービスをサポートするためには、各ノードでの受信パケットの中継遅延時間をできるだけ短縮する必要がある。
然るに、従来のノード装置では、各入力回線インターフェイスからスイッチ部あるいは出力回線インターフェイスへのデータ転送が可変長のＩＰパケット単位で行われているため、１つの出力回線インターフェイス宛にパケットデータの転送が開始されると、１パケット分のデータ転送が完了しない限り、同一出力回線インターフェイスに対して他のＩＰパケットを転送することができない。これと同様に、各入力回線インターフェイスでは、１つのＩＰパケットについてデータ転送を開始すると、そのパケットの全てのデータ転送が完了しない限り、転送の対象を他のＩＰパケットに切り替えることはできない。
【０００６】
このため、従来のノード装置では、遅延時間をあまり問題にしないデータ系通信サービスのＩＰパケットが１つの出力回線インターフェイスに転送されている間は、同一の出力回線インターフェイスに転送すべき他のＩＰパケットは、仮にそれがリアルタイム系通信サービスのパケットであっても、先行するＩＰパケットの転送が完了するまで待機させざるを得ず、特にパケット長の大きいデータ系ＩＰパケットが転送中は、後続パケットに大きな中継遅延が発生するという問題がある。
【０００７】
また、上記ＩＥＥＥの文献では、入力側の回線カードが、パケットを６４バイトのページに分解してスイッチに出力しているが、入力側の回線カードは、各パケットの送信に先立って、スイッチ・アロケータを介して出力側回線カードと折衝し、出力側カードがパケットの受信を了承した場合に送信を開始しているため、１つのパケットについてページデータの送信が開始されると、これが途中で中断されることはなく、結果的には、スイッチがパケット単位でデータを中継している。また、上記文献では、出力側の回線カードにおいて、出力キューが輻輳した時、ＱｏＳプロセッサによってパケット廃棄が行われており、輻輳を回避するための制御に問題がある。
【０００８】
本発明の目的は、可変長パケットを優先度に応じて転送制御できるノード装置およびパケットスイッチを提供することにある。
本発明の他の目的は、異なるサービスクラスの可変長パケットを受信し、特にリアルタイム性の要求されるサービスクラスの受信パケットについては、優先的に転送制御することによって中継遅延時間を短縮可能にしたノード装置およびパケットスイッチを提供することにある。
本発明の更に他の目的は、高い優先度を有する可変長パケットをそれに先行する低い優先度の可変長パケットを追い越して目的の出力回線に送出する機能を備えたノード装置およびパケットスイッチを提供することにある。
本発明の更に他の目的は、簡易なＱｏＳ（Quality of service）機能を実現できるノード装置およびパケットスイッチを提供することにある。
本発明の更に他の目的は、輻輳によるパケット廃棄を回避し、且つ、優先度の高いパケットについては短い遅延時間で出力回線に中継可能なノード装置およびパケットスイッチを提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明のノード装置およびパケットスイッチは、入力回線から受信した可変長パケットを各入力回線インターフェイスで固定長のセルに変換し、スイッチ部においてセル単位でスイッチングし、上記スイッチ部からの出力セルを各出力回線インターフェイスで元の可変長パケットに変換して出力回線に送出するように構成され、上記各入力回線インターフェイスが、上記可変長パケットから変換された固定長のセルを出力回線毎に優先度別にキューイングし、各キューの蓄積セルを優先度に応じて選択的に出力するための制御手段を備えたことを特徴とする。
【００１０】
上記本発明の構成によれば、例えば、パケットスイッチ内で輻輳が発生した時、輻輳状態を各入力インターフェイスに通知し、上記制御手段で輻輳方路への未送信セルの送出を各セルキューの優先度に応じて選択的に抑制することによって、輻輳状態が深刻化するのを回避できる。また、例えば、音声パケットのようにリアルタイム性を要求されるサービスクラスのパケットについては、セルに高い優先度を与えることによって、輻輳に起因する遅延時間の大幅な増加を招くことなく、出力回線側に転送することが可能となる。
尚、上記輻輳状態の通知は、例えば、スイッチ部において各出力回線毎のセルキューを監視することによって、または、各出力回線インターフェイスでパケット組立て用のバッファを監視することによって、出力回線毎または出力回線／優先度別の輻輳状態情報を生成し、これを各入力回線インターフェイスに所定周期で通知すればよい。
【００１１】
【発明の実施の形態】
以下、本発明の幾つかの実施例を図面を参照して説明する。ここでは、交換対象となる可変長パケットがＩＰパケットの場合について説明するが、本発明は上記ＩＰ以外の他のプロトコルのパケットに対しても適用可能である。
【００１２】
図１は、本発明によるパケットスイッチの第1の実施例を示す。
パケットスイッチは、入力回線ＩＮ（ＩＮ―１〜ＩＮ―ｎ）に接続され、各入力回線から受信したＩＰパケットを固定長のセルに変換してスイッチ入力ポートＬＩ（ＬＩ−１〜ＬＩ―ｎ）に出力する複数の入力回線インターフェイス１（１−１〜１―ｎ ）と、複数の入力ポートＬＩ−１〜ＬＩ―ｎと複数の出力ポートＬＯ−１〜ＬＯ―ｎとを有し、上記各入力ポートからの入力セルをそれぞれのセルヘッダに含まれるルーティング情報で特定される何れかの出力ポートに転送するスイッチ部３と、上記スイッチの出力ポート毎に設けられ、各出力ポートから受信したセルから元のＩＰパケットを復元して、出力回線ＯＵＴ（ＯＵＴ−１〜ＯＵＴ−ｎ）に送出する複数の出力回線インターフェイス２（２−１〜２―ｎ ）と、上記スイッチ部３における輻輳状態を各入力回線インターフェイス１に通知する輻輳通知部４と、上記複数の入力回線インターフェイス１と結合され、各入力回線から入力されるＩＰパケットのルーティング情報を管理するルーティング管理部５とから構成される。
【００１３】
本発明の特徴は、上記パケットスイッチにおいて、特定の出力ポートに向かう複数のパケットが複数の入力回線から時間的に重なって入力され、スイッチ部内で上記特定出力ポートに向かうセルの蓄積量が所定の閾値を越えた場合、輻輳通知部４から信号線１９を介して各入力回線インターフェイスに与える輻輳状態通知に応答して、上記特定出力ポートに向かうセルを送出中の入力回線インターフェイスが、セル優先度に応じて選択的にセル送出を抑制する点にある。
【００１４】
輻輳制御は、例えば、スイッチ部３内で各出力ポート対応に形成されるセルキューに複数段階の閾値を設定しておき、特定出力ポートの蓄積セル量が第1閾値Ｔｈ１に達した時点で、上記特定ポートに向かう低優先度セルの入力を抑制し、第2閾値Ｔｈ２に達した時点で、上記特定ポートに向かう高優先度セルの入力も抑制し、スイッチ部へのセルの供給抑制によって上記特定出力ポートでのセルの蓄積量が減少するに従って、優先度順にセル入力を解禁するようにすればよい。また、上記スイッチ部内で出力ポート毎に優先度別に複数のセルキューを形成する場合は、例えば、各キュー毎に個別の閾値を設定しておき、蓄積セル量が閾値を超えて輻輳状態となったキューに関して、セル入力を抑制すればよい。
尚、本明細書で言う輻輳状態は、蓄積セル量が所定の閾値を超えたか否かの状態を指しており、必ずしもセル廃棄状態に陥ったことを意味するものではない。
【００１５】
上記パケットスイッチにおいて、例えば、図１に示すように、入力回線ＩＮ―１から入力された出力優先順位の高い音声系サービスクラスのパケットＩＰ１と、入力回線ＩＮ―ｎから入力された出力優先順位の低いデータ系のサービスクラスのパケットＩＰ２とが同一の出力回線ＯＵＴ−２（または、出力ポートＬＯ−２）に向かう場合、これらのパケットは、それぞれの入力回線インターフェイス１−１、１−ｎでＡＴＭセルに変換され、入力ポートＬＩ−１、ＬＩ−ｎからスイッチ部３に入力されて、出力ポート対応のセルキューに一時的に蓄積される。上記スイッチ部のセルキューからのセルの読み出しは、出力ポートＬＯ−１〜ＬＯ−ｎを循環的に走査して各読出しサイクルで１つの出力ポートへ１セルずつ順次に出力するように繰り返されるため、複数の入力ポートからセルが供給される上記出力ポートＬＯ−２対応のセルキューでは、セルの蓄積量が次第に増加する。
【００１６】
本実施例では、スイッチ３内に形成された各セルキューにおける蓄積セル量を監視し、その状態を輻輳通知部４および信号線１９を介して各入力インターフェイス１に通知し、上記出力ポートＬＯ−２と対応したセルキューで蓄積セル量が第1の閾値に達した時（或いは第１閾値を超えた時）、この出力ポートに向かうセルを出力中の入力回線インターフェイス１−１、１−ｎが、スイッチ部３へのセルの供給を抑制するようにしている。セルの抑制は、各セルが搬送するパケットの優先度に応じて制御される。図示した例では、優先順位の低いパケットＩＰ２のセルを出力中の入力回線インターフェイス１−ｎがセルの出力を停止し、高い優先順位をもつパケットＩＰ１のセルを出力中の入力回線インターフェイス１−１は、そのままセルの出力を継続する。入力回線インターフェイス１−ｎがスイッチ部へのセルの供給を抑制することによって、出力ポートＬＯ−２と対応した出力キューでは入出力セル量がバランスまたは改善され、セル廃棄に陥るような蓄積セル量の増加が回避される。
【００１７】
本実施例によれば、各入力回線インターフェイスが受信パケットをセル単位でスイッチ部に出力し、スイッチ部がセル単位でパケットを転送するようにしているため、パケットＩＰ２についてセルの出力動作を開始した入力回線インターフェイス１−ｎに対して、輻輳通知部からの輻輳状態通知に応じてセルの出力を中断させ、状態が回復する迄、送信中パケットの残部ＩＰ２−２をバッファリングさせることができる。この状態で、入力回線ＩＮ−ｎから優先順位の高い音声系サービスのパケットＩＰ３が入力された場合、入力回線インターフェイス１−ｎが、先行する低優先順位のパケットの一部ＩＰ２−２を残したたまま、新たに到着したパケットＩＰ３についてセルの送出動作を開始し、結果的に、後着の優先パケットＩＰ３が先行する非優先パケットＩＰ２を追い越すようにセルの転送を制御できる。
【００１８】
出力ポートＬＯ−２に接続された出力回線インターフェイス２−２は、スイッチ部３から受信したセルをパケット別にキューイングし、先頭セルから最終セルまで揃ったものから順にパケットを復元して送出動作するため、出力回線ＯＵＴ−２にはＩＰ１、ＩＰ３、ＩＰ２の順で出力パケットが現れる。尚、ここでは、後着パケットＩＰ３が先行パケットＩＰ２と同一の出力回線に向かう場合について説明したが、後着パケットＩＰ３と先行パケットＩＰ２とが別々の出力回線に向かう場合でも同様であり、優先順位の高いサービスクラスについて輻輳時の遅延を最小限に抑えたパケット転送が可能となる。
【００１９】
図２は、図１における入力回線インターフェイス１−１の１実施例を示すブロック構成図である。
入力回線インターフェイス１−１は、入力回線ＩＮ―１から受信したパケット（ＩＰパケット）１を一時的に記憶するためのバッファメモリ１２と、各パケットのヘッダ情報と対応したセルヘッダ情報を記憶したルーティングテーブル１３と、上記バッファメモリ１２から読み出されたパケットを固定長の複数のデータブロックに分割し、各データブロックに上記ルーティングテーブル１３から読み出されたセルヘッダ情報を付加して内部ＡＴＭセルに変換するセル化回路１４と、上記セル化回路１４でセル化されたセルを出力回線別にサービスクラス毎にキューイングする入力バッファメモリ１５と、上記入力バッファメモリ１５へのセルの書込みと読出しを制御するメモリ制御部１６とからなる。
【００２０】
入力回線ＩＮ−１からバッファメモリ１２に入力される可変長のＩＰパケットは、図３に示すように、データフィールド７１とＩＰヘッダ７２とからなり、セル化回路１２は、入力パケットを４８バイトあるいは６４バイトの固定長の複数のデータブロック８１−１〜８１−ｋに分割し、それぞれのブロックにセルヘッダ８２を付加することによって、内部ＡＴＭセルＣＥＬＬ−１〜ＣＥＬＬ−ｎに変換する。
【００２１】
ＩＰヘッダ７２は、例えば、図４（ａ）に示すように、６オクテッド（２４バイト）のヘッダ長を有し、サービスタイプＴＯＳ（Type of Service）、ＩＰパケットの全長、発信元アドレス、宛先アドレス等の情報を含んでいる。
また、本実施例で各データブロック８１に付されるセルヘッダは、例えば、図４（ｂ）に示すように、出力回線番号と、入力回線番号と、サービスクラスと、セルがパケット（またはメッセージ）の先頭セル、最終セル、その他のセルの何れかを示すセルタイプとを含んでいる。 尚、ＩＰパケットのセル化には、ＩＴＵ−ＴやＡＴＭ  Ｆｏｒｕｍ等で標準化されている方法（ＡＡＬ５等）を適用してもよい。
【００２２】
図２に示した入力回線インターフェイス１−１は、入力回線ＩＮ−１から受信したＩＰパケットをバッファメモリ１２に蓄積すると共に、ＩＰパケットのヘッダ部７２に含まれる宛先アドレス、あるいは宛先アドレスと発信元アドレスとを組み合わせた値を検索キーとしてルーティングテーブル１３をアクセスし、上記検索キーに対応して予めルーティング管理部５によって上記テーブルに記憶してあるセルヘッダ情報を読み出す。セルヘッダ８２を構成する制御情報のうち、入力回線番号は、各入力回線インターフェイス毎に固有の値であり、サービスクラスは、バッファメモリからＩＰヘッダを読み出したとき、ＩＰヘッダのＴＯＳフィールドで指定され、先頭セル／最終セル／その他を区別するセルタイプは、上記ＩＰヘッダに含まれるパケット長に基づいてセル化回路自身で決定できるため、上記ルーティングテーブル１３から与えるべき最低限の制御情報は出力回線番号となる。
【００２３】
セル化回路１４は、ルーティングテーブル１３から出力回線番号の供給を受けると、バッファメモリ１２からＩＰヘッダを含むパケット先頭のデータブロックを読出し、図４（ｂ）に示したセルヘッダ８２を生成した後、上記データブロックをペイロード部に含む先頭セルを形成する。上記セル化回路１４は、ＩＰヘッダから抽出したパケット長に基づいて、残りのパケットサイズを管理しながら第2セル以降のデータブロックを次々と読出し、最終のデータブロックでは、不足するデータ長をパディングにより補って固定長のデータブロックとし、上記各データブロック毎にセルヘッダを付加することによって次々とＡＴＭセルに変換する。また、上記セル化回路１４から出力されたＡＴＭセルは、メモリ制御部１６によって入力バッファメモリ１５に書き込まれる。上記メモリ制御部１６は、バッファメモリ１５内に、ＡＴＭセルヘッダの出力回線番号とサービスクラスとに応じて複数のセルキューを形成し、各セルをそれと対応する何れかのセルキューに順次に登録する。
【００２４】
図２に示した例では、出力回線番号と対応して論理的な複数のバッファ領域１５０−１〜１５０−ｍを形成し、各バッファ領域毎に優先クラスと非優先クラスの２クラスに分けてセルキューQ１、Ｑ２を形成している。但し、優先度によるクラス分けは３クラス以上であってもよい。また、バッファメモリ１５内において、バッファ領域を複数の出力回線で共用し、各セルキューが他のセルキューと空きエリアを共用する共通バッファ構造を採用すれば、メモリ容量を有効に利用して複数のセルキューを形成できる。
【００２５】
メモリ制御部１６は、セル化回路１４から出力されたセルをバッファメモリ１５に書込み動作する一方で、入力ポートＬＩ−１〜ＬＩ−ｎを走査して周期的に与えられる各読出しサイクルにおいて、優先クラスのセルキューＱ１に未送信セルがある間はそれを順次に読出し、優先クラスの全てのセルキューＱ１が空の場合に非優先クラスのセルキューＱ２からセルの読出しを行う形式でセルの読出しを行う。上記メモリ制御部１６は、信号線１９を介して輻輳通知部４から輻輳状態通知を受信しており、輻輳通知が何れかの出力回線ＯＵＴ−ｉ（または出力ポートＬＯ−ｉ）で輻輳状態となったことを示した場合、輻輳通知内容に従って上記出力回線に対するセルの送出を抑制する。
【００２６】
上記輻輳通知は、出力回線毎に複数の表示ビットを割り当てたビットマップ形式とすることができる。例えば、各出力回線毎にそれぞれ優先度と対応した２ビットを割り当て、第1ビットで優先セルの送出可否、第２ビットで非優先セルの送出可否を表す。図２に示した輻輳通知では、出力回線［１］（ＯＵＴ−１）と対応した表示ビット“１０”で、出力回線［１］が軽輻輳状態にあることを示しているため、各入力回線インターフェイスでは、上記出力回線と対応する非優先キューＱ２についてセルの読出しを停止する。また、出力回線［Ｎ］（ＯＵＴ−ｎ）と対応する表示ビット“１１”は、出力回線［Ｎ］が重輻輳状態、すなわち、非優先セルと優先セルの双方についてセルの流入を禁止することを示している。従って、上記出力回線［Ｎ］にセルを送出中の各入力回線インターフェイスは、上記表示ビットの状態が変更される迄の間、非優先キューＱ２のみならず優先キューＱ１からのセルの読出しも停止する。尚、優先度の区分を３クラス以上にした場合は、クラス数に応じて輻輳状態の表示ビット数を増加すればよい。
【００２７】
図５に、図１におけるスイッチ部３の構成の１例を示す。
スイッチ部３は、入力ポートＬＩ−１〜ＬＩ−ｎから並列的に入力されたセルを多重化し、時系列的に出力する多重化回路３１と、それぞれ出力ポートＬＯ−１〜ＬＯ−ｎと対応して設けられた複数のセル転送制御部３２（３２−１〜３２−ｎ）とからなる。
【００２８】
セル転送制御部３２―１は、上記多重化回路３１から出力されたセルをフィルタリングし、セルヘッダに出力回線ＬＯ−１を示す特定の出力回線番号を含むセルのみを選択的に取り込むアドレスフィルタ３２１と、セルをキューイングするためのバッファメモリ３２３と、上記バッファメモリ３２３内のセル数を監視するバッファ量監視部３２２と、読出しクロックＣＬＫ−１が示す読出しタイミングで、上記バッファメモリ３２３からセルを読み出すための読出し制御部３２４とからなっている。他のセル転送制御部３２―２〜３２−ｎもこれと同様の構造となっている。
【００２９】
上記スイッチ構造では、バッファメモリ３２３内に形成された１つのセルキューに同一出力ポートに向かう優先セルと非優先セルとが混在して蓄積され、蓄積セルがＦＩＦＯ形式で到着順に読み出される。
また、バッファ量監視部３２２が、アドレスフィルタ３２１からセルの書込み通知に応答して蓄積セル数をインクリメント（＋１演算）し、セルの読出しクロックＣＬＫ−１に応答して蓄積セル数をデクリメント（−１演算）しながら、バッファメモリ３２３内の蓄積セル数を監視し、バッファメモリ３２３内のセル数が所定の第１閾値に達した時点で、輻輳通知部４と接続された信号線Ｌ−１に軽輻輳状態を示す輻輳信号を発生し、蓄積セル数が上記第1閾値よりも大きい第２閾値に達した時点で、重輻輳を示す輻輳信号を発生する。上記第2閾値は、バッファメモリ３２３がもつセル蓄積容量よりも低い値であり、各入力回線インターフェイス１が輻輳通知部４からの輻輳通知に応答してセルの送出を停止するまでの期間（制御遅れ時間）内にセル転送制御部に流入する追加セルを十分に収容するだけの余裕を残した値となっている。
【００３０】
図６は、図１における出力回線インターフェイス２−１の構成の１例を示す。
上記出力回線インターフェイス２−１は、スイッチ部３の出力ポートＬＯ−１から受信したセルからセルヘッダ８２を除去するデセル化回路２１と、デセル化によって得られたデータブロック８１をそれぞれ元のＩＰパケットと対応したキューに蓄積する出力バッファメモリ２２と、上記出力バッファメモリ２２へのデータブロックの書込みと復元されたＩＰパケットの読出しを制御するメモリ制御部２３とからなる。
【００３１】
メモリ制御部２３は、デセル化回路２１が各セルのセルヘッダから抽出した入力回線番号、サービスクラスおよびセルタイプと、各ＩＰパケットの先頭セルが含むＩＰヘッダから抽出されたパケット長を受信し、出力バッファメモリ２２内に入力回線番号毎、クラス毎のキューを形成して、各セルのデータブロックをそれぞれと対応するキューに蓄積（登録）する。また、最終セルのデータブロックがキューに登録されたとき、上記キュー内で１つのＩＰパケットの復元が完了しているため、上記キューからＩＰパケットを読出し、出力回線ＯＵＴ−１に送出する。出力回線インターフェイス２−１には、入力回線インターフェイス１−１〜１−ｎにおける優先度に応じたセル転送制御によって、優先順位の高いセルが優先的に到着しているため、結果的に、ＩＰパケットの復元も優先クラスのものから順に完了して、出力回線ＯＵＴ−１に出力されることになる。
【００３２】
図７は、図１に示したパケットスイッチに適用可能なスイッチ部３の他の実施例を示す。
本実施例のスイッチ部３は、先に図５に示したスイッチ部と同様、多重化回路３１と、出力ポートＬＯ−１〜ＬＯ−ｎ毎に設けられた複数のセル転送制御部３２−１〜３２−ｎとからなっているが、図５と比較すると、各セル転送制御部３２が、入力セルを優先度に従ってクラス別にフィルタリングするための２つのアドレスフィルタ３２１、Ａ３２１Ｂと、セルをクラス別にキューイングするための２つのセルキュー（優先セルキュー３２３Ａと非優先セルキュー３２３Ｂ）と、上記２つのキューの一方を選択してセルの読出しを行うためのセレクタ３２６と、上記セレクタに与えるキューの選択信号を生成する優先制御部３２５とを備えている点が特徴となっている。
図７において、多重化回路３１から出力されたセル列は、各セル転送制御部３２のアドレスフィルタ３２１Ａ、３２１Ｂにおいてセルヘッダが解析され、各セル転送制御部に固有の出力回線番号を有し、各アドレスフィルタに固有のクラスをもつセルが選択的に取り込まれて、キュー３２３Ａまたは３２３Ｂにクラス別にキューイングされる。
【００３３】
優先制御部３２５は、上記アドレスフィルタ３２１Ａ、３２１Ｂからのバッファ監視部３２２に供給されるクラス別のセル入力信号を監視し、優先度に応じてセルの読出しを行う。すなわち、優先制御部３２５は、クロックＣＬＫ−１で指定される各読出しサイクルにおいて、優先セルキュー３２３Ａと非優先セルキュー３２３Ｂにおける蓄積セルの有無を判定し、優先セルキュー３２３Ａにセルが存在する場合は優先セルキューを読出し、優先セルキューにセルが蓄積されていない場合には非優先セルキューを読み出すように、セレクタ３２６に制御信号を与えて選択的にセルを読出す。
上記優先制御部３２５による選択的なセル読出し制御によって、優先セルは、後から到着した場合でも、非優先セルより先に出力ポートＬＯ−１に転送できるため、パケットスイッチ内での転送遅延を著しく短縮できる。また、本実施例の場合、バッファ量監視部３２２は、アドレスフィルタ３２１Ａ、３２１Ｂからクラス別にセル入力信号を受信し、バッファメモリにおける蓄積セル量をクラス別にカウントできるため、優先セルキュー３２３Ａと非優先セルキュー３２３Ｂの蓄積セル数がそれぞれ所定の閾値を越えたか否かを監視して、優先度別の輻輳通知（輻輳制御信号）を発行できる。
【００３４】
尚、セルキュー３２３Ａと３２３Ｂを共通バッファ内に論理的なキューとして形成する場合、バッファメモリの全体容量を考慮して、軽輻輳を示す第１閾値と重輻輳を示す第２閾値とを設定し、例えば、セルキュー３２３Ａと３２３Ｂの総蓄積セル量が第１閾値を越えた場合は、非優先セルの流入を抑制し、総蓄積セル量が第２閾値を越えた場合は、優先セルの流入も抑制するように輻輳制御信号を発行すればよい。また、これを変形し、非優先セルキュー３２３Ｂは第１閾値を越えた時点でセルの流入を抑制し、優先セルキュー３２３Ａは、蓄積セル数が第２の閾値から第１の閾値を引いた値を越えた時点でセルの流入を抑制するように輻輳制御してもよい。
【００３５】
図８は、図１に示したパケットスイッチに適用可能なスイッチ部３の更に他の実施例を示す。
入力ポートＬＩ−１〜ＬＩ−ｎから並列的に入力されたＡＴＭセルは、書込みサイクルにおいて、多重化回路３１を介して信号線（バス）Ｌ３１に時系列的に出力され、書込み制御部４３によって共通バッファメモリ４０に書き込まれる。上記書込み制御部４３は、出力回線／サービスクラス毎に書込みアドレスを記憶する書込みアドレステーブルを備えており、多重化回路３１からセルが出力される都度、各セルのヘッダ部に含まれる出力回線番号とサービスクラスを信号線Ｌ３２を介して受信し、これをアドレスとして上記書込みアドレステーブルをアクセスし、テーブルから読み出されたアドレスを書込みアドレスＷＡとして、信号線Ｌ３１からの入力セルを共通バッファメモリ４０のセル領域に書き込む。この時、空きアドレスバッファ４５から取り出された次アドレスが、上記書込みアドレステーブルと上記共通バッファメモリ４０のポインタアドレス領域に書き込まれる。
【００３６】
上記共通バッファメモリ４０では、ポインタアドレス領域に蓄積された次アドレスがセル領域に蓄積されたＡＴＭセルと対をなしており、次回、上記セルと同一の出力回線番号、同一のサービスクラスのセルが入力された時、上記書込みアドレステーブルから読み出された上記ポインタアドレスと同一の次アドレスでセルの書込みを行うことによって、共通バッファメモリ内には、ポインタアドレスで互いに連鎖された出力回線／サービスクラス毎の論理的な複数のセルキューが形成される。上記共通バッファメモリ４０内の蓄積セルは、読出し制御部４４によって読み出され、分離回路４１を介してそれぞれ該当する出力ポートＬＯ−１〜ＬＯ−ｎに振り分けられる。
【００３７】
上記読出し制御部４４は、出力回線／サービスクラス毎に読出しアドレスを記憶する読出しアドレステーブルを備えており、前記書込みサイクルと交互に割り当てられる読出しサイクルにおいて、信号線Ｌ４４から与えられる出力回線番号とサービスクラスをアドレスとして上記読出しアドレステーブルをアクセスし、テーブルから読み出されたアドレスを読出しアドレスＲＡとして、上記共通バッファメモリ４０のセル領域とポインタアドレス領域からＡＴＭセルとポインタアドレスを読み出す。この時、用済みとなった読出しアドレスＲＡが開放されて、空きアドレスバッファ４５に空きアドレスとして登録され、ポインタアドレス領域から読み出されたポインタアドレスが、上記読出しアドレスＲＡに代わる次の読出しアドレスとして読出しアドレステーブルに記憶される。
【００３８】
図８において、ＣＬＫ０は、書込み／読出しサイクルを規定するクロック信号であり、４２Ａは、上記クロックＣＬＫ０の立ち上がりでカウント動作して、多重化回路３１に入力ポートＬＩ−１〜ＬＩ−ｎの選択信号ＣＬＫ−Ｉを供給するためのカウンタ、４２Ｂは、上記クロックＣＬＫ０の立ち下がりでカウント動作して、分離回路４１に出力ポートＬＯ−１〜ＬＯ−ｎの選択信号ＣＬＫ−Ｏを供給するためのカウンタであり、上記読出しアドレステーブルに与える出力回線番号は上記カウンタ４２Ｂの出力ＣＬＫ−Ｏから得られる。
【００３９】
４６は、出力回線番号と対応してサービスクラス別の蓄積セル数を記憶するためのカウントテーブル用のメモリ、４７は、上記カウントテーブルメモリ４６と結合されたバッファ量監視装置を示す。上記カウントテーブルメモリは、書込みサイクルでは信号線Ｌ３２に現れる各入力セルの出力回線番号によって、また、読出しサイクルではカウンタ４２Ｂから与えられる出力回線番号によってアドレスされ、出力回線番号と対応したカウンタレコードを監視装置４７に出力する。
【００４０】
上記カウンタレコードは、サービスクラス毎、例えば、優先クラスと非優先クラスのカウントエリアからなっており、監視装置４７は、書込みサイクルにおいて、信号線Ｌ３２で与えられる各入力セルのサービスクラスと対応したカウントエリアのカウント値（蓄積セル数）をインクリメント（＋１演算）し、蓄積セル数と所定閾値との比較結果に応じた輻輳制御信号を発生する。また、読出しサイクルでは、出力回線番号と対応してメモリ４６から読み出されたカウンタレコードを判定し、信号線Ｌ４４で読出し制御部４４に与えるべきサービスクラスを決定する。すなわち、優先クラスのカウントエリアでカウント値がゼロでなければ、優先クラスのセルキューからの読出しを指定し、そうでなければ、非優先クラスのセルキューからの読出しを指定する。
上記実施例の場合、１つのバッファ量監視装置４７で全ての出力回線のセルキューを監視しているため、図１で示した輻輳通知部４を省略して、上記監視装置４７から各入力回線インターフェイス１に全出力回線の輻輳状態を示す制御情報を直接与えることが可能となる。
【００４１】
図９は、本発明によるパケットスイッチの第２の実施例を示す。
本実施例は、スイッチ部３Ａにセルキューを形成するためのバッファメモリを具備しないタイプのものを使用し、各出力回線インターフェイス２'（２'−１〜２'−ｎ）側で輻輳状態を検出し、これを輻輳通知部４を介して各入力回線ターフェイス１（１−１〜１−ｎ）に通知するようにしたことを特徴としている。各入力回線インターフェイス１には、図２に示した第１実施例と同様の構成のものを適用できる。
【００４２】
図１０は、図９に示したスイッチ部３Ａの構成の１例を示す。
スイッチ部３Ａは、出力ポートＬＯ−１〜ＬＯ−ｎ毎に設けた複数のセル転送制御部３３（３３−１〜３３−ｎ）からなるクロスポイント型のものである。各セル転送制御部３３は、複数の入力ポートＬＩ−１〜ＬＩ−ｎと接続され、そのうちの１つを選択して入力セルを出力ポートに転送動作するセレクタ３３１と、上記各入力ポートから入力される入力セルのセルヘッダを解析し、各々の出力ポートと対応した特定の出力回線番号をもつセルのみを選択的に通過させるように上記セレクタを制御するヘッダ解析部３３２とからなる。
【００４３】
図１１は、図９の出力回線インターフェイス２'−１の構成の１例を示す。
出力回線インターフェイス２'−１は、図６に示した入力回線インターフェイス２−１と同様のデセル化回路２１、出力バッファメモリ２２およびメモリ制御部２３の他に、上記メモリ制御部２３に接続して上記出力バッファメモリ２２の輻輳状態を監視するバッファ量監視部（輻輳監視部）２４を備えている。
【００４４】
上記バッファ量監視部２４は、メモリ制御部２３が行うバッファメモリ２２へのセルの書込み、ＩＰパケットの読出し動作の都度、上記メモリ制御部から該当するセルキューの識別情報（例えば、入力回線番号とサービスクラス）とＲ／Ｗの区分情報を入手し、これらの情報に基づいて、出力バッファメモリ２２におけるサービスクラス別のデータブロックの蓄積量を算出し、蓄積ブロックの総量またはサービスクラス別の蓄積量に応じて、セルの流入を制限するための輻輳制御信号を生成し、信号線Ｌ−１を介して輻輳通知部４に通知する。
尚、各出力回線のバッファ量監視部で閾値と比較する代わりに、輻輳通知部４が各バッファ量監視部２４にクラス別の蓄積セル量を問い合わせ、輻輳通知部で一括して閾値と比較し、出力回線毎のクラス別の輻輳制御情報を生成して各入力回線インターフェイスに通知するようにしてもよい。
【００４５】
本実施例では、例えば、出力バッファメモリ２２内でのデータブロックの総蓄積量が第１閾値に達した時または非優先セルのデータブロック蓄積量が所定の閾値を越えた時、軽輻輳の状態通知を発行して非優先セルの流入を抑制する。データブロックの総蓄積量が第２閾値に達した時、または優先セルのデータブロック蓄積量が所定の閾値に達した時には、優先セルについても流入を抑制する。
この場合、上記出力バッファメモリ２２からのデータの読出しは、何れかのＩＰパケットについて最終セルが到着しない限り発生しないため、重輻輳時に全ての優先セルの流入を一律に禁止しただけでは、状態が回復するとは限らない。
【００４６】
このため、メモリ制御部２３がバッファメモリ２２内に形成するパケット組立用のキューの個数に上限を設けておき、キューの個数が上限値に達したらその他のパケットのセルの流入を禁止するようにしてもよい。また、バッファ量監視部２４で、各キュー毎にパケット長と受信セル数に基いて最終セル迄の待ちセル数を計数しておき、重輻輳時には、待ちセル数の少ない特定の優先パケットについてセルの流入を許可し、それ以外のパケットに属したセルについては送出を禁止する形式で状態通知を発行するようにしてもよい。この場合、状態通知として、軽／重の輻輳表示ビットの他に、送出が許可（または禁止）された優先セルを指定する情報、例えば、入力回線番号とサービスクラスとからなるパケット識別情報を通知すればよい。
【００４７】
次に、本発明によるパケットスイッチの第３の実施例について説明する。
図１２は、本実施例のパケットスイッチＮ１（Ｎ１−１、Ｎ１−２）が適用される通信ネットワークを示す。
例えば、図に示すＩＰ網９１に収容された端末（ｔ）〜（ｖ）から発生したＩＰパケットを遠方のＩＰ網９２に収容された端末（ｗ）〜（ｚ）に転送する場合、送信元ＩＰ網９１から宛先ＩＰ網９２に至るまでに多数のノード（パケットスイッチ）からなる中間網９０を経由する場合がある。上記中間網９０において、例えば、ＩＰパケットでノード間通信を行うノードＮ１−１、Ｎ２、Ｎ１−２からなる経路に前述した本発明のパケットスイッチを適用すると、ＩＰパケットからＡＴＭセルへの変換とその逆変換の繰り返しに起因する伝送遅延が問題となるが、ノードＮ１−１、Ｎ３、Ｎ１−２からなる経路のように、ＡＴＭセルでノード間通信すれば、上述したＩＰパケットとＡＴＭセルとの間の変換が不要となるため、伝送遅延を抑えることができる。
本発明は、ノードＮ１（Ｎ１−１、Ｎ１−２）のように、ＩＰパケット回線とＡＴＭセル回線とを収容し、パケットスイッチにもＡＴＭスイッチにも選択的に接続できるノード装置も提供するものである。
【００４８】
図１３は、上記ノード装置Ｎ１として適用可能な本発明によるパケットスイッチの第３の実施例を示す。
このパケットスイッチは、ＩＰパケットの入力回線ＩＮ［Ａ］に接続される複数のＩＰ入力回線インターフェイス１”（１”−１〜１”−ｊ）と、ＡＴＭセルの入力回線ＩＮ［Ｂ］に接続される複数のＡＴＭ入力回線インターフェイス１０（１０−ｋ〜１０−ｎ）と、セル単位でスイッチング動作するスイッチ部３と、ＩＰパケット出力回線ＯＵＴ［Ａ］に接続された複数のＩＰ出力回線インターフェイス２”（２”−１〜２”−ｊ）と、ＡＴＭセル出力回線ＯＵＴ［Ｂ］に接続された複数のＡＴＭ出力回線インターフェイス２０（２０−ｋ〜２０−ｎ）と、上記スイッチ部３の輻輳状態を上記各入力回線インターフェイスに通知するための輻輳通知部４と、ＩＰパケットのルーティング情報やＡＴＭセルのコネクション情報を管理するルーティング管理部５とからなる。
ここでは、第１実施例と同様、スイッチ部３がバッファ量監視部を含み、輻輳通知部４に対して輻輳状態情報を供給するものとする。上記スイッチ部３の構成は、図５、図７、図８で説明した構成のものを適用でき、図８の構成を採用した場合は、輻輳通知部４を省略できる。
【００４９】
図１４は、上記パケットスイッチＮ１においてＡＴＭ回線で入出力されるＡＴＭセルのフォーマット（ａ）と、スイッチ部３で扱う内部セルのフォーマット（ｂ）との関係を示す。
ＡＴＭ回線上で伝送されるセルは、接続インターフェイスがＮＮＩ（Network-Network Interface）かＵＮＩ（User-Network Interface）かによってヘッダフォーマットに多少の相違があるが、ここでは、各ＡＴＭセルが、ＮＮＩで規定された５バイトのセルヘッダ８０を有するものとして説明する。
【００５０】
ＡＴＭ入力回線ＩＮ［Ｂ］とＡＴＭ出力回線ＯＵＴ［Ｂ］の各ＡＴＭセルは、図（ａ）に示すように、５バイトのセルヘッダ８０と４８バイトのペイロード部８１とからなり、ＡＴＭセルヘッダ８０は、１２ビットのＶＰＩ（Virtual Path Identifier）と、１６ビットのＶＣＩ（Virtual Channel Identifier）と、３ビットのＰＴＩ（Payload Type Identifier）と、１ビットのＣＬＰ（Cell Loss
Priority）と、８ビットのＨＥＣ（Header Error Check）を含む。
本実施例でパケットスイッチ内部で扱われる内部セルは、図（ｂ）に示すように、上記ＡＴＭセルヘッダ８０に先頭に、出力回線番号、入力回線番号、クラス、セルタイプを含む付加ヘッダ８２を備えた構成となっている。
【００５１】
図１５は、ＩＰ入力回線インターフェイス１”−１の構成の一例を示す。
ＩＰ入力回線インターフェイス１”−１は、図２で示した回線インターフェイ１−１と同様の回路要素からなる。但し、ルーティングテーブル１３’は、各ＩＰパケットのヘッダ部から抽出されたＩＰアドレスとＴＯＳをキーとしてアクセスされ、上記キーと対応して予め登録された出力回線番号とＶＰＩ／ＶＣＩを出力する。また、セル化回路１４は、バッファメモリ１２から読み出されたＩＰパケットを４８バイト単位のデータブロックに分割し、これをペイロード８１として、これにＡＴＭセルヘッダ８０と内部ヘッダ８２を付加して、図１４（ｂ）に示す内部セルを構成し、バッファメモリ１５に供給する。
【００５２】
尚、ＡＴＭセルヘッダのＰＴＩフィールドには、ユーザセルであることを示す識別コードを設定し、内部セルヘッダ８２の入力回線番号には予め各インターフェイス毎に決まっている固有の番号を設定し、サービスクラスにはＩＰヘッダから抽出されたＴＯＳによって決まる値、セルタイプには、ＩＰパケット長で最終判別できる一連のデータブロック列における順序判定によって決まる区分コードを設定する。
【００５３】
図１６は、ＩＰ出力回線インターフェイス２”−１の構成の一例を示す。
ＩＰ出力回線インターフェイス２”−１は、図６で説明した第１実施例の出力回線インターフェイス２と同様の構成要素からなり、デセル化回路２１'において、出力ポートＬＯ−１から受信した各セルから内部ヘッダ８２とＡＴＭセルヘッダ８０を除去し、ペイロード部に設定されたデータブロックをメモリ制御部２３'の制御の下で出力バッファメモリ２２に書き込む。
【００５４】
本実施例の場合、ＡＴＭ入力回線ＩＮ［Ｂ］から入力されてＩＰ出力回線インターフェイスに転送されたセルは、同一サービスクラスであってもＶＰＩ／ＶＣＩ値によって区別して扱う必要があるため、デセル化回路２１'からメモリ制御部２３'に入力回線番号とサービスクラスの他にＶＰＩ／ＶＣＩ値を供給し、バッファメモリ２２内に入力回線番号／サービスクラス別、且つＶＰＩ／ＶＣＩ別のキューを形成して、各データブロックを該当キューに蓄積していく。また、上記メモリ制御部２３'では、デセル化回路２１'から与えられたセルタイプとパケット長に基いて最終セルのデータブロックの到着を判定し、最終セルのデータブロックが登録済みとなったキューから１パケット長分のデータを読み出して、出力回線ＯＵＴ−１にＩＰパケットとして送出する。
【００５５】
図１７は、ＡＴＭ入力回線インターフェイス１０−ｋの構成の一例を示す。
ＡＴＭ入力回線インターフェイス１０−ｋは、ＡＴＭ入力回線ＩＮ−ｋから入力したセルを一時的に蓄積するバッファメモリ１０１と、入力セルのＶＰＩ／ＶＣＩと対応して出力セルに付すべき出力ＶＰＩ／ＶＣＩおよび内部ヘッダ情報を記憶したセルヘッダテーブル用メモリ１０２と、上記セルヘッダテーブルから読み出されたヘッダ情報に基いて入力セルヘッダ８０のＶＰＩ／ＶＣＩを変換し、内部セルヘッダ８２を生成して入力セルに付加するセルヘッダ変換部（生成・付与部）１０３と、上記ヘッダ変換された内部セルを出力回線番号／クラス別にキューイングするための入力バッファメモリ１０４と、上記入力バッファメモリへのセルの書き込みと読出しを制御するメモリ制御部１０５とからなる。
【００５６】
上記セルヘッダテーブル１０２は、バッファメモリ１０１に蓄積された各入力ＡＴＭセルのヘッダから抽出された入力ＶＰＩ／ＶＣＩをキーとしてアクセスされ、上記入力ＶＰＩ／ＶＣＩと対応して予め記憶されたヘッダ情報（出力回線番号、サービスクラス、出力ＶＰＩ／ＶＣＩ）をセルヘッダ変換部１０３に与える。セルヘッダ変換部１０３は、上記バッファメモリから読み出された入力ＡＴＭセルのＶＰＩ／ＶＣＩを上記出力ＶＰＩ／ＶＣＩに書き換えると共に、上記テーブルメモリ１０２から与えられたヘッダ情報と各インターフェイスに予め割り当てられた固有の入力回線番号とに基いて内部セルヘッダ８２を生成し、各入力セルを図１４（ｂ）に示した内部セルに変換して出力する。
【００５７】
メモリ制御部１０５は、上記ヘッダ変換された内部セルをヘッダ部に含まれる出力回線番号とサービスクラスとに対応するセルキューに書き込み、優先セルキューを優先させながら上記各セルキューからのセルの読出しを行う。尚、上記メモリ制御部１０５が行う入力バッファメモリ内の各セルキューからの内部セルの読出し制御と、信号線１９を介して与えられる輻輳通知に応じたセル読出しの抑制制御は、第１実施例の入力回線インターフェイス１−１および前記ＩＰ入力回線インターフェイス１"−１の場合と同様である。
【００５８】
図１７は、ＡＴＭ出力回線インターフェイス２０―ｋの構成の一例を示す。
出力ポートＬＯ−ｋに現れる内部セルは、 ＡＴＭセルヘッダ８０のＶＰＩ／ＶＣＩの値が入力回線インターフェイスにおいて既に出力用のＶＰＩ／ＶＣＩ値に変換済みとなっているため、ＡＴＭ出力回線インターフェイス２０―ｋでは、出力ポートＬＯ−ｋから受信した各内部セルについて、セルヘッダ除去回路２５によって、内部セルヘッダ（付加ヘッダ）８２を除去し、順次にＡＴＭ出力回線ＯＵＴ−ｋに送出すればよい。
上記第３実施例のパケットスイッチによれば、１つの入力回線から受信したＩＰパケットをセル単位でＡＴＭ回線に接続された出力ポートに交換し、ＡＴＭセルの形で宛先ノードに転送し、宛先ノードで元のＩＰパケットに復元してＩＰ網に転送する伝送形式とすることができるため、ＩＰパケットの伝送遅延時間を短縮できる。尚、図１３は、スイッチ部３で輻輳状態を検出する構成となっているが、第２実施例と同様に、輻輳状態は各出力回線インターフェイスで検出するようにしてもよい。
【００５９】
図１９は、スイッチ部３へのセル送出優先度を３クラス以上に分けて制御する場合の入力回線インターフェイスの他の実施例を示す。
この実施例は、図２で説明した第１実施例の入力回線インターフェイスにおいて、更に、メモリ制御部１６にクラス管理テーブル用のメモリ１７を追加し、メモリ制御部１６が、上記クラス管理テーブルを参照することによって、バッファメモリ１５内に出力回線対応に形成された３クラス以上のセルキューＱ１〜Ｑｉから選択的にセルを読み出すようにしたことを特徴とする。
【００６０】
優先順位を３クラス以上にしてセルを転送制御するためには、例えば、ＩＰヘッダに含まれるサービスタイプＴＯＳとセル転送優先順位（クラス）との対応関係を示す変換テーブルをセル化回路１４に設けておき、セル化回路から出力される各セルのヘッダ部に上記変換テーブルで変換されたクラス識別情報を与えておき、メモリ制御部１６が、各セルをセルヘッダに含まれる出力回線番号と上記クラス識別情報で特定されるセルキューに書込み、優先順位の高いクラスのセルキューから順にセルを読み出すようにすればよい。このようにセル化回路１４で各セルに変換されたクラス情報を付加しておけば、後段のスイッチ部または出力回線インターフェイスから信号線１９を介してメモリ制御部に与えられる輻輳通知と送信抑制すべきセルキューとが直接的に対応づけられるため、輻輳制御が容易になる。
【００６１】
これに代わる他の方法として、セルヘッダにはＩＰヘッダが指定するＴＯＳをそのままクラス情報として設定し、上記ＴＯＳとクラスとの対応関係を示す変換テーブルをクラス管理テーブルメモリ１７内に定義しておき、メモリ制御部１６が、バッファメモリ１５へのセルの書込み時に出力回線／ＴＯＳ別のセルキューを形成し、セルの読出し時に上記変換テーブルで定義された上位クラスのＴＯＳのセルキューから順にセルを読み出すようにしてもよい。逆に、セル書込み時に変換テーブルを参照し、各セルを上記変換テーブルで変換したクラス別のセルキューに登録してもよい。後者の場合、スイッチ側または出力回線インターフェイス側のバッファ量監視部が輻輳通知で指定するクラスとバッファメモリ１５内のセルキューとを対応づけるために、セル読出し時に必要に応じて上記変換テーブルを参照する。輻輳通知部４に上記変換テーブルと同様のテーブルを設け、輻輳通知の表示ビットに変換処理を施すようにしてもよい。
【００６２】
図２０は、１例として、出力回線毎に出力優先順位と出力停止条件を定義できるようにしたクラス管理テーブルメモリ１７を示す。
図において、１７１は、出力回線ＯＵＴ―１〜ＯＵＴ―ｎ毎に各クラス間の出力優先順位ＯＯ（１）〜ＯＯ（Ｎ）を示す出力順位テーブルであり、優先順位の定義式は出力回線毎に可変になっている。上記出力順位テーブル１７１は、初期状態で固定的に優先順位式を設定してもよいし、例えば、管理装置から与える制御用ＩＰパケットによって、システム運用中に随時に更新できるようにしてもよい。１７２は、出力回線ＯＵＴ―１〜ＯＵＴ―ｎ毎に、クラス別（ＣＬ（１）〜ＣＬ（ｉ））にバッファメモリ１５からのセルの読出しを停止する出力停止条件ＳＴ（１１）〜ＳＴ（１ｉ）、…ＳＴ（Ｎ１）〜ＳＴ（Ｎｉ）を示す出力条件テーブルである。
【００６３】
メモリ制御部１６は、バッファメモリ１５内に存在するセルキューについて、それぞれの出力回線番号と対応してセル出力優先順位テーブル１７１の出力順位式を参照し、出力優先順位の最も高いクラスのキューから登録済みのセルを読み出す。１つのキューで登録済みの全てのセルの読出しが終わると、出力回線番号を変えて、出力優先順位の最も高いクラスのキューのセルを読出す。二番目に出力優先順位の高いクラスのキューよりセルを読み出す。上記動作を繰り返すことによって、各出力回線に優先順位の高いキューから順に次々とセルを読み出すことができる。
一方、信号線１９から受信される輻輳通知をチェックし、輻輳表示された出力回線に送信中のセルキューがバッファメモリに存在している場合、出力停止条件テーブル１７２を参照し、輻輳表示ビットが示す輻輳状態と上記テーブルの停止条件とを照合して読出しを停止すべきセルキューを特定する。
【００６４】
テーブル１７１による優先順位に従ったセルキューからのセルの読出しと、輻輳通知およびテーブル１７２に基くセルの読出し動作の抑制とを効率的に実行するためには、バッファメモリ１５に存在中のセルキューについてテーブル１７１を参照し、パケットあるいはキューの識別子（出力回線番号とクラス）と送信順位との関係を示すミニテーブルを作成しておき、輻輳通知の受信の都度、輻輳状態の変化があった回線を特定し、上記ミニテーブルを参照して輻輳回線（あるいは輻輳回復回線）に該当する回線番号の有無を判定し、もし、該当回線があれば、テーブル１７２を参照して送信停止（あるいは送信許可）すべきセルキューを特定し、上記ミニテーブル上の該当するキュー識別子に付された送信禁止フラグの状態を切り替えるようにし、実際のセルの読出しは上記ミニテーブルに基いて行えばよい。
【００６５】
【発明の効果】
以上の実施例から明らかなように、本発明によれば、入力回線から受信した可変長パケットを固定長セルに変換してセル単位でスイッチングし、何れかの出力回線で輻輳状態となった時、上記出力回線に向かうセルの流入を優先度に応じて選択的に抑制するようにしているため、優先順位の低いデータ系パケットのセル転送を抑制することによって、優先順位の高いリアルタイム系のパケットについて遅延時間を短縮したスイッチングが可能となる。
また、可変長パケットを固定長セルに変換する各入力回線インターフェイスにおいて、スイッチ部への低優先度セルの送出を抑制中に高優先度のパケットが到着した場合、高優先度セルについてスイッチ部への送出を許容することによって、転送順序を入れ替えたパケット伝送が可能となる。
【図面の簡単な説明】
【図１】  本発明によるパケットスイッチの第１の実施例を示すブロック図。
【図２】  図１における入力回線インターフェイス１−１の構成例を示すブロック図。
【図３】  本発明によるパケットスイッチに入力される可変長パケット（ＩＰパケット）と内部セルとの関係を示す図。
【図４】ＩＰパケットヘッダ（ａ）とセルヘッダ（ｂ）のフォーマットを示す図。
【図５】  図１におけるスイッチ部３の構成例を示すブロック図。
【図６】  図１における出力回線インターフェイス２−１の構成例を示すブロック図。
【図７】  図１におけるスイッチ部３の他の構成例を示すブロック図。
【図８】  図１におけるスイッチ部３の更に他の構成例を示すブロック図。
【図９】  本発明によるパケットスイッチの第２の実施例を示すブロック図。
【図１０】  図９におけるスイッチ部３Ａの構成例を示すブロック図。
【図１１】  図９における出力回線インターフェイス２'−１の構成例を示すブロック図。
【図１２】  本発明によるパケットスイッチが適用される通信網の１例を示す図。
【図１３】  本発明によるパケットスイッチの第３の実施例を示すブロック図。
【図１４】  本発明の第３の実施例で適用される入力ＡＴＭセル（ａ）と内部セル（ｂ）のフォーマットを示す図。
【図１５】  図１３における入力回線インターフェイス１”−１の構成例を示すブロック図。
【図１６】  図１３における出力回線インターフェイス２”−１の構成例を示すブロック図。
【図１７】  図１３における入力回線インターフェイス１０−ｋの構成例を示すブロック図。
【図１８】  図１３における出力回線インターフェイス１０−ｋの構成例を示すブロック図。
【図１９】  本発明によるパケットスイッチに適用される入力回線インターフェイスの他の実施例を示すブロック図。
【図２０】  図１９の入力回線インターフェイスに適用されるクラス管理テーブルの１実施例を示す図。
【符号の説明】
１（１−１〜１−ｎ）…入力回線インターフェイス、２（２−１〜２−ｎ）…出力回線インターフェイス、３…スイッチ部、４…輻輳通知部、５…ルーティング管理部、１２…バッファメモリ、１３…ルーティングテーブル、１４…セル化回路、１５…入力バッファメモリ、１６…メモリ制御部、２１…デセル化回路、２２…バッファメモリ、２３…メモリ制御部、２４…バッファ量監視部、３１…多重化回路、３２（３２−１〜３２−ｎ）、３３（３３−１〜３３−ｎ）…セル転送制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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