(57)【特許請求の範囲】
【請求項１】
指定された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置において、
前記転送元領域の画像データは、１ピクセルが１ビットで構成されたモノクロームの画像データ、前記転送先領域の画像データは、１ピクセルが１又は複数のバイトで構成された画像データであり、
前記画像データ記憶装置の転送元領域及び転送先領域から１ピクセルの画像データよりも大きいブロック単位で画像データを読み出すアドレスカウンタと、
前記画像データ記憶装置から読み出されたブロック単位の画像データを記憶すると共に、転送元領域の１ピクセルをそのビット値に応じて予め設定された２色のデータのうちの１色を表す１又は複数のバイトで構成された画像データに拡張するデータ拡張機能付きのデータ格納手段と、
前記拡張された転送元領域の画像データと前記転送先領域の画像データとでブロック内における位置合わせを行って前記演算処理を実行する演算手段とを備え、
前記データ格納手段は、転送元領域の各ピクセルの１ビットのデータを転送先領域の各ピクセルのバイト数に応じてコピーして、コピー後の各ビットにカラータグを設定して、予め設定された２色のデータのうちの１色を表す１又は複数のバイトのカラーピクセルデータのうち前記カラータグで指定されたバイトを割り当てることにより画像データを拡張するモノクローム拡張手段を備えてなる
ことを特徴とする画像データ転送装置。
【請求項２】
前記指定された転送元領域及び転送先領域に関するパラメータ及び１ピクセル当たりのバイト数に基づいて、前記転送元領域及び転送先領域を含む各走査ライン毎に転送開始ブロックアドレス及び転送終了ブロックアドレスを算出し前記アドレスカウンタにセットするアドレス計算手段を更に備え、
前記アドレスカウンタは、転送開始ブロックアドレスを含む転送開始ブロックから前記転送終了ブロックアドレスを含む転送終了ブロックまで連続的に前記画像データを転送する
ことを特徴とする請求項１記載の画像データ転送装置。
【請求項３】
前記アドレスカウンタは、前記各ブロック内の転送画像開始バイトアドレス及び転送画像終了バイトアドレスに基づいて前記転送元領域及び転送先領域以外の領域をマスクするマスクパターンを生成し、
このマスクパターンを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行うマスク演算手段を更に備えた
ことを特徴とする請求項１又は２記載の画像データ転送装置。
【請求項４】
前記１ピクセル分の画像データは、バイト毎にカラータグが設定されたものであり、
前記アドレスカウンタは、前記ブロック内の転送画像開始バイトアドレスに基づいて各バイトのカラータグを設定するものである
ことを特徴とする請求項１〜３のいずれか１項記載の画像データ転送装置。
【請求項５】
画像データを記憶する画像データ記憶装置と、
この画像データ記憶装置内に記憶された画像データの転送元領域及び転送先領域に関するパラメータを出力する中央処理装置と、
この中央処理装置から出力された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置と、
前記画像データ記憶装置に記憶された画像データを表示する画像表示装置と
を備えた画像表示処理システムにおいて、
前記転送元領域の画像データは、１ピクセルが１ビットで構成されたモノクロームの画像データ、前記転送先領域の画像データは、１ピクセルが１又は複数のバイトで構成された画像データであり、
前記中央処理装置は、前記１ピクセルを構成するバイト数を前記画像データ転送装置に出力し、
前記画像データ転送装置は、前記１ピクセルの画像データよりも大きいブロック単位で画像データを転送し、且つ転送元領域の１ピクセルをそのビット値に応じて予め設定された２色のデータのうちの１色を表す１又は複数のバイトで構成された画像データに拡張し、この拡張された転送元領域の画像データと転送先領域の画像データとでブロック内における位置合わせを行って前記演算処理を実行したのち、前記画像データ記憶装置に格納すると共に、
前記画像データ転送装置は、転送元領域の各ピクセルの１ビットのデータを転送先領域の各ピクセルのバイト数に応じてコピーして、コピー後の各ビットにカラータグを設定して、予め設定された２色のデータのうちの１色を表す１又は複数のバイトのカラーピクセルデータのうち前記カラータグで指定されたバイトを割り当てることにより画像データを拡張するものである
ことを特徴とする画像表示処理システム。
【請求項６】
前記画像データ転送装置は、
前記指定された転送元領域及び転送先領域に関するパラメータ及び１ピクセル当たりのバイト数に基づいて、前記転送元領域及び転送先領域を含む各走査ライン毎に転送開始ブロックアドレス及び転送終了ブロックアドレスを算出し、
前記転送開始ブロックアドレスを含む転送開始ブロックから前記転送終了ブロックアドレスを含む転送終了ブロックまで連続的に前記画像データを転送するものである
ことを特徴とする請求項５記載の画像表示処理システム。
【請求項７】
前記画像データ転送装置は、
前記各ブロック内の転送画像開始バイトアドレス及び転送画像終了バイトアドレスに基づいて前記転送元領域及び転送先領域以外の領域をマスクするマスクパターンを生成すると共に、このマスクパターンを使用して前記転送元領域と転送先領域とでブロック内における位置合わせを行うものである
ことを特徴とする請求項５又は６記載の画像表示処理システム。
【請求項８】
前記１ピクセル分の画像データは、バイト毎にカラータグが設定されたものであり、
前記画像データ転送装置は、前記ブロック内の転送画像開始バイトアドレスに基づいて各バイトのカラータグを設定するものである
ことを特徴とする請求項５〜７のいずれか１項記載の画像表示処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はＣＲＴ（Cathode Ray Tube）等のラスタースキャン型表示装置において、平面上に表現された画像を構成するデータの画像表示処理システムに関し、特に特定領域の画像データを転送する画像データ転送装置及び画像表示処理システムに関する。
【０００２】
【従来の技術】
従来より、ＣＲＴ等のラスタースキャン型表示装置を使用した２次元画像データ処理装置としては、例えば特開昭６０−２１４３９２号公報に開示されているものが知られている。この画像表示処理システムは、図４１に示すように、中央演算処理装置（ＣＰＵ）２０２の負担を軽減するため、画像表示処理のためのディスプレイコントローラ２０１が備えられる。ディスプレイコントローラ２０１内部の画像データ処理回路２１０は、ＣＲＴ表示装置２０５の画面の走査速度に対応してビデオＲＡＭ（以下、ＶＲＡＭと呼ぶ。）２０４内に記憶されている静止画像データ及び動画像データ等をインターフェイス２１１を介して読み出すと共に、ＣＲＴ表示装置２０５へ画像の走査に必要な同期信号ＳＹＮＣを出力する。
【０００３】
この場合の静止画及び動画像データは、表示画面上のドットの色を指定する２，４又は８ビットのカラーコードからなり、画像データ処理回路２１０は、読み出したカラーコードをカラーパレット２１２に出力する。カラーパレット２１２は、読み出したカラーコードをＲＧＢ（赤，緑，青）信号に変換してＣＲＴ表示装置に供給する。
【０００４】
また、画像データ処理回路２１０は、ＣＰＵ２０２からインターフェイス２１３を介して供給される画像データを、画面の非表示期間（垂直帰線期間等）にＶＲＡＭ２０４に書き込む。更に、ＶＲＡＭ２０４をアクセスしているとき（書き込み及び読み出し時）は、信号Ｓ１をコマンド処理回路２１５に供給してアクセス中であることを知らせる。コマンド処理回路２１５は、ＣＰＵ２からインターフェイス２１３を介して供給される各種のコマンドに対応する処理を行う。
【０００５】
上記の構成の画像表示処理システムにおいては、静止画像を含む矩形領域の移動を短時間でＣＰＵを介さずに行うことや、上述したカラーコードの転送に際して、転送すべきドットのカラーコードの各ビットと転送先のドットのカラーコードの各ビットとの間の論理演算を行い、この結果を転送先のドットに対応するＶＲＡＭ２０４の記憶エリアへ書き込む論理演算処理及び転送元領域の各ドットのカラーコードのうち透明のカラーコードについてはカラーコードの転送を行わず、それ以外のカラーコードについてのみ転送を行う透明処理（トランスペアレント処理）等を行うことができる。また、このシステムでは、カラーコードをドット単位で転送するドット単位転送モードと、カラーコードをバイト単位で転送するバイト単位転送モードとを備えている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来の画像表示処理システムでは、高速転送を実現しつつ所定の論理演算処理や透明処理を実行することができなかった。特に現在では画像処理技術の著しい向上やそれに伴う画像データ転送量の急激な増大等によって、上述したような装置ではもはや高速転送と細かな画像処理の要請とに応えることが困難になってきた。更に、定型的なパターンであっても、そのカラーコードが種々変化する場合には、カラーコード毎にソースデータを記憶しなければならず、記憶すべきデータ量が多くなるという問題もあった。
【０００７】
この発明は、このような問題点に鑑みてなされたもので、更に効率的に画像処理及び転送データ制御等を行うことができると共にメモリ容量の削減を図ることができる画像データ転送装置及び画像表示処理システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る画像データ転送装置は、指定された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置において、前記転送元領域の画像データは、１ピクセルが１ビットで構成されたモノクロームの画像データ、前記転送先領域の画像データは、１ピクセルが１又は複数のバイトで構成された画像データであり、前記画像データ記憶装置の転送元領域及び転送先領域から１ピクセルの画像データよりも大きいブロック単位で画像データを読み出すアドレスカウンタと、前記画像データ記憶装置から読み出されたブロック単位の画像データを記憶すると共に、転送元領域の１ピクセルをそのビット値に応じて予め設定された２色のデータのうちの１色を表す１又は複数のバイトで構成された画像データに拡張するデータ拡張機能付きのデータ格納手段と、前記拡張された転送元領域の画像データと前記転送先領域の画像データとでブロック内における位置合わせを行って前記演算処理を実行する演算手段とを備え、前記データ格納手段は、転送元領域の各ピクセルの１ビットのデータを転送先領域の各ピクセルのバイト数に応じてコピーして、コピー後の各ビットにカラータグを設定して、予め設定された２色のデータのうちの１色を表す１又は複数のバイトのカラーピクセルデータのうち前記カラータグで指定されたバイトを割り当てることにより画像データを拡張するモノクローム拡張手段を備えてなることを特徴とする。
【０００９】
また、この発明に係る画像表示処理システムは、画像データを記憶する画像データ記憶装置と、この画像データ記憶装置内に記憶された画像データの転送元領域及び転送先領域に関するパラメータを出力する中央処理装置と、この中央処理装置から出力された転送元領域及び転送先領域に関するパラメータに基づいて画像データ記憶装置に記憶された前記転送元領域の画像データと前記転送先領域の画像データとを演算処理した後に前記転送先領域に転送する画像データ転送装置と、前記画像データ記憶装置に記憶された画像データを表示する画像表示装置とを備えた画像表示処理システムにおいて、前記転送元領域の画像データは、１ピクセルが１ビットで構成されたモノクロームの画像データ、前記転送先領域の画像データは、１ピクセルが１又は複数のバイトで構成された画像データであり、前記中央処理装置は、前記１ピクセルを構成するバイト数を前記画像データ転送装置に出力し、前記画像データ転送装置は、前記１ピクセルの画像データよりも大きいブロック単位で画像データを転送し、且つ転送元領域の１ピクセルをそのビット値に応じて予め設定された２色のデータのうちの１色を表す１又は複数のバイトで構成された画像データに拡張し、この拡張された転送元領域の画像データと転送先領域の画像データとでブロック内における位置合わせを行って前記演算処理を実行したのち、前記画像データ記憶装置に格納すると共に、前記画像データ転送装置は、転送元領域の各ピクセルの１ビットのデータを転送先領域の各ピクセルのバイト数に応じてコピーして、コピー後の各ビットにカラータグを設定して、予め設定された２色のデータのうちの１色を表す１又は複数のバイトのカラーピクセルデータのうち前記カラータグで指定されたバイトを割り当てることにより画像データを拡張するものであることを特徴とする。
【００１０】
この発明によれば、指定された転送元及び転送先領域（以下、この段落のみ「転送領域」とする。）に関するパラメータに基づき、画像データ記憶装置に記憶された転送領域の画像データを演算処理し転送する際に、画像データを１ピクセルが１又は複数のバイトで構成された画像データであるとして、この１ピクセルの画像データよりも大きい複数バイトからなるブロック単位で画像データを転送し、転送領域でブロック内における位置合わせを行い演算処理を実行することで、画像データの高速転送をすることができる。
【００１１】
また、この発明では、転送元領域の画像データは、１ピクセルが１ビットで構成されたモノクロームの画像データであり、転送処理の際に、転送元領域の１ピクセルをそのビット値に応じて予め設定された２色のデータのうちの１色を表す１又は複数のバイトで構成された画像データに拡張するようにしているので、画像データ記憶手段に記憶させる転送元領域の画像データのデータ量を削減することができる。特に、同一パターンで異なる複数種類のカラーのパターンを表示するような場合、パターン自体は１種類だけを記憶し、その着色データを種々変えるようにすれば良く、記憶すべきデータ量を格段に削減することができる。
【００１２】
なお、この発明において、各走査ライン毎に転送開始及び転送終了ブロックアドレスを算出し、転送開始ブロックから転送終了ブロックまで連続的に画像データを転送するようにすると、画像データを高速に転送することができる。更に、この発明において、各ブロック内の転送画像開始及び終了バイトアドレスに基づき転送領域以外をマスクするマスクパターンを生成し、転送領域でブロック内における位置合わせを行うようにすると、ピクセルが何バイトで構成されていても任意の位置に記憶された転送元及び転送先のデータの位置を合わせて演算処理を行うことができる。また、画像データ１ピクセル分のバイト毎にカラータグが設定されブロック内の転送画像開始バイトアドレスに基づき各バイトのカラータグが設定されることにより、画像表示処理効率が向上する。従って、画像表示処理システムにこの画像データ転送装置を組み込むことで、画像表示処理の高速化及び高効率化を図ることが可能となる。
【００１３】
なお、この発明のより具体的な態様においては、前記画像データの拡張は、前記転送元領域の各ピクセルの１ビットのデータを各ピクセルのバイト数に応じてコピーして、コピー後の各ビットにカラータグを設定して、予め設定された２色のデータのうちの１色を表す１又は複数のバイトのカラーピクセルデータのうち前記カラータグで指定されたバイトを割り当てることによりおこなうようにすれば良い。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明に係る画像表示処理システムの実施例を説明する。
図１は、この発明の一実施例に係る画像表示処理システムの基本構成を説明するためのブロック図である。
この画像表示処理システムは、表示すべき画像データを記憶するＤＲＡＭ（Dynamic Random Access Memory）等からなるローカルメモリ４と、このローカルメモリ４に記憶された画像データの任意の矩形領域を転送するための種々のパラメータを出力するＣＰＵ１と、このＣＰＵ１から与えられるパラメータに基づいて前記ローカルメモリ４上の矩形領域の画像データを転送処理する画像データ転送装置２と、この画像データ転送装置２とローカルメモリ４との間のインターフェイスであって画像データのアクセスを制御するメモリコントローラ３と、ローカルメモリ４のスクリーンエリアの画像データを表示するＣＲＴディスプレイ、液晶ディスプレイ等の表示装置５とを備えて構成されている。
【００１５】
このうち画像データ転送装置２の機能の概略を図２に示す。画像データ転送装置２は、ローカルメモリ４上の非表示領域に記憶された転送元データ（以下、ソースデータと呼ぶ。）Ｓの矩形領域及び表示領域に記憶された転送先データ（以下、デスティネーションデータと呼ぶ。）Ｄの矩形領域をそれぞれ定義するパラメータ、並びにソースデータＳに付加される非表示領域に記憶された任意のパターンデータＰの矩形領域を定義するパラメータをＣＰＵ１から受け取り、ローカルメモリ４からソース、デスティネーション及びパターンの各データを取り込み、これらのデータ間で所定のラスタ演算処理を施してデスティネーションエリアに書き込む処理を実行する。
【００１６】
ここで、ソースデータＳは、各ピクセルが１又は複数のバイトからなるカラーデータである場合の他に、各ピクセルが２色で定義されるモノクロームデータである場合も許容する。ソースデータがモノクロームデータの場合、１ピクセルは１ビットで構成される。図３は、８ピクセル×８ラインで“×”印をモノクロームのソースパターンとして記憶した例を示している。図３の場合、８ピクセル×８ラインのパターンには、８バイトの容量しか必要としないので、メモリへの記憶容量を大幅に削減できる。ここで、例えば各ピクセルの値が０の場合はバックグラウンドカラー、１の場合はフォアグラウンドカラーであると定義しておく。バックグラウンドカラー及びフォアグラウンドカラーは、この例では、１ピクセルにつき１〜４バイトで構成され、予め後述するレジスタに転送されストアされている。この１ピクセルを構成するバイト数を、ここではＢＰＰ（バイト・パー・ピクセル）と呼ぶ。ソースデータがそれ自体カラーデータである場合には、１ピクセルがＢＰＰで定義される。画像データ転送装置２は、ソースデータがモノクロームデータで定義される場合、ソースデータの１ピクセルに相当する１ビットのデータを、０がバックグラウンドカラー、１がフォアグラウンドカラーとしてＢＰＰで定義されているバイト数に拡張し、デスティネーションエリアＤに転送する。
【００１７】
以下、この画像データ転送装置２について詳細に説明する。
図４は、この画像データ転送装置２の詳細な構成を示すブロック図である。
ＣＰＵ１から送られてくるデスティネーションエリア、ソースエリア及びパターンエリアを特定するパラメータは、インターフェイス１１を介してデスティネーションアドレス計算回路１２、ソースアドレス計算回路１３及びパターンアドレス計算回路１４にそれぞれ供給される。これらのアドレス計算回路１２，１３，１４では、１スキャンライン毎にデスティネーションエリア、ソースエリア及びパターンエリアのローカルメモリ４上での転送開始を示すスタートアドレス（ＦＢＳＰｎ）と転送終了を示すエンドアドレス（ＦＢＥＰｎ）とを計算する。その値がそれぞれデスティネーションアドレスカウンタ１５、ソースアドレスカウンタ１６及びパターンアドレスカウンタ１７に渡される。
【００１８】
なお、ソースアドレス計算回路１３は、図５に示すように、カラーアドレス計算回路１３１と、モノクロームアドレス計算回路１３２と、これらの出力を選択するマルチプレクサ１３３とを備える。マルチプレクサ１３３は、インターフェイス１１に設けられたＭＯＮＯレジスタ（図示せず）を参照することにより、ソースデータがカラーデータかモノクロームデータかを判断し、出力を切り換える。これにより、ソースデータがカラーデータである場合には、カラーソースアドレス計算回路１３１の出力をソースアドレスカウンタ１６に出力し、ソースデータがモノクロームデータである場合には、モノクロームソースアドレス計算回路１３２の出力をソースアドレスカウンタ１６に出力する。
【００１９】
一方、この画像データ転送装置２には、ローカルメモリ４から転送された画像データを一時格納するための３つのＳＲＡＭ（Static Random Access Memory）、即ち、デスティネーションＳＲＡＭ１８、ソースＳＲＡＭ１９及びパターンＳＲＡＭ２０が備えられている。各アドレスカウンタ１５，１６，１７は、ローカルメモリ４をセクタ、ブロック及びバイトの単位にそれぞれ階層化し、各ＳＲＡＭ１８，１９，２０に転送するセクタのアドレスを出力する。これにより、一セクタ分のデータがブロック単位でＳＲＡＭ１８，１９，２０に転送される。
【００２０】
また、転送開始ピクセルと転送終了ピクセルとが丁度ブロックの先頭及び末尾であるとは限らないので、転送開始及び転送終了の際のブロックには、転送すべきピクセルデータ以外のデータが含まれることがある。各アドレスカウンタ１５，１６，１７は、これらのデータをマスクするためのマスクデータを生成し、マスク演算回路２３に供給する。マスク演算回路２３は、入力されたマスクデータに基づいて、各ＳＲＡＭ１８，１９，２０からデータを読み出して、ラスタ演算回路２１にデータを送るための計算を実行する。ラスタ演算回路２１は、各ＳＲＡＭ１８，１９，２０からセクタデータを１ブロック単位で読み出し、マスク演算回路２３からの演算結果も読み出してラスタ演算を行い、その演算結果を出力ＦＩＦＯ２２に格納する。ＦＩＦＯ２２に格納されたデータは、所定のタイミングでローカルメモリ４のデスティネーションエリアに転送される。コントローラ２４は、ＣＰＵ１からの制御命令に従い、各回路をコントロールする。なお、ソースＳＲＡＭ１９の内部には、後述するモノクローム拡張装置９６が設けられており、ソースデータがモノクロームデータで定義される場合、ソースデータの１ピクセルに相当する１ビットのデータを、０がバックグラウンドカラー、１がフォアグラウンドカラーとしてＢＰＰで定義されているバイト数に拡張し、デスティネーションエリアに転送する。
【００２１】
図６は、この画像データ転送装置２の処理の流れを示すフローチャートである。
まず、各アドレス計算回路１２，１３，１４の内部に設定される転送スキャンラインＹの初期値としてＹ＝ＹＳがロードされる（Ｓ１）。次に、そのスキャンラインのスタートアドレス（ＦＢＳＰｎ）とエンドアドレス（ＦＢＥＰｎ）とが、それぞれアドレス計算回路１２，１３，１４で計算され（Ｓ２）、その値がそれぞれアドレスカウンタ１５，１６，１７に渡される。ソースデータがモノクロームデータの場合、アドレス計算回路１３でスタートアドレス（ＭＳＰｊ）とエンドアドレス（ＭＥＰｊ）とが計算され（Ｓ２）、その値がアドレスカウンタ１６に渡される。各アドレスカウンタ１５，１６，１７で生成されるアドレスに従ってローカルメモリ４から各ＳＲＡＭ１８，１９，２０に１セクタ分のデスティネーションデータＤ、ソースデータＳ及びパターンデータＰがそれぞれ転送される（Ｓ３，Ｓ４）。ＳＲＡＭ１８，１９，２０への転送後は、１ブロック単位で、各ＳＲＡＭ１８，１９，２０からデータを読み出す。また、ソースデータがモノクロームデータの場合には、ＢＰＰに応じてデータが拡張されてソースＳＲＡＭ１９から読み出される。読み出されたデータは、マスク演算回路２３による演算結果に従い、ラスタ演算回路２１にてラスタ演算され、出力ＦＩＦＯ２２にストアされる（Ｓ５）。
【００２２】
もし、ソースＳＲＡＭ１９にストアされているセクタデータの処理が終了した場合には（Ｓ７）、次のセクタデータを転送する（Ｓ４）。また、デスティネーションＳＲＡＭ１８にストアされているセクタデータの処理が終了した場合には、ラスタ演算終了後、出力ＦＩＦＯ２２にストアされたデータをローカルメモリ４に書き込み（Ｓ８）、新たなセクタデータをデスティネーションＳＲＡＭ１８に転送する（Ｓ２）。また、パターンＳＲＡＭ２０にストアされているセクタデータの処理が終了した場合には（Ｓ７）、次のセクタデータを転送する（Ｓ４）。
【００２３】
以上の処理を繰り返し、１ライン分のデータの処理が終了したら（Ｓ９）、Ｙを更新し（Ｓ１０）、次のラインの処理に移る。そして、最後のラインの処理を終了したら、矩形領域の処理は終了する（Ｓ１１）。
【００２４】
次に、この画像データ転送装置２のより具体的な動作について説明する。
図７（ａ）は、転送矩形領域を含む画像データの矩形（表示）領域を更に詳細に示す図である。この矩形領域は、デスティネーションデータＤについてはスクリーン領域、ソースデータＳ及びパターンデータＰについてはオフスクリーン領域に対応する。また、ソースデータについては、カラーデータの転送イメージを示している。ここに表示された各パラメータは、前述したようにＣＰＵ１から画像データ転送装置２に与えられるものであって、次の通りである。
【００２５】
ＢＡＳＥ：転送矩形領域を含む矩形領域の基準位置（通常は領域の最も左上の画素の位置）に対応するローカルメモリ４上の座標値をバイトで表したデータ。スクリーンエリアの基点を示す場合もあれば、オフスクリーンエリアの基点を示す場合もある。
ＰＴＣＨ：転送矩形領域を含む矩形領域の１ラインの幅をバイト数で表したデータ。
ＸＳ：転送矩形領域の転送開始Ｘ座標値をピクセルで表したデータ。
ＹＳ：転送矩形領域の転送開始Ｙ座標値をスキャンラインで表したデータ。
ＸＥＸＴ：転送矩形領域のＸ方向の幅をピクセル数で表したデータ。
ＹＥＸＴ：転送矩形領域のＹ方向の幅をスキャンライン数で表したデータ。
【００２６】
ＸＤＩＲ：転送がＸの正・負のいずれの方向から行われるかを示したデータで、０のとき正（右向き）で、１のとき負（左向き）。即ち、図８に示すように、ＸＤＩＲが０の場合、ＸＳは転送矩形領域の左端となり、ＸはＸＳから正の方向に更新される。また、ＸＤＩＲが１の場合、ＸＳは転送矩形領域の右端となり、ＸはＸＳから負の方向に更新される。
【００２７】
ＹＤＩＲ：転送がＹの正・負のいずれの方向から行われるかを示したデータで、０のとき正（下向き）で、１のとき負（上向き）。即ち、図８に示すように、ＹＤＩＲが０の場合、ＹＳは転送矩形領域の上端となり、ＹはＹＳから正の方向に更新される。また、ＹＤＩＲが１の場合、ＹＳは転送矩形領域の下端となり、ＹはＹＳから負の方向に更新される。
【００２８】
ここで、スキャンラインＹ＝ｎで与えられたときの第ｎライン内のスタートアドレス（ＦＢＳＰｎ）及びエンドアドレス（ＦＢＥＰｎ）は、ＸＤＩＲ＝０のとき、次式で与えられる。
【００２９】
【数１】
ＦＢＳＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋ＸＳ×ＢＰＰ
ＦＢＥＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋（ＸＳ＋ＸＥＸＴ）×ＢＰＰ−１
【００３０】
また、ＸＤＩＲ＝１のときは、次式で与えられる。
【００３１】
【数２】
ＦＢＳＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋（ＸＳ＋１）×ＢＰＰ−１
ＦＢＥＰｎ＝ＢＡＳＥ＋ｎ×ＰＴＣＨ＋（ＸＳ−ＸＥＸＴ＋１）×ＢＰＰ
【００３２】
図７（ｂ）は、ＢＡＳＥ＝０としたときのＹ＝ｎにおけるスタートアドレス（ＦＢＳＰｎ）及びエンドアドレス（ＦＢＥＰｎ）をローカルメモリ４上の連続したデータとして示した図である。
【００３３】
一方、ソースデータがモノクロームデータの場合、ＣＰＵ１から画像データ転送装置２に与えられるパラメータは、図９に示すように、次の通りとなる。
【００３４】
ＳＢＡＳＥ：ソースデータＳを格納する基準となる座標値のローカルメモリ４上の座標値をバイトで表したデータ。
ＭＯＦＳＴ：モノクロームのオフセットであり、ＳＢＡＳＥからのモノクロームデータの格納開始位置をバイト数で表したもの。複数のモノクロームデータを格納した場合、ＭＯＦＳＴの値を変えることにより、その格納開始位置を指定できる。
ＭＰＴＣＨ：モノクロームピクセルピッチであり、モノクロームパターンの１ライン中のピクセル数を定義する。１ライン中のピクセル数は、８の倍数を基準として定義される。即ち、
【００３５】
ＭＰＴＣＨ＝１のとき８ピクセル／ライン、
ＭＰＴＣＨ＝２のとき１６ピクセル／ライン、
ＭＰＴＣＨ＝３のとき２４ピクセル／ライン、
ＭＰＴＣＨ＝４のとき３２ピクセル／ライン、
【００３６】
のように定義される。図３のパターンは、ＭＰＴＣＨ＝１の例である。
転送先のデスティネーションの領域のサイズと、ソースの領域のサイズとは一致していなくてはならない。転送はバイト単位のアドレスで指定されるため、デスティネーションのサイズが８の倍数でない場合は、それ以下である最大の整数がＭＰＴＣＨとして採用される。即ち、８＊（ＭＰＴＣＨ−１）＜ＸＥＸＴ（デスティネーションのＸ転送領域幅）≦８＊ＭＰＴＣＨとなるＭＰＴＣＨが選ばれる。８の倍数でない場合、各ラインのモノクロームデータは、図９に示すように、有効なモノクロームデータがバイトの先頭に合うように格納される。図示の例は、１ライン中のピクセル数が１４の例であり、この場合、ＭＰＴＣＨとして２が選択され、２バイトのデータの１ビット目から１４ビット目までにモノクロームデータが割り当てられている例である。
【００３７】
ソースデータがモノクロームデータである場合、デスティネーションへの転送は、常にＸ，Ｙともに正の方向に行われるものとする。デスティネーションのスキャンラインＹに、スタートのスキャンラインであるＹＳがセットされるのと同期して、モノクロームパターン内のスキャンラインもインクリメントされる。モノクロームソースアドレス計算回路１３２では、Ｙ＝ｊで与えられたときの、第ｊライン内のソースのスタートアドレス（ＭＳＰｊ）及びエンドアドレス（ＭＥＰｊ）を、以下の式で計算する。
【００３８】
【数３】
ＭＳＰｊ＝ＳＢＡＳＥ＋ＭＯＦＳＴ＋ｊ＊ＭＰＴＣＨ
ＭＥＰｊ＝ＳＢＡＳＥ＋ＭＯＦＳＴ＋（ｊ＋１）＊ＭＰＴＣＨ−１
【００３９】
ソースで指定されたバイトは、スタートアドレスＭＳＰｊから順にビット単位に展開され、デスティネーションのライン単位に処理される。ソーススタートアドレスＭＳＰｊ及びソースエンドアドレスＭＥＰｊの計算は、初期値にＭＰＴＣＨを順次加算することで可能となる。
【００４０】
このように、デスティネーションアドレス計算回路１２、ソースアドレス計算回路１３及びパターンアドレス計算回路１４でそれぞれ計算されたスタートアドレスとエンドアドレスとは、デスティネーションアドレスカウンタ１５、ソースアドレスカウンタ１６及びパターンアドレスカウンタ１７に１スキャンライン毎にセットされる。
【００４１】
各アドレスカウンタ１５，１６，１７は、ローカルメモリ４を階層化し、画像データ転送装置２とローカルメモリ４とのインターフェイスを、メモリコントローラ３を経由して一連の連続したデータ単位毎に行うことで、効率的にデータを転送する。このため、アドレスを次のように分解する。
【００４２】
即ち、ソースデータがカラーデータの場合、各アドレスカウンタ１５，１６，１７は、受け取ったスタートアドレス（ＦＢＳＰｎ）とエンドアドレス（ＦＢＥＰｎ）とを、図１０（ａ）に示すように、上位側からセクタアドレスＵビット、ブロックアドレスＶビット及びバイトアドレスＷビットに分解することで、ローカルメモリ４を階層化する。全体のビット数は、同図（ｂ）に示すように、Ｕ＋Ｖ＋Ｗビットとなり、ローカルメモリ４の容量は、最大２U+V+Wバイトとなる。換言すると、ローカルメモリ４は、２U個のセクタで構成され、１セクタは２V個のブロックで構成される。１ブロックは、２Wバイトから構成される。図１０（ａ）の例は、Ｖ＝３，Ｗ＝３の例である。
【００４３】
１ブロックのバイト数２Wバイトは、ローカルメモリ４のデータバス幅と等しい。即ち、ローカルメモリ４への１アドレスのアクセスで２Wバイト（１ブロック）分のデータを転送することができる。ローカルメモリ４へのアクセスは、２Wバイト（１ブロック）を単位として連続的に行われる。２Wバイト（１ブロック）分のデータ転送が最小で１回、最大で２V回連続し、最大の場合には、１セクタ分のデータが連続して転送されることになる。各ＳＲＡＭのデータバス幅は、ローカルメモリ４のバス幅と等しい２Wバイトであり、アドレスはＶビットとなる。これは１セクタ分のデータのサイズと等しい。
【００４４】
図１０（ｂ）に示すように、ローカルメモリ４のアドレスの上位をローアドレス、下位をカラムアドレスとし、ローアドレスを固定、カラムアドレスのみを連続的に変化させるページモード伝送によって更に高速のデータ転送が実現される。
【００４５】
ソースデータがモノクロームデータで定義される場合、ソースデータの１ピクセルに相当する１ビットのデータを、０がバックグラウンドカラー、１がフォアグラウンドカラーとしてＢＰＰで定義されているバイト数に拡張し、デスティネーションエリアに転送する。図１１は、このデータ拡張の様子を示している。ここに示された例は、１セクタが８ブロックから構成され、１ブロックが８バイトで構成される場合の拡張の例である。図１１に示すように、１バイト（８ビット）のモノクロームのソースデータＳは、ＢＰＰが１のときは８バイトに、ＢＰＰが２のときは１６バイトに、ＢＰＰが３のときは２４バイトに、ＢＰＰが４のときは３２バイトのデータに拡張され、ディスティネーションエリアに転送される。
【００４６】
図１２は、ソースアドレスカウンタ１６の基本構成を示す図である。なお、デスティネーションアドレスカウンタ１５及びパターンアドレスカウンタ１７も基本的にはソースアドレスカウンタ１６と同様の構成であるが、信号ＮＸＭＱＤ、ＭＯＮＯによる選択はない。また、パターンアドレスカウンタ１７には、カラータグ計算用カウンタ４０はない。
【００４７】
スタートアドレス（ＦＢＳＰ）は、スタートアドレスレジスタ３０にロードされる。同時にＦＢＳＰは、アドレス更新回路３１を経由して、上位Ｕビット（ＦＢＳＰ［Ｕ＋Ｖ＋Ｗ−１：Ｖ＋Ｗ］）がセクタアドレスレジスタ３２に、中央のＶビット（ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］）がブロックアドレスレジスタ３３に、下位Ｗビット（ＦＢＳＰ［Ｗ−１：０］）がバイトアドレスレジスタ３４にそれぞれロードされる。エンドアドレス（ＦＢＥＰ）は、エンドアドレスレジスタ３５にロードされる。
【００４８】
最初に、ソースＳＲＡＭ１９（デスティネーションＳＲＡＭ１８，パターンＳＲＡＭ２０）にローカルメモリ４内のデータを転送するために、レジスタ３２に格納されたローカルメモリ４のセクタのアドレスを示すセクタアドレス（ＳＥＣ）がメモリコントローラ３に出力されると共に、そのセクタにおいて転送すべきブロック数（ＢＬＫＣＮＴ）及びセクタ内の転送すべき最初のブロックのアドレス（セクタ内のブロックがスタートするアドレス）を示すブロックスタートアドレス（ＢＬＫＳＴＲ）がセクタ内ブロック演算回路４５等で計算され、メモリコントローラ３に送られる。また、セクタ内ブロック演算回路４５は、上述したブロック数（ＢＬＫＣＮＴ）及びブロックスタートアドレス（ＢＬＫＳＴＲ）の他、セクタ内のブロックが終了するアドレスを示すブロックエンドアドレス（ＢＬＫＥＮＤ）も計算する。
【００４９】
このセクタ内ブロック演算回路４５での計算には、セクタスタートコンパレータ３７の出力であるセクタスタートフラグ（ＳＥＣＳＴＲＦ）、セクタエンドコンパレータ３６の出力であるセクタエンドフラグ（ＳＥＣＥＮＤＦ）、スタートアドレスレジスタ３０に格納されたブロックスタートアドレス（ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］）、エンドアドレスレジスタ３５に格納されたブロックエンドアドレス（ＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］）及び転送のＸの方向を表すＸＤＩＲ等が入力され用いられる。
【００５０】
セクタスタートコンパレータ３７はスタートアドレスレジスタ３０からのスタートアドレスのセクタアドレス（ＦＢＳＰ［Ｕ＋Ｖ＋Ｗ−１：Ｖ＋Ｗ］）とセクタアドレスレジスタ３２からのセクタアドレス（ＳＥＣ）とを比較し、等しいときはその出力データ（ＳＥＣＳＴＲＦ）を１とし、等しくないときは０とする。また、セクタエンドコンパレータ３６はエンドアドレスレジスタ３５からのエンドアドレスのセクタアドレス（ＦＢＥＰ［Ｕ＋Ｖ＋Ｗ−１：Ｖ＋Ｗ］）とセクタアドレスレジスタ３２からのセクタアドレス（ＳＥＣ）とを比較し、等しいときはその出力データ（ＳＥＣＥＮＤＦ）を１とし、等しくないときは０とする。
【００５１】
図１３は、セクタアドレスレジスタ３２に格納されているセクタデータを説明するための図である。
【００５２】
例えば、ＸＤＩＲ＝０と定義され、ＳＥＣＳＴＲＦ，ＳＥＣＥＮＤＦが０のとき、セクタアドレスレジスタ３２に格納されているセクタアドレスは、図１３（ａ）に示すように、矩形領域を構成するラインの最初のセクタではなく、最後のセクタでもないことがわかる。この場合、セクタ内にあるブロックの数（ＢＬＫＣＮＴ）は２V個で、ブロックのスタートアドレス（ＢＬＫＳＴＲ）は０、エンドアドレス（ＢＬＫＥＮＤ）は２V-1となる。
【００５３】
ＳＥＣＳＴＲＦが１でＳＥＣＥＮＤＦが０のとき、セクタアドレスレジスタ３２に格納されているセクタは、矩形領域を構成するラインの最初のセクタであることが同図（ｂ）から分かる。この場合、セクタ内にあるブロックの数は、２V−ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］個となり、ブロックのスタートアドレスはＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］、エンドアドレスは２V-1となる。
【００５４】
また、ＳＥＣＳＴＲＦが０でＳＥＣＥＮＤＦが１のとき、セクタアドレスレジスタ３２に格納されているセクタは、矩形領域を構成するラインの最後のセクタであることが同図（ｃ）から分かる。この場合、セクタ内にあるブロックの数はＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］＋１個となり、ブロックのスタートアドレスは０でエンドアドレスはＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］となる。
【００５５】
更に、ＳＥＣＳＴＲＦ，ＳＥＣＥＮＤＦともに１のとき、セクタアドレスレジスタ３２に格納されているセクタは、矩形領域を構成するラインの最初のセクタであり、最後のセクタでもあることが同図（ｄ）から分かる。この場合、ブロックの数は、ＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］−ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］＋１個となり、ブロックのスタートアドレスはＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］、エンドアドレスはＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］となる。上記の結果と、ＸＤＩＲ＝１のときのそれぞれの場合とを表にまとめると、図１４のようになる。
【００５６】
ブロックスタートコンパレータ３９は、スタートアドレスレジスタ３０のブロックアドレス（ＦＢＳＰ［Ｖ＋Ｗ−１：Ｗ］）部分とブロックアドレスレジスタ３３に格納されたブロックアドレス（ＢＬＫ）とを比較し、等しいときはその出力データ（ＢＬＫＳＴＲＦ）を１、等しくないときは０として出力する。また、ブロックエンドコンパレータ３８は、エンドアドレスレジスタ３５のブロックアドレス（ＦＢＥＰ［Ｖ＋Ｗ−１：Ｗ］）部分とブロックアドレスレジスタ３３に格納されたブロックアドレス（ＢＬＫ）とを比較し、等しいときはその出力データ（ＢＬＫＥＮＤＦ）を１、等しくないときは０として出力する。
【００５７】
上述の各コンパレータ３６〜３９の出力ＳＥＣＥＮＤＦ，ＳＥＣＳＴＲＦ，ＢＬＫＥＮＤＦ，ＢＬＫＳＴＲＦに基づき、スタートマスク演算回路４６でスタートマスク（ＳＴＲＭＳＫ）、エンドマスク演算回路４７でエンドマスク（ＥＮＤＭＳＫ）がそれぞれ計算される。図１５に示すように、スタート及びエンドマスクは共に０又は１のデータからなる連続した２Wビットのパターンであり、各マスクの１ビットが各ＳＲＡＭ１８，１９，２０から読み出された１バイト分のデータに対応し、２Wビットのパターンは１ブロック分のデータに対応するものである。
【００５８】
マスク論理積演算回路４８は、スタート及びエンドマスク演算回路４６，４７からの出力データであるスタート及びエンドマスクを入力し、これらの論理積データ（ＡＭＳＫ）を計算することで、スタートアドレス（ＦＢＳＰ）とエンドアドレス（ＦＢＥＰ）との間に存在するバイトには１を、それ以外には０をフラグとして与える役割を担っている。
【００５９】
例えば、図１６（ａ）に示すように、スタートマスク演算回路４６でのスタートマスクの計算は、ＸＤＩＲ＝０のときは、Ｗビット内のすべてが１である２進数パターン（２W−１）をバイトアドレスレジスタ３４内のバイトアドレス（ＢＹＴ）で示される数だけ右にシフトして左から０を詰めることで行われる。同様に、同図（ｂ）に示すように、ＸＤＩＲ＝１のときのスタートマスクの計算は、Ｗビット内のすべて１である２進数パターン（２W−１）を２W−１−ＢＹＴ（バイトアドレス）で示される数だけ左にシフトし、右から０を詰めることで行われる。この場合、スタートアドレス（ＦＢＳＰ）がブロック内にあるときはＳＥＣＳＴＲＦ及びＢＬＫＳＴＲＦが共に１となる。また、ブロック内スタートアドレス演算回路４９は、このときのマスクがスタートするブロック内のアドレス（ＢＹＴＳＴＲ）を計算する。
【００６０】
一方、同図（ｃ）に示すように、エンドマスク演算回路４７でのエンドマスクの計算は、ＸＤＩＲ＝０のとき、エンドアドレス（ＦＢＥＰ）のバイトアドレスがＦＢＥＰ［Ｗ−１：０］とすると、Ｗビット内のすべて１である２進数パターン（２W−１）を２W−１−ＦＢＥＰ［Ｗ−１：０］だけ左にシフトし、右から０を詰めることで行われる。同様に、同図（ｄ）に示すように、ＸＤＩＲ＝１のときのエンドマスクの計算は、Ｗビット内のすべて１である２進数パターン（２W−１）をＦＢＥＰ［Ｗ−１：０］だけ右にシフトし、左から０を詰めることで行われる。この場合もスタートアドレスがブロック内にあるときはＳＥＣＳＴＲＦ及びＢＬＫＳＴＲＦが共に１となる。このようにして計算された各マスクは、ブロック毎にマスク演算回路２３に送られる。
【００６１】
スタートフラグ回路５０は、セクタスタートコンパレータ３７の出力ＳＥＣＳＴＲＦ及びブロックスタートコンパレータ３９の出力ＢＬＫＳＴＲＦを入力してスタートフラグＸＳＴＲＦを出力する。エンドフラグ回路５１は、セクタエンドコンパレータ３６の出力ＳＥＣＥＮＤＦ及びブロックエンドコンパレータ３８の出力ＢＬＫＥＮＤＦを入力してエンドフラグＸＥＮＤＦを出力する。
【００６２】
カラータグ計算用カウンタ４０は、トランスペアレント処理（透明処理）の計算のために後段で用いられるものであり、スタートアドレス（ＦＢＳＰ）及びエンドアドレス（ＦＢＥＰ）が入力されるときに初期化するように設定されている。このカラータグ計算用カウンタ４０は、ブロックアドレスレジスタ３３からの出力ＢＬＫが更新されるのに同期して、その出力タグブロックアドレス（ＴＧＢＬＫ）を更新する。
【００６３】
その更新パターンは、ＢＰＰとＸＤＩＲとによって決まるもので、初期値と更新パターンとは、図１７に示すようになる。例えば、ＸＤＩＲが０の場合、１ピクセル当たり１バイト（ＢＰＰが１）のときは初期値＝０で常に０が出力され、１ピクセル当たり２バイト（ＢＰＰが２）のときは、初期値＝０で、ＴＧＢＬＫは０，１，０，１…を繰り返すように更新され、１ピクセル当たり３バイト（ＢＰＰが３）のときは、初期値＝０で、ＴＧＢＬＫは０，１，２，０，１，２…を繰り返すように更新され、１ピクセル当たり４バイト（ＢＰＰが４）のときは、初期値＝０で、ＴＧＢＬＫは０，１，２，３，０，１，２，３…を繰り返すように更新される。また、ＸＤＩＲが１の場合、１ピクセル当たり１バイト（ＢＰＰが１）のときは初期値＝０で常に０が出力され、１ピクセル当たり２バイト（ＢＰＰが２）のときは、初期値＝１で、ＴＧＢＬＫは１，０，１，０…を繰り返すように更新され、１ピクセル当たり３バイト（ＢＰＰが３）のときは、初期値＝２で、ＴＧＢＬＫは２，１，０，２，１，０…を繰り返すように更新され、１ピクセル当たり４バイト（ＢＰＰが４）のときは、初期値＝３で、ＴＧＢＬＫは３，２，１，０，３，２，１，０…を繰り返すように更新される。なお、デスティネーションアドレスカウンタ１５及びソースアドレスカウンタ１６内のカラータグ計算用カウンタ４０の出力ＴＧＢＬＫは、後述するように、それぞれデスティネーションＳＲＡＭ１８，ソースＳＲＡＭ１９へ送られ、各ＳＲＡＭ内にあるタグ選択回路９３の出力を選択するのに利用される。
【００６４】
アドレス更新回路３１は、セクタアドレスレジスタ３２からの出力セクタアドレス（ＳＥＣ）とブロックアドレスレジスタ３３からの出力ブロックアドレス（ＢＬＫ）とを一連の値として捉え、コントローラ２４からの指示によりエンドアドレスレジスタ３５内の値と一致するまでＢＬＫ単位でアドレスをインクリメントし、上記セクタアドレス（ＳＥＣ）とブロックアドレス（ＢＬＫ）を更新する。この場合、エンドアドレスレジスタ３５内の値と一致するかどうかは、エンドフラグ回路５１にてＳＥＣＥＮＤＦ及びＢＬＫＥＮＤＦが共に１であることにより検出される。
【００６５】
以上は、ソースデータがカラーデータの場合であるが、ソースデータがモノクロームデータである場合のソースアドレスカウンタ１６の特有の機能について説明する。
アドレス更新回路３１は、ソースデータにカラーデータが選択されているときには、上述したように１ブロック（２Wバイト）単位でアドレスをインクリメントするが、ソースデータにモノクロームデータが選択された場合、タグブロックカウンタ４０からの信号ＮＸＭＱＤにより、アドレスを１バイト単位でインクリメントする。信号ＮＸＭＱＤは、タグブロックカウンタ４０が示すタグブロックが、ブロックの最後になったときに出力され、ＢＰＰによってその出力タイミングが異なる。その詳細を図１８に示す。ＢＰＰ＝１のときには、信号ＮＸＭＱＤは常にＯＮ、ＢＰＰ＝２のときは、タグブロックが０でＯＦＦ、１でＯＮ、ＢＰＰ＝３のときは、タグブロックが０，１でＯＦＦ、２でＯＮ、ＢＰＰ＝４のときは、タグブロックが０，１，２でＯＦＦ、３でＯＮとなる。
【００６６】
スタートマスク演算回路４６及びエンドマスク演算回路４７は、モノクロームデータに対応するために、ＭＯＮＯ信号がＯＮになるとその機能を切り換え、スタートマスク（ＳＴＲＭＳＫ）及びエンドマスク（ＥＮＤＭＳＫ）として常にオール１のデータを出力する。これにより、ソースデータのマスク（ＡＭＳＫ）の初期値は、常にオール１となる。同様に、バイトのスタートアドレス（ＢＹＴＳＴＲ）は、モノクロームデータの場合、常にＢＹＴＳＴＲ＝０として出力される。タグブロックカウンタ４０は、信号ＮＭＥＸを入力する。信号ＮＸＭＥＸはコントローラ２４から出力され、ソースデータがモノクロームデータであり、且つソースのマスク値が０になると、次のマスク（オール１）をマスク演算回路２３にロードし、タグブロックカウンタ４０をインクリメントするために出力される。ソースデータがモノクロームデータの場合、タグブロックカウンタ４０は、信号ＮＸＭＥＸによって更新される。タグブロックカウンタ４０は、最後のブロックに更新されたとき、アドレス更新回路３１をインクリメントするため、信号ＮＸＭＱＤを出力する。
【００６７】
次に、この画像データ転送装置２内のマスク演算回路２３について説明する。マスク演算回路２３は、主に各アドレスカウンタ１５，１６，１７から送られてきたデスティネーション，ソース，パターンの各マスクデータＡＭＳＫ（以下、これをそれぞれＤＳＴＭＳＫ，ＳＲＣＭＳＫ，ＰＡＴＭＳＫと呼ぶ。）及び各ブロック内スタートアドレスＢＹＴＳＴＲ（以下、これをそれぞれＤＢＹＴＳＴＲ，ＳＢＹＴＳＴＲ，ＰＢＹＴＳＴＲと呼ぶ。）等に基づき、画像表示装置５のデータ転送を制御するための計算を行うものである。なお、各スタートアドレスは、そのときのマスクがスタートするアドレスを表しているものである。
【００６８】
図１９に示すように、デスティネーション，ソース，パターンの各スタートアドレス（ＦＢＳＰ）は、ローカルメモリ４内の任意のアドレスを指している。マスク演算回路２３は、これらのアドレスに基づいて、データ転送時にデスティネーション，ソース，パターンの各バイトが転送のスタートバイトからそれぞれ１対１で転送されるように対応させ、転送を制御している。
【００６９】
図２０は、このマスク演算回路２３の内部構成を示すブロック図である。
マスク演算回路２３は、ローカルメモリ４からＳＲＡＭ１８〜２０にそれぞれ転送されたデスティネーション，ソース，パターンのいずれかのセクタデータがなくなるまで、各ＳＲＡＭ１８，１９，２０からそのデータを読み出してラスタ演算回路２１に出力するための計算を行う。
【００７０】
はじめに、図２１（ａ）に示すように、デスティネーションアドレスカウンタ１５からのＤＳＴＭＳＫと、ソースアドレスカウンタ１６からのＳＲＣＭＳＫと、パターンアドレスカウンタ１７からのＰＡＴＭＳＫとがマスク演算回路２３に入力され、各マスクセレクタ５３，５４，５５を通過し、それぞれのレジスタ５６，５７，５８に格納される。一方、上記各アドレスカウンタ１５，１６，１７からの各ブロック内スタートアドレスＤＢＹＴＳＴＲ，ＳＢＹＴＳＴＲ，ＰＢＹＴＳＴＲは、各アドレスセレクタ６０，６１，６２を通って後段の減算器６３，６４，６５，６６に入力される。
【００７１】
減算器６３は、ＤＳＴＭＳＫとＳＲＣＭＳＫのマスクがスタートする１ブロック内のアドレス差（ＳＲＣＳＦＴ）を計算しレジスタ６７に出力する。同様に減算器６５は、ＤＳＡＴＭＳＫとＰＡＴＭＳＫのマスクがスタートする１ブロック内のアドレス差（ＰＡＴＳＦＴ）を計算しレジスタ６９に出力する。減算器６３，６５から出力されレジスタ６７，６９に格納されたアドレス差ＳＲＣＳＦＴ，ＰＡＴＳＦＴとＸＤＩＲとをシフタ７１，７２は入力し、シフタ７１がソースマスクデータＳＲＣＭＳＫを、シフタ７２がパターンマスクデータＰＡＴＭＳＫをそれぞれそのマスクのスタートがＤＳＴＭＳＫに一致するまでシフトする。このときのシフトは、ＤＳＴＭＳＫに対して正・負の両方向に可能なものである。そして、その結果は、調整済みのマスクデータ（ＳＲＣＡＤＪ，ＰＡＴＡＤＪ）としてそれぞれシフタ７１，７２から論理演算回路７３に出力される。論理演算回路７３は、同図（ａ）に示すように、これらのマスクデータの他、ＤＳＴＭＳＫを入力し論理積を計算することでＤＳＴＭＳＫ内で処理すべきバイトを決定する。
【００７２】
同時に、減算器６４，６６は、シフタ７１，７２がアドレス差ＳＲＣＳＦＴ，ＰＡＴＳＦＴに基づきシフトした方向と反対の方向へのシフトにあたるシフト数（ＳＲＣＲＥＶ，ＰＡＴＲＥＶ）を計算してレジスタ６８，７０に出力する。シフタ７４，７５は、レジスタ６８，７０から格納されたシフト数ＳＲＣＲＥＶ，ＰＡＴＲＥＶを入力し、論理演算回路７３からの出力マスクデータ（ＰＲＣＭＳＫ）をそれぞれ上記シフト数だけシフトしてマスク（ＳＲＣＲＭＶ，ＰＡＴＲＭＶ）を算出しソースマスク論理演算回路７７，パターンマスク論理演算回路７９にそれぞれ出力している。このマスクＳＲＣＲＭＶ，ＰＡＴＲＭＶは、ソースマスクＳＲＣＭＳＫとパターンマスクＰＡＴＭＳＫのうち、デスティネーションマスクＤＳＴＭＳＫとの計算に寄与した部分を示している。
【００７３】
図２１（ｃ）及び（ｄ）に示すように、ソースマスク論理演算回路７７及びパターンマスク論理演算回路７９は、ソースマスクＳＲＣＭＳＫ，パターンマスクＰＡＴＭＳＫから、それぞれマスクＳＲＣＲＭＶ及びＰＡＴＲＭＶに対応する部分のマスクを取り除く演算をする。その結果、取り除かれ出力されたマスク（ＳＲＣＵＤＴ，ＰＡＴＵＤＴ）が次に計算すべきＳＲＣＭＳＫ，ＰＡＴＭＳＫとして更新されると共に、これらはそれぞれソースマスクセレクタ５４及びパターンマスクセレクタ５５を通り、レジスタ５７，５８に格納される。また、両論理演算回路７７，７９は、マスクが存在しないことが分かった時点でマスクがゼロとなったことを表す信号（ＳＲＣＺＲ，ＰＡＴＺＲ）をそれぞれコントローラ２４に対して出力する。この信号ＳＲＣＺＲ及びＰＡＴＺＲを受けたコントローラ２４は、新たな１ブロック分のマスクデータをソース及びパターンマスクセレクタ５４，５５を通してレジスタ５７，５８に格納するように制御を行う。
【００７４】
また、このときコントローラ２４は、ソース及びパターンアドレスカウンタ１６，１７にブロックを更新するように指示を出し、各アドレスカウンタ１６，１７から出力された新たな１ブロック分のマスクデータがレジスタ５７，５８に格納される。このマスクデータがレジスタ５７，５８に格納されるのと同時に、新たなスタートアドレスＳＢＹＴＳＴＲ，ＰＢＹＴＳＴＲが各アドレスカウンタ１６，１７からソース及びパターンアドレスセレクタ６１，６２に入力され、その後マスクスタートアドレス（ＳＳＴＡＤ，ＰＳＴＡＤ）として前述のように減算器６３〜６６に出力される。
【００７５】
このように更新されたソース及びパターンマスク（ＳＲＣＭＳＫ，ＰＡＴＭＳＫ）は、それぞれソースプライオリティエンコーダ（ＳＰＲＩＥＮＣ）８１，パターンプライオリティエンコーダ（ＰＰＲＩＥＮＣ）８０に入力され、マスクがスタートするアドレスＳＸＵＤＴ，ＰＸＵＤＴが計算される。また、更新されたマスクがゼロでない場合、ソース及びパターンアドレスセレクタ６１，６２は、先に計算されたアドレスＳＸＵＤＴ，ＰＸＵＤＴをマスクスタートアドレスＳＳＴＡＤ，ＰＳＴＡＤとして、ＳＳＴＡＤは減算器６３，６４へ、ＰＳＴＡＤは減算器６５，６６へとそれぞれ出力する。
【００７６】
一方、図２１（ｂ）に示すように、デスティネーションマスク論理演算回路７６は、入力したデスティネーションマスクデータＤＳＴＭＳＫの論理演算回路７３からのＰＲＣＭＳＫと一致する部分を取り除く処理をする。その出力である取り除かれたマスクＤＳＴＵＤＴは、次に計算すべきＤＳＴＭＳＫとして更新され、デスティネーションマスクセレクタ５３を通ってレジスタ５６に格納されるものである。この論理演算回路７６もまた、マスクが存在しないとわかった場合、マスクがゼロとなったことを表す信号ＤＳＴＺＲをコントローラ２４に出力する。この信号ＤＳＴＺＲを受けたコントローラ２４は、デスティネーションアドレスカウンタ１５にブロックを更新させ、新たな１ブロック分のマスクデータを出力させる。このマスクデータは、デスティネーションマスクセレクタ５３に入力され、レジスタ５６に格納される。
【００７７】
この更新されたデスティネーションマスクＤＳＴＭＳＫは、デスティネーションプライオリティエンコーダ（ＤＰＲＩＥＮＣ）８２に入力され、そこでマスクがスタートするアドレスＤＸＵＤＴが計算される。更新されたマスクがゼロでない場合、デスティネーションアドレスセレクタ６０は、先に計算されたアドレスＤＸＵＤＴをマスクスタートアドレスＤＳＴＡＤとして、減算器６３〜６６へとそれぞれ出力する。
【００７８】
上述のようなマスク演算処理過程において、例えばソースのマスクがゼロとなり、且つソースＳＲＡＭ１９にローカルメモリ４から転送された１セクタ内の全ブロックの更新が終了した場合、コントローラ２４は、次のセクタデータをソースＳＲＡＭ１９に転送するように制御を行う。また、デスティネーションのマスクがゼロとなり、且つデスティネーションＳＲＡＭ１８にローカルメモリ４から転送された１セクタ内の全ブロックの更新が終了した場合、コントローラ２４は、ラスタ演算回路２１によるラスタ演算の終了を待って出力ＦＩＦＯ２２に格納された更新後のデスティネーションデータをローカルメモリ４に書き込み、次のセクタデータをデスティネーションＳＲＡＭ１８に転送する制御を行う。更に、パターンのマスクがゼロとなり、且つパターンＳＲＡＭ２０にローカルメモリ４から転送された１セクタ内の全ブロックの更新が終了した場合、コントローラ２４は、次のセクタデータをパターンＳＲＡＭ２０に転送するように制御を行う。
【００７９】
また、このとき論理演算回路７８は、ソースデータのバイトパターンの中で、ＰＲＣＭＳＫに寄与のある部分を示すマスク（ＳＲＣＰＲＣ）を計算する。このマスクＳＲＣＰＲＣは、以下のような計算によって得ることができる。即ち、ＳＲＣＰＲＣがゼロのバイトはＰＲＣＭＳＫに対して寄与しないが、ＳＲＣＰＲＣが１のバイトはＰＲＣＭＳＫに対して寄与することが前提としてある場合は、ＳＲＣＰＲＣ＝ＳＲＣＭＳＫ＆ＳＲＣＲＭＶとして求めることができる。これは、後段のラスタ演算回路２１にて、イネーブルフラグの計算に用いられるものである。
【００８０】
次に、この画像データ転送装置２内の各ＳＲＡＭ１８〜２０で行われるカラータグ演算処理について説明する。図２２は、ソースＳＲＡＭ１９の構成を示すブロック図である。なお、デスティネーションＳＲＡＭ１８及びパターンＳＲＡＭ２０も基本的にはソースＳＲＡＭ１９と同様の構成であるが、デスティネーションＳＲＡＭ１８及びパターンＳＲＡＭ２０には、モノクローム拡張装置９６及びこれに付随するカラー／モノクロデータ選択用の選択回路（ＭＵＸ）９７，９８が備えられていない。また、パターンＳＲＡＭ２０内には、スタートバイトレジスタ９０，タグブロックレジスタ９１，タグ計算回路９２，タグ選択回路９３及びトランスペアレントフラグ計算回路（ＴＲＰ）９５はない。
【００８１】
ソースＳＲＡＭ１９（デスティネーションＳＲＡＭ１８及びパターンＳＲＡＭ２０）内のラインアドレスカウンタ（ＣＮＴＲ）８５は、それぞれ対応するデスティネーション，ソース及びパターンアドレスカウンタ１５，１６，１７からブロックスタート信号（ＢＬＫＳＴＲ）及びブロックカウンタ信号（ＢＬＫＣＮＴ）を受け取る。これらの信号は、同時にメモリコントローラ３へも出力される。
【００８２】
メモリコントローラ３は、ローカルメモリ４からセクタアドレスＳＥＣと、ＢＬＫＳＴＲにより指定されるアドレスからＢＬＫＣＮＴで指定されるだけのデータを読み出し、画像表示装置５内にあるＳＲＡＭ等のメモリ（図示せず）にこのデータを転送する。このＢＬＫＳＴＲは、ＳＲＡＭ８８のライトアドレスのスタートとなり、そのアドレスからＢＬＫＣＮＴで与えられるアドレス分だけローカルメモリ４からデータが転送され、その転送されたデータがＳＲＡＭ８８に書き込まれる。データがＳＲＡＭ８８に転送された後に、今度はデータの読み出しが行われる。このデータの読み出しは、各アドレスカウンタ１５，１６，１７から送られるそれぞれの対応するブロックアドレス（ＢＬＫ）に基づき行われる。
【００８３】
このとき、ＳＲＡＭ８８のアドレスは、コントローラ２４からの指示により、セレクタ８６で各アドレスカウンタ１５〜１７のそれぞれが出力するＢＬＫ側に切り換えられ、このＢＬＫによりＳＲＡＭ８８から読み出された１ブロック分のデータは、一旦、レジスタ８９に格納されたのち、それがカラーデータの場合には、選択回路９７及びレジスタ９４を介して後段のラスタ演算回路２１に転送される。また、モノクロームのデータの場合には、ＳＲＡＭ８８から読み出された１ブロック分のデータは、モノクローム拡張装置９６でカラーデータに拡張されたのち、選択回路９７及びレジスタ９４を介して後段のラスタ演算回路２１に転送される。
【００８４】
またこのとき、カラータグを用いて、各ＳＲＡＭ１８〜２０でトランスペアレント処理（透明処理）のための計算も同時に行われる。以下にこれを説明する。
【００８５】
スタートバイトレジスタ９０は、矩形領域を構成する１ラインの最初のＦＢＳＰのバイトアドレスを１ラインの処理が継続する間中保持し続ける。タグブロックレジスタ９１は、各ブロックごとのタグブロックを保持するレジスタであり、ブロックの処理ごとに更新されるものである。このスタートバイトレジスタ９０の出力データＢＹＴＳＴＲは、続くタグ計算回路（ＴＡＧＴＢＬ）９２をアクセスし、タグブロックレジスタ９１の出力データＴＧＢＬＫは、タグ選択回路（ＭＵＸ）９３をアクセスする。このタグ選択回路９３は、タグ計算回路９２からの複数の出力データＴＡＧＴＢＬのうちの１つを選択する役割を担っている。
【００８６】
ここで、図２３に示すように、１ピクセルは最大４バイトのデータで構成され、この最大４バイトのピクセルデータに対して、各バイトに０から３までのカラータグ（ＣＴ）を定義すると、１ピクセルが１バイトのときカラータグは０となることが分かる。同図より、１ピクセルが２バイトのときは上位側のバイトが１で下位側が０、３バイトのときは上位側から２，１，０、４バイトのときは上位側から３，２，１，０となることが分かる。
【００８７】
このカラータグは、図２４に示すように、スタートアドレスＦＢＳＰで指定される最初のバイトから順番に割り付けられ、ＢＰＰの単位でエンドアドレスＦＢＥＰまで繰り返される。ここで、ＢＰＰの最大が４バイトであることから、タグ計算回路９２は、最大で２W×４バイト分のカラータグを出力することが分かる。２Wバイトのデータを同時に処理することから、２Wバイト分ごとのカラータグをタグブロックＴＧＢＬＫとすると、その構成は図２５に示すように定義される。
【００８８】
このようにして定義されたカラータグ，タグブロック，ＢＰＰの関係をタグ計算回路９２の出力ＴＡＧＴＢＬとして考えると、図２６〜２８に示すようになる。なお、この場合の下位ビットＷは、Ｗ＝３とする。
【００８９】
図２６（ａ）に示すように、ＢＰＰが１バイトのときのカラータグの値は常にゼロとなる。ＢＰＰが２バイトのときのカラータグの値は、ＸＤＩＲ及びスタートアドレスのバイト部分ＢＹＴＳＴＲのＬＳＢ（Least Significant Bit/Byte）により決まる。
ＸＤＩＲ＝０でＢＹＴＳＴＲ［０］＝０のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［０］＝１のときは同図（ｂ）に示すようになり、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［０］＝１のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［０］＝０のときは同図（ｃ）に示すようになる。
【００９０】
また、ＢＰＰが３バイトのときのカラータグの値は、図２７に示すようにＸＤＩＲ及びスタートアドレスのバイト部分ＢＹＴＳＴＲのＬＳＢ側３ビットにより決まる。
ＸＤＩＲ＝０でＢＹＴＳＴＲ［２：０］＝０，３，６のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［２：０］＝１，４，７のときは同図（ａ）に示すように、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［２：０］＝２，５のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［２：０］＝０，３，６のときは同図（ｂ）に示すように、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［２：０］＝１，４，７のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［２：０］＝２，５のときは同図（ｃ）に示すようにそれぞれ定義される。
【００９１】
更に、ＢＰＰが４バイトのときのカラータグの値は、図２８に示すようにＸＤＩＲ及びＢＹＴＳＴＲのＬＳＢ側２ビットにより決まる。
ＸＤＩＲ＝０でＢＹＴＳＴＲ［１：０］＝０のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［１：０］＝３のときは同図（ａ）に示すように、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［１：０］＝３のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［１：０］＝２のときは同図（ｂ）に示すようになる。同様に、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［１：０］＝２のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［１：０］＝１のときは同図（ｃ）に示すように、
ＸＤＩＲ＝０でＢＹＴＳＴＲ［１：０］＝１のとき、又は
ＸＤＩＲ＝１でＢＹＴＳＴＲ［１：０］＝０のときは同図（ｄ）に示すようにそれぞれ定義される。
【００９２】
タグ計算回路９２の出力であるＴＡＧＴＢＬは、タグ選択回路９３に入力され、そこでデスティネーション及びソースアドレスカウンタ１５，１６内のカラータグ計算用カウンタ４０で計算されたＴＧＢＬＫで指定された部分が選択され、カラータグ（ＣＴ）となる。カラータグは、２ビットから構成される２W個のデータであり、１ブロック内の各バイトデータのカラータグを示す。このカラータグは、トランスペアレント計算のためにトランスペアレント計算回路（ＴＲＰ）９５に出力される。
【００９３】
次に、モノクローム拡張装置９６について説明する。モノクローム拡張装置９６は、ソースデータがモノクロームデータのときに、各ピクセルのビット数を拡張するもので、バイトアドレスレジスタ（ＢＹＴＲＥＧ）１０１と、バイトデータ選択回路（ＰＸＬＭＵＸ）１０２と、データ拡張回路（ＢＹＴＥＸＰ）１０３と、ブロック選択回路（ＢＬＫＭＵＸ）１０４と、カラー出力回路（ＣＯＬＥＸＰ）１０５とを備えて構成されている。
【００９４】
バイトアドレスレジスタ１０１は、ソースアドレスカウンタ１６からのバイトアドレスＢＹＴをストアするレジスタである。前段のソースアドレスカウンタ１６は、ソースがモノクロームデータの場合、バイト単位でインクリメントされるため、このレジスタ１０１には、ローカルメモリ４から出力される２Wバイト（図示の例では８バイト）のデータのどのバイトを指し示すかのアドレスが格納されることになる。バイトデータ選択回路１０２は、２Wバイト分のカラー出力データをバイトレジスタ１０１に格納されたバイトアドレスＢＹＴによって選択するための回路である。図２９には、モノクローム拡張装置９６の更に詳細を示す。バイトデータ選択回路１０２は、ローカルメモリ４から出力される２Wバイトの読出データＲＤＴ［６３：０］のうち、バイトアドレスＢＹＴで指定された１バイトのみを選択して後段に出力する。ソースアドレスカウンタ１６を１バイトずつインクリメントすることで、バイトデータ選択回路１０２は、読出データＲＤＴを１バイトずつ順番に選択し、後段に出力する。
【００９５】
データ拡張回路１０３は、モノクロームの１ビットのデータをＢＰＰの指定に基づいて１ビットから４ビットまでに拡張する。この拡張の様子を図３０に示す。データ拡張回路１０３は、読出データＲＤＴのうちバイトアドレスＢＹＴにより選択された１バイトのデータを入力する。この１バイト（８ビット）のデータをＢＰＰにより、最大３２ビットまで拡張して拡張バイトＢＹＴＥＸとして出力する。８ビットのデータは、モノクロームデータであるため、その０がバックグラウンドカラーを示し、１がフォアグラウンドカラーを示している。ＢＰＰ＝１の場合は、８ビットのデータがそのままＢＹＴＥＸとして出力される。ＢＰＰ＝２の場合には、図３０に示すように、８ビットデータの各ビットのデータがそれぞ２ビットずつコピーされて全体として１６ビットデータのＢＹＴＥＸに拡張される。図で、［０］［０］と示されているのは、入力のビット［０］のデータ（０または１）が２ビットにコピーされたことを示している。コピーされた２ビットは、同一のピクセルであることを示している。同様に、ＢＰＰ＝３のときは、入力の１ビットが３ビットにコピーされて２４ビットのＢＹＴＥＸが出力され、ＢＰＰ＝４のときは、入力の１ビットが４ビットにコピーされて３６ビットのＢＹＴＥＸが出力される。
【００９６】
ブロック選択回路１０４は、データ拡張回路１０３で拡張されたモノクロームデータＢＹＴＥＸのうち、タグブロックＴＧＢＬＫで指定された部分（８ビット）を選択し、モノクロームの出力ブロックＭＯＮＦＬＧとして次段のカラー出力回路１０５に出力する。拡張されたビットデータ、タグブロックＴＧＢＬＫ、カラータグＣＴの関係を図３１に示す。ＢＰＰ＝１の場合、ＴＧＢＬＫ＝０として８ビットのＢＹＴＥＸの全体が選択されて出力される。ＢＰＰ＝２の場合、ＴＧＢＬＫ＝０で１６ビットのＢＹＴＥＸのうちの下位８ビットが選択され、ＴＧＢＬＫ＝１で上位８ビットが選択される。以下同様である。
【００９７】
カラー出力回路１０５は、図３２にその詳細構成を示すように、バス幅２Wが８バイトの場合、８つのカラー拡張ユニット（ＣＯＬ＿ＥＸＰ＿ＵＮＩＴ）１１０〜１１７から構成される。１つのカラー拡張ユニット１１ｎに拡張された１ビットのモノクロームデータＭＯＮＦＬＧの１ビットを入力し、これを１バイトのカラー成分データＭＯＮＥＸに変換し出力する。各カラー拡張ユニット１１ｎは、拡張されたモノクロームデータＭＯＮＦＬＧが０であるか１であるか、並びにそれに対応するカラータグＣＴｎＣを参照し、あらかじめレジスタにストアされているフォアグラウンドカラーまたはバックグラウンドカラーの適当な成分を選ぶ。カラー拡張ユニット１１ｎは、バックグラウンドカラーの成分を選ぶバックグラウンド選択回路（ＢＧＭＵＸ）１１８ａ、フォアグラウンドカラーの成分を選ぶフォアグラウンド選択回路（ＦＧＭＵＸ）１１８ｂ及び出力データを選択するＢＧ／ＦＧ選択回路（ＢＦＭＵＸ）１１９から構成される。バックグラウンド選択回路１１８ａ及びフォアグラウンド選択回路１１８ｂは、ともにそれぞれに対応したカラータグＣＴ０Ｃ〜ＣＴ７Ｃの値に応じて、バックグラウンドカラー、フォアグラウンドカラーを構成する３２ビットのカラーデータのうちの８ビットの成分を選択する。ＢＧ／ＦＧ選択回路１１９は、モノクロームデータＭＯＮＦＬＧが０のときはバックグラウンドカラー成分を選択し、モノクロームデータＭＯＮＦＬＧが１のときはフォアグラウンドカラー成分を選択する。ＢＧ／ＦＧ選択回路１１９の出力ＭＯＮＥＸは、カラーデータとモノクロームデータとを切り換えて出力するカラー／モノクロデータ選択用の選択回路（ＭＵＸ）９７に入力され、レジスタ９４を介して後段のラスタ演算回路２１に転送される。また、ＢＧ／ＦＧ選択回路１１９の出力ＭＯＮＥＸは、同様の選択回路９８を介してトランスペアレント計算回路（ＴＲＰ）９５にも入力される。
【００９８】
次に、トランスペアレント計算回路９５について説明する。トランスペアレント処理は、ピクセル値が予め定義されたトランスペアレントカラーと一致する場合に、そのピクセルの更新を行わない処理である。具体的には、ソースのピクセル値がソースペアレントカラーと一致する場合、そのピクセルの更新を行わないか、又はデスティネーションのピクセル値を上書きする。また、デスティネーションのピクセル値がデスティネーションカラーと一致する場合、そのピクセルの更新を行わないか、又はデスティネーションのピクセル値を上書きする。
【００９９】
図３３は、このトランスペアレント計算回路９５の内部構成を示す図である。トランスペアレント計算回路９５は、主にＦＧ／ＢＧセレクタ１２０，２Ｗ個のセレクタ１２１〜１２６，２Ｗ個の比較器１２７〜１３２，２W個のレジスタ１３３〜１３８，２W個の演算器１３９〜１４４，レジスタ１４５及びＲ／Ｌセレクタ１４６から構成される。なお、２W個からなるセレクタ，比較器，レジスタ，演算器は、それぞれ１ブロック内にある各バイトデータに対応して設けられているものである。
【０１００】
ＦＧ／ＢＧセレクタ１２０は、図示しないインターフェイスから送られてくる転送先領域の背景色（ＦＧ：フォアグラウンドカラー）と転送元領域の背景色（ＢＧ：バックグラウンドカラー）とを、同じく送られてくる前トランスペアレントカラーデータ（ＦＧＴＲ）を利用して選択し、どちらをトランスペアレントカラーとするかを決定する。その結果、このＦＧ／ＢＧセレクタ１２０の出力ＴＲＣＯＬが、新たなトランスペアレントカラーとなる。このトランスペアレント計算回路９５は、デスティネーション領域又はソース領域に格納されているピクセルデータとトランスペアレントカラーとをピクセル単位で比較し、その結果等しい場合は、そのピクセルデータはトランスペアレントであるとし、図２２に示すように新しいデータに書き換えないようにするためのフラグ（ＴＲＰＦ）を後段に出力する。
【０１０１】
ＦＧ／ＢＧセレクタ１２０から出力されたＴＲＣＯＬは、ＢＰＰの定義より、最大で４バイトとなる。各セレクタ１２１〜１２６は、カラータグ（ＣＴ０〜ＣＴ２W−１）により、ＴＲＣＯＬを構成するバイト成分をカラータグの値で選択し、各比較器１２７〜１３２に出力する。これを受けて各比較器１２７〜１３２は、図示しないメモリからの出力データ（ＲＤＴ）と選択されたトランスペアレントカラー成分とをバイト単位で比較し、等しいときには１、等しくないときには０と定義して、比較結果ＮＥＱを出力する。各レジスタ１３３〜１３８は、各比較器１２７〜１３２で比較された結果ＮＥＱとそれに対応するカラータグ（ＣＴ）とを一時的に保持し、保持されたＮＥＱとＣＴとをカレントデータのＣＥＱ，ＣＣＴとして出力する。レジスタ１４５は、このカレントの比較結果ＣＥＱを保持し、それらをＰＥＱとしてＲ／Ｌセレクタ１４６に出力する。
【０１０２】
ここで、図３４に示すように、１ブロック内でバイトアドレスのゼロバイトに近づく方向を左、２W−１バイトに近づく方向を右とすると、ＢＰＰの最大が４バイトであることから、現在のカラータグを含めて最大で左右に３バイト分の各比較器１２７〜１３２での比較結果を参照すれば、そのピクセルがトランスペアレントとして与えられたカラーと等しいかどうかを判断することができる。
【０１０３】
また、このとき、１ピクセル内のバイトデータがブロック間をまたぐ場合があり、この場合、図３５に示すように、現在処理中のブロックの一つ前又は一つ後のブロックデータの各比較器１２７〜１３２での比較結果を参照する。
【０１０４】
更に、ＰＥＱは、現在の処理に対して一つ前に処理されたブロックの各比較器１２７〜１３２での比較結果となり、ＮＥＱは、現在の処理に対して一つ後に処理されるブロックの各比較器１２７〜１３２での比較結果となる。現在の処理の各比較器１２７〜１３２での比較結果ＣＥＱのゼロバイトから２W−１バイトまでの各バイトに対する左右に隣接するそれぞれ３バイトは、図３６で示すように表すことができる。
【０１０５】
この図３６の表（ａ），（ｂ）から明らかなように、
ＣＥＱ０に対するｌｅｆｔ３，ｌｅｆｔ２，ｌｅｆｔ１と、
ＣＥＱ１に対するｌｅｆｔ３，ｌｅｆｔ２と、
ＣＥＱ２に対するｌｅｆｔ３と、
ＣＥＱ２W−３に対するｒｉｇｈｔ３と、
ＣＥＱ２W−２に対するｒｉｇｈｔ３，ｒｉｇｈｔ２と、
ＣＥＱ２W−１に対するｒｉｇｈｔ３，ｒｉｇｈｔ２，ｒｉｇｈｔ１とが、ＸＤＩＲにより異なっている。
【０１０６】
Ｒ／Ｌセレクタ１４６は、上述のＮＥＱ，ＰＥＱ及びＸＤＩＲを入力して選択し、適切なものをＣＥＱ２W−１，ＣＥＱ２W−２，ＣＥＱ２W−３，ＣＥＱ２，ＣＥＱ１，ＣＥＱ０の各演算器１３９〜１４４に出力する。各演算器１３９〜１４４は、入力したＣＣＴとＢＰＰにより、左右のどの各比較器１２７〜１３２での比較結果を参照すればよいかを知ることができる。例えば、ＢＰＰが１のとき、ゼロバイトから２W−１バイトまでの各比較器１２７〜１３２での比較結果が、そのままトランスペアレントかどうかを示しているということができる。このとき、０ならトランスペアレントではなく、１ならトランスペアレントであるといえる。
【０１０７】
例えば、図３７（ａ）に示すように、ＢＰＰが２のときは、現在の処理に対して左右に１バイトずつの各比較器１２７〜１３２での比較結果を参照すれば、左右どちらかの比較結果を参照すべきかは、現在処理中のカラータグの値により決まる。現在の処理のカラータグがゼロの場合、右の１バイトが同一ピクセルであり、現在の処理のカラータグが１の場合、左の１バイトが同一ピクセルであることが分かる。もし、各比較器１２７〜１３２での比較結果が共に１であるならば、このピクセルはトランスペアレントであるということができる。図３７では、白地以外の部分が同一ピクセルであることを示している。
【０１０８】
また、ＢＢＰが３のときは、現在の処理に対して左右に最大２バイトずつの各比較器１２７〜１３２での比較結果を参照する。もし、同一ピクセル部分の各比較器１２７〜１３２での比較結果がすべて１ならば、このピクセルはトランスペアレントであるということができる。
【０１０９】
更に、ＢＰＰが４のときは、現在の処理に対して左右に最大３バイトずつの各比較器１２７〜１３２での比較結果を参照する。この場合も同様に同一ピクセル部分の各比較器１２７〜１３２での比較結果がすべて１であるならば、このピクセルはトランスペアレントであるということができる。以上のように各比較器１２７〜１３２で計算された結果が、ＴＲＰＦとしてラスタ演算回路２１に出力される。
【０１１０】
最後に、この画像データ転送装置２内のラスタ演算回路２１について簡単に説明する。図３８は、ラスタ演算回路２１の内部構成を示す図であり、このラスタ演算回路２１は、デスティネーション，ソース，パターンの各ＳＲＡＭ１８，１９，２０から読み出したデータに対してラスタ演算するものである。
【０１１１】
ラスタ演算回路２１は、主にソースＳＲＡＭ１９からの１ブロック分のデータを、バイトデータを単位としてシフトするＳＢシフタ１５０，パターンＳＲＡＭ２０からの１ブロック分のデータを、同じくバイトデータを単位としてシフトするＰＢシフタ１５１，８ビットのラスタ演算を実行する２W個の８ビットラスタ演算回路１５２１〜１５２ｎ，書き込みイネーブルのデータを計算するイネーブルデータ計算回路１５３，このイネーブルデータ計算回路１５３内で、ソーストランスペアレントフラグをシフトするシフタ（図示せず），ラスタ演算の結果を格納する２W個のレジスタ１５４１〜１５４ｎ等から構成されている。
【０１１２】
まず、デスティネーションＳＲＡＭ１８から読み出された２Wバイトのデスティネーションデータは、それぞれ対応する８ビットラスタ演算回路１５２１〜１５２ｎに入力される。ソースＳＲＡＭ１９から読み出された２Wバイトのソースデータは、マスク演算回路２３で計算されたシフト分データである１ブロック内のアドレス差ＳＲＣＳＦＴと等しい分だけＳＢシフタ１５０にてバイト単位でシフトされ、デスティネーションデータと対応させられる。同様に、パターンＳＲＡＭ２０から読み出された２Wバイトのパターンデータも、マスク演算回路２３で計算されたＰＡＴＳＦＴと等しい分だけＰＢシフタ１５１にてバイト単位でシフトされ、デスティネーションデータと対応させられる。８ビットラスタ演算回路１５２１〜１５２ｎは、指定されたコードにより、これらのデスティネーション，ソース，パターンデータでラスタ演算を行い、この結果をレジスタ１５４１〜１５４ｎに格納する。このとき、マスク演算回路２３で計算されたＰＲＣＭＳＫを各レジスタ１５４１〜１５４ｎは入力し、ＰＲＣＭＳＫが１になるデータのみを格納している。
【０１１３】
イネーブルデータ計算回路１５３は、デスティネーションＳＲＡＭ１８からのトランスペアレントフラグ（ＤＴＲＰＦ），ソースＳＲＡＭ１９からのトランスペアレントフラグ（ＳＴＲＰＦ），マスク演算回路２３からのＳＲＣＰＲＣ，ＳＲＣＳＦＴ，ＰＲＣＭＳＫ等を入力する。これらの入力情報に基づき、イネーブルデータ計算回路１５３は、各バイトデータ毎のローカルメモリ４への書き込みが行われるかどうかを決定するイネーブルフラグＥＮを計算する。トランスペアレントの場合は、ローカルメモリ４への書き込みが行われず、以前の値がそのままローカルメモリ４内で維持されるように、イネーブルフラグＥＮを変更する。
【０１１４】
このラスタ演算回路２１の後段にある出力ＦＩＦＯ２２は、１ブロック内のすべてのバイトデータのラスタ演算が終了したところで、レジスタ１５４１〜１５４ｎに格納されている結果を自身のメモリ（図示せず）に書き込む。デスティネーションの１セクタ分のデータがすべて出力ＦＩＦＯ２２内にあるメモリに書き込まれたところで、メモリコントローラ３に１セクタ分のデータを連続的に出力し、そのデータをローカルメモリ４に書き込むことで、データの転送を行っている。
【０１１５】
最後に、ソースデータがモノクロームデータで与えられた場合の具体的な処理例について説明する。
１セクタが８ブロック、１ブロックが８バイトからなり、ＢＰＰ＝３として、図３９（ａ）で示す、１６ピクセル×１６ラインの×印のモノクロームデータの転送を、例を挙げて考える。
【０１１６】
インターフェイス１１は、転送先のデスティネーションデータのパラメータ、モノクロームソースデータのパラメータを受け取り、デスティネーションアドレス計算回路１２、ソースアドレス計算回路１３内のモノクロームソースアドレス計算回路１３２の対応したレジスタにデータをセットする。計算されたデスティネーションアドレス（スタートアドレス及びエンドアドレス）、ソースモノクロームアドレス（スタートアドレス及びエンドアドレス）は、デスティネーションアドレスカウンタ１５、ソースアドレスカウンタ１６に転送される。その後、コントローラ２４からの制御により、デスティネーションアドレスカウンタ１５からのアドレスを用い、ローカルメモリ４にアクセスし、最初の１ライン分のデータを含むセクタをデスティネーションＳＲＡＭ１８に転送する。デスティネーションＳＲＡＭ１８に全データが転送出来ない場合は、セクタ単位で転送が繰り返される。同様に、ソースＳＲＡＭ１９にも最初の１ライン分のモノクロームデータを転送する。
【０１１７】
デスティネーションデータ、ソースデータともにローカルメモリ４から転送された後、ＳＲＡＭ１８，１９から読み出される。×印のデータは、図３９（ｂ）のようになる。たとえば、×印のモノクロームソースデータが、ローカルメモリ４の表示領域外のアドレスＡ０００００４番地から、図示のように格納されているものとする。ソースアドレスカウンタ１６はアドレスＡ０００００４を分解し、バイトアドレスレジスタ３４にはＢＹＴ＝４が、ブロックアドレスレジスタ３３には０が、セクタアドレスレジスタ３２には２８００００がそれぞれセットされる。マスクがスタートするブロック内のスタートアドレス（ＢＹＴＳＴＲ）は、ＢＹＴＳＴＲ＝０となる。カラータグ計算用カウンタ４０は、ＴＧＢＬＫ＝０にリセットされる。ソースデータのマスク（ＡＭＳＫ）は１１１１１１１１となり、これがマスク演算回路２３にソースのマスクパターンとして出力される。
【０１１８】
ソースＳＲＡＭ１９内のＳＲＡＭ８８からは、１ブロック分のデータが一度に読み出される。読み出されたデータは、モノクローム拡張装置９６のバイトデータ選択回路（ＰＸＬＭＵＸ）１０２に入力され、ソースアドレスカウンタ１６から出力されたバイトアドレスＢＹＴにより、対応した部分の１バイトのデータが選ばれる。図の場合、ブロック内のアドレスが４の８０のデータが出力される。バイトデータ選択回路（ＰＸＬＭＵＸ）１０２からの出力は、データ拡張回路（ＢＹＴＥＸＰ）１０３に入力される。ここで、１バイトのデータ８０は、ＢＰＰ＝３のデータに拡張される。したがって、１バイトのデータ８０（１０００００００）は、１１１ ０００ ０００ ０００ ０００ ０００ ０００ ０００  と３バイトのデータに拡張される。ブロック選択回路（ＢＬＫＭＵＸ）１０４は、拡張された３バイトのデータのうちカラータグ計算用カウンタ４０が示している部分（１バイト分）を選択し、これをモノクロームの出力ブロックＭＯＮＦＬＧとして出力する。この場合は、ＴＧＢＬＫ＝０のとき１１１ ０００ ００が選択され、カラー出力回路（ＣＯＬＥＸＰ）１０５に入力される。
【０１１９】
カラー出力回路１０５には、カラータグ計算用カウンタ４０と同期して動作しているカラータグＣＴ０Ｃ〜ＣＴ７Ｃが入力される。カラータグＣＴ０Ｃ〜ＣＴ７Ｃは、対応するカラー拡張ユニット１１０〜１１７内のフォアグラウンド選択回路１１８ｂ及びバックグラウンド選択回路１１８ａに入力され、予めストアされているフォアグランドカラー及びバックグラウンドカラーを構成する１バイトの成分を出力する。カラータグＣＴ０Ｃ〜ＣＴ７Ｃのデータは、順に０１２０１２０１…となる。出力ブロックＭＯＮＦＬＧの０はバックグラウンドカラー、１はフォアグラウンドカラーに対応するものとする。フォアグラウンドカラーをＦＧ［２３：０］＝１２３４５６ｈ、バックグラウンドカラーをＢＧ［２３：０］＝７８９ＡＢＣｈとすると、カラー拡張ユニット（＃０）１１０は、カラータグＣＴ０Ｃが０、出力ブロックＭＯＮＦＬＧが１となり、フォアグラウンドカラーの成分の５６を出力する。
これらを表に示すと図４０の通りとなる。
【０１２０】
図４０の表に示す通り、モノクローム拡張装置９６から選択回路９７を経由して、正しく割り当てられたフォアグラウンドカラー成分、バックグラウンドカラー成分が出力される。
【０１２１】
出力されたデータは、マスク演算回路２３により制御される。ソースマスクデータが００００００００となったところで、ソースアドレス計算回路１３内のカラータグ計算用カウンタ４０がインクリメントされ、同時にマスク演算回路２３に新たにソースマスクとして１１１１１１１１のマスクがロードされる。同時に、モノクローム拡張装置９６内のブロック選択回路１０４に入力されるタグブロックＴＧＢＬＫの値が１になり、カラータグＣＴ０Ｃ〜ＣＴ７Ｃも更新される。ブロック選択回路１０４から出力される出力ブロックＭＯＮＦＬＧは、拡張された２４ビットのうちの真中の１バイトのデータ（０ ０００ ０００ ０）となる［図４０（ｂ）］。
【０１２２】
同様に、ソースマスクデータが００００００００となったところで、ソースアドレス計算回路１３内のカラータグ計算用カウンタ４０がインクリメントされ、同時にマスク演算回路２３に新たにソースマスクとして１１１１１１１１のマスクがロードされる。同時に、モノクローム拡張装置９６内のブロック選択回路１０４に入力されるタグブロックＴＧＢＬＫの値が２になり、カラータグＣＴ０Ｃ〜ＣＴ７Ｃも更新される。出力ブロックＭＯＮＦＬＧは、拡張された２４ビットのうちの最後の１バイトのデータ（００ ０００ ０００）となる［図４０（ｃ）］。
【０１２３】
この状態で、ソースマスクが０となると、ソースアドレス計算回路１３内のカラータグ計算用カウンタ４０から信号ＮＸＭＱＤがアドレス更新回路３１に送られる。これにより、アドレス更新回路３１は、１バイトだけインクリメントされる。アドレス更新回路３１がインクリメントされることにより、モノクローム拡張装置９６のバイトアドレスレジスタ１０１にはＢＹＴ＝５がセットされる。バイトアドレスレジスタ１０１に新たにセットされたＢＹＴ＝５は、バイトデータ選択回路１０２に入力され、ＳＲＡＭ８８から出力されたデータの対応した部分の１バイトのデータが選択される。この場合は、ブロック内のアドレスが５の０１のデータが出力される。
【０１２４】
以下、同様の処理が行われる。１ラインの処理が終了する場合は、次のラインのアドレスが、デスティネーションアドレス計算回路１２、ソースアドレス計算回路１３で計算される。最初のラインと同様に、ローカルメモリ４からデスティネーションＳＲＡＭ１８、ソースＳＲＡＭ１９にデータが転送される。これにより、ソースアドレスカウンタは、Ａ０００００６番地に更新される。バイトアドレスレジスタ１０１にはＢＹＴ＝６がセットされる。ソースＳＲＡＭ１９内のバイトデータ選択回路１０２は、ＳＲＡＭ８８から読み出されたデータのＢＹＴにより、対応した部分の１バイトのデータを選ぶ。ブロック内のアドレスが６のデータ“４０”が出力される。
以上を繰り返すことにより、モノクロームソースデータが指定されたデスティネーションに展開される。
【０１２５】
【発明の効果】
以上述べたように、この発明によれば、指定された転送元及び転送先領域転に関するパラメータに基づき、画像データ記憶装置に記憶された転送領域の画像データを演算処理し転送する際に、画像データを１ピクセルが１又は複数のバイトで構成された画像データであるとして、この１ピクセルの画像データよりも大きい複数バイトからなるブロック単位で画像データを転送し、転送領域でブロック内における位置合わせを行い演算処理を実行することで、画像データの高速転送が可能であると共に、転送元領域の画像データは、１ピクセルが１ビットで構成されたモノクロームの画像データであり、転送処理の際に、転送元領域の１ピクセルをそのビット値に応じて予め設定された２色のデータのうちの１色を表す１又は複数のバイトで構成された画像データに拡張するようにしているので、画像データ記憶手段に記憶させる転送元領域の画像データのデータ量を削減することができるという効果を奏する。
【図面の簡単な説明】
【図１】  この発明の一実施例に係る画像表示処理システムの基本構成を説明するためのブロック図である。
【図２】  同システムにおける画像データ転送装置の機能を概略的に示す図である。
【図３】  同システムにおける画像データ転送装置のモノクローム転送の概要を示す図である。
【図４】  同装置の詳細な構成を示すブロック図である。
【図５】  同装置におけるソースアドレス計算回路の要部を示すブロック図である。
【図６】  同装置の動作を示すフローチャートである。
【図７】  同装置における転送矩形領域を含む画像データの矩形（表示）領域を更に詳細に示す図である。
【図８】  同装置における転送矩形領域のＸＤＩＲ，ＹＤＩＲを概略的に示す図である。
【図９】  同装置におけるモノクロームの画像データの構成を示す図である。
【図１０】  同装置におけるローカルメモリ内に構築されている画像データの構成を示す図である。
【図１１】  モノクロームの画像データの拡張を説明するための図である。
【図１２】  同装置内のアドレスカウンタ内部の基本構成を示す図である。
【図１３】  同カウンタ内部のセクタアドレスレジスタに格納されているセクタデータを説明するための図である。
【図１４】  同カウンタ内部のセクタアドレスレジスタに格納されているセクタデータを示す図である。
【図１５】  同カウンタ内部におけるマスク演算処理時の各データの構成を説明するための図である。
【図１６】  同カウンタ内部におけるマスク演算処理の結果を説明するための図である。
【図１７】  同カウンタ内部におけるカラータグ計算用カウンタの初期値と更新パターンとを示す図である。
【図１８】  モノクロームの画像データ処理時のタグブロックとアドレス更新信号との関係を示す図である。
【図１９】  同装置におけるデスティネーション，ソース，パターンの各スタートアドレスのローカルメモリ内の構成を示す図である。
【図２０】  同装置におけるマスク演算回路の内部構成を示すブロック図である。
【図２１】  同装置におけるマスク演算回路での各データの処理を説明するための図である。
【図２２】  同装置における各ＳＲＡＭの内部構成を示す図である。
【図２３】  同装置における各ＳＲＡＭでのカラータグ演算処理のデータ構成を説明するための図である。
【図２４】  同処理のデータ構成を説明するための図である。
【図２５】  同処理のデータ構成を説明するための図である。
【図２６】  同処理におけるカラータグ，タグブロック，ＢＰＰの関係を示す図である。
【図２７】  同処理におけるカラータグ，タグブロック，ＢＰＰの関係を示す図である。
【図２８】  同カラータグ演算処理におけるカラータグ，タグブロック，ＢＰＰの関係示す図である。
【図２９】  同装置におけるモノクローム拡張装置の詳細機能ブロック図である。
【図３０】  同モノクローム拡張装置のビット拡張動作を説明するための図である。
【図３１】  同モノクローム拡張装置のデータ拡張動作を説明するための図である。
【図３２】  同モノクローム拡張装置のカラー拡張ユニットの詳細ブロック図である。
【図３３】  各ＳＲＡＭにあるトランスペアレント計算回路の内部構成を示す図である。
【図３４】  同回路におけるトランスペアレント計算処理のデータの構成を説明するための図である。
【図３５】  同処理におけるデータの比較方法を説明するための図である。
【図３６】  同処理におけるデータの比較結果の構成を表した図である。
【図３７】  同処理におけるデータの比較結果を表した図である。
【図３８】  同装置におけるラスタ演算回路の内部構成を示す図である。
【図３９】  同装置によるモノクロームデータの処理例を示すモノクロームの画像データとそのメモリへの格納状態を示す図である。
【図４０】  同モノクロームデータの拡張されたデータを示す表である。
【図４１】  従来の画像表示処理システムの構成を示すブロック図である。
【符号の説明】
１…ＣＰＵ、２…画像データ転送装置、３…メモリコントローラ、４…ローカルメモリ、５…表示装置、１１…インターフェイス、１２…デスティネーションアドレス計算回路、１３…ソースアドレス計算回路、１４…パターンアドレス計算回路、１５…デスティネーションアドレスカウンタ、１６…ソースアドレスカウンタ、１７…パターンアドレスカウンタ、１８…デスティネーションＳＲＡＭ、１９…ソースＳＲＡＭ、２０…パターンＳＲＡＭ、２１…ラスタ演算回路、２２…出力ＦＩＦＯ、２３…マスク演算回路、２４…コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図１８】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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