(57)【特許請求の範囲】
【請求項１】
ハーフレートで動作し得る位相検出器と、チャージポンプ回路と、低域フィルタと、電圧制御発振器とがこの順で互いに直列接続されたハーフレートＣＤＲ回路において、
前記位相検出器が、入力信号及びその反転入力信号とハーフレートクロックを受ける第１の１段目ラッチ回路と、前記入力信号及び前記反転入力信号と反転ハーフレートクロックを受ける第２の１段目ラッチ回路と、前記第１の１段目ラッチ回路からの出力信号及びその反転出力信号と前記反転ハーフレートクロックを受ける第１の２段目ラッチ回路と、前記第２の１段目ラッチ回路からの出力信号及びその反転出力信号と前記ハーフレートクロックを受ける第２の２段目ラッチ回路と、前記第１の１段目ラッチ回路からの前記出力信号、前記第２の１段目ラッチ回路からの前記出力信号と前記ハーフレートクロックを受けて、リタイミングされたリタイミング信号を出力すると共に、前記第１の１段目ラッチ回路からの前記反転出力信号、前記第２の１段目ラッチ回路からの前記反転出力信号と前記反転ハーフレートクロックを受けて、反転リタイミング信号を出力する選択回路と、前記第１の１段目ラッチ回路からの前記出力信号に応じて、前記第１の２段目ラッチ回路から出力される出力信号と、前記第２の１段目ラッチ回路からの前記出力信号に応じて、前記第２の２段目ラッチ回路から出力される出力信号とを受けて、基準信号を出力すると共に、前記第１の１段目ラッチ回路からの前記反転出力信号に応じて、前記第１の２段目ラッチ回路から出力される反転出力信号と、前記第２の１段目ラッチ回路からの前記反転出力信号に応じて、前記第２の２段目ラッチ回路から出力される反転出力信号とを受けて、反転基準信号を出力する排他ＯＲ回路とを備え、更に、前記入力信号と前記反転入力信号が、夫々、出力とその反転出力として出力されて、位相比較が、前記リタイミング信号、前記反転リタイミング信号、前記基準信号、前記反転基準信号、前記出力と前記反転出力に基づいて行われることを特徴とするハーフレートＣＤＲ回路。
【請求項２】
前記チャージポンプ回路が、前記低域フィルタに信号を出力するカレントスイッチと、複数のＰチャネルＭＯＳトランジスタを有して、ポンプアップ信号を出力するポンプアップ回路と、複数のＮチャネルＭＯＳトランジスタを有して、第１ポンプダウン信号を出力する第１ポンプダウン回路と、複数のＮチャネルＭＯＳトランジスタを有して、第２ポンプダウン信号を出力する第２ポンプダウン回路と、前記カレントスイッチ、前記ポンプアップ回路、前記第１ポンプダウン回路と前記第２ポンプダウン回路に接続された定電流源とを備え、更に、前記ポンプアップ回路のＰチャネルＭＯＳトランジスタと前記第１ポンプダウン回路及び第２ポンプダウン回路のＮチャネルＭＯＳトランジスタが論理回路を形成することにより、前記チャージポンプ回路がハーフレート入力に対してフルレート出力を生成し得ることを特徴とする請求項１に記載のハーフレートＣＤＲ回路。
【請求項３】
前記チャージポンプ回路の電圧レベルを調整する増幅回路が、前記チャージポンプ回路に接続され、更に、該増幅回路が、前記ハーフレートＣＤＲ回路の動作中の前記チャージポンプ回路の前記カレントスイッチにおける不必要なオフリーク電流を低減することを特徴とする請求項２に記載のハーフレートＣＤＲ回路。
【請求項４】
前記チャージポンプ回路が、前記低域フィルタに信号を出力するカレントスイッチと、複数のＰチャネルＭＯＳトランジスタを有して、第１ポンプアップ信号を出力する第１ポンプアップ回路と、複数のＰチャネルＭＯＳトランジスタを有して、第２ポンプアップ信号を出力する第２ポンプアップ回路と、複数のＮチャネルＭＯＳトランジスタを有して、ポンプダウン信号を出力するポンプダウン回路と、前記カレントスイッチ、前記第１ポンプアップ回路、前記第２ポンプアップ回路と前記ポンプダウン回路に接続された定電流源とを備え、更に、ハーフレート相当の（立上り時間／立下り時間）が存在する場合に、前記第１ポンプアップ信号及び前記第２ポンプアップ信号のオン状態時間の前記ポンプダウン信号のオン状態時間に対する比が１に近似するように、第１ポンプアップ信号及び前記第２ポンプアップ信号と前記ポンプダウン信号のオン状態時間を入力信号に対して設定したことを特徴する請求項１に記載のハーフレートＣＤＲ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、構成部品が１０ＧＨｚのフルレートの半分に等しい５ＧＨｚのハーフレートで動作するハーフレートＣＤＲ（Clock and Data Recovery）回路に関する。
【０００２】
【従来の技術】
近年、光通信ネットワークの高速化に伴い、１０Ｇｂｐｓ（ビット／秒）以上のデータ伝送速度で動作するＣＤＲ回路が要求されている。従来、ＣＭＯＳプロセスで形成されるＣＤＲ回路を１０Ｇｂｐｓ以上の高いデータ伝送速度で動作させるためには、構成トランジスタが１０ＧＨｚのフルレートで動作しなければならない構成になっていた。
【０００３】
一方、ＣＭＯＳプロセスで形成されるレシーバチップのいくつかは５ＧＨｚのハーフレートで動作し得るハーフレート回路技術を用いて作製されている。このハーフレート回路技術は、ＣＭＯＳトランジスタでＣＤＲ回路を高速に動作させるのに必要な技術と考えられている。
【０００４】
図１３は、従来のＣＤＲ回路の全体構成の一例を示す。この従来のＣＤＲ回路は、この順で互いに直列接続された位相検出器１１０、チャージポンプ回路１２０、低域フィルタ（ＬＰＦ（low-pass filter））１３０と電圧制御発振器（ＶＣＯ（voltage controlled oscillator））１４０とを備える。
【０００５】
位相検出器１１０は、基準信号Ｓｒｅｆと電圧制御発振器１４０からフィードバックされた発振信号Ｓｏの位相差を検出して、その位相差に応じた信号Ｓｐｄをチャージポンプ回路１２０に出力する。位相検出器１１０からの位相差信号Ｓｐｄは、チャージポンプ回路１２０によって３値信号Ｓｔに変換される。次に、低域フィルタ１３０は、チャージポンプ回路１２０からの３値信号Ｓｔを積分して、電圧制御発振器１４０を制御する制御電圧Ｖｃを生成する。更に、電圧制御発振器１４０は、制御電圧Ｖｃに応じた周波数を有する発振信号Ｓｏを位相検出器１１０に出力する。
【０００６】
図１４は、図１３の従来のＣＤＲ回路に用いられる位相検出器１１０の主要部（以下、「位相検出器１１０Ａ」と呼ぶ）の回路図であり、図１５は、図１４の従来の位相検出器１１０Ａの信号のタイミングチャートである。図１５において、点線は従来の位相検出器１１０Ａの各信号が取り得るいくつかの波形を示す。従来の位相検出器１１０Ａは、入力信号Ｄａｔａ及び反転入力信号／ＤａｔａとハーフレートクロックＣＬＫを受ける１段目ラッチ回路１５１、入力信号Ｄａｔａ及び反転入力信号／Ｄａｔａと反転ハーフレートクロック／ＣＬＫを受ける１段目ラッチ回路１５２、反転ハーフレートクロック／ＣＬＫを受ける２段目ラッチ回路１５３、ハーフレートクロックＣＬＫを受ける２段目ラッチ回路１５４、誤差信号Ｅｒｒｏｒを出力する排他ＯＲ回路１５５と基準信号Ｒｅｆを出力する排他ＯＲ回路１５６を備える。
【０００７】
図１５に示す誤差信号Ｅｒｒｏｒと基準信号Ｒｅｆの波形から明らかなように、誤差信号Ｅｒｒｏｒ用の排他ＯＲ回路１５５の動作速度は、基準信号Ｒｅｆ用の排他ＯＲ回路１５６の動作速度よりも高い。
【０００８】
１段目ラッチ回路１５１の出力端子Ｑから出力された信号Ｘ１と１段目ラッチ回路１５２の出力端子Ｑから出力された信号Ｘ２を排他ＯＲ回路１５５に入力するために、図１５における信号Ｘ１とＸ２のハッチング部のパルスが必要となる。よって、排他ＯＲ回路１５５は、信号Ｘ１とＸ２におけるフルレートに対応するこのハッチング部のパルスを取込むために、フルレートのスイッチング速度を必要とする。よって、従来の位相検出器１１０Ａでは、１段目ラッチ回路１５１及び１５２と排他ＯＲ回路１５５がフルレートで動作する必要がある。
【０００９】
【発明が解決しようとする課題】
従って、図１４及び図１５に示す従来の位相検出器１１０Ａでは、排他ＯＲ回路１５５がフルレートで動作する必要があるので、動作余裕が少ないという問題点があった。
【００１０】
この発明は、従来技術の上記問題点を解決するためになされたもので、ハーフレートで動作することにより動作余裕を増大させることのできるハーフレートＣＤＲ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１にかかるハーフレートＣＤＲ回路は、ハーフレートで動作し得る位相検出器と、チャージポンプ回路と、低域フィルタと、電圧制御発振器とがこの順で互いに直列接続されたハーフレートＣＤＲ回路において、前記位相検出器が、入力信号及びその反転入力信号とハーフレートクロックを受ける第１の１段目ラッチ回路と、前記入力信号及び前記反転入力信号と反転ハーフレートクロックを受ける第２の１段目ラッチ回路と、前記第１の１段目ラッチ回路からの出力信号及びその反転出力信号と前記反転ハーフレートクロックを受ける第１の２段目ラッチ回路と、前記第２の１段目ラッチ回路からの出力信号及びその反転出力信号と前記ハーフレートクロックを受ける第２の２段目ラッチ回路と、前記第１の１段目ラッチ回路からの前記出力信号、前記第２の１段目ラッチ回路からの前記出力信号と前記ハーフレートクロックを受けて、リタイミングされたリタイミング信号を出力すると共に、前記第１の１段目ラッチ回路からの前記反転出力信号、前記第２の１段目ラッチ回路からの前記反転出力信号と前記反転ハーフレートクロックを受けて、反転リタイミング信号を出力する選択回路と、前記第１の１段目ラッチ回路からの前記出力信号に応じて、前記第１の２段目ラッチ回路から出力される出力信号と、前記第２の１段目ラッチ回路からの前記出力信号に応じて、前記第２の２段目ラッチ回路から出力される出力信号とを受けて、基準信号を出力すると共に、前記第１の１段目ラッチ回路からの前記反転出力信号に応じて、前記第１の２段目ラッチ回路から出力される反転出力信号と、前記第２の１段目ラッチ回路からの前記反転出力信号に応じて、前記第２の２段目ラッチ回路から出力される反転出力信号とを受けて、反転基準信号を出力する排他ＯＲ回路とを備えるものである。
【００１２】
請求項２にかかるハーフレートＣＤＲ回路は、前記チャージポンプ回路が、前記低域フィルタに信号を出力するカレントスイッチと、複数のＰチャネルＭＯＳトランジスタを有して、ポンプアップ信号を出力するポンプアップ回路と、複数のＮチャネルＭＯＳトランジスタを有して、第１ポンプダウン信号を出力する第１ポンプダウン回路と、複数のＮチャネルＭＯＳトランジスタを有して、第２ポンプダウン信号を出力する第２ポンプダウン回路と、前記カレントスイッチ、前記ポンプアップ回路、前記第１ポンプダウン回路と前記第２ポンプダウン回路に接続された定電流源とを備え、更に、前記ポンプアップ回路のＰチャネルＭＯＳトランジスタと前記第１ポンプダウン回路及び第２ポンプダウン回路のＮチャネルＭＯＳトランジスタが論理回路を形成することにより、前記チャージポンプ回路がハーフレート入力に対してフルレート出力を生成し得るものである。
【００１３】
請求項３にかかるハーフレートＣＤＲ回路は、前記チャージポンプ回路の電圧レベルを調整する増幅回路が、前記チャージポンプ回路に接続され、更に、該増幅回路が、前記ハーフレートＣＤＲ回路の動作中の前記チャージポンプ回路の前記カレントスイッチにおける不必要なオフリーク電流を低減するものである。
【００１４】
請求項４にかかるハーフレートＣＤＲ回路は、前記チャージポンプ回路が、前記低域フィルタに信号を出力するカレントスイッチと、複数のＰチャネルＭＯＳトランジスタを有して、第１ポンプアップ信号を出力する第１ポンプアップ回路と、複数のＰチャネルＭＯＳトランジスタを有して、第２ポンプアップ信号を出力する第２ポンプアップ回路と、複数のＮチャネルＭＯＳトランジスタを有して、ポンプダウン信号を出力するポンプダウン回路と、前記カレントスイッチ、前記第１ポンプアップ回路、前記第２ポンプアップ回路と前記ポンプダウン回路に接続された定電流源とを備え、更に、ハーフレート相当の（立上り時間／立下り時間）が存在する場合に、前記第１ポンプアップ信号及び前記第２ポンプアップ信号のオン状態時間の前記ポンプダウン信号のオン状態時間に対する比が１に近似するように、第１ポンプアップ信号及び前記第２ポンプアップ信号と前記ポンプダウン信号のオン状態時間を入力信号に対して設定したものである。
【００１５】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【００１６】
実施の形態１．
図１は、この発明の実施の形態１にかかるハーフレートＣＤＲ回路に用いられるハーフレート位相検出器１０の回路図であり、図２は、図１のハーフレート位相検出器１０の信号のタイミングチャートである。図２において、点線はハーフレート位相検出器１０の各信号が取り得るいくつかの波形を示す。ハーフレート位相検出器１０では、図１４に示す従来の位相検出器１１０Ａにおいて誤差信号を出力する排他ＯＲ回路１５５が選択回路１５に置換されている。選択回路１５は、ハーフレートクロックＣＬＫと反転ハーフレートクロック／ＣＬＫを受けて、リタイミングされた信号Ｙ６とその反転信号／Ｙ６を出力する。ハーフレート位相検出器１０の他の構成は従来の位相検出器１１０Ａと同様である。
【００１７】
従って、ハーフレート位相検出器１０は、更に、入力信号Ｄａｔａ及び反転入力信号／ＤａｔａとハーフレートクロックＣＬＫを受ける１段目ラッチ回路１１、入力信号Ｄａｔａ及び反転入力信号／Ｄａｔａと反転ハーフレートクロック／ＣＬＫを受ける１段目ラッチ回路１２、反転ハーフレークロック／ＣＬＫを受ける２段目ラッチ回路１３、ハーフレークロックＣＬＫを受ける２段目ラッチ回路１４と、基準信号Ｙ５及びその反転基準信号／Ｙ５を出力する排他ＯＲ回路１６を備える。又、入力信号Ｄａｔａと反転入力信号／Ｄａｔａは、夫々、出力信号Ｙ０とその反転出力信号／Ｙ０として出力される。
【００１８】
上記構成のハーフレート位相検出器１０において、信号Ｙ１とＹ２が、夫々、１段目ラッチ回路１１と１２の出力端子Ｑから出力される。次に、信号Ｙ３とＹ４が、夫々、２段目ラッチ回路１３の出力端子Ｑと２段目ラッチ回路１４の出力端子Ｑから出力される。信号Ｙ３とＹ４は、両エッジ共、ハーフレートクロックＣＬＫの位相に同期している。排他ＯＲ回路１６は、信号Ｙ３とＹ４を受けて、基準信号Ｙ５を出力する。基準信号Ｙ５の波形は、入力信号Ｄａｔａ（＝出力信号Ｙ０）の隣合う信号部分０と１、１と２、２と３等を排他ＯＲ演算したものである。又、基準信号Ｙ５のパルス幅はハーフレートクロックＣＬＫの半周期幅に等しい。
【００１９】
一方、選択回路１５は、フルレートの信号パターン部は選択しないように構成されていて、信号Ｙ１とＹ２をハーフレートクロックＣＬＫで選択して、リタイミングされた信号Ｙ６を出力する。図２に示すように、信号Ｙ６の波形は、入力信号Ｄａｔａ（＝出力信号Ｙ０）と同じ波形であり、ハーフレートクロックＣＬＫの位相に同期している。よって、１段目ラッチ回路１１と１２はハーフレートで動作して構わない。
【００２０】
位相比較は信号Ｙ６、Ｙ０とＹ５に基づいて行われる。信号Ｙ０とＹ５は、位相検出器１０の後段のチャージポンプ回路によって位相比較される。
【００２１】
この実施の形態では、ハーフレートＣＤＲ回路のハーフレート位相検出器１０の１段目ラッチ回路１１及び１２と選択回路１５がハーフレートで動作するので、ハーフレート位相検出器１０がハーフレートで動作し得るから、ハーフレートＣＤＲ回路の動作余裕を増大させることができる。
【００２２】
実施の形態２．
図３は、この発明の実施の形態２にかかるハーフレートＣＤＲ回路に用いられるハーフレートチャージポンプ回路２０の回路図であり、図４は、図１のハーフレート位相検出器１０と図３のハーフレートチャージポンプ回路２０の信号のタイミングチャートである。図５は、図３のハーフレートＣＤＲ回路の位相比較原理を示し、図６は、ハーフレートチャージポンプ回路２０のポンプダウン信号のタイミングチャートであり、時間と電源電圧Ｖｄｄを、夫々、横軸と縦軸に取っている。図７（Ａ）と図７（Ｂ）は、夫々、ハーフレートチャージポンプ回路２０に組込まれたＮＯＲ回路とＡＮＤ回路を示す。
【００２３】
チャージポンプ回路２０は、カレントスイッチ２１、第１定電流源２２、第２定電流源２３、ＰチャネルＭＯＳトランジスタ３１と３２を有するポンプアップ回路２４、ＮチャネルＭＯＳトランジスタ３３−３５を有する第１ポンプダウン回路２５とＮチャネルＭＯＳトランジスタ３６−３８を有する第２ポンプダウン回路２６を備える。ポンプアップ回路２４はポンプアップ信号ＵＰを出力する一方、第１ポンプダウン回路２５と第２ポンプダウン回路２６は、夫々、ポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２を出力する。
【００２４】
チャージポンプ回路２０は、ハーフレートクロックＣＬＫの位相を入力信号Ｄａｔａの位相の中心に合わせるように、ポンプアップ信号ＵＰとポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２を低域フィルタ（ＬＰＦ）（不図示）に出力する。図４に示すように、信号Ｙ０と信号Ｙ６は同じ波形を有し、又、信号Ｙ６の位相はハーフレートクロックＣＬＫの位相と同期している。
【００２５】
図７（Ａ）に示すように、ＮＯＲ回路を、第１ポンプダウン回路２５のＮチャネルＭＯＳトランジスタ３３−３５によって形成し得る。又、図７（Ｂ）に示すように、ＡＮＤ回路を、第２ポンプダウン回路２６のＮチャネルＭＯＳトランジスタ３６−３８によって形成し得る。更に、排他ＯＲ回路を、第１ポンプダウン回路２５と第２ポンプダウン回路２６のＮチャネルＭＯＳトランジスタ３３−３８によって形成し得る。論理回路を、ポンプダウン回路２５と２６のＮチャネルＭＯＳトランジスタだけでなく、ポンプアップ回路２４のＰチャネルＭＯＳトランジスタによっても形成し得る。位相検出器１０がロックされた時点で、図４に示すように、入力信号ＤａｔａとハーフレートクロックＣＬＫの位相が半周期ずれるように構成されている。
【００２６】
上記構成のハーフレートＣＤＲ回路の電圧制御発振器（不図示）の周波数は、低域フィルタから入力される制御電圧の上昇により上昇する一方、制御電圧の下降により下降する。もし入力信号ＤａｔａがＨＬレベルの連続パターン＜ＨＬＨＬ…＞で入力された時、信号Ｙ０と信号Ｙ６の波形は図４に示すようになる。信号Ｙ０がＬレベルからＨレベルに変化した時、ポンプダウン信号ＤＯＷＮ１が立上る一方、信号Ｙ０がＨレベルからＬレベルに変化した時、ポンプダウン信号ＤＯＷＮ２が立上る。図５に示すように、ポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２のパルス幅は、入力信号Ｄａｔａの位相を固定することにより、エッジＥ２側において固定される一方、エッジＥ１側においてハーフレートクロックＣＬＫの位相により変動する。
【００２７】
よって、ハーフレートクロックＣＬＫの位相が入力信号Ｄａｔａの位相に対して遅くなる、即ち、図５において右方にずれると、ポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２のパルス幅は増加する。反対に、ハーフレートクロックＣＬＫの位相が入力信号Ｄａｔａの位相に対して早くなる、即ち、図５において左方にずれると、ポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２のパルス幅は減少する。つまり、ハーフレートクロックＣＬＫの位相により、ポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２のパルス幅が変動する。これが位相比較の原理となる。
【００２８】
一方、基準信号Ｙ５のデータパターンはポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２と同じで、基準信号Ｙ５のパルス周期はポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２の２倍となる。又、基準信号Ｙ５のパルス幅の両エッジＥ３とＥ４が、共に、ハーフレートクロックＣＬＫに同期しているので、基準信号Ｙ５のパルスは、常にハーフレートクロックの半周期相当のパルス幅で立上る。ポンプアップ信号ＵＰが基準信号Ｙ５に基づいてポンプアップ回路２４によって出力される。このようにして、ポンプアップ信号ＵＰとポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２によって基準信号Ｙ５の位相を調整することができる。又、ポンプアップ信号ＵＰのパルス幅とポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２のパルス幅が違うので、第１定電流源２２の電流Ｉ１と第２定電流源２３の電流Ｉ２は、Ｉ１／Ｉ２＝１／２の関係を満たすように設定されている。
【００２９】
チャージポンプ回路２０内に上記論理回路を形成するために、図６に示すように、信号Ｙ０と信号Ｙ６の入力レベルを変更している。信号Ｙ６がポンプダウン信号ＤＯＷＮ１でオンした時は、図３のノードＮ１の電圧がＨレベルに上がり、信号Ｙ０の入力に関係無くポンプダウン信号ＤＯＷＮ１は流れない。図５に示すように、信号Ｙ６がオフの場合、ポンプダウン信号ＤＯＷＮ１は、信号Ｙ０がオンした時には流れるが、信号Ｙ０がオフの時には流れないように構成されている。
【００３０】
この実施の形態では、論理回路をハーフレートＣＤＲ回路のハーフレートチャージポンプ回路２０に組込むので、ハーフレートチャージポンプ回路２０は、フルレートで出力するのにフルレートの入力を必要とせず、ハーフレートの入力に対してフルレートで出力し得るから、ハーフレートＣＤＲ回路の動作余裕を増大させることができる。
【００３１】
実施の形態３．
図８は、この発明の実施の形態３にかかるハーフレートＣＤＲ回路に用いられるハーフレートチャージポンプ回路４０の回路図である。ハーフレートチャージポンプ回路４０は、図３のハーフレートチャージポンプ回路２０に大略同様の構成を有し、更に、ハーフレートチャージポンプ回路４０の電圧レベルを調整する増幅回路５０がハーフレートチャージポンプ回路４０のＰチャネルＭＯＳトランジスタ４１に接続されている。増幅回路５０は、ハーフレートＣＤＲ回路の動作中のハーフレートチャージポンプ回路４０のカレントスイッチ２１における不必要なオフリーク電流を低減する。
【００３２】
本来、信号Ｙ６がオンした時は、信号Ｙ０のオン／オフに拘わらず、ポンプダウン信号ＤＯＷＮ１は流れてはならない。しかしながら、電圧レベルを調整する増幅回路がチャージポンプ回路に設けられない場合、信号Ｙ０がオンした時、図３のノードＮ１が電源電圧Ｖｄｄに上がる。そのため、信号Ｙ０がオンすると、ノードＮ１の電圧レベルが図３のノードＮ２の電圧レベルより高くなる、即ち、（ノードＮ１＞ノードＮ２）となるから、電流がノードＮ１からノードＮ２に流れ込む。
【００３３】
ノードＮ１からノードＮ２への電流の上記流れを防止するために、増幅回路５０を設ける。図８において、増幅回路５０により、ノードＮ３の電圧レベルがノードＮ４の電圧レベルが等しくなる。よって、たとえ信号Ｙ０とＹ６がオンしても、ノードＮ３の電圧レベルとノードＮ４の電圧レベルが常に等しいので、ノードＮ５の電圧レベルがノードＮ４の電圧レベルよりも高くなることはない、即ち、（ノードＮ５≦ノードＮ４）となるから、無駄なオフリーク電流は流れない。これをポンプダウン信号ＤＯＷＮ１とＤＯＷＮ２用のＮチャネルＭＯＳトランジスタのみならず、ポンプアップ信号ＵＰ用のＰチャネルＭＯＳトランジスタにも適用する。
【００３４】
この実施の形態では、電圧レベルを調整する増幅回路５０がハーフレートＣＤＲ回路のハーフレートチャージポンプ回路４０に設けられているので、ハーフレートＣＤＲ回路の動作中のハーフレートチャージポンプ回路４０のカレントスイッチ２１における不必要なオフリーク電流が低減される。
【００３５】
実施の形態４．
図９は、この発明の実施の形態４にかかるハーフレートＣＤＲ回路に用いられるハーフレートチャージポンプ回路６０の回路図であり、図１０と図１２（Ａ）及び図１２（Ｂ）は、図９のハーフレートチャージポンプ回路６０の信号のタイミングチャートである。ハーフレートチャージポンプ回路６０は、図３のチャージポンプ回路２０と同様に各々が２個のＰチャネルＭＯＳトランジスタを有する第１ポンプアップ回路６１及び第２ポンプアップ回路６２と３個のＮチャネルＭＯＳトランジスタを有するポンプダウン回路６３を備え、他の構成は図３のチャージポンプ回路２０と同様である。
【００３６】
第１ポンプアップ回路６１と第２ポンプアップ回路６２は、夫々、ポンプアップ信号ＵＰ１とＵＰ２を出力する一方、ポンプダウン回路６３はポンプダウン信号ＤＯＷＮ１を発生する。チャージポンプ回路６０では、入力信号Ｄａｔａに対するポンプアップ信号ＵＰ１及びＵＰ２とポンプダウン信号ＤＯＷＮ１の依存性を低減するように、ポンプアップ信号ＵＰ１及びＵＰ２とポンプダウン信号ＤＯＷＮ１のオン状態時間が入力信号Ｄａｔａに対して設定される。
【００３７】
図１のＣＤＲ回路と図３のＣＤＲ回路は、ハーフレートで動作し得るが、ハーフレート相当の（立上り時間Ｔｒ／立下り時間Ｔｆ）を考慮に入れた場合、入力パターンによってチャージポンプ回路の出力が影響を受ける。図９のチャージポンプ回路６０は、ハーフレート相当のＴｒ／Ｔｆを持っていたとしても、入力パターンによる影響を最小限に抑える機能を有する。
【００３８】
図９のチャージポンプ回路６０の機能と対比するために、例えば、図３のチャージポンプ回路２０のように、入力パターンに対する出力の依存性の大きいチャージポンプ回路の機能を図１１（Ａ）乃至図１１（Ｃ）のタイミングチャートを参照して説明する。図１１（Ａ）乃至図１１（Ｃ）においてポンプアップ信号ＵＰとポンプダウン信号ＤＯＷＮのオン状態時間を比較する時、ポンプアップ信号ＵＰの電流量を１に対して、ポンプダウン信号ＤＯＷＮの電流量を２に設定することにより、ポンプアップ信号ＵＰのオン状態時間をそのまま維持するのに対して、ポンプダウン信号のオン状態時間を２倍する。
【００３９】
図１１（Ｂ）に示すように、このチャージポンプ回路では、Ｔｒ／Ｔｆ＝０ｐｓ（ピコ秒）の場合は、入力信号Ｄａｔａのレベルが＜ＨＬＬＬＬＬ…＞である最適条件下で、上記したようにポンプダウン信号ＤＯＷＮのオン状態時間を２倍することにより、オン状態時間が（ＵＰ：ＤＯＷＮ＝１：１）となって、ポンプアップ信号ＵＰとポンプダウン信号ＤＯＷＮのオン状態時間が釣合う。
【００４０】
しかしながら、例えば、ハーフレート相当のＴｒ／Ｔｆ＝１００ｐｓを有する場合は、図１１（Ａ）に示す出力パターンになり、ポンプダウン信号ＤＯＷＮは、入力信号ＤａｔａのＨレベルからＬレベル又はＬレベルからＨレベルの変化点で５０ｐｓ立上る一方、ポンプアップ信号ＵＰは、ＨレベルからＬレベル又はＬレベルからＨレベルの変化点で１００ｐｓ立上り、ポンプダウン信号ＤＯＷＮのオン状態時間を２倍することにより、オン状態時間が（ＵＰ：ＤＯＷＮ＝３：２）となって、同期していたとしてもポンプアップ信号ＵＰとポンプダウン信号ＤＯＷＮのオン状態時間の釣合いが取れなくなる。
【００４１】
更に、このチャージポンプ回路では、図１１（Ｃ）に示すように、入力信号ＤａｔａのＨＬレベルの連続パターン＜ＨＬＨＬ…＞が出現した最悪条件下で、オン状態時間が（ＵＰ：ＤＯＷＮ＝２：１）となってしまう。
【００４２】
一方、この発明のチャージポンプ回路６０では、図１２（Ａ）に示すように、ポンプアップ信号ＵＰ１は、入力信号ＤａｔａのＨレベルからＬレベルへの変化点で立上り、ポンプダウン信号ＤＯＷＮ１は、入力信号ＤａｔａのＨレベルからＬレベルへの変化点とＬレベルの連続パターン＜ＬＬ＞において立上るのに対して、Ｌレベルの連続パターン＜ＬＬ＞において立上るポンプダウン信号ＤＯＷＮ１のパターンを打ち消すために、Ｌレベルの連続パターン＜ＬＬ＞の際にはポンプアップ信号ＵＰ２が出力されるように構成する。
【００４３】
従って、図１２（Ｂ）に示すように、チャージポンプ回路６０では、入力信号ＤａｔａのＨＬレベルの連続パターン＜ＨＬＨＬ…＞が出現した最適条件下でＴｒ／Ｔｆ＝０ｐｓの場合は、上記したようにポンプダウン信号ＤＯＷＮ１とポンプアップ信号ＵＰ２が打ち消しあうので、オン状態時間が（ＵＰ１：ＤＯＷＮ１＝１：１）となって、ポンプアップ信号ＵＰ１とポンプダウン信号ＤＯＷＮ１のオン状態時間が釣合う。
【００４４】
又、図１２（Ａ）に示すように、ハーフレート相当のＴｒ／Ｔｆ＝１００ｐｓを有する場合に、入力信号Ｄａｔａの図１２（Ａ）の線Ａで示すＨＬＬレベルの連続パターン＜ＨＬＬＨＬＬ…＞が出現する最悪条件下において、ポンプダウン信号ＤＯＷＮ１は連続して立上るため、上記したようにポンプダウン信号ＤＯＷＮ１とポンプアップ信号ＵＰ２が打ち消しあうので、オン状態時間が（ＵＰ１：ＤＯＷＮ１＝４：５）となる。
【００４５】
チャージポンプ回路６０では、入力パターンに対する出力の依存性を示す（ポンプアップ信号のオン状態時間：ポンプダウン信号のオン状態時間）が、最悪条件下で、入力パターンに対する出力の依存性を低減するように構成されていないチャージポンプ回路の（２：１）と比較して、より（１：１）に近似した（４：５）となるから、入力パターンに対する出力の依存性が低減される。
【００４６】
この実施の形態では、ハーフレートチャージポンプ回路６０では、入力パターンに対する出力の依存性が低減されるので、ハーフレートチャージポンプ回路６０の出力が入力パターンによる影響を受けにくい。
【００４７】
【発明の効果】
以上のように、請求項１の発明によれば、ハーフレートで動作し得る位相検出器と、チャージポンプ回路と、低域フィルタと、電圧制御発振器とがこの順で互いに直列接続されたハーフレートＣＤＲ回路において、前記位相検出器が、入力信号及びその反転入力信号とハーフレートクロックを受ける第１の１段目ラッチ回路と、前記入力信号及び前記反転入力信号と反転ハーフレートクロックを受ける第２の１段目ラッチ回路と、前記第１の１段目ラッチ回路からの出力信号及びその反転出力信号と前記反転ハーフレートクロックを受ける第１の２段目ラッチ回路と、前記第２の１段目ラッチ回路からの出力信号及びその反転出力信号と前記ハーフレートクロックを受ける第２の２段目ラッチ回路と、前記第１の１段目ラッチ回路からの前記出力信号、前記第２の１段目ラッチ回路からの前記出力信号と前記ハーフレートクロックを受けて、リタイミングされたリタイミング信号を出力すると共に、前記第１の１段目ラッチ回路からの前記反転出力信号、前記第２の１段目ラッチ回路からの前記反転出力信号と前記反転ハーフレートクロックを受けて、反転リタイミング信号を出力する選択回路と、前記第１の１段目ラッチ回路からの前記出力信号に応じて、前記第１の２段目ラッチ回路から出力される出力信号と、前記第２の１段目ラッチ回路からの前記出力信号に応じて、前記第２の２段目ラッチ回路から出力される出力信号とを受けて、基準信号を出力すると共に、前記第１の１段目ラッチ回路からの前記反転出力信号に応じて、前記第１の２段目ラッチ回路から出力される反転出力信号と、前記第２の１段目ラッチ回路からの前記反転出力信号に応じて、前記第２の２段目ラッチ回路から出力される反転出力信号とを受けて、反転基準信号を出力する排他ＯＲ回路とを備えるので、位相検出器がハーフレートで動作し得るから、ハーフレートＣＤＲ回路の動作余裕を増大させることができる。
【００４８】
又、請求項２の発明によれば、前記チャージポンプ回路が、前記低域フィルタに信号を出力するカレントスイッチと、複数のＰチャネルＭＯＳトランジスタを有して、ポンプアップ信号を出力するポンプアップ回路と、複数のＮチャネルＭＯＳトランジスタを有して、第１ポンプダウン信号を出力する第１ポンプダウン回路と、複数のＮチャネルＭＯＳトランジスタを有して、第２ポンプダウン信号を出力する第２ポンプダウン回路と、前記カレントスイッチ、前記ポンプアップ回路、前記第１ポンプダウン回路と前記第２ポンプダウン回路に接続された定電流源とを備え、更に、前記ポンプアップ回路のＰチャネルＭＯＳトランジスタと前記第１ポンプダウン回路及び第２ポンプダウン回路のＮチャネルＭＯＳトランジスタが論理回路を形成することにより、前記チャージポンプ回路がハーフレート入力に対してフルレート出力を生成し得るので、チャージポンプ回路は、フルレートで出力するのにフルレートの入力を必要とせず、ハーフレートの入力に対してフルレートで出力し得るから、ハーフレートＣＤＲ回路の動作余裕を増大させることができる。
【００４９】
又、請求項３の発明によれば、前記チャージポンプ回路の電圧レベルを調整する増幅回路が、前記チャージポンプ回路に接続され、更に、該増幅回路が、前記ハーフレートＣＤＲ回路の動作中の前記チャージポンプ回路の前記カレントスイッチにおける不必要なオフリーク電流を低減するので、ハーフレートＣＤＲ回路の動作中のチャージポンプ回路のカレントスイッチにおける不必要なオフリーク電流が低減される。
【００５０】
又、請求項４の発明によれば、前記チャージポンプ回路が、前記低域フィルタに信号を出力するカレントスイッチと、複数のＰチャネルＭＯＳトランジスタを有して、第１ポンプアップ信号を出力する第１ポンプアップ回路と、複数のＰチャネルＭＯＳトランジスタを有して、第２ポンプアップ信号を出力する第２ポンプアップ回路と、複数のＮチャネルＭＯＳトランジスタを有して、ポンプダウン信号を出力するポンプダウン回路と、前記カレントスイッチ、前記第１ポンプアップ回路、前記第２ポンプアップ回路と前記ポンプダウン回路に接続された定電流源とを備え、更に、ハーフレート相当の（立上り時間／立下り時間）が存在する場合に、前記第１ポンプアップ信号及び前記第２ポンプアップ信号のオン状態時間の前記ポンプダウン信号のオン状態時間に対する比が１に近似するように、第１ポンプアップ信号及び前記第２ポンプアップ信号と前記ポンプダウン信号のオン状態時間を入力信号に対して設定したので、チャージポンプ回路の出力が入力パターンによる影響を受けにくい。
【図面の簡単な説明】
【図１】  この発明の実施の形態１にかかるハーフレートＣＤＲ回路に用いられるハーフレート位相検出器の回路図である。
【図２】  図１のハーフレート位相検出器の信号のタイミングチャートである。
【図３】  この発明の実施の形態２にかかるハーフレートＣＤＲ回路に用いられるハーフレートチャージポンプ回路の回路図である。
【図４】  図１のハーフレート位相検出器と図３のハーフレートチャージポンプ回路の信号のタイミングチャートである。
【図５】  図３のハーフレートＣＤＲ回路の位相比較原理を示す図である。
【図６】  図３のハーフレートチャージポンプ回路のポンプダウン信号のタイミングチャートである。
【図７】  （Ａ）と（Ｂ）は、夫々、図３のハーフレートチャージポンプ回路内で形成し得るＮＯＲ回路とＡＮＤ回路である。
【図８】  この発明の実施の形態３にかかるハーフレートＣＤＲ回路に用いられるハーフレートチャージポンプ回路の回路図である。
【図９】  この発明の実施の形態４にかかるハーフレートＣＤＲ回路に用いられるハーフレートチャージポンプ回路の回路図である。
【図１０】  図９のハーフレートチャージポンプ回路の信号のタイミングチャートである。
【図１１】  （Ａ）、（Ｂ）と（Ｃ）は、図９のハーフレートチャージポンプ回路の比較例としてのチャージポンプ回路の信号のタイミングチャートである。
【図１２】  （Ａ）と（Ｂ）は、図９のハーフレートチャージポンプ回路の信号のタイミングチャートである。
【図１３】  従来のＣＤＲ回路の構成を示すブロック図である。
【図１４】  図１３の従来のＣＤＲ回路に用いられる位相検出器１１０の主要部としての位相検出器１１０Ａの回路図である。
【図１５】  図１４の従来の位相検出器１１０Ａの信号のタイミングチャートである。
【符号の説明】
１０  ハーフレート位相検出器、１１  １段目ラッチ回路、１２  １段目ラッチ回路、１３  ２段目ラッチ回路、１４  ２段目ラッチ回路、１５  選択回路、１６  排他ＯＲ回路、２０  ハーフレートチャージポンプ回路、２１  カレントスイッチ、２２  第１定電流源、２３  第２定電流源、２４  ポンプアップ回路、２５  第１ポンプダウン回路、２６  第２ポンプダウン回路、４０  ハーフレートチャージポンプ回路、５０  増幅回路、６０  ハーフレートチャージポンプ回路、６１  第１ポンプアップ回路、６２  第２ポンプアップ回路、６３  ポンプダウン回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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