(57)【特許請求の範囲】
【請求項１】
複数のデータ入出力端子を予め定められた１つのデータ入出力端子に縮退するＩ／Ｏ縮退モードを有する半導体記憶装置であって、
行列状に配列され、前記データ入出力端子と同じ数ずつ予めグループ化された複数のメモリセルを含むメモリアレイ、
アドレス信号に従って、前記メモリアレイに属する複数のメモリセルグループのうちのいずれかのメモリセルグループを選択する第１の選択手段、
前記Ｉ／Ｏ縮退モードの書込動作時に、前記第１の選択手段によって選択されたメモリセルグループに属する複数のメモリセルに前記予め定められたデータ入出力端子を介して与えられたデータを並列に書込む書込手段、
前記Ｉ／Ｏ縮退モードの読出動作時に、前記第１の選択手段によって選択されたメモリセルグループに属する複数のメモリセルのデータを並列に読出す読出手段、
第１のテスト信号に応答して、前記書込手段によって書込まれて前記読出手段によって読出された複数のデータが互いに一致しているか否かを判定し、判定結果に応じたデータを前記予め定められたデータ入出力端子に出力する判定手段、
前記判定手段によって前記複数のデータが互いに一致していないと判定された不良メモリセルグループに属する複数のメモリセルのうちの不良メモリセルを検出する特殊Ｉ／Ｏ縮退モード時に、メモリセル選択信号に従って、前記不良メモリセルグループに属する複数のメモリセルのうちのいずれかのメモリセルを選択する第２の選択手段、および
第２のテスト信号に応答して、前記不良メモリセルグループに属する複数のメモリセルから前記読出手段によって読出された複数のデータのうちの前記第２の選択手段によって選択されたメモリセルのデータを前記予め定められたデータ入出力端子に通過させるゲート手段を備える、半導体記憶装置。
【請求項２】
前記第１および第２のテスト信号は、前記予め定められたデータ入出力端子を介して外部から与えられる、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の選択手段は、前記不良メモリセルグループに属する複数のメモリセルの各々を順次選択する、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記アドレス信号が入力されるアドレス信号入力端子を備え、
前記メモリセル選択信号は、前記アドレス信号入力端子を介して外部から入力される、請求項１から請求項３までのいずれかに記載の半導体記憶装置。
【請求項５】
それぞれが複数のデータ入出力端子を含む複数のデータ入出力端子群を備え、各群の複数のデータ入出力端子を各群の予め定められた１つのデータ入出力端子に縮退するＩ／Ｏ縮退モードを有する半導体記憶装置であって、
それぞれが、前記複数のデータ入出力端子群に対応して設けられ、行列状に配列され、対応の群の複数のデータ入出力端子と同じ数ずつ予めグループ化された複数のメモリセルを含む複数のメモリアレイ、
各メモリアレイに対応して設けられ、アドレス信号に従って、対応のメモリアレイに属する複数のメモリセルグループのうちのいずれかのメモリセルグループを選択する選択手段、
各メモリアレイに対応して設けられ、前記Ｉ／Ｏ縮退モード時の書込動作時に、前記選択手段によって選択されたメモリセルグループに属する複数のメモリセルに対応の予め定められたデータ入出力端子を介して与えられたデータを並列に書込む書込手段、
各メモリアレイに対応して設けられ、前記Ｉ／Ｏ縮退モード時の読出動作時に、対応の選択手段によって選択されたメモリセルグループに属する複数のメモリセルのデータを並列に読出す読出手段、
各メモリアレイに対応して設けられ、第１のテスト信号に応答して、対応の読出手段によって読出された複数のデータが一致しているか否かを判定し、判定結果に応じたデータを対応の予め定められたデータ入出力端子に出力する判定手段、および
前記判定手段によって前記複数のデータが互いに一致していないと判定された不良メモリセルグループに属する複数のメモリセルのうちの不良メモリセルを検出する特殊Ｉ／Ｏ縮退モード時に、第２のテスト信号に応答して、前記不良メモリセルグループに属する複数のメモリセルから前記読出手段によって読出された複数のデータをそれぞれ複数の前記予め定められたデータ入出力端子に通過させるゲート手段を備える、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、複数のデータ入出力端子を予め定められた１つのデータ入出力端子に縮退するＩ／Ｏ縮退モードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置（ＤＲＡＭ，ＳＲＡＭなど）の記憶容量の増加に伴い、半導体記憶装置のデータ入出力端子の数も増加する傾向にある。複数のデータ入出力端子を備えた半導体記憶装置は、複数ビットのデータを並列に入出力することができ、広いデータバスを使用するシステムにも対応可能となっている。
【０００３】
図２３は、そのような複数のデータ入出力端子を備えたＤＲＡＭの構成を示すブロック図である。
【０００４】
図２３を参照して、このＤＲＡＭは、制御信号入力端子１０１〜１０３，１０５、アドレス信号入力端子群１０４、ｎ個（ただし、ｎは２以上の自然数である）のデータ入出力端子１０６．１〜１０６．ｎ、接地端子１０７および電源端子１０８を備える。また、このＤＲＡＭは、クロック発生回路１０９、行および列アドレスバッファ１１０、行デコーダ１１１、列デコーダ１１２、メモリマット１１３、書込回路１１６および読出回路１１７を備え、メモリマット１１３はメモリアレイ１１４およびセンスリフレッシュアンプ＋入出力制御回路１１５を含む。
【０００５】
クロック発生回路１０９は、制御信号入力端子１０１，１０２，１０３を介して外部から与えられる信号／ＲＡＳ，／ＣＡＳ，／Ｗに基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【０００６】
行および列アドレスバッファ１１０は、アドレス信号入力端子群１０４を介して外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数である）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ１１１および列デコーダ１１２に与える。
【０００７】
メモリアレイ１１４は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。複数のメモリセルはｎ個ずつグループ化され、各グループは行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【０００８】
行デコーダ１１１は、行および列アドレスバッファ１１０から与えられた行アドレス信号ＲＡ０〜ＲＡｉに応答して、メモリアレイ１１４の行アドレスを指定する。列デコーダ１１２は、行および列アドレスバッファ１１０から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモリアレイ１１４の列アドレスを指定する。
【０００９】
センスリフレッシュアンプ＋入出力制御回路１１５は、行デコーダ１１１および列デコーダ１１２によって指定されたアドレスのｎ個のメモリセルの各々をデータ入出力線対Ｉ／Ｏ１〜Ｉ／Ｏｎの一端に接続する。データ入出力端子対Ｉ／Ｏ１〜Ｉ／Ｏｎの他端は、書込回路１１６および読出回路１１７に接続される。書込回路１１６は、書込モード時に、制御信号入力端子１０３を介して外部から与えられる信号／Ｗに応答して、データ入出力端子１０６．１〜１０６．ｎから入力されたデータをデータ入出力端子対Ｉ／Ｏ１〜Ｉ／Ｏｎを介して選択されたｎ個のメモリセルに与える。読出回路１１７は、読出モード時に、制御信号入力端子１０５から入力される信号／ＯＥに応答して、選択されたｎ個のメモリセルからの読出データをデータ入出力端子１０６．１〜１０６．ｎに出力する。
【００１０】
図２４は、図２３に示したＤＲＡＭのメモリマット１１３の構成を示す一部省略した回路ブロック図である。
【００１１】
図２４を参照して、メモリアレイ１１４は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。
【００１２】
センスリフレッシュアンプ＋入出力制御回路１１５は、各列に対応して設けられたセンスリフレッシュアンプＳＡおよび列選択ゲートＣＳＧと、ｎ組のデータ入出力線対Ｉ／Ｏ１〜Ｉ／Ｏｎとを含む。列選択ゲートＣＳＧは２つのＮチャネルＭＯＳトランジスタを含む。
【００１３】
ビット線対ＢＬ，／ＢＬ、センスリフレッシュアンプＳＡおよび列選択ゲートＣＳＧは予めｎ個ずつグループ化されており、各グループのビット線対ＢＬ１，／ＢＬ１；…；ＢＬｎ，／ＢＬｎは対応のセンスリフレッシュアンプＳＡ１〜ＳＡｎおよび列選択ゲートＣＳＧ１〜ＣＳＧｎを介してデータ入出力線対Ｉ／Ｏ１〜Ｉ／Ｏｎに接続されている。
【００１４】
また、各グループに１つずつ列選択線ＣＳＬが設けられる。そのグループの列選択線ＣＳＬが列デコーダ１１２によって選択されると、その列選択線ＣＳＬに接続された列選択ゲートＣＳＧ１〜ＣＳＧｎが導通状態になり、そのグループのビット線対ＢＬ１，／ＢＬ１；…；ＢＬｎ，／ＢＬｎがデータ入出力線対Ｉ／Ｏ１〜Ｉ／Ｏ４に接続される。
【００１５】
次に、図２３および図２４で示したＤＲＡＭの動作について簡単に説明する。書込モード時においては、列デコーダ１１２が、列アドレス信号ＣＡ０〜ＣＡｉに応じたグループの列選択線ＣＳＬを選択レベルの「Ｈ」レベルに立上げて列選択ゲートＣＳＧ１〜ＣＳＧｎを導通させる。
【００１６】
書込回路１１６は、信号／Ｗに応答して、データ入出力端子１０６．１〜１０６．ｎからの書込データをデータ入出力線対Ｉ／Ｏ１〜Ｉ／Ｏｎを介して選択されたグループのビット線対ＢＬ１，／ＢＬ１〜ＢＬｎ，／ＢＬｎに与える。次いで、行デコーダ１１１が、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げ、その行のメモリセルＭＣを活性化させる。活性化されたメモリセルＭＣには、対応のビット線対ＢＬ，／ＢＬのデータが電荷量の形態で書込まれる。
【００１７】
読出モード時においては、各ビット線対ＢＬ，／ＢＬ間の電位がイコライズされた後、行デコーダ１１１は、行アドレス信号ＲＡ０〜ＲＡｉに対応する行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのデータに応じて微小量だけ変化する。次いで、センスリフレッシュアンプＳＡが活性化されて、ビット線ＢＬ，／ＢＬのうちの電位の高い方のビット線が電源電位Ｖｃｃまで引き上げられ、他方のビット線が接地電位ＧＮＤまで引き下げられる。
【００１８】
次いで列デコーダ１１２が、列アドレス信号ＣＡ０〜ＣＡｉに対応するグループの列選択線ＣＳＬを選択レベルの「Ｈ」レベルに立上げて、そのグループの列選択ゲートＣＳＧ１〜ＣＳＧｎを導通させる。選択されたグループのビット線対ＢＬ１，／ＢＬ１；…；ＢＬ４，／ＢＬ４のデータが列選択ゲートＣＳＧ１〜ＣＳＧｎおよびデータ入出力線対Ｉ／Ｏ１〜Ｉ／Ｏｎを介して読出回路１１７に与えられる。読出回路１１７は、信号／ＯＥに応答して、ｎビットの読出データをデータ入出力端子１０６．１〜１０６．ｎに出力する。
【００１９】
さて、このようなＤＲＡＭでは出荷前に各メモリセルＭＣにデータの書込および読出を行なって各メモリセルＭＣが正常であるか否かをテストする必要があるが、テスト装置側のデータ入出力端子の数に限りがあるため、データ入出力端子１０６．１〜１０６．ｎの数の増加に伴って、１台のテスト装置で同時にテストできるＤＲＡＭの数が減少し、テストコストが増加してしまう。そこで、このようなＤＲＡＭには、１台のテスト装置で多くのＤＲＡＭをテストできるように、１つのデータ入出力端子からｎ個のメモリセルＭＣを同時にテストすることを可能とするテストモード（以下、Ｉ／Ｏ縮退モードと称す）が設けられている。
【００２０】
図２５は、Ｉ／Ｏ縮退モードで用いられるデータ一致／不一致判定回路１２０の構成を示す一部省略した回路ブロック図である。
【００２１】
図２５を参照して、このデータ一致／不一致判定回路１２０は、ＮＯＲゲート１２１，１２４、ＮＡＮＤゲート１２２およびインバータ１２３を含み、たとえば図２３の読出回路１１７内に設けられる。
【００２２】
ＮＯＲゲート１２１およびＮＡＮＤゲート１２２の各々は、選択されたｎ個のメモリセルＭＣから読出されたデータＤＯ１〜ＤＯｎを受ける。ＮＯＲゲート１２１の出力はＮＯＲゲート１２４の一方入力ノードに入力される。ＮＡＮＤゲート１２２の出力は、インバータ１２３を介してＮＯＲゲート１２４の他方入力ノードに入力される。ＮＯＲゲート１２４の出力ＤＯＴは、図２３のデータ入出力端子１０６．１〜１０６．ｎのうちの予め定められた端子（たとえば１０６．１）を介してテスト装置に入力される。
【００２３】
選択されたｎ個のメモリセルＭＣには、予め同一のデータが書込まれている。すべての読出データＤＯ１〜ＤＯｎが一致した場合は、ＮＯＲゲート１２１の出力またはインバータ１２３の出力が「Ｈ」レベルとなり、ＮＯＲゲート１２４の出力は「Ｌ」レベルとなる。読出データＤＯ１〜ＤＯｎのデータが一致しない場合は、ＮＯＲゲート１２１およびインバータ１２３の出力はともに「Ｌ」レベルとなり、ＮＯＲゲート１２４の出力は「Ｈ」レベルとなる。
【００２４】
テスト装置は、ＮＯＲゲート１２４の出力ＤＯＴが「Ｌ」レベルの場合はｎ個のメモリセルＭＣが正常であると判定し、ＮＯＲゲート１２４の出力ＤＯＴが「Ｈ」レベルの場合はｎ個のメモリセルＭＣのうちの少なくとも１つが不良であると判定する。
【００２５】
なお、Ｉ／Ｏ縮退モードでは、データ入出力端子１０６．１〜１０６．ｎにおけるデータの衝突を避けるため、読出データＤＯ１〜ＤＯｎのデータ入出力端子１０６．１〜１０６．ｎへの出力は禁止される。
【００２６】
図２６は、Ｉ／Ｏ縮退モードで用いられる縮退書込切換回路１３１．１〜１３１．ｎを示す一部省略した回路ブロック図である。
【００２７】
図２６を参照して、データ入出力端子１０６．１〜１０６．ｎに対応して入力バッファ１３０．１〜１３０．ｎおよび縮退書込切換回路１３１．１〜１３１．ｎが図２３の書込回路１１６内に設けられる。入力バッファ１３０．１は、データ入出力端子１０６．１を介して外部から与えられる書込データＤＩ１およびテスト用の書込データＤＩＴを縮退書込切換回路１３１．１〜１３１．ｎの各々に伝達する。入力バッファ１３０．２〜１３０．ｎは、データ入出力端子１０６．２〜１０６．ｎを介して外部から与えられる書込データＤＩ２〜ＤＩｎをそれぞれ縮退書込切換回路１３１．２〜１３１．ｎに伝達する。
【００２８】
縮退書込切換回路１３１．ｎは、図２７に示すように、データＤＩｎが入力される一方入力ノードＮ１３２、データＤＩＴが入力される他方入力ノードＮ１３４、データＤＩｎまたはＤＩＴが出力される出力ノードＮ１３６、スイッチングインバータ１３２，１３３およびインバータ１３４〜１３６を含む。スイッチングインバータ１３２およびインバータ１３６は、一方入力ノードＮ１３２と出力ノードＮ１３６の間に直列接続される。インバータ１３４，１３５およびスイッチングインバータ１３３は、他方入力ノードＮ１３４とインバータ１３６の入力ノードとの間に直列接続される。スイッチングインバータ１３２，１３３の電源ノード１３２ａ，１３３ａには、それぞれ信号／ＴＥ，ＴＥが入力される。スイッチングインバータ１３２，１３３の接地ノード１３２ｂ，１３３ｂには、それぞれ信号ＴＥ，／ＴＥが入力される。他の縮退書込切換回路１３１．１〜１３１．ｎ−１の構成も縮退書込切換回路１３１．ｎと同様である。
【００２９】
通常の書込動作時は、書込データＤＩ１〜ＤＩｎがデータ入出力端子１０６．１〜１０６．ｎに与えられるとともに、信号ＴＥが「Ｌ」レベルとなる。書込データＤＩ１〜ＤＩｎは、入力バッファ１３０．１〜１３０．ｎを介して縮退書込切換回路１３１．１〜１３１．ｎの一方入力ノードＮ１３２に与えられ、スイッチングインバータ１３２およびインバータ１３６を介して出力ノードＮ１３６に出力される。縮退書込切換回路１３１．１〜１３１．ｎから出力された書込データＤＩ１〜ＤＩｎは、それぞれ選択されたｎ個のメモリセルＭＣに書込まれる。
【００３０】
Ｉ／Ｏ縮退モード時は、テスト装置によってテスト用書込データＤＩＴがデータ入出力端子１０６．１に与えられるとともに、信号ＴＥが「Ｈ」レベルとなる。データＤＩＴは、入力バッファ１３０．１を介して縮退書込切換回路１３１．１〜１３１．ｎの他方入力ノードＮ１３４に与えられ、インバータ１３４，１３５、スイッチングインバータ１３３およびインバータ１３６を介して出力ノードＮ１３６に出力される。縮退書込切換回路１３１．１〜１３１．ｎの各々から出力されたデータＤＩＴは、それぞれ選択されたｎ個のメモリセルＭＣに書込まれる。
【００３１】
【発明が解決しようとする課題】
しかし、従来のＩ／Ｏ縮退モードでは、図２５のデータ一致／不一致判定回路１２０によってｎ個のメモリセルＭＣのうちの少なくとも１つが不良であることを検出することができても、どのメモリセルＭＣが不良であるかを特定することができなかった。
【００３２】
また、従来のＩ／Ｏ縮退モードでは、図２６および図２７の縮退書込切換回路１３１．１〜１３１．ｎによって１つのデータ入出力端子１０６．１からｎ個のメモリセルＭＣに同一のデータＤＩＴを書込むことができても、ｎ個のメモリセルＭＣの各々に任意のデータを書込むことはできなかった。このため、隣接する２つのメモリセルＭＣに互いに異なるデータが書込まれたときの干渉の程度をテストすることができなかった。
【００３３】
それゆえに、この発明の主たる目的は、Ｉ／Ｏ縮退モード時に不良なメモリセルを特定することが可能な半導体記憶装置を提供することである。
【００３５】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、複数のデータ入出力端子を予め定められた１つのデータ入出力端子に縮退するＩ／Ｏ縮退モードを有する半導体記憶装置であって、メモリアレイ、第１の選択手段、書込手段、読出手段、判定手段、第２の選択手段、およびゲート手段を備える。メモリアレイは、行列状に配列され、データ入出力端子と同じ数ずつ予めグループ化された複数のメモリセルを含む。第１の選択手段は、アドレス信号に従って、メモリアレイに属する複数のメモリセルグループのうちのいずれかのメモリセルグループを選択する。書込手段は、Ｉ／Ｏ縮退モードの書込動作時に、第１の選択手段によって選択されたメモリセルグループに属する複数のメモリセルに予め定められたデータ入出力端子を介して与えられたデータを並列に書込む。読出手段は、Ｉ／Ｏ縮退モードの読出動作時に、第１の選択手段によって選択されたメモリセルグループに属する複数のメモリセルのデータを並列に読出す。判定手段は、第１のテスト信号に応答して、書込手段によって書込まれて読出手段によって読出された複数のデータが互いに一致しているか否かを判定し、判定結果に応じたデータを予め定められたデータ入出力端子に出力する。第２の選択手段は、判定手段によって複数のデータが互いに一致していないと判定された不良メモリセルグループに属する複数のメモリセルのうちの不良メモリセルを検出する特殊Ｉ／Ｏ縮退モード時に、メモリセル選択信号に従って、不良メモリセルグループに属する複数のメモリセルのうちのいずれかのメモリセルを選択する。ゲート手段は、第２のテスト信号に応答して、不良メモリセルグループに属する複数のメモリセルから読出手段によって読出された複数のデータのうちの第２の選択手段によって選択されたメモリセルのデータを予め定められたデータ入出力端子に通過させる。
【００３６】
好ましくは、第１および第２のテスト信号は、予め定められたデータ入出力端子を介して外部から与えられる。
【００４０】
また好ましくは、第２の選択手段は、不良メモリセルグループに属する複数のメモリセルの各々を順次選択する。
【００４１】
また好ましくは、アドレス信号が入力されるアドレス信号入力端子を備え、メモリセル選択信号は、アドレス信号入力端子を介して外部から入力される。
【００４２】
また、この発明に係る他の半導体記憶装置は、それぞれが複数のデータ入出力端子を含む複数のデータ入出力端子群を備え、各群の複数のデータ入出力端子を各群の予め定められた１つのデータ入出力端子に縮退するＩ／Ｏ縮退モードを有する半導体記憶装置であって、複数のメモリアレイ、選択手段、書込手段、読出手段、判定手段、およびゲート手段を備える。複数のメモリアレイは、それぞれが複数のデータ入出力端子群に対応して設けられる。各メモリアレイは、行列状に配列され、対応の群の複数のデータ入出力端子と同じ数ずつ予めグループ化された複数のメモリセルを含む。選択手段は、各メモリアレイに対応して設けられ、アドレス信号に従って、対応のメモリアレイに属する複数のメモリセルグループのうちのいずれかのメモリセルグループを選択する。書込手段は、各メモリアレイに対応して設けられ、Ｉ／Ｏ縮退モード時の書込動作時に、選択手段によって選択されたメモリセルグループに属する複数のメモリセルに対応の予め定められたデータ入出力端子を介して与えられたデータを並列に書込む。読出手段は、各メモリアレイに対応して設けられ、Ｉ／Ｏ縮退モード時の読出動作時に、対応の選択手段によって選択されたグループに属する複数のメモリセルのデータを並列に読出す。判定手段は、各メモリアレイに対応して設けられ、第１のテスト信号に応答して、対応の読出手段によって読出された複数のデータが一致しているか否かを判定し、判定結果に応じたデータを対応の予め定められたデータ入出力端子に出力する。ゲート手段は、判定手段によって複数のデータが互いに一致していないと判定された不良メモリセルグループに属する複数のメモリセルのうちの不良メモリセルを検出する特殊Ｉ／Ｏ縮退モード時に、第２のテスト信号に応答して、不良メモリセルグループに属する複数のメモリセルから読出手段によって読出された複数のデータをそれぞれ複数の予め定められたデータ入出力端子に通過させる。
【００４３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【００４４】
図１を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、縮退読出切換回路１が新たに設けられている点である。縮退読出切換回路１は、スイッチングインバータ２、インバータ３およびゲート回路４．１〜４．４を含む。スイッチングインバータ２は、図２５で説明したデータ一致／不一致判定回路１２０（ただし、ｎ＝４である）の出力データＤＯＴを受ける。スイッチングインバータ２の電源ノード２ａおよび接地ノード２ｂには、それぞれ信号ＴＥＲ，／ＴＥＲ（第１のテスト信号）が入力される。
【００４５】
ゲート回路４．１〜４．４の各々は、スイッチングインバータ５およびインバータ６を含む。ゲート回路４．１〜４．４のスイッチングインバータ５は、それぞれ読出データＤＯ１〜ＤＯ４を受ける。信号φｒ１〜φｒ４（第２のテスト信号）は、ゲート回路４．１〜４．４のスイッチングインバータ５の電源ノード５ａに直接入力されるとともに、インバータ６を介してスイッチングインバータ５の接地ノード５ｂに入力される。
【００４６】
スイッチングインバータ２およびゲート回路４．１〜４．４のスイッチングインバータ５の出力は、ともにインバータ３に入力される。インバータ３の出力は、縮退されたデータ入出力端子（たとえば１０６．１）を介してテスト装置に与えられる。
【００４７】
信号ＴＥＲ，φｒ１〜φｒ４は、図２に示すように、縮退モードエントリ信号発生回路７、ＷＣＢＲタイミング検出回路８およびＡＮＤゲート９．０〜９．４で生成される。縮退モードエントリ信号発生回路７は、スーパーＶＣＣレベルが印加されるアドレス信号入力端子の組合せをデコードして信号ＴＥＲ，φｒ１〜φｒ４を生成し、これらの信号ＴＥＲ，φｒ１〜φｒ４をそれぞれＡＮＤゲート９．０〜９．４の一方入力ノードに与える。ＷＣＢＲ検出回路８は、信号／Ｗ，／ＣＡＳが「Ｌ」レベルになった後に信号／ＲＡＳが「Ｌ」レベルになるＷＣＢＲ（／Ｗ，／ＣＡＳ  Ｂｅｆｏｒｅ  ／ＲＡＳ）のタイミングを検出して、「Ｈ」レベルの信号ＷＣＢＲをＡＮＤゲート９．０〜９．４の他方入力ノードに与える。ＡＮＤゲート９．０〜９．４は、信号ＷＣＢＲが与えられたことに応じて縮退モードエントリ信号発生回路７の出力信号ＴＥＲ，φｒ１〜φｒ４を図１の縮退読出切換回路１に通過させる。
【００４８】
次に、このＤＲＡＭの動作について説明する。通常Ｉ／Ｏ縮退モードは、図３に示すように、ＷＣＢＲのタイミングで信号／Ｗ，／ＣＡＳ，／ＲＡＳを与えるとともに、特定のアドレス信号（たとえばＡ０）の入力端子にスーパーＶｃｃレベルを印加することによって、エントリされる。
【００４９】
この場合は、信号ＴＥＲが「Ｈ」レベルとなり、信号φｒ１〜φｒ４はともに「Ｌ」レベルに固定され、図１のスイッチングインバータ２が活性化されゲート回路４．１〜４．４のスイッチングインバータ５が非活性化され、従来のＤＲＡＭと同様の構成となる。従来と同様にデータＤＩＴの書込、およびデータＤＯＴの読出を行なった後、／ＲＡＳオンリリフレッシュまたは／ＣＡＳ  ｂｅｆｏｒｅ  ／ＲＡＳリフレッシュサイクルを実行することにより、通常Ｉ／Ｏ縮退モードが解除されＤＲＡＭがリセットされる。
【００５０】
通常Ｉ／Ｏ縮退モードでは、あるグループの４つのメモリセルＭＣのうちの少なくとも１つが不良であることがわかるが、どのメモリセルＭＣが不良であるかを特定することができない。そこで、以下の特殊Ｉ／Ｏ縮退モードが実行される。
【００５１】
特殊Ｉ／Ｏ縮退モードは、図４に示すように、ＷＣＢＲのタイミングで信号／Ｗ，／ＣＡＳ，／ＲＡＳを与えるとともに、通常Ｉ／Ｏ縮退モードのエントリ時とは異なるアドレス信号（たとえばＡ１）の入力端子にスーパーＶｃｃレベルを印加することにより、エントリされる。このとき、スーパーＶｃｃレベルを印加するアドレス信号の入力端子の組合せ（たとえば、Ａ１とＡ２，Ａ２とＡ３など）を変えることで信号φｒ１〜φｒ４のうちのいずれかを選択的に発生させる。
【００５２】
特殊Ｉ／Ｏ縮退モードでは、信号ＴＥＲが「Ｌ」レベルとなり、選択された信号（たとえばφｒ１）が「Ｈ」レベルとなり、図１のゲート回路４．１のスイッチングインバータ５が活性化されスイッチングインバータ２およびゲート回路４．２〜４．３のスイッチングインバータ５が非活性化される。この後、通常の読出動作により読出データＤＯ１が読出され、読出データＤＯ１は縮退されたデータ入出力端子１０６．１を介してテスト装置に与えられる。テスト装置は、信号φｒ１〜φｒ４の各々を発生させてデータＤＯ１〜ＤＯ４の各々を読出し、読出データＤＯ１〜ＤＯ４の各々を書込データＤＩＴと比較することにより、４つのメモリセルＭＣのうちの不良なメモリセルを特定する。特殊Ｉ／Ｏ縮退モードの解除は、通常Ｉ／Ｏ縮退モードの解除と同様に行なわれる。
【００５３】
なお、特殊Ｉ／Ｏ縮退モードでも、データ入出力端子１０６．１〜１０６．ｎにおけるデータの衝突を避けるため、読出データＤＯ１〜ＤＯｎのデータ入出力端子１０６．１〜１０６．ｎへの出力が禁止される。
【００５４】
この実施の形態では、Ｉ／Ｏ縮退モードにおいてデータ一致／不一致判定回路１２０の出力データＤＯＴおよび読出データＤＯ１〜ＤＯ４のうちのいずれかをデータ入出力端子１０６．１に選択的に通過させる縮退読出切換回路１を設けたので、データ入出力端子１０６．１に出力されたデータを判定することにより、不良なグループのうちのどのメモリセルが不良であるかを特定することができる。
【００５５】
［実施の形態２］
図５は、この発明の実施の形態２によるＤＲＡＭの要部を示す回路ブロック図である。
【００５６】
図５を参照して、このＤＲＡＭが実施の形態１のＤＲＡＭと異なる点は、縮退書込切換回路１３１．１〜１３１．４が縮退書込切換回路１０．１〜１０．４で置換されている点である。縮退書込切換回路１０．４では、縮退書込切換回路１３１．４に、さらにインバータ１１およびスイッチングインバータ１２，１３が設けられる。インバータ１１およびスイッチングインバータ１２は、スイッチングインバータ１３２およびインバータ１３６の間に直列接続される。スイッチングインバータ１２，１３の電源ノード１２ａ，１３ａには、それぞれ信号／φｗ４，φｗ４が入力される。スイッチングインバータ１２，１３の接地ノード１２ｂ，１３ｂには、それぞれ信号φｗ４，／φｗ４が入力される。スイッチングインバータ１３２，１３３には、信号ＴＥ，／ＴＥの代わりに、信号ＴＥＷ，／ＴＥＷが与えられる。信号ＴＥＷ，φｗ１〜φｗ４は、図２で説明した回路で信号ＴＥＲ，φｒ１〜φｒ４と同様に生成される。縮退書込切換回路１３１．１〜１３１．３も同様の構成である。
【００５７】
次に、このＤＲＡＭの動作について説明する。通常Ｉ／Ｏ縮退モードは、図３で示した方法と同様の方法でエントリされる。このモードでは、信号ＴＥＷは「Ｈ」レベルとなり、信号φｗ１〜φｗ４が「Ｌ」レベルに固定され、図５のスイッチングインバータ１３３が活性化されスイッチングインバータ１２，１３，１３２が非活性化される。この場合は、従来のＤＲＡＭと同様、１つのデータ入出力端子１０６．１から選択されたグループの４つのメモリセルＭＣに同一のデータＤＩＴが並列に書込まれる。
【００５８】
通常Ｉ／Ｏ縮退モードでは、選択されたグループの４つのメモリセルＭＣに同一のデータしか書込むことができず、隣接する２つのメモリセルＭＣに異なるデータが書込まれたときの干渉の程度をテストすることはできない。そこで、以下の特殊Ｉ／Ｏ縮退モードが実行される。
【００５９】
特殊Ｉ／Ｏ縮退モードは、図６に示すように、ＷＣＢＲのタイミングで信号／Ｗ，／ＣＡＳ，／ＲＡＳを与えるとともに特定のアドレス信号（たとえばＡ８）の入力端子にスーパーＶｃｃレベルを印加することにより、エントリされる。このとき、スーパーＶｃｃレベルを印加するアドレス信号の入力端子の組合せを変えることで信号φｗ１〜φｗ４のうちのいずれかを選択的に発生させる。
【００６０】
特殊Ｉ／Ｏ縮退モードでは、信号ＴＥＷが「Ｌ」レベルとなり、選択された信号（たとえばφｗ４）が「Ｈ」レベルとなり、図４のスイッチングインバータ１３，１３２が活性化されスイッチングインバータ１２，１３３が非活性化される。この後、通常の書込動作により書込データＤＩＴがメモリセルＭＣに与えられる。
【００６１】
テスト装置は、信号φｗ１〜φｗ４の各々を発生させて、選択されたグループの４つのメモリセルＭＣに交互に異なるデータを書込む。また、テスト装置は、図１の縮退読出切換回路１を用いて４つのメモリセルのデータの各々を読出し、読出結果に基づいて隣接する２つのメモリセルＭＣ間の干渉の程度を判定する。
【００６２】
この実施の形態では、Ｉ／Ｏ縮退モードにおいてデータ入出力端子１０６．１から選択されたグループの４つのメモリセルＭＣの各々に独立にデータを書込むための縮退書込切換回路１０．１〜１０．４を設けた。したがって、隣接する２つのメモリセルＭＣの各々に互いに異なるデータを書込むことにより、隣接する２つのメモリセルＭＣ間の干渉の程度をテストすることができる。
【００６３】
［実施の形態３］
この実施の形態３のＤＲＡＭは、ページモードの５サイクルを用いて、最初のサイクルで通常Ｉ／Ｏ縮退モードの読出／書込、その後の４サイクルで特殊Ｉ／Ｏ縮退モードの読出／書込を行なうものである。
【００６４】
このＤＲＡＭでは、図７に示すように、データ一致／不一致判定回路１２０と縮退されたデータ入出力端子１０６．１との間に順次出力回路２０が設けられる。順次出力回路２０は、図８に示すように、５つのゲート回路２１．０〜２１．４およびインバータ２５を備え、ゲート回路２１．０〜２１．４の各々はＮＯＲゲート２２、インバータ２３およびスイッチングインバータ２４を含む。
【００６５】
ゲート回路２１．０〜２１．４のＮＯＲゲート２２の一方入力ノードは、ともに信号／ＴＥを受ける。ゲート回路２１．０〜２１．４のＮＯＲゲート２２の他方入力ノードは、それぞれ信号／ＲＥ０〜／ＲＥ４を受ける。信号／ＴＥは、Ｉ／Ｏ縮退モード時に「Ｌ」レベルとなる信号である。信号／ＲＥ０〜／ＲＥ４は、信号／ＣＡＳに同期して１つずつ順次「Ｌ」レベルとなる信号である。
【００６６】
ＮＯＲゲート２２の出力は、インバータ２３を介してスイッチングインバータ２４の接地ノード２４ｂに入力されるとともに、スイッチングインバータ２４の電源ノード２４ａに直接入力される。ゲート回路２１．０〜２１．４のスイッチングインバータ２４は、それぞれデータＤＯＴ，ＤＯ１〜ＤＯ４を受ける。ゲート回路２１．０〜２１．４のスイッチングインバータ２４の出力は、ともにインバータ２５に入力される。インバータ２５の出力はデータ入出力端子１０６．１を介してテスト装置に入力される。
【００６７】
Ｉ／Ｏ縮退モードがエントリされて信号／ＴＥが「Ｌ」レベルになると、ゲート回路２１．０〜２１．４のＮＯＲゲート２２は、それぞれ信号／ＲＥ０〜／ＲＥ４に対してインバータとして動作する。図９に示すように、信号／ＲＡＳが「Ｌ」レベルに立下がった後、信号／ＣＡＳ，／ＯＥの論理レベルが変化すると、信号／ＣＡＳに同期して信号／ＲＥ０〜／ＲＥ４が１つずつ順次「Ｌ」レベルになり、ゲート回路２１．０〜２１．４のスイッチングインバータ２４が１つずつ順次活性化されてデータＤＯＴ，ＤＯ１〜ＤＯ４が１つずつ順次出力される。
【００６８】
また、このＤＲＡＭでは、縮退書込切換回路１３１．１〜１３１．ｎ（ｎ＝４）が図１０の縮退書込切換回路３０．１〜３０．４で置換される。縮退書込切換回路３０．４では、縮退書込切換回路１３１．ｎ（ｎ＝４）のインバータ１３５がスイッチングインバータ３１で置換され、直列接続されたインバータ３２およびスイッチングインバータ３３が新たに設けられる。直列接続されたインバータ３２およびスイッチングインバータ３３は、直列接続されたインバータ１３４およびスイッチングインバータ３１に並列に接続される。スイッチングインバータ３１の電源ノード３１ａおよび接地ノード３１ｂには、それぞれ信号ＲＥ０，／ＲＥ０が与えられる。スイッチングインバータ３３の電源ノード３３ａおよび接地ノード３３ｂには、それぞれ信号ＲＥ４，／ＲＥ４が与えられる。
【００６９】
Ｉ／Ｏ縮退モードがエントリされ、信号／ＴＥが「Ｌ」レベルになると、縮退書込切換回路３０．１〜３０．４のスイッチングインバータ１３３が活性化されスイッチングインバータ１３２が非活性化される。図１１に示すように、信号／ＲＡＳが「Ｌ」レベルに立下がった後、信号／ＣＡＳ，／Ｗの論理レベルが変化すると、信号／ＣＡＳに同期して信号／ＲＥ０〜／ＲＥ４が１つずつ順次「Ｌ」レベルになり、縮退書込切換回路３０．１〜３０．４のスイッチングインバータ３１がともに活性化された後、縮退書込切換回路３０．１〜３０．４のスイッチングインバータ３３が１つずつ順次活性化されて、テストデータＤＩＴ０〜ＤＩＴ４が順次書込まれる。
【００７０】
図１２は、信号／ＣＡＳに同期して信号／ＲＥ０〜／ＲＥ４を１つずつ順次「Ｌ」レベルにする信号発生回路の構成を例示する一部省略した回路ブロック図である。
【００７１】
図１２を参照して、この信号発生回路は、それぞれ信号／ＲＥ０〜／ＲＥ４に対応して設けられたシフト回路４０．０〜４０．４を含み、シフト回路４０．０〜４０．４はリング状に接続されている。
【００７２】
シフト回路４０．０は、トランスファゲート４１〜４３およびインバータ４４〜４８を含む。トランスファゲート４２、インバータ４４、トランスファゲート４３およびインバータ４６は、入力ノードＮ４２と出力ノードＮ４６の間に直列接続される。インバータ４５，４７は、それぞれインバータ４４，４６に逆並列に接続される。インバータ４４と４５，４６と４７は、それぞれラッチ回路４９，５０を構成する。トランスファゲート４１は、接地電位ＧＮＤのラインとラッチ回路４９の入力ノードとの間に接続される。ラッチ回路４９の出力はインバータ４８に入力され、インバータ４８の出力が信号／ＲＥ０となる。トランスファゲート４１のＰチャネルＭＯＳトランジスタ側のゲートおよびＮチャネルＭＯＳトランジスタ側のゲートは、それぞれ信号ＮＡＬ，／ＮＡＬを受ける。トランスファゲート４２のＰチャネルＭＯＳトランジスタ側のゲートおよびＮチャネルＭＯＳトランジスタ側のゲートは、それぞれ信号／ＳＲ１，ＳＲ１を受ける。トランスファゲート４３のＰチャネルＭＯＳトランジスタ側のゲートおよびＮチャネルＭＯＳトランジスタ側のゲートは、それぞれ信号ＳＲ２，／ＳＲ２を受ける。シフト回路４０．１〜４０．４の各々は、トランスファゲート４１が電源電位Ｖｃｃのラインとラッチ回路４９の入力ノードとの間に接続される点と、インバータ４８の出力がそれぞれ信号／ＲＥ１〜／ＲＥ４になる点が異なるだけで、シフト回路４０．０と同じ構成である。
【００７３】
次に、この信号発生回路の動作について説明する。初期状態では、図１３に示すように、信号ＮＡＬ，／ＳＲ１，／ＳＲ２がともに「Ｌ」レベルになっていて、トランスファゲート４１，４２が導通し、トランスファゲート４３が非導通になっている。このとき信号／ＲＥ０は「Ｌ」レベルであり、信号／ＲＥ１〜／ＲＥ４は「Ｈ」レベルである。
【００７４】
信号／ＲＡＳが「Ｌ」レベルに立下がった後、信号／ＣＡＳの１回目の立下がりに応答して、信号ＮＡＬ，／ＳＲ２が「Ｈ」レベルに立下がり、信号ＳＲ１が「Ｌ」レベルに立下がり、トランスファゲート４１，４２が非導通になり、トランスファゲート４３が導通する。これにより、ラッチ回路４９の出力がラッチ回路５０に伝達され、ラッチ回路５０の出力が「Ｌ」レベルとなる。
【００７５】
次いで、信号／ＣＡＳが立上がると、信号ＳＲ１，／ＳＲ２が反転してそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなり、トランスファゲート４２が導通しトランスファゲート４３が非導通となる。これにより、前段のシフト回路４０．０〜４０．４のラッチ回路５０の出力が後段のシフト回路４０．１〜４０．３，４０．０のラッチ回路４９に伝達され、信号／ＲＥ１が「Ｌ」レベルとなり、信号／ＲＥ２〜／ＲＥ４，／ＲＥ０が「Ｈ」レベルとなる。以後、信号／ＣＡＳが「Ｌ」レベルから「Ｈ」レベルに立上がるごとに、「Ｌ」レベルの信号が前段のシフト回路から後段のシフト回路に伝達される。このようにして、信号／ＲＥ０〜／ＲＥ４が信号／ＣＡＳに同期して、１つずつ順次「Ｌ」レベルとなる。
【００７６】
この実施の形態では、実施の形態１，２と同じ効果が得られる他、Ｉ／Ｏ縮退モード時においてデータＤＯＴ，ＤＯ１〜ＤＯ４の読出およびデータＤＩＴ０〜ＤＩＴ４の書込を順次連続的に行なえるので、テスト動作の簡単化が図られる。
【００７７】
［実施の形態４］
この実施の形態４のＤＲＡＭは、実施の形態３のＤＲＡＭの変形例であって、ページモードの５サイクルの最初のサイクルの入力データＤＩＴでその後の動作モードを決定するというものである。
【００７８】
このＤＲＡＭでは、図１０で説明した縮退書込切換回路３０．１〜３０．４が縮退書込切換回路５１．１〜５１．４で置換されている。縮退書込切換回路５１．４では、図１４に示すように、縮退書込切換回路３０．４に、さらにトランスファゲート５２，５３、インバータ５４〜５９およびＡＮＤゲート６０が設けられる。トランスファゲート５２、インバータ５４、トランスファゲート５３およびインバータ５６は、入力ノードＮ１３４とスイッチングインバータ３１の接地ノード３１ｂの間に直列接続される。インバータ５５，５７は、それぞれインバータ５４，５６に逆並列に接続される。インバータ５４と５５、５６と５７は、それぞれラッチ回路６１，６２を構成する。
【００７９】
トランスファゲート５２のＰチャネルＭＯＳトランジスタ側のゲートおよびＮチャネルＭＯＳトランジスタ側のゲートには、それぞれ信号／φａ，φａが与えられる。トランスファゲート５３のＰチャネルＭＯＳトランジスタ側のゲートおよびＮチャネルＭＯＳトランジスタ側のゲートには、それぞれ信号φｂ，／φｂが与えられる。インバータ５８は、スイッチングインバータ３１の接地ノード３１ｂと電源ノード３１ａの間に接続される。インバータ５９は、スイッチングインバータ３３の接地ノード３３ｂと電源ノード３３ａの間に接続される。ＡＮＤゲート６０は、信号／ＲＥ４とラッチ回路６２の出力を受け、その出力はスイッチングインバータ３３の接地ノード３３ｂに入力される。
【００８０】
次に、このＤＲＡＭの動作について説明する。Ｉ／Ｏ縮退モードがエントリされて信号／ＴＥが「Ｌ」レベルになるとスイッチングインバータ１３３が活性化され、スイッチングインバータ１３２が非活性化される。信号／ＲＡＳが「Ｌ」レベルに立下がった後、信号／ＣＡＳが立下がると、図１５に示すように、信号φａが「Ｈ」レベルに立上がってトランスファゲート５２が導通し、データＤＩＴがラッチ回路６１にラッチされる。
【００８１】
次いで信号／ＣＡＳが立上がると、信号φａが「Ｌ」レベルに立下がるとともに信号φｂが「Ｈ」レベルに立上がり、トランスファゲート５２が非導通になりトランスファゲート５３が導通してラッチ回路６１の出力がラッチ回路６２に伝達される。したがって、信号／ＣＡＳの１回目の立下がり時のデータＤＩＴがラッチされてスイッチングインバータ３１の接地ノード３１ｂおよびＡＮＤゲート６０の一方入力ノードに入力される。
【００８２】
信号／ＣＡＳの１回目の立下がり時のデータＤＩＴが「Ｌ」レベルの場合は、スイッチングインバータ３１が活性化されるとともにＡＮＤゲート６０の出力が「Ｌ」レベルとなりスイッチングインバータ３３も活性化される。この場合は、図１６に示すように、選択されたグループの４つのメモリセルＭＣに同一のデータＤＩＴ０が並列に書込まれる。
【００８３】
信号／ＣＡＳの１回目の立下がり時のデータＤＩＴが「Ｈ」レベルの場合は、スイッチングインバータ３１が非活性化されるとともに、ＡＮＤゲート６０が信号／ＲＥ４をスイッチングインバータ３３の接地ノード３３ｂに通過させる。したがって、図１７に示すように、信号／ＣＡＳに同期してデータＤＩＴ１〜ＤＩＴ４が選択されたグループの４つのメモリセルＭＣに順次書込まれる。
【００８４】
なお、最初の入力データＤＩＴがメモリセルＭＣに書込まれないように、最初のデータＤＩＴの入力時は信号／Ｗは「Ｈ」レベルに固定される。
【００８５】
図１８は、信号／ＣＡＳに同期して信号／ＲＥ１〜／ＲＥ４を１つずつ順次「Ｌ」レベルにする信号発生回路の構成を例示する一部省略した回路ブロック図である。
【００８６】
図１８を参照して、この信号発生回路が図１２の信号発生回路と異なる点は、シフト回路４０．０が除去されている点と、信号ＮＡＬが信号ＮＡＬ′で置換されている点である。
【００８７】
信号ＮＡＬ′は、図１９に示すように、信号／ＣＡＳの２回目の立上がりに応答して「Ｈ」レベルに立上がる信号である。これにより、最初のサイクルでページ動作が開始することが防止される。他の動作は図１２の信号発生回路と同じであるので、その説明は繰返さない。
【００８８】
この実施の形態では、実施の形態３と同じ効果が得られる他、ページモードの５サイクルの最初のサイクルの入力データＤＩＴでその後の動作モードが決定されるので、テスト動作の位相の簡単化が図られる。
【００８９】
［実施の形態５］
図２０は、この発明の実施の形態５によるＤＲＡＭの要部の構成を示す回路ブロック図である。
【００９０】
図２０を参照して、このＤＲＡＭが従来のＤＲＡＭと異なる点は、順次出力回路７０が新たに設けられている点である。この順次出力回路７０は、図８の順次出力回路２０からゲート回路２１．０を除去し、信号／ＴＥを信号／ＴＥ′で置換したものである。信号／ＴＥ′は、信号／ＯＥ，／Ｗが「Ｌ」レベルとなった後に信号／ＣＡＳ，／ＲＡＳが順に「Ｌ」レベルに立下がったことに応答して「Ｌ」レベルとなる信号である。信号／ＲＥ１〜／ＲＥ４は、図１８の信号発生回路で生成される。
【００９１】
図２１に示すように、信号／ＯＥ，／Ｗが「Ｌ」レベルとなった後に信号／ＣＡＳ，／ＲＡＳが順に「Ｌ」レベルに立下がるタイミングで信号／ＯＥ，／Ｗ，／ＣＡＳ，／ＲＡＳが４回入力され、信号／ＯＥ，／Ｗ，／ＣＡＳ，／ＲＡＳの入力に同期してデータＤＯ１〜ＤＯ４が順次出力される。
【００９２】
この実施の形態５でも、実施の形態３と同じ効果が得られる。
［実施の形態６］
この実施の形態６のＤＲＡＭは、１６のデータ入出力端子１０６．１〜１０６．１６および４つのデータ一致／不一致判定回路１２０．１〜１２０．４を備えている。Ｉ／Ｏ縮退モード時は、１６のデータＤＯ１〜ＤＯ１６が並列に読出され、データＤＯ１〜ＤＯ４，ＤＯ５〜ＤＯ８，ＤＯ９〜ＤＯ１２，ＤＯ１３〜ＤＯ１６の一致／不一致がそれぞれデータ一致／不一致判定回路１２０．１〜１２０．４で判定され、データ一致／不一致判定回路１２０．１〜１２０．４の出力データＤＯＴ１〜ＤＯＴ４がそれぞれデータ入出力端子１０６．１，１０６．５，１０６．９，１０６．１３に出力される。データ入出力端子１０６．１，１０６．５，１０６．９，１０６．１３に対応してそれぞれ図２２の順次出力回路８０．ｍ（ｍ＝１，２，３，４）が配置される。
【００９３】
順次出力回路８０．ｍは、ゲート回路８１，８２．１〜８２．４およびラッチ回路８５を備える。ラッチ回路８５は、互いに逆並列に接続された２つのインバータ８３，８４を含む。ゲート回路８１は、ＮＯＲゲート８６、インバータ８７およびスイッチングインバータ８８を含む。ＮＯＲゲート８６は、信号／ＴＥ，φｒ１′〜φｒ４′を受ける。ＮＯＲゲート８６の出力は、インバータ８７を介してスイッチングインバータ８８の接地ノード８８ｂに入力されるとともに、スイッチングインバータ８８の電源ノード８８ａに直接入力される。スイッチングインバータ８８は、データ一致／不一致判定回路１２０．ｍの出力ＤＯＴｍを受ける。
【００９４】
ゲート回路８２．１〜８２．４は、それぞれゲート素子８９、インバータ９０およびスイッチングインバータ９１を含む。ゲート回路８２．１〜８２．４のゲート素子８９は、それぞれ信号φｒ１′〜φｒ４′を受け、信号／ＴＥが「Ｌ」レベルになったときそれぞれ信号φｒ１′〜φｒ４′を通過させる素子である。ゲート素子８９の出力は、インバータ９０を介してスイッチングインバータ９１の接地ノード９１ｂに入力されるとともに、スイッチングインバータ９１の電源ノード９１ａに直接入力される。ゲート回路８２．１〜８２．４のスイッチングインバータ９１は、それぞれ読出データＤＯｍ，ＤＯｍ＋４，ＤＯｍ＋８，ＤＯｍ＋１２を受ける。
【００９５】
ゲート回路８１のスイッチングインバータ８８およびゲート回路８２．１〜８２．４のスイッチングインバータ９１の出力は、ともにラッチ回路８５に入力される。ラッチ回路８５の出力は、対応のデータ入出力端子１０６．１，１０６．５，１０６．９または１０６．１３を介してテスト装置に入力される。
【００９６】
信号φｒ１′〜φｒ４′は、実施の形態１で説明した信号φｒ１〜φｒ４と同様、Ｉ／Ｏ縮退モードのエントリ時に特定のアドレス信号の入力端子にスーパーＶｃｃレベルを印加することによって生成される。信号φｒ１′〜φｒ４′のすべてが「Ｌ」レベルとなるか、信号φｒ１′〜φｒ４′のうちのいずれか１つが「Ｈ」レベルとなる。
【００９７】
Ｉ／Ｏ縮退モードがエントリされると信号／ＴＥが「Ｌ」レベルとなる。信号φｒ１′〜φｒ４′のすべてが「Ｌ」レベルの場合は、ゲート回路８１のスイッチングインバータ８８が活性化され、データ一致／不一致判定回路１２０．１〜１２０．４の出力データＤＯＴ１〜ＤＯＴ４がラッチ回路８５を介してそれぞれ対応のデータ入出力端子１０６．１，１０６．５，１０６．９，１０６．１３に出力される。
【００９８】
信号φｒ１′〜φｒ４′のうちの信号φｒ１′のみが「Ｈ」レベルの場合は、ゲート回路８２．１のスイッチングインバータ９１が活性化され、読出データＤＯ１〜ＤＯ４がそれぞれ対応のラッチ回路８５を介して対応のデータ入出力端子１０６．１，１０６．５，１０６．９，１０６．１３に出力される。
【００９９】
信号φｒ１′〜φｒ４′のうちの信号φｒ２′のみが「Ｈ」レベルの場合は、ゲート回路８２．２のスイッチングインバータ９１が活性化され、読出データＤＯ５〜ＤＯ８がそれぞれ対応のラッチ回路８５を介して対応のデータ入出力端子１０６．１，１０６．５，１０６．９，１０６．１３に出力される。
【０１００】
信号φｒ１′〜φｒ４′のうちの信号φｒ３′のみが「Ｈ」レベルの場合は、ゲート回路８２．３のスイッチングインバータ９１が活性化され、読出データＤＯ９〜ＤＯ１２がそれぞれ対応のラッチ回路８５を介して対応のデータ入出力端子１０６．１，１０６．５，１０６．９，１０６．１３に出力される。
【０１０１】
信号φｒ１′〜φｒ４′のうちの信号φｒ４′のみが「Ｈ」レベルの場合は、ゲート回路８２．４のスイッチングインバータ９１が活性化され、読出データＤＯ１３〜ＤＯ１６がそれぞれ対応のラッチ回路８５を介して対応のデータ入出力端子１０６．１，１０６．５，１０６．９，１０６．１３に出力される。
【０１０２】
この実施の形態でも、実施の形態１と同じ効果が得られる他、データ入出力端子の数がさらに増加した場合でも、容易に対応できる。
【０１０３】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、複数の読出データの一致／不一致を判定する判定手段に加え、複数の読出データのうちの選択されたデータを予め定められたデータ入出力端子に与えるゲート手段が設けられる。したがって、予め定められたデータ入出力端子に出力されたデータを判定することにより、複数のデータが読出された複数のメモリセルのうちの不良なメモリセルを特定することができる。
【０１０４】
好ましくは、判定手段を活性化させるための第１のテスト信号とゲート手段を活性化させるための第２のテスト信号とが、予め定められたデータ入出力端子から入力される。したがって、第１および第２のテスト信号の入力を容易に行なうことができる。
【０１０８】
また好ましくは、不良メモリセルグループに属する複数のメモリセルが順次選択され、各メモリセルのデータの読出が行なわれる。したがって、テスト動作の簡単化が図られる。
【０１０９】
また好ましくは、メモリセル選択信号はアドレス信号入力端子から入力される。したがって、メモリセル選択信号の入力を容易に行なうことができる。
【０１１０】
また、この発明に係る他の半導体記憶装置では、複数のメモリアレイに対応して複数のデータ入出力端子群が設けられ、各群の複数のデータ入出力端子が各群の予め定められたデータ入出力端子に縮退される。各メモリアレイに対応して設けられ、対応のメモリアレイに属するメモリセルグループの複数のメモリセルから読出された複数のデータの一致／不一致を判定し、判定結果を対応の予め定められたデータ入出力端子に出力する判定手段に加え、不良メモリセルグループの複数のメモリセルから読出された複数のデータをそれぞれ複数の予め定められたデータ入出力端子に通過させるゲート手段が設けられる。したがって、複数の予め定められたデータ入出力端子に出力された複数のデータを判定することにより、複数のデータが読出された複数のメモリセルのうちの不良なメモリセルを特定することができる。また、データ入出力端子数の増加に容易に対応できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＤＲＡＭの縮退読出切換回路の構成を示す回路ブロック図である。
【図２】  図１で示した信号ＴＥＲ，φｒ１〜φｒ４を生成するための回路を示す一部省略した回路ブロック図である。
【図３】  図１に示した縮退読出切換回路の通常Ｉ／Ｏ縮退モード時の動作を示すタイムチャートである。
【図４】  図１に示した縮退読出切換回路の特殊Ｉ／Ｏ縮退モード時の動作を示すタイムチャートである。
【図５】  この発明の実施の形態２によるＤＲＡＭの縮退書込切換回路の構成を示す回路ブロック図である。
【図６】  図５に示した縮退書込切換回路の特殊Ｉ／Ｏ縮退モード時の動作を示すタイムチャートである。
【図７】  この発明の実施の形態３によるＤＲＡＭのＩ／Ｏ縮退モードのデータ読出に関連する部分の構成を示す回路ブロック図である。
【図８】  図７に示した順次出力回路の構成を示す回路ブロック図である。
【図９】  図８に示した順次出力回路の動作を示すタイムチャートである。
【図１０】  図７で説明したＤＲＡＭに含まれる縮退書込切換回路の構成を示す回路ブロック図である。
【図１１】  図１０に示した縮退書込切換回路の動作を示すタイムチャートである。
【図１２】  図７で説明したＤＲＡＭに含まれる信号発生回路の構成を示す一部省略した回路ブロック図である。
【図１３】  図１２に示した信号発生回路の動作を示すタイムチャートである。
【図１４】  この発明の実施の形態４によるＤＲＡＭの縮退書込切換回路の構成を示す回路ブロック図である。
【図１５】  図１４に示した縮退書込切換回路の信号φａ，φｂを示すタイムチャートである。
【図１６】  図１４に示した縮退書込切換回路の動作を示すタイムチャートである。
【図１７】  図１４に示した縮退書込切換回路の動作を示す他の図である。
【図１８】  図１４に示した縮退書込切換回路で用いられる信号／ＲＥ１〜／ＲＥ４を生成するための信号発生回路の構成を示す一部省略した回路ブロック図である。
【図１９】  図１８に示した信号発生回路の動作を示すタイムチャートである。
【図２０】  この発明の実施の形態５によるＤＲＡＭの順次出力回路の構成を示す回路ブロック図である。
【図２１】  図２０に示した順次出力回路の動作を示すタイムチャートである。
【図２２】  この発明の実施の形態６によるＤＲＡＭの順次出力回路の構成を示す回路ブロック図である。
【図２３】  従来のＤＲＡＭの全体構成を示す一部省略した回路ブロック図である。
【図２４】  図２３に示したＤＲＡＭのメモリマットの構成を示す一部省略した回路ブロック図である。
【図２５】  図２３に示したＤＲＡＭに含まれるデータ一致／不一致判定回路の構成を示す一部省略した回路ブロック図である。
【図２６】  図２３に示したＤＲＡＭのＩ／Ｏ縮退モードのデータ書込に関連する部分の構成を示す一部省略した回路ブロック図である。
【図２７】  図２６に示した縮退書込切換回路の構成を示す回路ブロック図である。
【符号の説明】
１  縮退読出切換回路、２，５，１２，１３，２４，３１，３３，８８，９１，１３２，１３３  スイッチングインバータ、３，６，１１，２３，２５，３２，４４〜４８，５４〜５９，８３，８４，８７，９０，１２３，１３４〜１３６インバータ、４，２１，８１，８２  ゲート回路、７  縮退モードエントリ信号発生回路、８  ＷＣＢＲタイミング検出回路、９．０〜９．４，６０  ＡＮＤゲート、１０，３０，５１，１３１  縮退書込切換回路、２０，７０，８０  順次出力回路、２２，８６，１２１，１２４  ＮＯＲゲート、４０  シフト回路、４１〜４３，５２，５３  トランスファゲート、４９，５０，６１，６２，８５ラッチ回路、８１  ゲート素子、１０１，１０２，１０３，１０５  制御信号入力端子、１０４  アドレス信号入力端子群、１０６  データ入出力端子、１０７  接地端子、１０８  電源端子、１０９  クロック発生回路、１１０  行および列アドレスバッファ、１１１  行デコーダ、１１２  列デコーダ、１１３  メモリマット、１１４  メモリアレイ、１１５  センスリフレッシュアンプ＋入出力制御回路、１１６  書込回路、１１７  読出回路、１２２  ＮＡＮＤゲート。
【図１】
0003866818.tif 000002
【図２】
0003866818.tif 000003
【図３】
0003866818.tif 000004
【図４】
0003866818.tif 000005
【図５】
0003866818.tif 000006
【図６】
0003866818.tif 000007
【図７】
0003866818.tif 000008
【図８】
0003866818.tif 000009
【図９】
0003866818.tif 000010
【図１０】
0003866818.tif 000011
【図１１】
0003866818.tif 000012
【図１２】
0003866818.tif 000013
【図１３】
0003866818.tif 000014
【図１４】
0003866818.tif 000015
【図１５】
0003866818.tif 000016
【図１６】
0003866818.tif 000017
【図１７】
0003866818.tif 000018
【図１８】
0003866818.tif 000019
【図１９】
0003866818.tif 000020
【図２０】
0003866818.tif 000021
【図２１】
0003866818.tif 000022
【図２２】
0003866818.tif 000023
【図２３】
0003866818.tif 000024
【図２４】
0003866818.tif 000025
【図２５】
0003866818.tif 000026
【図２６】
0003866818.tif 000027
【図２７】
0003866818.tif 000028