(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板、ウェル、複数のメモリセル、第１のメモリセル領域、第２のメモリセル領域、境界領域、ウェルコンタクト領域、第１のダミー素子、第２のダミー素子、第１のトランジスタ及び第２のトランジスタを備えた半導体記憶装置であって、
前記ウェルは、前記半導体基板中に形成されており、
前記第１及び前記第２のメモリセル領域は、前記主表面の一部であり、かつ前記ウェル上に位置し、
前記第１及び前記第２のメモリセル領域には、前記メモリセルが形成されており、
前記境界領域は、前記主表面の一部であり、かつ前記ウェル上に位置し、かつ前記第１のメモリセル領域と前記第２のメモリセル領域との間に位置し、
前記ウェルコンタクト領域は、前記境界領域の前記ウェル中に形成されており、
前記ウェルコンタクト領域には、前記ウェルの電圧を固定するための配線層が電気的に接続されており、
前記第１及び前記第２のダミー素子は、前記境界領域に形成され、
前記第１のトランジスタは、前記メモリセルの構成要素であり、
前記第１のトランジスタは、前記第１のメモリセル領域に形成され、かつ前記第１のダミー素子の隣に位置し、
前記第２のトランジスタは、前記メモリセルの構成要素であり、
前記第２のトランジスタは、前記第２のメモリセル領域に形成され、かつ前記第２のダミー素子の隣に位置し、
前記第１のメモリセル領域と前記第２のメモリセル領域との間の長さである前記境界領域の長さは、
前記第１のトランジスタのゲート電極の側部のうちの前記第１のダミー素子側の側部から、前記第１のダミー素子のダミーゲートの側部のうちの前記第１のトランジスタのゲート電極側の側部までの長さの半分と、
前記第１のダミー素子のダミーゲートの長さであって、前記境界領域の長さ方向の長さと、
前記第１のダミー素子のダミーゲートの側部のうちの前記第２のダミー素子側の側部から、前記第２のダミー素子のダミーゲートの側部のうちの前記第１のダミー素子側の側部までの長さと、
前記第２のダミー素子のダミーゲートの長さであって、前記境界領域の長さ方向の長さと、
前記第２のトランジスタのゲート電極の側部のうちの前記第２のダミー素子側の側部から、前記第２のダミー素子のダミーゲートの側部のうちの前記第２のトランジスタのゲート電極側の側部までの長さの半分と、の和である、半導体記憶装置。
【請求項２】
請求項１において、
前記ウェルコンタクト領域は、前記第１及び前記第２のダミー素子のダミーゲートをマスクとして自己整合的に形成されている、半導体記憶装置。
【請求項３】
請求項１又は２において、
前記ウェルコンタクト領域は第１の導電型であり、
前記半導体記憶装置は、さらに、
ワード線を備え、
前記ワード線は、前記第１のメモリセル領域から前記境界領域をとおり前記第２のメモリセル領域まで延びており、
前記ワード線は第２の導電型である、半導体記憶装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記メモリセルは、第１の負荷トランジスタ、第２の負荷トランジスタ、第１のドライバトランジスタ及び第２のドライバトランジスタを含み、
これらのトランジスタでフリップフロップが構成されている、半導体記憶装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記半導体記憶装置はＳＲＡＭである、半導体記憶装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記第１及び前記第２のダミー素子のダミーゲートの長さであって、前記境界領域の長さ方向の長さは、前記第１及び前記第２のトランジスタのゲート電極の長さであって、前記境界領域の長さ方向の長さと同じである、半導体記憶装置。
【請求項７】
主表面を有する半導体基板、ウェル、複数のメモリセル、第１のメモリセル領域、第２のメモリセル領域、境界領域、第１のソース領域、第２のソース領域、ウェルコンタクト領域、第１のダミー素子及び第２のダミー素子を備えた半導体記憶装置であって、
前記ウェルは、前記半導体基板中に形成されており、
前記第１及び前記第２のメモリセル領域は、前記主表面の一部であり、かつ前記ウェル上に位置し、
前記第１及び前記第２のメモリセル領域には、前記メモリセルが形成されており、
前記境界領域は、前記主表面の一部であり、かつ前記ウェル上に位置し、かつ前記第１のメモリセル領域と前記第２のメモリセル領域との間に位置し、
前記第１のソース領域は、前記ウェル中に形成され、かつ前記境界領域と前記第１のメモリセル領域とにまたがっており、
前記第２のソース領域は、前記ウェル中に形成され、かつ前記境界領域と前記第２のメモリセル領域とにまたがっており、
前記ウェルコンタクト領域は、前記境界領域の前記ウェル中に形成されており、
前記ウェルコンタクト領域には、前記ウェルの電圧を固定するための配線層が電気的に接続されており、
前記第１及び前記第２のダミー素子は、前記境界領域に形成され、
前記第１のメモリセル領域と前記第２のメモリセル領域との間の長さである前記境界領域の長さは、
前記第１のソース領域の長さであって、前記境界領域の長さ方向の長さの半分と、
前記第１のダミー素子のダミーゲートの長さであって、前記境界領域の長さ方向の長さと、
前記ウェルコンタクト領域の長さであって、前記境界領域の長さ方向の長さと、
前記第２のダミー素子のダミーゲートの長さであって、前記境界領域の長さ方向の長さと、
前記第２のソース領域の長さであって、前記境界領域の長さ方向の長さの半分と、の和である、半導体記憶装置。
【請求項８】
半導体基板と、
前記半導体基板中に設置されている第１導電型のウェル領域と、
前記ウェル領域上に設置された第１のメモリセル領域と、
前記ウェル領域上に設置された第２のメモリセル領域と、
前記ウェル領域上であって、かつ前記第１のメモリセル領域と前記第２のメモリセル領域との間に設置された境界領域と、
を有する半導体記憶装置であって、
前記境界領域には、
前記ウェル領域上に設置された第１及び第２のダミー配線と、
前記第１のメモリセル領域と前記境界領域とで共有され、かつ前記第１のダミー配線に隣接して設置された第２導電型の第１の不純物領域と、
前記第１のダミー配線と前記第２のダミー配線との間にある第１導電型のウェルコンタクト領域と、
前記第２のメモリセル領域と前記境界領域とで共有され、かつ前記第２のダミー配線に隣接して設置された第２導電型の第２の不純物領域と、
が形成されている半導体記憶装置。
【請求項９】
主表面を有する半導体基板、ウェル、複数のメモリセル、第１のメモリセル領域、第２のメモリセル領域、境界領域、ウェルコンタクト領域、第１のダミー素子及び第２のダミー素子を備えた半導体記憶装置であって、
前記ウェルは前記半導体基板中に形成され、
前記第１及び前記第２のメモリセル領域は、前記主表面の一部であり、かつ前記ウェル上に位置し、
前記第１及び前記第２のメモリセル領域には、前記メモリセルが形成されており、
前記境界領域は、前記主表面の一部であり、かつ前記ウェル上に位置し、かつ前記第１のメモリセル領域と前記第２のメモリセル領域との間に位置しており、
前記第１及び前記第２のダミー素子は、前記境界領域に形成され、
前記ウェルコンタクト領域は、前記境界領域の前記ウェル中に形成され、かつ前記第１及び前記第２のダミー素子のダミーゲートをマスクとして自己整合的に形成されており、
前記ウェルコンタクト領域には、前記ウェルの電圧を固定するための配線層が電気的に接続されている、半導体記憶装置。
【請求項１０】
半導体基板の主表面に、第１のメモリセル領域と、第２のメモリセル領域と、前記第１のメモリセル領域と前記第２のメモリセル領域との間にある境界領域と、を有する半導体記憶装置の製造方法であって、
前記第１のメモリセル領域、前記第２のメモリセル領域及び前記境界領域下の前記半導体基板中にウェルを形成する工程と、
前記第１及び前記第２のメモリセル領域にゲート電極を形成する工程と、
前記境界領域に第１及び第２のダミー素子のダミーゲートを形成する工程と、
前記境界領域のウェルコンタクト領域を形成する領域を覆い、かつ前記第１及び前記第２のメモリセル領域を露出させる第１のマスク部材を形成する工程と、
前記第１のマスク部材をマスクとして、前記ウェル中に第２の導電型のイオン注入をすることにより、前記第１のダミー素子の第１の不純物領域及び前記第２のダミー素子の第２の不純物領域を形成する工程と、
を備え、
前記第１の不純物領域は、前記境界領域と前記第１のメモリセル領域とにまたがっており、
前記第２の不純物領域は、前記境界領域と前記第２のメモリセル領域とにまたがっており、
半導体記憶装置の製造方法は、さらに、
前記第１及び前記第２のメモリセル領域を覆い、かつ前記境界領域に開口部を有する第２のマスク部材を形成する工程と、
前記第２のマスク部材、前記第１のダミー素子及び前記第２のダミー素子をマスクとして、前記ウェル中に第１の導電型のイオン注入をすることにより、前記第１のダミー素子と前記第２のダミー素子との間に前記ウェルコンタクト領域を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項１１】
請求項９又は１０において、
前記第１のメモリセル領域から、前記境界領域を通り、前記第２のメモリセル領域まで延びるようにワード線を形成する工程を備え、
前記第２のマスク部材の形成工程では、前記第２のマスク部材の前記開口部を介して前記ワード線が露出しないようにされている、半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＲＡＭ等の半導体記憶装置及びその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
半導体記憶装置は、周辺回路と多数のメモリセルからなるメモリセルアレイとが半導体基板に形成された構造をしている。半導体記憶装置の容量を大きくするためには、半導体記憶装置の高集積化を図る必要がある。特に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は一メモリセルを構成する素子数が多いため、高集積化の要請が強い。
【０００３】
本発明は係る課題を解決するためになされたものである。本発明は半導体記憶装置の高集積化を達成することが可能な構造をした半導体記憶装置及びその製造方法を提供することである。
【０００４】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、主表面を有する半導体基板、ウェル、複数のメモリセル、第１のメモリセル領域、第２のメモリセル領域、境界領域、ウェルコンタクト領域、第１のダミー素子、第２のダミー素子、第１のトランジスタ及び第２のトランジスタを備えた半導体記憶装置である。ウェルは、半導体基板中に形成されている。第１及び第２のメモリセル領域は、主表面の一部であり、かつウェル上に位置する。第１及び第２のメモリセル領域には、メモリセルが形成されている。境界領域は、主表面の一部であり、かつウェル上に位置し、かつ第１のメモリセル領域と第２のメモリセル領域との境界に位置する。ウェルコンタクト領域は、境界領域のウェル中に形成されている。ウェルコンタクト領域には、ウェルの電圧を固定するための配線層が電気的に接続されている。第１及び第２のダミー素子は、境界領域に形成され、かつ素子として機能しない。第１のトランジスタは、メモリセルの構成要素である。第１のトランジスタは、第１のメモリセル領域に形成され、かつ第１のダミー素子の隣に位置する。第２のトランジスタは、メモリセルの構成要素である。第２のトランジスタは、第２のメモリセル領域に形成され、かつ第２のダミー素子の隣に位置する。境界領域の長さは、第１のトランジスタのゲート電極の側部のうち、第１のダミー素子側の側部から第１のダミー素子の側部のうち、第１のトランジスタのゲート電極側の側部までの長さの半分＋第１のダミー素子の長さ＋第１のダミー素子の側部のうち、第２のダミー素子側の側部から第２のダミー素子の側部のうち、第１のダミー素子側の側部までの長さ＋第２のダミー素子の長さ＋第２のトランジスタのゲート電極の側部のうち、第２のダミー素子側の側部から第２のダミー素子の側部のうち、第２のトランジスタのゲート電極側の側部までの長さの半分、である。
【０００５】
本発明に係る半導体記憶装置は、境界領域の長さを上記値とすることにより、ダミー素子を形成しながらも、半導体記憶装置の高集積化又はチップサイズの縮小を可能としている。すなわち、チップサイズが同じ場合は半導体記憶装置の高集積化を図ることが可能となる。素子数が同じ場合はチップサイズの縮小を図ることが可能となる。
【０００６】
境界領域について説明する。境界領域は第１のメモリセル領域と第２のメモリセル領域との間に設けられている。第１及び第２のメモリセル領域には、それぞれ、所定数のメモリセルが形成される。境界領域のウェル中にはウェルコンタクト領域が形成される。これらのメモリセルのウェルの電位を固定するための配線層が、ウェルコンタクト領域に電気的に接続される。
【０００７】
また、境界領域にはダミー素子が形成される。ダミー素子は、光の近接効果やローディング効果を防止するために形成される。すなわち、境界領域にダミー素子を形成しないと、境界領域のパターンの密度と第１及び第２のメモリセル領域のパターンの密度とに相違が生じる。これにより、境界領域近傍で光の近接効果やローディング効果が発生することがある。よって、境界領域近傍のメモリセルのパターンは所望のパターンとならない。この結果、境界領域近傍のメモリセルが不良メモリセルとなるおそれがある。
【０００８】
本発明に係る半導体記憶装置において、ウェルコンタクト領域は、第１及び第２のダミー素子をマスクとして自己整合的に形成されている、のが好ましい。
【０００９】
本発明に係る半導体記憶装置において、ウェルコンタクト領域は第１の導電型であり、半導体記憶装置は、さらに、ワード線を備え、ワード線は、第１のメモリセル領域から境界領域をとおり第２のメモリセル領域まで延びており、ワード線は第２の導電型である、のが好ましい。
【００１０】
本発明に係る半導体記憶装置において、メモリセルは、第１の負荷トランジスタ、第２の負荷トランジスタ、第１のドライバトランジスタ及び第２のドライバトランジスタを含み、これらのトランジスタでフリップフロップが構成されている、のが好ましい。
【００１１】
本発明に係る半導体記憶装置において、第１及び第２の導電層を備え、第１及び第２の導電層は第１及び第２のメモリセル領域に形成され、第１の導電層は第１の負荷トランジスタ及び第１のドライバトランジスタのゲート電極となり、第２の導電層は第２の負荷トランジスタ及び第２のドライバトランジスタのゲート電極となり、第１の導電層のパターンはｈ形状をし、第２の導電層のパターンは７形状をしている、のが好ましい。
【００１２】
本発明に係る半導体記憶装置において、半導体記憶装置はＳＲＡＭである、のが好ましい。
【００１３】
本発明に係る半導体記憶装置において、第１及び第２のダミー素子の長さは、メモリセルのゲート電極の長さと同じである、のが好ましい。
【００１４】
本発明に係る半導体記憶装置において、第１及び第２のダミー素子の長さの半分の値は、ウェルコンタクト領域形成の際に用いるマスク部材形成時のアライメントエラーの値より大きい、のが好ましい。なお、ここでいうダミー素子の長さの半分の値とは、ダミー素子の側部にサイドウォール絶縁膜がない場合、ダミーゲートの長さの半分の値である。ダミー素子の側部にサイドウォール絶縁膜がある場合、ダミーゲートの長さの半分の値とサイドウォール絶縁膜の長さの値とを加えた値である。
【００１５】
本発明に係る半導体記憶装置は、主表面を有する半導体基板、ウェル、複数のメモリセル、第１のメモリセル領域、第２のメモリセル領域、境界領域、第１のソース領域、第２のソース領域、ウェルコンタクト領域、第１のダミー素子及び第２のダミー素子を備えた半導体記憶装置である。ウェルは、半導体基板中に形成されている。第１及び第２のメモリセル領域は、主表面の一部であり、かつウェル上に位置する。第１及び第２のメモリセル領域には、メモリセルが形成されている。境界領域は、主表面の一部であり、かつウェル上に位置し、かつ第１のメモリセル領域と第２のメモリセル領域との境界に位置する。第１のソース領域は、ウェル中に形成され、かつ境界領域と第１のメモリセル領域とにまたがっている。第２のソース領域は、ウェル中に形成され、かつ境界領域と第２のメモリセル領域とにまたがっている。ウェルコンタクト領域は、境界領域のウェル中に形成されている。ウェルコンタクト領域には、ウェルの電圧を固定するための配線層が電気的に接続されている。第１及び第２のダミー素子は、境界領域に形成され、かつ素子として機能しない。境界領域の長さは、第１のソース領域の長さの半分＋第１のダミー素子の長さ＋ウェルコンタクト領域の長さ＋第２のダミー素子の長さ＋第２のソース領域の長さの半分、である。
【００１６】
本発明に係る半導体記憶装置は、境界領域の長さを上記値とすることにより、ダミー素子を形成しながらも、半導体記憶装置の高集積化又はチップサイズの縮小を可能としている。すなわち、チップサイズが同じ場合は半導体記憶装置の高集積化を図ることが可能となる。素子数が同じ場合はチップサイズの縮小を図ることが可能となる。
【００１７】
本発明に係る半導体記憶装置は、半導体基板と、半導体基板中に設置されている第１導電型のウェル領域と、ウェル領域上に設置された第１のメモリセル領域と、ウェル領域上に設置された第２のメモリセル領域と、ウェル領域上であって、かつ第１のメモリセル領域と第２のメモリセル領域との間に設置された境界領域と、を有する半導体記憶装置であって、境界領域には、ウェル領域上に設置された第１及び第２のダミー配線と、第１のメモリセル領域と境界領域とで共有され、かつ第１のダミー配線に隣接して設置された第２導電型の第１の不純物領域と、第１のダミー配線と第２のダミー配線との間にある第１導電型のウェルコンタクト領域と、第２のメモリセル領域と境界領域とで共有され、かつ第２のダミー配線に隣接して設置された第２導電型の第２の不純物領域と、が形成されている。
【００１８】
本発明に係る半導体記憶装置は、主表面を有する半導体基板、ウェル、複数のメモリセル、第１のメモリセル領域、第２のメモリセル領域、境界領域、ウェルコンタクト領域、第１のダミー素子及び第２のダミー素子を備えた半導体記憶装置である。ウェルは半導体基板中に形成される。第１及び第２のメモリセル領域は、主表面の一部であり、かつウェル上に位置する。第１及び第２のメモリセル領域には、メモリセルが形成されている。境界領域は、主表面の一部であり、かつウェル上に位置し、かつ第１のメモリセル領域と第２のメモリセル領域との境界に位置している。第１及び第２のダミー素子は、境界領域に形成され、かつ素子として機能しない。ウェルコンタクト領域は、境界領域のウェル中に形成され、かつ第１及び第２のダミー素子をマスクとして自己整合的に形成されている。ウェルコンタクト領域には、ウェルの電圧を固定するための配線層が電気的に接続されている。
【００１９】
本発明に係る半導体記憶装置の製造方法は、半導体基板の主表面に、第１のメモリセル領域と、第２のメモリセル領域と、前記第１のメモリセル領域と前記第２のメモリセル領域との間にある境界領域と、を有する半導体記憶装置の製造方法であって、第１のメモリセル領域、第２のメモリセル領域及び境界領域下の半導体基板中にウェルを形成する工程と、第１及び第２のメモリセル領域にゲート電極を形成する工程と、境界領域に第１及び第２のダミー素子のダミーゲートを形成する工程と、境界領域を覆い、かつ第１及び第２のメモリセル領域を露出させる第１のマスク部材を形成する工程と、第１のマスク部材をマスクとして、ウェル中に第２の導電型のイオン注入をすることにより、第１のダミー素子の第１の不純物領域及び第２のダミー素子の第２の不純物領域を形成する工程と、を備え、第１の不純物領域は、境界領域と第１のメモリセル領域とにまたがっており、第２の不純物領域は、境界領域と第２のメモリセル領域とにまたがっており、半導体記憶装置の製造方法は、さらに、第１及び第２のメモリセル領域を覆い、かつ境界領域に開口部を有する第２のマスク部材を形成する工程と、第２のマスク部材、第１のダミー素子及び第２のダミー素子をマスクとして、ウェル中に第１の導電型のイオン注入をすることにより、第１のダミー素子と第２のダミー素子との間にウェルコンタクト領域を形成する工程と、を備える。
【００２０】
第１及び第２のメモリセル領域にゲート電極を形成する工程と、境界領域に第１及び第２のダミー素子のダミーゲートを形成する工程とは、同時に行うのが好ましい。製造工程の簡略化を図れるからである。
【００２１】
本発明に係る半導体記憶装置の製造方法は、開口部の側面が第１及び第２のダミー素子上に位置するように、第２のマスク部材形成時の位置合わせがされており、第１及び第２のダミー素子の長さの半分の値は、第２のマスク部材形成時のアライメントエラーの値より大きい、のが好ましい。これにより、開口部が第１及び第２の不純物領域に位置するのを防ぐことができる。開口部が第１及び第２の不純物領域に位置すると、ウェルコンタクト領域形成の際のイオンが第１及び第２の不純物領域にも注入される。これにより、第１及び第２の不純物領域をソースとするトランジスタの特性に悪影響を及ぼす可能性があるからである。
【００２２】
なお、ここでいうダミー素子の長さの半分の値とは、ダミー素子の側部にサイドウォール絶縁膜がない場合、ダミーゲートの長さの半分の値である。ダミー素子の側部にサイドウォール絶縁膜がある場合、ダミーゲートの長さの半分の値とサイドウォール絶縁膜の長さの値とを加えた値である。
【００２３】
本発明に係る半導体記憶装置の製造方法は、第１のメモリセル領域から境界領域をとおり第２のメモリセル領域まで延びるようにワード線を形成する工程と、第２のマスク部材の形成工程は、第２のマスク部材の開口部を介してワード線が露出しないようにされている、のが好ましい。これによれば、ワード線に第１の導電型のイオンが注入されるのを防ぐことができる。よって、ワード線にｐｎ接合が形成されるのを防ぐことができる。
【００２４】
【発明の実施の形態】
［平面構造の説明］
図３及び図４は、本発明の一実施の形態に係る半導体記憶装置のメモリセルアレイの一部を示す平面図である。この半導体記憶装置はＳＲＡＭである。図３は素子形成層を示す。図４は図３の素子形成層上に形成される配線層を示している。まず、図３に示す構造を説明する。シリコン基板の主表面の左側が第１のメモリセル形成領域Ｃ、シリコン基板の主表面の中央が境界領域Ｅ、シリコン基板の主表面の右側が第２のメモリセル形成領域Ｄである。また、シリコン基板の主表面の上側がｐチャネルトランジスタ形成領域Ｆ（ｎウェル領域）、シリコン基板の主表面の下側がｎチャネルトランジスタ形成領域Ｇ（ｐウェル領域）である。
【００２５】
第１のメモリセル形成領域Ｃには活性領域８４、８６、８８、９０がある。これらの活性領域はＬＯＣＯＳ酸化膜９６によって分離されている。第１のメモリセル形成領域Ｃ上には、ワード線３８、第１の導電層１６及び第２の導電層１８が形成されている。ワード線３８、第１の導電層１６及び第２の導電層１８は、ポリシリコン層からできている。第１の導電層１６で「ｈ」形状を構成し、第２の導電層１８で「７」形状を構成している。
【００２６】
第１の導電層１６は、活性領域８４上からＬＯＣＯＳ酸化膜上９６まで延びている。第１の導電層１６は、ＬＯＣＯＳ酸化膜９６上で分岐している。一方は、活性領域８６上まで延びている。他方は、活性領域９０上まで延びている。第１の導電層１６は、活性領域８４上において負荷トランジスタＱ6のゲート電極となる。第１の導電層１６は、活性領域８６上においてドライバトランジスタＱ4のゲート電極となる。活性領域９０上に延びる第１の導電層１６の他方は、図１及び図４に示す第１コンタクト層１００によって、活性領域９０のドレイン領域７０と電気的に接続されている。
【００２７】
第２の導電層１８は、活性領域８４上から活性領域８８上を通り、活性領域９０上まで延びている。第２の導電層１８は、図２及び図４に示す第１コンタクト層１１６によって、活性領域８４のドレイン領域７６と電気的に接続されている。第２の導電層１８は、活性領域８８上において負荷トランジスタＱ5のゲート電極となる。第２の導電層１８は、活性領域９０上においてドライバトランジスタＱ3のゲート電極となる。
【００２８】
ワード線３８は、活性領域８６、９０を横切っている。ワード線３８は、活性領域８６上においてトランスファトランジスタＱ2のゲート電極となる。ワード線３８は、活性領域９０上においてトランスファトランジスタＱ1のゲート電極となる。
【００２９】
トランスファトランジスタＱ1、トランスファトランジスタＱ2、ドライバトランジスタＱ3、ドライバトランジスタＱ4、負荷トランジスタＱ5及び負荷トランジスタＱ6で一メモリセルを構成している。第２のメモリセル形成領域Ｄにも、これと同じ構成をしたメモリセルが形成されている。
【００３０】
境界領域Ｅについて説明する。境界領域Ｅは第１のメモリセル領域Ｃと第２のメモリセル領域Ｄとの間に設けられている。第１及び第２のメモリセル領域には、それぞれ、所定数のメモリセルが形成される。境界領域Ｅのウェル中にはウェルコンタクト領域が形成される。これらのメモリセルのウェルの電位を固定するための配線層が、ウェルコンタクト領域に電気的に接続される。
【００３１】
境界領域Ｅには活性領域８８、９０がある。これらの活性領域はＬＯＣＯＳ酸化膜によって分離されている。境界領域Ｅ上には、第３の導電層３２が形成されている。第３の導電層３２は、ポリシリコン層からできている。第３の導電層３２は、「Ｈ」形状を構成している。第３の導電層３２は、活性領域８８上においてダミー素子４４、４６のダミーゲートとなる。第３の導電層３２は、活性領域９０上においてダミー素子２８、３０のダミーゲートとなる。
【００３２】
境界領域Ｅの活性領域９０についてさらに詳細に説明する。境界領域Ｅの活性領域９０は、ドライバトランジスタＱ3と共有のｎ型不純物領域（ソース領域６８）、ｐ型のウェルコンタクト領域７２及びドライバトランジスタＱ4と共有のｎ型不純物領域（ソース領域６４）から構成されている。後述するように、これらのｎ型不純物領域、ｐ型不純物領域はダミー素子２８、３０をマスクとしたイオン注入を打ち分けることにより形成される。
【００３３】
ダミー素子２８、３０は、光の近接効果やローディング効果を防止するために形成される。すなわち、境界領域Ｅにダミー素子２８、３０を形成しないと、境界領域Ｅのパターンの密度と第１及び第２のメモリセル領域Ｃ、Ｄのパターンの密度とに相違が生じる。これにより、境界領域Ｅ近傍で光の近接効果やローディング効果が発生することがある。よって、境界領域Ｅ近傍のメモリセルのパターンは所望のパターンとならない。この結果、境界領域Ｅ近傍のメモリセルが不良メモリセルとなるおそれがある。
【００３４】
図３に示す構造の説明は、以上のとおりである。次に、図４に示す構造を説明する。図４では、図３に示す第１の導電層１６、第２の導電層１８、第３の導電層３２及びワード線３８の図示が省略されている。第１の導電層１６、第２の導電層１８、第３の導電層３２及びワード線３８上に以下に説明する配線層が形成されている。第１のメモリセル形成領域Ｃ上にはローカルインターコネクト層４８、５０が位置している。ローカルインターコネクト層４８は活性領域８４上から活性領域８６上まで延びている。ドライバートランジスタＱ4のドレイン領域６６と負荷トランジスタＱ6のドレイン領域７６とは、ドレイン領域６６上に設置される第１コンタクト層９８、ドレイン領域７６上に設置される第１コンタクト層１１６及び第１コンタクト層９８と第１コンタクト層１１６とを接続するローカルインターコネクト層４８によって電気的に接続されている。
【００３５】
ローカルインターコネクト層５０は活性領域８８上から活性領域９０上まで延びている。ドライバートランジスタＱ3のドレイン領域７０と負荷トランジスタＱ5のドレイン領域８０とは、ドレイン領域７０上に設置される第１コンタクト層１００、ドレイン領域８０上に設置される第１コンタクト層１１８及び第１コンタクト層１００と第１コンタクト層１１８とを接続するローカルインターコネクト層５０によって電気的に接続されている。第２のメモリセル形成領域Ｄにも、これと同じ構成をした第１コンタクト層９８、１１６、１００、１１８、ローカルインターコネクト層４８、５０が位置している。
【００３６】
境界領域Ｅの活性領域９０上には第１コンタクト層２０、２２、２６が位置している。第１コンタクト層２０、２２、２６は、前述の第１コンタクト層９８、１１６、１００、１１８と同工程で形成される。第１コンタクト層はコンタクトホールに埋め込まれた導線層である。この導電層は、例えばバリア層及びＷ等の高融点金属から構成されている。ローカルインターコネクト層は、高融点金属の積層構造、例えばＴｉ／ＴｉＮ、から構成される。第１コンタクト層２０はソース領域６８と電気的に接続されている。第１コンタクト層２２はウェルコンタクト領域７２と電気的に接続されている。第１コンタクト層２６はソース領域６４と電気的に接続されている。第１コンタクト層２０上にはローカルインターコネクト層３７が位置している。第１コンタクト層２０とローカルインターコネクト層３７とは電気的に接続されている。第１コンタクト層２２上にはローカルインターコネクト層３９が位置している。第１コンタクト層２２とローカルインターコネクト層３９とは電気的に接続されている。第１コンタクト層２６上にはローカルインターコネクト層４１が位置している。第１コンタクト層２６とローカルインターコネクト層４１とは電気的に接続されている。
【００３７】
ローカルインターコネクト層３７、３９、４１上には電源線ＶDD５４及び第１の接地線ＶSS４２が位置している。電源線ＶDD５４及び第１の接地線ＶSS４２は、第１のメモリセル領域Ｃ、境界領域Ｅ、第２のメモリセル領域Ｄを横切っている。図１に示すように、第１の接地線ＶSS４２とローカルインターコネクト層３７とは第２コンタクト層７１により電気的に接続されている。第１の接地線ＶSS４２とローカルインターコネクト層３９とは第２コンタクト層７３により電気的に接続されている。第１の接地線ＶSS４２とローカルインターコネクト層４１とは第２コンタクト層７５により電気的に接続されている。電源線ＶDD５４及び第１の接地線ＶSS４２はアルミニウムやアルミニウムに銅等を混ぜたアルミ合金からなる。
【００３８】
電源線ＶDD５４及び第１の接地線ＶSS４２上にはビット線５６、５８、第２の接地線ＶSS６０が位置している。ビット線５６、５８は第１のメモリセル形成領域Ｃ上に位置している。ビット線５６は活性領域８４上から活性領域８６上へ延びている。ビット線５６とトランスファトランジスタＱ2のドレイン領域９２とは、図示しないコンタクト層及びローカルインターコネクト層により、電気的に接続されている。ビット線５８は活性領域８８上から活性領域９０上へ延びている。ビット線５８とトランスファトランジスタＱ1のドレイン領域９４とは、図示しないコンタクト層及びローカルインターコネクト層により、電気的に接続されている。第２のメモリセル形成領域Ｄにも、これと同じ構成をしたビット線５６、５８が位置している。
【００３９】
境界領域Ｅ上には第２の接地線ＶSS６０が位置している。第２の接地線ＶSS６０は活性領域８８上から活性領域９０上へ延びている。第２の接地線ＶSS６０は第３コンタクト層９５及びローカルインターコネクト層３９を介して、第１の接地線ＶSS４２と電気的に接続されている。
【００４０】
［断面構造の説明］
図１は、図３及び図４に示す半導体記憶装置をＡ−Ａ線に沿って切断した断面図である。図３及び図４で説明しなかった構造について説明する。図１に示すように、ｐ--型のシリコン基板１０中にはｐ-型のウェル１２が形成されている。
【００４１】
境界領域Ｅの長さは、ドライバトランジスタＱ3のゲート電極の側部のうち、ダミー素子２８側の側部からダミー素子２８の側部のうち、ドライバトランジスタＱ3のゲート電極側の側部までの長さＬ1の半分＋ダミー素子２８の長さＬ2＋ダミー素子２８の側部のうち、ダミー素子３０側の側部からダミー素子３０の側部のうち、ダミー素子２８側の側部までの長さＬ3＋ダミー素子３０の長さＬ4＋ドライバトランジスタＱ4のゲート電極の側部のうち、ダミー素子３０側の側部からダミー素子３０の側部のうち、ドライバトランジスタＱ4のゲート電極側の側部までの長さＬ5の半分である。
【００４２】
長さＬ1としては例えば、０.２５〜０.３μｍであり、長さＬ2としては例えば、０.２〜０.３μｍであり、長さＬ3としては例えば、０.５〜０.７μｍであり、長さＬ4としては例えば、０.２〜０.３μｍであり、長さＬ5としては例えば、０.２５〜０.３μｍである。
【００４３】
なお、境界領域Ｅの長さは、ソース領域６８の長さの半分＋ダミー素子２８の長さ＋ウェルコンタクト領域７２の長さ＋ダミー素子３０の長さ＋ソース領域６４の長さの半分とあらわすこともできる。
【００４４】
ドライバトランジスタＱ3、ドライバトランジスタＱ4、第１の導電層１６、ダミー素子２８及びダミー素子３０を覆うように、ｐ--型のシリコン基板１０上には第１の絶縁層５２が形成されている。第１の絶縁層５２にはコンタクトホール７７が形成されている。コンタクトホール７７には第１コンタクト層９８が充填されている。第１の絶縁層５２上にはローカルインターコネクト層４８が形成されている。ローカルインターコネクト層４８は第１コンタクト層９８を介してドレイン領域６６と電気的に接続されている。
【００４５】
第１の絶縁層５２にはコンタクトホール７９が形成されている。コンタクトホール７９には第１コンタクト層１００が充填されている。第１の絶縁層５２上にはローカルインターコネクト層５０が形成されている。ローカルインターコネクト層５０は第１コンタクト層１００を介してドレイン領域７０及び第１の導電層１６と電気的に接続されている。
【００４６】
第１の絶縁層５２にはコンタクトホール１０２が形成されている。コンタクトホール１０２には第１コンタクト層２０が充填されている。第１の絶縁層５２上にはローカルインターコネクト層３７が形成されている。ローカルインターコネクト層３７は第１コンタクト層２０を介してソース領域６８と電気的に接続されている。第１の絶縁層５２にはコンタクトホール１０４が形成されている。コンタクトホール１０４には第１コンタクト層２２が充填されている。第１の絶縁層５２上にはローカルインターコネクト層３９が形成されている。ローカルインターコネクト層３９は第１コンタクト層２２を介してウェルコンタクト領域７２と電気的に接続されている。
【００４７】
第１の絶縁層５２にはコンタクトホール１０６が形成されている。コンタクトホール１０６には第１コンタクト層２６が充填されている。第１の絶縁層５２上にはローカルインターコネクト層４１が形成されている。ローカルインターコネクト層４１は第１コンタクト層２６を介してソース領域６４と電気的に接続されている。
【００４８】
ローカルインターコネクト層４８、５０、３７、３９、４１を覆うように、第１の絶縁層５２上には第２の絶縁層３６が形成されている。第２の絶縁層３６にはスルーホール１０８が形成されている。スルーホール１０８には第２コンタクト層７１が充填されている。第２コンタクト層７１はローカルインターコネクト層３７と電気的に接続されている。第２の絶縁層３６にはスルーホール１１０が形成されている。スルーホール１１０には第２コンタクト層７３が充填されている。第２コンタクト層７３はローカルインターコネクト層３９と電気的に接続されている。第２の絶縁層３６にはスルーホール１１２が形成されている。スルーホール１１２には第２コンタクト層７５が充填されている。第２コンタクト層７５はローカルインターコネクト層４１と電気的に接続されている。
【００４９】
第２の絶縁層３６上には第１の接地線ＶSS４２が位置している。第１の接地線ＶSS４２は第２コンタクト層７１、７３、７５と電気的に接続されている。
【００５０】
第１の接地線ＶSS４２を覆うように、第２の絶縁層３６上には第３の絶縁層６２が形成されている。第３の絶縁層６２上には、ビット線５６、５８、第２の接地線ＶSS６０が位置している。
【００５１】
図２は、図３及び図４に示す半導体記憶装置をＢ−Ｂ線に沿って切断した断面図である。図３及び図４で説明しなかった構造について説明する。図２に示すように、ｐ--型のシリコン基板１０中にはｎ-型のウェル１４が形成されている。境界領域Ｅの長さは、図１で説明した境界領域Ｅの長さと同じである。
【００５２】
負荷トランジスタＱ5、負荷トランジスタＱ6、第２の導電層１８、ダミー素子４４及びダミー素子４６を覆うように、ｐ--型のシリコン基板１０上には第１の絶縁層５２が形成されている。第１の絶縁層５２にはコンタクトホール８１が形成されている。コンタクトホール８１には第１コンタクト層１１６が充填されている。第１の絶縁層５２上にはローカルインターコネクト層４８が形成されている。ローカルインターコネクト層４８は第１コンタクト層１１６を介してドレイン領域７６及び第２の導電層１８と電気的に接続されている。第１の絶縁層５２にはコンタクトホール８３が形成されている。コンタクトホール８３には第１コンタクト層１１８が充填されている。第１の絶縁層５２上にはローカルインターコネクト層５０が形成されている。ローカルインターコネクト層５０は第１コンタクト層１１８を介してドレイン領域８０と電気的に接続されている。
【００５３】
ローカルインターコネクト層４８、５０を覆うように、第１の絶縁層５２上には第２の絶縁層３６が形成されている。第２の絶縁層３６上には第３の絶縁層６２が形成されている。第３の絶縁層６２上には、ビット線５６、５８、第２の接地線ＶSS６０が位置している。
【００５４】
［等価回路の説明］
図２２は、図１〜図４で説明したＳＲＡＭのメモリセルの等価回路図である。負荷トランジスタＱ5とドライバトランジスタＱ3とでインバータを構成し、負荷トランジスタＱ6とドライバトランジスタＱ4とでインバータを構成する。これらインバータどうしが電気的に接続され、フリップフロップを構成している。
【００５５】
トランスファトランジスタＱ2の一方側ノードは、負荷トランジスタＱ6とドライバトランジスタＱ4とで構成されるインバータに電気的に接続されている。トランスファトランジスタＱ2の他方側ノードは、ビット線に電気的に接続されている。トランスファトランジスタＱ2のゲート電極は、ワード線に電気的に接続されている。
【００５６】
負荷トランジスタＱ5及びＱ6のソース領域は、電源線ＶDDに電気的に接続されている。ドライバトランジスタＱ3及びＱ4のソース領域は、接地線ＶSSに電気的に接続されている。
【００５７】
トランスファトランジスタＱ1の一方側ノードは、負荷トランジスタＱ5とドライバトランジスタＱ3とで構成されるインバータに電気的に接続されている。トランスファトランジスタＱ1の他方側ノードは、ビット線に電気的に接続されている。トランスファトランジスタＱ1のゲート電極は、ワード線に電気的に接続されている。
【００５８】
［製造方法の説明］
本発明の一実施の形態に係る半導体記憶装置の製造方法を平面図及びＡ−Ａ断面図を用いて説明する。
【００５９】
図５及び図６に示すように、ｐ--型のシリコン基板１０中にｐ-型のウェル１２を形成する。ｐ-型のウェル１２は、例えば、高エネルギーイオン注入により形成することができる。このような方法で形成されたウェルを、リトログレーデッド（ｒｅｔｒｏｇｒａｄｅｄ）ウェルという。イオン注入のエネルギーは例えば、１.０〜１.４ＭｅＶである。イオン注入のドーズ量は例えば、８.０×１０12〜１.２×１０13／ｃｍ2である。そして、例えば、選択酸化法を用いてＬＯＣＯＳ酸化膜９６をｐ--型のシリコン基板１０の主表面上に形成する。ｐ--型のシリコン基板１０の主表面のうちＬＯＣＯＳ酸化膜９６が形成されている以外の領域は、活性領域８４、８６、８８、９０となる。なお、ＬＯＣＯＳ酸化膜のかわりに、セミリセスＬＯＣＯＳ酸化膜又はシャロートレンチ（深さ０.４〜０.８μｍ）を形成してもよい。
【００６０】
図７及び図８に示すように、例えば、熱酸化を用いて厚さ５〜６ｎｍの熱酸化膜をｐ--型のシリコン基板１０の主表面全面上に形成する。次に、例えば、ＣＶＤ法を用いて厚さ２５０〜３５０ｎｍのポリシリコン層を熱酸化膜上に形成する。なお、ポリシリコン層上にシリサイド層を形成してもよい。次に、例えば、フォトリソグラフィとエッチングを用いて、ポリシリコン層のパターンニングをする。これにより、第１の導電層１６、第２の導電層１８、第３の導電層３２、ワード線３８を形成する。図７において、第１の導電層１６はドライバトランジスタＱ4のゲート電極１２０及び配線層２４であらわされている。第２の導電層１８はドライバトランジスタＱ3のゲート電極１２２であらわされている。第３の導電層３２はダミー素子２８、３０のダミーゲート１２４、１２６であらわされている。
【００６１】
図９及び図１０に示すように、レジスト１２８をｐ--型のシリコン基板１０の主表面全面上に形成する。レジスト１２８を露光することにより、レジスト１２８をパターンニングする。ｐチャネルトランジスタ形成領域Ｆはレジスト１２８で覆われている。但し、ウェルコンタクト領域の形成領域には開口部１３０がある。ｎチャネルトランジスタ形成領域Ｇは露出している。但し、ウェルコンタクト領域の形成領域はレジスト１２８で覆われている。
【００６２】
レジスト１２８、ＬＯＣＯＳ酸化膜９６、ゲート電極１２０、配線層２４、ゲート電極１２２、ダミーゲート１２４及びダミーゲート１２６をマスクとして、ウェル１２に、リンをイオン注入する。イオン注入のエネルギーは例えば、２５〜３０ＫｅＶである。イオン注入のドーズ量は例えば、８.０×１０13〜１.２×１０14／ｃｍ2である。これにより、ウェル１２中にはｎ型の低濃度領域が形成される。ｎ型の低濃度領域は、ＬＤＤ構造のソース領域の低濃度領域又はＬＤＤ構造のドレイン領域の低濃度領域となる。このイオン注入によりｐチャネルトランジスタ形成領域Ｆにもｎ型の低濃度領域が形成される。このｎ型の低濃度領域は、ウェルコンタクト領域となる。
【００６３】
図１１及び図１２に示すように、レジスト１３２をｐ--型のシリコン基板１０の主表面全面上に形成する。レジスト１３２を露光することにより、レジスト１３２をパターンニングする。ｎチャネルトランジスタ形成領域Ｇはレジスト１３２で覆われている。但し、境界領域Ｅのウェルコンタクト領域の形成領域には開口部１３４がある。ｐチャネルトランジスタ形成領域Ｆは露出している。但し、ウェルコンタクト領域の形成領域はレジスト１３２で覆われている。
【００６４】
レジスト１３２等をマスクとして、ウェル１２にＢＦ2をイオン注入する。イオン注入のエネルギーは例えば、２０〜２５ＫｅＶである。イオン注入のドーズ量は例えば、８.０×１０13〜１.２×１０14／ｃｍ2である。これにより、ウェル１２中にはｐ型の低濃度領域が形成される。このｐ型の低濃度領域は、ウェルコンタクト領域となる。このイオン注入によりｐチャネルトランジスタ形成領域Ｆにもｐ型の低濃度領域が形成される。このｐ型の低濃度領域は、ＬＤＤ構造のソース領域の低濃度領域又はＬＤＤ構造のドレイン領域の低濃度領域となる。
【００６５】
図１３及び図１４に示すように、ゲート電極１２０の側面、配線層２４の側面、ゲート電極１２２の側面、ダミーゲート１２４の側面及びダミーゲート１２６の側面にサイドウォール絶縁膜１３６を形成する。ダミー素子４６の長さの半分の値Ｌは、図１７で説明するレジスト１４２形成時のアライメントエラーの値より大きくされている。レジスト１４２は、ｐチャネルトランジスタのソース領域、ドレイン領域を形成するためのイオン注入において、マスクとなる。ここで、ダミー素子４６の長さの半分の値Ｌとは、ダミーゲート１２６の長さの半分の値とサイドウォール絶縁膜１３６の長さの値とを加えた値である。
【００６６】
図１５及び図１６に示すように、レジスト１３８をｐ--型のシリコン基板１０の主表面全面上に形成する。レジスト１３８を露光することにより、レジスト１３８をパターンニングする。ｐチャネルトランジスタ形成領域Ｆはレジスト１３８で覆われている。但し、ウェルコンタクト領域の形成領域には開口部１４０がある。ｎチャネルトランジスタ形成領域Ｇは露出している。但し、ウェルコンタクト領域の形成領域はレジスト１３８で覆われている。
【００６７】
レジスト１３８、ＬＯＣＯＳ酸化膜９６、ゲート電極１２０、配線層２４、ゲート電極１２２、ダミーゲート１２４及びダミーゲート１２６をマスクとして、ウェル１２にヒ素をイオン注入する。イオン注入のエネルギーは例えば、４５〜５５ＫｅＶである。イオン注入のドーズ量は例えば、１.５×１０15〜２.５×１０15／ｃｍ2である。これにより、ウェル１２中にはｎ型の高濃度領域が形成される。ｎ型の高濃度領域は、ＬＤＤ構造のソース領域の高濃度領域又はＬＤＤ構造のドレイン領域の高濃度領域となる。このイオン注入によりｐチャネルトランジスタ形成領域Ｆにもｎ型の高濃度領域が形成される。このｎ型の高濃度領域は、ウェルコンタクト領域８２となる。
【００６８】
図１７及び図１８に示すように、レジスト１４２をｐ--型のシリコン基板１０の主表面全面上に形成する。レジスト１４２を露光することにより、レジスト１４２をパターンニングする。ｎチャネルトランジスタ形成領域Ｇはレジスト１４２で覆われている。但し、ウェルコンタクト領域の形成領域には開口部１４４がある。ｐチャネルトランジスタ形成領域Ｆは露出している。但し、ウェルコンタクト領域の形成領域はレジスト１４２で覆われている。
【００６９】
レジスト１４２等をマスクとして、ウェル１２に、ボロンをイオン注入する。イオン注入のエネルギーは例えば、８〜１２ＫｅＶである。イオン注入のドーズ量は例えば、２.５×１０15〜３.５×１０15／ｃｍ2である。これにより、ウェル１２中にはｐ型の高濃度領域が形成される。このｐ型の高濃度領域は、ウェルコンタクト領域７２となる。ウェルコンタクト領域７２は、ダミー素子４４、４６をマスクとして自己整合的に形成されている。このイオン注入によりｐチャネルトランジスタ形成領域Ｆにもｐ型の高濃度領域が形成される。このｐ型の高濃度領域は、ＬＤＤ構造のソース領域の高濃度領域又はＬＤＤ構造のドレイン領域の高濃度領域となる。
【００７０】
以上の工程により、素子形成層が完成する。図４に示す配線層の形成工程は通常の方法と同じなのでその説明を省略する。
【００７１】
［効果の説明］
（効果１）
図１〜図３に示すように、本発明の一実施の形態によれば、境界領域Ｅの長さは、ドライバトランジスタＱ3のゲート電極の側部のうち、ダミー素子２８側の側部からダミー素子２８の側部のうち、ドライバトランジスタＱ3のゲート電極側の側部までの長さＬ1の半分＋ダミー素子２８の長さＬ2＋ダミー素子２８の側部のうち、ダミー素子３０側の側部からダミー素子３０の側部のうち、ダミー素子２８側の側部までの長さＬ3＋ダミー素子３０の長さＬ4＋ドライバトランジスタＱ4のゲート電極の側部のうち、ダミー素子３０側の側部からダミー素子３０の側部のうち、ドライバトランジスタＱ4のゲート電極側の側部までの長さＬ5の半分である。本発明の一実施の形態は境界領域Ｅの長さを上記値とすることにより、ダミー素子を形成しながらも、ＳＲＡＭの高集積化やチップサイズの縮小を可能としている。すなわち、チップサイズが同じ場合はＳＲＡＭの高集積化を図ることが可能となる。素子数が同じ場合はチップサイズの縮小を図ることが可能となる。
【００７２】
（効果２）
本発明の一実施の形態によれば、ワード線にｐｎ接合が形成されるのを防ぐことができる。すなわち、図１２に示すように開口部１３４がワード線３８を露出しないようにレジスト１３２がパターンニングされており、かつ図１８に示すように開口部１４４がワード線３８を露出しないようにレジスト１４２がパターンニングされている。このためワード線３８にはｐ型の不純物が注入されない。また、図１０及び図１６に示すように、ワード線３８にはｎ型の不純物が注入されている。よって、ワード線３８にはｐｎ接合が形成されない。ワード線３８にｐｎ接合が形成されると、ワード線３８の導電性が悪くなるという問題が生じる。
【００７３】
例えば、次に説明するようなレジストのパターンニングをすると、ワード線３８にｐｎ接合が形成される。図１６に示す工程において、レジスト１３８がワード線３８の一部を覆うようにパターンニングする。これを図１９で示す。そして、図１８に示す工程において、開口部１４４がワード線３８の一部を露出するようにレジスト１４２パターンニングする。これを図２０で示す。このようなレジストのパターンニングをすると、境界領域Ｅにおいてワード線３８には二カ所のｐｎ接合が形成される。
【００７４】
（効果３）
図１７に示すように、本発明の一実施の形態によれば、ダミー素子４６の長さの半分の値Ｌは、レジスト１４２形成時のアライメントエラーの値より大きくされている。ここで、ダミー素子４６の長さの半分の値Ｌとは、ダミーゲート１２６の長さの半分の値とサイドウォール絶縁膜１３６の長さの値とを加えた値である。これにより、開口部１４４がソース領域６４に位置するのを防ぐことができる。開口部１４４がソース領域６４に位置すると次のような問題が生じる。
【００７５】
図２１に示すように、開口部１４４がソース領域６４に位置すると、ドライバトランジスタＱ4のｎ型のソース領域６４にｐ型のイオンが注入される。これにより、ドライバトランジスタＱ4が正常に動作しない可能性が生じる。なお、ダミー素子４６について説明したが、ダミー素子４４についても同様である。すなわち、ダミー素子４４の長さの半分の値Ｌは、レジスト１４２形成時のアライメントエラーの値より大きくされている。
【００７６】
なお、ダミー素子４６の長さの半分の値Ｌを、ダミーゲート１２６の長さの半分の値とすると、図１１に示す低濃度領域形成時においても、開口部１３４が低濃度領域６５に位置するのを防ぐことができる。
【図面の簡単な説明】
【図１】図３及び図４に示す半導体記憶装置をＡ−Ａ線に沿って切断した断面図である。
【図２】図３及び図４に示す半導体記憶装置をＢ−Ｂ線に沿って切断した断面図である。
【図３】本発明の一実施の形態に係る半導体記憶装置のメモリセルアレイの素子形成層を示す平面図である。
【図４】本発明の一実施の形態に係る半導体記憶装置のメモリセルアレイの配線層を示す平面図である。
【図５】本発明の一実施の形態に係る半導体記憶装置の製造方法の第１工程を示すシリコン基板の断面図である。
【図６】本発明の一実施の形態に係る半導体記憶装置の製造方法の第１工程を示すシリコン基板の平面図である。
【図７】本発明の一実施の形態に係る半導体記憶装置の製造方法の第２工程を示すシリコン基板の断面図である。
【図８】本発明の一実施の形態に係る半導体記憶装置の製造方法の第２工程を示すシリコン基板の平面図である。
【図９】本発明の一実施の形態に係る半導体記憶装置の製造方法の第３工程を示すシリコン基板の断面図である。
【図１０】本発明の一実施の形態に係る半導体記憶装置の製造方法の第３工程を示すシリコン基板の平面図である。
【図１１】本発明の一実施の形態に係る半導体記憶装置の製造方法の第４工程を示すシリコン基板の断面図である。
【図１２】本発明の一実施の形態に係る半導体記憶装置の製造方法の第４工程を示すシリコン基板の平面図である。
【図１３】本発明の一実施の形態に係る半導体記憶装置の製造方法の第５工程を示すシリコン基板の断面図である。
【図１４】本発明の一実施の形態に係る半導体記憶装置の製造方法の第５工程を示すシリコン基板の平面図である。
【図１５】本発明の一実施の形態に係る半導体記憶装置の製造方法の第６工程を示すシリコン基板の断面図である。
【図１６】本発明の一実施の形態に係る半導体記憶装置の製造方法の第６工程を示すシリコン基板の平面図である。
【図１７】本発明の一実施の形態に係る半導体記憶装置の製造方法の第７工程を示すシリコン基板の断面図である。
【図１８】本発明の一実施の形態に係る半導体記憶装置の製造方法の第７工程を示すシリコン基板の平面図である。
【図１９】ワード線にｐｎ接合が形成される場合の第１工程を示すシリコン基板の平面図である。
【図２０】ワード線にｐｎ接合が形成される場合の第２工程を示すシリコン基板の平面図である。
【図２１】開口部１４４がソース領域６４に位置する場合を示すシリコン基板の断面図である。
【図２２】本発明の一実施の形態に係る半導体記憶装置の等価回路図である。
【符号の説明】
１０  シリコン基板
１２  ウェル
１４  ウェル
１６  第１の導電層
１８  第２の導電層
２０  第１コンタクト層
２２  第１コンタクト層
２４  配線層
２６  第１コンタクト層
２８  ダミー素子
３０  ダミー素子
３２  第３の導電層
３６  第２の絶縁層
３７  ローカルインターコネクト層
３８  ワード線
３９  ローカルインターコネクト層
４１  ローカルインターコネクト層
４２  第１の接地線ＶSS
４４  ダミー素子
４６  ダミー素子
４８  ローカルインターコネクト層
５０  ローカルインターコネクト層
５２  第１の絶縁層
５４  電源線ＶDD
５６  ビット線
５８  ビット線
６０  第２の接地線ＶSS
６２  第３の絶縁層
６４  ソース領域
６５  低濃度領域
６６  ドレイン領域
６８  ソース領域
７０  ドレイン領域
７１  第２コンタクト層
７２  ウェルコンタクト領域
７３  第２コンタクト層
７４  ソース領域
７５  第２コンタクト層
７６  ドレイン領域
７７  コンタクトホール
７８  ソース領域
７９  コンタクトホール
８０  ドレイン領域
８１  コンタクトホール
８２  ウェルコンタクト領域
８３  コンタクトホール
８４、８６、８８、９０  活性領域
９２、９４  ドレイン領域
９５  第３コンタクト層
９６  ＬＯＣＯＳ酸化膜
９８、１００  第１コンタクト層
１０２、１０４、１０６  コンタクトホール
１０８、１１０、１１２  スルーホール
１１６、１１８  第１コンタクト層
１２０、１２２  ゲート電極
１２４、１２６  ダミーゲート
１２８  レジスト
１３０  開口部
１３２  レジスト
１３４  開口部
１３６  サイドウォール絶縁膜
１３８  レジスト
１４０  開口部
１４２  レジスト
１４４  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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