(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタ即ちFETの電流を並列検知する回路であって、
電流を検知すべき特定の型のパワーFETと、
前記パワーFETと同型のセンスFETであって、そのゲート端子は前記パワーFETのゲート端子に接続されそのソース端子は前記パワーFETのソース端子に接続されたセンスFETと、
FETのみを用いたカレントコンベア回路であって、基準入力端子とミラー出力端子とを有し、前記基準入力端子は前記パワーFETのドレイン端子に接続され、前記ミラー出力端子は前記センスFETのドレイン端子に接続されているカレントコンベア回路と、
FETのみを用いた１以上のカレントミラー回路であって、前記カレントコンベア回路を流れる電流を基準電流として利用するカレントミラー回路と、
を備えることを特徴とする回路。
【請求項２】
前記パワーFETと前記センスFETとは接合型電界効果トランジスタ、即ちJFETであることを特徴とする請求項１記載の回路。
【請求項３】
前記パワーFETと前記センスFETとは酸化金属半導体電界効果トランジスタ、即ちMOSFETであることを特徴とする請求項１記載の回路。
【請求項４】
前記１以上のカレントミラー回路の各々はカスコード式のカレントミラー回路であることを特徴とする請求項１記載の回路。
【請求項５】
前記パワーFETは、前記センスFETおよび前記カレントコンベア回路および前記カレントミラー回路とは分離して存在することを特徴とする請求項１記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は概略的には電子システムに関するものであり、特に集積回路も含めて電流検知を要する電子回路に関するものである。また、本発明は集積回路の製造、そして特に電界効果トランジスタ（FET）デバイス内の電流を検知する方法に関するものである。一般的に、FETデバイスは接合型電界効果トランジスタ（JFET）デバイスまたは酸化金属半導体電界効果トランジスタ（MOSFET）デバイスのいずれかに分類することができる。本発明はJFETデバイスおよびMOSFETデバイスの両者に適用され、またハイブリッド回路や組み立て基板回路およびその他のFETデバイス内の電流検知を行うすべての電子回路にも適用される。電流検知を必要とする回路は電圧・電流源、電圧・電流の基準、および様々な調整回路を含んでいる。
【０００２】
【従来の技術】
従来多くの回路はその端子を流れる電流を制御し制限するための手段を備え、該回路自身と負荷のいずれかまたはその両方を過電流によって起こりうる損傷から保護している。このような回路としては電圧源と電流制限保護装置を有する電圧調整器などがある。低供給電圧およびバッテリ駆動式のシステムの採用の増加に伴って、そしてまた低降下電圧調整器の出現に伴って、システムへ与える外乱を最小限に保ちつつ電源装置の電流を検知することの必要性がますます高まっている。
【０００３】
電流を検知する最も普通の方法は、電流経路内に挿入した電流検知用抵抗の前後での電圧降下を検出することである。オームの法則により、電流検出用抵抗の前後での電圧降下はその抵抗を流れる電流に正比例する。この電流検知用抵抗を抵抗に相当する特性を有する他のデバイスまたは回路で置き換えてもよい。しかしこの方法はいくつかの短所がある。
【０００４】
まず、検知デバイスまたは検知回路を流れる出力電流（これは大きい場合もあるが）は、必ず望ましくない電力損失または熱放散あるいはその両方を生じさせる。したがって検知デバイスまたは回路は大量の電力／熱を放散することができなければならず、これによりコストが増え、大型化する。検知デバイスまたは回路の抵抗を最小化して電力損失を減らすという試みもあるが、そのように小さな抵抗の組み込みおよび制御は難しい。また、負荷電流路と並列に挿入される検知デバイスまたは回路における電圧降下は、たとえば低ドロップアウト電圧調整器の場合のように、許容できないケースもあり、いずれにしても一般的に好ましいものではない。
【０００５】
以上のような電流検知における諸問題を解決しようとする試みは、従来数多くある。米国特許第4,021,701号公報は、バイポーラトランジスタのベースとエミッタ端子に縮小型（即ちスケールダウンした）トランジスタのベースとエミッタを並列に接続して前者のバイポーラトランジスタ内の電流を検知することを開示している。電流を測定される側のトランジスタはパワートランジスタと呼ばれることが多い。縮小型トランジスタの方はセンストランジスタと呼ばれることが多い。これはこのトランジスタがパワートランジスタの電流をセンス即ち検知するために用いられるからである。この特許では、パワートランジスタとセンストランジスタとは同じ型（タイプ）でなければならないとされている。すなわち、両方ともＮＰＮトランジスタであるか両方ともＰＮＰトランジスタであるかいずれかでなければならないということである。
【０００６】
パワートランジスタとセンストランジスタとは共通のベース端子と共通のエミッタ端子を有するので、センストランジスタのエミッタを流れる電流はパワートランジスタのエミッタを流れる電流にほぼ比例する。その比例係数は、基本的にセンストランジスタとパワートランジスタの形状因子比によって決まる。形状因子比の近似となる第１のものは、センストランジスタのエミッタ面積とパワートランジスタのエミッタ面積の比である。センストランジスタのコレクタ電流はそのエミッタ電流とほぼ等しい。よって、センストランジスタのコレクタと直列に抵抗をつなげば、パワートランジスタを流れる電流に基本的に比例する電流がその抵抗を流れることになる。よって、その抵抗における電圧降下を測定すれば、パワーデバイスを流れる電流をモニタすることができる。
【０００７】
また米国特許第5,272,392号公報は、MOSFETを流れる電流を、それよりも小さい縮小型MOSFETを用いて検知することを開示している。この縮小型MOSFETはセンストランジスタあるいはセンスMOSFETと呼ばれている。センストランジスタはパワーMOSFETと同じ型のNMOSまたはPMOSである。センストランジスタのソース端子およびゲート端子はそれぞれパワートランジスタのソース端子、ゲート端子に接続される。
【０００８】
図１に示すように、センスMOSFETのドレインとパワーMOSFETのドレインとの間に一つの抵抗器が接続されている。このような構成により、パワーMOSFETを流れる電流にほぼ比例する微小電流がセンスMOSFETのドレイン端子を流れ、延いては抵抗器を流れる。その比例定数は基本的にセンスMOSFETとパワーMOSFETのスケールファクター(scale factor：倍率)によって決まる。第１の近似としては、このスケールファクターは両トランジスタのW/L比（すなわちFETのチャネル幅とチャネル長の比）に依存する。
【０００９】
オームの法則により、抵抗器はそれを流れる電流に比例した電圧降下を生じさせる。そしてこの電流はパワーMOSFETを流れる電流にほぼ比例している。したがって、この抵抗における電圧降下は、パワーMOSFETを流れる電流にある定数を乗じた測度として使用できる。また同時に、抵抗における電圧降下はパワーFETのドレイン電圧とセンスFETのドレイン電圧の差を表している。このことにより、センスFETとパワーFETとは異なるドレイン−ソース間電圧で動作することになり、カレントミラー効果（電流ミラー効果：current mirror effect）に誤差を生じさせる。ドレイン−ソース間の電圧が小さくなるにつれて、この誤差はより深刻になってくる。
【００１０】
電流検知の更にまた別の試みが、米国特許第5,867,015号公報に開示されている。この特許は、あるMOSFET（ここではパワーMOSFETと呼ぶことにする）を流れる電流を、このパワーMOSFETのソース端子およびゲート端子に縮小型の（即ちスケールダウンした）MOSFETのソース端子およびゲート端子をそれぞれ接続して検知することを開示している。
【００１１】
図２にその回路例を示すこの従来技術の電流測定方法では、センスMOSFETと直列に接続した検知用抵抗器を必要としない。検知用抵抗の代わりに、カレントコンベアといわれる回路を用いている。この回路は要素Ｑ１，Ｑ２，Ｍ３，Ｍ４で構成される。カレントコンベア回路の第１の端子AはセンスMOSFET Ｍ２のドレイン端子に接続されている。カレントコンベア回路の第２の端子ＢはパワーMOSFETＭ１のドレイン端子に接続されている。カレントコンベア回路の第３の端子Ｃは、パワートランジスタがPMOS型の場合にはグランド（接地）に接続され、NMOS型の場合には上位供給電圧レールに接続される。
【００１２】
カレントコンベア回路はパワーMOSFETのドレイン端子の電圧をセンスMOSFETのドレイン端子に伝達するために用いられる。カレントコンベア回路はまた同時に、センスMOSFETのドレイン端子を流れる電流と等しい電流をカレントコンベア回路の他方の端子Bに流し、該電流をパワーMOSFETのドレイン端子に流入させる。センスMOSFETを流れる電流は通常パワーMOSFETを流れる電流よりも遥かに小さく、その比は基本的にセンスMOSFETとパワーMOSFETのスケールファクターによって決まる。第１の近似としてはこのスケールファクターはこれら２つのデバイスのW/L比によって与えられる。ここでWはチャネル幅であり、Lはチャネル長である。上記電流比は多くの場合非常に大きいので、パワーMOSFETのドレイン端子に加わる追加負荷はきわめて小さい電流によるものであり、実質的に何の影響も与えない。
【００１３】
この特許に記載されているように、カレントコンベア回路は２つのバイポーラトランジスタとグランドに基準をとったMOSFETカレントミラーとから成る。このカレントミラーの基準側（図２のデバイスＭ３）を利用して、図２のトランジスタＭ３およびＭ５からなるもうひとつのカレントミラー回路を用いることによって、パワーMOSFETを流れる電流にほぼ比例するまた別の電流を導くことも可能である。このようにして得た電流をパワーMOSFETの電流をモニタするために用いることができる。またそれは必要に応じて拡大または縮小することができる。
【００１４】
この従来技術文献に記載された回路は、パワーFETとセンスFET両方のドレイン電圧がほぼ等しいという点において、以前の回路より優れている。点Ａにおける電圧はトランジスタＱ２のベースにおける電圧にトランジスタＱ２のベース−エミッタ間電圧を加えたものに等しい。またトランジスタＱ２のベースにおける電圧は点Ｂにおける電圧からトランジスタＱ１のベース−エミッタ間電圧を引いたものに等しい。カレントミラーＭ３−Ｍ４により、トランジスタＱ１とＱ２はほとんど同じコレクタ電流を有する。したがって、これらのトランジスタのベース−エミッタ間電圧は等しく、これはすなわち図２の点Ａと点Ｂとが等しい電圧になるということである。よって、パワーＦＥＴとセンスＦＥＴとはほとんど等しいドレイン−ソース間電圧で動作する。このことにより動作時のドレイン−ソース間電圧が小さくなる程、Ｍ１−Ｍ２カレントミラーの性能は向上する。このことはますます重要性を増している。
【００１５】
【発明が解決しようとする課題】
米国特許第5,867,015号公報に記載されているカレントコンベア回路内の2つのバイポーラトランジスタは完全にフローティング状態となっていなければならない。即ち、それらのすべての端子は不定の状態（uncommitted）にあるのでなければならない。CMOSプロセスの大部分は不定状態の端子を有するバイポーラトランジスタを製造することはできず、また、この文献に記載されるカレントコンベア回路内のパイポーラデバイスを単に適宜のMOSFETデバイスに置き換えただけでは回路は動作しない。本発明はこの問題の新たな解決手段を提供するものである。
【００１６】
【課題を解決するための手段】
本発明はその一態様において、パワーFETと称するFET内の電流を並列検知する回路であって、センスFETとFETデバイスのみを用いたカレントコンベア回路とを有する回路を提供する。すべてのFETデバイスはMOSFETデバイスまたはJFETデバイスとすることができる。本発明では、センスFETおよびパワーFETのゲート端子どうし、およびソース端子どうしを接続する。これによりバイポーラデバイスを用いることなく、本発明の回路をCMOSプロセスで製造される集積回路に組み込むことが可能となる。本発明の回路はまた、対応するプロセスにJFETデバイスが含まれる場合にも適用することができ、そしたまた、独立した回路として用いることもできる。
【００１７】
【発明の実施の形態】
図３に本発明の一実施形態としての電流検知回路を示す。この回路はPMOSのパワーFETにおいて用いられているが、JFETデバイスを用いた回路および個別のFETデバイスに適用することもできる。この回路ではパワーFET Ｍ１の電流をFET Ｍ２を用いて検出している。カレントコンベア回路はFETのみを用いた回路であり、素子Ｍ３，Ｍ４，Ｍ７，Ｍ８から成る。
【００１８】
パワーFET Ｍ１のゲート端子はセンスFET Ｍ２のゲート端子に接続されている。パワーFET Ｍ１のソース端子はセンスFET Ｍ２のソース端子に接続されている。パワーFET Ｍ１のドレイン端子は負荷ＲＬＯＡＤに接続されている。パワーFET Ｍ１のドレイン端子はまたカレントコンベア回路の基準端子Ａにも接続されている。センスFET Ｍ２のドレイン端子はカレントコンベア回路のミラー端子Ｂに接続されている。カレントコンベアはグランド（接地）に基準をとっている。
【００１９】
カレントコンベア回路の役割は、その基準端子からミラー端子に電圧を伝達することにある。そして同時に、そのミラー端子に流入した電流は基準端子に鏡映(ミラー)される。カレントコンベア回路はパワーFET Ｍ１のドレイン電圧をセンスFET Ｍ２のドレイン端子に伝達する。即ちカレントコンベア回路により、パワーFET Ｍ１とセンスFET Ｍ２とが同じソース−ドレイン間電圧で動作するようになされる。このことはパワーFET Ｍ１とセンスFET Ｍ２からなるカレントミラーの精度に関して決定的な重要性を有する。
【００２０】
ソース−ドレイン間電圧が低いと、パワーFET Ｍ１とセンスFET Ｍ２とは飽和状態に近づくか、あるいは飽和してしまう。そしてそれらを流れる電流はソース−ドレイン間電圧に多分に依存する。したがって、この電圧を、パワーFET Ｍ１からセンスFET Ｍ２のゲート端子に正確に伝達することが重要である。正確に伝達されない場合、パワーFET Ｍ１とセンスFET Ｍ２とによるカレントミラーはきわめて不正確なものとなる。なお、低ドロップアウトの応用例やスイッチとして使う場合などでは、多くのパワーFETデバイスが低電圧および非常に低いソース−ドレイン間電圧条件で動作する。
【００２１】
図３のデバイスＭ３およびＭ４はカレントミラーとして動作し、デバイスＭ７とＭ８に等しい電流を流す。パワーFET Ｍ１のドレインからデバイスＭ７へとソース−ゲート間電圧降下がある。またデバイスＭ７のゲートからセンスFET Ｍ２のドレインへとソース−ゲート間電圧上昇がある。デバイスＭ７とデバイスＭ８には等しい電流が流れ込み、かつそれらは同じ型のデバイスであるので、ソース−ゲート間電圧は両方とも等しい。このことから、センスFET Ｍ２のドレイン電圧はパワーFET Ｍ１のドレイン電圧と等しくなる。つまり、パワーFET Ｍ１とセンスFET Ｍ２とは等しいソース−ドレイン間電圧で動作する。これらのFETの各端子は同じ電圧で動作する。このことにより、デバイスＭ１とデバイスＭ２との間で正確なカレントミラー(電流の鏡映)が成立するようになる。これは本発明の重要なポイントである。
【００２２】
パワーFET Ｍ１とセンスFET Ｍ２のサイズ比は、所望の電流倍率を与えるように選択する。これは必ずしも整数である必要はない。しかし半導体製造プロセスによっては、パワーFET Ｍ１とセンスFET Ｍ２のサイズ比が整数であるほうが電流比を制御しやすい。例えば、パワーFET Ｍ１とセンスFET Ｍ２の両者を、同じタイプの反復構造で形成し、パワーFET Ｍ１の反復数をセンスFET Ｍ２の反復数よりも大きくするように構成してもよい。
【００２３】
図３のセンストランジスタＭ２を流れる電流はパワーFET Ｍ１を流れる電流に比例する。そしてセンスFET Ｍ２に流入する電流と等しい電流が、カレントコンベア回路のデバイスＭ３およびＭ４からなるカレントミラーに流入する。ダイオード接続されたトランジスタＭ４を図３のデバイスＭ４およびＭ５で構成される更なる別のカレントミラーの基準（レファレンス）として用いてもよい。ミラーデバイスＭ４に流入する電流はカレントコンベアのカレントミラーに流入する電流に比例する。これはセンストランジスタＭ２を流れる電流に等しく、それはつまりパワーFET Ｍ１を流れる電流に比例する。つまり、デバイスＭ５を流れる電流はパワーFET M1を流れる電流に比例することになる。このデバイスＭ５を流れる電流をパワーFET Ｍ１を流れる電流のモニタおよび該電流の信号処理に用いることができる。
【００２４】
モニタ対象であるパワーFET Ｍ１を流れる電流とモニタ電流即ち図３のデバイスＭ５の電流との間の比例係数はＭ１−Ｍ２カレントミラーの比および／またはＭ４−Ｍ５カレントミラーの比を調節することで変えることができる。更に、デバイスＭ５の電流をもう一度上位電圧レール(upper voltage rail)に対してミラーし、以下に続く回路に電流シンクではなく電流源として与えることもできる。このプロセスは必要なだけ繰り返すことができるので、モニタ電流の縮尺（倍率）を任意に設定することができ、また任意の電圧レールに対して、電流源としてまたは電流シンクとして任意にレファレンスとすることができる。
【００２５】
続いて図４を参照して、本発明の別の実施形態を説明する。この図に示された実施例ではパワーデバイスＭ１がNMOS型のFETである。この回路は上に説明した図３の回路と同様に動作するが、電圧の符号と極性が本対象に合わせて変更されている。即ち、NMOSデバイスはPMOSデバイスに変更され、PMOSデバイスはNMOSデバイスに変更されている。図３と図４において同様の機能を有するデバイスには同じ参照符号を付している。例えばＭ１はパワーFETであり、Ｍ２はセンスFETである、等である。
【００２６】
図５は本発明のまた別の実施形態の回路を示す。この回路では、図４の回路と同様にパワーデバイスＭ１がNMOSのパワーFETである。この回路はカレントミラーを除いては図４の回路と同様に動作し、カレントミラーはデバイスＭ３，Ｍ３ｃ，Ｍ４，Ｍ４ｃから成るカスコード回路として構成されている。回路に対する出力電流はまたカスコード接続されたデバイスＭ５，Ｍ５ｃから得る。デバイスＭ５をなくしてデバイスＭ５ｃのみを用いることによって、カスコード構成を用いずに出力電流を生成してもよい。とはいえ、カレントコンベア回路内のカスコード接続されたカレントミラーの方がより重要である。なぜなら、それによりデバイスＭ７，Ｍ８を流れる電流のより高い精度が保証され、したがってそれらデバイスのゲート−ソース間電圧の整合が高められるからである。これはセンスFET Ｍ２を正確にバイアスするために重要であり、とくにセンスFET Ｍ２がパワーFET Ｍ１の電流を縮小してミラーする際に、そのドレイン電圧に関して重要となる。
【００２７】
本発明のカレントコンベア回路は米国特許第5,867,015号公報に記載されたカレントコンベアとは異なるトポロジーを有することを理解されたい。
【００２８】
なお、図３の例に示す回路は、パワーFET Ｍ１が独立した別個のデバイスである場合にも適用可能である。その場合、上に説明した回路の動作との唯一の違いは、デバイスＭ２（これは同様に独立したデバイスであっても集積回路の一部であってもよいが）に応じてＭ１−Ｍ２カレントミラーのミラー比を計算しなければならないという点である。このことはまた、いくつかのFETが独立のデバイスであるハイブリッド回路の場合にも当てはまる。本発明が明らかにした原理は、集積回路、ハイブリッド回路、ディスクリート回路、それらの混合体のいずれにおいても等しく適用可能である。
【００２９】
【発明の効果】
本発明により、バイポーラデバイスを用いることなく、電流検知回路をCMOSプロセスで製造される集積回路に組み込むことが可能となる。本発明の回路はまた、対応するプロセスにJFETデバイスが含まれる場合にも適用することができ、そしたまた、独立した回路として用いることもできる。
【図面の簡単な説明】
【図１】米国特許第5,272,392号公報に記載されているMOSFETデバイスの電流を並列検知する従来の回路を示す回路図である。
【図２】米国特許第5,867,015号公報に記載されているMOSFETデバイスの電流を並列検知する従来の回路を示す回路図である。
【図３】本発明によるP型MOSFETを用いた、グランドを基準とするカレントコンベア回路を有する電流検知回路の詳細回路図である。
【図４】本発明によるN型MOSFETを用いた、正電圧レールを基準とするカレントコンベア回路を有する電流検知回路の詳細回路図である。
【図５】本発明によるN型MOSFETを用いた、正電圧レールを基準とするカレントコンベア回路およびカスコード接続されたカレントミラーを有する電流検知回路の詳細回路図である。
【符号の説明】
Ｍ１  パワーFETデバイス
Ｍ２  センスFETデバイス
Ｍ３〜Ｍ８  FET
ＲＬＯＡＤ  負荷
【図１】
0004012472.tif 000002
【図２】
0004012472.tif 000003
【図３】
0004012472.tif 000004
【図４】
0004012472.tif 000005
【図５】
0004012472.tif 000006