(57)【特許請求の範囲】
【請求項１】
書換え可能集積回路で使用される、不揮発性両方向プログラム制御スイッチのアレイであって、各両方向プログラム制御スイッチが、
第１酸化物で部分的に囲まれた浮遊ゲートの第１部分、第１ゲート端子、第１ソース端子、および第１ドレイン端子を含み、前記第１ゲート端子がワード線に、前記第１ソース端子が浮遊に、前記第１ドレイン端子がビット線にそれぞれ接続され、対応するワード線を接地に、対応するビット線をプログラミング電圧Ｖｐｐに、前記対応するワード線以外の前記アレイ内の残りの未選択のワード線を偶発的なプログラミングを防止する程度に十分に高い電圧レベルに、前記対応するビット線以外の前記アレイ内の残りの未選択のビット線を接地にセットすることによってプログラムされ、前記対応するワード線を前記プログラミング電圧Ｖｐｐに、全てのビット線を接地に、前記アレイ内の残りの未選択のワード線を接地にセットすることによって消去される第１不揮発性トランジスタ素子と、
前記第１酸化物より厚い第２酸化物で部分的に囲まれた浮遊ゲートの第２部分、第２ゲート端子、第２ソース端子、および第２ドレイン端子を含み、前記第２ソース端子および前記第２ドレイン端子がそれぞれ第１導線および第２導線に結合されるとともに前記第１不揮発性トランジスタ素子の浮遊ゲートの前記第１部分が前記第２不揮発性トランジスタ素子の浮遊ゲートの第２部分に結合され、さらに前記第１不揮発性トランジスタ素子のプログラム状態に応じて前記第１、第２の導線の接続または非接続を行う第２不揮発性トランジスタ素子と
を含むことを特徴とする不揮発性プログラム制御スイッチのアレイ。
【請求項２】
第１酸化物で部分的に囲まれた浮遊ゲートの第１部分、第１ゲート端子、第１ソース端子、および第１ドレイン端子を含み、前記第１ゲート端子がワード線に、前記第１ソース端子が浮遊に、前記第１ドレイン端子がビット線にそれぞれ接続されてプログラムされる第１不揮発性トランジスタ素子と、前記第１酸化物より厚い第２酸化物で部分的に囲まれた浮遊ゲートの第２部分、第２ゲート端子、第２ソース端子、および第２ドレイン端子を含み、前記第２ソース端子および前記第２ドレイン端子がそれぞれ第１導線および第２導線に結合されるとともに前記第１不揮発性トランジスタ素子の浮遊ゲートの前記第１部分が前記第２不揮発性トランジスタ素子の浮遊ゲートの第２部分に結合され、さらに前記第１不揮発性トランジスタ素子のプログラム状態に応じて前記第１、第２の導線の接続または非接続を行う第２不揮発性トランジスタ素子とを有する不揮発性両方向プログラム制御スイッチを複数有した、書換え可能集積回路で使用される不揮発性両方向プログラム制御スイッチのアレイであって、該アレイ内の選択された不揮発性両方向プログラム制御スイッチを動作させる方法であって、
前記選択された不揮発性両方向プログラム制御スイッチの第１不揮発性トランジスタ素子のワード線を前記プログラミング電圧Ｖｐｐに、前記アレイ内の全てのビット線を接地に、前記ワード線以外の残りの未選択のワード線を接地にセットして該第１不揮発性トランジスタ素子の浮遊ゲートの内容を消去して、前記第１、第２の導線を非接続にする段階と、
前記選択された不揮発性両方向プログラム制御スイッチの第１不揮発性トランジスタ素子のワード線を接地に、そのビット線をプログラミング電圧Ｖｐｐに、前記アレイ内の前記ワード線以外の残りのワード線を偶発的なプログラミングを防止する程度に十分に高い電圧レベルに、前記ビット線以外の残りのビット線を接地にセットして該第１不揮発性トランジスタ素子の浮遊ゲートをプログラミングして、前記第１、第２の導線を接続する段階と
を含むことを特徴とする方法。
【発明の詳細な説明】
発明の背景
１．発明の分野
本発明は、プログラム可能論理装置をプログラムするスイッチに関する。さらに詳細には、本発明は、メモリとして不揮発性メモリ装置を使用し、またスイッチ素子を使用して、プログラム可能両方向接続を提供することに関する。
２．背景技術
現場でプログラム可能ゲートアレイ（ＦＰＧＡ）などのプログラム可能論理回路では、２つまたはそれを超えるワイヤを互いに接続して設計中で指定された適当な論理機能を形成するために、多数のプログラム制御式スイッチ素子を必要とする。アンチヒューズＦＰＧＡなどの１回プログラム可能な装置の場合、２つまたはそれを超えるワイヤの接続は、高い電圧および電流で接合点を電気的にアニールして抵抗を非常に高いものから非常に低いものに減少させ、それによって１つのワイヤから別のワイヤへのアンチヒューズを介した信号の導通を可能にすることにより実施される。再プログラム可能なＦＰＧＡの場合、２つのワイヤを接続する代表的な１つの方法は、ＳＲＡＭ制御式パスゲートをスイッチとして使用することによるものである。ＳＲＡＭは、標準的なメモリ・プログラム技術によって、ＳＲＡＭビットの出力がパスゲートを「オン」または「オフ」にし、その結果そのパスゲートを通る２つの所望のワイヤを接続できるようにプログラムすることができる。ただし、構成要素がパワー・ダウンされると、そのたびごとにビットの状態を不揮発性ＥＥＰＲＯＭなどのソースから再ロードし、それらのビットを再プログラムしなければならない。
不揮発性メモリ素子を使用してスイッチとして機能させ、プログラム可能な論理装置をプログラムすることで、特定の明白な利点を達成できることは容易に分かる。しかし、このような従来技術の素子は単一方向性であり、データ保存の問題が生じる。第１Ａ図は、単一方向信号経路を示す従来技術の不揮発性メモリ・スイッチの例を示す図である。２つのｎチャネル不揮発性トランジスタは共通のゲートを共有し、この素子の浮遊充電キャパシタを含む。第１トランジスタ１０はメモリ記憶素子として使用し、第２トランジスタ１５は単一方向パスゲートとして使用する。スイッチがオンになると、点２０に生じた信号がインバータ２２、第２トランジスタ１５を通ってレベル再生回路２５に移り、そこでパスゲートを通って低下した信号レベルが復元される。再生された信号は、第２ドライバ−インバータ３０によりさらに電圧を上げられる。
第１Ｂ図は、単一方向スイッチの論理０と論理１を別々に制御し、単一方向信号経路を達成し、入力のプロダクトタームを選択的に生成する、従来技術の別の素子アレイの例を示す図である。第１Ｃ図は、不揮発性メモリを使用してプログラム可能ＮＯＲ機能を形成する従来技術の例を示す図である。プログラム非可能ｎ入力ＮＯＲゲートは、入力として異なる入力端子（ＩＴ）５０を有し、出力として共通のプロダクト端子（ＰＴ）５２を有し、Ｖｄ（５３）が接地されたｎチャネル・トランジスタ５１の、ｎ個の並列ステージを有することにより形成することができる。プログラム可能な場合は、第１Ｃ図は、トランジスタ５４、５５、および５６を使用し、共通ゲート線（ＣＧＬ）５７、ワード選択線（ＷＳＬ）５８、およびＷＤＬ５９の状態をセットすることにより、ノードＶｄ５３を接地または浮遊のどちらにもプログラムできることを示す。Ｖｄ５３が浮遊している場合には、ＩＴ５０は絶縁され、ＮＯＲ構造の入力となる。Ｖｄ５３が接地されると、ＩＴ５０はＮＯＲ入力の１つとなる。共通のＰＴ（５２）および接地または浮遊のいずれかになるよう個別に制御されたＶｄ（５３）を有する第１Ｃ図の装置のｎ個の並列構造を構築することにより、ｍをｎより小さいかまたはｎと等しいものとして、ｍ入力ＮＯＲ機能がプログラムされる。入力信号はＩＴ（５０）に進み、関連するＶｄ（５３）が接地されているトランジスタ５１上でＮＯＲ機能が動作する。その結果生じるｍ入力ＮＯＲの出力は、共通のプロダクト端子５２である。
上記の例から分かるように、記載した従来技術の装置は、単一方向信号流を有するプログラム可能なｎ入力、１出力論理機能を形成するために使用される。さらに、従来技術の装置にはその他の問題点もある。第２図ないし第５図に関連して、それらの問題点について説明する。
第２図は、一般に周知のｎチャネルの不揮発性トランジスタを記号的な形態で示す図である。第３図は、浮遊充電キャパシタおよび基板キャパシタ・モデルを示す、同様のｎチャネル不揮発性トランジスタを簡略化したキャパシタ・モデル形態で示す図である。ノード３０５における電圧（Ｘで表す）が、浮遊充電キャパシタ３１０のキャパシタンスを浮遊充電キャパシタ３１０のキャパシタンスおよび基板キャパシタ３１５のキャパシタンスの和で割った商（結合比）にゲート電圧をかけた関数であることは周知である。最初、任意のプログラミングの前は、全ての電圧はゼロである。
消去モードの間は、第４Ａ図に示すように、ゲートはＶ++プログラミング電圧（ＶPP）にセットされ、ソース端子から浮遊ゲート・キャパシタに電子を流し、浮遊ゲート・キャパシタＣ１に負電圧を発生させる。消去動作が完了した後は、第４Ｂ図に示すようにソースおよびゲート端子が接地され、充電された浮遊ゲート・キャパシタＣ１は−５ボルトになる。実際の回路の動作では、ゲートは５Ｖ（または低電圧動作の場合は３．３Ｖ）であるＶccにセットされる。５Ｖの場合、第４Ｃ図に示すように、ノード電圧４０５は−２ボルトとなり、トランジスタが「オフ」状態にある、すなわちトランジスタが非導通状態であることを示す。
プログラミング・モードの間は、第５Ａ図に示すように、ゲート端子は接地され、ソース端子はプログラミング電圧（ＶPP）であるＶ++に結合される。このモードでは、電子電荷はキャパシタＣ１からソース端子に流れ、浮遊ゲート・キャパシタで正電圧を発生させる。第５Ｂ図は、Ｃ１における電圧が３ボルトになることを示す図である。全てのメモリ・セルをプログラムする通常の回路の動作モードでは、ゲート電圧は通常の電源であるＶccにセットする。Ｃ１の電圧が３ボルトになる場合では、ノード４０５の電圧はＶccより高い６ボルトとなり、トランジスタが導通状態であることを示す。この状態では電圧はＶccより高いので、第１Ａ図に示す電圧レベル再生回路を備える必要はない。追加の特徴として、ゲート電圧が高くなり、その結果ゲートの速度が改善されるので、オン・ステージの導電抵抗が低下する。
上記で説明した単一トランジスタ構造は、不揮発性メモリ記憶素子、および２つの線を接続または絶縁するスイッチとして使用し、構成要素のダイ上でかなりのスペースを節約することができる。しかし、単一のトランジスタを二重機能に使用すると、トランジスタのソースおよびドレイン・ノードでプログラム線および配線が混合するので問題がある。さらに、単一トランジスタ構造を使用すると、データ保存が問題となる。
パスゲートが導通して２つのコネクタを結合し、データ保存の問題が生じると、読取り妨害問題が生じる。浮遊ゲートに蓄積電荷を有する不揮発性装置は、薄い酸化物（通常は１００オングストローム未満）からなるトンネル誘電体を通る望ましくないトンネル現象（電荷注入）により、長い時間周期にわたって電荷を損失する可能性がある。このような望ましくないトンネル現象は、データ損失の主な原因の１つである。酸化物は、プログラミングができるように薄い。この装置をメモリとしてのみ使用する場合には、データ読取り動作の持続時間が短いのでデータ損失の可能性は問題にならない。通常、ほとんどの製造業者は、普通に使用される装置については１０年という最小限のデータ保存期間を指定している。
しかし、装置が導通モードにある場合には、望ましくないトンネル現象がメモリ・セルの読取り動作中に発生する可能性がある。ソースとゲートの電圧差により、誘電体間に電場が導入される。メモリ・セルの場合、この読取り期間は非常に短いので、妨害は最小限になる。ソースからドレインに、およびドレインからソースに信号を導通する２つのワイヤを接続するためにこの装置を使用する適用分野では、妨害と、したがって誘電体を横切るトンネル現象は相当量になり、短い時間周期に装置中で障害を引き起こす可能性がある。
発明の概要
本発明は、不揮発性メモリ装置によって制御され、プログラム可能論理装置内で使用する２つまたはそれを超えるワイヤを接続するプログラム可能スイッチとして、不揮発性浮遊ゲート装置（ＥＥＰＲＯＭやＦｌａｓｈなど）を含む、不揮発性スイッチを提供するものである。この不揮発性スイッチが従来のＳＲＡＭビットおよび関連するパスゲートの使用に取って代わることにより、シリコン領域が減少し、その結果コストが削減される。
１つの実施態様では、両方向パスゲート・スイッチは、電気的消去可能なプログラム可能読取り線用メモリ（ＥＥＰＲＯＭ）やフラッシュメモリなどの技術を利用する。このスイッチは、それらの構成要素の浮遊ゲートを共有する２つのＥＥＰＲＯＭまたはフラッシュメモリ構成要素を含む。第１ｎチャネル・パスゲートトランジスタは、スイッチの状態のプログラミングおよび記憶のために使用する。第１トランジスタの酸化物は薄い酸化物であり、容易にプログラムすることができる。第２ｎチャネル・パスゲート・トランジスタは、ソースおよびドレイン端子が選択的に接続される配線に結合された両方向スイッチとして機能する。第２トランジスタの酸化物は厚い酸化物であり、トンネル現象による漏れを最小限に抑える。したがって、プログラム線と配線が分離され、漏れを最小限に抑えながらプログラミング処理は簡単になる。
【図面の簡単な説明】
第１Ａ図は、単一方向信号経路を示す従来技術の不揮発性メモリ・スイッチの例を示す図である。第１Ｂ図は、論理０および論理１が別々に制御されて単一方向信号経路を達成する、従来技術の別の例を示す図である。第１Ｃ図は、４個のトランジスタの構造を示す従来技術の例を示す図である。
第２図は、一般に周知のｎチャネル不揮発性トランジスタを記号的な形態で示す図である。
第３図は、第２図のｎチャネル不揮発性トランジスタを、浮遊充電キャパシタおよび基板キャパシタ・モデルを表すことによって示す図である。
第４Ａ図は、消去モードの間の装置を示す図である。第４Ｂ図は、消去後の装置を示す図である。第４Ｃ図は、装置が「オフ」状態にあるときのキャパシタモデルに従う装置を示す図である。
第５Ａ図は、プログラミング・モードの間の装置を示す図である。第５Ｂ図は、プログラミング後の装置を示す図である。第５Ｃ図は、装置が「オン」状態にあるときのキャパシタ・モデルに従う装置を示す図である。
第６Ａ図および第６Ｂ図は、本発明の不揮発性両方向スイッチの実施形態を示す図である。
第７図は、本発明の教示による不揮発性両方向スイッチアレイを示す図である。
第８図は、識別したスイッチをオンおよびオフにプログラムするためにスイッチアレイのビット線およびワード線に印加する電圧の例を示す表である。
好ましい実施形態の詳細な説明
以下の記述では、説明のために多数の詳細を示し、本発明について完全に理解できるようにする。ただし、それらの特定の詳細は本発明を実施するために必要なものではないことを、当業者なら理解するであろう。その他の例では、本発明が不必要に曖昧になることがないように、周知の電気的構造および回路はブロック図で示す。
以下で明らかになるように、本発明の不揮発性スイッチは、処理技術のフィーチャ・サイズが同じ場合に従来技術のＳＲＡＭよりもスイッチ密度が４０％以上改善されること、および構成をロードするための付属するＥＰＲＯＭまたはＥＥＰＲＯＭ装置が除去されることを含めて、いくつかの明らかな利点を提供する。本発明の不揮発性スイッチはまた、改良されたデータ保存、および電圧再生回路を必要としない両方向接続を含む、従来技術の不揮発性メモリ装置に勝る利点も提供する。本発明の不揮発性両方向スイッチはｎチャネル・トランジスタを利用するものとして説明するが、その他の構成の不揮発性トランジスタを使用することができるように企図する。
第６Ａ図および第６Ｂ図は、フラッシュメモリを含む電気的消去可能なプログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）などの技術を使用する、不揮発性両方向パスゲート・スイッチの一実施形態を示す図である。
このスイッチは、浮遊ゲートを共有する２つのトランジスタを含む。第１ｎチャネル・パスゲート・トランジスタはスイッチをプログラムするために使用され、通常は５０から１１０オングストロームの薄い酸化物を有する。この薄い酸化物により、長期データ保存の間、十分な電荷を浮遊ゲートに配置することが可能となる。さらに、この薄い酸化物により、通常の、またはそれよりも低いＥＥＰＲＯＭプログラミング電圧でプログラムすることが可能となる。第２ｎチャネル・パスゲート・トランジスタは、行列中の配線など、２つの導線を接続する両方向スイッチとして機能する。漏れを最小限にし、データ保存を改善するために、第２トランジスタは、通常は厚い酸化物（約１００から５００オングストローム）で構成される。
両方向不揮発性スイッチは、プログラム線および配線が分離した構成となる。プログラム線は、メモリ・ビットなど従来の不揮発性トランジスタとして現れる装置の一部の直通プログラミング処理を実行するために使用する。この装置の第２部分は、少なくとも２つの信号線を接続する、メモリ・ビットによって制御された両方向パスゲート・スイッチとして機能する厚い酸化物の電荷ゲート装置を含む。その結果生じるメモリ／パスゲート装置は、比較できるＳＲＡＭ／パスゲート装置よりかなり小さくなる。ダイ・サイズの減少に加えて、この実施形態により、プログラム構成をロードするための付随ＥＰＲＯＭ／ＥＥＰＲＯＭメモリ装置を備える必要もなくなり、その結果ボードのスペースおよび構成要素のコストが両方とも節約されることになる。
第６Ｂ図に示す実施形態を参照すると、プログラミング・ウィンドウは［−５Ｖ、３Ｖ］にセットされ、Ｃ１のキャパシタの電圧が消去モードで−５ボルトに充電され、Ｃ１のキャパシタの電圧がプログラミング・モードで３ボルトに充電される。ｎチャネル・パスゲートが「オン」の時にＸの電圧が６ボルトになるので、基本的にパスゲートは５ボルトの電源電圧より上に「充電」され、その結果オン・ステージ抵抗は低下し、切換え速度は改善される。電荷およびゲートを共有する別々のトランジスタを利用するために、「読取り」は厚い酸化物ゲートで発生するので、薄い酸化物ゲート上でのデータ保存は問題にならない。漏れの問題は、厚いゲートでは酸化物が厚いのでさらに問題にならず、したがってプログラム可能スイッチの信頼性およびライフ・サイクルの両方が改善される。
上記に述べたように、上述の両方向スイッチは現場でプログラム可能なゲートアレイ（ＦＰＧＡ）などのプログラム可能論理装置で利用することができる。これらの両方向スイッチを使用して、ＦＰＧＡ構造中の配線を選択的に接続し、様々な論理および組合せ素子を相互接続し、プログラムされた機能を実行する装置を形成する。例示的なアーキテクチャが、１９９５年２月９日に公告されたＰＣＴ出願第ＰＣＴ／ＵＳ９４／０７１８７号に例示されている。
第７図は、従来技術で使用される従来のＳＲＡＭ／パスゲート構造に取って代わるものと上述した不揮発性両方向スイッチのアレイを示す図である。各スイッチは２つの配線に結合される。例えばスイッチ７３０は配線７１０と７１５に結合される。配線７１０と７１５を接続するようにスイッチをプログラムするために、対応するワード線７２０を接地し、対応するビット線７２５をプログラミング電圧ＶPP（例えば１２ボルト）にセットする。残りのワード線は、その他の装置の偶発的なプログラミングを防止する程度に十分に高い電圧レベル、例えばＶcc（５ボルト）にセットする。残りのビット線は接地する。プログラムされた後、全てのワード線はＶcc（例えば５ボルト、または低電圧装置の場合は３．３ボルト）にセットされ、全てのビット線は「指定しない」状態になるが、この状態は実際の処理の特徴によってＶccまたは浮遊になる可能性がある。したがって、メモリ・ビットであるトランジスタ７０５は「オン」状態（「１」）にプログラムされ、これによりプログラム可能スイッチ７３０（厚いゲート酸化物を有する）は導通モードになり、その結果漏れによるデータ保存の問題を経験することなく配線７１０と７１５の間の接続として機能する。
最初に、選択したワード線をプログラミングＶPPに、全てのビット線を接地に、残りの未選択のワード線を接地にセットすることで実行される消去動作により、アレイ中の全てのビットは「オフ」状態にプログラムされる。この段階は、全てのビットが「消去」されるまで各ワード線について繰り返される。アレイがオフ状態に初期化されると、選択的スイッチは、前述のオン状態プログラミング手続きによって所望の相互接続を提供するようにプログラムされる。
第８図は、不揮発性スイッチアレイのプログラミング順序を示す図である。第８図に示す値は、最初に全てのビットを「バルク消去」段階で消去して（これは書き込まれた「０」状態にたとえることができる）「オフ」にし、スイッチを選択的に「オン」状態にプログラムする（これは所望のメモリ・ビットに「１」を書き込むことと同じ）ことによって利用することが好ましい。関連するメモリ・ビットをプログラムしてプログラム可能スイッチを所望の「オン」または「オフ」状態にセットした後、プログラム線（ワード線およびビット線）は未選択である。ワード線はＶccにセットされ、ビット線は「指定しない」状態にセットされるが、この状態は処理技術の特徴によってＶccまたは浮遊になる可能性がある。
好ましい実施形態に関連して本発明について説明した。前述の説明に照らして、多数の代替例、修正例、変形例、および使用法が当業者には明らかであることは明白である。
【図１Ａ】
0003881020.tif 000002
【図１Ｂ】
0003881020.tif 000003
【図１Ｃ】
0003881020.tif 000004
【図２】
0003881020.tif 000005
【図３】
0003881020.tif 000006
【図４Ａ】
0003881020.tif 000007
【図４Ｂ】
0003881020.tif 000008
【図４Ｃ】
0003881020.tif 000009
【図５Ａ】
0003881020.tif 000010
【図５Ｂ】
0003881020.tif 000011
【図５Ｃ】
0003881020.tif 000012
【図６Ａ】
0003881020.tif 000013
【図６Ｂ】
0003881020.tif 000014
【図７】
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【図８】
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