(57)【特許請求の範囲】
【請求項１】
発信元のネットワークノードおよび行先ネットワークノードを接続する複数の第１のメディアインタフェースリンクのうちの選択された１つを使用して、前記発信元のネットワークノードのメディアアクセスコントローラから出力されるデータフレームを前記行先ネットワークノードへ転送する方法であって、
各々がデータを同じ行先ネットワークノードと連絡しているそれぞれ対応の物理レイヤリンクへ第１のデータ速度において送信するように構成される複数の第１のメディアインタフェースリンクを確立するステップと、
第２のメディアインタフェースリンクを介して前記メディアアクセスコントローラから前記データフレームをメディアインタフェース内で前記第１のデータ速度より速い第２のデータ速度において受信し、経路選択調停論理に従って複数の送信バッファのうちの１つに前記データフレームを記憶するステップとを含み、各送信バッファは対応する第１のメディアインタフェースリンクへ送信すべきデータを記憶するように構成されており、前記方法はさらに、
所定の最小しきい値に達する前記１つの送信バッファ内の記憶されたバイト数に応答して前記メディアインタフェース内で前記経路選択調停論理に従って前記受信されたデータフレームを前記第１のメディアインタフェースリンクのうちの前記選択された１つ上で同じ行先ネットワークノードと連絡しているそれぞれ対応の物理レイヤリンクへ送信するステップを含む、方法。
【請求項２】
前記送信するステップは、前記対応する第１のメディアインタフェースリンクの利用可能性を検出するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記記憶するステップは、前記送信バッファ間のリーストリーセントリーユーズド調停に基づいて前記受信されたデータフレームを記憶するための前記１つの送信バッファを前記経路選択調停論理により選択するステップを含む、請求項２に記載の方法。
【請求項４】
前記選択するステップは、前記リーストリーセントリーユーズド調停としてラウンドロビン調停を用いて前記１つの送信バッファを選択するステップを含む、請求項３に記載の方法。
【請求項５】
前記記憶するステップは、
前記データフレームの優先順位を定めるステップと、
前記定められた優先順位に基づいて高優先順位バッファおよび低優先順位バッファの一方に前記データフレームを選択的に記憶するステップと、
前記高優先順位バッファ内に記憶されたデータに関連する前記定められた優先順位に基づいて、対応する優先順位バッファから前記１つの送信バッファへ前記データフレームを出力するステップとを含む、請求項１に記載の方法。
【請求項６】
前記優先順位を定めるステップは、前記データフレーム内のヘッダ情報を読取り、前記優先順位を識別するステップを含む、請求項５に記載の方法。
【請求項７】
発信元のネットワークノードおよび行先ネットワークノードを接続する複数の第１のメディアインタフェースリンクのうちの選択された１つを使用して、前記発信元のネットワークノードのメディアアクセスコントローラから出力されるデータフレームを前記行先ネットワークノードへ転送する方法であって、
各々がデータを同じ行先ネットワークノードと連絡している複数のそれぞれ対応の物理レイヤリンクへ第１のデータ速度において送信するように構成される前記複数の第１のメディアインタフェースリンクを確立するステップと、
第２のメディアインタフェースリンクを介して前記メディアアクセスコントローラから前記データフレームをメディアインタフェース内で前記第１のデータ速度より速い第２のデータ速度において受信し、経路選択調停論理に従って複数の送信バッファのうちの１つに前記データフレームを記憶するステップとを含み、各送信バッファは対応する第１のメディアインタフェースリンクへ送信すべきデータを記憶するように構成されており、前記方法はさらに、
所定の最小しきい値に達する前記１つの送信バッファ内の記憶されたバイト数に応答して前記メディアインタフェース内で前記経路選択調停論理に従って前記受信されたデータフレームを前記第１のメディアインタフェースリンクのうちの前記選択された１つ上で同じ行先ネットワークノードと連絡しているそれぞれ対応の物理レイヤリンクへ送信するステップと、
前記データフレームの優先順位を定めるステップと、
前記定められた優先順位に基づいて高優先順位バッファおよび低優先順位バッファの一方に前記データフレームを選択的に記憶するステップと、
前記高優先順位バッファ内に記憶されたデータに関連する前記定められた優先順位に基づいて、対応する優先順位バッファから前記１つの送信バッファへ前記データフレームを出力するステップとを含み、
前記優先順位を定めるステップは、前記データフレーム内のペイロードデータ情報を読取り、前記優先順位を識別するステップを含む、方法。
【請求項８】
前記受信するステップは、
前記データフレームの優先順位を定めるステップと、
前記定められた優先順位に基づいて高優先順位バッファおよび低優先順位バッファの一方に前記データフレームを選択的に記憶するステップと、
前記経路選択調停論理に従って前記高優先順位バッファ内に記憶される高優先順位データを複数の送信バッファのうちの利用可能な第１のものへ最初に出力するステップとを含み、各送信バッファは前記メディアインタフェースリンクのうちの対応する１つへ送信すべきデータを記憶するように構成されており、前記受信するステップはさらに、
前記高優先順位バッファ内の記憶されるバイト数が所定のしきい値以下に減少した後、前記経路選択調停論理に従って、前記低優先順位バッファ内に記憶される低優先順位データを前記送信バッファのうちの利用可能な第２のものへ２番目に出力するステップを含む、請求項１に記載の方法。
【請求項９】
前記受信するステップは、前記第２のデータ速度としての毎秒１ギガビットのデータ速度において前記データフレームを前記第２のメディアインタフェースリンクから受信するステップを含む、請求項１に記載の方法。
【請求項１０】
前記送信するステップは、前記第１のデータ速度としての毎秒１００メガビットの速度において前記受信したデータフレームを前記１つの第１のメディアインタフェースリンク上に送信するステップを含む、請求項９に記載の方法。
【請求項１１】
前記第１のメディアインタフェースリンクの各々から送信されたデータフレームを前記メディアインタフェース内へ受信するステップと、
前記第１のメディアインタフェースリンクの各々から受信した前記送信されたデータフレームを対応する受信バッファ内に記憶するステップと、
所定の最小量のデータが前記対応する受信バッファ内に記憶された後、前記受信バッファの各々から前記第２のメディアインタフェースリンクを介して前記メディアアクセスコントローラへ前記記憶された送信されたデータフレームを転送するステップとをさらに含む、請求項１に記載の方法。
【請求項１２】
前記１つの第１のメディアインタフェースリンクは、前記１つの第１のメディアインタフェースリンクの対応する利用可能性に基づいて前記経路選択調停論理によって選択される、請求項２に記載の方法。
【請求項１３】
メディアアクセスコントローラから第１のメディアインタフェースリンクを介して第１の伝送速度において受信したデータフレームを送信するための装置であって、
それぞれ対応の複数の第２のメディアインタフェースリンクへ出力すべきデータを記憶するように構成される複数の送信バッファを含み、前記第２のメディアインタフェースリンクは各々がデータを前記第１のデータ速度より遅い第２のデータ速度において送信および受信するように構成されており、前記装置はさらに
経路選択調停論理を有し前記受信したデータフレームを前記送信バッファのうちの選択された１つに選択的に記憶するための第１のメディアインタフェースコントローラと、
所定のしきい値を超える対応する記憶されたバイト数および対応する第２のメディアインタフェースリンクの利用可能性に基づいて、前記送信バッファの各々に記憶される前記データを出力するように構成される第２のメディアインタフェースコントローラとを含む、装置。
【請求項１４】
前記第１のメディアインタフェースコントローラによって高い優先順位を有するものであると識別された、前記メディアアクセスコントローラからのデータフレームを記憶するように構成される高優先順位送信バッファと、
前記第１のメディアインタフェースコントローラによって低い優先順位を有するものであると識別された、前記メディアアクセスコントローラからのデータフレームを記憶するように構成される低優先順位送信バッファとをさらに含み、
前記第１のメディアインタフェースコントローラは、前記低優先順位送信バッファから前記送信バッファへ出力する前に、少なくとも１つの前記送信バッファへの前記高優先順位送信バッファからの出力を制御する、請求項１３に記載の装置。
【請求項１５】
複数の受信バッファをさらに含む、請求項１３に記載の装置。
【請求項１６】
前記経路選択調停論理は、リーストリーセントリーユーズド調停に従って前記１つの送信バッファを選択する、請求項１３に記載の装置。
【請求項１７】
前記経路選択調停論理は、前記リーストリーセントリーユーズド調停としてラウンドロビン方式を用いる、請求項１６に記載の装置。
【請求項１８】
前記第１のメディアインタフェースリンクと前記第２のメディアインタフェースリンクとの間で管理データ情報を送信するように構成される管理コンバージェンス論理をさらに含む、請求項１３に記載の装置。
【発明の詳細な説明】
【０００１】
【発明の背景】
【０００２】
【技術分野】
この発明は高速ネットワーク上でパケットデータを送信することに関し、より特定的にはデータをメディアアクセスコントローラ（ＭＡＣ）レイヤから、少なくとも毎秒１ギガビットのデータ速度で動作する全二重ネットワークの物理レイヤ上へと送信するための方法およびシステムに関する。
【０００３】
【背景技術】
ローカルエリアネットワークはネットワークケーブルまたは他の媒体を用いてネットワーク上の局をリンクする。各ローカルエリアネットワークアーキテクチャは、ネットワーク媒体上での送信のためデータパケットを物理レイヤトランシーバへ送信するメディアアクセス制御（ＭＡＣ）を用いる。
【０００４】
イーサネットプロトコルＩＳＯ／ＩＥＣ  ８８０２−３（ＡＮＳＩ／ＩＥＥＥ規格８０２．３，１９９３年度版）は、すべての局がネットワークチャネルに平等にアクセスできるようにする半二重メディアアクセス機構を規定する。半二重機構は典型的に、１０ＭＢ／秒または１００ＭＢ／秒のいずれかにおいて動作する。イーサネットネットワークに関しては全二重環境もまた提案されており、これはＩＥＥＥ８０２．３ｘ、フロー制御を伴う全二重−作業草案（Full-Duplex with Flow Control-Working Draft ）（０．３）と称される。全二重環境では、たとえば１００ＭＢ／秒において交換ハブを用いて２つのネットワーク局の間に両方向ポイントツーポイント通信リンクがもたらされ、そのため２つの局は衝突を起こすことなく互いの間で同時にイーサネットデータパケットを送信および受信することができる。
【０００５】
ＩＥＥＥ８０２．３ｚタスクフォース（Task Force）は現在、共用（すなわち半二重）および全二重ギガビットイーサネットの動作のための規格を規定している。この規格は、メディアアクセス制御（ＭＡＣ）レイヤと、調停レイヤと、ギガビットメディア独立なインタフェース（ＧＭＩＩ）と提案されるネットワークの物理レイヤ（ＰＨＹ）を実装することになる物理メディアに依存するサブレイヤとについて説明するものとなるであろう。提案されるネットワークにより、半二重モードでは毎秒１ギガビット、全二重モードでは毎秒２ギガビットのデータ速度において動作可能であるイーサネットリンクをユーザが実装できるようになる。
【０００６】
目下、ファストイーサネット規格は、ファストイーサネットＭＡＣレイヤ装置をファストイーサネット装置に接続するのに用いられる、半二重では１００ＭＢ／秒、全二重では２００ＭＢ／秒において動作するイーサネットリンクをユーザが実装できるようにするメディア独立なインタフェース（ＭＩＩ）を記述する。
【０００７】
現在、ユーザが２００ＭＢ／秒を超え毎秒１ギガビットより遅いデータ速度の範囲内で動作するイーサネットリンクを実装する手立てはない。さらに、ギガビット伝送速度において物理データリンクを実装しようとするのは非常に費用がかかる。なぜなら、現在の技術ではギガビットデータ速度の送信に銅線リンクを使用することができないためである。このため、データをギガビットデータ速度で送信するのに光ファイバしか用いることができない。
【０００８】
ギガビット伝送速度を提供する物理レイヤデータリンクを実装するための構成例の１つは、「複数の物理リンクにわたってメディアアクセスコントローラから高速パケットデータを送信するための構成」（“ARRANGEMENT FOR TRANSMITTING HIGH SPEED PACKET DATA FROM A MEDIA ACCESS CONTROLLER ACROSS MULTIPLE PHYSICAL LINKS ”）（代理人事件番号１０３３−２９２）と題された１９９７年８月１５日出願の同一出願人に譲渡される同時係属中の出願連続番号第０８／９１２，２３５号に開示される。開示される構成では、メディアアクセスコントローラと物理レイヤとの間に修正された調停レイヤを用いてパケットデータの少なくとも一部分をメディアアクセスコントローラから多重メディアインタフェースリンク上へ送信する。多重メディアインタフェースリンクを使用することで、多重メディアインタフェースリンク上に異なる直列データストリームを同時に送信してデータ速度を効果的に増加させることによって費用に対し最も効率の良い態様でより速いデータ伝送速度がもたらされる。
【０００９】
【発明の概要】
複数のより低い速度の物理リンクにわたって高速データフレームの負荷割当てを可能にするのに必要な実装機能を特定的に示す経済的な構成が必要である。
【００１０】
また、データフレームのそれぞれの優先順位および送信リンクの利用可能性に基づいて複数の送信リンクにわたって高速データフレームの割当てを実装するのに必要なアーキテクチャを特定する構成が必要である。
【００１１】
これらおよび他の必要は、高速メディアアクセスコントローラからメディアインタフェースによって受信したデータフレームが、選択されるメディアインタフェースリンク上にメディアインタフェース内の経路選択調停論理に基づいて送信されるこの発明によって満たされる。
【００１２】
この発明の一局面によれば、発信元のネットワークノードのメディアアクセスコントローラから出力されるデータフレームを行先ネットワークノードへ転送する方法は、各々がデータを行先ネットワークノードと連絡しているそれぞれ対応の物理レイヤリンクへ第１のデータ速度において送信するように構成される複数の第１のメディアインタフェースリンクを確立するステップと、第２のメディアインタフェースリンクを介してメディアアクセスコントローラからデータフレームをメディアインタフェース内で第１のデータ速度より速い第２のデータ速度において受信するステップと、メディアインタフェースから受信されたデータフレームを、メディアインタフェース内の経路選択調停論理に従って、第１のメディアインタフェースリンクのうちの選択された１つ上での送信のため、送信するステップとを含む。メディアアクセスコントローラから受信したデータフレームをメディアインタフェースリンク上へより低いデータ速度において送信することにより、データフレームを複数のより低い速度の送信経路に沿って分配することによって高速メディアアクセスコントローラからデータを経済的な態様で送信することが可能になる。さらに、経路選択調停論理に基づいた送信では、複数のより低い速度の送信経路にわたる高速データフレームトラヒックを管理する、メディアアクセス制御レイヤ下の仮想スイッチファブリックが提供される。
【００１３】
この発明の別の局面では、メディアアクセスコントローラから第１のメディアインタフェースリンクを介して第１の伝送速度において受信したデータフレームを送信するための装置を提供し、この装置は、それぞれ対応の複数の第２のメディアインタフェースリンクへ出力すべきデータを記憶するように構成される複数の送信バッファを含み、第２のメディアインタフェースリンクは各々がデータを第１のデータ速度より遅い第２のデータ速度において送信および受信するように構成されており、前記装置はさらに経路選択調停論理を有し受信したデータフレームを送信バッファのうちの選択された１つに選択的に記憶するための第１のメディアインタフェースコントローラと、所定のしきい値を超える対応する記憶されたバイト数および対応する第２のメディアインタフェースリンクの利用可能性に基づいて、送信バッファの各々に記憶されるデータを出力するように構成される第２のメディアインタフェースコントローラとを含む。
【００１４】
この発明のさらなる目的、利点および新規の特徴は、一部は以下の説明において提示され、一部は当業者には以下の記述を考察する際に明らかになり、またはこの発明を実施することから知得できるであろう。この発明の目的および利点は、特に添付の特許請求の範囲において示される手段および組合せにより実現され達成されるであろう。
【００１５】
添付の図面に言及するが、同じ参照番号を有する要素は全体を通して同じ要素を表わす。
【００１６】
【発明を実施するためのベストモード】
開示される実施例では、複数の１００ＭＢ／秒ＰＨＹ技術を用いたギガビットネットワークのメディア実装が可能となる。１００ＭＢ／秒ＰＨＹ技術は容易に利用可能であり費用対効果が高いため、１００ＭＢ／秒リンクによってより高い帯域幅およびサービスの品質のオプションを必要とする応用例に対して安く透過的な解決がもたらされる。さらに、このスケーラブルなリンクはユーザの応用、システムおよびデバイスドライバに対して透過的であり、ユーザが、一度ギガビット対応の実装が当該技術において入手可能になれば開示されたメディアインタフェースおよびその対応の物理レイヤをこれで単に置換えることによってフルギガビット速度にスムーズに移行することが可能となる。
【００１７】
開示される構成は、既存の１００ＭＢ／秒物理レイヤ（ＰＨＹ）技術を用いた、２００ＭＢ／秒からギガビット速度まで、２００ＭＢ／秒ごとのスケーラブルな速度を有するイーサネットリンクの実装に向けられる。複数のリンクを用いることにより、種々のデータフレーム（つまり、データパケット）の並列送信が可能となり、有効データ速度が増加し、たとえば１０個の１００ＭＢ／秒物理リンクを用いて１つの仮想ＧＢ／秒リンクを生成する。
【００１８】
図１は、この発明の一実施例による、１００ＭＢ／秒データリンクを用いてギガビット伝送速度をもたらすための複数のレイヤリンクの使用を表わすブロック図である。各ネットワークノード１２は、プロトコルレイヤおよびデバイスドライバ（図示せず）ならびにＩＥＥＥ８０２．３ｚ作業部会により提案されるギガビットイーサネット規格に従ったギガビットＭＡＣ（ＧＭＡＣ）コア１６を有するギガビットメディアアクセスコントローラ（ＧＭＡＣ）レイヤ１４を含む。各ネットワークノード１２はまた、汎用メディアインタフェースとも称される特殊な調停レイヤ１８を含み、これはギガビットＭＡＣ１８へのメディアインタフェースリンク１９とインタフェースし、複数の１００ＭＢ／秒メディアインタフェースリンク２２0 、２２1 、２２2 から２２n までを提供する少なくとも１つの１００ＭＢ／秒物理レイヤ（ＰＨＹ）装置２０に対して複数の１００ＭＢ／秒メディアインタフェースリンク２１を介してトラヒックを分配し多重化しデマルチプレックスし集めるのに必要なサービス機能を提供する。図１に示されるように、特殊な調停レイヤ１８およびＧＭＡＣレイヤ１４は、たとえばバイトベースで１２５ＭＢ／秒でメディアインタフェースリンク１９を介して、図５に示されるＩＥＥＥ８０２．３に従ったデータパケットを送信および受信するためのギガビット速度メディア独立なインタフェース（ＧＭＩＩ）２４を含む。
【００１９】
ＧＭＡＣ１６はＩＥＥＥ８０２．３プロトコルに従って、データフレームとも称されるデータパケットを生成する。次に、ＧＭＡＣ１６はプリアンブル、ヘッダ（発信元および行先アドレス１０２および１０４、任意のＶＬＡＮタグ１０６およびパケットタイプ／長さフィールド１０８を含む）、ペイロードデータフィールド１１０および巡回冗長検査（ＣＲＣ）またはフレームチェックシーケンス（ＦＣＳ）フィールド１１２を含む図５のデータパケットをＧＭＩＩインタフェース２４を介して調停レイヤ１８（すなわちメディアインタフェース）へ出力する。調停レイヤ１８は、データパケットをＧＭＩＩインタフェース２４からギガビットデータ速度において受信するように構成され、かつメディアインタフェースリンク２２0 −２２n のうちの選択された１つ上での送信のため、受信したデータフレームを送信するように構成される仮想ギガビットレイヤ２６を含む。詳しくは、仮想ギガビットレイヤは、ｎＭＩＩ２８として図１に集合的に示される複数のメディア独立なインタフェース（ＭＩＩ）のうちの選択される１つへ各データフレームを出力する。当該技術において知られているように、ＭＩＩ２８の各々は、対応する物理レイヤリンク２２にわたっての送信および受信のため、対応するメディアインタフェースリンク２１を介した物理レイヤ装置２０との１００ＭＢ／秒全二重接続をもたらす。物理レイヤ装置２０は所望により１００ＢＡＳＥ−ＴＸ、１００ＢＡＳＥ−Ｔ４、または１００ＢＡＳＥ−ＦＸのタイプのものであってもよい。
【００２０】
図２は、この発明の第１の実施例による、図１の仮想ギガビットレイヤ２６ａのうちの１つを詳しく示すブロック図である。図２に示されるように、ＶＧＬ２６ａは、ギガビットデータ速度においてパケットデータの開始を示すプリアンブルをＧＭＩＩ２４を介してＧＭＡＣ１６ａから検出するように構成されるプリアンブル検出回路３０を含む。ＶＧＬ２６ａはまた、経路選択調停論理３３を有するＧＭＩＩ制御回路３２と、複数のＭＩＩ送信バッファ３４と、ＭＩＩ制御３６と、複数の１００ＭＢ／秒プリアンブル検出回路３８と、ＧＭＩＩ２４と複数の１００ＭＢ／秒ＭＩＩリンク２８との間で管理データクロック（ＭＤＣ）および管理データ（ＭＤＩＯ）を供給するように構成される管理コンバージェンス論理４２とを含む。ＶＧＬ２６はまた、ＭＩＩ２８から受信されＧＭＩＩ２４へ出力されるデータのための複数のＭＩＩ受信バッファ４４を含む。
【００２１】
図２に示されるように、ＧＭＡＣ１６ａによって出力されるデータフレームはギガビットメディアインタフェースリンク１９ａにわたってＧＭＩＩ２４を介してＶＧＬ２６ａによって受信される。プリアンブル検出回路３０はＧＭＩＩインタフェース２４上のギガビットパケット上のプリアンブルを検出し、ＶＧＬ２６ａがＧＭＡＣ１６ａと同期しパケットデータパケットの受信を開始するのを可能にする。プリアンブルの検出に応答して、ＧＭＩＩ制御３２はパケットデータ（プリアンブル、ヘッダ、ペイロードデータおよびＣＲＣフィールドを含む）をＭＩＩ送信バッファ３４i のうちの選択された１つに送る。以下に説明するように、ＧＭＩＩメディアインタフェースコントローラとも称されるＧＭＩＩ制御３２は、対応する１００ＭＢ／秒送信経路のための送信バッファ３４i を選択する調停論理３３を含む。
【００２２】
ＭＩＩメディアインタフェースコントローラとも称されるＭＩＩ制御３６は、図２および図３に点線で示されるように、送信バッファ３４i 内の記憶されたデータが所定のしきい値を超えたことに応答してデータフレームを出力する。ＭＩＩ制御３６はまた、ＭＩＩ２８i からの受信したデータフレームを対応するＭＩＩ受信バッファ４４i 内に記憶することを制御する。点線により示されるように、一旦、予め定められた最小数のバイトが受信バッファ４４i に記憶されると、ＧＭＩＩコントローラ３２はデータフレームを適当な受信バッファ３４i からＧＭＡＣ１６へＧＭＩＩ２４を介して出力する。
【００２３】
ＧＭＩＩ制御３２は、ＧＭＩＩ２４から受信したデータフレームの送信を、経路選択調停論理３３を用いて送信バッファ３４i のうちの１つを選択することによって制御する。特に、図４は、ＧＭＩＩ制御３２がＧＭＩＩ２４からの入来データフレームを送信バッファ３４i のうちの選択される１つへ経路付ける上で用い得る異なる調停論理方式を示すブロック図である。経路選択調停論理３３は、ラウンドロビン部分３３ａなどのＬＲＵ（リーストリーセントリーユーズド）調停部分、統計的調停部分３３ｂおよび優先順位調停部分３３ｃを含む。典型的には、これらの調停論理部分のうちの１つがネットワークの最初の構成時に応用に応じて選択される。ラウンドロビン調停論理３３ａは受信されたパケットを次に続く送信バッファ３４i へ所定のシーケンスで送るように構成される。代わりに、調停論理３３ａは、送信バッファまたはそれぞれ対応のＭＩＩリンクの順序付けにかかわらず、データフレームをＬＲＵ送信バッファ３４i へ供給するよう、より一般的な態様で構成されてもよい。統計的調停論理３３ｂは、データパケットの長さがかなり異なる場合に、トラヒック管理の観点からデータパケットをより均一に分配するよう用いることができる。この場合、ＭＡＣレイヤ上の高レベル処理（たとえば伝送制御プロトコル（ＴＣＰ））を用いて、行先局においてパケットの順序付けを監視してもよい。最後に、図３の構成では、ＧＭＩＩ２４から受信されるデータフレームの優先順位を定めるのに優先順位調停論理３３ｃが用いられる。この場合、優先順位調停３３ｃは、（たとえば図５のフィールド１０２、１０４、１０６または１０８のうちの１つから）受信されたデータフレームのヘッダ内の所定の値を検出すること、または図５に示されるデータフィールド１１０内の所定のデータパターンを検出することを含むさまざまな方法で、受信したデータフレームの優先順位を定めることができる。
【００２４】
図３は、この発明の一実施例による、複数の物理レイヤリンクにわたって高優先順位フレームおよび低優先順位フレームを送信するように構成される仮想ギガビットレイヤ２６ａを示すブロック図である。図３に示されるように、仮想ギガビットレイヤ２６′は、それぞれ対応の１００ＭＢメディアインタフェースリンク２８へ出力すべきデータフレームを記憶するように構成される複数の送信バッファ３４と、それぞれ対応の１００ＭＢメディアインタフェースリンク２８から受信されるデータフレームを記憶するように構成される複数の受信バッファ４４とを含む。このように、図３の受信経路は図２の受信経路と同じである。
【００２５】
図３はまた、ＧＭＩＩコントローラ３２′内の優先順位調停論理３３ｃにより高い優先順位を有するものであると識別される、ＧＭＩＩ２４を介するＧＭＡＣ１６からのデータフレームを記憶するよう構成される高優先順位送信バッファ６０を含む。仮想ギガビットレイヤ２６′はまた、ＧＭＩＩ制御３２′の優先順位調停論理３３ｃにより低い優先順位を有するものであると識別される、ＧＭＩＩ２４を介するＧＭＡＣ１６からのデータフレームを記憶するように構成される低優先順位送信バッファ６２を含む。
【００２６】
経路選択調停論理３３は、まず高優先順位送信バッファ６０が何らかのデータを記憶しているかどうかを確認することによって送信バッファ３４i のうちの１つを、対応する１００ＭＢメディアインタフェースリンク２８上にデータを送信するために選択する。高優先順位送信バッファ６０が何らかのデータフレームを記憶している場合、または記憶されたデータバイト数が所定の最終しきい値を超える場合、ＧＭＩＩ制御３２′はまず高優先順位送信バッファ６０の内容を送信バッファ３４i のうちの選択された１つの中へ出力する。たとえば、高優先順位送信バッファ６０が２つのデータフレームを記憶している場合、ＧＭＩＩ制御３２′は第１の高優先順位データパケットをバッファ６０から送信バッファ３４0 へ転送し、第２の高優先順位データフレームをバッファ６０から送信バッファ３４1 へ送信する。一旦、高優先順位バッファ６０内の記憶されるデータの量がある所定のしきい値以下に減少すると、ＧＭＩＩ制御３２′はそこで、低優先順位バッファ６２内に記憶されるデータフレームがあれば、送信バッファ３４i のうちの、ＬＲＵ調停または統計的調停を用いて選択された１つへ転送する。
【００２７】
開示される実施例によれば、複数のより低い速度のメディアインタフェースリンクにわたって複数のデータパケットの送信および受信を管理するため、メディアインタフェース内の経路選択調停論理に従って高速メディアインタフェースリンクと、選択されたより低い速度のメディアインタフェースリンクとの間でデータフレームを送信することができる。それぞれ対応のより低い速度のメディアインタフェースリンクと関連のあるそれぞれ対応のバッファ内にデータフレームを記憶することによってタイミングおよび同期が維持され、第１のメディアインタフェースコントローラが高速メディアインタフェースリンクに関連のあるデータフレームの送信および受信を制御し、第２のメディアインタフェースコントローラが複数のメディアインタフェースリンクにわたってのデータフレームの送信および受信を制御する。
【００２８】
開示された実施例はＧＭＩＩに従ったＰＨＹインタフェースを用いて説明したが、ＩＥＥＥ８０２．３ｚでは、ＧＭＡＣはＧＭＩＩに従ったＰＨＹ、または８Ｂ／１０Ｂコード化がＭＡＣ内で行なわれる８Ｂ／１０Ｂに従ったＰＨＹのどちらにも接続できることを規定している。開示されたＶＧＬ２６は、Ｔｘバッファ３４内に記憶する前にＧＭＡＣ１６からの符号化された送信データの８Ｂ／１０Ｂ復号化を行ない、Ｔｘバッファ４４からＧＭＡＣ１６へ出力する前に受信データの８Ｂ／１０Ｂ符号化を行ない、ＧＭＩＩインタフェース２４を適当な８Ｂ／１０Ｂインタフェースと取り替えることにより、８Ｂ／１０Ｂプロトコル用に変更できる。このため、この発明は８Ｂ／１０Ｂプロトコルの使用をも包含するものである。
【００２９】
この発明は現在最も実用的で好ましい実施例とみなされるものに関連して説明したが、この発明が開示される実施例に限定されるものではなく、逆に添付の特許請求の範囲の精神および範囲内に含まれるさまざまな修正および均等な構成を網羅することが意図されていることが理解されるべきである。
【００３０】
【産業上の利用可能性】
開示される実施例はネットワークを形成するコンピュータおよびネットワーク制御システムに適用可能である。
【図面の簡単な説明】
【図１】この発明の一実施例による、高速データネットワークにわたってパケットデータを送信するための構成を示すブロック図である。
【図２】この発明の第１の実施例による、メディアアクセスコントローラから複数のメディアインタフェースリンクへデータフレームを転送するための仮想ギガビットレイヤを詳しく示すブロック図である。
【図３】この発明の第２の実施例による、高優先順位フレームおよび低優先順位フレームを複数の物理レイヤリンクにわたって送信するための仮想ギガビットレイヤを示すブロック図である。
【図４】図２および図３の経路選択調停論理を示すブロック図である。
【図５】高優先順位リンク上での送信のための優先順位情報を含み得るデータフレーム構造を示す図である。
【符号の説明】
１２  ネットワークノード
１４  ギガビットメディアアクセスコントローラ（ＧＭＡＣ）レイヤ
１６  ギガビットＭＡＣ（ＧＭＡＣ）コア
１８  特殊な調停レイヤ
１９  メディアインタフェースリンク
２０  １００ＭＢ／秒物理レイヤ装置
２１  メディアインタフェースリンク
２２  メディアインタフェースリンク
２４  ＧＭＩＩインタフェース
２６  仮想ギガビットレイヤ
２８  ＭＩＩ
３０  プリアンブル検出回路
３２  ＧＭＩＩ制御回路
３３  経路選択調停論理
３４  ＭＩＩ送信バッファ
３６  ＭＩＩ制御
３８  プリアンブル検出回路
４２  管理コンバージェンス論理
４４  ＭＩＩ受信バッファ
６０  高優先順位送信バッファ
６２  低優先順位送信バッファ
１０２  発信元アドレス
１０４  行先アドレス
１０６  任意のＶＬＡＮタグ
１０８  パケットタイプ／長さフィールド
１１０  ペイロードデータフィールド
１１２  巡回冗長検査（ＣＲＣ）またはフレームチェックシーケンス（ＦＣＳ）フィールド
【図１】
0003913368.tif 000002
【図２】
0003913368.tif 000003
【図３】
0003913368.tif 000004
【図４】
0003913368.tif 000005
【図５】
0003913368.tif 000006