(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ内に複数のメモリセルが直列に接続されたセルストリングスを有するＮＡＮＤ型の不揮発性メモリにおいて、
ラッチ回路と、前記セルストリングスに接続される定電流回路と、前記セルストリングスと定電流回路との接続点にゲートが接続され前記ラッチ回路の入力端子にドレインが接続された検出トランジスタとを有し、当該検出トランジスタが前記接続点の電位を検出して前記ラッチ回路を反転または非反転制御する検出回路と、
前記セルストリングスの前記定電流回路と反対側の第１の基準電位と、前記検出トランジスタのソースに接続される第２の基準電位とを有し、
消去ベリファイ時には、前記第１の基準電位と第２の基準電位とが、それぞれ所定の正電位に制御されることを特徴とする不揮発性メモリ。
【請求項２】
請求項１において、前記第１及び第２の基準電位が、通常読み出し時及びプログラムベリファイ時において、グランド電位に制御されることを特徴とする不揮発性メモリ。
【請求項３】
請求項１または２において、前記第１及び第２の基準電位が、消去ベリファイ時に同じ正電位に制御されることを特徴とする不揮発性メモリ。
【請求項４】
メモリセルアレイ内に複数のメモリセルが直列に接続されたセルストリングスを有するＮＡＮＤ型の不揮発性メモリにおいて、
冗長情報または所定の情報を記憶する補助メモリセルと、
ラッチ回路と、前記補助メモリセルに接続される定電流回路と、前記メモリセルと定電流回路との接続点にゲートが接続され前記ラッチ回路の入力端子にドレインが接続された検出トランジスタとを有し、当該検出トランジスタが前記接続点の電位を検出して前記ラッチ回路を反転または非反転制御する冗長検出回路と、
前記補助メモリセルの前記定電流回路と反対側の第１の基準電位と、前記検出トランジスタの第２の基準電位とを有し、
消去ベリファイ時には、前記第１の基準電位と第２の基準電位とが、それぞれ所定の正電位に制御されることを特徴とする不揮発性メモリ。
【請求項５】
請求項４において、前記第１及び第２の基準電位が、前記補助メモリセルの通常読み出し時及びプログラムベリファイ時において、グランド電位に制御されることを特徴とする不揮発性メモリ。
【請求項６】
請求項４または５において、前記第１及び第２の基準電位が、消去ベリファイ時に同じ電位に制御されることを特徴とする不揮発性メモリ。
【請求項７】
請求項１乃至６のいずれかの請求項において、前記メモリセルまたは補助メモリセルは、消去時は負の閾値電圧に、プログラム時は正の閾値電圧にされ、選択された前記メモリセルまたは補助メモリセルは、そのコントロールゲートに０Ｖが印加されることを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＡＮＤ型の不揮発性メモリに関し、特に、より大きな消去マージンを確保して消去ベリファイ動作を可能にするＮＡＮＤ型不揮発性メモリに関する。
【０００２】
【従来の技術】
ＮＡＮＤ型のメモリセル構成を有するフラッシュメモリなどの不揮発性メモリは、ＦＮトンネル現象（フォイマン・ノルトハイム・トンネル現象）を利用してフローティングゲートに電子を注入してプログラムし、電子を引き抜いて消去を行うことから、ＮＯＲ型のフラッシュメモリに比較して、消費電力が少ない。また、ビット線に接続されるセルストリング内には複数のメモリセルトランジスタが直列に接続され、読み出し時に選択セルトランジスタのゲートに読み出し電圧を印加し、残りのセルトランジスタには高い電圧を印加して全て導通させる。したがって、そのセルストリングに流れる電流が比較的少ないので読み出し時の消費電力も小さい。また、セルストリング内のセルトランジスタの数に制約から、セクタサイズがＮＯＲ型の不揮発性メモリに比較すると小さく、消去単位が少ない。上記のような特色を有するＮＡＮＤ型の不揮発性メモリは、近年において広く利用されている。
【０００３】
図１２は、一般的なＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの断面図である。図１２（ａ）は消去状態、図１２（ｂ）はプログラム状態をそれぞれ示す。セルトランジスタの構成は、半導体基板表面に形成されたソース領域Ｓとドレイン領域Ｄ及び、それらの間に形成されたトンネル酸化膜ＯＸ、フローティングゲートＦＧ及びコントロールゲートＣＧからなる。図１２（ａ）の消去状態では、フローティングゲートＦＧから電子が引き抜かれた状態であり、セルトランジスタの閾値電圧Ｖｔは負であり、デプレッション型トランジスタとして機能する。一方、図１２（ｂ）のプログラム状態では、フローティングゲートＦＧに電子が注入されている状態であり、セルトランジスタの閾値電圧Ｖｔは正であり、エンハンスメント型トランジスタとして機能する。
【０００４】
図１３は、ＮＡＮＤ型フラッシュメモリのセルストリングとページバッファ回路を示す図である。セルストリングＣＳは、ビット線ＢＬに選択トランジスタＮＳＧ１を介して接続され、直列接続されたメモリセルＭＣ０〜ＭＣｎを有する。セルストリングＣＳの反対側にはアレイ用Ｖｓｓ電位ARVssに接続するための選択トランジスタＮＳＧ２が設けられる。
【０００５】
ビット線ＢＬは、トランジスタＮ１０，Ｎ１１を介してセンスバッファ１００に接続される。センスバッファ１００は、読み出し、プログラムベリファイ、消去ベリファイの時におけるメモリセルの閾値電圧の状態を検出し、ラッチする機能を有する。図中、ＮはＮチャネルトランジスタを、ＰはＰチャネルトランジスタを示す。また、センスバッファ１００はラッチ回路１０を有する。
【０００６】
トランジスタＮ１は、ページバッファ選択トランジスタであり、出力端子PBOUTに接続される。また、トランジスタＰ２，Ｐ３，Ｎ４，Ｎ５，Ｎ６は、出力ＣＭＯＳ回路である。そして、トランジスタＰ７は、定電流源である。
【０００７】
読み出し動作では、選択メモリセルのワード線ＷＬを０Ｖ程度にし、それ以外のワード線ＷＬを４Ｖ程度にして、選択メモリセルは閾値電圧の状態に応じてＯＮまたはＯＦＦにし、非選択メモリセルは全てＯＮにする。選択メモリセルのＯＮまたはＯＦＦに依存して、ノードＳＮＳがＨレベルまたはＬレベルになり、その状態が、信号ＳＥＴに読み出しパルスを印加した時の検出トランジスタＮ８の導通または非導通により読み出され、ラッチ回路１０にラッチされる。
【０００８】
プログラムベリファイや、消去ベリファイ動作は、読み出し動作と同様である。但し、プログラムベリファイでは、選択メモリセルのワード線を０Ｖの代わりにプログラムベリファイレベルに応じた正の電圧、例えば０．８Ｖを印加する。また、消去ベリファイでは、選択メモリセルのワード線を０Ｖの代わりに消去ベリファイレベルに応じた負の電圧にする。但し、半導体デバイスにおいて負の電圧を実現することは現実的でないので、通常は、選択メモリセルのワード線を０Ｖにして、アレイ用Ｖｓｓ電位ARVssを正電圧、例えば０．６Ｖにして、等価的に選択メモリセルのワード線電位を負にしている。
【０００９】
図１４は、ＮＡＮＤ型フラッシュメモリにおいて利用される冗長情報記憶用回路を示す。この回路では、冗長アドレスを記録する冗長メモリセルＲＭＣが、選択トランジスタＲＳＧ１，ＲＳＧ２に挟まれていて、センスアンプ部１０１に接続される。センスアンプ部１０１内のトランジスタＰ２１，Ｎ２０、及びＮＡＮＤゲート１２により、冗長メモリセルＲＭＣの閾値電圧状態がノードＳＮＳに読み出され、トランジスタＰ２２，Ｎ２３からなるＣＭＯＳインバータにより、ノードＳＮＳの状態が検出される。冗長メモリセルＲＭＣは、通常のメモリセルと同様に、消去時は負の閾値電圧、プログラム時は正の閾値電圧である。
【００１０】
読み出し動作では、冗長メモリセルＲＭＣのワード線ＷＬを０Ｖにして、閾値電圧の状態に応じてオンまたはオフさせることで、ノードＳＮＳにその情報が読み出される。プログラムベリファイ時は、冗長メモリセルＲＭＣのワード線ＷＬをプログラムベリファイレベルに応じた正電圧にして、ノードＳＮＳに閾値電圧がベリファイレベルを超えたか否かが読み出され、ＣＭＯＳインバータにより検出される。そして、消去ベリファイでは、冗長メモリセルＲＭＣのワード線ＷＬを０Ｖにして、アレイ用Vss電圧ＡＲＶｓｓを正電圧にして、等価的にワード線ＷＬを負電圧にしている。各動作での各電圧の例が、図１４（ｂ）に示される。
【００１１】
以上の通り、ＮＡＮＤ型のフラッシュメモリでは、メモリセルの閾値電圧がプログラム時に正電圧、消去時に負電圧になるというＮＯＲ型のフラッシュメモリとは異なる構成を有する。そのためＮＡＮＤ型のメモリでは、消去ベリファイで、メモリセルや冗長メモリセルの閾値電圧Ｖｔが負電圧になっていることを確認するために、アレイ用Ｖｓｓ電圧ＡＲＶｓｓを正電圧に制御することが行われる。
【００１２】
【発明が解決しようとする課題】
しかしながら、図１３のページバッファ回路１００や図１４のセンスアンプ部１０１の回路構成では、消去ベリファイにおいて課題を有する。
【００１３】
図１３のベージバッファ１００の構成では、選択メモリセルＭＣ０に対するワード線ＷＬ０に０Ｖを印加し、他のワード線及び選択線ＳＧ１，ＳＧ２には４Ｖを印加した状態で、トランジスタＮ１０、Ｎ１１を導通させる。選択メモリセルＭＣ０の閾値電圧が十分負電圧になっていると、選択メモリセルＭＣ０が導通して、ノードＳＮＳの電圧を引き下げ、その電圧がトランジスタＮ８により検出され、ラッチ回路１０にラッチされる。
【００１４】
しかし、トランジスタＮ８の閾値電圧は、製造プロセスに依存するが、通常は０．８Ｖ程度である。したがって、選択メモリセルＭＣ０の導通により、ノードＳＮＳは、トランジスタＮ８の閾値電圧より低くなる必要がある。その場合、信頼性の関係から読み出しに対してより大きな消去マージンを保証しなければならない場合は、アレイＶｓｓ電圧ＡＲＶｓｓを例えば１Ｖ程度に高くして、選択メモリセルＭＣ０のゲート電圧を等価的に−１Ｖ程度にする。すると、選択トランジスタＭＣ０が、消去動作によりフローティングゲートから十分に電子が引き抜かれて、その閾値電圧Ｖｔが負電圧になり、導通しても、ノードＳＮＳの電位は、せいぜいアレイＶｓｓ電圧ARVss（＝１Ｖ）までしか下げることができず、かかるノードＳＮＳ電位では、ソースがグランド電位Ｖｓｓに接続されるトランジスタＮ８を非導通にできず、結局消去ベリファイを行うことができないことになる。即ち、検出トランジスタＮ８を導通してラッチ回路１０の状態を反転することで、消去ベリファイがパスするようになっているが、消去状態になっても検出トランジスタＮ８を導通させることができないのである。
【００１５】
また、図１４の冗長情報記憶用回路の場合でも、その消去ベリファイの課題は同じである。図１４のセンスアンプ部１０１も図１３のページバッファ回路１００と同様に、冗長メモリセルＲＭＣが、選択トランジスタＲＳＧ１とトランジスタＮ２０を介して、定電流源となるＰチャネルトランジスタＰ２１に接続され、冗長メモリセルＲＭＣの導通、非導通に応じて、ノードＳＮＳがＨレベルまたはＬレベルになり、そのノードＳＮＳの電位が、ソースがグランドＶｓｓに接続された検出トランジスタＮ２３を有するＣＭＯＳインバータにより検出される。
【００１６】
その場合も、読み出しに対してより大きな消去マージンを保証しなければならない場合は、アレイ用Ｖｓｓ電圧ＡＲＶｓｓを例えば１Ｖ程度に高くして、冗長メモリセルＲＭＣのゲート電圧を等価的に−１Ｖ程度にする。すると、冗長トランジスタＲＭＣが、そのフローティングゲートから十分に電子が引き抜かれて閾値電圧Ｖｔが負電圧になって、導通しても、ノードＳＮＳの電位は、せいぜいアレイＶｓｓ電圧ARVss（＝１Ｖ）までしか下げることができない。かかるノードＳＮＳの電位では、ＣＭＯＳインバータのトリップレベルより高く、ソースがグランド電位Ｖｓｓに接続されるトランジスタＮ２３を非導通にできず、結局消去ベリファイを行うことができない。
【００１７】
以上の様に、メモリセルと定電流との間のノードレベルをソース接地された検出トランジスタのゲートに与えて、その検出トランジスタを導通させることでベリファイ動作をさせる回路では、消去ベリファイ動作に支障があることが理解される。
【００１８】
そこで、本発明の目的は、消去ベリファイを正常に行うことができるＮＡＮＤ型の不揮発性メモリを提供することにある。
【００１９】
また、本発明の別の目的は、プログラムにより正の閾値電圧になり、消去により負の閾値電圧になる不揮発性メモリにおいて、消去ベリファイ動作を正常に行うことができる不揮発性メモリを提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、ＮＡＮＤ型の不揮発性メモリにおいて、メモリセルが接続されるビット線に接続される定電流源と、その接続点の電位を検出する検出トランジスタとを有する検出回路と、メモリセルのビット線と反対側の第１の基準電位と、前記検出トランジスタのソースが接続される第２の基準電位とを有し、消去ベリファイ時には、第１の基準電位と第２の基準電位とが、所定の正電位に制御されることを特徴とする。第１の基準電位を正電位に制御することで、メモリセルのコントロールゲートレベルを等価的に消去ベリファイレベルであるマイナスにすることができ、更に検出トランジスタの第２の基準電位も正電位に制御することで、検出トランジスタの等価的な閾値電圧を高くすることができ、或いは検出インバータの等価的なトリップレベルと高くすることができ、消去ベリファイ時の従来の課題を解決することができる。
【００２１】
上記の目的を達成するために、本発明の一つの側面は、メモリセルアレイ内に複数のメモリセルが直列に接続されたセルストリングスを有するＮＡＮＤ型の不揮発性メモリにおいて、
前記メモリセルに接続される定電流回路と、その接続点の電位を検出する検出トランジスタとを有する検出回路と、
前記メモリセルの前記定電流回路と反対側の第１の基準電位と、前記検出トランジスタのソースに接続される第２の基準電位とを有し、
消去ベリファイ時には、前記第１の基準電位と第２の基準電位とが、所定の正電位に制御されることを特徴とする。
【００２２】
上記の目的を達成するために、本発明の別の側面は、メモリセルアレイ内に複数のメモリセルが直列に接続されたセルストリングスを有するＮＡＮＤ型の不揮発性メモリにおいて、
冗長情報または所定の情報を記憶する補助メモリセルと、
前記補助メモリセルに接続される定電流回路と、その接続点の電位を検出する検出トランジスタとを有する冗長検出回路と、
前記補助メモリセルの前記定電流回路と反対側の第１の基準電位と、前記検出トランジスタの第２の基準電位とを有し、
消去ベリファイ時には、前記第１の基準電位と第２の基準電位とが、所定の正電位に制御されることを特徴とする。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２４】
図１は、本実施の形態例における８×４のＮＡＮＤ型フラッシュメモリアレイとページバッファの構成を示す図である。図１には、４×４のメモリセルアレイをそれぞれ有する２つのブロックBlock0,1が示される。ＮＡＮＤ型フラッシュメモリは、複数個（図１中では４個）の直列に接続されたメモリセルＭＣ00〜ＭＣ30と、その上下に直列に接続されたセレクトゲート・トランジスタNSG1,NSG2とで、一つのストリングという単位を形成する。このストリングが一本のビット線ＢＬ０上に多数（図１中では２ストリング）接続される。また、各ビット線ＢＬ０〜ＢＬ３にはページバッファ１００がそれぞれ接続される。
【００２５】
前述した通り、ＮＡＮＤ型フラッシュメモリのメモリセルの状態には通常２通り存在する。一つの状態は、メモリセルのフローティングゲートに電子が注入されている状態であり、０データを格納している。このときのメモリセルの閾値電圧Ｖｔは正であり、メモリセルはエンハンスメント・トランジスタとして機能する。もう一つの状態は、メモリセルのフローティングゲートから電子が引き抜かれた状態であり、１データが格納されている。このときのメモリセルの閾値電圧Ｖｔは負であり、メモリセルはディプリション・トランジスタとして機能する。
【００２６】
図２は、本実施の形態例におけるページバッファ回路を示す図である。図２のページバッファ回路は、図１３に示した従来のページバッファ回路と同等の構成であり、ラッチ回路１０のセット用トランジスタＮ９のソース端子（第２の基準電位）が、従来例ではグランド電位に接続されていたのに対して、本実施の形態例では、ページバッファ用Vss電位PBVssに接続されている。このページバッファ用Ｖss電位PBVssは、アレイ用Vss電位ARVss（第１の基準電位）と同様に、消去ベリファイ時に所定の正の電位に保たれ、読み出し時とプログラムベリファイ時は、消去ベリファイ時の電位より低い電位またはグランド電位に保たれる。
【００２７】
図３は、図２の回路についての、読み出し時、プログラム（書き込み）ベリファイ時、及び消去ベリファイ時の動作タイミングチャート図である。更に、図４は、上記３つの時における各ノードの電圧例を示す図表である。これらの図を参照しながら、本実施の形態例における読み出し時、プログラム（書き込み）ベリファイ時、及び消去ベリファイ時の動作を以下に説明する。
【００２８】
［読み出し動作］
ＮＡＮＤ型フラッシュメモリの読み出し動作は、図３（ａ）に示され、以下の通りである。読み出し時には、アレイ用Vss電位ARVssは０Ｖに、ページバッファ用Vss電位PBVssも０Ｖに保たれる。まずワード線ＷＬ０につながるメモリセルＭＣ0を選択したと仮定する。また、ページバッファ１００内のラッチ回路１０のノードＡ及びＢは、それぞれＬレベル及びＨレベルにあらかじめセットされている。そして、セット信号ＳＥＴはＬレベルである。
【００２９】
このとき、ワード線ＷＬ０には０Ｖを、その他のワード線ＷＬ1〜ｎには４Ｖ程度を印加する。セレクトゲート線ＳＧ１及びＳＧ２にも４Ｖ程度を印加し、セレクトゲートトランジスタＮＳＧ１，ＮＳＧ２を共に導通させ、選択したメモリセルＭＣ0のあるストリングを選択する。これにより、ストリングの一方はビット線ＢＬに接続され、他方はアレイ用Vss電位ＡＲＶＳＳ（第１の基準電位）に接続される。読み出し時、アレイ用Vss電位ＡＲＶＳＳは０Ｖである。また、選択ストリングス内の選択メモリセルＭＣ０以外のメモリセルＭＣ１〜ｎは、記憶データにかかわらず全て導通状態になる。
【００３０】
この状態で、ページバッファ１０内の信号ＢＬＣＮＴＲＬ及びＢＬＰＲＯＴをＨレベル（高レベル）として、ページバッファ１００をビット線ＢＬに接続する。同時に、信号ＰＢＩＡＳをＬレベルとし、Ｐ型トランジスタＰ７をオンさせてビット線ＢＬに電流を供給する。この電流は、メモリセルＭＣ０が１データを持つか０データを持つかの基準となる。より正確には、信号ＢＬＣＮＴＲＬは１Ｖに、信号ＢＬＰＲＯＴは電源Ｖccにそれぞれ制御される。
【００３１】
図３（ａ）の左側に示される通り、メモリセルＭＣ０が１データを持つ場合、その閾値電圧Ｖｔは負なので、ワード線ＷＬ０に０Ｖが印加されていても、メモリセルＭＣ０はオンし電流が流れ、ページバッファ内のノードＳＮＳがＬレベル側に引かれる。次に、セット信号ＳＥＴにＨレベルのパルスが与えられると、セット用トランジスタＮ９が導通し、検出トランジスタＮ８のソース端子がページバッファ用Vss電位PBVss（読み出し時は０Ｖ）になり、ノードＳＮＳが検出トランジスタＮ８により検出される。メモリセルＭＣ０のデータが１で、セルが導通しているので、ノードＳＮＳがＬレベルであり、ラッチ回路１０内のノードＢはＨレベルのままで保たれ、セット信号ＳＥＴがＬレベルに戻ったとき、ラッチ回路１０にはノードＡ＝Ｌ、ノードＢ＝Ｈという、１データの状態がストアされる。
【００３２】
図３（ａ）の右側に示される通り、メモリセルＭＣ０が０データを持つ場合、その閾値電圧Ｖｔは正なので、ワード線ＷＬ０に０Ｖが印加されているとメモリセルＭＣ０はオフし電流は流れず、定電流源トランジスタＰ７からの定電流によりノードＳＮＳはＨレベルに充電される。次に、セット信号ＳＥＴにＨレベルにパルスが与えられると、ノードＳＮＳがＨレベルであるので、トランジスタＮ８は導通し、ラッチ回路１０内のノードＢはＬレベルに引かれ、セット信号ＳＥＴがＬレベルに戻ったとき、ラッチ回路１０内は、ノードＡ＝Ｈ、ノードＢ＝Ｌという０データの状態がストアされる。
【００３３】
上記のラッチ回路１０の状態は、ページバッファ１００内の出力部において、書き込みデータロード信号ＬＤをＬレベル、読み出しデータ出力信号ＲＤをＨレベルにすることで、トランジスタＰ３，Ｎ４を共に導通させ、トランジスタＰ２，Ｎ５からなるＣＭＯＳインバータにより、選択ゲートＮ１を介してページバッファ出力端子ＰＢＯＵＴに出力される。
【００３４】
［プログラム（書き込み）ベリファイ動作］
次に、プログラム（書き込み）ベリファイを説明する。プログラムベリファイ動作は、図３（ｂ）に示される。プログラム動作では、選択されたメモリセルの閾値電圧が所定の正のプログラムレベルVtprにシフトするように制御する。したがって、プログラムベリファイ時には、選択メモリセルのコントロールゲートに所定の正の電圧を印加しても、そのメモリセルが導通しないことを確認する必要がある。
【００３５】
プログラムベリファイ時には、アレイ用Vss電位ARVssは０Ｖに、ページバッファ用Vss電位PBVssも０Ｖに保たれ、その動作は、基本的には読み出し動作と同じである。プログラムベリファイ時の読み出し動作との違いは、メモリセルの閾値電圧Ｖｔのプログラム（書込み）レベルＶｔprを保証する為、選択したワード線ＷＬに０Ｖの代わりにある正電圧を印加することである。例えば、ワード線ＷＬに０．８Ｖを印加すれば、少なくとも読み出し動作で０データと読める最小の閾値電圧Ｖｔに対して、約０．８Ｖのマージンを得ることが出来る。したがって、ワード線の正電圧は、プログラムレベルＶtprに対応する電圧に設定される。
【００３６】
ワード線ＷＬ０につながるメモリセルＭＣ０を選択したと仮定する。このとき、選択ワード線ＷＬ０には０．８Ｖを、その他の非選択ワード線ＷＬには４Ｖ程度を印加する。また、セレクトゲート線ＳＧ１及びＳＧ２にも４Ｖ程度を印加し、選択したメモリセルのあるストリングをビット線ＢＬ及びアレイ用Vss電位ARVssに接続する。
【００３７】
この状態で、ページバッファ１００内の信号ＢＬＣＮＴＲＬ及びＢＬＰＲＯＴをＨレベルとして、ページバッファ１００とビット線ＢＬを電気的に接続する。同時に信号ＰＢＩＡＳをＬレベルとし、電流源であるＰ型トランジスタＰ７をオンさせてビット線ＢＬに定電流を供給する。この電流は、読み出し時と同様に、メモリセルＭＣが十分にプログラム（書き込み）されているか否かの判定基準となる。メモリセルをプログラム（書き込み）する場合には、ここまでの間に、ページバッファ１００内のラッチ回路１０内のノードＡ及びノードＢは、それぞれＬレベル及びＨレベルにあらかじめセットされる。プログラム（書き込み）しない場合には、ノードＡ，ＢはそれぞれＨレベル、Ｌレベルにあらかじめセットされる。ここでは、プログラム（書き込み）する場合を考え、ノードＡ及びノードＢがそれぞれＬレベル及びＨレベルにセットされている場合を想定する。
【００３８】
図３（ｂ）の左側に示される通り、メモリセルＭＣ０が十分にプログラム（書き込み）されていない場合、その閾値電圧Ｖｔはワード線ＷＬ０の電圧０．８Ｖより小さいのでメモリセルＭＣ０はオンし電流が流れ、ノードＳＮＳがＬレベルに引かれる。次に、セット信号ＳＥＴにＨパルスがあたえられると、ノードＳＮＳがＬレベルであるので、ラッチ回路１０内のノードＢはＨレベルのままで保たれ、セット信号ＳＥＴがＬレベルに戻ったとき、ラッチ回路１０にはノードＡ＝Ｌレベル、ノードＢ＝Ｈレベルという状態が保持される。これは、プログラム（書込み）ベリファイが失敗したことを示し、再びプログラム（書き込み）動作が行われる。
【００３９】
図３（ｂ）の右側に示される通り、メモリセルＭＣ０が十分にプログラム（書き込み）されている場合、その閾値電圧Ｖｔは選択ワード線ＷＬ０の電圧０．８Ｖより大きいので、メモリセルＭＣ０はオフし電流は流れず、ノードＳＮＳがＨレベルに充電される。次に、セット信号ＳＥＴにＨパルスが与えられると、ノードＳＮＳがＨレベルであるので、ノードＢはＬレベルに引かれ、セット信号ＳＥＴがＬレベルに戻ったときページバッファ１００内のラッチ回路１０はノードＡ＝Ｈレベル、ノードＢ＝Ｌレベルという状態に再セットされる。これはプログラム（書き込み）ベリファイがパスしたことを示し、プログラム（書込み）が完了する。
【００４０】
［消去ベリファイ動作］
次に消去ベリファイ動作を説明する。消去ベリファイ動作は、図３（ｃ）に示される。消去動作では、ブロック内の全てのメモリセルの閾値電圧を負の消去レベルVtreにシフトするので、消去ベリファイ動作では、メモリセルのコントロールゲートに等価的に負の電圧を印加して、ストリング内の全てのメモリセルが導通することを確認する必要がある。
【００４１】
本実施の形態例において、消去ベリファイ時には、図４（ａ）に示される通り、アレイ用Vss電位ARVss（第１の基準電位）は所定の正電圧VVERに、またページバッファ用Vss電位PBVss（第２の基準電位）も同じ正電圧VVERに保たれる。或いは、図４（ｂ）に示される通り、アレイ用Vss電位ARVssは所定の第１の正電圧VVER1に、またページバッファ用Vss電位PBVssは第２の正電圧VVER2に保たれる。アレイ用Vss電位ARVssに加えて、ページバッファ用Vss電位PBVssも正電圧にすることにより、後述するとおり、検出トランジスタＮ８の検出動作を可能にすることができる。
【００４２】
消去ベリファイ動作は、基本的には読み出しと同じであるが、違いは、選択メモリセルＭＣ０の閾値電圧Ｖｔについて負の消去レベルＶｔerを保証する為、選択したブロック（消去単位）の全てのワード線ＷＬを０Ｖにし、アレイ用Vss電位ＡＲＶＳＳにある正電圧VVERを印加することである。ワード線ＷＬを０Ｖにし、アレイ用Vss電位ＡＲＶＳＳにある正電圧VVERを印加することで、等価的にメモリセルのコントロールゲートの電位を負電位とし、メモリセルの負の消去閾値レベルＶｔreを保証する。例えばアレイ用Vss電位ＡＲＶＳＳに０．６Ｖを印加すれば、少なくとも読み出しで１データと読める絶対値で最小の閾値電圧Ｖｔに対して約０．６Ｖのマージンを得ることが出来る。
【００４３】
選択ブロックの消去ベリファイ動作を説明する。全ワード線ＷＬは０Ｖに、セレクトゲート線ＳＧ１及びＳＧ２には４Ｖ程度を印加し、選択ブロック中のストリングを全て選択する。アレイ用Vss電位ＡＲＶＳＳには０．６Ｖを印加し、ページバッファ用Vss電位PBVssにも０．６Ｖを印加する。この状態で、ページバッファ１００内の信号ＢＬＣＮＴＲＬ及びＢＬＰＲＯＴをＨレベルとし、ページバッファ１００とビット線ＢＬを電気的に接続する。
【００４４】
信号ＢＬＣＮＴＲＬは、読み出し及びプログラム（書き込み）ベリファイ時では１Ｖ程度だが、消去ベリファイ時は、アレイ用Ｖss電位ＡＲＶＳＳが０．６Ｖであるので、１．６Ｖ程度にされ、メモリセルが導通した時のビット線ＢＬの電圧（０．６Ｖ）に対して相対的に１．０Ｖ高いレベルにされる。これは、ストリングは複数個、例えば１６個、のメモリセルが直列につながれており、それぞれのメモリセルに対して十分なドレイン−ソース電圧Ｖｄｓを供給する為である。
【００４５】
ページバッファ１００をビット線ＢＬに電気的に接続すると同時に、信号ＰＢＩＡＳをＬレベルとし、定電流源のＰ型トランジスタをオンさせてビット線ＢＬに定電流を供給する。この定電流は、メモリセルが十分に消去されているか否かの判定基準となる。ここまでの間に、ページバッファ１００内のラッチ回路１０のノードＡ及びＢは、それぞれＬレベル及びＨレベルにセットされる。
【００４６】
図３（ｃ）の左側に示される通り、メモリセルが十分に消去されていない場合、その閾値電圧Ｖｔはワード線ＷＬ（０Ｖ）とアレイ用Ｖss電位ＡＲＶＳＳ（０．６Ｖ）との電位差Ｖｇｓ＝−０．６Ｖより大きいので（Ｖｔ＞−０．６Ｖ）、メモリセルはオフし電流は流れず、ページバッファ内のノードＳＮＳはＨレベルに充電される。次にセット信号ＳＥＴにＨレベルパルスが与えられると、トランジスタＮ９が導通し、ノードＳＮＳがＨレベルであるので検出トランジスタＮ８も導通し、ノードＢはＬレベルに引かれる。したがって、セット信号ＳＥＴがＬレベルに戻ったとき、ラッチ回路１０はノードＡ＝Ｈレベル、ノードＢ＝Ｌレベルという状態に再セットされる。これは消去ベリファイが失敗したことを示し、再び消去動作を行うことになる。
【００４７】
一方、図３（ｃ）の右側に示される通り、メモリセルが十分に消去されている場合、その閾値電圧Ｖｔはワード線とアレイVss電位との電圧差Ｖｇｓ＝−０．６Ｖより小さいので（Ｖｔ＜−０．６Ｖ）、メモリセルはオンし電流を流すので、ノードＳＮＳがＬレベルに引かれる。但し、このノードＳＮＳのＬレベルは、せいぜいアレイ用Vss電位ARVssの０．６Ｖ程度までしか下がらない。次にセット信号ＳＥＴにＨレベルパルスが与えられると、ノードＳＮＳがＬレベルであるので、ラッチ回路１０内のノードＢはＨレベルのままで保たれ、セット信号ＳＥＴがＬレベルに戻ったとき、ラッチ回路１０にはノードＡ＝Ｌ、ノードＢ＝Ｈという状態が保持される。これは消去ベリファイがパスしたことを示し、消去が完了する。
【００４８】
この時、ノードＳＮＳは、メモリセルの導通によりせいぜいアレイ用Vss電位ARVss（＝０．６Ｖ）程度までしか下がらないが、ページバッファ１００内の検出トランジスタＮ８のソース電位が、PBVss＝０．６Ｖになっているので、検出トランジスタＮ８は通常の閾値電圧（例０．８Ｖ）であっても、十分非導通状態になることができ、従来例のラッチ回路の誤反転を防止することができる。従って、信頼性等の関係からより読み出しに対してより大きい消去のマージンを保証しなければならなくなる可能性があった場合、アレイ用Ｖss電位ＡＲＶＳＳに例えば１Ｖを印加したとしても、検出トランジスタＮ８のソース電位が、PBVss＝０．６Ｖ（または同じ１Ｖ）になっているので、依然として検出トランジスタＮ８を安全に非導通にすることができる。アレイ用Vss電位ARVssがより高くなる場合は、それに応じて、ページバッファ用Ｖss電位PBVssも高くすれば、検出トランジスタＮ８の非導通の動作を保証することができる。
【００４９】
図５は、本実施の形態例におけるメモリセルアレイとページバッファの構成図である。図５（ａ）は、図４（ａ）に対応する構成図であり、アレイ用Vss電位ARVssとページバッファ用Vss電位とが同じ電圧に制御される。したがって、アレイ用Vss電位発生回路１１０が生成する電圧が、ページバッファ１００にも供給される。
【００５０】
図５（ｂ）は、図４（ｂ）に対応する構成図であり、アレイ用Vss電位ARVssとページバッファ用Vss電位PBVssとが、別々に制御され、消去ベリファイ動作時には、異なる正電位に制御される。
［冗長メモリセルまたは補助メモリセル］
ここまではＮＡＮＤ型フラッシュメモリのメモリセルアレイとページバッファについて説明してきた。次に、ＮＡＮＤ型フラッシュメモリの中で使用されている不良セルのアドレスである冗長情報を記憶する冗長メモリセルに本発明を適用した実施の形態を説明する。以下の冗長メモリセルは、冗長情報以外にも所定の情報を記憶する補助メモリに置き換えることができる。
【００５１】
データを格納するメモリセルに不良があったときに、そのアドレスを冗長情報として記憶しておき、他のあらかじめ用意しておいたメモリセルに置き換える。したがって、その不良セルアドレスを冗長情報として記憶する冗長メモリセルが必要になる。或いは、冗長情報以外にも、デバイスの様々な情報を格納する為に使用する補助的なメモリセルが必要になる場合もある。その場合のメモリセルも冗長メモリセルと同様の構成になる。
【００５２】
図６は、本実施の形態例における冗長メモリセルの構成図である。図１４の従来例と対応する部分には同じ引用番号を与えた。センスアンプ部１０１内の検出トランジスタＮ２３のソース端子が、図１４ではグランド電位Ｖssであったのに対して、図６の構成では消去ベリファイ時に所定の正電位に制御されるVss電位PBVssになっている。そして、冗長メモリセルＲＭＣ側のソース端子に接続されるアレイ用Vss電位ARVssと、センスアンプ用Vss電位PBVssとは、読み出し時は０Ｖ、プログラムベリファイ時も０Ｖに制御され、消去ベリファイ時には所定の同じ正電位または異なる正電位に制御される。
【００５３】
アレイ用Vss電位ARVss（第１の基準電位）と、センスアンプ用Vss電位PBVss（第２の基準電位）とが、消去ベリファイ時に同じ正電圧VVERに制御される例が、図８に示される。また、異なる正電位VVER1,VVER2にそれぞれ制御される例が、図９に示される。図８の例では、図８（ａ）の電圧条件の図表に示される通り、アレイ用Vss電位ARVssと、センスアンプ用Vss電位PBVssとが読み出し時、プログラムベリファイ時、及び消去ベリファイ時に同じ電圧に制御されるので、図８（ｂ）に示される構成図では、アレイ用Vss電位発生回路１１０の出力が、メモリセルとセンスアンプ部１０１とに供給される。
【００５４】
また、図９の例では、アレイ用Vss電位ARVssと、センスアンプ用Vss電位PBVssとが、それぞれ別々に制御される。
【００５５】
以下、図８の同じ正電圧VVERに制御される例について、読み出し動作、プログラムベリファイ動作、消去ベリファイ動作を、図７の動作タイミングチャート図に対応して説明する。
【００５６】
［読み出し動作］
図７（ａ）に示される通り、読み出し動作では、ワード線ＷＬは０Ｖ、セレクトゲート信号ＳＧ１及びＳＧ２は４Ｖとし、信号ＰＢＩＡＳをＬレベルとしてＰ型トランジスタＰ２１をオンさせ定電流をノードＳＮＳに供給する。アレイ用Vss電位ＡＲＶＳＳは０Ｖであり、センスアンプ用Ｖss電位PBVssも０Ｖであるる。また、反転イレーズベリファイ信号ＥＲＶＢ（ＥＲａｓｅＶｅｒｉｆｙＢａｒ）は電源電位Ｖｃｃである。
【００５７】
もしメモリセルＲＭＣが１データを格納していれば、その閾値電圧Ｖｔは負であるので、ワード線ＷＬが０ＶでもメモリセルＲＭＣは電流を引き、その結果ビット線ＢＬの電位はＬレベルになり、トランジスタＮ２０が導通し、ノードＳＮＳがＬレベルになる。そして、検出トランジスタＮ２３はオフ、検出トランジスタＰ２２はオンし、トランジスタＰ２４、インバータ１４，１５を介して、出力端子ＯＵＴにはＨレベルが出力される。
【００５８】
逆に、メモリセルＲＭＣが０データを格納していれば、その閾値電圧Ｖｔは正であるので、ワード線ＷＬが０ＶでメモリセルＲＭＣはオフし、ビット線ＢＬがＨレベルになりトランジスタＮ２０がオフし、ノードＳＮＳは定電流トランジスタＰ２１からの定電流により充電されＨレベルとなる。したがって、そのノードＳＮＳのＨレベルにより、検出トランジスタＮ２３がオンし、検出トランジスタＰ２１がオフし、出力端子ＯＵＴにはＬレベルが出力される。
【００５９】
［プログラム（書き込み）ベリファイ動作］
次に、図７（ｂ）に従って、プログラム（書き込み）ベリファイ動作を説明する。プログラムベリファイ動作は、基本的には読み出し動作と同じであるが、違いは、プログラム（書込み）マージン保証の為にワード線ＷＬにある正電圧を印加することである。ここではワード線ＷＬに０．８Ｖを印加する場合を例にとる。セレクトゲートＳＧ１及びＳＧ２は４Ｖとし、信号ＰＢＩＡＳをＬレベルとしてＰ型トランジスタＰ２１をオンさせロード電流を供給する。アレイ用Ｖss電位ＡＲＶＳＳは０Ｖであり、反転イレーズベリファイ信号ＥＲＶＢはＨレベルである。
【００６０】
もしメモリセルＲＭＣがプログラム（書き込み）不十分であれば、その閾値電圧Ｖｔはワード線電圧０．８Ｖより小さいので、メモリセルＲＭＣは導通して電流を引く。その結果ノードＳＮＳがＬレベルとなり、出力端子ＯＵＴにはＨレベルが出力される。これはプログラム（書き込み）ベリファイが失敗したことを示し、再び書き込みが開始される。
【００６１】
逆にメモリセルＲＭＣが十分プログラム（書き込み）されている場合には、その閾値電圧Ｖｔはワード線電位の０．８Ｖより大きいので、メモリセルＲＭＣはオフし、トランジスタＮ２０が非導通、ノードＳＮＳは充電されＨレベルとなる。その結果、出力端子ＯＵＴにはＬレベルが出力される。これはプログラム（書き込み）ベリファイがパスしてことを示し、プログラム（書込み）動作が完了する。
【００６２】
［消去ベリファイ動作］
次に、図７（ｃ）に従って、消去ベリファイ動作を説明する。消去ベリファイ動作も、基本的には読み出し動作と同じであるが、違いは、消去マージン保証の為にアレイ用Vss電位ＡＲＶＳＳ（第１の基準電位）を所定の正電圧に制御することである。それと同時に、検出トランジスタＮ２３のオン、オフ動作を保証するために、センスアンプ用Vss電位PBVss（第２の基準電位）も、所定の正電圧に制御する。ここではアレイ用Vss電位ＡＲＶＳＳ及びセンスアンプ用Vss電位PBVssに０．６Ｖを印加する場合を例にとる。
【００６３】
まず、ワード線ＷＬは０Ｖ、セレクトゲート線ＳＧ１及びＳＧ２は４Ｖとし、信号ＰＢＩＡＳをＬレベルとして定電流源トランジスタＰ２１をオンさせ、ロード電流を供給する。反転イレーズベリファイ信号ＥＲＶＢは０Ｖとし、トランジスタＮ２０を確実に導通させる。アレイ用Ｖss電位ARVssが０．６Ｖになっているので、メモリセルＲＭＣが導通してビット線ＢＬをARVssレベルまで引き下げても、ＮＡＮＤゲート１２に十分なＬレベルを与えることができないので、反転イレーズベリファイ信号ＥＲＶＢをＬレベルにして、ＮＡＮＤゲート１２の出力を確実にＨレベルにしている。その結果、ノードＳＮＳとビット線ＢＬをつなぐＮ型トランジスタＮ２０のゲートにＶｃｃを印加し、トランジスタＮ２０を確実にオンさせる。
【００６４】
もしメモリセルＲＭＣが消去不十分であれば、閾値電圧Ｖｔは−０．６Ｖより大きいので（Ｖｔ＞−０．６Ｖ）、メモリセルＲＭＣはオフし、ノードＳＮＳは充電されＨレベルとなる。従って、検出トランジスタＮ２３は導通し、出力端子ＯＵＴにはＬレベルが出力される。これは消去ベリファイが失敗したことを示し、再び消去が開始される。
【００６５】
逆にメモリセルＲＭＣが十分消去されている場合には、その閾値電圧Ｖｔは−０．６Ｖ小さいので、（Ｖｔ＜−０．６Ｖ）、メモリセルＲＭＣは電流を引き、その結果ノードＳＮＳがＬレベルとなる。但し、アレイ用Vss電位ARVssが０．６Ｖであるので、ノードＳＮＳはせいぜい０．６Ｖまでしか低下しない。しかし、センスアンプ部１０１内の検出トランジスタＮ２３のソースは、センスアンプ用Vss電位＝０．６Ｖに接続されているので、ゲートソース間は閾値電圧以下になり、トランジスタＮ２３は確実に非導通になる。その結果、トランジスタＰ２２，Ｎ２３からなるＣＭＯＳインバータの出力はＨレベルになり、出力端子ＯＵＴにはＨレベルが出力される。これは消去ベリファイがパスしたことを示し、消去が完了する。
【００６６】
上記の説明で明らかな通り、消去ベリファイでは、アレイ用Vss電位ＡＲＶＳＳにある正電圧を印加するため、ノードＳＮＳは理想的にはその電位ＡＲＶＳＳと同レベルまでしかＬレベル側に引かれない。トランジスタＰ２２とＮ２３からなるインバータのトリップポイント（反転入力レベル）は、製造プロセスとトランジスタの能力により決まっている。通常は、電源Ｖｃｃに対してＶｃｃ／２程度である。従って、信頼性等の関係からより読み出しに対してより大きい消去のマージンを保証しなければならなくなる可能性があった場合、アレイ用Vss電位ＡＲＶＳＳに例えば１Ｖを印加するのだが、このとき電源Ｖｃｃが低ければ（例えば２Ｖ）、消去ベリファイを行うことは出来ない。なぜならノードＳＮＳは理想的な状態でもアレイ用Vss電位ＡＲＶＳＳのレベルである１Ｖまでしか低くなれず、実際にはメモリセルとセレクトゲートトランジスタのドレイン・ソース間電圧Ｖｄｓが必要な為、ノードＳＮＳは１Ｖより高い電圧になってしまう。このレベルではインバータのトリップポイントに近い為に出力が中間レベルになる可能性がある。
【００６７】
これを解決するためにインバータのトランジスタの比を変えてトリップポイントを高く設定することもできるが、どこまで高くできるかは限界があり、より高い電圧がアレイ用VssでにＡＲＶＳＳに印加される場合には対処できなくなる。また、トランジスタの比を崩す為に大きなトランジスタが必要となり、レイアウトの面積が増大する。更に、書込みのマージンを変化させてしまうし、読み出しのスピードにも影響を及ぼすことになる。
【００６８】
そこで、本実施の形態例では、検出用トランジスタＮ２３のソース端子ＰＢＶｓｓを、消去ベリファイ時に所定の正電圧に制御する。それにより、ノードＳＮＳがゲートに入力するインバータＰ２２、Ｎ２３のトリップポイントを等価的に高くみせることができ、消去ベリファイ時にアレイ用Vss電位ＡＲＶＳＳに正電圧が印加された場合でも、通常の読み出しと同様にインバータによりセンスすることが可能となる。
【００６９】
また、図８の例ではセンスアンプ用Vss電位ＰＢＶＳＳとアレイ用電位ＡＲＶＳＳは同じ電圧としたが、必ずしも同じ電圧である必要はなく、図９の様に、アレイ用電位ＡＲＶＳＳと異なる正電圧がセンスアンプ用電位ＰＢＶＳＳに印加されてもよい。また、メモリは冗長情報記憶用回路としたが、冗長情報に限る必要はなく、デバイスの機能の為の種々の情報を記憶する回路でもよい。また、実施例中ではメモリセルが一つだけであるが、複数個直列に接続されていてもよい。また、メモリセルが複数個並列に接続されていてもよい。
【００７０】
図１０は、別の冗長メモリセルとセンスアンプ部１０２の構成を示す図である。また、図１１は、図１０の電圧条件を示す図表である。図１０の回路は、センスアンプ部１０２がラッチ型であり、それ以外の構成は、図５のセンスアンプ部１０１と同様の構成である。従って、図１０のセンスアンプ部１０２は、トランジスタＮ３０を介してビット線ＢＬに接続され、ノードＳＮＳのレベルが、ＣＭＯＳインバータＰ３２，Ｎ３３と、同インバータＰ２２，Ｎ２３とからなるラッチ回路でラッチされる。
【００７１】
読み出し時、プログラム（書き込み）ベリファイ時、及び消去ベリファイ時の電圧条件は、図１１（ａ）、（ｂ）に示される。図１１（ａ）の例では、センスアンプ用Ｖss電位PBVssと、アレイ用Vss電位ARVssとが同電位に制御されるのに対して、図１１（ｂ）の例では、それらの電位は、読み出し時とプログラムベリファイ時は同じ０Ｖであるが、消去ベリファイ時は異なる正の電位VVER1,VVER2にそれぞれ制御される。実施例中ではメモリセルが一つだけであるが、複数個直列に接続されていてもよい。また、メモリセルが複数個並列に接続されていてもよい。
【００７２】
この実施の形態例の場合も、消去ベリファイ時に、ノードＳＮＳのＬレベルがアレイ用Vss電位ARVss（例えば０．６Ｖ）までしか低下しても、トランジスタＰ２２，Ｎ２３からなるインバータのトリップレベル（反転レベル）が等価的に高くなっているので、確実にトランジスタＮ２３を非導通にすることができる。
以上実施の形態例を説明したが、本発明の保護範囲は、実施の形態例に限定されず特許請求の範囲とその均等物までおよぶものである。
【００７３】
【発明の効果】
以上、本発明によれば、消去状態が負の閾値電圧になるＮＡＮＤ型の不揮発性メモリにおいて、消去ベリファイ時のベリファイ動作を確実に行うことができる。
【図面の簡単な説明】
【図１】本実施の形態例における８×４のＮＡＮＤ型フラッシュメモリアレイとページバッファの構成を示す図である。
【図２】本実施の形態例におけるページバッファ回路を示す図である。
【図３】図２の回路についての、読み出し時、プログラム（書き込み）ベリファイ時、及び消去ベリファイ時の動作タイミングチャート図である。
【図４】図２の回路の電圧条件を示す図表である。
【図５】本実施の形態例におけるメモリセルアレイとページバッファの構成図である。
【図６】本実施の形態例における冗長メモリセルの構成図である。
【図７】冗長メモリセルの動作タイミングチャート図である。
【図８】冗長メモリセルの例１を示す図である。
【図９】冗長メモリセルの例２を示す図である。
【図１０】別の冗長メモリセルのセンスアンプ部を示す図である。
【図１１】図１０の電圧条件を示す図表である。
【図１２】一般的なＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの断面図である。
【図１３】ＮＡＮＤ型フラッシュメモリのセルストリングスとページバッファ回路を示す図である。
【図１４】従来の冗長情報記憶用回路を示す図である。
【符号の説明】
ＡＲＶｓｓ      第１の基準電位
ＰＢＶｓｓ      第２の基準電位
ＭＣ            メモリセル
ＲＭＣ          メモリセル
１００，ＰＢ    ページバッファ
１０１、１０２  センスアンプ部
Ｎ８，Ｎ２３          検出トランジスタ
【図１】
0003888808.tif 000002
【図２】
0003888808.tif 000003
【図３】
0003888808.tif 000004
【図４】
0003888808.tif 000005
【図５】
0003888808.tif 000006
【図６】
0003888808.tif 000007
【図７】
0003888808.tif 000008
【図８】
0003888808.tif 000009
【図９】
0003888808.tif 000010
【図１０】
0003888808.tif 000011
【図１１】
0003888808.tif 000012
【図１２】
0003888808.tif 000013
【図１３】
0003888808.tif 000014
【図１４】
0003888808.tif 000015