(57)【特許請求の範囲】
【請求項１】
テスト対象となる複数の半導体メモリを装着可能な複数のソケットと、少なくともテスト対象の半導体メモリからの読出しデータと期待値データとを比較して一致／不一致を検出する比較回路および不一致が検出された数を計数するカウンタ回路を含むテスト用の回路とが搭載されたプリント基板に、テスト対象となる複数の半導体メモリを装着し、該プリント基板を、バーンイン装置の加熱チャンバー内のコネクタに接続して上記テスト用の回路によりアドレスを更新しながら上記複数の半導体メモリのテストを同時に行ない、不良が検出されたアドレスの数を上記カウンタ回路によって計数してその結果を出力するようにしたことを特徴とする半導体メモリの検査方法。
【請求項２】
テスト対象となる複数の半導体メモリを装着可能な複数のソケットと、少なくともテスト対象の半導体メモリからの読出しデータと期待値データとを比較して一致／不一致を検出する比較回路および不一致が検出された数を計数するカウンタ回路を含むテスト用の回路と、上記比較回路による比較結果に基づいた不良判定結果を記憶する記憶手段とが搭載されたプリント基板上に、テスト対象となる複数の半導体メモリを装着し、該プリント基板を、バーンイン装置の加熱チャンバー内のコネクタに接続して上記テスト用の回路によりアドレスを更新しながら上記複数の半導体メモリのテストを同時に行ない、上記記憶手段から読み出された前回の不良判定結果と上記比較回路による比較結果に基づいた良否判定結果との論理和をとった不良情報を上記記憶手段に格納するとともに上記記憶手段から読み出された不良情報を上記カウンタ回路により計数させた後、上記カウンタ回路に判定用不良情報を供給して計数させ、上記カウンタ回路より出力されるオーバーフロー信号を監視して良否判定を行うようにしたことを特徴とする半導体メモリの検査方法。
【請求項３】
ウェハ上に形成されたメモリチップを切り出してパッケージに封入した半導体メモリを、複数のソケットとテスト対象の半導体メモリからの読出しデータと期待値データとを比較して一致／不一致を検出する比較回路および不一致が検出された数を計数するカウンタ回路を含むテスト用の回路と、上記比較回路による比較結果に基づいた不良判定結果を記憶する記憶手段とが搭載されたプリント基板上に装着し、該プリント基板を、バーンイン装置の加熱チャンバー内のコネクタに接続してバーンイン処理を行った後もしくはバーンイン処理を行いつつ上記テスト用の回路によりアドレスを更新しながら上記複数の半導体メモリのテストを同時に行い、上記記憶手段から読み出された前回の不良判定結果と上記比較回路による比較結果に基づいた良否判定結果との論理和をとった不良情報を上記記憶手段に格納するとともに上記記憶手段から読み出された不良情報を上記カウンタ回路により計数させた後、上記カウンタ回路に判定用不良情報を供給して計数させ、上記カウンタ回路より出力されるオーバーフロー信号を監視して良否判定を行い、しかる後上記プリント基板をバーンイン装置の加熱チャンバー内より取り出してテスト装置により上記テスト用の回路によるテスト以外のテストを行って、上記２つのテストにより良品と判定された半導体メモリのみ選別するようにしたことを特徴とする半導体メモリの製造方法。
【請求項４】
メモリ回路と、メモリ回路からの読出しデータと期待値データとを比較して一致／不一致を検出する比較回路および不一致が検出された数を計数するカウンタ回路を含むテスト用の回路と、上記比較回路による比較結果に基づいた不良判定結果を記憶する判定結果記憶回路とが同一の半導体チップ上に形成され、
上記テスト用の回路によりアドレスを更新しながら上記メモリ回路のテストを行ない、不良が検出されたアドレスの数を上記カウンタ回路によって計数して所定値を越えた場合にオーバーフロー信号を出力可能に構成されているとともに、上記判定結果記憶回路から読み出された前回の不良判定結果と上記比較回路による比較結果に基づいた良否判定結果との論理和をとった情報が上記判定結果記憶回路に格納されるように構成されていることを特徴とする半導体メモリ。
【請求項５】
上記カウンタ回路による計数結果が外部へ出力可能に構成されていることを特徴とする請求項４に記載の半導体メモリ。
【請求項６】
上記判定結果記憶回路のワード線は、テストされる上記メモリ回路のメモリアレイ内のワード線を選択するアドレスデコーダの選択信号により選択され、上記比較回路による比較結果に基づいた不良判定結果がテストされる上記メモリ回路の各メモリ行に対応して上記判定結果記憶回路に記憶されるように構成されていることを特徴とする請求項４または５に記載の半導体メモリ。
【請求項７】
上記判定結果記憶回路は、テストされる上記メモリ回路の一部に設けられていることを特徴とする請求項４、５または６に記載の半導体メモリ。
【請求項８】
上記カウンタ回路は、上記判定結果記憶回路から読み出された不良情報を計数するように構成されていることを特徴とする請求項４、５、６または７に記載の半導体メモリ。
【請求項９】
上記カウンタ回路は、上記判定結果記憶回路から読み出された不良情報を計数し、その後入力される判定用不良情報を計数して所定数まで計数した時点でオーバーフロー信号を出力するように構成されていることを特徴とする請求項４、５、６、７または８に記載の半導体メモリ。
【請求項１０】
テストされる上記メモリ回路は不揮発性記憶素子により構成され、上記判定結果記憶回路は揮発性記憶素子により構成されていることを特徴とする請求項４、５、６、８または９に記載の半導体メモリ。
【請求項１１】
半導体ウェハに電気的に書き込み及び消去可能な不揮発性メモリを複数形成する工程と、
上記半導体ウェハを切断し、それぞれが１つの電気的に書き込み及び消去可能な不揮発性メモリを含む半導体メモリチップを複数形成する工程と、
上記半導体チップの各々を封止して不揮発性メモリ装置を複数形成する工程と、
上記不揮発性メモリ装置の各々をテストボートに装着し、上記不揮発性メモリ装置の各々を同時にテストする第１テスト工程と、
上記第１テスト工程で良品と判定された不揮発性メモリ装置を出荷する工程とを含み、
上記第１テスト工程は、
上記不揮発性メモリ装置の各々にアドレス信号を供給するアドレス供給工程と、
上記テストボード上の比較回路によって、テスト対象の不揮発性メモリ装置からの読み出しデータと期待値とを比較する比較工程と、
上記テストボード上のカウンタ回路によって、上記比較工程により不一致と判定された回数を計数し、不一致と判定された回数が所定値を越えた場合にオーバーフローを示す信号を出力するカウント工程と、
上記テストボード上のメモリに上記比較工程の比較結果を記憶させる判定結果格納工程と、を含み
上記第１テスト工程において、上記不揮発性メモリ装置の書き込み、書き込みベリファイ、消去、消去ベリファイ及び読み出しに関するテストを行ない、
上記判定結果格納工程において、上記メモリに、書き込みに関する不良結果、消去に関する不良結果及び読み出しに関する不良結果に対応する判定結果が論理和された状態で記憶し、
上記アドレス供給工程におけるアドレス信号を変更して、上記比較工程及びカウント工程を所定のアドレスまで繰返し実施する不揮発性メモリ装置の製造方法。
【請求項１２】
上記テストボードは、バーンイン装置に装着される請求項１１に記載の不揮発性メモリ装置の製造方法。
【請求項１３】
不揮発性メモリ装置の製造方法は、さらに、上記不揮発性メモリ装置に回路機能をテストする第２テスト工程を含み、
上記第２テスト工程は、上記バーンイン装置と異なるテスト装置によって実行される請求項１２に記載の不揮発性メモリ装置の製造方法。
【請求項１４】
上記判定結果格納工程において、上記メモリには、上記不揮発性メモリ装置のセクタ単位に判定結果が格納される請求項１１、１２または１３に記載の不揮発性メモリ装置の製造方法。
【請求項１５】
テスト対象となる複数の電気的に書き込み及び消去可能な不揮発性半導体メモリを装着可能な複数のソケットと、上記テスト対象となる複数の電気的に書き込み及び消去可能な不揮発性半導体メモリからの読み出しデータと期待値データとの一致又は不一致を判定する比較回路と、上記比較回路における判定結果の不一致を計数するとともに不一致回数が所定値を越えた場合にオーバーフロー信号を出力するカウンタ回路とを含むテスト回路を有するテストボードに、テスト対象となる複数の電気的に書き込み及び消去可能な不揮発性半導体メモリを装着する工程と、
上記テストボードをテスト装置へ装着する工程と、
外部から供給するアドレス信号を順次更新しながら、上記テスト回路により上記複数の電気的に書き込み及び消去可能な不揮発性半導体メモリの書き込み、消去及び読み出しに関するテストを実行するテスト工程と、
上記書き込み、消去及び読み出しに関するテスト毎に、上記比較回路における判定結果の不一致を上記テストボード上のメモリに書き込む判定結果格納工程と、
上記判定結果格納工程において、書き込み、消去及び読み出しに関するテスト毎の判定結果を、書き込み、消去及び読み出しの何れか１つの第１判定結果とその後実施された書き込み、消去及び読み出しの第２判定結果との論理和を行い、その結果を不良情報として上記メモリに格納する工程と、
を含む半導体メモリの検査方法。
【請求項１６】
上記テスト工程は、不良と判定されたアドレスの数を計数してその結果を上記テストボードから出力する工程を含む請求項１５に記載の半導体メモリの検査方法。
【請求項１７】
半導体メモリの検査方法は、さらに、上記メモリから読み出された上記不良情報を上記カウンタ回路により計数する工程と、
上記カウンタ回路に判定用不良情報を供給して計数させ、上記カウンタ回路から出力されるオーバーフロー信号を監視して良否判定を行う工程とを含む請求項１６に記載の半導体メモリの検査方法。
【請求項１８】
上記テストボードをテスト装置へ装着する工程は、バーンイン装置へ上記テストボードを装着する工程を含む請求項１７に記載の半導体メモリの検査方法。
【請求項１９】
半導体メモリの検査方法は、さらに、上記バーンイン装置から上記テストボードを取り外し、上記テストボード上の半導体メモリを第２テスト装置によってテストする第３テスト工程を含む請求項１８に記載の半導体メモリの検査方法。
【発明の詳細な説明】
技術分野
本発明は、半導体メモリおよび半導体メモリの検査方法並びに製造方法に関し、特にフラッシュメモリのような電気的に書き込み及び消去可能な不揮発性半導体メモリの検査および製造ならびにテスト回路を内蔵した電気的に書き込み及び消去可能な不揮発性半導体メモリに適用して有効な技術に関する。
背景技術
半導体メモリのテスト方法としては、メモリテスタと呼ばれるテスト装置によりテストパターンデータを発生してメモリにテストデータを入力して書込みを行い、次に書き込んだデータをメモリから読み出して期待値と比較して一致していない場合に不良と判定する方式が一般的である。
また、ＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）やＳＲＡＭ（スタティック型ＲＡＭ）などの揮発性の半導体メモリでは、予備メモリ列もしくはメモリ行を設けておいて不良ビットが検出された場合に置き換えるいわゆる冗長回路方式による救済技術が確立されている。これに対し、フラッシュメモリに代表される電気的に書き込み及び消去可能な不揮発性半導体メモリでは、テストにより不良アドレスを検出しかつ検出された良／不良情報をメモリアレイ内に記憶してユーザに提供し、ユーザはこの良／不良情報を利用して不良ビットを避けて正常ビットのみ使用するようにシステムを構成する技術がある。
さらに、ＤＲＡＭやＳＲＡＭなどの揮発性の半導体メモリにおいては、メモリ回路が搭載される半導体チップ上に、所定のアルゴリズムに従ってメモリ回路のテストパターン（アドレスとデータ）を生成してテストするＡＬＰＧ（Ａｌｇｏｒｉｔｈｍｉｃ  Ｍｅｍｏｒｙ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）と呼ばれるテスト回路を搭載した半導体メモリに関する発明が提案されている（国際公開ＷＯ９８／４７１５２）。
かかるＡＬＰＧ方式のテスト技術は不揮発性半導体メモリに対して適用することも可能であるが、フラッシュメモリなどでは、前述したようにテストにより不良アドレスを検出しかつ検出された良／不良情報をメモリアレイ内に記憶する仕組みが必要となるため、チップ上にテスト回路を設けてテストすることは困難であると考えられていた。
ところで、ＤＲＡＭ、ＳＲＡＭはもちろんフラッシュメモリなどの不揮発性メモリを含む半導体メモリの検査では、ウェハ段階でのテスタによる検査の他に潜在的な欠陥品を早期に見つけるためのバーンイン・テストもしくはエージング・テストと呼ばれる高温下での検査も行なわれている。このバーンイン・テストは、パッケージに組み立てられた状態の数１０〜数１００個のメモリをバーンイン・ボードと呼ばれるプリント基板上に搭載してこの基板を数１０枚まとめて加熱チャンバーに入れて制御装置からテストパターンを印加しながら行なうものである。
また、不揮発性半導体メモリは、現在のプロセス技術では書込み特性や消去特性を安定化させるのが困難である。そのため、ＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）やＳＲＡＭ（スタティック型ＲＡＭ）などの揮発性の半導体メモリのテストでは行なわれていないバーンイン装置内で書込みと消去を繰り返す書込み／消去サイクルテストが行なわれている。
図１０に、従来の不揮発性半導体メモリのパッケージへの組立て後におけるテストの手順が示されている。同図に示されているように、ステップＳ１の組立て工程の終了後のメモリはバーンイン工程（ステップＳ２）に移され、ここでバーンイン・ボードに搭載されて通常数百個単位で１０数時間に及ぶバーンイン・テストが行なわれる。そして、さらにバーンイン装置内において、書込みと消去を繰り返す書込み／消去サイクルテストが行なわれる（ステップＳ３）。その後、メモリテスタを用いて選別工程（ステップＳ４）へ移行して、ここでＤＣテストやＡＣテスト、さらにはファンクションテストなどが行なわれて、良品と判定されたもののみが出荷されていた。
しかしながら、上記従来のテスト方法にあっては、メモリテスタを用いたテストは数個あるいは数１０個単位でしか行なうことができないため、数１０００個単位でテストを行なえるバーンイン装置に比べて効率が悪い上、ステップＳ４での選別工程ではファンクションテストを行なえる高価なテスタが必要とされるため、製品単価に占めるテスト費用の割合が非常に高くなるという不具合があった。
具体的には、ファンクションテストを行なえるテスタの価格は、ＤＣテストやＡＣテストのみ行なえるテスタやバーンイン装置の中で最も高価なテスト機能付きの装置に比べても数１０倍の価格である。上記従来のテスト方法はこのような高価なテスタを使用する上、数個あるいは数１０個単位でしか行なうことができないため、いくら製造プロセスの効率を上げてもテスタの台数は限られているのでテスタによるテスト所要時間がネックとなって生産効率が著しく低いものとなっていた。また、単位時間あたりにテストできるメモリの数を増やすには高価なテスタの台数を増やさなくてはならないため、多大な設備投資を必要とするという課題があった。
この発明の目的は、ファンクションテストを行なえるような高価なテスタを用いることなく不揮発性半導体メモリのテストを行なうことが可能なテスト技術を提供することにある。
この発明の他の目的は、ファンクションテストを同時に行なうことができる不揮発性半導体メモリの数を増加させることができるテスト技術を提供することにある。
この発明のさらに他の目的は、チップサイズをそれほど増大させることなく不揮発性半導体メモリに自己テストを行なわせることが可能なテスト技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、本発明に係る半導体メモリの検査方法は、テスト対象となる複数の半導体メモリを装着可能な複数のソケットと、少なくともテスト対象の半導体メモリからの読出しデータと期待値データとを比較して一致／不一致を検出する比較回路および不一致が検出された数を計数するカウンタ回路とを含むテスト用の回路とが搭載されたプリント基板あるいはテストボード上に、テスト対象となる複数の半導体メモリを装着し、該プリント基板を、バーンイン装置の加熱チャンバー内のコネクタに接続して上記テスト用の回路によりアドレスを更新しながら上記複数の半導体メモリのテストを同時に行ない、不良が検出されたアドレスの数を上記カウンタ回路によって計数してその結果を出力するようにしたものである。
上記構成によれば、バーンイン装置内でプリント基板上のテスト用の回路により同一基板上に搭載された複数の半導体メモリのテストを同時に行ない検出された不良の結果を出力できるため、ファンクションテストを行なえるような高価なテスタを用いることなくしかも同時に多数の半導体メモリのテストを行なうことができ、これによってテストにかかるコストを下げるとともに、テスト所要時間を短縮するための設備投資額を減らすことができる。
また、望ましくは、比較回路による比較結果に基づいた不良判定結果を記憶する記憶手段から読み出された前回の不良判定結果と上記比較回路による比較結果に基づいた良否判定結果との論理和をとった不良情報を再び上記記憶手段に格納するようにする。これにより、複数種類のテストを連続して行ない、その結果を記憶手段に記憶させることができるためテスト効率が高くなるとともに、前回の不良判定結果との論理和をとった不良情報が記憶手段に格納されるため、不良情報を記憶する記憶手段の記憶容量を小さくすることができ、テスト用の回路のコストを下げることができる。
さらに望ましくは、テスト終了後に、不良情報を記憶する記憶手段から読み出された不良情報をテスト用回路内のカウンタ回路により計数させた後、該カウンタ回路にダミーの不良情報又は判定用不良情報を供給して計数させ、カウンタ回路より出力されるオーバーフロー信号を監視して良否判定を行なう。これにより、簡易なテスト装置により簡単に製品（被テストデバイスとしての半導体メモリ）の良否判定を行なうことができるようになる。
次に、本発明に係る半導体メモリの製造方法は、ウェハ上に形成されたメモリチップを切り出してパッケージに封入した半導体メモリを、複数のソケットとテスト対象の半導体メモリからの読出しデータと期待値データとを比較して一致／不一致を検出する比較回路および不一致が検出された数を計数するカウンタ回路を含むテスト用の回路とが搭載されたプリント基板あるいはテストボード上に装着し、該プリント基板を、バーンイン装置の加熱チャンバー内のコネクタに接続してバーンイン処理を行なった後もしくはバーンイン処理を行ないつつ上記テスト用の回路によりアドレスを更新しながら上記複数の半導体メモリのテストを同時に行ない、しかる後上記プリント基板をバーンイン装置の加熱チャンバー内より取り出してテスト装置により上記テスト用の回路によるテスト以外のテストを行なって、上記２つのテストにより良品と判定された半導体メモリのみ選別するようにしたものである。
上記構成によれば、バーンイン装置内でプリント基板上のテスト用の回路により同一基板上に搭載された複数の半導体メモリのテストを同時に行ない検出された不良の結果を出力できるため、ファンクションテストを行なえるような高価なテスタを用いることなくしかも同時に多数の半導体メモリのテストを行なってテスト所要時間を短縮できるため、製造コストを大幅に下げることができる。
さらに、本発明に係る半導体メモリは、少なくともテスト対象のメモリ回路からの読出しデータと期待値データとを比較して一致／不一致を検出する比較回路および不一致が検出された数を計数するカウンタ回路を含むテスト用の回路をテスト対象のメモリ回路と同一の半導体チップ上に形成し、上記テスト用の回路によりアドレスを更新しながら上記メモリ回路のテストを行ない、不良が検出されたアドレスの数が上記カウンタ回路によって計数されその結果が外部へ出力可能に構成したものである。
上記構成によれば、高性能のテスタを用いることなくメモリ回路のテストを行ない不良ビットの有無を知ることができ、これによってテストにかかるコストを下げるとともに、バーンイン装置などを用いて同時に多数の半導体メモリのテストを行なうことが可能となってテスト所要時間を大幅に短縮することができるようになる。
ここで、望ましくは、上記比較回路による比較結果に基づいた不良判定結果を記憶する判定結果記憶回路を、テスト用の回路とともにテストされる上記メモリ回路と同一の半導体チップ上に形成する。これにより、テスト結果を外部のテスト装置において記憶する必要がないため、テスト結果の管理とそれに基づく製品の選別等の処理が容易に行なえるようになる。
また、上記判定結果記憶回路のワード線は、テストされる上記メモリ回路のメモリアレイ内のワード線を選択するアドレスデコーダの選択信号により選択され、上記比較回路による比較結果に基づいた不良判定結果がテストされる上記メモリアレイの各メモリ行に対応して上記判定結果記憶回路に記憶されるように構成するとよい。これにより、不良判定結果を記憶する判定結果記憶回路を、上記メモリ回路およびテスト用の回路とともに１つの半導体チップ上に形成する場合に、回路の簡略化が可能となり、チップサイズの大幅な増大を抑えることができる。
さらに、上記判定結果記憶回路は、テストされる上記メモリ回路の一部に設けるようにする。これにより、さらに回路の簡略化が可能となり、チップサイズの増大を抑えることができるとともに、プロセス的にも全く新たな工程を追加することなく判定結果記憶回路をチップに内蔵させることができる。
また、望ましくは、上記判定結果記憶回路から読み出された前回の不良判定結果と上記比較回路による比較結果に基づいた良否判定結果との論理和をとった情報が上記判定結果記憶回路に格納されるように構成する。これにより、複数種類のテストを行なう場合にも、その結果を記憶する判定結果記憶回路の記憶容量は増加させずに済むので、信頼性が高くしかもチップサイズの小さな半導体メモリを実現することができる。
さらに望ましくは、不良アドレスの数を計数する上記カウンタ回路は、上記判定結果記憶回路から読み出された不良情報を計数するように構成する。これにより、複数種類のテストを行なった場合にも不良アドレスの数の計数は一回で済むため判定所要時間が短縮されるようになる。
さらに、上記カウンタ回路は、上記判定結果記憶回路から読み出された不良情報を計数し、その後入力されるダミーの不良情報又は判定用不良情報を計数して所定数まで計数した時点でオーバーフロー信号を出力するように構成すると良い。これにより、不良アドレスの数を判定する必要がなく、単にオーバーフロー信号を監視するだけで済むため、判定するテスト装置の負担が少なくなる。
また、テストされる上記メモリ回路が不揮発性記憶素子により構成されている場合に、上記判定結果記憶回路は揮発性記憶素子により構成するようにしても良い。揮発性記憶素子からなる記憶回路は不揮発性記憶素子からなる記憶回路に比べて書込み時間が短いので、判定結果を記憶する記憶回路をチップに内蔵させた場合にテスト時間の増大を抑えることができる。
発明を実施するための最良の形態
以下、本発明の好適な実施例を図面に基づいて説明する。
図１には、本発明を、複数の半導体メモリを搭載してバーンイン装置に入れて同時にテストを行なえるようにするためのバーンイン・ボードとしてのテストボードに適用した場合の概略構成が示されている。
図１において、符号１００はプリント配線基板からなるバーンイン・ボード、２００はテストされる電気的に書き込み及び消去可能な不揮発性半導体メモリとしてのフラッシュメモリなどの被テストデバイス、１１０はボード外部の装置から供給される制御信号を受けて上記被テストデバイス２００に対する信号を生成するとともに、被テストデバイス２００から出力される信号を取り込んで処理するテスト回路である。
図１に示されているように、この実施例のバーンイン・ボード１００においては、ボードの中央に半導体集積回路化された上記テスト回路１１０とテスト結果を記憶するＲＡＭのような不良アドレス記憶用の半導体メモリ１２０が交互に横一列に複数個（図では９個）ずつ配置され、テスト回路１１０の両側（図では上下）には被テストデバイス２００がそれぞれ所定個数（図では４個）ずつ配置されている。
また、バーンイン・ボード１００の一辺（図では左辺）には接続端子列１３０が形成されており、この接続端子列１３０が図示しないバーンイン装置の加熱チャンバー内に設けられているコネクタ（スロット）に挿入されて、バーンイン装置側の制御装置とボード上のテスト回路１１０との間で信号の送受信が可能に構成されている。さらに、バーンイン・ボード１００の上記接続端子列１３０側には被テストデバイス２００をサージ電圧などから保護するための抵抗や容量、フューズなどからなるデバイス保護回路１４０が設けられている。
半導体集積回路化された上記テスト回路１１０とテスト結果を記憶するＲＡＭのような不良アドレス記憶用の半導体メモリ１２０は、その外部端子が直接バーンイン・ボード１００上にはんだ等により接続されているのに対し、上記被テストデバイス２００は、バーンイン・ボード１００上に設けられているソケット（図示省略）に着脱可能に挿入されて搭載可能にされている。
これとともに、縦方向の一列８個のソケットの対応する端子と、中央のテスト回路１１０の対応する端子とを接続するための配線パターン（図示省略）がボード上に形成されており、１つのテスト回路１１０によって一列８個の被テストデバイス２００に同時に同一の信号が印加されるとともに、データの読出し時には一列８個の被テストデバイス２００から出力された信号が中央のテスト回路１１０に収集されるように構成されている。さらに、バーンイン装置側の制御装置からボード上の９個のテスト回路１１０に対しても同時に同一の信号が送信され、各被テストデバイス２００のテスト結果を示す信号が各テスト回路１１０からバーンイン装置側の制御装置へ並列に出力されるように構成されている。
なお、特に制限されるものでないが、外部のバーンイン装置側の制御装置からバーンイン・ボード１００に供給される信号のうち一部例えば書込み制御信号ＷＥやチップ選択信号ＣＥ、出力イネーブル信号ＯＥなどのメモリ制御信号は、テスト回路１１０を介さずに直接被テストデバイス２００に供給されるようにボード上の配線が形成されている。
図２には、上記バーンイン・ボード１００上に設けられたテスト回路１１０の一実施例の概略構成が示されている。
この実施例のテスト回路１１０は、バーンイン装置側の制御装置からバーンイン・ボード１００に供給されるアドレス信号ＡＤＤと書込みデータＤｉｎとを被テストデバイスたる半導体メモリに適したタイミングで被テストデバイス２００へ出力するとともに当該テスト回路内部を制御する書込み制御回路１１１と、被テストデバイス２００から読み出されたリードデータＤｏｕｔとバーンイン装置側の制御装置から供給される期待値ＥＸＤとを比較して一致／不一致を判定するデータ比較回路１１２と、読出し時にバーンイン装置側の制御装置から供給されるアドレス信号（ワードアドレス）を取り込んで保持するアドレスラッチ回路１１３と、前回の読出しデータの一致／不一致結果との論理和をとる不良ＯＲ回路１１４と、不良アドレスの数を計数するカウンタ回路１１５とを含んで構成されている。
なお、この実施例では上記比較回路１１２における読出しデータと期待値との比較はセクタすなわち同一ワード線に接続された同一行のメモリセルを単位として行なわれるように構成される。従って、セクタ内に１つでも不良ビットがあるとそのセクタは不良セクタとされ、その不良セクタの位置を示す不良アドレスの数すなわち不良セクタの数がカウンタ回路１１５により計数される。
テスト結果を記憶する不良アドレス記憶メモリ１２０は、被テストデバイス２００のフラッシュメモリのセクタ数と同一ビット数もしくはそれ以上の記憶容量を有する１ビット単位でデータが入出力されるメモリからなり、バーンイン装置側の制御装置から被テストデバイス２００に供給されるワードアドレスでアクセスされるように構成されることにより、被テストデバイス２００のセクタと不良アドレス記憶メモリ１２０のアドレスとが１：１で対応されている。
これによって、不良アドレス記憶メモリ１２０のあるアドレスに対応するセクタの良／不良を示す１ビットの情報が記憶されると、“不良”を示す情報が記憶された不良アドレス記憶メモリ１２０のアドレスは被テストデバイス２００内の不良セクタのアドレスを示すこととなる。従って、不良アドレス記憶メモリ１２０は被テストデバイスの不良アドレスを記憶しているとみなすことができる。
そして、この実施例では、上記アドレスラッチ回路１１３にラッチされたワードアドレスにより不良アドレス記憶メモリ１２０がアクセスされると、対応するビットのデータが読み出されて上記不良ＯＲ回路１１４へ供給され、比較回路１１２からの比較結果を示す信号との論理和がとられ、その結果が再び不良アドレス記憶メモリ１２０の同一アドレスに書き戻されるように構成されている。
さらに、本実施例のテスト回路１１０は、上記不良アドレス記憶メモリ１２０内に記憶された不良を示す例えば論理“１”のビットの数をカウンタ回路１１５により計数するとともに、このカウンタ回路１１５がオーバーフローしたことを示すオーバーフロー信号ＯＶＦが入出力線Ｉ／Ｏを介してバーンイン装置側の制御装置へ出力されるとともに、上記不良アドレス記憶メモリ１２０内に記憶された不良を示すビットにより、書込み制御回路１１１から被テストデバイス２００へのデータ（もしくはアドレス）の供給が禁止されるように構成されている。
バーンイン装置側の制御装置は、上記カウンタ回路１１５を利用しそこから出力されるオーバーフロー信号ＯＶＦを監視することにより、被テストデバイス内の不良アドレス数が許容数を超えたことを知ることができる。なお、上記オーバーフロー信号ＯＶＦは、後述のように不良ＯＲ回路１１４を介してバーンイン装置側の制御装置へ出力されるように構成されていても良い。また、上記不良ＯＲ回路１１４から出力される良／不良を示す信号や、不良アドレス記憶メモリ１２０から読み出された不良判定結果を示す情報も入出力線Ｉ／Ｏを介してバーンイン装置側の制御装置へ出力されるように構成されていても良い。
次に、上記のように構成されたテスト回路１１０を用いた被テストデバイス２００のテスト手順の一例を、図３を用いて説明する。
テストが開始されると、先ず不良アドレス記憶メモリ１２０の初期化が行なわれる（ステップＳ３１）。ここで、初期化とは不良アドレス記憶メモリ１２０の全ビットの記憶データを、“良”を示す論理“０”にすることを意味する。また、例えばフラッシュメモリがその内部に設けられているコマンドレジスタやステータスレジスタなどの初期化が必要であるデバイスである場合には、被テストデバイス２００の初期化も行なわれる。この初期化は、例えばバーンイン装置の制御装置側からフラッシュメモリに直接供給される制御信号ＷＥ，ＣＥ，ＯＥなどにより行なうことができる。
初期化が終了すると先ず消去テストが行なわれる（ステップＳ３２）。消去テストは、フラッシュメモリ内の全メモリセルを消去状態（例えばしきい値が高い状態）にすることであり、例えば所定数のセクタからなるブロックを単位として、ブロック内の全セクタのメモリセルのデータが同時に消去される。そして、消去動作後にはベリファイ読出しが行なわれる（ステップＳ３３）。この消去ベリファイ読出しは、セクタ単位で行なわれる。
ベリファイ動作によって読み出されたデータは期待値（オール“０”もしくはオール“１”）と比較され、消去不良を有するセクタがあると不良アドレス記憶メモリ１２０の対応するアドレスに“不良”を示す論理“１”が書き込まれる。消去状態はメモリセルのしきい値の低い状態に対応されていてもよい。また、記憶データの論理“０”をメモリセルの消去状態に対応させてもよいし、記憶データの論理“１”をメモリセルの消去状態に対応させてもよい。以下、この実施例では、記憶データの論理“０”はメモリセルの消去状態に対応されているものとして説明する。
図４（Ａ）には、ベリファイ読出し時の詳細な動作手順が示されている。読出し動作では、先ずバーンイン装置側の制御装置から被テストデバイスに対するコマンド（この場合には読出しコマンド）がデバイス制御信号ＷＥ，ＣＥ，ＯＥ等によって直接与えられる（ステップＳ５１）。次に、アドレスＡＤＤがテスト回路１１０に対して入力される（ステップＳ５２）。このアドレスＡＤＤは、書込み制御回路１１１を介してこの被テストデバイス２００に供給されるとともに、テスト回路１１０内のアドレスラッチ回路１１３に取り込まれ、ラッチされたアドレスが不良アドレス記憶メモリ１２０に供給されるとともに、不良アドレス記憶メモリ１２０に対しては上記アドレスとは別個に読出しを指示する信号がバーンイン装置側の制御装置から供給される。
続いて、被テストデバイス２００からのデータ読出し待ちを行なう（ステップＳ５３）。この間に、不良アドレス記憶メモリ１２０から読み出されたデータ（不良情報）は不良ＯＲ回路１１４へ送られる。そして、次のステップＳ５４では、バーンイン装置側の制御装置から期待値ＥＸＤが送られるとともに被テストデバイス２００から読み出されたデータが比較回路１１２へ供給されてデータの比較が行なわれ、比較結果が不良ＯＲ回路１１４へ出力されて不良アドレス記憶メモリ１２０からの読出しデータとの論理和がとられる。
この論理和の結果は、次のステップＳ５５で不良アドレス記憶メモリ１２０の同一アドレス位置に書き込まれる。このとき、バーンイン装置側の制御装置からは不良アドレス記憶メモリ１２０に対して書込みを指示する信号が供給される。またこの間、ステップＳ５２で入力されたアドレスＡＤＤはアドレスラッチ回路１１３に保持されている。そして、次のステップＳ５６で入力アドレスが最終アドレスか判定されて、最終アドレスでなければステップＳ５１へ戻って次のアドレスに対する読出しが行なわれ、ステップＳ５６で最終アドレスと判定された時点で消去ベリファイのための一連の読出し処理が終了する。
消去ベリファイの次は、例えばオール“１”パターンのような第１のパターンＡによる書込みテストが行なわれる（図３のステップＳ３４）。この書込みテストはセクタ単位で行なわれる。この書込みテストの具体的な手順は、図４（Ａ）のベリファイ読出しとほぼ同じであるので、説明は省略する。
書込みテストが終了すると、続いて、ベリファイ読出しが行なわれる（ステップＳ３５）。この読出しもセクタ単位である。ただし、このベリファイ読出しは、全セクタに対して１通り書込みを行なってから行なっても良いし、各セクタへの書込み直後に行なうようにすることも可能である。上記書込みベリファイ読出しも、消去ベリファイの読出し手順を示す図４（Ａ）のフローチャートと同様の手順に従って行なわれる。
そして、ベリファイ動作によって読み出されたデータが期待値（“０”または“１”）と比較され、書込み不良を有するセクタがあると不良アドレス記憶メモリ１２０の対応するアドレスに“不良”を示す論理“１”が書き込まれる。なお、このとき、比較回路１１２の比較結果と、対応する不良アドレス記憶メモリ１２０からの読出しデータとの論理和が不良ＯＲ回路１１３にて行なわれるため、既にステップＳ３３の消去ベリファイで不良と判定されているセクタに関しては再び対応するアドレスに“不良”を示す論理“１”が書き込まれる。
パターンＡによる書込みテストとベリファイ読出しが終了すると、次に再び消去テストとベリファイが行なわれる（ステップＳ３６，Ｓ３７）。この消去テストとベリファイはステップＳ３２，Ｓ３３と同じであるので、詳しい説明は省略する。
その後、上記パターンＡとは異なる例えばチェッカーパターンのような第２のパターンＢによる書込みテストと、ベリファイ読出しが行なわれる（ステップＳ３８，Ｓ３９）。そして、書込み不良有りと判定されたセクタがあると不良アドレス記憶メモリ１２０の対応するアドレスに“不良”を示す論理“１”が書き込まれる。その後、再び消去テストが行なわれる。このようにして、予め用意された複数のテストパターンによる書込みテストと最後の消去テスト（ステップＳ４０）が終了すると、“良”と判定された被テストデバイスのセクタに対するデータ（消去状態を論理“０”とすると論理“１”のデータ）の書込みを行なう（ステップＳ４１）。この良アドレスへの書込みは、実施例のテスト回路１１０により、図４（Ｂ）のフローチャートに示す手順に従って自動的に行なわれる。
すなわち、先ずバーンイン装置側の制御装置から被テストデバイス２００に対する書込みコマンドが与えられる（ステップＳ２１）。次に、アドレスＡＤＤがテスト回路１１０に対して入力される（ステップＳ２２）。このアドレスＡＤＤは、書込み制御回路１１１を介してこの被テストデバイス２００に供給されるとともに、テスト回路１１０内のアドレスラッチ回路１１３に取り込まれ、ラッチされたアドレスが不良アドレス記憶メモリ１２０に供給されるとともに、不良アドレス記憶メモリ１２０に対しては上記アドレスとは別個に読出しを指示する信号がバーンイン装置側の制御装置から供給される。
続いて、バーンイン装置側の制御装置から被テストデバイス２００に対する書込みデータの供給を行なう（ステップＳ２３）。この間に、不良アドレス記憶メモリ１２０から読み出されたデータ（不良情報）は書込み制御回路１１１へ送られる。そして、次のステップＳ２４では、バーンイン装置の制御装置側から被テストデバイス２００に対する書込み開始コマンドが与えられる。
このとき、書込み制御回路１１１には前述したように、この不良アドレス記憶メモリ１２０からこのアドレスに対応して良または不良を示すデータが供給されており、このデータに応じてマスク用ゲートＭＳＫが被テストデバイス２００に対して供給される書込みデータをマスクする。具体的には、不良アドレス記憶メモリ１２０から“不良”を示すデータが読み出されたときに、被テストデバイス２００に対する書込みデータ（またはアドレス）の供給が遮断される。
これによって、“不良”を示すデータが読み出されたときは被テストデバイス２００の対応するセクタへのデータの書込みが禁止され、“良”を示すデータが読み出されたときは被テストデバイス２００の対応するセクタへのデータ“１”の書込みが行なわれる。そのため、テストが終了した後にメモリからのデータの読出しを行なってデータを判定するときに、データ“１”が書込みまれていれば正常なセクタであると、また読み出したデータが“０”であると不良ビットを含むセクタであると容易に判定することができる。
上記処理（ステップＳ２１〜Ｓ２４）をステップＳ２５でアドレスを更新（＋１）しながら最終アドレスになるまで繰り返し、ステップＳ２６で最終アドレスと判定された時点で被テストデバイスの良アドレスへのデータの書込み処理が終了する。
被テストデバイスの全セクタに関してステップＳ４１の良アドレスの書込みを終了すると、本実施例では、カウンタ回路１１５を利用して被テストデバイスに容認されている不良アドレスの数を超えているか否かの判定（ＭＧＭ判定と称する）のための処理を行なう（ステップＳ４２）。そして、次のステップＳ４３で、カウンタ回路１１５からオーバーフロー信号ＯＶＦが出力されたか否かをチェックすることで良品か不良品かの判定を行なう。
一般に、フラッシュメモリなどの不揮発性メモリは、不良ビットを有することが許容されているが、不良ビットがあまりに多いと実質的な記憶容量が低下する上、デバイスの信頼性にも影響するので、通常はある許容数まで不良ビット（正確には不良ビットを含むセクタの数）が容認されている。ステップＳ４２では、ステップＳ３２〜Ｓ４０のテストで不良アドレス記憶メモリ１２０に記憶された不良アドレスの数をカウンタ回路１１５により計数し、さらに不良アドレスの数が許容数をオーバーしているときはカウンタ回路１１５からオーバーフロー信号ＯＶＦが出力されるように動作させて、良否判定を行なうようにしている。
以下、本実施例において採用している良否判定の手順の詳細を、図５のフローチャートを用いて説明する。なお、このフローチャートに従った処理が開始される前に、ステップＳ３２〜Ｓ４０のテストで各被テストデバイス内の良／不良情報が不良アドレス記憶メモリ１２０に記憶されているとともに、カウンタ回路１１５はクリアされているものとする。
先ず、バーンイン装置の制御装置側からテスト回路１１０へ不良アドレス記憶メモリ１２０の先頭アドレスを送ってアドレスラッチ回路１１３にラッチさせる（ステップＳ６１）。次に、ラッチされたアドレスにより不良アドレス記憶メモリ１２０をアクセスして、記憶されている良／不良情報を読み出す（ステップＳ６２）。すると、この不良情報がカウンタ回路１１５に供給されて、不良情報が“不良”を示していればカウンタ回路１１５がカウントアップ動作され、不良情報が“良”を示していればカウンタ回路１１５はカウントアップしないようにされる。
それから、バーンイン装置の制御装置はアドレスをインクリメント（＋１）する（ステップＳ６３）。そして、アドレスが最大値すなわち不良アドレス記憶メモリ１２０の最終アドレスに達したか否かを判定する（ステップＳ６４）。ここで、最終アドレスに達していなければステップＳ６１へ戻って更新したアドレスをテスト回路１１０へ供給して次の良／不良情報を不良アドレス記憶メモリ１２０から読み出す。上記動作を繰り返すことにより、カウンタ回路１１５は良／不良情報に応じてカウントアップされ、ステップＳ６４で最終アドレスに達したか判定され、次のステップＳ６５へ移行するときには、カウンタ回路１１５のカウント値はちょうど対応する被テストデバイスの有する不良アドレス（不良セクタ）の数と一致することとなる。
ステップＳ６５では、バーンイン装置の制御装置からカウンタ回路１１５へダミーの不良情報又は判定用不良情報を規定数だけ送ってカウンタ回路１１５をカウントアップさせる。ここで、規定数とは、被テストデバイスに容認されている不良アドレスの数をＰｍａｘとすると、カウンタ回路の最大計数値Ｃｍａｘから不良アドレスの最大許容数Ｐｍａｘを引いた値（Ｃｍａｘ−Ｐｍａｘ）である。仮に、ダミーの不良情報を送る直前のカウンタ回路１１５をカウント値が被テストデバイスに容認されている不良アドレス数Ｐｍａｘよりも少なければ、ダミーの不良情報が規定数だけ送信されたとしてもカウンタ回路１１５のカウント値は最大計数値Ｃｍａｘに達しないため、カウンタ回路１１５からはオーバーフロー信号ＯＶＦが出力されないこととなる。
一方、ダミーの不良情報を送る直前のカウンタ回路１１５がカウント値が被テストデバイスに容認されている不良アドレス数Ｐｍａｘよりも大きければ、ダミーの不良情報が規定数送信されることによってカウンタ回路１１５のカウント値は最大計数値Ｃｍａｘを超えてしまうため、カウンタ回路１１５からオーバーフロー信号ＯＶＦが出力されることとなる。従って、バーンイン装置側の制御装置は、ステップＳ６６でこのカウンタ回路１１５から出力されるオーバーフロー信号ＯＶＦを監視することで、被テストデバイスに含まれる不良アドレスの数が最大許容数Ｐｍａｘを超えているか否かを検知することができる。そして、ダミーの不良情報を規定数だけ送信してもオーバーフロー信号ＯＶＦが出力されなかったときは、その被テストデバイスは“良品”であると判定し、オーバーフロー信号ＯＶＦが出力されたときは“不良品”であると判定することができる。
なお、不良アドレス記憶メモリとしてデータが８ビット単位で入出力されるメモリを使用するとともに、比較回路１１２やカウンタ回路１１５等を一つのテスト回路１１０でテストされる被テストデバイスの数（８個）に対応した数だけ設け、各カウンタ回路１１５からのオーバーフロー信号ＯＶＦをそれぞれ別個にバーンイン装置側の制御装置へ出力するための信号線をバーンインボード上に設けておくようにするのが望ましい。これにより、ボード上の被テストデバイスを同時にテストしてもどの被デバイスが良品でどの被テストデバイスが不良品であるかを容易に判定することができる。
図６には、図２に示されているテスト回路１１０のより詳細な構成が示されている。図６において図２と同一の機能を有する回路ブロックには同一の符号を付して重複した説明は省略する。
図６に示されているように、不良ＯＲ回路１１４は、不良アドレス記憶メモリ１２０から読み出された良／不良情報をラッチするラッチ回路ＬＡＴと、比較回路１１２側からの一致／不一致判定信号と上記ラッチ回路ＬＡＴに取り込まれた不良アドレス記憶メモリ１２０から読み出された良／不良情報とを入力するＯＲ論理ゲートＯＲＧと、該ＯＲ論理ゲートＯＲＧの出力を上記不良アドレス記憶メモリ１２０へ伝達または遮断する伝送ゲートＴＭＧとから構成されている。また、上記比較回路１１２と不良ＯＲ回路１１４との間には比較回路１１２の出力またはカウンタ回路１１５からのオーバーフロー信号ＯＶＦを選択的に不良ＱＲ回路１１４へ供給するためのセレクタＳＥＬ１が設けられている。このセレクタＳＥＬ１は、バーンイン装置側の制御装置から供給される切り替え制御信号ＣＮＳによって、いずれか一方の入力を選択的に出力するように制御される。
さらに、図６の実施例においては、バーンイン装置側の制御装置から供給されるアドレスＡＤＤ、書込みデータＤｉｎを被テストデバイス側へ選択的に供給可能なセレクタＳＥＬ２と、アドレスＡＤＤ、書込みデータＤｉｎの伝達を禁止可能なマスク用ゲートＭＳＫが設けられている。このマスク用ゲートＭＳＫの一方の入力端子にはバーンイン装置側からのアドレスＡＤＤ、書込みデータＤｉｎが、またマスク用ゲートＭＳＫの他方の入力端子には前記不良ＯＲ回路１１４内のラッチ回路ＬＡＴにラッチされた不良アドレス記憶メモリ１２０からの読出し情報（良／不良情報）が入力されており、良／不良情報に応じてデータの伝達を禁止したり許可したりする。このマスク用ゲートＭＳＫの出力は、セレクタＳＥＬ２の第２の入力端子に入力されており、セレクタＳＥＬ２の制御端子には、バーンイン装置側の制御装置から供給される入力データ選択信号が印加されている。
バーンイン装置側の制御装置から入力データとしてアドレスＡＤＤが入力され、入力データ選択信号ＩＤＳが“アドレス”を示しているときは、セレクタＳＥＬ２は第１の入力端子に入力されている信号を選択して非テストデバイス側へ出力する。一方、バーンイン装置側の制御装置から入力データとして書込みデータＤｉｎが入力され、入力データ選択信号が“書込みデータ”を示しているときは、セレクタＳＥＬ２は第２の入力端子に入力されている信号を選択して被テストデバイス側へ出力する。
このとき、マスク用ゲートＭＳＫの他方の入力端子に入力されている不良アドレス記憶メモリ１２０からの読出し情報（良／不良情報）が“不良”を示していると、マスク用ゲートＭＳＫはデータの伝達を禁止するため、書込みデータがバーンイン装置側の制御装置から入力されていても、被テストデバイス側へ出力されることがない。従って、不良の有無によってそのアドレスに対応する被テストデバイス２００内のセクタにデータが書き込まれたり書込まれなかったりする。なお、マスク用ゲートＭＳＫによって、良／不良情報に応じて書込みデータの供給を禁止する代わりに、アドレスまたはコマンドの供給を良／不良情報に応じて禁止するようにしてもよい。
さらに、図６においては、バーンイン装置側の制御装置から供給されるテスト制御信号やクロック信号ＣＬＫに基づいてテスト回路１１０内の各部の動作タイミング信号を生成するタイミング生成回路ＴＭＧと、バーンイン装置側の制御装置から供給される出力選択信号ＯＳＴをデコードして前記不良アドレス記憶メモリ１２０に対する出力許可信号ＦＭ ＯＥまたは不良ＯＲ回路１１４内の伝送ゲートＴＭＧに対する出力許可信号ＴＧ ＥＮを生成するデコーダＤＥＣが設けられている。上記セレクタＳＥＬ２とマスク用ゲートＭＳＫおよびタイミング生成回路ＴＭＧ、デコーダＤＥＣによって、図２における書込み制御回路１１１が構成される。
図６においては、前記不良アドレス記憶メモリ１２０から読み出された良／不良情報は、タイミング生成回路ＴＭＧから供給されるタイミング信号ＣＮＴ ＣＬＫによって制御されるＡＮＤ論理ゲートＡＧＴを介して、カウンタ回路１１５のクロック端子に入力され、不良アドレス記憶メモリ１２０に記憶されている良／不良情報に応じてカウンタ回路１１５にクロックパルスが供給されたり、供給されなかったりすることでカウンタ回路１１５が不良アドレスの数を計数するように構成されている。また、カウンタ回路１１５は、入出力線Ｉ／Ｏを介してバーンイン装置側の制御装置から供給されるダミーの良／不良情報によってもカウントアップ動作するように構成されている。なお、図６においては、一点鎖線ＵＮＴで囲まれている回路が被テストデバイスの数（８個）だけ設けられ、他の回路は共通回路とされる。
ところで、図２や図６示されているテスト回路１１０はすべてロジック回路で構成されているので、これをＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）と呼ばれる任意の論理を構成可能なＬＳＩを用いて構成することができる。図７には、ＦＰＧＡを用いてテスト回路を構成した場合におけるバーンイン・ボードのシステム構成例を示す。
図７において、１１０はＦＰＧＡにより構成されたテスト回路、１２０は不良判定結果を記憶する不良アドレス記憶メモリ、２００は被テストデバイスである。この実施例では、１つのテスト回路１１０内に８個の被テストデバイス２００分の比較回路やカウンタ回路などが設けられているとともに、不良アドレス記憶メモリ１２０も１つで８個の被テストデバイス２００分の不良情報を記憶するように構成されている。従って、不良アドレス記憶メモリ１２０には、８ビットのデータを同時に入出力可能なＳＲＡＭを使用するのが望ましい。
また、図７において、符号１５０はＦＰＧＡの論理構成データを記憶するＲＯＭ（リード・オンリ・メモリ）である。ＦＰＧＡは、チップ内部にＯＲゲートやＡＮＤゲート、フリップフロップなど任意の論理回路を構成可能な可変論理セルが多数マトリックス状に配置されるとともに、その周辺には任意の可変論理セル間を接続可能にする直交配線群と、交差する任意の配線同士を接続／遮断可能にする可変配線スイッチ群とが設けられてなる。そして、上記ＲＯＭ１５０には、ＦＰＧＡ内の可変論理セルの論理を決定する情報および可変配線スイッチのオン、オフ情報が記憶される。
なお、特に制限されるものでないが、上記ＲＯＭ１５０は、ボード上の複数個（例えば９個）ＦＰＧＡからなるテスト回路１１０に対して共通に設けられている。また、上記のような機能を有するＦＰＧＡとしては、例えばアルテラ社から１３０Ｋゲート規模の１チップＬＳＩ（型番ＥＰＦ１０Ｋ１３０Ｅ）が提供されているので、それを利用することで実施例のテスト回路１１０を構築することができる。
ところで、ＦＰＧＡにはチップ内部にＲＡＭを内蔵したものも提供されており、このＲＡＭを内蔵したＦＰＧＡを用いてバーンイン・ボード上に搭載されるテスト回路を構成するようにしても良い。図８には、そのようなＲＡＭ内蔵ＦＰＧＡを利用したテスト回路の構成例を示す。図８において、符号４００で示されているのがＦＰＧＡである。
この実施例においては、ＦＰＧＡ４００に内蔵されているＲＡＭ４２０が被テストデバイスの不良情報を記憶する不良アドレス記憶メモリとして利用されている。他の構成は、図２の実施例のテスト回路１１０と同様であるので、同一の回路ブロックには同一の符号を付して重複した説明は省略する。この実施例においても、書込み制御回路１１１、比較回路１１２、不良ＯＲ回路１１４およびカウンタ回路１１５は、１つのＦＰＧＡでテストするデバイスの数（例えば８個）に対応した数だけ設けられ、他の回路は共通回路とされる。
図９には、バーンイン・ボード上に設けられるテスト回路１１０の他の実施例を示す。この実施例のテスト回路１１０は、カウンタ回路１１５のオーバーフロー信号をバーンイン装置側の制御装置へ出力させる代わりに、セレクタＳＥＬ２を介して被テストデバイス２００側へ出力できるように構成したものである。これにより、テスト終了後に各被テストデバイス毎の不良アドレス（不良セクタ）数をそれぞれの被テストデバイスとしてのフラッシュメモリに書き込んでテストを終了し、テスト終了後に被テストデバイスのデータ読出しを行ない、不良情報が記憶されているセクタの数すなわち不良アドレスの数を判定することで製品の良否判定を行なうようにすることができる。
また、この実施例においては、カウンタ回路１１５の最上位ビットＭＳＢがセレクタＳＥＬ１を介して不良ＯＲ回路１１４へ供給可能にされており、前記実施例と同様に、バーンイン装置側の制御装置から所定数のダミー不良信号を送ってカウンタ回路１１５をカウントアップさせて、最上位ビットＭＳＢが変化したか否かをチェックすることにより被テストデバイスに含まれる不良アドレス（不良セクタ）数が最大許容数以下であるか否かを判定することもできるようになっている。
なお、バーンイン・ボード上に設けられるテスト回路１１０を、図７や図８示されているようなＦＰＧＡにより構成した場合には、何らハードウェアを変更することなく、図７に示されている論理構成情報記憶用ＲＯＭ３００に記憶するデータを書き換えるだけで、図９に示すような構成を有するテスト回路を構成することができるという利点がある。
次に、上記実施例のテスト回路を搭載したバーンイン・ボードを用いたフラッシュメモリのテスト方法および製造プロセスを、図１１に示されているフローチャートを用いて説明する。
ステップＳ１の組立て工程の終了後のフラッシュメモリはバーンイン工程（ステップＳ２）に移される。この実施例では、一枚当り７２個のフラッシュメモリが搭載された数１０枚のバーンイン・ボード１００がバーンイン装置の加熱チャンバー内のコネクタに挿入されてバーンイン装置側の制御装置とボード上のテスト回路とが電気的に接続される。ただし、ステップＳ２のバーンイン時にはテスト回路１１０は動作停止状態のまま８〜１６時間高温（約１２５℃）下に放置される。次に、バーンイン装置側の制御装置がボード上のテスト回路１１０を介して被テストデバイス２００に対して書込みと消去を繰り返し行なう書込み／消去サイクルテストが実行される（ステップＳ３）。このテストはバーンイン装置で行なうことができるが、チャンバー内の温度は低くされる。
その後、この実施例においては、バーンイン装置側の制御装置からボード上のテスト回路１１０へ制御信号を送ってボード上のテスト回路１１０により前述したような消去テストや所定のパターンデータの書込み読出しテスト（いわゆるファンクションテスト）を実行する（ステップＳ４）。このテストには、約２時間程度かかるが、加熱せずに行なっても良いし、ステップＳ１のバーンイン処理と同時に行なうこともできる。ステップＳ１のバーンイン処理とステップＳ３のファンクションテストを同時に行なえば、ファンクションテスト時間を実質的に見えなくすることができる。
また、ステップＳ４のファンクションテストは、テスト回路１１０を搭載したバーンイン・ボード１００上に被テストデバイス２００を搭載したまま、バーンイン装置ではなく簡易なテスタを用いて行なうようにしても良い。通常のメモリテスタは非常に高価であり、一度に数１０個程度しかファンクションテストを行なえないが、テスト回路を搭載した前記実施例のバーンイン・ボードを使用すれば高度なテスタを使用せずに、より安価で簡易なテスタを使用してファンクションテストを行なうことができるので、テストに要するコストを大幅に下げることができる。
なお、ステップＳ４のファンクションテスト終了後は、ステップＳ５の選別工程へ移行して、ここでメモリテスタを用いて所定の電源電圧範囲内で正常に動作するかなど直流的な試験項目を検査するＤＣテストと、入力信号が目標とする周波数で変化しても正しく動作するかなど交流的な試験項目を検査するＡＣテストを行ない、良品と判定されたものを選別して出荷する。このＤＣテストおよびＡＣテストは１０数分で終了するので、高価なメモリテスタを使用してもコストパフォーマンスはそれほど低下することはない。
図１０に示されている従来のテスト工程では、ステップＳ１４のようにバーンイン処理後に高価なメモリテスタを使用して、ＤＣテストおよびＡＣテストのみならずファンクションテストも行なっており、しかもこのファンクションテストの所要時間は１〜２時間であったため、テスト効率およびコストパフォーマンスが非常に悪かったが、本発明を適用した場合には、ステップＳ４で安価なテスタもしくはバーンイン装置で一括ファンクションテストを行ない、ステップＳ５の選別工程ではＤＣテストおよびＡＣテストのみ行なえば良いので、テスト所要時間を大幅に短縮できるとともにテストコストも大幅に下げることができる。
次に、本発明の他の実施例を図１２および図１３を用いて説明する。
図１２の実施例は、フラッシュメモリ内に前記実施例で説明したバーンイン・ボード上のテスト回路に類似した自己テスト回路を設けたものである。
図において、１０はコントロールゲートとフローティングゲートを有するＭＯＳＦＥＴなどからなる公知の不揮発性記憶素子がマトリックス状に配置されたメモリアレイ、１１はメモリアレイ１０内の同一行の記憶素子のコントロールゲートが接続された複数のワード線の中から一本を選択して動作モードに応じて所定の電圧を印加させるＸデコーダ、１２は該Ｘデコーダ１１でデコードされるＸアドレス（セクタアドレス）を保持するアドレスレジスタである。上記Ｘデコーダ１１にはデコード結果に従って各メモリマット内の１本のワード線を選択レベルに駆動するワードドライブ回路が含まれる。
１３はメモリアレイ１０内から読み出されたデータを増幅するとともにメモリアレイ１０に書き込まれるライトデータをセクタ単位で保持可能なセンスアンプ＆データラッチ回路、１４はＹ系のアドレスデコーダ回路、１５はこのＹデコーダ１４によって選択的にオン、オフされデータレジスタ１３をコモン入出力線１６に接続させるＹゲート回路（カラムスイッチ列）、１７は外部より取り込まれたライトデータを保持するデータレジスタ、１８はセンスアンプ＆データラッチ回路１３により読み出された１セクタ分のリードデータの中からバイト単位でデータを順次出力させるための連続したＹアドレスを発生するＹアドレスカウンタ回路、１９はアドレスとデータを共通の入出力ピンＩ／Ｏから時分割で取り込めるようにするマルチプレクサである。
この実施例のフラッシュメモリは、特に制限されないが、外部のマイクロプロセッサなどのコントロール装置から与えられるコマンド（命令）を解釈し当該コマンドに対応した処理を実行すべくメモリ内部の各回路に対する制御信号を順次形成して出力する制御回路（シーケンサ）２０を備えており、コマンドが与えられるとそれを解読して自動的に対応する処理を実行するように構成されている。上記制御回路２０は、例えばコマンドを実行するのに必要な一連のマイクロ命令群が格納されたＲＯＭ（リード・オンリ・メモリ）を備え、マイクロ命令が順次実行されてチップ内部の各回路に対する制御信号を形成するように構成される。さらに、制御回路２０は、内部の状態を反映するステータスレジスタを備えている。
外部のＣＰＵ等からこの実施例のフラッシュメモリに入力される制御信号としては、例えばリセット信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号ＷＥ、出力制御信号ＯＥ、データ入力かアドレス入力かを示すためのコマンドイネーブル信号ＣＤＥ、データの取込みタイミングを与えるシリアルクロックＳＣ等がある。また、この実施例のフラッシュメモリにおいては、メモリ内部の状態を反映するステータスレジスタの所定のビットに応じて、外部からアクセスが可能か否かを示すレディ／ビジィ信号Ｒ／Ｂを外部へ出力するように構成されている。
そして、この実施例のフラッシュメモリには、メモリアレイ１０から読み出されＹゲート回路１５により選択された１バイトのデータと外部から入力された期待値データとを比較する比較回路１１２と、前回の読出しデータの一致／不一致結果との論理和をとる不良ＯＲ回路１１４と、不良アドレスの数を計数するカウンタ回路１１５と、ＳＲＡＭなどからなりテストにより検出された良／不良情報を記憶する不良アドレス記憶メモリ１２０と、チップ内でのテスト動作を制御するＢＩＳＴ（Ｂｕｉｌｄ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）コントロール回路１６０とが設けられている。
不良ＯＲ回路１１４の具体的な構成は図６の実施例と同様であり、比較回路１１２、不良ＯＲ回路１１４、カウンタ回路１１５、不良アドレス記憶メモリ１２０によるテストの手順と内容も、図２や図６の実施例で説明したものとほぼ同様である。異なるのは、この実施例のフラッシュメモリでは、不良アドレス記憶メモリ１２０のワード線はメモリアレイ１０用のＸデコーダ１１の選択信号により同時に選択されテスト回路による不良判定結果がメモリアレイ１０の各メモリ行に対応された不良アドレス記憶メモリ１２０内の記憶領域に記憶されるように構成されている点と、書込みテストやベリファイ時のアドレスは入出力ピンＩ／Ｏを介して外部から直接メモリアレイ１０に供給されるように構成されている点である。
ただし、図２（図６）の実施例で示されているような書込み制御回路１１１（入力マスク回路ＭＳＫ，セレクタＳＥＬ２，タイミング生成回路ＴＭＧ，デコーダＤＥＣ）を、テスト回路の一部としてチップ内に設けるようにしても良い。また、外部からテスト用のアドレスとデータを入力する代わりに、チップ内部に所定のアルゴリズムに従ってテスト用のアドレスとデータを生成する前述のＡＬＰＧを設けて、このＡＬＰＧで生成されたテスト用のアドレスとデータにより、メモリアレイ１０のテストを行なうようにしても良い。
この実施例のＢＩＳＴ制御回路１６０は、前述の制御回路２０と同様に、例えばコマンドを実行するのに必要な一連のマイクロ命令群が格納されたＲＯＭを備え、マイクロ命令が順次実行されてチップ内部の各回路に対する制御信号を形成するマイクロプログラム制御方式の制御回路により構成することができる。そして、このＢＩＳＴ制御回路１６０に対するテスト開始の指令は、前記制御回路２０から与えられるように構成される。
フラッシュメモリには、もともと自己テストのためコマンドが用意されているものがあるので、そのようなフラッシュメモリでは自己テスト開始用のコマンドを用いて外部装置からテスト開始の指令を与えることができる。また、そのようなコマンドがないメモリに関しても、書込み制御信号ＷＥや出力制御信号ＯＥなど外部からの制御信号の未使用の組合せを利用したり、データ入出力端子を利用してコマンドコードを入力できるように構成することで、ＢＩＳＴ制御回路１６０に対するテスト開始の指令を与えることができる。ＢＩＳＴ制御回路１６０とフラッシュメモリの制御回路２０とを一体に構成するようにしてもよい。
さらに、このＢＩＳＴ制御回路１６０に対する専用のインタフェースを設けることも可能である。そして、その場合、ＩＥＥＥ１１４９．１規格で規定されているＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）を利用することができる。ＴＡＰは、ＩＥＥＥ１１４９．１規格で規定されているスキャンテストやＢＩＳＴ回路のためのインタフェースおよび制御回路で、入力ポートからのテストデータを出力ポートへシフトするときに使用するバイパスレジスタ、回路へ特定の信号を伝える場合に使用するデータレジスタ、チップ固有の製造識別番号を設定するためのデバイスＩＤレジスタ、データレジスタの選択や内部のテスト方法を制御する場合に使用するインストラクションレジスタ、ＴＡＰ回路全体を制御するコントローラ等により構成される。ＴＡＰをインタフェースとすることにより、データの書き換えのために外部装置と接続するための電極パッドは数個で済むこととなる。
なお、図１２には示されていないが、この実施例のフラッシュメモリには、書込みまたは消去に使用される高電圧を発生する内部電源回路や、外部から入力されるコマンドを取り込む入力バッファ回路、メモリアレイから読み出されたデータ信号および内部レジスタの内容を外部へ出力するための出力バッファ回路、外部から入力されるアドレス信号や書込みデータ信号を取り込む入力バッファ回路等が設けられている。
図１３の実施例は、図１２の実施例と同様に、フラッシュメモリ内に前記実施例で説明したバーンイン・ボード上のテスト回路に類似した自己テスト回路を設けたものである。図１２の実施例との差異は、図１２の実施例ではテストにより得られた不良アドレスの情報をＳＲＡＭに記憶するようにしているのに対し、図１３の実施例では、不揮発性記憶素子からなるメモリアレイ１０の一部を良／不良情報記憶領域として使用するようにしている点にある。フラッシュメモリには、もともとメモリアレイの各セクタごとにセクタ管理情報を記憶する領域（例えば６４バイト）を設けているものがあるので、そのようなセクタ管理領域１０Ａに良／不良情報を記憶させるように構成することができる。
図１２や図１３に示されているフラッシュメモリにあっては、少なくともアドレスを更新しながらメモリアレイにデータを書き込む書込みテストを含むファンクションテストを、高機能のメモリテスタを使用することなく行なうことができる。そして、そのファンクションテストは、バーンイン装置の制御装置からの信号の入力によりバーンイン装置内において行なうことができるとともに、バーンイン装置以外の簡易なテスト装置を用いて行なうこともできる。
なお、本明細書において、フラッシュメモリは１つのメモリセルに１ビットのデータを記憶させる２値メモリ、すなわち、１つのメモリセルに論理“１”又は論理“０”のいずれかを記憶させるメモリについて記載したが、それに限定されるものでは無い。近年、大容量のフラッシュメモリでは、１つのメモリセルに２ビット乃至複数ビットのデータを記憶させる多値技術の開発が盛んに行われており、このような多値メモリにも本発明を適用できることは言うまでもない。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、一例としてバーンイン・ボード上に設けられるテスト回路を、ＦＰＧＡを用いて構成する例を説明したが、ＦＰＧＡの代わりにゲートアレイやＡＳＩＣ（特殊用途向けＩＣ）を用いて構成することも可能である。
また、前記実施例では、不良アドレス記憶メモリ１２０は、被テストデバイス２００のセクタと不良アドレス記憶メモリ１２０のアドレスとが１：１で対応され、不良アドレス記憶メモリ１２０にはセクタに対応して良／不良を示す情報が記憶されるように構成されているが、不良セクタを示すアドレスを記憶するようにしても良いし、不良をセクタ単位ではなく、ワード単位、バイト単位あるいはビット単位で記憶するようにしても良い。
産業上の利用可能性
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリの検査を例にとって説明したが、この発明はそれに限定されず、フラッシュメモリ以外の不揮発性メモリやＲＡＭなどの揮発性メモリおよびそれらを内蔵した半導体集積回路を検査する場合にも利用することができる。
【図面の簡単な説明】
図１は、本発明を適用したバーンイン・ボードの概略構成を示すブロック図である。
図２は、テスト回路の構成例を示すブロック図である。
図３は、本発明を適用したバーンイン・ボードにおけるフラッシュメモリのテスト手順全体を示すフローチャートである。
図４（Ａ）はバーンインテストにおける被テストデバイスとしてのフラッシュメモリからのデータの読出し手順、（Ｂ）は被テストデバイスの良アドレスへのデータの書込み手順を示すフローチャートである。
図５は、バーンインテストにおける不良アドレス記憶メモリからの良／不良情報の読出しおよびその計数処理の手順を示すフローチャートである。
図６は、テスト回路のより具体的な構成例を示すブロック図である。
図７は、テスト回路をＦＰＧＡを用いて構成した場合の実施例を示すブロック図である。
図８は、テスト回路をＦＰＧＡを用いて構成した場合の他の構成例を示すブロック図である。
図９は、テスト回路の他の構成例を示すブロック図である。
図１０は、従来のフラッシュメモリの検査手順を示すフローチャートである。
図１１は、本発明を適用した場合のフラッシュメモリの検査手順を示すフローチャートである。
図１２は、本発明を適用したフラッシュメモリの概略構成を示すブロック図である。
図１３は、本発明を適用したフラッシュメモリの他の実施例を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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