(57)【特許請求の範囲】
【請求項１】
第１電源電位と該第１電源電位より高い第２電源電位とに基づいて該第２電源電位より高い高電位と該第１電源電位より低い低電位とを選択的に出力ノードに生成する電圧生成回路において、
電流路の第１端が該出力ノードに接続され、バックゲートがこの電流路の第２端に接続された第１ＰＭＯＳトランジスタと、
電流路の第１端が該第１ＰＭＯＳトランジスタの第２端に接続され、この電流路の第２端が該第１電源電位に接続された第１ＮＭＯＳトランジスタと、
第１電極が該出力ノードに接続された第１キャパシタと、
電流路の第１端が該出力ノードに接続され、バックゲートがこの電流路の第２端に接続され、ゲートに該第１電源電位が接続された第２ＰＭＯＳトランジスタと、
電流路の第１端が該第２ＰＭＯＳトランジスタの電流路の第２端に接続された第２ＮＭＯＳトランジスタと、
該第１及び第２ＮＭＯＳトランジスタがオフ、該出力ノード及び該第１キャパシタの第２電極がそれぞれ該第２電源電位及び該第１電源電位である第１状態で、該第１キャパシタの第２電極を該第２電源電位まで立ち上げることにより該出力ノードを該高電位にさせ、該第１及び第２ＮＭＯＳトランジスタがオフ、該第１及び第２ＰＭＯＳトランジスタの各々のゲート・ソース間が閾値電圧、該出力ノード及び該第１キャパシタの第２電極がそれぞれ該第１電源電位及び該第２電源電位である第２状態で、該第１キャパシタの第２電極を該第１電源電位まで立ち下げることにより該出力ノードを該低電位にさせる制御回路と、
を有することを特徴とする電圧生成回路。
【請求項２】
上記制御回路は、上記第１状態において、上記第１ＰＭＯＳトランジスタ、上記第１及び第２ＮＭＯＳトランジスタのゲート電位を共に上記第１電源電位にすることを特徴とする請求項１記載の電圧生成回路。
【請求項３】
上記制御回路は、上記第２状態において、上記第１及び第２ＮＭＯＳトランジスタのゲート電位を共に上記第１電源電位にすることを特徴とする請求項１又は２記載の電圧生成回路。
【請求項４】
電流路の第１端が上記第１ＰＭＯＳトランジスタのゲートに接続され、バックゲート及びゲートがそれぞれ上記第２及び第１電源電位に接続された第３ＰＭＯＳトランジスタと、
第１電極が該第１ＰＭＯＳトランジスタのゲートに接続された第２キャパシタと、
をさらに有し、上記制御回路は、上記第１状態において、該第３ＰＭＯＳトランジスタの電流路の第２端及び該第２キャパシタの第２電極を共に該第１電源電位にすることを特徴とする請求項２記載の電圧生成回路。
【請求項５】
上記制御回路は、上記第２状態において、上記第２キャパシタの第２電極を上記第１電源電位から上記第２電源電位へ立ち上げ、上記第３ＰＭＯＳトランジスタの電流路の第２端を該第１電源電位から該第２電源電位へ立ち上げ次いで該第１電源電位に戻すことを特徴とする請求項４記載の電圧生成回路。
【請求項６】
上記制御回路はさらに、
上記第１及び第２ＮＭＯＳトランジスタがオフ、上記出力ノード及び上記第１キャパシタの第２電極が共に上記第１電源電位である第３状態で、該第２ＮＭＯＳトランジスタの電流路の第２端を該第１電源電位から上記第２電源電位まで立ち上げることにより該第２ＮＭＯＳトランジスタ及び上記第２ＰＭＯＳトランジスタをオンにさせて上記出力ノードを該第２電源電位にさせ、
該第１及び第２ＮＭＯＳトランジスタがオフ、上記第１ＰＭＯＳトランジスタがオンである第４状態で、該第１ＮＭＯＳトランジスタをオンにさせることにより該出力ノードを該第１電源電位にさせることを特徴とする請求項請求項１乃至５のいずれか１つに記載の電圧生成回路。
【請求項７】
第１電源電位と該第１電源電位より高い第２電源電位とに基づいて該第２電源電位より高い高電位と該第１電源電位より低い低電位とを選択的に出力ノードに生成する電圧生成回路において、
電流路の第１端が該出力ノードに接続され、バックゲートがこの電流路の第２端に接続された第１ＰＭＯＳトランジスタと、
ゲートが該第１ＰＭＯＳトランジスタのゲートに接続され、電流路の第１端が該第２ＰＭＯＳトランジスタの電流路の第２端に接続され、バックゲートが該第２電源電位に接続された第２ＰＭＯＳトランジスタと、
第１電極が該出力ノードに接続された第１キャパシタと、
該第１及び第２ＰＭＯＳトランジスタがオフ、該出力ノード及び該第１キャパシタの第２電極がそれぞれ該第２電源電位及び該第１電源電位である第１状態で、該キャパシタの第２電極を該第２電源電位まで立ち上げることにより該出力ノードを該高電位にさせ、該第１及び第２ＰＭＯＳトランジスタがオフ、該出力ノード及び該キャパシタの第２電極がそれぞれ該第１電源電位及び該第２電源電位である第２状態で、該キャパシタの第２電極を該第１電源電位まで立ち下げることにより該出力ノードを該低電位にさせる制御回路と、
を有することを特徴とする電圧生成回路。
【請求項８】
上記制御回路は、上記第１状態において、上記第１及び第２ＰＭＯＳトランジスタのゲート電位を上記高電位に該第１及び第２ＰＭＯＳトランジスタの閾値電圧を加えた値より低くし、該第２ＰＭＯＳトランジスタの電流路の第２端を上記第２電源電位にすることを特徴とする請求項７記載の電圧生成回路。
【請求項９】
上記制御回路は、上記第２状態において、上記第１及び第２ＰＭＯＳトランジスタのゲート電位及び該第２ＰＭＯＳトランジスタの電流路の第２端を上記第１電源電位にすることを特徴とする請求項７又は８記載の電圧生成回路。
【請求項１０】
電流路の第１端が上記第１及び第２ＰＭＯＳトランジスタのゲートに接続されたＮＭＯＳトランジスタと、
第１電極が該第１及び第２ＰＭＯＳトランジスタのゲートに接続された第２キャパシタと、
をさらに有することを特徴とする請求項８又は９記載の電圧生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧より高い電圧又は負電圧を選択的に１つのノードに生成する電圧生成回路に関する。
【０００２】
【従来の技術】
図１５は、従来の２Ｔ２Ｃ型強誘電体メモリ回路を示す。
【０００３】
メモリセル１は、ビット線ＢＬとプレート線ＰＬとの間に直列接続されたＮＭＯＳトランジスタ２及び強誘電体キャパシタＣＦ１と、ビット線／ＢＬとプレート線ＰＬとの間に直列接続されたＮＭＯＳトランジスタ３及び強誘電体キャパシタＣＦ２とにより構成されている。ＮＭＯＳトランジスタ２及び３のゲートは、ワード線ＷＬに接続されている。強誘電体キャパシタＣＦ１及びＣＦ２はいずれも、対向する電極間に強誘電体膜が挟持された構成である。
【０００４】
このメモリセル１にビット‘１’を書き込む場合、次のような動作が行われる。
【０００５】
ビット線ＢＬ及び／ＢＬがそれぞれ電源電位ＶＤＤ及び０Ｖにされ、ワード線ＷＬが立ち上げられてＮＭＯＳトランジスタ２及び３がオンになる。プレート線ＰＬには正のパルスが供給される。プレート線ＰＬが０Ｖの時、強誘電体キャパシタＣＦ１に図示矢印方向の分極が生じ、次にプレート線ＰＬが電源電位ＶＤＤになると、強誘電体キャパシタＣＦ２に図示矢印方向で強誘電体キャパシタＣＦ１と逆方向の分極が生ずる。次にプレート線ＰＬ及びワード線が０Ｖに戻る。この状態で、強誘電体キャパシタＣＦ１及びＣＦ２には残留分極が存在する。
【０００６】
メモリセル１からこのデータを読み出す場合、次のような動作が行われる。
【０００７】
ビット線ＢＬ及び／ＢＬは予め０Ｖにプリチャージされている。ワード線ＷＬが高レベルに遷移してＮＭＯＳトランジスタ２及び３がオンになると共に、プレート線ＰＬが電源電位ＶＤＤに立ち上がる。これにより、強誘電体キャパシタＣＦ１及びＣＦ２からビット線ＢＬ及び／ＢＬへ電荷が移動してビット線ＢＬ及び／ＢＬの電位がそれぞれΔＶＨ及びΔＶＬだけ上昇する。プレート線ＰＬの立ち上がりにより強誘電体キャパシタＣＦ１の分極が反転するのに対し、強誘電体キャパシタＣＦ２では分極反転が生じないので、強誘電体キャパシタＣＦ１の方がＣＦ２よりも電荷移動量が大きく、ΔＶＨ＞ΔＶＬとなる。センスアンプ４が活性化され、電位差ΔＶＨ−ΔＶＬが増幅されてビット線ＢＬ及び／ＢＬがそれぞれ電源電位ＶＤＤ及び０Ｖになる。プレート線ＰＬが０Ｖに立ち下げられて、強誘電体キャパシタＣＦ１の分極が反転し元に戻るというリストア動作が行われる。センスアンプ４が不活性になると共に、不図示のプリチャージ回路によりビット線ＢＬ及び／ＢＬが０Ｖになる。ワード線ＷＬが‘Ｌ’に遷移してＮＭＯＳトランジスタ２及び３がオフになる。
【０００８】
しかしながら、消費電力低減のために電源電位ＶＤＤが例えば１．５Ｖと低くなると、ビット線ＢＬ及び／ＢＬへの電荷移動量が少なくなってビット線ＢＬと／ＢＬとの間の電位差ΔＶＨ−ΔＶＬが減少するので、誤読出しが生ずる可能性が増加する。
【０００９】
そこで、プレート線ＰＬに印加する電源電位ＶＤＤ及び０Ｖの替わりにそれぞれ電源電位ＶＤＤより高い高電位及び負電位を印加すれば、強誘電体キャパシタＣＦ１及びＣＦ２に印加される電圧が増加して読み出しの際のビット線ＢＬと／ＢＬとの電位差がより大きくなり、誤読み出が生ずる可能性が低減する。
【００１０】
【発明が解決しようとする課題】
ところが、図１６に示すように、従来では負電圧生成回路５と高電圧生成回路６とが別々であったので、高電圧及び負電圧を１つの出力ノードＮＯ（ＰＬ）に取り出す場合、負電圧生成回路５及び高電圧生成回路６の出力端をそれぞれＮＭＯＳトランジスタ７及びＰＭＯＳトランジスタ８を介して出力ノードＮＯに接続する必要があり、回路が複雑である。
【００１１】
この構成によれば、トランジスタ７及び８のゲートに供給される制御信号ＳＣを低レベルにしてトランジスタ７及び８をそれぞれオフ及びオンにすることにより出力ノードＮＯが高電圧ＶＨになり、制御信号ＳＣを高レベルにしてトランジスタ７及び８をそれぞれオン及びオフにすることにより出力ノードＮＯが負電圧ＶＬになる。
【００１２】
しかし、１つのチップ上に通常の電圧電源電圧ＶＤＤが印加されるトランジスタと負電圧ＶＬが印加されるトランジスタとが存在するので、ソースとバックゲート間に電流が流れないようにするためＮＭＯＳトランジスタ７をトリプルウェル構造にしてバックバイアスを逆バイアスにしなければならない。このため、半導体チップの製造プロセスが複雑になり、コスト高となる。
【００１３】
本発明の目的は、このような問題点に鑑み、構成が簡単でトリプルウェル構造のトランジスタを用いる必要がない電圧生成回路を提供することにある。
【００１４】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、第１電源電位と該第１電源電位より高い第２電源電位とに基づいて該第２電源電位より高い高電位と該第１電源電位より低い低電位（例えば負電位）とを選択的に出力ノードに生成する電圧生成回路において、
電流路の第１端が該出力ノードに接続され、バックゲートがこの電流路の第２端に接続された第１ＰＭＯＳトランジスタと、
電流路の第１端が該第１ＰＭＯＳトランジスタの第２端に接続され、この電流路の第２端が該第１電源電位に接続された第１ＮＭＯＳトランジスタと、
第１電極が該出力ノードに接続された第１キャパシタと、
電流路の第１端が該出力ノードに接続され、バックゲートがこの電流路の第２端に接続され、ゲートに該第１電源電位が接続された第２ＰＭＯＳトランジスタと、
電流路の第１端が該第２ＰＭＯＳトランジスタの電流路の第２端に接続された第２ＮＭＯＳトランジスタと、
制御回路とを有する。
【００１５】
この制御回路は、該第１及び第２ＮＭＯＳトランジスタがオフ、該出力ノード及び該第１キャパシタの第２電極がそれぞれ該第２電源電位及び該第１電源電位である第１状態で、該第１キャパシタの第２電極を該第２電源電位まで立ち上げることにより該出力ノードを該高電位にさせ、該第１及び第２ＮＭＯＳトランジスタがオフ、該第１及び第２ＰＭＯＳトランジスタの各々のゲート・ソース間が閾値電圧、該出力ノード及び該第１キャパシタの第２電極がそれぞれ該第１電源電位及び該第２電源電位である第２状態で、該第１キャパシタの第２電極を該第１電源電位まで立ち下げることにより該出力ノードを該低電位にさせる。
【００１６】
この構成によれば、該出力ノードが該低電位である場合、該第１及び第２ＰＭＯＳトランジスタの各々のゲート・ソース間が閾値電圧に等しいので、ツインウェル構造の該第１及び第２ＮＭＯＳトランジスタを用いてこれらをオフにすることができ、電圧生成回路が形成された半導体チップの製造コストを低減することができる。また、構成が比較的簡単である。
【００１７】
本発明の電圧生成回路の他の態様では、
電流路の第１端が該出力ノードに接続され、バックゲートがこの電流路の第２端に接続された第１ＰＭＯＳトランジスタと、
ゲートが該第１ＰＭＯＳトランジスタのゲートに接続され、電流路の第１端が該第２ＰＭＯＳトランジスタの電流路の第２端に接続され、バックゲートが該第２電源電位に接続された第２ＰＭＯＳトランジスタと、
第１電極が該出力ノードに接続された第１キャパシタと、
制御回路とを有する。
【００１８】
この制御回路は、該第１及び第２ＰＭＯＳトランジスタがオフ、該出力ノード及び該第１キャパシタの第２電極がそれぞれ該第２電源電位及び該第１電源電位である第１状態で、該キャパシタの第２電極を該第２電源電位まで立ち上げることにより該出力ノードを該高電位にさせ、該第１及び第２ＰＭＯＳトランジスタがオフ、該出力ノード及び該キャパシタの第２電極がそれぞれ該第１電源電位及び該第２電源電位である第２状態で、該キャパシタの第２電極を該第１電源電位まで立ち下げることにより該出力ノードを該低電位にさせる。
【００１９】
この構成によれば、該出力ノードが該低電位であるとき、該第１及び第２ＰＭＯＳトランジスタがオフであるので、該第１及び第２ＰＭＯＳトランジスタをツインウェル構造にすることができ、電圧生成回路が形成された半導体チップの製造コストを低減することができる。
【００２０】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２２】
［第１実施形態］
図１は、本発明の第１実施形態の電圧生成回路を示す。
【００２３】
この回路は、電源電位ＶＤＤより高い高電圧ＶＨ又は負電圧ＶＬを選択的に１つの出力ノードＮＯから取り出すためのものであり、出力ノードＮＯは例えば図１５のプレート線ＰＬとして用いられる。図１の回路は、図１５の回路が形成される半導体チップ上に形成される。以下、ＶＤＤ＝１．５Ｖ、ＶＬ＝−１．０Ｖ、ＶＨ＝２．５Ｖ、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧Ｖｔｈｐ及びＶｔｈｎがそれぞれ−０．５Ｖ及び０．５Ｖである場合について説明する。
【００２４】
フローティング状態の出力ノードＮＯの電位をステップアップ又はステップダウンするために、ノードＮＯとＮ１との間にキャパシタＣ１が接続されている。ノードＮ１には、制御回路１０からの制御信号Ｓ１が駆動用インバータ１１を介して供給される。
【００２５】
出力ノードＮＯとグランド電位との間をオン又はオフにするために、出力ノードＮＯがＰＭＯＳトランジスタＴＰ１、ノードＮ２及びＮＭＯＳトランジスタＴＮ１を介してグランド電位に接続さている。ＮＭＯＳトランジスタＴＮ１のゲートには、制御回路１０からの制御信号Ｓ２が供給される。ＰＭＯＳトランジスタＴＰ１は、出力ノードＮＯが負電圧ＶＬで制御信号Ｓ２が０ＶのときにＰＭＯＳトランジスタＴＰ１のゲート・ソース間を閾値電圧Ｖｔｈｐに等しくすることにより、ツインウェル構造のＮＭＯＳトランジスタＴＮ１を使用可能にするためのものである。
【００２６】
ノードＮＯが０ＶのときにＰＭＯＳトランジスタＴＰ１をオンにするために、ＰＭＯＳトランジスタＴＰ１のゲートがノードＮ３を介して、ステップダウン用キャパシタＣ２の一方の電極に接続されている。キャパシタＣ２の他方の電極には、制御回路１０から制御信号Ｓ３が供給される。出力ノードＮＯが負電圧ＶＬのときにノードＮ２をほぼ０Ｖまで上げるために、ノードＮ３と制御回路１０との間にＰＭＯＳトランジスタＴＰ３が接続され、そのゲートがグランド電位に接続されている。
【００２７】
出力ノードＮＯを電源電位ＶＤＤにし又はＶＤＤ供給側をオフにするために、出力ノードＮＯがＰＭＯＳトランジスタＴＰ２、ノードＮ４及びＮＭＯＳトランジスタＴＮ２を介してノードＮ６に接続されている。ＰＭＯＳトランジスタＴＰ２は、出力ノードＮＯが負電圧ＶＬでＴＮ５のゲートが０Ｖであるときに、ＰＭＯＳトランジスタＴＰ２のゲート・ソース間を閾値電圧Ｖｔｈｐに等しくすることにより、ツインウェル構造のＮＭＯＳトランジスタＴＮ２を使用可能にするためのものである。このため、ＰＭＯＳトランジスタＴＰ２のゲートはグランド電位に接続されている。ノードＮ６の電位立ち上げに同期してＮＭＯＳトランジスタＴＮ２を自動的にオンにし又はＮＭＯＳトランジスタＴＮ２を強制的にオフにするため、ＮＭＯＳトランジスタＴＮ２のゲートは、ノードＮ５及びＮＭＯＳトランジスタＴＮ３を介し制御回路１０の制御信号Ｓ５に接続され、ＮＭＯＳトランジスタＴＮ３のゲートには制御回路１０からの制御信号Ｓ７が供給される。ノードＮ６には、制御回路１０からの制御信号Ｓ６がインバータ１２を介して供給される。
【００２８】
ＰＭＯＳトランジスタＴＰ１〜ＴＰ３は互いに異なるＮウェル内に形成され、ＰＭＯＳトランジスタＴＰ１〜ＴＰ３のバックゲートはそれぞれノードＮ２、Ｎ４及び電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＴＮ１〜ＴＮ３のバックゲートは、Ｐ形基板であり、グランド電位に接続されている。
【００２９】
図２は、図１の回路の動作を示す、図１中の信号及びノードの電圧波形図である。
【００３０】
この動作は、グランド電位の出力ノードＮＯを高電圧ＶＨにする前に電源電位ＶＤＤにする予備段階Ａと、次に出力ノードＮＯを高電圧ＶＨにする段階Ｂと、次に出力ノードＮＯを負電圧ＶＬにする前に０Ｖにする予備段階Ｃと、次に出力ノードＮＯを負電圧ＶＬにする段階Ｄと、次に出力ノードＮＯを最初の０Ｖに戻す段階Ｅとに分けられる。図１中の括弧内は、段階Ａの初期電位を示す。図３〜７中の括弧内はそれぞれ、段階Ａ〜Ｅの最後のノード電位を示す。
【００３１】
段階Ａ（ＮＯ：０Ｖ→１．５Ｖ）
（ｔ０）最初、制御信号Ｓ１が１．５ＶでノードＮ１が０Ｖ、制御信号Ｓ２が０ＶでＮＭＯＳトランジスタＴＮ１がオフであり、制御信号Ｓ３、Ｓ４、ノードＮ３及びＮＯが０ＶでＰＭＯＳトランジスタＴＰ１がオフであり、ＰＭＯＳトランジスタＴＰ２がオフであり、制御信号Ｓ５及びＳ７がそれぞれ０Ｖ及び１．５ＶでＮＭＯＳトランジスタＴＮ３がオン、ノードＮ５が０Ｖであり、制御信号Ｓ６が１．５Ｖ、ノードＮ６が０ＶでＮＭＯＳトランジスタＴＮ２がオフであるとする。
【００３２】
（ｔ１）制御信号Ｓ５が１．５Ｖに遷移してＮＭＯＳトランジスタＴＮ３がオンになり、ノードＮ５がＶＤＤ−Ｖｔｈｎ＝１Ｖまで上昇する。次いで制御信号Ｓ７が０Ｖに遷移してしてＮＭＯＳトランジスタＴＮ３が完全にオフになる。
【００３３】
（ｔ２）制御信号Ｓ６が０Ｖに遷移してノードＮ６が１．５Ｖまで立ち上がる。ノードＮ５がフローティング状態であるので、ＮＭＯＳトランジスタＴＮ２の寄生容量によりノードＮ６の電位上昇に追従してノードＮ５の電位が１＋ＶＤＤ−α１まで上昇する。ここにα１の値は、０＜α１＜ＶＤＤでこの寄生容量とこれに接続された他の素子の寄生容量の比に依存し、例えばα１＝０．５Ｖであり、ノードＮ５の電位が２Ｖになる。これにより、ＮＭＯＳトランジスタＴＮ２がオンになってノードＮ４が１．５Ｖまで上昇する。ＰＭＯＳトランジスタＴＰ２がオンになり、出力ノードＮＯが１．５Ｖまで上昇する。ＰＭＯＳトランジスタＴＰ１がオンになり、ノードＮ２が１．５Ｖまで上昇するが、制御信号Ｓ２が０ＶであるのでＮＭＯＳトランジスタＴＮ１がオフであり、出力ノードＮＯは１．５Ｖを維持する。
【００３４】
（ｔ３）制御信号Ｓ５及びＳ７がそれぞれ０Ｖ及び１．５Ｖに遷移してＮＭＯＳトランジスタＴＮ３がオンになり、ノードＮ５が０Ｖまで低下する。
【００３５】
このような動作により、各ノードの電位及びトランジスタのオン／オフは図３に示す如くなる。
【００３６】
段階Ｂ（ＮＯ：１．５Ｖ→２．５Ｖ）
（ｔ４）制御信号Ｓ１が０Ｖに遷移してノードＮ１が１．５Ｖに遷移する。一方、ＮＭＯＳトランジスタＴＮ１及びＴＮ２がオフであるので出力ノードＮＯはフローティング状態である。したがって、出力ノードＮＯの電位はノードＮ１の電位上昇に追従して１．５＋ＶＤＤ−α２まで上昇する。ここにα２の値は、０＜α２＜ＶＤＤでキャパシタＣ１の容量とこれに接続された素子の寄生容量の比に依存し、例えばα２＝０．５Ｖであり、出力ノードＮＯの電位が２．５Ｖになる。ＰＭＯＳトランジスタＴＰ１及びＴＰ２がオンであるので、ノードＮ２及びＮ４も２．５Ｖまで上昇する。このとき、ＮＭＯＳトランジスタＴＮ１及びＴＮ２はオフを維持する。
【００３７】
このような動作により、各ノードの電位及びトランジスタのオン／オフは図４に示す如くなる。
【００３８】
段階Ｃ（ＮＯ：２．５Ｖ→０Ｖ）
（ｔ５）制御信号Ｓ２が１．５Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオンになり、ノードＮ２が０Ｖになる。ＰＭＯＳトランジスタＴＰ３がオフであるので、ノードＮ３の電位は、ＰＭＯＳトランジスタＴＰ１のゲートの寄生容量により、ＰＭＯＳトランジスタＴＰ１のバックゲート電位に等しいノードＮ２の電位低下に追従して−α３まで低下する。ここにα３の値は、０＜α３＜ＶＤＤでこの寄生容量と主にキャパシタＣ２の容量の比に依存し、例えばα３＝１Ｖであり、ノードＮ３の電位が−１Ｖになる。これによりＰＭＯＳトランジスタＴＰ１がオンになり、出力ノードＮＯが０Ｖまで低下する。ＰＭＯＳトランジスタＴＰ２がオンであるので、ノードＮ４が０．５Ｖまで低下し、ＰＭＯＳトランジスタＴＰ２がオフになる。また、制御信号Ｓ６が１．５Ｖに遷移して、ノードＮ６が０Ｖとなる。ＮＭＯＳトランジスタＴＮ２はオフを維持している。
【００３９】
このような動作により、各ノードの電位及びトランジスタのオン／オフは図５に示す如くなる。
【００４０】
段階Ｄ（ＮＯ：０Ｖ→−１Ｖ）
（ｔ６）制御信号Ｓ２が０Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオフになる。制御信号Ｓ４が１．５Ｖに遷移してＰＭＯＳトランジスタＴＰ３がオンになり、ノードＮ３が｜Ｖｔｈｐ｜＝０．５Ｖまで上昇してＰＭＯＳトランジスタＴＰ３がオフになる。これにより、ＰＭＯＳトランジスタＴＰ１がオフになる。また、制御信号Ｓ４と共に制御信号Ｓ３が１．５Ｖに遷移する。この際、ＰＭＯＳトランジスタＴＰ３がオンであるのでノードＮ３はブートされない。
【００４１】
（ｔ７）制御信号Ｓ１が１．５Ｖに遷移してノードＮ１が０Ｖに遷移する。このとき、出力ノードＮＯがフローティング状態であるので、その電位が−１Ｖまで低下する。この際、ＰＭＯＳトランジスタＴＰ１及びＴＰ２はオフを維持している。
【００４２】
もしノードＮ２及びＮ４を出力ノードＮＯと短絡すれば、すなわちＰＭＯＳトランジスタＴＰ１及びＴＰ２が存在しなければ、ＮＭＯＳトランジスタＴＮ１及びＴＮ２がオンになると共に、ＮＭＯＳトランジスタＴＮ１のバックゲートとソース間が順方向バイアスとなって該バックゲートから出力ノードＮＯへ電流が流れ、ＮＭＯＳトランジスタＴＮ２もＮＭＯＳトランジスタＴＮ１と同様に動作し、出力ノードＮＯが０Ｖになる。
【００４３】
しかし、本第１実施形態では、ＮＭＯＳトランジスタＴＮ１及びＴＮ２がオフであり、かつ、これらのバックゲートが逆バイアスであるので、ツインウェル構造のＮＭＯＳトランジスタＴＮ１及びＴＮ２を使用可能であり、電圧生成回路が形成された半導体チップの製造コストを低減することができる。
【００４４】
（ｔ８）制御信号Ｓ４が０Ｖに遷移する。この際、ＰＭＯＳトランジスタＴＰ３はオフを維持している。
【００４５】
このような動作により、各ノードの電位及びトランジスタのオン／オフは図６に示す如くなる。
【００４６】
段階Ｅ（ＮＯ：−１Ｖ→０Ｖ）
（ｔ９）制御信号Ｓ２が１．５Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオンになる。また、制御信号Ｓ３が０Ｖに遷移して、フローティング状態のノードＮ３の電位が−１Ｖまで低下する。これにより、ＰＭＯＳトランジスタＴＰ１がオンになって出力ノードＮＯの電位が０Ｖまで上昇する。ＰＭＯＳトランジスタＴＰ２及びＮＭＯＳトランジスタＴＮ２は、オフを維持している。
【００４７】
（ｔ１０）制御信号Ｓ２が０Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオフになる。
【００４８】
このような動作により、各ノードの電位及びトランジスタのオン／オフは図７に示す如くなる。
【００４９】
本第１実施形態によれば、図１に示すような簡単な構成で出力ノードＮＯから０Ｖ、電源電位ＶＤＤ、負電圧ＶＬ及び高電圧ＶＨを選択的に取り出すことができる。この出力ノードＮＯを図１５のプレート線ＰＬとして用いることにより、電源電位ＶＤＤが例えば１．５Ｖと低くても、読み出し時のビット線ＢＬと／ＢＬとの電位差をより大きくして誤読み出しを防止することが可能となる。
【００５０】
［第２実施形態］
図８は、本発明の第２実施形態の電圧生成回路を示す。
【００５１】
この回路は、上記第１実施形態と同様に、電源電位ＶＤＤより高い高電圧ＶＨ又は負電圧ＶＬを選択的に１つの出力ノードＮＯから取り出すためのものであり、出力ノードＮＯは例えば図１５のプレート線ＰＬとして用いられる。図８の回路は、図１５の回路が形成される半導体チップ上に形成される。
【００５２】
フローティング状態の出力ノードＮＯの電位をステップアップ又はステップダウンするために、ノードＮＯとＮ１との間にキャパシタＣ１が接続されている。ノードＮ１には、制御回路１０Ａから制御信号Ｓ１１が駆動用のインバータ１１を介して供給される。
【００５３】
出力ノードＮＯを電源電位ＶＤＤ、０Ｖ又はフローティング状態にするために、出力ノードＮＯがＰＭＯＳトランジスタＴＰ１、ノードＮ２、ＰＭＯＳトランジスタＴＰ２及びノードＮ３を介してインバータ１２の出力端に接続されている。インバータ１２の入力端には、制御回路１０Ａから制御信号Ｓ１２が供給される。ＰＭＯＳトランジスタＴＰ１及びＴＰ２のゲートは共にノードＮ４に接続されている。ノードＮ４は、一方ではＮＭＯＳトランジスタＴＮ１を介して制御回路１０Ａの制御信号出力端Ｓ１５に接続され、他方ではキャパシタＣ２及びノードＮ５を介してインバータ１３の出力端に接続されている。インバータ１３の入力端及びＮＭＯＳトランジスタＴＮ１のゲートにはそれぞれ制御回路１０Ａから制御信号Ｓ１３及びＳ１４が供給される。
【００５４】
ＰＭＯＳトランジスタＴＰ１及びＴＰ２は互いに異なるＮウェル内に形成され、ＰＭＯＳトランジスタＴＰ１はそのバックゲートがその電流路のＰＭＯＳトランジスタＴＰ２側の電極に接続され、ＰＭＯＳトランジスタＴＰ２のバックゲートは電源電位ＶＤＤに接続されている。ＮＭＯＳトランジスタＴＮ１のバックゲートは、Ｐ形基板であり、グランド電位に接続されている。
【００５５】
図９は、図８の回路の動作を示す、図８中の信号及びノードの電圧波形図である。
【００５６】
この動作は、上記第１実施形態と同様に、段階Ａ〜Ｅに分けられる。図８中の括弧内は、段階Ａの初期電位を示す。図９〜１４中の括弧内はそれぞれ、段階Ａ〜Ｅの最後のノード電位を示す。
【００５７】
段階Ａ（ＮＯ：０Ｖ→１．５Ｖ）
（ｔ０）最初、ノードＮＯ及びＮ３が０Ｖ、制御信号Ｓ１２が１．５Ｖ、制御信号Ｓ１４及びＳ１５がそれぞれ１．５Ｖ及び０Ｖで、ＮＭＯＳトランジスタＴＮ１がオン、ノードＮ４が０Ｖ、ＰＭＯＳトランジスタＴＰ１及びＴＰ２がオフになっている。制御信号Ｓ１１及びＳ１３が１．５ＶでノードＮ１及びＮ５が０Ｖである。
【００５８】
（ｔ１）制御信号Ｓ１２が０Ｖに遷移してノードＮ３が１．５Ｖになり、ＰＭＯＳトランジスタＴＰ２がオン、ノードＮ２が１．５Ｖまで上昇する。ＰＭＯＳトランジスタＴＰ１がオンになり、出力ノードＮＯが１．５Ｖまで上昇する。
【００５９】
（ｔ２）制御信号Ｓ１５が１．５Ｖに遷移してノードＮ４が１．５−Ｖｔｈｎ＝１Ｖまで上昇し、ＮＭＯＳトランジスタＴＮ１がオフになる。これにより、ＰＭＯＳトランジスタＴＰ１及びＴＰ２がオフになる。
【００６０】
（ｔ３）制御信号Ｓ１４が０Ｖに遷移してＮＭＯＳトランジスタＴＮ１が完全にオフになる。
【００６１】
このような動作により、各ノードの電位及びトランジスタのオン／オフは図１０に示す如くなる。
【００６２】
段階Ｂ（ＮＯ：１．５Ｖ→２．５Ｖ）
（ｔ４）制御信号Ｓ１１が０Ｖに遷移してノードＮ１が１．５Ｖになり、出力ノードＮＯの電位が１．５＋ＶＤＤ−α５まで上昇する。ここにα５の値は、０＜α５＜ＶＤＤでキャパシタＣ１の容量とこれに接続された素子の寄生容量の比に依存し、例えばα５＝０．５Ｖであり、出力ノードＮＯの電位が２．５Ｖになる。制御信号Ｓ１３が０Ｖに遷移してノードＮ５が１．５Ｖになり、フローティング状態のノードＮ４が１＋ＶＤＤ−α４まで上昇する。ここにα４の値は、０＜α４＜ＶＤＤでキャパシタＣ２の容量とこれに接続された素子の寄生容量の比に依存し、例えばα４＝０．２Ｖであり、ノードＮ４の電位が２．３Ｖになる。
【００６３】
このような動作により、ＰＭＯＳトランジスタＴＰ１及びＴＰ２が完全にオフになる。各ノードの電位及びトランジスタのオン／オフは図１１に示す如くなる。
【００６４】
段階Ｃ（ＮＯ：２．５Ｖ→０Ｖ）
（ｔ５）制御信号Ｓ１４及びＳ１５がそれぞれ１．５Ｖ及び０Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオンになり、ノードＮ４が０Ｖに低下してＰＭＯＳトランジスタＴＰ１及びＴＰ２がオンになる。制御信号Ｓ１２が１．５Ｖに遷移してノードＮ３が０Ｖになり、これによりノードＮ２及びＮＯがいずれも｜Ｖｔｈｐ｜＝０．５Ｖまで低下してＰＭＯＳトランジスタＴＰ１及びＴＰ２がオフになる。
【００６５】
（ｔ６）制御信号Ｓ１４が０Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオフになり、ノードＮ４がフローティング状態になる。
【００６６】
（ｔ７）制御信号Ｓ１３が１．５Ｖに遷移してノードＮ５が０Ｖまで低下し、ノードＮ４がこれに追従して−０．５Ｖまで低下する。これによりＰＭＯＳトランジスタＴＰ１及びＴＰ２がオンになり、ノードＮ２及びＮＯが０Ｖまで低下してＰＭＯＳトランジスタＴＰ１及びＴＰ２がオフになる。
【００６７】
このような動作により、各ノードの電位及びトランジスタのオン／オフは図１２に示す如くなる。
【００６８】
段階Ｄ（ＮＯ：０Ｖ→−１Ｖ）
（ｔ８）制御信号Ｓ１４及びＳ１５が１．５Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオンになり、ノードＮ４が１．５−Ｖｔｈｎ＝１Ｖまで上昇してＮＭＯＳトランジスタＴＮ１がオフになる。制御信号Ｓ１１が１．５Ｖに遷移してノードＮ１が０Ｖまで立ち下がり、フローティング状態の出力ノードＮＯがこれに追従して−ＶＤＤ＋α５＝−１Ｖまで低下する。この時、ＰＭＯＳトランジスタＴＰ１及びＴＰ２はオフである。
【００６９】
この動作により、トリプルウェル構造のＰＭＯＳトランジスタを用いる必要が無く、電圧生成回路が形成された半導体チップの製造コストを低減することができる。
【００７０】
（ｔ９）制御信号Ｓ１５が０Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオンになり、ノードＮ４が０Ｖまで低下する。また、制御信号Ｓ１３が０Ｖに遷移してノードＮ５が１．５Ｖになる。
【００７１】
（ｔ１０）制御信号Ｓ１４が０Ｖに遷移してＮＭＯＳトランジスタＴＮ１がオフになる。
【００７２】
このような動作により、各ノードの電位及びトランジスタのオン／オフは図１３に示す如くなる。
【００７３】
段階Ｅ（ＮＯ：−１Ｖ→０Ｖ）
（ｔ１１）制御信号Ｓ１５が−０．５Ｖまで低下する。制御信号Ｓ１３が１．５Ｖに遷移してノードＮ５が０Ｖまで低下し、ノードＮ４がこれに追従して−ＶＤＤ＋α４＝−１Ｖまで低下する。これによりＰＭＯＳトランジスタＴＰ１オンになり、次いでＰＭＯＳトランジスタＴＰ２がオンになって、出力ノードＮＯが０Ｖまで上昇する。
【００７４】
このような動作により、各ノードの電位及びトランジスタのオン／オフは図１４に示す如くなる。
【００７５】
本第２実施形態によっても、上記第１実施形態と同様の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施形態の電圧生成回路を示す図である。
【図２】図１の回路の動作を示す、図１中の信号及びノードの電圧波形図である。
【図３】図２中の段階Ａの最後における各ノードの電位及び各トランジスタのオン／オフ状態を図１と同じ回路中に示す動作説明図である。
【図４】図２中の段階Ｂの最後における各ノードの電位及び各トランジスタのオン／オフ状態を図１と同じ回路中に示す動作説明図である。
【図５】図２中の段階Ｃの最後における各ノードの電位及び各トランジスタのオン／オフ状態を図１と同じ回路中に示す動作説明図である。
【図６】図２中の段階Ｄの最後における各ノードの電位及び各トランジスタのオン／オフ状態を図１と同じ回路中に示す動作説明図である。
【図７】図２中の段階Ｅの最後における各ノードの電位及び各トランジスタのオン／オフ状態を図１と同じ回路中に示す動作説明図である。
【図８】本発明の第２実施形態の電圧生成回路を示す図である。
【図９】図８の回路の動作を示す、図８中の信号及びノードの電圧波形図である。
【図１０】図９中の段階Ａの最後における各ノードの電位及び各トランジスタのオン／オフ状態を図８と同じ回路中に示す動作説明図である。
【図１１】図９中の段階Ｂの最後における各ノードの電位及び各トランジスタのオン／オフ状態を図８と同じ回路中に示す動作説明図である。
【図１２】図９中の段階Ｃの最後における各ノードの電位及び各トランジスタのオン／オフ状態を図８と同じ回路中に示す動作説明図である。
【図１３】図９中の段階Ｄの最後における各ノードの電位及び各トランジスタのオン／オフ状態を図８と同じ回路中に示す動作説明図である。
【図１４】図９中の段階Ｅの最後における各ノードの電位及び各トランジスタのオン／オフ状態を図８と同じ回路中に示す動作説明図である。
【図１５】従来の２Ｔ２Ｃ型強誘電体メモリ回路を示す図である。
【図１６】従来の電圧生成回路を示す図である。
【符号の説明】
ＴＮ１〜ＴＮ３  ＮＭＯＳトランジスタ
ＴＰ１〜ＴＰ３  ＰＭＯＳトランジスタ
１０、１０Ａ  制御回路
１１〜１３  インバータ
ＮＯ  出力ノード
Ｎ１〜Ｎ６  ノード
Ｃ１、Ｃ２  キャパシタ
Ｓ１〜Ｓ６、Ｓ１１〜Ｓ１５  制御信号
ＶＤＤ  電源電位
【図１】
0003957520.tif 000002
【図２】
0003957520.tif 000003
【図３】
0003957520.tif 000004
【図４】
0003957520.tif 000005
【図５】
0003957520.tif 000006
【図６】
0003957520.tif 000007
【図７】
0003957520.tif 000008
【図８】
0003957520.tif 000009
【図９】
0003957520.tif 000010
【図１０】
0003957520.tif 000011
【図１１】
0003957520.tif 000012
【図１２】
0003957520.tif 000013
【図１３】
0003957520.tif 000014
【図１４】
0003957520.tif 000015
【図１５】
0003957520.tif 000016
【図１６】
0003957520.tif 000017