(57)【特許請求の範囲】
【請求項１】
半導体基板の主面上にゲート絶縁膜を介して配置された第１のゲート電極と、
前記第１のゲート電極の側面上に前記第１のゲート電極を挟んで互いに対向して配置された２つの電荷蓄積層と、
前記第１のゲート電極の側面上に前記２つの電荷蓄積層をそれぞれ介して配置された２つの第２のゲート電極と、
前記第１のゲート電極と前記２つの第２のゲート電極とを電気的に接続する導電層と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板の主面上にゲート絶縁膜を介して第１のゲート電極を形成する工程と、
前記第１のゲート電極の側面上に前記第１のゲート電極を挟んで互いに対向する２つの電荷蓄積層および２つの第２のゲート電極を順次形成する工程と、
前記第１のゲート電極と前記２つの第２のゲート電極とを電気的に接続する導電層を形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板の主面上に配置された第１、第２および第３の絶縁膜から成るゲート絶縁膜と、
前記第２の絶縁膜の両端部にそれぞれ配置された、離散的に電子を蓄積する２つのトラップ型電荷蓄積層と、
前記ゲート絶縁膜上に配置されたゲート電極と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板の主面上に第１、第２および第３の絶縁膜を順次形成し、前記第１、第２および第３の絶縁膜から成るゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上部にゲート電極構成材料を堆積した後、前記ゲート電極構成材料およびゲート絶縁膜をパターニングすることでゲート電極を形成する工程と、
前記第２の絶縁膜の両端部を選択的に除去し、２つの空間を形成する工程と、
前記２つの空間それぞれに、離散的に電子を蓄積する２つのトラップ型電荷蓄積層を形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法
【請求項５】
半導体基板の主面上に配置された第１の下部絶縁膜と、前記第１の下部絶縁膜の中央の上部に配置された第１の中間絶縁膜と、前記第１の下部絶縁膜の端部の上部に配置された第１の電荷蓄積層と、前記第１の中間絶縁膜および第１の電荷蓄積層の上部に配置された第１の上部絶縁膜と、前記第１の上部絶縁膜の上部に配置された第１のゲート電極、とを有する不揮発性半導体記憶装置と、
前記半導体基板の主面上に配置された、前記第１の中間絶縁膜と同一材料から成る第２の下部絶縁膜と、前記半導体基板の主面上に前記第２の下部絶縁膜の両端に配置された極薄絶縁膜と、前記極薄絶縁膜の上部に配置された、前記第１の電荷蓄積層と同一材料から成る第２の電荷蓄積層と、前記第２の下部絶縁膜および第２の電荷蓄積層の上部に配置された、前記第１の上部絶縁膜と同一材料から成る第２の上部絶縁膜と、前記第２の上部絶縁膜の上部に配置された第２のゲート電極、とを有する揮発性半導体記憶装置と
を具備することを特徴とする半導体記憶装置。
【請求項６】
半導体基板の主面上に配置された第１の下部絶縁膜と、前記第１の下部絶縁膜の中央の上部に配置された第１の中間絶縁膜と、前記第１の下部絶縁膜の端部の上部に配置された第１の電荷蓄積層と、前記第１の中間絶縁膜および第１の電荷蓄積層の上部に配置された第１の上部絶縁膜と、前記第１の上部絶縁膜の上部に配置された第１のゲート電極、とを有する不揮発性半導体記憶装置と、
前記半導体基板の主面上に配置された極薄絶縁膜と、前記極薄絶縁膜上に配置された、前記第１の電荷蓄積層と同一材料から成る第２の電荷蓄積層と、前記第２の電荷蓄積層上に配置された第２の上部絶縁膜と、前記第２の上部絶縁膜上に配置された第２のゲート電極、とを有する揮発性半導体記憶装置と
を具備することを特徴とする半導体記憶装置。
【請求項７】
半導体基板の主面上の一部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上部および前記半導体基板の主面の一部以外に、第２および第３の絶縁膜を順次形成する工程と、
前記第３の絶縁膜の上部にゲート電極構成材料を堆積する工程と、
前記ゲート電極構成材料、前記第３の絶縁膜、前記第２の絶縁膜および第１の絶縁膜をパターニングすることで、第１のゲート電極を形成する工程と、
前記ゲート電極構成材料、前記第３の絶縁膜および第２の絶縁膜をパターニングすることで、第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極の両方の第２の絶縁膜の端部を選択的に除去し、空間を形成する工程と、
前記空間に電荷蓄積層を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項８】
半導体基板の主面上に第１、第２および第３の絶縁膜を順次形成する工程と、
前記第３の絶縁膜の上部に第１のゲート電極構成材料を堆積した後、前記ゲート電極構成材料、前記第３の絶縁膜、前記第２の絶縁膜および第１の絶縁膜をパターニングすることで、第１のゲート電極を形成する工程と、
前記第１のゲート電極形成工程と同時に行われる工程であって、前記半導体基板の主面の一部に、前記ゲート電極構成材料、前記第３の絶縁膜、前記第２の絶縁膜および第１の絶縁膜を除去することで、第２のゲート電極形成領域を形成する工程と、
前記第１のゲート電極の第２の絶縁膜の両端部を選択的に除去して２つの空間を形成した後、前記半導体基板の主面上に極薄絶縁膜を形成する工程と、
前記半導体基板の主面上に電荷蓄積層を構成する材料を堆積した後、前記電荷蓄積層構成材料を異方性エッチングすることで、前記２つの空間に電荷蓄積層を形成する工程と、
前記半導体基板の主面上に第４の絶縁膜および第２のゲート電極構成材料を堆積した後、前記第２のゲート電極構成材料、前記第４の絶縁膜、前記電荷蓄積層構成材料および極薄絶縁膜をパターニングすることで、第２のゲート電極を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項９】
半導体基板の主面上に配置された凸部と、
前記凸部を含む前記半導体基板の主面上に配置された、第１、第２および第３の絶縁膜から成るゲート絶縁膜と、
前記第２の絶縁膜の端部に前記凸部の段差箇所をそれぞれ覆うように配置された、離散的に電子を蓄積する２つのトラップ型電荷蓄積層と、
前記ゲート絶縁膜上に配置されたゲート電極と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
半導体基板の主面上に凸部を形成する工程と、
前記凸部を含む前記半導体基板の主面上に第１、第２および第３の絶縁膜を順次形成し、前記第１、第２および第３の絶縁膜から成るゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上部にゲート電極構成材料を堆積した後、前記ゲート電極構成材料およびゲート絶縁膜をパターニングすることで、前記凸部を含む領域上にゲート電極を形成する工程と、
前記第２の絶縁膜の端部を前記凸部の段差箇所に達するまでそれぞれ選択的に除去し、２つの空間を形成する工程と、
前記２つの空間それぞれに、離散的に電子を蓄積する２つのトラップ型電荷蓄積層を形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
半導体基板の主面上に配置された凹部と、
前記凹部を含む前記半導体基板の主面上に配置された、第１、第２および第３の絶縁膜から成るゲート絶縁膜と、
前記第２の絶縁膜の端部に前記凹部の段差箇所をそれぞれ覆うように配置された、離散的に電子を蓄積する２つのトラップ型電荷蓄積層と、
前記ゲート絶縁膜上に配置されたゲート電極と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
半導体基板の主面上に凹部を形成する工程と、
前記凹部を含む前記半導体基板の主面上に第１、第２および第３の絶縁膜を順次形成し、前記第１、第２および第３の絶縁膜から成るゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上部にゲート電極構成材料を堆積した後、前記ゲート電極構成材料およびゲート絶縁膜をパターニングすることで、前記凹部を含む領域上にゲート電極を形成する工程と、
前記第２の絶縁膜の端部を前記凹部の段差箇所に達するまでそれぞれ選択的に除去し、２つの空間を形成する工程と、
前記２つの空間それぞれに、離散的に電子を蓄積する２つのトラップ型電荷蓄積層を形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
半導体基板の主面上に凹部を形成する工程と、
前記凹部を含む前記半導体基板の主面上に第１、第２および第３の絶縁膜を順次形成し、前記第１、第２および第３の絶縁膜から成るゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上部にゲート電極構成材料を堆積した後、前記ゲート電極構成材料を化学的機械的研磨方法で除去することで、前記凹部に埋め込まれたゲート電極を形成する工程と、
前記第２の絶縁膜の端部を前記凹部の段差箇所に達するまでそれぞれ選択的に除去し、２つの空間を形成する工程と、
前記２つの空間それぞれに、離散的に電子を蓄積する２つのトラップ型電荷蓄積層を形成する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
半導体基板の主面上にゲート絶縁膜を介して配置されたゲート電極と、
前記ゲート電極の端部それぞれに配置されたノッチ状の２つの凹部と、
前記ノッチ状の各凹部に絶縁膜を介して埋め込まれ、チャネル領域端の上部にそれぞれ配置された離散的に電子を蓄積する２つのトラップ型電荷蓄積層と
を有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き込み消去可能な不揮発性半導体記憶装置およびその製造方法、高速に書き込み読み出し可能な揮発性半導体記憶装置およびその製造方法、ならびに不揮発性半導体記憶装置と揮発性半導体記憶装置を同一チップ上に混載した半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来のＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）等の不揮発性メモリでは、１つのセルに異なる２つのしきい値を実現することで、１つのセルに１ビット分の情報を記憶する。これに対してメモリ高密度化のため、１つのセルに４つ以上のしきい値を持たせ、２ビット分以上の情報を１つのセルに記憶する技術が提案されている（M. Bauer et al., ISSCC95, p.132）。しかし、この技術を実現するには、しきい値電圧の正確な制御、しきい値電圧の小さな変化分の正確な検知、さらに従来以上の電荷保持信頼性が要求される。したがって、この技術では、実際には必ずしも従来と同等の性能を得ることはできない。また、この技術は、製造歩留りが低いという問題もある。このため、電荷を物理的に異なる複数の位置に蓄積することで複数ビット分の情報を記憶するセル構造が新たに提案されている（B. Eitan et al, IEDM96, p169, Fig6）。また、それに類似のセル構造として本発明者によってゲート電極の側壁に電荷蓄積層を設ける構造が以前に提案されている（米国特許番号第４８８１１０８号）。しかし、それらセル構造の製造工程は非常に複雑なものであり、またチャネル領域の制御性も十分ではないという問題がある。
【０００３】
一方、昨今のシステム・オン・チップの要求から電気的に書き込み消去可能な不揮発性メモリと高速に書き込み読み出し可能な揮発性メモリを同一のチップ上に実現する必要が高まっている。特に、ＥＥＰＲＯＭやフラッシュメモリ等の浮遊ゲート構造を有する不揮発性メモリと高速動作可能なダイナミックＲＡＭを混載するＶＬＳＩの要求が急増している。ところが、近年のダイナミックＲＡＭのメモリセルはトレンチ構造やスタック構造といった非常に複雑な３次元構造となってきている。このため、浮遊ゲート型不揮発性メモリとダイナミックＲＡＭを混載しようとすれば、そのメモリセル構造の違いから、製造プロセスは複雑化し、マスク工程数も増大する。したがって、その混載チップの製造コストは非常に大きなものとなってしまう。
【０００４】
浮遊ゲート型の不揮発メモリのメモリセル構造を用いてダイナミックＲＡＭのメモリセルを実現すれば、セル構造の共通化によって、製造プロセスは単純化され、製造コストを低減することは可能である。しかし、その共通化されたメモリセルではダイナミックＲＡＭの特徴である高速書き込みを実現することは困難である。
【０００５】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みて成されたものであり、簡単なセル構造で複数ビット分の情報を記憶することができる不揮発性半導体記憶装置の構造を提供することを目的とする。
【０００６】
本発明の他の目的は、簡単な製造プロセスで複数ビット分の情報を記憶する不揮発性半導体記憶装置を製造する不揮発性半導体記憶装置の製造方法を提供することである。
【０００７】
本発明のさらに他の目的は、簡単なセル構造で電気的に書き込み消去可能な不揮発性メモリと高速書き込み読み出し可能な揮発性メモリを混載した半導体記憶装置の構造を提供することである。
【０００８】
本発明のさらに他の目的は、簡単な製造プロセスで電気的に書き込み消去可能な不揮発性メモリと高速書き込み読み出し可能な揮発性メモリを混載した半導体記憶装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、半導体基板の主面上にゲート絶縁膜を介して配置された第１のゲート電極と、その第１のゲート電極の側面上に第１のゲート電極を挟んで互いに対向して配置された２つの電荷蓄積層と、第１のゲート電極の側面上に２つの電荷蓄積層をそれぞれ介して配置された２つの第２のゲート電極と、第１のゲート電極と２つの第２のゲート電極とを電気的に接続する導電層と、を具備する不揮発性半導体記憶装置であることである。
【００１０】
本発明の第２の特徴は、半導体基板の主面上に配置された第１、第２および第３の絶縁膜から成るゲート絶縁膜と、第２の絶縁膜の両端部にそれぞれ配置された離散的に電子を蓄積する２つのトラップ型電荷蓄積層と、ゲート絶縁膜上に配置されたゲート電極と、を具備する不揮発性半導体記憶装置であることである。
【００１１】
本発明の第３の特徴は、不揮発性半導体記憶装置と揮発性半導体記憶装置とを混載する半導体記憶装置であって、不揮発性半導体記憶装置は、半導体基板の主面上に配置された第１の下部絶縁膜と、第１の下部絶縁膜の中央の上部に配置された第１の中間絶縁膜と、第１の下部絶縁膜の端部の上部に配置された第１の電荷蓄積層と、第１の中間絶縁膜および第１の電荷蓄積層の上部に配置された第１の上部絶縁膜と、第１の上部絶縁膜の上部に配置された第１のゲート電極と、を少なくとも具備し、揮発性半導体記憶装置は、半導体基板の主面上に配置された、第１の中間絶縁膜と同一材料から成る第２の下部絶縁膜と、半導体基板の主面上に、かつ第２の下部絶縁膜の両端に配置された極薄絶縁膜と、極薄絶縁膜の上部に配置された、第１の電荷蓄積層と同一材料から成る第２の電荷蓄積層と、第２の下部絶縁膜および第２の電荷蓄積層の上部に配置された、第１の上部絶縁膜と同一材料から成る第２の上部絶縁膜と、第２の上部絶縁膜の上部に配置された第２のゲート電極と、を少なくとも具備する。
【００１２】
本発明の第４の特徴は、不揮発性半導体記憶装置と揮発性半導体記憶装置とを混載する半導体記憶装置であって、不揮発性半導体記憶装置は、半導体基板の主面上に配置された第１の下部絶縁膜と、第１の下部絶縁膜の中央の上部に配置された第１の中間絶縁膜と、第１の下部絶縁膜の端部の上部に配置された第１の電荷蓄積層と、第１の中間絶縁膜および第１の電荷蓄積層の上部に配置された第１の上部絶縁膜と、第１の上部絶縁膜の上部に配置された第１のゲート電極と、を少なくとも具備し、揮発性半導体記憶装置は、半導体基板の主面上に配置された極薄絶縁膜と、極薄絶縁膜上に配置された、第１の電荷蓄積層と同一材料から成る第２の電荷蓄積層と、第２の電荷蓄積層上に配置された第２の上部絶縁膜と、第２の上部絶縁膜上に配置された第２のゲート電極と、を少なくとも具備する。
【００１３】
本発明の第５の特徴は、半導体基板の主面上に配置された凸部または凹部と、凸部または凹部を含む半導体基板の主面上に配置された第１、第２および第３の絶縁膜から成るゲート絶縁膜と、第２の絶縁膜の端部に凸部または凹部の段差箇所をそれぞれ覆うように配置された離散的に電子を蓄積する２つのトラップ型電荷蓄積層と、ゲート絶縁膜上に配置されたゲート電極と、を具備する不揮発性半導体記憶装置であることである。
【００１５】
本発明の第６の特徴は、半導体基板の主面上にゲート絶縁膜を介して配置されたゲート電極と、ゲート電極の端部それぞれに配置されたノッチ状の２つの凹部と、２つの凹部に絶縁膜を介して埋め込まれ、チャネル領域端の上部にそれぞれ配置された離散的に電子を蓄積する２つのトラップ型電荷蓄積層とを具備する不揮発性半導体記憶装置であることである。
【００１６】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。このメモリセルは、ｎ型ＭＯＳトランジスタで構成される。本発明の第１の実施の形態に係る不揮発性半導体メモリのメモリセル構造では、ｐ型半導体基板１の表面にゲート絶縁膜２を介して第１ゲート電極３が設けられ、第１ゲート電極３の両側面には電荷蓄積層４（４ａ，４ｂ）が設けられる。この電荷蓄積層４は積層構造を有しており、第１層が第１酸化膜５、第２層が窒化膜６、第３層が第２酸化膜７で構成される。さらに、電荷蓄積層４の上部には第２ゲート電極８が設けられる。電荷蓄積層４の側面にはサイドウォールスペーサ９が設けられ、このサイドウォールスペーサ９の下部のｐ型半導体基板１には、チャネル領域に接する低不純物濃度のｎ−型拡散層１０と、このｎ−型拡散層１０の外側に位置する高不純物濃度のｎ＋型拡散層１１が設けられる。第１ゲート電極３、電荷蓄積層４、第２ゲート電極８およびｎ＋型拡散層１１それぞれの表面には導電層１２が設けられる。第１ゲート電極３と第２ゲート電極８はこの導電層１２を介して電気的に接続される。
【００１８】
本発明の第１の実施の形態に係る不揮発性半導体メモリのメモリセルは、ソース領域およびドレイン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋型拡散層１１で構成したＬＤＤ（Lightly doped drain）構造を有している。そして、第１ゲート電極３の両側面には電荷蓄積層４が形成され、この２つの電荷蓄積層４の窒化膜６に保持された電子の有無によって生じるしきい値電圧の変化分を記憶情報の“００"、“０１"、“１０"、“１１"に対応させる。さらに、電荷蓄積層４の上部に第２ゲート電極８を形成し、この第２のゲート電極８を第１ゲート電極３に電気的接続することで、チャネル領域の制御性を高め、しきい値電圧変化分の検知を容易にする。
【００１９】
次に、本発明の第１の実施の形態に係る不揮発性メモリの動作について図２乃至図４を用いて説明する。図２は、書き込み動作を説明する不揮発性メモリの断面図である。図３は、読み出し動作を説明する不揮発性メモリの断面図である。図４は、消去動作を説明する不揮発性メモリの断面図である。図２に示すように、メモリセルの書き込み時には、ゲートＧに高電圧（〜１０Ｖ）を印加し、同時に電子を蓄積する電荷蓄積層４ｂに近接するドレインＤに高電圧（〜８Ｖ）を加え、近接しないソースＳを接地する。このように電圧を印加すると、チャネル熱電子（Channel Hot Electron）が発生し、この熱電子が電荷蓄積層４ｂの窒化膜６に捕獲される。電荷蓄積層４ｂに電子が捕獲されると、セルトランジスタのしきい値電圧が変化する。メモリセルの読み出しは、しきい値電圧の変化分を検知することで行われる。具体的には、図３に示すように、ゲートＧに電圧５Ｖを加え、同時にドレインＤに電圧３Ｖを印加し、電流量の差をセンスアンプによって検知する。また、メモリセルの消去は、図４に示すように、ゲートＧに負電圧（〜−６Ｖ）を印加し、消去される電荷蓄積層４ｂに近接するドレインＤに正電圧（〜９Ｖ）を印加し、電荷蓄積層４ｂに捕獲された電子を放出することで行われる。なお、周知の通り、ＭＯＳトランジスタのソースＳとドレインＤとは対称に出来ており、一般にソースＳとドレインＤとは入れ換えることが可能である。したがって、上記の説明においても、ソースＳとドレインＤを入れ換えることが可能である。
【００２０】
次に、本発明の第１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造方法を図５乃至図９を用いて説明する。まず図５に示すように、ｐ型半導体基板１上に熱酸化によって２５ｎｍのゲート絶縁膜２を形成する。続いて、ｐ型半導体基板１全面にＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によりｎ型またはｐ型不純物をドープした３００ｎｍの多結晶シリコン膜を堆積した後、周知の露光技術およびエッチング技術によりパターニングし、第１ゲート電極３を形成する。
【００２１】
次に、図６に示すように、ソース領域およびドレイン領域を形成する領域のｐ型半導体基板１の表面のゲート絶縁膜２を除去した後、ｐ型半導体基板１を９００℃〜１２００℃の酸化雰囲気中で熱酸化し、１０ｎｍの第１酸化膜５を形成する。そして、第１酸化膜５上にＬＰＣＶＤ法により１０ｎｍ〜１００ｎｍの窒化膜６を堆積し、その後９００℃の水素燃焼酸化あるいはＣＶＤ法により窒化膜６表面に５ｎｍ程度の第２酸化膜７を形成する。
【００２２】
次に、図７に示すように、第２酸化膜７上にたとえばＬＰＣＶＤ法により２５〜２５０ｎｍ程度の多結晶シリコンを堆積した後、ＲＩＥ（Reactive Ion Etching）法による異方性エッチングを行い、この多結晶シリコン膜、第１酸化膜５、窒化膜６および第２酸化膜７をそれらの膜厚分だけ除去することで、上部に第２ゲート電極８を有する電荷蓄積層４を第１ゲート電極側面に形成する。
【００２３】
次に、図８に示すように、低不純物濃度のｎ−型拡散層１０を形成する。ｎ−型拡散層１０はイオン注入技術により第１ゲート電極３および電荷蓄積層４をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成される。
【００２４】
次に、図９に示すように、電荷蓄積層４の側壁にサイドウォールスペーサ９を形成した後、高不純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層１１はイオン注入技術により第１ゲート電極３、電荷蓄積層４およびサイドウォールスペーサ９をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成される。
【００２５】
次に、ｐ型半導体基板１の全面にＣＶＤ法またはスパッタ法によってタングステン、チタン、コバルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体基板１を不活性雰囲気中で熱処理することにより第１ゲート電極３、電荷蓄積層４、第２ゲート電極８およびｎ＋型拡散層１１それぞれの表面に高融点金属シリサイドで構成される導電層１２を形成する。この時、第１ゲート電極３および第２ゲート電極８上の高融点金属シリサイド層がブリッジングするように、第１酸化膜５、窒化膜６、第２酸化膜７、特に、窒化膜６の膜厚が設定されている必要がある。導電層１２形成後、上記以外の領域に残った未反応の高融点金属を除去すれば、図１に示したメモリセル構造が完成する。
【００２６】
なお、図示はしないが、図１のメモリセル構造完成後、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、パッシベイション膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発性メモリセルが完成する。
【００２７】
本発明の第１の実施の形態によれば、電荷蓄積層４の上部にも第２ゲート電極８を設けたので、しきい値電圧の制御性が向上する。なお、本発明の第１の実施の形態では、メモリセルをｎ型ＭＯＳトランジスタで構成する場合について説明したが、ｐ型ＭＯＳトランジスタで構成する場合であっても同様の効果が得られる。また、メモリセルはＬＤＤ構造を有しているが、シングルドレイン構造、ダブルドレイン構造であっても構わない。
【００２８】
（第２の実施の形態）
次に、本発明の第２の実施の形態を説明する。図１０は、本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。このメモリセルはｎ型ＭＯＳトランジスタで構成される。本発明の第２の実施の形態に係る不揮発性メモリのメモリセル構造では、ｐ型半導体基板１の表面に第１ゲート絶縁膜１３を介して第２ゲート絶縁膜１４が設けられる。そして、第２ゲート絶縁膜１４の両端には電荷蓄積層４ａ、４ｂが形成される。第２ゲート絶縁膜１４および電荷蓄積層４ａ、４ｂ上には第３ゲート絶縁膜１５を介してゲート電極３が設けられる。ゲート電極３の側面には酸化膜１６を介してサイドウォールスペーサ９が設けられ、このサイドウォールスペーサ９の下部のｐ型半導体基板１には、チャネル領域に接する低不純物濃度のｎ−型拡散層１０と、このｎ−型拡散層１０の外側に位置する高不純物濃度のｎ＋型拡散層１１が設けられる。ゲート電極３およびｎ＋型拡散層１１それぞれの表面には導電層１２が設けられる。
【００２９】
本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセルは、ソース領域およびドレイン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋型拡散層１１で構成したＬＤＤ構造を有している。そして、ゲート絶縁膜が第１ゲート絶縁膜１３（下層）、第２ゲート絶縁膜１４（中間層）および第３ゲート絶縁膜１５（上層）からなる３層積層膜で構成され、第２ゲート絶縁膜１４の両端部には電荷蓄積層４ａおよび４ｂが形成される。この２つの電荷蓄積層４ａおよび４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄積層４ａ、４ｂのいずれも電子を蓄積していない状態、（２）電荷蓄積層４ａのみが電子を蓄積している状態、（３）電荷蓄積層４ｂのみが電子を蓄積している状態、（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状態、の４つの状態をとり得る。この２つの電荷蓄積層４ａおよび４ｂに保持された電子の有無によって生じるしきい値電圧の変化分を記憶情報の“００"、“０１"、“１０"、“１１"に対応させる。また、このメモリセル構造では電荷蓄積層４ａ、４ｂはチャネル領域端部の上方に位置するので、チャネル領域中央部のしきい値電圧はチャネル領域の不純物濃度のみで決まり、電荷蓄積層４ａ、４ｂの電子の蓄積状態に依存しない。したがって、電荷蓄積層４ａ、４ｂの電子の過不足による過消去（over-erase）は防止され、それにより過消去に起因するリーク不良、プログラム不良、読み出し不良等は生じ得ない。また、ソース領域とドレイン領域間のリーク電流はゲート電圧のみで抑制でき、高信頼性の不揮発性半導体メモリを実現できる。電荷蓄積層４ａおよび４ｂはＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構成すればよい。シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積することで、下部絶縁膜の膜質に影響を受け難い電荷保持特性を得ることができるからである。また、シリコン膜、多結晶シリコン膜で構成すれば安価に製造できる。さらに、第１ゲート絶縁膜１３、第３ゲート絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を安定して実現できる。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネル（ＤＴ）注入も誘起されない。したがって、電子の注入抽出動作時の電圧は低電圧化され、メモリセルの微細化のみならず周辺高電圧動作素子の微細化も可能となる。
【００３０】
本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセルでは、ソース領域およびドレイン領域の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ構造を構成しているが、シングルドレイン構造、ダブルドレイン構造でソース領域およびドレイン領域を構成してもよい。第２ゲート絶縁膜１４は電荷蓄積層４ａ−４ｂ間のリークを防止するが、たとえばシリコン酸化膜で構成することができる。また、第２ゲート絶縁膜１４に高誘電率を有する金属酸化膜を用いれば、チャネル領域中央の電流伝達特性を向上できる。金属酸化膜としてはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、ＰＺＴ、ＳＢＴがある。
【００３１】
次に、本発明の第２の実施の形態に係る不揮発性メモリの動作について図１１および図１２を用いて説明する。図１１は、書き込み動作を説明する不揮発性メモリの断面図である。図１２は、消去動作を説明する不揮発性メモリの断面図である。図１１に示すように、メモリセルの書き込み時には、ゲートＧに７〜８Ｖ程度、ドレインＤに５Ｖ程度をそれぞれ印加し、ソースＳを接地する。このように電圧を印加し、チャネル熱電子（ＣＨＥ）で電子をドレイン領域側の電荷蓄積層４ｂに注入する。ソース領域側の電荷蓄積層４ａに電子を注入する場合には、ドレインＤ、ソースＳそれぞれに印加する電圧を上記の場合と入れ換えれば良い。一方、メモリセルの消去は、図１２に示すように、ゲートＧに負電圧（〜−５Ｖ）を印加し、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層４ａ、４ｂから電子を引き抜くことで行われる。また、ゲート電極３が複数のメモリセルで共有されている場合には、それらのメモリセルから同時に電子を引き抜くことができる。この場合、ソースＳ、ドレインＤはｐ型半導体基板１と同電位とすればよい。また、ｐ型半導体基板１の電位とは異なる正電圧をドレインＤに印加し、ソースＳを浮遊電位（Floating）とすれば、ドレインＤ側の電荷蓄積層４ａのみから電子を引き抜くことも可能である。ソースＳ側の電荷蓄積層４ｂのみから電子を引き抜く場合にはソースＳに正電圧を印加し、ドレインＤを浮遊電位とすればよい。
【００３２】
メモリセルの書き込みは、メモリセルの消去と同様、ＦＮ電流を利用して行うこともできる。ゲートＧとｐ型半導体基板１間に１０Ｖ程度を印加し、ＦＮ電流で電子を電荷蓄積層４ａ、４ｂに注入する。この場合、ゲートＧが共通する複数のメモリセルには同時に電子を注入できる。
【００３３】
また図示はしないが、メモリセルの読み出しは、ソースＳとドレインＤの間を流れる読み出し電流を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄積状態によってソース領域、ドレイン領域近傍の電流伝達特性（チャネルコンダクタンス）が変調することを利用するものである。ソースＳ、ドレインＤのどちらにバイアスするかは電流伝達特性の変調が顕著に現れる方を選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄積状態によって４つの異なる電流伝達特性が得られ、それにより１つのセルで２ビット分の情報を記憶できる。
【００３４】
次に、本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造方法を図１３乃至図１９を用いて説明する。まず図１３に示すように、ｐ型半導体基板１全面に電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえばＪＶＤ（Jet-Vapor-Deposition）法で行う。ＪＶＤ法についてはたとえば参考文献「T. P. Ma, IEEE Transactions on Electron Devices, Volume 45 Number 3, March 1998 p680」に記載される。第１ゲート絶縁膜１３形成後、ＣＶＤ法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。
【００３５】
次に、図１４に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、露光技術およびエッチング技術によりパターニングし、ゲート電極３を形成する。続いて、ゲート電極３をマスクとしてソース領域およびドレイン領域を形成する領域のｐ型半導体基板１の表面の第１ゲート絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１５を自己整合的にドライエッチングする。
【００３６】
次に、図１５に示すように、電荷蓄積層形成のための空間１７を形成する。この空間１７は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第２ゲート絶縁膜１４のエッチング速度が大きいエッチング液を用いて第２ゲート絶縁膜１４の端部を選択的にウェットエッチングすることで形成する。本発明の第２の実施の形態では、第１ゲート酸化膜１３および第３ゲート絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶縁膜１４をシリコン酸化膜で構成しているので、エッチング液としてはたとえばフッ酸系を用いればよい。また、電荷蓄積層形成のための空間１７は、エッチング液を用いたウェットエッチング法に替えてＨＦガスを含むガスを用いたプラズマドライエッチング法で形成してもよい。
【００３７】
次に、図１６に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を電荷蓄積層形成のための空間１７が完全に埋め込まれるように堆積する。そして、図１７に示すように、ｐ型半導体基板１全面に対してＲＩＥによる異方性エッチングを行い、電荷蓄積能力の高いシリコン窒化膜で構成された電荷蓄積層４ａおよび４ｂを形成する。
【００３８】
次に、図１８に示すように、ｐ型半導体基板１全面に酸化膜１６を形成した後、低不純物濃度のｎ−型拡散層１０を形成する。ｎ−型拡散層１０はイオン注入技術によりゲート電極３をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【００３９】
次に、図１９に示すように、ゲート電極３の側壁にサイドウォールスペーサ９を形成した後、高不純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層１１はイオン注入技術によりゲート電極３およびサイドウォールスペーサ９をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【００４０】
次に、ｐ型半導体基板１の全面にＣＶＤ法またはスパッタ法によってタングステン、チタン、コバルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体基板１を不活性雰囲気中で熱処理することによりゲート電極３およびｎ＋型拡散層１１それぞれの表面に高融点金属シリサイドで構成される導電層１２を形成する。導電層１２形成後、上記以外の領域に残った未反応の高融点金属を除去すれば、図１０に示したメモリセル構造が完成する。
【００４１】
なお、図示はしないが、図１０のメモリセル構造完成後、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、パッシベイション膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発性メモリセルが完成する。
【００４２】
このように、本発明の第２実施の形態では、電荷蓄積層４ａおよび４ｂをゲート電極３の両端の下方に自己整合的に形成することができる。したがって、セルトランジスタのゲート長方向の微細化が可能となる。それにより、大容量、高密度の不揮発性半導体メモリを提供できる。また、ビット当りのセル面積は従来と比べてほぼ半減され、大幅に縮小された不揮発性半導体メモリを実現できる。
【００４３】
また、電荷蓄積層４ａおよび４ｂのチャネル長方向の幅は第１ゲート絶縁膜１３および第３ゲート絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度差およびエッチング時間の調節によって容易に制御できる。それにより、電荷蓄積層４ａおよび４ｂを対称に配置できる。そして、電荷蓄積層４ａと４ｂは第２ゲート絶縁膜１４によって電気的に完全に分離されるので、電荷蓄積層１４ａと１４ｂ間の相互作用は起こらない。さらに、電荷蓄積層４ａおよび４ｂは、ソース領域、ドレイン領域、ゲート電極３およびチャネル領域から、第１の絶縁膜１３、第３の絶縁膜１５および酸化膜１６によって完全に絶縁されるので、電荷保持特性の優れた不揮発性半導体メモリを提供できる。電荷蓄積層４ａおよび４ｂはゲート電極３の端部からチャネル領域方向に延在して形成され、電荷蓄積層４ａおよび４ｂのうちのチャネル領域側の部分の電荷蓄積状態によってメモリセルの電流伝達特性ほぼ決まる。したがって、この部分のゲート長方向の長さを限界まで縮小すれば、より微細な不揮発性半導体メモリを提供できる。
【００４４】
さらに、セル構造は通常のＣＭＯＳ工程で容易に実現可能であるので、既存の製造ラインを使用し低コストで不揮発性半導体メモリを製造できる。
【００４５】
（第３の実施の形態）
次に、本発明の第３の実施の形態を説明する。本発明の第３の実施の形態は、図１０に示した第２の実施の形態において、第１ゲート絶縁膜１３をシリコン酸化膜、第２ゲート絶縁膜１４をシリコン窒化膜、第３ゲート絶縁膜１５をシリコン酸化膜に置き換えたものである。以下、本発明の第３の実施の形態に係る不揮発性半導体メモリのメモリセルの製造方法を、図１３乃至図１５を参照して説明する。
【００４６】
本発明の第３の実施の形態に係る不揮発性半導体メモリのメモリセルは、まず、ｐ型半導体基板１を熱酸化し、１０ｎｍ程度のシリコン酸化膜で構成される第１ゲート絶縁膜１３を形成する。第１ゲート絶縁膜１３形成後、ＪＶＤ法による電荷蓄積能力の低いシリコン窒化膜を堆積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成する。続いて、ＣＶＤ法によりシリコン酸化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成する（図１３参照）。
【００４７】
次に、ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、露光技術およびエッチング技術によりパターニングし、ゲート電極３を形成する。続けて、ゲート電極３をマスクとしてソース領域およびドレイン領域を形成する領域のｐ型半導体基板１の表面の第１ゲート絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１５を自己整合的にドライエッチングする（図１４参照）。
【００４８】
次に、ｐ型半導体基板１を熱酸化し、ｐ型半導体基板１全面に薄いシリコン酸化膜を形成する。その後、電荷蓄積層形成のための空間１７を形成する。この電荷蓄積層形成のための空間１７は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第２ゲート絶縁膜１４のエッチング速度が大きいエッチング液を用いて第２ゲート絶縁膜１４の端部を選択的にウェットエッチングすることで形成する。本発明の第３の実施の形態では、第１ゲート酸化膜１３および第３ゲート絶縁膜１５をシリコン酸化膜で構成し、第２ゲート絶縁膜１４をシリコン窒化膜で構成しているので、エッチング液としてはたとえばリン酸系を用いればよい。なお、シリコン窒化膜１４は熱酸化処理によってはほとんど酸化されないので、第２ゲート絶縁膜の側面には酸化膜は形成されず、このためエッチングの選択性は向上する（図１５参照）。また、電荷蓄積層形成のための空間１７は、エッチング液を用いたウェットエッチング法に替えてＣＦ４ガスを含むガスを用いたプラズマドライエッチング法で形成してもよい。その後の工程は第２の実施の形態と同一である。
【００４９】
（第４の実施の形態）
次に、本発明の第４の実施の形態を説明する。図２０は、本発明の第４の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。本発明の第４の実施の形態は、メモリセルをｐ型ＭＯＳトランジスタで構成した例である。図２０に示すように、本発明の第４の実施の形態に係る不揮発性メモリのメモリセル構造では、ｎ型半導体基板１９の表面に第１ゲート絶縁膜１３を介して第２ゲート絶縁膜１４が設けられる。そして、第２ゲート絶縁膜１４の両端には電荷蓄積層４ａ、４ｂが形成される。第２ゲート絶縁膜１４および電荷蓄積層４ａ、４ｂ上には第３ゲート絶縁膜１５を介してゲート電極３が設けられる。ゲート電極３の側面には酸化膜１６を介してサイドウォールスペーサ９が設けられ、このサイドウォールスペーサ９の下部のｎ型半導体基板１９には、チャネル領域に接する低不純物濃度のｐ−型拡散層２０と、このｐ−型拡散層２０の外側に位置する高不純物濃度のｐ＋型拡散層２１が設けられる。ゲート電極３およびｐ＋型拡散層２１それぞれの表面には導電層１２が設けられる。
【００５０】
次に、本発明の第４の実施の形態に係る不揮発性メモリの動作について図２１および図２２を用いて説明する。図２１は、書き込み動作を説明する不揮発性メモリの断面図である。図２２は、消去動作を説明する不揮発性メモリの断面図である。図２１に示すように、メモリセルの書き込み時には、ゲートＧに５Ｖ程度、ドレインＤに−５Ｖ程度をそれぞれ印加し、ソースＳを浮遊電位とする。このように電圧を印加し、バンド−バンド間トンネル現象起因の電子にドレイン領域近傍の電界でエネルギーを与え，ドレイン領域側の電荷蓄積層４ｂに電子を注入する。ソース領域側の電荷蓄積層４ａに電子を注入する場合には、ドレインＤ、ソースＳそれぞれに印加する電圧を上記と入れ替えればよい。一方、メモリセルの消去は、図２２に示すように、ゲートＧに負電圧（〜−５Ｖ）を印加し、ＦＮ電流を利用して電荷蓄積層４ａ、４ｂから電子を引き抜くことで行われる。また、ゲートＧが複数のメモリセルで共有されている場合には、それらのメモリセルから同時に電子を引き抜くことができる。この場合、ソースＳおよびドレインＤはｎ型半導体基板１９と同電位あるいは浮遊電位とする。
【００５１】
メモリセルの書き込みは、本発明の第２の実施の形態の場合のようにチャネル熱電子を利用しても行うことが可能である。この場合、ゲートＧに−２．５Ｖ程度、ドレインＤに−５Ｖ程度をそれぞれ印加し、ソースＳを接地する。このように電圧を印加し、チャネル熱電子で電子をドレイン領域側の電荷蓄積層４ｂに注入する。一方、ソース領域側の電荷蓄積層４ａに電子を注入する場合にはドレインＤ、ソースＳそれぞれに印加する電圧を入れ替えればよい。
【００５２】
また図示はしないが、メモリセルの読み出しは、ソースＳとドレインＤの間を流れる読み出し電流を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄積状態によってソース領域、ドレイン領域近傍の電流伝達特性（チャネルコンダクタンス）が変調することを利用するものである。ソースＳ、ドレインＤのどちらにバイアスするかは電流伝達特性の変調が顕著に現れる方を選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄積状態によって４つの異なる電流伝達特性が得られ、それにより１つのセルで２ビット分の情報を記憶できる。
【００５３】
（第５の実施の形態）
次に、本発明の第５の実施の形態を説明する。一般に、半導体メモリでは、メモリセルアレイの周辺に周辺回路を配置する。たとえばその周辺回路としてデコーダー、書き込み／消去回路、読み出し回路、アナログ回路、各種のＩ／Ｏ回路、各種のキャパシタ回路等がある。本発明の第５の実施の形態では、これら周辺回路を構成するＭＯＳトランジスタを第２〜第４の実施の形態のメモリセルトランジスタの製造工程を用いて同時に製造する例を示すものである。図２３は、本発明の第５の実施の形態に係る不揮発性半導体メモリの周辺回路を構成するＭＯＳトランジスタの構造を示す断面図である。図２３に示すように、本発明の第５の実施の形態によれば、メモリセルトランジスタ（メモリセルＴｒ）以外にゲート絶縁膜の異なる７種類のＭＯＳトランジスタ（Ｔｒ１〜Ｔｒ７）を実現できる。なお、図２３のメモリセルトランジスタは図１０に示したメモリセルトランジスタである。また、ＭＯＳトランジスタＴｒ１〜Ｔｒ７はすべてｎ型ＭＯＳトランジスタを示している。メモリセルトランジスタのｎ−型拡散層１０およびｎ＋型拡散層１１、導電層１２は図面を見易くするために省略してある。ＭＯＳトランジスタＴｒ１〜Ｔｒ７についても同様である。
【００５４】
次に、図２３に示したＭＯＳトランジスタの製造方法を図２４乃至図３０を用いて説明する。まず図２４に示すように、ｐ型半導体基板１全面にＪＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。第１ゲート絶縁膜１３形成後、周知の露光技術およびドライエッチング技術によりｐ型半導体基板１上の一部の領域の第１ゲート絶縁膜１３を除去する。そして図２５に示すように、ＣＶＤ法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成する。第２ゲート絶縁膜１４形成後、露光技術およびドライエッチング技術により一部の領域の第２ゲート絶縁膜１４を除去する。続いて図２６に示すように、ＪＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。第３ゲート絶縁膜１５形成後、露光技術およびドライエッチング技術により一部の領域の第３ゲート絶縁膜１５を除去する。このようにして第１ゲート絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１５のうちの少なくとも１つから構成される７種類のゲート絶縁膜が実現される。
【００５５】
次に、図２７に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、露光技術およびエッチング技術によりパターニングし、複数のゲート電極３を形成する。さらに、ゲート電極３をマスクとしてドライエッチングによりメモリセルトランジスタ、ＭＯＳトランジスタそれぞれのソース領域およびドレイン領域を形成する領域のｐ型半導体基板１の表面の第１ゲート絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１５を除去する。
【００５６】
次に、図２８に示すように、ＭＯＳトランジスタＴｒ１〜Ｔｒ７を形成する領域をフォトレジスト２２で覆い、メモリセルトランジスタを形成する領域をウェットエッチングする。エッチング液は第１ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第２ゲート絶縁膜１４のエッチング速度が大きいものを利用する。このウェットエッチングによりメモリセルトランジスタを形成する領域の第２ゲート絶縁膜１４の端部を選択的にエッチングし、電荷蓄積層形成のための空間１７を形成する。本発明の第５の実施の形態では、第１ゲート酸化膜１３および第３ゲート絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶縁膜１４をシリコン酸化膜で構成しているので、エッチング液としてはたとえばフッ酸系を用いればよい。そして、図２９に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を電荷蓄積層形成のための空間１７が完全に埋め込まれるように堆積する。続いて図３０に示すように、ｐ型半導体基板１全面に対してＲＩＥによる異方性エッチングを行い、メモリセルトランジスタを形成する領域に電荷蓄積能力の高いシリコン窒化膜で構成された電荷蓄積層４ａおよび４ｂを形成する。その後の工程は本発明の第２の実施の形態と同じである。
【００５７】
本発明の第５の実施の形態によれば、膜厚が異なるゲート絶縁膜を有する７種類のＭＯＳトランジスタＴｒ１〜Ｔｒ７をメモリセルトランジスタと同時に製造できる。それにより、高電圧動作の高耐圧トランジスタから極低電圧動作トランジスタまで多様な動作電圧に対応したＭＯＳトランジスタを提供できる。さらに、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ共に実現できる。また、メモリセルトランジスタおよびＭＯＳトランジスタＴｒ１〜Ｔｒ７のゲート電極３は同一材料から構成され、同一の露光工程およびドライエッチング工程で形成される。したがって、フォトマスクの位置合わせずれの少ない微細なトランジスタを提供できる。
【００５８】
（第６の実施の形態）
次に、本発明の第６の実施の形態について説明する。この第６の実施の形態は、電気的に書き込み消去可能な不揮発性メモリと高速に書き込み読み出し可能な揮発性メモリを同一のチップ上に実現する例を示すものである。図３１は、本発明の第６の実施の形態に係る半導体記憶装置に搭載された不揮発性メモリのメモリセル構造を示す断面図、図３２は、本発明の第６の実施の形態に係る半導体記憶装置に搭載された揮発性メモリのメモリセル構造を示す断面図である。図３１の不揮発性メモリと図３２の揮発性メモリとは、同一チップ上に混載されるものである。
【００５９】
（Ａ）不揮発性メモリ
図３１に示すように、この第６の実施の形態に係る不揮発性メモリのメモリセルはｎ型ＭＯＳトランジスタで構成される。そして、この不揮発性メモリのメモリセル構造では、ｐ型半導体基板１の主面上に第１ゲート絶縁膜１３を介して第２ゲート絶縁膜１４が設けられる。第２ゲート絶縁膜１４の両端には電荷蓄積層４（４ａ、４ｂ）が形成される。第２ゲート絶縁膜１４および電荷蓄積層４上には第３ゲート絶縁膜１５を介してゲート電極３が設けられる。ゲート電極３の側面には酸化膜１６を介してサイドウォールスペーサ９が設けられ、このサイドウォールスペーサ９の下部のｐ型半導体基板１の主面には、チャネル領域に接する低不純物濃度のｎ−型拡散層１０と、このｎ−型拡散層１０の外側に位置する高不純物濃度のｎ＋型拡散層１１が設けられる。ゲート電極３およびｎ＋型拡散層１１それぞれの表面には導電層１２が設けられる。
【００６０】
本発明の第６の実施の形態に係る不揮発性メモリのメモリセルは、ソース領域およびドレイン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋型拡散層１１で構成したＬＤＤ構造を有している。そして、ゲート絶縁膜が第１のゲート絶縁膜１３（下層）、第２のゲート絶縁膜１４（中間層）および第３のゲート絶縁膜１５（上層）からなる三層積層膜で構成され、第２ゲート絶縁膜１４の両端部には電荷蓄積層４（４ａ，４ｂ）が形成される。この２つの電荷蓄積層４ａおよび４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄積層４ａ、４ｂのいずれも電子を蓄積していない状態、（２）電荷蓄積層４ａのみが電子を蓄積している状態、（３）電荷蓄積層４ｂのみが電子を蓄積している状態、（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状態、の４つの状態をとり得る。この２つの電荷蓄積層４ａおよび４ｂに保持された電子の有無によって生じるしきい値電圧の変化分を記憶情報の“００"、“０１"、“１０"、“１１"に対応させる。また、このメモリセル構造では電荷蓄積層４はチャネル領域端部の上方に位置するので、チャネル領域中央部のしきい値電圧はチャネル領域の不純物濃度のみで決まり、電荷蓄積層４の電子の蓄積状態に依存しない。したがって、電荷蓄積層４の電子の過不足による過消去（over-erase）は防止され、それにより過消去に起因するリーク不良、プログラム不良、読み出し不良等は生じ得ない。また、ソース領域とドレイン領域間のリーク電流はゲート電圧のみで抑制でき、高信頼性の不揮発性メモリを実現できる。電荷蓄積層４はＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構成すればよい。シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積することで、下部絶縁膜の膜質に影響を受け難い電荷保持特性を得ることができるからである。また、シリコン膜、多結晶シリコン膜で構成すれば安価に製造できる。さらに、第１ゲート絶縁膜１３、第３ゲート絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を安定して実現できる。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネル（ＤＴ）注入も誘起されない。したがって、電子の注入抽出動作時の電圧は低電圧化され、メモリセルの微細化のみならず周辺高電圧動作素子の微細化も可能となる。
【００６１】
本発明の第６の実施の形態に係る不揮発性メモリのメモリセルでは、ソース領域およびドレイン領域の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ構造を構成しているが、シングルドレイン構造、ダブルドレイン構造でソース領域およびドレイン領域を構成してもよい。第２ゲート絶縁膜１４は電荷蓄積層４ａ−４ｂ間のリークを防止するが、たとえばシリコン酸化膜で構成することができる。また、第２ゲート絶縁膜１４に高誘電率を有する金属酸化膜を用いれば、チャネル領域中央の電流伝達特性を向上できる。金属酸化膜としてはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、ＰＺＴ、ＳＢＴがある。
【００６２】
次に、本発明の第６の実施の形態に係る不揮発性半導体メモリの動作について図３３および図３４を用いて説明する。図３３は、書き込み動作を説明する不揮発性メモリの断面図である。図３４は、消去動作を説明する不揮発性メモリの断面図である。図３３に示すように、メモリセルの書き込み時には、ゲートＧに７〜８Ｖ程度、ドレインＤに５Ｖ程度をそれぞれ印加し、ソースＳを接地する。このように電圧を印加し、チャネル熱電子（ＣＨＥ）で電子をドレイン領域側の電荷蓄積層４ｂに注入する。ソース領域側の電荷蓄積層４ｂに電子を注入する場合には、ドレインＤ、ソースＳそれぞれに印加する電圧を上記と入れ替えればよい。一方、メモリセルの消去は、図３４に示すように、ゲートＧに負電圧（〜−５Ｖ）を印加し、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層４ａ、４ｂから電子を引き抜くことで行われる。また、ゲートＧが複数のメモリセルで共有されている場合には、それらのメモリセルから同時に電子を引き抜くことができる。この場合、ソースＳ、ドレインＤはｐ型半導体基板１と同電位とすればよい。また、ｐ型半導体基板１の電位とは異なる正電圧をドレイン電極に印加し、ソース電極を浮遊電位（Floating）とすれば、ドレイン電極側の電荷蓄積層４ｂのみから電子を引き抜くことも可能である。ソース電極側の電荷蓄積層４ａのみから電子を引き抜く場合にはソース電極に正電圧を印加し、ドレイン電極を浮遊電位とすればよい。
【００６３】
メモリセルの書き込みは、メモリセルの消去と同様、ＦＮ電流を利用して行うこともできる。ゲートＧとｐ型半導体基板１間に１０Ｖ程度を印加し、ＦＮ電流で電子を電荷蓄積層４ａ、４ｂに注入する。この場合、ゲートＧが共通する複数のメモリセルには同時に電子を注入できる。
【００６４】
また図示はしないが、メモリセルの読み出しは、ソースＳとドレインＤの間を流れる読み出し電流を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄積状態によってソース領域、ドレイン領域近傍の電流伝達特性（チャネルコンダクタンス）が変調することを利用するものである。ソースＳ、ドレインＤのどちらにバイアスするかは電流伝達特性の変調が顕著に現れる方を選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄積状態によって４つの異なる電流伝達特性が得られ、それにより１つのセルで２ビット分の情報を記憶できる。
【００６５】
（Ｂ）揮発性メモリ
図３２に示すように、本発明の第６の実施の形態に係る揮発性メモリのメモリセルはｎ型ＭＯＳトランジスタで構成される。この揮発性メモリのメモリセル構造では、ｐ型半導体基板１の主面上に、図３１の第２ゲート絶縁膜１４が直接配置される。そして、第２ゲート絶縁膜１４の両端には、図３１の不揮発性メモリと同様、電荷蓄積層４（４ｃ、４ｄ）が形成されるが、この電荷蓄積層４ｃおよび４ｄがトンネル絶縁膜２３を介してｐ型半導体基板１の主面上に配置される点が図３１の不揮発性メモリとは異なる。第２ゲート絶縁膜１４および電荷蓄積層４上には第３ゲート絶縁膜１５を介してゲート電極３が設けられる。ゲート電極３の側面には酸化膜１６を介してサイドウォールスペーサ９が設けられ、このサイドウォールスペーサ９の下部のｐ型半導体基板１の主面には、チャネル領域に接する低不純物濃度のｎ−型拡散層１０と、このｎ−型拡散層１０の外側に位置する高不純物濃度のｎ＋型拡散層１１が設けられる。ゲート電極３およびｎ＋型拡散層１１それぞれの表面には導電層１２が設けられる。
【００６６】
本発明の第６の実施の形態に係る揮発性メモリのメモリセルは、ソース領域およびドレイン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋型拡散層１１で構成したＬＤＤ構造を有している。そして、ゲート絶縁膜が第２のゲート絶縁膜１４、トンネル絶縁膜２３および第３のゲート絶縁膜１５で構成され、第２ゲート絶縁膜１４の両端部には電荷蓄積層４が形成される。この２つの電荷蓄積層４ｃおよび４ｄに電子を蓄積し、その蓄積状態は（１）電荷蓄積層４ｃ、４ｄのいずれも電子を蓄積していない状態、（２）電荷蓄積層４ｃのみが電子を蓄積している状態、（３）電荷蓄積層４ｄのみが電子を蓄積している状態、（４）電荷蓄積層４ｃ、４ｄ共に電子を蓄積している状態、の４つの状態をとり得る。この２つの電荷蓄積層４ｃおよび４ｄに保持された電子の有無によって生じるしきい値電圧の変化分を記憶情報の“００"、“０１"、“１０"、“１１"に対応させる。また、このメモリセル構造では電荷蓄積層４はチャネル領域端部の上方に位置するので、チャネル領域中央部のしきい値電圧はチャネル領域の不純物濃度のみで決まり、電荷蓄積層４の電子の蓄積状態に依存しない。したがって、電荷蓄積層４の電子の過不足による過消去（over-erase）は防止され、それにより過消去に起因するリーク不良、プログラム不良、読み出し不良等は生じ得ない。また、ソース領域とドレイン領域間のリーク電流はゲート電圧のみで抑制でき、高信頼性の揮発性メモリを実現できる。電荷蓄積層４はＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構成すればよい。シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積することで、下部絶縁膜の膜質に影響を受け難い電荷保持特性を得ることができるからである。また、シリコン膜、多結晶シリコン膜で構成すれば安価に製造できる。さらに、第３ゲート絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を安定して実現できる。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネル（ＤＴ）注入も誘起されない。したがって、電子の注入抽出動作時の電圧は低電圧化され、メモリセルの微細化のみならず周辺高電圧動作素子の微細化も可能となる。
【００６７】
本発明の第６の実施の形態に係る揮発性メモリのメモリセルでは、ソース領域およびドレイン領域の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ構造を構成しているが、シングルドレイン構造、ダブルドレイン構造でソース領域およびドレイン領域を構成してもよい。第２ゲート絶縁膜１４は電荷蓄積層４ｃ−４ｄ間のリークを防止するが、たとえばシリコン酸化膜で構成することができる。また、第２ゲート絶縁膜１４に高誘電率を有する金属酸化膜を用いれば、チャネル領域中央の電流伝達特性を向上できる。金属酸化膜としてはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、ＰＺＴ、ＳＢＴがある。
【００６８】
本発明の第６の実施の形態に係る揮発性メモリでは、電荷蓄積層４ｃおよび４ｄの下部にトンネル絶縁膜２３を配置している。トンネル絶縁膜２３は直接トンネリング可能な膜厚を有する薄膜のシリコン酸化膜で構成され、ダイナミックＲＡＭに要求される１００ｎｓ以下での高速書き込み読み出しを可能とする。トンネル絶縁膜２３をシリコン酸化膜で構成した場合、その膜厚は３ｎｍ以下とすれば良い。また、３ｎｍ以下のシリコン窒化膜で構成すれば、シリコン酸化膜換算膜厚が１．５ｎｍ程度の非常に薄いゲート絶縁膜を安定して実現できる。トンネル絶縁膜２３を介する漏れ電流によって電荷蓄積層４に蓄積された電子は徐々に減っていくので、実際は長期間のデータ保持は困難である。しかし、通常のダイナミックＲＡＭのリフレッシュ期間内で十分再書き込み可能であり、ダイナミックＲＡＭとしての動作には全く問題ないと考える。このことは、C.H-J.Wannらによって1995IEDM digest p.867に示されている。
【００６９】
メモリセルの読み込みはソース電極とドレイン電極の間を流れる読み出し電流を検知することで行われる。電荷蓄積層４ｃ、４ｄの蓄積状態によってソース領域、ドレイン領域近傍の電流伝達特性（チャネルコンダクタンス）が変調することを利用するものである。ソース電極、ドレイン電極のどちらにバイアスするかは電流伝達特性の変調が顕著に現れる方を選択すればよい。電荷蓄積層４ｃおよび４ｄの４つの蓄積状態によって４つの異なる電流伝達特性が得られ、それにより１つのセルで２ビット分の情報を記憶できる。
【００７０】
さらに、本発明の第６の実施の形態に係る揮発性メモリは、電荷蓄積層４ｃおよび４ｄに電荷を注入しなければ、通常のＭＯＳトランジスタとして動作させることが可能である。
【００７１】
（Ｃ）不揮発性および揮発性混載メモリの製造方法
次に、本発明の第６の実施の形態に係る不揮発性メモリおよび揮発性メモリのメモリセルの製造方法を図３５乃至図４３および図４４乃至図５２を用いて説明する。図３５乃至図４３は、本発明の第６の実施の形態に係る不揮発性メモリの製造方法を示す断面図、図４４乃至図５２は、本発明の第６の実施の形態に係る揮発性メモリの製造方法を示す断面図である。
【００７２】
まず図３５および図４４に示すように、ｐ型半導体基板１全面に電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。第１ゲート絶縁膜１３形成後、図３５の不揮発性メモリ形成領域をたとえばフォトレジストで覆い、図４４の揮発性メモリ形成領域の第１ゲート絶縁膜１３のみをたとえば加熱燐酸溶液を用いたウェットエッチング法により除去する。したがって、第１のゲート絶縁膜１３は図３５の不揮発性メモリ形成領域のみに形成される。電荷蓄積能力の小さいシリコン窒化膜の堆積は、たとえばＪＶＤ法で行う。
【００７３】
次に、図３６および図４５に示すように、ＣＶＤ法によりシリコン酸化膜をｐ型半導体基板１全面に堆積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。結局、図３６の不揮発性メモリ形成領域には第１、第２および第３のゲート絶縁膜１３，１４，１５が形成され、図４５の揮発性メモリ形成領域には第２および第３ゲート絶縁膜１４，１５が形成される。
【００７４】
次に、図３７および図４６に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、露光技術およびエッチング技術によりパターニングし、ゲート電極３を形成する。続いてゲート電極３をマスクとして、図３７の不揮発性メモリ形成領域では、ソース領域およびドレイン領域を形成する領域のｐ型半導体基板１の表面の第１ゲート絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１５を自己整合的にドライエッチングする。一方、図４６の揮発性メモリ形成領域では、第２ゲート絶縁膜１４および第３ゲート絶縁膜１５を自己整合的にドライエッチングする。
【００７５】
次に、図３８および図４７に示すように、電荷蓄積層形成のための空間１７を形成する。この空間１７は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第２ゲート絶縁膜１４のエッチング速度が大きいエッチング液を用いて第２ゲート絶縁膜１４の端部を選択的にウェットエッチングすることで形成する。図３８の不揮発性メモリ形成領域の電荷蓄積層形成のための空間１７および図４７の揮発性メモリ形成領域の電荷蓄積層形成のための空間１７は同時に形成される。本発明の第６の実施の形態では、第１ゲート酸化膜１３および第３ゲート絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶縁膜１４をシリコン酸化膜で構成しているので、エッチング液としてはたとえばフッ酸系を用いればよい。また、この空間１７は、エッチング液を用いたウェットエッチング法に替えてＨＦガスを含むガスを用いたプラズマドライエッチング法で形成してもよい。
【００７６】
次に、図３９および図４８に示すように、ｐ型半導体基板１全面をたとえばＲＴＯ法により酸化し、直接トンネル可能なシリコン酸化膜から成るトンネル絶縁膜２３を形成する。
【００７７】
次に、図４０および図４９に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を電荷蓄積層形成のための空間１７が完全に埋め込まれるように堆積する。そして、図４１および図５０に示すように、ｐ型半導体基板１全面に対してＲＩＥによる異方性エッチングを行い、電荷蓄積能力の高いシリコン窒化膜で構成された電荷蓄積層４（４ａ，４ｂ，４ｃ，４ｄ）を同時に形成する。
【００７８】
次に、図４２および図５１に示すように、ｐ型半導体基板１全面に酸化膜１６を形成した後、低不純物濃度のｎ−型拡散層１０を形成する。ｎ−型拡散層１０はイオン注入技術によりゲート電極３をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【００７９】
次に、図４３および図５２に示すように、ゲート電極３の側壁にサイドウォールスペーサ９を形成した後、高不純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層１１はイオン注入技術によりゲート電極３およびサイドウォールスペーサ９をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【００８０】
そして、ｐ型半導体基板１の全面にＣＶＤ法またはスパッタ法によってタングステン、チタン、コバルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体基板１を不活性雰囲気中で熱処理することによりゲート電極３およびｎ＋型拡散層１１それぞれの表面に高融点金属シリサイドで構成される導電層１２を形成する。導電層１２形成後、上記以外の領域に残った未反応の高融点金属を除去すれば、図３１に示した不揮発性メモリおよび図３２に示した揮発性メモリのメモリセル構造が完成する。
【００８１】
なお、図示はしないが、図３１および図３２のメモリセル構造完成後、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、パッシベイション膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発性メモリおよび揮発性メモリを搭載した半導体装置が完成する。
【００８２】
このように本発明の第６実施の形態では、電荷蓄積層４（４ａ，４ｂ，４ｃ，４ｄ）をゲート電極３の両端の下方に自己整合的に形成することができる。したがって、図３１および図３２のメモリセルトランジスタのゲート長方向の微細化が可能となる。それにより、大容量、高密度の不揮発性メモリおよび揮発性メモリを提供できる。また、ビット当りのセル面積は従来と比べてほぼ半減され、大幅に縮小された不揮発性メモリおよび揮発性メモリを実現できる。
【００８３】
電荷蓄積層４のチャネル長方向の幅は、ｐ型半導体基板１、第１ゲート絶縁膜１３および第３ゲート絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度差およびエッチング時間の調節によって容易に制御できる。それにより、電荷蓄積層４を対称に配置できる。そして、電荷蓄積層４間は第２ゲート絶縁膜１４によって電気的に完全に分離されるので、電荷蓄積層４間の相互作用は起こらない。さらに、電荷蓄積層４は、ソース領域、ドレイン領域、ゲート電極３およびチャネル領域からは、第１の絶縁膜１３、トンネル絶縁膜２３、第３の絶縁膜１５および酸化膜１６によって完全に絶縁されるので、電荷保持特性の優れた不揮発性メモリおよび揮発性メモリを提供できる。電荷蓄積層４はゲート電極３の端部からチャネル領域方向に延在して形成され、電荷蓄積層４のうちのチャネル領域側の部分の電荷蓄積状態によってメモリセルの電流伝達特性ほぼ決まる。したがって、この部分のゲート長方向の長さを限界まで縮小すれば、より微細な不揮発性メモリおよび揮発性メモリを提供できる。
【００８４】
セル構造は通常のＣＭＯＳ工程で容易に実現可能であるので、既存の製造ラインを使用し低コストで不揮発性メモリおよび揮発性メモリを製造できる。
【００８５】
さらに、上記の不揮発性メモリと揮発性メモリは、その製造工程の大部分が共通化されているので、低コストでかつ短い製造工期で、不揮発性メモリと揮発性メモリを混載した半導体装置を製造することができる。
【００８６】
なお、本発明の第６の実施の形態では、第１ゲート絶縁膜１３をシリコン窒化膜、第２ゲート絶縁膜１４をシリコン酸化膜、第３ゲート絶縁膜１５をシリコン窒化膜で構成しているが、第１ゲート絶縁膜１３をシリコン酸化膜、第２ゲート絶縁膜１４をシリコン窒化膜、第３ゲート絶縁膜１５をシリコン酸化膜で構成しても良い。この場合たとえば、第１ゲート絶縁膜１３はｐ型半導体基板１を熱酸化した１０ｎｍ程度のシリコン酸化膜で構成する。第２ゲート絶縁膜１４はＪＶＤ法により堆積した５〜１０ｎｍ程度の電荷蓄積能力の低いシリコン窒化膜で構成する。第３ゲート絶縁膜１５はＣＶＤ法により堆積した１０ｎｍ程度のシリコン酸化膜で構成すれば良い。また、電荷蓄積層形成のための空間１７の形成は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５をシリコン酸化膜で構成し、第２ゲート絶縁膜１４をシリコン窒化膜で構成しているので、エッチング液としてはたとえばリン酸系を用いればよい。
【００８７】
（第７の実施の形態）
次に、本発明の第７の実施の形態を説明する。この第７の実施の形態は、上記の第６の実施の形態と同様、電気的に書き込み消去可能な不揮発性メモリと高速に書き込み読み出し可能な揮発性メモリを同一のチップ上に実現する例を示すものである。図５３は、本発明の第７の実施の形態に係る半導体記憶装置に搭載された不揮発性メモリのメモリセル構造を示す断面図、図５４は、本発明の第７の実施の形態に係る半導体記憶装置に搭載された揮発性メモリのメモリセル構造を示す断面図である。図５３の不揮発性メモリと図５４の揮発性メモリとは、同一チップ上に混載されるものである。図５３に示す不揮発性メモリについては上記の第６の実施の形態と同様であるので、ここではその説明を省略する。
【００８８】
図５４に示すように、この第７の実施の形態に係る揮発性メモリのメモリセルはｎ型ＭＯＳトランジスタで構成される。そして、この揮発性メモリのメモリセル構造では、ｐ型半導体基板１の主面上にトンネル絶縁膜２３を介して電荷蓄積層４ｅが配置される。電荷蓄積層４ｅ上には第４ゲート絶縁膜２４を介してゲート電極３が設けられる。ゲート電極３の側面には酸化膜１６を介してサイドウォールスペーサ９が設けられ、このサイドウォールスペーサ９の下部のｐ型半導体基板１の主面には、チャネル領域に接する低不純物濃度のｎ−型拡散層１０と、このｎ−型拡散層１０の外側に位置する高不純物濃度のｎ＋型拡散層１１が設けられる。ゲート電極３およびｎ＋型拡散層１１それぞれの表面には導電層１２が設けられる。
【００８９】
本発明の第７の実施の形態に係る揮発性メモリのメモリセルは、ソース領域およびドレイン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋型拡散層１１で構成したＬＤＤ構造を有している。そして、ゲート絶縁膜がトンネル絶縁膜２３および第４のゲート絶縁膜２１から成る積層構造で構成され、トンネル絶縁膜２３と第４ゲート絶縁膜２４の間には電荷蓄積層４ｅが配置される。この電荷蓄積層４ｅに電子を蓄積し、この電荷蓄積層４ｅに保持された電子の有無によって生じるしきい値電圧の変化分を記憶情報の“０"、“１"に対応させる。電荷蓄積層４ｅはＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構成すればよい。シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積することで、下部絶縁膜の膜質に影響を受け難い電荷保持特性を得ることができるからである。また、シリコン膜、多結晶シリコン膜で構成すれば安価に製造できる。さらに、第４ゲート絶縁膜２４をシリコン酸化膜（ＳｉＯ２膜）の２倍程度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を安定して実現できる。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネル（ＤＴ）注入も誘起されない。したがって、電子の注入抽出動作時の電圧は低電圧化され、メモリセルの微細化のみならず周辺高電圧動作素子の微細化も可能となる。
【００９０】
本発明の第７の実施の形態に係る揮発性メモリのメモリセルでは、ソース領域およびドレイン領域の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ構造を構成しているが、シングルドレイン構造、ダブルドレイン構造でソース領域およびドレイン領域を構成してもよい。
【００９１】
本発明の第７の実施の形態に係る揮発性メモリにおいて、電荷蓄積層４ｅの下部にトンネル絶縁膜２３を配置している。トンネル絶縁膜２３は直接トンネリング可能な膜厚を有する薄膜のシリコン酸化膜で構成され、ダイナミックＲＡＭに要求される１００ｎｓ以下での高速書き込み読み出しが可能となる。トンネル絶縁膜２３をシリコン酸化膜で構成した場合、その膜厚は３ｎｍ以下とすれば良い。また、３ｎｍ以下のシリコン窒化膜で構成すれば、シリコン酸化膜換算膜厚が１．５ｎｍ程度の非常に薄いトンネル絶縁膜２３を安定して実現できる。
【００９２】
さらに、本発明の第７の実施の形態に係る揮発性メモリは、電荷蓄積層４ｅに電荷を注入しなければ、通常のＭＯＳトランジスタとして動作させることも可能である。
【００９３】
次に、本発明の第７の実施の形態に係る不揮発性メモリおよび揮発性メモリのメモリセルの製造方法を図５５乃至図６２および図６３乃至図７０を用いて説明する。図５５乃至図６２は、本発明の第７の実施の形態に係る不揮発性メモリの製造方法を示す断面図、図６３乃至図７０は、本発明の第７の実施の形態に係る揮発性メモリの製造方法を示す断面図である。
【００９４】
まず図５５および図６３に示すように、ｐ型半導体基板１全面に電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、ＣＶＤ法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。
【００９５】
次に、図５６および図６４に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、図５６の不揮発性メモリ形成領域では、露光技術およびエッチング技術によりパターニングし、ゲート電極３を形成する。続いてゲート電極３をマスクとしてソース領域およびドレイン領域を形成する領域のｐ型半導体基板１の表面の第１ゲート絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１５を自己整合的にドライエッチングする。図６４の揮発性メモリ形成領域では、多結晶シリコン膜、第１ゲート絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１５はすべて除去され、ｐ型半導体基板１表面が露出する。
【００９６】
次に、図５７に示すように、不揮発性メモリ形成領域では、電荷蓄積層形成のための空間１７を形成する。この電荷蓄積層形成のための空間１７は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第２ゲート絶縁膜１４のエッチング速度が大きいエッチング液を用いて第２ゲート絶縁膜１４の端部を選択的にウェットエッチングすることで形成する。本発明の第７の実施の形態では、第１ゲート酸化膜１３および第３ゲート絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶縁膜１４をシリコン酸化膜で構成しているので、エッチング液としてはたとえばフッ酸系を用いればよい。また、電荷蓄積層系形成のための空間１７は、エッチング液を用いたウェットエッチング法に替えてＨＦガスを含むガスを用いたプラズマドライエッチング法で形成してもよい。一方、図６５に示すように、揮発性メモリ形成領域では、ｐ型半導体基板１の表面が露出したままである。
【００９７】
次に、図５８および図６６に示すように、ｐ型半導体基板１全面をたとえばＲＴＯ法によりに直接トンネル可能なシリコン酸化膜から成るトンネル絶縁膜２３を形成する。トンネル絶縁膜２３形成後、ｐ型半導体基板１全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を堆積する。この時、電荷蓄積層形成のための空間１７がシリコン窒化膜１８によって完全に埋め込まれる。そして、図５９に示すように、不揮発性メモリ形成領域では、ｐ型半導体基板１全面に対してＲＩＥによる異方性エッチングを行い、電荷蓄積能力の高いシリコン窒化膜１８で構成された電荷蓄積層４（４ａ，４ｂ）を形成する。その際、図６７の揮発性メモリ形成領域は、フォトレジストで覆われており、シリコン窒化膜１８はエッチングされない。
【００９８】
シリコン窒化膜１８のエッチング終了後、ｐ型半導体基板１全面にシリコン酸化膜を堆積し、第４ゲート絶縁膜２４を形成する。ここで、図５９の不揮発性メモリ形成領域の第４ゲート絶縁膜２４は除去される。その除去は、図６７の揮発性メモリ形成領域をフォトレジストで覆い、図５９の不揮発性メモリ形成領域に堆積された第４ゲート絶縁膜２４をエッチングすることで行われる。
【００９９】
次に、図６８に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を堆積する。そして、露光技術およびエッチング技術によりその多結晶シリコン膜をパターニングし、ゲート電極３ａを形成する。続いてゲート電極３ａをエッチングマスクとして、ソース領域およびドレイン領域を形成する領域のｐ型半導体基板１の表面のトンネル絶縁膜２３、電荷蓄積層４ｅおよび第４ゲート絶縁膜２４を自己整合的にドライエッチングする。一方、不揮発性メモリ形成領域では、図６０に示すように、多結晶シリコン膜をすべて除去しても良いし、ゲート電極３に合わせてパターニングし、新たなゲート電極を形成しても良い。
【０１００】
次に、図６１および図６９に示すように、ｐ型半導体基板１全面に酸化膜１６を形成した後、低不純物濃度のｎ−型拡散層１０を形成する。ｎ−型拡散層１０はイオン注入技術によりゲート電極３をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１０１】
次に、図６２および図７０に示すように、ゲート電極３の側壁にサイドウォールスペーサ９を形成した後、高不純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層１１はイオン注入技術によりゲート電極３およびサイドウォールスペーサ９をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１０２】
次に、ｐ型半導体基板１の全面にＣＶＤ法またはスパッタ法によってタングステン、チタン、コバルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体基板１を不活性雰囲気中で熱処理することによりゲート電極３およびｎ＋型拡散層１１それぞれの表面に高融点金属シリサイドで構成される導電層１２を形成する。導電層１２形成後、上記以外の領域に残った未反応の高融点金属を除去すれば、図５３に示した不揮発性メモリおよび図５４に示した揮発性メモリのメモリセル構造が完成する。
【０１０３】
図示はしないが、図５３および図５４のメモリセル構造完成後、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、パッシベイション膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発性メモリセルおよび揮発性メモリセルが完成する。
【０１０４】
本発明の第７の実施の形態では、第１ゲート絶縁膜１３をシリコン窒化膜、第２ゲート絶縁膜１４をシリコン酸化膜、第３ゲート絶縁膜１５をシリコン窒化膜で構成しているが、第１ゲート絶縁膜１３をシリコン酸化膜、第２ゲート絶縁膜１４をシリコン窒化膜、第３ゲート絶縁膜１５をシリコン酸化膜で構成しても良い。この場合たとえば、第１ゲート絶縁膜１３はｐ型半導体基板１を熱酸化した１０ｎｍ程度のシリコン酸化膜で構成する。第２ゲート絶縁膜１４はＪＶＤ法により堆積した５〜１０ｎｍ程度の電荷蓄積能力の低いシリコン窒化膜で構成する。第３ゲート絶縁膜１５はＣＶＤ法により堆積した１０ｎｍ程度のシリコン酸化膜で構成すれば良い。また、電荷蓄積層形成のための空間１７の形成は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５をシリコン酸化膜で構成し、第２ゲート絶縁膜１４をシリコン窒化膜で構成しているので、エッチング液としてはたとえばリン酸系を用いればよい。
【０１０５】
本発明の第６および第７の実施の形態では、不揮発性メモリおよび揮発性メモリのメモリセルは共にｎ型ＭＯＳトランジスタで構成される例について説明したが、反対導電型のｐ型ＭＯＳトランジスタのメモリセルであっても良いことはもちろんである。この場合には、上記の説明において、適宜、基板や拡散層の導電タイプを反対のものに読み替えれば良い。
【０１０６】
（第８の実施の形態）
次に、本発明の第８の実施の形態について説明する。上記の第１乃至第７の実施の形態では、電荷蓄積層の構造は電子注入効率の向上に直接には寄与しない。フローティングゲート構造の不揮発性半導体メモリでは、チャネル部分に段差を設けて、電子注入効率を向上させる試みが提案されている（S.Ogura, 1998IEDM, p987, 米国特許番号第５７８０３４１号）。しかしながら、この提案では、フローティングゲート構造を採用するため、酸化膜中の欠陥やリークサイトに対しては弱い。また、段差構造形成時に発生しうる欠陥に対しても、十分な信頼性を得られないおそれがある。本発明の第８の実施の形態は、簡単なプロセスで、電子注入効率を向上させることができるものである。
【０１０７】
図７１は、本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。この第８の実施の形態は、メモリセルのチャネル領域に段差や傾斜を設けることで、書き込み時における電子注入効率の向上を図るものである。図７１に示すように、このメモリセルはｎ型ＭＯＳトランジスタで構成される。そして、この第８の実施の形態に係るメモリセルの構造では、ｐ型半導体基板１の表面に第１ゲート絶縁膜１３を介して第２ゲート絶縁膜１４が設けられる。第２ゲート絶縁膜１４の両端には電荷蓄積層４ａ、４ｂが形成される。第２ゲート絶縁膜１４および電荷蓄積層４ａ、４ｂ上には第３ゲート絶縁膜１５を介してゲート電極３が設けられる。ゲート電極３の側面には酸化膜１６を介してサイドウォールスペーサ９が設けられ、このサイドウォールスペーサ９の下部のｐ型半導体基板１には、チャネル領域に接する低不純物濃度のｎ−型拡散層１０と、このｎ−型拡散層１０の外側に位置する高不純物濃度のｎ＋型拡散層１１が設けられる。ゲート電極３およびｎ＋型拡散層１１それぞれの表面には導電層１２が設けられる。
【０１０８】
さらに、本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセル構造では、チャネル領域２５に段差２６が設けられる。この段差２６により、ｐ型半導体基板１内の電子の散乱方向に電荷蓄積層４が位置することになる。したがって、書き込み時における電子の注入効率が向上する。
【０１０９】
本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルは、ソース領域およびドレイン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋型拡散層１１で構成したＬＤＤ構造を有している。そして、ゲート絶縁膜が第１ゲート絶縁膜１３（下層）、第２ゲート絶縁膜１４（中間層）および第３ゲート絶縁膜１５（上層）からなる３層積層膜で構成され、第２ゲート絶縁膜１４の両端部には電荷蓄積層４ａおよび４ｂが形成される。この２つの電荷蓄積層４ａおよび４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄積層４ａ、４ｂのいずれも電子を蓄積していない状態、（２）電荷蓄積層４ａのみが電子を蓄積している状態、（３）電荷蓄積層４ｂのみが電子を蓄積している状態、（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状態、の４つの状態をとり得る。この２つの電荷蓄積層４ａおよび４ｂに保持された電子の有無によって生じるしきい値電圧の変化分を記憶情報の“００"、“０１"、“１０"、“１１"に対応させる。また、このメモリセル構造では電荷蓄積層４ａ、４ｂはチャネル領域端部の上方に位置するので、チャネル領域中央部のしきい値電圧はチャネル領域の不純物濃度のみで決まり、電荷蓄積層４ａ、４ｂの電子の蓄積状態に依存しない。したがって、電荷蓄積層４ａ、４ｂの電子の過不足による過消去（over-erase）は防止され、それにより過消去に起因するリーク不良、プログラム不良、読み出し不良等は生じ得ない。また、ソース領域とドレイン領域間のリーク電流はゲート電圧のみで抑制でき、高信頼性の不揮発性半導体メモリを実現できる。電荷蓄積層４ａおよび４ｂはＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構成すればよい。シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積することで、下部絶縁膜の膜質に影響を受け難い電荷保持特性を得ることができるからである。また、シリコン膜、多結晶シリコン膜で構成すれば安価に製造できる。さらに、第１ゲート絶縁膜１３、第３ゲート絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を安定して実現できる。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネル（ＤＴ）注入も誘起されない。したがって、電子の注入抽出動作時の電圧は低電圧化され、メモリセルの微細化のみならず周辺高電圧動作素子の微細化も可能となる。
【０１１０】
本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルでは、ソース領域およびドレイン領域の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ構造を構成しているが、シングルドレイン構造、ダブルドレイン構造でソース領域およびドレイン領域を構成してもよい。第２ゲート絶縁膜１４は電荷蓄積層４ａ−４ｂ間のリークを防止するが、たとえばシリコン酸化膜で構成することができる。また、第２ゲート絶縁膜１４に高誘電率を有する金属酸化膜を用いれば、チャネル領域中央の電流伝達特性を向上できる。金属酸化膜としてはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、ＰＺＴ、ＳＢＴがある。
【０１１１】
本発明の第８の実施の形態では、ソース側、ドレイン側の両方に、段差２６を設けたが、どちらか一方のみに設けても良い。特に、１ビット分の情報を記憶するメモリでは、一方のみあれば十分である。
【０１１２】
次に、本発明の第８の実施の形態に係る不揮発性メモリの動作について図７２および図７３を用いて説明する。図７２は、書き込み動作を説明する不揮発性メモリの断面図である。図７３は、消去動作を説明する不揮発性メモリの断面図である。図７２に示すように、メモリセルの書き込み時には、ゲートＧに６〜８Ｖ程度、ドレインＤに４〜５Ｖ程度をそれぞれ印加し、ソースＳを接地する。このように電圧を印加し、チャネル熱電子（ＣＨＥ）で電子をドレイン領域側の電荷蓄積層４ｂに注入する。チャネル領域２５に段差２６を設けたことで、電子の散乱方向に電荷蓄積層４ｂに位置している。このために、電荷蓄積層４ｂに対する電子の注入効率が向上し、注入速度の高速化、印加電圧の低減化、を図ることができる。ソース領域側の電荷蓄積層４ａに電子を注入する場合には、ドレインＤ、ソースＳそれぞれに印加する電圧を上記の場合と入れ換えれば良い。一方、メモリセルの消去は、図７３に示すように、ゲートＧに負電圧（〜−５Ｖ）を印加し、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層４ａ、４ｂから電子を引き抜くことで行われる。また、ゲート電極３が複数のメモリセルで共有されている場合には、それらのメモリセルから同時に電子を引き抜くことができる。この場合、ソースＳ、ドレインＤはｐ型半導体基板１と同電位とすればよい。また、ｐ型半導体基板１の電位とは異なる正電圧をドレインＤに印加し、ソースＳを浮遊電位（Floating）とすれば、ドレインＤ側の電荷蓄積層４ａのみから電子を引き抜くことも可能である。ソースＳ側の電荷蓄積層４ｂのみから電子を引き抜く場合にはソースＳに正電圧を印加し、ドレインＤを浮遊電位とすればよい。
【０１１３】
また図示はしないが、メモリセルの読み出しは、ソースＳとドレインＤの間を流れる読み出し電流を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄積状態によってソース領域、ドレイン領域近傍の電流伝達特性（チャネルコンダクタンス）が変調することを利用するものである。ソースＳ、ドレインＤのどちらにバイアスするかは電流伝達特性の変調が顕著に現れる方を選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄積状態によって４つの異なる電流伝達特性が得られ、それにより１つのセルで２ビット分の情報を記憶できる。
【０１１４】
次に、本発明の第８の実施の形態に係る不揮発性メモリのメモリセルの製造方法を図７４乃至図８２を用いて説明する。まず図７４に示すように、チャネル領域２５が形成される領域を覆うフォトレジストパターン２７を、ｐ型半導体基板１上に形成する。そして、図７５に示すように、たとえばＲＩＥ法によって、ｐ型半導体基板１をエッチングすることで、段差２６を形成する。
【０１１５】
次に、図７６に示すように、ｐ型半導体基板１全面に電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、ＣＶＤ法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。
【０１１６】
次に、図７７に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、露光技術およびエッチング技術によりパターニングし、ゲート電極３を形成する。続いて、ゲート電極３をマスクとしてソース領域およびドレイン領域を形成する領域のｐ型半導体基板１の表面の第１ゲート絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１５を自己整合的にドライエッチングする。
【０１１７】
次に、図７８に示すように、電荷蓄積層形成のための空間１７を形成する。この空間１７は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第２ゲート絶縁膜１４のエッチング速度が大きいエッチング液を用いて第２ゲート絶縁膜１４の端部を選択的にウェットエッチングすることで形成する。本発明の第８の実施の形態では、第１ゲート酸化膜１３および第３ゲート絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶縁膜１４をシリコン酸化膜で構成しているので、エッチング液としてはたとえばフッ酸系を用いればよい。また、電荷蓄積層形成のための空間１７は、エッチング液を用いたウェットエッチング法に替えてＨＦガスを含むガスを用いたプラズマドライエッチング法で形成してもよい。
【０１１８】
次に、図７９に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を電荷蓄積層形成のための空間１７が完全に埋め込まれるように堆積する。そして、図８０に示すように、ｐ型半導体基板１全面に対してＲＩＥによる異方性エッチングを行い、電荷蓄積能力の高いシリコン窒化膜で構成された電荷蓄積層４ａおよび４ｂを形成する。
【０１１９】
次に、図８１に示すように、ｐ型半導体基板１全面に酸化膜１６を形成した後、低不純物濃度のｎ−型拡散層１０を形成する。ｎ−型拡散層１０はイオン注入技術によりゲート電極３をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１２０】
次に、図８２に示すように、ゲート電極３の側壁にサイドウォールスペーサ９を形成した後、高不純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層１１はイオン注入技術によりゲート電極３およびサイドウォールスペーサ９をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１２１】
次に、ｐ型半導体基板１の全面にＣＶＤ法またはスパッタ法によってタングステン、チタン、コバルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体基板１を不活性雰囲気中で熱処理することによりゲート電極３およびｎ＋型拡散層１１それぞれの表面に高融点金属シリサイドで構成される導電層１２を形成する。導電層１２形成後、上記以外の領域に残った未反応の高融点金属を除去すれば、図７１に示したメモリセル構造が完成する。
【０１２２】
なお、図示はしないが、図７１のメモリセル構造完成後、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、パッシベイション膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発性メモリセルが完成する。
【０１２３】
このように、本発明の第８実施の形態では、電荷蓄積層４ａおよび４ｂをゲート電極３の両端の下方に自己整合的に形成することができる。したがって、セルトランジスタのゲート長方向の微細化が可能となる。それにより、大容量、高密度の不揮発性半導体メモリを提供できる。また、ビット当りのセル面積は従来と比べてほぼ半減され、大幅に縮小された不揮発性半導体メモリを実現できる。
【０１２４】
また、電荷蓄積層４ａおよび４ｂのチャネル長方向の幅は第１ゲート絶縁膜１３および第３ゲート絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度差およびエッチング時間の調節によって容易に制御できる。それにより、電荷蓄積層４ａおよび４ｂを対称に配置できる。そして、電荷蓄積層４ａと４ｂは第２ゲート絶縁膜１４によって電気的に完全に分離されるので、電荷蓄積層１４ａと１４ｂ間の相互作用は起こらない。さらに、電荷蓄積層４ａおよび４ｂはソース領域、ドレイン領域、ゲート電極３およびチャネル領域からは第１の絶縁膜１３および第３の絶縁膜１５、酸化膜１６によって完全に絶縁されるので、電荷保持特性の優れた不揮発性半導体メモリを提供できる。電荷蓄積層４ａおよび４ｂはゲート電極３の端部からチャネル領域方向に延在して形成され、電荷蓄積層４ａおよび４ｂのうちのチャネル領域側の部分の電荷蓄積状態によってメモリセルの電流伝達特性ほぼ決まる。したがって、この部分のゲート長方向の長さを限界まで縮小すれば、より微細な不揮発性半導体メモリを提供できる。
【０１２５】
さらに、セル構造は通常のＣＭＯＳ工程で容易に実現可能であるので、既存の製造ラインを使用し低コストで不揮発性半導体メモリを製造できる。
【０１２６】
そして、本発明の第８の実施の形態では、書き込み時の電子注入効率を向上させることができる。このため、書き込み速度の高速化、書き込み時の印加電圧の低減化を図ることができる。
【０１２７】
（第９の実施の形態）
次に、本発明の第９の実施の形態について説明する。本発明の第９の実施の形態は、上記の第８の実施の形態において、図７１の電荷蓄積層４ａと電荷蓄積層４ｂ間に配置された第２の絶縁膜１４を不要とし、２つの電荷蓄積層４ａおよび４ｂを一体化させた構成を採っている。図８３は、本発明の第９の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。図８３に示すように、このメモリセル構造は、上記の第８の実施の形態の電荷蓄積層４ａ、４ｂ、および第２の絶縁膜１４に換えて、電荷蓄積層４ｆを、配置したものである。
【０１２８】
次に、本発明の第９の実施の形態に係る不揮発性メモリのメモリセルの製造方法を図８４乃至図８９を用いて説明する。上記の第８の実施の形態と同様、まず図８４に示すように、チャネル領域２５が形成される領域を覆うフォトレジストパターン２７を、ｐ型半導体基板１上に形成する。そして、図８５に示すように、たとえばＲＩＥ法によって、ｐ型半導体基板１をエッチングすることで、段差２６を形成する。
【０１２９】
次に、図８６に示すように、ｐ型半導体基板１全面に電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、ＬＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を５〜１０ｎｍ程度形成する。続いてＪＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。
【０１３０】
次に、図８７に示すように、ｐ型半導体基板１全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、露光技術およびエッチング技術によりパターニングし、ゲート電極３を形成する。続いて、ゲート電極３をマスクとしてソース領域およびドレイン領域を形成する領域のｐ型半導体基板１の表面の第１ゲート絶縁膜１３、シリコン窒化膜１８および第３ゲート絶縁膜１５を自己整合的にドライエッチングする。ここで、電荷蓄積層４ｆが形成される。
【０１３１】
次に、図８８に示すように、ｐ型半導体基板１全面に酸化膜１６を形成した後、低不純物濃度のｎ−型拡散層１０を形成する。ｎ−型拡散層１０はイオン注入技術によりゲート電極３をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１３２】
次に、図８９に示すように、ゲート電極３の側壁にサイドウォールスペーサ９を形成した後、高不純物濃度のｎ＋型拡散層１１を形成する。ｎ＋型拡散層１１はイオン注入技術によりゲート電極３およびサイドウォールスペーサ９をマスクとしてｎ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１３３】
次に、ｐ型半導体基板１の全面にＣＶＤ法またはスパッタ法によってタングステン、チタン、コバルトなどの高融点金属膜を堆積し、続いて、ｐ型半導体基板１を不活性雰囲気中で熱処理することによりゲート電極３およびｎ＋型拡散層１１それぞれの表面に高融点金属シリサイドで構成される導電層１２を形成する。導電層１２形成後、上記以外の領域に残った未反応の高融点金属を除去すれば、図８３に示したメモリセル構造が完成する。
【０１３４】
なお、図示はしないが、図８３のメモリセル構造完成後、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、パッシベイション膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発性メモリセルが完成する。
【０１３５】
（第１０の実施の形態）
次に、本発明の第１０の実施の形態について説明する。図９０は、本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。上記の第８および第９の実施の形態では、チャネル領域を半導体基板に対して凸状態とすることで、チャネル領域の両端に段差を設けたが、この第１０の実施の形態では、チャネル領域を半導体基板に対して凹状態とすることで、チャネル領域に段差を設けるものである。そして、この第１０の実施の形態も、メモリセルのチャネル領域に段差や傾斜を設けることで、書き込み時における電子注入効率の向上を図るものである。
【０１３６】
図９０に示すように、このメモリセルはｐ型ＭＯＳトランジスタで構成される。そして、この第１０の実施の形態に係るメモリセルの構造では、ｎ型半導体基板１９の表面に第１ゲート絶縁膜１３を介して第２ゲート絶縁膜１４が設けられる。第２ゲート絶縁膜１４の両端には電荷蓄積層４ａ、４ｂが形成される。第２ゲート絶縁膜１４および電荷蓄積層４ａ、４ｂ上には第３ゲート絶縁膜１５を介してゲート電極３が設けられる。ゲート電極３の側面には酸化膜１６を介してサイドウォールスペーサ９が設けられ、このサイドウォールスペーサ９の下部のｎ型半導体基板１９には、チャネル領域に接する低不純物濃度のｐ−型拡散層２０と、このｐ−型拡散層２０の外側に位置する高不純物濃度のｐ＋型拡散層２１が設けられる。ゲート電極３およびｐ＋型拡散層２１それぞれの表面には導電層１２が設けられる。
【０１３７】
さらに、本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセル構造では、チャネル領域２５に段差２６が設けられる。この段差２６により、ｐ型半導体基板１内の電子の散乱方向に電荷蓄積層４が位置することになる。したがって、書き込み時における電子の注入効率が向上する。
【０１３８】
本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルは、ソース領域およびドレイン領域を低不純物濃度のｐ−型拡散層２０と高不純物濃度のｐ＋型拡散層２１で構成したＬＤＤ構造を有している。そして、ゲート絶縁膜が第１ゲート絶縁膜１３（下層）、第２ゲート絶縁膜１４（中間層）および第３ゲート絶縁膜１５（上層）からなる３層積層膜で構成され、第２ゲート絶縁膜１４の両端部には電荷蓄積層４ａおよび４ｂが形成される。この２つの電荷蓄積層４ａおよび４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄積層４ａ、４ｂのいずれも電子を蓄積していない状態、（２）電荷蓄積層４ａのみが電子を蓄積している状態、（３）電荷蓄積層４ｂのみが電子を蓄積している状態、（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状態、の４つの状態をとり得る。この２つの電荷蓄積層４ａおよび４ｂに保持された電子の有無によって生じるしきい値電圧の変化分を記憶情報の“００"、“０１"、“１０"、“１１"に対応させる。また、このメモリセル構造では電荷蓄積層４ａ、４ｂはチャネル領域端部の上方に位置するので、チャネル領域中央部のしきい値電圧はチャネル領域の不純物濃度のみで決まり、電荷蓄積層４ａ、４ｂの電子の蓄積状態に依存しない。したがって、電荷蓄積層４ａ、４ｂの電子の過不足による過消去（over-erase）は防止され、それにより過消去に起因するリーク不良、プログラム不良、読み出し不良等は生じ得ない。また、ソース領域とドレイン領域間のリーク電流はゲート電圧のみで抑制でき、高信頼性の不揮発性半導体メモリを実現できる。電荷蓄積層４ａおよび４ｂはＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構成すればよい。シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積することで、下部絶縁膜の膜質に影響を受け難い電荷保持特性を得ることができるからである。また、シリコン膜、多結晶シリコン膜で構成すれば安価に製造できる。さらに、第１ゲート絶縁膜１３、第３ゲート絶縁膜１５をシリコン酸化膜（ＳｉＯ２膜）の２倍程度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を安定して実現できる。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネル（ＤＴ）注入も誘起されない。したがって、電子の注入抽出動作時の電圧は低電圧化され、メモリセルの微細化のみならず周辺高電圧動作素子の微細化も可能となる。
【０１３９】
本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルでは、ソース領域およびドレイン領域の耐圧向上の目的でｐ−型拡散層２０を設け、ＬＤＤ構造を構成しているが、シングルドレイン構造、ダブルドレイン構造でソース領域およびドレイン領域を構成してもよい。第２ゲート絶縁膜１４は電荷蓄積層４ａ−４ｂ間のリークを防止するが、たとえばシリコン酸化膜で構成することができる。また、第２ゲート絶縁膜１４に高誘電率を有する金属酸化膜を用いれば、チャネル領域中央の電流伝達特性を向上できる。金属酸化膜としてはたとえばＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ５、ＰＺＴ、ＳＢＴがある。
【０１４０】
本発明の第１０の実施の形態では、ソース側、ドレイン側の両方に、段差２６を設けたが、どちらか一方のみに設けても良い。特に、１ビット分の情報を記憶するメモリでは、一方のみあれば十分である。
【０１４１】
次に、本発明の第１０の実施の形態に係る不揮発性メモリの動作について図９１および図９２を用いて説明する。図９１は、書き込み動作を説明する不揮発性メモリの断面図である。図９２は、消去動作を説明する不揮発性メモリの断面図である。図９１に示すように、メモリセルの書き込み時には、ゲートＧに５Ｖ程度、ドレインＤに−５Ｖ程度をそれぞれ印加し、ソースＳを浮遊電位とする。このように電圧を印加し、バンド−バンド間トンネル現象起因の電子にドレイン近傍の電界でエネルギーを与え、ドレイン領域側の電荷蓄積層４ｂに注入する。チャネル領域２５に段差２６を設けたことで、電子の注入方向に電荷蓄積層４ｂが位置している。このために、電荷蓄積層４ｂに対する電子の注入効率が向上し、注入速度の高速化、印加電圧の低減化、を図ることができる。ソース領域側の電荷蓄積層４ａに電子を注入する場合には、ドレインＤ、ソースＳそれぞれに印加する電圧を上記の場合と入れ換えれば良い。一方、メモリセルの消去は、図９２に示すように、ゲートＧに負電圧（〜−５Ｖ）を印加し、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層４ａ、４ｂから電子を引き抜くことで行われる。また、ゲート電極３が複数のメモリセルで共有されている場合には、それらのメモリセルから同時に電子を引き抜くことができる。この場合、ソースＳ、ドレインＤはｎ型半導体基板１９と同電位とすればよい。また、ｐ型半導体基板１の電位とは異なる正電圧をドレインＤに印加し、ソースＳを浮遊電位（Floating）とすれば、ドレインＤ側の電荷蓄積層４ａのみから電子を引き抜くことも可能である。ソースＳ側の電荷蓄積層４ｂのみから電子を引き抜く場合にはソースＳに正電圧を印加し、ドレインＤを浮遊電位とすればよい。
【０１４２】
また図示はしないが、メモリセルの読み出しは、ソースＳとドレインＤの間を流れる読み出し電流を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄積状態によってソース領域、ドレイン領域近傍の電流伝達特性（チャネルコンダクタンス）が変調することを利用するものである。ソースＳ、ドレインＤのどちらにバイアスするかは電流伝達特性の変調が顕著に現れる方を選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄積状態によって４つの異なる電流伝達特性が得られ、それにより１つのセルで２ビット分の情報を記憶できる。
【０１４３】
次に、本発明の第１０の実施の形態に係る不揮発性メモリのメモリセルの製造方法を図９３乃至図１０１を用いて説明する。まず図９３に示すように、チャネル領域２５が形成される領域以外を覆うフォトレジストパターン２７を、ｎ型半導体基板１９上に形成する。そして、図９４に示すように、たとえばＲＩＥ法によって、ｎ型半導体基板１９をエッチングすることで、段差２６を形成する。
【０１４４】
次に、図９５に示すように、ｎ型半導体基板１９全面に電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、ＣＶＤ法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。
【０１４５】
次に、図９６に示すように、ｎ型半導体基板１９全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、露光技術およびエッチング技術によりパターニングし、ゲート電極３を形成する。続いて、ゲート電極３をマスクとしてソース領域およびドレイン領域を形成する領域のｎ型半導体基板１９の表面の第１ゲート絶縁膜１３、第２ゲート絶縁膜１４および第３ゲート絶縁膜１５を自己整合的にドライエッチングする。
【０１４６】
次に、図９７に示すように、電荷蓄積層形成のための空間１７を形成する。この空間１７は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第２ゲート絶縁膜１４のエッチング速度が大きいエッチング液を用いて第２ゲート絶縁膜１４の端部を選択的にウェットエッチングすることで形成する。本発明の第１０の実施の形態では、第１ゲート酸化膜１３および第３ゲート絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶縁膜１４をシリコン酸化膜で構成しているので、エッチング液としてはたとえばフッ酸系を用いればよい。また、電荷蓄積層形成のための空間１７は、エッチング液を用いたウェットエッチング法に替えてＨＦガスを含むガスを用いたプラズマドライエッチング法で形成してもよい。
【０１４７】
次に、図９８に示すように、ｎ型半導体基板１９全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を電荷蓄積層形成のための空間１７が完全に埋め込まれるように堆積する。そして、図９９に示すように、ｎ型半導体基板１９全面に対してＲＩＥによる異方性エッチングを行い、電荷蓄積能力の高いシリコン窒化膜で構成された電荷蓄積層４ａおよび４ｂを形成する。
【０１４８】
次に、図１００に示すように、ｎ型半導体基板１９全面に酸化膜１６を形成した後、低不純物濃度のｐ−型拡散層２０を形成する。ｐ−型拡散層２０はイオン注入技術によりゲート電極３をマスクとしてｐ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１４９】
次に、図１０１に示すように、ゲート電極３の側壁にサイドウォールスペーサ９を形成した後、高不純物濃度のｐ＋型拡散層２１を形成する。ｐ＋型拡散層２１はイオン注入技術によりゲート電極３およびサイドウォールスペーサ９をマスクとしてｐ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１５０】
次に、ｎ型半導体基板１９の全面にＣＶＤ法またはスパッタ法によってタングステン、チタン、コバルトなどの高融点金属膜を堆積し、続いて、ｎ型半導体基板１９を不活性雰囲気中で熱処理することによりゲート電極３およびｐ＋型拡散層２１それぞれの表面に高融点金属シリサイドで構成される導電層１２を形成する。導電層１２形成後、上記以外の領域に残った未反応の高融点金属を除去すれば、図９０に示したメモリセル構造が完成する。
【０１５１】
なお、図示はしないが、図９０のメモリセル構造完成後、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、パッシベイション膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発性メモリセルが完成する。
【０１５２】
このように、本発明の第１０実施の形態では、電荷蓄積層４ａおよび４ｂをゲート電極３の両端の下方に自己整合的に形成することができる。したがって、セルトランジスタのゲート長方向の微細化が可能となる。それにより、大容量、高密度の不揮発性半導体メモリを提供できる。また、ビット当りのセル面積は従来と比べてほぼ半減され、大幅に縮小された不揮発性半導体メモリを実現できる。
【０１５３】
また、電荷蓄積層４ａおよび４ｂのチャネル長方向の幅は第１ゲート絶縁膜１３および第３ゲート絶縁膜１５と第２ゲート絶縁膜１４のエッチング速度差およびエッチング時間の調節によって容易に制御できる。それにより、電荷蓄積層４ａおよび４ｂを対称に配置できる。そして、電荷蓄積層４ａと４ｂは第２ゲート絶縁膜１４によって電気的に完全に分離されるので、電荷蓄積層１４ａと１４ｂ間の相互作用は起こらない。さらに、電荷蓄積層４ａおよび４ｂはソース領域、ドレイン領域、ゲート電極３およびチャネル領域からは第１の絶縁膜１３および第３の絶縁膜１５、酸化膜１６によって完全に絶縁されるので、電荷保持特性の優れた不揮発性半導体メモリを提供できる。電荷蓄積層４ａおよび４ｂはゲート電極３の端部からチャネル領域方向に延在して形成され、電荷蓄積層４ａおよび４ｂのうちのチャネル領域側の部分の電荷蓄積状態によってメモリセルの電流伝達特性ほぼ決まる。したがって、この部分のゲート長方向の長さを限界まで縮小すれば、より微細な不揮発性半導体メモリを提供できる。
【０１５４】
さらに、セル構造は通常のＣＭＯＳ工程で容易に実現可能であるので、既存の製造ラインを使用し低コストで不揮発性半導体メモリを製造できる。
【０１５５】
そして、本発明の第１０の実施の形態では、書き込み時の電子注入効率を向上させることができる。このため、書き込み速度の高速化、書き込み時の印加電圧の低減化を図ることができる。
【０１５６】
（第１１の実施の形態）
次に、本発明の第１１の実施の形態について説明する。本発明の第１１の実施の形態は、上記の第１０の実施の形態において、図９０の電荷蓄積層４ａと電荷蓄積層４ｂ間に配置された第２の絶縁膜１４を不要とし、２つの電荷蓄積層４ａおよび４ｂを一体化させた構成を採っている。図１０２は、本発明の第１１の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。図１０２に示すように、このメモリセル構造は、上記の第１０の実施の形態の電荷蓄積層４ａ、４ｂ、および第２の絶縁膜１４に換えて、電荷蓄積層４ｆを、配置したものである。
【０１５７】
次に、本発明の第１１の実施の形態に係る不揮発性メモリのメモリセルの製造方法を図１０３乃至図１０８を用いて説明する。上記の第１０の実施の形態と同様、まず図１０３に示すように、チャネル領域２５が形成される領域以外を覆うフォトレジストパターン２７を、ｎ型半導体基板１９上に形成する。そして、図１０４に示すように、たとえばＲＩＥ法によって、ｎ型半導体基板１９をエッチングすることで、段差２６を形成する。
【０１５８】
次に、図１０５に示すように、ｎ型半導体基板１９全面に電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、ＬＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を５〜１０ｎｍ程度形成する。続いてＪＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。
【０１５９】
次に、図１０６に示すように、ｎ型半導体基板１９全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、露光技術およびエッチング技術によりパターニングし、ゲート電極３を形成する。続いて、ゲート電極３をマスクとしてソース領域およびドレイン領域を形成する領域のｎ型半導体基板１９の表面の第１ゲート絶縁膜１３、シリコン窒化膜１８および第３ゲート絶縁膜１５を自己整合的にドライエッチングする。ここで、電荷蓄積層４ｆが形成される。
【０１６０】
次に、図１０７に示すように、ｎ型半導体基板１９全面に酸化膜１６を形成した後、低不純物濃度のｐ−型拡散層２０を形成する。ｐ−型拡散層２０はイオン注入技術によりゲート電極３をマスクとしてｐ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１６１】
次に、図１０８に示すように、ゲート電極３の側壁にサイドウォールスペーサ９を形成した後、高不純物濃度のｐ＋型拡散層２１を形成する。ｐ＋型拡散層２１はイオン注入技術によりゲート電極３およびサイドウォールスペーサ９をマスクとしてｐ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１６２】
次に、ｎ型半導体基板１９の全面にＣＶＤ法またはスパッタ法によってタングステン、チタン、コバルトなどの高融点金属膜を堆積し、続いて、ｎ型半導体基板１９を不活性雰囲気中で熱処理することによりゲート電極３およびｐ＋型拡散層２１それぞれの表面に高融点金属シリサイドで構成される導電層１２を形成する。導電層１２形成後、上記以外の領域に残った未反応の高融点金属を除去すれば、図１０２に示したメモリセル構造が完成する。
【０１６３】
なお、図示はしないが、図１０２のメモリセル構造完成後、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、パッシベイション膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発性メモリセルが完成する。
【０１６４】
（第１２の実施の形態）
次に、本発明の第１２の実施の形態について説明する。図１０９は、本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセルの構造を示す断面図である。上記の第１０の実施の形態では、ゲート電極３のパターニングに露光技術およびエッチング技術を用いたが、この第１２の実施の形態では、ゲート電極３のパターニングに化学的機械的研磨法を用いる例である。
【０１６５】
次に、本発明の第１２の実施の形態に係る不揮発性メモリのメモリセルの製造方法を図１１０乃至図１１８を用いて説明する。まず図１１０に示すように、チャネル領域２５が形成される領域以外を覆うフォトレジストパターン２７を、ｎ型半導体基板１９上に形成する。そして、図１１１に示すように、たとえばＲＩＥ法によって、ｎ型半導体基板１９をエッチングすることで、段差２６を形成する。
【０１６６】
次に、図１１２に示すように、ｎ型半導体基板１９全面に電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第１ゲート絶縁膜１３を形成する。電荷蓄積能力の小さいシリコン窒化膜の堆積はたとえばＪＶＤ法で行う。第１ゲート絶縁膜１３形成後、ＣＶＤ法によりシリコン酸化膜を堆積し、５〜１０ｎｍ程度の第２ゲート絶縁膜１４を形成する。続いてＪＶＤ法により電荷蓄積能力の小さいシリコン窒化膜を堆積し、１０ｎｍ程度の第３ゲート絶縁膜１５を形成する。さらに、ｎ型半導体基板１９全面にＬＰＣＶＤ法によりｎ型またはｐ型不純物をドープした５０〜５００ｎｍ程度の多結晶シリコン膜２８を堆積する。
【０１６７】
次に、図１１３に示すように、化学的機械的研磨方法によって、多結晶シリコン膜１９の埋め込みを行なうことで、ゲート電極３を形成する。なお、通常、ｎ型半導体基板１９上に残存する第１のゲート絶縁膜１３、第２のゲート絶縁膜１４および第３のゲート絶縁膜１５を、たとえばウェットエッチングにより除去される。
【０１６８】
次に、図１１４に示すように、電荷蓄積層形成のための空間１７を形成する。この空間１７は、第１ゲート酸化膜１３および第３ゲート絶縁膜１５よりも第２ゲート絶縁膜１４のエッチング速度が大きいエッチング液を用いて第２ゲート絶縁膜１４の端部を選択的にウェットエッチングすることで形成する。本発明の第１２の実施の形態では、第１ゲート酸化膜１３および第３ゲート絶縁膜１５をシリコン窒化膜で構成し、第２ゲート絶縁膜１４をシリコン酸化膜で構成しているので、エッチング液としてはたとえばフッ酸系を用いればよい。また、電荷蓄積層形成のための空間１７は、エッチング液を用いたウェットエッチング法に替えてＨＦガスを含むガスを用いたプラズマドライエッチング法で形成してもよい。
【０１６９】
次に、図１１５に示すように、ｎ型半導体基板１９全面にＬＰＣＶＤ法により電荷蓄積能力の高いシリコン窒化膜１８を電荷蓄積層形成のための空間１７が完全に埋め込まれるように堆積する。そして、図１１６に示すように、ｎ型半導体基板１９全面に対してＲＩＥによる異方性エッチングを行い、電荷蓄積能力の高いシリコン窒化膜で構成された電荷蓄積層４ａおよび４ｂを形成する。
【０１７０】
次に、図１１７に示すように、ｎ型半導体基板１９全面に酸化膜１６を形成した後、低不純物濃度のｐ−型拡散層２０を形成する。ｐ−型拡散層２０はイオン注入技術によりゲート電極３をマスクとしてｐ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１７１】
次に、図１１８に示すように、ゲート電極３の側壁にサイドウォールスペーサ９を形成した後、高不純物濃度のｐ＋型拡散層２１を形成する。ｐ＋型拡散層２１はイオン注入技術によりゲート電極３およびサイドウォールスペーサ９をマスクとしてｐ型不純物を注入し、その後の熱処理によって注入した不純物を活性化することで形成する。
【０１７２】
次に、ｎ型半導体基板１９の全面にＣＶＤ法またはスパッタ法によってタングステン、チタン、コバルトなどの高融点金属膜を堆積し、続いて、ｎ型半導体基板１９を不活性雰囲気中で熱処理することによりゲート電極３およびｐ＋型拡散層２１それぞれの表面に高融点金属シリサイドで構成される導電層１２を形成する。導電層１２形成後、上記以外の領域に残った未反応の高融点金属を除去すれば、図１０９に示したメモリセル構造が完成する。
【０１７３】
なお、図示はしないが、図１０９のメモリセル構造完成後、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、パッシベイション膜形成工程等の通常のＣＭＯＳ製造工程を順次経て、最終的な不揮発性メモリセルが完成する。
【０１７４】
（第１３の実施の形態）
次に、本発明の第１３の実施の形態について説明する。上記の第１乃至第１２の実施の形態では、メモリセル以外のトランジスタの高速化に対する十分な検討はなされていなかった。一方、高速ＣＭＯＳトランジスタの構造として、ゲート電極とソース・ドレイン拡散層間に凹上のノッチを形成することで、ゲート電極と拡散層間の容量を低減し、ロジックゲートを高速化する試みがなされている（T. Ghani et al., IEDM99, p415）。この第１３の実施の形態は、この構造を不揮発性半導体メモリに利用することで、メモリ機能を有しない通常のトランジスタと不揮発性半導体メモリとを混載する半導体装置の大幅な高速化を可能とするものである。
【０１７５】
図１１９は、本発明の第１３の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。このメモリセルはｎ型ＭＯＳトランジスタで構成される。本発明の第１３の実施の形態に係る不揮発性半導体メモリのメモリセル構造では、ｐ型半導体基板１の表面に第１ゲート絶縁膜１３を介してゲート電極３が設けられる。ゲート電極３の両端には凹部が設けられ、各凹部内には、電荷蓄積層４（４ａ、４ｂ）が形成される。電荷蓄積層４とゲート電極３との間には、酸化膜３０が形成されている。ゲート電極３の側面には酸化膜１６を介してサイドウォールスペーサ９が設けられ、このサイドウォールスペーサ９の下部のｐ型半導体基板１の主面には、チャネル領域に接する低不純物濃度のｎ−型拡散層１０と、このｎ−型拡散層１０の外側に位置する高不純物濃度のｎ＋型拡散層１１が設けられる。ゲート電極３およびｎ＋型拡散層１１それぞれの表面には導電層１２が設けられる。
【０１７６】
本発明の第１３の実施の形態に係る不揮発性メモリのメモリセルは、ソース領域およびドレイン領域を低不純物濃度のｎ−型拡散層１０と高不純物濃度のｎ＋型拡散層１１で構成したＬＤＤ構造を有している。そして、ゲート電極３の両端部には電荷蓄積層４（４ａ，４ｂ）が形成される。この２つの電荷蓄積層４ａおよび４ｂに電子を蓄積し、その蓄積状態は（１）電荷蓄積層４ａ、４ｂのいずれも電子を蓄積していない状態、（２）電荷蓄積層４ａのみが電子を蓄積している状態、（３）電荷蓄積層４ｂのみが電子を蓄積している状態、（４）電荷蓄積層４ａ、４ｂ共に電子を蓄積している状態、の４つの状態をとり得る。この２つの電荷蓄積層４ａおよび４ｂに保持された電子の有無によって生じるしきい値電圧の変化分を記憶情報の“００"、“０１"、“１０"、“１１"に対応させる。また、このメモリセル構造では電荷蓄積層４はチャネル領域端部の上方に位置するので、チャネル領域中央部のしきい値電圧はチャネル領域の不純物濃度のみで決まり、電荷蓄積層４の電子の蓄積状態に依存しない。したがって、電荷蓄積層４の電子の過不足による過消去（over-erase）は防止され、それにより過消去に起因するリーク不良、プログラム不良、読み出し不良等は生じ得ない。また、ソース領域とドレイン領域間のリーク電流はゲート電圧のみで抑制でき、高信頼性の不揮発性メモリを実現できる。電荷蓄積層４はＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構成すればよい。シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積することで、下部絶縁膜の膜質に影響を受け難い電荷保持特性を得ることができるからである。また、シリコン膜、多結晶シリコン膜で構成すれば安価に製造できる。さらに、第１ゲート絶縁膜１３をシリコン酸化膜（ＳｉＯ２膜）の２倍程度の誘電率を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成すれば、シリコン酸化膜換算膜厚が４ｎｍ〜１１ｎｍ程度の非常に薄いゲート絶縁膜を安定して実現できる。たとえばシリコン酸化膜換算膜厚が５ｎｍのシリコン窒化膜の実質膜厚は１０ｎｍ程度なので、直接トンネル（ＤＴ）注入も誘起されない。したがって、電子の注入抽出動作時の電圧は低電圧化され、メモリセルの微細化のみならず周辺高電圧動作素子の微細化も可能となる。
【０１７７】
本発明の第１３の実施の形態に係る不揮発性メモリのメモリセルでは、ソース領域およびドレイン領域の耐圧向上の目的でｎ−型拡散層１０を設け、ＬＤＤ構造を構成しているが、シングルドレイン構造、ダブルドレイン構造でソース領域およびドレイン領域を構成してもよい。
【０１７８】
次に、本発明の第１３の実施の形態に係る不揮発性メモリの動作について図１２０および図１２１を用いて説明する。図１２０は、書き込み動作を説明する不揮発性メモリの断面図である。図１２１は、消去動作を説明する不揮発性メモリの断面図である。図１２０および図１２１のメモリセルはｎ型ＭＯＳトランジスタで構成される。図１２０に示すように、メモリセルの書き込み時には、ゲートＧに６〜８Ｖ程度、ドレインＤに４〜５Ｖ程度をそれぞれ印加し、ソースＳを接地する。このように電圧を印加し、チャネル熱電子（ＣＨＥ）で電子をドレイン領域側の電荷蓄積層４ｂに注入する。ソース領域側の電荷蓄積層４ｂに電子を注入する場合には、ドレインＤ、ソースＳそれぞれに印加する電圧を上記と入れ替えればよい。一方、メモリセルの消去は、図１２１に示すように、ゲートＧに負電圧（〜−５Ｖ）を印加し、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層４ａ、４ｂから電子を引き抜くことで行われる。また、ゲートＧが複数のメモリセルで共有されている場合には、それらのメモリセルから同時に電子を引き抜くことができる。この場合、ソースＳ、ドレインＤはｐ型半導体基板１と同電位とすればよい。また、ｐ型半導体基板１の電位とは異なる正電圧をドレイン電極に印加し、ソース電極を浮遊電位（Floating）とすれば、ドレイン電極側の電荷蓄積層４ｂのみから電子を引き抜くことも可能である。ソース電極側の電荷蓄積層４ａのみから電子を引き抜く場合にはソース電極に正電圧を印加し、ドレイン電極を浮遊電位とすればよい。
【０１７９】
また図示はしないが、メモリセルの読み出しは、ソースＳとドレインＤの間を流れる読み出し電流を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄積状態によってソース領域、ドレイン領域近傍の電流伝達特性（チャネルコンダクタンス）が変調することを利用するものである。ソースＳ、ドレインＤのどちらにバイアスするかは電流伝達特性の変調が顕著に現れる方を選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄積状態によって４つの異なる電流伝達特性が得られ、それにより１つのセルで２ビット分の情報を記憶できる。
【０１８０】
次に、ｐ型ＭＯＳトランジスタで構成される、本発明の第１３の実施の形態に係る不揮発性メモリの動作について図１２２および図１２３を用いて説明する。図１２２は、書き込み動作を説明する不揮発性メモリの断面図である。図１２３は、消去動作を説明する不揮発性メモリの断面図である。図１２２および図１２３のメモリセルはｐ型ＭＯＳトランジスタで構成される。図１２２に示すように、メモリセルの書き込み時には、ゲートＧに５Ｖ程度、ドレインＤに−５Ｖ程度をそれぞれ印加し、ソースＳを浮遊電位とする。このように電圧を印加し、バンド−バンド間トンネル現象起因の電子にドレイン領域近傍の電界でエネルギーを与え，ドレイン領域側の電荷蓄積層４ｂに電子を注入する。ソース領域側の電荷蓄積層４ａに電子を注入する場合には、ドレインＤ、ソースＳそれぞれに印加する電圧を上記と入れ替えればよい。一方、メモリセルの消去は、図１２３に示すように、ゲートＧに負電圧（〜−５Ｖ）を印加し、ＦＮ電流を利用して電荷蓄積層４ａ、４ｂから電子を引き抜くことで行われる。また、ゲートＧが複数のメモリセルで共有されている場合には、それらのメモリセルから同時に電子を引き抜くことができる。この場合、ソースＳおよびドレインＤはｎ型半導体基板１９と同電位あるいは浮遊電位とする。
【０１８１】
また図示はしないが、メモリセルの読み出しは、ソースＳとドレインＤの間を流れる読み出し電流を検知することで行われる。電荷蓄積層４ａ、４ｂの蓄積状態によってソース領域、ドレイン領域近傍の電流伝達特性（チャネルコンダクタンス）が変調することを利用するものである。ソースＳ、ドレインＤのどちらにバイアスするかは電流伝達特性の変調が顕著に現れる方を選択すればよい。電荷蓄積層４ａおよび４ｂの４つの蓄積状態によって４つの異なる電流伝達特性が得られ、それにより１つのセルで２ビット分の情報を記憶できる。
【０１８２】
本発明の第１３の実施の形態では、図１２４に示すように、メモリ機能を有しない通常のＭＯＳトランジスタも実現可能である。なぜならば、このＭＯＳトランジスタでは、電荷蓄積層４は、ソース・ドレイン領域１０，１１上のみに配置され、チャネル領域上には配置されていない。このため、このＭＯＳトランジスタの伝導特性は、電荷蓄積層４の電荷の保持状態に、何ら影響を受けることはないからである。さらに、ゲート電極３の凹部の存在によって、ゲート−ソース・ドレイン間の寄生容量が低減され、ＭＯＳトランジスタの高速動作が可能となるという有利な点も有している。
【０１８３】
（第１４の実施の形態）
次に、本発明の第１４の実施の形態について説明する。この第１４の実施の形態は、上記の第１３の実施の形態において、電荷蓄積層４とサイドウォールスペーサ９を一体化させた構成となっている。図１２５は、本発明の第１４の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。このメモリセルはｎ型ＭＯＳトランジスタで構成される。本発明の第１４の実施の形態に係る不揮発性半導体メモリのメモリセル構造では、ｐ型半導体基板１の表面に第１ゲート絶縁膜１３を介してゲート電極３が設けられる。ゲート電極３の両端には凹部が設けられ、各凹部内には、電荷蓄積層４（４ａ、４ｂ）が形成される。電荷蓄積層４とゲート電極３との間には、酸化膜３０が形成されている。ゲート電極３の側面には酸化膜１６を介してサイドウォールスペーサ９が設けられ、このサイドウォールスペーサ９の一部が電荷蓄積層４を構成する。サイドウォールスペーサ９の下部のｐ型半導体基板１の主面には、チャネル領域に接する低不純物濃度のｎ−型拡散層１０と、このｎ−型拡散層１０の外側に位置する高不純物濃度のｎ＋型拡散層１１が設けられる。ゲート電極３およびｎ＋型拡散層１１それぞれの表面には導電層１２が設けられる。
【０１８４】
本発明の第１４の実施の形態では、サイドウォールスペーサ９および電荷蓄積層４は、ＣＶＤ法による電荷蓄積能力の高いシリコン窒化膜で構成すればよい。シリコン窒化膜の離散的な電荷捕獲準位に電子を蓄積することで、下部絶縁膜の膜質に影響を受け難い電荷保持特性を得ることができるからである。また、シリコン膜、多結晶シリコン膜で構成すれば安価に製造できる。
【０１８５】
本発明の第１４の実施の形態では、上記の第１３の実施の形態と同様、図１２６に示すような、通常のＭＯＳトランジスタも実現できる。
【０１８６】
【発明の効果】
本発明によれば、簡単なセル構造で複数ビット分の情報を記憶することができる不揮発性半導体記憶装置の構造を実現できる。
【０１８７】
本発明によれば、簡単な製造プロセスで複数ビット分の情報を記憶する不揮発性半導体記憶装置を製造する不揮発性半導体記憶装置の製造方法を実現できる。
【０１８８】
本発明によれば、簡単なセル構造で電気的に書き込み消去可能な不揮発性メモリと高速書き込み読み出し可能な揮発性メモリを混載した半導体記憶装置の構造を実現できる。
【０１８９】
本発明によれば、簡単な製造プロセスで電気的に書き込み消去可能な不揮発性メモリと高速書き込み読み出し可能な揮発性メモリを混載した半導体記憶装置の製造方法を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図２】本発明の第１の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図３】本発明の第１の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図４】本発明の第１の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図５】本発明の第１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６】本発明の第１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図７】本発明の第１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図８】本発明の第１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図９】本発明の第１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１０】本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図１１】本発明の第２の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図１２】本発明の第２の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図１３】本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１４】本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１５】本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１６】本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１７】本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１８】本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１９】本発明の第２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図２０】本発明の第４の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図２１】本発明の第４の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図２２】本発明の第４の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図２３】本発明の第５の実施の形態に係る不揮発性メモリの周辺回路を構成するＭＯＳトランジスタの構造を示す断面図である。
【図２４】図２３のＭＯＳトランジスタの製造工程を示す断面図である。
【図２５】図２３のＭＯＳトランジスタの製造工程を示す断面図である。
【図２６】図２３のＭＯＳトランジスタの製造工程を示す断面図である。
【図２７】図２３のＭＯＳトランジスタの製造工程を示す断面図である。
【図２８】図２３のＭＯＳトランジスタの製造工程を示す断面図である。
【図２９】図２３のＭＯＳトランジスタの製造工程を示す断面図である。
【図３０】図２３のＭＯＳトランジスタの製造工程を示す断面図である。
【図３１】本発明の第６の実施の形態に係る半導体記憶装置に搭載された不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図３２】本発明の第６の実施の形態に係る半導体記憶装置に搭載された揮発性半導体メモリのメモリセル構造を示す断面図である。
【図３３】本発明の第６の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図３４】本発明の第６の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図３５】本発明の第６の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図３６】本発明の第６の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図３７】本発明の第６の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図３８】本発明の第６の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図３９】本発明の第６の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図４０】本発明の第６の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図４１】本発明の第６の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図４２】本発明の第６の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図４３】本発明の第６の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図４４】本発明の第６の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図４５】本発明の第６の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図４６】本発明の第６の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図４７】本発明の第６の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図４８】本発明の第６の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図４９】本発明の第６の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図５０】本発明の第６の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図５１】本発明の第６の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図５２】本発明の第６の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図５３】本発明の第７の実施の形態に係る半導体記憶装置に搭載された不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図５４】本発明の第７の実施の形態に係る半導体記憶装置に搭載された揮発性半導体メモリのメモリセル構造を示す断面図である。
【図５５】本発明の第７の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図５６】本発明の第７の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図５７】本発明の第７の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図５８】本発明の第７の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図５９】本発明の第７の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６０】本発明の第７の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６１】本発明の第７の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６２】本発明の第７の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６３】本発明の第７の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６４】本発明の第７の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６５】本発明の第７の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６６】本発明の第７の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６７】本発明の第７の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６８】本発明の第７の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図６９】本発明の第７の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図７０】本発明の第７の実施の形態に係る揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図７１】本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図７２】本発明の第８の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図７３】本発明の第８の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図７４】本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図７５】本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図７６】本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図７７】本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図７８】本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図７９】本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図８０】本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図８１】本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図８２】本発明の第８の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図８３】本発明の第９の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図８４】本発明の第９の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図８５】本発明の第９の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図８６】本発明の第９の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図８７】本発明の第９の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図８８】本発明の第９の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図８９】本発明の第９の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図９０】本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図９１】本発明の第１０の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図９２】本発明の第１０の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図９３】本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図９４】本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図９５】本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図９６】本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図９７】本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図９８】本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図９９】本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１００】本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１０１】本発明の第１０の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１０２】本発明の第１１の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図１０３】本発明の第１１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１０４】本発明の第１１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１０５】本発明の第１１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１０６】本発明の第１１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１０７】本発明の第１１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１０８】本発明の第１１の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１０９】本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図１１０】本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１１１】本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１１２】本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１１３】本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１１４】本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１１５】本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１１６】本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１１７】本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１１８】本発明の第１２の実施の形態に係る不揮発性半導体メモリのメモリセルの製造工程を示す断面図である。
【図１１９】本発明の第１３の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図１２０】ｎ型ＭＯＳトランジスタで構成された、本発明の第１３の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図１２１】ｎ型ＭＯＳトランジスタで構成された、本発明の第１３の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図１２２】ｐ型ＭＯＳトランジスタで構成された、本発明の第１３の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図１２３】ｐ型ＭＯＳトランジスタで構成された、本発明の第１３の実施の形態に係る不揮発性半導体メモリの動作を説明する断面図である。
【図１２４】本発明の第１３の実施の形態に係る不揮発性半導体メモリのメモリセルと同一のゲート構造を有するＭＯＳトランジスタの構造を示す断面図である。
【図１２５】本発明の第１４の実施の形態に係る不揮発性半導体メモリのメモリセル構造を示す断面図である。
【図１２６】本発明の第１４の実施の形態に係る不揮発性半導体メモリのメモリセルと同一のゲート構造を有するＭＯＳトランジスタの構造を示す断面図である。
【符号の説明】
１  ｐ型半導体基板
２  ゲート絶縁膜
３  ゲート電極（第１ゲート電極）
４  電荷蓄積層
５  第１酸化膜
６  窒化膜
７  第２酸化膜
８  第２ゲート電極
９  サイドウォールスペーサ
１０  ｎ−型拡散層
１１  ｎ＋型拡散層
１２  導電層
１３  第１ゲート絶縁膜
１４  第２ゲート絶縁膜
１５  第３ゲート絶縁膜
１６  酸化膜
１７  電荷蓄積層形成のための空間
１８  シリコン窒化膜
１９  ｎ型半導体基板
２０  Ｐ−型拡散層
２１  ｐ＋型拡散層
２２，２７  フォトレジスト（フォトレジストパターン）
２３  トンネル絶縁膜
２４  第４ゲート絶縁膜
２５  チャネル領域
２６  段差
２８  多結晶シリコン膜
【図１】
0003973819.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003973819.tif 000008
【図８】
0003973819.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003973819.tif 000014
【図１４】
0003973819.tif 000015
【図１５】
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【図１６】
0003973819.tif 000017
【図１７】
0003973819.tif 000018
【図１８】
0003973819.tif 000019
【図１９】
0003973819.tif 000020
【図２０】
0003973819.tif 000021
【図２１】
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【図２２】
0003973819.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0003973819.tif 000029
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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