(57)【特許請求の範囲】
【請求項１】
エミッタが電源ラインに接続され、コレクタが複数の抵抗を介してグランドに接地され、ベースが入力端子及び電源ラインに夫々抵抗を介して接続され、前記入力端子−電源ライン間の電位差が所定電圧以上であるときオン状態となって、前記電源ライン−グランド間に電流を流す入力トランジスタと、
コレクタが出力端子に接続され、エミッタがグランドに接地され、ベースが前記入力トランジスタのコレクタ−グランド間に設けられた複数の抵抗の接続点に接続され、前記入力トランジスタのオン時に、前記接続点からバイアス電圧を受けてオン状態となり、前記出力端子をグランドに接地する出力トランジスタと、
を備え、前記出力端子から前記入力端子への入力信号に応じた２値信号を出力する信号入出力回路であって、
前記入力トランジスタのエミッタ−電源ライン間に設けられ、前記入力トランジスタがオン状態であるとき前記電源ライン−グランド間に流れる電流によって、前記エミッタ−電源ライン間に一定の電位差を発生させる電位差発生素子と、
ベースが前記出力トランジスタのベースと共に前記複数の抵抗の接続点に接続され、エミッタがグランドに接地され、コレクタが複数の抵抗を介して電源ラインに接続され、前記出力トランジスタと連動してオン・オフする第１トランジスタと、
ベースが前記第１トランジスタのコレクタ−電源ライン間に設けられた複数の抵抗の接続点に接続され、エミッタが前記電源ラインに接続され、コレクタが前記入力トランジスタのエミッタに接続され、前記第１トランジスタのオン時に、前記第１トランジスタのコレクタ−電源ライン間の複数の抵抗の接続点からバイアス電圧を受けてオン状態となり、前記電位差発生素子を迂回する電流経路を形成する第２トランジスタと、
を備えたことを特徴とする信号入出力回路。
【請求項２】
前記電位差発生素子は、ダイオードからなることを特徴とする請求項１記載の信号入出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力端子への入力信号に応じた２値信号を出力端子から出力する信号入出力回路に関する。
【０００２】
【従来の技術】
従来より、例えば、スイッチのオン・オフ状態に応じた２値信号を出力する信号入出力回路として、スイッチのオフ時に回路内に流れる電流（待機電流）が零となるように構成された回路が知られている。
【０００３】
この信号入出力回路は、例えば、図３に示すように、ＰＮＰ型の入力トランジスタＴｒ１とＮＰＮ型の出力トランジスタＴｒ２との２つのバイポーラトランジスタから構成される。尚、入力トランジスタＴｒ１のエミッタは、電源端子Ｔｖｃを介して正の電源電圧Ｖｃｃが供給された電源ラインＬＶに接続され、コレクタは、抵抗Ｒ３，Ｒ４の直列回路を介してグランドＧＮＤに接地され、ベースは、抵抗Ｒ１を介して電源ラインＬＶに接続されると共に、抵抗Ｒ２を介して入力端子Ｔinに接続されている。また、出力トランジスタＴｒ２のベースは、入力トランジスタＴｒ１のオン時に電流が流れる抵抗Ｒ３とＲ４との接続点に接続され、エミッタは、グランドＧＮＤに接地され、コレクタは、出力端子Ｔout に接続されている。
【０００４】
この信号入出力回路では、例えば、入力端子Ｔinが外部のスイッチを介して接地されるか、或いは、入力端子Ｔinにグランド電位付近のLow レベルの信号Ｖinが入力されると、抵抗Ｒ１，Ｒ２を介して電源ラインＬＶ−入力端子Ｔin間に電流が流れ、入力トランジスタＴｒ１のベースには、抵抗Ｒ１，Ｒ２を介してバイアス電圧が印加され、入力トランジスタＴｒ１がオンする。
【０００５】
また、入力トランジスタＴｒ１がオンすると、コレクタに接続された抵抗Ｒ３，Ｒ４の直列回路にも電流が流れることから、出力トランジスタＴｒ２は、抵抗Ｒ３，Ｒ４を介してバイアス電圧を受けてオンし、出力端子Ｔout をグランドＧＮＤに接地する。
【０００６】
一方、入力端子Ｔinに接続されたスイッチがオフされて入力端子Ｔinが開放状態になるか、或いは、入力端子Ｔinに電源電圧Ｖｃｃ付近のHighレベルの信号Ｖinが入力されると、抵抗Ｒ１，Ｒ２に電流が流れず、入力トランジスタＴｒ１のベースはエミッタと同電位（電源電圧Ｖｃｃ）となるので、入力トランジスタＴｒ１はオフする。また、入力トランジスタＴｒ１がオフ状態になると、抵抗Ｒ３，Ｒ４に電流が流れないので、出力トランジスタＴｒ２もオフ状態となり、出力端子Ｔout は開放（オープン）状態となる。
【０００７】
このように、図３に示す従来の信号入出力回路では、入力端子Ｔinの電位（入力信号Ｖinの信号レベル）に応じて、出力端子Ｔout が接地又は開放状態に切り換えられるので、例えば、出力端子Ｔout に抵抗を介して電源ラインＬＶを接続すれば、出力端子Ｔout から入力信号Ｖinに応じた２値信号を出力することができ、例えば、出力端子Ｔout に負荷の駆動回路を接続すれば、入力信号Ｖinに応じて負荷を駆動することができる。
【０００８】
そして、この回路では、各トランジスタＴｒ１，Ｔｒ２がオフ状態となる待機時には、回路内に電流（待機電流）が流れないので、待機時の消費電力を零にすることができる。
【０００９】
【発明が解決しようとする課題】
ところで、上記従来の信号入出力回路において、出力トランジスタＴｒ２がターンオフ或いはターンオンして、出力端子Ｔout が接地状態（Low レベル）から開放状態（Highレベル）或いはその逆方向へと変化するのは、入力信号Ｖinが、電源電圧Ｖｃｃと、抵抗Ｒ１，Ｒ２の抵抗値と、入力トランジスタＴｒ１のエミッタ−ベース間の順方向電圧Ｖｆとで次式のように表される基準電位Ｖref0を横切ったときである。
【００１０】
Ｖref0＝Ｖｃｃ−（Ｖｆ×（Ｒ１＋Ｒ２）／Ｒ１）
例えば、図４に示すように、抵抗Ｒ１，Ｒ２の抵抗値が同じであるとすれば、基準電位Ｖref0は「Ｖｃｃ−２Ｖｆ」となり、入力信号Ｖinの立ち下がり時には、入力信号Ｖinが基準電位Ｖref0を下回ったときに、各トランジスタＴｒ１，Ｔｒ２がオン状態となって、出力端子Ｔout が接地状態（出力：Low ）となり、逆に、入力信号Ｖinの立ち上がり時には、入力信号Ｖinが基準電位Ｖref0以上になったときに、各トランジスタＴｒ１，Ｔｒ２がオフ状態となって、出力端子Ｔout が開放状態（出力：High）となる。
【００１１】
このため、従来の信号入出力回路では、電源ラインＬＶやグランドＧＮＤ、或いは、入力端子Ｔinへの信号入力経路に、高周波ノイズが重畳されると、そのノイズ成分によって、各トランジスタＴｒ１，Ｔｒ２のオン・オフ状態が切り替わり、出力が変動する、所謂チャタリングが発生するという問題があった。そして、このようなチャタリングが発生すると、出力端子Ｔout に接続された後段回路の動作に影響を与え、後段回路が正常動作しなくなることがある。
【００１２】
一方、こうしたチャタリングを防止するために、例えば、入力端子Ｔin−グランドＧＮＤ間にノイズ吸収用のコンデンサを設け、入力信号Ｖinに重畳されたノイズ成分を除去することも考えられるが、このようにすると、入力信号ＶinがLow レベルからHighレベル或いはその逆方向へと変化する際に、入力端子Ｔinの電位がゆっくりと変化することになるので、その電位が基準電位Ｖref0付近で変化しているときに、コンデンサにより吸収しきれない微小ノイズによって各トランジスタＴｒ１，Ｔｒ２のオン・オフ状態が変化し、チャタリングの発生期間が却って長くなることがある。
【００１３】
本発明は、こうした問題に鑑みなされたものであり、入力信号に応じた２値信号を出力する信号入出力回路において、ノイズの影響を受けることなく常に安定した出力が得られるようにすることを目的とする。
【００１４】
【課題を解決するための手段及び発明の効果】
かかる目的を達成するためになされた請求項１記載の信号入出力回路は、図３に示した従来回路と同様の入力トランジスタ及び出力トランジスタに加えて、入力トランジスタのオン時に入力トランジスタのエミッタ−電源ライン間に一定の電位差を発生させる電位差発生素子と、出力トランジスタと連動してオン・オフし、オン時には複数の抵抗を介して電源ライン−グランド間に電流を流す第１トランジスタと、第１トランジスタのオン時に、この第１トランジスタと共に電源ライン−グランド間に電流経路を形成する複数の抵抗の接続点からバイアス電圧を受けてオン状態となり、入力トランジスタのエミッタ−電源ライン間を接続する第２トランジスタと、を備える。
【００１５】
そして、本発明の信号入出力回路においては、例えば、入力端子と電源ラインとが同電位で、入力トランジスタ及び出力トランジスタが共にオフ状態（出力端子が開放状態）であるとすると、その後、入力信号によって入力端子と電源ラインとの間に電位差が生じ、入力トランジスタのベース−電源ライン間に設けられた抵抗に電流が流れて、その抵抗の両端電圧が、入力トランジスタのオン時のエミッタ−ベース間の順方向電圧Ｖｆに電位差発生素子による一定の電位差を加えた電圧になったときに、入力トランジスタ及び出力トランジスタが順にターンオンし、出力端子が接地状態となる。
【００１６】
また、入力トランジスタ及び出力トランジスタが一旦ターンオンすると、それに連動して第１トランジスタ及び第２トランジスタが順にターンオンし、入力トランジスタのエミッタ−電源ライン間電圧が、電位差発生素子により規定される一定電圧から、第２トランジスタのオン時のコレクタ−エミッタ間電圧（略０Ｖ）となる。
【００１７】
従って、入力トランジスタ及び出力トランジスタが一旦ターンオンした後、入力トランジスタ及び出力トランジスタをターンオフさせるには、入力端子を、各トランジスタをターンオンさせたときよりも電源ラインの電位に近い電位にする必要がある。
【００１８】
つまり、本発明では、電位差発生素子，第１トランジスタ及び第２トランジスタを設けることにより、入力トランジスタ及び出力トランジスタをターンオンさせるのに必要な入力信号の電位と、入力トランジスタ及び出力トランジスタをターンオフさせるのに必要な入力信号の電位とにヒステリシスを持たせ、入力信号の微小な変化によって出力が変動するのを防止しているのである。
【００１９】
よって、本発明の信号入出力回路によれば、電源ラインやグランド、或いは、入力端子への信号入力経路に、高周波ノイズが重畳されたとしても、そのノイズに応じて出力が変動するのを防止でき、図３に示した従来回路に比べて、出力端子から出力端子に接続された後段回路への信号出力を安定化させることができる。また、このように後段回路への出力を安定化させることができるので、後段回路が誤動作するのを防止し、当該入出力回路を用いたシステム全体の信頼性を向上することもできる。
【００２０】
また本発明の信号入出力回路は、図３に示した従来回路に対して、電位差発生素子と第１トランジスタと第２トランジスタとを追加したものであるが、第１トランジスタ及び第２トランジスタは、入力トランジスタ及び出力トランジスタがオン状態であるときに、オン状態となって、電源ライン−グランド間に電流を流し、入力トランジスタ及び出力トランジスタがオフ状態であれば、それに連動してオフ状態となり、電源ライン−グランド間に電流を流すことはない。このため、入力端子が開放状態、或いは、入力信号が電源ラインと同じ電位で、全ての各トランジスタがオフ状態となる待機時には、信号入出力回路内を流れる電流（待機電流）を零にすることができ、従来回路と同様、電力消費量を充分小さくすることができる。
【００２１】
ここで、電源ラインは、グランド電位を基準に、正の電源電圧を供給するものであっても、負の電源電圧を供給するものであってもよい。そして、電源ラインが正の電源電圧を供給するものである場合には、後述実施例のように、入力トランジスタ（Ｔｒ１）及び第２トランジスタ（Ｔｒ４）をＰＮＰ型トランジスタ、出力トランジスタ（Ｔｒ２）及び第１トランジスタ（Ｔｒ３）をＮＰＮ型トランジスタにて構成し、電源ラインが負の電源電圧を供給するものである場合には、入力トランジスタ（Ｔｒ１）及び第２トランジスタ（Ｔｒ４）をＮＰＮ型トランジスタ、出力トランジスタ（Ｔｒ２）及び第１トランジスタ（Ｔｒ３）をＰＮＰ型トランジスタにて構成すればよい。
【００２２】
また、本発明では、入力信号に応じて出力を切り換えるための基準電位にヒステリシスを持たせるために、入力トランジスタのエミッタ−電源ライン間に電位差発生素子を設けているが、この電位差発生素子としては、入力トランジスタのオン時に入力トランジスタ及び複数の抵抗を介して電源ライン−グランド間に流れる電流によって、一定の電位差を発生させることができればよく、例えば、抵抗を用いることができる。
【００２３】
しかし、抵抗は、製造工程にもよるが抵抗値のばらつきがあり、また、入力トランジスタのオン時に形成される電流経路には出力トランジスタ及び第１トランジスタのベースにバイアス電圧を印加するための複数の抵抗も設けられることから、流れる電流がこれら各抵抗の抵抗値によってばらつく。このため、電位差発生素子として抵抗を用いた場合には、その抵抗値のばらつきと、通電時に流れる電流のばらつきとにより、発生可能な電位差にばらつきが生じ、この回路を量産した際には、電位差発生素子によって得られる各回路のヒステリシス特性がばらつくことが考えられる。
【００２４】
そこで、電位差発生素子としては、請求項２に記載のようにダイオードを用い、例えば、ダイオードに順方向に電流を流した際に生じる一定の電圧降下（順方向電圧Ｖｆ：約０．７Ｖ）にて一定の電位差を発生させるようにするとよい。また、ダイオードとして、ツェナーダイオードを用いれば、その降伏電圧にて、一定の電位差を発生させることができる。
【００２５】
【発明の実施の形態】
以下に本発明の実施例を図面と共に説明する。
図１は、本発明が適用された実施例の信号入出力回路を表す電気回路図である。
【００２６】
本実施例の信号入出力回路は、例えば、自動車において、ドアのロック・アンロック，パワーウィンドウの開・閉等を行うために車両乗員により操作される操作スイッチから信号を受けて、操作スイッチのオン・オフ状態に応じた２値信号を制御装置に出力するためのものであり、図３に示した従来回路と同様、ＰＮＰ型バイポーラトランジスタからなる入力トランジスタＴｒ１と、ＮＰＮ型バイポーラトランジスタからなる出力トランジスタＴｒ２とを備える。
【００２７】
ここで、入力トランジスタＴｒ１のベースは、電源端子Ｔｖｃを介して正の電源電圧Ｖｃｃ（例えば＋５Ｖ）が供給された電源ラインＬＶに抵抗Ｒ１を介して接続されると共に、抵抗Ｒ２を介して入力端子Ｔinに接続されている。また、入力トランジスタＴｒ１のコレクタは、抵抗Ｒ３，Ｒ４の直列回路を介してグランドＧＮＤに接地され、エミッタは、電位差発生素子としてのダイオードＤ１を介して、電源ラインＬＶに接続されている。
【００２８】
ダイオードＤ１は、電源ラインＬＶ側をアノード、入力トランジスタＴｒ１のエミッタ側をカソードとして、入力トランジスタＴｒ１のエミッタ−電源ラインＬＶ間に接続されており、入力トランジスタＴｒ１がオン状態となって、入力トランジスタＴｒ１，抵抗Ｒ３，抵抗Ｒ４を介して、電源ラインＬＶからグランドＧＮＤに電流が流れる際に、ダイオードＤ１の順方向電圧Ｖｆだけ電位差を発生させる。
【００２９】
一方、出力トランジスタＴｒ２のコレクタは、出力端子Ｔout に接続され、エミッタは、グランドＧＮＤに接地され、ベースは、抵抗Ｒ８を介して、抵抗Ｒ３と抵抗Ｒ４との接続点に接続されている。また、抵抗Ｒ３と抵抗Ｒ４との接続点には、抵抗Ｒ７を介して、出力トランジスタＴｒ２と同じＮＰＮ型バイポーラトランジスタからなる第１トランジスタＴｒ３のベースが接続されている。そして、第１トランジスタＴｒ３のエミッタは、出力トランジスタＴｒ２と同様に、グランドＧＮＤに接地され、第１トランジスタＴｒ３のコレクタは、抵抗Ｒ５，Ｒ６の直列回路を介して、電源ラインＬＶに接続されている。
【００３０】
このため、第１トランジスタＴｒ３は、入力トランジスタＴｒ１がオン状態となると、出力トランジスタＴｒ２と一緒に、抵抗Ｒ３と抵抗Ｒ４との接続点からバイアス電圧を受けてオン状態となり、抵抗Ｒ５，抵抗Ｒ６と共に電源ラインＬＶからグランドＧＮＤに至る電流経路を形成して、抵抗Ｒ５，Ｒ６に電流を流す。
【００３１】
また、抵抗Ｒ５と抵抗Ｒ６との接続点には、ＰＮＰ型バイポーラトランジスタからなる第２トランジスタＴｒ４のベースが接続されている。そして、この第２トランジスタＴｒ４のエミッタは、ダイオードＤ１のアノードと一緒に電源ラインＬＶに接続され、コレクタは、ダイオードＤ１のカソードと一緒に入力トランジスタＴｒ１のエミッタに接続されている。
【００３２】
このように構成された本実施例の信号入出力回路では、入力トランジスタＴｒ１のエミッタ−電源ラインＬＶ間にダイオードＤ１が設けられているため、入力トランジスタＴｒ１は、ベース電位が、電源ラインＬＶの電位（電源電圧Ｖｃｃ）に対して、ダイオードＤ１の順方向電圧Ｖｆと入力トランジスタＴｒ１のエミッタ−ベース間の順方向電圧Ｖｆとを加算した電圧２Ｖｆ以上低いときに、オン状態となる。
【００３３】
従って、入力トランジスタＴｒ１をオンするための入力信号Ｖinの電位（基準電位）Ｖref1は、
Ｖref1＝Ｖｃｃ−（２Ｖｆ×（Ｒ１＋Ｒ２）／Ｒ１）
となり、図２に示すように、抵抗Ｒ１，Ｒ２の抵抗値が同じであるとすると、基準電位Ｖref1は、「Ｖｃｃ−４Ｖｆ」となる。
【００３４】
そして、入力信号Ｖinがこの基準電位Ｖref1を下回って、入力トランジスタＴｒ１がオン状態となると、図３に示した従来回路と同様、出力トランジスタＴｒ２が抵抗Ｒ３と抵抗Ｒ４との接続点からバイアス電圧を受けて、オン状態となり、出力端子Ｔout をグランドＧＮＤに接地し、出力端子Ｔout からの出力はLow レベルになる。
【００３５】
また、本実施例の信号入出力回路には、出力トランジスタＴｒ２と連動してオン・オフする第１トランジスタＴｒ３が設けられていることから、入力トランジスタＴｒ１がオン状態になると、第１トランジスタＴｒ３もオン状態となり、抵抗Ｒ５，抵抗Ｒ６，第１トランジスタＴｒ３の経路で電源ラインＬＶからグランドＧＮＤに電流が流れる。そして、このように抵抗Ｒ５に電流が流れると、抵抗Ｒ５の両端に電位差が生じ、その電位差が、第２トランジスタＴｒ４のエミッタ−ベース間の順方向電圧Ｖｆに達した時点で、第２トランジスタＴｒ４がオンする。
【００３６】
またこのように第２トランジスタＴｒ４がオンすると、ダイオードＤ１を迂回する電流経路を形成することから、入力トランジスタＴｒ１のエミッタ−電源ラインＬＶ間は、第２トランジスタＴｒ４を介して直結されることになり、その電位差は、第２トランジスタＴｒ４のエミッタ−コレクタ間電圧（略０Ｖ）となる。
【００３７】
従って、入力トランジスタＴｒ１及び出力トランジスタＴｒ２が一旦ターンオンした後、入力トランジスタＴｒ１（延いては出力トランジスタＴｒ２）をターンオフさせるのに必要な入力信号Ｖinの電位（基準電位）Ｖref2は、ダイオードＤ１を設けていない従来回路の基準電位Ｖref0と同様、
Ｖref2＝Ｖｃｃ−（Ｖｆ×（Ｒ１＋Ｒ２）／Ｒ１）
となり、図２に示すように、抵抗Ｒ１，Ｒ２の抵抗値が同じであるとすると、基準電位Ｖref2は、「Ｖｃｃ−２Ｖｆ」となる。
【００３８】
つまり、本実施例の信号入出力回路は、図３に示した従来回路に対して、電位差発生素子としてのダイオードＤ１、第１トランジスタＴｒ３、及び、第２トランジスタＴｒ４を設けることにより、入力トランジスタＴｒ１及び出力トランジスタＴｒ２をターンオンさせるのに必要な入力信号Ｖinの基準電位Ｖref1と、入力トランジスタＴｒ１及び出力トランジスタＴｒ２をターンオフさせるのに必要な入力信号Ｖinの基準電位Ｖref2とにヒステリシスを持たせ、入力信号Ｖinの微小な変化によって出力が変動するのを防止しているのである。
【００３９】
このため、本実施例の信号入出力回路によれば、電源ラインＬＶやグランドＧＮＤ、或いは、入力端子Ｔinへの信号入力経路に、高周波ノイズが重畳されたとしても、そのノイズによって出力が変動するのを防止でき、図３に示した従来回路に比べて、出力端子Ｔout から後段回路への信号出力を安定化させることができる。また、このように後段回路への出力を安定化させることができるので、後段回路が誤動作するのを防止し、当該入出力回路を用いたシステム全体の信頼性を向上することもできる。
【００４０】
また、第１トランジスタＴｒ３及び第２トランジスタＴｒ４は、入・出力トランジスタＴｒ１，Ｔｒ２に連動してオン・オフし、第１トランジスタＴｒ３は、入・出力トランジスタＴｒ１，Ｔｒ２がオン状態であるときに、抵抗Ｒ５，Ｒ６を介して電源ラインＬＶ−グランドＧＮＤ間に電流を流すが、入・出力トランジスタＴｒ１，Ｔｒ２がオフ状態であれば、電源ラインＬＶ−グランドＧＮＤ間に電流を流すことはない。このため、入力信号Ｖinが基準電位Ｖref1よりも高く、全てのトランジスタＴｒ１〜Ｔｒ４がオフ状態となる待機時には、信号入出力回路内を流れる電流（待機電流）を零にすることができ、従来回路と同様、電力消費量を充分小さくすることができる。
【００４１】
以上本発明の一実施例について説明したが、本発明は上記実施例に限定されるものではなく、種々の態様を採ることができる。
例えば、上記実施例では、電源ラインＬＶには、グランドＧＮＤに対して正電位となる正の電源電圧が供給されるものとして説明したが、電源ラインＬＶに負の電源電圧が供給される回路であれば、入力トランジスタＴｒ１と第２トランジスタＴｒ４にＮＰＮ型トランジスタを用い、出力トランジスタＴｒ２及び第１トランジスタＴｒ３にＰＮＰ型トランジスタを用い、更に、ダイオードＤ１のカソードを電源ラインＬＶに接続し、アノードを入力トランジスタＴｒ１のエミッタに接続するようにすれば、上記実施例と同様の効果を得ることができる。
【００４２】
また、上記実施例では、入力信号Ｖinに応じて出力を切り換えるための基準電位にヒステリシスを持たせるために、入力トランジスタＴｒ１のエミッタ−電源ラインＬＶ間にダイオードＤ１を設け、ダイオードＤ１に電流を流した際に生じる電圧降下（順方向電圧Ｖｆ）を利用して、入力トランジスタＴｒ１のエミッタ−電源ラインＬＶ間に一定の電位差（Ｖｆ）を発生させるようにしたが、ダイオードＤ１に代えて抵抗を設け、抵抗に電流が流れることによって生じる電圧降下を利用して、入力トランジスタＴｒ１のエミッタ−電源ラインＬＶ間に一定の電位差を発生させるようにしてもよい。また、ダイオードＤ１に代えて、ダイオードＤ１とは逆方向にツェナーダイオードを設け、このツェナーダイオードの降伏電圧により、入力トランジスタＴｒ１のエミッタ−電源ラインＬＶ間に一定の電位差を発生させるようにしてもよく、更には、ダイオードＤ１と抵抗との直列回路、或いはツェナーダイオードと抵抗との直列回路によって、入力トランジスタＴｒ１のエミッタ−電源ラインＬＶ間に一定の電位差を発生させるようにしてもよい。
【図面の簡単な説明】
【図１】  実施例の信号入出力回路を表す電気回路図である。
【図２】  実施例の信号入出力回路の動作を表す説明図である。
【図３】  従来の信号入出力回路を表す電気回路図である。
【図４】  従来の信号入出力回路の動作を表す説明図である。
【符号の説明】
Ｔｒ１…入力トランジスタ、Ｔｒ２…出力トランジスタ、Ｔｒ３…第１トランジスタ、Ｔｒ４…第２トランジスタ、Ｄ１…ダイオード、Ｒ１〜Ｒ８…抵抗、Ｔout …出力端子、Ｔin…入力端子、Ｔｖｃ…電源端子、ＬＶ…電源ライン、ＧＮＤ…グランド。
【図１】
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【図２】
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【図３】
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【図４】
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