(57)【特許請求の範囲】
【請求項１】
試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた２値の判定対象信号を出力するコンパレータと、
該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、
該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する論理値格納手段と、
該論理値格納手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段と
を備え、該論理値格納手段が、
該タイミング発生手段で発生した該判定エッジを所定時間遅延して第１の判
定エッジを生成する第１の遅延手段と、
該タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第１の
判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整
された第２の判定エッジを生成する第２の遅延手段と、
該第１の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
１の格納手段と、
該第２の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
２の格納手段と、
該第１，第２の格納手段に格納される論理値のいずれか一方を選択し、該比
較手段に供給する選択手段と
を有し、該第１の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、該選択手段が該第２の格納手段に格納されている論理値を選択し、
該論理値格納手段は、さらに、
入力される該判定対象信号を所定時間遅延する第３の遅延手段と、
該第３の遅延手段で遅延された該判定対象信号における該第１の判定エッジ
のタイミングでの論理値を格納する第３の格納手段と、
該第３の遅延手段で遅延された該判定対象信号における該第２の判定エッジ
のタイミングでの論理値を格納する第４の格納手段と、
該第３，第４の格納手段に格納される論理値の関係に基づいて、該選択手段
の選択動作を制御する手段と
を有することを特徴とする試験装置。
【請求項２】
試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた２値の判定対象信号を出力するコンパレータと、
該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、
１つおきの該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する第１の論理値格納手段と、
他の１つおきの該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する第２の論理値格納手段と、
該第１の論理値格納手段に該判定エッジが供給されるとき、該第１の論理値格納手段に格納されている論理値を選択し、該第２の論理値格納手段に該判定エッジが供給されるとき、該第２の論理値格納手段に格納されている論理値を選択する第１の選択手段と、
該第１の選択手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段と
を備え、該第１，第２の論理値格納手段が夫々、
該タイミング発生手段で発生した該判定エッジを所定時間遅延して第１の判
定エッジを生成する第１の遅延手段と、
該タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第１の
判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整
された第２の判定エッジを生成する第２の遅延手段と、
該第１の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
１の格納手段と、
該第２の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
２の格納手段と、
該第１，第２の格納手段に格納される論理値のいずれか一方を選択し、該第
１の選択手段に供給する第２の選択手段と、
少なくとも該第１，第２の判定エッジで該判定対象信号の論理値を新たに格
納する前に、該第１，第２の格納手段をリセットするリセット手段と
を有し、該第１の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、該第２の選択手段が該第２の格納手段に格納されている論理値を選択することを特徴とする試験装置。
【請求項３】
請求項２において、
入力される前記判定対象信号を所定時間遅延する第３の遅延手段を有するとともに、
前記第１，第２の論理値格納手段は夫々、さらに、
該第３の遅延手段で遅延された前記判定対象信号における前記第１の判定エ
ッジのタイミングでの論理値を格納する第３の格納手段と、
該第３の遅延手段で遅延された前記判定対象信号における前記第２の判定エ
ッジのタイミングでの論理値を格納する第４の格納手段と、
該第３，第４の格納手段に格納される論理値の関係に基づいて、前記第２の
選択手段の選択動作を制御する手段と
を有し、該第３，第４の格納手段も、前記リセット手段により、少なくとも該第１，第２の判定エッジで該第３の遅延手段からの前記判定対象信号の論理値を新たに格納する前にリセットされることを特徴とする試験装置。
【請求項４】
請求項３において、
前記リセット手段は、
前記第１の論理値格納手段の前記第１〜第４の格納手段を、前記第２の論理
値格納手段での前記第１の判定エッジのタイミングでリセットし、
前記第２の論理値格納手段の前記第１〜第４の格納手段を、前記第１の論理
値格納手段での前記第２の判定エッジのタイミングでリセットする
ことを特徴とする試験装置。
【請求項５】
試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた２値の判定対象信号を出力するコンパレータと、
該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、
該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する論理値格納手段と、
該論理値格納手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段と
を備え、該論理値格納手段が、
該タイミング発生手段で発生した該判定エッジを所定時間遅延して第１の判
定エッジを生成する第１の遅延手段と、
該タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第１の
判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整
された第２の判定エッジを生成する第２の遅延手段と、
該第１の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
１の格納手段と、
該第２の判定エッジのタイミングでの該判定対象信号の論理値を格納する第
２の格納手段と、
該第１の格納手段に格納された論理値が転送される第３の格納手段と、
該第２の格納手段に格納された論理値が転送される第４の格納手段と、
該第３，第４の格納手段に格納される論理値のいずれか一方を選択し、該比
較手段に供給する選択手段と、
該第３，第４の格納手段に論理値を転送した後の該第１，第２の格納手段を
リセットするリセット手段と
を有し、該第１の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、該選択手段が該第４の格納手段に格納されている論理値を選択することを特徴とする試験装置。
【請求項６】
請求項５において、
前記論理値格納手段は、さらに、
入力される前記判定対象信号を所定時間遅延する第３の遅延手段と、
該第３の遅延手段で遅延された前記判定対象信号における前記第１の判定エ
ッジのタイミングでの論理値を格納する第５の格納手段と、
該第３の遅延手段で遅延された前記判定対象信号における前記第２の判定エ
ッジのタイミングでの論理値を格納する第６の格納手段と、
該第５の格納手段に格納された論理値が転送される第７の格納手段と、
該第６の格納手段に格納された論理値が転送される第８の格納手段と、
該第７，第８の格納手段に格納される論理値の関係に基づいて、前記選択手
段の選択動作を制御する手段と
を有し、該第５，第６の格納手段も、該第７，第８の格納手段に論理値を転送した後、前記リセット手段により、リセットされることを特徴とする試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、LSIテスタなどの試験装置に係り、特に、被試験デバイスからの応答信号のレベルの判定結果を格納する試験装置に関する。
【０００２】
【従来の技術】
LSIテスタでは、LSIなどの被試験デバイスの高速化に伴い、その試験の高速化・高精度化が進んでいる。このため、被試験デバイスへ印加する試験信号及び被試験デバイスからの応答信号を高速でかつ高精度に判定することが必要である。一方、LSIテスタは、環境問題に配慮した低消費電力化やテストコストの低減のための多pin 化といった要求がある。これらの要求を満たすテスタを構築するための方法として、テスタのタイミング系のCMOS化を図ることは有力である。
【０００３】
図９はLSIテスタの一構成例を示すブロック図であって、１は論理値格納回路、２ａ，２ｂはアナログコンパレータ、３は被試験LSI、４１はタイミング発生回路、４２はパターン発生回路、４３は試験信号生成回路、４４はドライバ、５は期待値比較回路である。
【０００４】
同図において、パターン発生回路４２から被試験デバイスとしての被試験LSI３の試験のための所定の波形データが発生され、試験波形生成回路４３に供給される。この試験波形生成回路４３では、この波形データから被試験LSI３の試験波形がタイミング発生回路４１で発生される波形切替エッジ（パルス）のタイミングで生成され、ドライバ４４を介して被試験LSI３に供給される。この波形切替エッジの周期は、波形データの最小周期に等しい。被試験LSI３では、この試験波形に基づいて所定の試験が行なわれ、その試験結果である応答信号REPが出力される。
【０００５】
この応答信号REPはアナログコンパレータ２ａ，２ｂに供給され、夫々所定の閾値ViH，ViLとレベル比較される。この応答信号REPは、図１０に示すように、Ｈ(High）レベルが５Ｖ、Ｌ(Low)レベルが０Ｖの信号であって、閾値ViH，ViLは夫々、例えば、３Ｖ，１Ｖに設定される。
【０００６】
アナログコンパレータ２ａからは、図１０に示すように、応答信号REPでの閾値ViH以上の期間でＨレベルとなり、それ以外の期間でＬレベルとなる２値信号HCMPが得られ、また、アナログコンパレータ２ｂからは、図１０に示すように、応答信号REPでの閾値ViL以下の期間でＬレベルとなり、それ以外の期間でＨレベルとなる２値信号LCMPが得られる。これら２値信号HCMP，LCMPは論理値格納回路１に供給される。
【０００７】
論理値格納回路１では、これら２値信号HCMP，LCMPの論理値（Ｈ，Ｌ）が、タイミング発生回路４１で発生される判定エッジ（パルス）EH，ELのタイミングで検出されて格納される。即ち、従来では、図１１に示すように、論理値格納回路１は、HCMP用の判定エッジEHをクロックとして２値信号HCMPの論理値を格納するＤ型のＦＦ（フリップフロップ回路）１ａとLCMP用の判定エッジELをクロックとして２値信号LCMPの論理値を格納するＤ型のＦＦ１ｂとを備えており、２値信号HCMPの論理値が判定エッジEHのタイミングでサンプリングされてＦＦ１ａに、２値信号LCMPの論理値が判定エッジELのタイミングでサンプリングされてＦＦ１ｂに夫々格納される。
【０００８】
ここで、判定エッジEH，ELは、タイミング発生回路４１から試験波形生成回路４３に供給される波形切替エッジに等しい周期のパルスであるが、この波形切替エッジに対し、試験波形が試験波形生成回路４３から出力されて２値信号HCMP，LCMPが論理値格納回路１に供給されるまでの時間（例えば、１０nsec）だけ遅れて論理値格納回路１に供給される。また、図１０に示すように、応答信号REPは立上り，立下り特性を有していることから、２値信号HCMP，LCMPの立上りタイミング，立下りタイミングに時間ずれがある。このため、この時間ずれに応じて、遅延回路（図示せず）により、判定エッジEH，ELの位相関係を設定するデスキューがなされており、また、判定エッジEHは、２値信号HCMPのレベルが変化する立上りまたは立下り期間のいずれかのタイミングとなるように、デスキューされ、同様に、判定エッジELも、２値信号LCMPのレベルが変化する立下りまたは立上り期間のタイミングとなるように、デスキューされる。
【０００９】
図９に戻って、論理値格納回路１に格納された２値信号HCMP，LCMPの論理値は期待値比較回路５に供給され、パターン発生回路４２からの期待値と比較され、これらが一致するか否かを示す比較結果が得られる。この比較結果から被試験LSI３の試験結果として、この被試験LSI３の良否（FAIL/PASS）が判定される。ここで、パターン発生回路４２から出力される期待値は、このパターン発生回路４２から試験波形生成回路４３に供給される波形データに基づくものであり、その発生タイミングは、この波形データよりも、この波形データを発生してから期待値比較回路５に論理値が供給されるまでの時間だけ遅れたタイミングとなる。
【００１０】
【発明が解決しようとする課題】
ところで、上記のように、論理値格納回路１において、２値信号HCMP，LCMPをＦＦ１ａ，１ｂでサンプルしてその論理値を格納するようにすると、次のような問題があった。
【００１１】
まず、第１の問題としては、アナログコンパレータ２ａ，２ｂの処理により、これから得られる２値信号HCMP，LCMPの立上り特性と立下り特性に違いが生じ、これによって試験結果の判定に誤りが生ずるという問題がある。これを図１２で説明する。なお、ここでは、２値信号HCMPについて説明するが、２値信号LCMPについても同様である。
【００１２】
図１２に示すように、ＦＦ１ａに入力される２値信号HCMPでは、その立上りが急峻であるのに対し、立下りが緩やかになるという波形の立上り，立下り（遷移）時間に差異が生ずる。いま、ＦＦ１ａの閾値をVthとすると、２値信号HCMPのこの閾値Vthよりも低いレベルを判定エッジEHでサンプルしたときには、ＦＦ１ａにＬレベルの論理値が格納され、２値信号HCMPのこの閾値Vth以上のレベルを判定エッジEHでサンプルしたときには、ＦＦ１ａにＨレベルの論理値が格納されるものとする。
【００１３】
そこで、２値信号HCMPの立上り期間についてみると、図１２（ａ）において、その立上り開始時点をｔ0とし、２値信号HCMPに対して判定エッジEHの位相を図示する▲１▼から▲２▼へと変化させた場合、この判定エッジEHが２値信号HCMPの立上り期間内の閾値Vthのレベルとなるタイミングの位相のとき、ＦＦ１ａにＨレベルの論理値が格納されて、そのＱ出力は、そのタイミング以前Ｌレベルにあったとすると、そのタイミングで立ち上がってＨレベルとなる。このときの判定エッジEHの位相は上記の立上り開始時点ｔ0よりもΔｔだけ遅れることになる。この判定エッジEHの位相が上記の１０nsecの遅れを考慮したタイミングであり、このように、判定エッジEHがデスキューされる。
【００１４】
また、２値信号HCMPの立下り期間についてみると、図１２（ｂ）において、立下り開始時点をｔ0として、図１２（ａ）の場合と同様に、この立下り開始時点ｔ0から上記の時間Δｔだけ遅れたタイミングに判定エッジEHをデスキューしていると、破線で示すように、２値信号HCMPの立下り時間が上記の立上り時間に等しい場合には、この２値信号HCMPが閾値Vthに等しいレベルとなる時点（ｔ0＋Δｔ）でＦＦ１ａのＱ出力はＨレベルからＬレベルに反転する。しかし、実際には、２値信号HCMPの立下りは、実線で示すように、立上りに比べて緩やかになるから、立下り時点ｔ0からΔｔよりもさらに時間ｔdiff（＞Δｔ）だけ遅れた２値信号HCMPのレベルが閾値Vthとなる時点に判定エッジEHの位相があるとき、この時点でＦＦ１ａのＱ出力がＨレベルからＬレベルに反転することになる。
【００１５】
判定エッジEHによる２値信号HCMPのサンプルタイミングは、ある時点でこの２値信号HCMPの立上り時間内にあっても、他の時点では、立下り時間内であることもあり、判定エッジEHの位相を２値信号HCMPの立上り，立下り時間での開始時点から一定時間遅れた時点(上記のｔ0＋Δｔ）となるようにデスキューすると、上記のことから、ＦＦ１ａには、誤った論理値が格納されることになる。
【００１６】
上記従来の論理値格納回路１の第２の問題点は、論理値格納回路１に使用するＦＦ１ａ，１ｂとしてCMOSのＦＦ（フリップフロップ回路）を用いた場合には、ＦＦ１ａ，１ｂのセットアップ時間差によって格納した論理値に違いが生じ、その時間差が格納時の誤差となることである。これを図１３によって説明する。なお、ここでは、この第２の問題点を明確にするために、２値信号HCMPの立上り，立下り時間は等しいものとする。
【００１７】
まず、２値信号HCMPの立上りについて説明すると、図１３(ａ)において、判定エッジEHの位相を、２値信号HCMPに対し、図示する▲１▼から▲２▼へと矢印方向に変化させていくと、この位相が、２値信号HCMPのレベルがＦＦ１ａの閾値Vthになった時点ｔ0にあるとき、ＦＦ１ａのＱ出力はＬレベルからＨレベルに反転する。
【００１８】
これに対し、２値信号HCMPの立下りでは、図１３（ｂ）において、２値信号HCMPに対して判定エッジEHの位相を図示する▲１▼から▲２▼へと矢印方向に変化させていくと、２値信号HCMPのレベルがＦＦ１ａの閾値Vthになった時点ｔ0に判定エッジEHの位相があっても、ＦＦ１ａのＱ出力はＨレベルからＬレベルへ反転せず、これよりもｔdiff’だけ位相が遅れて始めてＦＦ１ａのＱ出力がレベル反転する。
【００１９】
このように、２値信号HCMPの立上り，立下り特性が同じであっても、これら立上り，立下りでのＱ出力のレベル反転を生じさせる時点ｔ0からの判定エッジEHの位相が異なることになり（これをセットアップ時間差という）、この結果、論理判定結果に誤差を生じることになる。例えば、２値信号HCMPの立上りにデスキューされた判定エッジEHの場合、この２値信号の立上りでは、そのレベル（論理値）が正しく判定されても、立下りで誤った判定がなされることになる。
【００２０】
なお、第２の問題点がかかるＦＦのセットアップ時間差であるが、ＦＦの格納論理値が直前の格納値により異なる現象を、ここでは、ＦＦのセットアップ時間差ということにする。
【００２１】
本発明の目的は、かかる問題を解消し、アナログコンパレータから得られる２値信号の立上り，立下り特性の差異やＦＦのセットアップ時間差による格納論理値の誤りを防止することができるようにした高精度の試験装置を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、第１の本発明は、試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた２値の判定対象信号を出力するコンパレータと、該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する論理値格納手段と、論理値格納手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段とを備え、論理値格納手段が、タイミング発生手段で発生した該判定エッジを所定時間遅延して第１の判定エッジを生成する第１の遅延手段と、タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第１の判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整された第２の判定エッジを生成する第２の遅延手段と、該第１の判定エッジのタイミングでの該判定対象信号の論理値を格納する第１の格納手段と、該第２の判定エッジのタイミングでの該判定対象信号の論理値を格納する第２の格納手段と、第１，第２の格納手段に格納される論理値のいずれか一方を選択し、比較手段に供給する選択手段とを有し、該第１の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、選択手段が第２の格納手段に格納されている論理値を選択する構成とするものである。
【００２３】
上記第１の本発明における論理値格納手段は、さらに、入力される判定対象信号を所定時間遅延する第３の遅延手段と、第３の遅延手段で遅延された判定対象信号における第１の判定エッジのタイミングでの論理値を格納する第３の格納手段と、第３の遅延手段で遅延された判定対象信号における第２の判定エッジのタイミングでの論理値を格納する第４の格納手段と、第３，第４の格納手段に格納される論理値の関係に基づいて、選択手段の選択動作を制御する手段とを有する構成とするものである。
【００２４】
さらに、第２の本発明は、試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた２値の判定対象信号を出力するコンパレータと、該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、１つおきの該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する第１の論理値格納手段と、他の１つおきの該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する第２の論理値格納手段と、第１の論理値格納手段に該判定エッジが供給されるとき、第１の論理値格納手段に格納されている論理値を選択し、第２の論理値格納手段に該判定エッジが供給されるとき、第２の論理値格納手段に格納されている論理値を選択する第１の選択手段と、第１の選択手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段とを備え、第１，第２の論理値格納手段が夫々、タイミング発生手段で発生した該判定エッジを所定時間遅延して第１の判定エッジを生成する第１の遅延手段と、タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第１の判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整された第２の判定エッジを生成する第２の遅延手段と、該第１の判定エッジのタイミングでの該判定対象信号の論理値を格納する第１の格納手段と、該第２の判定エッジのタイミングでの該判定対象信号の論理値を格納する第２の格納手段と、第１，第２の格納手段に格納される論理値のいずれか一方を選択し、第１の選択手段に供給する第２の選択手段と、少なくとも該第１，第２の判定エッジで該判定対象信号の論理値を新たに格納する前に、第１，第２の格納手段をリセットするリセット手段とを有し、該第１の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、選択手段が第２の格納手段に格納されている論理値を選択する構成とする。
【００２５】
さらに、第３の本発明は、上記第２の本発明において、入力される前記判定対象信号を所定時間遅延する第３の遅延手段を有するとともに、第１，第２の論理値格納手段が夫々、さらに、第３の遅延手段で遅延された前記判定対象信号における前記第１の判定エッジのタイミングでの論理値を格納する第３の格納手段と、第３の遅延手段で遅延された前記判定対象信号における前記第２の判定エッジのタイミングでの論理値を格納する第４の格納手段と、第３，第４の格納手段に格納される論理値の関係に基づいて、第２の選択手段の選択動作を制御する手段とを有し、第３，第４の格納手段も、リセット手段により、少なくとも該第１，第２の判定エッジで第３の遅延手段からの前記判定対象信号の論理値を新たに格納する前にリセットされる構成とする。
【００２６】
さらに、第４の本発明は、上記第３の本発明において、上記リセット手段は、第１の論理値格納手段の第１〜第４の格納手段を、第２の論理値格納手段での前記第１の判定エッジのタイミングでリセットし、第２の論理値格納手段の第１〜第４の格納手段を、第１の論理値格納手段での前記第２の判定エッジのタイミングでリセットする構成とする。
【００２７】
さらに、第５の本発明は、試験波形に対する被試験デバイスからの応答信号を所定の閾値と比較し、該応答信号のレベルに応じた２値の判定対象信号を出力するコンパレータと、該判定対象信号に対して所定のタイミングで判定エッジを発生するタイミング発生手段と、該判定エッジをもとに、該判定対象信号の論理値を抽出して格納する論理値格納手段と、論理値格納手段の出力と期待値とを比較して該被試験デバイスの良否を判定する比較手段とを備え、論理値格納手段が、タイミング発生手段で発生した該判定エッジを所定時間遅延して第１の判定エッジを生成する第１の遅延手段と、タイミング発生手段で発生した該判定エッジを所定時間遅延し、該第１の判定エッジに対し、該判定対象信号の立下り時間に応じてタイミングが調整された第２の判定エッジを生成する第２の遅延手段と、該第１の判定エッジのタイミングでの該判定対象信号の論理値を格納する第１の格納手段と、該第２の判定エッジのタイミングでの該判定対象信号の論理値を格納する第２の格納手段と、第１の格納手段に格納された論理値が転送される第３の格納手段と、第２の格納手段に格納された論理値が転送される第４の格納手段と、第３，第４の格納手段に格納される論理値のいずれか一方を選択し、該比較手段に供給する選択手段と、第３，第４の格納手段に論理値を転送した後の第１，第２の格納手段をリセットするリセット手段とを有し、該第１の判定エッジが該判定対象信号の立下り期間やその近傍にあるとき、選択手段が第４の格納手段に格納されている論理値を選択する構成とする。
【００２８】
さらに、第６の本発明は、上記第５の本発明において、論理値格納手段が、さらに、入力される前記判定対象信号を所定時間遅延する第３の遅延手段と、第３の遅延手段で遅延された前記判定対象信号における前記第１の判定エッジのタイミングでの論理値を格納する第５の格納手段と、第３の遅延手段で遅延された前記判定対象信号における前記第２の判定エッジのタイミングでの論理値を格納する第６の格納手段と、第５の格納手段に格納された論理値が転送される第７の格納手段と、第６の格納手段に格納された論理値が転送される第８の格納手段と、第７，第８の格納手段に格納される論理値の関係に基づいて、選択手段の選択動作を制御する手段とを有し、第５，第６の格納手段も、第７，第８の格納手段に論理値を転送した後、リセット手段により、リセットされる構成とする。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態を図面により説明する。
図１は本発明による試験装置の論理値格納回路の第１の実施形態を示すブロック図であって、１０１〜１０３は遅延回路、２０１〜２０４はＤ型のＦＦ（フリップフロップ回路）、３０１は選択信号生成回路、３０２はセレクタ、６１１はＤ型のＦＦである。
【００３０】
この第１の実施形態は、図９に示す構成の試験装置において、上記の第１の問題点を解決することができるようにしたものである。
【００３１】
また、図２は図１に示す実施形態の動作を示すタイミング図、図３は図１における選択信号生成回路３０１の選択動作の一具体例を規定する真理値表、図４は図１の各部の信号のタイミング関係を示す波形図である。
【００３２】
図１において、この構成部分は、図９，図１１でのアナログコンパレータ２ａからの２値信号HCMPが判定対象信号として供給され、また、図９，図１１のタイミング４１からの判定エッジEHが供給される部分とする。
【００３３】
判定対象信号HCMP は、ＦＦ２０１，２０３にＤ入力として供給されるとともに、遅延回路１０３で遅延され、遅延判定対象信号HCMP’としてＦＦ２０２，２０４にＤ入力として供給される。また、判定エッジEHは、遅延回路１０１で遅延され、判定エッジLHとしてＦＦ２０１，２０２のクロックとなるとともに、遅延回路１０２で遅延され、判定エッジHLとしてＦＦ２０３，２０４のクロックとなる。
【００３４】
図２にＦＦ２０１，２０３のＤ入力とＦＦ２０２，２０４のＤ入力とのタイミング関係の一具体例を示すものであって、ここでは、ＦＦ２０２，２０４のＤ入力はＦＦ２０１，２０３のＤ入力よりも判定対象信号HCMPの最短周期の１/４に等しい遅延時間ｔdlyだけ遅れているものとするが、この時間遅れは遅延回路１０３によって設定されたものである。また、遅延回路１０１は判定エッジEHを判定対象信号HCMPの所定の立上り時間にデスキューするためのものであり、遅延回路１０２は、上記第１の問題点を解消すべく、判定エッジEHを判定対象信号HCMPの所定の立下り時間にデスキューするためのものである。従って、判定エッジLHはこの判定対象信号HCMPの所定の立上り時間にデスキューされており、判定エッジHLはこの判定対象信号HCMPの所定の立下り期間にデスキューされている。
【００３５】
なお、図２での時間ｔpwhは、判定対象信号HCMPのＨレベルの最小パルス幅、ｔpwl は同じくＬレベルの最小パルス幅とし、ここでは、遅延時間ｔdlyはパルス幅ｔpwhまたはｔpwlよりも短いものとする。
【００３６】
図２において、図示するように、いま、判定対象信号HCMPの最小周期を８個の時間帯に等分し、夫々の時間帯を［１］，［２］，［３］，［４］，［５］，［６］，［７］，［８］とする。そして、夫々の時間帯に判定エッジLHがあるときのＦＦ２０１，２０２に格納される論理値をみると、図示するように、時間帯［１］にあるときには、ＦＦ２０１，２０２にＬレベルが格納され、時間帯［２］にあるときには、ＦＦ２０１にＬまたはＨレベルが、ＦＦ２０２にＬレベルが夫々格納され、時間帯［３］にあるときには、ＦＦ２０１にＨレベルが、ＦＦ２０２にＬレベルが夫々格納され、……、時間帯［７］にあるときには、ＦＦ２０１にＬレベルが、ＦＦ２０２にＨレベルが夫々格納され、時間帯［８］にあるときには、ＦＦ２０１にＬレベルが、ＦＦ２０２にＨまたはＬレベルが夫々格納されることになる。
【００３７】
このことはＦＦ２０３，２０４についても同様であるが、これに用いる判定エッジHLが上記の判定エッジLHと位相が異なり、また、ＦＦ２０３，２０４のＤ入力が夫々ＦＦ２０１，２０２のＤ入力と同じであるため、時間帯［１］，［２］，［３］，［４］，［５］，［６］，［７］，［８］でＦＦ２０３，２０４に格納される判定対象信号HCMPの論理値変化は、ＦＦ２０１，２０２に格納される論理値の変化に対し、この位相の差分ずれることになる。
【００３８】
ここで、ＦＦ２０１には、判定対象信号HCMPの判定エッジLHのタイミングでの論理値が格納され、ＦＦ２０３には、同じ判定対象信号HCMPの判定エッジHLのタイミングでの論理値が格納される。セレクタ３０２はＦＦ２０１，２０３のいずれかに格納されている論理値を選択するものであるが、この選択は、選択信号生成回路３０１でＦＦ２０２，２０４に格納されている論理値（出力）ａ，ｂをもとに生成される選択信号ｙに応じて制御される。
【００３９】
ここで、選択信号生成回路３０１によるセレクタ３０２の選択動作について説明する。これは、要するに、判定エッジLHが判定対象信号HCMPの立下り時間及びその近傍にあるときには、これよりも時間遅れした判定エッジHLのタイミングでの判定対象信号HCMPのレベルを論理値として用いるように、セレクタ３０２が選択動作をするようにするものである。つまり、このようなときには、セレクタ３０２がＦＦ２０３の格納論理値を選択するようにすることにより、図１２（ｂ）で説明した判定対象信号HCMPの立下り特性による第１の問題点を解消できるようにするものである。
【００４０】
即ち、ＦＦ２０２には、ＦＦ２０１に格納される判定対象信号HCMPの論理値よりも遅延時間ｔdlyだけ前の判定対象信号HCMPの論理値が格納されるものであり、また、ＦＦ２０４には、ＦＦ２０３に格納される判定対象信号HCMPの論理値よりも遅延時間ｔdlyだけ前の判定対象信号HCMPの論理値が格納されるものである。さらに、ＦＦ２０３，２０４に格納される論理値は夫々、判定対象信号HCMP上で判定エッジLHよりも時間差ｔskewだけ遅れた判定エッジHLのタイミングの論理値である。ここでは、この時間差ｔskewは、その一具体例を後述するが、遅延回路１０３の遅延時間ｔdlyよりも小さいものとする。
【００４１】
そこで、いま、判定エッジLHのタイミングが図２に示す時間帯［２］内にあるとすると、ＦＦ２０１には、判定対象信号HCMPの立上りの論理値が格納されるが、ＦＦ２０２には、遅延判定対象信号HCMP’により、これより遅延時間ｔdlyだけ前の判定対象信号HCMPのレベル、即ち、Ｌレベルの論理値が格納されることになる。また、ＦＦ２０３には、判定エッジHLが判定エッジLHよりも上記の時間差ｔskewだけ遅れていることから、判定対象信号HCMPの立上りより後のＨレベルが論理値として格納されるが、ＦＦ２０４に格納される論理値は、遅延回路１０３からの遅延判定対象信号HCMP’の図２に示す時間帯［２］，［３］のいずれかのレベル、即ち、常にＬレベルである。
【００４２】
このように、判定エッジLHが時間帯［２］にあるときには、ＦＦ２０２，２０４に格納される論理値はともにＬレベルである。この場合、ＦＦ２０１に格納される論理値は判定対象信号HCMPの立上りでの論理値となるが、これはタイミング発生回路４１（図９）から発生される判定エッジEHがこの立上りにデスキューされたものであるときには、この立上りの論理値を抽出しなければならず、従って、この場合には、セレクタ３０２がＦＦ２０１に格納された論理値を選択するように、選択信号生成回路３０１が選択信号ｙを生成しなければならない。いま、選択信号がＨレベルのとき、セレクタ３０２がＦＦ２０１の格納論理値を選択し、選択信号がＬレベルのとき、セレクタ３０２がＦＦ２０３の格納論理値を選択するものとすると、この場合のＦＦ２０２，２０４の格納論理値ａ，ｂがともにＬレベルのとき、選択信号生成回路３０１は選択信号ｙをＨレベルとする。
【００４３】
また、判定エッジLHが図２での時間帯［６］内にあるときには、ＦＦ２０１には、判定対象信号HCMPの立下り時間でのレベルが論理値として格納されるが、上記第１の問題点を解消するために、このときには、ＦＦ２０１の格納論理値は選ばれず、セレクタ３０２はＦＦ２０３の格納論理値を選択するようにする。
【００４４】
このときには、ＦＦ２０２には、遅延回路１０３で遅延された判定対象信号HCMPの時間帶［６］のレベル、即ち、Ｈレベルの論理値が格納される。また、判定エッジHLの判定エッジLHに対する上記の位相関係、即ち、上記の時間差ｔskewは、例えば、図１２（ｂ）を参照して、判定エッジLHが立下り開始の時点ｔ0から時点（ｔ0＋Δｔ）までの期間内にあるときには、判定エッジHLが時点(ｔ0＋Δｔ）から時点(ｔ0＋Δｔ＋ｔdiff）までの期間内にあり、判定エッジLHが時点(ｔ0＋Δｔ）以降にあるときには、判定エッジHLが時点(ｔ0＋Δｔ＋ｔdiff）以降にあるようにする。
【００４５】
このように時間差ｔskewが設定されている場合、判定対象信号HCMPの立下り時間が立上り時間に等しいときにＦＦ２０１に格納される論理値に等しいレベルの論理値がＦＦ２０３に格納されることになり、この論理値をセレクタ３０２が選択しなければならない。そして、この場合には、図２から明らかなように、ＦＦ２０２には、遅延判定対象信号HCMP’の時間帯［６］でのレベル（即ち、Ｈレベル）が、ＦＦ２０４には、同じく時間帯［６］または［７］でのレベル（即ち、Ｈレベル）が夫々論理値として格納されることになる。従って、選択信号生成回路３０１は、ＦＦ２０２，２０４の格納論理値がともにＨレベルであるとき、選択信号ｙをＬレベルにする。
【００４６】
判定エッジLHが判定対象信号HCMPの時間帯［１］，［３］，［４］，［５］，［７］，［８］にあるときには、ＦＦ２０１，２０３には、判定対象信号HCMPの安定したレベルが論理値として格納されているので、ＦＦ２０１，２０３のいずれの格納論理値をセレクタ３０２が選択してもよい。この場合には、判定エッジLHが時間帯［１］，［３］にあるときには、ＦＦ２０２の格納論理値が常にＬレベルであり、また、判定エッジLHが時間帯［８］にあるときには、ＦＦ２０４の格納論理値はＬレベルである。このように、判定エッジLHが時間帯［１］，［３］，［８］にあるときには（即ち、ＦＦ２０２，２０４の格納論理値の少なくとも一方がＬレベルであるとき）、ＦＦ２０１には、判定対象信号HCMPの安定したレベルが論理値として格納されるので、セレクタ３０２はこのＦＦ２０１の格納論理値を選択するようにする。
【００４７】
また、判定エッジLHが時間帯［４］にあって、ＦＦ２０２に遅延判定対象信号HCMP’の立上りのＬレベルが論理値として格納されたときには、上記のことからして、セレクタ３０２はＦＦ２０１の格納論理値を選択することになるが、ＦＦ２０２に遅延判定対象信号HCMP’の立上りのＨレベルが論理値として格納されたときには、判定エッジHLの判定エッジLHに対する位相関係から、ＦＦ２０４にはＨレベルの論理値が格納されることになる。このように、ＦＦ２０２，２０４の格納論理値がともにＨレベルであるときには、上記のことから、セレクタ３０２はＦＦ２０３の格納論理値を選択することになるが、このときの論理値はＨレベルであって、ＦＦ２０１の格納論理値と等しく、全く問題とはならない。同様にして、判定エッジLHが時間帯［５］のとき、ＦＦ２０２，２０４の格納論理値がともにＨレベルとなり、判定エッジLHが時間帯［７］にあるとき、ＦＦ２０２，２０４の格納論理値がともにＨレベルとなることもあるが、このときのＦＦ２０１，２０３の格納論理値は等しいので、セレクタ３０２がＦＦ２０３の格納論理値を選択しても各別問題とはならない。
【００４８】
以上のような選択信号ｙを生成する選択信号生成回路３０１の真理値表を図３に示す。
【００４９】
次に、図４により、図１に示す実施形態の動作タイミングについて説明する。
【００５０】
図示するタイミングで判定対象信号HCMPが入力されると、これがＦＦ２０１，２０３にＤ入力として供給される。また、この判定対象信号は遅延回路１０３で時間ｔdly だけ遅延されて遅延対象判定対象信号HCMP’となり、ＦＦ２０２，２０４にＤ入力として供給される。
【００５１】
かかる判定対象信号HCMPに対し、図示するタイミング▲１▼で判定エッジEHが供給されると、これにより、遅延回路１０１から判定エッジLHが出力されてＦＦ２０１，２０２にクロックとして供給され、遅延回路１０２から判定エッジLHよりも時間ｔskewだけ遅れて判定エッジHLが出力され、ＦＦ２０３，２０４にクロックとして供給される。このとき、判定エッジLH，HLはともに判定対象信号HCMPの立上りよりも遅れ、かつ遅延判定対象信号HCMP’の立上りよりも進んだタイミングとする。
【００５２】
ＦＦ２０１には、判定エッジLHのタイミングで判定対象信号HCMPのＨレベルが論理値として格納され、ＦＦ２０２には、判定エッジLHのタイミングで遅延判定対象信号HCMP’のＬレベルが論理値として格納され、ＦＦ２０３には、判定エッジHLのタイミングで判定対象信号HCMPのＨレベルが論理値として格納され、ＦＦ２０４には、判定エッジHLのタイミングで遅延判定対象信号HCMP’のＬレベルが論理値として格納される。この場合、ＦＦ２０２，２０４の格納論理値ａ，ｂはともにＬレベルとなるので、選択信号生成回路３０１はＨレベル（図３）の選択信号ｙを生成し、これにより、セレクタ３０２はＦＦ２０１のＨレベルの格納論理値を選択し、セレクタ３０２の出力はＨレベルとなる。
【００５３】
次に、タイミング▲２▼で判定エッジEHが供給され、これにより、判定対象信号HCMP及び遅延判定対象信号HCMP’のＨレベル期間に遅延回路１０１から判定エッジLHが、判定対象信号HCMPのＬレベル期間でかつ遅延判定対象信号HCMP’のＨレベル期間に遅延回路１０２から判定エッジHLが夫々出力されたものとすると、ＦＦ２０１には、判定エッジLHのタイミングで判定対象信号HCMPのＨレベルが論理値として格納され、ＦＦ２０２には、判定エッジLHのタイミングで遅延判定対象信号HCMP’のＨレベルが論理値として格納され、ＦＦ２０３には、判定エッジHLのタイミングで判定対象信号HCMPのＬレベルが論理値として格納され、ＦＦ２０４には、判定エッジHLのタイミングで遅延判定対象信号HCMP’のＨレベルが論理値として格納される。この場合、ＦＦ２０２，２０４の格納論理値ａ，ｂはともにＨレベルとなるので、選択信号生成回路３０１はＬレベル（図３）の選択信号ｙを生成し、これにより、セレクタ３０２はＦＦ２０３のＬレベルの格納論理値を選択し、セレクタ３０２の出力はＬレベルとなる。
【００５４】
セレクタ３０２の出力は、判定エッジEHにより、ＦＦ６１１に格納される。従って、ＦＦ６１１の論理値は、判定エッジEHのタイミングでセレクタ３０２の出力がＨレベルのとき、Ｈレベルとなり、セレクタ３０２の出力がＬレベルのとき、Ｌレベルとなる判定エッジEHに立上り，立下りのタイミングが同期した２値信号となる。
【００５５】
以上のように、判定対象信号HCMPの論理値の遷移方向（立上り，立下り）別にデスキューされた判定エッジで同時に格納した論理値を、その遅延時間ｔdly分だけ前の論理値により、判定対象信号HCMPの遷移方向を判定・選択し、判定対象信号HCMPの真の論理値を決定するものであるから、論理値格納回路１での論理値格納時の精度を向上させることができる。
【００５６】
なお、以上の第１の実施形態では、判定対象信号HCMPの格納処理部分について説明したが、かかる実施形態には、図示しないが、図９のアナログコンパレータ２ｂから供給される２値信号LCMPを判定対象信号として処理する部分も含まれており、この部分での判定対象信号LCMPの論理値格納処理も、上記の判定対象信号HCMPと同様であることはいうまでもない。
【００５７】
図５は本発明による試験装置の論理値格納回路の第２の実施形態を示すブロック図であって、その一部に図１に示す構成を用いたものである。但し、１０１’，１０２’は遅延回路、２０１’〜２０４’はＤ型のＦＦ、３０１’は選択信号生成回路、３０２’，３０３はセレクタ、４０１，４０２はＤ型のＦＦ、４０３，４０４はＡＮＤゲート、７０１は odd側格納回路、７０２はeven側格納回路であり、図１に対応する部分には同一符号をつけて重複する説明を省略する。
【００５８】
この第２の実施形態は、図９に示す構成の試験装置において、上記の第１の問題点（立上り，立下りの時間差）を解消するとともに、図１３で説明した第２の問題（ＦＦのセットアップ時間差）も解消する構成をなすものである。
【００５９】
図５において、この第２の実施形態は、同じ構成をなすodd側格納回路７０１とeven側格納回路７０２とを有する。odd側格納回路７０１には、ＡＮＤゲート４０３から判定エッジEHの１つおきのもの（これを、以下、odd判定エッジEHｏという）が供給され、even側格納回路７０２には、ＡＮＤゲート４０４から判定エッジEHの他の１つおきのもの（これを、以下、even判定エッジEHｅという）が供給される。ここで、odd側格納回路７０１と遅延回路１０３とによる構成部分は、図１に示した構成部分と同一の構成をなしており（odd判定エッジEHｏが図１での判定エッジEHに相当する）、このodd判定エッジEHｏで判定対象信号HCMPの論理値を格納する際の上記第１の問題点を解消するものである。同様にして、even側格納回路７０２と遅延回路１０３とによる構成部分も、図１に示した構成部分と同一の構成をなしており（even判定エッジEHｅが図１での判定エッジEHに相当する）、このeven判定エッジEHｅで判定対象信号HCMPの論理値を格納する際の上記第１の問題点を解消するものである。
【００６０】
ここで、遅延回路１０１，１０１’の遅延量は等しく、また、遅延回路１０２，１０２’の遅延量も等しい。従って、odd側格納回路７０１とeven側格納回路７０２とは、同じ動作を判定エッジEHの供給毎に交互に行なうものであり、odd側格納回路７０１が動作してその結果の論理値がセレクタ３０２に得られると、セレクタ３０３がこれを選択してＦＦ６１１に供給し、even側格納回路７０２が動作してその結果の論理値がセレクタ３０２’に得られると、セレクタ３０３がこれを選択してＦＦ６１１に供給する。
【００６１】
なお、これらodd側格納回路７０１とeven側格納回路７０２とでの第１の問題点を解消するための動作は、図１〜図４で説明したのと同様であるので、その詳細な説明は省略する。
【００６２】
ＦＦ４０１,４０２とＡＮＤゲート４０３，４０４とは、入力される判定エッジEHをodd判定エッジEHoとeven判定エッジEHeとに分離するためのものである。
【００６３】
この動作を図６で説明すると、ＦＦ４０１では、その反転出力がＤ入力となっており、従って、判定エッジEHが入力される毎にこの反転出力がレベル反転する。ＦＦ４０１のこの反転出力がＦＦ４０２のＤ入力となるが、このＦＦ４０２には、レベル反転された判定エッジEHがクロックとして供給される。従って、このＦＦ４０２の非反転出力Ｑは、判定エッジEHの後端（立下り）毎にレベル反転する。このＦＦ４０２の非反転出力Ｑを、レベル反転した後、ゲート信号としてＡＮＤゲート４０３に供給することにより、判定エッジEHからodd判定エッジEHoが抽出され、また、ＦＦ４０２の非反転出力Ｑをゲート信号としてＡＮＤゲート４０４に供給することにより、判定エッジEHからeven判定エッジEHe が抽出される。
【００６４】
odd側格納回路７０１のＦＦ２０１〜２０４は夫々、リセット端子Ｒを有しており、even側格納回路７０２の遅延回路１０１'で生成される判定エッジLH'によってリセットされる。同様に、even側格納回路７０２のＦＦ２０１’〜２０４’も夫々、リセット端子Ｒを有しており、odd側格納回路７０１の遅延回路１０２で生成される判定エッジHLによってリセットされる。即ち、odd側格納回路７０１で判定対象信号HCMPの論理値を格納するときには、even側格納回路７０２のＦＦ２０１’〜２０４’を全てリセットし、even側格納回路７０２で判定対象信号HCMPの論理値を格納するときには、odd側格納回路７０１のＦＦ２０１〜２０４を全てリセットするものである。
【００６５】
このようにすることにより、これらＦＦ２０１〜２０４，２０１’〜２０４’は全て、判定対象信号HCMPや遅延判定対象信号HCMP’の論理値を判定エッジLH，HL，LH’，HL’のタイミングで格納するときには、それまでの格納論理値がＬレベルにある。このため、これによって格納する論理値がＨレベルであるときには、格納論理値がＬレベルからＨレベルに変化するが、格納する論理値がＬレベルであるときには、格納論理値がそのままＬレベルに保たれ、これらＦＦ２０１〜２０４，２０１’〜２０４’の出力Ｑでは、ＨレベルからＬレベルへの変化、即ち、立下りは生じない（なお、ＦＦ２０１〜２０４，２０１’〜２０４’がリセットされるときには、これらの出力ＱがＨレベルからＬレベルへ変化する場合もあるが、これは判定対象信号HCMPや遅延判定対象信号HCMP’の論理値を格納することによるものではない）。
【００６６】
このように、立下りが生じないようにして、ＦＦ２０１〜２０４，２０１’〜２０４’に判定対象信号HCMPや遅延判定対象信号HCMP’の論理値を格納することができる。
【００６７】
なお、ＦＦ２０１〜２０４，２０１’〜２０４’のリセット方法は、上記の方法に限るものではなく、夫々が新たに論理値を格納するときにリセットされていればよく、従って、そのためのリセット信号は別途作成するようにしてもよい。
【００６８】
次に、図６により、この実施形態の動作について説明する。但し、ここでは、説明を煩雑にしないようにするために、判定エッジLH，HLのタイミングをほぼ等しく表わしており、判定エッジLH’，HL’のタイミングをほぼ等しく表わしている。
【００６９】
図５及び図６において、判定対象信号HCMPと遅延判定対象信号HCMP’とが、図示するタイミングで、odd側格納回路７０１とeven側格納回路７０２とに供給されているものとする。
【００７０】
かかる状態において、いま、▲１▼のタイミングで判定エッジEHが供給され、この判定エッジEHからＡＮＤゲート４０３でodd判定エッジEHoが得られ、odd側格納回路７０１で判定エッジLH，HLが生成されたものとする。そして、これら判定エッジLH，HLが判定対象信号HCMPのＨレベル期間内で遅延判定対象信号HCMP’のＬレベル期間内にあると、ＦＦ２０１〜２０４は既にリセットされているので、ＦＦ２０１には、判定対象信号HCMPのＨレベルの論理値が格納されることにより、その出力はＬレベルからＨレベルに立ち上がる。また、ＦＦ２０２には、判定対象信号HCMP’のＬレベルの論理値が格納されることにより、その出力はＬレベルのままに維持される（即ち、ＨレベルからＬレベルに反転することがない）。同様にして、ＦＦ２０３の出力はＬレベルからＨレベルに立ち上がり、ＦＦ２０４の出力はＬレベルのままに維持される。
【００７１】
先の説明から明らかなように、セレクタ３０２はＦＦ２０１のＨレベルの出力を選択し、また、セレクタ３０３は、ＦＦ４０１の非反転出力Ｑによって制御されることにより、このとき、セレクタ３０２の出力を選択してＦＦ６１１に供給する。
【００７２】
また、このとき、even側格納回路７０２では、ＦＦ２０１’〜２０４’がodd側格納回路７０１で判定エッジHLでリセットされることにより、それらの出力が全てＬレベルとなる。
【００７３】
次に、▲２▼のタイミングで判定エッジEHが供給され、この判定エッジEHからＡＮＤゲート４０４でeven判定エッジEHeが得られ、even側格納回路７０２で判定エッジLH’,HL’が生成されると、この判定エッジLH’,HL’によってＦＦ２０１’〜２０４’がodd側格納回路７０１のＦＦ２０１〜２０４と同じ動作を行なうが、これとともに、判定エッジLH’により、odd側格納回路７０１のＦＦ２０１〜２０４が全てリセットされる。また、このときには、セレクタ３０３はeven側格納回路７０２のセレクタ３０２’の出力を選択し、ＦＦ６１１に供給する。
【００７４】
次の▲３▼のタイミングで判定エッジEHが入力されたときには、odd側格納回路７０１で論理値の格納とeven側格納回路７０２のＦＦ２０１’〜２０４’のリセットとが行なわれ、次の▲４▼のタイミングで判定エッジEHが入力されたときには、even側格納回路７０２で論理値の格納と odd側格納回路７０１のＦＦ２０１〜２０４のリセットとが行なわれ、以下、順次かかる動作が繰り返される。
【００７５】
以上のように、判定対象信号の新たな論理値を格納する前に、論理値格納手段としてのＦＦ２０１〜２０４，２０１’〜２０４’をリセットをすることにより、論理値の格納が常にＬレベルから行なわれることになり、ＦＦのセットアップ時間差によって格納値が異なる、といったことが生ずることがなく、上記第２の問題も解消する。
【００７６】
なお、以上の第２の実施形態では、判定対象信号HCMPの処理部分について説明したが、かかる実施形態には、図示しないが、図９のアナログコンパレータ２ｂから供給される２値信号LCMPを判定対象信号として処理する部分も含まれており、この部分での判定対象信号LCMPの論理値格納処理も、上記の判定対象信号HCMPと同様であることはいうまでもない。
【００７７】
図７は本発明による試験装置の論理値格納回路の第３の実施形態を示すブロック図であって、１０４，１０５は遅延回路、５０１〜５０４はＤ型のＦＦであって、図１に対応する部分には同一符号をつけている。
【００７８】
この第３の実施形態も、図９に示す構成の試験装置において、上記の第１，第２の問題を解消するものである。
【００７９】
同図において、遅延回路１０１からの判定エッジLHは、クロックとしてＦＦ２０１，２０２に供給されるとともに、遅延回路１０４で遅延されて遅延判定エッジdLHとなり、これがリセットパルスとしてＦＦ２０１，２０２のリセット端子Ｒに供給される。同様にして、遅延回路１０２からの判定エッジHLは、クロックとしてＦＦ２０３，２０４に供給されるとともに、遅延回路１０５で遅延されて遅延判定エッジdHLとなり、これがリセットパルスとしてＦＦ２０３，２０４のリセット端子Ｒに供給される。また、ＦＦ２０１，２０２の出力は夫々ＦＦ５０１，５０２にＤ入力として供給され、遅延回路１０４からの遅延判定エッジdLHをクロックとしてそれらの論理値が夫々ＦＦ５０１，５０２に格納される。同様にして、ＦＦ２０３，２０４の出力は夫々ＦＦ５０３，５０４にＤ入力として供給され、遅延回路１０５からの遅延判定エッジdHLをクロックとしてそれらの論理値が夫々ＦＦ５０３，５０４に格納される。
【００８０】
選択信号生成回路３０１はＦＦ５０２，５０４の出力ａ，ｂをもとに、図４に示した真理値表に従って、選択信号ｙを生成する。セレクタ３０２は、この選択信号ｙのレベルに応じて、ＦＦ５０１，５０３のいずれかの出力を選択し、ＦＦ６１１に供給する。
【００８１】
以上以外の構成，動作は、図１に示した第１の実施形態と同様である。従って、一例として、判定エッジLH，HLの位相関係は、この第１の実施形態の場合と同様である。
【００８２】
次に、図７の各部の信号のタイミング関係を示す図８を用いて、この第３の実施形態の動作を説明する。
【００８３】
図７で図示するタイミングで判定対象信号HCMPが入力されてＦＦ２０１，２０３にＤ入力として供給され、また、この判定対象信号HCMPが遅延回路１０３で遅延時間ｔdly（図２）だけ遅延された得られる遅延判定対象信号HCMP’は、ＦＦ２０２，２０４に供給される。かかる状態で、図示する▲１▼のタイミングで判定エッジEHが入力されたとき、遅延回路１０１から出力される判定エッジLHが判定対象信号HCMPのＨレベルの期間内でかつ遅延判定対象信号HCMP’のＬレベルの期間内にあり、また、遅延回路１０２から出力される判定エッジHLが判定対象信号HCMPと遅延判定対象信号HCMP’とのＨレベルの期間内にあるとすると、ＦＦ２０１に判定対象信号HCMPのＨレベルが、ＦＦ２０２に遅延判定対象信号HCMP’のＬレベルが、ＦＦ２０３に判定対象信号HCMPのＨレベルが、ＦＦ２０４に遅延判定対象信号HCMP’のＨレベルが夫々論理値として格納される。
【００８４】
このように、各ＦＦ２０１〜２０４に論理値が格納されると、遅延回路１０４で所定時間判定エッジLHを遅延して得られる遅延判定エッジdLHにより、ＦＦ２０１，２０２に格納された論理値が夫々ＦＦ５０１，５０２に格納され、その後直ちに、この遅延判定エッジdLHにより、ＦＦ２０１，２０２がリセットされる。同様にして、遅延回路１０５で所定時間判定エッジHLを遅延して得られる遅延判定エッジdHLにより、ＦＦ２０３，２０４に格納された論理値が夫々ＦＦ５０３，５０４に転送されて格納され、その後直ちに、この遅延判定エッジdHLにより、ＦＦ２０３，２０４がリセットされる。
【００８５】
このようにして、ＦＦ２０１〜２０４に判定対象信号HCMPや遅延判定対象信号HCMP’の論理値が格納されると、遅延回路１０４，１０５の遅延時間に等しい時間後、これら論理値はＦＦ５０１〜５０４に転送されて格納される。この転送が終わると、これらＦＦ２０１〜２０４はリセットされるので、次のタイミング（この場合、▲２▼のタイミング）で入力された判定エッジEHから遅延回路１０１，１０２で作成される判定エッジLH，HLでＦＦ２０１〜２０４に判定対象信号HCMPや遅延判定対象信号HCMP’の論理値を格納するときには、ＦＦ２０１〜２０４の格納論理値は全てＬレベルあるものであるから、新たに格納する判定対象信号HCMPや遅延判定対象信号HCMP’の論理値がＨレベルであるときには、ＦＦ２０１〜２０４に格納される論理値はＬレベルからＨレベルに変化するが、新たに格納する判定対象信号HCMPや遅延判定対象信号HCMP’の論理値がＬレベルであるときには、ＦＦ２０１〜２０４に格納される論理値はＬレベルにそのまま維持されることになる。
【００８６】
従って、ＦＦ２０１〜２０４では、判定対象信号HCMPや遅延判定対象信号HCMP’の論理値を新たに格納するときには、格納論理値がＨレベルからＬレベルに、即ち、立ち下がることがなく、上記の第２の実施形態と同様、上記の第２の問題（即ち、ＦＦのセットアップの時間差による問題）を解消することができることになる。
【００８７】
また、ＦＦ５０１〜５０４には、ＦＦ２０１〜２０４で取り込んだ論理値と同じ論理値が格納されることになるので、選択信号生成回路３０１はＦＦ２０２が取り込んだ論理値と等しいＦＦ５０２の出力ａとＦＦ２０４が取り込んだ論理値と等しいＦＦ５０４の出力ｂとから、図２に示したような真理値表に基づいて、選択信号ｙを生成する。この選択信号ｙにより、セレクタ３０２は先の実施形態でのセレクタ３０２と同様に動作し、ＦＦ５０１，５０３のいずれかの出力を選択してＦＦ６１１に供給する。この場合には、図８から明らかなように、ＦＦ２０２の出力ａがＬレベル、ＦＦ２０４の出力ｂがＨレベルであるから、図４により、選択信号ｙはＨレベルとなり、セレクタ３０２はＦＦ５０１の出力を選択する。
【００８８】
ここで、▲２▼のタイミングで判定エッジEHが入力されて判定エッジLH，HLが判定対象信号HCMPの立下りの部分にあり、図示するように、ＦＦ２０１，２０２，２０４の格納論理値がＬレベルからＨレベルに立上り、ＦＦ２０３の格納論理値がＬレベルのままに保持されるものとすると、これら論理値がＦＦ５０１〜５０４に転送されてＦＦ５０１，５０２，５０４の出力がＨレベとなり、ＦＦ５０２の出力はＬレベルとなる。この場合には、図４の真理値表から、選択信号生成回路３０２はＬレベルの選択信号を発生し、これにより、セレクタ３０２はＦＦ５０３のＬレベルの出力を選択することになる。
【００８９】
このようにして、この第３の実施形態においても、判定エッジLHが判定対象信号HCMPの立下りにあるときには、これより判定エッジLH，HLの上記時間差ｔskewだけ遅れたタイミングの判定対象信号HCMPのレベルを格納しているＦＦ５０３の出力を選択するものであるから、判定対象信号HCMPの立上りと立下りの特性の違いに影響されることなく、判定対象信号HCMPの正確な論理値を得ることができる。即ち、この第３の実施形態においても、上記の第１の問題点を解消することができる。
【００９０】
なお、以上の第３の実施形態では、判定対象信号HCMPの処理部分について説明したが、かかる実施形態には、図示しないが、図９のアナログコンパレータ２ｂから供給される２値信号LCMPを判定対象信号として処理する部分も含まれており、この部分での判定対象信号LCMPの論理値格納処理も、上記の判定対象信号HCMPと同様であることはいうまでもない。
【００９１】
【発明の効果】
以上説明したように、本発明によれば、高精度な論理値格納回路を実現するため、判定対象信号の立上り，立下りのレベル遷移時間差による判定対象信号の論理値格納の時間差や、論理値の格納手段の判定エッジに対するデータセットアップ時間差による論理値格納値の変動ことを低減することができ、該判定対象信号の論理値を正確に抽出して格納することができて試験装置の精度をより向上させることができる。
【図面の簡単な説明】
【図１】本発明による試験装置の第１の実施形態での論理値格納回路を示すブロック図である。
【図２】図１に示す実施形態の動作を示す図である。
【図３】図１における選択信号生成回路の真理地表の一具体例を示す図である。
【図４】図１における各部の信号を示すタイミング図である。
【図５】本発明による試験装置の第２の実施形態での論理値格納回路を示すブロック図である。
【図６】図５における各部の信号を示すタイミング図である。
【図７】  本発明による試験装置の第３の実施形態での論理値格納回路を示すブロック図
である。
【図８】図７における各部の信号を示すタイミング図である。
【図９】試験装置の一構成例を示すブロック図である。
【図１０】図９におけるアナログコンパレータの一動作例を示す図である。
【図１１】図９における論理値格納回路の一従来例を示すブロック図である。
【図１２】図９に示す従来例での第１の問題点を示す図である。
【図１３】図９に示す従来例での第２の問題点を示す図である。
【符号の説明】
１  論理値格納回路
２ａ，２ｂ  アナログコンパレータ
３  被試験ＬＳＩ
４１  タイミング発生部
４２  パターン発生回路
４３  試験波形生成回路
４４  ドライバ
５  期待値比較回路
１０１〜１０５，１０１’，１０２’  遅延回路
２０１〜２０４，２０１’〜２０４’  Ｄ型のフリップフロップ回路
３０１，３０１’  選択信号生成回路
３０２，３０２’３０３  セレクタ
４０１，４０２  Ｄ型のフリップフロップ回路
４０３，４０４  ＡＮＤゲート
５０１〜５０４  Ｄ型のフリップフロップ回路
６１１  Ｄ型のフリップフロップ回路
７０１  odd側格納回路
７０２  even側格納回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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