(57)【特許請求の範囲】
【請求項１】
主装置から端末へのデータチャネルでのデータの伝送を、ｍビットからなる実データに、先頭に配置されるスタートビットを少なくとも含む所定の付加ビットを付加してなるｎビットのフレーム構造をなすシリアル信号を伝送することで行うディジタルボタン電話システムで前記端末として使用されるディジタルボタン電話端末において、
外部からの指定に応じてそれぞれ速度が異なる所定の複数のクロック信号を選択的に生成するクロック生成回路と、
伝送されてくる前記シリアル信号から前記スタートビットを検出するスタートビット検出回路と、
このスタートビット検出回路により前記スタートビットが検出されてからの前記クロック信号のクロック数をカウントするカウント回路と、
前記クロック信号に同期した所定の取込みタイミングで前記シリアル信号を１ビットずつ取込み、最新のｎ−１回の前記取込みタイミングでそれぞれ取込んだｎ−１ビットをパラレルに出力するパラレル変換回路と、
前記カウント回路のカウント値がｎとなったタイミングに応じた所定の受信完了タイミングに、前記パラレル変換回路が出力するｎ−１ビットのうちの所定のｍビットをそれぞれ取込んでラッチするラッチ回路と、
前記受信完了タイミングに、前記シリアル信号の１フレーム分の受信が完了したことを示す完了通知信号を出力する受信完了通知回路と、
前記受信完了タイミングに、前記パラレル変換回路が出力しているｎ−１ビットのうちの所定のビットの状態に基づいて前記シリアル信号の受信状態の監視を行い、この監視結果を示したフラグ信号を出力する受信状態監視回路とを具備したことを特徴とするディジタルボタン電話端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主装置から端末へのデータの伝送を、実データに、スタートビットを少なくとも含む付加ビットを付加してなるフレーム構造をなすシリアル信号を伝送することで行うディジタルボタン電話システムで使用されるディジタルボタン電話端末に関する。
【０００２】
【従来の技術】
ディジタルボタンシステムにおいて主装置と端末との間では、一般に主装置をマスタ、端末をスレーブとしてのピンポン伝送にてデータチャネル（Ｄｃｈ)でのデータ転送を行っている。そして端末では、主装置からデータチャネルで送られてくるデータをピンポン伝送部にて抽出した後、この抽出されたデータをＣＰＵにて読み込んでいる。
【０００３】
ところでＤｃｈで伝送されるデータは、図５に示すようなＤｃｈフレームのシリアル信号（シリアルＤｃｈ信号）で伝送される。Ｄｃｈフレームは図５に示すように、ｂ０〜ｂ７の８ビット（１バイト）の実データであるＤｃｈデータの直後にパリティビットＰを付加するとともに、フレームの先頭および末尾に“０”に固定のスタートビットＳＴおよび“１”に固定のストップビットＳＰを付加してなる１１ビット長のフレームである。
【０００４】
そこでＣＰＵでは、同一フレーム内の１１ビットを内部に蓄積した時点でこれをＤｃｈフレームとして認識し、この１１ビットのうちからＤｃｈデータを抽出していた。
【０００５】
ところが以上のようなＤｃｈデータの抽出のためには、ＣＰＵは多数のタイマ動作を行うなど非常に多くの処理を行わなければならないため、ＣＰＵの大きな負荷となっていた。
【０００６】
一方、主装置と端末との間の伝送路では、Ｄｃｈの他に音声データなどを伝送するためのＢチャネルなどが設定されており、これらが時分割多重され、８ＫＨｚ周期の同期フレームを持った伝送フレームが構成される。この伝送フレームでは、１フレーム当り２ビットがＤｃｈに割り当てられている。従って、ピンポン伝送部で抽出されたシリアルＤｃｈ信号は図６に示すような状態となり、１６ｋｂｐｓの伝送容量を持っている。
【０００７】
しかしながら従来は、データ安定化のために、伝送フレームの２周期間は同一のビットを伝送するようにしていた。このため、図７に示すように、同一のビットが４回繰り返し伝送されることとなっており、Ｄｃｈの伝送レートは伝送容量の１／４の４ｋｂｐｓとなっていた。
【０００８】
近年は高機能化のため、Ｄｃｈにも高い伝送レートが要求されており、伝送容量を最大限に利用した１６ｋｂｐｓの伝送レートでシリアルＤｃｈ信号の伝送を行うことが考えられているが、これに対応した端末は、上述のような伝送レートの異なる旧来からの主装置に接続することができなくなってしまう。
【０００９】
【発明が解決しようとする課題】
以上のように従来は、ディジタルボタン電話端末でのデータの取り込みをＣＰＵのソフトウェア処理により行っていたため、そのためのＣＰＵの負荷が非常に大きいという不具合があった。
【００１０】
また従来は、データチャネルは単一の伝送レートにしか対応できず、データチャネルの伝送レートを向上した新系列のディジタルボタン電話端末にあっては、データチャネルの伝送レートが低い旧来からのシステムとの互換性が取れなくなってしまうという不具合があった。
【００１１】
本発明はこのような事情を考慮してなされたものであり、その目的とするところは、ＣＰＵの負荷を低減することが可能であるとともに、複数のデータチャネル伝送レートに対応することが可能なディジタルボタン電話端末を提供することにある。
【００１２】
【課題を解決するための手段】
以上の目的を達成するために本発明は、主装置から端末へのデータチャネルでのデータの伝送を、ｍビット（例えば８ビット）からなる実データに、先頭に配置されるスタートビットを少なくとも含む所定の付加ビットを付加してなるｎビット（例えば１１ビット）のフレーム構造をなすシリアル信号を伝送することで行うディジタルボタン電話システムで前記端末として使用されるディジタルボタン電話端末において、外部からの指定に応じてそれぞれ速度が異なる所定の複数のクロック信号を選択的に生成する例えば打ち抜きクロック生成回路などのクロック生成回路と、伝送されてくる前記シリアル信号から前記スタートビットを検出する例えばスタートビット検出回路などのスタートビット検出回路と、このスタートビット検出回路により前記スタートビットが検出されてからの前記クロック信号のクロック数をカウントするカウント回路と、前記クロック信号に同期した所定の取込みタイミングで前記シリアル信号を１ビットずつ取込み、最新のｎ−１回の前記取込みタイミングでそれぞれ取込んだｎ−１ビットをパラレルに出力する例えばシリアル／パラレル変換回路などのパラレル変換回路と、前記カウント回路のカウント値がｎとなったタイミングに応じた所定の受信完了タイミングに、前記パラレル変換回路が出力するｎ−１ビットのうちの所定のｍビットをそれぞれ取込んでラッチするラッチ回路と、前記受信完了タイミングに、前記シリアル信号の１フレーム分の受信が完了したことを示す完了通知信号を出力する例えばフラグ／割込発生回路などの受信完了通知回路と、前記受信完了タイミングに、前記パラレル変換回路が出力しているｎ−１ビットのうちの所定のビットの状態に基づいて前記シリアル信号の受信状態の監視を行い、この監視結果を示したフラグ信号を出力する例えばフラグ／割込発生回路などの受信状態監視回路とを備えた。
【００１３】
このような手段を講じたことにより、主装置から伝送されてくるシリアル信号からスタートビットが検出されてからのクロック信号のクロック数をカウントすることでシリアル信号で到来しているビットが１フレーム内の何番目のビットであるかがカウントされる。一方、クロック信号に同期した所定の取込みタイミングでシリアル信号を１ビットずつ取込み、最新のｎ−１回の前記取込みタイミングでそれぞれ取込んだｎ−１ビットをパラレルに出力することで、連続するｎ−１ビットを抽出しておき、カウント値が１フレーム内のビット数ｎと同数になったとき、すなわち受信中の１フレームの全ビットの受信が完了したときに上述のように抽出されたｎ−１ビットのうちの所定のｍビット（実データ部分）がラッチされる。そしてこのように実データがラッチされたのと並行して、シリアル信号の１フレーム分の受信が完了したことを示す完了通知信号が出力されるとともに、前記抽出されたｎ−１ビットのうちの所定のビットの状態に基づいて前記シリアル信号の受信状態の監視が行われて、この監視結果を示したフラグ信号も出力される。またクロック信号は、外部からの指定に応じてそれぞれ速度が異なる所定の複数のクロック信号を選択的に生成される。
【００１４】
従ってＣＰＵでは、完了通知信号に基づいて１フレームの受信完了を認識した後、都合の良い任意のタイミングでフラグ信号から受信状態を確認して、正常な受信状態である場合にのみラッチされている実データを取込めば良い。またシリアル信号でのビットレートに応じた速度のクロック信号を生成するように指定を行っておけば、そのビットレートでの１フレームを１単位としての受信処理が行われるので、いずれのビットレートの場合にもＣＰＵでは上述の動作を行うのみで良い。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態につき説明する。
【００１６】
図１は本実施形態に係るディジタルボタン電話端末の要部構成を示すブロック図である。
【００１７】
この図において、破線で囲い、かつ符号１を付して示されるものがディジタルボタン電話端末であり、ボタン電話主装置２に接続されてボタン電話システムを構築している。
【００１８】
同図に示すようにディジタルボタン電話端末１は、ピンポン伝送部１１、通話処理部１２、ハンドセット１３、データチャネル処理部（以下、Ｄｃｈ処理部と称する）１４、制御部１５および操作パネル１６を有している。
【００１９】
ピンポン伝送部１１は、ボタン電話主装置２との間でピンポン伝送により種々のデータの授受を行う。ピンポン伝送部１１は、ボタン電話主装置２から送られてきた伝送信号中から、シリアル通話信号やシリアルＤｃｈ信号を抽出し、シリアル通話信号を通話処理部１２へ、またシリアルＤｃｈ信号をＤｃｈ処理部１４へとそれぞれ与える。またピンポン伝送部１１は、通話処理部１２や制御部１５から与えられるシリアルデータ信号を時分割多重して伝送信号を生成し、送信する。
【００２０】
通話処理部１２は、ピンポン伝送部から与えられるシリアル通話信号に含まれる通話データを取り出して、この通話データからアナログの受話音声信号を再生する。そして通話処理部１２は、この再生した受話音声信号によりハンドセット１３の受話器を駆動し、受話音声の出力を行わせる。また通話処理部１２には、ハンドセット１３の送話器で生成されたアナログの送話音声信号が入力される。通話処理部１２は、この送話音声信号を所定形態のシリアル通話信号に変換して、ピンポン伝送部１１へと与える。
【００２１】
Ｄｃｈ処理部１４は、後述するようなハードウェア回路により構成される。そしてＤｃｈ処理部１４は、ピンポン伝送部１１から与えられるシリアルＤｃｈ信号からのＤｃｈデータの抽出や、シリアルＤｃｈ信号の受信状態の監視、あるいは制御部１５に対するＤｃｈデータの受信完了通知のための割込み信号の発生などを行う。
【００２２】
制御部１５は、ＣＰＵ、ＲＯＭ、ＲＡＭなどを有して構成され、ソフトウェア処理により本ディジタルボタン電話端末１の各部の制御やボタン電話主装置２との間でのデータ通信処理を行う。
【００２３】
操作パネル１６は、キースイッチ群などの入力デバイスやＬＣＤなどの表示デバイスを有し、ユーザによる制御部１５に対する各種の指示入力を受け付けたり、ユーザに対する各種の情報報知を制御部１５の制御の下に行う。
【００２４】
図２はＤｃｈ処理部１４の詳細構成を示すブロック図である。
【００２５】
この図に示すようにＤｃｈ処理部１４は、打ち抜きクロック生成回路２１、スタートビット検出回路２２、カウント回路２３、シリアル／パラレル変換回路（以下、Ｓ／Ｐ変換回路と称する）２４、ラッチ回路２５、パリティ計算回路２６およびフラグ／割込発生回路２７を有している。
【００２６】
打ち抜きクロック生成回路２１には、制御部１５から与えられる２本のスピード切替信号がそれぞれ入力されている。この２本のスピード切替信号は、一方がＤｃｈの伝送速度が４ｋｂｐｓであるボタン電話システムで使用される状態を、他方がＤｃｈの伝送速度が１６ｋｂｐｓであるボタン電話システムで使用される状態をそれぞれ示し、いずれか一方が打ち抜きクロック生成回路２１へと与えられる。そこで打ち抜きクロック生成回路２１は、４ｋｂｐｓを指定するスピード切替信号が与えられているときには４ｋＨｚの打ち抜きクロックを、また１６ｋｂｐｓを指定するスピード切替信号が与えられているときには１６ｋＨｚの打ち抜きクロックをそれぞれ生成して出力する。この打ち抜きクロック生成回路２１が出力する打ち抜きクロックは、カウント回路２３およびＳ／Ｐ変換回路２４へとそれぞれ与えられる。
【００２７】
スタートビット検出回路２２には、ピンポン伝送部１１から与えられるシリアルＤｃｈ信号が入力される。スタートビット検出回路２２は、この与えられるシリアルＤｃｈ信号を監視し、スタートビットの到来を検出する。そしてスタートビット検出回路２２は、スタートビットの到来を検出したときに、カウント回路２３へとリセット信号を与える。
【００２８】
カウント回路２３は、打ち抜きクロック生成回路２１から与えられる打ち抜きクロックに同期してカウント動作を行う。そしてカウント回路２３は、スタートビット検出回路２２からリセット信号が与えられた時点でカウント値が「０」にリセットされ、その後カウント値が「１１」となるまでカウント動作を行い、カウント値が「１１」となってから所定時間後にのみパルスが生じるＤｃｈフレームタイミング信号を出力する。
【００２９】
Ｓ／Ｐ変換回路２４には、ピンポン伝送部１１から与えられるシリアルＤｃｈ信号が入力される。Ｓ／Ｐ変換回路２４は、シリアルＤｃｈ信号を打ち抜きクロック生成回路２１から与えられる打ち抜きクロックに同期して１ビットずつ取込む。そしてＳ／Ｐ変換回路２４は、取込んだ最新の１０ビットを内部に保持しておき、これらを出力信号＃１〜＃１０としてパラレルに出力する。なお、Ｓ／Ｐ変換回路２４の１０本の出力信号＃１〜＃１０は、出力信号＃１が最も古く取込んだ１ビットであり、以降＃２，＃３…，＃１０の順で取込みタイミングが新しくなる。
【００３０】
ラッチ回路２５には、Ｓ／Ｐ変換回路２４の出力信号＃１〜＃１０のうちの＃１〜＃８の８本がそれぞれ入力されている。そしてラッチ回路２５は、カウント回路２３から与えられるＤｃｈフレームタイミング信号に同期したラッチタイミングにＳ／Ｐ変換回路２４の出力信号＃１〜＃８として到来している８ビットを一斉に取込み、この８ビットを次のラッチタイミングまで保持する。そしてラッチ回路２５は、ラッチしている８ビットを受信済みのＤｃｈデータとして制御部１５へと出力する。
【００３１】
パリティ計算回路２６には、Ｓ／Ｐ変換回路２４の出力信号＃１〜＃１０のうちの＃１〜＃９の９本がそれぞれ入力されている。そしてパリティ計算回路２６は、これらの９本の信号＃１〜＃９として到来している９ビットのデータに基づき、信号＃９として到来しているビットをパリティビットと見なしてのパリティ計算を常時行う。そしてパリティ計算回路２６は、このパリティ計算の計算結果をフラグ／割込発生回路２７へと与える。
【００３２】
フラグ／割込発生回路２７には、カウント回路２３が出力するＤｃｈフレームタイミング信号およびパリティ計算回路２６でのパリティ計算結果の他に、Ｓ／Ｐ変換回路２４の出力信号＃１〜＃１０のうちの＃１０の１本が入力されている。そしてフラグ／割込発生回路２７は、Ｄｃｈフレームタイミング信号に同期したタイミングでのＳ／Ｐ変換回路２４の出力信号＃１０の状態に基づいてフレームエラーの有無の判定を行って、その判定結果を示したフレームエラーフラグを出力する。またフラグ／割込発生回路２７は、Ｄｃｈフレームタイミング信号に同期したタイミングでのパリティ計算結果を示したパリティフラグを出力する。これらフラグは、制御部１５により任意に参照可能である。さらにフラグ／割込発生回路２７は、Ｄｃｈフレームタイミング信号に同期したタイミングで受信完了割込を制御部１５に対して与える。
【００３３】
次に以上のように構成されたディジタルボタン電話端末１の動作につき説明する。なお、通話などに係わる動作は従来よりある同種の端末と同様であるので説明を省略し、ここではＤｃｈの受信に関する動作につき詳しく説明することとする。
【００３４】
まずピンポン伝送部１１では、８ｋＨｚ周期の伝送フレームの１フレーム当り２ビットの割合でボタン電話主装置２から離散的に送られてくるシリアルＤｃｈ信号を抽出し、これを１６ｋｂｐｓの速度で各ビットを連続させた状態でＤｃｈ処理部１４へと与える。
【００３５】
（１６ｋｂｐｓ動作）
さて、ディジタルボタン電話端末１が１６ｋｂｐｓのビットレートでシリアルＤｃｈ信号の送信を行うボタン電話主装置２に接続される場合、制御部１５に対しては例えば操作パネル１６での所定の指示操作などによりその旨の指定がなされる。そしてこのような場合に制御部１５は、１６ｋｂｐｓを指定するスピード切替信号をＤｃｈ処理部１４へと与える。
【００３６】
このように制御部１５から１６ｋｂｐｓを指定するスピード切替信号が与えられているとＤｃｈ処理部１４では打ち抜きクロック生成回路２１が、シリアルＤｃｈ信号に対して例えば図３に示すようなタイミングの１６ｋＨｚの打ち抜きクロックを生成している。
【００３７】
このためＳ／Ｐ変換回路２４では、この１６ｋＨｚの打ち抜きクロックに同期してシリアルＤｃｈ信号が順次取込まれる。ここでボタン電話主装置２は１６ｋｂｐｓのビットレートでシリアルＤｃｈ信号の送信を行うので、シリアルＤｃｈ信号は図３に示すように１ビット周期毎に異なるビットが挿入されている。そこでＳ／Ｐ変換回路２４は、これらの各ビットをそれぞれ取込むのである。
【００３８】
そしてＳ／Ｐ変換回路２４は、このように取込んだ最新のビットを出力信号＃１０として、１タイミング前に取込んだビットを出力信号＃９として、２タイミング前に取込んだビットを出力信号＃８として、３タイミング前に取込んだビットを出力信号＃７として、４タイミング前に取込んだビットを出力信号＃６として、５タイミング前に取込んだビットを出力信号＃５として、６タイミング前に取込んだビットを出力信号＃４として、７タイミング前に取込んだビットを出力信号＃３として、８タイミング前に取込んだビットを出力信号＃２として、９タイミング前に取込んだビットを出力信号＃１としてそれぞれ出力する。従って、Ｓ／Ｐ変換回路２４の出力信号＃１〜＃１０は、図３に示すように＃１，＃２…，＃１０の順で１ビット分ずつ遅延した状態でシリアルＤｃｈ信号が現れることとなる。
【００３９】
一方、スタートビット検出回路２２では、シリアルＤｃｈ信号におけるＤｃｈフレームの先頭に設定されるスタートビットＳＴの検出を行っており、検出できたならばカウント回路２３のリセットをかける。これによりカウント回路２３のカウント値は「０」にリセットされる（図３中のＴ１時点）。
【００４０】
カウント回路２３は、打ち抜きクロックに同期してカウント値を「１」ずつインクリメントするカウント動作を行う。このためカウント回路２３は、スタートビット検出回路２２によりスタートビットＳＴの検出が行われた時点からの打ち抜きクロックのクロック数をカウントすることとなる。なお、スタートビット検出回路２２は図３に示すように、スタートビットＳＴの到来後、スタートビットＳＴの取込みタイミングが到来する前にカウント回路２３のリセットを行うものとなっているので、カウント回路２３のカウント値は１つのＤｃｈフレームの各ビットのうちのＳ／Ｐ変換回路２４への取込み済みビット数を示す値となる。そしてカウント回路２３は、このカウント値が１つのＤｃｈフレームを構成するビット数である「１１」にであるときに図３に示すようなタイミングでＤｃｈフレームタイミング信号にパルスを生じさせる（図３中のＴ２時点）。
【００４１】
このＴ２時点は、１つのＤｃｈフレームの１１番目のビット、すなわちストップビットＳＰをＳ／Ｐ変換回路２４が取込んだ直後であり、Ｓ／Ｐ変換回路２４の出力信号には、１つのＤｃｈフレーム内の１１ビットのうちのスタートビットＳＴを除く１０ビットが揃っている。
【００４２】
そこでラッチ回路２５がＳ／Ｐ変換回路２４の出力信号＃１〜＃８をＤｃｈフレームタイミング信号に同期して取込むことで、受信中のＤｃｈフレームに含まれた８ビットのＤｃｈデータが取込まれ、ラッチされることとなる。
【００４３】
一方この時には、ラッチ回路２５にラッチされるＤｃｈデータの他に、そのＤｃｈデータと同一のＤｃｈフレームに負荷されたパリティビットＰが信号＃９としてパリティ計算回路２６へと与えられている。パリティ計算回路２６は、信号＃９として到来しているビットをパリティビットと見なしてのパリティ計算を常時行っているので、この状態では受信中のＤｃｈフレームに関するパリティ計算が正しく行われることになる。
【００４４】
そこでフラグ／割込発生回路２７は、パリティ計算回路２６の出力をＤｃｈフレームタイミング信号に同期して取込むことで、上述のように正しく行われたパリティ計算の結果を取得する。そしてフラグ／割込発生回路２７は、この取得したパリティ計算結果を示すようにパリティフラグのセットを行う。
【００４５】
またフラグ／割込発生回路２７は、Ｓ／Ｐ変換回路２４の出力信号＃１０をＤｃｈフレームタイミング信号に同期して取込む。Ｔ２時点での出力信号＃１０は、ストップビットＳＰとなっているので、フラグ／割込発生回路２７はこのストップビットＳＰを取込むことになる。ストップビットＳＰは本来は“１”であるので、フラグ／割込発生回路２７は上述のように取込んだストップビットが“１”になっているか否かを確認する。そして取込んだストップビットが“１”であるならばフレームエラー無しとして、また“０”であるならばフレームエラー有りとしてフレームエラーフラグを設定する。
【００４６】
さらにフラグ／割込発生回路２７は、以上のようにしてＴ２時点にて１つのＤｃｈフレームに関する受信が終了するので、そのことを制御部１５に対して通知するべくＤｃｈフレームタイミング信号に同期したタイミングで受信完了割込を制御部１５に対して与える。
【００４７】
（４ｋｂｐｓ動作）
一方、ディジタルボタン電話端末１が４ｋｂｐｓのビットレートでシリアルＤｃｈ信号の送信を行うボタン電話主装置２に接続される場合、制御部１５に対しては例えば操作パネル１６での所定の指示操作などによりその旨の指定がなされる。そしてこのような場合に制御部１５は、４ｋｂｐｓを指定するスピード切替信号をＤｃｈ処理部１４へと与える。
【００４８】
このように制御部１５から４ｋｂｐｓを指定するスピード切替信号が与えられているとＤｃｈ処理部１４では打ち抜きクロック生成回路２１が、シリアルＤｃｈ信号に対して例えば図４に示すようなタイミングの４ｋＨｚの打ち抜きクロックを生成している。
【００４９】
このためＳ／Ｐ変換回路２４では、この４ｋＨｚの打ち抜きクロックに同期してシリアルＤｃｈ信号が順次取込まれる。ここでボタン電話主装置２は４ｋｂｐｓのビットレートでシリアルＤｃｈ信号の送信を行うので、シリアルＤｃｈ信号は図４に示すように４ビット周期の間に渡り同一のビットが挿入されている。そこでＳ／Ｐ変換回路２４は、これらの４つ連続する同一ビットのうちから１ビットずつをそれぞれ取込むのである。そしてＳ／Ｐ変換回路２４は、このように取込んだ最新のビットを前述の１６ｋｂｐｓ動作の場合と同様にしてそれぞれ出力する。従って、Ｓ／Ｐ変換回路２４の出力信号＃１〜＃１０は、図４に示すように＃１，＃２…，＃１０の順で４ビット分ずつ遅延した状態でシリアルＤｃｈ信号が現れることとなる。
【００５０】
スタートビット検出回路２２は、前述の１６ｋｂｐｓ動作の場合と全く同様にスタートビットＳＴの検出を行っており、検出できたならばカウント回路２３のリセットをかける。これによりカウント回路２３のカウント値は「０」にリセットされる（図３中のＴ１１時点）。
【００５１】
カウント回路２３は、打ち抜きクロックに同期してカウント値を「１」ずつインクリメントするカウント動作を行う。このためカウント回路２３は、スタートビット検出回路２２によりスタートビットＳＴの検出が行われた時点からの打ち抜きクロックのクロック数をカウントすることとなる。なお、スタートビット検出回路２２は図４に示すように、スタートビットＳＴの到来後、スタートビットＳＴの取込みタイミングが到来する前にカウント回路２３のリセットを行うものとなっているので、カウント回路２３のカウント値は１つのＤｃｈフレームの各ビットのうちのＳ／Ｐ変換回路２４への取込み済みビット数を示す値となる。そしてカウント回路２３は、このカウント値が１つのＤｃｈフレームを構成するビット数である「１１」にであるときに図４に示すようなタイミングでＤｃｈフレームタイミング信号にパルスを生じさせる（図４中のＴ１２時点）。
【００５２】
そしてこののち、ラッチ回路２５、パリティ計算回路２６およびフラグ／割込発生回路２７では１６ｋｂｐｓ動作の時と同様な処理が行われる。
【００５３】
以上のように本実施形態によれば、Ｄｃｈ処理部１４では、各Ｄｃｈフレームに含まれたＤｃｈデータの抽出およびラッチがなされる。またＤｃｈ処理部１４では、各Ｄｃｈフレーム毎にパリティにより誤り検出およびフレームエラーの検出が行われ、その結果を示すフラグが出力される。そしてこれらと並行してＤｃｈ処理部１４から制御部１５へは１つのＤｃｈフレームの受信が完了したことを通知するための割込がかけられる。
【００５４】
従って制御部１５は、受信完了割込がＤｃｈ処理部１４からかけられた後の都合の良いタイミングでフレームエラーフラグおよびパリティフラグを確認し、フレームエラーおよびパリティエラーのいずれも生じていない場合にラッチ回路２５によりラッチされているＤｃｈデータを取込めばよい。このため、Ｄｃｈデータの取得に関する制御部１５の処理負担は非常に軽減され、上述のようにビットレートが１６ｋｂｐｓであっても問題なく処理可能となる。
【００５５】
また本実施形態によれば、上述のようにして１６ｋｂｐｓのビットレートに対応する１６ｋｂｐｓ動作を実現していながら、打ち抜きクロックの周波数を変更するのみで４ｋｂｐｓのビットレートに対応する４ｋｂｐｓ動作をも行うことが可能となっているので、旧来より存在する低速なボタン電話主装置２に対しても適用することが可能な下位互換性を維持したディジタルボタン電話端末１を実現可能である。
【００５６】
なお本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、図５に示すようなフレーム構造のＤｃｈフレームとしてＤｃｈでのデータ伝送を行うシステムで使用されることを前提としているが、他のフレーム構造に対応する構成とすることも可能である。
【００５７】
また上記実施形態では、１６ｋｂｐｓおよび４ｋｂｐｓの２種類のビットレートに対応する例を示しているが、３種類以上のビットレートに対応する構成とすることも可能であり、またビットレートも１６ｋｂｐｓおよび４ｋｂｐｓには限らない。
【００５８】
また上記実施形態では、フレームエラーのチェックとパリティチェックとを行ってそれらのチェック結果を示すフレームエラーフラグおよびパリティフラグをそれぞれ出力することとしているが、これらのいずれか一方のチェックのみを行うようにしても良いし、あるいは別のチェック処理を行うようにしても良い。
【００５９】
このほか、本発明の要旨を逸脱しない範囲で種々の変形実施が可能である。
【００６０】
【発明の効果】
本発明によれば、主装置から伝送されてくるシリアル信号からスタートビットが検出されてからのクロック信号のクロック数をカウントすることでシリアル信号で到来しているビットが１フレーム内の何番目のビットであるかをカウントする。一方、クロック信号に同期した所定の取込みタイミングでシリアル信号を１ビットずつ取込み、最新のｎ−１回の前記取込みタイミングでそれぞれ取込んだｎ−１ビットをパラレルに出力することで、連続するｎ−１ビットを抽出しておき、カウント値が１フレーム内のビット数ｎと同数になったとき、すなわち受信中の１フレームの全ビットの受信が完了したときに上述のように抽出されたｎ−１ビットのうちの所定のｍビット（実データ部分）をラッチする。そしてこのように実データがラッチされたのと並行して、シリアル信号の１フレーム分の受信が完了したことを示す完了通知信号を出力するとともに、前記抽出されたｎ−１ビットのうちの所定のビットの状態に基づいて前記シリアル信号の受信状態の監視を行って、この監視結果を示したフラグ信号を出力するので、ＣＰＵでは、完了通知信号に基づいて１フレームの受信完了を認識した後、都合の良い任意のタイミングでフラグ信号から受信状態を確認して、正常な受信状態である場合にのみラッチされている実データを取込めば良い。さらにクロック信号は、外部からの指定に応じてそれぞれ速度が異なる所定の複数のクロック信号を選択的に生成するので、シリアル信号でのビットレートに応じた速度のクロック信号を生成するように指定を行っておけば、そのビットレートでの１フレームを１単位としての受信処理が行われるので、いずれのビットレートの場合にもＣＰＵでは上述の動作を行うのみで良い。この結果、ＣＰＵの負荷を低減することが可能であるとともに、複数のデータチャネル伝送レートに対応することが可能で下位互換性を確保することができるディジタルボタン電話端末となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るディジタルボタン電話端末の要部構成を示すブロック図。
【図２】図１中のＤｃｈ処理部１４の詳細構成を示すブロック図。
【図３】１６ｋｂｐｓ動作の際の動作タイミングを示すタイミング図。
【図４】４ｋｂｐｓ動作の際の動作タイミングを示すタイミング図。
【図５】Ｄｃｈで伝送されるシリアルＤｃｈ信号のフレーム構造を示す図。
【図６】伝送フレームにおけるシリアルＤｃｈ信号の挿入状況を模式的に示す図。
【図７】従来のボタン電話システムでのシリアルＤｃｈ信号のビット配列の様子を示す図。
【符号の説明】
１…ディジタルボタン電話端末
２…ボタン電話主装置
１１…ピンポン伝送部
１２…通話処理部
１３…ハンドセット
１４…データチャネル処理部（Ｄｃｈ処理部）
１５…制御部
１６…操作パネル
２１…打ち抜きクロック生成回路
２２…スタートビット検出回路
２３…カウント回路
２４…Ｓ／Ｐ変換回路
２５…ラッチ回路
２６…パリティ計算回路
２７…フラグ／割込発生回路
【図１】
0003967532.tif 000002
【図２】
0003967532.tif 000003
【図３】
0003967532.tif 000004
【図４】
0003967532.tif 000005
【図５】
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【図６】
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【図７】
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