(57)【特許請求の範囲】
【請求項１】
シリコン基板内に形成されたゲッタリングサイトとしての酸素析出物と、
前記シリコン基板に形成された半導体素子を構成する、不純物濃度が１×１０17ｃｍ-3を超えるｎ型層とｐ型層によって構成されたｐｎ接合と、
このｐｎ接合の接合面から伸びる空乏層の範囲内にある前記ｎ型層内に導入され、かつ濃度が１×１０17ｃｍ-3を超えるボロンと
を具備してなることを特徴とする半導体装置。
【請求項２】
前記酸素析出物は、前記シリコン基板の前記半導体素子の形成領域の表面から１０μｍ以内の深さの領域に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｐ型層は、ｐチャネルＭＯＳＦＥＴのｐ型ソース・ドレイン拡散層、前記ｎ型層は、前記ｐ型ソース・ドレイン拡散層が形成されたｎ型層であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ｐチャネルＭＯＳＦＥＴのゲート電極下のチャネル領域は、１×１０17ｃｍ-3を超える濃度のボロンを含まないことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ｎ型層の全体に前記ボロンが導入されていることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン基板内にゲッタリングサイトとしての酸素析出物が形成された半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の高速化、高機能化および高集積化のために、これに用いられる個々の半導体素子の微細化およびその大規模集積化に対する要求は時を追って増大している。しかし、半導体装置を構成する代表的な半導体素子であるＭＯＳＦＥＴの微細化を考えた場合、これには様々な困難が伴う。
【０００３】
まず、微細化によってチャネル長が縮小すると、それに伴いしきい値電圧が下降する（短チャネル効果）。実際に形成された素子のしきい値電圧が半導体回路の設計時に意図したしきい値電圧と異なると、設計の意図とは異なる素子動作を引き起こし、回路全体の機能を損なう。
【０００４】
さらにゲート電極の加工寸法に、しきい値電圧が依存するため、わずかな加工ずれでも、目途の特性の素子を得ることが不可能となる。これは、多数の均一な素子を必要とする半導体回路、例えばＤＲＡＭ（Dynamic Random Access Memory）の製造にとっては極めて不都合である。
【０００５】
短チャネル効果が発生する理由は、チャネル長が短くなることによって、ソースおよびドレイン電極部分での電界の歪みが、チャネル領域にまで影響を与えるようになるからである。この影響はＭＯＳＦＥＴの位置する基板領域（ウェル領域）の不純物濃度を高くすることで緩和される。
【０００６】
一方、ＣＭＯＳ回路を用いる論理演算素子の場合には、その集積化に伴い、近接したｎチャネルＭＯＳＦＥＴのソース・ドレインとｐチャネルＭＯＳＦＥＴのソース・ドレインとの間に電流が貫通してしまうというラッチアップ現象が起こり易くなる。一度ラッチアップ現象が生じると電流が継続して流れるため、回路の機能は損なわれてしまう。
【０００７】
このようなラッチアップ現象は、ｎチャネルＭＯＳＦＥＴ，ｐチャネルＭＯＳＦＥＴの位置するｐ型ウェル層およびｎ型ウェル層中の不純物濃度をそれぞれ高くし、ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳのソース間およびドレイン間の電気的相互作用を遮断することで回避できる。
【０００８】
また、半導体装置の集積度が向上するにつれて、放射性物質または宇宙線起因のα線によってシリコン基板中に電子、正孔対が生じ、これらの電荷により回路が誤作動する、ソフトエラーという現象が生じてくる。
【０００９】
メモリ機能を持つロジック回路やＤＲＡＭでソフトエラーで起こると、ｐｎ接合に照射された放射線により、シリコン基板中に多量の電子、正孔対が発生して大電流が流れ、この大電流によって保持電荷の消失などメモリの一時的な情報錯乱が生じる。
【００１０】
ソフトエラーは、発生した電子、正孔対を速やかに再結合させることにより抑制できる。再結合の確率を高くするためには、シリコン基板およびウェルの不純物濃度を高くしなければならない。
【００１１】
このように半導体装置の高速化、高機能化および高集積化に際しては、単チャネル効果、ソフトエラーを抑制するために、基板およびウェルの不純物濃度を高くしなければならないという要求があった。
【００１２】
一方、ＵＬＳＩ用半導体基板としては、通常、チョクラルスキー（ＣＺ）法で形成されたウェハが用いられる。ＣＺ法では、石英坩堝中にシリコンを溶融し、これを引き上げる。
【００１３】
しかし、この過程で、石英坩堝から酸素が融液中に溶け込み、シリコン結晶中に過飽和の酸素が混入される。この酸素は、格子間位置に存在し、転位を固着する効果があるので、結晶の機械的強度を高める働きがある。
【００１４】
また、この種の酸素は、熱処理に伴い凝集し酸素析出物を形成するため、イントリンシクゲッタリングに利用される。すなわち、酸素析出物は、半導体装置の製造プロセス中に混入した重金属不純物などを捕獲し、有害な不純物を素子領域から排除する、ゲッタリングサイトとして働く。
【００１５】
高集積化を達成するために半導体素子を微細化する結果、製造プロセスの高度化、複雑化が進み、重金属などの有害な不純物に汚染される機会は増大する。また、半導体素子の高機能高集積化は、許容される汚染物資濃度を低下させ、極めて微量な汚染物資が問題となる傾向がある。そのため、イントリンシクゲッタリングは半導体素子形成プロセスに不可欠のものである。
【００１６】
従来、ウェハに高温の熱処理を施し、基板表面の酸素を外方拡散させ、表面部分には析出物を作らず、基板深部で酸素析出物を形成するという手法が取られていた。
【００１７】
イントリンシクゲッタリングによって、素子形成領域中の汚染物を効果的に除去するためには、酸素析出物を素子領域の直下近傍に形成する必要があるのに、基板深部に酸素析出物を形成していたのは以下の理由による。
【００１８】
すなわち、酸素析出物の形成領域を制御よく調整することは困難であるため、素子領域の直下近傍まで酸素析出物を形成しようとすると、ある確率で酸素析出物が素子領域内にも形成され、この酸素析出物が素子領域内のｐｎ接合の作る空乏層にかかると接合リークを生じ、半導体素子の正常な動作が妨げられるという問題が起こるからである。
【００１９】
一方、生産性を高めるために、半導体基板（ウェハ）の大口径化が進行している。しかし、大口径の半導体基板の全面に渡って、一様に酸素析出物を形成させることは困難である。
【００２０】
基板中に不均一に酸素析出物が形成されると、ある確率で、酸素析出物が素子領域内にも形成され、これがｐｎ接合の作る空乏層にかかると接合リークを生じ、半導体素子の正常な動作げられるという問題が起こる。
【００２１】
特に、我々の詳細な研究の結果、以上述べた接合リークは、ｐｎ接合が形成されるウェルの不純物濃度が１×１０17ｃｍ-3以上の高不純物濃度になると顕著に現れることが分かった。
【００２２】
上述したように、単チャネル効果、ソフトエラーを抑制するためには、基板およびウェルの不純物濃度を高くする必要があるので、半導体装置の高速化、高機能化および高集積化が進むほど上述した接合リークの問題は深刻となる。
【００２３】
【発明が解決しようとする課題】
上述の如く、イントリンシクゲッタリングによって、素子形成領域中の汚染物を効果的に除去するためには、酸素析出物を素子領域の直下近傍に形成する必要があったが、素子領域の直下近傍まで酸素析出物を形成しようとすると、接合リークの問題が起こるので、従来は基板深部に酸素析出物を形成していた。そのため、従来は素子形成領域中の汚染物を効果的に除去することはできなかった。
【００２４】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、接合リークを招くことなく、イントリンシクゲッタリングによって、素子形成領域中の汚染物を効果的に除去することのできる半導体装置を提供することにある。
【００２５】
【課題を解決するための手段】
［構成］
上記目的を達成するために、本発明（請求項１）に係る半導体装置は、シリコン基板内に形成されたゲッタリングサイトとしての酸素析出物と、前記シリコン基板に形成された半導体素子を構成する、不純物濃度が１×１０17ｃｍ-3を超えるｎ型層とｐ型層によって構成されたｐｎ接合と、このｐｎ接合の接合面から伸びる空乏層の範囲内にある前記ｎ型層内に導入され、かつ濃度が１×１０17ｃｍ-3を超えるボロンとを備えていることを特徴とする。
【００２６】
［作用］
本発明者らは、素子領域内に酸素析出物が形成され、さらにこの酸素析出物が素子領域内のｐｎ接合の作る空乏層にかかると、なぜ接合リークが生じるかを詳細に調べた。
【００２７】
その結果、接合リークの原因は、酸素析出物近傍に存在する高濃度の格子間酸素原子数個が熱処理により凝縮し、サーマルドナー（Thermal Donor：ＴＤ）といわれる浅いドナー準位を形成し、この浅いドナー準位に「シリコン／酸素析出物」界面を伝わって電子が供給されるために起こることが明らかとなった。
【００２８】
ＴＤは二価のドナーで、図８に示す構造をとることが知られている（P. Deak et. al., Phys, Rev. B45 p11612 (1992)）。ＴＤの中心部には、酸素原子が取り込まれ、Ｓｉ−Ｏ−Ｏ−Ｓｉという結合が形成されている。
【００２９】
我々の分子軌道法を用いたシミュレーションの結果、シリコン基板中に存在するボロン原子は、酸素原子との結合力が強く、Ｓｉ−Ｏ−Ｏ−Ｓｉという結合に積極的に取り込まれ、Ｓｉ−Ｏ−Ｂ−Ｏ−Ｓｉという構造を形成し、ＴＤの構造を破壊することが明らかとなった。このとき、ボロンは負に帯電しＴＤのドナーの性質を消失させる。
【００３０】
また、ＴＤの形成時には、格子間シリコンが放出される。格子間シリコンは、格子位置にあるボロン原子を格子間に打ち出し、ボロンの拡散を著しく増大する（N.E.B.Cowern et. at., Phys. Rev. Lett., 65 p2434 (1990) ）。
【００３１】
そのため、高濃度のｎ型ウェル層内にｎ型の性質を打ち消さない範囲で高濃度のボロンを導入すると、素子領域内に酸素析出物が形成された場合においては、その酸素析出物近傍に存在する高濃度の格子間酸素が熱処理により凝縮しＴＤを形成するにあたって、格子間シリコンが放出され、その周囲のボロン原子が格子間に打ち出されて、ボロンの拡散が促進される。
【００３２】
格子間に打ち出されたボロン原子は、Ｓｉ−Ｏ−Ｏ−Ｓｉという結合に積極的に取り込まれる。このとき、ボロンは負に帯電し、ＴＤのドナーの性質を消失させる。
【００３３】
ＴＤのドナーの性質が消失すると、「シリコン／酸素析出物」界面を伝わる電子の導伝帯への出口がふさがれるので、酸素析出物による接合リークは起こらない。一方、ｐ型ウェル層はｐ型不純物としてボロンを用いて形成すれば、もとよりここでは酸素析出物による接合リークは起こらない。
【００３４】
また、ボロンの拡散は、ＴＤを形成するにあたって放出される格子間シリコンにより起こるので、低温でかつＴＤが形成される近傍でのみ整合的に行われる。したがって、半導体素子製造工程後半の高温熱処理が行えないプロセス中にＴＤが形成されたとしても、特別の熱処理を必要とせずに酸素析出物による接合リークの抑制を達成できる。
【００３５】
また、ボロンは半導体製造工程ですでに使用されているので、その導入は特別の配慮を必要とせず達成できる。
【００３６】
また、ボロンの導入は、ｎ型ウェル層となる領域へのリン（Ｐ）のようなｎ型不純物の導入に引き続き行えば良いので、ボロンの導入に際してリソグラフィのような特別の工程を何ら追加せずに行うことができる。すなわち、ｎ型不純物の導入に用いたマスクをそのままボロンの導入に用いることができる。
【００３７】
特に、ｎ型ウェル層およびｐ型ウェル層を形成するツインタブ（ｔｗｉｎ−ｔｕｂ）構造の半導体素子を形成する場合、ｎ型ウェル層の形成工程に引き続きｐ型ウェル層の形成工程が行われるので、ｎ型ウェル層へのボロン導入をｐ型ウェル層を形成するために行うボロンの注入にかねて行うことができる。
【００３８】
そのため、従来の手法に比べ、全く何の工程を追加することなく、あるいは従来の工程を省略して、ボロンの導入が行える。したがって、プロセスの複雑化を招くことなく、酸素析出物による接合リークを抑止できる。
【００３９】
酸素析出物による接合リークを抑止できる結果、たとえ酸素析出物が素子領域に形成されたとしても、半導体素子の機能は損なわれない。そのため、酸素析出物を素子領域の直下近傍にまで形成することが許される。
【００４０】
ここで、多少の確率揺らぎまたは不均一性によって酸素析出物が素子領域に形成されても半導体装置の歩留まりは落ちない。逆に、イントリンシクゲッタリングの効果を最大限に活用できる。その結果、半導体装置の歩留まりは向上する。
【００４１】
また、従来ならば、極めて均一な酸素析出を達成するために要求されてきた半導体基板中に含まれる酸素濃度の均一性に対する要求が緩和される。その結果、大口径のシリコン基板（ウェハ）を用いることが可能となり、製造コストの削減を図れる。
【００４２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係るツインタブ（twin-tub）構造のＣＭＯＳＦＥＴの製造方法を示す工程断面図である。
【００４３】
本実施形態のＣＭＯＳＦＥＴの特徴は、素子形成領域の直下１０μｍ以内という従来に比べて浅い領域内にゲッタリングサイトしての酸素析出物が形成され、さらにｎ型ウェル層内には濃度が１×１０17ｃｍ-3を超えるｐ型不純物であるボロンが導入されていることである。ただし、ボロンの濃度は、ｎ型ウェル層のｎ型としての性質を消滅させないレベルである。
【００４４】
まず、図１（ａ）に示すように、格子間酸素を１．４×１０18ｃｍ-3含有するｐ型シリコン基板１上に厚さ１００ｎｍのシリコン酸化膜２を形成し、次にシリコン酸化膜２上にｎ型ウェル層となる領域３に開口部を有するレジストパターン４を形成した後、レジストパターン４をマスクにして基板表面にｎ型不純物イオンとしてリン（Ｐ）イオン５を１５０ＫｅＶの加速エネルギー、１．４×１０14ｃｍ-2のドーズ量でもって注入する。この後、レジストパターン４をアッシング法などの公知の手法を用いて除去する。
【００４５】
次に図１（ｂ）に示すように、基板全面にボロン（Ｂ）イオン６を１００ＫｅＶの加速エネルギー、７．０×１０13ｃｍ-2のドーズ量でもって注入する。
【００４６】
以上の２回のイオン注入の結果、ｐ型ウェル層となる領域７には７．０×１０13ｃｍ-2のボロンが、ｎ型ウェル層となる領域３には７．０×１０13ｃｍ-2のボロンおよび１．４×１０14ｃｍ-2のリンがそれぞれ注入されることになる。
【００４７】
このように、本実施形態のｐ型ウェル層およびｎ型ウェル層を形成するためのイオン注入工程は、ｐ型ウェル層を形成するためのイオン注入工程においてリソグラフィ工程を省略できるので、従来のｐ型ウェル層およびｎ型ウェル層を形成するためのイオン注入工程に比べて、工程数が少なくて済む。したがって、ｐ型ウェル層およびｎ型ウェル層の形成工程全体も従来よりも少ない工程数で済む。
【００４８】
もちろん、ｎ型ウェル層となる領域３にリンイオンおよびボロンイオンを注入した後に、フォトリソグラフィを用いてｐ型ウェル層となる領域７にボロンイオンを選択的に注入しても良い。この方法は、ｎ型ウェル層中のボロン濃度をｐ型ウェル層のボロン濃度と関係なく設定できるという利点がある。
【００４９】
また、ボロンは半導体製造工程ですでに使用されているので、その導入は特別の配慮を必要とせず達成でき、しかも本実施形態の場合にはｎ型不純物としてボロンとほぼ同じ拡散係数を持つリンを使用しているので、次工程のアニールの際に特別の配慮はいらない。
【００５０】
次に図１（ｃ）に示すように、１１９０℃、３０分間、窒素雰囲気中のアニールを行って、ほぼ３μｍの深さのｎ型ウェル層８およびｐ型ウェル層９を形成する。ｎ型ウェル層８およびｐ型ウェル層９の導電性の不純物濃度は、ほぼ５．０×１０17ｃｍ-3となり、１．０×１０17ｃｍ-3を越える。このような濃度であれば、単チャネル効果やラッチアップ現象の発生を効果的に抑制できる。
【００５１】
上記アニールの際に、基板表面から約５μｍまでの深さの領域の格子間酸素が外方拡散する。一方、これよりも深い領域１０では格子間酸素が凝集するため、１００ｎｍ程度の大きさで［１１１］面に囲まれた八面体構造の酸素析出物１１が形成される。このような酸素析出物１１はゲッタリングサイトとして働くことになる。
【００５２】
ここで、酸素析出物１１の形成は確率過程であり、これを正確に制御することはできない。そのため、従来技術では、酸素析出物１１がｎ型ウェル層８およびｐ型ウェル層９内に形成される確率を小さくするために、ｎ型ウェル層８およびｐ型ウェル層９を形成する前に、１２００℃で数時間の熱処理を行うことによって、基板表面から５０μｍ以上の深さの領域に酸素析出物を形成していた。
【００５３】
このような深い領域に形成された酸素析出物は、素子領域に混入する有害不純物を捕獲する能力が小さい。これに比べて、本実施形態の酸素析出物１１はｎ型ウェル層８およびｐ型ウェル層９の直下近傍にまで形成される。そのため、素子領域に混入する有害不純物を捕獲する能力は大きい。
【００５４】
本実施形態のように、ｎ型ウェル層８およびｐ型ウェル層９の直下にまで酸素析出物１１を形成するということは、ある確率でｎ型ウェル層８およびｐ型ウェル層９内にも酸素析出物１１が形成されてしまうことを意味する。
【００５５】
しかしながら、本実施形態のように、ｎ型ウェル層８中に１．０×１０17ｃｍ-3を越える濃度のボロンを導入すれば、ｎ型ウェル層８およびｐ型ウェル層９内に酸素析出物１１が形成されても、接合リークの問題は起こらない。
【００５６】
以下、その理由について説明する。
【００５７】
まず、ボロンを導入しない場合において、ｎ型ウェル層８に酸素析出物１１が形成された場合に起こる現象について説明する。
【００５８】
図３は、ボロンを導入しないｎ型ウェル層８とこの中に形成されたｐ型層とによるｐｎ接合の逆バイアス電圧ＶR と逆バイアスリーク電流ＩR との関係を調べた結果を示す図である。
【００５９】
同図（ａ）において、Ａａはｎ型ウェル層８の比較的深い部分に酸素析出物１１が形成された場合、Ｂａは酸素析出物１１が形成されなかった場合、同図（ｂ）において、Ａｂはｎ型ウェル層８の比較的浅い位置に酸素析出物１１が形成された場合、Ｂｂは酸素析出物１１が形成されなかった場合のリーク電流をそれぞれ示している。
【００６０】
図から、酸素析出物の位置によらず、ボロンを含まないｎ型ウェル層８に酸素析出物１１が形成された場合は、酸素析出物１１が形成されていない場合に比べて、逆バイアスリーク電流ＩR が著しく増加することが分かる。
【００６１】
図４は、図３（ａ），（ｂ）の各々の酸素析出部起因の逆バイアスリーク電流（Ａａ，Ａｂ）を上記ｐｎ接合下に伸びる空乏層の幅Ｗの関数として表した片対数プロット図（Ｉ−Ｗ特性）である。空乏層の幅Ｗはｐｎ接合内に存在する電界の一次関数となる。図４のＡａ、Ａｂはそれぞれ図３のＡａ、Ａｂに対応するものである。
【００６２】
図５は、Ｉ−Ｗ特性を片対数プロットした時に直線成分（Ｃａ，Ｃｂ）および空乏層の幅Ｗ1/2 に比例した成分（Ｄａ，Ｄｂ）を持っていることを示す図である。図５のＡａ、Ａｂはそれぞれ図３のＡａ、Ａｂに対応するものである。
【００６３】
空乏層の幅Ｗはｐｎ接合内に存在する電界Ｆの一次関数であるから、Ｉ−Ｗ特性は以下の関数形で表現されることになる。
【００６４】
IR=ept・efp/(ept+efp)       ……  接合リーク電流（曲線Ａａ，Ａｂ）
ept(F)=exp{αpt+βpt・F}    ……  直線成分（直線Ｃａ，Ｃｂ）
efp(F)=exp{αfp+βfp・F1/2} ……  Ｗ1/2に比例した成分（曲線Ｄａ，Ｄｂ
）
ｅptはphonon assist tunneling機構を示し、ｅfpはFrenkel-Poole機構を表すことが分かる。
【００６５】
さらにこれらの成分の温度依存性を調べたところ、ｅptは酸素析出物１１とシリコンの界面に存在する準位を電子が伝わるホッピング伝導であり、ｅfpは浅い２価のCoulomb center、すなわち酸素析出物１１の近傍に形成されたＴＤからの電子放出であることが判明した。
【００６６】
図６は、このような知見を総合した酸素析出物１１による接合リーク機構を示す図である。
【００６７】
酸素析出物１１がｐｎ接合下に作られる電界の影響下に入ると、酸素析出物１１とシリコンの界面に存在する界面準位の間で電子が飛び石を伝わるようにホッピングする。また、価電子帯Ｅv から電子が供給される。この伝導機構は電界が強いほど効果的になることはいうまでもない。
【００６８】
一方、酸素析出物１１の近傍には、酸素析出物１１から溶け出した格子間酸素が高濃度に存在し、これがある確率で凝縮しＴＤとなる。ＴＤは＋＋に帯電しているのでホッピング中の電子を激しく引き寄せ、ポテンシャルの電界によって引き下げられた部分から電子を導伝帯Ｅc に放出する。このような電子の導伝帯Ｅc への放出によって、接合リークが発生するわけである。
【００６９】
これらの知見から、酸素析出物１１による接合リークには電界の効果が不可欠であることが分かる。
【００７０】
ｎ型ウェル層８およびｐ型ウェル層９の不純物濃度が高くなると、ここに形成されるｐｎ接合の電界も大きくなり、酸素析出物１１による接合リークは大きな脅威となる。実際、我々の実験では、不純物濃度が１．０×１０17ｃｍ-3を越えると接合リークが顕著に発生することが判明した。
【００７１】
以上、実証したように、酸素析出物１１による接合リークは、
（１）１．０×１０17ｃｍ-3以上のウェル濃度で、
（２）ＴＤが酸素析出物近傍に生成されたとき、
に発生する。
【００７２】
ところで、ＴＤは二価のドナーで、ＴＤの中心部には酸素原子が取り込まれ、Ｓｉ−Ｏ−Ｏ−Ｓｉという結合が形成されている。
【００７３】
本発明者らの分子軌道法を用いたシミュレーションの結果、シリコン中に存在するボロン原子は、酸素原子との結合力が強く、Ｓｉ−Ｏ−Ｏ−Ｓｉという結合に積極的に取り込まれ、Ｓｉ−Ｏ−Ｂ−Ｏ−Ｓｉという構造を形成し、ＴＤの構造を破壊することが明らかとなった。
【００７４】
また、ＴＤの形成時には格子間シリコンが放出される。格子間シリコンは、格子位置にあるボロン原子を格子間に打ち出し、ボロンの拡散を著しく増大する。
【００７５】
そのため、図１（ｃ）に示したアニールによって酸素析出物１１を形成する工程においては、酸素析出物１１の近傍に存在する高濃度の格子間酸素が上記アニールにより凝縮してＴＤが形成され、格子間シリコンが放出されることになる。
【００７６】
高不純物濃度のｎ型ウェル層８内には、５．０×１０17ｃｍ-3という高濃度のボロンが導入されているので、放出された格子間シリコンがその周囲のボロン原子を格子間に打ち出しボロンの拡散を促す。
【００７７】
このボロン原子はＳｉ−Ｏ−Ｏ−Ｓｉという結合に積極的に取り込まれる。このとき、ボロンは負に帯電し、ＴＤのドナーの性質を消失させる。ＴＤのドナーの性質が消失すると、「シリコン／酸素析出物」界面を伝わる電子の導電帯への出口が塞がれ、酸素析出物１１による接合リークは起こらない。実際、１．０×１０17ｃｍ-3のボロン濃度があれば、酸素析出物１１による接合リークは起こらないことが、実験によって確認された。
【００７８】
本実施形態では、高濃度（５．０×１０17ｃｍ-3）のボロンを含むｎ型ウェル層８を形成しているので、図１（ｃ）に示したようにｎ型ウェル層８中に酸素析出物１１が形成されても、接合リークの原因となるドナーの性質を持ったＴＤが発生することを効果的に抑制することができる。しかも、酸素析出物１１はｎ型ウェル層８の直下近傍に形成されるので、イントリンシクゲッタリングの効果を最大限に得ることができる。
【００７９】
図１（ｃ）の工程後は従来と同じである。まず、シリコン酸化膜２を除去し、次に図２（ｄ）に示すように、ｐ型シリコン基板１の表面にＳＴＩ（Shallow Trench Isolation）による素子分離絶縁膜１２を形成する。この素子分離絶縁膜１２は浅い溝内に埋込み形成されたシリコン酸化膜などの絶縁膜である。
【００８０】
次に同図（ｄ）に示すように、ｎ型ウェル層８およびｐ型ウェル層９上にゲート絶縁膜１３を形成した後、ｎ型ウェル層８上にはｎ型不純物を含むポリシリコン膜からなるゲート電極１４ｎ、ｐ型ウェル層９上にはｐ型不純物を含むポリシリコン膜からなるゲート電極１４ｐを形成する。
【００８１】
このようなゲート電極１４ｎ，１４ｐの形成するには、まず、アンドープの厚さ２００ｎｍのポリシリコン膜を形成し、次にｎ型ウェル層８に開口部を有するレジストパターンを形成し、これをマスクにしてｎ型ウェル層８上に位置するポリシリコン膜中にｎ型不純物を選択的に導入し、次に上記レジストパターンを除去した後、ｐ型ウェル層９上に開口部を有するレジストパターンを形成し、これをマスクにしてｐ型ウェル層９上に位置するポリシリコン膜中にｐ型不純物を選択的に導入する。なお、ｎ型不純物とｐ型不純物の導入順序は逆でも良い。
【００８２】
次に図２（ｆ）に示すように、ｐ型ウェル層９を覆う図示しないレジストおよびゲート電極１４ｎをマスクにして，ｎ型ウェル層８の表面にｐ型不純物イオンを選択的に注入し、次に上記レジストを除去した後、ｎ型ウェル層８を覆う図示しないレジストおよびゲート電極１４ｐをマスクにして，ｐ型ウェル層９の表面にｎ型不純物イオンをっ注入し、続いてアニールを行うことによって、上記ｎ型およびｐ型不純物を活性化して、ｐ型ソース・ドレイン拡散層１５ｐおよびｎ型ソース・ドレイン拡散層１５ｎを形成する。このときのアニールによって、ゲート電極１４ｎのｎ型不純物およびゲート電極１４ｐのｐ型不純物も活性化される。
【００８３】
最後に、周知の層間絶縁膜の堆積工程、コンタクトホールの開口工程、金属配線の設置工程および実装工程等を経て、素子形成領域の直下１０μｍ以内にゲッタリングサイトとしての酸素析出物１１を有するツインタブ構造のＣＭＯＳＦＥＴが完成する。
（第２の実施形態）
図７は、本発明の第２の実施形態に係るツインタブ構造のＣＭＯＳＦＥＴの製造方法を示す工程断面図である。なお、図１、図２と対応する部分には図１、図２と同一符号を付してあり、詳細な説明は省略する。
【００８４】
本実施形態が第１の実施形態と異なる点は、ボロンの導入のしかたにある。すなわち、本実施形態では、図１（ｂ）の工程でｎ型ウェル層８にボロンを導入せずに、図２（ｄ）のゲート電極１４ｎ，１４ｐの形成工程まで進む。図７（ａ）はこの段階の断面を示している。
【００８５】
次に図７（ｂ）に示すように、ｐ型ウェル層９を覆う図示しないレジストおよびゲート電極１４ｎをマスクにして、ｎ型ウェル層８にボロンイオンを注入した後、アニールを行う。
【００８６】
ここで、ボロン濃度は、ｎ型ウェル層８のｎ型不純物濃度を超えず、かつ１．０×１０17ｃｍ-3以上の範囲、例えば２．０×１０17ｃｍ-3となるように調整する。
【００８７】
また、ボロン含有領域１６の深さは、この後形成されるｐｎ接合から伸びる空乏層の幅を超えるように設定する。具体的には、０．５μｍ以上の深さがあったほうが望ましい。なお、必要な応じて熱処理を行ってボロン導入深さを調節しても良い。
【００８８】
このようなボロンの導入方法は、次工程のｐ型ソース・ドレイン拡散層１５ｐの形成と一連の工程として行えるので、新たな工程を追加する必要がない。さらに、このようなボロンの導入方法は、ｐチャネルＭＯＳＦＥＴのチャネル領域にはボロンが導入されないため、第１の実施形態に比べて、チャネル領域での不純物散乱が逓減され、素子の高速動作化には有利である。
【００８９】
次に図７（ｃ）に示すように、上記図示しないレジストおよびゲート電極１４ｎをマスクにして、ｎ型ウェル層８にｐ型不純物イオンを選択的にイオン注入した後、アニールを行ってｐ型ソース・ドレイン拡散層１５ｐを形成する。注入深さは、０．１μｍ以下に設定し、不純物濃度は５．０×１０19ｃｍ-3以上になるようにする。
【００９０】
次に同図（ｃ）に示すように、同様に、ｐ型ウェル層９にｎ型不純物イオンを選択的に注入した後、アニールを行ってｎ型ソース・ドレイン拡散層１５ｎを形成する。この後の工程は第１の実施形態と同じである。
【００９１】
本実施形態でも第１の実施形態と同様な効果が得られ、さらにｐチャネルＭＯＳＦＥＴのチャネル領域にはボロンが導入されないため、第１の実施形態に比べて、素子の動作速度を速くすることができる。
【００９２】
なお、本発明は、上記実施形態に限定されるものではなく、例えば基板の格子間酸素濃度、各種膜の膜厚、ｎ型およびｐ型不純物イオンの種類、イオン注入の加速電圧・ドーズ量、アニールの温度・時間・雰囲気などは適宜することができる。
【００９３】
また、上記実施形態では基板（ウェハ）の口径については特に言及しなかったが、作用の項で説明したように、本発明によれば大口径の基板を用いても接合リークの問題が起こらないので、製造コストの削減の観点からは大口径の基板を用いることが望ましい。
【００９４】
また、上記実施形態ではＣＭＯＳＦＥＴの場合について説明したが、本発明は半導体素子の種類に関係なく有効である。特に本発明は製造工程の後半に高温熱処理が行えない半導体素子に対して有効である。その理由は作用の項で説明したように、ボロンの拡散がＴＤを形成するにあたって放出される格子間シリコンにより起こり、ボロンの拡散が低温でかつＴＤが形成される近傍でのみ整合的に行われるからである。
【００９５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００９６】
【発明の効果】
以上詳説したように本発明によれば、接合リークの原因となるＴＤのドナーとしての性質を消滅させることができるので、接合リークを招くことなく、イントリンシクゲッタリングによって、素子形成領域中の汚染物を効果的に除去することのできる半導体装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るツインタブ構造のＣＭＯＳＦＥＴの製造方法の前半を示す工程断面図
【図２】本発明の第１の実施形態に係るツインタブ構造のＣＭＯＳＦＥＴの製造方法の後半を示す工程断面図
【図３】ボロンを導入しないｎ型ウェル層とそれに形成されたｐ型層によるｐｎ接合について、逆バイアス電圧ＶR と逆バイアスリーク電流ＩR との関係を調べた結果を示す図
【図４】図３に示した逆バイアスリーク電流（Ａａ，Ａｂ）をｐｎ接合下に伸びる空乏層の幅Ｗの関数として表した図
【図５】図４に示したＩ−Ｗ特性（Ａａ，Ａｂ）が直線成分（Ｃａ，Ｃｂ）および空乏層の幅Ｗ1/2 に比例した成分（Ｄａ，Ｄｂ）を持っていることを示す図
【図６】酸素析出物による接合リーク機構を示すエネルギーバンド図
【図７】本発明の第２の実施形態に係るツインタブ構造のＣＭＯＳＦＥＴの製造方法を示す工程断面図
【図８】ＴＤ（Thermal Donor）の構造を示す図
【符号の説明】
１…ｐ型シリコン基板
２…シリコン酸化膜
３…ｎ型ウェル層となる領域
４…レジストパターン
５…リンイオン
６…ボロンイオン
７…ｐ型ウェル層となる領域
８…ｎ型ウェル層
９…ｐ型ウェル層
１０…酸素析出物が形成される深い領域
１１…酸素析出物
１２…素子分離絶縁膜
１３…ゲート絶縁膜
１４ｎ…ゲート電極（ｎ型ポリシリコン膜）
１４ｐ…ゲート電極（ｐ型ポリシリコン膜）
１５ｎ…ｎ型ソース・ドレイン拡散層
１５ｐ…ｐ型ソース・ドレイン拡散層
１６…ボロン含有領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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