(57)【特許請求の範囲】
【請求項１】
不良検出ゲート回路を有する半導体集積回路装置であって、半導体基板上に形成された複数の半導体素子同士を接続する金属配線の断線不良及び短絡不良を検出可能なテストパターンを有する前記不良検出ゲート回路が、Ｘ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部と、
前記多数個の不良検出ゲート回路の中から、予め設定されたセレクト信号により不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタと、
前記断線不良及び短絡不良検出用のデータ信号を生成するデコーダ回路と、
前記各不良検出ゲート回路及び前記Ｘ列セレクタに前記不良検出用のデータ信号を入力するデータ信号線と、
前記不良検出用のデータ信号が入力された各不良検出ゲート回路の不良検出結果を前記Ｙ列セレクタに出力する検出データ出力線と、
前記Ｘ列セレクタに入力されたデータ信号の中から、前記不良検出対象となる不良検出ゲート回路に入力されたデータ信号を選択するＸ列セレクト信号を前記Ｘ列セレクタに入力するＸ列セレクト信号線と、
前記Ｙ列セレクタに入力された各不良検出ゲート回路の不良検出結果の中から、前記不良検出対象となる不良検出ゲート回路から出力された不良検出結果を選択するＹ列セレクト信号を前記Ｙ列セレクタに入力するＹ列セレクト信号線と、
前記Ｘ列セレクタ及びＹ列セレクタにより選択された前記不良検出対象となる不良検出ゲート回路に入力されたデータ信号及び出力された不良検出結果を出力するデータ出力線とを具備することを特徴とする半導体集積回路装置。
【請求項２】
不良検出ゲート回路を有する半導体集積回路装置であって、半導体基板上に形成された複数の半導体素子同士を接続する金属配線の断線不良及び短絡不良を検出可能なテストパターンを有する前記不良検出ゲート回路が、Ｘ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部、前記多数個の不良検出ゲート回路の中から、予め設定されたセレクト信号により、不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタを有する複数個の不良検出区画と、
前記断線不良及び短絡不良検出用のデータ信号を生成するデコーダ回路と、
前記各不良検出区画の不良検出ゲート回路及びＸ列セレクタに前記データ信号を入力するデータ信号線と、
前記データ信号が入力された各不良検出ゲート回路の不良検出結果を前記各不良検出区画に設けられたＹ列セレクタに出力する検出データ出力線と、
前記各不良検出区画のＸ列セレクタに入力された前記データ信号の中から、前記不良検出対象となる不良検出ゲート回路に入力されたデータ信号を選択するＸ列セレクト信号を前記各不良検出区画に設けられたＸ列セレクタのそれぞれに入力するＸ列セレクト信号線と、
前記各不良検出区画のＹ列セレクタに入力された各不良検出ゲート回路の不良検出結果の中から、前記不良検出対象となる不良検出ゲート回路の不良検出結果を選択するＹ列セレクト信号を前記各不良検出区画に設けられたＹ列セレクタのそれぞれに入力するＹ列セレクト信号線と、
前記各不良検出区画のＸ列セレクタ及びＹ列セレクタにより選択された不良検出対象となる不良検出ゲート回路に入力されたデータ信号及び出力された不良検出結果を出力する区画データ出力線と、
前記各不良検出区画から出力される前記データ信号及び不良検出結果の中から、予め設定された区画セレクト信号により一つの不良検出区画の不良検出結果を選択する区画セレクタと、
前記区画セレクタにより選択された不良検出区画の不良検出結果を出力するデータ出力線とを具備することを特徴とする半導体集積回路装置。
【請求項３】
前記請求項１または２に記載の半導体集積回路装置において、前記不良検出ゲート回路は、
第１論理回路及び第２論理回路と、前記第１論理回路の出力端と前記第２論理回路の入力端の間に設けられたテストパターンからなり、
前記テストパターンは、半導体基板上に設けられる複数の配線層に形成される金属配線を、前記各配線層間に形成されるスルーホールを介して接続した不良検出用金属配線と、
前記各配線層毎に、前記不良検出用金属配線と隣り合うように形成された短絡不良検出用配線からなることを特徴とする半導体集積回路装置。
【請求項４】
不良検出ゲート回路がＸ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部と、予め設定されたセレクト信号により前記多数個の不良検出ゲート回路の中から不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタと、不良検出用のデータ信号を生成するデコーダ回路を具備する半導体集積回路装置の不良検出方法であって、
前記不良検出対象となる不良検出ゲート回路を選択するＸ列セレクト信号及びＹ列セレクト信号を、前記Ｘ列セレクタ及びＹ列セレクタに入力し、
前記デコーダ回路により、短絡不良検出用のデータ信号を生成し、
該短絡不良検出用のデータ信号を前記不良検出部の各不良検出ゲート回路及び前記Ｘ列セレクタに入力し、
該入力された短絡不良検出用のデータ信号に基づく各不良検出ゲート回路の不良検出結果を前記Ｙ列セレクタに入力し、
前記Ｘ列セレクタ及びＹ列セレクタから出力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び短絡不良検出結果を記録した後、
前記デコーダ回路により、断線不良検出用のデータ信号を生成し、
前記短絡不良検出用のデータ信号を入力した不良検出ゲート回路に断線不良検出用のデータ信号を入力し、
前記Ｘ列セレクタ及びＹ列セレクタから出力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び断線不良検出結果を記録し、
前記Ｘ列セレクト信号を切り替えて、一つのＹ列方向に接続された不良検出ゲート回路について、順次短絡不良検出結果及び断線不良結果を記録し、
前記Ｙ列セレクト信号を切り替えて、順次短絡不良検出及び断線不良検出を繰り返し、マトリクス状に接続されたすべての不良検出ゲート回路の短絡不良検出結果及び断線不良検出結果を記録した後、
前記短絡不良検出結果及び断線不良検出結果に基づき、不良が検出された不良検出ゲート回路の特定、及び断線不良あるいは短絡不良の特定をすることを特徴とする半導体集積回路装置の不良検出方法。
【請求項５】
不良検出ゲート回路がＸ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部と、予め設定されたセレクト信号により前記多数個の不良検出ゲート回路の中から不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタを有する複数個の不良検出区画と、不良検出用のデータ信号を生成するデコーダ回路と、予め設定された区画セレクト信号により前記複数の不良検出区画の中から一つの不良検出区画を選択する区画セレクタを具備する半導体集積回路装置の不良検出方法であって、
前記不良検出対象となる不良検出ゲート回路を選択するＸ列セレクト信号及びＹ列セレクト信号を、前記Ｘ列セレクタ及びＹ列セレクタに入力し、
前記デコーダ回路により、短絡不良検出用のデータ信号を生成し、
該短絡不良検出用のデータ信号を前記不良検出部の各不良検出ゲート回路及び前記Ｘ列セレクタに入力し、
該入力された短絡不良検出用のデータ信号に基づく各不良検出ゲート回路の不良検出結果を前記Ｙ列セレクタに入力し、
各不良検出区画の前記Ｘ列セレクタ及びＹ列セレクタから出力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び短絡不良検出結果を区画セレクタに入力し、
前記区画セレクト信号により、前記各不良検出区画から一つの不良検出区画を選択し、該選択された不良検出区画のデータ信号及び短絡不良検出結果を前記区画セレクタから出力して記録し、
前記区画セレクタ信号を切り替えて、すべての不良検出区画のデータ信号及び短絡不良検出結果を順次出力して記録し、
前記デコーダ回路により、断線不良検出用のデータ信号を生成し、
前記短絡不良検出用のデータ信号を入力した不良検出ゲート回路に断線不良検出用のデータ信号を入力し、
前記各不良検出区画のＸ列セレクタ及びＹ列セレクタから前記区画セレクタに入力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び断線不良検出結果を、一つずつ順番に出力して記録し、
前記Ｘ列セレクト信号を切り替えて、一つのＹ列方向に接続された不良検出ゲート回路について、順次短絡不良検出結果及び断線不良結果を記録し、
前記Ｙ列セレクト信号を切り替えて、順次短絡不良検出及び断線不良検出を繰り返し、すべての不良検出区画のマトリクス状に接続されたすべての不良検出ゲート回路の短絡不良検出結果及び断線不良検出結果を記録した後、
前記短絡不良検出結果及び断線不良検出結果に基づき、不良が検出された不良検出ゲート回路の特定、及び断線不良あるいは短絡不良の特定をすることを特徴とする半導体集積回路装置の不良検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＴＥＧ（Test Element Group）を搭載した半導体集積回路装置に関し、特に、高集積化・大面積化した半導体集積回路装置の新規プロセスの開発段階における不良解析に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来、新しい半導体集積回路装置のプロセス開発や量産ラインの管理データ収集に有効な手法の一つとして、テストパターンを用いたプロセス評価がある。
前記テストパターンを用いたプロセス評価は、前記半導体集積回路装置の作製の全工程あるいは部分的な工程で作り上げられる、ＴＥＧ（Test Element Group）により種々の電気的測定を行って実際の装置の特性をモニターする。前記ＴＥＧのうち、基本プロセスにより得られる加工寸法、深さ、精度等の値などの、いわゆるプロセスパラメータの取得のために用いられるものをプロセスＴＥＧと呼ぶ。
【０００３】
前記ＴＥＧを搭載した半導体集積回路装置は、そのＴＥＧの利用目的によりいくつかの種類に分けられる。前記プロセス開発の段階では、主に半導体ウエハ全面あるいはチップとなる領域すべてに前記プロセスＴＥＧが形成されたＴＥＧウエハが用いられる。また、前記管理データ収集には、製品となる半導体集積回路装置（デバイス）の作製用ウエハのチップとなる領域の複数箇所、あるいは一列分をＴＥＧ用チップとしてプロセスＴＥＧを形成したものや、デバイスとなるチップの一部にプロセスＴＥＧを形成したものが用いられる。
【０００４】
また、前記テストパターンを用いたプロセス評価の他に、論理診断によるプロセス評価がある。前記論理診断によるプロセス評価では、前記デバイスを用いて各種の導通検査を行い、その検査結果と、回路設計上得られる本来の結果（期待値）とを比較する。前記検査結果と期待値が異なる場合には、デバイス中に形成された素子、あるいは配線のどこかに不良があると想定して論理演算を行い、故不良箇所と不良の種類を特定する。
【０００５】
前記ＴＥＧあるいは論理診断によるプロセス評価では、デバイスの製造過程において発生する不良を効率良く検出、解析し、プロセスにフィードバックあるいはフィードフォワードして、プロセスの品質を向上させることが重要である。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、製品となる半導体集積回路装置（デバイス）の高集積化・大面積化に伴い、不良位置の指摘及び不良解析が難しくなってきている。特に、デバイスの高集積化に伴う多層配線技術の導入により、半導体基板上に形成された半導体素子を接続する金属配線の数が膨大になるため、前記金属配線の断線（オープン）不良及び短絡（ショート）不良の検出、解析が難しくなってきている。
【０００７】
前記テストパターンを用いたプロセス評価では、評価したい項目毎にテストパターンを形成しなければならない。例えば、多層配線技術の導入による４層配線の場合のオープン不良及びショート不良を評価するためには、各配線層の金属配線のオープン不良を評価するためのテストパターンが４つ、ショート不良を評価するためのテストパターンが４つ、半導体基板上に形成された半導体素子と金属配線の接続、及び各配線層の金属配線同士を接続するスルーホールの導通を評価するためのテストパターンが５つ、すなわち１３のテストパターンが必要となる。
【０００８】
評価したい項目が増えると１つのチップ内に割り当てられる各項目のテストパターンを形成する面積が小さくなり、それぞれのテストパターンの数が少なくなるため、前記テストパターンから不良が検出されない可能性が高くなる。
また、テストパターンの数が少ないと、不良が少し増えるだけでもテストパターンの総数に対する故障の数（故障密度）が大きくなる。
【０００９】
前記テストパターンを用いたプロセス評価では、実際のデバイスの故障を調べる替わりに、テストパターンでの故障を調べ、そのテストパターンの故障密度を実際のデバイスの故障密度とみなしているため、テストパターンは実際のデバイスでの配線パターンを十分反映していなければならない。しかし、実際のデバイスの集積度が高くなった分、多層配線技術などの導入により評価する項目が増えているため、前記テストパターンの集積度は実際のデバイスの集積度ほど高くすることができない。そのため、テストパターンから得られる故障密度を、実際のデバイスでの故障密度とみなして、プロセスにフィードバックすることが難しいという問題があった。
【００１０】
また、前記論理診断によるプロセス評価は、１つのチップ内に複数の不良があると想定した場合、論理演算が複雑になり、その不良位置、不良の種類を指摘するのが非常に難しく時間がかかるため、プロセス開発の初期段階のように故障が多い時点では不良検出が難しく、不良解析の効率が悪いという問題があった。
【００１１】
本発明の目的は、高集積化、大面積化した半導体集積回路装置の不良検出を容易にすることが可能な技術を提供することにある。
本発明の他の目的は、高集積化・大面積化した半導体集積回路装置の不良解析の効率を向上することが可能な技術を提供することにある。
本発明の他の目的は、半導体集積回路装置のプロセスを評価するテストパターンを高集積化することが可能な技術を提供することにある。
本発明の他の目的は、半導体集積回路装置の不良検出方法において、１つの半導体集積回路内に存在する複数の不良の位置を指摘することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
（１）不良検出ゲート回路を有する半導体集積回路装置であって、半導体基板上に形成された複数の半導体素子同士を接続する金属配線の断線不良及び短絡不良を検出可能なテストパターンを有する前記不良検出ゲート回路が、Ｘ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部と、前記多数個の不良検出ゲート回路の中から、予め設定されたセレクト信号により不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタと、前記断線不良及び短絡不良検出用のデータ信号を生成するデコーダ回路と、前記各不良検出ゲート回路及び前記Ｘ列セレクタに前記不良検出用のデータ信号を入力するデータ信号線と、前記不良検出用のデータ信号が入力された各不良検出ゲート回路の不良検出結果を前記Ｙ列セレクタに出力する検出データ出力線と、前記Ｘ列セレクタに入力されたデータ信号の中から、前記不良検出対象となる不良検出ゲート回路に入力されたデータ信号を選択するＸ列セレクト信号を前記Ｘ列セレクタに入力するＸ列セレクト信号線と、前記Ｙ列セレクタに入力された各不良検出ゲート回路の不良検出結果の中から、前記不良検出対象となる不良検出ゲート回路から出力された不良検出結果を選択するＹ列セレクト信号を前記Ｙ列セレクタに入力するＹ列セレクト信号線と、前記Ｘ列セレクタ及びＹ列セレクタにより選択された前記不良検出対象となる不良検出ゲート回路に入力されたデータ信号及び出力された不良検出結果を出力するデータ出力線とを具備する半導体集積回路装置である。
【００１４】
（２）不良検出ゲート回路を有する半導体集積回路装置であって、半導体基板上に形成された複数の半導体素子同士を接続する金属配線の断線不良及び短絡不良を検出可能なテストパターンを有する前記不良検出ゲート回路が、Ｘ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部、前記多数個の不良検出ゲート回路の中から、予め設定されたセレクト信号により、不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタを有する複数個の不良検出区画と、前記断線不良及び短絡不良検出用のデータ信号を生成するデコーダ回路と、前記各不良検出区画の不良検出ゲート回路及びＸ列セレクタに前記データ信号を入力するデータ信号線と、前記データ信号が入力された各不良検出ゲート回路の不良検出結果を前記各不良検出区画に設けられたＹ列セレクタに出力する検出データ出力線と、前記各不良検出区画のＸ列セレクタに入力された前記データ信号の中から、前記不良検出対象となる不良検出ゲート回路に入力されたデータ信号を選択するＸ列セレクト信号を前記各不良検出区画に設けられたＸ列セレクタのそれぞれに入力するＸ列セレクト信号線と、前記各不良検出区画のＹ列セレクタに入力された各不良検出ゲート回路の不良検出結果の中から、前記不良検出対象となる不良検出ゲート回路の不良検出結果を選択するＹ列セレクト信号を前記各不良検出区画に設けられたＹ列セレクタのそれぞれに入力するＹ列セレクト信号線と、前記各不良検出区画のＸ列セレクタ及びＹ列セレクタにより選択された不良検出対象となる不良検出ゲート回路に入力されたデータ信号及び出力された不良検出結果を出力する区画データ出力線と、前記各不良検出区画から出力される前記データ信号及び不良検出結果の中から、予め設定された区画セレクト信号により一つの不良検出区画の不良検出結果を選択する区画セレクタと、前記区画セレクタにより選択された不良検出区画の不良検出結果を出力するデータ出力線とを具備する半導体集積回路装置である。
【００１５】
（３）前記（１）または（２）の半導体集積回路装置において、前記不良検出ゲート回路は、第１論理回路及び第２論理回路と、前記第１論理回路の出力端と前記第２論理回路の入力端の間に設けられたテストパターンからなり、前記テストパターンは、半導体基板上に設けられる複数の配線層に形成される金属配線を、前記各配線層間に形成されるスルーホールを介して接続した不良検出用金属配線と、前記各配線層毎に、前記不良検出用金属配線と隣り合うように形成された短絡不良検出用配線からなる。
【００１６】
（４）不良検出ゲート回路がＸ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部と、予め設定されたセレクト信号により前記多数個の不良検出ゲート回路の中から不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタと、不良検出用のデータ信号を生成するデコーダ回路を具備する半導体集積回路装置の不良検出方法であって、前記不良検出対象となる不良検出ゲート回路を選択するＸ列セレクト信号及びＹ列セレクト信号を、前記Ｘ列セレクタ及びＹ列セレクタに入力し、前記デコーダ回路により、短絡不良検出用のデータ信号を生成し、該短絡不良検出用のデータ信号を前記不良検出部の各不良検出ゲート回路及び前記Ｘ列セレクタに入力し、該入力された短絡不良検出用のデータ信号に基づく各不良検出ゲート回路の不良検出結果を前記Ｙ列セレクタに入力し、前記Ｘ列セレクタ及びＹ列セレクタから出力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び短絡不良検出結果を記録した後、前記デコーダ回路により、断線不良検出用のデータ信号を生成し、前記短絡不良検出用のデータ信号を入力した不良検出ゲート回路に断線不良検出用のデータ信号を入力し、前記Ｘ列セレクタ及びＹ列セレクタから出力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び断線不良検出結果を記録し、前記Ｘ列セレクト信号を切り替えて、一つのＹ列方向に接続された不良検出ゲート回路について、順次短絡不良検出結果及び断線不良結果を記録し、前記Ｙ列セレクト信号を切り替えて、順次短絡不良検出及び断線不良検出を繰り返し、マトリクス状に接続されたすべての不良検出ゲート回路の短絡不良検出結果及び断線不良検出結果を記録した後、前記短絡不良検出結果及び断線不良検出結果に基づき、不良が検出された不良検出ゲート回路の特定、及び断線不良あるいは短絡不良の特定をする半導体集積回路装置の不良検出方法である。
【００１７】
（５）不良検出ゲート回路がＸ列方向及びＹ列方向にマトリクス状に多数個接続された不良検出部と、予め設定されたセレクト信号により前記多数個の不良検出ゲート回路の中から不良検出対象となる不良検出ゲート回路を一つ選択するＸ列セレクタ及びＹ列セレクタを具備する複数個の不良検出区画と、不良検出用のデータ信号を生成するデコーダ回路と、予め設定された区画セレクト信号により前記複数の不良検出区画の中から一つの不良検出区画を選択する区画セレクタを有する半導体集積回路装置の不良検出方法であって、前記不良検出対象となる不良検出ゲート回路を選択するＸ列セレクト信号及びＹ列セレクト信号を、前記Ｘ列セレクタ及びＹ列セレクタに入力し、前記デコーダ回路により、短絡不良検出用のデータ信号を生成し、該短絡不良検出用のデータ信号を前記不良検出部の各不良検出ゲート回路及び前記Ｘ列セレクタに入力し、該入力された短絡不良検出用のデータ信号に基づく各不良検出ゲート回路の不良検出結果を前記Ｙ列セレクタに入力し、各不良検出区画の前記Ｘ列セレクタ及びＹ列セレクタから出力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び短絡不良検出結果を区画セレクタに入力し、前記区画セレクト信号により、前記各不良検出区画から一つの不良検出区画を選択し、該選択された不良検出区画のデータ信号及び短絡不良検出結果を前記区画セレクタから出力して記録し、前記区画セレクタ信号を切り替えて、すべての不良検出区画のデータ信号及び短絡不良検出結果を順次出力して記録し、前記デコーダ回路により、断線不良検出用のデータ信号を生成し、前記短絡不良検出用のデータ信号を入力した不良検出ゲート回路に断線不良検出用のデータ信号を入力し、前記各不良検出区画のＸ列セレクタ及びＹ列セレクタから前記区画セレクタに入力される、前記選択された不良検出ゲート回路に入力されたデータ信号及び断線不良検出結果を、一つずつ順番に出力して記録し、前記Ｘ列セレクト信号を切り替えて、一つのＹ列方向に接続された不良検出ゲート回路について、順次短絡不良検出結果及び断線不良結果を記録し、前記Ｙ列セレクト信号を切り替えて、順次短絡不良検出及び断線不良検出を繰り返し、すべての不良検出区画のマトリクス状に接続されたすべての不良検出ゲート回路の短絡不良検出結果及び断線不良検出結果を記録した後、前記短絡不良検出結果及び断線不良検出結果に基づき、不良が検出された不良検出ゲート回路の特定、及び断線不良あるいは短絡不良の特定をする半導体集積回路装置の不良検出方法である。
【００１８】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号をつけ、その繰り返しの説明は省略する。
【００１９】
【発明の実施の形態】
（実施例）
図１は、本発明による実施例のプロセスＴＥＧを搭載した半導体集積回路装置の概略構成を示す模式図である。
図１において、ＣＨは半導体チップ、Ｂは半導体チップＣＨ上の区画、ＦＢは不良検出区画、ＦＢＡは不良検出区画領域、Ｄはデコーダ回路、ＢＳは区画セレクタ、ＲＴはＲＡＭ評価ＴＥＧである。
【００２０】
本実施例のプロセスＴＥＧを搭載した半導体集積回路装置は、図１に示すように、縦１６×横１６の１９６の区画Ｂに分割された半導体チップＣＨ上の複数の区画に配置された、金属配線のオープン（断線）不良及びショート（短絡）不良を検出する回路（以下、不良検出ゲート回路と称する）が設けられたオープン・ショート不良検出区画（以下、不良検出区画と称する）ＦＢ、前記不良検出区画ＦＢに入力する不良検出用のデータ信号を生成するデコーダ回路Ｄ、前記複数の不良検出区画ＦＢから出力される不良検出結果の中から一つの不良検出区画の不良検出結果を選択する区画セレクタＢＳからなるオープン・ショート不良検出ＴＥＧと、ＲＡＭ評価ＴＥＧ（ＲＴ）により構成される。以下、前記不良検出区画ＦＢ、デコーダ回路Ｄ、ならびに区画セレクタＢＳからなるオープン・ショート不良検出ＴＥＧをゲートマトリクスＴＥＧと称する。本実施例のゲートマトリクスＴＥＧでは、図１に示すように、前記半導体チップＣＨ上の９０区画分を不良検出区画領域ＦＢＡとして、９０の前記不良検出区画ＦＢを設けている。また、前記不良検出区画領域ＦＢＡの近くの１６区画分に前記デコーダ回路Ｄを設け、１区画分に区画セレクタＢＳを設けている。
なお、図１では、前記ゲートマトリクスＴＥＧの不良検出区画ＦＢ、入力デコーダ回路Ｄ、および区画セレクタＢＳ間を接続する配線は省略している。
【００２１】
前記ＲＡＭ評価ＴＥＧ（ＲＴ）はＲＡＭ（Random Access Memory）の動作を評価するためのＴＥＧであり、本実施例のゲートマトリクスＴＥＧによる、金属配線のオープン・ショート不良の検出とは関係がないものである。そのため、前記半導体チップＣＨ上に設けられていなくてもよい。また、前記ＲＡＭ評価ＴＥＧ（ＲＴ）の替わりに他のＴＥＧが形成されていても構わない。また、前記半導体チップＣＨ上の前記不良検出区画領域ＦＢＡ、ＲＡＭ評価ＴＥＧ（ＲＴ）以外の区画は、半導体装置の発熱量を調べるため何も形成されていない区画である。
【００２２】
図２は本実施例のゲートマトリクスＴＥＧの概略構成を示すブロック図である。
図２において、ＦＡ１，ＸＳ１，ＹＳ１，ＯＹ１，ＸＯＸ１，ＸＯＹ１はそれぞれ第１不良検出区画ＦＢ１の不良検出部，Ｘ列セレクタ，Ｙ列セレクタ，検出データ出力線，第１区画Ｘ列データ出力線，第１区画Ｙ列データ出力線、ＦＡ２，ＸＳ２はそれぞれ第２不良検出区画ＦＢ２の不良検出部，Ｘ列セレクタ、ＦＡ６，ＸＳ６はそれぞれ第６不良検出区画ＦＢ６の不良検出部，Ｘ列セレクタ、ＦＡ８７，ＸＳ８７はそれぞれ第８７不良検出区画ＦＢ８７の不良検出部，Ｘ列セレクタ、ＦＡ８８，ＸＳ８８はそれぞれ第８８不良検出区画ＦＢ８８の不良検出部，Ｘ列セレクタ、ＦＡ９０，ＸＳ９０，ＹＳ９０，ＸＯＸ９０，ＸＯＹ９０はそれぞれ第９０不良検出区画ＦＢ９０の不良検出部，Ｘ列セレクタ，Ｙ列セレクタ，第９０区画Ｘ列データ出力線，第９０区画Ｙ列出力データ線、ＤＳはデコード信号線、Ｄ１，Ｄ１６はそれぞれ第１デコーダ回路，第１６デコーダ回路、ＩＸ１，ＩＸ１６はそれぞれ第１データ信号線，第１６データ信号線、ＸＳＯＸはＸ列セレクト信号線、ＸＳＯＹはＹ列セレクト信号線、ＢＳＫは区画セレクト信号線、ＸＯＸはＸ列データ出力線、ＸＯＹはＹ列データ出力線である。
【００２３】
図２では省略しているが、本実施例では、９０の前記不良検出区画ＦＢのそれぞれを、１から９０までの通し番号を付けて区別し、それぞれを第ｎ不良検出区画ＦＢｎ（ｎは１から９０までの整数）と呼ぶことにする。また、前記１６のデコーダ回路も第１デコーダ回路から第１６デコーダ回路までの通し番号を付けて区別する。
【００２４】
本実施例のゲートマトリクスＴＥＧでは、図２に示すように、前記第１不良検出区画ＦＢ１は、不良検出区画ＦＡ１、Ｘ列セレクタＸＳ１、及びＹ列セレクタＹＳ１により構成されており、同様に第９０不良検出区画ＦＢ９０は、不良検出部ＦＡ９０、Ｘ列セレクタＸＳ９０、Ｙ列セレクタＹＳ９０により構成されている。図２では一部省略しているが、残りの前記第ｎ不良検出区画ＦＢｎ（ｎは２から８９までの整数）もそれぞれ、不良検出部ＦＡｎ、Ｘ列セレクタＸＳｎ、Ｙ列セレクタＹＳｎにより構成されている。
【００２５】
前記第１不良検出区画ＦＢ１に設けられた不良検出部ＦＡ１及びＸ列セレクタＸＳ１は、第１データ信号線ＩＸ１により第１デコーダ回路Ｄ１と接続されている。また、前記第１データ信号線ＩＸ１は、図２に示すように、例えば、第２不良検出区画ＦＢ２に設けられた不良検出部ＦＡ２及びＸ列セレクタＸＳ２から第６不良検出区画ＦＢ６に設けられた不良検出部ＦＡ６及びＸ列セレクタＸＳ６までとも接続される。
同様に、例えば、第８７不良検出区画ＦＢ８７に設けられた不良検出部ＦＡ８７及びＸ列セレクタＸＳ８７から前記第９０不良検出区画ＦＢ９０に設けられた不良検出部ＦＡ９０及びＸ列セレクタＸＳ９０までは、第１６データ信号線ＩＸ１６により第１６デコーダ回路Ｄ１６と接続されている。
【００２６】
図２では一部省略しているが、前記第ｎ不良検出区画ＦＢｎ（ｎは１から９０までの整数）に設けられた不良検出部ＦＡｎ及びＸ列セレクタＸＳｎは、第１データ信号線ＩＸ１から第１６データ信号線ＩＸ１６までのいずれかにより、第１デコーダ回路Ｄ１から第１６デコーダ回路Ｄ１６までのいずれかと接続されている。
【００２７】
前記第１デコーダ回路Ｄ１から第１６デコーダ回路Ｄ１６までのそれぞれは、デコード信号線ＤＳが接続されており、前記デコード信号線ＤＳにより入力されたデコード信号を、前記各第ｎ不良検出区画ＦＢｎの不良検出部ＦＡｎでのオープン不良あるいはショート不良検出用のデータ信号に変換して、前記第１データ信号線ＩＸ１から第１６データ信号線ＩＸ１６により出力する。前記第１データ信号線ＩＸ１から第１６データ信号線ＩＸ１６までは、同一のデータ信号が出力される。
【００２８】
前記第１不良検出区画ＦＢ１に設けられた不良検出部ＦＡ１とＹ列セレクタＹＳ１は、検出データ出力線ＯＹにより接続されており、前記第１データ信号線ＩＸ１により入力された不良検出用のデータ信号に基づく不良検出結果を前記検出データ出力線ＯＹにより前記Ｙ列セレクタＹＳ１に出力する。このとき、前記第１不良検出区画ＦＢ１に設けられた不良検出部ＦＡ１からは複数の検出結果が出力される。
同様に、図２では一部省略しているが、各第ｎ不良検出区画ＦＢｎ（ｎは１から９０までの整数）に設けられた不良検出部ＦＡｎとＹ列セレクタＹＳｎは、検出データ出力線ＯＹにより接続されており、前記第１データ信号線ＩＸ１から第１６データ信号線ＩＸ１６のいずれかから入力された不良検出用のデータ信号に基づく不良検出結果を前記検出結果出力線ＯＹにより前記Ｙ列セレクタＹＳｎに出力する。このとき、前記第ｎ不良検出区画ＦＢｎに設けられた不良検出部ＦＡｎからは複数の不良検出結果が出力される。
【００２９】
前記第１不良検出区画ＦＢ１に設けられたＸ列セレクタＸＳ１には、前記第１デコーダ回路Ｄ１と接続された第１データ信号線ＩＸ１の他に、Ｘ列セレクト信号線ＸＳＯＸ、及び第１区画Ｘ列データ出力線ＸＯＸ１が接続されている。
同様に、前記第９０不良検出区画ＦＢ９０に設けられたＸ列セレクタＸＳ９０には、前記第１６デコーダ回路Ｄ１６と接続された第１６データ信号線ＩＸ１６の他に、前記Ｘ列セレクト信号線ＸＳＯＸ、及び第９０区画Ｘ列データ出力線ＸＯＸ９０が接続されている。
【００３０】
図２では省略しているが、残りの前記第ｎ不良検出区画ＦＢｎ（ｎは２から８９までの整数）に設けられたＸ列セレクタＸＳｎには、前記第１データ信号線ＩＸ１から第１６データ信号線ＩＸ１６までのいずれかの他に、Ｘ列セレクト信号線ＸＳＯＸ、及び第ｎ区画Ｘ列データ出力線ＸＯＸｎが接続されている。
前記９０の不良検出区画ＦＢのそれぞれに設けられるＸ列セレクタＸＳには、同一のＸ列セレクト信号が入力される。
【００３１】
前記第１不良検出区画ＦＢ１に設けられたＹ列セレクタＹＳ１には、前記検出データ出力線ＯＹのほかに、Ｙ列セレクト信号線ＸＳＯＹ、及び第１区画Ｙ列データ出力線ＸＯＹ１が接続されている。このとき前記第１区画Ｙ列データ出力線ＸＯＹ１から出力される不良検出結果は、前記第１区画Ｘ列データ出力線ＸＯＸ１から出力されるデータ信号と関連付けがなされる。
同様に、図２では省略しているが、前記第ｎ不良検出区画ＦＢｎ（ｎは２から９０までの整数）に設けられたＹ列セレクタＹＳｎには、前記検出データ出力線ＯＹｎのほかに、Ｙ列セレクト信号線ＸＳＯＹ、及び第ｎ区画Ｙ列データ出力線ＸＯＹｎが接続されている。このとき前記第ｎ区画Ｙ列データ出力線ＸＯＹｎから出力される不良検出結果は、前記区画Ｘ列データ出力線ＸＯＸｎに出力されるデータ信号と関連付けがなされる。
前記９０の不良検出区画ＦＢのそれぞれに設けられるＹ列セレクタＹＳには、同一のＹ列セレクト信号が入力される。
【００３２】
前記第１区画Ｘ列データ出力線ＸＯＸ１、第１区画Ｙ列データ出力線ＸＯＹ１、第９０区画Ｘ列データ出力線ＸＯＸ９０、第９０区画Ｙ列データ出力線ＸＯＹ９０、第ｎ区画Ｘ列データ出力線ＸＯＸｎ、第ｎ区画Ｙ列出力データ線ＸＯＹｎのそれぞれは、区画セレクタＢＳに接続される。前記区画セレクタＢＳには、この他に区画セレクト信号線ＢＳＫ、及びＸ列データ出力線ＸＯＸ、Ｙ列データ出力線ＸＯＹが接続されている。前記区画セレクタＢＳは、前記区画セレクト信号線ＢＳＫから入力される区画セレクト信号により、前記第ｎ区画Ｘ列データ出力線ＸＯＸｎ、第ｎ区画Ｙ列データ出力線ＸＯＹｎの組のの中から一組を選択して、前記Ｘ列データ出力線ＸＯＸ及びＹ列データ出力線ＸＯＹに出力する。
【００３３】
図３は本実施例の不良検出区画の概略構成を示すブロック図であり、図４は図３の不良検出部の拡大模式図である。図３及び図４では前記第１不良検出区画ＦＢ１を例にあげて示している。
図３において、ＤＳ１乃至ＤＳ５はデコード信号線、ＩＸ１０１，ＩＸ１２８はそれぞれ第１データ信号線、ＸＳＯＸ１乃至ＸＳＯＸ６はＸ列セレクト信号線、ＸＳＯＹ１乃至ＸＳＯＹ６はＹ列セレクト信号線、ＯＹ１，ＯＹ３２はそれぞれ検出データ出力線、Ｓはスロットである。図４において、ＦＧ（ｘ，ｙ）は不良検出ゲート回路である。
【００３４】
本実施例の第１不良検出区画ＦＢ１は、図３に示すように、前記不良検出ゲート回路がＸ列方向及びＹ列方向にマトリクス状に接続された不良検出部ＦＡ１と、Ｘ列セレクタＸＳ１、Ｙ列セレクタＹＳ１により構成されている。残りの第２不良検出区画ＦＢ２から第９０不良検出区画ＦＢ９０までも、前記第１不良検出区画ＦＢ１と同様の構成である。
【００３５】
前記第１不良検出区画ＦＢ１に設けられた不良検出部ＦＡ１は、図３における横方向に相当するＸ列方向に１４個、縦方向であるＹ列方向に１６個のスロットＳと呼ばれる小領域に分割されており、それぞれのスロットＳには、前記不良検出ゲート回路ＦＧが２個形成されている。以下、前記不良検出部ＦＡに設けられた不良検出ゲート回路ＦＧの一つ一つを区別するために、Ｘ列方向及びＹ列方向の位置を示す（ｘ，ｙ）を添えて示すことにする。
【００３６】
前記各不良検出ゲート回路ＦＧ（ｘ，ｙ）は、図４に示すように、２個の２入力ＮＯＲゲート及びそれらの間に接続されるテストパターンで構成されており、１段目の２入力ＮＯＲゲートの出力端と２段目の２入力ＮＯＲゲートの入力端を接続する配線にオープン不良及びショート不良を検出できるテストパターンが形成される。Ｘ列方向に並んだ不良検出ゲート回路ＦＧ（１，１）から不良検出ゲート回路ＦＧ（１４，１）までのそれぞれの前記２段目の２入力ＮＯＲゲートの出力端は、その後段側に位置する不良検出ゲート回路の１段目の２入力ＮＯＲゲートの一方の入力端と接続されており、２８個の２入力ＮＯＲゲートが直列に接続された形になっている。以下、この直列に接続された１４個の不良検出ゲート回路からなる列を不良検出ゲート回路列と称する。本実施例の第１不良検出区画ＦＢ１に設けられた不良検出部ＦＡ１には、Ｙ列方向に１６個のスロットがあるため、３２列の不良検出ゲート回路列が設けられていることになる。
【００３７】
前記不良検出ゲート回路列をなす２８個の２入力ＮＯＲゲートの他方の入力端には、図４に示すように、各不良検出ゲート回路列の最後段の２入力ＮＯＲゲートから順に第１データ信号線ＩＸ１０１乃至ＩＸ１２８が接続されている。ただし、前記不良検出ゲート回路ＦＧ（１４，ｙ）の１段目の２入力ＮＯＲゲートのみ両方の入力端が第１データ信号線ＩＸ１２８と接続される。
【００３８】
前記３２列の各不良検出ゲート回路列の不良検出ゲート回路ＦＧ（１，ｙ）の２段目の２入力ＮＯＲゲートの出力端は、検出データ出力線ＯＹ１乃至ＯＹ３２により前記Ｙ列セレクタと接続されている。
【００３９】
前記不良検出部ＦＡ１の不良検出ゲート回路ＦＧ（ｘ，ｙ）にデータ信号を入力する２８本の第１データ信号線ＩＸ１０１乃至ＩＸ１２８は、図３に示すように、Ｘ列セレクタＸＳ１に接続されるとともに、次の不良検出区画の不良検出部に形成された不良検出ゲート回路に接続されていく。
【００４０】
前記Ｘ列セレクタＸＳ１には、図３に示すように、６本のＸ列セレクト信号線ＸＳＯＸ１乃至ＸＳＯＸ６が接続されており、前記Ｘ列セレクト信号線ＸＳＯＸ１乃至ＸＳＯＸ６から入力されるＸ列セレクト信号により、前記第１データ信号線ＩＸ１０１乃至ＩＸ１２８のデータ信号のうち、前記不良検出ゲート回路列の１４個の不良検出ゲート回路ＦＧ（１，ｙ）乃至ＦＧ（１４，ｙ）の中のオープン不良あるいはショート不良を行っている不良検出ゲート回路に入力されるデータ信号を第１区画Ｘ列データ出力線ＸＯＸ１に出力する。
【００４１】
前記Ｙ列セレクタＹＳには、６本のＹ列セレクト信号線ＸＳＯＹ１乃至ＸＳＯＹ６が接続されており、前記Ｙ列セレクト信号線ＸＳＯＹ１乃至ＸＳＯＹ６から入力されるＹ列セレクト信号により、前記各不良検出ゲート回路列の検出データ出力線ＯＹ１乃至ＯＹ３２から出力される不良検出結果の中の、一つの不良検出結果のみを第１区画Ｙ列データ出力線ＸＯＹ１に出力する。
前記第１区画Ｘ列データ出力線ＸＯＸ１及び第１区画Ｙ列データ出力線ＸＯＹ１から出力されたデータは、区画セレクタＢＳに入力される。
【００４２】
前記区画セレクタＢＳには、前記第１区画Ｘ列データ出力線ＸＯＸ１及び第１区画Ｙ列データ出力線ＸＯＹ１と同様に、残りの８９の不良検出区画のそれぞれからの第ｎ区画Ｘ列データ出力線ＸＯＸｎ及び第ｎ区画Ｙ列データ出力線ＸＯＹｎも接続されており、それぞれの不良検出区画から、不良検出対象となる不良検出ゲート回路ＦＧ（ｘ，ｙ）に入力されるデータ信号及び入力されたデータ信号に基づく不良検出結果が入力される。
【００４３】
前記区画セレクタＢＳでは、８本の区画セレクト信号線ＢＳＫ１乃至ＢＳＫ８から入力される区画セレクト信号により、各不良検出区画の中から一区画を選択し、選択された不良検出区画から出力された不良検出対象となる不良検出ゲート回路に入力されたデータ信号及び入力されたデータ信号に基づく不良検出結果の組をＸ列出力データ線ＸＯＸ及びＹ列出力データ線ＸＯＹに出力する。
【００４４】
図５は、本実施例の不良検出ゲート回路の概略構成を示す等価回路図である。図５において、Ｑ０，Ｑ１，Ｑ２，Ｑ３，ＱＡＤ１，ＱＥＮ１，Ｑ４，Ｑ５，Ｑ６，Ｑ７，ＱＡＤ２，ＱＥＮ２はトランジスタ、ＲＥ１，ＲＣＮ１，ＲＣＰ１，ＲＥＦＮ１，ＲＥ２，ＲＣＮ２，ＲＣＰ２，ＲＥＦＮ２は抵抗素子、Ｃ１，Ｃ２は容量素子である。
【００４５】
本実施例の不良検出ゲート回路は、図５に示すように、トランジスタＱ０，Ｑ１，Ｑ２，Ｑ３，ＱＡＤ１，ＱＥＮ１、抵抗素子ＲＥ１，ＲＣＮ１，ＲＣＰ１，ＲＥＦＮ１、容量素子Ｃ１からなる１段目のＮＯＲゲートと、トランジスタＱ４，Ｑ５，Ｑ６，Ｑ７，ＱＡＤ２，ＱＥＮ２、抵抗素子ＲＥ２，ＲＣＮ２，ＲＣＰ２，ＲＥＦＮ２、容量素子Ｃ２からなる２段目のＮＯＲゲートの２つのＮＯＲゲートと、前記第１ＮＯＲゲートの出力端であるトランジスタＱＥＮ１のエミッタ電極と前記第２ＮＯＲゲートの一方の入力端であるトランジスタＱ４のベース電極の間に形成された、オープン不良及びショート不良を検出できるテストパターンにより構成される。
【００４６】
図６乃至図１０は本実施例の不良検出ゲート回路の概略構成を示す模式平面図及び断面図で、図６乃至図９は前記不良検出ゲート回路に形成されるテストパターンの構成を各配線層毎に分けて示した模式平面図で、図１０は図６乃至図９に示した各配線層を積層した状態におけるＡ−Ａ′線での模式断面図である。
【００４７】
図６乃至図１０において、ＩＸ０１，ＩＸ０２はそれぞれ第１データ信号線、ＦＣＬは不良検出用金属配線、ＳＣＬ２は第２配線層のショート不良検出用配線、ＳＣＬ３は第３配線層のショート不良検出用配線、ＳＣＬ４は第４配線層のショート不良検出用配線、ＳＣＬ５は第５配線層のショート不良検出用配線、ＴＨ１，ＴＨ１Ａ，ＴＨ１Ｂは第１スルーホール、ＴＨ２は第２スルーホール、ＴＨ３は第３スルーホール、ＴＨ４は第４スルーホール、ＰＶＴＴ，Ｐ３，Ｐ４，Ｐ５は不良解析用パッド、ＢＳは半導体基板、１は第１層間絶縁膜、２は第２層間絶縁膜、３は第３層間絶縁膜、４は第４層間絶縁膜、５は表面保護膜である。
【００４８】
前記テストパターンは図６乃至第１０図に示すように、半導体基板上の第２配線層から第５配線層のそれぞれに形成される複数の不良検出用金属配線ＦＣＬを第２層間絶縁膜２に形成される第２スルーホールＴＨ２、第３層間絶縁膜３に形成される第３スルーホールＴＨ３、第４層間絶縁膜４に形成される第４スルーホールＴＨ４を介して接続しており、前記各スルーホールを介して接続された不良検出用金属配線ＦＣＬの一端は、図６及び図１０に示した第１スルーホールＴＨ１Ａを介して、前記図５に示したトランジスタＱＥＮ１のエミッタ電極と接続される。前記不良検出用金属配線ＦＣＬの他端は、図６に示した第１スルーホールＴＨ１Ｂを介して、前記図５に示したトランジスタＱ４のベース電極と接続される。
【００４９】
各配線層に形成される前記不良検出用金属配線ＦＣＬは、図６乃至図１０に示すように、それぞれの不良検出用金属配線ＦＣＬと隣り合うように、ショート不良検出用配線ＳＣＬを設けられている。前記ショート不良検出用配線ＳＣＬは第２配線層のショート不良検出用配線ＳＣＬ２、第３配線層のショート不良検出用配線ＳＣＬ３、第４配線層のショート不良検出用配線ＳＣＬ４、第５配線層のショート不良検出用配線ＳＣＬ５のそれぞれに分けて設けており、各配線層ごとにショート不良検出が行えるようになっている。
【００５０】
また、第５配線層には、図９に示したような、各配線層から引き出された不良解析用パッドＰＶＴＴ，Ｐ３，Ｐ４，Ｐ５が設けられている。前記各不良解析用パッドは、各配線層から引き出されており、各不良解析パッド間の導通検査をすることにより、断線不良のある配線層を特定することができる。
【００５１】
また、前記各配線層には、前記不良検出用金属配線ＦＣＬ、ショート不良検出用配線ＳＣＬの他に、図６に示したような、第１データ信号線ＩＸ０１，ＩＸ０２や、電源配線等（図示しない）も形成されている。
【００５２】
図１１は本実施例のゲートマトリクスＴＥＧによる不良検出方法を説明するための模式図で、１個の不良検出ゲート回路での不良検出方法を説明するための図である。
【００５３】
図１１において、ＦＧは不良検出ゲート回路、ＩＸＡ，ＩＸＢはデータ信号線、ＦＣＬは不良検出用金属配線、ＳＣＬ２は第２配線層の短絡不良検出用配線、ＳＣＬ３は第３配線層のショート不良検出用配線、ＳＣＬ４は第４配線層のショート不良検出用配線、ＳＣＬ５は第５配線層のショート不良検出用配線、Ｌは低出力信号、Ｈは高出力信号である。本実施例では、前記低出力信号Ｌを、例えば０ボルト（Ｖ）とし、前記高出力信号Ｈを、例えば５ボルト（Ｖ）とする。
【００５４】
前記不良検出ゲート回路ＦＧを用いてオープン不良を検出する場合には、データ信号線ＩＸＡ及びＩＸＢから前記不良検出ゲート回路ＦＧの１段目及び２段目のＮＯＲゲートに入力されるデータ信号を低出力信号Ｌにしておき、前段の不良検出ゲート回路から前記１段目のＮＯＲゲートに入力される信号も低出力信号Ｌになるようにしておく。また、前記各配線層のショート不良検出用配線ＳＣＬ２乃至ＳＣＬ５には低出力信号Ｌを入力しておく。このとき、１段目のＮＯＲゲートから不良検出用金属配線ＦＣＬへの出力は高出力信号Ｈであるため、前記不良検出用金属配線ＦＣＬに断線がなければ、２段目のＮＯＲゲートに入力されるのは低出力信号Ｌと高出力信号Ｈになる。そのため、２段目のＮＯＲゲートの出力は低出力信号Ｌとなる。もし、前記不良検出用金属配線ＦＣＬが断線していれば２段目のＮＯＲゲートには低出力信号Ｌのみが入力されるので出力は高出力信号Ｈとなり、その不良検出ゲート回路ＦＧにオープン不良があることがわかる。
【００５５】
一方、前記不良検出ゲート回路ＦＧを用いてショート不良を検出する場合には、前記データ信号線ＩＸＡから前記不良検出ゲート回路ＦＧの２段目のＮＯＲゲートに入力されるデータ信号を低出力信号Ｌ、前記データ信号線ＩＸＢから１段目のＮＯＲゲートに入力されるデータ信号を高出力信号Ｈとし、前段の不良検出ゲート回路から前記１段目のＮＯＲゲートに入力される信号が低出力信号Ｌになるようにしておく。そして、第２配線層から第５配線層までのそれぞれに設けられたショート不良検出用配線ＳＣＬ２からＳＣＬ５のいずれか１つ、例えば第２配線層のショート不良検出用配線ＳＣＬ２に高出力信号Ｈを入力する。このとき、前記１段目のＮＯＲゲートから前記不良検出用金属配線ＦＣＬへの出力は低出力信号Ｌであるため、前記不良検出用金属配線ＦＣＬと第２配線層のショート不良検出用配線ＳＣＬ２が接触していなければ、前記２段目のＮＯＲゲートに入力されるのは低出力信号Ｌになる。そのため、２段目のＮＯＲゲートの出力は高出力信号Ｈとなる。もし、前記不良検出用金属配線ＦＣＬと前記第２配線層のショート不良検出用配線ＳＣＬ２が接触していれば、前記不良検出用金属配線ＦＣＬに前記ショート不良検出用配線ＳＣＬからの高出力信号Ｈが流れ、前記２段目のＮＯＲゲートに低出力信号Ｌと高出力信号Ｈが入力されることになり、前記２段目のＮＯＲゲートの出力は低出力信号Ｌになり、その不良検出ゲート回路ＦＧは第２配線層にショート不良があることがわかる。
第３配線層から第５配線層までについても同様に行うことで、不良検出ゲート回路ＦＧのどの配線層にショート不良があるかを特定することができる。
【００５６】
図１２及び図１３は、本実施例のゲートマトリクスＴＥＧによる、オープン不良およびショート不良の検出方法を説明するための図である。
図１２及び図１３において、ＩＸ０１乃至ＩＸ２８はデータ信号線、ＯＹ１は検出データ出力線である。前記データ信号線ＩＸ０１乃至ＩＸ２８は、前記図３に示した第１データ信号線ＩＸ１０１乃至ＩＸ１２８に相当する。
【００５７】
まず、各不良検出区画に設けられたＹ列セレクタが、１列目の不良検出ゲート回路列、すなわち前記検出データ出力線ＯＹ１からの不良検出結果を出力するように、Ｙ列セレクト信号を入力しておく。
【００５８】
次に、図１２（ａ）に示すように、前記データ信号線ＩＸ０１乃至ＩＸ２８のすべてに高出力信号Ｈを入力し、ショート不良検出用配線ＳＣＬ２乃至ＳＣＬ５には低出力信号Ｌを入力しておく、この状態で不良検出ゲート回路列の検出データ出力線ＯＹ１から出力されるのは低出力信号Ｌである。図１２（ａ）では省略しているが、各不良検出部の残りの３１列の不良検出ゲート回路列のそれぞれの検出データ出力線からも同様に低出力信号Ｌが出力されている。
また、前記データ信号線ＩＸ０１乃至ＩＸ２８は、すべての不良検出区画の不良検出部に同様のデータ信号を入力する。
【００５９】
次に、図１２（ｂ）に示すように、データ信号線ＩＸ１のみに低出力信号Ｌが入力され、残りのデータ信号線ＩＸ２乃至ＩＸ２８には高出力信号Ｈを入力して、各不良検出部の不良検出ゲート回路ＦＧ（１，１）のショート不良検出を行う。
この状態で、まず、前記第２配線層のショート不良検出用配線ＳＣＬ２に高出力信号Ｈを入力する。このとき、不良検出ゲート回路ＦＧ（１，１）の第２配線層にショート不良がなければ、前記検出データ出力線ＯＹ１からは高出力信号Ｈが出力される。
【００６０】
各不良検出区画のそれぞれのＹ列セレクタから出力される前記不良検出ゲート回路ＦＧ（１，１）の第２配線層のショート不良検出結果は、前記図２に示した、各不良検出区画の区画Ｙ列データ出力線により区画セレクタＢＳに入力される。
前記区画セレクタＢＳでは、前記図３に示した、８本の区画セレクト信号線ＢＳＫ１乃至ＢＳＫ８の入力信号を切り替えることにより、半導体チップＣＨ上に設けられた９０の各不良検出区画の不良検出ゲート回路ＦＧ（１，１）の第２配線層のショート不良検出結果を一つずつ順番にＸ列データ出力線ＸＯＸ及びＹ列データ出力線ＸＯＹから出力していく。前記Ｘ列データ出力線ＸＯＸ及びＹ列データ出力線ＸＯＹから出力された前記不良検出ゲート回路ＦＧ（１，１）の第２配線層のショート不良検出結果は、順次記録されて行く。
【００６１】
すべての不良検出区画の不良検出ゲート回路ＦＧ（１，１）の第２配線層のショート不良検出結果を記録したら、次に第３配線層のショート不良検出用配線ＳＣＬ３乃至ＳＣＬ５の一つに順次高出力信号Ｈを入力して、同様の手順で前記各不良検出区画の不良検出ゲート回路ＦＧ（１，１）のすべての配線層のショート不良検出を行い結果を順次記録していく。
【００６２】
前記不良検出ゲート回路ＦＧ（１，１）のすべての配線層のショート不良検出結果の記録が終了したら、図１３（ｃ）に示すように、データ信号線ＩＸ１及びＩＸ２に低出力信号Ｌを入力し、残りのデータ信号線ＩＸ３乃至ＩＸ２８に高出力信号Ｈを入力して、不良検出ゲート回路ＦＧ（１，１）のオープン不良の検出を行う。
このときも、前記ショート不良検出の際と同様に、区画セレクタＢＳにおいて各不良検出区画のそれぞれから出力された不良検出ゲート回路ＦＧ（１，１）のオープン不良検出結果を一つずつ順番に前記Ｘ列データ出力線ＸＯＸ及びＹ列データ出力線により出力していき、前記不良検出ゲート回路ＦＧ（１，１）のオープン不良検出結果を順番に記憶していく。
【００６３】
次に、図１３（ｄ）に示すように、データ信号線ＩＸ１乃至ＩＸ３に低出力信号Ｌを入力し、残りのデータ信号腺ＩＸ４乃至ＩＸ２８には高出力信号Ｈを入力して、不良検出ゲート回路ＦＧ（２，１）のショート不良検出を行う。
この時も、前記不良検出ゲート回路ＦＧ（１，１）のショート不良検出の手順と同様で、前記区画セレクタＢＳにおいて各不良検出区画の不良検出ゲート回路ＦＧ（２，１）の各配線層毎のショート不良検出結果を一つずつ順番に取り出して記録していく。
【００６４】
その後は、データ信号線ＩＸ１乃至ＩＸ４に低出力信号Ｌを入力し、残りのデータ信号線ＩＸ５乃至ＩＸ２８に高出力信号Ｈを入力して不良検出ゲート回路ＦＧ（２，１）のオープン不良の検出結果を記録した後、データ信号線ＩＸ１乃至ＩＸ５に低出力信号Ｌを入力し、残りのデータ信号ＩＸ６乃至ＩＸ２８に高出力信号Ｈを入力して不良検出ゲート回路ＦＧ（３，１）のショート不良検出を行う。その後も、順次低出力信号Ｌを入力するデータ信号線の数を増やしていき、不良検出ゲート回路（１４，１）までのショート不良検出、オープン不良検出を行っていく。
【００６５】
前記各不良検出区画の不良検出ゲート回路ＦＧ（１，１）乃至ＦＧ（１４，１）についてのショート不良及びオープン不良の検出が終了したら、図示はしないが、Ｙ列セレクト信号を切り替えて、不良検出ゲート回路ＦＧ（ｘ，２）の検出データ出力線ＯＹ２が区画Ｙ列出力データとして出力されるようにし、前記不良検出ゲート回路ＦＧ（ｘ，１）の時と同様のショート不良及びオープン不良の検出を行う。その後も同様の手順で、最終の不良検出ゲート回路ＦＧ（ｘ，３２）まで順次繰り返し、すべての不良検出ゲート回路におけるショート不良検出結果及びオープン不良検出結果を順番に記録していく。
【００６６】
すべての不良検出回路に対するショート不良及びオープン不良の検出が終了したら、出力結果と、あらかじめ用意されている期待値の表を比較して、どの部分に期待値と異なる結果が出ているかを調べる。
このとき、各不良検出ゲート回路列において、オープン不良あるいはショート不良があった場合、その不良によりそれ以降の不良検出結果の信頼性がなくなるため、各不良検出ゲート回路列の最後段にある不良、すなわち各不良検出ゲート回路列において最初に指摘される不良のみを採用する。
【００６７】
出力結果と期待値を比較して、オープン不良あるいはショート不良がある不良検出ゲート回路ＦＧ（ｘ，ｙ）の位置がわかったら、その部分の不良解析を行う。
オープン不良の場合は、まず、第５配線層まで研磨して、前記図９に示したような、前記不良解析用パッドＰＶＴＴ，Ｐ３，Ｐ４，Ｐ５を露出させ、各不良解析用パッド間での導通検査をし、何層目の不良検出用配線ＦＣＬが断線しているかをチェックする。前記導通検査で、例えば、第３配線層に断線があるとわかったら３層目まで研磨して、外観検査をした後、不良部分（断線部分）の断面をＳＥＭなどで観察して、不良が起こった原因などを解析する。
一方、ショート不良の場合は、出力結果から、何層目に不良があったかまでわかるので、はじめからショート不良が検出された配線層まで研磨して、外観検査及び断面の観察をして、不良が起こった原因などを解析する。
【００６８】
以上説明したように、本実施例によれば、１つの前記不良検出ゲート回路に形成されたテストパターンでオープン不良とショート不良の両方の不良が検出できるため、一つの半導体集積回路装置内で前記テストパターンを形成する領域を約２倍にでき、テストパターンの高集積化が可能となる。
また、複数の不良検出ゲート回路の不良検出結果をその不良検出ゲート回路のある位置とともに順次記録していくので、１つの半導体集積回路装置内に複数の不良があってもその不良位置を指摘することが容易であり、新規プロセスの開発段階のように不良箇所が多い場合でも不良解析を効率良く行うことができる。
【００６９】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはもちろんである。
【００７０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）高集積化、大面積化した半導体集積回路装置の不良検出を容易にすることができる。
（２）高集積化・大面積化した半導体集積回路装置の不良解析の効率を向上することができる。
（３）半導体集積回路装置のプロセスを評価するテストパターンを高集積化することができる。
（４）半導体集積回路装置の不良検出方法において、１つの半導体集積回路内に存在する複数の不良の位置を指摘することができる。
【図面の簡単な説明】
【図１】本発明による実施例のプロセス評価ＴＥＧを搭載した半導体集積回路装置の概略構成を示す図である。
【図２】本実施例のゲートマトリクスＴＥＧの概略構成を示す模式ブロック図である。
【図３】本実施例の不良検出区画の概略構成を示す模式ブロック図である。
【図４】本実施例の不良検出部の概略構成を示す模式図である。
【図５】本実施例の不良検出ゲート回路の概略構成を示す等価回路図である。
【図６】本実施例の不良検出ゲート回路の概略構成を示す模式平面図である。
【図７】本実施例の不良検出ゲート回路の概略構成を示す模式平面図である。
【図８】本実施例の不良検出ゲート回路の概略構成を示す模式平面図である。
【図９】本実施例の不良検出ゲート回路の概略構成を示す模式平面図である。
【図１０】本実施例の不良検出ゲート回路の概略構成を示す模式断面図である。
【図１１】本実施例の不良検出ゲート回路を用いた不良検出方法を説明するための模式図である。
【図１２】本実施例のゲートマトリクスＴＥＧによる不良検出方法を説明するための図である。
【図１３】本実施例のゲートマトリクスＴＥＧによる不良検出方法を説明するための図である。
【符号の説明】
ＣＨ…半導体チップ、Ｂ…区画、ＦＢ…不良検出区画、ＦＢＡ…不良検出区画領域、Ｄ…デコーダ回路、ＢＳ…区画セレクタ、ＲＴ…ＲＡＭ評価ＴＥＧ、ＦＡ…不良検出部、ＸＳ…Ｘ列セレクタ、ＹＳ…Ｙ列セレクタ、ＩＸ…データ信号線、ＸＳＯＹ…Ｘ列セレクト信号線、ＸＳＯＹ…Ｙ列セレクト信号線、ＸＯＸ１〜ＸＯＸ９０…区画Ｘ列データ出力線、ＸＯＹ１〜ＸＯＹ９０…区画Ｙ列データ出力線、ＯＹ…検出データ出力線、ＸＯＸ…Ｘ列データ出力線、ＸＯＹ…Ｙ列データ出力線、ＤＳ…デコード信号線、ＢＳＫ…区画セレクト信号線、Ｓ…スロット、ＦＧ（ｘ，ｙ）…不良検出ゲート回路、Ｑ０〜Ｑ７，ＱＡＤ１，ＱＥＮ１，ＱＡＤ２，ＱＥＮ２…トランジスタ、ＲＥ１，ＲＣＮ１，ＲＣＰ１，ＲＥＦＮ１，ＲＥ２，ＲＣＮ２，ＲＣＰ２，ＲＥＦＮ２…抵抗素子、Ｃ１，Ｃ２…容量素子、ＦＣＬ…不良検出用金属配線、ＳＣＬ２〜ＳＣＬ５…ショート不良検出用配線、ＴＨ１，ＴＨ１Ａ，ＴＨ１Ｂ…第１スルーホール、ＴＨ２…第２スルーホール、ＴＨ３…第３スルーホール、ＴＨ４…第４スルーホール、ＰＶＴＴ，Ｐ３，Ｐ４，Ｐ５…不良解析用パッド、ＢＳ…半導体基板、１，２，３，４…層間絶縁膜、５…表面保護膜
【図１】
0004024981.tif 000002
【図２】
0004024981.tif 000003
【図３】
0004024981.tif 000004
【図４】
0004024981.tif 000005
【図５】
0004024981.tif 000006
【図６】
0004024981.tif 000007
【図７】
0004024981.tif 000008
【図８】
0004024981.tif 000009
【図９】
0004024981.tif 000010
【図１０】
0004024981.tif 000011
【図１１】
0004024981.tif 000012
【図１２】
0004024981.tif 000013
【図１３】
0004024981.tif 000014