(57)【特許請求の範囲】
【請求項１】
多数のウエハ処理装置を含む生産ラインを用いる半導体装置の製造方法であって、前記生産ラインは以下を含む：
（ｉ）前記多数のウエハ処理装置の間において、多数の被処理ウエハロットを搬送する搬送装置；
（ｉｉ）前記多数のウエハ処理装置と前記搬送装置を自動的に管理および制御する情報処理装置；
（ｉｉｉ）前記多数のウエハ処理装置の各々に設けられ、前記多数のウエハ処理装置の各々で処理中または処理待ち中の前記被処理ウエハロットを収容するための一つ以上のポート、
ここで、半導体装置の製造方法は以下の工程を含む：
（ａ）各前記ウエハ処理装置の各前記ポートの空き状況を前記情報処理装置により自動的に監視する工程；
（ｂ）各前記ウエハ処理装置の各前記ポートの前記空き状況に基づいて、所定の割付規則に従って、前記情報処理装置により前記多数の被処理ウエハロットの内の空きが出た前記ポートを有する前記ウエハ処理装置による処理が可能な複数の被処理ウエハロットの中から一つの前記被処理ウエハロットを前記搬送装置を介して自動的に空きが出た前記ポートに搬送する工程、
ここで、前記所定の割付規則は、前記空きが出たポートを有する前記ウエハ処理装置の空きポート数が一つで、かつ、前記ウエハ処理装置の処理中の工程の残余の処理時間が所定時間を超える場合、前記複数の被処理ウエハロットの中から優先度が所定優先度以上のものを前記空きポートに搬送し、前記所定優先度以上の前記被処理ウエハロットがない場合は、前記空きポートを空きの状態のままにしておくことを条件に、
各前記ウエハ処理装置の各前記ポートの前記空き状態の時間を最小にするように、前記複数の被処理ウエハロットの中から一つのロットを前記搬送装置を介して自動的に前記空きポートに搬送する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
半導体装置の製造技術、半導体製造装置および生産ラインの搬送制御技術に関し、特に、半導体装置の製造工程におけるロットの着工方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の製造においては、顧客の要求に合わせて製品を早く供給することが求められており、この要求に答えるために、製品を短いＴＡＴ（Turn Around Time）で製造する必要が高まっている。また、製品サイクルが短くなってきたため、半導体装置の開発ＴＡＴの短縮が強く求められている。特に、新製品の開発段階では、製造プロセスの調整およびマスクパターンの修正などを繰り返し行う必要があることから、試作品製造のＴＡＴを短縮して製品開発期間を短縮することが重要となる。
【０００３】
たとえば、特開２００１−３２５０１３号公報においては、通常のロットの製造工程中に、優先度の高いロット（以下、特急ロットという）製造工程を割り付ける場合において、半導体製造ライン全体の稼働率の低下を抑制し、かつ特急ロットの製造の停滞を解消して特急ロットを最小時間で製造する技術について開示されている。すなわち、特急ロットの工程に割り当て可能な１台以上の製造装置が現在処理しているロットの処理終了時刻と特急ロットの処理開始予定時刻とを比較し、現在処理しているロットの処理終了時刻が特急ロットの処理開始予定時刻より前で且つ現在処理しているロットの処理終了時刻が最も遅くなる製造装置に特急ロットの工程を割り当てるものである。また、該当する全ての製造装置の現在処理しているロットの処理終了時刻が特急ロットの処理開始予定時刻より遅くなってしまう場合には、現在処理しているロットの処理終了時刻が最も遅くなる製造装置について、現在処理しているロットを予めその製造装置へ搬送せずに、特急ロットの処理が開始されるまでその製造装置を空けておくものである。
【０００４】
【発明が解決しようとする課題】
半導体装置の生産ラインでは、製造装置においてロット搬送待ち時間が発生して製造装置の稼働率を落とさないようにするために、製造装置のポートに空きができると、ストッカで待機しているロットに対してロットのディスパッチシステムは優先度およびＦＩＦＯ（First-In First-Out）を考慮した順番を付与し、その順番で適当なロットを空きポートへ搬送している。このような技術を本発明者が検討したところ、以下のような課題が存在することを見出した。
【０００５】
すなわち、製造装置において空きポートが発生すると、ロットのディスパッチシステムはすぐに適当なロットをその空きポートに割り当て、そのロットをその空きポートへ搬送してしまうことから、特急ロットを先に製造装置へ搬送することのできる時間がなくなってしまうことになる。そのため、特急ロットの製造進捗が通常のロットの製造進捗を追い越せるタイミングが少なくなり、特急ロット処理のＴＡＴが短縮できなくなってしまう問題があった。
【０００６】
また、半導体装置の生産ラインでは、その生産ラインが複雑なシステムになっていたり、同一の製造装置を繰り返して使用する必要があることから、たとえば生産ライン内の全ての製造装置のガントチャートを作成することによって、事前に詳細な着工計画のスケジューリングを行い、そのスケジュールに従ってロットを製造装置に搬送し着工している。このような技術を本発明者が検討したところ、以下のような課題が存在することを見出した。
【０００７】
すなわち、実際の着工開始時間および処理完了時間と事前に作成されていたスケジュールとにずれが発生してしまった場合、製造装置ではロット搬送待ち時間が発生して製造装置の稼働率が低下してしまうことから、半導体装置の生産量が低下してしまう問題があった。
【０００８】
また、製造装置に突発的な異常（たとえば異物の発生など）が発生してしまった場合には、生産ライン内の全ての製造装置の詳細な着工計画のスケジューリングを改めて行う必要がある。そのような突発的な異常が連続して発生するような場合には、再スケジューリングが頻繁に実施されることになり、高速で信頼性の高いスケジューリングツールおよび生産ラインの現状を把握するための複雑なシステムなどが必要となり、大きな費用がかかってしまうことになる。そのため、半導体装置の製造コストが増大してしまう問題があった。
【０００９】
本発明の目的は、半導体装置の製造装置の稼働率を落とすことなく、特急ロット処理のＴＡＴを短縮することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、ロットに対して第１処理を施す１台以上の第１処理装置と、１つ以上のポートを有し前記ロットに対して第２処理を施す１台以上の第２処理装置とを用いるものであり、
（ａ）前記第１処理装置にて所定の処理優先度を有する第１ロットに対して前記第１処理を施す工程と、
（ｂ）前記第１処理装置にて前記第１ロットより処理優先度の低い第２ロットに対して前記第１処理を施す工程と、
（ｃ）前記（ｂ）工程が前記（ａ）工程より早く完了し、前記第２処理装置において空いている前記ポートが１つのみ存在する場合において、前記第２ロットを第１待機領域へ搬送する工程と、
（ｄ）前記（ａ）工程後、前記第１ロットを前記第２処理装置の空いている前記ポートへ搬送する工程と、
（ｅ）前記第２処理装置にて前記第１ロットに対して前記第２処理を施す工程とを含むものである。
【００１３】
また、本発明は、ロットに対して第１処理を施す１台以上の第１処理装置と、１つ以上のポートを有し前記ロットに対して第２処理を施す１台以上の第２処理装置とを用いるものであり、
（ａ）前記第１処理装置にて所定の処理優先度を有する第１ロットに対して前記第１処理を施す工程と、
（ｂ）前記第１処理装置にて前記第１ロットより処理優先度の低い第２ロットに対して前記第１処理を施す工程と、
（ｃ）前記（ｂ）工程後、前記第２ロットを前記第２処理装置の空いている前記ポートへ搬送する工程と、
（ｄ）前記（ｃ）工程の途中または完了後に前記（ａ）工程が完了し、前記第２処理装置による前記第２ロットへの前記第２処理が開始されていない場合において、前記第２ロットを前記第２処理装置から第１待機領域へ搬送し、前記第１ロットを前記第２処理装置の空いている前記ポートへ搬送する工程と、
（ｅ）前記第２処理装置にて前記第１ロットに対して前記第２処理を施す工程とを含むものである。
【００１４】
また、本発明は、
（ａ）ロットに対して第１処理を施す１台以上の第１処理装置と、
（ｂ）所定の位置に設けられた第１待機領域と、
（ｃ）１つ以上のポートを有し前記ロットに対して第２処理を施す第２処理装置と、
（ｄ）前記第１処理装置および前記第２処理装置にロットを搬送する搬送装置と、
（ｅ）前記第１処理装置、前記第２処理装置および前記搬送装置を制御する制御手段とを含み、前記制御手段は、
（ｅ１）所定の処理優先度を有する第１ロットへの前記第１処理装置による前記第１処理が終了した時に前記第２処理装置に少なくとも１つの空きポートが存在する場合には、前記空きポートへ前記第１ロットを搬送し、
（ｅ２）前記第１ロットより処理優先度の低い第２ロットへの前記第１処理装置による前記第１処理が終了した時に前記第２処理装置に前記空きポートが２つ以上存在しない場合には、前記第２ロットを前記第１待機領域へ搬送するように前記搬送装置を制御するものである。
【００１５】
また、本発明は、
（ａ）ロットに対して第１処理を施す１台以上の第１処理装置と、
（ｂ）所定の位置に設けられた第１待機領域と、
（ｃ）１つ以上のポートを有し前記ロットに対して第２処理を施す第２処理装置と、
（ｄ）前記第１処理装置および前記第２処理装置にロットを搬送する搬送装置と、
（ｅ）前記第１処理装置、前記第２処理装置および前記搬送装置を制御する制御手段とを含み、前記制御手段は、
（ｅ１）所定の処理優先度を有する第１ロットより処理優先度の低い第２ロットへの前記第１処理装置による前記第１処理が終了した時に前記第２ロットを前記第２処理装置の空きポートへ搬送し、
（ｅ２）前記第２ロットを前記第２処理装置の空きポートへ搬送している途中または搬送完了後に前記第１ロットへの前記第１処理装置による前記第１処理が終了し、前記第２処理装置による前記第２ロットへの前記第２処理が開始されていない場合には、前記第２ロットを前記第２処理装置から第１待機領域へ搬送し、前記第１ロットを前記第２処理装置の前記空きポートへ搬送するように前記搬送装置を制御するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
まず、図１により、本実施の形態１の半導体装置の生産ラインの構成の一例を説明する。図１に示すように、本実施の形態１の半導体装置の生産ラインは、たとえば半導体ウェハに対して酸化、拡散、不純物注入、配線パターン形成、絶縁層形成および配線層形成などの各ウェハ処理工程を行う製造装置ＥＱ１、ＥＱ２、ＥＱ３、およびロットを各製造装置へ搬送する搬送装置ＴＥＱ１、ＴＥＱ２などを有する。これら製造装置および搬送装置は、工場ホストＦＨＳＴによってその作業が管理および制御される。また、工場ホストＦＨＳＴは、処理完了時刻管理部ＰＦＴＣ、装置状態管理部ＥＣＣ、ロット状態管理部ＬＣＣおよび搬送指示発行部ＣＤＰなどを含む。処理完了時刻管理部ＰＦＴＣは、製造装置ＥＱ１、ＥＱ２、ＥＱ３のそれぞれのロットへの処理が完了する時刻を算出し、その時刻を管理し、その時刻およびその時刻までの残り時間を工場ホストＦＨＳＴに報告するものである。装置状態管理部ＥＣＣは、製造装置ＥＱ１、ＥＱ２、ＥＱ３および搬送装置ＴＥＱ１、ＴＥＱ２などの状態および作業状況を管理するものであり、それらの状態および作業状況に変化のあった時はその旨を工場ホストＦＨＳＴへ逐一報告するものである。ロット状態管理部ＬＣＣは、本実施の形態１の半導体装置の生産ラインにて各処理が施されるロットの状態を管理するものであり、ロットの工程進度およびロットの搬送されている製造装置の把握などを行い、必要に応じてそれらの情報を工場ホストＦＨＳＴへ報告するものである。搬送指示発行部ＣＤＰは、処理完了時刻管理部ＰＦＴＣ、装置状態管理部ＥＣＣおよびロット状態管理部ＬＣＣのそれぞれからの情報を得た工場ホストＦＨＳＴの指示に沿って、搬送装置ＴＥＱ１、ＴＥＱ２へロットの搬送指示を出すものである。
【００１８】
次に、上記の本実施の形態１の半導体装置の生産ラインにおけるロットの処理工程について図２〜図４を用いて説明する。本実施の形態１の半導体装置の生産ラインにおいては、製造装置（第１処理装置）ＥＱ１または製造装置（第１処理装置）ＥＱ２にて所定の処理（第１処理）の施されたロットは、続く工程で製造装置（第２処理装置）ＥＱ３にて所定の処理（第２処理）が施されるものとする。また、本実施の形態１においては、製造装置ＥＱ１、ＥＱ２、ＥＱ３のそれぞれが複数台存在する場合を例に取って説明するが、それぞれが１台ずつであってもよい。さらに、本実施の形態１においては、優先度の高い製品と、そうでない製品とが混在しているロットについては、特急ロットとして扱うものである。
【００１９】
以下の説明では、同種の処理を行なう装置の集まりを装置群と表現する。
【００２０】
図２に本実施の形態１の処理フローを示す。この処理フローは、各装置群内の装置の状態あるいは装置のポート状態が変化した時、装置群内の装置が行なっている処理の終了時間が所定の設定値以下になった時および新たなロットが当該装置群の仕掛りに追加された時に動作を始める。また、その処理フロー中で選択対象となる装置は、異常（たとえば故障、予防保全ＰＭ（Preventive Maintenance）や品質管理ＱＣ（Quality Control））の状態にない装置である。
【００２１】
まず、工程Ｐ７、Ｐ８において、当該装置群の仕掛りからロットの優先度が高く、前工程処理終了時刻が最も古いロットを選択する。次に、工程Ｐ１で装置群内の装置の空きポートを確認する。続いて、工程Ｐ１１、Ｐ１２で空きポート数が多く、現在当該装置で実行中の処理がもっとも早く完了する装置を選択する。当然ながら、現在全ポートが空きになっていて、処理を行なっていない装置があればその装置を選択する。
【００２２】
次に、工程Ｐ１２までで選択した装置の空きポート数を工程Ｐ２で確認し、空きポート数が２つ以上ある場合は工程Ｐ８で選択したロットを当該装置へ搬送する（工程Ｐ３）。空きポート数が１つの場合には、工程Ｐ５においてロットの優先度を確認し、工程Ｐ８で選択したロットの優先度が規定以上（たとえば特急）であれば、そのロットを当該装置へ搬送する（工程Ｐ１０）。当該ロットの優先度が規定未満であれば、工程Ｐ６において当該装置が現在行なっている処理の残時間を確認し、当該装置の残処理時間が所定の設定値（第１設定値（たとえば５分））以下であれば当該装置へ搬送する（工程１０）。なお、工程Ｐ１１、Ｐ１２の装置選択部は、空きポート数が１つ以上の装置の内、処理終了予定時刻が最も早い装置を選択するように変更することも可能である。
【００２３】
ここで、その所定の設定値の認識方法について説明する。本実施の形態１においては、以下の３つの方法を例示することができる。
【００２４】
１つ目の方法は、製造装置ＥＱ３によるロットＬＣに対する処理の残り時間が所定の設定値（第１設定値（たとえば５分））となった時に、製造装置ＥＱ３から工場ホストＦＨＳＴ（図１参照）へ報告する手段である。
【００２５】
２つ目の方法は、処理完了時刻管理部ＰＦＴＣ（図１参照）によって製造装置ＥＱ３によるロットＬＣに対する処理の完了時刻を算出し、算出した時刻をもとに処理の残り時間を求め、その処理の残り時間が所定の設定値（第１設定値（たとえば５分））となった時に、処理完了時刻管理部ＰＦＴＣから工場ホストＦＨＳＴへ報告する手段である。この場合、製造装置ＥＱ３が枚葉式処理装置であるかバッチ式処理装置であるかによって、さらに以下の２通りの手段に従うものである。
【００２６】
製造装置ＥＱ３が枚葉式処理装置である場合には、まず、製造装置ＥＱ３によるロットＬＣに対する処理の開始時刻Ｔ１、ロットＬＣに含まれる半導体ウェハの枚数Ｍ１、ロットＬＣに含まれる半導体ウェハ１枚当たりの製造装置ＥＱ３による平均処理時間Ｔ２および製造装置ＥＱ３が有する処理室数Ｎ１を保持する。ここで、製造装置ＥＱ３によるロットＬＣの処理に要する時間をＴ３とすると、Ｔ３＝Ｍ１×Ｔ２／Ｎ１といった式からＴ３を求めることができるので、このＴ３およびＴ１より製造装置ＥＱ３によるロットＬＣに対する処理の完了時刻を算出することができる。
【００２７】
製造装置ＥＱ３がバッチ式処理装置である場合には、製造装置ＥＱ３によるロットＬＣに対する処理の開始時刻と製造装置ＥＱ３の１ロット当たりの処理に要する時間とをもとに、製造装置ＥＱ３によるロットＬＣに対する処理の完了時刻を算出することができる。
【００２８】
３つ目の方法は、処理完了時刻管理部ＰＦＴＣによる以下の工程によって、製造装置ＥＱ３によるロットＬＣに対する処理の完了時刻を算出する手段である。すなわち、まず、製造装置ＥＱ３によるロットＬＣに対する処理の開始時刻Ｔ１を保持する。また、製造装置ＥＱ３の工程毎の処理に要する平均時間を予め求めておくことによって、ロットＬＣに対する処理に要する時間Ｔ３を求める。処理完了時刻管理部ＰＦＴＣは、このＴ１とＴ３とから求めた製造装置ＥＱ３によるロットＬＣに対する処理の完了時刻を算出し、処理の残り時間が所定の設定値以下になった時に工場ホストＦＨＳＴへ報告するものである。
【００２９】
図３に本実施の形態１における実際のロットの動きを示す。図３では、第２処理を行なう装置群として製造装置ＥＱ３のみが有効となっている。製造装置ＥＱ１において第１処理されたロットＬＡの処理が終了すると、ロットＬＡが第２処理の仕掛りとなるので、第２処理を行う装置群に対して図２に示した処理が起動する。まず、工程Ｐ７、Ｐ８を実行するとロットＬＡが選択される。次に、第２処理装置群の空きポートを確認し、工程Ｐ１１、Ｐ１２を実行することで製造装置ＥＱ３が選択される。工程Ｐ２において、製造装置ＥＱ３は空きポート数が１つなので工程Ｐ５へ進む。続いて、ロットＬＡの優先度が通常であるため工程Ｐ６へ進む。工程Ｐ６において、製造装置ＥＱ３の処理終了予定時間を確認し、所定の設定時間を超えている場合には、ロットＬＡの製造装置ＥＱ３への割り付けは行なわない。割り付けされなかったロットＬＡが製造装置ＥＱ１のポート上にあるので、ロットＬＡをロットストッカ（第１待機領域）ＬＳに搬送して製造装置ＥＱ１のポートを空ける。これにより、製造装置ＥＱ１の空きポートが増え、第１処理装置群の空きポートが発生する。次に製造装置ＥＱ２で特急ロットＬＢの処理が終了すると、第２処理装置群に対して再び、図２の処理が起動する。この場合、工程Ｐ７、Ｐ８において、特急ロットＬＢが選択され、工程Ｐ１１、Ｐ１２において、製造装置ＥＱ３が選択される。続いて工程Ｐ２、Ｐ５、Ｐ１０により、特急ロットＬＢが製造装置ＥＱ３へ搬送される。この後、製造装置ＥＱ３では処理中だったロットＬＣの処理終了後、特急ロットＬＢの処理が行なわれる。上記処理フローを製造ライン内全装置群に対して行なうことで、全ロットが優先度にしたがって着工され、最終工程を終了したロットが完成品として製造ラインから払い出される。当然ながら、本実施の形態１によれば、特急ロットＬＢの製造装置ＥＱ２での処理が完了する前に、製造装置ＥＱ３の残り処理時間が所定の設定値以下になった場合は、ロットＬＡが先に製造装置ＥＱ３へ搬送し、着工することができる。それにより、製造装置ＥＱ３に対する仕掛りがありながら、処理を行なっていない時間をできるだけ少なくできるので、製造装置ＥＱ３の処理能力を有効に利用することができる。
【００３０】
図４は、製造装置ＥＱ１、ＥＱ２、ＥＱ３のそれぞれの稼動状況および各製造装置へのロットの割り当てを示したガントチャートを図示したものであり、製造装置ＥＱ３へ搬送する直前の工程が完了した順にロットを製造装置ＥＱ３へ割り当てた場合と、上記した本実施の形態１の方法でロットを製造装置ＥＱ３へ割り当てた場合とを並べて示したものである。また、上記通常のロットＬＡ、ＬＣおよび特急ロットＬＢ以外のロットＬＤ、ＬＥ、ＬＦ、ＬＧの割り当てについても図示している。
【００３１】
上記のような本実施の形態１のロットＬＡおよび特急ロットＬＢの搬送手段を用いることにより、製造装置ＥＱ２による特急ロットＬＢへの処理が完了した時点で、次工程で用いる製造装置ＥＱ３に空きポートＬＰＯＴが存在する確率を高くすることができる。これにより、図４に示すように、製造装置ＥＱ２による特急ロットＬＢへの処理が製造装置ＥＱ１による通常のロットＬＡへの処理より後に完了した場合でも、ロットＬＡより先に特急ロットＬＢに対して製造装置ＥＱ３にて処理を施すことができる。その結果、特急ロットＬＢのＴＡＴを短縮することが可能となる。
【００３２】
また、上記特急ロットＬＢが試作品ロットである場合には、特急ロットＬＢのＴＡＴを短縮できることから、新製品の開発期間を短縮することができる。それにより、市場価値の高い製品を早期に出荷することが可能となる。
【００３３】
また、上記図２および図３を用いて説明したような製造装置へのロットの割り当て手段を用いることにより、本実施の形態１の半導体装置の生産ラインが複雑なシステムになっていたり、同一の製造装置を繰り返して使用する必要がある場合でも、たとえば生産ライン内の全ての製造装置のガントチャートを作成することによって、事前に詳細な着工計画のスケジューリングを行い、そのスケジュールに従ってロットを製造装置に搬送し着工するような工程を省略することが可能となる。さらに、実際の着工開始時間および処理完了時間と事前に作成されていたスケジュールとにずれが発生してしまう不具合を防ぐことができるので、製造装置ＥＱ３でロット搬送待ち時間が発生し、製造装置ＥＱ３の稼働率が低下してしまう不具合を防ぐことができる。すなわち、本実施の形態１の半導体装置の生産量が低下してしまう不具合を防ぐことが可能となる。
【００３４】
また、上記図２および図３を用いて説明したような製造装置へのロットの割り当て手段を用いることにより、特急ロットＬＢを搬送する予定の製造装置ＥＱ３に突発的な異常（たとえば異物の発生など）が発生してしまった場合でも、上記したような製造装置ＥＱ３に付与されたロット搬入の優先順位に従って、特急ロットＬＢを他の製造装置ＥＱ３へ搬送することができる。それにより、特急ロットＬＢを搬送する予定の製造装置ＥＱ３に突発的な異常が発生してしまった場合でも、本実施の形態１の半導体装置の生産ライン内の全ての製造装置の詳細な着工計画を再スケジューリングする工程を省略することができる。その結果、高速で信頼性の高いスケジューリングツールおよび生産ラインの現状を把握するための複雑なシステムなどが不要となるので、本実施の形態１の半導体装置の製造コストを低減することが可能となる。さらに、製造装置ＥＱ３に上記のような突発的な異常が発生した場合でも、前記再スケジューリング工程を省略することができるので、本実施の形態１の半導体装置の生産ラインの稼働率が低下してしまうことを防ぐことができる。すなわち、本実施の形態１の半導体装置の生産ラインを安定して稼動することが可能となる。
【００３５】
また、上記図２および図３を用いて説明したような製造装置へのロットの割り当て手段を用い、上記製造装置ＥＱ３にて行われているロットＬＣに対する処理の残り時間の設定値（第１設定値）を適切に設定することにより、製造装置ＥＱ３がロットの搬入待ち状態となって、その稼動を停止してしまうことを防ぐことができる。それにより、本実施の形態１の半導体装置の生産ラインにおける生産量が低下してしまうことを防ぐことができる。
【００３６】
ところで、上記の本実施の形態１においては、製造装置ＥＱ１によるロットＬＡの処理が製造装置ＥＱ２による特急ロットＬＢの処理よりも早く完了した場合について例示したが、製造装置ＥＱ２による特急ロットＬＢの処理が製造装置ＥＱ１によるロットＬＡの処理よりも早く完了した場合には、以下のようにして特急ロットＬＢを製造装置ＥＱ３に搬送する。
【００３７】
特急ロットＬＢの第１処理が終了すると、特急ロットＬＢは第２処理装置群の仕掛りとなり、図２に示す処理フローが起動する。工程Ｐ７、Ｐ８で特急ロットＬＢが選択され、工程Ｐ１１、Ｐ１２で製造装置ＥＱ３が選択される。製造装置ＥＱ３は、この時点で空きポート数が１つであるが、当該ロットは特急ロットなので、工程Ｐ５、Ｐ１０によって製造装置ＥＱ３へ搬送され、製造装置ＥＱ３の現在行なっている処理が終了した後で着工される。
【００３８】
次に、本実施の形態１の半導体装置の生産ラインによって製造される半導体装置について図５を用いて説明する。本実施の形態１の半導体装置は、たとえばＣＭＩＳ（Complementary MIS）ゲートアレイを有するものである。
【００３９】
図５は、本実施の形態１の半導体装置の要部拡大平面図の一例であり、図６は図５中のＡ−Ａ線の断面図を示している。ここには、本実施の形態１の半導体装置であるＣＭＩＳゲートアレイを形成する基本セルが、２つのｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐおよび２つのｎチャネル型ＭＩＳＦＥＴＱｎを有する構成が例示されている。このｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型ＭＩＳＦＥＴＱｎとによりＣＭＩＳ回路を形成できる。基本セル内のｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｐのそれぞれは、活性領域Ｌと、これに対して交差するように配置された帯状の２本のゲート電極６Ｇとのパターンを有している。このようなパターンを有する基本セルがＸ、Ｙ方向に沿って繰り返し配置されている。たとえば、ｐ型の単結晶シリコンから形成された半導体基板１の主面には、Ｘ方向に沿って延在するｎ型ウエルＮＷＬおよびｐ型ウエルＰＷＬの帯状のパターンが、Ｙ方向に沿って交互に配置されている。そして、上記ｐチャネル型ＭＩＳＦＥＴＱｐはｎ型ウエルＮＷＬの領域内に配置され、上記ｎチャネル型ＭＩＳＦＥＴＱｎはｐ型ウエルＰＷＬの領域内に配置されている。ｎ型ウエルＮＷＬおよびｐ型ウエルＰＷＬは、半導体基板１の主面から所望の深さに渡って所望の不純物が含有されることで形成されている。ｎ型ウエルＮＷＬには、たとえばＰ（リン）またはＡｓ（ヒ素）が含有され、ｐ型ウエルＰＷＬには、たとえばＢ（ホウ素）が含有されている。半導体基板１の主面には、溝型の分離部（ＳＧＩ：Shallow Groove IsolationまたはＳＴＩ：Shallow Trench Isolation）７が形成されている。この分離部７は、半導体基板１の厚さ方向に掘られた溝内に、たとえば酸化シリコン（ＳｉＯ2等）膜からなる絶縁膜が埋め込まれてなり、平面的には上記活性領域Ｌを規定している。なお、この分離部は溝型のものに限定されるものではなく、たとえば選択酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）法によって形成されるフィールド絶縁膜によって構成することもできる。
【００４０】
上記基本セルに含まれる２個のｐチャネル型ＭＩＳＦＥＴＱｐは、ソースおよびドレイン用のｐ型半導体領域８Ｐと、ゲート絶縁膜９と、ゲート電極６Ｇとを有している。ｐ型半導体領域８Ｐには、たとえばＢが含有されている。ｐ型半導体領域８Ｐのうち、互いに平行に隣接するゲート電極６Ｇ間の中央のｐ型半導体領域８Ｐは、２個のｐチャネル型ＭＩＳＦＥＴＱｐに共有の領域となっている。なお、ホットキャリアを抑制すべく、ｐ型半導体領域８Ｐを、そのＭＩＳＦＥＴのチャネル側に配置された低不純物濃度領域と、それに電気的に接続されチャネルから低不純物濃度領域分だけ離間した位置に形成された高不純物濃度領域とで構成する、いわゆるＬＤＤ（Lightly Doped Drain）構造としても良い。また、ソース・ドレイン間のパンチスルーを抑制すべく、ｐ型半導体領域８Ｐのチャネル側端部近傍において半導体基板１の主面から所定の深さ位置にｐ型半導体領域８Ｐとは導電型の異なる半導体領域を設けても良い。
【００４１】
上記基本セルの２個のｎチャネル型ＭＩＳＦＥＴＱｎは、ソースおよびドレイン用のｎ型半導体領域８Ｎと、ゲート絶縁膜９と、ゲート電極６Ｇとを有している。ｎ型半導体領域８Ｎには、たとえばＰまたはＡｓが含有されている。ｐチャネル型ＭＩＳＦＥＴＱｐと同様に、基本セルの中央のｎ型半導体領域８Ｎは、２個のｎチャネル型ＭＩＳＦＥＴＱｎに共有の領域となっている。なお、ｎチャネル型ＭＩＳＦＥＴＱｎの場合もｐチャネル型ＭＩＳＦＥＴＱｐと同様に、ＬＤＤ構造としても良いし、パンチスルーを抑制するためのｐ型の半導体領域を設ける構造としても良い。
【００４２】
ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜９は、たとえば酸化シリコン膜からなる。また、このゲート絶縁膜９を酸窒化シリコン膜（ＳｉＯＮ膜）によって形成しても良い。これにより、ゲート絶縁膜９中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜９中の電子トラップも低減することができるので、ホットキャリア耐性を向上させることが可能となる。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎの動作信頼性を向上させることが可能となる。
【００４３】
ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極６Ｇは、たとえばｎ型の低抵抗多結晶シリコン膜上に、ＴｉＮ（窒化チタン）やＷＮ（窒化タングステン）等のようなバリア金属膜を介してＷ（タングステン）等のような金属膜が下層から順に堆積されて形成されている（いわゆるポリメタル構造）。このバリア金属膜は、低抵抗多結晶シリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等の機能を有している。ポリメタル構造とすることによりゲート電極６Ｇの抵抗を低減させることができ、ゲートアレイの動作速度を向上させることができる。ただし、ゲート電極６Ｇはポリメタル構造に限定されるものではなく、たとえば低抵抗多結晶シリコンの単体膜で形成しても良いし、低抵抗多結晶シリコン膜上にタングステンシリサイド等のようなシリサイド膜を堆積させてなる、いわゆるポリサイド構造としても良い。ゲート電極６Ｇの長手方向両端部（活性領域Ｌの外周の分離領域と重なる位置）には幅広部が形成されており、ここに上層配線とのコンタクトホールが配置される。また、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極６Ｇは、互いに等しい寸法で同一のフォトリソグラフィ技術およびドライエッチング技術によるパターニング工程で形成されているものである。ただし、基本セルの構成は上記したものに限定されるものではなく種々変更可能である。たとえば１個の基本セル内に相対的にゲート幅の小さいＭＩＳＦＥＴと相対的にゲート幅の大きいＭＩＳＦＥＴとを配置する等、１個の基本セル内にゲート電極寸法の異なるＭＩＳＦＥＴを配置しても良い。これにより、たとえば駆動電流の大きなＭＩＳＦＥＴ（ゲート幅が相対的に大きなＭＩＳＦＥＴ）で構成される論理回路の入力に駆動電流の小さなＭＩＳＦＥＴ（ゲート幅が相対的に小さなＭＩＳＦＥＴ）を接続したい場合に、それを短い配線経路で実現できる。
【００４４】
ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成された半導体基板１上には、たとえば酸化シリコン（ＳｉＯ2等）膜からなる絶縁膜１０が形成されている。なお、この絶縁膜１０は、素子構造を見やすくするために図５中での図示は省略している。絶縁膜１０にはコンタクトホール１１が形成されており、図５にはコンタクトホール１１の配置の一例が示されている。コンタクトホール１１は、ゲート電極６Ｇの幅広部、ｐ型半導体領域８Ｐおよびｎ型半導体領域８Ｎに重なるように配置されている。ここには基本セルに接続可能な全てのコンタクトホール１１を例示している。実際には製品毎にコンタクトホール１１の配置が異なる場合がある。各コンタクトホール１１の底部からは、ゲート電極６Ｇの幅広部、ｐ型半導体領域８Ｐまたはｎ型半導体領域８Ｎの一部が露出されている。ゲートアレイでは、上記のように複数の基本セルのパターンが共通パターンとして半導体基板１に作り込まれている。そして、この複数の基本セル間をホールパターン（コンタクトホール１１やビアホール）および配線によって接続することにより所望の論理回路を形成する。すなわち、ホールパターンと配線とのレイアウトの仕方によって種々の論理回路を形成することが可能になっている。
【００４５】
図６には、たとえば上記ｐ型半導体領域８Ｐと接続する配線１２の一例についても示されている。なお、この配線１２は、素子構造を見やすくするために図５中での図示は省略している。また、図示は省略するが、ｎ型半導体領域８Ｎにも同様の配線１２が接続している。この配線１２は、絶縁膜１０の上部にＴｉ（チタン）膜、Ａｌ合金膜および窒化チタン膜を順次堆積した後、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜および窒化チタン膜をパターニングすることによって形成することができる。
【００４６】
（実施の形態２）
本実施の形態２は、前記実施の形態１にて図２および図３に示した工程Ｐ５〜Ｐ６を他の工程と置き換えるものである。
【００４７】
本実施の形態２においては、図７に示すように、前記実施の形態１にて示した工程Ｐ１（図２参照）で抽出された製造装置ＥＱ３の空きポートＬＰＯＴが１つのみである場合でも、製造装置ＥＱ１による処理が完了した通常のロットＬＡを製造装置ＥＱ３の空きポートＬＰＯＴへ搬送する。その後、製造装置ＥＱ３によるロットＬＡへの処理が開始される前に製造装置ＥＱ２による特急ロットＬＢへの処理が完了した場合には、製造装置ＥＱ３へ搬送されていたロットＬＡをロットストッカＬＳへ搬送し、ロットＬＡが搬出されたことでできた製造装置ＥＱ３の空きポートＬＰＯＴへ特急ロットＬＢを搬送する。この時、ロットＬＡのロットストッカＬＳへの搬送終了直後に、特急ロットＬＢの製造装置ＥＱ３への搬送が実行されることが好ましく、ここで、前記実施の形態１と同様に、製造装置ＥＱ３にてロットＬＣに対する処理が行われている場合には、そのロットＬＣに対する処理の完了に続いて、特急ロットＬＢに対する処理が開始されるものとする。上記処理フローを製造ライン内の全装置群に対して行なうことにより、全ロットが優先度にしたがって着工され、最終工程を終了したロットが完成品として製造ラインから払い出される。
【００４８】
上記のような本実施の形態２によれば、特急ロットＬＢを製造装置ＥＱ３の空きポートＬＰＯＴへ搬送する際にロットＬＡをロットストッカＬＳへ搬送することとなるため、これらロットＬＡおよび特急ロットＬＢの搬送のタイミングによっては、製造装置ＥＱ３がロット待ち状態となって稼働率が低下してしまったり、特急ロットＬＢのＴＡＴが僅かに長くなってしまうことが懸念される。そこで、上記の本実施の形態２の工程は、相対的に稼働率の低い製造装置ＥＱ３を用いる場合に適用する。それにより、製造装置ＥＱ３の稼働率の低下および特急ロットＬＢのＴＡＴの延長を防ぐことができる。
【００４９】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることが可能である。また、上記したように、相対的に稼働率の低い製造装置ＥＱ３を用いている場合に本実施の形態２の工程を適用し、それ以外の製造装置ＥＱ３を用いている場合に前記実施の形態１の工程Ｐ５〜Ｐ６を適用することによって、本実施の形態２の工程または前記実施の形態１の工程Ｐ５〜Ｐ６をそれぞれ単独に適用する場合に比べて、前記実施の形態１または本実施の形態２と同様の効果をより効果的に得ることが可能となる。
【００５０】
（実施の形態３）
本実施の形態３は、前記実施の形態１および前記実施の形態２で示した製造装置ＥＱ３（図３および図７参照）が露光装置である場合に、前記実施の形態１および前記実施の形態２で説明したロットＬＡ（図３および図７参照）および特急ロットＬＢ（図３および図７参照）の搬送手段と同様の搬送手段をレチクル（フォトマスク）の搬送工程に適用するものである。
【００５１】
図８は、前記実施の形態１で説明したロットＬＡおよび特急ロットＬＢの搬送工程中に、製造装置ＥＱ３における特急ロットＬＢの露光処理に用いるレチクルＲＢの搬送手段を図示したものである。製造装置ＥＱ３によるロットＬＡおよび特急ロットＬＢへの露光処理に用いるレチクルＲＡ、ＲＢは、製造装置ＥＱ３の近傍に配置されたレチクルストッカ（第２待機領域）ＲＳ内に保管されている。この場合、前記実施の形態１において説明したように、ロットＬＡをロットストッカＬＳへ搬送する時には、製造装置ＥＱ３によるロットＬＡへの露光処理に用いるレチクル（第２フォトマスク）ＲＡは、レチクルストッカＲＳから搬出せずに継続してレチクルストッカＲＳ内に保管する。工程Ｐ１０（図２および図３参照）で特急ロットＬＢを製造装置ＥＱ３へ搬送する時に、製造装置ＥＱ３による特急ロットＬＢへの露光処理に用いるレチクル（第１フォトマスク）ＲＢをレチクルストッカＲＳから製造装置ＥＱ３が有するレチクル用ポートＲＰＯＴへ搬送する。つまり、製造装置ＥＱ３へのロットの搬送と同時に当該製造装置ＥＱ３に対して当該ロットの露光処理に用いるレチクルを搬送する。露光装置ではまずロットに対してレジストの塗布を行なうため、レチクルがロットに比べて数分遅れて露光装置に到着しても、露光装置でレチクル待ちによる稼働率の低下が発生する可能性は低い。これにより、製造装置ＥＱ３が他の製造装置より相対的に稼働率の高い露光装置である場合でも、製造装置ＥＱ３への特急ロットＬＢの搬送に合わせてレチクルＲＢを製造装置ＥＱ３へ搬送できるようになる。その結果、製造装置ＥＱ２による特急ロットＬＢへの処理が製造装置ＥＱ１による通常のロットＬＡへの処理より後に完了した場合でも、ロットＬＡより先に特急ロットＬＢに対して製造装置ＥＱ３にて露光処理を施すことができる。すなわち、特急ロットＬＢのＴＡＴを短縮することが可能となる。
【００５２】
レチクルを着工計画に基づいて事前に露光装置に搬送することも可能であるが、上記実施の形態３を使用することで、露光装置や露光工程の前の工程に用いる製造装置の突発故障などによる、着工計画と実際の着工順序とのずれにより発生する無駄なレチクル搬送回数を減少できるので、作業者負荷や搬送システム負荷を低減することができる。それにより、平均的なレチクルの搬送時間を短縮できるので、製造ライン全体のＴＡＴを短縮することが可能となる。
【００５３】
図９は、前記実施の形態２で説明したロットＬＡおよび特急ロットＬＢの搬送工程中に、製造装置ＥＱ３における特急ロットＬＢの露光処理に用いるレチクルＲＢの搬送手段を図示したものである。製造装置ＥＱ３によるロットＬＡおよび特急ロットＬＢへの露光処理に用いるレチクルＲＡ、ＲＢは、製造装置ＥＱ３の近傍に配置されたレチクルストッカＲＳ内に保管されている。この場合、前記実施の形態２において説明した製造装置ＥＱ１による処理が完了した通常のロットＬＡを製造装置ＥＱ３の空きポートＬＰＯＴへ搬送する工程時に、ロットＬＡへの露光処理に用いるレチクルＲＡをレチクルストッカＲＳから製造装置ＥＱ３が有するレチクル用ポートＲＰＯＴへ搬送する。その後、製造装置ＥＱ３によるロットＬＡへの処理が開始される前に製造装置ＥＱ２による特急ロットＬＢへの処理が完了し、製造装置ＥＱ３へ搬送されていたロットＬＡをロットストッカＬＳへ搬送し、ロットＬＡが搬出されたことでできた製造装置ＥＱ３の空きポートＬＰＯＴへ特急ロットＬＢを搬送する工程時に、製造装置ＥＱ３が有するレチクル用ポートＲＰＯＴからレチクルストッカＲＳへレチクルＲＡを搬送し、特急ロットＬＢへの露光処理に用いるレチクルＲＢをレチクルストッカＲＳからレチクル用ポートＲＰＯＴへ搬送する。この時、レチクルＲＡのレチクル用ポートＲＰＯＴからレチクルストッカＲＳへの搬送が終了した直後に、レチクルＲＢのレチクルストッカＲＳからレチクル用ポートＲＰＯＴへの搬送が実行されることが好ましく、それにより、特急ロットＬＢのＴＡＴを短縮することができる。これにより、製造装置ＥＱ３が他の製造装置より相対的に稼働率の高い露光装置である場合でも、製造装置ＥＱ３への特急ロットＬＢの搬送に合わせてレチクルＲＢを製造装置ＥＱ３へ搬送できるようになる。その結果、製造装置ＥＱ２による特急ロットＬＢへの処理が製造装置ＥＱ１による通常のロットＬＡへの処理より後に完了した場合でも、ロットＬＡより先に特急ロットＬＢに対して製造装置ＥＱ３にて露光処理を施すことができる。すなわち、特急ロットＬＢのＴＡＴを短縮することが可能となる。
【００５４】
上記のような本実施の形態３によっても、前記実施の形態１および前記実施の形態２と同様の効果を得ることができる。
【００５５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５６】
前記実施の形態においては、本発明を半導体装置の製造工程に適用した場合について例示したが、半導体装置以外の製品、たとえば磁気ディスク、液晶ディスプレイおよびプラズマディスプレイなどの製造工程にも適用することが可能である。
【００５７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００５８】
すなわち、第１処理装置による第２ロットに対する第１処理が完了した時点において、次工程の第２製造装置の空きポートが１つのみである場合に、第２ロットをロットストッカ（第１待機領域）へ搬送し、次工程の第２処理装置の空きポートを確保し、他の第１処理装置にて行われている処理優先度の高い第１ロットに対する第１処理が完了次第その第１ロットを第２処理装置の空きポートへ搬送することにより、第１ロットへの第１処理が第２ロットへの第１処理より後に完了した場合でも、第２ロットより先に第１ロットに対して第２処理装置にて第２処理を施すことができるので、処理優先度の高い第１ロットＴＡＴを短縮することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の生産ラインの構成を示す説明図である。
【図２】本発明の一実施の形態である半導体装置の製造工程を示す説明図である。
【図３】本発明の一実施の形態である半導体装置の製造工程の要部を示す説明図である。
【図４】本発明の一実施の形態である半導体装置の製造工程に用いる製造装置について、後工程の製造装置にて処理する直前の工程が完了した順にロットをその製造装置へ割り当てた場合と、本発明の実施の形態１の方法でロットをその製造装置へ割り当てた場合とについてのガントチャートを示す説明図である。
【図５】本発明の一実施の形態である半導体装置の要部断面図である。
【図６】図５中のＡ−Ａ線に沿った断面図である。
【図７】本発明の他の実施の形態である半導体装置の製造工程の要部を示す説明図である。
【図８】本発明の他の実施の形態である半導体装置の製造工程の要部を示す説明図である。
【図９】本発明の他の実施の形態である半導体装置の製造工程の要部を示す説明図である。
【符号の説明】
１  半導体基板（基板）
６Ｇ  ゲート電極
７  分離部
８Ｐ  ｐ型半導体領域
８Ｎ  ｎ型半導体領域
９  ゲート絶縁膜
１０  絶縁膜
１１  コンタクトホール
１２  配線
ＣＤＰ  搬送指示発行部
ＥＣＣ  装置状態管理部
ＥＱ１、ＥＱ２  製造装置（第１処理装置）
ＥＱ３  製造装置（第２処理装置）
ＦＨＳＴ  工場ホスト
Ｌ  活性領域
ＬＡ  ロット（第２ロット）
ＬＢ  特急ロット（第１ロット）
ＬＣ  ロット（第３ロット）
ＬＣＣ  ロット状態管理部
ＬＤ、ＬＥ、ＬＦ、ＬＧ  ロット
ＬＰＯＴ  空きポート
ＬＳ  ロットストッカ（第１待機領域）
ＮＷＬ  ｎ型ウエル
ＰＷＬ  ｐ型ウェル
Ｐ１〜Ｐ３、Ｐ５〜Ｐ８、Ｐ１０〜Ｐ１２  工程
ＰＦＴＣ  処理完了時刻管理部
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＲＡ  レチクル（第２フォトマスク）
ＲＢ  レチクル（第１フォトマスク）
ＲＰＯＴ  レチクル用ポート
ＲＳ  レチクルストッカ（第２待機領域）
ＴＥＱ１、ＴＥＱ２  搬送装置
【図１】
0003866143.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003866143.tif 000007
【図７】
0003866143.tif 000008
【図８】
0003866143.tif 000009
【図９】
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