(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳトランジスタで構成される半導体集積回路の消費電力計算方式において，半導体集積回路内の１つの論理ゲートに着目し， 着目論理ゲートの出力ピン容量を全て抽出する手段と， 着目論理ゲートが複数の論理ゲートから構成された複合ゲートの場合，着目複合ゲートの入力ピン容量を除外した，着目複合ゲート内部の容量を全て抽出する手段と， 着目論理ゲートの出力ピンに付随する容量を全て抽出する手段と， 前記抽出した各容量について，単位時間に電荷の充放電される回数（活性化率）が等しいグループ毎に分離し， その分離したグループ毎に容量の総和を求める手段と， 前記分離したグループ毎に，容量の総和，電源電圧，半導体集積回路内部のクロック周波数，並びに活性化率を適用すると共に，着目している論理ゲート，または複合ゲート内の個別論理ゲートに入力される信号の立ち上がり時間及び立ち下がり時間の影響を考慮して着目論理ゲート内の各グループの消費電力を計算する手段と， 前記計算した各グループの消費電力の総和を着目論理ゲートの消費電力とし， 前記着目論理ゲートの消費電力計算を半導体集積回路内の全ての論理ゲートに適用することで全論理ゲートの消費電力の総和を求める手段とを備えたことを特徴とする半導体集積回路の消費電力計算方式。
【請求項２】
請求項１において，着目論理ゲートが複合ゲートの場合，着目複合ゲート内部の配線容量，拡散層容量，並びにゲート容量を全て抽出することを特徴とする半導体集積回路の消費電力計算方式。
【請求項３】
請求項１において，着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量を全て抽出することを特徴とする半導体集積回路の消費電力計算方式。
【請求項４】
請求項１において，着目している論理ゲート，または複合ゲート内の個別論理ゲートに入力される信号の立ち上がり時間及び立ち下がり時間毎に，消費電力計算の誤差を補正する手段を有することを特徴とする半導体集積回路の消費電力計算方式。
【請求項５】
請求項１において，着目論理ゲートの出力ピン容量，着目論理ゲート内部の容量，出力ピンに付随する配線容量，並びに次段論理ゲートの入力ピン容量を，それらの容量に入力される信号の立ち上がりの場合及び立ち下がりの場合で独立に定義することを特徴とする半導体集積回路の消費電力計算方式。
【請求項６】
請求項１において，半導体集積回路内のＲＡＭ，レジスタファイル等のマクロセルに対して，その内部を論理ゲート単位に分離し， 計算可能とすることを特徴とする半導体集積回路の消費電力計算方式。
【発明の詳細な説明】
【０００１】
本発明は，半導体集積回路に関し，特に消費電力計算方式に関する。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタで構成される半導体集積回路（以下，ＣＭＯＳ集積回路という）の消費電力は，例えば図８に示す流れ図により，次式（１）を適用して各論理ゲートの消費電力を計算し，全論理ゲートについてその総和をとることにより求めていた。
【０００３】
Ｐ＝１／２×CＶ2αｆ                                        （１）
但し，Ｐ：着目論理ゲートの消費電力
Ｃ：着目論理ゲートの出力ピン容量，出力ピンに付随する配線容量，並びに次段論理ゲートの入力ピン容量の総和
Ｖ：電源電圧
α：ＣＭＯＳ集積回路内部クロック周波数当たりの容量の充放電回数（以下，活性化率という。後に補足説明する。）
ｆ：ＣＭＯＳ集積回路内部クロック周波数（以下，クロック周波数という）
まず，図８を用いて従来の計算方法を説明する。最初に着目論理ゲートの出力ピン容量を抽出し（ステップ８０２），次に着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量を抽出する（ステップ８０３）。次に，ステップ８０２，８０３にて抽出した容量の総和を求める（ステップ８０４）。ステップ８０４により求めた総容量を，式（１）におけるCに代入して着目論理ゲートの消費電力を計算する（ステップ８０５）。ステップ８０２〜８０５をＣＭＯＳ集積回路内の全論理ゲートに適用し，全論理ゲートの消費電力の総和を求める（ステップ８０６）。なお，式（１）で用いる活性化率は，単位時間に変化する信号の変化回数の頻度を定義したものであり，その具体例を図９に示す。図９はクロックと，信号に相当するデータ１，データ２の変化の様子を時間の経過と共に示したものである。図９の例では，クロックは所定の単位時間に立ち上がり／立ち下がり合計で２０回変化している。活性化率はクロック１サイクル内での変化回数を定義したもので，図９の例では，単位時間にクロックは１０サイクル存在していることから，その活性化率は２０／１０＝２となる。一方，データ１，データ２は単位時間に信号がそれぞれ４回，２回変化する。従って活性化率はデータ１が４／１０＝０．４，データ２が２／１０＝０．２となる。この活性化率は論理シミュレーション等の方法により求めることが可能である。各論理ゲートが入力として使用している信号の活性化率が，式（１）のαに代入される。
【０００４】
以上が，従来の一般的な消費電力を求めるフローであるが，従来法では，論理ゲート内部が複数の論理ゲートから構成された論理ゲート（以下，複合ゲートという）の場合，複合ゲート内部の容量が考慮されていないため，消費電力が実動作と比較して小さい値となり，誤差を発生させる要因となっていた。
【０００５】
さらに，複数の入力ピンを有する場合，上記複合ゲート内部の容量が活性化率の等しいグループ毎に分離されていなかったため，この点でも消費電力計算の誤差を発生させる要因となっていた。
【０００６】
さらに，複合ゲートに限らず，一般の論理ゲートにおいても入力信号の立ち上がり／立ち下がり時間（以下，ｔｒ／ｔｆという）の消費電力に対する影響が考慮されておらず，この点からも誤差を発生させる要因となっていた。
【０００７】
【発明が解決しようとする課題】
本発明では，複合ゲートに対しても，精度の良い消費電力計算方法を実現しようとしたものであり，さらに，複合ゲートが複数の入力ピンを有し，それぞれの入力ピンに供給される信号が異なる活性化率であっても正確な消費電力計算を提供するものである。
【０００８】
また，入力信号のｔｒ／ｔｆの影響を考慮することで，ｐチャネル型ＭＯＳとｎチャネル型ＭＯＳが同時にオンしている時間に流れる電流（以下，貫通電流という）によって発生する消費電力についても正確に求めようとするものである。
【０００９】
【課題を解決するための手段】
ＣＭＯＳ集積回路内の１つの論理ゲートに着目し，着目論理ゲートの出力ピン容量，出力ピンに付随する配線容量，次段論理ゲートの入力ピン容量に加え，着目論理ゲートが複合ゲートの場合は複合ゲート内部の配線容量，拡散層容量，ゲート容量も全て抽出し，さらにそれらの容量を，活性化率が等しいグループ毎に分離し，さらに着目論理ゲートに関係する信号の立ち上がり時間及び立ち下がり時間の影響を考慮して消費電力を計算することにより，課題が解決される。
【００１０】
【発明の実施の形態】
図１に本発明の実施の形態を説明する。
【００１１】
図１は，本発明により消費電力を計算するフローを示したものである。消費電力計算をステップ１０１で開始する。まず，着目論理ゲートの種類にかかわらず，論理ゲート種毎に定義されている出力ピン容量を全て抽出する。次に，着目論理ゲートが複合ゲートの場合，回路情報（回路図，レイアウトパターン等）を参照して，複合ゲート内部の容量（配線容量，拡散層容量，ゲート容量）も全て抽出する（ステップ１０２）。複合ゲートにおいて容量を抽出する詳細な方法は後述する。但し，着目論理ゲートの前段の論理ゲートより観測される入力ピン容量は除外する。次に，実装情報，配線種毎に定義された単位長当たりの配線容量，並びに論理ゲート種毎に定義された入力ピン容量を参照し，着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量を全て抽出する（ステップ１０３）。さらに，ステップ１０２，１０３において抽出した各容量を，活性化率が等しいグループ毎に分離し，そのグループ毎に容量の総和を求める（ステップ１０４）。着目している論理ゲート，または複合ゲート内の個別論理ゲートに入力される信号のｔｒ／ｔｆの影響を考慮して，ステップ１０４にて分離したグループ毎に，容量の総和，電源電圧，クロック周波数，並びに活性化率を適用して着目論理ゲートの各グループの消費電力を計算する。前記にて計算した各グループの消費電力の総和を着目論理ゲートの消費電力とする（ステップ１０５）。ステップ１０２〜１０５をＣＭＯＳ集積回路内の全論理ゲートに対して適用し，全論理ゲートの消費電力の総和を求め，ＣＭＯＳ集積回路の消費電力とする（ステップ１０６）。以上により消費電力計算を終了する（ステップ１０７）。ステップ１０２〜１０６の順序が異なっても，本質的に消費電力計算が可能である。なお，ＲＡＭ，レジスタファイル等のマクロセルに対しても，その内部を論理ゲート単位に分離することにより，前記方法にて消費電力計算が可能である。
【００１２】
次に，複合ゲートにおける容量抽出実施の具体例を図２に示す。
【００１３】
図２は，複合ゲートの一種であるフリップフロップの例である。フリップフロップ２０１において，電源ピン２６１と同電位の配線２５１との間に発生する容量と，０Ｖと同電位の配線との間に発生する容量に分離して抽出する。但し，フリップフロップ２０１のデータ入力ピンの入力ピン容量２１５，２１６及びクロック入力ピンの入力ピン容量２１７，２１８は，このフリップフロップ２０１の前段の論理ゲートの容量抽出時に抽出されるため，フリップフロップ２０１において抽出する容量は，入力ピン容量２１５〜２１８を除いた，容量抽出範囲２７１内の容量である。
【００１４】
まず出力ピン容量２１１，２１２を抽出し，次にフリップフロップ内部の容量２２１−１〜２２１−ｎ，２２１−ｄｋ，２２２−１〜２２２−ｎ，２２２−ｄｋ，２２３−１〜２２３−ｍ，２２３−ｄｋ，２２４−１〜２２４−ｍ，２２４−ｄｋ，２２５−１〜２２５−ｋ，２２５−ｋｄ１，２２５−ｋｄ２，２２６−１〜２２６−ｋ，２２６−ｋｄ１，２２６−ｋｄ２を抽出することにより，フリップフロップ２０１内部の全ての容量が抽出される。さらにデータ出力ピン２６３に付随する配線容量２３１−１〜２３１−ｊ，２３２−１〜２３２−ｊ，次段論理ゲート２０５の入力ピン容量２１３，２１４を抽出することにより，容量の抽出が終了する。
【００１５】
ここで，フリップフロップを，データ保持部２０２，データ出力部２０３，クロック部２０４の機能別に分離し，前記で抽出した容量を各部に分離する。
【００１６】
データ入力ピン２６２から配線２５２を経由して，データ出力部の入力までの容量２２１−１〜２２１−ｎ，２２２−１〜２２２−ｎ，並びに２２１−ｄｋ，２２２−ｄｋの総和をデータ保持部の容量とし，データ出力部内部から配線２５２，データ出力ピン２６３を経由し，次段論理ゲート２０５の入力ピン２６６までの容量２２３−１〜２２３−ｍ，２２４−１〜２２４−ｍ，２２３−ｄｋ，２２４−ｄｋ，２１１，２１２，２３１−１〜２３１−ｊ，２３２−１〜２３２−ｊ，２１３，２１４の総和をデータ出力部の容量とする。また，クロック入力ピン２６４から配線２５３を経由して，データ保持部２０２に至る経路の容量及び及びデータ出力部２０３に至る容量２２５−１〜２２５−ｋ，２２６−１〜２２６−ｋ，並びに２２５−ｋｄ１，２２６−ｋｄ１，２２５−ｋｄ２，２２６−ｋｄ２の総和をクロック部の容量とする。データ保持部の容量，データ出力部の容量，クロック部の容量を用いて各部の消費電力をそれぞれ計算し，その総和をフリップフロップ２０１の消費電力とする。
【００１７】
本発明の，さらに詳細な実施の形態を図５に示す。
【００１８】
消費電力計算をステップ５０１で開始し，まず，論理ゲート種毎，入力信号のｔｒとｔｆ毎に個別に定義された出力ピン容量を参照し，着目論理ゲートにおいて該当するｔｒ／ｔｆの出力ピン容量を全て抽出する（ステップ５０２）。次に，着目論理ゲートが複合ゲートか否かを判断し（ステップ５０３），複合ゲートであれば，回路情報（回路図，レイアウトパターン等）を参照し，複合ゲート内入力信号のｔｒとｔｆ毎に個別に定義された着目複合ゲート内部の容量（配線容量，拡散層容量，並びにゲート容量）を全て抽出する（ステップ５０４）。但し，着目論理ゲートの前段の論理ゲートより観測される入力ピン容量は除外する。ステップ５０５以降は，論理ゲートの種類にかかわらず同一のフローである。まずステップ５０５において，入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量を全て抽出する。ステップ５０２，５０４，５０５にて抽出した容量を，活性化率が等しいグループ毎に分離し，各グループ毎に容量の総和を求める（ステップ５０６）。次に，ステップ５０６にて分離した容量，各グループ毎の活性化率，電源電圧，並びにクロック周波数を用いて，次式（２）に示すように全グループの消費電力の和を求めることにより，着目論理ゲートの消費電力を計算する（ステップ５０７）。
【００１９】
Ｐｄｇ＝１／２×Σ（Cｉ（ｔｒｆ）×αｉ）Ｖ2ｆ            （２）
但し，Ｐｄｇ：着目論理ゲートの消費電力
Ｃｉ（ｔｒｆ）：着目論理ゲート内で活性化率αｉのグループに含まれる，入力信号のｔｒとｔｆ毎に個別に定義された容量
αｉ：着目論理ゲート内のグループｉの活性化率（グループｉ内の活性化率はαｉで等しい）
Ｖ：電源電圧
ｆ：クロック周波数
さらに，ステップ５０２〜５０７をＣＭＯＳ集積回路内の全論理ゲートに対して適用し，次式（３）に示すように全論理ゲートの消費電力の和を求めることにより，ＣＭＯＳ集積回路の消費電力を計算する（ステップ５０８）。
【００２０】
Ｐｄ＝ΣＰｄｇ                                              （３）
但し，Ｐｄ：ＣＭＯＳ集積回路の消費電力
ＲＡＭ，レジスタファイル等のマクロセルに対しても，その内部を論理ゲート単位に分離することにより，前記方法にて消費電力計算が可能である。また，前記にて参照した容量を，入力される信号の立ち上がりの場合と立ち下がりの場合について共通に定義しても良い。なお，図５においては，ステップ５０２，５０４，５０５で入力信号のｔｒ／ｔｆ毎に定義された容量を抽出するとしているが，この手法を採り入れる効果を図３，図４を用いて説明する。
【００２１】
図３は，２入力ＮＡＮＤゲートを例に，入力ピンに立ち上がり信号を入力した場合の回路シミュレーション結果を示したものである。図３では，横軸に入力信号の立ち上がり時間，縦軸に２入力ＮＡＮＤゲートの消費エネルギーを示している。消費エネルギーとクロック周波数，並びに活性化率の積が，消費電力に相当する。負荷容量ＣＬが０，０．０５，０．０８，０．１０ｐＦの場合を示しているが，同一負荷容量で考えると，立ち上がり時間が増加すると消費エネルギーが増加することがわかる。すなわち，同一負荷容量において，入力信号のｔｒ／ｔｆが増加すると貫通電流の影響により消費電力が増加する。図３の値から，入力信号の立ち上がり時間１００ｐｓを基準として，消費エネルギーの誤差を示したものが図４である。例として，負荷容量ＣＬが０ｐＦの場合で考えると，入力信号の立ち上がり時間１０００ｐｓでは誤差がほぼ１００％となることを意味している。図３，図４から，消費電力計算精度向上のためには，入力信号のｔｒ／ｔｆの影響の考慮が必要不可欠であることがわかる。
【００２２】
本発明の，別の詳細な実施の形態を図６に示す。ここでは，着目論理ゲートの出力ピン容量及び着目論理ゲート内部の配線容量，拡散層容量，ゲート容量は消費エネルギーに置き換えて考えている。この理由は，ｔｒ／ｔｆ毎に消費電力に対応した等価的な容量を求めるのは，手間がかかるためである。なお，着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量は，負荷容量としての捉え方を残している。抽出する消費エネルギー及び負荷容量の具体例は後述する。
【００２３】
消費電力計算をステップ６０１で開始し，ステップ６０２では，各論理ゲート種において，入力ピン毎，出力ピン毎，さらに入力信号のｔｒとｔｆ毎に個別に定義された消費エネルギーを参照する。但し，入力ピンの消費エネルギーには，前段の論理ゲートの負荷容量として観測される入力ピン容量によって生じる消費エネルギーは含まれない。着目論理ゲートにおいて該当するｔｒ／ｔｆの消費エネルギーを参照することにより，着目論理ゲートに含まれる全ての消費エネルギーを抽出する。次に，着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量等の負荷容量を抽出する（ステップ６０３）。次に，ステップ６０２において抽出した消費エネルギーを，論理ゲートの各入力ピン，並びに各出力ピンと，論理ゲート内部のグループに分離する（ステップ６０４）。ステップ６０４にて分離した消費エネルギー，各グループ毎の活性化率，クロック周波数並びにステップ６０３で求めた負荷容量を用いて，次式（４）により着目論理ゲートの消費電力を計算する（ステップ６０５）。
【００２４】
0003882345.tif 000002
但し，Ｐｄｇ：着目論理ゲートの消費電力
Ｅｒ：着目論理ゲートの直流分の単位時間当たりの消費エネルギー
Ｅｃ（ｔｒｆ）：入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲート１変化当たりの消費エネルギー
Ｎｃ：単位時間当たりの着目論理ゲートの変化回数（活性化率とクロック周波数の積）
Ｅｉ（ｔｒｆ）：入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの入力ピン１変化当たりの消費エネルギー
Ｎｎｉ：単位時間当たりの着目論理ゲートの入力ピン変化回数（活性化率とクロック周波数の積）
Ｅｏ（ｔｒｆ）：入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの出力ピン１変化当たりの消費エネルギー
Ｅｎ（ｔｒｆ）：入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの出力ピン１変化における単位容量当たりの消費エネルギー
ＣＬ：着目論理ゲートの負荷容量（出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量の総和）
Ｎｎｏ：単位時間当たりの着目論理ゲートの出力ピン変化回数（活性化率とクロック周波数の積）
式（４）の第１番目のΣは着目論理ゲートの全入力ピンの消費電力の和，第２番目のΣは着目論理ゲートの全出力ピンの消費電力の和を求めることを示す。
【００２５】
さらに，ステップ６０２〜６０５をＣＭＯＳ集積回路内の全論理ゲートに対して適用し，次式（５）に示すように，全論理ゲートの消費電力の和を求めることにより，ＣＭＯＳ集積回路の消費電力を計算する（ステップ６０６）。
【００２６】
Ｐｄ＝ΣＰｄｇ                                              （５）
ＲＡＭ，レジスタファイル等のマクロセルに対しても，その内部を論理ゲート単位に分離することにより，前記方法にて消費電力計算が可能である。また，式（４）の各消費エネルギーを，入力される信号の立ち上がりの場合と立ち下がりの場合について共通に定義しても良い。
【００２７】
ここで，式（４）を適用するための，抽出する消費エネルギー及び負荷容量の具体例を示したものが図７である。論理ゲート７０１の前半は，ｎ個の入力ピン（７６１−１〜７６１−ｎ），電源電圧と同電位の配線との間に発生する入力ピン容量７１１−１〜７１１−ｎ，０Vと同電位の配線との間に発生する入力ピン容量７１２−１〜７１２−ｎ，配線７５１−１〜７５１−ｎ，７０２−１〜７０２−ｎ，配線７５２−１〜７５２−ｎ，７０３から構成されている。但し，入力ピン容量７１１−１〜７１１−ｎ及び７１２−１〜７１２−ｎは，論理ゲート７０１の前段の論理ゲートの負荷容量として観測されるため，論理ゲート７０１の消費電力計算では除外して考える。
【００２８】
論理ゲート７０１の後半は，出力ピン７６２−１〜７６２−ｍ，配線７５３−１〜７５３−ｍ，７０４−１〜７０４−ｍ，配線７５４−１〜７５４−ｍから構成されている。出力ピン７６２−１〜７６２−ｍには，それぞれ負荷容量が存在するが，図７では出力ピン７６２−１の負荷容量のみ図示している。負荷容量として，まず，電源電圧と同電位の配線との間に発生する配線容量７３１−１〜７３１−ｊ，０Ｖと同電位の配線との間に発生する配線容量７３２−１〜７３２−ｊが存在する。さらに，電源電圧と同電位の配線との間に発生する次段論理ゲートの入力ピン容量７１３，０Ｖと同電位の配線との間に発生する次段論理ゲートの入力ピン容量７１４が，その先に接続されている。出力ピン７６２−１の負荷容量ＣＬは，７３１−１〜７３１−ｊ，７３２−１〜７３２−ｊ，７１３，７１４の総和である。
【００２９】
ここで，７０２−１〜７０２−ｎ，７０３，７０４−１〜７０４−ｍは，ＣＭＯＳトランジスタ，容量，並びに配線で構成されるグループを示す。
【００３０】
式（４）において，Ｅｉ（ｔｒｆ）は，入力信号のｔｒとｔｆ毎に個別に定義された着目論理ゲート１変化当たりの消費エネルギーで，この値に入力信号の活性化率とクロック周波数の積であるＮｎｉを掛け合わせることで，入力ピンの変化に対応して動作する回路部分７０２−１〜７０２−ｎの消費電力が求められる。実際には，各入力ピンの活性化率が異なるため，各入力ピンに対応した回路部分の消費電力を個別に計算し，その和を求めることになる。先にも延べたように，入力ピン容量７１１−１〜７１１−ｎ及び７１２−１〜７１２−ｎは，前段の論理ゲートの消費電力計算時に含まれるため，ここでは計算に含めない。
【００３１】
Ｅｏ（ｔｒｆ）は，入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの出力ピン１変化当たりの消費エネルギーを意味しており，主に出力ピンに接続される負荷容量を駆動する回路部で，回路内部の容量の充放電に起因する消費エネルギーに相当する。Ｅｏ（ｔｒｆ）に，この部分の出力ピンの活性化率とクロック周波数の積であるＮｎｏを掛け合わせることで，７０４−１〜７０４−ｍの回路内部の消費電力を求めることができる。実際には，各出力ピンの活性化率が異なるため，各出力ピンに対応して回路部分の消費電力を個別に計算し，その和を求める。
【００３２】
Ｅｎ（ｔｒｆ）は，入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの出力ピン１変化における単位容量当たりの消費エネルギーを意味しており，７０４−１〜７０４−ｍにおいて，出力ピンに接続される負荷容量の充放電に起因する消費エネルギーに相当する。この値に，出力ピンの活性化率とクロック周波数の積であるＮｎｏと，負荷容量ＣＬを掛け合わせることで，出力ピンに接続される負荷容量を駆動する回路部で，負荷容量の充放電に関係する消費電力を求めることができる。この値についても，実際には各出力ピンの活性化率が異なるため，各出力ピンに対応して個別に計算し，その和を求める。
【００３３】
７０３は，入力ピンに接続された回路と，出力ピンに接続された回路の中間に位置する回路部で，この部分の活性化率は，各入力ピンの活性化率の相互作用により総合的に決定される。
【００３４】
Ｅｒは，着目論理ゲートの直流分の消費電力を意味しており，７０１内に含まれる全回路の直流分の消費電力をこの部分で表現している。
【００３５】
Ｅｃ（ｔｒｆ）は，入力信号のｔｒとｔｆ毎に個別に定義された着目論理ゲート１変化当たりの消費エネルギーで，この値に７０３における活性化率とクロック周波数の積であるＮｃを掛け合わせることにより，７０３に含まれる回路部分の消費電力を求めることができる。
【００３６】
以上述べた方法と式（４）により，各論理ゲート並びに複合ゲートの消費電力を求め，さらに式（５）に示すように，ＣＭＯＳ集積回路に含まれる全論理ゲート並びに複合ゲートについて，上記方法を適用することで，本発明である複合ゲート内部の容量抽出，活性化率によるグループ分け，信号のｔｒ／ｔｆ依存性の考慮が実現され，消費電力計算の高精度化が可能になる。
【００３７】
【発明の効果】
複合ゲート内部の配線容量，拡散層容量並びにゲート容量を抽出し，これら各容量について，活性化率が等しいグループ毎に分離することにより，消費電力を正確に計算することが可能となる。
【００３８】
さらに，単一論理ゲート，または複合ゲート内の個別論理ゲートへ入力される信号のｔｒ／ｔｆの影響を考慮することにより，貫通電流による消費電力についても正確に計算することが可能となる。
【００３９】
表１は，本発明の効果を定量的に説明したものであり，ｔｒ／ｔｆの影響は少ないケースであるため考慮していないが，複合ゲートの消費電力計算方法を改善することで，従来３６．０％の誤差であったものが，３．０％まで改善されていることがわかる。
【００４０】
以上の効果により，ＣＭＯＳ集積回路を組み込んだシステムにおいて，最適な冷却装置，電源装置を設定することが可能となり，ＣＭＯＳ集積回路を組み込んだシステムのコンパクト化，低コスト化が実現可能となる。
【図面の簡単な説明】
【図１】  本発明の一実施形態を示す流れ図。
【図２】  複合ゲートの容量抽出方法を示す図。
【図３】  ２入力ＮＡＮＤゲートにおいて，入力信号立ち上がり時間と消費エネルギーの関係を示した図。
【図４】  ２入力ＮＡＮＤゲートにおいて，入力信号立ち上がり時間と消費エネルギー誤差の関係を示した図。
【図５】  本発明の詳細な実施形態を示す流れ図。
【図６】  本発明の別の詳細な実施形態を示す流れ図。
【図７】  本発明の別の詳細な実施形態の具体例を示す図。
【図８】  ＣＭＯＳ集積回路において，従来の消費電力計算方法を示す流れ図。
【図９】  活性化率の具体例を示す図。
【表１】  本発明の方法と従来の方法による消費電力計算結果を比較した表。
【符号の説明】
２０１〜２０５，７０１，７０２−１〜７０２−ｎ，７０３，７０４−１〜７０４−ｍ，７０５  論理ゲート，または論理ゲートを構成するグループ
２１１〜２１８，７１１−１〜７１１−ｎ，７１２−１〜７１２−ｎ，７１３，７１４  入出力ピン容量
２２１−１〜２２１−ｎ，２２１−ｄｋ，２２２−１〜２２２−ｎ，２２２−ｄｋ，２２３−１〜２２３−ｍ，２２３−ｄｋ，２２４−１〜２２４−ｍ，２２４−ｄｋ，２２５−１〜２２５−ｋ，２２５−ｋｄ１，２２５−ｋｄ２，２２６−１〜２２６−ｋ，２２６−ｋｄ１，２２６−ｋｄ２  フリップフロップ内部の容量
２３１−１〜２３１−ｊ，２３２−１〜２３２−ｊ，７３１−１〜７３１−ｊ，７３２−１〜７３２−ｊ  配線容量
２５１〜２５３，７５１−１〜７５１−ｎ，７５２−１〜７５２−ｎ，７５３−１〜７５３−ｍ，７５４−１〜７５４−ｍ  配線
２６１〜２６６，７６１−１〜７６１−ｎ，７６２−１〜７６２−ｍ，７６３  ピン
２７１，７７１  容量または消費エネルギーの抽出範囲
【図１】
0003882345.tif 000003
【図２】
0003882345.tif 000004
【図３】
0003882345.tif 000005
【図４】
0003882345.tif 000006
【図５】
0003882345.tif 000007
【図６】
0003882345.tif 000008
【図７】
0003882345.tif 000009
【図８】
0003882345.tif 000010
【図９】
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