(57)【特許請求の範囲】
【請求項１】
高周波信号の増幅を行う高周波電力増幅器において、
高周波信号の増幅を行う増幅素子と、
高周波信号における、基本波以外の奇数次高調波に対してインピーダンスが十分に小さい短絡負荷をなし、偶数次高調波に対してインピーダンスが十分に大きい開放負荷をなし、上記増幅素子で増幅された高周波信号における高次数の高調波から順に、該各高調波に対するインピーダンス整合を行う出力整合回路部と、
を備え、
該出力整合回路部は、
上記増幅素子で増幅された高周波信号における少なくとも１つの奇数次高調波に対して短絡負荷をなす奇数次高調波整合回路と、
高周波信号の少なくとも１つの偶数次高調波に対して開放負荷をなす偶数次高調波整合回路と、
高周波信号の基本波に対してインピーダンス整合を行う基本波整合回路と、
を備え、
上記増幅素子の出力端から、インピーダンス整合を行う高調波の次数が大きい整合回路が順に接続され、上記奇数次高調波整合回路は、奇数次高調波の周波数で共振する、コンデンサ及び寄生インダクタからなる少なくとも１つの共振回路で形成されると共に、該共振回路のコンデンサは、増幅素子の出力端近傍に設けられ一端が上記増幅素子の出力端に直接接続されることを特徴とする高周波電力増幅器。
【請求項２】
上記奇数次高調波整合回路は、増幅素子の出力端から出力整合回路部側をみた場合の反射係数をポーラチャート上でみたときにおける奇数次高調波の位相角が、１６０°〜２２０°の範囲になるように設定されることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項３】
上記奇数次高調波整合回路は、増幅素子の出力端に外部からバイアス電圧を供給するバイアス線路を有し、上記奇数次高調波の位相角が所定値になるように該バイアス線路の長さが設定されることを特徴とする請求項２に記載の高周波電力増幅器。
【請求項４】
上記出力整合回路部は、各整合回路間にそれぞれ設けられた各ローパスフィルタを更に備えることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項５】
上記偶数次高調波整合回路は、偶数次高調波の周波数で共振する、コンデンサ及び寄生インダクタからなる少なくとも１つの共振回路と、該共振回路と上記奇数次高調波整合回路とを接続する信号線路とで形成されることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項６】
上記出力整合回路部は、増幅素子の出力端に外部からバイアス電圧を供給する線路であるバイアス線路を備え、上記偶数次高調波整合回路は、増幅素子から出力整合回路部側へのインピーダンスである増幅素子の出力インピーダンスが偶数次高調波に対して十分に大きい開放近傍の値になるように、上記信号線路及びバイアス線路の各線路長がそれぞれ設定されることを特徴とする請求項５に記載の高周波電力増幅器。
【請求項７】
上記偶数次高調波整合回路における共振回路の寄生インダクタは、上記奇数次高調波整合回路における共振回路の寄生インダクタよりもインダクタンスが大きいことを特徴とする請求項５又は請求項６のいずれかに記載の高周波電力増幅器。
【請求項８】
上記増幅素子は半導体基板上に、上記出力整合回路部は多層基板で形成された整合基板上にそれぞれ形成され、上記共振回路のコンデンサは、バイアホールのみを介して、整合基板における接地されるアース電極層に接続されることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項９】
上記増幅素子は半導体基板上に、上記出力整合回路部は多層基板で形成された整合基板上にそれぞれ形成され、上記共振回路のコンデンサは、整合基板の側面に形成された導電体のみを介して、整合基板における接地されるアース電極層に接続されることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項１０】
上記共振回路のコンデンサは、増幅素子が形成された半導体基板上に形成されることを特徴とする請求項１に記載の高周波電力増幅器。
【請求項１１】
上記基本波整合回路は、ローパスフィルタで形成されることを特徴とする請求項５に記載の高周波電力増幅器。
【請求項１２】
上記基本波整合回路は、ローパスフィルタ及び共振回路で構成され、該共振回路は、偶数次高調波又は奇数次高調波のいずれかの周波数で共振することを特徴とする請求項５に記載の高周波電力増幅器。
【請求項１３】
上記偶数次高調波は第２次高調波であり、上記奇数次高調波は第３次高調波であることを特徴とする請求項１から請求項１２のいずれかに記載の高周波電力増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタやバイポーラトランジスタ等からなる高周波増幅用の半導体増幅器、特に移動通信用機器やマイクロ波帯通信機器等に使用する高効率増幅器に関するものである。
【０００２】
【従来の技術】
従来、移動通信用機器やマイクロ波帯通信機器等に使用する高周波電力増幅器としてＢ級増幅器が知られている。
図２６は、従来のＢ級増幅器の例を示した概略の回路図であり、ソース接地された電界効果トランジスタ（以下、ＦＥＴと呼ぶ）２０１は、接地との間にコンデンサ２０２が接続されたドレインバイアス電源端子２０３からドレインバイアス線路２０４を介してドレインバイアス電圧が印加され、ゲートには信号入力端子２０５から増幅を行う高周波信号が入力される。また、ＦＥＴ２０１で増幅された信号は基本波整合回路２０６を介して信号出力端子２０７から出力される。Ｂ級増幅器においては、ＦＥＴ２０１のゲートバイアス点を直流のドレイン電流が０になるように設定する。
【０００３】
【発明が解決しようとする課題】
図２７は、図２６のＦＥＴ２０１におけるドレイン電流及びドレイン電圧の波形を示した図である。図２７において、実線で示した波形がドレイン電圧を、点線で示した波形がドレイン電流をそれぞれ示しており、ドレイン電圧は正弦波的な変化をするがドレイン電流は半波整流された波形となる。また、斜線で示した部分は電力ロスを示している。図２７から分かるように、ドレイン電流が０以上のときにドレイン電圧が０以上である場合、電力ロスが発生して効率の低下が生じるという問題があった。
【０００４】
本発明は、上記のような問題を解決するためになされたものであり、電力ロスを小さくして効率を向上させることができる高周波電力増幅器を得ることを目的とする。
【０００５】
なお、本発明と構成が異なるが、特開平７−９４９７４号、特開平８−１３０４２４号及び特開平９−２４６８８９号の各公報において、偶数次高調波に対して短絡、奇数次高調波に対して開放となるようにした高調波処理が開示されている。また、本発明と目的及び構成が異なるが、特開平２−９４９０８号公報では、ＦＥＴとＩＦ帯整合回路間にローパスフィルタを接続したＦＥＴミキサが開示されている。
【０００６】
【課題を解決するための手段】
この発明に係る高周波電力増幅器は、高周波信号の増幅を行う高周波電力増幅器において、
高周波信号の増幅を行う増幅素子と、
高周波信号における、基本波以外の奇数次高調波に対してインピーダンスが十分に小さい短絡負荷をなし、偶数次高調波に対してインピーダンスが十分に大きい開放負荷をなし、上記増幅素子で増幅された高周波信号における高次数の高調波から順に、該各高調波に対するインピーダンス整合を行う出力整合回路部と、
を備え、
該出力整合回路部は、
上記増幅素子で増幅された高周波信号における少なくとも１つの奇数次高調波に対して短絡負荷をなす奇数次高調波整合回路と、
高周波信号の少なくとも１つの偶数次高調波に対して開放負荷をなす偶数次高調波整合回路と、
高周波信号の基本波に対してインピーダンス整合を行う基本波整合回路と、
を備え、
上記増幅素子の出力端から、インピーダンス整合を行う高調波の次数が大きい整合回路が順に接続され、上記奇数次高調波整合回路は、奇数次高調波の周波数で共振する、コンデンサ及び寄生インダクタからなる少なくとも１つの共振回路で形成されると共に、該共振回路のコンデンサは、増幅素子の出力端近傍に設けられ一端が上記増幅素子の出力端に直接接続されるものである。
【００１０】
また、この発明に係る高周波電力増幅器は、請求項１において、奇数次高調波整合回路は、増幅素子の出力端から出力整合回路部側をみた場合の反射係数をポーラチャート上でみたときにおける奇数次高調波の位相角が、１６０°〜２２０°の範囲になるように設定されるものである。
【００１１】
また、この発明に係る高周波電力増幅器は、請求項２において、奇数次高調波整合回路は、増幅素子の出力端に外部からバイアス電圧を供給するバイアス線路を有し、奇数次高調波の位相角が所定値になるように該バイアス線路の長さが設定されるものである。
【００１２】
また、この発明に係る高周波電力増幅器は、請求項１において、出力整合回路部は、各整合回路部間にそれぞれ設けられた各ローパスフィルタを更に備えるものである。
【００１５】
また、この発明に係る高周波電力増幅器は、請求項１において、偶数次高調波整合回路は、偶数次高調波の周波数で共振する、コンデンサ及び寄生インダクタからなる少なくとも１つの共振回路と、該共振回路と奇数次高調波整合回路とを接続する信号線路とで形成されるものである。
【００１６】
また、この発明に係る高周波電力増幅器は、請求項５において、出力整合回路部は、増幅素子の出力端に外部からバイアス電圧を供給する線路であるバイアス線路を備え、偶数次高調波整合回路は、増幅素子から出力整合回路部側へのインピーダンスである増幅素子の出力インピーダンスが偶数次高調波に対して十分に大きい開放近傍の値になるように、信号線路及びバイアス線路の各線路長がそれぞれ設定されるものである。
【００１７】
また、この発明に係る高周波電力増幅器は、請求項５又は請求項６のいずれかにおいて、偶数次高調波整合回路における共振回路の寄生インダクタは、奇数次高調波整合回路における共振回路の寄生インダクタよりもインダクタンスが大きいものである。
【００１８】
また、この発明に係る高周波電力増幅器は、請求項１において、増幅素子は半導体基板上に、出力整合回路部は多層基板で形成された整合基板上にそれぞれ形成され、共振回路のコンデンサは、バイアホールのみを介して、整合基板における接地されるアース電極層に接続されるものである。
【００１９】
また、この発明に係る高周波電力増幅器は、請求項１において、増幅素子は半導体基板上に、出力整合回路部は多層基板で形成された整合基板上にそれぞれ形成され、共振回路のコンデンサは、整合基板の側面に形成された導電体のみを介して、整合基板における接地されるアース電極層に接続されるものである。
【００２０】
また、この発明に係る高周波電力増幅器は、請求項１において、共振回路のコンデンサは、増幅素子が形成された半導体基板上に形成されるものである。
【００２１】
また、この発明に係る高周波電力増幅器は、請求項５において、基本波整合回路は、ローパスフィルタで形成されるものである。
【００２２】
また、この発明に係る高周波電力増幅器は、請求項５において、基本波整合回路は、ローパスフィルタ及び共振回路で構成され、該共振回路は、偶数次高調波又は奇数次高調波のいずれかの周波数で共振するものである。
【００２３】
また、この発明に係る高周波電力増幅器は、請求項１から請求項１２のいずれかにおいて、偶数次高調波が第２次高調波であり、奇数時高調波が第３次高調波である。
【００２４】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１における高周波電力増幅器の例を示した概略のブロック図であり、図２は、図１で示した高周波電力増幅器の回路例を示した図である。なお、図１及び図２では、ＧaＡs電界効果トランジスタ（以下、ＦＥＴと呼ぶ）を用いた高周波電力増幅器を例にして示している。
【００２５】
図１及び図２において、高周波電力増幅器（以下、増幅器と呼ぶ）１は、ＦＥＴ２、入力整合回路３及び出力整合回路４で構成され、出力整合回路４は、第３次高調波（奇数次高調波）に対するインピーダンス整合を行う３次高調波整合回路（奇数次高調波整合回路）５、第２次高調波（偶数次高調波）に対するインピーダンス整合を行う２次高調波整合回路（偶数次高調波整合回路）６及び基本波に対するインピーダンス整合を行う基本波整合回路７で構成されている。
【００２６】
ＦＥＴ２において、ゲートは入力整合回路３を介して外部から高周波信号が入力される信号入力端子８に接続され、ドレインは３次高調波整合回路５に接続され、ソースは接地されている。３次高調波整合回路５は２次高調波整合回路６に、２次高調波整合回路６は基本波整合回路７にそれぞれ接続され、更に基本波整合回路７は、増幅された高周波信号を出力する信号出力端子９に接続されている。
【００２７】
３次高調波整合回路５は、ドレインバイアス線路１１、信号線路１２及びコンデンサ１３で形成されており、２次高調波整合回路６は、信号線路１４，１５及びコンデンサ１６で形成され、基本波整合回路７は、信号線路１７，１８及びコンデンサ１９，２０で形成されている。３次高調波整合回路５において、外部からドレインバイアス電圧が印加されるドレインバイアス電源端子２１とＦＥＴ２のドレインとの間に、ドレインバイアス線路１１及び信号線路１２が直列に接続され、該ドレインバイアス電源端子２１と接地との間にコンデンサ１３が接続されている。
【００２８】
２次高調波整合回路６において、ドレインバイアス線路１１と信号線路１２との接続部と接地との間には、信号線路１４、信号線路１５及びコンデンサ１６が直列に接続されている。また、基本波整合回路７において、信号線路１４と信号線路１５との接続部と信号出力端子９との間には、信号線路１７及びコンデンサ１９が直列に接続され、信号出力端子９と接地との間には、信号線路１８及びコンデンサ２０が直列に接続されている。
【００２９】
図３は、図１及び図２における入力整合回路３の回路例を示した図である。図３において、入力整合回路３は、コンデンサ２５〜２７、信号線路２８及び抵抗２９，３０で形成されている。入力整合回路３において、信号入力端子８とＦＥＴ２のゲートとの間には、コンデンサ２５及び信号線路２８の直列回路が接続されており、コンデンサ２５と信号線路２８との接続部は、コンデンサ２６を介して接地されている。また、外部からゲートバイアス電圧が印加されるゲートバイアス電源端子３１と接地との間には、抵抗２９及び抵抗３０の直列回路が接続されており、抵抗２９と抵抗３０との接続部は、ＦＥＴ２のゲートに接続されると共にコンデンサ２７を介して接地されている。
【００３０】
このような構成において、３次高調波整合回路５が第３次高調波に対してインピーダンスが十分に小さい短絡負荷になるように、ドレインバイアス線路１１及び信号線路１２の各線路長の調整を行い、２次高調波整合回路６が第２次高調波に対してインピーダンスが十分に大きい開放負荷になるように、信号線路１２，１４，１５の各線路長を調整する。
【００３１】
図４は、図２で示した増幅器１における各波形を示した図である。図４において、(ａ)はＦＥＴ２のドレイン電圧Ｖd及びドレイン電流Ｉdの各波形を示した図であり、(ｂ)は基本波の電圧波形を、(ｃ)は第２次高調波の電圧波形をそれぞれ示している。なお、（ａ）において、実線で示した波形がドレイン電圧を、点線で示した波形がドレイン電流をそれぞれ示している。ドレイン電流の波形は第３次高調波の影響を受けることで方形波に近似し、ドレイン電圧の波形は第２次高調波の影響を受けて図中Ａの部分が平坦になり、電力ロスが小さくなっていることが分かる。このことから、増幅器１の電力付加効率を向上させることができる。
【００３２】
図５は、基本波の周波数が９５０ＭＨｚである場合において、ＦＥＴ２の出力端から出力整合回路４側をみた場合の反射係数Γoutをポーラチャート上でみた場合における、第２次高調波及び第３次高調波の位相の変化に対する電力付加効率ＰＡＥのシミュレーション結果を示した図である。図５において、Ｐ１で示した線の範囲内を高効率であるとすると、第２次高調波に対するＳパラメータのＳ１１の位相が−９０°〜１３０゜、第３次高調波に対するＳパラメータのＳ１１の位相が１７０°〜２１０゜の範囲で高効率となることが分かる。このことから、マージンを考慮すると、第２次高調波に対するＳパラメータのＳ１１の位相が−８０°〜１４０゜、第３次高調波に対するＳパラメータのＳ１１の位相が１６０°〜２２０゜の範囲で高効率とする。
【００３３】
ここで、第２次高調波に対して、信号線路１２，１４，１５の各線路長を加算した総線路長を短くするとＳパラメータのＳ１１の位相を大きくすることができ、第２次高調波に対するＳパラメータのＳ１１の位相が、電力付加効率ＰＡＥにおいて高効率とする範囲の値になるように信号線路１２，１４，１５の各線路長の調整を行う。
【００３４】
また、第３次高調波に対してＳパラメータのＳ１１の位相を、電力付加効率ＰＡＥにおいて高効率とする範囲の値にするには、ドレインバイアス線路１１と信号線路１２の各線路長を調整して実現する。例えば、シミュレーションを行った結果、ドレインバイアス線路１１と信号線路１２の各線路長を加算した長さを１ｍｍ短くすることにより、第３次高調波に対するＳ１１の位相が１０°〜３０°大きくなることが判明している。なお、信号線路１２の線路長を短くすると基本波の多重反射によるロスを小さくすることができることから、信号線路１２の線路長はできるだけ短くするほうがよい。
【００３５】
図６は、基本波の周波数が９５０ＭＨｚである場合において、ＦＥＴ２の入力端から入力整合回路３側をみた場合の反射係数Γin、及びＦＥＴ２の出力端から出力整合回路４側をみた場合の反射係数Γoutを変えたときにおける電力付加効率ＰＡＥのシミュレーション結果を示した図である。入力整合回路３において、コンデンサ２６で接地に終端することによって、ＦＥＴ２からみたＳパラメータのＳ２２は、スミスチャート上でほぼ１８０°付近にある。図６において、Ｐ２で示した線の範囲内を高効率であるとすると、ＦＥＴ２からみて入力整合回路３側の基本波に対するＳパラメータのＳ２２を、最大利得が得られるゲインマッチの位相（図６では１８０°）から−５°〜−６５°、すなわち１１５°〜１７５°の範囲で高効率となることが分かる。
【００３６】
このことから、マージンを考慮すると、信号源側の基本波に対するＳパラメータのＳ２２を、最大利得が得られるゲインマッチの位相（図６では１８０°）から＋５°〜−７５°の範囲で高効率とする。ここで、信号線路２８の長さを長くすることによってＳパラメータのＳ２２の位相を小さくすることができ、信号源側の基本波に対するＳパラメータのＳ２２の位相が、電力付加効率ＰＡＥにおいて高効率とする範囲の値になるように信号線路２８の線路長の調整を行う。例えば、信号線路２８の線路長を約０ｍｍから約３ｍｍに大きくすると、Ｓ２２の位相を約２０°小さくすることができる。
【００３７】
このように、ＦＥＴ２のドレインから順に、３次高調波整合回路５、２次高調波整合回路６及び基本波整合回路７を接続し、整合回路までの距離の大きさに影響を受けやすい高次高調波からインピーダンス整合を行うようにした。このことから、各整合回路以降で、該各整合回路でインピーダンス整合を行う次数以上の高調波を考慮する必要がなく、各整合回路の設計を容易にすることができる。また、損失が大きくなりやすい高次高調波の反射率を大きくとることができ、帯域内で位相変化が大きくなりやすい高次高調波の位相変化を小さくすることができる。
【００３８】
図７は、本発明の実施の形態１における高周波電力増幅器の他の例を示した概略のブロック図であり、図８は、図７で示した高周波電力増幅器の回路例を示した図である。なお、図７及び図８では、図１及び図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１及び図２との相違点のみ説明する。
【００３９】
図７及び図８における図１及び図２との相違点は、３次高調波整合回路５と２次高調波整合回路６との間に、インダクタ５１及びコンデンサ５２で形成されたローパスフィルタ４１を設け、２次高調波整合回路６と基本波整合回路７との間に、インダクタ５３及びコンデンサ５４で形成されたローパスフィルタ４２を設けたことにあり、これらに伴って、出力整合回路４を出力整合回路４４とし、増幅器１を増幅器４０としたことにある。
【００４０】
図７及び図８において、増幅器４０は、ＦＥＴ２、入力整合回路３及び出力整合回路４４で構成され、出力整合回路４４は、３次高調波整合回路５、２次高調波整合回路６、基本波整合回路７及びローパスフィルタ４１，４２で構成されている。３次高調波整合回路５は、ローパスフィルタ４１を介して２次高調波整合回路６に、２次高調波整合回路６は、ローパスフィルタ４２を介して基本波整合回路７にそれぞれ接続されている。
【００４１】
３次高調波整合回路５におけるドレインバイアス線路１１及び信号線路１２の接続部と接地との間には、ローパスフィルタ４１におけるインダクタ５１及びコンデンサ５２の直列回路が接続され、インダクタ５１とコンデンサ５２との接続部は２次高調波整合回路６の信号線路１４に接続されている。また、２次高調波整合回路６における信号線路１４及び信号線路１５の接続部と接地との間には、ローパスフィルタ４２におけるインダクタ５３及びコンデンサ５４の直列回路が接続され、インダクタ５３とコンデンサ５４との接続部は基本波整合回路７の信号線路１７に接続されている。
【００４２】
このような構成において、ローパスフィルタ４１は、３次以上の高調波を遮断するようにインダクタ５１及びコンデンサ５２が設定されており、ローパスフィルタ４２は、第２次高調波を遮断するようにインダクタ５３及びコンデンサ５４が設定されている。このようにすることによって、３次高調波整合回路５、２次高調波整合回路６及び基本波整合回路７をそれぞれ設計する際、３次高調波整合回路５は第３次高調波のみを、２次高調波整合回路６は第２次高調波のみを、基本波整合回路７は基本波のみをそれぞれ考慮すればよく、各整合回路の設計及び調整を容易にすることができる。
【００４３】
なお、本実施の形態１では、ＦＥＴ２のドレインと信号出力端子９との間に、３次高調波整合回路５、２次高調波整合回路６及び基本波整合回路７の順に各回路が接続された場合を例にして説明したが、３次高調波整合回路５と２次高調波整合回路６を入れ替えてもよく、この場合、ＦＥＴ２のドレインに２次高調波整合回路６が接続され、該２次高調波整合回路６に３次高調波整合回路５が、該３次高調波整合回路５に基本波整合回路７が接続される。
【００４４】
このように、本発明の実施の形態１における増幅器は、出力整合回路が、第２次高調波に対して開放負荷となると共に第３次高調波に対して短絡負荷となるように、ドレインバイアス線路１１及び信号線路１２，１４，１５の各線路長を調整するようにした。更に、入力整合回路３において、基本波に対するＳパラメータのＳ２２の位相を最高の利得が得られる点から＋５°〜−７５°の位置になるように各線路の線路長を調整するようにした。これらのことから、電力ロスを小さくすることができ、効率を向上させることができる。
【００４５】
更に、３次高調波整合回路５と２次高調波整合回路６との間にローパスフィルタ４１を、２次高調波整合回路と基本波整合回路７との間にローパスフィルタ４２をそれぞれ設けた。このことから、ローパスフィルタ４１を、３次以上の高調波を遮断するように設定し、ローパスフィルタ４２を、第２次高調波を遮断するように設定することにより、各整合回路の設計及び調整を容易にすることができる。
【００４６】
実施の形態２．
図９は、本発明の実施の形態２における高周波電力増幅器の例を示した回路図である。なお、図９においても、ＧaＡsＦＥＴを用いた高周波電力増幅器を例にして示している。なお、図９では、図２と同じものは同じ符号で示しており、ここではその説明を省略する。
図９において、増幅器６０は、ＦＥＴ２及び出力整合回路６１で構成され、出力整合回路６１は、第３次高調波（奇数次高調波）に対するインピーダンス整合を行う３次高調波整合回路（奇数次高調波整合回路）６２、第２次高調波（偶数次高調波）に対するインピーダンス整合を行う２次高調波整合回路（偶数次高調波整合回路）６３、基本波に対するインピーダンス整合を行う基本波整合回路６４、ドレインバイアス線路６５及びコンデンサ６６で構成されている。
【００４７】
３次高調波整合回路６２は、コンデンサ７１及びインダクタ７２で形成されている。インダクタ７２は、コンデンサ７１の寄生インダクタとコンデンサ７１から接地までの寄生インダクタ等の各寄生インダクタで形成され、コンデンサ７１及びインダクタ７２は直列に接続されて共振回路を形成している。２次高調波整合回路６３は、信号線路７３、コンデンサ７４及びインダクタ７５で形成されている。インダクタ７５は、コンデンサ７４の寄生インダクタやコンデンサ７４から接地までの寄生インダクタ等の各寄生インダクタで形成され、コンデンサ７４及びインダクタ７５は直列に接続されて共振回路を形成している。
【００４８】
ＦＥＴ２において、ゲートは信号入力端子８に接続され、ドレインとドレインバイアス電源端子２１との間に、ドレインバイアス線路６５が接続され、該ドレインバイアス電源端子２１と接地との間にコンデンサ６６が接続されている。３次高調波整合回路６２において、ＦＥＴ２のドレインと接地との間には、コンデンサ７１及びインダクタ７２の直列回路が接続されている。
【００４９】
また、２次高調波整合回路６３において、ＦＥＴ２のドレインと接地との間には、信号線路７３を介してコンデンサ７４及びインダクタ７５の直列回路が接続されている。信号線路７３とコンデンサ７４との接続部は、基本波整合回路６４を介して信号出力端子９に接続されている。なお、信号線路７３は、コンデンサ７１とコンデンサ７４との間の信号線路をなしている。
【００５０】
このような構成において、容量Ｃ3のコンデンサ７１及びインダクタンスＬ3のインダクタ７２からなる共振回路の、第３次高調波に対するインピーダンスＺ3、及び容量Ｃ2のコンデンサ７４及びインダクタンスＬ2のインダクタ７５からなる共振回路の、第２次高調波に対するインピーダンスＺ2は下記（１）式のようになる。
Ｚi＝ｊωＬi＋１／(ｊωＣi)＝(１−ω2ＬiＣi)／(ｊωＣi)………（１）
なお、上記（１）式において、ｉは高調波の次数を示しｉ＝２，３である。
【００５１】
次に、上記（１）式を用いて、コンデンサ７１及びインダクタ７２からなる共振回路の第３次高調波に対する共振条件、及びコンデンサ７４及びインダクタ７５からなる共振回路の第２次高調波に対する共振条件をそれぞれ求める。基本波の周波数ｆが０.９ＧＨｚの場合、インダクタンスＬ2及びＬ3をそれぞれ１.０ｎＨと仮定すると、第３次高調波に対してはＣ3＝３.５ｐＦ、第２次高調波に対してはＣ2＝８.０ｐＦにすることによって、(１−ω2ＬiＣi)＝０となり各共振回路は共振する。
【００５２】
このように、ＦＥＴ２の出力端にシャント容量Ｃ3を付加し、該容量Ｃ3のコンデンサ７１における寄生インダクタ等からなるインダクタ７２と第３次高調波の周波数３ｆで共振するようにした。このことから、ＦＥＴ２から出力整合回路６１をみたときのインピーダンスであるＦＥＴ２の出力インピーダンスＺLを第３次高調波に対して十分に小さい短絡近傍の所望の値にすることができる。更に、ドレインバイアス線路６５及び信号線路７３を、第２次高調波の周波数２ｆに対してＦＥＴ２の出力インピーダンスＺLが十分に大きい開放近傍の所望の値になるような線路長にそれぞれ形成する。
【００５３】
一方、コンデンサ７１及びインダクタ７２で形成された共振回路、並びにコンデンサ７４及びインダクタ７５で形成された共振回路において、ω＝ωi±ΔωのときのインピーダンスＺLCは、下記（２）式のようになる。
0003888785.tif 000002
なお、上記（２）式において、ｉは高調波の次数を示しｉ＝２，３であり、Δω≪ωiである。
【００５４】
図１０は、コンデンサ７１及びインダクタ７２で形成された共振回路における、第３次高調波に対するインピーダンスＺLCを示したスミスチャートである。上記（２）式及び図１０より、Ｃiが大きいほどωi±Δωの帯域内でのインピーダンスＺLCの変動が小さく、ωi±Δωの帯域におけるインピーダンスＺLCが、所望の狭いインピーダンスの範囲に入ることが分かる。このことから、Ｃ3が大きいほど広い帯域で第３次高調波に対するインピーダンスＺLCを高効率領域に設定することができる。
【００５５】
ここで、コンデンサ７１及び７４にチップ部品を使用した場合、一般にチップ部品はその大きさが１００５タイプのもので１ｍｍ×０.５ｍｍと大きいため、０.３〜２.０ｎＨ程度の寄生インダクタンスを有することから、Ｌiとしては０.４〜２.０ｎＨとなる。しかし、コンデンサ７１及びインダクタ７２の共振回路において、第３次高調波に対してＬ3×Ｃ3＝１／ω3であることから、Ｃ3を大きくするためにはＬ3を小さくする必要がある。
【００５６】
図１１は、コンデンサ７１の実装例を示した概略図であり、図１２は、図１１におけるＡ−Ａ’断面を示した断面図である。なお、図１１及び図１２では、ＦＥＴ２と出力整合回路６１を異なる基板上に形成する場合を示している。
図１１及び図１２において、ＦＥＴ２は、半導体装置８１に形成されており、出力整合回路６１は多層基板で形成された整合基板８２に形成され、半導体装置８１及び整合基板８２はワイヤ８３で電気的に接続されている。
【００５７】
整合基板８２において、半導体装置８１におけるＦＥＴ２のドレインに接続されたワイヤ８３が接続される接続部の近傍にコンデンサ７１を実装し、コンデンサ７１の一方の電極とワイヤ８３は接続される。コンデンサ７１とワイヤ８３との接続部は、ドレインバイアス線路６５及び信号線路７３にそれぞれ接続されている。なお、説明を分かりやすくするために、半導体装置８１と整合基板８２とを接続するワイヤにおいて、ワイヤ８３以外は省略している。
【００５８】
コンデンサ７１の他方の電極は、該電極の近傍、例えば直下に形成されたバイアホール８４を介して、整合基板８２におけるコンデンサ７１の実装面に対して裏面に形成されたアース電極層８５に接続され、該アース電極層８５は接地される。これに対して、コンデンサ７１の従来の実装例は、図１３で示すようにコンデンサ７１とバイアホール８４とを信号線路８６で接続していたため、信号線路８６の寄生インダクタンスがインダクタ７２のインダクタンスＬ3に含まれることから、インダクタンスＬ3を小さくすることができなかった。
【００５９】
このように、図１１及び図１２で示したようにコンデンサ７１を実装することによって、コンデンサ７１を接地する際の信号線路を短くすることができ、該信号線路による寄生インダクタンスを小さくすることができることから、インダクタ７２のインダクタンスＬ3を小さくすることができる。
【００６０】
図１１及び図１２のように、増幅器６０が半導体装置８１と整合基板８２に分けて形成された場合、図９で示した増幅器６０の回路図は図１４のようになる。図１４において、図９との相違点は、ＦＥＴ２のドレインはワイヤ８３を介してドレインバイアス線路６５、コンデンサ７１及び信号線路７３にそれぞれ接続されたことにある。
【００６１】
次に、図１５は、コンデンサ７１の他の実装例を示した概略図であり、図１６は、図１５におけるＢ−Ｂ'−Ｂ”断面を示した断面図である。なお、図１５及び図１６では、図１１及び図１２と同じものは同じ符号で示しており、ここではその説明を省略すると共に、図１１及び図１２との相違点のみ説明する。また、図１５及び図１６においても、ＦＥＴ２と出力整合回路６１を異なる基板上に形成する場合を例にして示しており、説明を分かりやすくするために、半導体装置８１と整合基板８２とを接続するワイヤにおいて、ワイヤ８３以外は省略している。
【００６２】
図１５及び図１６における図１１及び図１２との相違点は、バイアホール８４の代わりに整合基板８２の側面に形成した導電層（以下、側面メタライズと呼ぶ）８７を用いて、コンデンサ７１の電極を接続した配線パターン８８をアース電極層８５に接続したことにある。なお、コンデンサ７１は、側面メタライズ８７の近傍に配置して配線パターン８８による寄生インダクタンスが無視できるほど小さい値になるようにする。このようにすることによって、整合基板８２にバイアホールを設けることができない場合においても、コンデンサ７１を接地する際の信号線路を短くすることができ、該信号線路による寄生インダクタンスを小さくすることができることから、インダクタ７２のインダクタンスＬ3を小さくすることができる。
【００６３】
また、コンデンサ７１を半導体装置８１側に形成するようにしてもよく、このようにした場合、図１４で示した増幅器６０の回路図は図１７のようになる。図１７において、図１４との相違点は、コンデンサ７１が半導体装置８１内に設けられたことから、３次高調波整合回路６２が半導体装置８１内に形成され、整合基板８２には、２次高調波整合回路６３、基本波整合回路６４、ドレインバイアス線路６５及びコンデンサ６６が設けられ、出力整合回路６１にワイヤ８３が含まれたことにある。
【００６４】
図１８は、コンデンサ７１を形成した半導体装置の例を示す概略図であり、図１９は、図１８におけるＣ−Ｃ’断面を示した断面図である。なお、図１８及び図１９では、図１１及び図１２と同じものは同じ符号で示しており、ここではその説明を省略する。また、図１８及び図１９においても、ＦＥＴ２と出力整合回路６１を異なる基板上に形成する場合を例にして示しており、説明を分かりやすくするために、半導体装置９０と整合基板８２とを接続するワイヤにおいて、ワイヤ８３以外は省略している。
【００６５】
図１８及び図１９において、くし形構造のゲート電極９１、ソース電極９２及びドレイン電極９３を有するＦＥＴ２、及びＭＩＭ(Metal Insulator Metal)キャパシタをなすコンデンサ７１が半導体基板９４上に形成されて半導体装置９０を形成している。コンデンサ７１は、半導体基板９４上に形成された絶縁膜９５内に形成された各電極９６と、絶縁膜９５上に形成された電極９７と、該各電極９６及び電極９７との間の絶縁膜９５とで形成され、ＭＩＭキャパシタをなしている。また、該各電極９６と電極９７との間の絶縁膜９５は、それぞれコンデンサ７１の誘電体をなしている。
【００６６】
各電極９６は、対応するバイアホール９８を介して、半導体基板９４におけるコンデンサ７１が形成された面に対する裏面に形成されたアース電極９９に接続され、該アース電極９９は接地される。電極９７は、ワイヤ８３によって整合基板８２のドレインバイアス線路６５及び信号線路７３に接続されている。このように、チップ部品のコンデンサを使用するよりも小型化することができるために、コンデンサ７１の寄生インダクタンスを減少させることができ、コンデンサ７１の容量を大きくすることができ、より広帯域で増幅器の高効率化を図ることができる。
【００６７】
一方、図１８及び図１９では、半導体装置９０に１つのＦＥＴが形成されている場合を例にして説明したが、半導体装置９０に複数のＦＥＴを形成した場合においても同様であり、図２０は、半導体装置９０に複数のＦＥＴを形成した場合の例を示した概略図であり、図２１は、図２０におけるＤ−Ｄ’断面を示した断面図である。なお、図２０及び図２１において、図１８及び図１９と同じものは同じ符号で示しており、図２０及び図２１の説明は、図１８及び図１９の説明と同様であるので省略する。また、図２０及び図２１では、ＦＥＴが２つの場合を例にして示しており、説明を分かりやすくするために、半導体装置９０と整合基板８２とを接続するワイヤにおいて、ワイヤ８３以外は省略している。
【００６８】
図２０及び図２１のように、各ドレイン電極９３ごとに第３次高調波の周波数３ｆで共振する共振回路を設けることにより、各ワイヤ８３によるＦＥＴセルごとの第３次高調波に対する出力インピーダンスＺLの位相のずれをなくすことができ、整合基板にまとめて第３次高調波の周波数３ｆで共振する共振回路を設けた場合と比較して、各ＦＥＴセルごとの出力インピーダンスＺLにおける第３次高調波に対する位相が均一となり、各ワイヤ８３による第３次高調波に対する損失分の反射が大きくなる。このことから、３次高調波整合回路６２におけるインダクタ７２の寄生インダクタンスを低減することができ、コンデンサ７１の大容量化による広帯域化が可能となって、より高効率な増幅回路特性を得ることができる。
【００６９】
また、図９では、３次高調波整合回路６２は、コンデンサ７１及びインダクタ７２で形成された１つの共振回路で構成されていたが、該共振回路を複数並列に接続して３次高調波整合回路６２を形成してもよい。このようにすることによって、例えばコンデンサ７１及びインダクタ７２からなる共振回路をｎ個並列に接続して３次高調波整合回路６２を形成した場合、１つの共振回路で３次高調波整合回路６２を形成したときのインダクタンスＬ3を１／ｎに、容量Ｃ3をｎ倍にすることができ、より広帯域で高効率化を行うことができる。
【００７０】
一方、２次高調波整合回路６において、第２次高調波における高効率領域は、図５で示したように、第３次高調波の場合と比較して広帯域であることから、インダクタ７５のインダクタンスＬ2は、インダクタ７２のインダクタンスＬ3より大きくしても効率を悪化させることはない。このため、Ｌ2×Ｃ2＝１／(２π×２ｆ)2を満たした状態でインダクタンスＬ2を大きくすることにより、基本波に対するＦＥＴ２の出力インピーダンスＺLを所望の値に設定しやすくすることができる。
【００７１】
図２２は、図９における基本波整合回路６４の回路例を示した図である。図２２において、基本波整合回路６４は、インダクタンスＬoutのインダクタ１０１及び容量Ｃoutのコンデンサ１０２で形成されており、インダクタ１０１及びコンデンサ１０２はローパスフィルタを形成している。インダクタ１０１は、信号線路７３とコンデンサ７４との接続部と信号出力端子９との間にインダクタ１０１が接続され、インダクタ１０１と信号出力端子９との接続部と接地との間にコンデンサ１０２が接続されている。
【００７２】
図２３は、図９において、ＦＥＴ２の出力インピーダンスＲが７Ωのときにおける２次高調波整合回路６３端までの回路を示した図である。図２４は、図２２で示した基本波整合回路６４を使用した場合における、図２３で示した２次高調波整合回路６３端、すなわち信号線路７３とコンデンサ７４との接続部からＦＥＴ２をみた場合のインピーダンスＺTを基本波に対して算出した結果を示したスミスチャートである。図２４では、Ｃ2が６ｐＦのときと８ｐＦのときの基本波に対するインピーダンスＺTを算出した結果を示している。図２４において、ＺT6は、Ｃ2が６ｐＦのときの２次高調波整合回路６３端でのインピーダンスＺTを、ＺT8は、Ｃ2が８ｐＦのときの２次高調波整合回路６３端でのインピーダンスＺTを示している。
【００７３】
増幅器６０の出力インピーダンスを５０Ω（スミスチャートの中心）に合わせるには、ＺT6の場合、インダクタ１０１をインダクタンスＬout1にしてコンデンサ１０２を容量Ｃout1にし、ＺT8の場合、インダクタ１０１をインダクタンスＬout2にしてコンデンサ１０２を容量Ｃout2にする。図２４から分かるように、Ｃ2が小さいほうがインダクタンスＬoutが小さいことから、コンデンサ７４の容量Ｃ2を小さくするほどインダクタ１０１を形成する線路長を短くすることができ、整合基板８２上に占める基本波整合回路６４の面積を小さくすることができる。
【００７４】
このように、コンデンサ７４の容量Ｃ2を小さくした場合においても、第２次高調波における高効率範囲が広いことから、効率を低下させることなく基本波整合をとりやすいようにコンデンサ７４の容量Ｃ2を選択することができる。また、インダクタ７５のインダクタンスＬ2をインダクタ７１のインダクタンスＬ3よりも大きくすることにより、増幅器６０の整合をとりやすくすることができる。
【００７５】
図２５は、基本波整合回路６４の他の例を示した回路図である。なお、図２５では、図２２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２２との相違点のみ説明する。
図２５における図２２との相違点は、図２２の回路に信号線路１１１、コンデンサ１１２及びインダクタ１１３を追加したことにある。
【００７６】
図２５において、基本波整合回路６４は、ローパスフィルタを構成するインダクタ１０１及びコンデンサ１０２、信号線路１１１、並びに共振回路を構成するコンデンサ１１２及びインダクタ１１３で構成されている。インダクタ１０１とコンデンサ１０２との接続部は、信号線路１１１を介して信号出力端子９に接続されており、信号出力端子９と接地との間にコンデンサ１１２及びインダクタ１１３の直列回路が接続されている。
【００７７】
このような構成において、基本波整合回路６４は、第２次高調波又は第３次高調波に対して共振するようにコンデンサ１１２及びインダクタ１１３を設定して基本波に対する整合を行うことにより、共振周波数に対して全反射することができる。このため、コンデンサ７１，７４及びインダクタ７２，７５のばらつきによって完全に反射できなかった高調波を更に確実に反射することができ、増幅器６０の外部へ出る高調波のレベルを下げることができる。
【００７８】
このように、本実施の形態２における増幅器は、出力整合回路６１を少なくとも１つの共振回路で構成された３次高調波整合回路６２、信号線路７３と共振回路で構成された２次高調波整合回路６３、ローパスフィルタで構成された基本波整合回路６４、ドレインバイアス線路６５及びコンデンサ６６で出力整合回路６１を構成した。このことから、ＦＥＴ２の出力インピーダンスＺLを第３次高調波に対して十分に小さい短絡近傍の所望の値になるように、３次高調波整合回路６２の共振回路を第３次高調波の周波数３ｆで共振するようにし、ＦＥＴ２の出力インピーダンスＺLを第２次高調波に対して十分に大きい開放近傍の所望の値になるように、ドレインバイアス線路６５及び信号線路７３の線路長を調整すると共に２次高調波整合回路６３の共振回路を第２次高調波の周波数２ｆで共振するようにした。これらのことから、電力ロスを小さくすることができると共に効率を向上させることができる。
【００７９】
なお、上記実施の形態１及び実施の形態２においては、奇数次高調波に対するインピーダンス整合を行う奇数次高調波整合回路として、第３次高調波の場合を例にして説明しており、偶数次高調波に対するインピーダンス整合を行う偶数次高調波整合回路として、第２次高調波の場合を例にして説明しているが、これは一例であり、本発明はこれに限定するものではない。また、実施の形態１及び実施の形態２において、ＦＥＴを使用した場合を例にして説明したが、本発明をこれに限定するものではなく、ＦＥＴの代わりにバイポーラトランジスタを用いてもよい。
【００８０】
【発明の効果】
請求項１に係る高周波電力増幅器は、出力整合回路部が、奇数次高調波に対してインピーダンスが十分に小さく、偶数次高調波に対してインピーダンスが十分に大きくなるようにした。このことから、電力ロスを小さくすることができ、効率を向上させることができる。また、出力整合回路部は、整合回路までの距離の大きさに影響を受けやすい高次高調波から順にインピーダンス整合を行うようにした。このことから、損失が大きくなりやすい高次高調波の反射率を大きくとることができ、帯域内で位相変化が大きくなりやすい高次高調波の位相変化を小さくすることができる。また、増幅素子の出力端から、インピーダンス整合を行う高調波の次数が大きい整合回路を順に接続した。このことから、各整合回路以降で、該各整合回路でインピーダンス整合を行う次数以上の高調波を考慮する必要がなく、各整合回路の設計を容易にすることができる。また、損失が大きくなりやすい高次高調波の反射率を大きくとることができ、帯域内で位相変化が大きくなりやすい高次高調波の位相変化を小さくすることができる。また、奇数次高調波整合回路を、奇数次高調波の周波数で共振する少なくとも１つの共振回路で形成した。このことから、増幅素子から出力整合回路部側をみたときの奇数次高調波に対するインピーダンスをゼロ近傍の所望の値にすることができる。また、複数の共振回路で奇数次高調波整合回路を形成することによって、広帯域で高効率化を行うことができる。また、共振回路のコンデンサは、増幅素子の出力端近傍に設けられると共に一端が上記増幅素子の出力端に直接接続されるようにした。このことから、奇数次高調波整合回路を形成する共振回路の寄生インダクタのインダクタンスを小さくすることができ、奇数次高調波整合回路を形成する共振回路のコンデンサの容量を大きくすることができる。このため、広帯域で高効率化を行うことができる。
【００８４】
請求項２に係る高周波電力増幅器は、請求項１において、具体的には、奇数次高調波整合回路を、奇数次高調波に対するＳパラメータのＳ１１の位相が１６０°〜２２０゜の範囲に入るように設定した。このことから、電力ロスを小さくすることができ、効率を向上させることができる。
【００８５】
請求項３に係る高周波電力増幅器は、請求項２において、具体的には、奇数次高調波整合回路におけるバイアス線路の線路長が、奇数次高調波に対するＳパラメータのＳ１１の位相が所定の範囲内になるように設定される。このことから、電力ロスを小さくすることができ、効率を向上させることができる。
【００８６】
請求項４に係る高周波電力増幅器は、請求項１において、出力整合回路部は、各整合回路間にローパスフィルタをそれぞれ備えた。このことから、奇数次高調波整合回路、偶数次高調波整合回路及び基本波整合回路をそれぞれ設計する際、各整合回路において、それぞれインピーダンス整合を行う次数の高調波を超える次数の高調波を考慮する必要がなく、各整合回路の設計及び調整を容易にすることができる。
【００８９】
請求項５に係る高周波電力増幅器は、請求項１において、具体的には、偶数次高調波整合回路を、偶数次高調波の周波数で共振する少なくとも１つの共振回路及び該共振回路と奇数次高調波整合回路とを接続する信号線路で形成した。このことから、偶数次高調波整合回路を構成する共振回路のコンデンサの容量を小さくした場合においても、偶数次高調波に対する高効率範囲が広いことから、効率を低下させることなく基本波に対する増幅素子から出力整合回路部をみたときのインピーダンスを所望の値に設定しやすいように該共振回路のコンデンサの容量を選択することができる。
【００９０】
請求項６に係る高周波電力増幅器は、請求項５において、具体的には、増幅素子から出力整合回路部をみたときのインピーダンスが、偶数次高調波に対して十分に大きい開放近傍の値になるように、出力整合回路部のバイアス線路及び偶数次高調波整合回路の信号線路の各線路長をそれぞれ設定した。このことから、増幅素子から出力整合回路部側をみたときの偶数次高調波に対するインピーダンスが十分に大きい開放近傍の所望の値にすることができる。
【００９１】
請求項７に係る高周波電力増幅器は、請求項５又は請求項６のいずれかにおいて、偶数次高調波整合回路における寄生インダクタのインダクタンスを、奇数次高調波整合回路における寄生インダクタのインダクタンスよりも大きくすることにより、出力整合回路部における整合をとりやすくすることができる。
【００９２】
請求項８に係る高周波電力増幅器は、請求項１において、具体的には、共振回路のコンデンサを、バイアホールのみを介して、整合基板における接地されるアース電極層に接続した。このことから、該共振回路のコンデンサを接地する際の信号線路を短くすることができ、該信号線路による寄生インダクタンスを小さくすることができることから、共振回路をなす寄生インダクタのインダクタンスを小さくすることができる。
【００９３】
請求項９に係る高周波電力増幅器は、請求項１において、具体的には、共振回路のコンデンサを、整合基板の側面に形成された導電体のみを介して、整合基板における接地されるアース電極層に接続した。このことから、該共振回路のコンデンサを接地する際の信号線路を短くすることができ、該信号線路による寄生インダクタンスを小さくすることができることから、共振回路をなす寄生インダクタのインダクタンスを小さくすることができる。
【００９４】
請求項１０に係る高周波電力増幅器は、請求項１において、具体的には、共振回路のコンデンサを、増幅素子が形成された半導体基板上に形成した。このことから、チップ部品等のコンデンサを使用するよりも小型化することができるために、コンデンサの寄生インダクタンスを減少させることができ、共振回路のコンデンサの容量を大きくすることができ、より広帯域で高効率化を図ることができる。
【００９５】
請求項１１に係る高周波電力増幅器は、請求項５において、具体的には、基本波整合回路をローパスフィルタで形成した。このことから、共振回路のコンデンサの容量を小さくするほど、該ローパスフィルタを構成するインダクタをなす信号線路の線路長を短くすることができ、基板上に占める基本波整合回路の面積を小さくすることができる。
【００９６】
請求項１２に係る高周波電力増幅器は、請求項５において、具体的には、基本波整合回路をローパスフィルタ、及び偶数次高調波又は奇数次高調波のいずれかの周波数で共振する共振回路で構成した。このことから、共振回路のコンデンサの容量を小さくするほど、該ローパスフィルタを構成するインダクタをなす信号線路の線路長を短くすることができ、基板上に占める基本波整合回路の面積を小さくすることができると共に、外部へ出力される高調波のレベルを下げることができる。
【００９７】
請求項１３に係る高周波電力増幅器は、請求項１から請求項１２のいずれかにおいて、具体的には、偶数次高調波が第２次高調波であり、奇数次高調波が第３次高調波であり、第３次高調波に対してインピーダンスが十分に小さく、第２次高調波に対してインピーダンスが十分に大きくなるようにした。このことから、電力ロスを小さくすることができ、効率を向上させることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における高周波電力増幅器の例を示した概略のブロック図である。
【図２】  図１で示した高周波電力増幅器の回路例を示した図である。
【図３】  図１及び図２で示した入力整合回路３の回路例を示した図である。
【図４】  図２で示した増幅器１における各波形を示した図である。
【図５】  第２次高調波及び第３次高調波の位相の変化に対する電力付加効率ＰＡＥのシミュレーション結果を示した図である。
【図６】  ＦＥＴ２の入力端から入力整合回路３側をみたときの反射係数Γin、及びＦＥＴ２の出力端から出力整合回路４側をみたときの反射係数Γoutを変えたときの電力付加効率ＰＡＥのシミュレーション結果を示した図である。
【図７】  本発明の実施の形態１における高周波電力増幅器の他の例を示した概略のブロック図である。
【図８】  図７で示した高周波電力増幅器の回路例を示した図である。
【図９】  本発明の実施の形態２における高周波電力増幅器の例を示した回路図である。
【図１０】  図９のコンデンサ７１及びインダクタ７２で形成された共振回路における、第３次高調波に対するインピーダンスＺLCを示したスミスチャートである。
【図１１】  コンデンサ７１の実装例を示した概略図である。
【図１２】  図１１におけるＡ−Ａ’断面を示した断面図である。
【図１３】  コンデンサ７１における従来の実装例を示した図である。
【図１４】  本発明の実施の形態２における高周波電力増幅器の他の例を示した回路図である。
【図１５】  コンデンサ７１における他の実装例を示した概略図である。
【図１６】  図１５におけるＢ−Ｂ'−Ｂ”断面を示した断面図である。
【図１７】  本発明の実施の形態２における高周波電力増幅器の他の例を示した回路図である。
【図１８】  図１７のコンデンサ７１を形成した半導体装置の例を示した概略図である。
【図１９】  図１８におけるＣ−Ｃ’断面を示した断面図である。
【図２０】  複数のＦＥＴを形成した半導体装置の例を示した概略図である。
【図２１】  図２０におけるＤ−Ｄ’断面を示した断面図である。
【図２２】  図９における基本波整合回路６４の回路例を示した図である。
【図２３】  ＦＥＴ２の出力インピーダンスＲが７Ωのときにおける２次高調波整合回路６３端までの回路を示した図である。
【図２４】  図２３で示した２次高調波整合回路６３端からＦＥＴ２をみた場合のインピーダンスＺTを基本波ｆに対して算出した結果を示したスミスチャートである。
【図２５】  図９における基本波整合回路６４の他の例を示した回路図である。
【図２６】  従来のＢ級増幅器の例を示した概略の回路図である。
【図２７】  図２６のＦＥＴ２０１におけるドレイン電流及びドレイン電圧の波形を示した図である。
【符号の説明】
１，４０，６０  増幅器、  ２  ＦＥＴ、  ３  入力整合回路、  ４，４４，６１  出力整合回路、  ５，６２  ３次高調波整合回路、  ６，６３  ２次高調波整合回路、  ７，６４  基本波整合回路、  ８  信号入力端子、  ９  信号出力端子、  １１，６５  ドレインバイアス線路、  １２，１４，１５，７３  信号線路、  ２１  ドレインバイアス電源端子、  ４１，４２  ローパスフィルタ、  ７１，７４，１０２，１１２  コンデンサ、  ７２，７５，１０１，１１３インダクタ、  ８１，９０  半導体装置、  ８２  整合基板、  ８３  ワイヤ、  ８４  バイアホール、  ８７  側面メタライズ、  ９５  絶縁膜、  ９６，９７  電極。
【図１】
0003888785.tif 000003
【図２】
0003888785.tif 000004
【図３】
0003888785.tif 000005
【図４】
0003888785.tif 000006
【図５】
0003888785.tif 000007
【図６】
0003888785.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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