(57)【特許請求の範囲】
【請求項１】
入射光強度に応じた量の電荷を各々発生する複数のフォトダイオードと、
入力端側の差動対入力部および出力端側の駆動部を有するアンプと、前記アンプの前記入力端と前記出力端との間に設けられた容量素子およびスイッチとを含み、前記スイッチが開いているときに前記フォトダイオードより前記入力端に入力した電荷を前記容量素子に蓄積し、前記容量素子に蓄積されている電荷の量に応じた電圧値を前記出力端より出力する積分回路と、
を備え、
第１基板上に前記複数のフォトダイオードが設けられ、
第２基板上に前記容量素子および前記差動対入力部が設けられ、
第３基板上に前記駆動部が設けられ、
前記第１基板と前記第２基板とが互いにバンプ接続されていて、前記フォトダイオードと前記積分回路の前記入力端とが互いに電気的に接続され、
前記第１基板と前記第３基板との間に前記第２基板が位置するように、前記第２基板と前記第３基板とが互いにバンプ接続されている、
ことを特徴とする光検出装置。
【請求項２】
入射光強度に応じた量の電荷を各々発生する複数のフォトダイオードと、
入力端側の差動対入力部および出力端側の駆動部を有するアンプと、前記アンプの前記入力端と前記出力端との間に設けられた容量素子およびスイッチとを含み、前記スイッチが開いているときに前記フォトダイオードより前記入力端に入力した電荷を前記容量素子に蓄積し、前記容量素子に蓄積されている電荷の量に応じた電圧値を前記出力端より出力する積分回路と、
を備え、
第１基板上に前記複数のフォトダイオードが設けられ、
第２基板上に前記容量素子、前記差動対入力部および前記駆動部が設けられ、
前記第１基板と前記第２基板とが互いにバンプ接続されていて、前記フォトダイオードと前記積分回路の前記入力端とが互いに電気的に接続されており、
前記複数のフォトダイオードが設けられている前記第１基板上の領域と重なる前記第２基板上の第１領域に前記容量素子および前記差動対入力部が設けられ、
前記複数のフォトダイオードが設けられている前記第１基板上の領域と重ならない前記第２基板上の第２領域に前記駆動部が設けられている、
ことを特徴とする光検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のフォトダイオードが配列された光検出装置に関するものである。
【０００２】
【従来の技術】
光検出装置は、１次元状または２次元状に配列された複数のフォトダイオードと、アンプおよび容量素子を含む積分回路とを備え、さらに以降の信号処理回路をも備える場合がある。この光検出装置では、各フォトダイオードへの入射光の強度に応じた量の電荷が該フォトダイオードから出力され、その電荷が容量素子に蓄積され、その蓄積された電荷の量に応じた電圧値が積分回路より出力される。複数のフォトダイオードそれぞれで発生した電荷の量に応じて積分回路より出力される電圧値に基づいて、複数のフォトダイオードが配列された受光部へ入射する光が検出される。
【０００３】
このような光検出装置として特開平１１−２８７８６３号公報に開示されたものが知られている。この公報に開示された光検出装置は、複数のフォトダイオードが２次元配列された第１基板と、積分回路等が設けられた第２基板とを、フレキシブルケーブルにより互いに接続したものである。また、複数のフォトダイオードが２次元配列された第１基板上にはスイッチアレイも設けられていて、このスイッチアレイ内の各スイッチの開閉により、２次元配列された複数のフォトダイオードのうちの何れか１以上のものが選択されて積分回路と接続されるようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記公報に開示された光検出装置では、第１基板上に配列された複数のフォトダイオードの間の領域に、各フォトダイオードと各スイッチとを互いに結ぶ配線が設けられ、その配線本数は極めて多い。第１基板上のフォトダイオード数（画素数）の増加や高密度化を図るとすると、狭い領域に更に多くの配線を設ける必要があることから、画素数増加や高密度化が困難である。また、配線が長くなることから、フォトダイオードから積分回路へ送られる電荷にノイズが重畳し易くなり、正確な光検出をすることができない。
【０００５】
このような問題を解消するために、複数のフォトダイオードが２次元配列された第１基板と、積分回路等が設けられた第２基板とを、互いにバンプ接続することが考えられる。バンプ接続することにより、第１基板上の配線の本数を減らすことができ、或いは、配線を短くすることができるので、第１基板上の画素数増加や高密度化が可能となる。
【０００６】
しかし、バンプ接続した場合には、第１基板上のフォトダイオードと、第２基板上の積分回路に含まれるアンプとが、互いに近くに配置されることになる。それ故、第２基板上のアンプの発熱により、第１基板上のフォトダイオードの温度が上昇し、この温度上昇に因り正確な光検出をすることができない。
【０００７】
本発明は、上記問題点を解消する為になされたものであり、画素数増加や高密度化が可能であって正確な光検出をすることができる光検出装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る光検出装置は、(1) 入射光強度に応じた量の電荷を各々発生する複数のフォトダイオードと、(2) 入力端側の差動対入力部および出力端側の駆動部を有するアンプと、アンプの入力端と出力端との間に設けられた容量素子およびスイッチとを含み、スイッチが開いているときにフォトダイオードより入力端に入力した電荷を容量素子に蓄積し、容量素子に蓄積されている電荷の量に応じた電圧値を出力端より出力する積分回路と、を備える。
【０００９】
さらに、本発明に係る光検出装置は、第１基板上に複数のフォトダイオードが設けられ、第２基板上に容量素子および差動対入力部が設けられ、第３基板上に駆動部が設けられ、第１基板と第２基板とが互いにバンプ接続されていて、フォトダイオードと積分回路の入力端とが互いに電気的に接続されていることを特徴とする。さらに第２基板と第３基板とが互いにバンプ接続され、第１基板と第３基板との間に第２基板が位置するように、第２基板と第３基板とが互いにバンプ接続されている。
【００１０】
或いは、本発明に係る光検出装置は、第１基板上に複数のフォトダイオードが設けられ、第２基板上に容量素子、差動対入力部および駆動部が設けられ、第１基板と第２基板とが互いにバンプ接続されていて、フォトダイオードと積分回路の入力端とが互いに電気的に接続されており、複数のフォトダイオードが設けられている第１基板上の領域と重なる第２基板上の第１領域に容量素子および差動対入力部が設けられ、複数のフォトダイオードが設けられている第１基板上の領域と重ならない第２基板上の第２領域に駆動部が設けられていることを特徴とする。
【００１１】
本発明によれば、第１基板に光が入射すると、第１基板上の各フォトダイオードから入射強度に応じた量の電荷が発生する。その電荷は、第１基板とバンプ接続された第２基板（或いは第２基板上の第１領域）上の積分回路に入力して容量素子に蓄積される。そして、この容量素子に蓄積された電荷の量に応じた電圧値が、第３基板（或いは第２基板上の第２領域）上の積分回路の駆動部より出力される。
【００１２】
本発明では、積分回路の容量素子およびアンプの差動対入力部は、第１基板とバンプ接続される第２基板（或いは第２基板上の第１領域）上に設けられている。これに対して、積分回路のアンプの駆動部は、第１基板とはバンプ接続されない第３基板（或いは第２基板上の第２領域）上に設けられている。このことから、本発明に係る光検出装置は、画素数増加や高密度化が可能であって正確な光検出をすることができる。
【００１３】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１４】
図１は、本実施形態に係る光検出装置１の概略図である。この光検出装置１は、Ｎ個のフォトダイオードＰＤ1〜ＰＤN、Ｎ個の積分回路１０1〜１０N、Ｎ個のＣＤＳ（Correlated Double Sampling、相関二重サンプリング）回路２０1〜２０N、および、Ｎ個のホールド回路３０1〜３０N を備えている。ただし、Ｎは２以上の整数である。
【００１５】
各フォトダイオードＰＤnは、入射光強度に応じた量の電荷を発生する。ただし、ｎは１以上Ｎ以下の各整数である。各積分回路１０nは、フォトダイオードＰＤnで発生した電荷を入力して、その電荷を容量素子に蓄積し、その蓄積した電荷の量に応じた電圧値を出力する。各ＣＤＳ回路２０nは、積分回路１０nより出力された電圧値を入力し、その入力した電圧値の一定時間の変動分を表す電圧値を出力する。そして、各ホールド回路３０nは、ＣＤＳ回路２０nより出力された電圧値を入力し、その電圧値を一定期間に亘って保持し出力する。
【００１６】
図２は、本実施形態に係る光検出装置１の積分回路１０nの詳細な回路図である。フォトダイオードＰＤnは、アノード端子が接地され、カソード端子が積分回路１０nのアンプ１１nの入力端に接続されている。積分回路１０nは、アンプ１１n、容量素子ＣおよびスイッチＳＷを含んでいる。容量素子ＣおよびスイッチＳＷそれぞれは、互いに並列に接続されていて、アンプ１１nの入力端と出力端との間に設けられている。アンプ１１nの出力端にＣＤＳ回路２０nが接続されている。この積分回路１０nでは、スイッチＳＷが閉じることにより、容量素子Ｃが放電されて、出力電圧値が初期化される。一方、スイッチＳＷが開いている期間には、フォトダイオードＰＤnより入力端に入力した電荷が容量素子Ｃに蓄積され、この容量素子Ｃに蓄積されている電荷の量に応じた電圧値が出力端より出力される。
【００１７】
アンプ１１nは、ＦＥＴ型のトランジスタＴ1〜Ｔ7を有している。これらのうち、トランジスタＴ1、Ｔ2、Ｔ6およびＴ7それぞれはＮＭＯＳトランジスタであり、トランジスタＴ3、Ｔ4およびＴ5それぞれはＰＭＯＳトランジスタである。トランジスタＴ1のゲート端子はアンプ１１nの入力端に接続されている。トランジスタＴ1のソース端子およびトランジスタＴ2のソース端子それぞれは、トランジスタＴ7のドレイン端子と接続されている。トランジスタＴ7のソース端子は接地されている。トランジスタＴ1のドレイン端子は、トランジスタＴ3のゲート端子およびドレイン端子ならびにトランジスタＴ4のゲート端子それぞれに接続されている。トランジスタＴ2のドレイン端子は、トランジスタＴ4のドレイン端子およびトランジスタＴ5のゲート端子それぞれに接続されている。トランジスタＴ5のドレイン端子は、トランジスタＴ6のドレイン端子と接続されており、また、アンプ１１nの出力端に接続されている。トランジスタＴ6のソース端子は接地されている。トランジスタＴ3〜Ｔ5それぞれのソース端子には所定の電圧値が入力している。トランジスタＴ2，Ｔ6およびＴ7それぞれのゲート端子には所定のＤＣ電圧値が入力している。尚、アンプとしての発振を防ぐために、トランジスタＴ5のドレインとゲートとの間には、図に示すように、容量素子と抵抗素子とが直列に接続されている。
【００１８】
これらのトランジスタＴ1〜Ｔ7のうち、入力端側にあるトランジスタＴ1およびＴ2は、アンプ１１nの差動対入力部を構成するものである。また、出力端側にあるトランジスタＴ5およびＴ6は、アンプ１１nの駆動部を構成するものである。差動対入力部における発熱量は比較的小さいのに対して、駆動部における発熱量は比較的大きい。
【００１９】
また、図１および図２に示されるように、本実施形態に係る光検出装置１は、第１基板１００、第２基板２００および第３基板３００の３つの基板上に分割されている。すなわち、第１基板１００上にはＮ個のフォトダイオードＰＤ1〜ＰＤNが１次元状または２次元状に配列されている。第２基板２００上には、Ｎ個の積分回路１０1〜１０Nそれぞれのアンプ１１nの差動対入力部、容量素子ＣおよびスイッチＳＷが配置されている。第３基板３００上には、Ｎ個の積分回路１０1〜１０Nそれぞれのアンプ１１nの駆動部および他のトランジスタＴ3，Ｔ4，Ｔ7、ならびに、Ｎ個のＣＤＳ回路２０1〜２０N、および、Ｎ個のホールド回路３０1〜３０N が配置されている。
【００２０】
図３は、本実施形態に係る光検出装置１における第１基板１００、第２基板２００および第３基板３００の配置関係を示す斜視図である。なお、この図には示されていないが、実際には基板同士は各々バンプ電極により電気的に接続されている。この図に示されるように、本実施形態に係る光検出装置１では、それぞれの基板が光の入射方向に重なるように実装されており、第１基板１００と第２基板２００とは互いにバンプ接続されており、また、第２基板２００と第３基板３００とは互いにバンプ接続されている。
【００２１】
第１基板１００に光が入射すると、各フォトダイオードＰＤnから入射光量に応じた量の電荷が出力され、その電荷は第１基板１００からバンプ接続を介して第２基板２００上の積分回路１０nの入力端に入力する。第２基板２００および第３基板３００の双方にまたがって設けられたアンプ１１nならびに第２基板２００上の容量素子ＣおよびスイッチＳＷを含む積分回路１０nより、フォトダイオードＰＤnで発生した電荷の量に応じた電圧値が出力される。そして、第３基板３００上に設けられたＣＤＳ回路２０nより、積分回路１０nより出力された電圧値の一定時間の変動分を表す電圧値が出力され、第３基板３００上に設けられたホールド回路３０nにより、ＣＤＳ回路２０nより出力された電圧値が一定期間に亘って保持され出力される。
【００２２】
図４は、本実施形態に係る光検出装置１における第１基板１００および第２基板２００の断面の１例を示す図である。なお、この図において、左右方向に基本パターンが繰り返されて示されているので、以下では１つの基本パターンについてのみ説明する。
【００２３】
第１基板１００は、ｎ型半導体基板の第１面（図で上側の面）上に、該ｎ型基板とともにｐｎ接合を形成してフォトダイオードＰＤを構成するｐ+領域１１１と、アイソレーション領域としてのｎ+領域１１２とが形成されている。また、第１基板１００は、ｎ型半導体基板の第２面（図で下側の面）上に、金属電極１２４とオーミック接続を形成するｎ+型不純物層１２１と、表面を保護するための絶縁性の保護層１２２と、保護層１２２を貫通してｎ+型不純物層１２１と電気的に接続される金属電極１２４とが形成されている。さらに、第１基板１００は、第１面と第２面との間を貫通する貫通孔が設けられ、その貫通孔に貫通電極１３１が設けられている。そして、第１基板１００の第１面側においてｐ+領域１１１と貫通電極１３１とを電気的に接続する金属配線層１１３が形成され、また、第２面側において貫通電極１３１と電気的に接続された金属電極１２３が形成されている。
【００２４】
第２基板２００は、半導体基板の第１面（図で上側の面）上に、積分回路１０nの入力端と電気的に接続された金属電極２２３、及び、接地電位に電気的に接続された金属電極２２４が形成されている。そして、第１基板１００の金属電極１２３と第２基板２００の金属電極２２３とはバンプ４２３により互いに接続されており、また、第１基板１００の金属電極１２４と第２基板２００の金属電極２２４とはバンプ４２４により互いに接続されている。第１基板１００と第２基板２００との間の間隙は樹脂により充填されている。
【００２５】
また、第１基板１００の第１面の側には、シンチレータ５１０および遮蔽材５２０が配置されている。シンチレータ５１０は、第１基板１００のｐ+領域１１１の上方に設けられ、Ｘ線等のエネルギ線が入射することによりシンチレーション光を発生するものである。遮蔽材５２０は、第１基板１００のｎ+領域１１２の上方に設けられ、Ｘ線等のエネルギ線の透過を阻止するとともに、シンチレータ５１０を固定するものである。
【００２６】
この図４に示される構成では、Ｘ線等のエネルギ線がシンチレータ５１０に入射すると、そのシンチレータ５１０よりシンチレーション光が発生する。さらに、そのシンチレーション光が第１基板１００のｐ+領域１１１に入射すると、ｐｎ接合部において電荷が発生する。その電荷は、金属配線層１１３、貫通電極１３１、金属電極１２３、バンプ４２３および第２基板２００の金属電極２２３を経て、第２基板２００上に形成されている積分回路１０nの入力端に入力する。積分回路１０nのスイッチＳＷが開いていれば、入力端に入力した電荷は容量素子Ｃに蓄積される。そして、第３基板３００上に形成されている積分回路１０nの駆動部より、容量素子Ｃに蓄積されている電荷の量に応じた電圧値が出力される。
【００２７】
図５は、本実施形態に係る光検出装置１における第１基板１００および第２基板２００の断面の他の例を示す図である。なお、この図においても、左右方向に基本パターンが繰り返されて示されているので、以下では１つの基本パターンについてのみ説明する。
【００２８】
第１基板１００は、ｎ型半導体基板の第１面（図で上側の面）上に、電荷再結合を防止するためのｎ+型アキュムレーション層１５１と、表面を保護するための絶縁性の保護層１５２とが形成されている。第１基板１００は、ｎ型半導体基板の第２面（図で下側の面）上に、該ｎ型基板とともにｐｎ接合を形成してフォトダイオードＰＤを構成するｐ+領域１６１が形成され、アイソレーション領域としてのｎ+領域１６２が形成され、これらの上に保護層１６３が形成されている。また、第１基板１００の第２面には、ｐ+領域１６１と電気的に接続された金属電極１６４と、ｎ+領域１６２と電気的に接続された金属電極１６５とが形成されている。
【００２９】
第２基板２００は、半導体基板の第１面（図で上側の面）上に、積分回路１０nの入力端と電気的に接続された金属電極２６４および金属電極２６５が形成されている。そして、第１基板１００の金属電極１６４と、第２基板２００の金属電極２６４とは、バンプ４６４により互いに接続されている。第１基板１００の金属電極１６５と、第２基板２００の金属電極２６５とは、バンプ４６５により互いに接続されている。第１基板１００と第２基板２００との間の間隙は樹脂により充填されている。
【００３０】
また、第１基板１００の第１面の側には、シンチレータ５１０および遮蔽材５２０が配置されている。シンチレータ５１０は、第１基板１００のｐ+領域１６１の上方に設けられ、Ｘ線等のエネルギ線が入射することによりシンチレーション光を発生するものである。遮蔽材５２０は、第１基板１００のｎ+領域１６２の上方に設けられ、Ｘ線等のエネルギ線の透過を阻止するとともに、シンチレータ５１０を固定するものである。また、第１基板１００は、ｐ+領域１６１が形成された部分において、第１面側が研削されて、厚みが薄くされている。
【００３１】
この図５に示される構成では、Ｘ線等のエネルギ線がシンチレータ５１０に入射すると、そのシンチレータ５１０よりシンチレーション光が発生する。さらに、そのシンチレーション光が第１基板１００を透過してｐ+領域１６１に入射すると、ｐｎ接合部において電荷が発生する。その電荷は、金属配線層１６４、バンプ４６４および第２基板２００の金属電極２６４を経て、第２基板２００上に形成されている積分回路１０nの入力端に入力する。積分回路１０nのスイッチＳＷが開いていれば、入力端に入力した電荷は容量素子Ｃに蓄積される。そして、第３基板３００上に形成されている積分回路１０nの駆動部より、容量素子Ｃに蓄積されている電荷の量に応じた電圧値が出力される。
【００３２】
以上のように、図４および図５の何れに示された構成の場合にも、本実施形態に係る光検出装置１では、第１基板１００上の各フォトダイオードＰＤnで発生した電荷は、この第１基板１００とバンプ接続された第２基板２００上の積分回路１０nの入力端に入力して容量素子Ｃに蓄積される。そして、第３基板３００上の積分回路１０nの駆動部より、容量素子Ｃに蓄積されている電荷の量に応じた電圧値が出力される。
【００３３】
したがって、第１基板１００上の配線を減らすことができ、或いは、配線を短くすることができるので、第１基板上の画素数増加や高密度化が容易となる。また、第１基板１００上のフォトダイオードＰＤnから第２基板１００上の積分回路１０nのアンプ１１nの差動対入力部および容量素子Ｃへ至るまでの電荷移動経路を短くすることができることから、ノイズの重畳が抑制され、この点で正確な光検出が可能となる。また、第３基板３００上の各積分回路１０nのアンプ１１nの駆動部は、発熱量が多いものの、各フォトダイオードＰＤnが形成された第１基板１００と離れて配置され得るので、第１基板１００上の各フォトダイオードＰＤnの温度上昇が抑制され、この点でも正確な光検出が可能となる。さらに、フォトダイオードアレイが形成される第１基板１００と、積分回路など信号処理回路が形成される第２基板２００および第３基板３００とで、最適な製造プロセスを採用することができるので、この点でも好ましい。
【００３４】
図６は、他の実施形態に係る光検出装置２における第１基板１００および第２基板２１０の配置関係を示す斜視図である。この光検出装置２における第１基板１００は、上述した光検出装置１における第１基板１００と同様の構成であり、Ｎ個のフォトダイオードＰＤ1〜ＰＤNが形成されている。一方、この光検出装置２における第２基板２１０は、上述した光検出装置１における第２基板２００および第３基板３００を合わせた構成と略同様のものである。
【００３５】
この光検出装置２における第２基板２１０は第１領域２１１および第２領域２１２を含む。第２基板２１０の第１領域２１１は、第１基板１００とバンプ接続されていていて、フォトダイオードＰＤnと積分回路１０nの入力端とが互いに電気的に接続されている。第２基板２１０の第１領域２１１は、フォトダイオードＰＤ1〜ＰＤNが設けられている第１基板１００上の領域と重なる領域であり、上述した光検出装置１における第２基板２００と同様のものであり、積分回路１０nの容量素子Ｃおよびアンプ１１nの差動対入力部が設けられている。一方、第２基板２１０の第２領域２１２は、フォトダイオードＰＤ1〜ＰＤNが設けられている第１基板１００上の領域と重ならない領域であり、上述した光検出装置１における第３基板３００と同様のものであり、積分回路１０nのアンプ１１nの駆動部が設けられている。
【００３６】
この光検出装置２では、第１基板１００上の各フォトダイオードＰＤnで発生した電荷は、この第１基板１００とバンプ接続された第２基板２１０の第１領域２１１上の積分回路１０nの入力端に入力して容量素子Ｃに蓄積される。そして、第１基板１００とは重ならない第２基板２１０の第２領域２１２上の積分回路１０nの駆動部より、容量素子Ｃに蓄積されている電荷の量に応じた電圧値が出力される。したがって、この光検出装置２も、上述した光検出装置１が奏する効果と同様の効果を奏することができる。
【００３７】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、積分回路に含まれるアンプは、図２に示された構成のものに限定されず、他の構成のものであってもよい。また、第１基板１００および第２基板２００それぞれの断面構造は、図４および図５それぞれに示されたものに限定されない。また、第３基板３００または第２基板２１０の第２領域２１２には、更に他の回路（例えばＡ／Ｄ変換回路など）が設けられていてもよい。
【００３８】
【発明の効果】
以上、詳細に説明したとおり、本発明では、積分回路の容量素子およびアンプの差動対入力部は、第１基板とバンプ接続される第２基板（或いは第２基板上の第１領域）上に設けられている。これに対して、積分回路のアンプの駆動部は、第１基板とはバンプ接続されない第３基板（或いは第２基板上の第２領域）上に設けられている。このことから、本発明に係る光検出装置は、画素数増加や高密度化が可能であって正確な光検出をすることができる。
【図面の簡単な説明】
【図１】本実施形態に係る光検出装置１の概略図である。
【図２】本実施形態に係る光検出装置１の積分回路１０nの詳細な回路図である。
【図３】本実施形態に係る光検出装置１における第１基板１００、第２基板２００および第３基板３００の配置関係を示す斜視図である。
【図４】本実施形態に係る光検出装置１における第１基板１００および第２基板２００の断面の１例を示す図である。
【図５】本実施形態に係る光検出装置１における第１基板１００および第２基板２００の断面の他の例を示す図である。
【図６】他の実施形態に係る光検出装置２における第１基板１００および第２基板２１０の配置関係を示す斜視図である。
【符号の説明】
１，２…光検出装置、１０…積分回路、１１…アンプ、２０…ＣＤＳ回路、３０…ホールド回路、１００…第１基板、２００，２１０…第２基板、３００…第３基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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