(57)【特許請求の範囲】
【請求項１】
ビット線電位の供給点とソース電位の供給点との間に直列に接続される、しきい値可変型のメモリ素子を含むメモリセルを有し、
前記メモリセルからデータを読み出す時、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つに、このメモリ素子を非導通状態とする電圧を供給し、前記データの読み出しを禁止する動作を行うモードを有することを特徴とする半導体集積回路装置。
【請求項２】
前記メモリ素子を非導通状態とする電圧を、前記メモリ素子がとる最も低いしきい値よりも低い電圧とし、前記メモリ素子のゲートに供給することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記メモリ素子を非導通状態とする電圧が供給されるメモリ素子のしきい値が読み出し基準電圧よりも高いとき、
前記メモリ素子を非導通状態とする電圧を、前記読み出し基準電圧とし、前記メモリ素子のゲートに供給することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記読み出し基準電圧は、０Ｖであることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記メモリ素子を非導通状態とする電圧が供給されるメモリ素子に、読み出し禁止か否かを判別する情報を記憶させておくことを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。
【請求項６】
ビット線電位の供給点とソース電位の供給点との間に互いに並列に接続される、しきい値可変型のメモリ素子を含むメモリセルを有し、
前記メモリセルからデータを読み出す時、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つに、このメモリ素子を導通状態とする電圧を供給し、前記データの読み出しを禁止する動作を行うモードを有することを特徴とする半導体集積回路装置。
【請求項７】
前記メモリ素子を導通状態とする電圧を、前記メモリ素子がとる最も高いしきい値よりも高い電圧とし、前記メモリ素子のゲートに供給することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記メモリ素子を導通状態とする電圧が供給されるメモリ素子のしきい値が読み出し基準電圧よりも低いとき、
前記メモリ素子を導通状態とする電圧を、前記読み出し基準電圧とし、前記メモリ素子のゲートに供給することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】
前記読み出し基準電圧は、電源電圧であることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
前記メモリ素子を導通状態とする電圧が供給されるメモリ素子に、読み出し禁止か否かを判別する情報を記憶させておくことを特徴とする請求項６乃至請求項９いずれか一項に記載の半導体集積回路装置。
【請求項１１】
ビット線とソース線との間に互いに並列に接続され、しきい値可変型のメモリ素子を含むブロックと、前記ブロックのビット線電位の供給点、およびソース電位の供給点の少なくとも一方に設けられた、このブロックを選択する選択素子とを含むメモリセルを有し、
前記ブロックは、前記ビット線電位の供給点と前記ソース電位の供給点との間に、電流通路を互いに直列に接続した複数のメモリ素子を含むＮＡＮＤセルであり、
前記メモリセルからデータを読み出す時、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つに、このメモリ素子を非導通状態とする電圧を供給し、前記データの読み出しを禁止する動作を行うモードを有することを特徴とする半導体集積回路装置。
【請求項１２】
前記ＮＡＮＤセルを構成するメモリ素子のうち、非選択のメモリ素子のゲートに、このメモリ素子がとる最も低いしきい値よりも低い電圧を供給して、前記データの読み出しを禁止する動作を行うことを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記ＮＡＮＤセルを構成するメモリ素子の少なくとも一つに、読み出し禁止であるか否かを判別する判別用のメモリ素子を設け、
前記判別用のメモリ素子のゲートに、読み出し基準電圧を供給して、前記データの読み出しを禁止する動作を行うことを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１４】
前記判別用のメモリ素子に、読み出し禁止か否かを判別する情報を記憶させておくことを特徴とする請求項１３に記載の半導体集積回路装置。
【請求項１５】
ビット線とソース線との間に互いに並列に接続され、しきい値可変型のメモリ素子を含むブロックと、前記ブロックのビット線電位の供給点、およびソース電位の供給点の少なくとも一方に設けられた、このブロックを選択する選択素子とを含むメモリセルを有し、
前記ブロックは、前記ビット線電位の供給点と前記ソース電位の供給点との間に、電流通路を互いに並列に接続した複数のメモリ素子を含むＮＯＲセルであり、
前記メモリセルからデータを読み出す時、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つに、このメモリ素子を導通状態とする電圧を供給し、前記データの読み出しを禁止する動作を行うモードを有することを特徴とする半導体集積回路装置。
【請求項１６】
前記ＮＯＲセルを構成するメモリ素子のうち、非選択のメモリ素子のゲートに、このメモリ素子がとる最も高いしきい値よりも高い電圧を供給して、前記データの読み出しを禁止する動作を行なうことを特徴とする請求項１５に記載の半導体集積回路装置。
【請求項１７】
前記ＮＯＲセルを構成するメモリ素子の少なくとも一つに、読み出し禁止であるか否かを判別する判別用のメモリ素子を設け、
前記判別用のメモリ素子のゲートに、読み出し基準電圧を供給して、前記データの読み出しを禁止する動作を行うことを特徴とする請求項１５に記載の半導体集積回路装置。
【請求項１８】
前記判別用のメモリ素子に、読み出し禁止か否かを判別する情報を記憶させておくことを特徴とする請求項１７に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性の半導体記憶装置を有する半導体集積回路装置に係わり、特に記憶されているデータの保護に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の分野で、浮遊ゲートを有するＭＯＳＦＥＴ構造のメモリセルを用いた電気的なデータの書き替え可能な不揮発性半導体記憶装置は、ＥＥＰＲＯＭとして知られている。この種のＥＥＰＲＯＭのメモリセルアレイは、互いに交差する行線（ワード線）と列線（ビット線）との各交点に、メモリセルを配置することで構成される。一般的なＥＥＰＲＯＭのパターンでは、二つのメモリセルのドレインを共通とし、ここに列線がコンタクトされる。
【０００３】
これに対し、ドレインと列線とのコンタクトを減らし、メモリセルの集積密度を向上させたＥＥＰＲＯＭとして、ＮＡＮＤ型ＥＥＰＲＯＭがある。ＮＡＮＤ型ＥＥＰＲＯＭは、複数のメモリトランジスタを直列に接続して構成されるユニットセル（以下、ＮＡＮＤセル）を有する。ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、選択ゲート線と制御ゲート線とを含む行線と列線との各交点に、ＮＡＮＤセルを配置することで構成される。そして、例えば二つのＮＡＮＤセルのドレインを共通とし、ここに列線をコンタクトする。
【０００４】
ＮＡＮＤセルでは、各メモリ素子の浮遊ゲートから、電子を一括して放出させてデータを消去した後（一括消去）、書き込み選択したメモリ素子の浮遊ゲートだけに、書き込みデータに応じて電子を注入する、選択書き込みが行われる。
【０００５】
一括消去時には、各メモリ素子の制御ゲートの電位をそれぞれ“Ｌ”レベルとし、ウェルの電位を“Ｈ”レベルとする。これにより、各メモリ素子の浮遊ゲートからは、電子がウェルに引き抜かれる。
【０００６】
選択書き込み時には、データを、ソース側のメモリ素子から、ドレイン側のメモリ素子へ、順番に書き込んでいく。その場合、書き込み選択されたメモリ素子のドレインの電位を、書き込みデータに応じて“Ｌ”レベルか、“Ｌ”レベルと“Ｈ”レベルとの中間のレベルかのいずれかとし、その制御ゲートの電位を“Ｈ”レベルとする。そして、ドレインの電位が“Ｌ”レベルのときには、浮遊ゲートに電子が注入される。
【０００７】
なお、非選択メモリ素子のうち、選択されたメモリ素子よりも、ドレイン側にあるメモリ素子では、その制御ゲートの電位を、ドレインに印加される、上記中間のレベルの電位と同程度とする。ＭＯＳＦＥＴでは、ドレインに印加された電圧が、ゲートに印加された電圧から、ＭＯＳＦＥＴのしきい値を引いた電圧までしか、ソースに伝達されないからである。
【０００８】
読み出し時には、非選択メモリ素子の制御ゲートに、電源電位ＶＣＣ（＝４．５〜５．５Ｖ）を印加し、浮遊ゲートに電子が注入されているか否かに関わらず、非選択メモリ素子をオンさせる。そして、読み出し選択されたメモリ素子の制御ゲートには、０Ｖを印加する。これにより、読み出し選択されたメモリ素子は、浮遊ゲートに電子が注入されているか否かに応じて、オンか、オフかのいずれかの状態を取る。これにより、メモリ素子に記憶されているデータを、読み出す。
【０００９】
しかしながら、従来のＮＡＮＤ型ＥＥＰＲＯＭでは、ＥＥＰＲＯＭに機密データを記憶させ、特殊な信号を入れたときのみ、ＥＥＰＲＯＭから機密データを読み出し可能とする動作ができなかった。即ち、記憶しているデータを保護する動作（読み出しを禁止する動作）ができなかった。
【００１０】
これは、ＮＡＮＤ型だけでなく、一般的なＮＯＲ型、ＮＯＲセルを持つＡＮＤ型、ＤＩＮＯＲ型のいずれにおいても、同様である。
【００１１】
【発明が解決しようとする課題】
以上のように、従来の不揮発性半導体記憶装置では、特殊な場合のみデータの読み出しを可能とし、それ以外の場合には、データの読み出しを禁止するような動作ができなかった。
【００１２】
この発明は、上記の事情に鑑みて為されたもので、その目的は、記憶しているデータを保護する動作を行える半導体集積回路装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る発明では、ビット線電位の供給点とソース電位の供給点との間に直列に接続される、しきい値可変型のメモリ素子を含むメモリセルを有し、前記メモリセルからデータを読み出す時、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つに、このメモリ素子を非導通状態とする電圧を供給し、前記データの読み出しを禁止する動作を行うモードを有することを特徴とする。
【００１４】
請求項１に係る発明であると、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つを非導通状態とすることで、読み出し選択されたメモリセルからは、正しいデータを読み出せない状態が得られる。これにより、メモリセルに記憶されたデータは、保護される。
【００１５】
また、請求項２に係る発明では、請求項１に係る発明において、前記メモリ素子を非導通状態とする電圧を、前記メモリ素子がとる最も低いしきい値よりも低い電圧とし、前記メモリ素子のゲートに供給することを特徴とする。
【００１６】
請求項２に係る発明であると、メモリ素子に、データが記憶されていても、メモリ素子を、確実に非導通状態とすることができる。
【００１７】
また、請求項３に係る発明では、請求項１に係る発明において、前記メモリ素子を非導通状態とする電圧が供給されるメモリ素子のしきい値が読み出し基準電圧よりも高いとき、前記メモリ素子を非導通状態とする電圧を、前記読み出し基準電圧とし、前記メモリ素子のゲートに供給することを特徴とする。
【００１８】
請求項３に係る発明であると、メモリ素子のゲートに、読み出し基準電圧を供給して、メモリ素子を非導通状態とするので、特殊な電圧を使用せずに、読み出しを禁止する動作を行うことができる。
【００１９】
また、請求項４に係る発明では、請求項３に係る発明において、前記読み出し基準電圧は、０Ｖであることを特徴とする。
【００２０】
請求項４に係る発明であると、読み出し基準電圧の具体的な値を提供できる。また、請求項５に係る発明では、請求項１乃至請求項４のいずれか一つに係る発明において、前記メモリ素子を非導通状態とする電圧が供給されるメモリ素子に、読み出し禁止か否かを判別する情報を記憶させておくことを特徴とする。
【００２１】
請求項５に係る発明であると、読み出し禁止か否かを判別する情報を、メモリ素子に記憶させるので、例えば読み出しの禁止を、アドレス単位で設定できるなど、読み出しの禁止の設定に対する自由度が増す。
【００２２】
上記目的を達成するために、請求項６に係る発明では、ビット線電位の供給点とソース電位の供給点との間に互いに並列に接続される、しきい値可変型のメモリ素子を含むメモリセルを有し、前記メモリセルからデータを読み出す時、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つに、このメモリ素子を導通状態とする電圧を供給し、前記データの読み出しを禁止する動作を行うモードを有することを特徴とする。
【００２３】
請求項６に係る発明であると、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つを導通状態とすることで、読み出し選択されたメモリセルからは、正しいデータを読み出せない状態が得られる。これにより、メモリセルに記憶されたデータは、保護される。
【００２４】
また、請求項７に係る発明では、請求項６に係る発明において、前記メモリ素子を導通状態とする電圧を、前記メモリ素子がとる最も高いしきい値よりも高い電圧とし、前記メモリ素子のゲートに供給することを特徴とする。
【００２５】
請求項７に係る発明であると、メモリ素子に、データが記憶されていても、メモリ素子を、確実に導通状態とすることができる。
【００２６】
また、請求項８に係る発明では、請求項６に係る発明において、前記メモリ素子を導通状態とする電圧が供給されるメモリ素子のしきい値が読み出し基準電圧よりも低いとき、前記メモリ素子を導通状態とする電圧を、前記読み出し基準電圧とし、前記メモリ素子のゲートに供給することを特徴とする。
【００２７】
請求項８に係る発明であると、メモリ素子のゲートに、読み出し基準電圧を供給して、メモリ素子を導通状態とするので、特殊な電圧を使用せずに、読み出しを禁止する動作を行うことができる。
【００２８】
また、請求項９に係る発明では、請求項８に係る発明において、前記読み出し基準電圧は、電源電圧であることを特徴とする。
【００２９】
請求項９に係る発明であると、読み出し基準電圧の具体的な値を提供できる。また、請求項１０に係る発明では、請求項６乃至請求項９いずれか一つに係る発明において、前記メモリ素子を導通状態とする電圧が供給されるメモリ素子に、読み出し禁止か否かを判別する情報を記憶させておくことを特徴とする。
【００３０】
請求項１０に係る発明であると、読み出し禁止か否かを判別する情報を、メモリ素子に記憶させるので、例えば読み出しの禁止を、アドレス単位で設定できるなど、読み出しの禁止の設定に対する自由度を増すことができる。
【００３９】
上記目的を達成するために、請求項１１に係る発明では、ビット線とソース線との間に互いに並列に接続され、しきい値可変型のメモリ素子を含むブロックと、前記ブロックのビット線電位の供給点、およびソース電位の供給点の少なくとも一方に設けられた、このブロックを選択する選択素子とを含むメモリセルを有し、前記ブロックは、前記ビット線電位の供給点と前記ソース電位の供給点との間に、電流通路を互いに直列に接続した複数のメモリ素子を含むＮＡＮＤセルであり、前記メモリセルからデータを読み出す時、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つに、このメモリ素子を非導通状態とする電圧を供給し、前記データの読み出しを禁止する動作を行うモードを有することを特徴とする。
【００４０】
請求項１１に係る発明であると、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つが、非導通状態となり、読み出し選択されたメモリセルからは、正しいデータを読み出せない状態が得られる。これにより、メモリセルに記憶されたデータは保護される。
【００４１】
また、請求項１２に係る発明では、請求項１５に係る発明において、前記ＮＡＮＤセルを構成するメモリ素子のうち、非選択のメモリ素子のゲートに、このメモリ素子がとる最も低いしきい値よりも低い電圧を供給して、前記データの読み出しを禁止する動作を行うことを特徴とする。
【００４２】
また、請求項１２に係る発明であると、メモリセルがＮＡＮＤセルを有しているとき、メモリ素子に、データが記憶されていても、確実に非導通状態とでき、読み出しを禁止する動作を、確実に行うことができる。
【００４３】
また、請求項１３に係る発明では、請求項１１に係る発明において、前記ＮＡＮＤセルを構成するメモリ素子の少なくとも一つに、読み出し禁止であるか否かを判別する判別用のメモリ素子を設け、前記判別用のメモリ素子のゲートに、読み出し基準電圧を供給して、前記データの読み出しを禁止する動作を行うことを特徴とする。
【００４４】
請求項１３に係る発明であると、判別用のメモリ素子を設けることで、例えば、特殊な電圧を使用せずに読み出しを禁止する動作を行うことが可能となる。
【００４５】
また、請求項１４に係る発明では、請求項１３に係る発明において、前記判別用のメモリ素子に、読み出し禁止か否かを判別する情報を記憶させておくことを特徴とする。
【００４６】
請求項１４に係る発明であると、読み出し禁止か否かを判別する情報を、メモリ素子に記憶させるので、例えば読み出しの禁止を、アドレス単位で設定できるなど、読み出し禁止の設定に対する自由度が増す。
【００４７】
上記目的を達成するために、請求項１５に係る発明では、ビット線とソース線との間に互いに並列に接続され、しきい値可変型のメモリ素子を含むブロックと、前記ブロックのビット線電位の供給点、およびソース電位の供給点の少なくとも一方に設けられた、このブロックを選択する選択素子とを含むメモリセルを有し、前記ブロックは、前記ビット線電位の供給点と前記ソース電位の供給点との間に、電流通路を互いに並列に接続した複数のメモリ素子を含むＮＯＲセルであり、前記メモリセルからデータを読み出す時、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つに、このメモリ素子を導通状態とする電圧を供給し、前記データの読み出しを禁止する動作を行うモードを有することを特徴とする。
【００４８】
請求項１５に係る発明であると、読み出し選択されたメモリセルに含まれている読み出し選択されたメモリ素子以外のメモリ素子の少なくとも１つが、導通状態となり、読み出し選択されたメモリセルからは、正しいデータを読み出せない状態が得られる。これにより、メモリセルに記憶されたデータは保護される。
また、請求項１６に係る発明では、請求項１５に係る発明において、前記ＮＯＲセルを構成するメモリ素子のうち、非選択のメモリ素子のゲートに、このメモリ素子がとる最も高いしきい値よりも高い電圧を供給して、前記データの読み出しを禁止する動作を行なうことを特徴とする。
請求項１６に係る発明であると、メモリセルがＮＯＲセルを有しているとき、メモリ素子に、データが記憶されていても、確実に導通状態とでき、読み出しを禁止する動作を確実に行うことができる。
【００４９】
また、請求項１７に係る発明では、請求項１５に係る発明において、前記ＮＯＲセルを構成するメモリ素子の少なくとも一つに、読み出し禁止であるか否かを判別する判別用のメモリ素子を設け、前記判別用のメモリ素子のゲートに、読み出し基準電圧を供給して、前記データの読み出しを禁止する動作を行うことを特徴とする。
【００５０】
請求項１７に係る発明であると、判別用のメモリ素子を設けることで、例えば、特殊な電圧を使用せずに読み出しを禁止する動作を行うことが可能である。
【００５１】
また、請求項１８に係る発明では、請求項１７に係る発明において、前記判別用のメモリ素子に、読み出し禁止か否かを判別する情報を記憶させておくことを特徴とする。
【００５２】
請求項１８に係る発明であると、読み出し禁止か否かを判別する情報を、メモリ素子に記憶させるので、例えば読み出しの禁止を、アドレス単位で設定できるなど、読み出しの禁止の設定に対する自由度が増す。
【００６１】
【発明の実施の形態】
以下、図面を参照して、この発明を、実施の形態により説明する。
【００６２】
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係るＥＥＰＲＯＭのブロック図である。
【００６３】
まず、ＥＥＰＲＯＭの基本的なブロック構成を説明する。
【００６４】
図１に示すように、ＥＥＰＲＯＭチップ１は、メモリセルアレイ２を有している。メモリセルアレイ２には、行線（ＷＬ）３と列線（ＢＬ）４とがそれぞれ形成され、行線３と列線４との交点には、メモリセル５が配置される。メモリセル５は、一つのメモリトランジスタで構成される場合（ＮＯＲ型）と、複数のメモリトランジスタで構成される場合（ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型など）との二通りがある。ロウデコーダ６は、ロウアドレス信号をデコードし、活性化させる行線３を選ぶ。活性化された行線３に接続されたメモリセル５は、列線４に、記憶内容に応じたデータを出力する。センスアンプ７は、列線４に出力されたデータを増幅／保持する。カラムデコーダ８は、カラムアドレス信号をデコードし、列線４を選択する。選択された列線４からは、センスアンプ７により増幅／保持されたデータが出力される。
【００６５】
上記ブロック構成を有するＥＥＰＲＯＭをアクセスしたとき、この発明は、データを正常に読み出せる、通常読み出し動作と、データを正常に読み出せない、読み出し禁止動作との、二通りの動作を行う。
【００６６】
以下、二通りの動作を、ＮＡＮＤ型ＥＥＰＲＯＭを例にとり、具体的に説明する。
【００６７】
図２は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ２の特徴的なところは、メモリセル５が、ビット線（列線）ＢＬとソース線SOURCEとの間に、互いに直列接続される複数のメモリトランジスタにより構成された、ユニットセル（以下、ＮＡＮＤセル）を含むことである。
【００６８】
図２に示すように、メモリセル５は、互いに直列に接続された複数のメモリトランジスタＭ１〜Ｍｎにより構成されるＮＡＮＤセル１００と、ＮＡＮＤセル１００のドレイン端Ｄと、ビット線ＢＬ１との間に直列に接続された選択トランジスタＳ１により構成されるドレイン側選択ゲート１０２と、ＮＡＮＤセル１００のソース端Ｓと、ソース線SOURCEとの間に直列に接続された選択トランジスタＳ２により構成されるソース側選択ゲート１０４とを有している。
【００６９】
また、ＮＡＮＤ型の場合、図１に示す行線３の１本は、複数の制御ゲート線ＣＧ１〜ＣＧｎ、並びに２つの選択ゲート線ＳＧ１、ＳＧ２に対応する。列線４の１本は、ビット線の１本（ＢＬ１、もしくはＢＬ２）に対応する。
【００７０】
図３は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ２の平面図である。
【００７１】
図４（Ａ）は、図３中の４Ａ−４Ａ線に沿う断面図、図４（Ｂ）は、図３中の４Ｂ−４Ｂ線に沿う断面図である。
【００７２】
図３、図４（Ａ）、（Ｂ）それぞれに示すように、Ｎ型のシリコン基板（N-sub ）２００（もしくはＮ型のウェル領域）には、Ｐ型のウェル領域（P-well）２０２が形成されている。ウェル領域２０２の表面には、フィールド酸化膜（ＳｉＯ2 ）２０４が形成されている。フィールド酸化膜２０４は、ウェル領域２０２の表面に素子領域を区画する。フィールド酸化膜２０４により区画されたウェル領域２０２には、メモリトランジスタＭ１〜Ｍｎ、並びに選択トランジスタＳ１、Ｓ２がそれぞれ形成される。メモリトランジスタＭ１〜Ｍｎの一つの例は、ウェル領域２０２上に、トンネル酸化膜（ＳｉＯ2 ）２０６、浮遊ゲート２０８、浮遊ゲート〜制御ゲート間絶縁膜（例えばＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の３層膜）２１０、および制御ゲート２１２（ＣＧ）を順次形成した、浮遊ゲート型のＭＯＳトランジスタである。また、選択トランジスタＳ１、Ｓ２の一つの例は、ウェル領域２０２上に、ゲート酸化膜（ＳｉＯ2 ）２１４、ゲート（ＳＧ）２１６を形成した、通常型のＭＯＳトランジスタである。
【００７３】
選択トランジスタＳ１のＮ型ドレイン領域２１８は、ウェル領域２０２内に形成されて、ビット線（ＢＬ１）２２０に接続される。そのＮ型ソース領域２２２は、ウェル領域２０２内に形成されて、メモリトランジスタＭ１のＮ型ソース／ドレイン領域の一方と共有される。メモリトランジスタＭ１の、他方のＮ型ソース／ドレイン領域２２４1 は、メモリトランジスタＭ２の、Ｎ型ソース／ドレイン領域の一方と共有される。メモリトランジスタＭ２の、他方のＮ型ソース／ドレイン領域２２４2 は、メモリトランジスタＭ３の、Ｎ型ソース／ドレイン領域の一方と共有される。以下、同様のパターンを、メモリトランジスタＭｎまで繰り返す。選択トランジスタＳ２のＮ型ドレイン領域２２６は、メモリトランジスタＭｎのソース／ドレイン領域の他方と共有され、そのＮ型ソース領域（SOURCE）２２８は、ウェル領域２０２内に行方向に形成されて、他の選択トランジスタのＮ型ソース領域（SOURCE）と共有される。
【００７４】
次に、第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制御ゲートＣＧ２を選択し、これに接続されたメモリトランジスタＭ２からデータを読み出す例により、説明する。
【００７５】
図５に、第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【００７６】
なお、図５に示すように、第１の実施の形態においては、例えば一括消去動作および選択書き込み動作はそれぞれ、従来、知られている動作で良い。したがって、以下の説明は、従来と特に異なっている動作についてのみ、詳細に行うことにする。
【００７７】
（通常読み出し動作）
図５に示すように、通常読み出し動作では、選択ゲートＳＧ１、ＳＧ２にそれぞれ、５Ｖ（電源電位ＶＣＣレベル）を与え、選択トランジスタＳ１、Ｓ２をそれぞれオンさせる。読み出し選択された制御ゲートＣＧ２には読み出し基準電位０Ｖを印加し、他の非選択の制御ゲートＣＧ１、ＣＧ３、ＣＧ４にはそれぞれ導通電位５Ｖを印加する。これにより、メモリトランジスタＭ１、Ｍ３、Ｍ４はそれぞれ“オン”する。
【００７８】
また、メモリトランジスタＭ２は、そのしきい値が、読み出し基準電位０Ｖ以下であるとき“オン”し、読み出し基準電位０Ｖ以上であるとき“オフ”する。これにより、データが、“０”か“１”かが区別される。
【００７９】
（読み出し禁止動作）
図５に示すように、読み出し禁止動作では、非選択の制御ゲートのうち、少なくとも一つに、メモリトランジスタの浮遊ゲート中の電子の有無に関わらず、メモリトランジスタを、強制的にオフさせる電位を印加する。メモリトランジスタを、強制的にオフさせる電位の一つの例は、“−５Ｖ”である。このような電位“−５Ｖ”を、例えば制御ゲートＣＧ１に印加することで、ＮＡＮＤセルの電流通路は、読み出し禁止動作中、遮断される。これにより、アクセスされようとしているメモリトランジスタＭ２からは、正確なデータを読み出すことができなくなる。このように、正確なデータを、メモリトランジスタから読み出せない状態を発生させることで、読み出し禁止の状態が実現される。
【００８０】
また、第１の実施の形態に係る読み出し禁止動作では、図５に示すように、メモリトランジスタを強制的にオフさせる電位（以下、読み出し禁止電位という）を、非選択の制御ゲートＣＧ１に与えているが、読み出し禁止電位は、他の非選択の制御ゲートＣＧ３、ＣＧ４などに与えることも可能である。さらに、読み出し禁止電位は、非選択の制御ゲートの複数に与えることも可能である。
【００８１】
また、読み出し禁止電位は、図５に示すように、“−５Ｖ”としているが、メモリトランジスタを、強制的にオフできる電位、即ちメモリトランジスタがとる幾つかのしきい値のうち、最も低いしきい値よりも低い電位であればよい。例えばメモリトランジスタの最も低いしきい値が−３Ｖであるときには、読み出し禁止電位は、“−３Ｖ”以下であれば良い。
【００８２】
［第２の実施の形態］
第２の実施の形態は、第１の実施の形態と同様なものであるが、読み出し禁止動作のとき、メモリトランジスタではなく、選択ゲートを、強制的にオフさせることが異なっている。
【００８３】
図６に、第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【００８４】
（通常読み出し動作）
図６に示すように、第１の実施の形態と同様である。
【００８５】
（読み出し禁止動作）
図６に示すように、読み出し禁止動作では、選択ゲートＳＧ１、ＳＧ２それぞれに、選択トランジスタＳ１、Ｓ２をオフさせる電位を印加する。選択トランジスタＳ１、Ｓ２をオフさせる電位の一つの例は、“０Ｖ”である。このような電位“０Ｖ”を、選択ゲートＳＧ１、ＳＧ２にそれぞれ印加することで、ＮＡＮＤセルの電流通路は、読み出し禁止動作中、遮断される。これにより、アクセスされようとしているメモリトランジスタＭ２からは、第１の実施の形態と同様に、正確なデータを読み出すことができなくなる。
【００８６】
また、第２の実施の形態に係る読み出し禁止動作では、図６に示すように、選択ゲートＳＧ１、ＳＧ２にそれぞれ、選択トランジスタＳ１、Ｓ２をオフさせる電位を与えているが、選択ゲートＳＧ１、ＳＧ２のいずれかに、選択トランジスタの一方をオフさせる電位を与えるようにしても良い。
【００８７】
［第３の実施の形態］
第１の実施の形態では、非選択の制御ゲートのうちのいくつかを強制的にオフさせること、また、第２の実施の形態では、選択ゲートを強制的にオフさせることで、読み出し禁止の状態をそれぞれ実現した。この第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭは、読み出しを禁止するための読み出し禁止ゲートを、メモリセルアレイ２の中に、別に設けたものである。
【００８８】
図７は、第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【００８９】
図７に示すように、読み出し禁止ゲートＣＧ０は、例えば制御ゲートＣＧ１〜ＣＧｎと並行に設けられる。読み出し禁止ゲートＣＧ０に接続されるトランジスタは、読み出し禁止動作のとき、ＮＡＮＤセルのソース端Ｓと、そのドレイン端Ｄとを、遮断させる。この第３の実施の形態では、読み出し禁止ゲートＣＧ０に接続されるトランジスタは、メモリトランジスタと同様の構造を有している。
【００９０】
次に、第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制御ゲートＣＧ２を選択し、これに接続されたメモリトランジスタＭ２からデータを読み出す例により、説明する。
【００９１】
図８に、第３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【００９２】
（一括消去動作）
図８に示すように、読み出し禁止ゲートＣＧ０には、“０Ｖ”を印加する。
【００９３】
なお、読み出し禁止ゲートＣＧ０以外の電圧関係は、図８に示すように、従来の一括消去動作の電圧関係と同様である。
【００９４】
（選択書き込み動作）
図８に示すように、読み出し禁止ゲートＣＧ０には、“Ｖｍ（＝Ｖｐｐ／２）”を印加する。
【００９５】
なお、読み出し禁止ゲートＣＧ０以外の電圧関係は、図８に示すように、従来の選択書き込み動作と同様である。
【００９６】
（通常読み出し動作）
図８に示すように、読み出し禁止ゲートＣＧ０に“５Ｖ”を印加し、読み出し禁止ゲートＣＧ０をゲートとするメモリトランジスタＭ０を“オン”させる。これにより、図８に示すように、読み出し禁止ゲートＣＧ０以外の電圧関係を、従来の読み出し動作と同様な電圧関係とすることにより、データは、正常に読み出される。
【００９７】
（読み出し禁止動作）
図８に示すように、読み出し禁止ゲートＣＧ０に“−５Ｖ”を印加し、読み出し禁止ゲートＣＧ０をゲートとするメモリトランジスタＭ０を強制的に“オフ”させる。これにより、図８に示すように、読み出し禁止ゲートＣＧ０以外の電圧関係を、上記通常読み出し動作と同様な電圧関係としても、データは、正常に読み出せなくなる。
【００９８】
［第４の実施の形態］
第４の実施の形態は、等価回路的には、第３の実施の形態と同様なものであるが、読み出し禁止ゲートに接続されるメモリトランジスタに、通常読み出しか、読み出し禁止かを識別するデータを、記憶させるようにしたものである。
【００９９】
図９に、第４の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【０１００】
（一括消去動作）
図９に示すように、第３の実施の形態と同様である。
【０１０１】
（選択書き込み動作）
図９に示すように、第３の実施の形態と同様である。
【０１０２】
（通常読み出し動作）
図９に示すように、読み出し禁止ゲートＣＧ０に“５Ｖ”を印加し、読み出し禁止ゲートＣＧ０をゲートとするメモリトランジスタＭ０を“オン”させる。これにより、図９に示すように、読み出し禁止ゲートＣＧ０以外の電圧関係を、従来の読み出し動作と同様な電圧関係とすることにより、データは、正常に読み出される。
【０１０３】
（読み出し禁止動作）
図９に示すように、読み出し禁止ゲートＣＧ０に、“０Ｖ”を印加する。この電位は、例えば図９の通常読み出し動作の欄に示す制御ゲートＣＧ２の電位、つまり読み出し基準電位と同じである。
【０１０４】
このとき、メモリトランジスタＭ０のしきい値が、読み出し基準電位“０Ｖ”よりも高ければ、メモリトランジスタＭ０は“オフ”する。この場合は、読み出し禁止であり、読み出し禁止ゲートＣＧ０以外の電圧関係を、図９に示すように、通常読み出し動作と同様な電圧関係としても、データを、正常に読み出すことができない。
【０１０５】
また、メモリトランジスタＭ０のしきい値が、読み出し基準電位“０Ｖ”よりも低ければ、メモリトランジスタＭ０は“オン”する。この場合は、読み出し禁止ゲートＣＧ０以外の電圧関係を、上記通常読み出し動作と同様な電圧関係とすると、データは、正常に読み出される。
【０１０６】
なお、第４の実施の形態において、読み出し禁止ゲートＣＧ０に、導通電位“５Ｖ”を与えるようにすると、メモリトランジスタＭ０が記憶しているデータに関わらず“オン”する。このため、記憶させた読み出し禁止の状態を、必要に応じて回避することもできる。
【０１０７】
［第５の実施の形態］
図１０は、第５の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０１０８】
図１０に示すように、第５の実施の形態は、読み出し禁止ゲートＣＧ０に接続されるトランジスタをメモリトランジスタから、トランジスタＴ０としたものである。トランジスタＴ０の構造としては、通常のトランジスタ、あるいは図１０に示すように、メモリトランジスタでは浮遊ゲートとなる部分を、制御ゲートにショートさせたものなどがある。
【０１０９】
次に、第５の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制御ゲートＣＧ２を選択し、これに接続されたメモリトランジスタＭ２からデータを読み出す例により、説明する。
【０１１０】
図１１に、第５の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【０１１１】
（一括消去動作）
図１１に示すように、読み出し禁止ゲートＣＧ０には、“０Ｖ”を印加する。
【０１１２】
なお、読み出し禁止ゲートＣＧ０以外の電圧関係は、図１１に示すように、従来の一括消去動作の電圧関係と同様である。
【０１１３】
（選択書き込み動作）
図１１に示すように、読み出し禁止ゲートＣＧ０には、“Ｖｍ（＝Ｖｐｐ／２）”を印加する。
【０１１４】
なお、読み出し禁止ゲートＣＧ０以外の電圧関係は、図１１に示すように、従来の選択書き込み動作と同様である。
【０１１５】
（通常読み出し動作）
図１１に示すように、読み出し禁止ゲートＣＧ０に“５Ｖ”を印加し、読み出し禁止ゲートＣＧ０をゲートとするトランジスタＴ０を“オン”させる。これにより、図１１に示すように、読み出し禁止ゲートＣＧ０以外の電圧関係を、従来の読み出し動作と同様な電圧関係とすることにより、データは、正常に読み出される。
【０１１６】
（読み出し禁止動作）
図１１に示すように、読み出し禁止ゲートＣＧ０に“０Ｖ”を印加し、読み出し禁止ゲートＣＧ０をゲートとするトランジスタＴ０を“オフ”させる。これにより、図１１に示すように、読み出し禁止ゲートＣＧ０以外の電圧関係を上記通常読み出し動作と同様な電圧関係としても、データは、正常に読み出せなくなる。
【０１１７】
［第６の実施の形態］
第６の実施の形態は、図５、図６、図８、図９、図１１の読み出し禁止の欄に示す、読み出し不可の電圧をセットできる、ＥＥＰＲＯＭの第１の構成例である。
【０１１８】
図１２は、第６の実施の形態に係るＥＥＰＲＯＭのブロック図である。
【０１１９】
図１２に示すように、チップ１には、バッファ９が設けられており、このバッファ９には、読み出し禁止コマンドが入力される。入力された読み出し禁止コマンドは、さらにロウデコーダ６に入力される。ロウデコーダ６は、読み出し禁止コマンドを受けたとき、あるいは受けている間、図５、図６、図８、図９、図１１の読み出し禁止の欄に示すような、読み出し不可の電圧をセットする。
【０１２０】
上記ＥＥＰＲＯＭであると、読み出し禁止コマンドが入力されたとき、あるいは入力されている間、読み出し禁止の状態を作ることができる。
【０１２１】
また、チップ１には、読み出し禁止コマンドの代わりに、読み出し禁止解除コマンドを入力するようにすることも可能である。この場合には、読み出し禁止解除コマンドが入力されたとき、あるいは入力されている間、通常読み出しの状態を作ることができる。
【０１２２】
［第７の実施の形態］
第７の実施の形態は、図５、図６、図８、図９、図１１の読み出し禁止の欄に示す、読み出し不可の電圧をセットできる、ＥＥＰＲＯＭの第２の構成例である。
【０１２３】
図１３は、第７の実施の形態に係るＥＥＰＲＯＭのブロック図である。
【０１２４】
図１３に示すように、チップ１には、読み出し禁止情報を記憶するメモリ９´が設けられており、このメモリ９´は、読み出し禁止コマンドが入力されたとき、読み出しを禁止する情報を記憶する。ロウデコーダ６は、メモリ９´から読み出しを禁止する情報を受けたとき、あるいは受けている間、図５、図６、図８、図９、図１１の読み出し禁止の欄に示すような、読み出し不可の電圧をセットする。また、読み出しを禁止する情報は、メモリ９´に読み出し禁止解除コマンドを入力することで消去することができる。
【０１２５】
上記ＥＥＰＲＯＭであると、メモリ９´に、読み出しを禁止する情報が記憶されている間、読み出し禁止の状態を作ることができる。
【０１２６】
また、メモリ９´には、読み出しを禁止する情報の代わりに、読み出し禁止を解除する情報を記憶させることもできる。この場合には、メモリ９´に、読み出し禁止を解除する情報が記憶されている間、通常読み出しの状態を作ることができる。
【０１２７】
［第８の実施の形態］
第８の実施の形態は、図５、図６、図８、図９、図１１の読み出し禁止の欄に示す、読み出し不可の電圧をセットできる、ＥＥＰＲＯＭの第３の構成例である。この第８の実施の形態は、読み出し不可の電圧を、メモリセルアレイ２の全体でも、また、アドレス単位でもセットできるようにしたものである。
【０１２８】
図１４（Ａ）は、読み出し禁止アドレスの記憶動作のアルゴリズムを示す流れ図、図１４（Ｂ）は、読み出し禁止アドレスの解除動作のアルゴリズムを示す流れ図、図１５は、読み出し動作のアルゴリズムを示す流れ図である。
【０１２９】
また、図１６は、図１４（Ａ）、（Ｂ）および図１５に示すアルゴリズムに従った動作を可能とするＥＥＰＲＯＭの構成例の一つを示すブロック図である。
【０１３０】
以下、第８の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの各動作を説明する。
（読み出し禁止アドレスを記憶させる動作）
図１４（Ａ）に示すように、まず、読み出し禁止コマンドを、図１６に示すメモリ９´に入力する。次に、読み出し禁止アドレスを、メモリ９´に入力する。そして、読み出し禁止アドレスを、メモリ９´に記憶させる。
【０１３１】
（読み出し動作）
図１５に示すように、まず、読み出しアドレスを入力する。次に、入力された読み出しアドレスとメモリ９´に記憶されている読み出し禁止アドレスとを比較する。
【０１３２】
不一致の場合、通常の読み出し動作が行われ、正常なデータが出力され、読み出し動作が終了する。
【０１３３】
また、合致の場合、読み出し禁止動作が行われ、図５、図６、図８、図９、図１１の読み出し禁止の欄に示すような、読み出し不可の電圧をセットする。その後、読み出し動作が行われるが、実際には、正常でないデータ（誤データ）が出力され、読み出し動作が終了する。
【０１３４】
なお、合致の場合、図１５に破線で示される流れのように、読み出し不可を示す出力を行って、読み出し動作を終了させるようにしても良い。読み出し不可を示す出力は、例えばメモリ９´から出力したり、あるいはメモリセルアレイ２に、読み出し不可を示す情報を記憶するエリアを設けておき、このエリアをアクセスし、出力すれば良い。
【０１３５】
（読み出し禁止アドレスを解除する動作）
図１４（Ｂ）に示すように、まず、読み出し禁止解除コマンドをメモリ９´に入力する。次に、読み出し禁止解除アドレスをメモリ９´に入力する。次に、メモリ９´に記憶されている読み出し禁止アドレスのうち、読み出し解除アドレスに対応したものを消去する。なお、メモリ９´に記憶されている読み出し禁止アドレスは、一括して消去するようにしても良い。
【０１３６】
上記ＥＥＰＲＯＭであると、読み出しアドレスが、メモリ９´に記憶された読み出し禁止アドレスに合致したときに、読み出し禁止の状態を作ることができる。
【０１３７】
また、メモリ９´には、読み出し禁止アドレスの代わりに、読み出し禁止解除アドレスを記憶させることもできる。この場合には、読み出しアドレスが、メモリ９´に記憶された読み出し禁止解除アドレスに合致したとき、通常読み出しの状態を作ることができる。
【０１３８】
［第９の実施の形態］
第９の実施の形態は、図５、図６、図８、図９、図１１の読み出し禁止の欄に示すような読み出し不可の電圧をセットできる、ＥＥＰＲＯＭの第４の構成例である。
【０１３９】
第９の実施の形態は、読み出し禁止の状態を、チップ１の外部から照合情報を入力し、入力された照合情報が、チップ１が持つ情報に合致したときのみ、解除されるようにしたものである。
【０１４０】
図１７は、読み出し動作のアルゴリズムを示す流れ図である。また、図１８は、図１７に示すアルゴリズムに従った動作を可能とするＥＥＰＲＯＭの構成例の一つを示すブロック図である。
【０１４１】
以下、アダプタ（ＣＰＣ）からチップ１にアダプタ情報を入力し、入力されたアダプタ情報を、チップ１が持つチップ情報に照合させる例を説明する。
【０１４２】
（読み出し動作）
図１７に示すように、まず、アダプタ情報を、図１８に示すバッファ９に入力する。次に、入力されたアダプタ情報と、記憶部１１に記憶されたチップ情報とを比較する。
【０１４３】
合致の場合、通常読み出し動作が行われ、正常なデータが出力され、読み出し動作が終了する。
【０１４４】
また、不一致の場合、図５、図６、図８、図９、図１１の読み出し禁止の欄に示すような読み出し不可の電圧をセットする。その後、読み出し動作が行われるが実際には、正常でないデータ（誤データ）が出力され、読み出し動作が終了する。
【０１４５】
なお、不一致の場合、図１７に破線で示される流れのように、読み出し不可を示す出力を行って、読み出し動作を終了させるようにしても良い。読み出し不可の出力は、第８の実施の形態と同様に、例えば記憶部１１から出力したり、メモリセルアレイ２の読み出し不可の情報を記憶するエリアをアクセスし、出力すれば良い。
【０１４６】
また、第９の実施の形態に係る入力されたアダプタ情報を、チップ情報に照合させる形態は、第６〜第８の実施の形態で説明した形態と、互いに組み合わせて使用することができる。一つの例として、図１９に、第９の実施の形態と第８の実施の形態とを組み合わせた例を示す。
【０１４７】
上記ＥＥＰＲＯＭであると、入力されたアダプタ情報が、チップ情報に合致したとき、読み出し禁止の状態を解除することができる。したがって、特定のアダプタを用いたときのみ、データを読み出せるようにでき、データの機密性が確保される。
【０１４８】
図２０に、第９の実施の形態に係るＥＥＰＲＯＭを搭載したメモリカード・システムの構成例の一つを示す。
【０１４９】
図２０に示すように、集積回路型記憶媒体としてのメモリカード２０には、図１９に示すＥＥＰＲＯＭチップ１が搭載されている。メモリカード２０には、外部端子１２、１３、１４が設けられている。外部端子１２には、アダプタ２２を介してアドレス入力が供給される。同様に、外部端子１３には、アダプタ２２を介して読み出し禁止／解除コマンド入力、およびアダプタ２２からアダプタ情報が供給される。外部端子１４にはデータ出力が供給され、データ出力は外部端子１４を介してアダプタ２２に供給される。
【０１５０】
このように、第９の実施の形態に係るＥＥＰＲＯＭを、例えばメモリカード２０に搭載したときには、そのカード２０からは、特定のアダプタ２２を用いたときのみ、データを読み出せるようにできる。このため、カード２０のデータの機密性が確保される。
【０１５１】
また、アダプタをＣＰＵに変え、ＣＰＵから照合情報を入力し、入力された照合情報とチップ情報とを照合させるようにしても良い。
【０１５２】
図２１に、第９の実施の形態に係るＥＥＰＲＯＭを用いたメモリ・システムの構成例の一つを示す。
【０１５３】
図２１に示すように、集積回路型記憶媒体としてのメモリパッケージ２４には、図１９に示すＥＥＰＲＯＭチップ１が内蔵されている。パッケージ２４には、外部端子１２、１３、１４が設けられている。外部端子１２には、処理装置であるＣＰＵ２６からアドレス入力が供給される。同様に、外部端子１３には、ＣＰＵ２６から読み出し禁止／解除コマンド入力、および照合情報が供給される。外部端子１４にはデータ出力が供給され、データ出力は外部端子１４を介してＣＰＵ２２に供給される。
【０１５４】
図２１に示すように、第９の実施の形態に係るＥＥＰＲＯＭを用いたメモリ・システムでは、システムのＣＰＵが、特定の照合情報を送信したときのみ、データを読み出せるようにできる。このため、システムのデータの機密性が確保される。
【０１５５】
［第１０の実施の形態］
図２２は、この発明の第１０の実施の形態に係るＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０１５６】
ＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイ２の特徴的なところは、メモリセル５が、一つのメモリトランジスタ、あるいは一つのメモリトランジスタと、このメモリトランジスタを選択する選択トランジスタとを含むことである。
【０１５７】
図２２に示すように、読み出し禁止ゲートＷＬ０は、例えば制御ゲートＷＬ１〜ＷＬｎと並行に設けられる。読み出し禁止ゲートＷＬ０は、読み出し禁止動作の間、ビット線ＢＬをソース線SOURCEにショートさせる。この第１０の実施の形態では、読み出し禁止ゲートＷＬ０に接続されるトランジスタは、メモリトランジスタＭ０により構成している。
【０１５８】
次に、第１０の実施の形態に係るＮＯＲ型ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制御ゲートＷＬ２を選択し、これに接続されたメモリトランジスタＭ２からデータを読み出す例により、説明する。
【０１５９】
図２３に、第１０の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【０１６０】
（一括消去動作）
図２３に示すように、読み出し禁止ゲートＷＬ０には、“０Ｖ”か、“１２Ｖ”かを印加する。あるいは“フローティング（Ｆ）”とする。
【０１６１】
なお、読み出し禁止ゲートＷＬ０以外の電圧関係は、図２３に示すように、従来の一括消去動作の電圧関係と同様である。
【０１６２】
また、制御ゲートＷＬ１〜ＷＬ４に、例えば“−８Ｖ”程度の負電圧を印加し、ソース線SOURCEの電位を、例えば４Ｖ程度の正電位として消去することも可能である。
【０１６３】
（選択書き込み動作）
図２３に示すように、読み出し禁止ゲートＷＬ０には、“０Ｖ”を印加する。なお、読み出し禁止ゲートＷＬ０以外の電圧関係は、図２３に示すように、従来の選択書き込み動作と同様である。
【０１６４】
（通常読み出し動作）
図２３に示すように、読み出し禁止ゲートＷＬ０に“０Ｖ”を印加し、読み出し禁止ゲートＣＧ０をゲートとするトランジスタＭ０を“オフ”させる。これにより、図２３に示すように、読み出し禁止ゲートＷＬ０以外の電圧関係を、従来の読み出し動作と同様な電圧関係とすることにより、データは、正常に読み出される。
【０１６５】
（読み出し禁止動作）
図２３に示すように、読み出し禁止ゲートＷＬ０に“１０Ｖ”を印加し、読み出し禁止ゲートＷＬ０をゲートとするメモリトランジスタＭ０を強制的に“オン”させる。これにより、図２３に示すように、読み出し禁止ゲートＷＬ０以外の電圧関係を、上記通常読み出し動作と同様な電圧関係としても、データは、正常に読み出せなくなる。
【０１６６】
［第１１の実施の形態］
第１１の実施の形態は、等価回路的には、第１０の実施の形態と同様なものであるが、読み出し禁止ゲートに接続されるメモリトランジスタに、通常読み出しか、読み出し禁止かを識別するデータを、記憶させるようにしたものである。
【０１６７】
図２４に、第１１の実施の形態に係るＮＯＲ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【０１６８】
（一括消去動作）
図２４に示すように、第１０の実施の形態と同様である。
【０１６９】
（選択書き込み動作）
図２４に示すように、第１０の実施の形態と同様である。
【０１７０】
（通常読み出し動作）
図２４に示すように、読み出し禁止ゲートＣＧ０に“０Ｖ”を印加し、読み出し禁止ゲートＷＬ０をゲートとするメモリトランジスタＭ０を“オフ”させる。これにより、図２４に示すように、読み出し禁止ゲートＷＬ０以外の電圧関係を、従来の読み出し動作と同様な電圧関係とすることにより、データは、正常に読み出される。
【０１７１】
（読み出し禁止動作）
図２４に示すように、読み出し禁止ゲートＷＬ０に、“５Ｖ”を印加する。この電位は、例えば図２４の通常読み出し動作の欄に示す制御ゲートＷＬ２の電位、つまり読み出し基準電位と同じである。
【０１７２】
このとき、メモリトランジスタＭ０のしきい値が、読み出し基準電位“５Ｖ”よりも低ければ、メモリトランジスタＭ０は“オン”する。この場合は、読み出し禁止であり、読み出し禁止ゲートＷＬ０以外の電圧関係を、図２４に示すように、上記通常読み出し動作と同様な電圧関係としても、データを、正常に読み出すことができない。
【０１７３】
また、メモリトランジスタＭ０のしきい値が、読み出し基準電位“５Ｖ”よりも高ければ、メモリトランジスタＭ０は“オフ”する。この場合は、読み出し禁止ゲートＷＬ０以外の電圧関係を、上記通常読み出し動作と同様な電圧関係とすると、データは、正常に読み出される。
【０１７４】
また、第１１の実施の形態において、読み出し禁止ゲートＷＬ０に、“０Ｖ”を与えるようにすると、メモリトランジスタＭ０が記憶しているデータに関わらず“オフ”する。このため、記憶させた読み出し禁止の状態を、必要に応じて回避することもできる。
【０１７５】
［第１２の実施の形態］
図２５は、第１２の実施の形態に係るＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０１７６】
図２５に示すように、第１２の実施の形態は、読み出し禁止ゲートＷＬ０に接続されるトランジスタを、メモリトランジスタから、トランジスタＴ０としたものである。トランジスタＴ０の構造としては、通常のトランジスタ、あるいは図２５に示すように、メモリトランジスタでは浮遊ゲートとなる部分を、制御ゲートにショートさせる例がある。
【０１７７】
次に、第１２の実施の形態に係るＮＯＲ型ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制御ゲートＷＬ２を選択し、これに接続されたメモリトランジスタＭ２からデータを読み出す例により、説明する。
【０１７８】
図２６に、第１２の実施の形態に係るＮＯＲ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【０１７９】
（一括消去動作）
図２６に示すように、読み出し禁止ゲートＷＬ０には、“０Ｖ”か、“１２Ｖ”かを印加する。あるいは“フローティング（Ｆ）”とする。
【０１８０】
なお、読み出し禁止ゲートＷＬ０以外の電圧関係は、図２６に示すように、従来の一括消去動作の電圧関係と同様である。
【０１８１】
（選択書き込み動作）
図２６に示すように、読み出し禁止ゲートＷＬ０には、“０Ｖ”を印加する。なお、読み出し禁止ゲートＷＬ０以外の電圧関係は、図２６に示すように、従来の選択書き込み動作と同様である。
【０１８２】
（通常読み出し動作）
図２６に示すように、読み出し禁止ゲートＣＧ０に“０Ｖ”を印加し、読み出し禁止ゲートＷＬ０をゲートとするトランジスタＴ０を“オフ”させる。これにより、図２６に示すように、読み出し禁止ゲートＷＬ０以外の電圧関係を、従来の読み出し動作と同様な電圧関係とすることにより、データは、正常に読み出される。
【０１８３】
（読み出し禁止動作）
図２６に示すように、読み出し禁止ゲートＷＬ０に“５Ｖ”を印加し、読み出し禁止ゲートＷＬ０をゲートとするトランジスタＴ０を“オン”させる。これにより、図２６に示すように、読み出し禁止ゲートＷＬ０以外の電圧関係を上記通常読み出し動作と同様な電圧関係としても、データは、正常に読み出せなくなる。
【０１８４】
［第１３の実施の形態］
図２７は、この発明の第１３の実施の形態に係るＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０１８５】
図２７に示すＥＥＰＲＯＭは、グランドアレイ型と呼ばれているものである。グランドアレイ型ＥＥＰＲＯＭは、基本的にＮＯＲ型である。したがって、読み出し禁止動作は、第１２の実施の形態と同様に行うことで実現できる。例えば図２７に示す読み出し禁止ゲートＷＬ０に接続されたメモリトランジスタＭ０を“オン”させ、図２３、図２４、図２６の読み出し禁止動作の欄に示すような、ビット線ＢＬをソース線SOURCEにショートさせる電圧をセットすればよい。
【０１８６】
また、図２７には、消去ゲートＥＧを持つグランドアレイ型ＥＥＰＲＯＭを示しているが、消去ゲートＥＧを持たないグランドアレイ型ＥＥＰＲＯＭでも、図２３、図２４、図２６の読み出し禁止動作の欄に示したような、読み出し不可の電圧をセットできる。
【０１８７】
また、図２７には、制御ゲートの一部を、浮遊ゲートからチャネル長方向にオフセットさせた、スプリットチャネル型のグランドアレイ型ＥＥＰＲＯＭを示しているが、スプリットチャネル型でなくても、図２３、図２４、図２６の読み出し禁止動作の欄に示したような、読み出し不可の電圧をセットできる。
【０１８８】
［第１４の実施の形態］
図２８は、この発明の第１４の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０１８９】
ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ２の特徴的なところは、メモリセル５が、互いに並列接続された複数のメモリトランジスタにより構成された、ユニットセル（以下、ＮＯＲセル）を含むことである。
【０１９０】
図２８に示すように、メモリセル５は、互いに並列に接続された複数のメモリトランジスタＭ１〜Ｍｎにより構成されるＮＯＲセル１５０と、ＮＯＲセル１５０のドレイン端Ｄと、ビット線ＢＬ１との間に直列に接続された選択トランジスタＳ１により構成されるドレイン側選択ゲート１５２と、ＮＯＲセル１５０のソース端Ｓと、ソース線SOURCEとの間に直列に接続された選択トランジスタＳ２により構成されるソース側選択ゲート１５４とを有している。
【０１９１】
また、ＡＮＤ型の場合、図１に示す行線３の１本は、複数の制御ゲート線ＷＬ１〜ＷＬｎ、並びに２つの選択ゲート線ＳＧ１、ＳＧ２に対応する。列線４の１本は、ビット線の１本（ＢＬ１、もしくはＢＬ２）に対応する。
【０１９２】
次に、第１４の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制御ゲートＷＬ２を選択し、これに接続されたメモリトランジスタＭ２からデータを読み出す例により、説明する。
【０１９３】
図２９に、第１４の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【０１９４】
なお、図２９に示すように、第１４の実施の形態においては、例えば一括消去動作および選択書き込み動作はそれぞれ、従来、知られている動作で良い。したがって、以下の説明は、従来と特に異なっている動作についてのみ、詳細に行うことにする。
【０１９５】
（通常読み出し動作）
図２９に示すように、通常読み出し動作では、選択ゲートＳＧ１、ＳＧ２にそれぞれ、５Ｖ（電源電位ＶＣＣレベル）を与え、選択トランジスタＳ１、Ｓ２をそれぞれオンさせる。読み出し選択された制御ゲートＷＬ２には読み出し基準電位３Ｖを印加し、他の非選択の制御ゲートＷＬ１、ＷＬ３、ＷＬ４にはそれぞれ０Ｖを印加する。これにより、メモリトランジスタＭ１、Ｍ３、Ｍ４はそれぞれ“オフ”する。
【０１９６】
また、メモリトランジスタＭ２は、そのしきい値が、読み出し基準電位３Ｖ以下であるとき“オン”し、読み出し基準電位３Ｖ以上であるとき“オフ”する。これにより、データが、“０”か“１”かが区別される。
【０１９７】
（読み出し禁止動作）
図２９に示すように、読み出し禁止動作では、非選択の制御ゲートのうち、少なくとも一つに、メモリトランジスタの浮遊ゲート中の電子の有無に関わらず、メモリトランジスタを、強制的にオンさせる電位を印加する。メモリトランジスタを、強制的にオフさせる電位の一つの例は、“６Ｖ”である。このような電位“６Ｖ”を、例えば制御ゲートＷＬ１に印加することで、ＮＯＲセル１５０のソース端Ｓとそのドレイン端Ｄとが、読み出し禁止動作中、互いにショートされる。これにより、アクセスされようとしているメモリトランジスタＭ２からは、正確なデータを読み出すことができなくなる。
【０１９８】
また、第１４の実施の形態に係る読み出し禁止動作では、図２９に示すように、メモリトランジスタを強制的にオンさせる電位（以下、読み出し禁止電位という）を、非選択の制御ゲートＷＬ１に与えているが、読み出し禁止電位は、他の非選択の制御ゲートＷＬ３、ＷＬ４などに与えることも可能である。さらに、読み出し禁止電位は、非選択の制御ゲートの複数に与えることも可能である。
【０１９９】
また、読み出し禁止電位は、図２９に示すように、“６Ｖ”としているが、メモリトランジスタを、強制的にオフできる電位、即ちメモリトランジスタがとる幾つかのしきい値のうち、最も高いしきい値よりも高い電位であればよい。例えばメモリトランジスタの最も高いしきい値が３Ｖ以下であるときには、読み出し禁止電位は“３Ｖ”あれば良い。
【０２００】
［第１５の実施の形態］
第１５の実施の形態は、第１４の実施の形態と同様なものであるが、読み出し禁止動作のとき、メモリトランジスタではなく、選択ゲートを、強制的にオフさせることが異なっている。
【０２０１】
図３０に、第１５の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【０２０２】
（通常読み出し動作）
図３０に示すように、第１４の実施の形態と同様である。
【０２０３】
（読み出し禁止動作）
図３０に示すように、読み出し禁止動作では、選択ゲートＳＧ１、ＳＧ２それぞれに、選択トランジスタＳ１、Ｓ２をオフさせる電位を印加する。選択トランジスタＳ１、Ｓ２をオフさせる電位の一つの例は、“０Ｖ”である。このような電位“０Ｖ”を、選択ゲートＳＧ１、ＳＧ２にそれぞれ印加することで、ＮＡＮＤセルの電流通路は、読み出し禁止動作中、遮断される。これにより、アクセスされようとしているメモリセルトランジスタＭ２からは、第１４の実施の形態と同様に、正確なデータを読み出すことができなくなる。
【０２０４】
また、第１５の実施の形態に係る読み出し禁止動作では、図３０に示すように、選択ゲートＳＧ１、ＳＧ２にそれぞれ、選択トランジスタＳ１、Ｓ２をオフさせる電位を与えているが、選択ゲートＳＧ１、ＳＧ２のいずれかに、選択トランジスタの一方をオフさせる電位を与えるようにしても良い。
【０２０５】
［第１６の実施の形態］
第１４の実施の形態では、非選択の制御ゲートのうちのいくつかを強制的にオンさせること、また、第１５の実施の形態では、選択ゲートを強制的にオフさせることで、読み出し禁止の状態をそれぞれ実現した。この第１６の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭは、読み出しを禁止するための読み出し禁止ゲートを、メモリセルアレイ２の中に、別に設けたものである。
【０２０６】
図３１は、第１６の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０２０７】
図３１に示すように、読み出し禁止ゲートＷＬ０は、例えば制御ゲートＷＬ１〜ＷＬｎと並行に設けられる。読み出し禁止ゲートＷＬ０に接続されるトランジスタは、読み出し禁止動作のとき、ＮＯＲセルのソース端Ｓと、そのドレイン端Ｄとを、互いにショートさせる。この第１６の実施の形態では、読み出し禁止ゲートＷＬ０に接続されるトランジスタは、メモリトランジスタと同様の構造を有している。
【０２０８】
次に、第１６の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制御ゲートＷＬ２を選択し、これに接続されたメモリトランジスタＭ２からデータを読み出す例により、説明する。
【０２０９】
図３２に、第１６の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【０２１０】
（一括消去動作）
図３２に示すように、読み出し禁止ゲートＷＬ０には、“１５Ｖ”を印加する。
【０２１１】
なお、読み出し禁止ゲートＷＬ０以外の電圧関係は、図３２に示すように、従来の一括消去動作の電圧関係と同様である。
【０２１２】
（選択書き込み動作）
図３２に示すように、読み出し禁止ゲートＷＬ０には、“０Ｖ”を印加する。なお、読み出し禁止ゲートＷＬ０以外の電圧関係は、図３２に示すように、従来の選択書き込み動作と同様である。
【０２１３】
（通常読み出し動作）
図３２に示すように、読み出し禁止ゲートＷＬ０に“０Ｖ”を印加し、読み出し禁止ゲートＷＬ０をゲートとするメモリトランジスタＭ０を“オフ”させる。これにより、図３２に示すように、読み出し禁止ゲートＷＬ０以外の電圧関係を、従来の読み出し動作と同様な電圧関係とすることにより、データは、正常に読み出される。
【０２１４】
（読み出し禁止動作）
図３２に示すように、読み出し禁止ゲートＷＬ０に“６Ｖ”を印加し、読み出し禁止ゲートＷＬ０をゲートとするメモリトランジスタＭ０を強制的に“オン”させる。これにより、図３２に示すように、読み出し禁止ゲートＷＬ０以外の電圧関係を、上記通常読み出し動作と同様な電圧関係としても、データは、正常に読み出せなくなる。
【０２１５】
［第１７の実施の形態］
第１７の実施の形態は、等価回路的には、第１６の実施の形態と同様なものであるが、読み出し禁止ゲートに接続されるメモリトランジスタに、通常読み出しか、読み出し禁止かを識別するデータを、記憶させるようにしたものである。
【０２１６】
図３３に、第１７の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【０２１７】
（一括消去動作）
図３３に示すように、第１６の実施の形態と同様である。
【０２１８】
（選択書き込み動作）
図３３に示すように、第１６の実施の形態と同様である。
【０２１９】
（通常読み出し動作）
図３３に示すように、読み出し禁止ゲートＷＬ０に“０Ｖ”を印加し、読み出し禁止ゲートＷＬ０をゲートとするメモリトランジスタＭ０を“オフ”させる。これにより、図３３に示すように、読み出し禁止ゲートＷＬ０以外の電圧関係を、従来の読み出し動作と同様な電圧関係とすることにより、データは、正常に読み出される。
【０２２０】
（読み出し禁止動作）
図３３に示すように、読み出し禁止ゲートＷＬ０に、“３Ｖ”を印加する。この電位は、例えば図３３の通常読み出し動作の欄に示す制御ゲートＷＬ２の電位、つまり読み出し基準電位と同じである。
【０２２１】
このとき、メモリトランジスタＭ０のしきい値が、読み出し基準電位“３Ｖ”よりも低ければ、メモリトランジスタＭ０は“オン”する。この場合は、読み出し禁止であり、読み出し禁止ゲートＷＬ０以外の電圧関係を、図３３に示すように、通常読み出し動作と同様な電圧関係としても、データを、正常に読み出すことができない。
【０２２２】
また、メモリトランジスタＭ０のしきい値が、読み出し基準電位“３Ｖ”よりも高ければ、メモリトランジスタＭ０は“オフ”する。この場合は、読み出し禁止ゲートＷＬ０以外の電圧関係を、上記通常読み出し動作と同様な電圧関係とすると、データは、正常に読み出される。
【０２２３】
なお、第１７の実施の形態において、読み出し禁止ゲートＷＬ０に、“０Ｖ”を与えるようにすると、メモリトランジスタＭ０が記憶しているデータに関わらず“オフ”する。このため、記憶させた読み出し禁止の状態を、必要に応じて回避することもできる。
【０２２４】
［第１８の実施の形態］
図３４は、第１８の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０２２５】
図３４に示すように、第１８の実施の形態は、読み出し禁止ゲートＷＬ０に接続されるトランジスタをメモリトランジスタから、トランジスタＴ０としたものである。トランジスタＴ０の構造としては、通常のトランジスタ、あるいは図３４に示すように、メモリトランジスタでは浮遊ゲートとなる部分を、制御ゲートにショートさせたものなどがある。
【０２２６】
次に、第１８の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭの各動作を、４本の制御ゲートのうち、制御ゲートＷＬ２を選択し、これに接続されたメモリトランジスタＭ２からデータを読み出す例により、説明する。
【０２２７】
図３５に、第１８の実施の形態に係るＡＮＤ型ＥＥＰＲＯＭの各動作毎の電圧関係を示す。
【０２２８】
（一括消去動作）
図３５に示すように、読み出し禁止ゲートＷＬ０には、“１５Ｖ”を印加する。
【０２２９】
なお、読み出し禁止ゲートＷＬ０以外の電圧関係は、図３５に示すように、従来の一括消去動作の電圧関係と同様である。
【０２３０】
（選択書き込み動作）
図３５に示すように、読み出し禁止ゲートＷＬ０には、“０Ｖ”を印加する。なお、読み出し禁止ゲートＷＬ０以外の電圧関係は、図３５に示すように、従来の選択書き込み動作と同様である。
【０２３１】
（通常読み出し動作）
図３５に示すように、読み出し禁止ゲートＷＬ０に“０Ｖ”を印加し、読み出し禁止ゲートＷＬ０をゲートとするトランジスタＴ０を“オフ”させる。これにより、図３５に示すように、読み出し禁止ゲートＷＬ０以外の電圧関係を、従来の読み出し動作と同様な電圧関係とすることにより、データは、正常に読み出される。
【０２３２】
（読み出し禁止動作）
図３５に示すように、読み出し禁止ゲートＷＬ０に“３Ｖ”を印加し、読み出し禁止ゲートＷＬ０をゲートとするトランジスタＴ０を“オン”させる。これにより、図１１に示すように、読み出し禁止ゲートＷＬ０以外の電圧関係を上記通常読み出し動作と同様な電圧関係としても、データは、正常に読み出せなくなる。
【０２３３】
［第１９の実施の形態］
図３６は、この発明の第１９の実施の形態に係るＨｉ−Ｃセル型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０２３４】
図３６に示すＨｉ−Ｃセル型ＥＥＰＲＯＭは、ソース側選択ゲート１５４を、２つのＮＯＲセル１５０で互いに共有させたものである。
【０２３５】
図３６に示すＨｉ−Ｃセル型ＥＥＰＲＯＭの読み出し禁止動作は、第１４の実施の形態、および第１５の実施の形態と同様に行うことで実現できる。
【０２３６】
［第２０の実施の形態］
図３７は、この発明の第２０の実施の形態に係るＨｉ−Ｃセル型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０２３７】
図３７に示すＨｉ−Ｃセル型ＥＥＰＲＯＭは、図３６に示すＨｉ−Ｃセル型ＥＥＰＲＯＭに対し、読み出し禁止ゲートＷＬ０を設けたものである。また、読み出し禁止ゲートＷＬ０には、メモリトランジスタＭ０を接続するようにしている。
【０２３８】
図３７に示すＨｉ−Ｃセル型ＥＥＰＲＯＭの読み出し禁止動作は、第１６の実施の形態、および第１７の実施の形態と同様に行うことで実現できる。
【０２３９】
［第２１の実施の形態］
図３８は、この発明の第２１の実施の形態に係るＨｉ−Ｃセル型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０２４０】
図３８に示すＨｉ−Ｃセル型ＥＥＰＲＯＭは、読み出し禁止ゲートＷＬ０に、トランジスタＴ０を接続するようにしたものである。
【０２４１】
図３８に示すＨｉ−Ｃセル型ＥＥＰＲＯＭの読み出し禁止動作は、第１８の実施の形態と同様に行うことで実現できる。
【０２４２】
［第２２の実施の形態］
図３９は、この発明の第２２の実施の形態に係るＤＩＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０２４３】
図３９に示すＤＩＮＯＲ型ＥＥＰＲＯＭは、ＡＮＤ型ＥＥＰＲＯＭと同様に、互いに並列に接続された複数のメモリトランジスタＭ１〜Ｍｎにより構成されるＮＯＲセル１５０を有している。ＮＯＲセル１５０のドレイン端Ｄは、選択トランジスタＳ１を介して、ビット線ＢＬ１に接続されている。メモリトランジスタＭ１〜Ｍｎ各々のソースは、ソース線SOURCEに接続されている。
【０２４４】
図３９に示すＤＩＮＯＲ型ＥＥＰＲＯＭの読み出し禁止動作は、第１４の実施の形態、および第１５の実施の形態と同様に行うことで実現できる。
【０２４５】
［第２３の実施の形態］
図４０は、この発明の第２３の実施の形態に係るＤＩＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０２４６】
図４０に示すＤＩＮＯＲ型ＥＥＰＲＯＭは、図３９に示すＤＩＮＯＲ型ＥＥＰＲＯＭに対し、読み出し禁止ゲートＷＬ０を設けたものである。また、読み出し禁止ゲートＷＬ０には、メモリトランジスタＭ０を接続するようにしている。
【０２４７】
図４０に示すＤＩＮＯＲ型ＥＥＰＲＯＭの読み出し禁止動作は、第１６の実施の形態、および第１７の実施の形態と同様に行うことで実現できる。
【０２４８】
［第２４の実施の形態］
図４１は、この発明の第２４の実施の形態に係るＤＩＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイ２の等価回路図である。
【０２４９】
図４１に示すＤＩＮＯＲ型ＥＥＰＲＯＭは、読み出し禁止ゲートＷＬ０に、トランジスタＴ０を接続するようにしたものである。
【０２５０】
図４１に示すＤＩＮＯＲ型ＥＥＰＲＯＭの読み出し禁止動作は、第２４の実施の形態と同様に行うことで実現できる。
【０２５１】
以上、この発明を、第１〜第２４の実施の形態により説明したが、この発明は、第１〜第２４の実施の形態に限られるものではなく、各種のＥＥＰＲＯＭ、あるいはＥＰＲＯＭに適用できる。例えば拡散層ビット線を有するグランドアレイ型、ＦＡＣＥ型にも適用できる。また、メモリトランジスタは、浮遊ゲート型のものだけでなく、ＭＮＯＳ型であっても良い。
【０２５２】
また、この発明は、ＥＥＰＲＯＭ、ＥＰＲＯＭの他、チャネルイオン注入等により、情報を固定的に書き込んだＭＯＳトランジスタをメモリセルとする、いわゆるマスクＲＯＭにも、適用することができる。
【０２５３】
さらに、第１〜第２４の実施の形態では、読み出し禁止の状態を説明したが、読み出し禁止と同様な方法により、書き込み禁止の状態を実現することもできる。書き込み禁止の状態を実現することで、記憶しているデータを、例えば故意な破壊から保護することができる。したがって、記憶しているデータを保護する動作を行える。
【０２５４】
【発明の効果】
以上説明したように、この発明によれば、記憶しているデータを保護する動作を行える半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はＥＥＰＲＯＭの基本構成を示すブロック図。
【図２】図２は第１の実施の形態に係るNAND型ＥＥＰＲＯＭの等価回路図。
【図３】図３は第１の実施の形態に係るNAND型ＥＥＰＲＯＭの平面図。
【図４】図４（Ａ）は図３中の４Ａ−４Ａ線に沿う断面図、図４（Ｂ）は図３中の４Ｂ−４Ｂ線に沿う断面図。
【図５】図５は第１の実施の形態に係るNAND型ＥＥＰＲＯＭの電圧の関係を示す図。
【図６】図６は第２の実施の形態に係るNAND型ＥＥＰＲＯＭの電圧の関係を示す図。
【図７】図７は第３の実施の形態に係るNAND型ＥＥＰＲＯＭの等価回路図。
【図８】図８は第３の実施の形態に係るNAND型ＥＥＰＲＯＭの電圧の関係を示す図。
【図９】図９は第４の実施の形態に係るNAND型ＥＥＰＲＯＭの電圧の関係を示す図。
【図１０】図10は第５の実施の形態に係るNAND型ＥＥＰＲＯＭの等価回路図。
【図１１】図11は第５の実施の形態に係るNAND型ＥＥＰＲＯＭの電圧の関係を示す図。
【図１２】図12は第６の実施の形態に係るＥＥＰＲＯＭのブロック図。
【図１３】図13は第７の実施の形態に係るＥＥＰＲＯＭのブロック図。
【図１４】図14（Ａ）は第８の実施の形態に係るＥＥＰＲＯＭの読み出し禁止アドレス入力動作を示す流れ図、図14（Ｂ）は第８の実施の形態に係るＥＥＰＲＯＭの読み出し禁止解除動作を示す流れ図。
【図１５】図15は第８の実施の形態に係るＥＥＰＲＯＭの読み出し動作を示す流れ図。
【図１６】図16は第８の実施の形態に係るＥＥＰＲＯＭのブロック図。
【図１７】図17は第９の実施の形態に係るＥＥＰＲＯＭの読み出し動作を示す流れ図。
【図１８】図18は第９の実施の形態に係るＥＥＰＲＯＭのブロック図。
【図１９】図19は第９の実施の形態に係るＥＥＰＲＯＭの他のブロック図。
【図２０】図20は第９の実施の形態に係るＥＥＰＲＯＭを搭載したメモリカード・システムを示すブロック図。
【図２１】図21は第９の実施の形態に係るＥＥＰＲＯＭを搭載したメモリ・システムを示すブロック図。
【図２２】図22は第10の実施の形態に係る NOR型ＥＥＰＲＯＭの等価回路図。
【図２３】図23は第10の実施の形態に係る NOR型ＥＥＰＲＯＭの電圧の関係を示す図。
【図２４】図24は第11の実施の形態に係る NOR型ＥＥＰＲＯＭの電圧の関係を示す図。
【図２５】図25は第12の実施の形態に係る NOR型ＥＥＰＲＯＭの等価回路図。
【図２６】図26は第12の実施の形態に係る NOR型ＥＥＰＲＯＭの電圧の関係を示す図。
【図２７】図27は第13の実施の形態に係るグランドアレイ型ＥＥＰＲＯＭの等価回路図。
【図２８】図28は第14の実施の形態に係る AND型ＥＥＰＲＯＭの等価回路図。
【図２９】図29は第14の実施の形態に係る AND型ＥＥＰＲＯＭの電圧の関係を示す図。
【図３０】図30は第15の実施の形態に係る AND型ＥＥＰＲＯＭの電圧の関係を示す図。
【図３１】図31は第16の実施の形態に係る AND型ＥＥＰＲＯＭの等価回路図。
【図３２】図32は第16の実施の形態に係る AND型ＥＥＰＲＯＭの電圧の関係を示す図。
【図３３】図33は第17の実施の形態に係る AND型ＥＥＰＲＯＭの電圧の関係を示す図。
【図３４】図34は第18の実施の形態に係る AND型ＥＥＰＲＯＭの等価回路図。
【図３５】図35は第18の実施の形態に係る AND型ＥＥＰＲＯＭの電圧の関係を示す図。
【図３６】図36は第19の実施の形態に係るHi-Cセル型ＥＥＰＲＯＭの等価回路図。
【図３７】図37は第20の実施の形態に係るHi-Cセル型ＥＥＰＲＯＭの等価回路図。
【図３８】図38は第21の実施の形態に係るHi-Cセル型ＥＥＰＲＯＭの等価回路図。
【図３９】図39は第22の実施の形態に係る DINOR型ＥＥＰＲＯＭの等価回路図。
【図４０】図40は第23の実施の形態に係る DINOR型ＥＥＰＲＯＭの等価回路図。
【図４１】図41は第24の実施の形態に係る DINOR型ＥＥＰＲＯＭの等価回路図。
【符号の説明】
１…チップ、
２…メモリセルアレイ、
３…行線、
４…列線、
５…メモリセル、
６…ロウデコーダ、
７…センスアンプ、
８…カラムデコーダ、
９…バッファ、
９´…読み出し禁止情報メモリ、
１１…チップ情報、
１００…ＮＡＮＤセル、
１０２…ドレイン側選択ゲート、
１０４…ソース側選択ゲート、
１５０…ＮＯＲセル、
１５２…ドレイン側選択ゲート、
１５４…ソース側選択ゲート。
【図１】
0003967409.tif 000002
【図２】
0003967409.tif 000003
【図３】
0003967409.tif 000004
【図４】
0003967409.tif 000005
【図５】
0003967409.tif 000006
【図６】
0003967409.tif 000007
【図７】
0003967409.tif 000008
【図８】
0003967409.tif 000009
【図９】
0003967409.tif 000010
【図１０】
0003967409.tif 000011
【図１１】
0003967409.tif 000012
【図１２】
0003967409.tif 000013
【図１３】
0003967409.tif 000014
【図１４】
0003967409.tif 000015
【図１５】
0003967409.tif 000016
【図１６】
0003967409.tif 000017
【図１７】
0003967409.tif 000018
【図１８】
0003967409.tif 000019
【図１９】
0003967409.tif 000020
【図２０】
0003967409.tif 000021
【図２１】
0003967409.tif 000022
【図２２】
0003967409.tif 000023
【図２３】
0003967409.tif 000024
【図２４】
0003967409.tif 000025
【図２５】
0003967409.tif 000026
【図２６】
0003967409.tif 000027
【図２７】
0003967409.tif 000028
【図２８】
0003967409.tif 000029
【図２９】
0003967409.tif 000030
【図３０】
0003967409.tif 000031
【図３１】
0003967409.tif 000032
【図３２】
0003967409.tif 000033
【図３３】
0003967409.tif 000034
【図３４】
0003967409.tif 000035
【図３５】
0003967409.tif 000036
【図３６】
0003967409.tif 000037
【図３７】
0003967409.tif 000038
【図３８】
0003967409.tif 000039
【図３９】
0003967409.tif 000040
【図４０】
0003967409.tif 000041
【図４１】
0003967409.tif 000042