(57)【特許請求の範囲】
【請求項１】
複数の電圧電流変換手段を有し、１次側及び２次側が共に入力に対して差動構成となっている２端子対回路であって、第１の端子及び第２の端子により１次側の端子を構成すると共に第３の端子及び第４の端子により２次側の端子を構成し、
前記第１の端子と１次側の仮想接地との間の電圧を入力とし、その電流出力が前記第３の端子に接続されている第１の電圧電流変換手段と、
前記１次側の仮想接地と前記第２の端子との間の電圧を入力とし、その電流出力が前記第４の端子に接続されている第２の電圧電流変換手段と、
前記第３の端子と前記第４の端子との間の電圧を入力とし、その電流出力が前記第２の端子に接続されている第３の電圧電流変換手段と、
前記第３の端子と前記第４の端子との間に接続されたコンデンサとを備え、
前記第１の端子を前記回路内のいずれの電圧電流変換手段の電流出力にも非接続としたことを特徴とするインダクタ回路。
【請求項２】
前記第３の電圧電流変換手段の変換ゲインを制御する制御手段を備えたことを特徴とする請求項１に記載のインダクタ回路。
【請求項３】
前記制御手段はトランジスタにより構成される電流源を含むことを特徴とする請求項２に記載のインダクタ回路。
【請求項４】
前記第１、第２及び第３の電圧電流変換手段はそれぞれ、トランジスタにより構成されることを特徴とする請求項１に記載のインダクタ回路。
【請求項５】
複数の電圧電流変換手段を有し、１次側及び２次側が共に入力に対して差動構成となっている２端子対回路であって、第１の端子及び第２の端子により１次側の端子を構成すると共に第３の端子及び第４の端子により２次側の端子を構成し、前記第１の端子と１次側の仮想接地との間の電圧を入力とし、その電流出力が前記第３の端子に接続されている第１の電圧電流変換手段と、前記１次側の仮想接地と前記第２の端子との間の電圧を入力とし、その電流出力が前記第４の端子に接続されている第２の電圧電流変換手段と、前記第３の端子と前記第４の端子との間の電圧を入力とし、その電流出力が前記第２の端子に接続されている第３の電圧電流変換手段と、前記第３の端子と前記第４の端子との間に接続されたコンデンサとを備え、前記第１の端子を前記回路内のいずれの電圧電流変換手段の電流出力にも非接続としたインダクタ回路と、
キャパシタとを備えたフィルタ。
【請求項６】
抵抗回路を更に備えたことを特徴とする請求項５に記載のフィルタ。
【請求項７】
複数の電圧電流変換手段を有し、１次側及び２次側が共に入力に対して差動構成となっている２端子対回路であって、第１の端子及び第２の端子により１次側の端子を構成すると共に第３の端子及び第４の端子により２次側の端子を構成し、
前記第１の端子と１次側の仮想接地との間の電圧を入力とし、その電流出力が前記第３の端子に接続されている第１の電圧電流変換手段と、
前記１次側の仮想接地と前記第２の端子との間の電圧を入力とし、その電流出力が前記第４の端子に接続されている第２の電圧電流変換手段と、
２次側の仮想接地と前記第４の端子との間の電圧を入力とし、その電流出力が前記第２の端子に接続されている第３の電圧電流変換手段と、
前記第３の端子と前記第４の端子との間に接続されたコンデンサとを備え、
前記第１の端子を前記回路内のいずれの電圧電流変換手段の電流出力にも非接続としたことを特徴とするインダクタ回路。
【請求項８】
第１の端子と第２の端子とを有し、入力に対して差動構成となっている２端子回路であって、前記第１の端子と前記第２の端子との間の電圧を入力とし、その電流出力が前記第２の端子に接続されている第１の電圧電流変換手段を備え、前記第１の端子を前記第１の電圧電流変換素子の電流出力に非接続とした抵抗回路と、
複数の電圧電流変換手段を有し、１次側及び２次側が共に入力に対して差動構成となっている２端子対回路であって、第３の端子及び第４の端子により１次側の端子を構成すると共に第５の端子及び第６の端子により２次側の端子を構成し、前記第３の端子と１次側の仮想接地との間の電圧を入力とし、その電流出力が前記第５の端子に接続されている第２の電圧電流変換手段と、前記１次側の仮想接地と前記第４の端子との間の電圧を入力とし、その電流出力が前記第６の端子に接続されている第３の電圧電流変換手段と、前記第５の端子と前記第６の端子との間の電圧を入力とし、その電流出力が前記第４の端子に接続されている第４の電圧電流変換手段と、前記第５の端子と前記第６の端子との間に接続されたコンデンサとを備え、前記第３の端子を前記回路内のいずれの電圧電流変換手段の電流出力にも非接続としたインダクタとを備えたフィルタ。
【請求項９】
キャパシタを更に備えたことを特徴とする請求項８に記載のフィルタ。
【請求項１０】
前記第１の電圧電流変換手段の変換ゲインと、前記第４の電圧電流変換手段の変換ゲインとを制御する制御手段を備えたことを特徴とする請求項８に記載のフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインダクタ回路及びフィルタに関する。
【０００２】
【従来の技術】
従来の等価抵抗の原理図を図１３に示す。
【０００３】
図において、１０１は電圧電流変換素子であり、１ａ、１ｂの間の電圧を電流に変換して端子１ａ、１ｂに電流を流す。ここで、電圧電流変換素子のゲインをＧ1、端子１ａ、１ｂ間の電圧をｖ1、端子１ａに流れ込む電流をｉ1とすると、
ｉ1＝Ｇ1×ｖ1    （１）
の関係が成り立つ。
【０００４】
従って、入力から見たインピーダンスＺiは、
【０００５】
【外１】
0003880129.tif 000002
となり、外部からは抵抗に見えることがわかる。
【０００６】
また、ＩＣチップ内にインダクタを実現するための手法として、ジャイレータが知られている。ジャイレータはインピーダンス反転作用を持つ回路網であり、このインピーダンス反転作用を利用してＩＣチップ内にＬＣフィルタを実現することができる。
【０００７】
ジャイレータの原理図を図１４に示す。
【０００８】
ジャイレータは２端子対網であり、１０ａ、１０ｂは１次側端子、２０ａ、２０ｂが２次側端子である。１０２、１０３はそれぞれ電圧電流変換素子であり、１０２は２次側の電圧を変換して１次側に電流を流す。また、１０３は１次側の電圧を変換して２次側に電流を流す。ここで、素子１０２の電圧電流変換ゲインをＧ10、１０２の電圧電流変換ゲインをＧ20、端子１０ａ、１０ｂ間の電圧をｖ1、端子２０ａ、２０ｂ間の電圧をｖ2、端子１０ａから流れ込む電流をｉ1、端子２０ａから流れ込む電流をｉ2とすると、
【０００９】
【外２】
0003880129.tif 000003
の関係が成り立つ。
【００１０】
２次側の端子に大きさＣのキャパシタを接続すると、１次側から見たインピーダンスＺiは、
【００１１】
【外３】
0003880129.tif 000004
となり、１次側からはインダクタに見えることがわかる。
【００１２】
【発明が解決しようとする課題】
しかしながら、前述の如き等価抵抗回路や等価インダクタをトランジスタ回路で実現しようとした場合、トランジスタのバイアス設定をしなければならず、回路全体が複雑になってしまう。
【００１３】
また、等価抵抗の２つの端子１ａ、１ｂや、等価インダクタの１次側の２つの端子１０ａ、１０ｂが共に電流出力端子であるために、回路の動作は１ａ、１ｂ及び１０ａ、１０ｂに接続される外部インピーダンスの影響を受ける。その結果、電圧電流変換トランジスタのベース・コレクタ容量による極により回路の高周波域での動作が不安定になり、高周波回路のフィルタに使うのは難しかった。
【００１４】
また、このような外部インピーダンス影響を少なくするために、入力側にインピーダンス変換用のバッファ回路を別途設けなければならなかった。
【００１５】
本発明は前述の如き問題を解決することを目的とする。
【００１６】
また、本発明の他の目的は、外部インピーダンスの影響を受けず、安定して動作可能な抵抗回路、インダクタ回路及びフィルタを提供する処にある。
【００１７】
【課題を解決するための手段】
前記課題を解決し、目的を達成するため、本発明は、複数の電圧電流変換手段を有し、１次側及び２次側が共に入力に対して差動構成となっている２端子対回路であって、第１の端子及び第２の端子により１次側の端子を構成すると共に第３の端子及び第４の端子により２次側の端子を構成し、前記第１の端子と１次側の仮想接地との間の電圧を入力とし、その電流出力が前記第３の端子に接続されている第１の電圧電流変換手段と、前記１次側の仮想接地と前記第２の端子との間の電圧を入力とし、その電流出力が前記第４の端子に接続されている第２の電圧電流変換手段と、前記第３の端子と前記第４の端子との間の電圧を入力とし、その電流出力が前記第２の端子に接続されている第３の電圧電流変換手段と、前記第３の端子と前記第４の端子との間に接続されたコンデンサとを備え、前記第１の端子を前記回路内のいずれの電圧電流変換手段の電流出力にも非接続とした。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。
【００２１】
図１は本発明を適用した等価抵抗の原理図である。
【００２２】
端子１ｃは端子１ａ、１ｂの中点電位に仮想接地されており、端子１ａに流れ込む電流をｉ11、端子１ｂから流れ出る電流をｉ12とすると、図１の回路では次の関係が成り立つ。
【００２３】
ｉ11＝０    （５）
【００２４】
【外４】
0003880129.tif 000005
【００２５】
従って、入力から見たインピーダンスは、
【００２６】
【外５】
0003880129.tif 000006
となり、端子１ａのインピーダンスを高くすることができる。
【００２７】
図１３の回路では、入力の２つの端子１ａ、１ｂが共に電流出力端子であったために、回路の動作は接続される両方の端子の外部インピーダンスの影響を受けた。
【００２８】
それに対し、図１に示した本形態の等価抵抗では、電流出力端子が端子１ｂのみであるため、端子１ｂの外部インピーダンスによる影響を受けにくく、安定した動作が可能になる。
【００２９】
図２は等価抵抗をトランジスタ回路で実現した場合の構成を示す図である。
【００３０】
回路は差動構成になっており、１ａ、１ｂが入力端子である。Ｑ１、Ｑ２は電圧電流変換を行うトランジスタで、その電流はＱ５−Ｑ６、Ｑ７−Ｑ８、Ｑ９−Ｑ１０のカレントミラーで折り返って、プッシュプル（Ｑ８，Ｑ１０）で端子１ｂにのみ出力する。
【００３１】
ここで、電圧電流変換のゲインは、Ｑ１、Ｑ２の差動アンプのｇｍとＱ５−Ｑ６、Ｑ７−Ｑ８のカレントミラーのミラー比で決定する。本形態では、電流源Ｑ１１を設け、このＱ１１によりＣＯＮＴ端子からミラー比を制御している。
【００３２】
図３は図２の回路の原理図である。
【００３３】
図３の回路においては、次の関係が成り立つ。
【００３４】
ｉ11＝０    （８）
ｉ12＝Ｇ1×ｖ1    （９）
【００３５】
従って、入力から見たインピーダンスは、
【００３６】
【外６】
0003880129.tif 000007
となる。このように、図３の回路では、図１の回路に比べて、電圧電流変換素子のゲインが２倍になっており、そのゲインをＣＯＮＴ端子より制御することができる。
【００３７】
次に、本発明を適用したインダクタについて説明する。
【００３８】
図４は本発明を適用した等価インダクタの原理図である。
【００３９】
端子１０ｃは端子１０ａ、１０ｂの中点電位に仮想接地されており、端子２０ｃは端子２０ａ、２０ｂの中点電位に仮想接地されている。
【００４０】
１次側の電圧をｖ1、端子１０ａに流れ込む電流をｉ11、端子１０ｂから流れ出る電流をｉ12、２次側の電圧をｖ2、端子２０ａに流れ込む電流をｉ21、端子２０ｂから流れ出る電流をｉ22とすると、図４の回路では次の関係が成り立つ。
【００４１】
【外７】
0003880129.tif 000008
【００４２】
【外８】
0003880129.tif 000009
【００４３】
従って、２次側にコンデンサを接続した場合の１次側から見たインピーダンスは、
【００４４】
【外９】
0003880129.tif 000010
となり、端子１ａの入力インピーダンスを高くすることができる。
【００４５】
図１４に示したジャイレータを用いたインダクタでは、１次側の２つの端子１０ａ、１０ｂが共に電流出力端子であったために回路の動作は接続される両方の外部インピーダンスの影響を受けた。
【００４６】
それに対し、図４に示した回路では、電流出力端子が１０ｂのみであるため、端子１０ａの外部インピーダンスによる影響を受けにくく、安定した動作が可能となる。また、入力側にインピーダンス変換用のバッファを設ける必要がなく、回路規模を小さくすることができる。
【００４７】
次に、等価インダクタをトランジスタ回路で実現した場合について説明する。
【００４８】
図５は等価インダクタをトランジスタ回路で実現した場合の回路構成を示す図である。
【００４９】
回路は差動構成になっており、１０ａ、１０ｂが１次側の入力端子、２０ａ、２０ｂが２次側の入力端子である。２次側の入力端子にはコンデンサが接続されている。Ｑ１０１、Ｑ１０２は１次側の電圧を電圧電流変換するトランジスタで、その電圧電流変換ゲインは抵抗Ｒ１で設定される。
【００５０】
また、Ｑ１０３、Ｑ１０４は２次側の電圧を電圧電流変換するトランジスタであり、その電流は、Ｑ１０５−Ｑ１０６、Ｑ１０７−Ｑ１０８、Ｑ１０９−Ｑ１１０のカレントミラーで折り返って、プッシュプル（Ｑ１０８，Ｑ１１０）で１次側の端子１０ｂにのみ出力する。
【００５１】
ここで、２次側の電圧電流変換のゲインは、Ｑ１０３、Ｑ１０４の差動アンプのｇｍとＱ１０５−Ｑ１０６、Ｑ１０７−Ｑ１０８のカレントミラーのミラー比で決定される。
【００５２】
そして、図２の回路では、Ｑ１１１の電流源を使って端子ＣＯＮＴよりこのミラー比を制御可能である。
【００５３】
図６は図５に示した回路の原理図でり、図６においては以下の式が成り立つ。
【００５４】
【外１０】
0003880129.tif 000011
【００５５】
【外１１】
0003880129.tif 000012
【００５６】
従って、２次側にコンデンサを接続した場合の１次側から見たインピーダンスは、
【００５７】
【外１２】
0003880129.tif 000013
となる。このように、図６の回路では、図４の回路に比べて、２次側の電圧を入力とする電圧電流変換回路のゲインが２倍になっており、そのゲインをＣＯＮＴ端子から制御することができる。
【００５８】
このように、図５、６の回路においても電流出力端子が１ｂのみであるため、端子１ａの外部インピーダンスによる影響を受けにくく、安定した動作が可能となる。そのため、本形態のインダクタを使うことにより、高周波数域まで特性が安定したフィルタをＩＣチップ内に集積することが可能になる。
【００５９】
図７は図２、３に示した等価抵抗及び図５、６に示した等価インダクタを使ったフィルタの構成を示す図である。
【００６０】
図において、２０１は図５、６に示した等価インダクタ、Ｃ２０２はキャパシタ、２０３は図２、３に示した等価抵抗である。この回路は若干高域ブーストされたローパスフィルタであり、図２、３の等価抵抗及び、図５、６の等価インダクタを用いることにより、高周波数域まで良好な特性が得られる。
【００６１】
次に、図２、３の等価抵抗及び図５、６の等価インダクタをデジタルＶＴＲにおけるフィルタに使用した実施形態について説明する。
【００６２】
図８は本発明を適用したデジタルＶＴＲの構成を示す図である。
【００６３】
図８において、画像・音声等のデータが記録された磁気テープ３０１をトレースする磁気ヘッド３０２から得られる微少な再生信号は、ヘッドアンプ３０３で５０〜６０ｄＢ増幅される。
【００６４】
ヘッドアンプ３０３からの再生信号は後述の構成の再生イコライザ３０４によりその周波数・振幅特性が制御され、データ検出回路３０５に出力される。
【００６５】
データ検出回路３０５は再生イコライザ３０４により等化されたデータのレベルを所定の閾値と比較することによりデジタルデータを検出し、Ｄ−フリップフロップ３１０と位相検出回路３０６に出力する。
【００６６】
位相検出回路３０６はデータ検出回路３０５からの出力データと逓倍回路３０９からのクロックとの位相差を検出して位相誤差信号としてループフィルタ３０７に出力する。
【００６７】
ループフィルタ３０７はこの位相誤差信号に対してフィルタリング処理を施して発振器３０８及び再生イコライザ３０４に負帰還する。発振器３０８から出力された信号は逓倍回路３０９により２倍の周波数に逓倍され、Ｄ−フリップフロップ３１０及び復調器３１１の動作クロックとして出力される。
【００６８】
このように構成することにより、再生データに位相同期したクロックを安定して得ることができる。
【００６９】
Ｄ−フリップフロップ３１０はデータ検出回路３０５の出力データを前述のクロックに従ってラッチし、復調器３１１に出力する。復調器３１１はラッチされたデータに対してデジタル復調処理を施してエラー訂正復号回路３１２に出力する。
【００７０】
エラー訂正復号回路３１２は記録時に付加されたパリティデータを用いて再生データ中のエラーを訂正し、信号処理回路３１３で記録時と逆の逆量子化、逆ＤＣＴ等の処理を施して再生データを復元する。
【００７１】
次に、図８におけるイコライザ３０４について説明する。
【００７２】
図９は再生イコライザ３０４の構成を示す図である。デジタルＶＴＲにおいては広帯域なパルス波形を伝送するため、イコライザにおける通過帯域内の群遅延特性ができるだけ平坦である必要がある。群遅延特性が平坦でないと、リンギング、スミアといった画面上の歪みが目立つなど、振幅特性が仕様を満足するだけでは良好なフィルタ回路とはならない。
【００７３】
そこで、本形態では、図９に示したように、１段のＬＣネットワークの後段に、群遅延フィルタを設け、振幅フィルタの群遅延特性を補正するようにしている。図９の振幅フィルタの振幅及び群遅延特性が図１０（ａ）、図１０（ｂ）であるとする。この振幅フィルタの群遅延特性を補正するために、並列ＬＣネットワーク、及びオペアンプと並列ＬＣネットワークによる２段の群遅延フィルタを用い、それぞれ図１０（ｃ）に示す群遅延特性で低域の群遅延を分担して与え、トータルな特性として図１０（ｄ）に示すような帯域内にリップルが残るものの、およそ平坦な群遅延特性を得ることができる。
【００７４】
図９のイコライザでは、振幅フィルタの抵抗Ｒ1４０１と直列に等価抵抗ＥＲ1４１７を接続した抵抗ネットワーク１、群遅延フィルタ１の抵抗Ｒ4４０７と直列に等価抵抗ＥＲ2４１８を接続した抵抗ネットワーク２、群遅延フィルタ２の抵抗Ｒ7４１３と直列に等価抵抗ＥＲ3４１９を接続した抵抗ネットワーク３を設け、これら各抵抗ネットワークの等価抵抗を図３に示した等価抵抗で構成して抵抗値を制御可能としている。
【００７５】
また、振幅フィルタのインダクタＬ1４０２、群遅延フィルタ１のインダクタＬ2４０８及び群遅延フィルタ２のインダクタＬ3４１４を図６に示した等価インダクタで構成してインダクタンスを制御可能としている。
【００７６】
次に、図９に示した振幅フィルタの遮断周波数ｆ０及びＱ（Quality Factor）は、
【００７７】
【外１３】
0003880129.tif 000014
となり、等価抵抗ＥＲ１及び等価インダクタＬ１を制御することにより、振幅フィルタの遮断周波数及びＱの値を制御することができる。
【００７８】
即ち、例えば、インダクタンスを制御することにより振幅フィルタの遮断周波数を変更し、目標の周波数特性を実現した場合、Ｑの値もインダクタンスによって大きく変化してしまう。その結果、遮断周波数でゲインにピークを生じるようになるが、本形態では、等価インダクタの制御信号と同じ制御信号を用いて等価抵抗ＥＲ1を制御しているため、遮断周波数の変更に伴ってＱの値が大きく変動してしまうことを防ぐことが可能になる。
【００７９】
また、群遅延フィルタ１の遮断周波数ｆ0及びＱは、
【００８０】
【外１４】
0003880129.tif 000015
となり、等価抵抗ＥＲ2及び等価インダクタＬ2を制御することにより、群遅延フィルタの遮断周波数及びＱを制御することができる。
【００８１】
このように、群遅延フィルタに対しても等価インダクタの制御信号と同じ制御信号を用いて等価抵抗ＥＲ2を制御しているため、遮断周波数の変更に伴ってＱの値が大きく変動してしまうことを防止することができる。
【００８２】
従って、フィードバックループにより遮断周波数を目標の周波数に調整し、かつ、Ｑの変動を小さく抑えることが可能となり、振幅特性、群遅延特性とも良好なフィルタ回路を集積回路上に実現することができる。
【００８３】
また、等価抵抗及び等価インダクタとして、図２、図５に示した回路を使用したため、外部インピーダンスの影響を少なくでき、高周波域まで特性が安定したイコライザを実現することが可能になる。
【００８４】
図１１は本形態における発振器３０８の構成を示す図である。
【００８５】
図１１において、電圧制御電流源４２０でＬ4とＣ4とによる２次フィルタ（共振回路）を駆動し、その２次フィルタの共振周波数
【００８６】
【外１５】
0003880129.tif 000016
で発振させる。
【００８７】
また、発振器３０８の発振周波数を決めるフィルタ４の周波数特性は、ジャイレータの基準電流が中心値であると、図１２に示す様に再生データの伝送速度（再生クロック周波数）ｆｂの１／２であるｆｂ／２に鋭いピークを持つ特性であるので、ｆｂ／２を中心周波数として発振する。そして、発振器３０８の出力を逓倍回路３０９で周波数を２倍して周波数ｆｂのクロックとして再生系デジタル回路へ供給している。
【００８８】
本形態では、図１１のインダクタＬ４を図６に示した等価インダクタで構成し、再生イコライザ３０４と同様にループフィルタ３０７の出力によりジャイレータの電流源Ｑ１１１を制御することにより発振周波数を制御して、再生データに同期したクロックを得ることができる。
【００８９】
また、群遅延フィルタ２とフィルタ４それぞれで用いるキャパシタの値Ｃ3とＣ4を同じにすれば、ジャイレータの浮遊容量も含めて群遅延フィルタ２の遮断周波数を常にｆｂ／２とすることができ、この群遅延フィルタ２を基準として群遅延フィルタ１で使うキャパシタの値Ｃ2を容易に求めることができる。
【００９０】
このように、各フィルタの等価抵抗及び等価インダクタを図２、図５に示した等価抵抗、等価インダクタとし、各フィルタのＲ値、Ｃ値の絶対値の変動量を、データ検出用のＰＬＬ回路から得られる発振器３０８の制御信号であるジャイレータ（インダクタ）の制御電流で検出し、同じ制御信号で再生イコライザの各フィルタにおけるジャイレータ及び等価抵抗を制御して遮断周波数を正規の周波数に調整することによって、再生イコライザの特性の変化を小さくすることができると共に、高周波数域まで安定した特性を実現することができる。
【００９２】
【発明の効果】
本発明のインダクタ回路によれば、一次側の一方の端子のみから電流が出力されるため、他方の端子の外部インピーダンスによる影響を少なくすることができ、安定した動作が可能になる。
【００９３】
また、本発明のフィルタによれば、高周波数域まで特性が安定したフィルタをＩＣチップ内に構成することができる。
【図面の簡単な説明】
【図１】本発明の実施形態としての等価抵抗の原理図である。
【図２】本発明の実施形態としての等価抵抗の構成を示す図である。
【図３】図２の回路の原理図である。
【図４】本発明の実施形態としての等価インダクタの原理図である。
【図５】本発明の実施形態としての等価インダクタの構成を示す図である。
【図６】図５の回路の原理図である。
【図７】図２、図５の回路を用いたフィルタの構成を示す図である。
【図８】本発明の実施形態としてのデジタルＶＴＲの構成を示す図である。
【図９】図８における再生イコライザの構成を示す図である。
【図１０】図１０のイコライザの特性を説明するための図である。
【図１１】図８における発振器の構成を示す図である。
【図１２】図１１の回路の動作を説明するための図である。
【図１３】従来の等価抵抗の構成を示す図である。
【図１４】従来のジャイレータの構成を示す図である。
【符号の説明】
１０４  電圧電流変換回路
２０１  等価インダクタ
２０２  等価抵抗
【図１】
0003880129.tif 000017
【図２】
0003880129.tif 000018
【図３】
0003880129.tif 000019
【図４】
0003880129.tif 000020
【図５】
0003880129.tif 000021
【図６】
0003880129.tif 000022
【図７】
0003880129.tif 000023
【図８】
0003880129.tif 000024
【図９】
0003880129.tif 000025
【図１０】
0003880129.tif 000026
【図１１】
0003880129.tif 000027
【図１２】
0003880129.tif 000028
【図１３】
0003880129.tif 000029
【図１４】
0003880129.tif 000030