(57)【特許請求の範囲】
【請求項１】
第１電位を供給する第１配線と、
上記第１電位より低い第２電位を供給する第２配線と、
第３配線と、
第４配線と、
ゲート、ドレインおよび上記第１配線に結合されたソースとを有し、そのウエルが上記第３配線と結合される第１ｐチャネル型ＭＩＳＦＥＴと、
上記第１ｐチャネル型ＭＩＳＦＥＴの上記ゲートに結合されたゲート、上記第１ｐチャネル型ＭＩＳＦＥＴの上記ドレインに結合されたドレインおよび上記第２配線に結合されたソースとを有し、そのウエルが上記第４配線と結合される第１ｎチャネル型ＭＩＳＦＥＴと、
上記第１配線と上記第３配線との間にソース−ドレイン経路を有するｐチャネル型の第１スイッチ用ＭＩＳＦＥＴと、
上記第２配線と上記第４配線との間にソース−ドレイン経路を有するｎチャネル型の第２スイッチ用ＭＩＳＦＥＴとを含み、
上記第１スイッチ用ＭＩＳＦＥＴは、第１動作モードにおいて導通状態とされて上記第１電位が上記第１スイッチ用ＭＩＳＦＥＴを介して上記第３配線に供給され、第２動作モードにおいて非導通状態とされて上記第１電位より高い第３電位が上記第３配線に供給され、
上記第２スイッチ用ＭＩＳＦＥＴは、上記第１動作モードにおいて導通状態とされて上記第２電位が上記第２スイッチ用ＭＩＳＦＥＴを介して上記第４配線に供給され、上記第２動作モードにおいて非導通状態とされて上記第２電位より低い第４電位が上記第４配線に供給される、
半導体集積回路装置。
【請求項２】
請求項１において、
上記第１動作モードは、通常動作モードであり、
上記第２動作モードは、試験モードである半導体集積回路装置。
【請求項３】
請求項２において、
上記第３および第４電位は、上記半導体集積回路装置の外部から供給される半導体集積回路装置。
【請求項４】
請求項１において、
上記第１および第２スイッチ用ＭＩＳＦＥＴのゲートに結合され、制御信号に応答して、上記第１および第２スイッチ用ＭＩＳＦＥＴのスイッチング動作を制御する制御回路を含む半導体集積回路装置。
【請求項５】
請求項１において、
ゲート、ドレインおよび上記第１配線に結合されたソースとを有し、そのウエルが上記第３配線と結合される第２ｐチャネル型ＭＩＳＦＥＴと、
上記第２ｐチャネル型ＭＩＳＦＥＴの上記ゲートに結合されたゲート、上記第２ｐチャネル型ＭＩＳＦＥＴの上記ドレインに結合されたドレインおよび上記第２配線に結合されたソースとを有し、そのウエルが上記第４配線と結合される第２ｎチャネル型ＭＩＳＦＥＴとを有し、
上記第１ｎチャネル型ＭＩＳＦＥＴおよび上記第１ｐチャネル型ＭＩＳＦＥＴは、１つの論理回路を構成し、
上記第２ｎチャネル型ＭＩＳＦＥＴおよび上記第２ｐチャネル型ＭＩＳＦＥＴは、他の論理回路を構成する半導体集積回路装置。
【請求項６】
通常動作モードと試験モードとを有する半導体集積回路装置であって、
第１電位を供給する第１配線と、
上記第１電位より低い第２電位を供給する第２配線と、
第３配線と、
第４配線と、
複数の論理回路と、
上記第１配線と上記第３配線との間に結合されたソース−ドレイン経路を有し、上記通常動作モードにおいて導通状態とされ、上記試験モードにおいて非導通状態とされるｐチャネル型の第１スイッチ用ＭＩＳＦＥＴと、
上記第２配線と上記第４配線との間に結合されたソース−ドレイン経路を有し、上記通常動作モードにおいて導通状態とされ、上記試験モードにおいて非導通状態とされるｎチャネル型の第２スイッチ用ＭＩＳＦＥＴとを含み、
上記論理回路の各々は、
ゲート、ドレインおよび上記第１配線に結合されたソースとを有し、そのウエルが上記第３配線と結合される第１ｐチャネル型ＭＩＳＦＥＴと、
上記第１ｐチャネル型ＭＩＳＦＥＴの上記ゲートに結合されたゲート、上記第１ｐチャネル型ＭＩＳＦＥＴの上記ドレインに結合されたドレインおよび上記第２配線に結合されたソースとを有し、そのウエルが上記第４配線と結合される第１ｎチャネル型ＭＩＳＦＥＴとを含み、
上記第１ｐチャネル型ＭＩＳＦＥＴの上記試験モードにおける閾値電圧は、上記試験モードにおいて上記第３配線に上記第１電位より高い電位が供給されることにより、上記第１ｐチャネル型ＭＩＳＦＥＴの上記通常動作モードにおける閾値電圧より大きくされ、
上記第１ｎチャネル型ＭＩＳＦＥＴの上記試験モードにおける閾値電圧は、上記試験モードにおいて上記第４配線に上記第２電位より低い電位が供給されることにより、上記第１ｎチャネル型ＭＩＳＦＥＴの上記通常動作モードにおける閾値電圧より大きくされる、
半導体集積回路装置。
【請求項７】
請求項６において、
上記第３および第４電位は、上記試験モードにおいて、上記半導体集積回路装置の外部から供給される半導体集積回路装置。
【請求項８】
請求項６において、
ゲート、ドレイン及び上記第１配線に結合されたソースとを有し、そのウエルが上記第３配線と結合される第２ｐチャネル型ＭＩＳＦＥＴと、
上記第２ｐチャネル型ＭＩＳＦＥＴの上記ゲートに結合されたゲート、上記第２ｐチャネル型ＭＩＳＦＥＴの上記ドレインに結合されたドレイン及び上記第２配線に結合されたソースとを有し、そのウエルが上記第４配線と結合される第２ｎチャネル型ＭＩＳＦＥＴとを有し、
上記第１ｎチャネル型ＭＩＳＦＥＴ及び上記第１ｐチャネル型ＭＩＳＦＥＴは、１つの論理回路を構成し、
上記第２ｎチャネル型ＭＩＳＦＥＴ及び上記第２ｐチャネル型ＭＩＳＦＥＴは、他の論理回路を構成する半導体集積回路装置。
【請求項９】
請求項８において、
上記第１および第２スイッチ用ＭＩＳＦＥＴのゲートに結合され、その入力に供給される制御信号に応答して上記第１および第２信号を供給することにより、上記第１および第２スイッチ用ＭＩＳＦＥＴのスイッチング動作を制御する制御回路を含む半導体集積回路装置。
【請求項１０】
半導体集積回路装置であって、
第１電位を供給する第１配線と、
上記第１電位より低い第２電位を供給する第２配線と、
第３配線と、
第４配線と、
上記第３配線に結合されたｎ型ウエルと上記第４配線に結合されたｐ型ウエルとを含む半導体基板と、
上記ｎ型ウエルに形成され、ゲート、ドレインおよび上記第１配線に結合されたソースを有する第１ｐチャネル型ＭＩＳＦＥＴと、
上記ｐ型ウエルに形成され、上記第１ｐチャネル型ＭＩＳＦＥＴの上記ゲートに結合されたゲート、上記第１ｐチャネル型ＭＩＳＦＥＴの上記ドレインに結合されたドレインおよび上記第２配線に結合されたソースとを有する第１ｎチャネル型ＭＩＳＦＥＴと、
上記第１配線と上記第３配線の間に結合されたソース−ドレイン経路を有するｐチャネルスイッチ用ＭＩＳＦＥＴと、
上記第２配線と上記第４配線の間に結合されたソース−ドレイン経路を有するｎチャネルスイッチ用ＭＩＳＦＥＴとを有し、
上記ｐチャネルスイッチ用ＭＩＳＦＥＴは、第１モードにおいて導通状態とされて上記第１電位が上記ｐチャネルスイッチ用ＭＩＳＦＥＴを介して上記第３配線に供給され、第２モードにおいて非導通状態とされて上記第１電位より高い第３電位が上記第３配線に供給され、
上記ｎチャネルスイッチ用ＭＩＳＦＥＴは、上記第１モードにおいて導通状態とされて上記第２電位が上記ｎチャネルスイッチ用ＭＩＳＦＥＴを介して上記第４配線に供給され、上記第２モードにおいて非導通状態とされて上記第２電位より低い第４電位が上記第４配線に供給される半導体集積回路装置。
【請求項１１】
請求項１０において、
上記ｎ型ウエルに形成され、ゲート、ドレイン及び上記第１配線に結合されたソースを有する第２ｐチャネル型ＭＩＳＦＥＴと、
上記ｐ型ウエルに形成され、上記第２ｐチャネル型ＭＩＳＦＥＴの上記ゲートに結合されたゲート、上記第２ｐチャネル型ＭＩＳＦＥＴの上記ドレインに結合されたドレイン及び上記第２配線に結合されたソースとを有する第２ｎチャネル型ＭＩＳＦＥＴと、
上記第１ｎチャネル型ＭＩＳＦＥＴ及び上記第１ｐチャネル型ＭＩＳＦＥＴは、１つの論理回路を構成し、
上記第２ｎチャネル型ＭＩＳＦＥＴ及び上記第２ｐチャネル型ＭＩＳＦＥＴは、他の論理回路を構成する半導体集積回路装置。
【請求項１２】
請求項１１において、
上記ｐチャネルスイッチ用ＭＩＳＦＥＴは、上記ｎ型ウエルに形成され、
上記ｎチャネルスイッチ用ＭＩＳＦＥＴは、上記ｐ型ウエルに形成される半導体集積回路装置。
【請求項１３】
請求項１２において、
上記第１モードは、通常動作モードであり、
上記第２モードは、試験モードである半導体集積回路装置。
【請求項１４】
請求項１０乃至１３のいずれかにおいて、
上記ｐチャネルスイッチ用ＭＩＳＦＥＴ及び上記ｎチャネルスイッチ用ＭＩＳＦＥＴをそれぞれ複数有する半導体集積回路装置。
【請求項１５】
請求項１乃至９のいずれかにおいて、
上記第１スイッチ用ＭＩＳＦＥＴ及び上記第２スイッチ用ＭＩＳＦＥＴをそれぞれ複数有する半導体集積回路装置。
【発明の詳細な説明】
技術分野
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＣＭＩＳ（Complimentary Metal Insulator Semiconductor）回路を有する半導体集積回路装置技術に適用して有効な技術に関するものである。
背景技術
近年、半導体集積回路装置においては、高集積化、高速化および低消費電力化などを行うために種々の検討がなされている。特に、ＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有する半導体集積回路装置においては、素子集積度や動作速度を向上させるために素子や配線の微細化が必要であり、素子寸法のスケーリングが急速に進められている。
ところで、本発明者は、半導体集積回路装置におけるスケーリングについて検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
すなわち、ＬＳＩ（Large Scale Integrated Circuit）などの半導体集積回路装置のスケーリングには、電圧一定のスケーリングと電界一定のスケーリングとの２種類がある。
ＣＭＯＳ・ＦＥＴを構成要素とするＣＭＯＳ型の半導体集積回路装置においては、ゲート酸化膜の信頼性を確保する観点などから主に電界一定のスケーリングが実施されている。この場合、素子特性の安定性を確保する観点などから素子寸法の縮小に比例して電源電圧も低下させる必要がある。
なお、ＣＭＯＳ型の半導体集積回路装置の製造技術に関する文献としては、例えば１９９０年１２月１５日、啓学出版株式会社発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ１６７〜ｐ１９１に記載されているものがある。
ところで、前述したＣＭＯＳ型の半導体集積回路装置において真にスケーリング則を成立させるためには、しきい値電圧も素子寸法に比例して低くする必要がある。これは、回路動作に寄与する電圧成分が（電源電圧−しきい値電圧）の式で表せるからである。
しかし、しきい値電圧の低下はリーク電流の増大を招くので、半導体集積回路装置のテストに広く実施されているリーク電流試験（Ｉ ddqテスト）が不可能になると共に、エージング試験に際して、そのリーク電流の増大等による温度上昇が極めて大きくなり熱暴走を引き起こすなどの問題が発生している。
エージング試験に際しての熱暴走のメカニズムを図２９に示す。図２９において横軸は半導体集積回路装置の設定接合温度（接合温度Ｔｊ１）を表し、縦軸は接合温度Ｔｊ１により生じる半導体集積回路装置の総リーク電流に起因した温度上昇分を周囲温度に加えた温度（接合温度Ｔｊ２）を表している。通常は、接合温度Ｔｊ２と接合温度Ｔｊ１とが等しい温度に安定する。しかし、リーク電流成分が大きくなると、リーク電流に伴う温度上昇が極めて大きくなり熱暴走にいたる。
このような問題を解決するために、ＭＯＳ・ＦＥＴのウニルにバックバイアスをかけることにより、しきい値電圧をコントロールする手法を考えることができる。
しかし、この手法は、実使用状態時（通常動作時）にノイズなどの原因により、ウエル電位が変動する恐れがあり、ウエルとソース／ドレインとの間に順方向電圧が印加され、ラッチアップを引き起こすなどの問題が発生する可能性がある。
また、このようなバックバイアスを用いてリーク電流を低減させる技術は、例えば特開平６−３３４０１０号公報に記載があり、この文献には、論理回路群を構成する低しきい値電圧の電解効果トランジスタの基板ノードを電源線に接続し、また論理回路群に接続された疑似電源線を高しきい値電圧の電界効果トランジスタを介して電源線に接続する構成が開示されている。
この技術の場合、半導体集積回路装置の通常動作時には、高しきい値電圧の電界効果トランジスタをオンすることにより、基板ノードを電源線に接続した電界効果トランジスタは低いしきい値電圧で通常の動作を行うことができ、一方、試験期間中には、高しきい値電圧の電界効果トランジスタをオフし、かつ、疑似電源線に試験用電圧を印加することにより、低しきい値電圧の電界効果トランジスタは一時的に高しきい値電圧を有するようにすることができる。
しかし、この技術においては、高しきい値電圧の電界効果トランジスタを論理回路群と電源との間に直列に介在させるので、回路のインピーダンスが増大する結果、半導体集積回路装置の全体的な動作速度が低下してしまう問題がある。
さらに、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールする技術として、例えば特開平８−１７１８３号公報には、ＭＯＳ・ＦＥＴの基板電位を可変にするスイッチ手段を設ける技術がある。この技術の場合は、スイッチング手段がＭＯＳ・ＦＥＴのバックゲートバイアス電位を第１の電位または第２の電位に切り換え、ＭＯＳ・ＦＥＴのしきい値電圧の絶対値を切り換えることにより、スイッチング特性およびサブスレッショルド電流特性を切り換えることができる。
しかし、この技術においては、ｐチャネル形のＭＯＳ・ＦＥＴのソース−ｎウエル間をｎチャネル形のＭＯＳ・ＦＥＴスイッチを介してショートするため、(1)通常動作時に電源電圧より高い電圧を発生させる必要が生じる、(2)前記(1)の高電圧をＭＯＳ・ＦＥＴに印加するため、当該ＭＯＳ・ＦＥＴのゲート酸化膜を厚くしなければならず素子特性が劣化するなどの問題がある。
本発明の目的は、ラッチアップが防止できるなどの高性能なＣＭＯＳ型の半導体集積回路装置およびその製造技術を提供することにある。
また、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、通常動作時においては、ラッチアップを防止でき、試験時においてはリーク電流を抑制することのできる技術を提供することにある。
また、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、通常動作時における動作速度の低下を招くことなく、通常動作時および試験時における信頼性を向上させることのできる技術を提供することにある。
さらに、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、素子特性の劣化を招くことなく、通常時および試験時における信頼性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
すなわち、本発明は、第１電位を供給する第１配線と、
上記第１電位より低い第２電位を供給する第２配線と、
第３配線と、
第４配線と、
ゲート、ドレインおよび上記第１配線に結合されたソースとを有し、その基板電位が上記第３配線から供給される第１ｐチャネル型ＭＩＳＦＥＴと、
上記第１ｐチャネル型ＭＩＳＦＥＴの上記ゲートに結合されたゲート、上記第１ｐチャネル型ＭＩＳＦＥＴの上記ドレインに結合されたドレインおよび上記第２配線に結合されたソースとを有し、その基板電位が上記第４配線から供給される第１ｎチャネル型ＭＩＳＦＥＴと、
上記第３配線に結合されたソースおよび上記第１配線に結合されたドレインを有するｐチャネル型の第１スイッチ用ＭＩＳＦＥＴと、
上記第４配線に結合されたソースおよび上記第２配線に結合されたドレインを有するｎチャネル型の第２スイッチ用ＭＩＳＦＥＴとを含み、
上記第１ｐチャネル型ＭＩＳＦＥＴの基板電位が上記第１配線に供給された上記第１電位に基づいて決定される第１動作モードにおいて、上記第１スイッチ用ＭＩＳＦＥＴは導通状態とされ、
上記第１ｐチャネル型ＭＩＳＦＥＴの基板電位が上記第３配線に供給され、かつ、上記第１電位より高い第３電位に基づいて決定される第２動作モードにおいて、上記第１スイッチ用ＭＩＳＦＥＴは非導通状態とされ、
上記第１ｎチャネル型ＭＩＳＦＥＴの基板電位が上記第２配線に供給された上記第２電位に基づいて決定される上記第１動作モードにおいて、上記第２スイッチ用ＭＩＳＦＥＴは導通状態とされ、
上記第１ｎチャネル型ＭＩＳＦＥＴの基板電位が上記第４配線に供給され、かつ、上記第２電位より低い第４電位に基づいて決定される上記第２動作モードにおいて、上記第２スイッチ用ＭＩＳＦＥＴは非導通状態とされるものである。
【図面の簡単な説明】
図１は、本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略断面図、図２は本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図、図３は本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略回路図、図４は図１の半導体集積回路装置の通常動作時および試験時におけるウエル給電用線およびコントロール信号線に印加される電位を示す説明図、図５はエージング試験を説明するためのエージング試験装置の説明図、図６は本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図、図７は本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図、図８は本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図、図９は本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図、図１０は本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図、図１１は図１０の論理ゲートの回路図、図１２は本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図、図１３は図１２の論理ゲートの回路図、図１４は本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図、図１５は図１４の論理ゲートの回路図、図１６は本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図、図１７は図１６の論理ゲートの回路図、図１８は本発明の他の実施の形態である半導体集積回路装置の半導体チップを模式的に示した説明図、図１９は本発明の他の実施の形態である半導体集積回路装置における半導体チップの要部平面図、図２０は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図２１は図２０の半導体集積回路装置のレイアウトの一例を示したレイアウト図、図２２は図２０の半導体集積回路装置のレイアウトの一例を示したレイアウト図、図２３は図２０の半導体集積回路装置における半導体チップの要部平面図、図２４は図２３のXXIV−XXIV線の断面図、図２５は図２３のXXV−XXV線の断面図、図２６は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図２７は本発明の他の実施の形態である半導体集積回路装置における半導体チップの平面図、図２８は図２７の半導体集積回路装置のメモリセルにおける回路図、図２９はエージング試験に際しての熱暴走のメカニズムを説明するためのグラフ図である。
発明を実施するための最良の形態
本発明をより詳述するために、添付の図面に従ってこれを説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１〜図５を用いて、本実施の形態のＣＭＯＳ型の半導体集積回路装置を具体的に説明する。
なお、図１〜図３は、本実施の形態のＣＭＯＳ型の半導体集積回路装置における論理ゲートがインバータである場合において、そのインバータ回路の領域を示すものである。
また、本明細書において、Ｖ ddなどの符号は、一般的な表示である電圧を示す場合とその電圧が印加されている配線を示す場合の両方に使用している。また、図示において、丸印は各配線の端部に設けられているピンなどの電極を示しており、正方形に×のハッチングを施したものは、異なる配線層を接続しているコンタクト領域であり、スルーホールに埋め込まれているスールホール用導電層の領域を示している。
また、図１に示す本実施の形態のＣＭＯＳ型の半導体集積回路装置を示す概略断面図は、図示上および説明の明確さのために、図２に示す本実施の形態のＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図における種々の断面領域を連結した態様のものとしている。
本実施の形態のＣＭＯＳ型の半導体集積回路装置は、ｐ型半導体基板１にｎ型ウエル２とｐ型ウエル３とが形成されている。
また、ｐ型半導体基板１の表面には、ｎ型ウエル２とｐ型ウエル３との境界領域などにフィールド絶縁膜４が形成されている。
ｎ型ウエル２には、インバータ回路の構成要素であるｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐと本実施の形態の特徴であるスイッチ用トランジスタＴ psであるｐチャネルＭＯＳ・ＦＥＴとが設けられており、スイッチ用トランジスタＴ psソース５とインバータ回路用のトランジスタＴｐのソース５とは隣接して配置されており同一のｐ型半導体領域となっている。
また、ｐ型ウエル３には、インバータ回路の構成要素であるｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎと本実施の形態の特徴であるスイッチ用トランジスタＴ nsであるｎチャネルＭＯＳ・ＦＥＴとが設けられており、スイッチ用トランジスタＴ nsのソース１０とインバータ回路用のトランジスタＴｎのソース１０とは隣接して配置されており同一のｎ型半導体領域となっている。
また、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐの高濃度のｐ型半導体領域であるソース５およびドレイン６とスイッチ用トランジスタＴ psの高濃度のｐ型半導体領域であるソース５およびドレイン７とには、それよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Lighly Doped Drain Structure）構造のＭＯＳ・ＦＥＴとなっている。
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎの高濃度のｎ型半導体領域であるソース１０およびドレイン１１とスイッチ用トランジスタＴ nsの高濃度のｎ型半導体領域であるソース１０およびドレイン１２とには、それよりも低濃度のｎ型半導体領域１４が形成されており、ＬＤＤ構造のＭＯＳ・ＦＥＴとなっている。
また、前述した種々のＭＯＳ・ＦＥＴにおけるゲート電極Ｇの下部にはゲート絶縁膜が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
また、トランジスタＴｐのソース５には、例えば５Ｖ程度の電源電圧Ｖ ddが印加されている第１の電源電圧線Ｖ ddが接続されており、そのゲート電極Ｇには、入力線ＩＮが接続されており、そのドレイン６には、出力線ＯＵＴが接続されている。
トランジスタＴｎのソース１０には、例えば０Ｖ（グランド電圧）の電源電圧Ｖ ssが印加されている（第１の電源電圧線よりも小さい電位状態の）第２の電源電圧線（ソース線）Ｖ ssが接続されており、そのゲート電極Ｇには、入力線ＩＮが接続されており、そのドレイン１１には、出力線ＯＵＴが接続されている。
また、スイッチ用トランジスタＴ psをコントロールするためにそのゲート電極Ｇにコントロール信号Ｃ wlが印加されているコントロール信号線Ｃ wlが接続されている。
また、ｎ型ウエル２には、ｎ型半導体領域１３を介してウエル給電用電圧Ｖ wlが印加されているウエル給電用線Ｖ wlが接続されており、そのウエル給電用線Ｖ wlはスイッチ用トランジスタＴ psのドレイン７に接続されている。
一方、スイッチ用トランジスタＴ nsをコントロールするためにそのゲート電極Ｇにはコントロール信号Ｃ suが印加されているコントロール信号線Ｃ suが接続されている。
また、ｐ型ウエル３には、ｐ型半導体領域８を介してウエル給電用電圧Ｖ suが印加されているウエル給電用線Ｖ suが接続されており、そのウエル給電用線Ｖ suはスイッチ用トランジスタＴ nsのドレイン１２に接続されている。この場合、ｐ型ウエル３とｐ型半導体基板１とは、同一の導電型であることにより、ウエル給電用線Ｖ suはｐ型半導体基板１の基板給電用線の態様となっている。
前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置は、ｎ型ウエル２にスイッチ用トランジスタＴ psを新規に設けていると共にｐ型ウエル３にスイッチ用トランジスタＴ nsを新規に設けている。
また、スイッチ用トランジスタＴ psをコントロールするためにそのゲート電極Ｇにコントロール信号線Ｃ wlが新規に接続されていると共に、そのドレイン７にウエル給電用線Ｖ wlが新規に接続されている。
また、スイッチ用トランジスタＴ nsをコントロールするためにそのゲート電極Ｇにコントロール信号線Ｃ suが新規に接続されていると共に、そのドレイン１２にウエル給電用線Ｖ suが新規に接続されている。
したがって、ｎ型ウエル２におけるｐチャネルＭＯＳ・ＦＥＴのしきい値電圧Ｖ thpおよびｐ型ウエル３におけるｎチャネルＭＯＳ・ＦＥＴのしきい値電圧Ｖ thnを制御し所望の値にするために、ウエル給電用線Ｖ wlとウエル給電用線Ｖ suを調整することにより行うことができる。
すなわち、ｎ型ウエル２におけるｐチャネルＭＯＳ・ＦＥＴのしきい値電圧の変化分△Ｖ thpは、△Ｖ thp＝Ｋ BP｛（Ｖ wl−Ｖ dd＋2 Φ F）＾1/2−（2 Φ F）＾1/2｝の式からウエル給電用線Ｖ wlを調整することにより制御することができる。
また、ｐ型ウエル３におけるｎチャネルＭＯＳ・ＦＥＴのしきい値電圧△Ｖ thnは、△Ｖ thn＝Ｋ BN｛（Ｖ ss−Ｖ su＋2 Φ F）＾1/2−（2 Φ F）＾1/2｝の式からウエル給電用線Ｖ suを調整することにより制御することができる。
なお、上式において、Ｋ BPはｐチャネルＭＯＳ・ＦＥＴの基板効果定数であり、Ｋ BNはｎチャネルＭＯＳ・ＦＥＴの基板効果定数であり、Φ Fは半導体のビルトインポテンシャルを示している。
ここで、本実施の形態における半導体集積回路装置のエージング試験などの試験時および通常動作時にウエル給電用線Ｖ wl，Ｖ suおよびコントロール信号線Ｃ wl，Ｃ suに印加する電圧を図４に示す。なお、図４においてＶ BBは正の所定の基準電圧を示している。
まず、エージング試験時においては、コントロール信号線Ｃ wl，Ｃ suにそれぞれＶ wl（Ｖ dd＋△Ｖ BB），Ｖ su（Ｖ ss−△Ｖ BB）を印加することにより、スイッチ用トランジスタＴ ps，Ｔ nsをオフする。そして、外部からウエル給電用線Ｖ wl，Ｖ suにそれぞれＶ dd＋△Ｖ BB，Ｖ ss−△Ｖ BBを印加する。これにより、エージング試験時におけるリーク電流の問題を回避することができ、そのリーク電流に起因する熱暴走の問題も回避することが可能となっている。
一方、通常動作時においては、コントロール信号線Ｃ wl，Ｃ suにそれぞれ電源電圧Ｖ ss，Ｖ ddを印加することにより、スイッチ用トランジスタＴ ps，Ｔ nsをオンする。これにより、電源電圧線Ｖ dd，Ｖ ssとウエル給電用線Ｖ wl，Ｖ suとを電気的に接続してトランジスタＴｐ，Ｔｎの基板電位をそれぞれ電源電圧Ｖ dd，Ｖ ssに設定する。これにより、トランジスタＴｐ，Ｔｎの基板電位の変動を抑えることができるので、その基板電位の変動に起因するラッチアップや動作速度の変動を防止することができ、半導体集積回路装置の動作信頼性を確保することが可能となっている。
このように、本実施の形態のＣＭＯＳ型の半導体集積回路装置において、ＬＳＩの試験に広く実施されているリーク電流試験およびエージング試験時には、ｎ型ウエル２に形成されているスイッチ用トランジスタＴ psおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴ nsをオフ状態すなわち非接続状態にするために、スイッチ用トランジスタＴ psをコントロールするためのコントロール信号線Ｃ wlと第１の電源電圧Ｖ ddとを等しくすると共にスイッチ用トランジスタＴ nsをコントロールするためのコントロール信号線Ｃ suと第２の電源電圧Ｖ ssとを等しくする。
したがって、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験およびエージング試験時には、ｎ型ウエル２に形成されているスイッチ用トランジスタＴ psおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴ nsをオフ状態すなわち非接続状態にすることにより、第１の電源電圧線Ｖ ddおよび第２の電源電圧線Ｖ ssとは独立にｎ型ウエル２およびｐ型ウエル３の電位を設定することが可能となり、リーク電流を抑制した正常な状態で試験を行うことが可能となっている。
また、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験またはエージング試験などの試験時でなく通常の動作時においては、ｎ型ウエル２に形成されているスイッチ用トランジスタＴ psおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴ nsをオン状態すなわち接続状態にすることにより、ラッチアップなどを防止した状態で正常の動作を行うことができる。
さらに、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、ｎ型ウエル２およびｐ型ウエル３に必要に応じてバックバイアスを与えることができることにより、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールすることができると共にラッチアップの発生を防止することができるので、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
また、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、ｎ型ウエル２とｐ型ウエル３に回路動作上必要な電源系統である電源電圧Ｖ ddが印加されている第１の電源電圧線Ｖ ddと電源電圧Ｖ ssが印加されている第２の電源電圧線Ｖ ssとは独立の電源系統であるコントロール信号線Ｃ wl、ウエル給電用線Ｖ wl、コントロール信号線Ｃ suおよびウエル給電用線Ｖ suを備えていることにより、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールすることができると共に回路動作上必要な電源系統とそれとは独立の電源系統をスイッチ用トランジスタＴ psおよびスイッチ用トランジスタＴ nsを介して必要に応じて短絡状態にすることができる。
このように、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験時、エージング試験時および通常の動作時において、ラッチアップなどが防止できるので、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
なお、上記したエージング試験の状態を図５に模式的に示す。ＣＭＯＳ型の半導体集積回路装置ＳＩは、エージング用の配線基板ＬＢ上に１または複数個実装された状態でエージング炉Ａ内に装填されている。
電源供給ユニットＰＷＵは、電源電圧Ｖ dd，Ｖ ss、ウエル給電用電圧Ｖ wl，Ｖ suおよびウエル給電用のコントロール信号Ｃ wl，Ｃ suを半導体集積回路装置ＳＩに対して供給するための構成部である。
パターン発生器ＰＧは、パルス信号を生成するとともに、そのパルス信号を必要に応じて半導体集積回路装置ＳＩに供給することにより、半導体集積回路装置ＳＩの内部回路を活性化させた状態で試験を行うための構成部である。
エージング試験に際しては、半導体集積回路装置ＳＩが収容されたエージング炉Ａ内の温度を所定の温度に設定した後、その状態を一定の時間保持することによって、半導体集積回路装置ＳＩの初期不良のスクリーニングを行うようになっている。
次に、本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術を図６〜図９によって説明する。
図６〜図９は本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造工程を示す概略断面図である。
まず、図６に示すように、ｐ型半導体基板１を用意し、先行技術を用いて、そのｐ型半導体基板１の表面にイオン注入法によりｎ型ウエル２およびｐ型ウエル３を形成した後、その表面の選択的な領域に例えば酸化シリコン膜からなるフィールド絶縁膜４を形成する。
次に、図７に示すように、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐと本実施の形態の特徴であるスイッチ用トランジスタＴ psであるｐチャネルＭＯＳ・ＦＥＴとを同一工程により形成する。
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎと本実施の形態の特徴であるスイッチ用トランジスタＴ nsであるｎチャネルＭＯＳ・ＦＥＴとを同一工程により形成する。
この場合、前述した種々のＭＯＳ・ＦＥＴにおけるゲート電極Ｇの下部にはゲート絶縁膜が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
また、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐの高濃度のｐ型半導体領域であるソース５およびドレイン６をイオン注入法により形成する工程と同一工程によりスイッチ用トランジスタＴ psのソース５とドレイン７それにｐ型ウエル３にｐ型半導体領域８を同時に形成している。
また、トランジスタＴｐのソース５とスイッチ用トランジスタＴ psのソース５とは隣接して配置されており同一の高濃度のｐ型半導体領域として形成している。
また、前述した高濃度のｐ型半導体領域にはそれよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Lighly Doped Drain Structure）構造のＭＯＳ・ＦＥＴとして形成している。
一方、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎの高濃度のｎ型半導体領域であるソース１０およびドレイン１１をイオン注入法により形成する工程と同一工程によりスイッチ用トランジスタＴ nsのソース１０とドレイン１２それにｎ型ウエル２にｎ型半導体領域１３を同時に形成している。
また、トランジスタＴｎのソース１０とスイッチ用トランジスタＴ nsのソース１０とは隣接して配置されており同一の高濃度のｎ型半導体領域として形成している。
また、前述した高濃度のｎ型半導体領域にはそれよりも低濃度のｎ型半導体領域１４が形成されており、ＬＤＤ構造のＭＯＳ・ＦＥＴとして形成している。
次いで、図８に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により堆積して絶縁膜１５を形成する。
続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１５の選択的な領域にスルーホールを形成する。
その後、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１６を形成する。
次いで、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層１６の選択的な領域を取り除くことにより、パターン化された配線層１６を形成する。
続いて、図９に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ法により堆積して絶縁膜１７を形成する。
その後、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１７の選択的な領域にスルーホールを形成する。
次いで、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１８を形成する。
続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層１８の選択的な領域を取り除くことにより、パターン化された配線層１８を形成する。
この場合、配線層１６および配線層１８により、ＣＭＯＳ・ＦＥＴにおける第１の電源電圧線Ｖ dd、第２の電源電圧線Ｖ ss、入力線ＩＮ、出力線ＯＵＴが同一工程により形成している。
また、配線層１６および配線層１８により、スイッチ用トランジスタＴ psをコントロールするためのコントロール信号線Ｃ wl、スイッチ用トランジスタＴ psのドレインとｎ型ウエル２とに接続されているウエル給電用線Ｖ wl、スイッチ用トランジスタＴ nsをコントロールするためのコントロール信号線Ｃ su、スイッチ用トランジスタＴ nsのドレインとｐ型ウエル３とに接続されているウエル給電用線Ｖ suが同一工程により形成している。
その後、ｐ型半導体基板１の上に多層配線技術を用いて、多層配線層を形成した後、表面保護膜を形成すること（図示を省略）により、ＣＭＯＳ型の半導体集積回路装置の製造工程を終了する。
なお、前述した製造工程は、ｐ型半導体基板１を使用した態様のものであるが、それとは逆の導電型のｎ型半導体基板を使用して前述した製造工程とは逆の導電型のウエルなどの半導体領域を形成する態様とすることができる。
前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術において、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴｐと本実施の形態の特徴であるスイッチ用トランジスタＴ psであるｐチャネルＭＯＳ・ＦＥＴとを同一工程により形成している。
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴｎと本実施の形態の特徴であるスイッチ用トランジスタＴ nsであるｎチャネルＭＯＳ・ＦＥＴとを同一工程により形成している。
また、配線層１６および配線層１８により、ＣＭＯＳ・ＦＥＴにおける第１の電源電圧線Ｖ dd、第２の電源電圧線Ｖ ss、入力線ＩＮ、出力線ＯＵＴが同一工程により形成している。
また、配線層１６および配線層１８により、スイッチ用トランジスタＴ psをコントロールするためのコントロール信号線Ｃ wl、スイッチ用トランジスタＴ psのドレインとｎ型ウエル２とに接続されているウエル給電用線Ｖ wl、スイッチ用トランジスタＴ nsをコントロールするためのコントロール信号線Ｃ su、スイッチ用トランジスタＴ nsのドレインとｐ型ウエル３とに接続されているウエル給電用線Ｖ suが同一工程により形成している。
したがって、本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術によれば、スイッチ用トランジスタＴ psおよびスイッチ用トランジスタＴ ns、それらに接続するコントロール信号線Ｃ wl、ウエル給電用線Ｖ wl、コントロール信号線Ｃ suとウエル給電用線Ｖ suをＣＭＯＳ・ＦＥＴとそれに接続する第１の電源電圧線Ｖ dd、第２の電源電圧線Ｖ ss、入力線ＩＮと出力線ＯＵＴを形成する工程と同一工程により形成することができることにより、製造工程を追加することなく容易にそれらを同時に形成することができる。
また、前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術において、トランジスタＴｐのソース５とスイッチ用トランジスタＴ psのソース５とは隣接して配置されており同一の高濃度のｐ型半導体領域として形成している。
また、トランジスタＴｎのソース１０とスイッチ用トランジスタＴ nsのソース１０とは隣接して配置されており同一の高濃度のｎ型半導体領域として形成している。
したがって、前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術によれば、スイッチ用トランジスタＴ psとスイッチ用トランジスタＴ nsを最小面積の領域に形成できることにより、レイアウトの効率を向上させることができる。
次に、本発明の他の実施の形態を図１０〜図１７によって説明する。この図１０〜図１７は、本発明の他の実施の形態であるＣＭＯＳ型の半導体集積回路装置の論理ゲートの変形例を示す概略レイアウト図および各レイアウト図に対応した回路図である。
この図１０〜図１７においては１つの論理ゲートが示されているとともに、その１つ毎に上記したスイッチ用トランジスタＴ ps，Ｔ nsが設けられていることを示している。
図１０は２入力ＮＡＮＤゲート回路ＮＡ１を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１１はその回路図である。
この２入力ＮＡＮＤゲート回路ＮＡ１は、互いに並列に接続された２つのトランジスタＴ p1，Ｔ p2と、互いに直列に接続された２つのトランジスタＴ n1，Ｔ n2とが、電源電圧線Ｖ dd，Ｖ ssの間に電気的に接続されて構成されている。このトランジスタＴ p1，Ｔ p2は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴ n1，Ｔ n2は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
トランジスタＴ p1，Ｔ n1のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴ p2，Ｔ n2のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴ p1，Ｔ p2のドレインと、トランジスタＴ n2のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
図１２は３入力ＮＡＮＤゲート回路ＮＡ２を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１３はその回路図である。
３入力ＮＡＮＤゲート回路ＮＡ２は、互いに並列に接続された３つのトランジスタＴ p1，Ｔ p2，Ｔ p3と、互いに直列に接続された３つのトランジスタＴ n1，Ｔ n2，Ｔ n3とが、電源電圧線Ｖ dd，Ｖ ssの間に電気的に接続されて構成されている。このトランジスタＴ p1，Ｔ p2，Ｔ p3は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴ n1，Ｔ n2，Ｔ n3は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
トランジスタＴ p1，Ｔ n1のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴ p2，Ｔ n2のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴ p3，Ｔ n3のゲート電極は電気的に接続され、さらに入力線ＩＮ３に電気的に接続されている。トランジスタＴ p1〜Ｔ p3のドレインと、トランジスタＴ n3のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
図１４は２入力ＮＯＲゲート回路ＮＯ１を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１５はその回路図である。
この２入力ＮＯＲゲート回路は、ｎ型ウエル２およびｐ型ウエル３内に、それぞれ２つのトランジスタＴ p1，Ｔ p2と、２つのトランジスタＴ n1，Ｔ n2とを有している。
２入力ＮＯＲゲート回路ＮＯ１は、互いに直列に接続された２つのトランジスタＴ p1，Ｔ p2と、互いに並列に接続された２つのトランジスタＴ n1，Ｔ n2とが、電源電圧線Ｖ dd，Ｖ ssの間に電気的に接続されて構成されている。このトランジスタＴ p1，Ｔ p2は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴ n1，Ｔ n2は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
このトランジスタＴ p1，Ｔ n1のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴ p2，Ｔ n2のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴ p2のドレインと、トランジスタＴ n1，Ｔ n2のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
図１６は３入力ＮＯＲゲート回路ＮＯ２を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１７はその回路図である。
この３入力ＮＯＲゲート回路ＮＯ２は、互いに直列に接続された３つのトランジスタＴ p1，Ｔ p2，Ｔ p3と、互いに並列に接続された３つのトランジスタＴ n1，Ｔ n2，Ｔ n3とが、電源電圧線Ｖ dd，Ｖ ssの間に電気的に接続されて構成されている。
このトランジスタＴ p1，Ｔ p2，Ｔ p3は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴ n1，Ｔ n2，Ｔ n3は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
このトランジスタＴ p1，Ｔ n1のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴ p2，Ｔ n2のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴ p3，Ｔ n3のゲート電極は電気的に接続され、さらに入力線ＩＮ３に電気的に接続されている。トランジスタＴ p3のドレインと、トランジスタＴ n1，Ｔ n2，Ｔ n3のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
この図１０〜図１７に示すように、前述した実施の形態１のＣＭＯＳ型の半導体集積回路装置と同様にｎ型ウエル２とｐ型ウエル３とにそれぞれＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴ ps，Ｔ nsを配置し、スイッチ用トランジスタＴ ps，Ｔ nsをコントロールするためのコントロール信号線Ｃ wl，Ｃ su、ｎ型ウエル２に接続されているウエル給電用線Ｖ wlおよびｐ型ウエル３に接続されているウエル給電用線Ｖ suを設けることにより、特に半導体集積回路装置の通常動作に際してラッチアップや動作速度の変動を防止することができ、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
また、半導体集積回路装置の試験に際してリーク電流を抑制することができ、そのリーク電流に起因する熱暴走を抑制することができるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
次に、本発明の他の実施の形態を図１８によって説明する。図１８は、本実施の形態であるＣＭＯＳ型の半導体集積回路装置における半導体チップＳＣ内の電源電圧線およびコントロール信号線の配置を模式的に示した図である。
図１８に示すように、本実施の形態のＣＭＯＳ型の半導体集積回路装置の配線レイアウトは、各配線を行列状に配置する態様を適用できる。
各配線の端部には、ピン１９が形成されており、複数のピン１９を通して回路動作上必要な電源電圧Ｖ ddと電源電圧Ｖ ssが入力される構造となっている。
ウエル給電用線Ｖ wlおよびウエル給電用線Ｖ suは半導体チップＳＣにおける特定の１個のピン１９を通して半導体チップＳＣ内の内部回路に入力される構造となっている。
また、コントロール信号線Ｃ wlおよびコントロール信号線Ｃ suも、半導体チップＳＣにおける特定の１個のピン１９を通して半導体チップＳＣ内の内部回路に入力される構造となっている。
本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃ wl，Ｃ suとウエル給電用線Ｖ wl，Ｖ suとを、それぞれ高抵抗体などを介して電源電圧線Ｖ dd，Ｖ ssと電気的に接続しておき、コントロール信号線Ｃ wl，Ｃ suおよびウエル給電用線Ｖ wl，Ｖ suを所定の電位に固定する。これにより、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃ wl，Ｃ suおよびウエル給電用線Ｖ wl，Ｖ suに外部から所定の信号や電圧を供給しなくても、半導体集積回路装置における所望の回路動作を行わせることが可能となっている。もちろん、外部から所定の信号や電圧を供給するようにしても良い。
また、半導体集積回路装置の試験時においては、上記した高抵抗体よりも小さい抵抗を持つ電源供給装置を用いて強制的に外部からピン１９を通じて所定の信号あるいは電源電圧をコントロール信号線Ｃ wl，Ｃ suおよびウエル給電用線Ｖ wl，Ｖ suに供給するようにする。
次に、本発明の他の実施の形態を図１９によって説明する。図１９は半導体チップＳＣの要部平面図を示している。
半導体チップＳＣには、ｎ型ウエル２およびｐ型ウエル３が、図１９の横方向に沿って、すなわち、セル領域ＣＬの配列方向に沿って延在した状態で形成されている。
図１９においてはｎ型ウエル２およびｐ型ウエル３の各々が複数個に分割されているように示されているが、これは１個のセル領域ＣＬの区切りを示すもので、ｎ型ウエル２およびｐ型ウエル３のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する半導体領域として電気的にも接続された状態で形成されている。
このセル領域ＣＬは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、ｎ型ウエル２およびｐ型ウエル３の両方を含むように設定されている。
また、半導体チップＳＣの主面上には、上述のセル領域ＣＬの一群を取り囲むように、電源電圧線Ｖ dd，Ｖ ss、ウエル給電用線Ｖ wl，Ｖ suおよびコントロール信号線Ｃ wl，Ｃ suが配置されている。なお、半導体チップＳＣの主面上には、電源電圧線Ｖ dd，Ｖ ss、ウエル給電用線Ｖ wl，Ｖ suおよびコントロール信号線Ｃ wl，Ｃ suが格子状に配置されている。図１９にはその格子の基本単位分が示されている。
電源電圧線Ｖ dd1、ウエル給電用線Ｖ wl1およびコントロール信号線Ｃ wl1は、セル領域ＣＬの長手方向の端部（図１９の上方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖ dd1、ウエル給電用線Ｖ wl1およびコントロール信号線Ｃ wl1は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
電源電圧線Ｖ ss1、ウエル給電用線Ｖ su1およびコントロール信号線Ｃ su1は、セル領域ＣＬの長手方向の端部（図１９の下方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖ ss1、ウエル給電用線Ｖ su1およびコントロール信号線Ｃ su1は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
これら電源電圧線Ｖ dd1，Ｖ ss1、ウエル給電用線Ｖ wl1，Ｖ su1およびコントロール信号線Ｃ wl1，Ｃ su1は、たとえばアルミニウムまたはアルミニウム合金からなり、第１配線層に形成されている。
一方、電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ wl2は、セル領域ＣＬの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ wl2は、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ wl2が電源電圧線Ｖ dd2，Ｖ ss2によって挟まれた状態で配置されている。
これら電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ su2は、たとえばアルミニウムまたはアルミニウム合金からなり、第２配線層に形成されている。
第２配線層に配置された電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ su2は、それぞれ第１配線層に配置された電源電圧線Ｖ dd1，Ｖ ss1、ウエル給電用線Ｖ wl1，Ｖ su1およびコントロール信号線Ｃ wl1，Ｃ su1との交差点において接続孔ＴＨを通じて電気的に接続されている。
ところで、本実施の形態においては、以下のような構成になっている。第１に、前記実施の形態と同様にスイッチ用トランジスタＴ ps，Ｔ ns（図３等参照）が、１つのセル領域ＣＬ毎、すなわち、１つの論理ゲート毎に１個ずつ配置されている。したがって、前記実施の形態と同じ効果を得ることが可能となっている。
次に、本発明の他の実施の形態を図２０〜図２５によって説明する。図２０は本実施の形態におけるＣＭＯＳ型の半導体集積回路装置の要部における回路図を示している。
本実施の形態においては、前記したスイッチ用トランジスタＴ ps，Ｔ nsを、複数の論理ゲートに対して１個設ける構造になっている。図２０には論理ゲートとして、たとえばインバータ回路ＩＮＶ、２入力ＮＡＮＤゲート回路ＮＡおよび２入力ＮＯＲゲート回路ＮＯが示されている。
ただし、論理ゲートの種類は、これらに限定されるものではなく種々変更可能である。また、１個のスイッチ用トランジスタが配置される論理ゲート群は、異なる種類の論理ゲートで構成するものに限定されるものではなく、同一種類の論理ゲートで構成するものにも適用できる。
インバータ回路ＩＮＶは、トランジスタＴ p1，Ｔ n1が電源電圧線Ｖ dd，Ｖ ssの間に直列に接続されて構成されている。トランジスタＴ p1，Ｔ n1のゲート電極は電気的に接続され、さらに入力線ＩＮに電気的に接続されている。
２入力ＮＡＮＤゲート回路ＮＡは、互いに並列に接続された２つのトランジスタＴ p1，Ｔ p2と、互いに直列に接続された２つのトランジスタＴ n1，Ｔ n2とが、電源電圧線Ｖ dd，Ｖ ssの間に電気的に接続されて構成されている。トランジスタＴ p1，Ｔ n1のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴ p2，Ｔ n2のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴ p1，Ｔ p2のドレインと、トランジスタＴ n1のドレインとは電気的に接続されている。
２入力ＮＯＲゲート回路ＮＯは、互いに直列に接続された２つのトランジスタＴ p1，Ｔ p2と、互いに並列に接続された２つのトランジスタＴ n1，Ｔ n2とが、電源電圧線Ｖ dd，Ｖ ssの間に電気的に接続されて構成されている。トランジスタＴ p1，Ｔ n1のゲート電極は電気的に接続され、さらに入力線ＩＮ１に電気的に接続されている。トランジスタＴ p2，Ｔ n2のゲート電極は電気的に接続され、さらに入力線ＩＮ２に電気的に接続されている。トランジスタＴ p2のドレインと、トランジスタＴ n1，Ｔ n2のドレインとは電気的に接続されている。
これらインバータ回路ＩＮＶ、２入力ＮＡＮＤ回路ＮＡ、２入力ＮＯＲ回路ＮＯのトランジスタＴ p1，Ｔ p2，Ｔ n1，Ｔ n2およびスイッチ用トランジスタＴ ps，Ｔ nsの基板電位は、ウエル給電用線Ｖ wl，Ｖ suから供給されるようになっている。
ウエル給電用線Ｖ wlと電源電圧線Ｖ ddとの間には、スイッチ用トランジスタＴ psが電気的に接続されている。また、ウエル給電用線Ｖ suと電源電圧線Ｖ ssとの間には、スイッチ用トランジスタＴ nsが電気的に接続されている。
すなわち、半導体集積回路装置の試験に際しては、スイッチ用トランジスタＴ ps，Ｔ nsをオフにして、ウエル給電用線Ｖ wl，Ｖ suに所定の電位を供給することにより、リーク電流を抑えることができ、そのリーク電流に起因する熱暴走を抑制することができる。これにより、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
また、半導体集積回路装置の通常動作に際しては、スイッチ用トランジスタＴ ps，Ｔ nsをオンにして、ウエル給電用線Ｖ wl，Ｖ suにそれぞれ電源電圧Ｖ dd，Ｖ ssを供給することにより、ラッチアップおよび動作速度の変動などを防止することができるので、半導体集積回路装置の動作信頼性を確保することが可能となっている。
次に、図２０に示した回路のレイアウト例を図２１および図２２に示す。
図２１は、ウエル給電用線Ｖ wl，Ｖ suを、ｎ型ウエル２およびｐ型ウエル３で構成した場合を示している。すなわち、ウエル給電用電圧Ｖ wl，Ｖ suを、それぞれｎ型ウエル２およびｐ型ウエル３を通じて複数の論理ゲートのウエルに供給する構造を示している。
また、図２２は、ウエル給電用線Ｖ wl，Ｖ suを配線Ｌで構成した場合を示している。すなわち、ウエル給電用電圧Ｖ wl，Ｖ suを配線Ｌを通じて複数の論理ゲートのウエルに供給する構造を示している。
この配線Ｌは、各論理ゲートのセル領域ＣＬ内におけるｎ型ウエル２およびｐ型ウエル３に接続孔ＴＨを通じて電気的に接続されている。すなわち、ウエル給電用電圧Ｖ wl，Ｖ suを、各論理ゲートの近傍から供給することが可能となっている。したがって、図２２の構造においては、各論理ゲートに対して図２１の構造よりも安定した状態でウエル給電用電圧Ｖ wl，Ｖ suを供給することが可能となっている。
次に、図２２の構造を採用した場合における半導体チップの要部平面図を図２３に示す。また、そのXXIV−XXIV線およびXXV−XXV線の断面図を図２４および図２５に示す。
半導体チップＳＣには、ｎ型ウエル２およびｐ型ウエル３が、図２３の横方向に沿って、すなわち、セル領域ＣＬの配列方向に沿って延在した状態で形成されている。
図２３においてはｎ型ウエル２およびｐ型ウエル３が複数個に分割されているように示されているが、これは１個のセル領域ＣＬの区切りを示すもので、ｎ型ウエル２およびｐ型ウエル３のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する１つの半導体領域として電気的にも接続された状態で形成されている。
このセル領域ＣＬは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、ｎ型ウエル２およびｐ型ウエル３の両方を含むように設定されている。
また、半導体チップＳＣの主面上には、上述のセル領域ＣＬの一群を取り囲むように、電源電圧線Ｖ dd，Ｖ ssおよびウエル給電用線Ｖ wl，Ｖ suが配置されている。ただし、コントロール信号線Ｃ wl，Ｃ suは、図２３の縦方向、すなわち、セル領域ＣＬの配列方向に対して直交する方向に延在するもののみが配置されている。
これは、本実施の形態においては、後述するように、スイッチ用トランジスタＴ ps，Ｔ ns（図２０等参照）が、セル領域ＣＬの配列方向に対して直交する方向に延在する電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ su2の直下に形成されているので、コントロール信号線Ｃ wl2，Ｃ su2を図２３の横方向、すなわち、セル領域ＣＬの配列方向に延在させて配置する必要がないからである。このため、本実施の形態においては、図２３の縦方向の寸法、すなわち、セル領域ＣＬの長手方向における寸法を縮小することが可能となっている。
なお、半導体チップＳＣの主面上には、電源電圧線Ｖ dd，Ｖ ssおよびウエル給電用線Ｖ wl，Ｖ suが格子状に配置されている。図２３にはその格子の基本単位分が示されている。
電源電圧線Ｖ dd1およびウエル給電用線Ｖ wl1は、セル領域ＣＬの長手方向の端部（図２３の上方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖ dd1およびウエル給電用線Ｖ wl1は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
電源電圧線Ｖ ss1およびウエル給電用線Ｖ su1は、セル領域ＣＬの長手方向の端部（図２３の下方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖ ss1およびウエル給電用線Ｖ su1は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
これら電源電圧線Ｖ dd1，Ｖ ss1およびウエル給電用線Ｖ wl1，Ｖ su1は、たとえばアルミニウムまたはアルミニウム合金からなり、第１配線層に形成されている。
電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ wl2は、セル領域ＣＬの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ wl2は、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ wl2が電源電圧線Ｖ dd2，Ｖ ss2によって挟まれた状態で配置されている。
これら電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ su2は、たとえばアルミニウムまたはアルミニウム合金からなり、第２配線層に形成されている。
第２配線層に配置された電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ su2は、それぞれ第１配線層に配置された電源電圧線Ｖ dd1，Ｖ ss1、ウエル給電用線Ｖ wl1，Ｖ su1およびコントロール信号線Ｃ wl，Ｃ su1との交差点の接続孔ＴＨを通じて電気的に接続されている。
このように、本実施の形態においては、上記したスイッチ用トランジスタＴ ps，Ｔ nsが、複数のセル領域ＣＬ、すなわち、複数の論理ゲート毎に１組の割合で配置されているとともに、上記した電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ w2，Ｖ su2およびコントロール信号線Ｃ w2，Ｃ su2の直下に配置されている。
すなわち、電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ su2の直下は、通常、半導体集積回路装置を構成する素子が配置されない空き領域になっているが、その空き領域にスイッチ用トランジスタＴ ps，Ｔ nsを設けることにより半導体チップＳＣの主面を有効に使用することが可能となる。
その結果、その空き領域以外の領域にスイッチ用トランジスタＴ ps，Ｔ nsを設ける場合に比べて面積の増大を抑えることが可能となっている。また、上記したようにセル領域ＣＬの長手方向の寸法を縮小することができる。このため、素子集積度の向上や半導体チップＳＣの全体的な面積の縮小をさらに推進することが可能となる。
図２４にはｐチャネルＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴ psの断面図が示されている。スイッチ用トランジスタＴ psは、ｎ型ウエル２においてフィールド絶縁膜４に囲まれた活性領域に形成されており、半導体領域２０ｐｌ、ゲート絶縁膜２０ｐｉおよびゲート電極Ｇを有している。
半導体領域２０ｐｌは、低濃度領域２０ｐｌ１と高濃度領域２０ｐｌ２とを有している。低濃度領域２０ｐｌ１および高濃度領域２０ｐｌ２は、たとえばｐ型不純物のホウ素が含有されてなり、高濃度領域２０ｐｌ２の方が低濃度領域２０ｐｌ１よりも不純物濃度が高く設定されている。
ゲート絶縁膜２０ｐｉは、たとえば二酸化シリコン（ＳｉＯ2）からなり、ゲート電極Ｇは、たとえば低抵抗ポリシリコンの単層膜または低抵抗ポリシリコン上にタングステンシリサイド等のようなシリサイドを堆積した積層膜からなる。
図２４にはゲート電極Ｇが複数分割されて示されているが、実際にはこれらのゲート電極Ｇは互いに電気的に接続されている。ゲート電極Ｇの側面には、たとえばＳｉＯ2などからなる側壁絶縁膜２１が形成されている。
このスイッチ用トランジスタＴ psは、層間絶縁膜２２ａによって被覆されている。この層間絶縁膜２２ａは、たとえばＳｉＯ2などからなり、その上には、第１層配線層の電源電圧線Ｖ dd1が形成されている。この電源電圧線Ｖ dd1は、層間絶縁膜２２ｂによって被覆されている。この層間絶縁膜２２ｂは、たとえばＳｉＯ2などからなり、その上には、電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ su2が形成されている。なお、この上層には層間絶縁膜を介して第３層配線が形成され、さらに、その第３層配線は表面保護膜によって被覆されている。
図２５にはｎチャネルＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴ nsの断面図が示されている。スイッチ用トランジスタＴ nsは、ｐ型ウエル３においてフィールド絶縁膜４に囲まれた活性領域に形成されており、半導体領域２０ｎｌ、ゲート絶縁膜２０ｎｉおよびゲート電極Ｇを有している。
半導体領域２０ｎｌは、低濃度領域２０ｎｌ１と高濃度領域２０ｎｌ２とを有している。低濃度領域２０ｎｌ１および高濃度領域２０ｎｌ２は、たとえばｎ型不純物のリンまたはヒ素（Ａｓ）が含有されてなり、高濃度領域２０ｎｌ２の方が低濃度領域２０ｎｌ１よりも不純物濃度が高く設定されている。
ゲート絶縁膜２０ｎｉは、たとえばＳｉＯ2からなり、ゲート電極Ｇは、たとえば低抵抗ポリシリコンの単層膜または低抵抗ポリシリコン上にタングステンシリサイド等のようなシリサイドを堆積した積層膜からなる。
図２５にはゲート電極Ｇが複数分割されて示されているが、実際にはこれらのゲート電極Ｇは互いに電気的に接続されている。ゲート電極Ｇの側面には、たとえばＳｉＯ2などからなる側壁絶縁膜２１が形成されている。
このスイッチ用トランジスタＴ nsは、層間絶縁膜２２ａによって被覆されている。この層間絶縁膜２２ａは、たとえばＳｉＯ2などからなり、その上には、第１層配線層の電源電圧線Ｖ ss1が形成されている。この電源電圧線Ｖ ss1は、層間絶縁膜２２ｂによって被覆されている。この層間絶縁膜２２ｂは、たとえばＳｉＯ2などからなり、その上には、電源電圧線Ｖ dd2，Ｖ ss2、ウエル給電用線Ｖ wl2，Ｖ su2およびコントロール信号線Ｃ wl2，Ｃ su2が形成されている。なお、この上層には層間絶縁膜を介して第３層配線が形成され、さらに、その第３層配線は表面保護膜によって被覆されている。
このように、本実施の形態によれば、図１等で説明した前記実施の形態で得られる効果の他に以下の効果を得ることが可能となっている。
(1).複数の論理ゲートに対して１組のスイッチ用トランジスタＴ ps，Ｔ nsを配置することにより、半導体チップＳＣ内における全体的なスイッチ用トランジスタＴ ps，Ｔ nsの占有面積を縮小することが可能となる。
(2).スイッチ用トランジスタＴ ps，Ｔ nsを電源電圧線Ｖ dd2，Ｖ ss2等の配線配置領域の直下に設けたことにより、半導体チップＳＣの主面を有効に使用することができ、その配線配置領域以外の領域にスイッチ用トランジスタＴ ps，Ｔ nsを設ける場合に比べて面積の増大を抑えることが可能となる。
(3).スイッチ用トランジスタＴ ps，Ｔ nsを電源電圧線Ｖ dd2，Ｖ ss2等の配線配置領域の直下に設けたことにより、セル領域ＣＬの配列方向に延びるコントロール信号線Ｃ wl，Ｃ suを設ける必要がなくなるので、その分、セル領域ＣＬの長手方向の面積を縮小することが可能となる。
(4).上記(1)〜(3)により、スイッチ用トランジスタＴ ps，Ｔ nsを付加したことに起因するチップサイズの増大を抑えることが可能となる。
(5).上記(1)〜(3)により、スイッチ用トランジスタＴ ps，Ｔ nsを付加したことに起因する集積回路素子の集積度の低減を抑えることが可能となる。
次に、本発明の他の実施の形態を図２６によって説明する。図２６は本発明の実施の形態である半導体集積回路装置の要部回路図を示している。
本実施の形態は、図２０などで説明した前記実施の形態とほぼ同じ構造となっている。異なるのは、スイッチ用トランジスタＴ ps，Ｔ nsの前段に、スイッチ用トランジスタＴ ps，Ｔ nsの動作を制御するスイッチ制御部ＳＴＣを設けていることである。
本実施の形態においては、このスイッチ制御部ＳＴＣを設けたことにより、スイッチ用トランジスタＴ ps，Ｔ nsのオン・オフを制御するコントロール信号用の配線を１本にすることが可能となっている。これは、コントロール信号線Ｃ wl，Ｃ suのいずれか一方が高電位（High）の際、他方が低電位（Low）となるのを考慮した構造であり、以下のような構成となっている。
スイッチ用制御部ＳＴＣは、トランジスタＴｐｃ１，Ｔｐｃ２，Ｔｎｃ１，Ｔｎｃ２と、インバータ回路ＩＮＶｃとを有している。トランジスタＴｐｃ１，Ｔｐｃ２は、ｐチャネルＭＯＳ・ＦＥＴからなり、トランジスタＴｎｃ１，Ｔｎｃ２は、ｎチャネルＭＯＳ・ＦＥＴからなる。
コントロール信号線Ｃは、インバータ回路ＩＮＶｃを介してトランジスタＴｐｃ１，Ｔｎｃ１のゲート電極に電気的に接続されているとともに、インバータ回路ＩＮＶｃを介さないでトランジスタＴｐｃ２，Ｔｎｃ２のゲート電極に電気的に接続されている。
すなわち、本実施の形態においては、コントロール信号線Ｃを２つの配線経路に分けるとともに、その一方の配線経路はインバータ回路ＩＮＶｃを介して後段の回路と電気的に接続し、その他方の配線経路はインバータ回路ＩＮＶｃを介さずに後段の回路と電気的に接続する構成となっている。
これにより、１つのコントロール信号から電位の異なる２つのコントロール信号を生成し、その電位の異なる２つの信号を、それぞれコントロール信号Ｃ wl，Ｃ suとしてスイッチ用トランジスタＴ ps，Ｔ nsに伝送する構成になっている。
トランジスタＴｐｃ１，Ｔｎｃ１の一方の半導体領域は、スイッチ用トランジスタＴ psのゲート電極に電気的に接続されている。また、トランジスタＴｐｃ１の他方の半導体領域は、ウエル給電用線Ｖ wlと電気的に接続され、トランジスタＴｎｃ１の他方の半導体領域は、ウエル給電用線Ｖ suと電気的に接続されている。
一方、トランジスタＴｐｃ２，Ｔｎｃ２の一方の半導体領域は、スイッチ用トランジスタＴ nsのゲート電極に電気的に接続されている。また、トランジスタＴｐｃ２の他方の半導体領域はウエル給電用線Ｖ wlと電気的に接続され、トランジスタＴｎｃ２の他方の半導体領域はウエル給電用線Ｖ suと電気的に接続されている。
このように、本実施の形態によれば、図２０などを用いて説明した前記実施の形態で得られた効果の他に以下の効果を得ることが可能となる。すなわち、スイッチ用トランジスタＴ ps，Ｔ nsのオン・オフを制御するためのコントロール信号線を１本にすることが可能となる。
次に、本発明の他の実施の形態を図２７および図２８によって説明する。本実施の形態においては、本発明を、たとえばデスクトップ型やラップトップ型のパーソナルコンピュータなどのような計算機に内蔵されるＳＲＡＭ（Static Random Access Memory）などに適用した場合について説明する。
図２７はＳＲＡＭを有する半導体チップＳＣの平面図である。半導体チップＳＣの中央および一方の長辺近傍（図２７の下方側の長辺）には、周辺回路領域Ｐ１，Ｐ２が配置されている。
その中央の周辺回路領域Ｐ１には、たとえばデコーダ回路などのような周辺回路が形成されている。また、その長辺近傍の周辺回路領域Ｐ２には、たとえばセンスアンプ回路や書き込み回路などのような周辺回路が形成されている。
この周辺回路領域Ｐ１，Ｐ２においても前記実施の形態と同様に前記スイッチ用トランジスタＴ ps，Ｔ ns（図３、図２０等参照）が配置されている。その配置の仕方は、１つの論理ゲート毎に１個のスイッチ用トランジスタを配置しても良いし、複数の論理ゲート毎に１個のスイッチ用トランジスタを配置しても良い。したがって、半導体集積回路装置の周辺回路においても前記実施の形態で得られた効果が得られるようになっている。
また、半導体チップＳＣにおいて、中央の周辺回路領域Ｐ１の両側にはメモリセルアレイＭ１，Ｍ２が配置されている。このメモリセルアレイＭ１，Ｍ２には、後述する複数のメモリセルが図２７の縦横方向に規則的に配置されている。
本実施の形態においては、メモリセルアレイＭ１，Ｍ２内にも前記スイッチ用トランジスタが配置されている。このスイッチ用トランジスタは、メモリセルアレイＭ１，Ｍ２内において規則的に並んで配置されている複数個の黒塗りの四角形によって示されている。
ただし、このスイッチ用トランジスタは、各メモリセルアレイＭ１，Ｍ２内に複数個設けることに限定されるものではなく、各メモリセルアレイＭ１，Ｍ２に１個ずつ設けるようにしても良い。
また、スイッチ用トランジスタの配置の仕方は図２７の縦横方向に配置する仕方に限定されるものではなく、たとえば図２７の縦方向または横方向のみに並べて配置するようにしても良い。
図２８は、このＳＲＡＭのメモリセルＭＣを示している。メモリセルＭＣは、たとえばＣＭＯＳ構造の２段のインバータを交差させて接続して得られるフリップフロップ回路を基本として構成されており、ワード線ＷＬとビット線ＢＬとの交差点近傍に配置されている。
各インバータは、トランジスタＴｐｍ，Ｔｎｍからなり、一方のインバータの入力および出力は、それぞれ他方のインバータの出力および入力に電気的に接続され構成されている。なお、トランジスタＴｐｍは、ｐチャネルＭＯＳ・ＦＥＴからなり、トランジスタＴｎｍは、ｎチャネルＭＯＳ・ＦＥＴからなる。
このメモリセルＭＣは、トランジスタＴｎｍｓを介してビット線ＢＬと電気的に接続されている。このトランジスタＴｎｍｓは、たとえばｎチャネルＭＯＳ・ＦＥＴからなり、そのゲート電極はワード線ＷＬと電気的に接続されている。なお、このようなメモリセルＭＣがメモリセルアレイに複数個規則的に配置されている。
ところで、本実施の形態においては、メモリセルＭＣにおけるトランジスタＴｐｍ，Ｔｎｍの基板電位およびトランジスタＴｎｍｓの基板電位をメモリセルＭＣの外部からコントロールすることが可能な構造となっている。すなわち、以下のような構成になっている。
メモリセルアレイＭ１，Ｍ２（図２７参照）には、ワード線ＷＬに平行に延在するウエル給電用線Ｖ wl，Ｖ suがメモリセルＭＣを挟み込むように形成されている。このウエル給電用線Ｖ wl，Ｖ suは、メモリセルＭＣのトランジスタＴｐｍ，ＴｎｍおよびトランジスタＴｎｍｓのウエルと電気的に接続されているとともに、それぞれスイッチ用トランジスタＴ ps，Ｔ nsを介して電源電圧線Ｖ dd，Ｖ ssと電気的に接続されている。
本実施の形態においては、このスイッチ用トランジスタＴ ps，Ｔ nsが複数のメモリセルＭＣに対して１個の割合で配置されている。これにより、スイッチ用トランジスタＴ ps，Ｔ nsをメモリセルアレイＭｌ，Ｍ２に設けたことによるチップサイズの大幅な増大を防ぐことが可能となっている。なお、ウエル給電用線Ｖ wl，Ｖ suと各トランジスタＴｐｍ，Ｔｎｍ，トランジスタＴｎｍｓのウエルとの接続の仕方は、図２１または図２２で示したように、ウエルを通じて行っても良いし、配線を通じて行っても良い。
このような本実施の形態においては、半導体集積回路装置の試験において、メモリセルアレイＭ１，Ｍ２におけるスイッチ用トランジスタＴ ps，Ｔ nsをオフし、ウエル給電用線Ｖ wl，Ｖ suから各トランジスタＴｐｍ，Ｔｎｍ，トランジスタＴｎｍｓの基板電位に所定の電圧を印加する。これにより、試験時におけるリーク電流の問題を回避することができ、そのリーク電流に起因するエージング試験時の熱暴走の問題も回避することが可能となる。
一方、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃ wl，Ｃ suにそれぞれ電源電圧Ｖ dd，Ｖ ssを印加することにより、スイッチ用トランジスタＴ ps，Ｔ nsをオンする。これにより、電源電圧線Ｖ dd，Ｖ ssとウエル給電用線Ｖ wl，Ｖ suとを電気的に接続してトランジスタＴｐ，Ｔｎの基板電位をそれぞれ電源電圧Ｖ dd，Ｖ ssに設定する。これにより、トランジスタＴｐｍ，Ｔｎｍ，Ｔｎｍｓの基板電位の変動を抑えることができるので、その基板電位の変動に起因するラッチアップおよび動作速度の変動を防止することができ、半導体集積回路装置の動作信頼性を確保することが可能となる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、半導体基板は、絶縁層上に素子形成用の薄い半導体層を設ける、いわゆるＳＯＩ（Silicon on Insulator）構造の半導体基板などを使用することができ、ＣＭＯＳ・ＦＥＴを形成する領域の外部にＭＯＳ・ＦＥＴまたはバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様の回路を有する半導体集積回路装置およびその製造技術とすることができる。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である論理ゲート回路または半導体メモリ回路単体の半導体集積回路装置技術に適用した場合について説明したが、それに限定されるものではなく、たとえばワンチップマイコン等のような同一半導体基板上に論理ゲート回路および半導体メモリ回路を有する半導体集積回路装置技術等に適用できる。本発明は、少なくともＣＭＩＳ（Complimentary Metal Insulator Semiconductor）構造を有する半導体集積回路装置条件のものに適用できる。
産業上の利用可能性
以上のように、本発明の半導体集積回路装置は、移動体電子機器やビデオカメラなどのような小形電子機器またはデスクトップ型やラップトップ型のパーソナルコンピュータなどのような計算機に内蔵される半導体集積回路装置に用いて好適なものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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