(57)【特許請求の範囲】
【請求項１】
回路パターンを有するマスクを用いて感光性基板上に投影露光することにより上記基板上にパターンを形成する際、所定の距離以内に隣接パターンを有する線パターンの末端部近傍の第１の位相矛盾可能領域を構成するパターン領域に対応してマスク透光部を形成する第１の位相矛盾解消用マスクパターンと、縦方向に伸びる線パターンと横方向に伸びる線パターンとの交点近傍の第２の位相矛盾可能領域を構成するパターン領域に対応してマスク透光部を形成する第２の位相矛盾解消用マスクパターンとを含む第１の位相シフトマスクと、上記第１及び第２の位相矛盾解消用マスクパターンとともに上記感光性基板上に多重露光することにより上記所定の回路パターンを形成するための相補パターンを含む第２の位相シフトマスクとを用いて多重投影露光することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
上記回路パターンは所定の格子上に存在し、上記第１及び第２の位相矛盾解消用マスクパターンは、上記格子の格子点上に存在することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
回路パターンを透光パターンとするマスクを投影光学系を介して基板上部に形成されたフォトレジスト膜に投影することにより上記基板上に上記回路パターンを形成するためのマスクを作製する際、
（１）平行して配置された透光パターン間の距離が所定の距離以内に近接するとき、上記２つの透光パターン間で投影される光の位相が互いに反転されるように上記透光パターンの位相を設定し、
（２）これにより位相が指定された複数の透光パターンにおいて、互いに分離されるべき同位相の透光パターンが所定の距離以内に近接するとき、上記近接した部分及びその近傍のパターンを抽出して第１の位相矛盾領域情報として記憶し、一方、連続すべきパターンが異なる位相を有する複数の透光パターンから構成されるとき、上記異なる位相を有する複数の透光パターンの重なる部分又は接する部分及びその近傍のパターンを抽出して第２の位相矛盾領域情報として記憶し、（３）上記第１及び第２の位相矛盾領域情報を用いて該当する各領域に対応して位相矛盾を解消するための位相矛盾解消用パターンを生成し、
（４）上記位相矛盾解消用パターンとともに一つの感光性基板上に多重露光することにより所望の回路パターンを形成するための相補パターンを生成し、
（５）上記位相矛盾解消パターンを含む第１の位相シフトマスクと、上記相補パターンを含む第２の位相シフトマスクを作製することを特徴とするマスクの作製方法。
【請求項４】
上記第１の位相矛盾領域に対する位相矛盾解消用パターンは、分離されるべき複数の同位相透光パターン間のスペース領域を挟んだ一対の領域に対して、互いに逆位相を配置した位相シフトパターンであることを特徴とする請求項３記載のマスクの作製方法。
【請求項５】
上記第２の位相矛盾領域に対する位相矛盾解消用パターンは、接続されるべき複数の逆位相透光パターンの接続位置、又は重なる領域に透光部を有することを特徴とする請求項３記載のマスクの作製方法。
【請求項６】
回路パターンを透光パターンとするマスクを投影光学系を介して基板上に形成されたレジスト膜に投影することにより上記基板上に回路パターンを形成するためのマスクを作製する際、
（１）所定の距離以内に隣接パターンを有する線パターンの末端部近傍のパターンを抽出して第１の位相矛盾可能領域情報として記憶し、縦方向に伸びる線パターンと横方向に伸びる線パターンの交点近傍のパターンを抽出して第２の位相矛盾可能領域情報として記憶し、
（２）上記第１及び第２の位相矛盾可能領域情報を用いて該当する各領域に対応して、位相矛盾を解消するための位相矛盾解消用パターンを生成し、
（３）上記位相矛盾解消用パターンとともに同一感光性基板上に多重露光することにより所望の回路パターンを形成するための相補パターンを生成し、
（４）上記位相矛盾解消パターンを含む第１の位相シフトマスクと、上記相補パターンを含む第２の位相マスクとを作製することを特徴とするマスクの作製方法。
【請求項７】
上記第１の位相矛盾可能領域に対する位相矛盾解消用パターンは、上記線パターンの末端部のスペース領域を挟んだ一対の領域に対して、互いに逆位相を配置した位相シフトパターンであることを特徴とする請求項６記載のマスクの作製方法。
【請求項８】
上記第２の位相矛盾可能領域に対する位相矛盾解消用パターンは、上記線パターンの交点部に配置された透光部を含むことを特徴とする請求項７記載のマスクの作製方法。
【請求項９】
上記回路パターンは所定の格子上に存在し、上記第１及び第２の位相矛盾解消用パターンは、上記格子の格子点上に存在することを特徴とする請求項６、７又は８のいずれか一つに記載のマスクの作製方法。
【発明の詳細な説明】
技術分野
本発明は、特にロジック系半導体集積回路を含む半導体装置等の半導体集積回路装置、その製造方法及びそれに用いられるパターンを形成したマスクの作製方法に関する。
背景技術
半導体集積回路の高性能化／高機能化は、回路パターンの微細化／高集積化により達成されてきた。例えば、論理ＬＳＩはトランジスタゲート長の縮小により高速化が進むとともに、単位面積あたりの回路密度増大により高機能化されてきた。これに伴い、論理ゲート同士を互いに接続するための配線の配置ピッチが急速に微細化している。配線ピッチの推移は、現在ＫｒＦエキシマレーザ露光装置を用いて０．８から０．４μｍ、さらにＡｒＦエキシマレーザ露光装置を用いて０．３μｍ程度まで達成可能と考えられているが、その先は従来の遠紫外線を用いた縮小投影露光法では実現困難と予想されている。そこで、さらに微細なパターンを実現するための方法として、電子線描画法、Ｘ線露光法等が検討されている。一方、光学系を変えずにその解像性能を向上する方法として、位相シフトマスクが知られている。この方法は、マスク上の特定の透光部（開口部ともいう）を透過する光の位相を制御する（通常は、１８０度反転させる）もので、光学系の解像度を従来マスクを用いた場合と比較して格段に向上するものである。
この位相シフト法では、設計段階において回路パターンのどの部分の位相を反転させるかを決定する位相配置が必要となる。しかしながら、実際の回路パターンでは位相配置が本質的に困難なパターンがしばしば発生する。例えば、コの字型（Ｕ−ｓｈａｐｅｄ）パターンや３つの透光パターン（即ち、開口パターン）が互いに最近接距離で配置されている場合がこれにあたり、これを位相矛盾と呼ぶ。この問題の解決が困難なため、位相シフトマスクの適用はこれまでメモリーＬＳＩのメモリセル等の簡単なパターンに限定されて使用されてきた。
位相シフトマスクを複雑なパターンに適用する場合でも、位相矛盾を回避する方法が大井氏等により報告されている。これは、シンボリックレベルで位相配置後コンパクションを行うことにより、位相矛盾を避けたレイアウトを求めるものである。
位相矛盾を解決する別の方法は、位相シフトマスクを含む複数マスクを同一フォトレジスト膜に多重露光するという概念に基づいている。この概念は、日本国特許第２６５０９６２号及び第２６３８５６１号において本発明者等により特許登録されている。更に、この概念の様々な回路パターンへの応用が報告されている。例えば、論理ＬＳＩのゲートパターン形成への応用が、神保氏又は小松氏等により特許出願されている（特開平５−２０４１３１、特開平６−６７４０３）。又、配線に適用する方法がＢ．Ｊ．Ｌｉｎ等により出願されている（特開平８−２２７１４０）。
又、位相回復法を用いた位相シフトマスクによる任意パターン生成アルゴリズムがＹ．Ｃ．Ｐａｔｉ，等により提案されている（ＳＰＩＥ：Ｏｐｔｉｃａｌ／Ｌａｓｅｒ  Ｍｉｃｒｏｌｉｔｈｏｇｒａｐｈｙ  ＶＩＩ，ＳＰＩＥ  Ｖｏｌ．２１９７（１９９４）ｐｐ．３１４−３２７．）。
しかしながら、上述の電子線描画法やＸ線露光法には以下のような問題点がある。まず、電子線描画法では、個々のパターンを順次描画していくため膨大な時間を要する。そこで、ある程度の規模（例えば５μｍ角程度）のパターンを一括して転写できるセルプロジェクション法が検討されているが、設定可能なパターンの種類が限定されるためランダムな論理ＬＳＩの配線パターンでは効果的ではない。又、大面積マスクをスキャン露光可能なＳＣＡＬＰＥＬ法が検討されているが、スループットは現状の露光法の数分の１程度にとどまる。
又、Ｘ線露光法では十分な精度を有するマスクを実現するのが困難という問題がある。
一方、位相シフトマスク法を実際の複雑な回路パターンに適用するための従来提案されていた様々な方法には次のような課題があった。
例えば、まず前記シンボリックレベルで位相配置後コンパクションを行う方法は、位相矛盾の発生する部分の回路寸法を緩和するため、本質的に回路微細化に逆行する。
ところで、最近の論理ＬＳＩは人手で設計可能な規模を超えており、自動配置配線法を用いて設計される場合が殆どである。従って、位相シフトマスク生成も自動生成された膨大なパターンデータに対して行う必要があり、これを人手により試行錯誤しながら行うことは非現実的である。
しかし、上記複数マスクの多重露光を用いて複雑なパターンに対応する方法のうち、例えば特開平５−２０４１３１、特開平８−２２７１４０では、元の設計パターンを複数のマスクに分解するためのルールが一般化されていないため、実際の膨大なＬＳＩデータに対処するのが困難であるという課題があった。
更に、特開平５−２０１１３１、特開平６−６７４０３に開示されている方法は、トランジスタのゲートの微細化を行うためのものであり、これらを配線パターンに適用して、その配線ピッチを縮小することは困難であるという問題がある。一方、特開平８−２２７１４０に開示されているパターンを縦横方向に分解する方法では、論理ＬＳＩのランダム配線における任意のパターンに対応することが困難である。例えば、第２９図に示した回路パターン５を縦横方向に分解すると、第３０図（ａ）（ｂ）に示すように２枚のマスクＶ及びＨが生成されるが、この場合、例えばマスクＨにおける２つの透光部（開口部）Ｘ１とＸ２間の位相矛盾は解消されない。第３０図で１は遮光部を、２，３，４は透光部（開口部）を表わしている。上記公知例には、類似のケースに対してマスク上の透光（開口）パターンＸ１とＸ２をさらに２枚のマスクに分配する考え方が示唆されているが、この場合Ｘ１とＸ２はインコヒーレント和となるためこれらを明確に分離することは困難である。また、このための一般的な指針が与えられているわけではないので、前述のように人手作業が実質的に不可能な膨大なランダムパターンを含む大規模ＬＳＩパターンに適用するのは困難である。
又、位相回復法を用いた位相配置法は膨大な計算量を要するため、上記大規模データに対して実用的な時間内に処理を行うことは困難であり、更に生成されるマスクパターンが複雑なため、実際のマスク製造上の限界等が必ずしも考慮されていないという問題がある。
一方、本発明者は、より一般的なアルゴリズムにより任意のパターンに位相シフトを適用可能とする方法を、Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，１９９９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＳＬＩ  Ｔｅｃｈｎｏｌｏｇｙ（１９９９）ｐｐ．１２３−１２４．、“Ｎｏｄｅ  ｃｏｎｎｅｃｔｉｏｎ／ｑｕａｎｔｕｍ  ｐｈａｓｅ−ｓｈｉｆｔｉｎｇ  ｍａｓｋ−Ｐａｔｈ  ｔｏ  ｂｅｌｏｗ  ０．３−μｍ  ｐｉｔｃｈ，ｐｒｏｘｉｍｉｔｙ  ｅｆｆｅｃｔ  ｆｒｅｅ  ｒａｎｄｏｍ  ｉｎｔｅｒｃｏｎｎｅｃｔ  ａｎｄ  ｍｅｍｏｒｙ  ｐａｔｔｅｒｎｉｎｇ”で発表した。
この１９９９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙで述べられている方法では、配線パターンを形成するのに３枚以上のマスクを要し、マスクコストがかさむという課題がある。
以上、これまでランダム配線パターンに周期型位相シフト法を適用可能とするための一般的かつ低コストな方法はなかった。このため、（１）論理ＬＳＩの回路パターンの微細化及びチップ面積の縮小は従来マスクを用いた光リソグラフィの配線ピッチの限界により律速されてしまう、（２）従来マスクを用いた光リソグラフィの限界を超えた配線ピッチ縮小を達成しようとするとスループットの極めて低い電子線描画法を使用せざるを得ないという課題があった。
本発明の目的は、微細回路パターンを投影露光法と位相シフトマスクとの組み合わせを用いて形成することのできる改良された半導体集積回路装置の製造方法を提供することにある。
それにより例えば、ランダム（不規則）でかつ膨大な量の微細回路パターンを有するマイクロコンピュータのようなロジックＬＳＩを低コストかつ短時間で製造することができる。即ち、従来光リソグラフィでは現実的に困難と考えられてきた０．１５μｍ以下の配線間隔を有する微細な配線パターンで構成されるランダムな配線パターンを有する論理ＬＳＩを、光リソグラフィを用いて製造することにより半導体集積回路装置の高性能化高機能化を低コストで達成することができる。
本発明の他の目的は、論理ＬＳＩの配線パターン等のランダム（不規則）かつ膨大な量の微細回路パターンであっても、高々２枚の位相シフトマスクの多重露光により、任意のパターンに周期的位相シフトを適用可能とするマスクパターンを、低コストかつ短時間で設計、製造する方法を提供することにある。
発明の開示
本願において開示される発明の内、代表的なものの概要を簡単に説明すれば以下の通りである。
本発明は微細回路パターン用の位相シフトマスクを形成する際の種々のパターンの形状及び配置等によって発生する位相矛盾の特徴を解析することによってなされたものである。
即ち、本発明は従来位相シフトマスクの使用が困難とされてきたロジックＬＳＩの種々の回路パターンを解析し、特に直線部、端部、Ｌ字部及びＴ字部（即ち、縦横に並走する直線部、先端部、角部、及び縦横交差部）を有する近接パターンでの位相矛盾の特徴を解析し、それを逆に利用することによってなされたものである。
例えば、本発明による半導体集積回路装置の製造方法は、半導体領域の上部に設けられたフォトレジスト膜に複数の直線部、端部、及びＬ字部又はＴ字部を有する開口パターンを形成する際に、上記パターンの上記端部及びＬ字部又はＴ字部に対応させた第１の透光部を有する第１マスクと上記パターンの上記直線部に対応させた第２の透光部を有する第２マスクとからなる２枚のマスクを用いて上記フォトレジスト膜に対して多重投影露光することによって上記開口パターンを形成するものである。
また、上記開口パターンの上記複数の直線部、端部、及びＬ字部又はＴ字部が他の直線部又は端部から０．１５μｍ以下の間隔をもって隣接配置されている場合には、上記第１マスク及び又は第２マスクは位相シフトマスクで構成される。
又、本発明による他の半導体集積回路装置の製造方法では、半導体領域上部に設けられた感光性部材に縦横方向に走る回路パターンを形成する際、上記回路パターンの縦方向に互いに近接して並走するパターンと横方向に互いに近接して並走するパターンとの両方に対応する透光部を有する第１の位相シフトマスクと、上記回路パターンの先端部、角部、又は縦横交差部のいずれかに対応する透光部を有する第２の位相シフトマスクを用いて上記感光性部材に投影光学系を用いて多重露光することにより上記回路パターンが形成される。
本発明の更に別の半導体集積回路装置の製造方法では、回路パターンを有するマスクを用いて感光性基板上に投影露光することにより上記基板上にパターンを形成する際、所定の距離以内に隣接パターンを有する線パターンの末端部近傍の第１の位相矛盾可能領域を構成するパターン領域に対応してマスク透光部を形成する第１の位相矛盾解消用マスクパターンと、縦方向に伸びる線パターンと横方向に伸びる線パターンとの交点近傍の第２の位相矛盾可能領域を構成するパターン領域に対応してマスク透光部を形成する第２の位相矛盾解消用マスクパターンとを含む第１の位相シフトマスクと、上記第１及び第２の位相矛盾解消用マスクパターンとともに上記感光性基板上に多重露光することにより上記所定の回路パターンを形成するための相補パターンを含む第２の位相シフトマスクとを用いて多重投影露光することによって微細回路パターンが感光性基板に形成される。
更に具体的には、上記マスクでＫｒＦエキシマレーザを用いてフォトレジスト膜に多重投影露光することにより、これまで困難とされてきた不規則な０．３μｍ以下のピッチ（即ち、パターン幅０．１５μｍ以下でパターン間隔０．１５μｍ以下）の微細パターンで構成されるロジックＬＳＩを従来の投影露光技術を用いて再現性良く製造することができる。又、同様にＡｒＦエキシマレーザ又はＦ２レーザを光源として使用すれば、各々ピッチ０．２３μｍ又は０．１９μｍ以下の微細パターンに対応することができる。
なお、本発明において、回路パターンとはマスク上の透光部（開口部ともいう）に対応する領域、即ち例えばポジ型フォトレジスト膜に設けられる開口部のパターンであって、実際には半導体装置における配線等の平面配置における導電体領域、半導体領域、又は上記領域以外の非導電領域のいずれかのパターンを意味する。マスクの透光領域（即ち、開口領域、フォトレジスト膜への光照射領域）が、導電体領域、半導体領域又は非導電領域のいずれを規定するかはパターン転写プロセスにおいてポジ型レジストを用いるか、ネガ型レジストを用いるか、あるいは配線プロセスにおいて配線材料をエッチングして配線パターンを形成するか、あるいはいわゆるダマシンプロセスを用いて絶縁体膜中の溝パターンに配線材料を埋めこむか等によって異なる。
更に又、かかる本発明に適した２枚のマスクは次の手順により作製される。即ち、（１）平行して配置された透光パターン間の距離が所定の距離以内に近接するとき、上記２つの透光パターン間で投影される光の位相が互いに反転されるように上記透光パターンの位相を設定し、（２）これにより位相が指定され複数の透光パターンにおいて、互いに分離されるべき同位相の透光パターンが所定の距離以内に近接するとき、上記近接した部分及びその近傍のパターンを抽出して第１の位相矛盾領域情報として記憶し、一方、連続すべきパターンが異なる位相を有する複数の透光パターンから構成されるとき、上記異なる位相を有する複数の透光パターンの重なる部分又は接する部分及びその近傍のパターンを抽出して第２の位相矛盾領域情報として記憶し、（３）上記第１及び第２の位相矛盾領域情報を用いて該当する各領域に対応して位相矛盾を解消するための位相矛盾解消用パターンを生成し、（４）上記位相矛盾解消用パターンとともに一つの感光性基板上に多重露光することにより所望の回路パターンを形成するための相補パターンを生成し、（５）それらのパターンデータをもとに上記位相矛盾解消パターンを含む第１の位相シフトマスクと、上記相補パターンを含む第２の位相シフトマスクが作製される。
発明を実施するための最良の形態
以下の説明では、簡単のため第１図（ａ）に示すごとく、回路パターン６，７等は所定の格子（以下、基本格子と呼ぶ）の格子点を結ぶある所定の太さを有する線分から構成されるとする。この仮定は、自動配置配線ツールの使用を前提として設計された大規模配線システムの場合ほぼ妥当なものである。ここで、第１図の最小配線ピッチは位相シフト露光法の解像限界以上、従来露光法の解像限界以下（例えば、０．３μｍ以下）とする。なお、第１図（ａ）中の黒丸部８は上記パターンが該部においてその下部の配線等の物体（例えば、電極或いはビア）と接続する部分を示しいる。
投影露光で隣接する配線間を明確に分離して解像するために、０．１５μｍの最小間隔で並走する両者パターンの位相を反転させる必要がある。そこでまず、基本的に隣合う格子線に沿って配置されるパターンの位相が互いに反転するようにパターンに位相を配置するとする。これは、例えば、基本格子を第１図（ｂ）に示すごとく縦横各々に対して位相０の格子０と位相πの格子πに分解し、位相０の格子０上の線分に対応するパターンに位相０を、位相πの格子π上の線分に対応するパターンに位相πを配置することにより行われる。なお、第１図（ｂ）において、白地の領域は位相が０度のパターンを示し、斜線領域は１８０度位相がずらされたパターンを示している（以下同様）。
しかしながら、設計された任意のパターンにこれを適用すると、当然のことながらいたるところに位相矛盾が生じる。位相矛盾とは、（１）独立して存在すべき（互いに分離されるべき）位相の等しい複数のパターンがある距離（第１図の場合、基本格子周期の２倍程度）以下に近接すること、又は（２）位相０のパターンと位相πのパターンが互いに接するか又は重なること、と定義する。
前者をタイプＡの位相矛盾、後者をタイプＢの位相矛盾と呼ぶことにする。タイプＡの位相矛盾が生じると本来分離されるべき２つのパターンが接続してしまう。一方、タイプＢの位相矛盾が生じると本来接続すべき２つのパターンが分離されてしまう。
これら２つのタイプの位相矛盾Ａ，Ｂの例を第１図（ｂ）中に示す。又、各々の典型的な例を第２図の上段左、第３図の上段左に示す。ここで、これらの位相矛盾は、必ず格子点、もしくはパターンの端部または角部、又は交叉部で生じていることに注意する。
タイプＡの位相矛盾は、位相０の格子（又は位相πの格子）上に存在する２つの線分５１と線分５２の距離が元の基本格子の最小格子間隔に等しい部分で生じる（第２図の上段右）。即ち、同一位相の２つの独立した図形に属する格子点が最小格子間隔で互いに隣接する場合に、上記２つの格子点の間で生じる。この現象は必ず線分終端の格子点と他の線分叉は他の線分の終端点の間で生じることがわかる。タイプＡの位相矛盾が生じると、上記２点の間で本来分離されるべき２つのパターン５１，５２が接続してしまう。
このタイプの位相矛盾は、基本的には元のパターンを矢印で第２図の中段及び下段に示すような２枚のマスクパターンに分解し、両者を同一レジスト膜に多重露光する。第１のマスク（第２図の中段）は２つの格子点に対応する位置にパターン５３，５４を形成する位相シフトマスクであり、第２のマスク（第２図の下段）はその他の線の部分５５，５６，５７を形成する位相シフトマスクである。第２のマスクでは、同一位相の独立した２つのパターン５５，５６の間隔を、少なくとも両者が同位相でも分離解像可能な距離まで拡大する。これによりタイプＡの位相矛盾が解消する。なお、この例では全ての配線終端点を一律に別マスクとしているが、必ずしもそのようにする必要はなく、タイプＡの位相矛盾が生じた配線終端点のみを別マスクに抽出すればよい。
一方、タイプＢの位相矛盾は、１つの連続した折れ線（Ｌ字又はＴ字ライン）５８，５９が位相０の格子と位相πの格子にまたがって存在する場合、その位相０の格子に属する部分と位相πの格子に属する部分が交差する部分（Ｌ字部）で生じる（第３図の上段右）。即ち、位相０の格子上に存在する線分５９と位相πの格子上に存在する線分５８が交差する部分で生じる。この現象は必ず折れ線の角部（Ｌ字部）又は縦線と横線の交差部（Ｔ字部）で生じることが分かる。このタイプの位相矛盾が生じると本来接続すべき２つのパターンが上記格子点において分離されてしまう。
そこで、この場合には、元のパターンを矢印で第３図の中段及び下段に示すような２枚のマスクパターンに分解し、両者を同一レジスト膜に多重露光する。第１のマスク（第３図の中段）は上記交差点（Ｌ字部又はＴ字部）に対応する位置にパターン６０を形成し、第２のマスク（第３図の下段）はその他の線の部分６１，６２を形成する。これにより、タイプＢの位相矛盾が解消される。これについても、全ての縦横パターンの交差部を一律抽出すればタイプＢの矛盾は自動的に解決されるが、必ずしもそのようにする必要はなく、タイプＢの位相矛盾が生じた配線終端点のみを別マスクに抽出すればよい。
タイプＡの位相矛盾を解決するために上記位相矛盾を挟む１対の格子点におかれる位相マスクパターンと、タイプＢの位相矛盾を解決するために上記位相矛盾位置の格子点に配置されるマスクパターンとは、１枚の同一マスク上に配置することができる。両者は元の基本格子の格子点上に存在するので、市松模様もしくはチェッカーフラグ状に位相配置することにより、位相矛盾なく位相配置可能である。
以上、基本格子を０格子、π格子に分解し、各格子上で、タイプＡ及びタイプＢの位相矛盾個所を除いた部分即ち、縦横に並走する直線部分のパターンを各々０、πの位相とする第１の位相シフトマスクと、上記タイプＡ及びＢの位相矛盾個所を露光するための第２の位相シフトマスクを多重露光することにより、２枚のマスクで格子上のランダムパターンが形成可能となる。
以上、回路パターンが所定の格子に沿った一定幅の配線であり、しかもその終端が格子点上にある場合について述べてきた。しかし、設計の融通性の観点からこの制限はもう少し緩和されることが望ましい。例えば、配線抵抗の懸念される比較的長距離の配線に対しては太幅配線が必要となる。また、論理ＬＳＩのスタンダードセル内部の配線等では、ゲート電極上へのコンタクトと基板上活性領域上へのコンタクトが基本ピッチの半分だけずれることから、基本格子からはずれたパターンが望まれる場合がある。そこで、次に様々な太さの配線や、前記基本格子の間にもパターンの存在する場合について説明する。これらの場合にも、本発明を拡張することは比較的容易である。
まず、太さの異なる配線６５は、第４図（ａ）に示すように、上記基本格子に沿った最小線幅配線の間を配線パターンで埋めることによって定義されるとする。又、上下基板との接続用ビアやコンタクト（図示省略）は原則として基本格子上に存在するとする。これらの仮定は、自動配置配線ツールの使用を前提とした大規模配線システムの設計では多くの場合妥当なものである。
設計パターン６５の輪郭に含まれている基本格子の格子点に対して、先に述べた定義に基づきタイプＡ及びＢの位相矛盾を抽出すると、第４図（ｂ）に示すように配線パターンに沿ってタイプＢの位相矛盾が６９で示すように格子間のいたる所に発生する。このことは、太幅配線６５が存在しない場合には、隣り合う格子線に沿った線分は分離されるべきものであり、両者の位相は必ず反対であったので、線分間の位相矛盾は生じえなかったことから理解される。しかし、タイプＢの位相矛盾は前記したように格子点と格子点の間に定義されたものなので、ここで第４図（ｃ）に示すようにこのような線と線の間の位相矛盾を新たに定義し、これをタイプＣの位相矛盾と呼ぶこととする。
このタイプＣの位相矛盾は、基本格子上の隣接する格子線が同一パターンに属する場合、上記パターンに含まれる２本の格子線間に生じる。このタイプの位相矛盾は、元のパターン（第５図の上段）を矢印で第５図の中段及び下段に示すような２枚のマスクパターンに分解し、両者を同一レジスト膜に多重露光することにより解決される。即ち、第１のマスク（第５図の中段）は位相矛盾部分、即ち２つの格子線に挟まれる部分に対応するパターン６６を形成し、第２のマスク（第５図の下段）はその他の線の部分に対応する位相シフトパターン６７，６８を形成する。これにより、タイプＣの位相矛盾が解消される。
なお、上記部分は必ずしも基本格子に沿った最小線幅配線に挟まれている必要はなく、片側で接しているだけの場合にも上で述べた方法を応用して対処可能である。
タイプＡ又はＢの位相矛盾を解決するためのパターンと、タイプＣの位相矛盾を解決するためのパターンは１枚の同一マスク上に配置することができる。ただし、タイプＡ又はＢの位相矛盾を解決するためのパターンは基本格子の格子点上に配置されるのに対して、タイプＣの位相矛盾を解決するためのパターンは基本格子の格子間に線状に配置される。従って、これらを１枚の同一マスク上に配置して、位相配置する場合には若干の注意が必要である。
例えば、第６図の上段に示すような太幅配線７０と最小幅配線７１，７２の混在パターンでは、タイプＡ又はＢの位相矛盾を解決するためのパターンと、タイプＣの位相矛盾を解決するためのパターンが接触してしまうので位相配置が困難となる。
この場合、太幅配線と接続点の機能から考え、配線末端付近ではタイプＡ又はＢの位相矛盾解消を優先して、矢印で第６図の中段及び下段に示すような配置の２枚のマスクを形成すれば良い。
即ち、タイプＣの位相矛盾解消パターンとしては、太線部分７０を配線幅方向には片側Ｗ（＝基本周期の半分）程度、配線長手方向には片側２Ｗ程度、各々パターンを縮小した図形を用いればよい。
これにより、末端部（先端部、終端部）ではタイプＡ又はＢの位相矛盾を解決して他の配線又はビア等との接続を確実に行うことができ、一方、末端以外の部分ではタイプＣの位相矛盾を解決することにより太幅配線を実現し、配線抵抗を低減できる。
次に、基本格子の間にもパターンが存在するような、さらに一般的な配置のパターンに適用した場合について述べる。まず、基本格子に対してその縦横方向に各々半周期ずれた位置にサブ格子を定義する。
設計パターンは、第７図に示すような基本格子上の幅Ｗ（＝基本周期の半分）の線分とサブ格子上の幅Ｗの線分の組み合わせ（和領域）から構成されるとする。この場合の、処理の全体的な流れを第８図に示す。
まず、はじめに対象となるパターンから太幅パターン７３を抽出し、上に述べた方法に基づいてタイプＣの矛盾解消パターンを生成する。次に、元のパターンから上記タイプＣの矛盾解消パターンを除くと、基本格子、サブ格子上の最小線幅パターンが残る。
基本格子上のパターンと同様、サブ格子を格子０’、格子π’に分割すると、上記パターンは、格子０、格子π、格子０’、格子π’のいずれかに属することになる。従って、上記格子に従って強制的に位相配置することにより、基本格子に属するパターン間、サブ格子に属するパターン間、基本格子に属するパターンとサブ格子に属するパターン間の各々で、タイプＡとタイプＢ両方の位相矛盾が生じうる。
そこで、これらタイプＡとタイプＢの位相矛盾を抽出し、先に述べた方法に基づいてこれらの矛盾に対する矛盾解消パターンを生成する。これらの矛盾解消パターンを必要に応じて元のパターンから取り除き、これを第１の位相マスクとする。又、上記、タイプＡ、Ｂ及びＣの矛盾解消パターンを１枚の同一マスク上に配置し、これを第２の位相マスクとする。各々のマスクにおける位相配置の方法については以下に述べる。又、各マスク上の個々のパターン形状については、適当な近接効果補正（ＯＰＣ）を加えることが好ましいが、これについても後述する。
まず、上記第１の位相マスクでは、第９図に示すように、基本格子上のパターン同士、サブ格子上のパターン同士の最小線間隔は、基本ピッチの半分Ｗであるのに対し、基本格子上のパターンとサブ格子上の互いに独立したパターン間の距離は少なくとも上記最小間隔の２倍（２Ｗ）以上となる。本発明では、Ｗを最小でも位相シフトの最小解像可能寸法程度とするが、この場合、間隔が２Ｗ程度離れたパターンは、両者の位相関係によらず常に分離可能である。従って、基本格子上のパターンとサブ格子上のパターンは、１枚の同一マスク上に配置しても問題ない。即ち、各々の格子上の位相矛盾部を除いた線パターンは、１枚の同一の第１位相マスク上に配置できる。各パターンの位相は、例えば個々のパターンが格子０、格子π、格子０’、格子π’上のいずれに存在するかにより決定できる。次に、上記第２の位相マスクにおける様々な種類の位相矛盾解消用パターンの配置について考える。タイプＡの矛盾は、基本格子の同位相格子点同士、サブ格子の同位相格子点同士、基本格子格子点とこれと同じ位相のサブ格子格子点の間のいずれかに生じ得る。これらを各々タイプＡ−１、Ａ−２，Ａ−３と分類すると、同じタイプの矛盾間の最小距離は位相シフトの最小解像寸法と等しいが、違うタイプの矛盾解消パターン同士の距離は第１０図（ａ）に示すように０となる可能性がある。
この場合、互いに相接する矛盾解消パターンの位相が等しくなるように、矛盾解消マスクの位相配置を、例えば第１０図（ｂ）に示すように行う必要がある。これは、基本格子、サブ格子にかかわらず、縦横線の位相が異なる格子点に対応する矛盾解消マスク上の位相が、常に等しくなるように、第１１図に示すように設定することによりなされる。
これにより、Ａ−１とＡ−３が第１０図に示すように接する場合にも、互いに接する矛盾解消パターンの位相を等しくすることができる。基本格子格子点、サブ格子格子点、縦基本格子と横サブ格子の交点、横基本格子と縦サブ格子の交点の各々に対してみると、位相はチェッカーフラグ状に配置されており、その最小距離は位相シフトの最小解像寸法と等しい。従って、上記互いに接する部分以外の矛盾解消パターンは常に分離解像可能である。
タイプＢの位相矛盾も、基本格子のみの場合と全く同様に定義され、解決される。すなわち基本格子、サブ格子に依らず、位相０と位相πのパターンの交点がタイプＢの位相矛盾となる。このうち、基本格子上の位相矛盾同士、又はサブ格子上の位相矛盾同士は基本格子の周期で配置されるが、基本格子−サブ格子間の矛盾と同一格子間の矛盾の最小距離は０となり互いに相接する可能性がある（第１２図（ａ））。この場合、互いに接する矛盾解消パターンの位相が等しくなるように、第１２図（ｂ）に示すように矛盾解消マスクの位相配置を行う必要がある。これも、上で述べたタイプＡの矛盾に対するのと全く同様、矛盾解消マスク上の位相を第１図１に示すように設定することにより行うことができる。
第１１図に示した位相配置方法では矛盾解消パターン同士の間に位相矛盾が生じる例外的なケースの一例を第１３図に示す。第１３図（ａ）に示すパターンでは矛盾解消パターンが基本格子上の一方向に連続する３つの格子点に存在する。このような場合の位相配置は、第１１図の方法に依らず、第１３図（ｂ）に示すように連続する３つの位相矛盾解消パターンの位相を全て等しくすることが望ましい。
この場合の図形処理は煩雑なものとなるが、多くの場合このような複雑な配線パターンは論理セル内部の配線なので、セルの設計時に矛盾を抽出し、個別に設計補正することにより対応してもよい。セル間配線が混在する場合には、セル内の端子に配線が接続されることを前提として位相配置することが望ましい。
以上述べてきた操作は全て図形演算によるルール化が可能であり、従っていわゆる自動図形演算ツールによって自動的に行うことができる。基本的なアルゴリズムの一例を第２６図に示す。具本的なプログラムについては後程実施例で示す。なお、簡略化のため第２６図では太線パターン及び基本格子間のパターンについては省略されている。
即ち、第２６図の最上部左に示した元の設計パターンからその右へ矢印で示したように、横線を抽出してそれらに対する位相配置を設定すると共に、縦線を抽出してそれらに対する位相配置を設定する。次いで、その下方向に矢印で示したように、位相０／πの交点を油出し前述したタイプＢの位相矛盾個所を抽出すると共に、位相０のパターン及び位相πのパターンを合成して前述したタイプＡの位相矛盾個所を抽出する。それらの結果に基づいて、それぞれの位相矛盾を解消するパターンを生成し、矢印に示すようにこれらの位相矛盾解消パターンを合成する。そして、この合成された位相矛盾解消パターンに対して適正な位相配置を割り当てて第１の位相矛盾解消用マスクＰを形成すると共に、上記縦横線の合成パターンから上記合成された位相矛盾解消パターンを差し引いて第２の線パターン形成用マスクＱを形成する。
なお、本発明では上記のように、元のパターンデータから所定のパターンデータを差し引いてこの所定パターン以外の残りのパターンデータを生成することを簡略化するために相補パターンを生成すると称する。
ところで、前記第一の位相マスクでは、正方形からラインアンドスペースパターンまで様々な形状のパターンが生じる。これら様々なパターンを同時に精度よく形成することは、微細化するにつれて一般に難しくなってくる。これを解決するためには、所謂、近接効果補正（ＯＰＣ）を行うことが好ましい。本発明に適用可能なＯＰＣの例を第１４図に示す。
第１４図（ａ）は、線パターン用マスク上のパターンに対するＯＰＣの例である。図中薄い線８０は元の設計パターン、太い実線８１は補正後のパターン形状を示す。例えば、隣接パターンまでの距離が大きな孤立パターンの線幅は、上記距離の比較的小さな密集パターンの線幅より太くし、長さの短いラインパターンの線幅や、正方形状の微細パターンの寸法を相対的に大きくすること等が好ましい。本発明では、マスク上の個々のパターンにいわゆるハンマーヘッドやセリフ等の微小補正パターンを付加する必要は必ずしもないが、付加しても別段の支障はない。
第１４図（ｂ）及び（ｃ）は、上述した矛盾解消用マスク上のパターンに対するＯＰＣの例である。矛盾解消用パターンは基本的に正方形状の微細パターンであるが、その大きさ、形状を、太線８４で示すように位相矛盾のタイプ、隣接パターンとの距離等に応じて適宜変更することが好ましい。特にタイプＢの位相矛盾解消パターンは２乃至４個のパターンを互いに接続するためのものなので、第１４図（ｃ）の太線８５で示すような各種形状とする等、目的に応じた補正を加えることが有効である。
又、これら矛盾解消用パターンが孤立して存在する場合、その投影像が周囲へ広がってしまうのを防ぐために、第１５図（ａ）に示すような逆位相の周辺ノードパターン８６を付加してもよい。回路機能上、問題ないことが保証されている場合には、これらの周辺ノードパターン８６は元々の設計上でパターンの存在しない領域に配置しても構わない。
又、設計パターン上に元々存在する正方形状の微細パターンに対しては、その周囲の配線パターンの存在しない部分の格子点上に、前もって微細正方形ダミーパターン８７を配置してもよい（第１５図（ｂ））。これらのダミーパターン８７の位相配置は、格子の位相に従って行えばよい。
これらの周辺ノードパターン８６又はダミーパターン８７はそれ自体で解像しても構わないが、第１５図（ｃ）に示すような単独では解像しないような微細な補助パターン８８とすることもできる。この場合の補助パターン８８の位置は必ずしも隣接格子点上である必要はなく、位相矛盾解消パターンの中心からの距雛及び形状を適宜最適化することが好ましい。
以上説明したこれらの種々のＯＰＣ手法を追加することにより、仕上がりパターンの精度及び設計パターンに対する忠実度を更に向上することができる。
さらに、第１６図の上段左に示すようにタイプＢの位相矛盾解消パターンに隣接する格子点位置に他の位相矛盾解消パターン又は周辺ノードパターンが配置される場合、矢印で第１６図の第２段目に示したように線パターン用マスクと位相矛盾解消パターン用マスクとの二つのマスクを用いてフォトレジスト膜に投影露光すると、矢印で第１６図の最下段に示すように、出来上がりのフォトレジスト膜のパターンにくびれ８９，９０が生じる恐れがある。これは、位相矛盾解消パターン用マスクで形成される投影像では、第１６図の２段目及び３段目で示すように点線９１，９２の位置で光強度が０となるのに対して、線パターン形成用マスクでは図中に点線９３、９４で示すように位相の逆転した縦横線の中間、即ち交差部の斜め４５度の線上で光強度が０となり、両方のマスクで光強度が０となる位置が互いに近接してしまう、もしくは片方の光強度が０となる位置でもう片方のマスクの像の光強度が十分に得られないためである。
このくびれパターンが問題となる場合には、第１７図に示すごとく、第１７図の上段左の元のパターン９５を上段右のようにそのパターン配置自体を変更（９６）し、矢印で第１７図の下段に示すように線パターン用マスク９７と位相矛盾解消パターン用マスク９８との２枚のマスクを形成することが考えられる。セル内配線のように人手でパターンを設計する場合には、このような対応が可能である。
しかしながら、設計パターンに立ち戻ってこれを変更することは、設計フローの観点から煩雑であり必ずしも好ましくない場合がある。
そこで、この場合には、タイプＢの矛盾解決用パターンを第１８図に示すように改良してもよい。なお、第１８図（ａ）（ｂ）（ｃ）では、左側に線パターン用のマスク９９を、右側に位相矛盾解消パターン用マスク１００が示されている。第１８図（ａ）はここでいう改良をする前のマスクパターン分解を、（ｂ）及び（ｃ）は改良した後のマスクパターン分解の結果を示す。
まず、第１８図（ｂ）に示した改良方法では、実際の位相矛盾を格子０と格子πの交点（又は角部）ではなく、角部から基本格子の１周期分ずれた位置の格子点上にずらす。これにより、第１６図に示した様な問題を解決することができる。又，第１８図（ｃ）に示した改良方法では、複数の連続する格子点上にＴ字交差点が配置された場合、これらを同一位相図形として取り扱う。位相矛盾解消用パターンは上記連続する格子点のひとつ外側の格子点に設定する。この方法は、連続するＴ字交差が第１８図（ｃ）のようにそのＴの字の（頭の）横線部分が一直線上に並んでいる場合に限って行うこととしてもよい。この限定を行わない場合には、線パターン間の位相矛盾が生じる恐れがあるので、注意が必要である。
第１８図（ｂ）に示した改良方法はさらに次のように一般化することにより、処理を自動化できる。これまで述べてきた方法（第３図参照）ではタイプＢの位相矛盾を、矛盾が起きた交差部のみを別マスクにすることによって解決した。しかし、タイプＢの位相矛盾を解決するパターンは第３図に示したパターンに限らず、むしろ第３図は考え得る矛盾解消パターンのうち最も単純なものであるにすぎない。そこで、ここでは、タイプＢの位相矛盾を解決する他のパターンを利用する。基本的には、タイプＢの位相矛盾の生じるパターン交差部を中心とする所定の範囲を、所定の矛盾解消パターンに置きかえる。ここで、上記矛盾解消パターンは第１マスク上のパターンと第２マスク上のパターンの組み合わせから構成することができる。
第１９図に、タイプＢの矛盾解消パターンとその生成方法の例を示す。タイプＢの位相矛盾箇所を中心とする第１９図の最上段に薄い線で描かれた四角形１０６の内部のパターンを、図中に矢印で示したように以下の手順により生成した位相矛盾解決パターンに置きかえる。
まず、パターン１０１と設計パターン１０２の共通領域を求め適宜形状補正したものを、位相矛盾解消用マスク上のタイプＢ位相矛盾解消パターン１０３とする。又、パターン１０４と設計パターン１０２の共通領域を求め適宜形状補正したものを、ライン部形成用マスク上のタイプＢ位相矛盾解消パターン１０５とする。各々のマスク上のタイプＢ位相矛盾解消パターンを、薄い線で描かれた四角形の内部にはめ込み、その外側のパターンとマージする。位相矛盾解消用マスク上のタイプＢ位相矛盾解消パターンの位相は、各パターンが置かれた格子点の座標に基づいて決定することができる。
ライン部形成用マスク上の位相矛盾解消パターン１０５については特に位相は問わないが、例えば位相矛盾の生じた格子点の座標に基づいて決定することができる。
本方法によれば、位相矛盾解消マスク上でタイプＢの矛盾箇所に隣接する格子点には必ず開口パターンが生成されるため、上記タイプＢの矛盾に隣接して他の位相矛盾が存在する場合にも、これらの他の位相矛盾を問題なく解決することができる。
同様に、第２０図に別の位相矛盾解消パターンとその生成手順を示す。第２０図の方法によれば、ライン部形成用マスク上で薄い線２０６の内側と外側の同位相のパターンを直接接続することにより、パターンデータ量を抑制することができる。なお、前記した第１８図（ｃ）のパターンは、第２０図に示した方法を適用することにより得られたものである。
なお、第１８図（ｃ）に示した方法についても、以下のように一般化できる。横線部分が一直線上に並んで隣接するＴ字交差点の近傍パターンを抽出してこれを１つのまとまりとして位相を割り当てる。上記位相は、例えば一直線上に並んだ横線部分の格子の位相から決定することができる。次に、これを強制的に位相配置された回路パターンのその他の部分と合成する。合成の成果、上記１つのまとまりとして位相を割り当てられた部分と、それ以外の部分の間に新たな位相矛盾が発生するので、その接点部分に矛盾解消パターンを生成すればよい。
以上の説明では、幅が太い線の内部を除く全てのパターンに対し、まず始めに強制的に位相配置することを仮定してきた。しかし、実際には位相配置は最低限必要な範囲に限ってもよい。これは、例えば第２７図に示したような方法によって達成される。
まず、第２７図左上の元の設計パターンから、ライン端、角部、交差点等の特徴を抽出しておく。また、ある距離以内に近接したパターンを抽出し、その近傍を位相シフト適用領域とする。そして、上記位相シフト適用領域に対しては、第８図又は第２６図、第１８図等に示したような手順に従って位相配置を行う一方、位相シフト適用領域外のパターンに対しては、例えば位相０度を割り当てる。しかる後に、各々位相の割り当てられた位相シフト適用領域内及び上記領域外のパターンを合成する。合成の結果、位相矛盾が生じるので、これを抽出し、さらに位相矛盾解消パターンを生成する。特に、位相シフト適用領域内の位相πのパターンと位相０度を割り当てられた位相シフト適用領域外のパターンの接点は新たなタイプＢの位相矛盾として取り扱うことに注意する。このようにして、第１の位相矛盾解消用マスクＰと第２の線パターン形成用マスクＱとの２枚のマスクを形成する。
このように位相シフト領域を最低限に抑えることにより、例えば位相シフトマスクの欠陥密度を抑制してマスク製造歩留りを向上することができる。これは、例えば位相πの領域を位相マスクの掘りこみ部分とした場合、掘りこみ領域の面積を最小化することにより上記領域における基板エッチング時の欠陥数を抑えることができるためである。
なお、本発明では最小限必要箇所だけを抽出して解消パターン生成しても、矛盾が生じる恐れのある箇所を全て抽出して解消パターン生成してもどちらでもよい。例えば第２１図上段に示すようなパターン１１１の場合、矛盾箇所のみを抽出して矛盾解決パターンを生成した場合、元のパターン１１１は第２１図中に矢印で下段左に示すような２枚のマスク１１２，１１３に分解される。この場合、第２のマスク上で対向する逆位相パターンに対しては、図中に示すようなハンマーヘッド等を付加する近接効果補正を行うことができる。
一方、矛盾の生じる恐れの有る全てのライン端に対して矛盾解決パターンを生成してマスク分解したのが第２１図中に別の右側の矢印で下段右に示した２枚のマスク１１４，１１５である。この場合にも、第２のマスク上で対向するパターン間の位相関係に応じて、第１のマスク上のパターン寸法やパターン位置を変える等の補正を行ってもよい。
（実施例１）
上記説明した方法を適用して、０．３μｍピッチのダマシン配線層パターンを形成した例について以下説明する。
まず、設計された０．３μｍピッチの配線層パターンに対して、第２６図で説明した方法に従い２枚の位相マスク用マスクデータ即ち、位相矛盾解消用マスクデータと線パターン形成用マスクデータとを作成した。このためのパターンデータ処理には、いわゆるマスクデータ処理用の図形演算ツールを用いた。用いたプログラムを以下に示す。
なお、配線パターンの寸法、ピッチ等が変わった場合には、上記プログラム中の各種寸法パラメータについても適宜変更することが望ましい。又、プログラムについても機能がほぼ同等であれば、上記に限定するものでない。
以下のプログラム中の、ＳＩＺＥ（Ａ；ｄ）、ＸＳＩＺＥ（Ａ；ｄ）、ＹＳＩＺＥ（Ａ；ｄ）は各々図形Ａの各辺を、全方向、ｘ方向、ｙ方向に図形Ａの内側から外側へ向かってｄだけ移動する演算を、ＡＮＤ、＋、−は図形のブール代数演算を示す。ｉｎｐｕｔは元の設計パターンの図形データを、Ｒｅｓ＿ｍａｓｋは位相矛盾解消用マスクの開口パターンの図形データを、Ｌｉｎｅ＿ｍａｓｋはラインパターン形成用マスクの開口パターンの図形データを示す。ｗは配線パターンの配線幅であり、基本格子の周期の半分に等しい。ｄＡ，ｄＢ，ｄＰは各々、位相矛盾解消用マスク上の、タイプＡ、タイプＢの位相矛盾解消パターン、周辺ノードパターンの寸法又は形状補正パラメータである。又、ｄＬＥは、ラインパターン形成用マスク上のタイプＡの位相矛盾に接するライン端の後退量を指定するパラメータである。又、プログラム中“    ”で囲った部分はコメント文を示す。
0004009459.tif 000002
0004009459.tif 000003
0004009459.tif 000004
上記プログラムにより、設計データ上でタイプＡ及びタイプＢの位相矛盾が発生した部分のみが抽出され、これらを解決するためのパターンが位相矛盾解消用マスク上に生成された。なお、上記プログラムは、各マスク上の開口パターンデータの生成部分のみを示している。さらに実際には、上で発生したパターンに対して、近接効果補正と、格子上の位置に応じて位相配置を行った（ここでは具体的なプログラムは省略する）。この様にして生成したマスクデータに基づき２枚の位相シフトマスクを作製した。位相シフトマスクの構造は既に一般的に知られているものと同様のものを用いた。
次に、上記マスクを用いた配線パターンの形成工程について、第２２図を用いて説明する。まず、ダマシン配線をその上に形成すべき所定のＬＳＩ基板（Ｓｉ）１１上に、Ｓｉ酸化膜１２を堆積する。その上に所定の反射防止膜１３を形成し、さらにＫｒＦエキシマレーザ用ポジ型フォトレジスト膜１４を塗布して形成した（第２２図（ａ））。
次に、前記位相矛盾解消用マスク１Ａを次の実施例２で説明するように基板（ウエーハ）側に付けた位置合わせマークとマスク１Ａに付けた位置合わせマークとを位置合わせした後に露光した（第２２図（ｂ））。露光には開口数が０．６のＫｒＦエキシマレーザを光源とする縮小投影露光装置（図示せず）を用いた。
次いで前記位相矛盾解消用マスク１Ａを前期ラインパターン形成用マスク１Ｂに変更し、上記同一レジスト膜１４上の同一位置に重ねて露光した（第２２図（ｃ））。この際、基板側に付けた上記位置合わせマークの検出再現性の限界から生じる誤差を除去するために、ウエハーをウエハーステージに固定したままこれら２枚のマスクを多重露光する様にした。詳細については実施例２で説明する。第２３図に、この多重露光によりフォトレジスト膜１４中に照射された光の露光量の総和の２次元（平面）的な分布を示す。レジスト中には光の照射量に応じて光化学反応が生じ、これによりレジストの可溶性が変化する。レジスト中にほぼ設計パターン通りの形状で可溶化反応を生じさせることができたことがわかる。次に、即ち２枚のマスクで多重露光した後に、所定の熱処理を施し、レジスト膜を現像した結果、所望の配線パターンを形成すべき部分１５からレジスト膜が除去された（第２２図（ｄ））。
次に形成されたレジストパターン１６をエッチングのマスクとして使用して反射防止膜１３と酸化膜１２とを選択的にエッチング除去し、その後レジスト１６及び反射防止膜１３を除去して所望の配線パターンを形成すべき部分に酸化膜の溝（開口部）１７を形成した（第２２図（ｅ））。
しかる後に、上記酸化膜の溝（開口部）内及び酸化膜１２上に配線材料としてバリアメタル及び銅等の金属膜を被着し、さらにその表面を化学機械研磨（ＣＭＰ）により酸化膜１２上の金属膜を除去して上記溝（開口部）内にのみ金属膜を残し、所望の配線パターン１８を形成した（第２２図（ｆ））。
本実施例により、従来、上記露光装置では解像困難だった微細ピッチのランダム配線パターンを高精度、高歩留りで形成することが可能であった。また、そのために用いたマスクパターンデータを高速に設計することができた。
配線パターン、露光装置の種類、露光波長、レジストプロセス、配線形成プロセス等、本実施例で述べたものに限定しない。例えば、ｉ線縮小投影露光装置を用い、Ａｌ膜上にハードマスクと反射防止膜を形成し、そのうえにネガ型レジストを塗布して、２枚のマスクを多重露光、現像し、得られたレジストパターンをマスクとして下地をエッチングすることによりＡｌ配線パターンを作成する等してもよい。又、上記２枚のマスクの露光の順番についても変更して構わない。第１のマスクをウエハー上の合わせマークに合わせて露光した後、第２のマスクを再び上記合わせマークに合わせて露光してもよい。
（実施例２）
本実施例では、上記実施例で用いた露光装置と露光シーケンスについて第２４図を用いて説明する。
始めに、基板ウエハー２１をウエハーステージ２２上のウエハー吸着台に固定した後、基板上の合わせマーク２３を検出しその検出信号（ウエハーマーク信号）を適当な記憶媒体に記憶する。一方、第１マスク２４をマスク搭載ステージ（図示せず）に固定し、第１マスク２４上の合わせマーク２５を検出する。次に、上記ウエハーマーク信号２３と上記第１マスク２４上の合わせマーク２５の検出信号を用いて、上記第１マスク２５と基板２１とを正確に位置合わせした後、第１マスク２４を基板２１上のレジスト膜（図示せず）に、投影レンズ２６を介して露光する（第２４図（ａ））。露光装置は前記同様ＫｒＦエキシマレーザ装置を使用した。
次に、基板ウエハー２１をウエハー吸着台に固定したまま、第１のマスク２４を第２のマスク２７に変更し、しかる後に上記ウエハーマーク信号２３と第２マスク２７上の合わせマーク２８の検出信号を用いて上記第２マスク２７と基板２１を正確に位置合わせした後、上記第２マスク２７を投影レンズ２６を介して基板２１上のレジスト膜に露光する（第２４図（ｂ））。
これにより、各マスクにより露光されたパターンの合わせ誤差要因は、マスク上の合わせマークの検出再現性の限界から生じる誤差とマスク上パターンの位置精度誤差のみとなり、第一のマスクと第２のマスク間の合わせ精度として２０ｎｍが得られた。本実施例により、高い合わせ精度と高いスループットとを両立して、微細ピッチのランダム配線パターンを形成することが可能であった。
本実施例では露光をマスクと基板が静止した状態で行ういわゆるステッパー方式の露光装置を用いて行ったが、両者を相対的にスキャンしながら露光するいわゆるスキャン方式の露光装置を用いてもよい。また、本発明の効果は露光装置の光源、投影光学系の方式等に依存せず有効である。
更に、マスク上におけるチップサイズが露光装置の有効露光領域の半分より小さい場合、上記第１マスク上のパターン（第１パターン）と上記第２マスク上のパターン（第２パターン）を１枚のマスク基板上にならべて配置することにより、更に合わせ精度を向上するとともに、マスクコストを大幅に節約することができる。
この場合の露光方法は、マスク上の第２パターン領域を露光装置のマスキングブレード機能を用いて遮光し、第１パターンのみをウエーハ基板上の所定位置（通常複数位置）に露光し、次にウエーハをウエーハ吸着台から取り外さずに、第１パターン領域をマスキングブレードで遮光して第２パターンのみをウエーハ基板上に露光する。この際、上記各所定位置に対して、第１パターンを露光した位置より、ウエーハ基板上でマスク上第１パターン原点と第２パターン原点間距離に相当するオフセット分だけウエーハステージを移動して露光を行う。ただし、多重露光において両領域の原点は一致すべきものとする。この場合、１枚のレチクル上に２チップ分のパターンを配置する場合と比較してスループットが半分になる。
更に、以下のようにすることによって、上記スループットの低下を防ぐこともできる。
まず、基板上の所定位置に対して、第１パターン領域と第２パターン領域を一括露光する。次に、ウエーハステージを、ウエーハ基板上でマスク上第１パターン領域原点と第２パターン領域原点間距離に相当するオフセット分だけ移動して、再度第１パターン領域と第２パターン領域を一括露光する。
これにより、第１回目の露光で転写された第２パターン領域に対して、第２回目の露光における第１露光領域を重ねて転写することができる。この過程を繰り返すことによりマスキングブレード機能を用いることなくウエーハの全面に第１パターン領域と第２パターン領域を多重露光することができる。
この場合、第１パターンと第２パターンは同一露光条件で露光されることになるので、同一露光条件でパターン転写が可能となるように各パターン領域のマスク上パターン寸法を適宜調整することが望ましい。
以上述べた手順は、ステップアンドリピート方式の縮小投影露光装置のみならず、いわゆるステップアンドスキャン方式の縮小投影露光装置においても適用できることは、前述の場合と同様である。
（実施例３）
本実施例では、実施例１の方法を用いた半導体集積回路装置の製造方法について第２５図を用いて説明する。第２５図は、上記半導体装置の製造プロセスを、デバイスの典型的な部分の断面図を用いて示した模式図である。
まず、Ｓｉ基板３１にＳｉＯ２等の絶縁物からなる素子分離領域３２を形成した後（第２５図（ａ））、複数のＭＯＳトランジスタ３３を構成する複数の半導体領域を形成し（第２５図（ｂ））、さらにコンタクトホール３４を形成する（第２５図（ｃ））。４１はＳｉＯ２等の絶縁膜である。その後、第１層配線３５と配線間絶縁膜３６を形成し（第２５図（ｃ））、その上に層間絶縁膜３７とその中に埋め込まれた導電性ビア又はコンタクト３８を形成し、さらに第２層配線３９及び配線間絶縁膜４０を形成する（第２５図（ｄ））。
第３層以上の配線（図示せず）についても同様にして形成する。本実施例では第１層配線及び第２層配線のパターン形成において実施例１で示したのと同様の方法を用いた。
本実施例により、従来の投影露光法では困難だった微細ピッチ配線を有する半導体集積回路を、高精度、高歩留り、高スループットで作製することが可能であった。
（実施例４）
実施例１のプログラムでは、タイプＡ及びタイプＢの位相矛盾ともに、設計データ上でこれらが発生した部分のみを抽出し、これらを解決するためのパターンを位相矛盾解消用マスク上に生成した。このため、位相矛盾解消用マスクのパターン数が抑制され、マスク描画に対する負担を小さくすることができた。しかし一方、図形演算がやや複雑であるため、大規模な半導体回路では各マスクにおけるパターンデータの生成に時間を要するという問題点がある。
そこで、本実施例では、タイプＡの位相矛盾が生じる恐れのある配線端を全て抽出して、これらに対して位相矛盾解消用マスク上のパターンを生成し、又、タイプＢに関してもこれが発生し得る縦横パターンの交差部及び角部の全てを抽出して、これらに対して位相矛盾解消用マスク上のパターンを生成した。これら両方のタイプの位相矛盾を解消するためのマスクと直線部分用のマスクにおける個々の位相配置は、これら２枚のマスクに対するパターンデータを全て生成してから行った。本実施例でも、ロジックＬＳＩに適用して比較的短時間でマスクデータ生成が可能であった。
（実施例５）
次に、本発明を実際の論理ゲート回路部としてＮＡＮＤセルに適用した例を説明する。
第２８図はＮＡＮＤセル自体の平面パターンを示すものであり、（ａ）は本発明を適用せずに従来の投影露光技術を用いて製造したものであり、０．５μｍピッチで即ち０．２５μｍ間隔で素子分離領域、ソース領域、ドレイン領域、ゲート電極等が形成されている。
これに対し、本発明の２枚のマスクを用い第２４図で説明したと同一の露光装置を使用することによって第２８図（ａ）と全く同じパターン構成のＮＡＮＤゲート回路セルを試作した結果、第２８図（ｂ）に示すように０．３μｍピッチで即ち０．１５μｍ間隔で素子分離領域、ソース領域、ドレイン領域、ゲート電極等を形成することができ、半導体チップに対する面積縮小効果が大きいことを確認できた。
また、使用する露光装置やレジストプロセスを変更することにより、さらにマスクパターンのサイズを縮小することができることも確認できた。それによって、０．３μｍピッチよりも小さい即ち０．１５μｍよりも小さい間隔を有する微細パターンであっても投影露光技術を駆使してＬＳＩを製造できる見通しを得ることができた。例えば、ＫｒＦエキシマレーザ露光装置の開口数を０．６から０．６８に変更することによって主なパターン設計寸法を１０％程度、ＡｒＦエキシマレーザ露光装置を使用することによりパターン寸法を２０％程度縮小できることを確認した。
以上種々の説明から理解されるように、本発明は、素子分離領域３２、又はＭＯＳトランジスタ３３のゲート電極パターンやソース、ドレイン電極パターンの形成及び又はそれらで構成される微少回路ユニット内部の例えば３４等の電極配線の形成に対しても、ほぼ同様の手順により適用することができる。更に、本発明はこのような電極や配線パターン形成への適用に限らずに、多数の回路素子を構成する多数の半導体領域をＳｉ等の半導体基板内に選択的に形成するための微細パターンの形成に対しても適用できる。
産業上の利用可能性
以上、本発明によれば、ランダム（不規則）かつ膨大な量の微細回路パターンを形成する際、回路パターンに対応して近接する開口パターン間の位相が反転するように位相配置し、同位相パターンが近接するタイプＡの位相矛盾と、逆位相パターンが接触するタイプＢの位相矛盾に対して生成した位相矛盾解消用パターンを有する位相マスクとこれと相補して設計パターンを形成する相補位相マスクの、高々２枚の位相シフトマスクを同一基板上に多重露光することにより、上記回路パターン寸法が従来光露光法の解像限界を超える場合であってもこれを形成することができる。これにより、従来光リソグラフィでは現実的に困難と考えられてきた微細な配線パターンを有する半導体集積回路（特にランダムな配線パターンを有する論理ＬＳＩ）を光リソグラフィを用いて製造することが可能となり、半導体装置の高性能化及び高機能化を低コストで達成することができる。又、従来光露光法の解像限界を超えた微細な回路寸法を有する論理ＬＳＩの配線パターン等のランダム（不規則）かつ膨大な量の微細回路パターンであっても、低コストかつ短時間での設計、製造することができる。
【図面の簡単な説明】
第１図（ａ）（ｂ）は本発明の適用対象となる配線パターンを模式的に示した平面図であり、第２図は本発明の課題と本発明の第１の原理を説明するパターン平面図であり、第３図は本発明の課題と本発明の第２の原理を説明するパターン平面図であり、第４図（ａ）（ｂ）（ｃ）は本発明の更に他の課題と原理とを説明するパターン平面図であり、第５図は本発明の更に他の原理を示すパターン平面図であり、第６図は本発明を複雑なパターンに適用した場合を示すパターン平面図であり、第７図は本発明の適用対象となる複雑な配線パターンを模式的に示した平面図であり、第８図は本発明を一般的なパターンに適用する場合の手順を示した流れ図であり、第９図は本発明を一般的なパターンに適用する場合の効果を示す模式図であり、第１０図（ａ）（ｂ）は本発明を一般的なパターンに適用する場合の課題を示す模式図であり、第１１図は本発明を一般的なパターンに適用する場合の解決法を示す模式図であり、第１２図（ａ）（ｂ）は本発明を一般的なパターンに適用する場合の別の課題を示す模式図であり、第１３図（ａ）（ｂ）は本発明を一般的なパターンに適用する場合の別の課題を示す模式図であり、第１４図（ａ）（ｂ）（ｃ）は本発明に適用可能なパターン補正手段の様々な例を示す模式図であり、第１５図（ａ）（ｂ）（ｃ）は本発明に適用可能なパターン補正手段の別の様々な例を示す模式図であり、第１６図は本発明を一般的なパターンに適用する場合の別の課題を示す模式図であり、第１７図は本発明の別の課題のひとつの解決方法を示す模式図であり、第１８図（ａ）（ｂ）（ｃ）は本発明の別の課題の他の解決方法を示す模式図であり、第１９図は本発明の別の課題及びその解決方法を示す模式図であり、第２０図は本発明の別の課題及びその解決方法を示す模式図であり、第２１図は本発明の別のパターン補正手段の一例を示す模式図であり、第２２図（ａ）〜（ｆ）は本発明の実施例による半導体集積回路装置の製造工程を示す工程別の要部断面図であり、第２３図は本発明の実施例による電極配線パターン特性の一例を示す特性図であり、第２４図（ａ）（ｂ）は本発明の他の実施例による露光装置を示す模式図であり、第２５図（ａ）〜（ｄ）は本発明の実施例による半導体集積回路装置の製造工程を示す工程別の要部断面図であり、第２６図は本発明によるパターン生成アルゴリズムの一例を示す模式図であり、第２７図は本発明によるパターン生成アルゴリズムの別の例を示す模式図であり、第２８図（ａ）（ｂ）は本発明によって形成された論理ゲート回路部での効果を説明するための要部平面図であり、第２９図は従来法の課題を説明するための模式パターンの平面図であり、第３０図（ａ）（ｂ）は従来法の課題を示す模式パターンの平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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