(57)【特許請求の範囲】
【請求項１】
マイクロコンピュータ等のデジタル回路の基本クロックを発生するクロック発振器と、その基本クロックが供給される複数のＩＣとを搭載したプリント回路基板において、
前記クロック発振器の出力に前記複数のＩＣをそれぞれ接続する複数の配線パターンを放射状に配置し、前記複数のＩＣを入力容量の大きいものから順次、前記複数の配線パターンの短い順に接続して、前記各配線パターンのインダクタンスと前記複数の各ＩＣの入力容量とによる共振周波数を２３０ＭＨｚ以上としたことを特徴とするプリント回路基板。
【請求項２】
請求項１記載のプリント回路基板において、
前記放射状に配置された配線パターンに分岐パターンを設け、該分岐パターンを含む各配線パターンの先端にそれぞれ１個のＩＣを接続したことを特徴とするプリント回路基板。
【請求項３】
請求項１記載のプリント回路基板において、
前記放射状に配置された各配線パターンの先端に接続されたＩＣのうちの少なくとも１個をバッファＩＣとし、該バッファＩＣの出力にも複数のＩＣをそれぞれ接続する配線パターンを放射状に配置したことを特徴とするプリント回路基板。
【請求項４】
請求項１乃至３のいずれか一項に記載のプリント回路基板において、前記各配線パターンを、接続するＩＣのグランドパターン又は電源供給用パターンあるいはその双方のパターンで囲んだことを特徴とするプリント回路基板。
【請求項５】
請求項４記載のプリント回路基板において、
多層基板の中間層に前記各配線パターンが形成され、その各配線パターンの上下で、その各配線パターンを前記グランドパターン又は電源供給用パターンあるいはその双方のパターンで囲んだことを特徴とするプリント回路基板。
【請求項６】
請求項１乃至５のいずれか一項に記載のプリント回路基板において、
前記各配線パターンのパターン幅をその配線パターンの特性インピーダンスが３６０オーム程度以下となるように広くしたことを特徴とするプリント回路基板。
【請求項７】
請求項１乃至５のいずれか一項に記載のプリント回路基板において、
前記各配線パターンを、同軸ケーブルなどの特性インピーダンスの低いケーブルによって形成したことを特徴とするプリント回路基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、各種電子機器に内蔵されるマイクロコンピュータ（以下「マイコン」と略称する）等のデジタル回路に使用するプリント回路基板（ＰＣＢ）、特にそのデジタル回路の基本クロックを発生するクロック発振器と、その基本クロックが供給される複数のＩＣ（半導体集積回路）とを搭載したプリント回路基板からのＥＭＩ（電磁妨害）を低減する技術に関する。
【０００２】
【従来の技術】
近年、マイコンは、ＯＡ機器，パーソナルコンピュータ，家電機器，その他のあらゆる電子機器に採用されており、そのクロック周波数も年々上昇している。そのため、これを使用する電子機器からの放射ノイズは高周波化すると共に、各種の機器からの違った周波数の放射ノイズが混じりあい、非常に複雑なものとなっている。
【０００３】
このような放射ノイズはその放射量を規制するための規格であるＶＣＣＩやＣＩＳＰＲ規格、ＦＣＣなどで限度値が決められているが、機器によっては、このような複雑化及び高周波化したノイズをその限度値内に抑制することが非常に困難になっている。
【０００４】
その一方で、ポケットベル，携帯電話機，ＰＨＳ，無線ＬＡＮ，等々の無線による通信機器も増加の一途であり、このような無線機器とマイコンを使用した電子機器が互いに悪影響を及ぼさないような電磁環境を実現するために、ＥＭＩの効率的な対策方法の実現は社会的にも重要な課題になっている。
【０００５】
マイコンを使用した電子機器からの放射ノイズは、図１４に示すように、一般的にはスイッチング電源からの低い周波数の高調波からなるベース部分と、マイコン等のデジタル回路のクロック周波数の高調波である針葉樹林帯状のピーク部とからなる。
このような放射ノイズを規格限度内に抑えるようにするには、ベース部分の低減ももちろん必要であるが、そのピーク部を電子機器の性能には影響を及ぼさずに、簡単でかつ低コストの方法で対策することが必要とされる。
【０００６】
通常、放射ノイズの対策時点では電子機器の機能設計と評価は完了しており、評価時点で放射ノイズが限度値をオーバして対策を必要とすると、回路の変更などを行なうことになるため、再度、機能設計及び評価の見直しが必要とされ、設計工程に多大な混乱を生じ、非常な損失となるものである。
【０００７】
このように、従来の放射ノイズの対策は、多くの場合、製品設計及びその評価後になされていたため、できるだけ回路の変更を生じないよう、配線間のハーネスケーブルを高価なフェライトコアなどを巻き付けたり、放射ノイズの発生源と思われる部分を金属板で覆うなどして対処していた。そのため、この放射ノイズ対策は大幅なコスト上昇を招くものであった。
【０００８】
また、このような事後の対策でなく回路設計時点で行なう対策でも、放射ノイズの発生源は設計時点では特定できないため、放射ノイズの抑制に効果のあると考えられる箇所をあらかじめ推定し、その部分に処置を施すものである。
その対策方法としては、例えば、基板のコネクタに高価なフェライト入りのものを使用するとか、クロックラインを始めとする各アドレスラインやバスラインなどに、ＣＲフィルタやフェライトビーズなどを多数挿入する方法がとられている。
【０００９】
そのため、対策部品の数が多くなり、製品コストがこれらの対策部品のために高価になるばかりでなく、基板の実装設計においても、部品が限られたスペースに入らなくなるなどして、サイズの大きい基板にせざるを得なくなるなど、問題が大きいものであった。
【００１０】
【発明が解決しようとする課題】
上述したように、近年の電子機器のプリント回路基板におけるＥＭＩ対策が困難で、その対策費用がかさむ主な理由は、従来の対策においては、放射ノイズの発生源の箇所の特定を推測によって行なって処置を施していたことによる。
【００１１】
この発明は、上記のような従来のＥＭＩ対策の欠点を改善するため、放射ノイズの発生要因を明らかにし、この発生箇所に設計時点で放射ノイズの抑制の処置を施すことにより、低コストで効果的な、しかも設計評価後の放射ノイズ対策も軽減できるプリント回路基板を実現することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は上記の目的を達成するため、マイクロコンピュータ等のデジタル回路の基本クロックを発生するクロック発振器と、その基本クロックが供給される複数のＩＣとを搭載したプリント回路基板において、上記クロック発振器の出力に上記複数のＩＣをそれぞれ接続する複数の配線パターンを放射状に配置し、上記複数のＩＣを入力容量の大きいものから順次、上記複数の配線パターンの短い順に接続して、上記複数の各配線パターンのインダクタンスと上記複数の各ＩＣの入力容量とによる共振周波数を２３０ＭＨｚ以上としたものである。
このように、クロック発振器と複数のＩＣとを接続する複数の配線パターンを放射状に配置し、複数のＩＣを入力容量の大きいものから順次、複数の配線パターンの短い順に接続するようにすれば、サージインピーダンスを高くすることができ、上記共振周波数を２３０ＭＨｚ以上に高く保ち、放射ノイズ対策を容易にすることができる。
上記共振周波数が２３０ＭＨｚ以上では規制値がゆるくなる他に、スイッチング電源からのベースノイズも減少し、ノイズのピーク部も、発生したとしても周波数が高いため、少しでも回路内に分布容量や浮遊インダクタンス等があればすぐに減衰し易く、その対策は容易である。
【００１３】
上記放射状に配置された各配線パターンの先端に、それぞれ１個のＩＣを接続するとよい。あるいは、上記放射状に配置された配線パターンに分岐パターンを設け、その分岐パターンを含む各配線パターンの先端にそれぞれ１個のＩＣを接続してもよい。
【００１４】
また、上記放射状に配置された各配線パターンの先端に接続されたＩＣのうちの少なくとも１個をバッファＩＣとし、そのバッファＩＣの出力にも複数のＩＣをそれぞれ接続する配線パターンを放射状に配置すれば、クロック発振器のファンアウト数より接続すべきＩＣの数が多い場合でも、低ノイズ化を図ることができる。
【００１５】
これらのプリント回路基板において、上記各配線パターンを、接続するＩＣのグランドパターン又は電源供給用パターンあるいはその双方のパターンで囲むことにより、共振周波数をさらに高く保ち、一層低ノイズ化を図ることができる。多層基板の中間層に上記各配線パターンを配置した場合には、その各配線パターンの上下で、その各配線パターンを上記グランドパターン又は電源供給用パターンあるいはその双方のパターンで囲むとよい。
【００１７】
また、上記各配線パターンのパターン幅をその配線パターンの特性インピーダンスが３６０オーム程度以下となるように広くするか、あるいは上記各配線パターンを、同軸ケーブルなどの特性インピーダンスの低いケーブルによって形成することによっても、一層共振周波数を高くして、輻射ノイズ対策を容易にすることができる。
【００１８】
【発明の実施の形態】
以下、この発明の実施の態様を図面に基づいて具体的に説明するが、その説明に先立って、電子機器からの放射ノイズの発生原因について研究し、明らかになってきた内容を説明する。
【００１９】
放射ノイズのピーク部の発生要因は、最終的には電子機器のワイヤハーネスや筐体から放射されるものであったとしても、その源になるものはプリント回路基板内の何等かの共振回路によるものと考え、その原因を追及してきた。
その結果、このようなプリント回路基板内の共振回路は、その基板に搭載されるクロック発振器の出力配線パターンのインダクタンスと、その配線パターンによって基本クロックが供給されるＩＣの入力容量とにより定在波が立つことで作られるものであろうとの結論を得ている。なお、クロック発振器は、マイコン等のデジタル回路の基本クロックを発生するものである。
【００２０】
通常、最も放射ノイズ発生が多い１００〜３００ＭＨｚ帯について考えると、その中心の周波数２００ＭＨｚではその１／４波長の長さは約３８ｃｍとなり、通常のマイコンを使用するプリント回路基板では、放射ノイズを少なくしようとしてその配線パターンは出来るだけ短く設計されるため、これ程の長い配線は事実上少なく、これだけでは放射ノイズの発生源となるような共振条件を満たすものにはならない。
【００２１】
しかし、この様な配線パターンに接続されるＩＣについて考えると、一般的には５〜１５ｐＦ程度の入力容量がある。そのため、この様な容量と配線パターンが共振すると考えると、配線パターン自体のインピーダンスであるサージインピーダンスＺ0 が１２０Ωの場合、その配線パターンの長さｌ0(mm) とその先端のキャパシティ（ＩＣの入力容量）と共振周波数との関係は図１５に線図で示すようになる。
【００２２】
したがって、例えばその入力容量を１０ｐＦとした場合には、２００ＭＨｚと共振する図１５のＡ点の配線パターンｌ0 の長さを求めると、その長さは１４０ｍｍとなる。しかも、接続されるＩＣが１ヶだけではないことを考慮すると、これ以下のもっと短い配線パターンで共振することになり、この程度の長さの配線パターンは、プリント回路基板の中に充分に存在することがあるものである。
【００２３】
さらに、その共振回路の内、最もピーク状の放射ノイズに影響を及ぼすのは、クロック発振器のクロック信号出力用配線パターンからによるものであることも明らかになっている。また、マイコンを使用した電子機器の放射ノイズについて、基本クロックとその分周クロックの出す放射ノイズレベルについて測定したが、その結果、大部分は基本クロックからのものであることが判った。
【００２４】
そこで、従来、一般的に行なわれている図１６に示すような、クロック発振器１の出力に共通の配線パターン３を介して芋づる方式で複数（この例では５個）のＩＣ２が接続される場合について考える。
【００２５】
１例として、図１７の（ｄ）に示すように、クロック発振器の出力端子ａ，ｂから出力配線パターンの０，２０，５０，７０，及び１００ｍｍの位置に１個づつそれぞれの入力容量が５，１０，１０，５，１０ｐＦの５個のＩＣが接続されていった場合に、これらの配線パターンのインダクタンスとＩＣの入力容量とで作られる共振周波数の低下について考える。図１７の（ａ），（ｂ），（ｃ）は、（ｄ）に至る接続過程を順次示している。
【００２６】
まず、図１８に示すように、長さｌ0(mm) の１対の配線パターン３ａ，３ｂの入力端子▲１▼，▲２▼にクロック発振器１の出力が接続され、出力端子▲３▼，▲４▼にＩＣ２のクロック端子が接続されている基本的な等価回路において、配線パターン３ａ，３ｂのインピーダンス（基板のサージインピーダンス）をＺ0，入力電圧をＶ1，入力電流をＩ1，出力電圧をＶ2，出力電流をＩ2，入力端子▲１▼，▲２▼から見た入力インピーダンスをＺ1，出力端子▲３▼，▲４▼間のインピーダンスをＺ2とすると、これらの間には、数１の（１），（２），（３）に示す関係式が成り立つ。
【００２７】
【数１】
0003892521.tif 000002
【００２８】
この数１の各式を用いて、Ｚ0＝１２０Ωの場合について、クロックの周波数に対する入力インピーダンスＺ1／Ｚ0の関係を計算した結果を図１９に示す。同図において、Ｚａ，Ｚｂ，Ｚｃ，Ｚｄは、図１７の（ａ）〜（ｄ）の各入力インピーダンスＺａ〜Ｚｄに対応している。
【００２９】
ここで、Ｚ1／Ｚ0＝０のときの周波数が共振周波数であり、共振周波数は、図１７の（ａ）〜（ｄ）に示したように、接続するＩＣが１ヶ増える毎にｆ１ａ＝４５１．５ＭＨｚ、ｆ１ｂ＝３４０．３ＭＨｚ、ｆ１ｃ２４０＝ＭＨｚ、ｆ１ｄ＝１９９．１ＭＨｚと低下し、最終的には１９９．１ＭＨｚとなってしまう。
【００３０】
通常、電子機器からの放射ノイズは、前述の図１４に示したように１００〜３００ＭＨｚの周波数帯であり、この帯域では殆どの電子機器に使用されるスイッチング電源からの高域ノイズのベースが盛り上がり、またピーク状の成分も最も強く現れる。しかも、２３０ＭＨｚ以下の帯域では規格限度値も、２３０ＭＨｚ以上の帯域より７ｄＢも厳しくなっているため、非常に抑制が困難な帯域である。
【００３１】
これに対し、例えば３００ＭＨｚ以上の周波数帯の成分は、２３０ＭＨｚ以上では規制値がゆるくなる他に、スイッチング電源からのベースノイズも減少し、ノイズのピーク部も、発生したとしても周波数が高いため、少しでも回路内に分布容量や浮遊インダクタンス等があればすぐに減衰し易く、その対策は容易である。
【００３２】
このため、回路内で作られる共振周波数が３００ＭＨｚ帯以下、特に２３０ＭＨｚ以下になることは放射ノイズ対策を非常に困難にするものである。
この共振周波数の低下を防ぐには、各ＩＣまでの配線パターンの距離を極力短くすることが必要であるが、ＩＣの物理的な大きさもあり、自ずからその短く出来る長さには限界がある。
【００３３】
そこで、以下この発明の実施形態について説明する。
図１はこの発明の基礎となるプリント回路基板の第１の例を示す構成図であり、マイクロコンピュータ等のデジタル回路の基本クロックを発生するクロック発振器１と、その基本クロックが供給される複数（この例では５個）のＩＣ（半導体集積回路）２とを搭載したプリント回路基板１０において、クロック発振器１の出力に複数のＩＣ２をそれぞれ接続する５本の配線パターン１３を放射状に配置し、各配線パターン１３の先端にそれぞれ１個のＩＣ２を接続している（鵜飼方式）。
【００３４】
実際例としては、例えば図１７に示した例と同様に、それぞれ１０ＰＦ，５ＰＦ，１０ＰＦ，１０ＰＦ，および５ＰＦの入力容量を持つ５個のＩＣ２を、図２に示すように、同一のクロック発振器１の出力端子ａ，ｂに、それぞれパターン長が３０ｍｍ，２０ｍｍ，２０ｍｍ，３０ｍｍ，３０ｍｍの５対の放射状に配置された各配線パターン１３を介して接続する。
【００３５】
この例において、クロック発振器の出力端子ａ，ｂからみた入力インピーダースＺ1／Ｚ0を計算した結果を図３に示す。
この図３から判るように、その共振周波数は４５１ＭＨｚと５５８ＭＨｚであり、低い方の４５１ＭＨｚでも、従来の図１９の（ｄ）の場合について求めた１９９．１ＭＨｚに比べて非常に高い。５個のＩＣ２の総容量が４０ｐＦで、各ＩＣ２までのそれぞれの配線パターン長が、図１７の（ｄ）と共通パターン部分を除くと同じであるにも拘らず、その共振周波数の低下量は非常に少ないプリント回路基板とすることが出来る。
【００３６】
このように、クロック発振器１と複数の各ＩＣ２とをそれぞれ個別に放射状に配置した配線ライン１３によって接続することにより、その配線パターン１３のインダクタンスとＩＣ２の入力容量で作られる共振周波数を、ＩＣ２の数が増えた場合でもあまり低下させることなく高い周波数に保つことができる。また、ＩＣ２を接続する配線パターンを放射状に配置する（鵜飼方式にする）ことにより、従来の芋づる方式のような共通パターン部分がなくなるため、各ＩＣまでのパターン長が短くなり、この面でも共振周波数を高くすることができる。
【００３７】
その結果、大きな放射ノイズ低減効果が得られ、フェライトコアやノイズフィルタなどの高価で余分なノイズ対策用の部品が不要になり、また共振周波数が高いため、ノイズが発生しても簡単に減衰させることができるので、低コストのノイズ対策が可能になる。
【００３８】
図４は、この発明の基礎となるプリント回路基板の第２の例を示す構成図であり、図１と対応する部分には同一の符号を付している。この実施形態では、複数の各配線パターン１３にそれぞれ分岐パターン１３ｃを設け、その分岐パターン１３ｃを含む各配線パターン１３の先端に、それぞれ１個のＩＣ２を接続している。
このようにしても、前述の第１の実施形態の場合と同様な作用・効果を得ることができる。なお、分岐パターン１３ｃは、各配線パターン１３の全てに設けずに一部にのみ設けてもよい。
【００３９】
図５は、この発明の基礎となるプリント回路基板の第３の例を示す構成図であり、クロック発振器１に接続すべきＩＣ２の数が、クロック発振器１のファンアウト数より多くなった場合の構成例である。
【００４０】
クロック発振器１の出力に放射状に配置された複数の各配線パターン１３を介して複数のＩＣ２と少なくとも１個のバッファＩＣ４をそれぞれ接続し、ファンアウト数以上のＩＣ２を、そのバッファＩＣ４の出力にそれぞれ放射状に配置した複数の各配線パターン２３を介して１個ずつ接続する。
ファンアウト数の制限により、第１実施形態や第２実施形態の構成をとることが不可能な場合でも、このように構成することによって、共振周波数を高く保つことができる。
【００４１】
図６は、この発明の基礎となるプリント回路基板の第４の例を示す構成図であり、クロック発振器１の出力と複数の各ＩＣ２とを接続する放射状に配置された各配線パターン１３の周囲を、接続するＩＣ２のグランドパターン（斜線を施して示すベタパターン）５によって囲むようにしたものである。あるいはグランドパターン５に代えて電源供給用パターン（以下「Ｖccパターン」という）、あるいはその双方で各配線パターン１３を囲むようにしてもよい。
【００４２】
このようにすることによって、共振周波数をさらに高く保てるので、一層低ノイズ化を図ることができる。
基板１０が両面基板の場合には、その一方の面に図６と同様に放射状の配線パターン１３と、その周囲を囲むグランドパターン５あるいはＶccパターンを形成し、図７に示すように他方の面にも、配線パターン１３を囲むグランドパターン５′あるいはＶccパターンを形成して、それらをスルーホール７で導通させるようにするとよい。このようにすることにより、サージインピーダンスをさらに低下させ、共振周波数をより高くすることができる。
【００４３】
図８は、この発明の基礎となるプリント回路基板の第５の例を示す要部断面図であり、多層基板１０′の中間層に図６と同様な各配線パターン１３が形成され、その各配線パターン１３の上下で、その各配線パターン１３をグランドパターン５とＶccパターン６で囲んだものである。あるいは、上下共にグランドパターン５あるいはＶccパターン６のいずれかによって囲むようにしてもよい。
【００４４】
この例のようなストリップラインタイプの配線パターンは、四方を絶縁物で囲まれているため、キャパシティが多いのでサージインピーダンスＺ０ が、第１から第４の実施形態のようなマイクロストリップラインタイプ（基板上に配線パターンが形成されている）より低くなることが分っている。
【００４５】
図９に、ストリップラインタイプの配線パターンのサージインピーダンスを曲線Ａで、マイクロストリップラインタイプの配線パターンのサージインピーダンスを曲線Ｂでそれぞれ示す。
ここで、ｂ，ｈはそれぞれストリップラインタイプ，マイクロストリップラインタイプの基板の厚さ、ｗは配線パターンの幅、ｔは配線パターンの厚さであり、基板の誘電率ε＝４．８で、ストリップラインタイプではｔ／ｂ＝０．０２の場合、マイクロストリップラインタイプではｔ／ｈ＝０．０３５の場合の、Ｗ／ｈ又はｗ／ｂに対する配線パターンのサージインピーダンスＺ0（Ω）を示している。
【００４６】
そのため、単位長当りのインダクタンスＬは、数２の式からＣが一定ならばＺ0 が小さい程小さくなるため、共振周波数を高くすることができる。
したがって、図７に示すような多層基板１０′の場合、その配線パターン１３の構造をストリップラインの構造と同様にすることによって、共振周波数をより高くすることができる。
【００４７】
【数２】
0003892521.tif 000003
【００４８】
次に、この発明の実施形態について説明する。それは、前述したこの発明の基礎となるプリント回路基板の各例において、クロックパルス発振器の出力端子から長さの異なる複数の配線パターンが放射状に配置されている場合、複数のＩＣのうち最も入力容量の大きいＩＣを、長さが最も短い配線パターンの先端に接続するようにし、複数の各配線パターンのインダクタンスと複数の各ＩＣの入力容量とによる共振周波数を２３０ＭＨｚ以上にしたものである。
【００４９】
例えば、図１０に示すように、クロック発振器の出力端子１ａからの長さが、それぞれ３ｍｍ，５ｍｍ，５ｍｍ，１５ｍｍ，２５ｍｍの各配線パターン１３の先端に、それぞれ入力容量が１５ｐＦ，５ｐＦ，５ｐＦ，１０ｐＦ，５ｐＦのＩＣを接続した場合、出力端子１ａから見た入力インピーダンスＺ16の計算結果は図１１の線図に示すようになる。その共振周波数はサージインピーダンスに拘らず高い値となり、配線パターン１３のサージインピーダンスが１２０Ωの場合は図の外側になってしまっているが、約６００ＭＨｚの非常に高い共振周波数ｆ0aとなる。
【００５０】
これに対して、図１２に示すように、クロック発振器の出力端子１ａからの長さが、それぞれ３ｍｍ，５ｍｍ，５ｍｍ，１５ｍｍ，２５ｍｍの各配線パターン１３の先端に、それぞれ入力容量が５ｐＦ，５ｐＦ，５ｐＦ，１０ｐＦ，１５ｐＦのＩＣを接続した比較例の場合、出力端子１ａから見た入力インピーダンスＺ17の計算結果は図１３の線図に示すようになる。この図から配線パターン１３のサージインピーダンスが１２０Ωの場合についてみると、その共振周波数ｆ0bは約４００ＭＨｚとなる。
【００５１】
この比較結果から明らかなように、クロック発振器の出力配線パターンの長さが短いものに、入力容量の大きいＩＣを配置することによって、配線パターンのインダクタンスとＩＣの入力容量とによる共振周波数を高くすることができる。したがって、複数のＩＣを入力容量の大きいものから順次、複数の配線パターンの短い順に配置することによって、共振周波数を一層高くすることができる。
【００５２】
また、クロック出力の配線パターンの幅を広げるといよい。配線パターンのパターン幅が広い程サージインピーダンスは低くなり、共振周波数を高くすることができる。ここでは、そのパターン幅を広げ、サージインピーダンスを図１３からも判るように、実験結果から３６０Ω程度以下にすることによって、共振周波数をＥＭＩ規制値のゆるい２３０ＭＨｚ以上にもって行くことができ、不要輻射対策のやりやすいプリント回路基板にすることができる。
【００５３】
あるいは、クロック出力の配線パターンとして同軸ケーブルを用いるとよい。同軸ケーブルは、サージインピーダンスが５０Ωあるいは７５Ωのものが一般的である。したがって、クロック出力の配線パターンを同軸ケーブルによって形成することによっても、サージインピーダンスを低くして、共振周波数を高くすることができる。
【００５４】
なお、この発明はマイコンだけでなく、他のデジタル回路、例えばデジタルタイマ回路，Ａ／Ｄ又はＤ／Ａコンバータ，分周器，マルチプレクサ，メモリアクセス回路等、種々のデジタル回路の基本クロックを発生するクロック発振器と、その基本クロックが供給されるＩＣを搭載したプリント回路基板に同様に適用でき、その放射ノイズを低減することができる。
【００５５】
また、最も強い放射ノイズ発生源となる基本クロックについて説明したが、基本クロック以外の放射ノイズの発生が大きい周波数の信号を送出する配線パターンにおいても同様の効果が得られることは明らかである。
【００５６】
【発明の効果】
以上説明してきたように、この発明によれば、プリント回路基板上の基本クロック発振器の出力配線パターンのインダクタンスとそれに接続されるＩＣの入力容量とによる共振周波数を高くして、簡単な対策で放射ノイズを大幅に低減することができる。したがって、フェライトコアやノイズフィルタなどの高価で余分なノイズ対策用の部品が不要になる。
【００５７】
特に、上記共振周波数をＥＭＩ規制値のゆるい２３０ＭＨｚ以上に持っていくことができ、それによって不要輻射対策の容易なプリント回路基板とすることができる。それは、上記共振周波数が２３０ＭＨｚ以上では規制値がゆるくなる他に、スイッチング電源からのベースノイズも減少し、ノイズのピーク部も、発生したとしても周波数が高いため、少しでも回路内に分布容量や浮遊インダクタンス等があればすぐに減衰し易く、その対策は容易だからである。また、クロック発振器のファンアウト数が多い場合でも低ノイズ化を図れる。
その他、各請求項の発明によっても、それぞれ一層低ノイズ化対策が容易なプリント回路基板を得ることができる。
【図面の簡単な説明】
【図１】  この発明の基礎となるプリント回路基板の第１の例を示す構成図である。
【図２】  同じくその具体例を示す等価回路図である。
【図３】  同じくそのクロック発振回路の出力端から見た入力インピーダンスの周波数特性を示す線図である。
【図４】  この発明の基礎となるプリント回路基板の第２の例を示す構成図である。
【図５】  この発明の基礎となるプリント回路基板の第３の例を示す構成図である。
【図６】  この発明の基礎となるプリント回路基板の第４の例を示の構成図である。
【図７】  同じく両面基板の場合の構成例を示す部分的断面図である。
【図８】  この発明の基礎となるプリント回路基板の第５の例を示す要部断面図である。
【図９】  配線パターンのサージインピーダンスの比較例を示す線図である。
【図１０】  この発明の実施形態による複数の各配線パターンの長さとその先端に接続されるＩＣの入力容量との関係を示す図である。
【図１１】  同じくそのクロック発振回路の出力端から見たインピーダンスの周波数特性を示す線図である。
【図１２】  この発明の実施形態との比較例による複数の各配線パターンの長さとその先端に接続されるＩＣの入力容量との関係を示す図である。
【図１３】  同じくそのクロック発振回路の出力端から見たインピーダンスの周波数特性を示す線図である。
【図１４】  従来のマイコンを使用した電子機器からの放射ノイズ周波数成分の例を示す線図である。
【図１５】  同じくその配線パターンのサージインピーダンスが１２０Ωの場合のその配線パターンの長さとその先端のキャパシティ（ＩＣの入力容量）と共振周波数との関係を示す線図である。
【図１６】  従来の一般的なプリント回路基板におけるクロック発振器と複数のＩＣとの配線パターンによる接続例を示す構成図である。
【図１７】  同様な従来例において接続するＩＣを順次増加する場合の等価回路図である。
【図１８】  クロック発振器とＩＣとの１対の配線パターンによる基本的な接続例を示す図である。
【図１９】  Ｚ０＝１２０Ωの場合について図１５の（ａ）〜（ｄ）の各入力インピーダンスＺａ〜Ｚｄの周波数特性を示す線図である。
【符号の説明】
１：クロック発振器    ２：ＩＣ（半導体集積回路）
３：配線パターン      ４：バッファＩＣ
５：グランドパターン
６：電源供給用パターン（Ｖccパターン）
１０：プリント回路基板    １０′：多層基板
１３，２３：放射状の配線パターン
１３ｃ：分岐パターン
【図１】
0003892521.tif 000004
【図２】
0003892521.tif 000005
【図３】
0003892521.tif 000006
【図４】
0003892521.tif 000007
【図５】
0003892521.tif 000008
【図６】
0003892521.tif 000009
【図７】
0003892521.tif 000010
【図８】
0003892521.tif 000011
【図９】
0003892521.tif 000012
【図１０】
0003892521.tif 000013
【図１１】
0003892521.tif 000014
【図１２】
0003892521.tif 000015
【図１３】
0003892521.tif 000016
【図１４】
0003892521.tif 000017
【図１６】
0003892521.tif 000018
【図１５】
0003892521.tif 000019
【図１７】
0003892521.tif 000020
【図１８】
0003892521.tif 000021
【図１９】
0003892521.tif 000022