(57)【特許請求の範囲】
【請求項１】
データ信号とクロック信号が入力され、前記データ信号と前記クロック信号の位相比較を行い、位相の遅れ又は進みを示す比較出力信号を出力する位相比較回路と、
前記データ信号と前記クロック信号が入力され、前記クロック信号と前記データ信号との位相差が所定値よりも小さいかどうかを検出し、ロック又はアンロック状態を示す検出出力信号を出力するロック検出回路と、
データ入力に前記クロック信号が入力され、イネーブル入力に前記検出出力信号が入力され、前記検出出力信号がロック状態を示しているときは前記クロック信号をスルーし、アンロック状態を示しているときは前記クロック信号の通過を阻止するラッチ回路と、
データ入力に前記比較出力信号が入力され、クロック入力に前記ラッチ回路の出力信号が入力され、前記ラッチ信号の出力信号によって前記比較出力信号をリタイミングした出力信号を出力するＤ型フリップフロップ回路と
を備えたことを特徴とするロック検出機能付き位相比較回路。
【請求項２】
前記位相比較回路がＢａｎｇ−Ｂａｎｇ型位相比較回路であることを特徴とする請求項１記載のロック検出機能付き位相比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相比較回路、特にロック検出回路を伴い、ロック検出機能が付加された位相比較回路に関する。
【０００２】
位相比較回路は一般に位相同期ループ（ＰＬＬ）回路などに用いられる。近年では、ＰＬＬ回路における同期引き込み時間を短縮するために、位相比較回路にロック検出回路を付加することが行われている。
【０００３】
一方、ＰＬＬ回路を用いてデータ通信の送受信部を構成する場合、目的とするデータ信号以外の信号を送受信しないようにしてデータの信頼性を確保する観点から、ＰＬＬ回路に用いる位相比較回路に、ロック検出回路の出力を用いてアンロック状態のときにデータ信号の出力を停止させる機能を付加させる場合がある。この場合、ロック検出回路は位相比較回路とは別回路とし、両者を組み合せることによりＰＬＬ回路の一部を構成する。
【０００４】
【従来の技術】
図７は従来のロック検出回路機能付き位相比較回路の構成図である。図中、２１はＨｏｇｇｅ型（Ｍｏｔｏｒｏｌａ型）位相比較回路、２２はロック検出回路、２３はラッチ回路、２４はデータ信号、２５はクロック信号、２６は位相比較出力信号、２７はロック検出出力信号、２８はＤ型フリップフロップ回路、２９は遅延回路を表す。
【０００５】
図７の回路では、Ｈｏｇｇｅ型位相比較回路２１は、データ信号２４とクロック信号２５の位相差に応じた長さのパルス信号をＰｈａｓｅ Ｏｕｔ信号として出力するが、前記データ信号２４と前記クロック信号２５の位相差が大きいとき（アンロック状態のとき）は、ラッチ回路２３によりＰｈａｓｅ Ｏｕｔ信号を位相比較出力信号２６をとして出力しないようになっている。
【０００６】
図８は、図７に示す従来のロック検出回路機能付き位相比較回路における各ノードの信号波形を示すタイミングチャートである。図8における記号（ａ）〜（ｇ）は、ぞれぞれ図7における各ノード（ａ）〜（ｇ）の信号波形と対応している。
【０００７】
図９は、図７中のＨｏｇｇｅ型位相比較回路２１の回路構成を表し、図１０は図9中の各ノード（ａ）〜（ｄ）における信号波形を示すタイミングチャートである。
【０００８】
さらに、図１１は図７中のロック検出回路２２の具体回路構成を表し、図１２は図１１中の各ノード（ａ）〜（ｅ）における信号波形を示すタイミングチャートである。
【０００９】
ここで、図８〜１２中に示した信号の遅延τは、各回路の構成要素になっているＤ型フリップフロップ回路に起因して生じるものであり、Ｄ型フリップフロップ回路１つあたりの信号遅延に対応するものである。図７〜１２中の「Ｍ−Ｓ」及び「Ｍ」は、それぞれＭａｓｔｅｒ−Ｓｌａｖｅ及びＭａｓｔｅｒの略であり、それぞれマスタスレーブ形のＤ型フリップフロップ回路及びマスタ型のＤ型フリップフロップ回路であることを表すものである。
【００１０】
図７の従来のロック検出回路機能付き位相比較回路の動作について、図８のタイミングチャートを用いて説明する。図７の従来のロック検出回路機能付き位相比較回路のロック検出回路２２は、データ信号２４とクロック信号２５の位相差ΔθがΔθ＝０を中心に−π／２＜Δθ＜＋π／２の範囲のときをロック状態と判定するものである。
【００１１】
まず、図７の回路ではデータ信号２４（図８（ａ））とクロック信号２５（図８（ｂ））がＨｏｇｇｅ型位相比較回路２１及びロック検出回路２２にそれぞれ入力される。ここでは、クロック信号２５の周波数がデータ信号２４のビットレートよりも低く、クロック信号２５がデータ信号２４に対して遅れ続ける場合について示すが、逆にクロック信号２５の周波数がデータ信号２４のビットレートよりも高く、クロック信号２５がデータ信号２４に対して進み続ける場合についても同様である。
【００１２】
Ｈｏｇｇｅ型位相比較回路２１の回路構成及び回路動作は図９及び１０に示すとおりである。前記Ｈｏｇｇｅ型位相比較回路２１においては、前記データ信号２４の各々のデータ遷移点（立ち上がり点及び立ち下がり点）と前記クロック信号２５の立ち下がり点の間の位相関係が監視される。
【００１３】
そして、相互の位相ずれの大きさ（位相差）に比例した長さのハイレベル信号が位相遅れを表す出力信号Ｐｈａｓｅ Ｏｕｔとして出力される。（図１０（ｄ））尚、Ｈｏｇｇｅ型位相比較回路２１は、図9に示すようにＤ型フリップフロップ回路を含むため、出力信号Ｐｈａｓｅ Ｏｕｔは、前記データ信号２４のデータ遷移点及び前記クロック信号２５の立ち下がり点に対して、前述の信号遅延τだけ遅れて出力される。
【００１４】
ここで、前記Ｈｏｇｇｅ型位相比較回路２１においては、クロック信号２５の立ち下がり点を用いてデータ信号２４とクロック信号２５の間の位相関係を比較しているので、前記出力信号Ｐｈａｓｅ Ｏｕｔのハイレベル信号の長さに相当する位相差から、クロック信号２５の立ち下がり点と立ち上がり点の間の位相差πを除いた値が、前記データ信号２４と前記クロック信号２５の実際の位相差となり、その位相差の分だけクロック信号２５の位相はデータ信号２４に対して遅れていることになる。
【００１５】
一方、ロック検出回路２２の回路構成及び回路動作は図１１及び１２に示すとおりである。前記ロック検出回路２２においては、前記データ信号２４の各々の立ち下がり点と前記クロック信号２５の立ち下がり点の間の位置関係が監視される。
【００１６】
そして、前記データ信号２４と前記クロック信号２５とがロック状態（位相差Δθ＝０、データ信号の立ち上がり点とクロック信号の立ち上がり点の位置が一致）にあるとき、前記データ信号２４の立ち下がり点と前記クロック信号２５の立ち下がり点の間の位相ずれの大きさは、位相差πとなることを考慮して、相互の位相ずれの大きさが位相差πから基準値（π／２）の範囲内（π／２＜Δθ＜３π／２）に収まっているときに、ロック状態にあるとしてハイレベルのロック検出信号が出力される。
【００１７】
これとは逆に、ロックはずれを起し、相互の位相ずれの大きさが位相差πから前記基準値（π／２）の範囲内（π／２＜Δθ＜３π／２）から外れているときは、ロック検出信号はロウレベルとなる。
【００１８】
図７及び８に戻って、前記ロック検出回路２２の出力信号は、ロック状態・アンロック状態のいずれの場合も、前記データ信号２５の立ち下がり点に応答して出力される。これは、図１１の具体回路において、ＤＥＬＡＹ２信号がデータ信号を遅延したＤＥＬＡＹ１信号に同期して、Ｄ型フリップフロップ回路でリタイミングされているからである。このとき、このロック検出回路２２の出力信号は、前記データ信号２４の立ち下がり点に対して、前述の信号遅延τの２倍（２τ）だけ遅れて出力される。これは、図１１の遅延回路（τ）の遅延時間とＤ−ＦＦの遅延時間の和に相当する。
【００１９】
次に、前記ロック検出回路２２の出力信号はＤ型フリップフロップ回路２８のデータ入力に入力される。一方、前記Ｄ型フリップフロップ回路２８のクロック入力には遅延回路２９によって遅延されたクロック信号が入力される。図７の回路においては、この遅延回路２９はクロック信号の位相をπだけ遅れさせるように動作させる。（図８（ｅ））
そして、前記Ｄ型フリップフロップ回路２８では、前記遅延回路２９の出力信号の立ち下がり点（つまり、クロック信号２５の立ち下がり点）によって前記ロック検出回路２２の出力信号がリタイミングされて出力される。（図８（ｆ））このとき、このＤ型フリップフロップ回路２８の出力信号は、前記遅延回路２９の出力信号として出力されるクロック信号の立ち下がり点に対して、前述の信号遅延τだけ遅れて出力される。
【００２０】
次に、前記位相比較回路２１の出力信号がラッチ回路２３のデータ入力に入力されるとともに、前記Ｄ型フリップフロップ回路２８の出力信号が前記ラッチ回路２３のイネーブル入力に入力される。そして、ラッチ回路２３においては、前記位相比較回路２１の出力信号（図８（ｃ））が前記Ｄ型フリップフロップ回路２８の出力信号（図８（ｆ））によってラッチ又はスルーされる。
【００２１】
すなわち、ラッチ回路２３においては、前記Ｄ型フリップフロップ回路２８の出力信号（図８（ｆ））がハイレベルである場合（ロック状態の場合）は、前記位相比較回路２１の出力信号（図８（ｃ））はそのままスルーされて出力されるが、前記Ｄ型フリップフロップ回路２８の出力信号（図８（ｆ））がロウレベルである場合（アンロック状態の場合）は、ハイレベルからロウレベルへのデータ遷移点の時点における前記位相比較回路２１の出力信号（図８（ｃ））の値に保持されて出力される。（図８（ｇ））
このとき、このラッチ回路２３の出力信号は、前記Ｄ型フリップフロップ回路２８の出力信号に対して、前述の信号遅延τだけ遅れて出力される。このラッチ回路２３の出力信号が位相比較出力信号２６となる。また、前記ロック検出回路２２の出力信号がロック検出出力信号２７になる。
【００２２】
この回路構成により、ロック検出回路２２においてロックはずれが検出された場合には、まずロック検出回路２２の出力信号がハイレベルからロウレベルへとデータ遷移を起こし、これに伴ってＤ型フリップフロップ回路２８の出力信号も同様のデータ遷移を起こす。
【００２３】
そして、この前記Ｄ型フリップフロップ回路２８のデータ遷移点以降では、ラッチ回路２３の出力信号は前記データ遷移点の時点における位相比較回路２１の出力信号の値に保持されるので、ラッチ回路２３の出力信号を位相の遅れ又は進みを表す値（ハイレベル又はロウレベル）に保持したまま、位相比較出力信号の出力を停止させることができる。
【００２４】
【発明が解決しようとする課題】
ところで、ＰＬＬに用いる位相比較回路に対しては、上述のごとくＨｏｇｇｅ型位相比較回路を用いるのが一般的ではあるが、位相比較回路としてはいわゆるＢａｎｇ−Ｂａｎｇ型位相比較回路も広く知られている。
【００２５】
このＢａｎｇ−Ｂａｎｇ型位相比較回路の詳細については、Ｊ．Ｄ．Ｈ．Ａｌｅｘａｎｄｅｒ，“Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ ｆｒｏｍ Ｒａｎｄｏｍ Ｂｉｎａｒｙ Ｓｉｇｎａｌｓ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．１１，ｐｐ．５４１−５４２，Ｏｃｔｏｂｅｒ １９７５に記載されている。
【００２６】
図１３はＢａｎｇ−Ｂａｎｇ型位相比較回路を示す構成図である。図中、３１はＢａｎｇ−Ｂａｎｇ型位相比較回路、３２ａ及び３２ｂはＤ型フリップフロップ回路、３４はデータ信号、３５はクロック信号、３６は位相遅れの位相比較出力信号、３７は位相進みの位相比較出力信号、３８は遅延回路を表す。
【００２７】
図１３において、Ｂａｎｇ−Ｂａｎｇ型位相比較回路３１は、クロック信号３５のデータ信号３４に対する位相の遅れ及び進みの出力信号３６、３７をそれぞれ出力するために、位相遅れ及び位相進みに対応した２つの出力端を有している。そして、それぞれの出力端からは、位相の遅れ又は進みに応じてクロック信号の一周期分の長さを１単位として、これを整数倍した長さのハイレベル信号が出力される。
【００２８】
また、前記Ｂａｎｇ−Ｂａｎｇ型位相比較回路３１の位相進み及び位相遅れに対応した２つの出力端の後段には、一般にそれぞれＤ型フリップフロップ回路が付属して接続される。これには、Ｄ型フリップフロップ回路を用いることより、位相遅れ及び進みの出力信号の波形を整形すること、及び位相遅れ及び進みの出力信号の位相をクロック信号に同期させることの２つの目的がある。
【００２９】
ここで、図７の従来回路において、位相比較回路として従来のＨｏｇｇｅ型位相比較回路に代えて前記Ｂａｎｇ−Ｂａｎｇ型位相比較回路３１を用いた場合を考えると、図１４のような構成となる。図１４においてＢａｎｇ−Ｂａｎｇ型位相比較回路３１が出力する位相遅れ又は位相進みを表すハイレベル信号の長さは一周期のクロックとそれに対して比較されるデータに対して、クロック信号の一周期分（１つの立ち下がり点から次の立ち下がり点までに要する時間）であるので、ロックはずれが検出された際にラッチ回路２３において位相比較回路３１の出力信号をロック検出回路２２の出力信号によってラッチするときのタイミングマージンとしては、クロック信号の一周期分をすべて確保することができる。
【００３０】
これに対し、位相比較回路としてＨｏｇｇｅ型位相比較回路２１を用いた図７の従来回路では、図８に示すように、ラッチ回路２３において位相比較回路２１の出力信号をロック検出回路２２の出力信号によってラッチするときのタイミングマージンは、位相比較回路の動作原理から必然的にクロック信号の一周期よりも短い時間しか確保することができない。
【００３１】
このようなラッチ回路におけるタイミングマージンの相違は、クロック信号の周波数が高くなった場合、例えば１０ＧＨｚ程度になった場合には、信号の周期に対してＤ型フリップフロップ回路などにおける信号の遅延時間が無視できない程度の大きさになってくるため、重要なものとなってくる。すなわち、クロック周波数が高くなったとき、例えば１０ＧＨｚ程度になると、ラッチ回路におけるタイミングマージンをより大きくとることができるので、Ｂａｎｇ−Ｂａｎｇ型位相比較回路を用いてＰＬＬを構成することが有効になってくる。
【００３２】
従って、高いクロック周波数を用いて位相比較回路を動作させようとする場合、図１４に示すように、位相比較回路としてＢａｎｇ−Ｂａｎｇ型の位相比較回路に用いることが考えられる。
【００３３】
しかしながら、単純に位相比較回路をＢａｎｇ−Ｂａｎｇ型位相比較回路に置き換えた場合、図１４に示すように、Ｂａｎｇ−Ｂａｎｇ型位相比較回路の出力側には必ず２つのＤ型フリップフロップ回路３２ａ、３２ｂを設け、かつそれらの後段にさらに２つのラッチ回路２３ａ、２３ｂを設ける必要があるため、回路全体の規模が大きなってしまうという問題点がある。
【００３４】
本発明は前記問題点を鑑みてなされたもので、Ｂａｎｇ−Ｂａｎｇ型位相比較回路などの複数の出力端を有する位相比較回路を用いた場合でも、回路規模を増大させることがなく、データ信号とクロック信号がアンロック状態のときには位相比較回路の出力を停止させることができるロック検出機能付き位相比較回路を構成することを目的とする。
【００３５】
【課題を解決するための手段】
図1は本発明の原理説明図である。図中、１は位相比較回路、２はロック検出回路、３はラッチ回路、５はデータ信号、６はクロック信号、７ａ、７ｂは位相比較回路の位相遅れ及び位相進みの出力信号、８はロック検出出力信号、９は第1のＤ型フリップフロップ回路、１０ａ、１０ｂは前記位相比較回路の位相遅れ及び進みに対応する出力信号をそれぞれ別個にリタイミングするための第2及び第3のＤ型フリップフロップ回路、１１は第1の遅延回路、１２は第2の遅延回路を表す。
【００３６】
図1では、図１４に示す従来の回路構成のように、ロック検出回路から出力されるロック検出出力信号によりラッチ回路において位相比較回路の出力信号そのものを直接ラッチ又はスルーするのではなく、位相比較回路１の出力信号をリタイミングする第２及び第３のＤ型フリップフロップ回路１０ａ、１０ｂのクロック入力に入力されるクロック信号６を、ラッチ回路３において前記ロック検出出力信号によりラッチ又はスルーする構成としている。
【００３７】
すなわち、図1に示すように、クロック信号６がラッチ回路３のデータ入力に入力されるとともに、ロック検出回路２の出力信号がラッチ回路３のイネーブル入力に入力され、クロック信号６が前記ロック検出回路２の出力信号によってラッチ又はスルーされる。
【００３８】
続いて、このラッチ回路３の出力信号として出力されるクロック信号が第２及び第３のＤ型フリップフロップ回路１０ａ、１０ｂのクロック入力に入力されるとともに、位相比較回路１の位相進み及び位相遅れの出力信号がそれぞれ前記第2及び第３のＤ型フリップフロップ回路１０ａ、１０ｂのデータ入力に入力される。
【００３９】
そして、この位相遅れ及び位相進みの出力信号を前記ラッチ回路３から出力されるクロック信号でリタイミングした出力信号が、位相比較出力信号７ａ、７ｂとなる。
【００４０】
この回路構成により、ラッチ回路３において位相比較回路１の出力信号をリタイミングするためのクロック信号６をロック検出回路２の出力信号を用いてラッチするため、図１４の従来の回路の構成、すなわち前記Ｂａｎｇ−Ｂａｎｇ型位相比較回路の各出力端ごとに設けられたＤ型フリップフロップ回路の後段に、それぞれ独立にラッチ回路を設ける構成と比較して、必要となるラッチ回路を１つに減らすことができる。
【００４１】
このため、本発明では、回路全体で必要となるラッチ回路の数を従来に比べて大きく減らすことができるので、前記Ｂａｎｇ−Ｂａｎｇ型位相比較回路などの複数の出力端を有する位相比較回路を用いた場合でも、回路規模を大きくすることはない。
【００４２】
加えて、ロック検出回路２においてロックはずれが検出された場合には、前記ロック検出回路２の出力信号によりラッチ回路３において第2及び第3のＤ型フリップフロップ回路１０ａ、１０ｂに入力されるクロック信号６の生成が停止されるので、アンロック状態のときには第２及び第３のＤ型フリップフロップ回路１０ａ、１０ｂの出力信号を位相遅れ又は位相進みを表す値に保持したまま、位相比較検出信号７ａ、７ｂの出力を停止することができる。
【００４３】
従って、本発明によれば、Ｂａｎｇ−Ｂａｎｇ型位相比較回路などの複数の出力端を有する位相比較回路を用いた場合でも、回路規模を増大させることなく、データ信号とクロック信号がアンロック状態のときには、位相遅れ又は位相進みを表す値に保持したまま位相比較回路の出力を停止させることができるという特有の効果を奏する。
【００４４】
【発明の実施の形態】
図２は本発明の第１の実施の形態を表す回路構成図である。図２においては、位相比較回路としてＢａｎｇ−Ｂａｎｇ型位相比較回路を用いている。図中、図１で示したものと同一のものは同一の記号で示してある。図３は、図２に示す本発明の第１の実施の形態における各ノードの信号波形を示すタイミングチャートである。
【００４５】
ここで、図３中に示した信号の遅延τは、それぞれのＤ型フリップフロップ回路に起因して生じるものであり、Ｄ型フリップフロップ回路１つあたりの信号遅延に対応するものである。図２、４及び６中の「Ｍ−Ｓ」及び「Ｍ」はＭａｓｔｅｒ−Ｓｌａｖｅ及びＭａｓｔｅｒの略であり、マスタスレーブ形のＤ型フリップフロップ回路及びマスタ型のＤ型フリップフロップ回路であることを表すものである。
【００４６】
まず、図２の回路について説明する前に、Ｂａｎｇ−Ｂａｎｇ型位相比較回路の動作原理について図４を用いて説明する。図４のＢａｎｇ−Ｂａｎｇ型位相比較回路は、図示したように３つのマスタスレイブ型のＤ型フリップフロップ回路と１つのマスタ型のＤ型フリップフロップ回路が２系統に分かれて２段に接続されており、それらの後段にはさらに２つのＥＸＯＲ回路及び２つのＡＮＤ回路からなる論理演算回路が接続されている。
【００４７】
図５は、図４のＢａｎｇ−Ｂａｎｇ型位相比較回路の各ノード（ａ）〜（ｉ）の信号波形を示すタイミングチャートである。
【００４８】
図４において、Ｂａｎｇ−Ｂａｎｇ型位相比較回路３１にはデータ信号３４及びクロック信号３５がそれぞれ入力される。データ信号３４としては、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号を想定している。
【００４９】
ここでは、クロック信号３５の周波数がデータ信号３４のビットレートよりも低く、クロック信号３５がデータ信号３４に対して遅れ続ける場合について説明するが、逆にクロック信号３５の周波数がデータ信号３４のビットレートよりも高く、クロック信号３５がデータ信号３４に対して進み続ける場合についても同様である。
【００５０】
まず、Ｂａｎｇ−Ｂａｎｇ型位相比較回路３１においては、データ信号３４（図５（ａ））の各々のデータ遷移点（立ち上がり点及び立ち下がり点）とクロック信号３５（図５（ｂ））の立ち下がり点の間の位相関係を監視する。
【００５１】
そして、クロック信号３５の立ち下がり点とデータ信号３４のデータ遷移点の間の位相のずれが位相差πより小さいときは、クロック信号３５がデータ信号３４に比べて位相が遅れていると判断され、位相遅れの出力信号（図５（ｈ））に対して、クロック信号の一周期分の長さのハイレベル信号を出力する。
【００５２】
一方、クロック信号３５の立ち下がり点とデータ信号３４のデータ遷移点の位相のずれが位相差πより大きいときは、クロック信号３５がデータ信号３４に比べて位相が進んでいると判断され、位相進みの出力信号（図５（ｉ））に対して、クロック信号の一周期分の長さのハイレベル信号を出力する。
【００５３】
クロック信号３５の立ち下がり点とデータ信号３４のデータ遷移点の位相が一致又はπだけずれているときは、クロック信号３５とデータ信号３４は位相は反転又は一致していると判断され、位相遅れ及び位相進みの出力信号（図５（ｈ）、（ｉ））にはいずれもロウレベル信号が出力される。
【００５４】
また、あるクロック信号３５の立ち下がり点の位置に対して一定の範囲内に、対応するデータ信号３４のデータ遷移点が存在しないときは、位相遅れ及び位相進みの出力信号（図５（ｈ）、（ｉ））にはいずれもロウレベル信号が出力される。
【００５５】
位相進み及び位相遅れの各出力信号（図５（ｈ）、（ｉ））は、一方の出力が活性化されているときは他方は活性化されることはなく、一方においてハイレベル信号が出力されているときは他方においては必ずロウレベル信号が出力される。また、Ｂａｎｇ−Ｂａｎｇ型位相比較回路３１における上述の出力動作は、いずれの場合もクロック信号の立ち下がり点に応答して行われる。
【００５６】
以上のような動作原理に従って、Ｂａｎｇ−Ｂａｎｇ型位相比較回路３１から、位相遅れの出力信号（図５（ｈ））及び位相進みの出力信号（図５（ｉ））がそれぞれ出力される。尚、Ｂａｎｇ−Ｂａｎｇ型位相比較回路の内部動作については、図５の（ｃ）〜（ｇ）に示すとおりである。また、図５（ｊ）は、クロック信号３５（図５（ｂ））に対するデータ信号３４（図５（ａ））の位相進み量を、時間経過に沿って示したものである。
【００５７】
次に、上述のＢａｎｇ−Ｂａｎｇ型位相比較回路の動作原理をふまえ、図２に示した本発明の第１の実施の形態である回路の動作について、図３に示した本発明の第１の実施の形態における各ノードの信号波形を示すタイミングチャートを用いて説明する。
【００５８】
まず、データ信号５（図３（ａ））及びクロック信号６（図３（ｂ））がＢａｎｇ−Ｂａｎｇ型位相比較回路１に入力される。
【００５９】
前記Ｂａｎｇ−Ｂａｎｇ型位相比較回路１は、上述のように、データ信号５のデータ遷移点（立ち上がり点及び立ち下がり点）、及びクロック信号６の立ち下がり点を検出して、前記データ信号５の各データ遷移点と前記クロック信号６の立ち下がり点の間の位相関係により、両者の位相の進み又は遅れを弁別して、位相遅れの出力信号又は位相進みの出力信号に対してハイレベル信号を、前記クロック信号６の立ち下がり点に応答して出力する。（図３（ｃ）及び（ｄ））
このとき、位相遅れ及び位相進みの出力信号は、クロック信号６の立ち下がり点に対して、前述の信号遅延τだけ遅れて出力される。
【００６０】
この位相比較回路１の位相遅れの出力信号（図３（ｃ））及び位相進みの出力信号（図３（ｄ））は、それぞれ第２及び第３のＤ型フリップフロップ回路１０ａ及び１０ｂのデータ入力に入力される。
【００６１】
一方、ロック検出回路２にはデータ信号５（図３（ａ））及びクロック信号６（図３（ｂ））がそれぞれ入力される。そして、ロック検出回路２は、図７に示す従来の回路のものと同様の動作原理により、ロック検出信号８（図３（ｅ））を出力する。
【００６２】
ロック検出回路２では、データ信号５の立ち下がり点とクロック信号６の立ち下がり点を検出して、前記データ信号５の各データ遷移点と前記クロック信号６の立ち下がり点の間の位相関係を監視する。
【００６３】
そして、それらの相互の位相のずれの大きさが位相差πから基準値（π／２）以内に収まっているときは、データ信号５とクロック信号６はロック状態にあるとしてハイレベル信号を、基準値（π／２）以上離れている場合にはロックはずれを起したとしてロウレベル信号を、前記データ信号５の立ち下がり点に応答して出力する。（図３（ｅ））このロック検出回路２の出力信号がロック検出出力信号８になる。このとき、ロック検出回路２の出力信号は、データ信号５の立ち下がり点に対して、前述の信号遅延τの２倍（２τ）だけ遅れて出力される。
【００６４】
次に、前記ロック検出回路２の出力信号（図３（ｅ））及び第１の遅延回路１１によって遅延させたクロック信号（図３（ｆ））が、第１のＤ型フリップフロップ回路９のデータ入力及びクロック入力にそれぞれ入力される。このとき、前記第１の遅延回路１１は、クロック信号の位相を（π／２＋α）だけ遅らせるように動作させる。ここで、αはＤ型フリップフロップ回路のセットアップ時間に相当する位相差を採用すればよく、例えば、α＝π／４と設定すればよい。
【００６５】
そして、ロック検出回路２の出力信号（図３（ｅ））が前記第１のＤ型フリップフロップ回路９において第1の遅延回路１１からのクロック信号によってリタイミングされて、前記第１のＤ型フリップフロップ回路９の出力信号として出力される。（図３（ｇ））
このとき、前記第１のＤ型フリップフロップ回路９の出力信号は、前記第１の遅延回路１１の出力信号として出力されたクロック信号の立ち下がり点に対して、前述の信号遅延τだけ遅れて出力される。
【００６６】
次に、第２の遅延回路１２によって遅延させたクロック信号（図３（ｈ））、及び前記第１のＤ型フリップフロップ回路９の出力信号（図３（ｇ））をラッチ回路３のデータ入力及びイネーブル入力にそれぞれ入力する。
【００６７】
このとき、前記第２の遅延回路１２は、クロック信号の位相を（π／２＋β）だけ遅らせるように動作させる。ここで、前記第２の遅延回路１２は、実際上、前記第１の遅延回路と同程度に信号を遅らせるように設定すればよく、例えば、β＝π／４と設定すればよい。
【００６８】
そして、ラッチ回路３において、第2の遅延回路１２からのクロック信号（図３（ｈ））は、前記第１のＤ型フリップフロップ回路９の出力信号として出力されたロック検出回路２の出力信号（図３（ｇ））によってラッチ又はスルーされ、このラッチ又はスルーされたクロック信号はラッチ回路３の出力信号として出力される。（図３（ｉ））
すなわち、ラッチ回路３においては、前記第１のＤ型フリップフロップ回路９の出力信号（図３（ｇ））がハイレベルである場合は、前記第２の遅延回路１２の出力信号として出力されるクロック信号（図３（ｈ））はそのままスルーされて出力されるが、前記第１のＤ型フリップフロップ回路９の出力信号（図３（ｇ））がロウレベルである場合は、ハイレベルからロウレベルへのデータ遷移点の時点における前記第２の遅延回路１２の出力信号（図３（ｈ））の値に保持されて出力される。
【００６９】
このとき、ラッチ回路３の出力信号は、前記第１のＤ型フリップフロップ回路９の出力信号に対して、前述の信号遅延τだけ遅れて出力される。
【００７０】
次に、前記ラッチ回路３からのクロック信号（図３（ｉ））を第２及び第3のＤ型フリップフロップ回路１０ａ、１０ｂのクロック入力に入力する。そして、ラッチ回路３においてラッチ又はスルーされたクロック信号（図３（ｉ））によって、位相比較回路１の位相遅れの出力信号（図３（ｃ））及び位相進みの出力信号（図３（ｄ））がそれぞれリタイミングされる。（図３（ｊ）、（ｋ））この第２及び第3のＤ型フリップフロップ回路１０ａ、１０ｂの出力信号が位相比較出力信号７ａ、７ｂとなる。
【００７１】
このとき、それぞれの位相比較出力信号７ａ、７ｂは、前記ラッチ回路３の出力信号として出力されたクロック信号の立ち下がり点に対して、前述の信号遅延τだけ遅れて出力される。
【００７２】
ここで、ロック検出回路２においてロックはずれが起こった場合及びロックはずれが解除された場合の図２の本発明の第１の実施の形態の回路動作について、それぞれ説明する。
【００７３】
ロック検出回路２においてロックはずれが起こると、図３のタイミングチャートにおいて、まずロック検出回路２の出力信号がハイレベルからロウレベルへのデータ遷移を起こす。（（図３（ｅ））次いで、このロック検出回路２の出力信号のデータ遷移に起因して、第１のＤ型フリップフロップ回路９の出力信号においても、同様のデータ遷移が起こる。（図３（ｇ））
次いで、この第１のＤ型フリップフロップ回路９の出力信号のデータ遷移に起因して、ラッチ回路３の出力信号が、前記データ遷移点の時点における前記第２の遅延回路１２の出力信号の値に保持されて、ラッチ回路３におけるクロック信号の生成が停止される。（図３（ｉ））
そして、このラッチ回路３におけるクロック信号の生成停止に伴い、前記第２及び第3のＤ型フリップフロップ回路１０ａ、１０ｂの出力信号の値がクロック信号の停止前の値に保持された状態になり、第２及び第3のフリップフロップ回路１０ａ、１０ｂにおける位相進み及び位相遅れの出力信号の生成が停止する。（図３（ｊ）、図３（ｋ））
一方、ロック検出回路２においてロックはずれが解除され、再びロック状態に復帰した場合、図３のタイミングチャートにおいて、まずロック検出回路２の出力信号がロウレベルからハイレベルへと再びデータ遷移を起こす。（（図３（ｅ））次いで、このロック検出回路２の出力信号のデータ遷移に起因して、第１のＤ型フリップフロップ回路９の出力信号においても、同様のデータ遷移が起こる。（図３（ｇ））
次いで、この第１のＤ型フリップフロップ回路９の出力信号のデータ遷移に起因して、ラッチ回路３がイネーブルになって第2の遅延回路１２からのクロック信号を再びスルーするようになり、ラッチ回路３の出力信号においてクロック信号が再び生成されるようになる。（図３（ｉ））
そして、このラッチ回路３におけるクロック再生成に伴い、第２及び第3のＤ型フリップフロップ回路１０ａ、１０ｂの出力信号が、再び位相比較回路１の位相進みの出力信号（図３（ｃ））及び位相遅れの出力信号（図３（ｄ））をそれぞれリタイミングした信号になり、再び第２及び第3のＤ型フリップフロップ回路１０ａ、１０ｂにより、位相比較出力信号７ａ、７ｂが出力されるようになる。（図３（ｊ））、（図３（ｋ））
以上のように、本発明の第１の実施の形態の回路構成によれば、ロック検出回路２においてロックはずれが検出されてデータ信号５とクロック信号６とがアンロック状態になった場合に、位相遅れ又は位相進みを表す値（ハイレベル）に保持したまま、位相比較出力信号７ａ、７ｂの出力を停止させることができる。
【００７４】
加えて、図２の回路構成から明らかなように、本発明の第１の実施の形態では、必要とするラッチ回路の数は１つであるため、回路全体の規模を大きくすることを防止することができる。
【００７５】
図６は、本発明の第２の実施の形態を表す回路構成図である。図中、図１及び図２で示したものと同一のものは同一の記号で示してあり、１３は第1の遅延回路、１４は第2の遅延回路を表す。図６に示す回路の中の位相比較回路にもＢａｎｇ−Ｂａｎｇ型位相比較回路を用いている。
【００７６】
図６の回路構成は、図２の回路構成とほぼ同様の構成となっているが、図２の回路構成では第1の遅延回路１１及び第2の遅延回路１２がクロック信号に対して並列に配置されているのに対し、図４の回路構成では第1の遅延回路１３の後段に第2の遅延回路１４が直列に接続されている。
【００７７】
図６の回路構成では、第１の遅延回路１３は、図２の回路の場合と同様に、第１のＤ型フリップフロップ回路９のクロック入力に入力されるクロック信号の位相を（π／２＋α）だけ遅らせるように動作させる。一方、第２の遅延回路１４は、図２の回路の場合は（π／２＋β）だけ遅らせるように動作させたが、図６の回路構成では、図２の第２の遅延回路１２と第１の遅延回路１１の遅延させる位相差の差分、すなわち（β−α）だけ遅らせるように動作させる。
【００７８】
尚、図６に示す本発明の第2の実施の形態の回路の動作については、図２に示す第１の実施の形態の場合と同様であり、従って、第１の実施の形態の場合と同様の効果を奏することができる。
【００７９】
更に、図６の回路構成では２つの遅延回路を個別に配置する構成になっているが、代わりに遅延回路を１つだけ配置し、１つの遅延回路から遅延させる位相差が異なる２つの出力信号を出力するようにすることも可能である。
【００８０】
また、上述の本発明の第1及び第2の実施の形態では、それぞれのＤ型フリップフロップ回路、ロック検出回路及び位相比較回路について主に立ち下がり点において動作するものを用いたが、これに限定されるものではなく、立ち上がり点において動作するＤ型フリップフロップ回路、ロック検出回路及び位相比較回路をそれぞれ用いることができることはもちろんである。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、ロック検出機能付き位相比較回路に関し、ラッチ回路において、ロック検出回路の出力信号を用いて、Ｄ型フリップフロップ回路において位相比較回路の出力信号をリタイミングするためのクロック信号をラッチ又はスルーするように構成している。このため、本発明では、回路全体で必要となるラッチ回路の数を減らすことができる。
【００８２】
従って、Ｂａｎｇ−Ｂａｎｇ型位相比較回路などの複数の出力端を有する位相比較回路を用いた場合でも、回路規模を増大させることなく、データ信号とクロック信号がアンロック状態のときには、位相遅れ又は位相進みを表す値に保持したまま、位相比較回路の出力を停止させるでき、係る位相比較回路の性能向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】  本発明の原理説明図、
【図２】  本発明の第１の実施の形態である回路構成図、
【図３】   本発明の第１の実施の形態における各ノードの信号波形を示すタイミングチャート、
【図４】   Ｂａｎｇ−Ｂａｎｇ型位相比較回路の具体回路構成図、
【図５】   Ｂａｎｇ−Ｂａｎｇ型位相比較回路の各ノードの信号波形を示すタイミングチャート、
【図６】  本発明の第２の実施の形態である回路構成図、
【図７】  従来のロック検出機能付き位相比較回路の構成図、
【図８】   従来のロック検出回路機能付き位相比較回路の各ノードの信号波形を示すタイミングチャート、
【図９】   Ｈｏｇｇｅ型（Ｍｏｔｏｒｏｌａ型）位相比較回路の具体回路構成図、
【図１０】  Ｈｏｇｇｅ型位相比較回路の各ノードの信号波形を示すタイミングチャート、
【図１１】 ロック検出回路の具体回路構成図、
【図１２】 ロック検出回路の各ノードの信号波形を示すタイミングチャート、
【図１３】 Ｂａｎｇ−Ｂａｎｇ型位相比較回路の構成図、
【図１４】  位相比較回路としてＨｏｇｇｅ型位相比較回路に代えてＢａｎｇ−Ｂａｎｇ型位相比較回路を用いた場合の回路構成図
【符号の説明】
１        位相比較回路、
２        ロック検出回路、
３        ラッチ回路、
５        データ信号、
６        クロック信号、
７        位相比較出力信号、
８        ロック検出出力信号
９        第1のＤ型フリップフロップ回路、
１０ａ    第2のＤ型フリップフロップ回路、
１０ｂ    第３のＤ型フリップフロップ回路、
１１      第1の遅延回路、
１２      第2の遅延回路、
１３      第1の遅延回路、
１４      第2の遅延回路、
２１      位相比較回路、
２２      ロック検出回路、
２３      ラッチ回路、
２４      データ信号、
２５      クロック信号、
２６      位相比較出力信号、
２７      ロック検出出力信号
２８      Ｄ型フリップフロップ回路、
２９      遅延回路、
３１      Ｂａｎｇ−Ｂａｎｇ型位相比較回路、
３２ａ    Ｄ型フリップフロップ回路、
３２ｂ    Ｄ型フリップフロップ回路、
３４      データ信号、
３５      クロック信号、
３６      位相遅れの位相比較出力信号、
３７      位相進みの位相比較出力信号、
３８      遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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