(57)【特許請求の範囲】
【請求項１】
半導体結晶薄膜を格子定数の異なる基板上に気相成長法により成長させる方法において、前記半導体の結晶性の薄膜がエピタキシャル成長する温度よりも低い温度で前記半導体と等しい材料で基板上にアモルファス層を気相成長法により形成する工程と、このアモルファス層を形成した基板の温度をアモルファス層が結晶化する温度まで昇温する工程とを少なくとも２回連続繰り返して形成したバッファ層上に前記半導体の結晶性の薄膜をエピタキシャル成長させることを特徴とする半導体結晶成長方法。
【請求項２】
前記半導体が、GaAs、GaＰ、InAsおよびInＰからなる群から選択された少なくとも１種の化合物半導体であり、前記基板が、Si基板であることを特徴とする請求項１に記載の半導体結晶成長方法。
【請求項３】
前記半導体が、GaＮ、InＮおよびAlＮからなる群から選択された少なくとも１種の化合物半導体であり、前記基板が、サファイア基板であることを特徴とする請求項１に記載の半導体結晶成長方法。
【請求項４】
前記半導体が、GaＮ、InＮおよびAlＮからなる群から選択された少なくとも１種の化合物半導体であり、前記基板が、GaAs基板であることを特徴とする請求項１に記載の半導体結晶成長方法。
【請求項５】
前記半導体がGaＮであり、前記基板がGaAs(111) Ｂ面またはGaAs(111) Ａ面であることを特徴とする請求項４に記載の半導体結晶成長方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体結晶薄膜の気相成長法に関するものであり、特にヘテロエピタキシャルの成長方法に関するものである。
【０００２】
【従来の技術】
近年、青色ＬＥＤ用材料としてGaＮ系化合物半導体薄膜が実用化されている。現在のところ、基板となるGaＮバルク結晶の成長が困難であるため、通常格子定数が近いサファイア基板上にGaＮ系化合物半導体薄膜を成長させる。この場合、GaＮとサファイアの格子定数を緩和するため低温成長させたGaＮ層をアニールして形成したバッファ層上にGaＮ系エピタキシャル層を成長させている。
【０００３】
一方、サファイア基板は絶縁性であるので、ＬＥＤ構造を作製するためにはGaＮ系エピタキシャル層をエッチングして電極を形成する必要がある。このため、プロセスが煩雑になり、コストが増大する。そこで、GaAs半導体基板のような導電性基板上に、上記のようにGaＮバッファ層、GaＮ系エピタキシャル層を形成して基板裏面に電極を形成することでプロセスの低コスト化を検討している例もある。
【０００４】
また、化合物半導体として多用されているGaAs基板は大口径化が困難でコストも高いため、大口径化が容易でコストも安いSi基板上にGaAs層を形成することが検討されている。この場合も低温で形成したGaAs層をアニールしてバッファ層を形成し、その上にGaAsエピタキシャル層を成長させることで格子定数の違いを緩和している。
【０００５】
【発明が解決しようとする課題】
上記のように、従来、格子定数が異なる基板上に半導体結晶薄膜を形成する場合、格子定数の差を緩和するため、低温で形成したバッファ層を基板とエピタキシャル層の間に挿入していた。しかしながら、このようにして形成したエピタキシャル層の結晶性は完璧ではない場合が多かった。特に、GaＮとGaAsのように格子定数差が大きい場合は、エピタキシャル層の結晶性に問題があった。
【０００６】
そこで、本発明の目的は、上記従来技術の問題点を解決し、格子定数の異なる基板上に高品質の半導体エピタキシャル層を製造する方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に従うと、半導体結晶薄膜を格子定数の異なる基板上に気相成長法により成長させる方法において、前記半導体の結晶性の薄膜がエピタキシャル成長する温度よりも低い温度で前記半導体と等しい材料で基板上にアモルファス層を気相成長法により形成する工程と、このアモルファス層を形成した基板の温度をアモルファス層が結晶化する温度まで昇温する工程とを少なくとも２回連続繰り返して形成したバッファ層上に前記半導体の結晶性の薄膜をエピタキシャル成長させることを特徴とする半導体結晶成長方法が提供される。本発明の方法においては、前記半導体が、GaAs、GaＰ、InAsまたはInＰであり、前記基板が、Si基板であるか、前記半導体が、GaＮ、InＮまたはAlＮであり、前記基板が、サファイア基板またはGaAs基板であることが好ましい。また、GaAs基板は、GaAs(111) Ａ面、Ｂ面が好ましい。
【０００８】
【発明の実施の形態】
本発明の方法では、従来、１層で形成していたバッファ層を同じ工程を繰り返して２層以上で形成するところにその主要な特徴がある。このバッファ層は、エピタキシャル成長させる半導体と等しい材料で、半導体がエピタキシャル成長するよりも低い成長温度で形成したアモルファス層をアニール処理することで得られる。アモルファス層がアニール処理により結晶化するが、その際、基板の結晶構造に配向するように結晶化する。これが、基板と上層のエピタキシャル層の間の格子定数の差を緩和する。本発明では、このバッファ層を２層以上で形成し、結晶性を改善させる。
【０００９】
従来の方法ではバッファ層を１層しか挿入しないので、格子定数の緩和が充分ではなかった。バッファ層表面は、下層の結晶の格子定数と上層の結晶の格子定数の中間の格子定数になると考えられる。従って、バッファ層を多層で形成することによりバッファ層の表面の格子定数が、よりエピタキシャル層に近づいていく。なお、１回の工程で形成可能なバッファ層の厚さには限度があるため、複数回分の層厚を有するバッファ層を用いても同じ効果は得られない。また、従来１層で形成した厚さのバッファ層を、本発明の方法により２層以上で形成しても本発明の効果は得られる。例えば、本願発明の方法では、１回の工程で形成するバッファ層の厚さを10〜100 nmとすることが好ましい。
【００１０】
さらに、一般に基板上に格子定数の異なる半導体層をエピタキシャル成長させるためには、成長温度（基板温度）を高温にしなければならないが、GaAs基板、InＰ基板などのように揮発性の物質を含む基板の場合、As、Ｐ等蒸気圧の高い揮発性成分が蒸発するという問題がある。本発明の方法では、低温で形成するバッファ層を多層にして全体の厚さを厚くすることでこの問題も解決することができる。
【００１１】
【実施例】
実施例１
図１に、本発明による化合物半導体成長方法を用いて作製したエピタキシャルウェハの断面構造を示す。図１のエピタキシャルウェハは、GaAs(111) Ｂ面基板１と、GaAs(111) Ｂ面基板１上に形成された厚さ20nmの第１のGaＮ層21および厚さ20nmの第２のGaＮ層22を備えるバッファ層２と、バッファ層２上に形成された厚さ１μｍのGaＮエピタキシャル層３とを備える。バッファ層２およびGaＮエピタキシャル層３はいずれもＭＯＣ−ＶＰＥ法で形成した。第１のGaＮ層21は、成長温度 550℃、成長時間30分で形成した後、 850℃に昇温し10分間アニールして形成した。第２のGaＮ層22は、第１のGaＮ層21をアニールした後、温度を 500℃に下げ、成長時間30分で形成した後、 850℃に昇温し10分間アニールした。この後、GaＮエピタキシャル層３を成長温度 850℃で60分間成長した。
【００１２】
得られたGaＮエピタキシャル層３は、バッファ層が１層の場合にくらべＸ線回折のピーク半値幅が半分に減少し、結晶性の改善が確認された。また、表面平坦性も改善され、基板とエピタキシャル界面にみられたAs抜けによる空孔も無くなった。
【００１３】
【発明の効果】
以上詳述のように、本発明によれば、従来よりも結晶性、表面平坦性に優れたエピタキシャルウェハが得られる。本発明の方法は、特に、GaAs基板上にGaＮエピタキシャル層を形成する場合に有効である。
【図面の簡単な説明】
【図１】  本発明の方法で作製したエピタキシャルウェハの一例の断面図である。
【符号の説明】
１    GaAs(111) Ｂ面基板
２    バッファ層
３    GaＮエピタキシャル層
【図１】
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