(57)【特許請求の範囲】
【請求項１】
第１及び第２の負荷トランジスタ並びに第１及び第２のドライバトランジスタを含むメモリセルを複数有するメモリセルアレイを備えた半導体メモリ装置であって、
前記メモリセルは、
主表面を有する半導体基板と、
前記主表面に形成され、前記第１の負荷トランジスタの活性領域となる第１の負荷トランジスタ活性領域と、
前記主表面に形成され、前記第２の負荷トランジスタの活性領域となる第２の負荷トランジスタ活性領域と、
前記主表面に形成され、前記第１のドライバトランジスタの活性領域となる第１のドライバトランジスタ活性領域と、
前記主表面に形成され、前記第２のドライバトランジスタの活性領域となる第２のドライバトランジスタ活性領域と、
前記主表面に形成され、前記第１の負荷トランジスタ活性領域と前記第１のドライバトランジスタ活性領域とを分離する第１の素子分離領域と、
前記第１の負荷トランジスタ活性領域上から前記第１のドライバトランジスタ活性領域上まで延び、かつ前記第１の負荷トランジスタ及び前記第１のドライバトランジスタのゲート電極となる第１の導電層と、
前記第１の素子分離領域上で前記第１の導電層から分岐し、前記第２のドライバトランジスタ活性領域と電気的に接続される第２の導電層と、
を備え、
前記第１の素子分離領域上に位置する前記第２の導電層の幅は、前記第１の導電層の幅より小さく、
さらに、
前記第１の負荷トランジスタ活性領域と電気的に接続され、前記第２の負荷トランジスタ活性領域上を通り、さらに前記第２のドライバトランジスタ活性領域上まで延びており、前記第２の負荷トランジスタ及び前記第２のドライバトランジスタのゲート電極となる第３の導電層を備え、
前記メモリセルアレイは、
前記主表面に形成され、前記メモリセルアレイの第１の行のメモリセルと第２の行のメモリセルとを分離する第２の素子分離領域を備え、
前記第１の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は、前記第２の素子分離領域を介して前記第２の行の前記メモリセルの前記第１の負荷トランジスタ活性領域と対向する第１の領域を有し、
前記第１の行の前記メモリセルの前記第３の導電層のパターンは、前記第１の領域上を横断し、
前記第１の領域上にある前記第１の行の前記メモリセルの前記第３導電層のパターン下には、前記第１の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は形成されておらず、
前記第２の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は、前記第２の素子分離領域を介して前記第１の行の前記メモリセルの前記第１の負荷トランジスタ活性領域と対向する第２の領域を有し、
前記第２の行の前記メモリセルの前記第３の導電層のパターンは、前記第２の領域上を横断し、
前記第２の領域上にある前記第２の行の前記メモリセルの前記第３導電層のパターン下には、前記第２の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は形成されておらず、
前記第１の領域において、前記第１の行の前記メモリセルの前記第３の導電層の一部は前記第２の素子分離領域上にのりあげており、
前記第２の領域において、前記第２の行の前記メモリセルの前記第３の導電層の一部は前記第２の素子分離領域上にのりあげている、半導体メモリ装置。
【請求項２】
請求項１において、
前記第２の行のメモリセルの第１、第２及び第３の導電層のパターンは、前記第１の行のメモリセルの第１、第２及び第３の導電層のパターンを前記主表面に垂直な軸を中心として、１８０度回転させたパターンである半導体メモリ装置。
【請求項３】
第１及び第２の負荷トランジスタ並びに第１及び第２のドライバトランジスタを含むメモリセルを複数有するメモリセルアレイを備えた半導体メモリ装置であって、
前記メモリセルは、
主表面を有する半導体基板と、
前記主表面に形成され、前記第１の負荷トランジスタの活性領域となる第１の負荷トランジスタ活性領域と、
前記主表面に形成され、前記第２の負荷トランジスタの活性領域となる第２の負荷トランジスタ活性領域と、
前記主表面に形成され、前記第１のドライバトランジスタの活性領域となる第１のドライバトランジスタ活性領域と、
前記主表面に形成され、前記第２のドライバトランジスタの活性領域となる第２のドライバトランジスタ活性領域と、
前記主表面に形成され、前記第１の負荷トランジスタ活性領域と前記第１のドライバトランジスタ活性領域とを分離する第１の素子分離領域と、
前記第１の負荷トランジスタ活性領域上から前記第１のドライバトランジスタ活性領域上まで延び、かつ前記第１の負荷トランジスタ及び前記第１のドライバトランジスタのゲート電極となる第１の導電層と、
前記第１の素子分離領域上で前記第１の導電層から分岐し、前記第２のドライバトランジスタ活性領域と電気的に接続される第２の導電層と、
を備え、
前記第１の素子分離領域上に位置する前記第２の導電層の幅は、前記第１の導電層の幅より小さく、
さらに、
前記第１の負荷トランジスタ活性領域と電気的に接続され、前記第２の負荷トランジスタ活性領域上を通り、さらに前記第２のドライバトランジスタ活性領域上まで延びており、前記第２の負荷トランジスタ及び前記第２のドライバトランジスタのゲート電極となる第３の導電層を備え、
前記メモリセルアレイは、
前記主表面に形成され、前記メモリセルアレイの第１の行のメモリセルと第２の行のメモリセルとを分離する第２の素子分離領域を備え、
前記第１の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は、前記第２の素子分離領域を介して前記第２の行の前記メモリセルの前記第２の負荷トランジスタ活性領域と対向する第１の領域を有し、
前記第１の行の前記メモリセルの前記第３の導電層のパターンは、前記第１の領域上を横断し、
前記第１の領域上にある前記第１の行の前記メモリセルの前記第３導電層のパターン下には、前記第１の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は形成されておらず、
前記第２の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は、前記第２の素子分離領域を介して前記第１の行の前記メモリセルの前記第２の負荷トランジスタ活性領域と対向する第２の領域を有し、
前記第２の行の前記メモリセルの前記第３の導電層のパターンは、前記第２の領域上を横断し、
前記第２の領域上にある前記第２の行の前記メモリセルの前記第３導電層のパターン下には、前記第２の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は形成されておらず、
前記第１の領域において、前記第１の行の前記メモリセルの前記第３の導電層の一部は前記第２の素子分離領域上にのりあげており、
前記第２の領域において、前記第２の行の前記メモリセルの前記第３の導電層の一部は前記第２の素子分離領域上にのりあげている、半導体メモリ装置。
【請求項４】
請求項３において、
前記第２の行のメモリセルの第１、第２及び第３の導電層のパターンと、前記第１の行のメモリセルの第１、第２及び第３の導電層のパターンとは、鏡像の関係にある半導体メモリ装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記第１の素子分離領域上に位置する前記第２の導電層の幅は、前記第２の導電層の加工寸法ルール上最小寸法幅である、半導体メモリ装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記第１のドライバトランジスタ活性領域側にあって、前記第２の導電層の側面に形成されたサイドウォール絶縁膜を備え、
前記第１の素子分離領域上に位置する前記第２の導電層と前記第１のドライバトランジスタ活性領域との距離は、前記メモリセルの前記第１、第２及び第３の導電層のパターン形成時のアライメントエラーの値と前記サイドウォール絶縁膜の幅との和より大きい、半導体メモリ装置。
【請求項７】
請求項１〜６のいずれかにおいて、
前記第１の素子分離領域上に位置する前記第２の導電層と前記第１の負荷トランジスタ活性領域との距離は、前記第１の素子分離領域上に位置する前記第２の導電層と前記第１のドライバトランジスタ活性領域との距離より小さい、半導体メモリ装置。
【請求項８】
請求項１〜７のいずれかにおいて、
前記第１及び前記第２の導電層からなるパターンはｈ形状をし、前記第３の導電層のパターンは７形状をしている、半導体メモリ装置。
【請求項９】
請求項１〜８のいずれかにおいて、
前記第１の負荷トランジスタ活性領域のうち、前記第３の導電層と電気的に接続されるコンタクト領域の活性領域の幅は、その他の部分の幅より大きい、半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体メモリ装置、特にＳＲＡＭ及びその製造方法に関する。
【０００２】
【背景技術】
図３２は、特開平９−４５７９６号公報に開示された従来のＳＲＡＭのメモリセルの平面図である。シリコン基板１１１の主表面には、活性領域１１２ａ、１１２ｂ、１１２ｃ、１１２ｄが形成されている。活性領域１１２ａ、１１２ｂのソース領域、ドレイン領域はｎ型であり、活性領域１１２ｃ、１１２ｄのそれらはｐ型である。活性領域１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、それぞれ、フィールド酸化領域１１３によって、他の活性領域から分離されている。
【０００３】
第１の導電層１１６ａは、活性領域１１２ｃ上から活性領域１１２ａ上まで延びている。第１の導電層１１６ａは、負荷トランジスタＱ6及びドライバトランジスタＱ4のゲート電極となる。
【０００４】
第２の導電層１１６ｂは、フィールド酸化領域１１３上で第１の導電層１１６ａから分岐し、活性領域１１２ｂ方向に延びている。
【０００５】
第３の導電層１１６ｃは、活性領域１１２ｂ上から活性領域１１２ｄ上を通り、フィールド酸化領域１１３上で屈曲し、活性領域１１２ｃ方向に延びている。第３の導電層１１６ｃは、負荷トランジスタＱ5及びドライバトランジスタＱ3のゲート電極となる。なお、アクセストランジスタＱ1、Ｑ2は、図示を省略している。
【０００６】
図３３は、図３２におけるＳＲＡＭのメモリセルのＡ−Ａ線に沿って切断した断面図である。シリコン基板１１１には、ｐ型ウェル１１０ａ及びｎ型ウェル１１０ｂが形成されている。ｐ型ウェル１１０ａには、活性領域１１２ａが形成され、ｎ型ウェル１１０ｂには、活性領域１１２ｃが形成されている。活性領域１１２ａと活性領域１１２ｃは、フィールド酸化領域１１３によって分離されている。
【０００７】
フィールド酸化領域１１３上には、第２の導電層１１６ｂが形成されている。第２の導電層１１６ｂの側面には、サイドウォール絶縁膜１１７が形成されている。
【０００８】
【発明が解決しようとする課題】
図３２に示す従来のＳＲＡＭには、二つの問題点がある。まず、一つめの問題点を説明する。
【０００９】
図３２で示すＳＲＡＭは、シリコン基板１１１の主表面に、導電層や絶縁層を積層することにより形成される。この積層には、マスク合わせ工程が必要不可欠である。マスク合わせ工程のとき、マスク合わせずれが生じる可能性がある。図３４は、第１の導電層１１６ａ、第２の導電層１１６ｂ、第３の導電層１１６ｃを形成するとき、マスク合わせがｙ軸方向でずれた場合におけるメモリセルの平面図である。図３５は、図３４におけるＳＲＡＭのメモリセルのＡ−Ａ線に沿って切断した断面図である。
【００１０】
図３４、図３５を参照して、第２の導電層１１６ｂの一部及びサイドウォール絶縁膜１１７が、本来活性領域１１２ａとなるべき領域に重なっている。このため、ドライバトランジスタＱ4のゲート電極のゲート幅は、設計上はＷであるが、実際はＷより小さいｗとなる。よって、メモリセルのβ比（ドライバトランジスタとトランスファトランジスタとの能力比）にアンバランスを生じ、ＳＲＡＭの特性が劣化する。
【００１１】
したがって、ＳＲＡＭのレイアウト設計の際、マスク合わせずれを考慮しなければならない。すなわち、図３３を参照して、マスク合わせずれが生じても、第２の導電層１１６ｂ及びサイドウォール絶縁膜１１７が、フィールド酸化領域１１３上に位置するように、フィールド酸化領域１１３の幅を十分大きくしなければならない。しかし、これはメモリセルの微細化の要請に反する。
【００１２】
次に、二つめの問題点を説明する。図３６は、図３２の活性領域１１２ｃの端部を現している。活性領域１１２ｃは、設計上、実線１１９で囲まれた領域となる。しかし、バーズビーク１１８のため、活性領域１１２ｃは、実際上、点線１２０で囲まれた領域となる。特に、活性領域１１２ｃの端は、活性化領域が狭く、ＬＯＣＯＳ酸化の時、三方向から酸化が行われるため、実効的な活性領域は、図３６のごとく小さくなる。活性領域１１２ｃは、上層配線とコンタクトされる。したがって、活性領域１１２ｃの面積が小さくなると、上層配線とのコンタクトの際、余裕が小さくなる。
【００１３】
この発明は以上のような課題を解決するためになされたものであり、メモリセルのβ比にアンバランスを生じることなくメモリセルの微細化を図ることができる半導体メモリ装置及びその製造方法を提供することを課題とする。
【００１４】
この発明は、上記目的に加え上層配線とのコンタクトが良好におこなえる半導体メモリ装置及びその製造方法を提供することを課題とする。
【００１５】
【課題を解決するための手段】
この発明は、第１及び第２の負荷トランジスタ並びに第１及び第２のドライバトランジスタを含むメモリセルを有する半導体メモリ装置であって、主表面を有する半導体基板と、主表面に形成され、第１の負荷トランジスタの活性領域となる第１の負荷トランジスタ活性領域と、主表面に形成され、第２の負荷トランジスタの活性領域となる第２の負荷トランジスタ活性領域と、主表面に形成され、第１のドライバトランジスタの活性領域となる第１のドライバトランジスタ活性領域と、主表面に形成され、第２のドライバトランジスタの活性領域となる第２のドライバトランジスタ活性領域と、主表面に形成され、第１の負荷トランジスタ活性領域と第１のドライバトランジスタ活性領域とを分離する第１の素子分離領域と、第１の負荷トランジスタ活性領域上から第１のドライバトランジスタ活性領域上まで延び、かつ第１の負荷トランジスタ及び第１のドライバトランジスタのゲート電極となる第１の導電層と、第１の素子分離領域上で第１の導電層から分岐し、第２のドライバトランジスタ活性領域と電気的に接続される第２の導電層と、を備える。第１の素子分離領域上に位置する第２の導電層の幅は、第１の導電層の幅より小さい。さらに、この発明は、第１の負荷トランジスタ活性領域と電気的に接続され、第２の負荷トランジスタ活性領域上を通り、さらに第２のドライバトランジスタ活性領域上まで延びており、第２の負荷トランジスタ及び第２のドライバトランジスタのゲート電極となる第３の導電層を備える。
【００１６】
この発明に係る半導体メモリ装置の第１の素子分離領域上に位置する第２の導電層の幅は、第１の導電層の幅より小さい。したがって、第１の素子分離領域上に位置する第２の導電層の幅が、第１の導電層の幅と同じか大きい場合にくらべて、第２の導電層の幅を小さくできる。第２の導電層の幅を小さくできるので、第１の導電層、第２の導電層及び第３の導電層を形成するときのマスク合わせずれを考慮したとしても、第１の素子分離領域の幅を小さくできる。よって、この発明によれば、メモリセルのβ比にアンバランスを生じることなくメモリセルの微細化を図ることができる。
【００１７】
この発明は、第１及び第２の負荷トランジスタ並びに第１及び第２のドライバトランジスタを含むメモリセルを有する半導体メモリ装置であって、主表面を有する半導体基板と、主表面に形成され、第１の負荷トランジスタの活性領域となる第１の負荷トランジスタ活性領域と、主表面に形成され、第２の負荷トランジスタの活性領域となる第２の負荷トランジスタ活性領域と、主表面に形成され、第１のドライバトランジスタの活性領域となる第１のドライバトランジスタ活性領域と、主表面に形成され、第２のドライバトランジスタの活性領域となる第２のドライバトランジスタ活性領域と、主表面に形成され、第１の負荷トランジスタ活性領域と第１のドライバトランジスタ活性領域とを分離する第１の素子分離領域と、第１の負荷トランジスタ活性領域上から第１のドライバトランジスタ活性領域上まで延び、かつ第１の負荷トランジスタ及び第１のドライバトランジスタのゲート電極となる第１の導電層と、第１の素子分離領域上で第１の導電層から分岐し、第２のドライバトランジスタ活性領域と電気的に接続される第２の導電層と、を備える。第１の素子分離領域上に位置する第２の導電層の幅は、第２の導電層の加工寸法ルール上最小寸法幅である。さらに、この発明は、第１の負荷トランジスタ活性領域と電気的に接続され、第２の負荷トランジスタ活性領域上を通り、さらに第２のドライバトランジスタ活性領域上まで延びており、第２の負荷トランジスタ及び第２のドライバトランジスタのゲート電極となる第３の導電層を備える。
【００１８】
この発明に係る半導体メモリ装置において、第１の素子分離領域上に位置する第２の導電層の幅は、第２の導電層の加工寸法ルール上最小寸法幅である。したがって、第１の導電層、第２の導電層及び第３の導電層を形成するときのマスク合わせずれを考慮したとしても、第１の素子分離領域の幅を小さくできる。
【００１９】
この発明に係る半導体メモリ装置は、第１のドライバトランジスタ活性領域側であって、第２の導電層の側面に形成されたサイドウォール絶縁膜を備え、第１の素子分離領域上に位置する第２の導電層と第１のドライバトランジスタ活性領域との距離は、メモリセルの第１、第２及び第３の導電層のパターン形成時のアライメントエラーの値とサイドウォール絶縁膜の幅との和より大きいのが好ましい。
【００２０】
このようにすれば、第２の導電層やサイドウォール絶縁膜が、第１のドライバトランジスタ活性領域上に位置するのを防ぐことができる。上述したように、第２の導電層やサイドウォール絶縁膜が、第１のドライバトランジスタ活性領域上に位置すると、第１のドライバトランジスタのゲート電極のゲート幅は、設計値より小さくなる。これにより、メモリセルのβ比にアンバランスを生じ、半導体メモリ装置の特性が劣化するのである。
【００２１】
この発明に係る半導体メモリ装置において、第１の素子分離領域上に位置する第２の導電層と第１の負荷トランジスタ活性領域との距離は、第１の素子分離領域上に位置する第２の導電層と第１のドライバトランジスタ活性領域との距離より小さいのが好ましい。
【００２２】
第２の導電層やサイドウォール絶縁膜が、第１のドライバトランジスタ活性領域上に位置すると、メモリセルのβ比に影響を及ぼす。第２の導電層やサイドウォール絶縁膜が、第１の負荷トランジスタ活性領域上に位置し、負荷トランジスタのゲート幅が小さくなっても、メモリセルのβ比に影響を及ぼさない。このため第２の導電層と第１の負荷トランジスタ活性領域との距離は、第２の導電層と第１のドライバトランジスタ活性領域との距離より小さくできる。よって、第１の素子分離領域の幅を小さくでき、メモリセルの微細化を図ることができる。
【００２３】
この発明に係る半導体メモリ装置において、第１及び第２の導電層のパターンはｈ形状をし、第３の導電層のパターンは７形状をしているのが好ましい。ｈ形状とは、第１及び第２の導電層のパターンがアルファベットの「ｈ」形状をし、７形状とは、第３の導電層のパターンが数字の「７」形状をしているという意味である。
【００２４】
この発明に係る半導体メモリ装置において、第１の負荷トランジスタ活性領域のうち、第３の導電層と電気的に接続されるコンタクト領域の活性領域の幅は、その他の部分の幅より大きいのが好ましい。
【００２５】
このようにすれば、コンタクト領域の面積を大きくすることができ、バーズビークが形成されても、コンタクト領域の面積を上層配線とコンタクト可能な面積にすることができる。
【００２６】
この発明に係る半導体メモリ装置において、上記メモリセルを含むメモリセルアレイは、主表面に形成され、メモリセルアレイの第１の行のメモリセルと第２の行のメモリセルとを分離する第２の素子分離領域を備え、第２の行のメモリセルの第１、第２及び第３の導電層のパターンは、第１の行のメモリセルの第１、第２及び第３の導電層のパターンを主表面に垂直な軸を中心として、１８０度回転させたパターンであるのが好ましい。
【００２７】
このようにすれば、第１の行のメモリセルの第１及び第２の負荷トランジスタ活性領域と第２の行のメモリセルの第１及び第２の負荷トランジスタ活性領域との間のパンチスルーを防ぐことができる。
【００２８】
この発明に係る半導体メモリ装置において、上記メモリセルを含むメモリセルアレイは、主表面に形成され、メモリセルアレイの第１の行のメモリセルと第２の行のメモリセルとを分離する第２の素子分離領域を備え、第２の行のメモリセルの第１、第２及び第３の導電層のパターンと、第１の行のメモリセルの第１、第２及び第３の導電層のパターンとは、鏡像の関係にあるのが好ましい。鏡像の関係にすればパターンがシンプルになるので、マスクずれ（左右方向）に対する余裕を大きくすることができる。
【００２９】
この発明に係る半導体メモリ装置の製造方法は、第１及び第２の負荷トランジスタ並びに第１及び第２のドライバトランジスタを含むメモリセルを有する半導体メモリ装置の製造方法であって、半導体基板の主表面に、素子分離領域、第１の負荷トランジスタ活性領域、第２の負荷トランジスタ活性領域、第１のドライバトランジスタ活性領域及び第２のドライバトランジスタ活性領域を形成する工程と、主表面を覆う導電層を形成する工程と、導電層をパターンニングし、第１、第２及び第３の導電層を形成する工程と、を備える。第１の導電層は第１の負荷トランジスタ活性領域上から第１のドライバトランジスタ活性領域上まで延びており、第１の導電層は第１の負荷トランジスタ及び第１のドライバトランジスタのゲート電極となり、第２の導電層は素子分離領域上で第１の導電層から分岐したものであり、かつ第２のドライバトランジスタ活性領域上まで延びており、素子分離領域上に位置する第２の導電層の幅は、第１の導電層の幅より小さく、第３の導電層は第２の負荷トランジスタ活性領域上から第２のドライバトランジスタ活性領域上まで延びており、第３の導電層は第２の負荷トランジスタ及び第２のドライバトランジスタのゲート電極となる。半導体メモリ装置の製造方法は、さらに、第２の導電層を第２のドライバトランジスタ活性領域と電気的に接続する工程と、第３の導電層を第１の負荷トランジスタ活性領域と電気的に接続する工程と、を備える。
【００３０】
この発明に係る半導体メモリ装置の製造方法において、第１のドライバトランジスタ活性領域側にあって、第２の導電層の側面にサイドウォール絶縁膜を形成する工程を備えるのが好ましい。
【００３１】
この発明に係る半導体メモリ装置の製造方法において、導電層をパターンニングする工程は、第１の素子分離領域上に位置する第２の導電層と第１のドライバトランジスタ活性領域との距離が、メモリセルの第１、第２及び第３の導電層のパターン形成時のアライメントエラーの値とサイドウォール絶縁膜の幅との和より大きくなるようにされるのが好ましい。
【００３２】
この発明に係る半導体メモリ装置の製造方法において、導電層をパターンニングする工程は、素子分離領域上に位置する第２の導電層の幅が、第２の導電層の加工寸法ルール上最小寸法幅となるようにされるのが好ましい。
【００３３】
この発明に係る半導体メモリ装置の製造方法において、導電層をパターンニングする工程は、第１の素子分離領域上に位置する第２の導電層と第１の負荷トランジスタ活性領域との距離が、第１の素子分離領域上に位置する第２の導電層と第１のドライバトランジスタ活性領域との距離より小さくなるようにされるのが好ましい。
【００３４】
この発明に係る半導体メモリ装置の製造方法において、第１の負荷トランジスタ活性領域を形成する工程は、第１の負荷トランジスタ活性領域のうち、第３の導電層と電気的に接続されるコンタクト領域の活性領域の幅が、その他の部分の幅より大きくなるようにされるのが好ましい。
【００３５】
【発明の実施の形態】
［第１の実施の形態］
｛平面構造の説明｝
図１及び図１６は、この発明の第１の実施の形態に係るＳＲＡＭのメモリセルアレイの一部を示す平面図である。図１は、素子形成層を示す。図１６は、図１の素子形成層上に形成される配線層を示している。まず、図１に示す構造を、図２〜図７を用いて、下層から順に説明する。
【００３６】
図２は、ｐ型ウェル１０ａ、ｎ型ウェル１０ｂ、ｐ型ウェル１０ｃのパターンを示す平面図である。図３は、半導体基板の一例であるシリコン基板２８の主表面に、ｐ型ウェル１０ａ、ｎ型ウェル１０ｂ、ｐ型ウェル１０ｃのパターンを形成した状態を示す平面図である。
【００３７】
図４は、活性領域１２ａ〜１２ｉ及びフィールド酸化領域１３のパターンを示す平面図である。活性領域１２ａ〜１２ｉは、それぞれ、フィールド酸化領域１３によって、他の活性領域から分離されている。図５は、図３に示すシリコン基板２８の主表面に、図４に示すパターンを形成した状態を示す平面図である。
【００３８】
図６は、ワード線１４ａ、１４ｂ及び４個のメモリセル形成領域１５ａ〜１５ｄの第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃのパターンを示す平面図である。ワード線１４ａ、１４ｂ及び第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃは、例えば、ポリシリコンからできている。第１の導電層１６ａと第２の導電層１６ｂとで、「ｈ」形状を構成し、第３の導電層１６ｃで、「７」形状を構成している。
【００３９】
メモリセル形成領域１５ａの第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃのパターンとメモリセル形成領域１５ｂの第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃのパターンとは、鏡像の関係にある。また、メモリセル形成領域１５ｃの第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃのパターンとメモリセル形成領域１５ｄの第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃのパターンとは、鏡像の関係にある。
【００４０】
図７は、図５に示すシリコン基板２８の主表面に、図６に示すパターンを形成した状態を示す平面図である。メモリセル形成領域１５ａに注目して、活性領域に対する第１の導電層、第２の導電層、第３の導電層、ワード線の配置関係を説明する。第１の導電層１６ａは、活性領域１２ｄ上から活性領域１２ａ上まで延び、かつ負荷トランジスタＱ6及びドライバトランジスタＱ4のゲート電極となる。
【００４１】
第２の導電層１６ｂは、フィールド酸化領域１３上で第１の導電層１６ａから分岐し、活性領域１２ｂとコンタクトホール１８ｂで電気的に接続される。フィールド酸化領域１３上に位置する第２の導電層１６ｂの幅は、第１の導電層１６ａの幅より小さい。
【００４２】
第３の導電層１６ｃは、活性領域１２ｄとコンタクトホール１８ａで電気的に接続され、活性領域１２ｅ上を通り、さらに活性領域１２ｂ上まで延びている。第３の導電層１６ｃは、負荷トランジスタＱ5及びドライバトランジスタＱ3のゲート電極となる。
【００４３】
ワード線１４ａは、活性領域１２ａ上から活性領域１２ｂ上まで延び、かつトランスファトランジスタＱ2及びＱ1のゲート電極となる。メモリセル形成領域１５ｂ〜１５ｄの活性領域に対する第１の導電層、第２の導電層、第３の導電層、ワード線の配置関係は、メモリセル形成領域１５ａにおける場合と同じなので説明を省略する。
【００４４】
図１は、図７に示すシリコン基板２８の主表面に、ワード線１４ａ、１４ｂ及び第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃをマスクとして、活性領域１２ａ〜１２ｉにソース領域、ドレイン領域を形成した状態を示す平面図である。活性領域１２ａ〜１２ｉの斜線で示した領域がソース領域、ドレイン領域である。活性領域１２ａ〜１２ｃ、１２ｇ〜１２ｉのソース領域、ドレイン領域は、ｎ型であり、活性領域１２ｄ〜１２ｆのソース領域、ドレイン領域は、ｐ型である。
【００４５】
これらのメモリセルの第１の導電層、第２の導電層、第３の導電層及びワード線並びにコンタクトホールは、以下の工程により形成される。図５で示す構造を形成後、シリコン基板の主表面を覆うポリシリコン等の導電層を形成する。次に、導電層をパターンニングし、第１の導電層、第２の導電層、第３の導電層及びワード線を形成する。第１の導電層、第２の導電層、第３の導電層及びワード線をマスクとして、シリコン基板の主表面にイオン注入し、ソース領域、ドレイン領域を形成する。シリコン基板の主表面を覆うシリコン酸化膜等の絶縁層を形成する。そして、第２の導電層を第２のドライバトランジスタの活性領域と電気的に接続するためのコンタクトホール及び第３の導電層を第１の負荷トランジスタ活性領域と電気的に接続するためのコンタクトホールを絶縁層に形成する。
【００４６】
図１に示す構造の説明は、以上のとおりである。次に、図１６示す構造を、図８〜図１５を用いて、下層から順に説明する。
【００４７】
図８は、コンタクトホール１８ａ〜１８ｊのパターンを示す平面図である。図９は、ドレイン接続配線３０ａ、３０ｂ、コンタクトパッド３２よりなる局所配線のパターンを示す平面図である。図１０は、図１に示すシリコン基板２８の主表面に、図８、９に示すパターンを形成した状態を示す平面図である。但し、図１に示す構造のうち活性領域１２ａ〜１２ｉ以外は、省略している。また、活性領域１２ａ〜１２ｉのソース領域、ドレイン領域を示す斜線は、省略している。図８に示す複数のコンタクトホールのうちの一部は、省略している。図９に示すコンタクトパッド３２は、省略している。
【００４８】
図１０を参照して、ドレイン接続配線は、活性領域のドレイン領域どうしを電気的に接続している。例えば、ドレイン接続配線３０ａに注目すると、ドレイン接続配線３０ａは、コンタクトホール１８ｃで活性領域１２ａのドレイン領域と電気的に接続され、コンタクトホール１８ａで活性領域１２ｄのドレイン領域と電気的に接続される。
【００４９】
図１１は、コンタクトホール４０ａ〜４０ｆのパターンを示す平面図である。図１２は、配線３４ａ〜３４ｅ、コンタクトパッド３６よりなる配線層のパターンを示す平面図である。配線３４ａ〜３４ｅ、コンタクトパッド３６は、例えば、アルミニウムやアルミニウムに銅等を混ぜたアルミ合金からなる。図１３は、図１０に示すシリコン基板２８の主表面に、図１１、１２に示すパターンを形成した状態を示す平面図である。但し、図１１に示すコンタクトホール４０ｃ、４０ｄ及び図１２に示すコンタクトパッド３６は、省略している。
【００５０】
配線３４ａ〜３４ｅは、活性領域のソース領域と電気的に接続されている。例えば、配線３４ａに注目すると、配線３４ａは、コンタクト部４０ａで図示されないコンタクトパッド３２を介して、活性領域１２ａのソース領域と電気的に接続される。ここで、配線３４ａは、接地線Ｖｓｓと電気的に接続されている。また、配線３４ｃに注目すると、配線３４ｃは、コンタクト部４０ｂで図示されないコンタクトパッド３２を介して、活性領域１２ｄのソース領域と電気的に接続される。ここで、配線３４ｃは、電源ＶDDと電気的に接続されている。
【００５１】
図１４は、ビアホール４２ａ、４２ｂのパターンを示す平面図である。図１５は、ビット線３８ａ〜３８ｄのパターンを示す平面図である。ビット線３８ａ〜３８ｄは、例えば、アルミニウムやアルミニウムに銅等を混ぜたアルミ合金からなる。
【００５２】
図１６は、図１３に示すシリコン基板２８の主表面に、図１４、１５に示すパターンを形成した状態を示す平面図である。ビット線３８ａ〜３８ｄは、活性領域と電気的に接続されている。例えば、ビット線３８ａに注目すると、ビット線３８ａは、ビアホール４２ａ、図示されていないコンタクトパッド３６、コンタクトホール４０ｃ、コンタクトパッド３２、コンタクトホール１８ｉを介して、活性領域１２ａと電気的に接続される。
【００５３】
｛等価回路の説明｝
図１７は、図１及び図１６に示すＳＲＡＭのメモリセルの等価回路図である。負荷トランジスタＱ5とドライバトランジスタＱ3とでインバータを構成し、負荷トランジスタＱ6とドライバトランジスタＱ4とでインバータを構成する。これらインバータどうしが電気的に接続され、フリップフロップを構成している。
【００５４】
トランスファトランジスタＱ2のソース／ドレインは、負荷トランジスタＱ6とドライバトランジスタＱ4とで構成されるインバータの出力及びビット線ＢＬに電気的に接続されている。トランスファトランジスタＱ2のゲート電極は、ワード線ＷＬに電気的に接続されている。
【００５５】
負荷トランジスタＱ5及びＱ6のソースは、電源ＶDDに電気的に接続されている。ドライバトランジスタＱ3及びＱ4のソースは、接地線ＶSSに電気的に接続されている。
【００５６】
トランスファトランジスタＱ1のソース／ドレインは、負荷トランジスタＱ5とドライバトランジスタＱ3とで構成されるインバータの出力及びビット線（／ＢＬ）に電気的に接続されている。トランスファトランジスタＱ1のゲート電極は、ワード線ＷＬに電気的に接続されている。
【００５７】
｛断面構造の説明｝
図１８は、図１及び図１６に示すＳＲＡＭのメモリセルを、Ａ−Ａ線に沿って切断した断面図である。
【００５８】
シリコン基板２８の主表面には、ｐ型ウェル１０ａ及びｎ型ウェル１０ｂが形成されている。ｐ型ウェル１０ａには、活性領域１２ａが形成され、ｎ型ウェル１０ｂには、活性領域１２ｄが形成されている。活性領域１２ａと活性領域１２ｄとは、フィールド酸化膜であるフィールド酸化領域１３によって分離されている。
【００５９】
活性領域１２ａ上には、ゲート電極４４が形成されている。ゲート電極４４は、図１に示すトランスファトランジスタＱ2のワード線１４ａの一部である。フィールド酸化領域１３上には、第２の導電層１６ｂが形成されている。第２の導電層１６ｂの側面には、サイドウォール絶縁膜４８ａ、４８ｂが形成されている。
【００６０】
ゲート電極４４、第２の導電層１６ｂ等を覆うように、シリコン基板２８の主表面には、例えば、シリコン酸化膜からなる層間絶縁膜２５が形成されている。層間絶縁膜２５には、コンタクトホール１８ａ、１８ｃ、１８ｉが形成されている。コンタクトホール１８ｉは、活性領域１２ａのソース／ドレイン領域を露出させ、コンタクトホール１８ｃは、活性領域１２ａのドレイン領域を露出させ、コンタクトホール１８ａは、活性領域１２ｄのドレイン領域を露出させている。
【００６１】
層間絶縁膜２５上には、ドレイン接続配線３０ａ及びコンタクトパッド３２が形成されている。ドレイン接続配線３０ａの一方の端部は、コンタクトホール１８ｃを介して、活性領域１２ａのドレイン領域と電気的に接続されている。ドレイン接続配線３０ａの他方の端部は、コンタクトホール１８ａを介して、活性領域１２ｄのドレイン領域と電気的に接続されている。コンタクトパッド３２は、コンタクトホール１８ｉを介して、活性領域１２ａのソース／ドレイン領域と電気的に接続されている。
【００６２】
ドレイン接続配線３０ａ及びコンタクトパッド３２を覆うように、例えば、シリコン酸化膜からなる層間絶縁膜２９が形成されている。
【００６３】
層間絶縁膜２９上には、配線３４ａ、３４ｂ、３４ｃ及びコンタクトパッド３６が形成されている。層間絶縁膜２９には、コンタクトパッド３２を露出させるコンタクトホール４０ｃが形成されている。コンタクトパッド３６は、コンタクトホール４０ｃを介してコンタクトパッド３２と電気的に接続されている。
【００６４】
配線３４ａ、３４ｂ、３４ｃ及びコンタクトパッド３６を覆うように、例えば、シリコン酸化膜からなる層間絶縁膜３５が形成されている。層間絶縁膜３５には、コンタクトパッド３６を露出させるコンタクトホール４２ａが形成されている。
【００６５】
層間絶縁膜３５上には、ビット線３８ａが形成されている。ビット線３８ａは、コンタクトホール４２ａを介してコンタクトパッド３６と電気的に接続されている。したがって、ビット線３８ａは、コンタクトホール４２ａ、４０ｃ、１８ｉを介して、活性領域１２ａのソース／ドレイン領域と電気的に接続されている。
【００６６】
｛効果の説明｝
（効果１）
図１を参照して、第１の実施の形態は、フィールド酸化領域１３上に位置する第２の導電層１６ｂの幅Ｗ1は、第１の導電層１６ａの幅Ｗ2より小さい。したがって、その分だけフィールド酸化領域１３上に位置する第２の導電層１６ｂの幅Ｗ1を小さくできる。よって、メモリセルのβ比にアンバランスを生じることがないように、第１の導電層、第２の導電層及び第３の導電層を形成するときのマスク合わせずれを考慮しながらも、フィールド酸化領域１３の幅Ｗ3を小さくできる。以上により、第１の実施の形態によれば、メモリセルのβ比にアンバランスを生じることなくメモリセルの微細化を図ることができる。
【００６７】
（効果２）
図１８を参照して、第１の実施の形態は、フィールド酸化領域１３上に位置する第２の導電層１６ｂと活性領域１２ａとの距離Ｌ1は、第１、第２及び第３の導電層のパターン形成時のアライメントエラーの値Ａｅとサイドウォール絶縁膜４８ａの幅Ｗ4との和より大きくされている。例えば、Ｌ1は、０.２５μｍ、Ａｅは、０.１μｍ、Ｗ4は、０.１μｍである。
【００６８】
このようにすれば、第２の導電層１６ｂやサイドウォール絶縁膜４８ａが、活性領域１２ａ上に位置するのを確実に防ぐことができる。第２の導電層１６ｂやサイドウォール絶縁膜４８ａが、活性領域１２ａ上に位置すると、図１に示すドライバトランジスタＱ4のゲート幅は、設計値より小さくなる。これにより、メモリセルのβ比にアンバランスを生じ、ＳＲＡＭの特性が劣化するのである。
【００６９】
（効果３）
図１９は、図１に示す活性領域１２ｄの端部３９を現している。端部３９では、図１８に示すドレイン接続配線３０ａが電気的に接続されたり、図１に示す第３の導電層１６ｃが電気的に接続されたりする。
【００７０】
活性領域１２ｄは、設計上、実線４１で囲まれた領域となる。しかし、バーズビーク４６のため、活性領域１２ｄは、実際上、点線４３で囲まれた領域となる。
【００７１】
第１の実施の形態では、端部３９の幅Ｗ5は、その他の部分の幅Ｗ6より大きくされている。このようにすれば、端部３９の面積を大きくすることができ、バーズビーク４６が形成されても、端部３９の面積を、ドレイン接続配線３０ａや第３の導電層１６ｃと良好にコンタクトできる面積にすることができる。
【００７２】
［第２の実施の形態］
図２０は、この発明の第２の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。図２１は、図２０に示すＳＲＡＭのメモリセルを、Ａ−Ａ線に沿って切断した断面図である。
【００７３】
第１の実施の形態との違いは、第２の導電層１６ｂの位置である。これ以外の構造は、第１の実施の形態の構造と同じなので、同一の符号を付すことにより説明を省略する。
【００７４】
図１８を参照して、第１の実施の形態は、第２の導電層１６ｂと活性領域１２ｄとの距離Ｌ2は、第２の導電層１６ｂと活性領域１２ａとの距離Ｌ1と、同じである。
【００７５】
これに対して、図２１を参照して、第２の実施の形態は、第２の導電層１６ｂと活性領域１２ｄとの距離Ｌ2は、第２の導電層１６ｂと活性領域１２ａとの距離Ｌ1より小さくされている。
【００７６】
第２の導電層１６ｂやサイドウォール絶縁膜４８ｂが、活性領域１２ｄ上に位置し、図２０に示す負荷トランジスタＱ6のゲート幅が小さくなっても、メモリセルのβ比に影響を及ぼさない。このため第２の導電層１６ｂと活性領域１２ｄとの距離Ｌ2は、第２の導電層１６ｂと活性領域１２ａとの距離Ｌ1より小さくできる。よって、フィールド酸化領域１３の幅Ｗ3を小さくでき、メモリセルの微細化を図ることができる。
【００７７】
なお、第２の実施の形態は、第２の導電層１６ｂの位置以外の構造は、第１の実施の形態の構造と同じなので、上述した第１の実施の形態の効果１〜効果３を生じる。
【００７８】
［第３の実施の形態］
｛平面構造の説明｝
図２２は、この発明の第３の実施の形態に係るＳＲＡＭのメモリセルアレイの一部を示す平面図であり、素子形成層を示している。図２２に示す構造を、図２３〜図２６を用いて、下層から順に説明する。
【００７９】
図２３は、活性領域５２ａ〜５２ｉ及びフィールド酸化領域５３のパターンを示す平面図である。活性領域５２ａ〜５２ｉは、それぞれ、フィールド酸化領域５３によって、他の活性領域から分離されている。図４に示すパターンとの違いは、活性領域５２ｄ〜５２ｉの形状である。つまり、第３の導電層とのコンタクト領域５７、第２の導電層とのコンタクト領域５９の位置が異なっている。
【００８０】
図２４は、ｐ型ウェル５０ａ、ｎ型ウェル５０ｂ、ｐ型ウェル５０ｃのパターンを形成した状態のシリコン基板６８の主表面に、図２３に示すパターンを形成した状態を示す平面図である。
【００８１】
図２５は、ワード線５４ａ、５４ｂ及びメモリセル形成領域５５ａ〜５５ｄの第１の導電層５６ａ、第２の導電層５６ｂ、第３の導電層５６ｃのパターンを示す平面図である。ワード線５４ａ、５４ｂ及び第１の導電層５６ａ、第２の導電層５６ｂ、第３の導電層５６ｃは、例えば、ポリシリコンからできている。第１の導電層５６ａと第２の導電層５６ｂとで、「ｈ」形状を構成し、第３の導電層５６ｃで、「７」形状を構成している。
【００８２】
メモリセルアレイの第２の行にあるメモリセル形成領域５５ｂ、５５ｄの第１の導電層５６ａ、第２の導電層５６ｂ、第３の導電層５６ｃのパターンは、メモリセルアレイの第１の行にあるメモリセル形成領域５５ａ、５５ｃの第１の導電層５６ａ、第２の導電層５６ｂ、第３の導電層５６ｃのパターンを、パターンが形成された面（シリコン基板６８の主表面）に垂直な軸を中心として、１８０度回転させたパターンである。
【００８３】
図２６は、図２４に示すシリコン基板６８の主表面に、図２５に示すパターンを形成した状態を示す平面図である。メモリセル形成領域５５ａ、５５ｃの活性領域に対する第１の導電層、第２の導電層、第３の導電層、ワード線の配置関係は、図７に示すメモリセル形成領域１５ａ、１５ｃのそれと同じである。メモリセル形成領域５５ｂ、５５ｄの活性領域に対する第１の導電層、第２の導電層、第３の導電層、ワード線の配置関係は、図７に示すメモリセル形成領域１５ｂ、１５ｄのそれと異なる。違いをメモリセル形成領域５５ｂに注目して説明する。
【００８４】
第１の導電層５６ａは、活性領域５２ｅ上から活性領域５２ｈ上まで延び、かつ負荷トランジスタＱ6及びドライバトランジスタＱ4のゲート電極となる。
【００８５】
第２の導電層５６ｂは、フィールド酸化領域５３上で第１の導電層５６ａから分岐し、コンタクト領域５９において、コンタクトホール５８ｂで電気的に接続される。フィールド酸化領域５３上に位置する第２の導電層５６ｂの幅は、第１の導電層５６ａの幅より小さい。
【００８６】
第３の導電層５６ｃは、コンタクト領域５７において、コンタクトホール５８ａで電気的に接続され、活性領域５２ｄ上を通り、さらに活性領域５２ｇ上まで延びている。第３の導電層５６ｃは、負荷トランジスタＱ5及びドライバトランジスタＱ3のゲート電極となる。
【００８７】
ワード線５４ｂは、活性領域５２ｈ上から活性領域５２ｇ上まで延び、かつトランスファトランジスタＱ2及びＱ1のゲート電極となる。
【００８８】
図２２は、図２６に示すシリコン基板６８の主表面に、ワード線５４ａ、５４ｂ及び第１の導電層５６ａ、第２の導電層５６ｂ、第３の導電層５６ｃをマスクとして、活性領域５２ａ〜５２ｉにソース領域、ドレイン領域を形成した状態を示す平面図である。活性領域５２ａ〜５２ｉの斜線で示した領域がソース領域、ドレイン領域である。活性領域５２ａ〜５２ｃ、５２ｇ〜５２ｉのソース領域、ドレイン領域は、ｎ型であり、活性領域５２ｄ〜５２ｆのソース領域、ドレイン領域は、ｐ型である。図２２に示す構造の説明は、以上のとおりである。図２２に示す素子形成層上に形成される配線は、図１６に示す第１の実施の形態の配線と同じ構造なので、説明を省略する。
【００８９】
｛断面構造の説明｝
図２７は、図２２に示すＳＲＡＭのメモリセルを、Ｂ−Ｂ線に沿って切断した断面図である。図２８は、図２２に示すＳＲＡＭのメモリセルを、Ｃ−Ｃ線に沿って切断した断面図である。
【００９０】
図２７及び図２８を参照して、シリコン基板６８の主表面には、ｐ型ウェル５０ａ、ｎ型ウェル５０ｂ及びｐ型ウェル５０ｃが形成されている。ｎ型ウェル５０ｂには、活性領域５２ｄ、５２ｅが形成されている。活性領域５２ｄ、５２ｅは、フィールド酸化領域５３によって二つの領域に分離されている。
【００９１】
図２７を参照して、活性領域５２ｄ上には、第３の導電層５６ｃが形成され、第３の導電層５６ｃの一部は、フィールド酸化領域５３上に位置している。また、ｎ型ウェル５０ｂとｐ型ウェル５０ａの境界部にあるフィールド酸化領域５３上には、第２の導電層５６ｂが形成されている。
【００９２】
図２８を参照して、活性領域５２ｅ上には、第３の導電層５６ｃが形成され、第３の導電層５６ｃの一部は、フィールド酸化領域５３上に位置している。また、ｎ型ウェル５０ｂとｐ型ウェル５０ｃの境界部にあるフィールド酸化領域５３上には、第２の導電層５６ｂが形成されている。
【００９３】
｛効果の説明｝
第３の実施の形態は、第１の実施の形態と同じ効果（効果１〜３）を有するほか、以下に説明する特有の効果を有する。
【００９４】
図２２を参照して、メモリセル形成領域５５ｂの第１の導電層５６ａ、第２の導電層５６ｂ、第３の導電層５６ｃのパターンは、メモリセル形成領域５５ａの第１の導電層５６ａ、第２の導電層５６ｂ、第３の導電層５６ｃのパターンを、シリコン基板６８の主表面に垂直な軸を中心として、１８０度回転させたパターンである。この構造により、フィールド酸化領域５３下のＤ、Ｅで示す領域において、パンチスルーを防ぐことができる。
【００９５】
すなわち、メモリセル形成領域５５ｂの活性領域５２ｄとメモリセル形成領域５５ａの活性領域５２ｄとは、Ｄで示す領域で対向している。メモリセル形成領域５５ｂの活性領域５２ｄのうち、メモリセル形成領域５５ａの活性領域５２ｄ対向している領域全部に、メモリセル形成領域５５ｂの第３の導電層５６ｃが位置している。このため、図２７を参照して、メモリセル形成領域５５ｂのソース又はドレインとなる領域（斜線で示す領域）とメモリセル形成領域５５ａのソース又はドレインとなる領域（斜線で示す領域）との間には、フィールド酸化領域５３のほか、第３の導電層５６ｃがあるので、その分だけ距離Ｌ3を長くできる。図２２及び図２８でＥで示す領域においてをも同じことがいえる。
【００９６】
図２９は、図１に示すＳＲＡＭのメモリセルを、Ｂ−Ｂ線に沿って切断した断面図である。図３０は、図１に示すＳＲＡＭのメモリセルを、Ｃ−Ｃ線に沿って切断した断面図である。この構造では、フィールド酸化領域５３下のＥで示す領域において、パンチスルーを防ぐことができる。しかし、フィールド酸化領域５３下のＤで示す領域において、パンチスルーが発生しやすくなる。
【００９７】
すなわち、図１を参照して、メモリセル形成領域１５ｂの活性領域１２ｅとメモリセル形成領域１５ａの活性領域１２ｅとは、Ｅで示す領域で対向している。メモリセル形成領域１５ｂの活性領域１２ｅのうち、メモリセル形成領域１５ａの活性領域１２ｅと対向している領域全部に、メモリセル形成領域１５ｂの第３の導電層１６ｃが位置している。また、メモリセル形成領域１５ａの活性領域１２ｅのうち、メモリセル形成領域１５ｂの活性領域１２ｅと対向している領域全部に、メモリセル形成領域１５ａの第３の導電層１６ｃが位置している。このため、図３０を参照して、メモリセル形成領域１５ｂのソース又はドレインとなる領域（斜線で示す領域）とメモリセル形成領域１５ａのソース又はドレインとなる領域（斜線で示す領域）との間には、フィールド酸化領域１３のほか、二つの第３の導電層１６ｃがあるので、その分だけ距離Ｌ4を図２５に示すＬ4に比べて長くできる。
【００９８】
しかし、図１を参照して、メモリセル形成領域１５ｂの活性領域１２ｄとメモリセル形成領域１５ａの活性領域１２ｄとは、Ｄで示す領域で対向している。メモリセル形成領域１５ｂの活性領域１２ｄのうち、メモリセル形成領域１５ａの活性領域１２ｄと対向している領域全部に、メモリセル形成領域１５ｂの第３の導電層１６ｃが位置していない。また、メモリセル形成領域１５ａの活性領域１２ｄのうち、メモリセル形成領域１５ｂの活性領域１２ｄと対向している領域全部に、メモリセル形成領域１５ａの第３の導電層１６ｃが位置していない。
【００９９】
このため、図２９を参照して、メモリセル形成領域１５ｂのソース又はドレインとなる領域（斜線で示す領域）とメモリセル形成領域１５ａのソース又はドレインとなる領域（斜線で示す領域）との間には、フィールド酸化領域１３しかなく、距離Ｌ3を長くできない。よって、Ｄで示す領域において、パンチスルーが発生しやすくなる。
【０１００】
これに対して、第３の実施の形態においては、上述したように図２７のＤで示す領域において、第３の導電層５６ｃが位置している分だけ、距離Ｌ3を長くでき、パンチスルーを防ぐことができる。
【０１０１】
［第４の実施の形態］
図３１は、この発明の第４の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。第３の実施の形態との違いは、第２の導電層５６ｂの位置である。すなわち、第４の実施の形態は、第２の導電層５６ｂと活性領域５２ｄとの距離Ｌ5は、第２の導電層５６ｂと活性領域５２ａとの距離Ｌ6より小さくされている。これ以外の構造は、第３の実施の形態の構造と同じなので、同一の符号を付すことにより説明を省略する。
【０１０２】
第２の導電層５６ｂやサイドウォール絶縁膜が、活性領域５２ｄ上に位置し、負荷トランジスタＱ6のゲート幅が小さくなっても、メモリセルのβ比に影響を及ぼさない。このため第２の導電層５６ｂと活性領域５２ｄとの距離Ｌ5は、第２の導電層５６ｂと活性領域５２ａとの距離Ｌ6より小さくできる。よって、フィールド酸化領域５３の幅Ｗ7を小さくでき、メモリセルの微細化を図ることができる。
【０１０３】
なお、第４の実施の形態は、第２の導電層５６ｂの位置以外の構造は、第３の実施の形態の構造と同じなので、上述した第３の実施の形態の効果３を生じる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。
【図２】この発明の第１の実施の形態に係るＳＲＡＭのウェルのパターンを示す平面図である。
【図３】この発明の第１の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、ウェルのパターンを形成した状態を示す平面図である。
【図４】この発明の第１の実施の形態に係るＳＲＡＭの活性領域及びフィールド酸化領域のパターンを示す平面図である。
【図５】この発明の第１の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、活性領域及びフィールド酸化領域のパターンを形成した状態を示す平面図である。
【図６】この発明の第１の実施の形態に係るＳＲＡＭのワード線及びメモリセル形成領域の第１の導電層、第２の導電層、第３の導電層のパターンを示す平面図である。
【図７】この発明の第１の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、ワード線及びメモリセル形成領域の第１の導電層、第２の導電層、第３の導電層のパターンを形成した状態を示す平面図である。
【図８】この発明の第１の実施の形態に係るＳＲＡＭのコンタクトホールのパターンを示す平面図である。
【図９】この発明の第１の実施の形態に係るＳＲＡＭのドレイン接続配線、コンタクトパッドのパターンを示す平面図である。
【図１０】この発明の第１の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、ドレイン接続配線のパターンを形成した状態を示す平面図である。
【図１１】この発明の第１の実施の形態に係るＳＲＡＭのコンタクトホールのパターンを示す平面図である。
【図１２】この発明の第１の実施の形態に係るＳＲＡＭの配線、コンタクトパッドのパターンを示す平面図である。
【図１３】この発明の第１の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、配線のパターンの一部を形成した状態を示す平面図である。
【図１４】この発明の第１の実施の形態に係るＳＲＡＭのビアホールのパターンを示す平面図である。
【図１５】この発明の第１の実施の形態に係るＳＲＡＭのビット線のパターンを示す平面図である。
【図１６】この発明の第１の実施の形態に係るＳＲＡＭのメモリセルアレイの配線の一部を示す平面図である。
【図１７】この発明の第１の実施の形態に係るＳＲＡＭの等価回路図である。
【図１８】図１及び図１６に示すＳＲＡＭのメモリセルを、Ａ−Ａ線に沿って切断した断面図である。
【図１９】図１に示す活性領域の端部を現す平面図である。
【図２０】この発明の第２の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。
【図２１】図２０に示すＳＲＡＭのメモリセルを、Ａ−Ａ線に沿って切断した断面図である。
【図２２】この発明の第３の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。
【図２３】この発明の第３の実施の形態に係るＳＲＡＭの活性領域及びフィールド酸化領域のパターンを示す平面図である。
【図２４】この発明の第３の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、活性領域及びフィールド酸化領域のパターンを形成した状態を示す平面図である。
【図２５】この発明の第３の実施の形態に係るＳＲＡＭのワード線及びメモリセル形成領域の第１の導電層、第２の導電層、第３の導電層のパターンを示す平面図である。
【図２６】この発明の第３の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、ワード線及びメモリセル形成領域の第１の導電層、第２の導電層、第３の導電層のパターンを形成した状態を示す平面図である。
【図２７】図２２に示すＳＲＡＭのメモリセルを、Ｂ−Ｂ線に沿って切断した断面図である。
【図２８】図２２に示すＳＲＡＭのメモリセルを、Ｃ−Ｃ線に沿って切断した断面図である。
【図２９】図１に示すＳＲＡＭのメモリセルを、Ｂ−Ｂ線に沿って切断した断面図である。
【図３０】図１に示すＳＲＡＭのメモリセルを、Ｃ−Ｃ線に沿って切断した断面図である。
【図３１】この発明の第４の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。
【図３２】従来のＳＲＡＭのメモリセルの平面図である。
【図３３】図３２におけるＳＲＡＭのメモリセルのＡ−Ａ線に沿って切断した断面図である。
【図３４】第１の導電層、第２の導電層、第３の導電層を形成するとき、マスク合わせがｙ軸方向でずれた場合におけるメモリセルの平面図である。
【図３５】図３４におけるＳＲＡＭのメモリセルのＡ−Ａ線に沿って切断した断面図である。
【図３６】図３２の活性領域の端部を現す平面図である。
【符号の説明】
１２ａ〜１２ｉ  活性領域
１３  フィールド酸化膜
１５ａ〜１５ｄ  メモリセル形成領域
１６ａ  第１の導電層
１６ｂ  第２の導電層
１６ｃ  第３の導電層
１８ａ  コンタクトホール
１８ｂ  コンタクトホール
２８  シリコン基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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