(57)【特許請求の範囲】
【請求項１】
第２導電型ベース層に接して形成された第１導電型ベース層と、
この第１導電型ベース層内に前記第２導電型ベース層に達する深さに形成された複数の溝のそれぞれにゲート絶縁膜を介して埋め込み形成された複数のゲート電極と、
前記複数の溝中の隣接する二つ溝で挟まれた前記第１導電型ベース層の表面に形成された第２導電型ソース層および第１導電型半導体層と、
前記第２導電型ソース層および前記第１導電型半導体層にコンタクトする第２の主電極と、
前記ゲート電極上に形成され、前記第２導電型ソース層の側面が露出するように、上面が前記第２導電型ソース層の上面よりも低くなっている絶縁膜とを具備し、前記第２の主電極は前記第２導電型ソース層の前記露出した側面および前記第２導電型ソース層の上面にコンタクトすることを特徴とする絶縁ゲート型半導体素子。
【請求項２】
前記第２導電型ベース層は第１導電型エミッタ層に接して形成されていることを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項３】
前記第１導電型エミッタ層には第１の主電極が設けられていることを特徴とする請求項２に記載の絶縁ゲート型半導体素子。
【請求項４】
前記複数の溝中の隣接する第１の二つ溝で挟まれた前記第１導電型ベース層の表面に形成された第１の第２導電型ソース層および第１の第１導電型半導体層と、
前記隣接する第１の二つ溝とは別の前記複数の溝中の隣接する第２の二つの溝で挟まれた前記第１導電型ベース層の表面に形成された第２の第２導電型ソース層および第２の第１導電型半導体層と、
前記第１および第２の第２導電型ソース層、ならびに前記第１および第２の第１導電型半導体層にコンタクトする第２の主電極とをさらに具備してなり、
前記隣接する第１の二つ溝で挟まれた前記第１導電型ベース層と前記隣接する第２の二つ溝で挟まれた前記第１導電型ベース層との間には、二つの溝で挟まれた前記第１導電型ベース層が存在し、且つこの第１導電型ベース層と前記第２の主電極との間には絶縁膜が設けられていることを特徴とする請求項２または３に記載の絶縁ゲート型半導体素子。
【請求項５】
前記複数のゲート電極は所定の間隔でもって形成され、
前記ゲート電極で挟まれた領域の幅をＷ、
前記溝のうち前記第２導電型ベース層内に形成された部分の深さをＤ、
前記第２の主電極にコンタクトする前記第１導電型半導体層の距離をＣとしたときに、
Ｙ＝Ｗ／（Ｃ・Ｄ）なる式で定義されるパラメータＹがＹ＜１×１０3 （ｃｍ-1）を満足することを特徴とする請求項１ないし４のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項６】
前記第１導電型エミッタ層と前記第２導電型ベース層と前記第１導電型ベース層と前記ゲート絶縁膜と前記ゲート電極と前記第２導電型ソース層とからなる主素子を過電流から保護するための保護手段であって、前記ゲート絶縁膜と前記溝内の前記ゲート電極とからなるトレンチＭＯＳゲートで起こる電圧降下が一定値に達したら、前記第１の主電極と前記第２の主電極との間に流れる電流を減少させるレベルの電圧を、前記ゲート電極に印加する手段であって、前記第１導電型ベース層に設けられた過電流を検出するための電極と、抵抗体を介して前記ゲート電極に接続された配線と、ゲートが前記過電流を検出するための電極に接続され、一方のソース／ドレインが前記ゲート電極および前記抵抗体に接続され、他方のソース／ドレインが前記第２の主電極に接続されたＭＯＳトランジスタとで構成された前記手段を含む前記保護手段をさらに備えていることを特徴とする請求項３ないし５のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項７】
前記第１導電型エミッタ層と前記第２導電型ベース層と前記第１導電型ベース層と前記ゲート絶縁膜と前記ゲート電極と前記第２導電型ソース層とからなる主素子を過電圧から保護するための保護手段であって、
前記主素子よりも耐圧が低い領域と、
該領域にブレークダウンが生じた時に、前記主素子がターンオンするレベルの電圧を前記ゲート電極に印加する手段と、前記ゲート電極に前記主素子がターンオンするレベルの電圧を印加した時に、前記ゲート電極に一定以上のレベルの電圧が印加されることを防止する手段とを含み、これらの手段は、前記第１導電型ベース層に設けられ、抵抗体を介して前記第２の主電極に接続され、過電流を検出するための電極と、カソードが前記第２の主電極に接続され、アノードが前記ゲート電極および前記過電流を検出するための電極に接続されたツェナーダイオードとで構成された前記保護手段をさらに備えていることを特徴とする請求項２ないし５のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項８】
前記絶縁ゲート型半導体素子は、ＩＥＧＴであることを特徴とする請求項１ないし７のいずれか１項に記載の絶縁ゲート型半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する大電力用の絶縁ゲート型半導体素子に関する。
【０００２】
【従来の技術】
ＧＴＯ等の各種サイリスタは、良く知られているようにオン状態でＰＮＰＮサイリスタがラッチアップするために低いオン抵抗（したがって小さいオン電圧）が実現できる反面、最大遮断電流密度は小さい。特に、絶縁ゲート構造を利用してターンオフを行なう絶縁ゲート付きサイリスタでは、通常のＧＴＯサイリスタに比べて電流遮断能力が低くなる。
【０００３】
[０００３]これと逆にＩＧＢＴ等は、サイリスタ構造を内蔵するがこれがラッチアップしない条件で使用するように設計されているため、最大遮断電流密度は比較的大きいが、ラッチアップしないためにオン抵抗が高い。
【０００４】
【発明が解決しようとする課題】
上述の如く、従来の電力用半導体素子にあっては、低いオン抵抗を得るためにはＰＮＰＮサイリスタをラッチアップすることが必要であったが、ＰＮＰＮサイリスタがラッチアップすると電流遮断能力が低くなるという問題があった。
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、（ターン）オン特性を損なわずに、最大遮断電流密度を大きくできる絶縁ゲート型半導体素子を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の絶縁ゲート型半導体素子（請求項１）は、第２導電型ベース層に接して形成された第１導電型ベース層と、この第１導電型ベース層内に前記第２導電型ベース層に達する深さに形成された複数の溝のそれぞれにゲート絶縁膜を介して埋め込み形成された複数のゲート電極と、前記複数の溝中の隣接する二つ溝で挟まれた前記第１導電型ベース層の表面に形成された第２導電型ソース層および第１導電型半導体層と、前記第２導電型ソース層および前記第１導電型半導体層にコンタクトする第２の主電極と、前記ゲート電極上に形成され、前記第２導電型ソース層の側面が露出するように、上面が前記第２導電型ソース層の上面よりも低くなっている絶縁膜とを具備し、前記第２の主電極は前記第２導電型ソース層の前記露出した側面および前記第２導電型ソース層の上面にコンタクトすることを特徴とする。
【０００７】
【発明の実施の形態】
以下、図面を参照しながら実施例を説明する。
【０００８】
図１は、本発明の第１の実施例に係る絶縁ゲート型半導体素子（特願平４−２３１５１３号に示したＩＥＧＴ：Injection Enhanced Gate Bipolar Transistorの改良）の構成（１／２セル分）を示す模式図である。
【０００９】
図中、１はＰ型エミッタ層を示しており、このＰ型エミッタ層１上には、Ｎ型バッファ層２を介して、Ｎ- 型高抵抗ベース層３が設けられている。このＮ- 型高抵抗ベース層３上にはＰ型ベース層４が形成され、このＰ型ベース層４内には、Ｎ- 型高抵抗ベース層３に達する深さの複数のトレンチ溝が設けられている。これらトレンチ溝内には、ゲート絶縁膜６を介してゲート電極７が埋込み形成されている。
【００１０】
Ｐ型ベース層４の表面には、上記トレンチ溝の側壁に接するＮ型ソース層５が形成されている。このＮ型ソース層５と、Ｎ- 型高抵抗ベース層３と、Ｐ型ベース層４と、ゲート絶縁膜６と、ゲート電極７とで第１のＮ型ＭＯＳトランジスタが構成されている。
【００１１】
Ｎ型ソース層５が形成されている領域のＰ型高抵抗ベース層４は、Ｎ型ソース層５と伴にカソード電極８にコンタクトしている。また、アノード電極９がＰ型エミッタ層１に設けられている。
【００１２】
カソード電極８と、Ｎ型ソース層５が形成されていない側のＮ- 型高抵抗ベース層３との間には、第２のＰ型ＭＯＳトランジスタ１０が設けられている。
【００１３】
このように構成された絶縁ゲート型半導体素子の動作は以下の通りである。
【００１４】
すなわち、ゲート電極７にカソード電極８に対して正の電圧を与えると、Ｐ型ベース層４にＮ型チャネルが形成され、Ｎ型ソース層５から電子がＮ- 型高抵抗ベース層３に注入され、ターンオンする。このとき、第２のＰ型ＭＯＳトランジスタ１０のゲートには正または０Ｖの電圧を与えてオフ状態にし、素子内の正孔が排出されないようにする。このようにすることにより、素子内に正孔が蓄積され、オン抵抗が低くなる。
【００１５】
また、ターンオフするには、ゲート電極７に負または０Ｖの電圧を与え、上記チャネルを消滅させると同時に、Ｐ型ＭＯＳトランジスタ１０のゲートに負電圧を与えてオン状態にする。この結果、Ｎ- 型高抵抗ベース層３への電子の供給が途絶えるとともに、素子内の正孔がＰ型ＭＯＳトランジスタ１０を介して素子外に排出され、素子はターンオフする。
【００１６】
このとき、Ｎ- 型高抵抗ベース層３、Ｐ型ベース層４、カソード電極８の経路での正孔の排出がＰ型ＭＯＳトランジスタ１０に分割されるために減少し、Ｐ型エミッタ層１、Ｎ- 型高抵抗ベース層３、Ｐ型ベース層４およびＮ型ソース層５で構成されたサイリスタのラッチアップを防止できる。
【００１７】
更に、第１のＮ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタのゲートに与える電圧の大きさおよびタイミングを変えることによって、例えば、第２のＭＯＳトランジスタを第１のＭＯＳトランジスタより数μｓ〜数１０μｓから前にターンオフしておくことで、オン状態のＮ- 型高抵抗ベース層３中のキャリア、特にカソード側キャリアを少なくすることができる。また、オン状態のＮ- 型高抵抗ベース層３内のキャリアの濃度プロファイルを最適化することにより、よりいっそうターンオフ損失を小さくでき、また、最大可制御電流を大きくすることができる。
【００１８】
また、広義のエミッタ層の注入効率（広義のエミッタ層とは、Ｎ型ソース層５、Ｐ型ベース層４、Ｎ- 型高抵抗ベース層３、ゲート絶縁膜６およびゲート電極７で構成されたＭＯＳ構造部分である）と、トレンチ溝の深さＤと、エミッタ幅Ｗとを以下のように最適設計することによって、サイリスタ並みの低いオン抵抗が得られる。
【００１９】
広義のエミッタ層の不純物濃度が比較的低い場合、例えば、広義のエミッタ層の中でｎ〜ｐの伝導変調を生じる部分がある場合など、正孔の拡散電流Ｉp 、特に縦方向（素子のアノード−カソード方向に平行に流れる拡散電流）と電子電流Ｉn （＝Ｉ−Ｉp ，Ｉ：全電流）の比を大きくするような構造を広義のエミッタ層中に設けることで、広義のエミッタ層の注入効率を増加し、素子のオン抵抗を減少させることができる。
【００２０】
広義のエミッタ領域に流れる正孔電流Ｊp （Ａ／ｃｍ2 ）、広義のエミッタ層側のＮ- 型高抵抗ベース層３のキャリア濃度ｎとし、広義のエミッタ層に流れる正孔電流Ｊp が縦方向のキャリアの拡散電流のみとすると、Ｊp ＝２・μp ・ｋ・Ｔ・Ｗ・ｎ／（Ｃ・Ｄ）と表すことができる。ここで、μp はホール移動度、ｋはボルツマン定数、Ｔは温度、Ｃは１／２サイズである。
【００２１】
カソード側領域の正孔の注入効率γp は、γp ＝Ｊp ／Ｊ＝Ｊp ／（Ｊn ＋Ｊp ）
＝２・μp ・ｋ・Ｔ・Ｗ・ｎ／（Ｃ・Ｄ・Ｊ）
となる。
【００２２】
ここで、Ｙ＝Ｗ／（Ｃ・Ｄ）とすると、γp ＝２（μp ・ｋ・Ｔ・ｎ／Ｊ）・Ｙとなる。
【００２３】
μp ＝５００，ｋ・Ｔ＝４．１４×１０-21 ，Ｊ＝１００Ａ／ｃｍ2 とすると、γp の値は、γp ＝２×（５００×４．１４×１０-21 ／１００）×１×１０16×Ｙ＝４．１４×１０-4・Ｙとなる。
【００２４】
注入効率が十分低いときは、γp ＝Ｊp ／（Ｊn ＋Ｊp ）
＝μp ／（μn ＋μp ）
〜０．３となる。
【００２５】
ここで、μn は電子移動度、〜は近似記号である。
【００２６】
すなわち、カソード側の注入効率が大きいときは、γp ＜０．３ということであり、この条件を満たすＹは、４．１４×１０-4・Ｙ＜０．３Ｙ＜０．３／４．１４×１０-4Ｙ＜７．２５×１０2 （ｃｍ-1）
となる。
【００２７】
また、比較的オン電圧が高い場合で、ｎ＝７×１０15のときは、Ｙ＝１．０×１０3 （ｃｍ-1）
となる。
【００２８】
すなわち、パラメータＹを上記の範囲に設計することによって、カソード電極８にコンタクトしている不純物拡散層の注入効率が低くても、カソード側領域の注入効率を増加できる。したがって、Ｎ- 型高抵抗ベース層３のオン状態におけるキャリアの蓄積を増加させることができ、素子のオン抵抗を小さくすることができる。つまり、本発明による素子は、アノード側から注入された正孔がカソード側のＮ型エミッタ層以外の構造（ここではトレンチ溝構造）によってカソード電極への排出が妨げられ、これにより、カソード電極からの電子の注入量が増加して、Ｎ- 型高抵抗ベース層３のカソード側で高注入状態になる結果、素子のオン抵抗が小さくなる。
【００２９】
図１には、オン状態でのキャリア濃度分布が示されており、本発明の場合、ＩＧＢＴ構造の場合と比べて、Ｎ- 型ベース層のカソード側にキャリア濃度分布のピークを持つことが分かる。
【００３０】
図２は、本発明の第２の実施例に係る絶縁ゲート型半導体素子の構成を示す模式図である。
【００３１】
本実施例の絶縁ゲート型半導体素子が先の実施例のそれと異なる点は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタのゲート端子が共通になっていることにある。この場合、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを独立に制御できないので、Ｎ- 型高抵抗ベース層３内のキャリアの濃度プロファイルの最適化によるターンオフ損失の改善は期待できないが、その他の効果は同じである。
【００３２】
図３は、本発明の第２の実施例の変形例に係る絶縁ゲート型半導体素子の具体的な構成を示す図で、図３（ａ）は平面図、図３（ｂ）は断面図である。
【００３３】
本実施例では、第２のＭＯＳトランジスタを、Ｐ型ベース層４上に設けられ、層間絶縁膜１４によりカソード電極８と絶縁されたＰ+ 型ドレイン１１と、Ｎ- 型ウェル層１２と、Ｐ+ 型ソース層１３とで構成している。
【００３４】
ここでは、カソード電極８にコンタクトする２つのＮ型ソース層５間に３つの第２のＰ型ＭＯＳトランジスタが形成されている。このようにカソード電極８と絶縁されたＰ+ 型ドレイン１１からなる第２のＰ型ＭＯＳトランジスタを複数個形成することにより、幅の広いトレンチ溝（２Ｃ−２Ｗ）を形成するという技術的な困難を回避し、幅の広いトレンチ溝と同等の効果を上げることが可能である。カソード電極８のＰ+ 型ソース層１３への“間引かれた”コンタクトは、正孔のバイパス電流の減少、つまり、減少されたオン抵抗の実現に貢献している。
【００３５】
図４は、本発明の第２の実施例の他の変形例に係る絶縁ゲート型半導体素子の具体的な構成を示す断面斜視図である。第２のＭＯＳトランジスタは先の実施例のそれと同様な構成になっており、トレンチ溝には２重構造のゲート部が形成されている。
【００３６】
図５は、本発明の第３の実施例に係る絶縁ゲート型半導体素子の具体的な構成を示す平面図、図６はその断面図である。
【００３７】
本実施例は横型絶縁ゲート型半導体素子の例で、シリコン基板２１上にＳｉＯ2 膜２２を介して、先の実施例と同様な絶縁ゲート型半導体素子本体が形成されている。
【００３８】
図７は、第４の実施例に係る横型絶縁ゲート型半導体素子の平面図である。
【００３９】
これはＳＯＩ基板上に形成した横型絶縁ゲート型半導体素子において、埋込み酸化膜に到達するトレンチ溝３０によりＰ型ベース層４を短冊状に分割した構造になっている。
【００４０】
トレンチ溝３０の形状は、長方体状ではなく、長方体の側面を覆うような形状のものである。このようなトレンチ溝３０を用いることにより、ソース電極３２に流れ込む正孔電流が減少する。一方、電子電流は、表面のポリシリコンゲート電極３１によるチャネルおよびトレンチ溝３０の側面に形成されるチャネル中に流れ、電子電流の減少は小さくなる。
【００４１】
したがって、全電流に占める電子電流の割合が増加し、ソース側のキャリアの蓄積が増加するので、オン電圧が低くなる。
【００４２】
なお、図中、２０１，２０２は酸化膜を示している。
【００４３】
図８は、第５の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図で、図８（ａ）は平面図、図８（ｂ）はその断面図である。なお、図中、ゲート電極３１とソース電極３２とを絶縁するための絶縁膜は省略してある。
【００４４】
本実施例の横型絶縁ゲート型半導体素子が第４の実施例のそれと異なる点は、ソース電極３２の一部がＰ型ベース層４内に埋め込まれていることにある。この結果、正孔がソース電極３２に至までの抵抗が減少し、ラッチアップ電流が大きくなる。
【００４５】
図９は、第６の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図で、図９（ａ）は平面図、図９（ｂ）はその断面図である。なお、図中、ゲート電極３１とソース電極３２とを絶縁するための絶縁膜は省略してある。
【００４６】
本実施例の横型絶縁ゲート型半導体素子が第４の実施例のそれと異なる点は、Ｐ型ベース層４の表面にＰ+ 型拡散層３３が形成され、且つソース電極３２がＰ+ 型拡散層３３上まで延在していることにある。このような構成であれば、正孔がＮ型ソース層５の下部を通らずに直接ソース電極３２に至り、Ｎ型ソース層５からＮ- 型高抵抗ベース層３への電子注入を防止できる結果、Ｎ型ソース層５、Ｐ型ベース層４およびＮ- 型高抵抗ベース層３で構成されたトランジスタのラッチアップを抑制できる。
【００４７】
図１０は、第７の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図で、図１０（ａ）は平面図、図１０（ｂ）はその断面図である。
【００４８】
これは第６の実施例の手法を横型絶縁ゲート型半導体素子に適用した例である。ＳＯＩ構造を構成する酸化膜２２に達する複数のトレンチゲート電極７を平行に設け、Ｐ型ベース層４およびＮ型ソース層５を短冊状に分けている。そのうちのいくつかにソース電極３２に設けるとともに、ソース電極３２とコンタクトするＰ型ベース層４の表面にＰ+ 型拡散層３３が形成されている。
【００４９】
図１１は、本発明の第８の実施例に係る絶縁ゲート型半導体素子の平面図、図１２、図１３、図１４、図１５、図１６は、それぞれ、図１１の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図、Ｄ−Ｄ´断面図、Ｅ−Ｅ´断面図である。
【００５０】
図中、４１はＰ型エミッタ層を示しており、このＰ型エミッタ層４１上には、Ｎ型バッファ層４２を介して、Ｎ- 型ベース層４３が設けられており、このＮ- 型ベース層４３の表面には、Ｐ型ベース層４４が形成されている。このＰ型ベース層４４内には、Ｎ- 型ベース層４３に達する深さの複数のトレンチ溝が形成され、これらトレンチ溝には第１のゲート絶縁膜４６を介してゲート電極４７が埋込み形成されている。
【００５１】
Ｐ型ベース層４４の表面には、トレンチ溝の側壁に接するようにＮ+ 型ソース層４５が選択的に形成され、このＮ+ 型ソース層４５、Ｐ型ベース層４４、Ｎ- 型ベース層４３、第１のゲート絶縁膜４６およびゲート電極４７により、第１のＭＯＳトランジスタが構成されている。
【００５２】
ゲート電極４７上には、第２のゲート絶縁膜５１を介して、Ｐ型ポリシリコン層４８が設けられており、このＰ型ポリシリコン層４８は、第１のコンタクトホール５２を介して、Ｐ型ベース層４４に選択的にコンタクトしている。
【００５３】
Ｐ型ポリシリコン層４８にはその表面から第２のゲート絶縁膜５１に達するＮ型ポリシリコン層４０が選択的に形成されている。このＮ型ポリシリコン層４０により、Ｐ型ポリシリコン層４８は、第２のコンタクトホール５３を介してカソード電極４９にコンタクトするＰ型ポリシリコン層４８ａと、カソード電極４９にコンタクトせず、Ｐ型ベース層４４とコンタクトするものとに区分される。そして、これらＰ型ポリシリコン膜、Ｎ型ポリシリコン層４０、ゲート電極４７、第２のゲート絶縁膜５１により、ターンオフの際に正孔を素子外に排出するための第２のＭＯＳＦＥＴが構成されている。
【００５４】
カソード電極４９はＰ型ポリシリコン層４８ａの他にＮ+ 型ソース層４５にもコンタクトしている。Ｐ型エミッタ層４１にはアノード電極５０が設けられている。また、図中、５６はＰ型ポリシリコン層４８とＰ型ベース層４４とのコンタクト部を示し、その材料としては例えばＡｌ、Ｗ、Ｔｉ等の金属を用いることが低抵抗化のためには望ましい。
【００５５】
本実施例の絶縁ゲート型半導体素子によれば、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの間でゲート電極４７が共通になっているので、構成の簡略化が図れる。
【００５６】
図１７は、本発明の第９の実施例に係る絶縁ゲート型半導体素子の平面図、図１８、図１９、図２０、それぞれ、図１７の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。
【００５７】
本実施例が第８の実施例のそれと異なる点は、ゲート電極４７の側部に第２のＭＯＳトランジスタを形成したことにある。
【００５８】
すなわち、Ｐ型ベース層４４上にＮ+ 型拡散層５５、Ｐ+ 型拡散層５４を設け、これらとゲート絶縁膜４６、ゲート電極４７とにより、第２のＭＯＳトランジスタを構成している。第２のＭＯＳトランジスタは、トレンチ溝間に複数個形成されることになる。各第２のＭＯＳトランジスタのゲート電極は共通接続されている。
【００５９】
第２のＭＯＳトランジスタはターンオン時にはオフ状態で、Ｐ型ベース層４４とカソード電極４９とは電気的に接続しないので、幅の広いトレンチ溝と同等の効果が得られる。
【００６０】
第８、第９の実施例において、ポリシリコン膜の代わりに、単結晶シリコン膜を用いても良いし、シリコン以外の半導体を用いても良い。
【００６１】
図２１は、本発明の第１０の実施例に係る絶縁ゲート型半導体素子を示す図で、図２１（ａ）は平面図、図２１（ｂ）、図２１（ｃ）はそれぞれ図２１（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００６２】
これはＳＯＩ基板を用いた例であり、図中、６９はシリコン基板を示し、このシリコン基板６９上には、絶縁膜７０を介して、以下のような絶縁ゲート型半導体素子が形成されている。
【００６３】
Ｎ- 型ベース層６２にはその表面から絶縁膜７０に達するＰ+ 型エミッタ層６１およびＰ型ベース層６３とが選択的に形成されている。このＰ型ベース層６３内には絶縁膜７０に達する深さの溝が形成され、この溝には第１のゲート絶縁膜６０を介して第１のゲート電極６７が埋込み形成されている。
【００６４】
Ｐ型ベース層６３の表面には溝の側面に接するようにＮ型ソース層６４が選択的に形成されている。このＮ型ソース層６４は、Ｐ型ベース層６３、Ｎ- 型ベース層６２、第１のゲート絶縁膜６０および第１のゲート電極６７とともに、第１のＭＯＳトランジスタを構成している。
【００６５】
Ｐ型ベース層６３の表面からＮ型ソース層６４の表面にかけてはＰ+ 型ドレイン層６５が選択的に形成され、このＰ+ 型ドレイン層６５、Ｎ型ソース層６４およびＰ型ベース層６３にはカソード電極７２が設けられ、また、Ｐ+ 型エミッタ層６１にはアノード電極７１が設けられている。
【００６６】
Ｐ型ベース層６３およびＮ- 型ベース層６２上には、第２のゲート絶縁膜６６を介して、第２のゲート電極６８が配設されている。この第２のゲート電極６８は、アノード電極７１、カソード電極７２および第１のゲート電極６７と電気的に分離され、また、Ｐ型ベース層６３、Ｎ- 型ベース層６２および第２のゲート絶縁膜６６とともに、正孔を素子外に排出するためのＭＯＳゲートを構成している。
【００６７】
本実施例によれば、ターンオフの際に、第２のゲート電極６８の下部のＮ- 型ベース層６２の表面にＰチャネルを形成でき、このＰチャネル、Ｐ型ベース層６３、Ｐ+ 型ドレイン層６５、カソード電極７２という経路で、つまり、Ｎ型ソース層６４を介さずに、素子外に正孔を排出できるので、Ｎ型ソース層６４からなる寄生素子のラッチアップを防止でき、耐圧の向上を図れるようになる。
【００６８】
図２２は、本発明の第１１の実施例に係る絶縁ゲート型半導体素子を示す図であり、図２２（ａ）は平面図、図２２（ｂ）、図２２（ｃ）はそれぞれ図２２（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００６９】
本実施例の絶縁ゲート型半導体素子は先の実施例の変形例であり、Ｎ型ソース層６４の領域が広くなっていることが異なっている。
【００７０】
図２３は、本発明の第１２の実施例に係る絶縁ゲート型半導体素子を示す図であり、図２３（ａ）は平面図、図２３（ｂ）、図２３（ｃ）はそれぞれ図２３（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００７１】
本実施例の絶縁ゲート型半導体素子が第１０の実施例のそれと異なる点は、Ｎ- 型ベース層６２内にＮ型拡散層７３を設けたことにある。
【００７２】
本実施例によれば、素子内により多くの正孔を蓄積できるので、ターンオン特性を改善できるようになる。
【００７３】
図２４は、本発明の第１３の実施例に係る絶縁ゲート型半導体素子を示す図であり、図２４（ａ）は平面図、図２４（ｂ）、図２４（ｃ）はそれぞれ図２４（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００７４】
本実施例の絶縁ゲート型半導体素子が第１０の実施例のそれと異なる点は、アノード電極側にもカソード側と同様なＭＯＳトランジスタを設けたことにある。図中、７４はＮ型拡散層を示している。なお、Ｐ型ベース層６３は絶縁膜７０に達していなくても良い。
【００７５】
図２５は、本発明の第１４の実施例に係る絶縁ゲート型半導体素子を示す図であり、図２５（ａ）は平面図、図２５（ｂ）、図２５（ｃ）はそれぞれ図２５（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００７６】
本実施例の絶縁ゲート型半導体素子は第１３の実施例のそれの変形例であり、Ｐ型エミッタ層６１が絶縁膜７０に達していることにある。すなわち、Ｎ- 型ベース層６２が薄い場合（０．１〜２０μｍ）の例である。なお、Ｐ型ベース層６３は絶縁膜７０に達していなくても良い。
【００７７】
図２６は、本発明の第１５の実施例に係る絶縁ゲート型半導体素子を示す図であり、図２６（ａ）は平面図、図２６（ｂ）、図２６（ｃ）はそれぞれ図２６（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００７８】
本実施例の絶縁ゲート型半導体素子が第１３の実施例のそれと異なる点は、Ｎ型拡散層７４内にＮ+ 型拡散層７５、Ｐ型ドレイン層７６を設けていることにある。すなわち、アノード側にもカソード側の正孔排出機構と同様な機構を設けてある。
【００７９】
図２７は、本発明の第１６の実施例に係る絶縁ゲート型半導体素子を示す図であり、図２７（ａ）は平面図、図２７（ｂ）、図２７（ｃ）はそれぞれ図２７（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００８０】
本実施例の絶縁ゲート型半導体素子は第１５の実施例のそれの変形例であり、Ｎ+ 型拡散層７５を省いた構造になっていることが相違点である。
【００８１】
図２８は、本発明の第１７の実施例に係る絶縁ゲート型半導体素子を示す図であり、図２８（ａ）は平面図、図２８（ｂ）、図２８（ｃ）はそれぞれ図２８（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００８２】
本実施例の絶縁ゲート型半導体素子が第１５の実施例のそれと異なる点は、アノード側のＮ- 型ベース層６２内にはＰ型拡散層７７を設け、カソード側のＮ- 型ベース層６２内にはＮ型拡散層７８を設けたことにある。
【００８３】
本実施例によれば、ターンオン時のキャリア（正孔、電子）の蓄積量を増加できるので、ターンオン特性を更に改善できるようになる。なお、Ｐ型拡散層７７およびＮ型拡散層７８のどちらか一方だけでも良い。
【００８４】
図２９は、本発明の第１８の実施例に係る絶縁ゲート型半導体素子を示す図であり、図２９（ａ）は平面図、図２９（ｂ）、図２９（ｃ）はそれぞれ図２９（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００８５】
これはＳＯＩ基板を用いた例であり、図中、８９はシリコン基板を示し、このシリコン基板８９上には、絶縁膜８８を介して、以下のような絶縁ゲート型半導体素子が形成されている。
【００８６】
絶縁膜８８上には、Ｎ- 型ベース層８１が形成されており、このＮ- 型ベース層８１の表面には、Ｐ型ベース層８２、Ｐ+ 型エミッタ層８５が選択的に形成されている。Ｐ型ベース層８２の表面には、Ｎ型ソース層８３が選択的に形成されており、このＮ型ソース層８３、Ｐ型ベース層８２およびＮ- 型ベース層８１内には、絶縁膜８８に達し、幅ｘの複数のトレンチ溝９０が間隔ｙを持って形成されている。
【００８７】
このトレンチ溝９０内にはゲート絶縁膜９１を介してゲート電極９２が形成されている。また、トレンチ溝９０の外にはゲート電極９２と接続した電極９３が設けられている。この電極９３は絶縁膜８４によりカソード電極８６、アノード電極８７と絶縁されている。
【００８８】
この電極９３は、例えば、不純物添加により低抵抗化された多結晶シリコンを用いてゲート電極９２と一体的に形成する。あるいはゲート電極９２と電極９３とを別個に形成し、これらを金属（例えばＡｌ）やシリサイドにより接続しても良い。また、トレンチ溝９０の空き領域９４は絶縁体などにより埋め込まれている。
【００８９】
このように構成された絶縁ゲート型半導体素子でも、ターンオンのためにゲート電極９２に正の電圧を印加すると、他の絶縁ゲート型半導体素子と同様にＮ- 型ベース層８１のトレンチ溝９０で挟まれた部分９５では正孔は拡散により流れるので、正孔の排出速度が遅くなる。また、トレンチ溝９０によって正孔電流の経路が狭くなっていることも、正孔の排出速度の低下の原因になっている。このようにして素子内の正孔の蓄積量が増加する。
【００９０】
また、本実施例の場合、Ｎ型ソース層８３を含むようにトレンチ溝９０を形成しているため、Ｎ型ソース層８３はトレンチ溝間で挟まれた領域まで長さｚに渡って入り込んでいる。その結果、トレンチ溝９０の長辺側にもｎ型チャネルが形成され、チャネル幅が大きくなる。換言すれば、従来構造であれば２ｘであったがチャネル幅が、２ｘ＋２ｚに増加する。また、ｘ，ｙ，ｚの取り方によっては単位面積当たりのチャネル幅を従来のＩＧＢＴのそれよりも大きくできる。したがって、Ｎ型ソース層８３からＮ- 型ベース層８１への電子の注入効率をより高くでき、これにより更にオン抵抗を下げることができる。
【００９１】
かくして本実施例によれば、素子のＰＮＰＮサイリスタをラッチアップしなくても、オン状態における素子内のキャリア蓄積量をサイリスタ並にでき、また、オン状態において素子のＰＮＰＮサイリスタはラッチアップしていないことにより、最大遮断電流密度は大きくなる。
【００９２】
なお、本実施例では、Ｎ- 型ベース層８１は高抵抗のものであったが、その厚さが薄い場合には、必ずしも高抵抗である必要はない。また、本実施例では、トレンチ溝９０の形状を長方体としたが、それ以外の形状でも良い。
【００９３】
図３０は、本発明の第１９の実施例に係る絶縁ゲート型半導体素子を示す図であり、図３０（ａ）は平面図、図３０（ｂ）、図３０（ｃ）はそれぞれ図３０（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。電極９３の下部の絶縁膜９４が薄くなっていることにある。このため、電極９３のうち、Ｐ型ベース層８２の表面のゲート絶縁膜９１に接した部分がゲート電極として機能するようになり、ゲート幅が更に大きくなる。したがって、電子の注入効率、キャリア蓄積量が更に高くなり、よりオン抵抗が低くなる。
【００９４】
図３１は、本発明の第２０の実施例に係る絶縁ゲート型半導体素子を示す図であり、図３１（ａ）は平面図、図３１（ｂ）、図３１（ｃ）はそれぞれ図３１（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００９５】
本実施例の絶縁ゲート型半導体素子が第１９の実施例のそれと異なる点は、トレンチ溝９０の幅ｘを狭くし、そして、トレンチ溝９０の空き領域９４を絶縁体で埋めず、そのまま残してある。すなわち、ゲート絶縁膜９１の内側にはゲート電極９２だけが埋め込まれている。
【００９６】
本実施例によれば、単位面積当たりのトレンチ溝数を増やすことができ、これにより単位面積当たりの全チャネル幅はより大きいものとなる。したがって、電子の注入効率、キャリア蓄積量が更に高くなり、よりオン抵抗を下げることができる。
【００９７】
図３２は、本発明の第２１の実施例に係る絶縁ゲート型半導体素子を示す図であり、図３２（ａ）は平面図、図３２（ｂ）、図３２（ｃ）はそれぞれ図３２（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００９８】
本実施例の絶縁ゲート型半導体素子の特徴は、トレンチ溝９０を図中の横方向に長くし、トレンチゲート側壁からのチャネルの注入量を多くしたことにある。これにより電子の注入効率をより低くできる。また、Ｎ型ソース層８３中にＰ+ 型拡散層１０１を設けてＰＮ構造を形成することにより、Ｎ型ソース層８３のラッチアップ耐圧の改善を図っている。
【００９９】
図３３は、本発明の第２２の実施例に係る絶縁ゲート型半導体素子を示す図であり、図３３（ａ）は平面図、図３３（ｂ）、図３３（ｃ）はそれぞれ図３３（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【０１００】
本実施例の絶縁ゲート型半導体素子が第２１の実施例のそれと異なる点は、絶縁膜８８とＮ- 型ベース層８１との間にＮ+ 型バッファ層１０２を設けたことにある。このＮ+ 型バッファ層１０２によって、特にＮ型ソース層８３から注入された電子のＮ- 型ベース層８１への拡散が容易になり、素子のオン抵抗を更に改善できるようになる。
【０１０１】
図３４は、本発明の第２３の実施例に係る絶縁ゲート型半導体素子を示す図であり、図３４（ａ）は平面図、図３４（ｂ）、図３４（ｃ）はそれぞれ図３４（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【０１０２】
本実施例の特徴は、Ｎ- 型ベース層８１からカソード電極８６へ排出される正孔の抵抗となり、且つ注入効率を上げるトレンチ溝とは別の場所に、電子注入用のＭＯＳチャネルを設けたことにある。このＭＯＳチャネルはゲート電極１０３からなる縦型ＭＯＳＦＥＴにより形成されている。
【０１０３】
図３５は、本発明の第２４の実施例に係る絶縁ゲート型半導体素子を示す図であり、図３５（ａ）は平面図、図３５（ｂ）、図３５（ｃ）はそれぞれ図３５（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【０１０４】
本実施例の絶縁ゲート型半導体素子が第２３の実施例のそれと異なる点は、絶縁膜８８とＮ- 型ベース層８１との間にＮ+ 型バッファ層１０２を設けたことにある。このＮ+ 型バッファ層１０２によって、特にＮ型ソース層８３から注入された電子のＮ- 型ベース層８１への拡散が容易になり、素子のオン抵抗を更に改善できるようになる。
【０１０５】
図３６は、本発明の第２５の実施例に係る絶縁ゲート型半導体素子を示す図であり、図３６（ａ）は平面図、図３６（ｂ）、図３６（ｃ）はそれぞれ図３６（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【０１０６】
本実施例の絶縁ゲート型半導体素子が第２４の実施例のそれと異なる点は、トレンチ溝がＳＯＩ基板の絶縁膜８８にまで達していないことにある。このような構成であれば、トレンチ溝によるキャリアの拡散の妨げが少なくなる。したがって、Ｎ型ソース層８３から注入された電子のＮ- 型ベース層８１への拡散が容易になり、素子のオン抵抗を更に改善できる。
【０１０７】
図３７は、本発明の第２６の実施例に係る絶縁ゲート型半導体素子を示す図であり、図３７（ａ）は平面図、図３７（ｂ）は図３７（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図である。
【０１０８】
本実施例の絶縁ゲート型半導体素子が第２５の実施例のそれと異なる点は、トレンチ溝のパターンを図中の上下方向に走るストライプ状にしたことにある。このようなストライプ状のトレンチ溝を用いると、素子のオン状態ではＮ- 型ベース層８１からの正孔がカソード電極８６へ排出されなくなる。この場合、Ｎ+ 型バッファ層１０２のｎ型不純物濃度は、ターンオフ時にゲート電極９３に電圧を印加すると、正孔バイパス用のＭＯＳチャネルが形成されるような値にすることが望ましい。このようにｎ型不純物濃度を設定することにより更に素子のオン抵抗を改善できる。
【０１０９】
図３８は、本発明の第２７の実施例に係る絶縁ゲート型半導体素子を示す断面斜視図である。
【０１１０】
本実施例の特徴は設計パラメータであるエミッタ幅Ｗをできる限り小さくし、且つＮ型ソース層８３とカソード電極８６とのコンタクトを確実にするために、Ｎ型ソース層８３の高さをゲート電極９３とカソード電極８６との間の絶縁膜８４のそれよりも高くしていることにある。
【０１１１】
図３９は、本発明の第２８の実施例に係る絶縁ゲート型半導体素子を示す図であり、図３９（ａ）は平面図、図３９（ｂ）、図３９（ｃ）はそれぞれ図３９（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【０１１２】
これは先に説明した実施例を組み合わせて例である。すなわち、第２７の実施例の縦型の絶縁ゲート型半導体素子を横型にし、これに第２１の実施例を適用した例である。
【０１１３】
図４０は、本発明の元になる絶縁ゲート型半導体素子（ＩＥＧＴ）および従来のＢｉ−ＭＯＳトランジスタの（順方向）電圧−電流特性を比較して示す特性図である。
【０１１４】
ＩＥＧＴは設計パラメータＣ，Ｗ，Ｄによって電流飽和特性（電流飽和領域）を自由に設計することができる。例えば、Ｗ，Ｄを同じにしてＣを大きくすると、図４０に示すように、飽和電流値を小さくすることができる。
【０１１５】
図４１は、本発明の第２９の実施例に係る絶縁ゲート型半導体素子のカソード側の概略構成を示す模式図である。本実施例の絶縁ゲート型半導体素子の特徴は過電流保護機能を備えていることである。
【０１１６】
前述したように本発明の素子は、設計パラメータＣ，Ｗ，Ｄによって電流飽和領域を自由に設計することができ、更に、トレンチ溝を用いたことにより、素子耐圧も設計パラメータＣ，Ｗ，Ｄによって自由に設計できる。
【０１１７】
ところで、パワー素子を実際に使用する場合、過電圧、過電流に強い素子を設計することが非常に重要である。ここで、本発明の素子の場合、電流飽和領域における順方向電圧降下は主として、トレンチ溝部分（電子を注入するＭＯＳチャネル部分）で起こるという特徴がある。
【０１１８】
本実施例はこの特徴を利用して過電流保護機能を実現している。すなわち、図４１に示すように、過電流（電流飽和領域のトレンチＭＯＳゲート部分で起こる電圧降下）を電極１０４により検出し、この検出した過電流によりＭＯＳトランジスタMOSTr をオンにする。この結果、主素子のゲート電極７の電位がカソード電位と同じになり、主素子がターンオフすることにより、主素子が過電流から保護される。なお、図中、Ｒは抵抗体を示している。
【０１１９】
図４２は、本発明の第３０の実施例に係る絶縁ゲート型半導体素子のカソード側の概略構成を示す模式図である。
【０１２０】
本実施例では過電圧保護機能を以下のようにして実現している。すなわち、トレンチ溝間の幅がＷX の領域に、主素子の耐圧よりも低い耐圧でブレークダウンする場所を形成し、このブレークダウンの際に生じる電圧を抵抗体Ｒにより検出し、この検出電圧によりツェナーダイオードＺＤをオンにする。これにより、ゲート電極７の電位がカソード電位と同じになり、主素子がターンオンして、主素子が過電圧から保護される。
【０１２１】
【発明の効果】
以上詳述したように本発明によれば、ターンオンの際に素子内にキャリアが従来より蓄積され、一方、ターンオフの際には寄生トランジスタがラッチアップしない経路でキャリアを素子外に排出できるので、ターンオン特性およびターンオフ特性の両方を改善できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る絶縁ゲート型半導体素子の構成を示す模式図
【図２】本発明の第２の実施例に係る絶縁ゲート型半導体素子の構成を示す模式図
【図３】本発明の第２の実施例の変形例に係る絶縁ゲート型半導体素子の具体的な構成を示す図
【図４】本発明の第２の実施例の他の変形例に係る絶縁ゲート型半導体素子の具体的な構成を示す断面斜視図
【図５】本発明の第３の実施例に係る絶縁ゲート型半導体素子の具体的な構成を示す平面図
【図６】図５の絶縁ゲート型半導体素子の断面図
【図７】第４の実施例に係る横型絶縁ゲート型半導体素子の平面図
【図８】第５の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図
【図９】第６の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図
【図１０】第７の実施例に係る横型絶縁ゲート型半導体素子の構成を示す図
【図１１】本発明の第８の実施例に係る絶縁ゲート型半導体素子の平面図
【図１２】図１１の絶縁ゲート型半導体素子のＡ−Ａ´断面図
【図１３】図１１の絶縁ゲート型半導体素子のＢ−Ｂ´断面図
【図１４】図１１の絶縁ゲート型半導体素子のＣ−Ｃ´断面図
【図１５】図１１の絶縁ゲート型半導体素子のＤ−Ｄ´断面図
【図１６】図１１の絶縁ゲート型半導体素子のＥ−Ｅ´断面図
【図１７】本発明の第９の実施例に係る絶縁ゲート型半導体素子の平面図
【図１８】図１７の絶縁ゲート型半導体素子のＡ−Ａ´断面図
【図１９】図１７の絶縁ゲート型半導体素子のＢ−Ｂ´断面図
【図２０】図１７の絶縁ゲート型半導体素子のＣ−Ｃ´断面図
【図２１】本発明の第１０の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図２２】本発明の第１１の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図２３】本発明の第１２の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図２４】本発明の第１３の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図２５】本発明の第１４の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図２６】本発明の第１５の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図２７】本発明の第１６の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図２８】本発明の第１７の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図２９】本発明の第１８の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図３０】本発明の第１９の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図３１】本発明の第２０の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図３２】本発明の第２１の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図３３】本発明の第２２の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図３４】本発明の第２３の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図３５】本発明の第２４の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図３６】本発明の第２５の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図３７】本発明の第２６の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図３８】本発明の第２７の実施例に係る絶縁ゲート型半導体素子を示す断面斜視図
【図３９】本発明の第２８の実施例に係る絶縁ゲート型半導体素子を示す平面図および断面図
【図４０】本発明のＩＥＧＴおよび従来のＢｉ−ＭＯＳトランジスタの電圧−電流特性を比較して示す特性図
【図４１】本発明の第２９の実施例に係る絶縁ゲート型半導体素子のカソード側の概略構成を示す模式図
【図４２】本発明の第３０の実施例に係る絶縁ゲート型半導体素子のカソード側の概略構成を示す模式図
【符号の説明】
１…Ｐ型エミッタ層（第１導電型エミッタ層）
２…Ｎ型バッファ層
３…Ｎ- 型高抵抗ベース層（第２導電型ベース層）
４…Ｐ型ベース層（第１導電型ベース層）
５…Ｎ型ソース層（第２導電型ソース層）
６…ゲート絶縁膜
７…ゲート電極
８…カソード電極
９…アノード電極
１０…第２のＰ型ＭＯＳトランジスタ
１１…Ｐ+ 型ドレイン層
１２…Ｎ- 型ウェル層
１３…Ｐ+ 型ソース層
４０…Ｎ型ポリシリコン層（第２導電型半導体層）
４１…Ｐ型エミッタ層（第１導電型エミッタ層）
４２…Ｎ型バッファ層（第２導電型ベース層）
４３…Ｎ- 型ベース層（第２導電型ベース層）
４４…Ｐ型ベース層（第２導電型ベース層）
４５…Ｎ+ 型ソース層（第１導電型ソース層）
４６…第１のゲート絶縁膜
４７…ゲート電極
４８，４８ａ…Ｐ型ポリシリコン層
４９…カソード電極（第２の主電極）
５０…アノード電極（第１の主電極）
５１…第２のゲート絶縁膜
５２…第１のコンタクトホール
５３…第２のコンタクトホール
６０…第１のゲート絶縁膜
６１…Ｐ+ 型エミッタ層（第１導電型エミッタ層）
６２…Ｎ- 型ベース層（第２導電型ベース層）
６３…Ｐ型ベース層（第１導電型ベース層）
６４…Ｎ型ソース層（第２導電型ソース層）
６５…Ｐ+ 型ドレイン層（第１導電型ドレイン層）
６６…第２のゲート絶縁膜
６７…第１のゲート電極
６８…第２のゲート電極
６９…シリコン基板
７０…絶縁膜
７１…アノード電極（第１の主電極）
７２…カソード電極（第２の主電極）
８１…Ｎ- 型ベース層（第２導電型ベース層）
８２…Ｐ型ベース層（第１導電型ベース層）
８３…Ｎ型ソース層（第２導電型ソース層）
８４…絶縁膜
８５…Ｐ+ 型エミッタ層（第１導電型エミッタ層）
８６…カソード電極（第２の主電極）
８７…アノード電極（第１の主電極）
８８…絶縁膜
８９…シリコン基板
９０…トレンチ溝
９１…ゲート絶縁膜
９２…ゲート電極
９３…電極
９４…トレンチ溝の空き領域
【図１】
0003967646.tif 000002
【図２】
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【図３】
0003967646.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003967646.tif 000009
【図９】
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【図１０】
0003967646.tif 000011
【図１１】
0003967646.tif 000012
【図１２】
0003967646.tif 000013
【図１３】
0003967646.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
0003967646.tif 000032
【図３２】
0003967646.tif 000033
【図３３】
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【図３４】
0003967646.tif 000035
【図３５】
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【図３６】
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【図３７】
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【図３８】
0003967646.tif 000039
【図３９】
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【図４０】
0003967646.tif 000041
【図４１】
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【図４２】
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