(57)【特許請求の範囲】
【請求項１】
第１のノードと出力ノードとの間に接続され、与えられた内部信号に従って前記出力ノードと前記第１のノードとを電気的に接続する第１の絶縁ゲート型電界効果トランジスタ、
第２のノードと前記出力ノードとの間に接続され、前記内部信号に従って前記第１の絶縁ゲート型電界効果トランジスタと相補的に導通状態となり、導通時、前記第２のノードと前記出力ノードとを電気的に接続する第２の絶縁ゲート型電界効果トランジスタ、
高入力インピーダンス有する入力部に基準電圧を受け、前記基準電圧と第１の電圧源の電圧との間の電圧レベルの一定電圧を生成する第１の電圧発生回路、
前記第1の電圧発生回路の出力電圧と前記第１のノードの電圧との差に従って前記第１の電圧源から前記第１のノードに電流を供給する第１の内部電源回路、
前記基準電圧を高入力インピーダンスの入力に受け、前記基準電圧と第２の電圧源の電圧との間の電圧レベルの一定電圧を生成する第２の電圧発生回路、
前記第２の電圧発生回路の出力電圧と前記第２のノード上の電圧の差に応じて前記第２のノードから前記第１の電圧源と異なる第２の電圧源へ電流を供給する第２の内部電源回路、
前記第１のノードに結合され、前記第１のノードの電圧を安定化するための第１の容量素子、および
前記第１の容量素子と別に設けられ、前記第２のノードに結合されて前記第２のノードの電圧を安定化するための第２の容量素子を備える、半導体集積回路。
【請求項２】
前記第１の内部電源回路は、
前記第１の電圧源ノードと前記第１のノードとの間に結合される第３の絶縁ゲート型電界効果トランジスタと、
前記第１の電圧発生回路の出力電圧と前記第１のノード上の電圧を比較し、該比較結果に応じた信号を前記第３の絶縁ゲート型電界効果トランジスタのゲートへ与える第１の比較回路とを備え、
前記第２の内部電源回路は、
前記第２の電圧源と前記第２のノードとの間に結合されかつ前記第３の絶縁ゲート型電界効果トランジスタと導電型の異なる第４の絶縁ゲート型電界効果トランジスタと、
前記第２のノード上の電圧と前記第２の電圧発生回路の出力電圧とを比較し、該比較結果に応じた信号を前記第４の絶縁ゲート型電界効果トランジスタのゲートへ与える第２の比較回路とを備える、請求項１記載の半導体集積回路。
【請求項３】
前記第１の内部電源回路は、前記第１のノードと前記第１の電圧源との間に結合され、かつそのゲートに前記第１の電圧発生回路の出力電圧を受ける第３の絶縁ゲート型電界効果トランジスタを備え、
前記第２の内部電源回路は、前記第２のノードと前記第２の電圧源との間に結合されかつそのゲートに前記第２の電圧発生回路の出力電圧を受ける第４の絶縁ゲート型電界効果トランジスタを備える、請求項１記載の半導体集積回路。
【請求項４】
前記第１の電圧発生回路は、
前記第１の電圧源と前記第２の電圧源との間に直列に接続される抵抗素子と少なくとも１個のダイオード接続される絶縁ゲート型電界効果トランジスタと前記基準電圧をそのゲートに受ける絶縁ゲート型電界効果トランジスタとの直列体とを備え、
前記第１の電圧源には前記第１の電源の電圧以上の電圧が与えられ、かつ前記第２の電圧源には前記第２の電源の電圧以下の電圧が与えられ、
前記第１のノードの電圧レベルを決定する電圧が、前記抵抗素子と前記少なくとも１個のダイオード接続される絶縁ゲート型電界効果トランジスタとの接続ノードに発生される、請求項１記載の半導体集積回路。
【請求項５】
前記第２の電圧発生回路は、
前記第１の電圧源と前記第２の電圧源との間に直列に接続される、前記基準電圧をゲートに受ける絶縁ゲート型電界効果トランジスタと少なくとも１個のダイオード接続される絶縁ゲート型電界効果トランジスタと抵抗素子との直列体を備え、
前記第１の電圧源には前記第１の電源の電圧以上の電圧が供給され、かつ前記第２の電圧源には前記第２の電源の電圧以下の電圧が供給され、
前記第２の電圧源の電圧レベルを決定する電圧が、前記少なくとも１個のダイオード接続される絶縁ゲート型電界効果トランジスタと前記抵抗素子の接続ノードに発生される、請求項１記載の半導体集積回路。
【請求項６】
前記第１の電圧発生回路は、
前記第１の内部電源回路の入力ノードに結合され、前記第１の内部電源回路の入力ノードに与えられる電圧に応じた電圧を発生する比較電圧発生器と、
前記基準電圧と前記比較電圧発生器の出力電圧とを比較する比較器と、
前記第１の電圧源の電圧以上の電圧が供給されるドライブノードと前記第１の内部電源回路の入力ノードとの間に接続され、前記比較器の出力信号に従って前記ドライブノードから前記第１の内部電源回路の入力ノードへ電流を供給するドライブ素子とを備える、請求項１記載の半導体集積回路。
【請求項７】
前記第２の電圧発生回路は、
前記第２の内部電源回路の入力ノードに結合され、前記第２の内部電源回路の入力ノードの電圧に応じた電圧を発生する比較電圧発生器と、
前記基準電圧と前記比較電圧発生器の出力電圧とを比較する比較器と、
前記第２の電圧源の電圧以下の電圧が供給されるドライブノードと前記第２の内部電源回路の入力ノードとの間に接続され、前記比較器の出力信号に従って前記第２の内部電源回路の入力ノードから前記ドライブノードへ電流を流すドライブ素子を備える、請求項１記載の半導体集積回路。
【請求項８】
行列状に配列される複数のスタックトキャパシタ型メモリセルと、
各前記行に対応して配置され、各々に対応の行のメモリセルに接続される複数のワード線と、
各前記列に対応して配置され、各々に対応の列のメモリセルに接続される複数の対のビット線とをさらに備え、
前記第１および第２の容量素子の各々は、
第１導電型の半導体基板領域と、
前記半導体基板領域表面に互いに離れて配置され、前記メモリセルの対応のビット線に電気的に接続する領域に対応する第１の不純物領域と、前記メモリセルのキャパシタに電気的に接続される領域に対応する第２の不純物領域とを含む複数の第１導電型の不純物領域と、
前記キャパシタの一方電極と同層に互いに離れて形成され、各々が前記第２の不純物領域にそれぞれ電気的に接続される複数の第１導電配線と、
前記ビット線と同層に形成されかつ前記第１の不純物領域に電気的に結合されるビット線相当導電配線と、
前記半導体基板領域上に前記ワード線と同一層に形成されるワード線相当導電配線と、
前記キャパシタの他方電極と同一層に前記第１の導電配線を覆うように形成される第２の導電配線とを備え、
前記半導体基板領域が前記容量素子の一方電極とされ、かつ前記第２の導電配線が前記容量素子の他方電極として用いられる、請求項１記載の半導体集積回路。
【請求項９】
行列状に配列される複数のスタックトキャパシタ型メモリセルと、
各前記行に対応して配置され、各々が対応の行のメモリセルに接続される複数のワード線と、
各前記列に対応して配置され、各々が対応の列のメモリセルに接続される複数対のビット線とをさらに備え、
前記第１および第２の容量素子の各々は、
半導体基板領域と
前記半導体基板領域上に前記ワード線と同一層に形成されるワード線相当導電配線と、
前記ビット線と同層にかつ前記ワード線相当導電配線上に対向して形成されるビット線相当導電配線と、
前記ビット線相当導電配線上に互いに離れて前記メモリセルのキャパシタの一方電極層と同一層に形成されかつ前記ビット線相当導電配線に電気的に接続される複数の第１導電配線と、
前記メモリセルのキャパシタの他方電極と同層に前記第１の導電配線を覆うように形成される第２の導電配線とを備え、
前記ビット線相当導電配線と前記半導体基板領域と前記複数の第１導電配線が電気的に結合されて前記容量素子の一方電極を構成し、前記ワード線相当導電配線および前記第２導電配線が電気的に結合されて前記容量素子の他方電極を構成する、請求項１記載の半導体集積回路。
【請求項１０】
行列状に配列される複数のスタックトキャパシタ型メモリセルと、
各前記行に対応して設けられ、各々が対応の行のメモリセルに接続される複数のワード線と、
各前記列に対応して設けられ、各々が対応の列のメモリセルに接続する複数対のビット線とをさらに備え、
前記第１および第２の容量素子の各々は、
第１導電型の半導体基板領域と、
前記半導体基板表面周辺部に形成される第２導電型の第１の不純物領域と、
前記半導体基板領域の周辺部に前記第１の不純物領域に隣接して形成される第１導電型の第２の不純物領域と、
前記半導体基板領域上にわたって前記ワード線と同一層に形成されるワード線相当導電配線と、
前記ワード線相当導電配線上に互いに離れてかつ前記メモリセルのキャパシタの一方電極層と同一層に形成されかつさらに前記ワード線相当導電配線に電気的に接続される複数の第１導電配線と、
前記メモリセルのキャパシタの他方電極と同層に前記第１導電配線を覆うように形成される第２の導電配線とを備え、
前記第１導電配線が前記容量素子の一方電極ノードに電気的に接続され、前記第２導電配線ならびに前記第１および第２不純物領域が前記容量素子の他方電極ノードに電気的に接続される、請求項１記載の半導体集積回路。
【請求項１１】
第１のノードと出力ノードとの間に接続され、与えられた内部信号に従って前記出力ノードと前記第１のノードとを電気的に接続する第１の絶縁ゲート型電界効果トランジスタ、
第２のノードと前記出力ノードとの間に接続され、前記内部信号に従って前記第１の絶縁ゲート型電界効果トランジスタと相補的に導通状態となり、導通時、前記第２のノードと前記出力ノードとを電気的に接続する第２の絶縁ゲート型電界効果トランジスタ、
高入力インピーダンス有する入力部に基準電圧を受け、前記基準電圧と第１の電圧源の電圧との間の電圧レベルの一定電圧を生成する第１の電圧発生回路、
前記第1の電圧発生回路の出力電圧と前記第１のノードの電圧との差に従って前記第１の電圧源から前記第１のノードに電流を供給する第１の内部電源回路、
前記基準電圧を高入力インピーダンスの入力に受け、前記基準電圧と第２の電圧源の電圧との間の電圧レベルの一定電圧を生成する第２の電圧発生回路、および
前記第２の電圧発生回路の出力電圧と前記第２のノード上の電圧の差に応じて前記第２のノードから前記第１の電圧源と異なる第２の電圧源へ電流を供給する第２の内部電源回路を備え、
前記出力ノードは、複数個設けられ、各前記出力ノードに対して、前記第１および第２の絶縁ゲート型電界効果トランジスタの対が配置されて対応の出力ノードに結合され、
前記第１および第２のノードは、前記複数個設けられる出力ノードに対して共通に設けられる、半導体集積回路。
【請求項１２】
第１のノードと出力ノードとの間に接続され、与えられた内部信号に従って前記出力ノードと前記第１のノードとを電気的に接続する第１の絶縁ゲート型電界効果トランジスタ、
第２のノードと前記出力ノードとの間に接続され、前記内部信号に従って前記第１の絶縁ゲート型電界効果トランジスタと相補的に導通状態となり、導通時、前記第２のノードと前記出力ノードとを電気的に接続する第２の絶縁ゲート型電界効果トランジスタ、
高入力インピーダンス有する入力部に基準電圧を受け、前記基準電圧と第１の電圧源の電圧との間の電圧レベルの一定電圧を生成する第１の電圧発生回路、
前記第1の電圧発生回路の出力電圧と前記第１のノードの電圧との差に従って前記第１の電圧源から前記第１のノードに電流を供給する第１の内部電源回路、
前記基準電圧を高入力インピーダンスの入力に受け、前記基準電圧と第２の電圧源の電圧との間の電圧レベルの一定電圧を生成する第２の電圧発生回路、
前記第２の電圧発生回路の出力電圧と前記第２のノード上の電圧の差に応じて前記第２のノードから前記第１の電圧源と異なる第２の電圧源へ電流を供給する第２の内部電源回路、および
当該半導体集積回路が形成される半導体チップの外部に個別的に配置される第１および第２の容量素子を、それぞれ前記第１および第２のノードに結合するための接続ノードを備える、半導体集積回路。
【請求項１３】
第１の電圧源上の電圧よりも低い電圧を発生して第１のノードへ伝達する第１の電圧発生回路、
第２の電圧源上の電圧よりも高い電圧を発生して第２のノードへ伝達する第２の電圧発生回路、
前記第１および第２のノードの間に接続され、与えられた内部信号に従って前記第１および第２のノードの電圧の一方の電圧を出力ノードへ伝達する出力回路、
前記第１のノードに結合され、前記第１のノードの電圧を安定化するための第１の容量素子、
前記第２のノードに結合され、前記第２のノードの電圧を安定化するための第２の容量素子、および
前記第１および第２のノードの間に接続される第３の容量素子を備える、半導体集積回路。
【請求項１４】
前記第１および第２の容量素子は、容量値が互いに等しい、請求項１３記載の半導体集積回路。
【請求項１５】
前記第１のノードに結合される、前記第１の容量素子と同一の容量値を有する第４の容量素子と、
前記第２のノードに結合される、前記第２の容量素子と同一の容量値を有する第５の容量素子をさらに備え、
前記第１および第２の容量素子は、容量値が互いに等しい、請求項１３記載の半導体集積回路。
【請求項１６】
第１の電圧源上の電圧よりも低い電圧を発生して第１のノードに伝達する第１の電圧発生回路、
第２の電圧源上の電圧よりも高い電圧を発生して第２のノードに伝達する第２の電圧発生回路、
前記第１および第２のノードの電圧を動作電源電圧として受け、与えられた内部信号に従って出力ノードを駆動する出力回路、
前記第１のノードと前記第１の電圧源電圧と同一極性の電圧を受ける第１の基準ノードとの間に接続される第１の容量素子、
前記第２のノードと前記第２の電圧源電圧と同一極性の電圧を受ける第２の基準ノードとの間に接続される第２の容量素子、
前記第１のノードと前記第２の基準ノードとの間に接続される第３の容量素子、および
前記第２のノードと前記第１の基準ノードとの間に接続される第４の容量素子を備える、半導体集積回路。
【請求項１７】
複数のメモリセルを有するメモリセルアレイ、
前記メモリアレイの選択メモリセルとの間でデータを転送する複数の内部データバス線、および
前記複数の内部データバス線を介して前記メモリアレイとデータの転送を行う処理回路をさらに備え、
前記出力回路が、前記複数の内部データバス線各々に対応して前記メモリアレイと前記処理回路との間に設けられる、請求項１３または１６に記載の半導体集積回路。
【請求項１８】
第１のノードと出力ノードとの間に接続され、与えられた内部信号に従って前記出力ノードと前記第１のノードとを電気的に接続する第１の絶縁ゲート型電界効果トランジスタ、
第２のノードと前記出力ノードとの間に接続され、前記内部信号に従って前記第１の絶縁ゲート型電界効果トランジスタと相補的に導通状態となり、導通時、前記第２のノードと前記出力ノードとを電気的に接続する第２の絶縁ゲート型電界効果トランジスタ、
高入力インピーダンス有する入力部に基準電圧を受け、前記基準電圧と第１の電圧源の電圧との間の電圧レベルの一定電圧を生成する第１の電圧発生回路、
前記第1の電圧発生回路の出力電圧と前記第１のノードの電圧との差に従って前記第１の電圧源から前記第１のノードに電流を供給する第１の内部電源回路、
前記基準電圧を高入力インピーダンスの入力に受け、前記基準電圧と第２の電圧源の電圧との間の電圧レベルの一定電圧を生成する第２の電圧発生回路、
前記第２の電圧発生回路の出力電圧と前記第２のノード上の電圧の差に応じて前記第２のノードから前記第１の電圧源と異なる第２の電圧源へ電流を供給する第２の内部電源回路、
複数のメモリセルを有するメモリセルアレイ、
前記メモリアレイの選択メモリセルとの間でデータを転送する複数の内部データバス線、および
前記複数の内部データバス線を介して前記メモリアレイとデータの転送を行う処理回路を備え、
前記第１および第２の絶縁ゲート型電界効果トランジスタの対で構成される出力手段が前記複数の内部データバス線各々に対応して前記メモリアレイと前記処理回路との間に設けられる、半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、論理回路および／または記憶回路を含む半導体装置における出力回路に関し、特に、半導体集積回路チップの出力段に設けられて、高速かつ安定に信号を伝達するための出力回路の構成に関する。
【０００２】
【従来の技術】
半導体集積回路の動作が高速化されるに従い、複数の集積回路装置間で伝達される信号も応じて高速で転送される。この場合、転送される信号の遷移時間（上昇時間および下降時間）を短くする必要がある。信号振幅が大きい場合、信号線間の容量結合に起因するクロストークノイズ、信号のリンギングを生じさせるスイッチングノイズ、信号線の高速充放電に伴う電磁放射、および消費電力増大などの問題が顕著となる。このような問題を解決するために、信号振幅を小さくして信号を伝送する方法が種々考えられており、信号入力側に終端抵抗を設け、この終端抵抗により信号振幅を小さくする方法が知られている。このような信号振幅を抑制する方法として、ＳＳＴＬ  ３（Stub Series Terminated Logic for 3.3V ）のクラスＩ方式などが提案されている。
【０００３】
また、このような振幅制限回路としては、特開平６−３２６５９１号公報に示される回路がある。
【０００４】
しかしながら、このような終端抵抗を用いて信号振幅を制限する場合、出力回路に含まれるトランジスタ（ＭＯＳトランジスタ）の導通時の抵抗（オン抵抗）と終端抵抗の抵抗比で信号レベルが決定されるが、この終端抵抗から伝送路を介して出力回路の導通状態のトランジスタを介して直流電流が流れ、消費電流が増加するという問題が生じる。
【０００５】
また、終端抵抗の抵抗値は、伝送ラインの固有インピーダンスの値により決定されている（信号の反射による波形歪みが生じないようにインピーダンスマッチングを実現するためである）。したがって、信号振幅が決定された場合、この終端抵抗の抵抗値が予め定められているため、応じて必要とされる振幅制限を実現するために、この出力回路の最終出力段のトランジスタのオン抵抗がほぼ一意的に決定される。不飽和領域においてＭＯＳトランジスタのドレイン電流とドレイン−ソース間電圧の比は、チャネル幅とチャネル長の比βの関数で与えられる。したがって、オン抵抗が決定されると、この係数βの値も決まり、応じてこの出力ＭＯＳトランジスタの電流駆動力も予め決定される。したがって、その出力回路のファンアウトが制限され、数多くの回路を高速で駆動することが困難となる。
【０００６】
上述のような終端抵抗を用いて小振幅動作を実現する構成における問題点を解消するために、出力回路の動作電源電圧レベルを調整して、出力回路自身が出力信号振幅を制限する構成が提案されている（たとえば特開平６−３２６５９１号公報参照）。
【０００７】
図６５は、従来の半導体集積回路装置の出力部の構成を示す図であり、たとえば上述の先行技術文献に示されている。
【０００８】
図６５において、従来の半導体集積回路装置ＣＨは、内部で生成された基準電圧ＶＴＴに従って、電源電圧ＶＣＣよりも低い内部電源電圧ＶＣＣ１を生成する電源回路ＰＷ１と、基準電圧ＶＴＴに従って接地電圧ＶＳＳよりも高い他方内部電源電圧ＶＳＳ１を生成する電源回路ＰＷ２と、この内部電源線ＣＬ上の内部電源電圧ＶＣＣ１および内部接地線ＳＬ上の他方電源電圧ＶＳＳ１を両動作電源電圧として動作し、内部からの信号ＮＩに従って出力ノードＮＤを駆動して図示しない相手方チップへ伝達される出力信号ＯＵＴを生成する出力回路ＯＢを含む。内部電源線ＣＬと内部接地線ＳＬの間には、安定化容量Ｃが接続される。
【０００９】
出力回路ＯＢは、ｐチャネルＭＯＳトランジスタＱａとｎチャネルＭＯＳトランジスタＱｂとからなるＣＭＯインバータで構成される。
【００１０】
電源回路ＰＷ１およびＰＷ２が生成する内部電源電圧ＶＣＣ１およびＶＳＳ１の電圧レベルは、相手方チップに設けられた終端抵抗の抵抗値とＭＯＳトランジスタＱａおよびＱｂのオン抵抗とこの出力信号ＯＵＴの出力電圧ＶＯＵＴおよび相手方チップにおける入力信号電圧ＶＩＮの電圧から決定される。
【００１１】
基準電圧ＶＴＴは、電源電圧ＶＣＣの中間電圧のＶＣＣ／２の電圧レベルに設定される（ＶＳＳ＝０Ｖ）。次に、この図６５に示す半導体集積回路装置の信号出力動作を図６６に示す信号波形図を参照して説明する。
【００１２】
電源回路ＰＷ１は、電源電圧ＶＣＣよりも低い内部電源電圧ＶＣＣ１を出力し、また電源回路ＰＷ２は、この接地電圧ＶＳＳよりも高い他方内部電源電圧ＶＳＳ１を出力している。内部回路は、電源電圧ＶＣＣおよび接地電圧ＶＳＳを両動作電源電圧として動作しており、内部信号ＮＩは、この電源電圧ＶＣＣと接地電圧ＶＳＳの間で変化する。
【００１３】
内部信号ＮＩがＬレベルのときには、出力回路ＯＢにおいて、ＭＯＳトランジスタＱａがオン状態、ＭＯＳトランジスタＱｂがオフ状態にあり、出力信号ＯＵＴは、終端抵抗とこのＭＯＳトランジスタＱａのオン抵抗とにより決定される電圧レベルに保持される。内部信号ＮＩがＬレベルからＨレベルに立上がると、ＭＯＳトランジスタＱａがオフ状態へ移行し、ＭＯＳトランジスタＱｂがオン状態へ移行する。この内部信号ＮＩと他方電源電位ＶＳＳ１の電圧差がＭＯＳトランジスタＱｂのしきい値電圧よりも高くなると、出力ノードＮＤの放電が開始され、出力信号ＯＵＴの電圧レベルが低下する。最終的に、この出力信号ＯＵＴは、終端抵抗とＭＯＳトランジスタＱｂのオン抵抗の比により決定される電圧レベルに落ちつく。終端抵抗が存在しない場合には、この出力信号ＯＵＴのＨレベル（ＶＯＨ）は、内部電源電圧ＶＣＣ１の電圧レベルであり、また終端抵抗が存在しない場合には、出力信号ＯＵＴのＬレベル（ＶＯＬ）の電圧レベルは他方内部電源電圧ＶＳＳ１の電圧レベルである。
【００１４】
この図６５に示す半導体集積回路装置の構成において、終端抵抗が存在する場合においては、内部電源電圧ＶＣＣ１およびＶＳＳ１の電圧レベルを適当な値に設定することにより、ＭＯＳトランジスタＱａおよびＱｂのオン抵抗の値を調整している。
【００１５】
たとえば図６７に示すように、相手方チップＣＨａの入力部が、終端抵抗ＲＴを介して入力信号ＶＩＮ（図６５に示す集積回路装置ＣＨの出力信号ＯＵＴ）を負入力に受け、かつ入力信号ＶＩＮを正入力に受ける差動増幅器ＤＡを含む構成を考える。この差動増幅器ＤＡの負入力は、基準電圧ＶＴＴに保持される。終端抵抗ＲＴは、出力信号ＯＵＴが伝送される伝送路の特性インピーダンスに合わせてその抵抗値が決定される。今、この終端抵抗ＲＴの抵抗値を５０Ωとし、図６５に示す出力信号ＯＵＴおよび入力信号ＶＩＮのＬレベルがＶＴＴ−４００ｍＶとし、また図６５に示す出力回路ＯＢのトランジスタＱａおよびＱｂのオン抵抗を２５Ωとする。この場合、低電位内部電源電圧ＶＳＳ１の値は、ＶＴＴ−６００ｍＶに設定する。同様に、出力信号ＯＵＴおよび入力信号ＶＩＮのＨレベルがＶＴＴ＋４００ｍＶのときには、内部電源電圧ＶＣＣ１は、ＶＴＴ＋６００ｍＶに設定される。この場合、ＭＯＳトランジスタＱａおよびＱｂのオン抵抗に合わせて内部電源電圧ＶＣＣ１およびＶＳＳ１の電圧レベルが決定される。逆に言えば、この内部電源電圧ＶＣＣ１およびＶＳＳ１の電圧レベルを変更することにより、ＭＯＳトランジスタＱａおよびＱｂのオン抵抗を変更し、応じて電流駆動力を調整する。これにより、必要なファンアウトを実現することを図る。
【００１６】
また、この終端抵抗ＲＴが設けられていない場合には、この終端抵抗ＲＴおよび出力回路ＯＢに含まれるオン状態のＭＯＳトランジスタと基準電圧ＶＴＴ源（相手方チップＣＨａ内）の間に直流電流が流れるのを防止することを図る。この場合においても、内部電源電圧ＶＣＣ１およびＶＳＳ１によりその出力信号ＯＵＴの電圧レベルが決定され、応じて小振幅動作の実現を図る。
【００１７】
【発明が解決しようとする課題】
図６８は、図６５に示す電源回路ＰＷ１の構成を示す図である。図６８において、電源回路ＰＷ１は、電源線ＶＬとノードＮＤｂの間に直列に接続される高抵抗の抵抗素子ＲａおよびＲｂと、ノードＮＤｂにゲートおよびドレインが接続されるｎチャネルＭＯＳトランジスタＱｃと、ドレインが電源線ＶＬに接続されかつゲートがノードＮＤａに接続されるｎチャネルＭＯＳトランジスタＱｄを含む。ＭＯＳトランジスタＱｃは、そのソースに基準電圧ＶＴＴを受ける。ＭＯＳトランジスタＱｄは、そのソースが内部電源線ＣＬに接続され、この内部電源線ＣＬ上に内部電源電圧ＶＣＣ１を出力する。
【００１８】
この図６８に示す電源回路ＰＷ１の構成において、高抵抗抵抗素子ＲａおよびＲｂには微小電流が流れ、応じて、ＭＯＳトランジスタＱｃがダイオードモードで動作する。したがって、ノードＮＤｂの電圧レベルは、ＶＴＴ＋｜Ｖｔｈ｜で与えられる。ここで、Ｖｔｈは、ＭＯＳトランジスタＱｃのしきい値電圧を示す。抵抗素子ＲａおよびＲｂの接続ノードＮＤａの電圧レベルは抵抗素子ＲａおよびＲｂの抵抗比により決定される。今、抵抗素子ＲａおよびＲｂの抵抗値が等しい場合、ノードＮＤａの電圧レベルは接地電圧ＶＳＳを基準として次式で与えられる。
【００１９】
（ＶＣＣ＋ＶＴＴ＋Ｖｔｈ）／２＝（３／４）ＶＣＣ＋（Ｖｔｈ／２）
出力段のＭＯＳトランジスタＱｄは、そのゲート電圧が電源電圧ＶＣＣよりも低いため（Ｖｔｈ＜ＶＴＴ＝ＶＣＣ／２）、ソースフォロワモードで動作し、したがって内部電源線ＣＬ上の内部電源電圧ＶＣＣ１は次式で与えられる。
【００２０】
ＶＣＣ１＝（３／４）ＶＣＣ−（１／２）Ｖｔｈ
抵抗素子ＲａおよびＲｂの抵抗比を適当な値に設定することにより、上式で示す内部電源電圧ＶＣＣ１の値を調整することができる。この場合、内部電源電圧ＶＣＣ１は、電源電圧ＶＣＣの電圧レベルに応じて変化する。電源回路ＰＷ２の構成も、この図６８に示す電源回路と同様の構成であり、電圧極性およびトランジスタの導電型を変更すれば、実現される。この場合、低電位内部電源電圧ＶＳＳ１は次式で与えられる：
ＶＴＴ／２＋Ｖｔｈｐ／２＝ＶＣＣ／４＋Ｖｔｈｐ／２
ここで、Ｖｔｈｐは、ｐチャネルＭＯＳトランジスタのしきい値電圧の絶対値を示す。したがって、これらのしきい値電圧ＶｔｈおよびＶｔｈｐが等しければ、基準電圧ＶＴＴ（＝ＶＣＣ／２）を中心として、上下それぞれの振幅がＶＣＣ／４−Ｖｔｈ／２である信号が出力される。
【００２１】
しかしながら、この図６８に示す電源回路の構成の場合、電源線ＶＬから抵抗素子ＲａおよびＲｂならびにＭＯＳトランジスタＱｃを介して電流が流れ、この基準電圧ＶＴＴの電圧レベルが変化し、したがって、正確に、所望の電圧レベルに内部電源電圧ＶＣＣ１およびＶＳＳ／の電圧レベルを設定することができなくなる。また、信号の高レベルおよび低レベルの中心から振幅が異なり、信号振幅の対称性が壊われるため、入力信号確定タイミングもＨレベルおよびＬレベルで異なるため、最悪ケースを想定して、入力信号判定タイミングを決定する必要があり、高速動作を保証することができなくなる。
【００２２】
また、出力回路からは数多くの半導体集積回路装置へ信号が伝達されるため、大きな電流が流れる。この場合、図６５に示す安定化容量Ｃにより、この消費電流を補償することが要求される。しかしながら、ファンアウトが大きい場合、大きな消費電流を補償するためには、大きな容量を有する安定化容量が必要とされる。しかしながら、このような安定化容量を、半導体集積回路装置上の限られた領域内で実現するのが困難であり、安定に内部電源電圧を生成することができなくなるという欠点が生じる。
【００２３】
また、この先行技術の構成においては、電源電圧ＶＣＣおよび接地電圧ＶＳＳの中間電圧ＶＴＴは、半導体集積回路装置内部で生成されており、電源電圧ＶＣＣ／２の電圧レベルに設定される。したがって、半導体集積回路装置（半導体チップ）に、その内部電源電圧の変動が生じた場合、各半導体集積回路装置（半導体チップ）の基準電圧レベルが異なり、半導体集積回路装置間で信号の授受を行なう場合、その基準電圧レベルが異なるため、正確な信号の送受を行なうことができなくなるという問題が生じる。
【００２４】
また、近年、プロセッサまたはロジックとメモリが同じ半導体チップ上に集積化されるシステムＬＳＩが開発されている。このようなシステムＬＳＩにおいては、プロセッサまたはロジック（以下、処理回路と称す）とメモリの間のデータバスの幅は十分大きくとることができる（同一半導体チップ上にこれらが設けられており、ピン端子数の制限がなくなるためである）。これにより、高速でデータを処理回路とメモリとの間で転送することができる。このようなビット幅の大きなバスを駆動する場合、内部データバスを駆動する回路が数多く同時に動作するため、消費電流が大きくなり、電源電圧が低下し、電源電圧に対する動作マージンが減少する可能性がある。これは、接地電圧についても同様である。また、システムＬＳＩにおいては、内部データは、通常、クロック信号に同期して転送されるため、内部データバス線の充放電周波数が高く、半導体チップからのこの高速の充放電に起因するＥＭＩ（電磁放射）が大きくなり、近くで利用される電子機器の誤動作が生じる可能性がある。
【００２５】
また、このように消費電流が大きい場合、発熱量も大きくなり、システムＬＳＩの信頼性が低下する（発熱による誤動作または内部配線の断線等）。
【００２６】
それゆえ、この発明の目的は常に安定に一定の電圧レベルを中心とした振幅を有する出力信号を生成することのできる半導体集積回路を提供することである。
【００２７】
この発明の他の目的は、電源電圧に依存しない電圧レベルを中心とした信号振幅を有する信号を出力することのできる半導体集積回路を提供することである。
【００２８】
この発明の他の目的は、面積効率に優れた安定化容量を備える出力信号振幅制限機能を実現する半導体集積回路を提供することである。
【００２９】
この発明のさらに他の目的は、信号出力時においても、安定に所望の電圧レベルの信号を出力することのできる半導体集積回路を提供することである。
【００３０】
この発明のさらに他の目的は、信号出力時においても、その動作電源電圧の変動が十分に抑制された安定に出力信号を生成することのできる半導体集積回路を提供することである。
【００３１】
この発明のさらに他の目的は、消費電流を増加させることなく安定にデータの転送を行なうことのできる処理回路およびメモリが集積化された半導体集積回路を提供することである。
【００３２】
【課題を解決するための手段】
請求項１に係る回路は、第１のノードと出力ノードとの間に結合され、内部信号に従って出力ノードと第１のノードとを電気的に接続する第１のＭＯＳトランジスタと、第２のノードと出力ノードとの間に結合され、この内部信号に従って第１のＭＯＳトランジスタと相補的に導通して出力ノードと第２のノードとを電気的に接続する第２のＭＯＳトランジスタと、高入力インピーダンスを有する入力部に基準電圧を受け、この基準電圧と第１の電圧源ノードの電圧との間の一定電圧を生成する第１の電圧発生手段と、高入力インピーダンスを有する入力部に基準電圧を受け、この基準電圧と第２の電圧源ノードの電圧との間の一定電圧を生成する第２の電圧発生手段と第１の電圧発生手段の出力電圧と第１のノード上の電圧の差に応じて第１の電圧源から第１のノードへ電流を供給する第１の内部電源手段と、第２の電圧発生手段の出力電圧と第２のノード上の電圧との差に応じて第２のノードから第１の電圧源と異なる第２の電圧源へ電流を流す第２の内部電源手段とを備える。
【００３３】
請求項１に係る回路は、第1のノードに結合され、この第1のノードの電圧を安定化するための第1の容量素子と、第２のノードに結合され、この第2のノードの電圧を安定化するための第1の容量素子とは別に設けられる第２の容量素子をさらに備える。
【００３４】
請求項２に係る回路は、請求項１の第１の内部電源手段が、第１の電圧源と第２のノードの間に結合される第３のＭＯＳトランジスタと、第１のノード上の電圧と第１の電圧発生手段からの電圧とを比較し、該比較結果を示す信号をこの第３のＭＯＳトランジスタのゲートへ与える第１の比較回路とを備え、第２の内部電源手段が、第２のノードと第１の電圧源と異なる第２の電圧源との間に結合される第４のＭＯＳトランジスタと、第２のノード上の電圧と第２の電圧発生手段の出力電圧とを比較し、その比較結果に従う信号を第４のＭＯＳトランジスタのゲートへ印加する第２の比較回路を備える。
【００３５】
請求項３に係る回路は、請求項１の内部電源手段が、第１のノードと第１の電圧源との間に接続され、第１の電圧発生手段からの電圧をゲートに受ける第３のＭＯＳトランジスタを備え、第２の内部電源手段が、第２のノードと第１の電圧源と異なる第２の電圧源との間に結合され、第２の電圧発生手段の出力電圧をゲートに受ける第４のＭＯＳトランジスタを備える。
【００３６】
請求項４に係る回路は、請求項１の第１の電圧発生手段が、第１の電圧源の電圧以上の所定の電圧が供給される第１の電源ノードとこの第２の電圧源の電圧以下の電圧が供給される第２の電源ノードとの間に互いに直列に接続される、抵抗素子、少なくとも１個のダイオード接続されたＭＯＳトランジスタの直列体および基準電圧をゲートに受けるＭＯＳトランジスタを備える。抵抗素子と少なくとも１個のトランジスタの接続点から第１のノードの電圧を規定する電圧が出力される。
【００３７】
請求項５に係る回路は、請求項１の第２の電圧発生手段が、第１の電圧源の電圧以上の所定電圧が供給される第１の電源ノードと第２の電圧源の電圧以下の電圧が供給される第２の電源ノードとの間に互いに直列に接続される基準電圧をゲートに受けるＭＯＳトランジスタと、少なくとも１個のダイオード接続されたＭＯＳトランジスタと、抵抗素子とを含む。少なくとも１個のトランジスタと抵抗素子との接続ノードから第２のノードの電圧を規定する電圧が出力される。
【００５２】
請求項６に係る回路は、請求項１の第１の電圧発生手段が、第１の内部電源手段の入力ノードの電圧に対応する電圧を発生する比較電圧発生手段と、基準電圧とこの比較電圧発生手段の出力電圧とを比較する比較手段と、第１の電圧源の電圧以上の電圧が印加されるドライブノードと第１の内部電源手段の入力ノードの間に接続され、この比較手段の出力信号に従ってドライブノードから第１の内部電源手段の入力ノードへ電流を供給するドライブ素子を含む。
【００５４】
請求項７に係る回路は、請求項１の第２の電圧発生手段が、第２の内部電源手段の入力ノードの電圧に対応する電圧を生成する比較電圧発生手段と、基準電圧とこの比較電圧発生手段の出力電圧とを比較する比較手段と、第２の電圧源の電圧以上の電圧が印加される電源ノードと第２の内部電源手段の入力ノードの間に接続され、この比較手段の出力信号に従って第２の内部電源手段の入力ノードから電源ノードへ電流を供給するドライブ素子を含む。
【００６１】
請求項８に係る回路は、請求項１の回路がさらに、行列状に配列される複数のスタックトキャパシタ型メモリセルと、各行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、各列に対応して配置され、各々に対応の列のメモリセルが接続する複数対のビット線とを有する。第１および第２の容量素子の各々は、第１導電型の半導体基板領域と、この半導体基板領域表面に互いに間をおいて形成される複数の第１導電型の不純物領域とを含む。これら複数の第１導電型の不純物領域は、メモリセルのビット線接続領域に相当する第１の不純物領域と、メモリセルのキャパシタが接続する不純物領域に相当する第２の不純物領域とを含む。
【００６２】
この請求項８の回路は、請求項１の回路において、第１および第２の容量素子の各々がさらに、第１の不純物領域に電気的に接続されかつビット線と同一層に形成されるビット線相当導電配線と、キャパシタの一方電極と同一層に形成されかつ互いに離れて配置されかつ第２の不純物領域に電気的に接続される複数の第１の導電配線と、基板領域上にワード線と同一層に形成されるワード線相当導電配線と、第１導電配線を覆うように形成されかつメモリセルのキャパシタの他方電極と同一層に形成される第２導電配線とを備える。この基板領域が容量素子の一方の電極として作用し、かつ第２の導電配線がこの容量素子の他方電極として作用する。
【００６３】
請求項９に係る回路は、請求項１の回路が、さらに、行列状に配列される複数のスタックトキャパシタ型メモリセルと、各行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、各列に対応して配置され、各々に対応の列のメモリセルが接続する複数の対のビット線とを備える。
【００６４】
この請求項９に係る回路の第１および第２の容量素子の各々は、半導体基板領域と、この半導体基板領域上にわたってワード線と同一層に形成されるワード線相当導電配線と、このワード線相当導電配線上にかつこれと対向してビット線と同一層に形成されるビット線相当導電配線と、このビット線相当導電配線上に互いに間をおいてメモリセルのキャパシタの一方電極層と同一層に形成されかつこのビット線相当導電配線に電気的に接続される複数の第１導電配線と、これら複数の第１導電配線を覆うようにメモリセルのキャパシタの他方電極と同一層に形成される第２導電配線とを備える。ビット線相当導電配線と基板領域とが相互接続されて容量素子の一方電極を形成しかつワード線相当導電配線と第２導電配線とが相互接続されてこの容量素子の他方電極を形成する。
【００６５】
請求項１０に係る回路は、請求項１の回路が、さらに、行列状に配列される複数のスタックトキャパシタ型メモリセルと、各行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、各列に対応して配置され、各々に対応の列のメモリセルが接続する複数の対のビット線とを備える。
【００６６】
この請求項１０に係る回路における第１および第２の容量素子の各々が、第１導電型の半導体基板領域と、この半導体基板領域表面周辺部に形成される第２導電型の第１の不純物領域と、この半導体基板領域表面の周辺部に形成される第２導電型の第１の不純物領域と、この半導体基板領域表面の周辺部に第１の不純物領域に隣接して形成される第１導電型の第２の不純物領域と、この基板領域上にわたってワード線と同一層に形成されるワード線相当導電配線と、このワード線相当導電配線上に互いに離れてかつメモリセルのキャパシタの一方電極と同一層に形成されかつワード線相当導電配線に電気的に接続される複数の第１導電配線と、この第１の導電配線を覆うようにかつメモリセルのキャパシタの他方電極と同一層に形成される第２導電配線を備える。この第１の導電配線が容量素子の一方電極を形成しかつ第２の導電配線ならびに第１および第２の不純物領域が、この容量素子の他方電極と電気的に接続される。
請求項１１に係る回路は、第１のノードと出力ノードとの間に接続され、与えられた内部信号に従って出力ノードと第１のノードとを電気的に接続する第１の絶縁ゲート型電界効果トランジスタと、第２のノードと出力ノードとの間に接続され、内部信号に従って第１の絶縁ゲート型電界効果トランジスタと相補的に導通状態となり、導通時、第２のノードと前記出力ノードとを電気的に接続する第２の絶縁ゲート型電界効果トランジスタと、高入力インピーダンス有する入力部に基準電圧を受け、この基準電圧と第１の電圧源の電圧との間の電圧レベルの一定電圧を生成する第１の電圧発生回路と、第1の電圧発生回路の出力電圧と第１のノードの電圧との差に従って第１の電圧源から第１のノードに電流を供給する第１の内部電源回路と、基準電圧を高入力インピーダンスの入力に受け、基準電圧と第２の電圧源の電圧との間の電圧レベルの一定電圧を生成する第２の電圧発生回路と、第２の電圧発生回路の出力電圧と第２のノード上の電圧の差に応じて第２のノードから第１の電圧源と異なる第２の電圧源へ電流を供給する第２の内部電源回路を備える。
出力ノードは、複数個設けられ、各出力ノードに対して、これらの第１および第２の絶縁ゲート型電界効果トランジスタの対が配置されて対応の出力ノードに結合される。第１および第２のノードは、これらの複数個設けられる出力ノードに対して共通に設けられる。
請求項１２に係る半導体集積回路は、第１のノードと出力ノードとの間に接続され、与えられた内部信号に従って出力ノードと第１のノードとを電気的に接続する第１の絶縁ゲート型電界効果トランジスタと、第２のノードと出力ノードとの間に接続され、内部信号に従って第１の絶縁ゲート型電界効果トランジスタと相補的に導通状態となり、導通時、第２のノードと出力ノードとを電気的に接続する第２の絶縁ゲート型電界効果トランジスタと、高入力インピーダンス有する入力部に基準電圧を受け、この基準電圧と第１の電圧源の電圧との間の電圧レベルの一定電圧を生成する第１の電圧発生回路と、第1の電圧発生回路の出力電圧と第１のノードの電圧との差に従って第１の電圧源から第１のノードに電流を供給する第１の内部電源回路と、基準電圧を高入力インピーダンスの入力に受け、基準電圧と第２の電圧源の電圧との間の電圧レベルの一定電圧を生成する第２の電圧発生回路と、第２の電圧発生回路の出力電圧と第２のノード上の電圧の差に応じて第２のノードから第１の電圧源と異なる第２の電圧源へ電流を供給する第２の内部電源回路と、当該半導体集積回路が形成される半導体チップの外部に個別的に配置される第１および第２の容量素子を、それぞれ前記第１および第２のノードに結合するための接続ノードを備える。
【００７３】
請求項１３に係る回路は、第１の電圧源の電圧よりも低い電圧を発生して第１のノードへ伝達する第１の電圧発生回路と、第２の電圧源の電圧よりも高い電圧を発生して第２のノードへ伝達する第２の電圧発生回路と、第１のノードと第２のノードとの間に接続され、与えられた内部信号に従って出力ノードへこの第１または第２のノード上の電圧の一方の電圧レベルの信号を伝達する出力回路と、第１のノードに接続される第１の容量素子と、第２のノードに接続される第２の容量素子と、第１のノードと第２のノードとの間に接続される第３の容量素子を備える。
【００７４】
請求項１４に係る回路は、請求項１３の第１および第２の容量素子の容量値が互いに等しくされる。
【００７５】
請求項１５に係る回路は、請求項１３の第１および第２の容量素子の容量値は互いに等しくされる。この請求項１５に係る回路は、さらに、第１のノードに結合される、第１の容量素子と同じ容量値を有する第４の容量素子と、第２のノードに結合され、第２の容量素子と同じ容量値を有する第５の容量素子とを備える。
【００８０】
請求項１６に係る回路は、第１の電圧源上の電圧よりも低い電圧を発生して第１ノードへ伝達する第１の電圧発生回路と、第２の電圧源上の電圧よりも高い電圧を発生して第２のノードへ伝達する第２の電圧発生回路と、第１および第２のノード上の電圧を両動作電源電圧として動作し、与えられた内部信号に従って出力ノードを駆動する出力回路と、第１のノードと第１の電圧源と同一極性の電圧を受ける第１基準ノードとの間に接続される第１の容量素子と、第２のノードと第２の電圧源の電圧と同じ極性の電圧を受ける第２の基準ノードとの間に接続される第２の容量素子と、第１のノードと第２の基準ノードとの間に接続される第３の容量素子と、第２のノードと第１の基準ノードとの間に接続される第４の容量素子とを備える。
【００８３】
請求項１７に係る回路は、請求項１３または１６の回路が、さらに、複数のメモリセルを有するメモリアレイと、このメモリアレイの選択メモリセルとの間でデータを転送するための複数の内部データバス線と、これら複数の内部データバス線を介してメモリアレイとデータの転送を行う処理回路を備える。出力回路が、複数の内部データバス線それぞれに対応してメモリアレイと処理回路との間に配置される。
【００８４】
請求項１８に係る回路は、第１のノードと出力ノードとの間に接続され、与えられた内部信号に従って出力ノードと第１のノードとを電気的に接続する第１の絶縁ゲート型電界効果トランジスタと、第２のノードと出力ノードとの間に接続され、内部信号に従って第１の絶縁ゲート型電界効果トランジスタと相補的に導通状態となり、導通時、第２のノードと前記出力ノードとを電気的に接続する第２の絶縁ゲート型電界効果トランジスタと、高入力インピーダンス有する入力部に基準電圧を受け、この基準電圧と第１の電圧源の電圧との間の電圧レベルの一定電圧を生成する第１の電圧発生回路と、第1の電圧発生回路の出力電圧と第１のノードの電圧との差に従って第１の電圧源から第１のノードに電流を供給する第１の内部電源回路と、基準電圧を高入力インピーダンスの入力に受け、基準電圧と第２の電圧源の電圧との間の電圧レベルの一定電圧を生成する第２の電圧発生回路と、第２の電圧発生回路の出力電圧と第２のノード上の電圧の差に応じて第２のノードから第１の電圧源と異なる第２の電圧源へ電流を供給する第２の内部電源回路を備える。
この請求項１７に係る回路は、さらに、複数のメモリセルを有するメモリアレイと、このメモリアレイの選択メモリセルとの間でデータを転送するための複数の内部データバス線と、これら複数の内部データバス線を介してメモリアレイとデータの転送を行う処理回路を備える。第１および第２の絶縁ゲート型電界効果トランジスタの対からなる出力手段が、複数の内部データバス線各々に対応してメモリアレイと処理回路との間に設けられる。
【００９２】
高入力インピーダンスの入力部に基準電圧を受けて内部電源電圧を生成することにより、内部電源電圧発生動作が基準電圧に対し影響を及ぼすことがなく、応じて基準電圧が安定に所望の電圧レベルに保持され、これにより、安定に所望の電圧レベルを有する内部電源電圧を生成することができる。応じて、安定に所望の小振幅を有する出力信号を生成することができる。
【００９３】
また、第１および第２のノード各々に対し並列に２つの容量素子を接続することにより、回路動作時においてこれら第１および第２のノードの電圧を安定化させることができ、安定に所望の電圧レベルの信号を出力することができる。
【００９４】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体集積回路の信号出力部の構成を示す図である。図１において、この半導体集積回路１は、基準電圧Ｖｒｅｆを高入力インピーダンスを介して受け、この基準電圧Ｖｒｅｆに従って、基準電圧Ｖｒｅｆと電源電圧ＶＣＣの間の電圧ＶＣａを生成する第１の電圧発生回路２と、基準電圧Ｖｒｅｆを高入力インピーダンスを介して受け、この基準電圧Ｖｒｅｆに従って接地電圧ＶＳＳと基準電圧Ｖｒｅｆの間の電圧ＶＳａを生成する第２の電圧発生回路３と、電源電圧ＶＣＣを供給する第１の電圧源ＶＣＣ（電圧源とその電圧を同じ符号で示す）と第１のノード４の間に接続され、この第１の電圧発生回路２から与えられる電圧ＶＣａに従って内部電源電圧Ｖ４を生成して第１のノード４に伝達する第１の電源回路５と、接地電圧ＶＳＳを供給する第２の電圧源ＶＳＳと第２のノード７の間に接続され、第２の電圧発生回路３からの電圧ＶＳａに従って低電位内部電源電圧を生成して第２のノード７へ伝達する第２の電源回路８と、内部信号ＩＮに従って、第１のノード４および第２のノード７上の電圧の一方を出力ノード９へ伝達する出力回路１０を含む。
【００９５】
第１の電源回路５は、第１の電圧源ＶＣＣと第１のノード４の間に接続されるｐチャネルＭＯＳトランジスタ５ａと、第１の電圧発生回路２からの電圧ＶＣａと第１のノード４上の高電位内部電源電圧Ｖ４とを比較し、その比較結果に従ってｐチャネルＭＯＳトランジスタ５ａのコンダクタンスを調整する比較回路５ｂを含む。この比較回路５ｂは、第１のノード４上の電圧Ｖ４を正入力に受け、第１の電圧発生回路２からの電圧ＶＣａを負入力に受ける差動増幅器で構成される。
【００９６】
第２の電源回路８は、第２の電圧源ＶＳＳと第２のノード７の間に接続されるｎチャネルＭＯＳトランジスタ８ａと、第２の電圧発生回路３からの電圧ＶＳａと第２のノード７上の電圧Ｖ７とを比較し、その比較結果に従ってｎチャネルＭＯＳトランジスタ８ａのコンダクタンスを調整する比較回路８ｂを含む。比較回路８ｂは、第２のノード７上の電圧Ｖ７を正入力に受け、第２の電圧発生回路３からの電圧ＶＳａを負入力に受ける差動増幅器で構成される。
【００９７】
電圧ＶＣａが第１のノード４上の電圧よりも高い場合には、比較回路５ｂの出力信号がその電圧ＶＣａおよびＶ４の差に応じてＬレベルとなり、ＭＯＳトランジスタ５ａのコンダクタンスが増加し、第１の電圧源ＶＣＣから第１のノード４へ電流を供給し、電圧Ｖ４の電圧レベルを上昇させる。一方、電圧Ｖ４が電圧ＶＣａよりも高い場合には、この比較回路５ｂの出力信号はＨレベルとなり、ＭＯＳトランジスタ５ａはオフ状態となり、第１の電圧源ＶＣＣから第１のノード４への電流経路を遮断する。したがって、第１のノード４上の電圧Ｖ４は、電圧ＶＣａレベルに保持される。
【００９８】
同様にして、第２のノード７上の電圧Ｖ７が電圧ＶＳａよりも高い場合には、比較回路８ｂの出力信号がこの差に応じてＨレベルとなり、ＭＯＳトランジスタ８ａのコンダクタンスが大きくなり、第１のノード７から第２の電圧源ＶＳＳへ電流を流し、電圧Ｖ７の電圧レベルを低下させる。一方、電圧Ｖ７が電圧ＶＳａよりも低い場合には、この比較回路８ｂの出力信号はＬレベルとなり、ＭＯＳトランジスタ８ａがオフ状態となり、第２のノード７から第２の電圧源ＶＳＳへの電流経路は遮断される。したがって電圧Ｖ７は電圧ＶＳａの電圧レベルに保持される。
【００９９】
出力回路１０は、内部信号ＩＮを受けてバッファ処理して出力するバッファ前段回路１１と、第１のノード４と出力ノード９の間に接続され、このバッファ前段回路１１からの信号に従って導通し、第１のノード４と出力ノード９とを電気的に接続するｐチャネルＭＯＳトランジスタ（第１のＭＯＳトランジスタ）１２と、バッファ前段回路１１からの信号に応答してこのＭＯＳトランジスタ１２と相補的に導通し、出力ノード９と第２のノード７とを電気的に接続するｎチャネルＭＯＳトランジスタ（第２のＭＯＳトランジスタ）１３を含む。ＭＯＳトランジスタ１２は、導通時、出力ノード９を第１のノード４上の電圧レベルへ駆動する。ＭＯＳトランジスタ１３は、導通時、出力ノード９をこの第２のノード７上の電圧レベルへ駆動する。
【０１００】
第１の電圧発生回路２は、第１の電圧源ＶＣＣと第２の電圧源ＶＳＳの間に直列に接続される抵抗素子２４、ダイオード接続されたｖ個（ｖ＝０，１，２…）のｎチャネルＭＯＳトランジスタ２３およびｘ個（ｘ＝０以上の整数）のダイオード接続されたｐチャネルＭＯＳトランジスタ２２および基準電圧Ｖｒｅｆをゲートに受けるｐチャネルＭＯＳトランジスタ２１を含む。抵抗素子２４の抵抗値は十分大きくされており、この第１の電圧発生回路２において第１の電圧源ＶＣＣから第２の電圧源ＶＳＳへ流れる電流は十分小さくされている。したがって、ＭＯＳトランジスタ２３および２２は、ダイオードモードで動作し、それぞれそのしきい値電圧ＶＴＮおよびＶＴＰの絶対値の電圧降下を生じさせる。
【０１０１】
ＭＯＳトランジスタ２１は、そのゲートに基準電圧Ｖｒｅｆを受けている。ＭＯＳトランジスタのゲートは、ゲート絶縁膜を介して内部ノードに接続されて、高入力インピーダンスを実現する。したがって、この第１の電圧発生回路２において第１の電圧源ＶＣＣから第２の電圧源ＶＳＳへ微小電流が流れても、この電流が、基準電圧Ｖｒｅｆには何ら影響を及ぼすことはなく、基準電圧Ｖｒｅｆは安定に所望の電圧レベルに保持される。
【０１０２】
第２の電圧発生回路３は、第１の電圧源ＶＣＣと第２の電圧源ＶＳＳの間に直列に接続されるｎチャネルＭＯＳトランジスタ３１、ダイオード接続されたｎチャネルＭＯＳトランジスタ３２、ダイオード接続されたｐチャネルＭＯＳトランジスタ３３、および抵抗素子３４を含む。この第２の電圧発生回路３においてｙ個（ｙ＝０、１、…の整数）のｎチャネルＭＯＳトランジスタ３２およびｗ個（ｗ＝０，１，２…）のｐチャネルＭＯＳトランジスタ３３は、高抵抗の抵抗素子３４によりダイオードモードで動作し、それぞれしきい値電圧ＶＴＮおよびＶＴＰの絶対値の電圧降下を生じさせる。ＭＯＳトランジスタ３１はそのゲートに基準電圧Ｖｒｅｆを受けており、ソースフォロワモードで動作する。この第２の電圧発生回路３においても、基準電圧ＶｒｅｆはＭＯＳトランジスタ３１のゲートへ与えられており、同様、高入力インピーダンスが実現されこの基準電圧Ｖｒｅｆに対し第２の電圧発生回路３における電流が影響を及ぼすことはなく、安定に一定の電圧レベルに基準電圧Ｖｒｅｆを保持することができる。
【０１０３】
この半導体集積回路装置１は、さらに、第１の電圧源ＶＣＣと第１のノード４の間に接続される安定化容量１５と、第２のノード７と第２の電圧源ＶＳＳの間に接続される安定化容量１８を含む。これらの安定化容量１５および１８の容量値は、装置外部の負荷容量１９の容量値よりも十分大きく設定される。次に、この図１に示す回路の動作について説明する。
【０１０４】
第１の電圧発生回路２においては、抵抗素子２４の抵抗値は、ＭＯＳトランジスタ２１〜２３の等価抵抗値（オン抵抗）よりも十分大きく設定されており、ＭＯＳトランジスタ２２および２３はダイオードモードで動作し、またＭＯＳトランジスタ２１がソースフォロワモードで動作する。したがって、この抵抗素子２４とＭＯＳトランジスタ２３の接続ノード２ａから出力される電圧ＶＣａは次式で表わされる：
ＶＣａ＝Ｖｒｅｆ＋｜ＶＴＰ｜＋ｘ・｜ＶＴＰ｜＋ｖ・ＶＴＮ…（１）
ただし、ｘ，ｖ＝０，１，２，…
ＭＯＳトランジスタ５ａは、そのゲート電位が、比較回路５ｂの出力信号に従って、電圧ＶＣａおよびＶ４の差に応じた電圧レベルに設定され第１のノード４へは、次式で示される電圧Ｖ４が伝達される：
Ｖ４＝ＶＣａ…（２）
同様、第２の電圧発生回路３においても、ＭＯＳトランジスタ３１がソースフォロワモードで動作し、基準電圧よりしきい値電圧ＶＴＮ低い電圧を伝達し、ＭＯＳトランジスタ３２および３３が、ダイオードモードで動作し、それぞれのしきい値電圧ＶＴＮおよびＶＴＰの絶対値の電圧降下を生じさせる。したがってＭＯＳトランジスタ３３と抵抗素子３４の接続ノード３ａからの電圧ＶＳａは次式で表わされる：
ＶＳａ＝Ｖｒｅｆ−ＶＴＮ−ｙ・ＶＴＮ−ｗ・｜ＶＴＰ｜…（３）
ただし、ｙ，ｗ＝０，１，２…
ＭＯＳトランジスタ８ａは、第２のノード７の電圧Ｖ７電圧ＶＳａの電圧差に応じてそのゲート電圧が設定される。したがって第２のノード７へは、この第２の電源回路８による動作により、次式で表わされる電圧Ｖ７が伝達される：
Ｖ７＝ＶＳａ…（４）
出力回路１０が、内部信号ＩＮに従って出力ノード９を駆動するとき、この第１のノード４上の電圧Ｖ４または第２のノード７上の電圧Ｖ７が出力ノード９へ伝達される。したがって、この出力ノード９に出力される信号の高レベルの電圧および低レベルの電圧は、上述の式（２）および（４）で示される値に設定される。第１の電圧発生回路２におけるダイオード接続されるＭＯＳトランジスタ２２および２３の数ｘの値を変更することにより、この第１のノード４上の電圧Ｖ４の電圧レベルをＶｒｅｆから順に｜ＶＴＰ｜またはＶＴＮの幅で段階的に変更することができる。また、第２のノードの電圧Ｖ７もＶＴＮまたは｜ＶＴＰ｜の幅で段階的に変更することができる。
【０１０５】
図２は、２つの半導体集積回路の接続態様の一例を示す図である。図２において、半導体集積回路１ａからの出力信号ＯＵＴが半導体集積回路１ｂへ転送される。この半導体集積回路１ａに含まれる出力回路１０の出力ノード９は、伝送路ＴＭＬを介して半導体集積回路１ｂに含まれる入力回路１ｂａに結合される。この入力回路１ｂａは、基準電圧Ｖｒｅｆと伝送路ＴＭＬを介して与えられる信号とを比較し、その比較結果に応じて内部信号φを生成する。この入力回路１ｂａは、差動増幅回路で構成される。すなわち、出力回路１０が出力する信号ＯＵＴの振幅を決める基準電圧Ｖｒｅｆは、相手方半導体集積回路１ｂにおける入力回路における入力信号の論理判定レベルの基準として用いられる。この基準電圧Ｖｒｅｆはチップ外部から与えられる。
【０１０６】
今、図１に示す構成において、第１の電圧発生回路２におけるダイオード接続されたｐチャネルＭＯＳトランジスタ２２の数ｘが１、またｎチャネルＭＯＳトランジスタ２３の数ｖが０であり、また第２の電圧発生回路３に含まれるダイオード接続されるｎチャネルＭＯＳトランジスタ３２の数ｙが１かつｐチャネルＭＯＳトランジスタ３３の数ｗが０の場合を考える。この場合、第１のノード４上の電圧Ｖ４および第２のノード７上の電圧Ｖ７は、次式で表わされる：
Ｖ４＝Ｖｒｅｆ＋２・｜ＶＴＰ｜
Ｖ７＝Ｖｒｅｆ−２・ＶＴＮ
したがって、図３に示すように、この出力回路１０から出力ノード９に出力される信号ＯＵＴの高レベルは、Ｖｒｅｆ＋２・｜ＶＴＰ｜となり、低レベルはＶｒｅｆ−２・ＶＴＮとなる。したがって、出力信号ＯＵＴは基準電圧Ｖｒｅｆを中心として上方に２・｜ＶＴＰ｜、下方に２・ＶＴＮ変化する。通常、ｐチャネルＭＯＳトランジスタのしきい値電圧の絶対値｜ＶＴＰ｜とｎチャネルＭＯＳトランジスタのしきい値電圧ＶＴＮの値はほぼ等しい。したがって基準電圧Ｖｒｅｆを中心にほぼ同じ大きさだけ変化する信号を出力することができる。
【０１０７】
入力側半導体集積回路１ｂにおいては、入力回路１ｂａが基準電圧Ｖｒｅｆを比較基準として、この伝送路ＴＭＬを介して与えられる信号の電圧レベルを判定する。伝送路ＴＭＬを介して伝送される信号ＯＵＴは、基準電圧Ｖｒｅｆを中心として上方向および下方向に同じ振幅値を有する。したがって、入力回路１ｂａにおいても、この入力信号の高レベルおよび低レベルの確定タイミングが同じとなり、高速で正確に入力信号の電圧レベルを判定して内部信号φを生成することができる。
【０１０８】
この基準電圧Ｖｒｅｆは、上述の、ＳＳＴＬ−３のクラスＩ方式に示されるように、０．４５ＶＤＤＱの電圧レベルに設定されてもよく、またＶＣＣ／２の電位レベルに設定されてもよい。ＳＳＴＬ−３のクラスＩ方式などとの互換性を保持するためには、基準電圧Ｖｒｅｆが、０．４５ＶＤＤＱとするのが好ましい。ここで、電圧ＶＤＤＱは、出力回路の最終段にのみ用いられる電源電圧である。
【０１０９】
今、図４に示すように、各々に半導体集積回路が形成される半導体チップ♯０〜♯ｎに対し、共通に基準電圧Ｖｒｅｆが外部から与えられる構成を考える。この場合、基準電圧Ｖｒｅｆは、これら半導体チップ♯０〜♯ｎの動作状況にかかわらず一定の電圧レベルに保持される。また、仮に、基準電圧Ｖｒｅｆが変動しても、この半導体チップ♯０〜♯ｎの出力回路が出力する信号は基準電圧Ｖｒｅｆを中心とした信号であり、同様その出力信号レベルも基準電圧Ｖｒｅｆの変化に応じて変化する。基準電圧Ｖｒｅｆは入力回路の比較基準電圧としても用いられている。したがって、たとえ基準電圧Ｖｒｅｆの電圧レベルが変動しても、正確に入力側の半導体集積回路装置においてその入力信号の論理レベルを判定することができ、基準電圧Ｖｒｅｆの変動時においても、入力信号の誤判定は生じず、正確な回路動作を保証することができる。
【０１１０】
図１に示す回路において、出力ノード９には、負荷容量１９が接続する。この負荷容量１９の容量値は、出力回路１０のファンアウトにより変化する。出力回路動作時においては、ＭＯＳトランジスタ５ａおよび８ａを介して充放電が行なわれる。いま、ＭＯＳトランジスタ１２が導通し、負荷容量１９が高レベルに充電される動作を考える。この場合、高速動作のためには、この負荷容量１９の高レベルへの充電は高速に行なう必要がある。このＭＯＳトランジスタ５ａは、そのゲート電圧が比較回路５ｂの出力信号で決定されており、安定状態ではオフ状態にある。リンギングの発生を防止するため、比較回路５ｂの動作電流は比較的小さくされて応答速度は比較的遅くされており、ＭＯＳトランジスタ５ａの急激な深いオン状態への移行は抑制される。このため、高速で第１の電圧源２から第１のノード４へ電流を供給するのが困難である。リンギングを生じさせることなく高速に電流を供給するために、第１の容量素子（安定化容量）１５が第１の電圧源ＶＣＣと第１のノード４との間に接続される。第１のノードの電圧が急激に低下するとき、この第１の容量素子（安定化容量）１５から電荷が負荷容量１９へ伝達される。このときの第１のノード４の電圧レベルは、容量１５および１９の容量分割により決定される。この電荷の移動により第１のノード４の電圧レベルが低下するのを抑制するために、安定化容量１５の容量値は、この負荷容量１９の容量よりも十分大きくするのが好ましい。実際上は、この安定化容量１５の占有面積を考慮して、負荷容量１９と安定化容量１５の容量比は１対１０以上、好ましくは１対１００以上に設定する。これにより、リンギングを生じさせることなく第１のノード４の電圧低下を抑制して高速で負荷容量１９を所定電圧レベルに充電することができる。
【０１１１】
たとえば、高速のシステムにおいては、負荷容量１９の容量値は５０ｐＦ（５０×１０-12 Ｆ）程度であり、したがって、この安定化容量１５の容量値は５ｎＦ（５・１０-9Ｆ）程度となる。負荷容量１９の放電時においても、ＭＯＳトランジスタ８ａは飽和領域で動作しており、その等価抵抗は比較的高く、この第２のノード７の電荷を高速で放電することは困難である。したがって、この場合には、安定化容量（第２の容量素子）１８が与えられた電荷を吸収し、高速放電を実現する。したがって、この場合においても、安定化容量１８の容量値は、負荷容量１９の容量値よりも十分大きく、安定化容量１５と同程度の容量値を有する。
【０１１２】
以上のように、この発明の実施の形態１に従えば、高入力インピーダンスを有する電圧発生回路を用いて基準電圧に従って内部電圧を生成して出力信号の振幅を決定する内部電源電圧を生成するように構成しているため、内部電圧発生動作が基準電圧に影響を及ぼすことがなく、安定にかつ所望の電圧レベルの内部電圧を正確に生成することができる。
【０１１３】
また、電源回路を比較回路と、この比較回路の出力信号によりコンダクタンスが調整されるドライブ素子とで構成しているため、正確に所定の電圧レベルの内部電源電圧を生成することができる。
【０１１４】
また、基準電圧を外部から複数の半導体集積回路に共通に与える構成により、集積回路動作時においても、基準電圧のレベルが影響を受けることはなく、安定に回路動作時における電源ノイズの影響を受けることなく正確に一定のレベルの内部電圧を生成することができる。
【０１１５】
また、出力信号の振幅の中心値を、入力信号の高レベルおよび低レベル判定基準となる基準電圧レベルに設定しているため、この基準電圧がたとえ変動しても、この基準電圧変動の影響を受けることなく安定に相手方において正確に入力信号の論理レベルを判定することができる。
【０１１６】
さらに、内部電源電圧供給ノードである第１および第２のノードそれぞれに安定化容量を接続しているため、これらの安定化容量により、信号出力時高速で充放電を行なうことができ、確実に出力ノードの充放電を電源ノイズを抑制しつつ高速で行なうことができ、高速動作する出力回路を実現することができる。
【０１１７】
［実施の形態２］
図５は、この発明の実施の形態２に従う半導体集積回路の出力部の構成を示す図である。この図５に示す構成においては、第１の電圧発生回路２において、抵抗素子として、そのゲートが接地電圧を受けるように結合されるｐチャネルＭＯＳトランジスタ２５が第１の電圧源ＶＣＣと内部ノード２ａの間に接続される。また、第２の電圧発生回路３において、内部ノード３ａと第２の電圧源の間に、そのゲートが第１の電圧源ＶＣＣに接続されるｎチャネルＭＯＳトランジスタ３５が抵抗素子として用いられる。他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１８】
この図５に示す構成においては、ｐチャネルＭＯＳトランジスタ２５およびｎチャネルＭＯＳトランジスタ３５は、高いチャネル抵抗を有している。この高いチャネル抵抗は、チャネル領域の注入不純物量を少なくすることにより実現される。通常、ポリシリコンなどの抵抗素子に比べて、高いチャネル抵抗を有するｐチャネルＭＯＳトランジスタ２５およびｎチャネルＭＯＳトランジスタ３５を抵抗素子として利用するこにより、抵抗素子の占有面積を低減することができ、応じてチップ面積を低減することができる（ＭＯＳトランジスタの単位面積あたりの抵抗値が通常のポリシリコンなどの抵抗素子に比べて大きいためである）。
【０１１９】
以上のように、この発明の実施の形態２に従えば、電圧発生回路における微小電流供給のための抵抗素子として、ＭＯＳトランジスタを用いたため、抵抗素子の形成領域の占有面積を低減することができ、応じてチップ面積を低減することができる。
【０１２０】
［実施の形態３］
図６は、この発明の実施の形態３に従う半導体集積回路の信号出力部の構成を示す図である。この図６に示す半導体集積回路は、図１に示す半導体集積回路と以下の点において異なっている。
【０１２１】
すなわち、第１の電圧発生回路２は、内部ノード２ａと基準電圧Ｖｒｅｆをゲートに受けるｐチャネルＭＯＳトランジスタ２１の間に、ｘ個のｎチャネルＭＯＳトランジスタ２２ａと、ダイオード接続されたｖ個のｎチャネルＭＯＳトランジスタ２３を含む。ここで、ｘ，ｖは、０，１，２…の整数である。
【０１２２】
第２の電圧発生回路３においては、基準電圧Ｖｒｅｆをゲートに受けるｎチャネルＭＯＳトランジスタ３１とノード３ａの間に、ｙ個のダイオード接続されたｐチャネルＭＯＳトランジスタ３２ａと、ダイオード接続されたｗ個のｐチャネルＭＯＳトランジスタ３３が設けられる。ただし、ｙ，ｗは、０，１，２，…の整数である。他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付す。なお、第１の電圧発生回路２において、第１の電圧源ＶＣＣと内部ノード２ａの間に接続される抵抗素子（Ｚ）は、図１に示すようなポリシリコン抵抗であってもよく、またＭＯＳトランジスタを用いてもよく、したがって参照符号２４ａで示す。同様、第２の電圧発生回路３においても、この内部ノード３ａと第２の電圧源ＶＳＳの間の抵抗素子（Ｚ）には、ポリシリコン抵抗およびＭＯＳトランジスタいずれを用いられてもよく、またこの抵抗素子（Ｚ）を符号３４ａで示す。
【０１２３】
第１の電圧発生回路２から発生される内部電圧ＶＣａは、次式で表わされる：
ＶＣａ＝Ｖｒｅｆ＋｜ＶＴＰ｜＋ｘ・ＶＴＮ＋ｖ・ＶＴＮ
第２の電圧発生回路３からの内部電圧ＶＳａは次式で表わされる：
ＶＳａ＝Ｖｒｅｆ−ＶＴＮ−ｙ・｜ＶＴＰ｜−ｗ・｜ＶＴＰ｜
したがって、第２のノード７上の電圧Ｖ７は次式で表わされる：
Ｖ７＝Ｖｒｅｆ−ＶＴＮ−（ｙ＋ｗ）・｜ＶＴＰ｜
今、ｘ＝ｙ＝１，Ｖ＝ｗ＝０とすると、第１のノード上の電圧Ｖ４および第２のノード７上の電圧Ｖ７は次式で表わされる：
Ｖ４＝Ｖｒｅｆ＋｜ＶＴＰ｜＋ＶＴＮ
Ｖ７＝Ｖｒｅｆ−｜ＶＴＰ｜−ＶＴＮ
したがって、出力ノード９に出力される信号は、基準電圧Ｖｒｅｆを中心として上方向および下方向に｜ＶＴＰ｜＋ＶＴＮの振幅を有する。したがって、基準電圧Ｖｒｅｆと高レベル電圧の電圧差と基準電圧と低レベル電圧の電圧差が等しくなり、ＭＯＳトランジスタとしては、任意の導電型のＭＯＳトランジスタを用いることができる。第１の電圧発生回路２および第２の電圧発生回路３において、ダイオード接続されたＭＯＳトランジスタの数が等しいという条件が満たされればよい。
【０１２４】
以上のように、この発明の実施の形態３に従えば、第１および第２の電圧発生回路それぞれにおいて、レベル修正用のダイオード接続されたＭＯＳトランジスタを同一導電型のＭＯＳトランジスタで構成したため、所望の電圧レベルの内部電圧を容易に生成することができ、また、実施の形態１と同様の効果を得ることができる。
【０１２５】
［実施の形態４］
図７は、この発明の実施の形態４に従う半導体集積回路の信号出力部の構成を示す図である。この図７に示す半導体集積回路は、図１に示す半導体集積回路と以下の点において異なっている。すなわち、第１の電圧発生回路２は、電源電圧ＶＣＣより高い昇圧電圧ＶＰＰを与える第３の電圧源ＶＰＰと接地電圧ＶＳＳを与える第２の電圧源ＶＳＳの間に接続される。第２の電圧発生回路３は、電源電圧ＶＣＣを供給する第１の電圧源と接地電圧ＶＳＳよりも低い負の電圧ＶＢＢを発生する第４の電圧源ＶＢＢの間に結合される。他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０１２６】
第１の電圧発生回路２からの内部電圧ＶＣａは、ＭＯＳトランジスタ２１、２２、および２３がすべて導通状態となったときに安定に発生される。したがって、この第１の電圧発生回路２は、その一方動作電源電圧として、少なくともＶＴＮ＋｜ＶＴＰ｜の電圧が必要となる。また、内部電圧ＶＣａは、Ｖｒｅｆ＋｜ＶＴＰ｜以上の電圧レベルであり、この第１の電圧発生回路２は、この内部電圧ＶＣａよりも高い電圧レベルの電圧を一方動作電源電圧として必要とする。
【０１２７】
電源電圧ＶＣＣは、この半導体集積回路の消費電流を低減しかつその内部動作を高速化する（内部信号線の充放電を高速で行なう）ため、２．２Ｖ、および１．２Ｖなどの低い電圧レベルに設定される傾向にある。このような低電源電圧下においては、ＭＯＳトランジスタ２１、２２および２３のしきい値電圧の大きさによっては、この必要とされる電圧レベルの内部電圧を生成することができなくなることが考えられる。このような場合においても、この電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰを一方動作電源電圧として利用することにより、低電源電圧下においても、安定に所望の電圧レベルの内部電圧ＶＣａを安定に生成することができ、この出力回路の動作電源電圧範囲を広くすることができる。
【０１２８】
同様、第２の電圧発生回路３においても、内部電圧ＶＳａは、Ｖｒｅｆ−ＶＴＮの電圧レベル以下の電圧レベルである。したがってこの場合においても、たとえば基準電圧ＶｒｅｆがＶＣＣ／２の電圧レベルの場合おいて、低電源電圧下において、このＭＯＳトランジスタ３１、３２および３３のしきい値電圧レベルの値によっては、接地電圧ＶＳＳを他方動作電源電圧として利用した場合、所望の電圧レベルの内部電圧ＶＳａを生成することができなくなることが考えられる。このような場合においても、負電圧ＶＢＢを用いることにより、ＭＯＳトランジスタ３１、３２および３３をすべて導通状態に維持して、必要な電圧レベルの内部電圧ＶＳａを生成することができ、低電源電圧下においても、安定に所望の電圧レベルの内部電圧ＶＳａを生成することができ、応じて動作電源電圧ＶＣＣの電圧範囲を容易に広げることができる。
【０１２９】
なお、昇圧電圧ＶＰＰおよび負電圧ＶＢＢは、キャパシタのチャージポンプ動作を利用する一般的なチャージポンプ回路によりたとえば発生することができる。特に、この半導体集積回路が後に説明するようなダイナミック型半導体記憶装置の場合、ワード線を駆動するためおよび半導体基板領域へ印加するために昇圧電圧ＶＰＰを発生する回路および負電圧ＶＢＢを発生する回路が設けられており、これらの回路を利用することができる。しかしながら、これらの昇圧電圧ＶＰＰおよび負電圧ＶＢＢは、外部から与えられるように構成されてもよい。
【０１３０】
以上のように、この発明の実施の形態４に従えば、内部電圧を発生するために電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰおよび接地電圧ＶＳＳよりも低い負電圧ＶＢＢを利用しているため、低電源電圧下においても、安定に所望の電圧レベルの内部電圧を生成することができ、応じて、低電源電圧下においても、安定に所望の電圧レベルの内部電源電圧（第１および第２のノード上の電圧）を生成することができ、動作電源電圧の範囲の広い出力回路を実現することができる。
【０１３１】
［実施の形態５］
図８は、この発明の実施の形態５に従う半導体集積回路の信号出力部の構成を示す図である。この図８に示す半導体集積回路は、以下の点を除いて、図１に示す半導体集積回路の構成と実質的に同じであり、対応する部分には同一参照番号を付す。
【０１３２】
この実施の形態５に従う半導体集積回路は、第１のノード４と第２の電圧源ＶＳＳの間に抵抗素子４１が接続され、また第２のノード７と第１の電圧源ＶＣＣの間に抵抗素子４２が接続される。これらの抵抗素子４１および４２の各々は、高抵抗値を有し、それぞれプルダウン素子およびプルアップ素子として機能する。第１のノード４の電圧レベルが低下した場合、第１の電源回路５が、第１の電圧源ＶＣＣから電流を供給してこの第１のノード４の電圧レベルを上昇させる。しかしながら、この第１のノード４の電圧レベルが所定電圧レベルよりも高くなった場合、第１の電源回路５内のＭＯＳトランジスタ５ａはオフ状態となるだけであり、また安定化容量１５もこの電圧上昇は吸収しないため、この第１のノード４の上昇電圧が保持される。このような電圧の上昇はたとえば回路動作時大きな電流が消費されるときＭＯＳトランジスタ５ａを介して大きな電流が供給されたときまたＭＯＳトランジスタ１２が高速スイッチ動作を行ない、出力ノード９へ高レベルの信号を伝達した後オフ状態となったときなどに生じる。このような第１のノード４の電圧上昇時において、プルダウン用の高抵抗の抵抗素子４１により、この第１のノード４の電圧レベルを低下させる。これにより、安定に第１のノード４を所望の電圧レベルに保持することができ、応じて所望の高レベル電圧を有する出力信号を生成することができる。
【０１３３】
同様、第２のノード７の電圧レベルが高くなった場合には、第２の電源回路８が、この第２のノード７の電圧レベルを低下させる。しかしながら、この第２のノード７の電圧レベルが所定の電圧レベルよりも低くなったときには、第２の電源回路８内のＭＯＳトランジスタ８ａはオフ状態となり、第２のノード７の電圧レベルは低い値を保持する。第２のノード７の電圧レベルが所定電圧レベルよりも低くなる状態は、たとえばこの出力ノード９に付随するインダクタンス成分によりリンギングなどが発生して、アンダーシュートが生じた場合などがある。このような第２のノード７の電圧レベルが所定の電圧レベルよりも低くなったときには、高抵抗の抵抗素子４２を介して第１の電圧源ＶＣＣから電流を供給して、第２のノード７の電圧レベルを上昇させる。抵抗素子４２は高抵抗プルアップ素子として機能する。
【０１３４】
この第１のノード４にプルダウン素子を接続しかつ第２のノード７にプルアップ素子を接続することにより、ソースフォロワモードでトランジスタにより内部電源電圧を第１および第２のノード上に生成する構成においても、安定に所望の電圧レベルの内部電源電圧を保持することができる。
【０１３５】
［実施の形態６］
図９は、この発明の実施の形態６に従う半導体集積回路の要部の構成を示す図である。図９においては、半導体集積回路の出力回路１０の構成が示される。
【０１３６】
図９において、この出力回路１０に含まれるバッファ前段回路１１は、入力信号ＩＮの高レベル電圧を負電圧ＶＢＢレベルに変換して出力するレベル変換回路１１ａと、この入力信号ＩＮの低レベル電圧を昇圧電圧ＶＰＰレベルに変換するレベル変換回路１１ｂを含む。
【０１３７】
レベル変換回路１１ａは、第１の電圧源ＶＣＣとノード５８の間に接続されかつそのゲートに入力信号ＩＮを受けるｐチャネルＭＯＳトランジスタ５４と、第１の電圧源ＶＣＣとノード５９の間に接続されかつそのゲートに入力信号ＩＮをインバータ５１を介して受けるｐチャネルＭＯＳトランジスタ５４と、ノード５８と負電圧ＶＢＢを供給する第２の電圧源の間に結合されかつそのゲートがノード５９に接続されるｎチャネルＭＯＳトランジスタ５６と、ノード５９と第４の電圧源ＶＢＢの間に接続されかつそのゲートがノード５８に接続されるｎチャネルＭＯＳトランジスタ５７を含む。ノード５８が、出力段のＭＯＳトランジスタ（第１のＭＯＳトランジスタ）１２のゲートに接続される。
【０１３８】
レベル変換回路１１ｂは、電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰを供給する第３の電圧源とノード６４の間に接続されかつそのゲートがノード６５に接続されるｐチャネルＭＯＳトランジスタ６０と、第３の電圧源ＶＰＰとノード６５の間に接続されかつそのゲートがノード６４に接続されるｐチャネルＭＯＳトランジスタ６１と、ノード６４と第２の電圧源ＶＳＳの間に接続されかつそのゲートにインバータ５１の出力信号を受けるｎチャネルＭＯＳトランジスタ６２と、ノード６５と第２の電圧源ＶＳＳの間に接続されかつそのゲートに入力信号ＩＮを受けるｎチャネルＭＯＳトランジスタ６３を含む。ノード６５が、出力段のＭＯＳトランジスタ（第２のＭＯＳトランジスタ）１３のゲートに接続される。次に動作について説明する。
【０１３９】
入力信号ＩＮは、電源電圧ＶＣＣと接地電圧ＶＳＳの間で変化する。入力信号ＩＮが電源電圧ＶＣＣレベルの高レベルのとき、レベル変換回路１１ａにおいては、ＭＯＳトランジスタ５４がオフ状態、ＭＯＳトランジスタ５５がオン状態となる。ノード５９がＭＯＳトランジスタ５５を介して充電され、その電圧レベルが上昇し、応じてＭＯＳトランジスタ５６がオン状態へ移行する。これにより、ノード５８の電圧レベルが低下し、ＭＯＳトランジスタ５７がオフ状態へ移行する。ノード５８の電圧レベルが負電圧ＶＢＢレベルに移行すると、ＭＯＳトランジスタ５７が完全にオフ状態となり、ノード５９は電源電圧ＶＣＣレベルに保持される。
【０１４０】
ＭＯＳトランジスタ１２は、そのゲートがノード５８に接続されており、負電圧ＶＢＢをゲートに受ける。これにより、ＭＯＳトランジスタ１２はより深いオン状態となり、高速で、第１のノード４から出力ノード９へ電流を供給する。一方、レベル変換回路１１ｂにおいては、ＭＯＳトランジスタ６３がオン状態、ＭＯＳトランジスタ６２がオフ状態であり、ノード６５は、接地電圧ＶＳＳレベルにされ、一方ノード６４は、昇圧電圧ＶＰＰレベルに保持される。これにより、ＭＯＳトランジスタ１３は、そのゲート電圧が第２のノード７の電圧レベルよりも低くなり、より深いオフ状態となる。ＭＯＳトランジスタ１２は、より深いオン状態となり、出力ノード９の電圧レベルが高速で立上がる。
【０１４１】
入力信号ＩＮがＬレベルのときには、レベル変換回路１１ａにおいては、ＭＯＳトランジスタ５４がオン状態、ＭＯＳトランジスタ５５がオフ状態になり、ノード５８が電源電圧ＶＣＣレベルに充電され、ノード５９が負電圧ＶＢＢレベルに保持される。これにより、ＭＯＳトランジスタ１２は、ソースの電圧Ｖ４よりも高い電源電圧ＶＣＣをそのゲートに受けて深いオフ状態となる。一方、レベル変換回路１１ｂにおいては、ＭＯＳトランジスタ６３がオフ状態、ＭＯＳトランジスタ６２がインバータ５１からの高レベルの信号を受けてオン状態となる。これにより、ノード６４が、接地電圧ＶＳＳレベルに放電され、ＭＯＳトランジスタ６１がオン状態となり、ノード６５が、昇圧電圧ＶＰＰレベルに充電される。この状態においては、ＭＯＳトランジスタ１３がより深いオン状態となり、その大きなコンダクタンスにより、電流を出力ノード９から第２のノード７へ放電する。これにより、出力ノード９の電圧レベルが高速に立下がる。
【０１４２】
上述のように、レベル変換回路１１ａおよび１１ｂを用いて、ＭＯＳトランジスタ１２および１３を導通時より深いオン状態とすることにより、これらＭＯＳトランジスタ１２および１３のコンダクタンスを大きくして、出力ノード９の高速充放電を実現し、出力ノード９からの出力信号の変化速度を速くすることができる。
【０１４３】
［実施の形態７］
図１０は、この発明の実施の形態７に従う半導体集積回路の要部の構成を示すす図である。図１０においては、出力回路１０の構成が示される。この図１０に示す出力回路１０において、出力段には、出力ノード充電用のｎチャネルＭＯＳトランジスタ１２ａおよび出力ノード放電用のｎチャネルＭＯＳトランジスタ１３が用いられる。このｎチャネルＭＯＳトランジスタ１２ａにおけるしきい値電圧の損失を補償するために、昇圧電圧ＶＰＰと接地電圧ＶＳＳの間で変化する信号を出力するためのレベル変換回路１１ｃが設けられる。
【０１４４】
このレベル変換回路１１ｃは、図９に示すレベル変換回路１１ｂと同様の構成を備え、昇圧電圧ＶＰＰを供給する高（第３の）電圧源ＶＰＰとノード６４ａの間に接続されかつそのゲートがノード６５ａを介してｎチャネルＭＯＳトランジスタ１２ａのゲートに接続されるｐチャネルＭＯＳトランジスタ６０ａと、高電圧源ＶＰＰとノード６５ａの間に接続されかつゲートがノード６４ａに接続されるｐチャネルＭＯＳトランジスタ６１ａと、ノード６４ａと接地電圧ＶＳＳを供給する第２の電圧源との間に接続されかつそのゲートにインバータ５１ａを介して入力信号ＩＮを受けるｎチャネルＭＯＳトランジスタ６２ａと、ノード６５ａと接地電圧ＶＳＳを供給する第２の電圧源ＶＳＳの間に接続されかつそのゲートに入力信号ＩＮを受けるｎチャネルＭＯＳトランジスタ６３ａを含む。ｎチャネルＭＯＳトランジスタ１３のゲートへは、入力信号ＩＮがレベル変換されることなく与えられる。ノード６５ａがＭＯＳトランジスタ１２ａのゲートに接続される。
【０１４５】
このレベル変換回路１１ｃの動作は、先の図９に示すレベル変換回路１１ｂの動作と同じである。すなわち、入力信号ＩＮが電源電圧ＶＣＣレベルのＨレベルのときには、ＭＯＳトランジスタ６３ａがオン状態、ＭＯＳトランジスタ６２ａがオフ状態となり、ノード６５ａの電圧レベルが接地電圧ＶＳＳレベルとなり、ＭＯＳトランジスタ１２ａはオフ状態を維持する。このときには、ＭＯＳトランジスタ１３がオン状態となり、出力ノード９は、このオン状態のＭＯＳトランジスタ１３を介して放電される。
【０１４６】
一方、入力信号ＩＮがＬレベルのときには、ＭＯＳトランジスタ６３ａがオフ状態、ＭＯＳトランジスタ６２ａがオン状態なり、ノード６４ａが接地電圧ＶＳＳレベルに放電される。これにより、ＭＯＳトランジスタ６１ａがオン状態となり、ノード６５ａは高電圧ＶＣＣレベルに上昇する。このノード６５ａはＭＯＳトランジスタ１２ａのゲートに接続されており、ＭＯＳトランジスタ１２ａは、この第１のノード４上の電圧を、そのしきい値電圧の損失を生じさせることなく出力ノード９上に伝達する。
【０１４７】
なお、第１のノード４上の電圧レベルが、ＶＣＣ−ＶＴＮよりも低い場合には、このＭＯＳトランジスタ１２ａのゲートの電圧が電源電圧ＶＣＣレベルであっても、この第１のノード４上の電圧を出力ノード９上に伝達することができ、特にこのレベル変換回路１１ｃを設ける必要はない。ただ、その場合でも、ゲート電圧が高くなるため、ＭＯＳトランジスタ１２ａの電流駆動力は大きくなり、高速充電は実現される（昇圧電圧を用いた場合）。
【０１４８】
また、高速放電を実現するために、ｎチャネルＭＯＳトランジスタ１３に対しても、レベル変換回路１１ｃと同様のレベル変換回路が設けられてもよい。
【０１４９】
出力段をともにｎチャネルＭＯＳトランジスタで構成することにより、ＣＭＯＳインバータの構成と異なり、ウェル分離を行なう必要がなく、回路占有面積を低減することができる。またレベル変換回路を用いることにより、ｎチャネルＭＯＳトランジスタのしきい値電圧損失を伴うことなく出力ノードの所定電圧レベルへの高速充電を実現することができる。
【０１５０】
［実施の形態８］
図１１は、この発明の実施の形態８に従う半導体集積回路の要部の構成を示す図である。図１１においては、第１のノード４を所定電圧レベルに保持する第１電源回路５の構成が示される。
【０１５１】
図１１において、第１の電源回路５は、第１の電圧発生回路２の出力インピーダンスよりも小さな出力インピーダンスを有し、この第１の内部電圧発生回路２からの内部電圧に従ってｎチャネルＭＯＳトランジスタ５ｃのゲート電圧を設定するインピーダンス変換回路５０を含む。ＭＯＳトランジスタ５ｃは第１の電圧源ＶＣＣと第１のノードとの間に接続され、ソースフォロアモードで動作する。
【０１５２】
第１の内部電圧発生回路２は、第１の電圧源ＶＣＣとノード２ａの間に接続される高抵抗の抵抗素子２４と、ノード２ａと基準電圧Ｖｒｅｆをゲートに受けるｐチャネルＭＯＳトランジスタ２１の間に互いに直列に接続される各々がダイオード接続されたｎチャネルＭＯＳトランジスタ２３、２２ａａおよび２２ａｂを含む。抵抗素子２４としては、先の実施の形態２におけるＭＯＳトランジスタが抵抗素子として用いられてもよい。この抵抗素子２４の抵抗値は、ＭＯＳトランジスタ２３、２２ａａ、２２ａｂおよび２１の有するオン抵抗よりも十分大きな値に設定される。この第１の電圧発生回路２は、高抵抗の抵抗素子２４を介してノード２ａに電流を供給し、したがって、このノード２ａに対する出力インピーダンスが極めて大きい。
【０１５３】
インピーダンス変換回路５０は、第１の電圧源ＶＣＣとノード５０ｆの間に直列に接続されるｎチャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯＳトランジスタ５０ｂと、ノード５０ｆと第２の電圧源ＶＳＳの間に接続される高抵抗の抵抗素子５０ｃと、第１の電圧源ＶＣＣとＭＯＳトランジスタ５のゲートノード５０ｇの間に接続されかつそのゲートがノード２ａに接続されるｎチャネルＭＯＳトランジスタ５０ｄと、ノード５０ｇと第２の電圧源ＶＳＳの間に接続されかつそのゲートがノード５０ｆに接続されるｐチャネルＭＯＳトランジスタ５０ｅを含む。
【０１５４】
ＭＯＳトランジスタ５０ｅはそのゲートがノード２ａに接続され、またＭＯＳトランジスタ５０ｂは、そのゲートおよびドレインがノード５０ｆに接続される。高抵抗抵抗素子５０ｃの抵抗値は、ＭＯＳトランジスタ５０ａおよび５０ｂのオン抵抗よりも十分大きな値に設定される。次に動作について説明する。
【０１５５】
第１の電圧発生回路２においては、ノード２ａ上には、次式で示される電圧Ｖ２ａが生成される。
【０１５６】
Ｖ２ａ＝Ｖｒｅｆ＋｜ＶＴＰ｜＋３・ＶＴＮ
ＭＯＳトランジスタ５０ａは、ソースフォロワモードで動作し、そのゲート電圧からしきい値電圧ＶＴＮ低い電圧をソースへ伝達する。ＭＯＳトランジスタ５０ｂは、ダイオードモードで動作し、そのしきい値電圧の絶対値の電圧降下を生じさせる。したがって、ノード５０ｆの電圧Ｖ５０ｆは次式で表わされる。
【０１５７】
Ｖ５０ｆ＝Ｖｒｅｆ＋３・ＶＴＮ＋｜ＶＴＰ｜−ＶＴＮ−｜ＶＴＰ｜
＝Ｖｒｅｆ＋２・ＶＴＮ
ＭＯＳトランジスタ５０ｄは、そのゲートがノード２ａに接続されており、ノード５０ｇに、次式で示される電圧を伝達する。
【０１５８】
Ｖｒｅｆ＋２・ＶＴＮ＋｜ＶＴＰ｜
一方、ｐチャネルＭＯＳトランジスタ５０ｅも、同様、ソースフォロワモードで動作し、このノード５０ｇに、次式で示される電圧を伝達する。
【０１５９】
Ｖｒｅｆ＋２・ＶＴＮ＋｜ＶＴＰ｜
したがって、このノード５０ｇの電圧Ｖ５０ｇは、次式で表わされる：
Ｖ５０ｇ＝Ｖｒｅｆ＋2・ＶＴＮ＋｜ＶＴＰ｜
ｎチャネルＭＯＳトランジスタ５０ｄのゲート（ノード２ａ）とソース（ノード５０ｇ）の電圧差は、ＶＴＮである。また、ｐチャネルＭＯＳトランジスタ５０ｅのゲート（ノード５０ｆ）とソース（ノード５０ｇ）の電圧差は、｜ＶＴＰ｜である。
【０１６０】
ノード５０ｇの電圧レベルが上昇すると、ＭＯＳトランジスタ５０ｄがオフ状態となり、一方、ｐチャネルＭＯＳトランジスタ５０ｅがオン状態となり、このノード５０ｇの電圧レベルを低下させる。逆に、ノード５０ｇの電圧レベルが低下すると、ｐチャネルＭＯＳトランジスタ５０ｅがオフ状態となり、一方ｎチャネルＭＯＳトランジスタ５０ｄがオン状態となり、ノード５０ｇの電圧レベルを上昇させる。ＭＯＳトランジスタ５０ｄおよび５０ｅの導通時の抵抗は抵抗素子２４の抵抗値に比べて十分小さい。
【０１６１】
したがって、このＭＯＳトランジスタ５０ｄおよび５０ｅが同時にオン状態とされず、このＭＯＳトランジスタ５０ｄおよび５０ｅを介して貫通電流は生じない。また、ＭＯＳトランジスタ５０ｄおよび５０ｅは、オン状態とオフ状態の境界状態に設定されており、その消費電流も極めて小さい。したがって、このインピーダンス変換回路５０ｇにおける消費電流は極めて小さい。ＭＯＳトランジスタ５ｃは、電圧Ｖ５０ｇをゲートに受けて、ソースフォロアモードで動作する。この図１１に示す構成において、第１のノード４上に表われる電圧Ｖ４は、次式で表わされる：
Ｖ４＝Ｖ５０ｇ−ＶＴＮ＝Ｖｒｅｆ＋ＶＴＮ＋｜ＶＴＰ｜
したがって、基準電圧ＶｒｅｆよりもＶＴＮ＋｜ＶＴＰ｜だけ高い電圧が伝達される。
【０１６２】
ＭＯＳトランジスタ５ｃは、比較的大きな電流駆動力を必要とする（出力負荷を高速で充電する必要があるため）。したがって、このＭＯＳトランジスタ５ｃのゲート容量は比較的大きい。消費電流を低減するためには、この第１の電圧発生回路２における抵抗素子２４の抵抗値を十分大きくする必要がある。したがって、電源投入時、このノード２ａを直接ＭＯＳトランジスタ５ｃのゲートに接続した場合、その電圧レベルの上昇は遅くなり、電源投入から第１のノード４上の電圧が安定状態に達するまで時間を要し、早いタイミングで半導体集積回路を動作させることはできない。
【０１６３】
一方、ＭＯＳトランジスタ５０ｄおよび５０ｅは、ＭＯＳトランジスタ５ｃのゲート容量を駆動することが要求されるだけである。このＭＯＳトランジスタ５０ｄおよび５０ｅは、同時にオン状態となることなく、またそのインピーダンスは比較的小さい（導通時）。したがって、このＭＯＳトランジスタ５０ｄおよび５０ｅは、ＭＯＳトランジスタ５ｃに比べて、十分小さなサイズのトランジスタで形成することができ、応じてこれらのゲート容量は十分小さくすることができる。したがって、内部ノード２ａの負荷は小さく、高抵抗の抵抗素子２４によりより充電する場合においても、電源投入後、高速でこのＭＯＳトランジスタ５０ｄをオン状態として、ノード５０ｇの電圧レベルを上昇させることができ、応じて第１のノード４上の電圧レベルを高速で安定化させることができる。
【０１６４】
また、高抵抗抵抗素子５０ｃの充電により、このＭＯＳトランジスタ５０ｅのゲート電圧が所定の電圧レベルに到達する。この場合においても、ＭＯＳトランジスタ５０ｅのゲート容量は小さく、高抵抗の抵抗素子５０ｃを用いて低消費電力化を図っても、このＭＯＳトランジスタ５０ａおよび５０ｂからの電流により、ＭＯＳトランジスタ５０ｅのゲート電圧は電源投入後高速で所定電圧レベルに到達することができ、応じて、このノード５０ｇの電圧レベルを安定に一定電圧レベルに保持することができる。
【０１６５】
また、このインピーダンス変換回路５０において、充電用のＭＯＳトランジスタ５０ｄおよび放電用のＭＯＳトランジスタ５０ｅ両者を用いているため、ＭＯＳトランジスタ５ｃのゲート電圧が上昇および下降しても、ＭＯＳトランジスタ５０ｄおよび５０ｅの動作により、一定の電圧レベルに保持することができ、安定に第１のノード４上に所望の電圧レベルの内部電源電圧を伝達することができる。
【０１６６】
図１２は、第２の電源回路８の他の構成を示す図である。図１２において、第２の電源回路８は、第２の電圧発生回路３とｐチャネルＭＯＳトランジスタ８ｃのゲートとの間に第２の電圧発生回路３の出力インピーダンスより小さな出力インピーダンスを有するインピーダンス変換回路５２を有する。ＭＯＳトランジスタ８ｃは第２のノード７と第２の電圧源ＶＳＳとの間に接続され、かつそのゲートにインピーダンス変換回路５２の出力信号を受ける。これらの回路３および５２は図１３と同様の構成を有し、同様に動作する。
【０１６７】
以上のように、この発明の実施の形態８に従えば、内部電圧発生回路が有する出力インピーダンスよりも小さな出力インピーダンスを有するインピーダンス変換回路を用いて、ソースフォロワモードで動作して、第１および／または第２のノードの電圧レベルを設定するＭＯＳトランジスタのゲート電圧を決定するように構成しているため、電源投入後高速でこれらのＭＯＳトランジスタのゲート電圧を所定電圧レベルに到達させることができ、電源投入後早いタイミングで半導体集積回路を動作させることができる。また、インピーダンス変換回路の出力段に、充放電トランジスタを設けることにより、これらの第１および第２のノード電圧を設定するＭＯＳトランジスタのゲート電圧を安定に所望の電圧レベルに保持することができる。
【０１６８】
なお、図１１に示す構成において、第１の電圧発生回路２およびインピーダンス変換回路５０はそれぞれ、電源電圧ＶＣＣに代えて昇圧電圧ＶＰＰを用いてもよく、また図１２に示す構成において第２の電圧発生回路３およびインピーダンス変換回路５２は、接地電圧に代えて負電圧ＶＢＢを用いてもよい。この場合、動作電源電圧の範囲を広くすることができる。また、インピーダンス変換回路は特に設けられなくてもよい。
【０１６９】
［実施の形態９］
図１３は、この発明の実施の形態９に従う半導体集積回路の要部の構成を示す図である。図１３において、この半導体集積回路は、複数の互いに並列に設けられる出力回路１０−１〜１０−ｎを含む。これらの出力回路１０−１〜１０−ｎは、図１３に示す出力回路１０と同じ構成を備え、それぞれ内部から与えられる信号ＩＮ１〜ＩＮｎをバッファ処理して対応のノード９−１〜９−ｎへ伝達する。すなわちこの半導体集積回路は、複数の出力信号を並列に出力する。これらの複数の出力回路１０−１〜１０−ｎに対し共通に、第１のノード４および第２のノード７が配置される。これらの出力回路１０−１〜１０−ｎは、第１のノード４および第２のノード７上の電圧に従って対応の出力ノード９−１〜９−ｎを駆動する。
【０１７０】
第１のノード４に対しては、内部電圧ＶＣａを図示しない基準電圧Ｖｒｅｆから生成する第１の電圧発生回路２と、その内部電圧ＶＣａに従って第１のノード４上に所定の電圧レベルの電圧を生成する第１の電源回路５と、第１の電圧源ＶＣＣと第１のノード４の間に接続される安定化容量１５が設けられる。
【０１７１】
第２のノード７に対しては、図示しない基準電圧Ｖｒｅｆから内部電圧ＶＳａを生成する第２の電圧発生回路３と、内部電圧ＶＳａに従って第２のノード７上に所定の電圧レベルの電圧を伝達する第２の電源回路８と、第２のノード７と第２の電圧源ＶＳＳの間に接続される安定化容量１８が設けられる。第１の電源回路５および第２の電源回路８は、差動増幅器とＭＯＳトランジスタの組合せ、およびソースフォロアＭＯＳトランジスタのいずれであってもよい。
【０１７２】
この図１３に示す構成において、並列に動作する出力回路１０−１〜１０−ｎに対し、共通に電圧発生回路２および３、電源回路５および８ならびに安定化容量１５および１８を配置することにより、これらの電圧設定のための回路を出力回路１０−１〜１０−ｎに対して共通に配置することができ、これらの電圧設定部の占有面積を低減することができる。ただし、複数の出力回路１０−１〜１０−ｎを安定に駆動するため、ＭＯＳトランジスタ５および８ならびに安定化容量１５および１８の電流駆動力は、１つの出力回路のみを駆動する場合に比べて大きく設定される。
【０１７３】
以上のように、この実施の形態９に従えば、複数の出力回路に共通に、出力信号振幅を決定する電圧を設定する回路を共通に設けたため、この電圧設定部の占有面積を低減することができる。
【０１７４】
［実施の形態１０］
図１４は、この発明の実施の形態１０に従う半導体集積回路の要部の構成を示す図である。この図１４に示す半導体集積回路においては、ＭＯＳトランジスタ５のソースおよびドレインそれぞれに対し、外部に容量素子を接続するためのノード１５ａおよび１５ｂが電気的に接続される。また、ＭＯＳトランジスタ８のソースおよびドレインに対し、容量素子を外部に接続するためのノード１８ａおよび１８ｂが電気的に接続される。これらのノード１５ａ、１５ｂ、１８ａおよび１８ｂは、外部端子である。
【０１７５】
第１のノード４および第２のノード７の電圧レベルを安定化するための容量を、半導体集積回路１上に集積化せず、この半導体集積回路１の外部に個別的に配置して、ノード１５ａおよび１５ｂの間ならびにノード１８ａおよび１８ｂの間に個別部品としての容量素子を安定化容量として接続する。この集積回路外部に安定化容量を配置する構成の場合、個別部品の容量素子を利用することができ、任意の大きさの容量値を有する容量素子を用いることができ、この出力ノード９の負荷容量に比べて十分大きな容量値を有する容量を安定化容量として利用することができる。したがって、図１３に示すように、この半導体集積回路が、複数の出力端子を有し、これらの複数の出力端子を並列に駆動する場合においても、外部に配置された容量素子により、安定に電荷を供給することができ、高速で信号を変化させることができ、安定かつ高速に動作する半導体集積回路を実現することができる。また、半導体集積回路上に、比較的大きな占有面積を必要とする安定化容量を設ける必要がなく、チップ面積を低減することができる。
【０１７６】
［実施の形態１１］
図１５は、この発明の実施の形態１１に従う半導体集積回路の要部の構成を示す図である。図１５においては、高レベルの内部電源電圧を生成するための第１の電圧発生回路２の構成を示す。図１５において、第１の電圧発生回路２は、ＭＯＳトランジスタ５のゲートの電圧レベルに対応する電圧を発生する比較電圧発生回路６０と、この比較電圧発生回路６０の出力電圧を基準電圧Ｖｒｅｆとを比較する差動増幅器６２と、差動増幅器６２の出力信号に従って第１の電圧源ＶＣＣからノード２ａに電流を供給するｐチャネルＭＯＳトランジスタ６４を含む。ノード２ａから、第１の電源回路５に与えられる内部電圧ＶＣａが出力される。第１の電源回路５は図１および図１１のいずれの構成であってもよい。以下の実施の形態の説明においても同様である。
【０１７７】
比較電圧発生回路６０は、ノード２ａとノード６０ｅの間に直列に接続される各々がダイオード接続されるｐチャネルＭＯＳトランジスタ６０ａならびにｎチャネルＭＯＳトランジスタ６０ｂおよび６０ｃと、ノード６０ｅと接地ノード（第２の電圧源）との間に接続される定電流源６０ｄを含む。ＭＯＳトランジスタ６０ａ〜６０ｃは、定電流源６０ｄの駆動電流により、ダイオードモードで動作し、各々そのしきい値電圧の絶対値の電圧降下を生じさせる。
【０１７８】
差動増幅器６２は、その負入力に基準電圧Ｖｒｅｆを受け、正入力にノード６０ｅ上の電圧を受ける。差動増幅器６２は、周知のように、ＭＯＳトランジスタを構成要素として含み、その差動入力段には、基準電圧Ｖｒｅｆをゲートに受けるＭＯＳトランジスタおよびノード６０ｅ上の電圧をゲートに受けるＭＯＳトランジスタを含む。したがって、この差動増幅器６２においても、高入力インピーダンスを介して基準電圧Ｖｒｅｆを受けており、この第１の電圧発生回路２の電圧発生動作が基準電圧Ｖｒｅｆに対し何ら悪影響を及ぼすことはない。
【０１７９】
差動増幅器６２は、ノード６０ｅ上の電圧が基準電圧Ｖｒｅｆよりも高い場合には、高レベルの信号を出力し、ＭＯＳトランジスタ６４をオフ状態に保持する。一方、ノード６０ｅ上の電圧が基準電圧Ｖｒｅｆよりも低い場合には、その差に応じた低レベルの信号を出力する。この差動増幅器６２の出力信号に従ってＭＯＳトランジスタ６４のコンダクタンスが大きくなり、第１の電圧源ＶＣＣからノード２ａに電流を供給し、ノード２ａ上の電圧を上昇させ、応じてノード６０ｅの電圧を上昇させる。したがって、この差動増幅器６２により、ノード６０ｅの電圧レベルが基準電圧Ｖｒｅｆの電圧レベルに保持される。
【０１８０】
ＭＯＳトランジスタ６０ａ〜６０ｃはダイオードモードで動作しており、しきい値電圧の絶対値に等しい電圧降下をそれぞれ生じさせている。したがって、ノード２ａからの内部電圧ＶＣａは次式で表わされる：
ＶＣａ＝Ｖｒｅｆ＋２・ＶＴＮ＋｜ＶＴＰ｜
第１のノード４上に伝達される高レベル内部電源電圧Ｖ４は、第１の電源回路５の構成により異なるが、電圧ＶＣａをゲートに受けるソースフォロワＭＯＳトランジスタの場合、以下の式で表わされる。
【０１８１】
Ｖ４＝ＶＣａ−ＶＴＮ
＝Ｖｒｅｆ＋ＶＴＮ＋｜ＶＴＰ｜
以上のように、この発明の実施の形態１１に従えば、第１の電圧発生回路において、基準電圧と高レベル内部電源電圧を規定する内部電圧とを差動増幅器で比較し、その比較結果に従ってこの内部電圧のレベルを調整しているため、差動増幅器および電流供給トランジスタおよび比較電圧発生回路のフィードバックループにより、内部電源電圧を決定する内部電圧を安定に所定の電圧レベルに保持することができる。
【０１８２】
［実施の形態１２］
図１６は、この発明の実施の形態１２に従う半導体集積回路の要部の構成を示す図である。この図１６に示す半導体集積回路においては、第１の電圧発生回路２の部分の構成が示される。この図１６に示す第１の電圧発生回路２は、以下の点において図１５に示す第１の内部電圧発生回路の構成と異なっている。
【０１８３】
すなわち、この図１６に示す第１の内部電圧発生回路２は、内部ノード２ａに電流を供給するドライバ素子としてのｐチャネルＭＯＳトランジスタ６４のソースが、電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰを供給する高電圧源ＶＰＰに接続される。また、差動増幅器６２は、その一方動作電源電圧として、昇圧電圧ＶＰＰを受ける。他の構成は図１５に示す構成と同じであり、対応する部分には同一参照符号を付す。
【０１８４】
この図１６に示す第１の電圧発生回路は、電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰを一方動作電源電圧として動作する。この半導体集積回路が低電源電圧駆動される場合においても、昇圧電圧ＶＰＰにより確実に比較電圧発生回路６０を作動状態とすることができ、低電源電圧構成の場合においても、確実に所望の電圧レベルの内部電圧を生成することができる。
【０１８５】
［実施の形態１３］
図１７は、この発明の実施の形態１３に従う半導体集積回路の要部の構成を示す図である。図１７においては、第２のノード７上の低レベル内部電源電圧の電圧レベルを決定する内部電圧ＶＳａを発生する第２の電圧発生回路３の部分の構成が示される。
【０１８６】
図１７において、第２の電圧発生回路３は、ｐチャネルＭＯＳトランジスタ８のゲートに結合され、内部電圧ＶＳａに対応する電圧レベルの電圧を発生する比較電圧発生回路７０と、この比較電圧発生回路７０からの電圧と基準電圧Ｖｒｅｆとを比較する差動増幅器７２と、差動増幅器７２の出力信号に従ってノード３ａ上の電圧ＶＳａの電圧レベルを調整するｎチャネルＭＯＳトランジスタ７４を含む。ＭＯＳトランジスタ７４は、ノード３ａと接地ノード（第２の電圧源）ＶＳＳの間に結合され、そのゲートに差動増幅器７２の出力信号を受ける。
【０１８７】
比較電圧発生回路７０は、電源ノード（第１の電圧源）ＶＣＣとノード７０ｅの間に接続されて一定の電流を供給する定電流源７０ａと、ノード７０ｅとノード３ａの間に互いに直列に接続されかつ各々がダイオード接続されるｐチャネルＭＯＳトランジスタ７０ｂおよび７０ｃならびにｎチャネルＭＯＳトランジスタ７０ｄを含む。ノード７０ｅから比較電圧が出力される。
【０１８８】
差動増幅器７２は、比較電圧発生回路７０からの比較電圧を正入力に受け、基準電圧Ｖｒｅｆを負入力に受ける。
【０１８９】
比較電圧発生回路７０において、定電流源７０ａからの定電流に従って、ＭＯＳトランジスタ７０ｂ〜７０ｄは、それぞれダイオードモードで動作し、しきい値電圧の絶対値の電圧降下を生じさせる。したがってノード７０ｅの電圧Ｖ７０ｅは次式で表わされる：
Ｖ７０ｅ＝ＶＳａ＋ＶＴＮ＋２・｜ＶＴＰ｜
差動増幅器７２は、このノード７０ｅからの電圧Ｖ７０ｅと基準電圧Ｖｒｅｆを差動的に増幅する。電圧Ｖ７０ｅが基準電圧Ｖｒｅｆよりも高いときには、その電圧差に応じて差動増幅器７２の出力信号がハイレベルとなり、ＭＯＳトランジスタ７４のコンダクタンスが大きくなり、ノード３ａから第２の電圧源（接地ノード）ＶＳＳへ電流を流し、この内部電圧ＶＳａの電圧レベルを低下させる。
【０１９０】
電圧Ｖ７０ｅが基準電圧Ｖｒｅｆよりも低い場合には、差動増幅器７２の出力信号は低レベルとなり、ＭＯＳトランジスタ７４はオフ状態を維持する。したがって、ノード３ａからの内部電圧ＶＳａは、ノード７０ｅからの比較電圧Ｖ７０ｅは基準電圧Ｖｒｅｆと等しい電圧レベルに設定される。したがって、このノード３ａからの内部電圧ＶＳａは次式で表わされる：
ＶＳａ＝Ｖｒｅｆ−２・｜ＶＴＰ｜−ＶＴＮ
第２のノード７上の電圧Ｖ７の電圧レベルは第２の電源回路８の構成に応じて異なる。第２の電源回路８は図１および図１２のソースフォロワＭＯＳトランジスタ８ｃのいずれでもよい。以下の実施の形態においても同様である。
【０１９１】
この図１７に示す第２の内部電圧発生回路においても、差動増幅器７２は、高入力インピーダンスを有する入力部に基準電圧Ｖｒｅｆを受けている。したがって、基準電圧Ｖｒｅｆの電圧レベルに何ら影響を及ぼすことなく、内部電圧ＶＳａを生成することができる。また、内部電圧ＶＳａが変動した場合、この比較電圧発生回路７０、差動増幅器７２およびＭＯＳトランジスタ７４のフィードバックループにより、高速で内部電圧ＶＳａが所定の電圧レベルに駆動され、応じて、第２のノード７上の低レベル内部電源電圧Ｖ７を安定に一定の電圧レベルに保持することができる。
【０１９２】
また、この図１７に示す第２の電圧発生回路を図１５に示す第１の電圧発生回路と組合せて用いた場合、この第１のノード４上の高レベル電源電圧Ｖ４は、基準電圧Ｖｒｅｆよりも高い電圧レベルにあり、一方、第２のノード７上の低レベル内部電源電圧Ｖ７は、基準電圧Ｖｒｅｆよりも低い電圧レベルにある。したがって、出力信号は、基準電圧Ｖｒｅｆを中心として、上下同じ振幅を有する。したがって、この差動増幅器６２（図１５参照）および差動増幅器７２（図１７参照）を用いて内部電圧を発生する構成においても、基準電圧Ｖｒｅｆを中心とした振幅を有する信号を生成することができる。
【０１９３】
［実施の形態１４］
図１８は、この発明の実施の形態１４に従う半導体集積回路の要部の構成を示す図である。この図１８においては、第２の電圧発生回路３の部分の構成が示される。
【０１９４】
この図１８に示す第２の電圧発生回路３は、図１７に示す第２の電圧発生回路と、以下の点において異なっている。すなわち、この図１８に示す第２の電圧発生回路３においては、内部電圧ＶＳａの電圧レベルを調整するためのｎチャネルＭＯＳトランジスタ７４のソースが、接地電圧ＶＳＳに代えて負電圧ＶＢＢを受ける。残りの構成は図１７に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０１９５】
この図１８に示すように、負電圧ＶＢＢを利用することにより、低電源電圧下において、基準電圧Ｖｒｅｆの電圧レベルが低くなり、内部電圧ＶＳａが接地電圧に近い電圧レベルとなっても、この内部電圧ＶＳａを所望の電圧レベルに保持することができる。これにより、電圧発生回路の動作電源電圧の範囲を広くすることができる。
【０１９６】
なお、負電圧ＶＢＢがＭＯＳトランジスタ７０のソースに与えられているため、差動増幅器７２は、電源電圧ＶＣＣと負電圧ＶＢＢを両動作電源電圧として動作する。これにより、確実にＭＯＳトランジスタ７４をオフ状態へ駆動する。
【０１９７】
［実施の形態１５］
図１９は、この発明の実施の形態１５に従う半導体集積回路の要部の構成を示す図である。図１９においては、第１のノード４上の高レベル内部電源電圧Ｖ４を生成するための内部電圧ＶＣａを生成する第１の電圧発生回路２の部分の構成が示される。この図１９に示す第１の電圧発生回路２の構成は、図１５に示す第１の電圧発生回路２と以下の点において異なっている。すなわち、比較電圧発生回路６０が、ノード３ａとノード６０ｈの間に接続される抵抗素子６０ｆと、ノード６０ｈと接地ノード（第２の電圧源）ＶＳＳの間に接続される定電流源６０ｇで構成される。他の点は、図１５に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０１９８】
この図１９に示す第１の電圧発生回路２の構成においては、ノード６０ｈの電圧レベルが、基準電圧Ｖｒｅｆに等しくなるように、差動増幅器６２およびｐチャネルＭＯＳトランジスタ６４により制御が行なわれる。したがって、ノード２ａ上の内部電圧ＶＣａの電圧レベルは次式で表わされる：
ＶＣａ＝Ｖｒｅｆ＋Ｉ・Ｒ
ここでＩは、定電流源６０ｇが駆動する電流を示し、Ｒは抵抗素子６０ｆの抵抗値を示す。この抵抗素子６０ｆの抵抗値Ｒおよび定電流源６０ｇの駆動電流Ｉの大きさを適当に調整することにより、内部電圧ＶＣａは、基準電圧Ｖｒｅｆ以上電源電圧ＶＣＣ以下の任意の電圧レベルに設定することができる。これにより、出力信号の振幅を、容易に最適化することが可能となる。
【０１９９】
なお、この図１９に示す第１の電圧発生回路２において、電源電圧ＶＣＣに代えて、昇圧電圧ＶＰＰが与えられてもよい（括弧内に示す）。
【０２００】
［実施の形態１６］
図２０は、この発明の実施の形態１６に従う半導体集積回路の要部の構成を示す図である。図２０においては、第２の電圧発生回路３の部分の構成が示される。この図２０に示す第２の電圧発生回路３は、図１７に示す第２の電圧発生回路と以下の点において異なっている。比較電圧発生回路７０が、電源ノード（第１の電圧源）ＶＣＣとノード７０ｈの間に接続される定電流源７０ｆと、ノード７０ｈとノード３ａとの間に接続される抵抗素子７０ｇを含む。他の構成は、図１７に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０２０１】
この図２０に示す第２の電圧発生回路の構成においては、ノード３ａからの内部電圧ＶＳａは、ノード７０ｈの電圧レベルが基準電圧Ｖｒｅｆの電圧レベルと等しいため、次式で表わされる：
ＶＳａ＝Ｖｒｅｆ−Ｉ・Ｒ
ここでＩは、定電流源７０ｆを流れる電流を示し、Ｒは抵抗素子７０ｇの抵抗値を示す。
【０２０２】
この図２０に示す第２の電圧発生回路の構成の場合、したがって、内部電圧ＶＳａを基準電圧Ｖｒｅｆと接地電圧ＶＳＳの間の任意の電圧レベルに設定することができる。この図２０に示す第２の電圧発生回路３においても、接地電圧ＶＳＳに代えて括弧内に示す負電圧ＶＢＢが用いられてもよい。
【０２０３】
また、図１９および図２０に示す電圧発生回路において、比較電圧発生回路６０および７０における定電流源が供給する電流を同じとしかつ抵抗素子の抵抗値Ｒを同じとすれば、出力回路からの出力信号は、基準電圧Ｖｒｅｆを中心として上側の振幅および下側の振幅が同じ出力信号を得ることができる。
【０２０４】
［実施の形態１７］
図２１は、この発明の実施の形態１７に従う半導体集積回路の要部の構成を示す図である。図２１においては第１の電圧発生回路の部分の構成が示される。この図２１に示す第１の電圧発生回路２は、図１９に示す第１の電圧発生回路と以下の点において異なっている。すなわち、ノード２ａと抵抗素子６０ｆの間にダイオード接続されたｎチャネルＭＯＳトランジスタ６０ｉが設けられる。第１の電源回路５は、第１の電圧源ＶＣＣＴＯ第１のノード４との間に接続され、そのゲートに電圧ＶＣａを受けるｎチャネルＭＯＳトランジスタ５ｃを含む。他の構成は図１９に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０２０５】
この図２１に示す第１の電圧発生回路２においては、内部電圧ＶＣａは次式で表わされる：
ＶＣａ＝Ｖｒｅｆ＋Ｉ・Ｒ＋ＶＴＮ
したがって、第１のノード４に出力される高レベル内部電源電圧Ｖ４は次式で表わされる：
Ｖ４＝Ｖｒｅｆ＋Ｉ・Ｒ
したがって、この図２１に示す第１の電圧発生回路を用いた場合、第１のノード４に現れる高レベル内部電源電圧Ｖ４の電圧レベルは、ＭＯＳトランジスタ５ｃのしきい値電圧に依存せず、抵抗素子６０ｆの抵抗値Ｒと定電流源６０ｇの駆動する電流Ｉの大きさにより決定される。したがって、製造パラメータのばらつきによるしきい値電圧の変動の影響を受けることなく安定に所望の電圧レベルの高レベル内部電源電圧を生成することができる。
【０２０６】
なお、この図２１に示す構成においても、第１の電圧発生回路２は、昇圧電圧ＶＰＰを一方動作電源電圧として受けるように構成されてもよい（この昇圧電圧ＶＰＰは図２１において括弧内に示す）。
【０２０７】
［実施の形態１８］
図２２は、この発明の実施の形態１８に従う半導体集積回路の要部の構成を示す図である。図２２においては、第２の電圧発生回路の部分の構成が示される。この図２２に示す第２の電圧発生回路は、図２０に示す第２の電圧発生回路と以下の点において異なっている。すなわち、定電流源７０ｆと抵抗素子７０ｇの間に、ダイオード接続されたｐチャネルＭＯＳトランジスタ７０ｉが配置される。第２の電源回路８は、第２の電圧源ＶＳＳと第２のノード７との間に接続されかつそのゲートに電圧ＶＳａを受けるｐチャネルＭＯＳトランジスタ８ｃを含む。他の構成は、図２０に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０２０８】
この図２２に示す第２の電圧発生回路の構成においては、第２のノード７に伝達される低レベル内部電源電圧Ｖ７は、次式で表わされる：
Ｖ７＝ＶＳａ＋｜ＶＴＰ｜
＝Ｖｒｅｆ−Ｉ・Ｒ
したがってこの図２２に示す第２の電圧発生回路を用いれば、第２のノード７に現れる低レベル内部電源電圧Ｖ７は、ＭＯＳトランジスタ８ｃのしきい値電圧に依存しない。したがって、製造パラメータのばらつきなどによりＭＯＳトランジスタのしきい値電圧がばらついても、その影響を受けることなく安定に所望の電圧レベルの低レベル内部電源電圧を生成することができる。
【０２０９】
この図２２に示す第２の電圧発生回路３の構成においても、接地電圧ＶＳＳに代えて括弧内に示すように、負電圧ＶＢＢが用いられてもよい。また、この図２２に示す第２の電圧発生回路は、図２１に示す第１の電圧発生回路と組合せて用いられれば、高レベル内部電源電圧および低レベル内部電源電圧いずれも、ＭＯＳトランジスタのしきい値電圧に依存しない電圧レベルに設定することができる。
【０２１０】
［実施の形態１９］
図２３は、この発明の実施の形態１９に従う半導体集積回路の要部の構成を示す図である。図２３においては、第１の電圧発生回路２の部分の構成が示される。この図２３に示す第１の電圧発生回路２は、以下の点において、図１９に示す第１の電圧発生回路の構成と異なっている。
【０２１１】
すなわち、ノード２ａとノード６０ｈの間に互いに直列に抵抗素子６０ｆａ、６０ｆｂおよび６０ｆｃが接続され、かつ抵抗素子６０ｆｂおよび６０ｆｃそれぞれと並列に溶断可能なリンク素子６０ｌｂおよび６０ｌｃが接続される。これらのリンク素子６０ｌｂおよび６０ｌｃは、アルミニウムまたは高融点金属を用いて形成される。他の構成は図１９に示す第１の電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付す。
【０２１２】
この図２３に示す第１の電圧発生回路２においては、リンク素子６０ｌｂおよび６０ｌｃの溶断／非溶断により、ノード２ａとノード６０ｈの間の抵抗素子の合成抵抗値が決定される。リンク素子６０ｌｂおよび６０ｌｃがともに溶断された場合、ノード２ａとノード６０ｈの間に、３個の抵抗素子６０ｆａ、６０ｆｂおよび６０ｆｃの合成抵抗値を有する抵抗素子が配置される。一方、リンク素子６０ｌｂおよび６０ｌｃがともに非溶断の場合、抵抗素子６０ｆｂおよび６０ｆｃがこれらのリンク素子６０ｌｂおよび６０ｌｃにより短絡され、ノード２ａとノード６０ｈの間の抵抗値は、抵抗素子６０ｆａが有する抵抗値により与えられる。
【０２１３】
したがってこれらのリンク素子６０ｌｂおよび６０ｌｃを選択的に溶断／非溶断とすることにより、ノード２ａとノード６０ｈの間の抵抗値を調整することができ、応じて内部電圧ＶＣａを通して第１のノード４に現れる高レベル内部電源電圧Ｖ４の電圧レベルを調整することができる。これにより、製造パラメータのばらつきなどにより、高レベル内部電源電圧Ｖ４の電圧レベルが所望の電圧レベルと異なる場合においても、容易に所望の電圧レベルに調整することができる。
【０２１４】
このリンク素子６０ｌｂおよび６０ｌｃは、半導体集積回路がたとえば半導体記憶装置を含む場合、不良メモリセルを救済するための不良アドレスプログラム時に行なわれるリンク素子のプログラム（溶断／非溶断）と同一工程でそれらのプログラムを行なうことにより、製造工程を増加させることなく容易に高レベル内部電源電圧のレベル調整を行なうことができる。
【０２１５】
［実施の形態２０］
図２４は、この発明の実施の形態２０に従う半導体集積回路の要部の構成を示す図である。図２４においては、第２の電圧発生回路の部分の構成が示される。この図２４に示す第２の電圧発生回路３は、以下の点において、図２０に示す第２の電圧発生回路の構成と異なっている。
【０２１６】
すなわち、定電流源７０ｆとノード３ａの間に互いに直列に抵抗素子７０ｇａ、７０ｇｂおよび７０ｇｃが接続され、かつこれらの抵抗素子７０ｇｂおよび７０ｇｃそれぞれと並列に溶断可能なリンク素子７０ｌｂおよび７０ｌｃが接続される。他の構成は図２０に示す第２の電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付す。
【０２１７】
この図２４に示す第２の電圧発生回路３においても、リンク素子７０ｌｂおよび７０ｌｃは、アルミニウムまたは高融点金属で形成される。これらのリンク素子７０ｌｂおよび７０ｌｃの溶断／非溶断により、ノード７０ｈとノード３ａの間の抵抗値を調整することができ、応じて内部電圧ＶＳａを通して第２のノード７の低レベル内部電源電圧Ｖ７の電圧レベルを調整することができる。
【０２１８】
これにより、製造パラメータのばらつきにより、第２のノード上の低レベル内部電源電圧の電圧レベルが所望値から変動している場合においても、これらのリンク素子７０ｌｂおよび７０ｌｃの溶断により、正確に所望の電圧レベルに設定することが可能となる。
【０２１９】
［実施の形態２１］
図２５は、この発明の実施の形態２１に従う半導体集積回路の全体の構成を概略的に示す図である。図２５においては、この半導体集積回路１は、基準電圧Ｖｒｅｆを発生する基準電圧発生回路８０と、この基準電圧Ｖｒｅｆに従って内部電源電圧Ｖ４およびＶ７を生成する内部電源回路８２を含む。内部電源回路８２は、先の実施の形態のいずれかの構成を備え、第１および第２の電圧発生回路２および３、内部電源電圧発生用のＭＯＳトランジスタ５および７を含む。この内部電源回路８２は、安定化容量１５および１８が、外部に設けられない場合には、これらの安定化容量１５および１８を含む。
【０２２０】
出力回路１０は、内部回路８４からの出力信号ＩＮを受けて、出力ノード（出力端子）９上に、電圧Ｖ４またはＶ７レベルの信号を伝達する。内部回路８４は、電源電圧ＶＣＣおよび接地電圧ＶＳＳを両動作電源電圧として受けて動作する。
【０２２１】
この図２５に示すように、基準電圧発生回路８０を、半導体集積回路１内に設けることにより、この基準電圧を受けるためのピン端子が不要となり、端子数を低減することができる。
【０２２２】
図２６は、図２５に示す基準電圧発生回路８０の構成の一例を示す図である。図２６において、基準電圧発生回路８０は、電源ノード（第１の電圧源）ＶＣＣとノード８０ｇの間に接続される高抵抗の抵抗素子８０ａと、ノード８０ｇとノード８０ｉの間に接続されかつそのゲートがノード８０ｇに接続されるｎチャネルＭＯＳトランジスタ８０ｂと、ノード８０ｉとノード８０ｈの間に接続されかつそのゲートがノード８０ｈに接続されるｐチャネルＭＯＳトランジスタ８０ｃと、ノード８０ｈと接地ノード（第２の電圧源）ＶＳＳの間に接続される高抵抗の抵抗素子８０ｄと、電源ノードＶＣＣと出力ノード８０ｊの間に接続されかつそのゲートがノード８０ｇに接続されるｎチャネルＭＯＳトランジスタ８０ｅと、出力ノード８０ｊと接地ノードＶＳＳの間に接続されかつそのゲートがノード８０ｈに接続されるｐチャネルＭＯＳトランジスタ８０ｆを含む。次に、動作について説明する。
【０２２３】
抵抗素子８０ａおよび８０ｄの抵抗値は、ＭＯＳトランジスタ８０ｂおよび８０ｃそれぞれのオン抵抗よりも十分に大きくされており、ＭＯＳトランジスタ８０ｂおよび８０ｃは、ダイオードモードで動作する。また抵抗素子８０ａおよび８０ｄの抵抗値は互いに等しくされており、したがってノード８０ｉの電圧レベルはＶＣＣ／２となる。したがって、ノード８０ｇの電圧Ｖ８０ｇおよびノード８０ｈの電圧Ｖ８０ｈは、それぞれ、次式で表わされる。
【０２２４】
Ｖ８０ｇ＝ＶＣＣ／２＋ＶＴＮ
Ｖ８０ｈ＝ＶＣＣ／２−｜ＶＴＰ｜
ＭＯＳトランジスタ８０ｅは、そのゲート上の電圧Ｖ８０ｇが、ドレイン電圧ＶＣＣよりも低いためソースフォロワモードで動作し、そのゲート上の電圧Ｖ８０ｇよりもしきい値電圧ＶＴＮ低い電圧を出力ノード８０ｊに伝達する。一方、ｐチャネルＭＯＳトランジスタ８０ｆは、そのゲート上の電圧８０ｈがドレイン電圧ＶＳＳよりも高いため、ソースフォロワモードで動作し、この電圧Ｖ８０ｈよりもしきい値電圧の絶対値｜ＶＴＰ｜高い電圧を出力ノード８０ａに伝達する。したがって、基準電圧Ｖｒｅｆは、次式で表わされる。
【０２２５】
Ｖｒｅｆ＝ＶＣＣ／２
この図２６に示す基準電圧発生回路８０の構成において、高抵抗の抵抗素子８０ａおよび８０ｄが用いられており、この抵抗素子８０ａ、ＭＯＳトランジスタ８０ｂおよび８０ｃならびに高抵抗抵抗素子８０ｄの経路においては微小電流が流れるだけである。したがって出力回路動作時において、電源電圧ＶＣＣが変化しても、この基準電圧発生回路８０の応答速度は極めて遅く、ノード８０ｉ上の電圧レベルの変化は遅く、電源ノイズ発生時においても、このノード８０ｉの電圧レベルはほとんど変化せず、ほぼ電源電圧の急激な変化に依存しない安定な一定の電圧レベルの基準電圧Ｖｒｅｆを生成することができる。
【０２２６】
また、ＭＯＳトランジスタ８０ｇは、基準電圧Ｖｒｅｆが所定電圧レベル（ＶＣＣ／２）よりも低くなるとオン状態となり、出力ノード８０ｊへ電流を供給する。このときには、ｐチャネルＭＯＳトランジスタ８０ｆはオフ状態にある。一方、基準電圧Ｖｒｅｆが所定電圧レベル（ＶＣＣ／２）よりも高くなると、ｐチャネルＭＯＳトランジスタ８０ｆがオン状態となり、出力ノード８０ｊの電圧レベルを低下させる。このときには、ＭＯＳトランジスタ８０ｅはオフ状態にある。したがって、このＭＯＳトランジスタ８０ｅおよび８０ｆは、同時にオン状態とならず、貫通電流は生じない。また、これらのＭＯＳトランジスタ８０ｅおよび８０ｆは、オン状態とオフ状態の境界領域にあり、その消費電流は極めて小さい。
【０２２７】
以上のように、この発明の実施の形態２１に従えば、半導体集積回路内部に基準電圧を発生する回路を設けたため、基準電圧を外部から受けるためのピン端子が不要となり、ピン端子数を低減することができ、応じてチップ面積を低減することができる。
【０２２８】
［実施の形態２２］
図２７は、この発明の実施の形態２２に従う半導体集積回路の全体の構成を概略的に示す図である。図２７に示す半導体集積回路は、以下の点において図２５に示す半導体集積回路と異なっている。
【０２２９】
すなわち、この図２７に示す半導体集積回路は、内部に設けられた基準電圧発生回路８０からの基準電圧Ｖｒｅｆと入力ノード８５に与えられた入力信号ＶＩＮを比較し、その比較結果に従って信号を出力する入力回路８６を含む。この入力回路８６は、基準電圧Ｖｒｅｆを負入力に受け、入力ノード８５からの入力信号ＶＩＮを正入力に受ける差動増幅器８６ａを含む。他の構成は、図２５に示す構成と同じであり、対応する部分には同一参照番号を付す。
【０２３０】
内部電源回路８２および入力回路８６両者にオンチップの基準電圧発生回路８０からの基準電圧Ｖｒｅｆを与えておくことにより、この入力信号の論理レベルを判定するための基準電圧を外部から各チップに共通に与える必要はなく、また入力信号の高レベルおよび低レベルの判定基準が、出力回路１０から出力ノード９へ出力される出力信号ＶＯＵＴの中心レベルと同じであり、各チップに同じ基準電圧発生回路を内蔵させておけば、入力信号および出力信号の中心レベルを同じ基準電圧Ｖｒｅｆに設定することができ、正確に信号を転送することができる。
【０２３１】
図２７に示す構成においては、入力ノード８５は、出力ノード９と別に設けられている。しかしながら、この入力ノード８５と出力ノード９は同じ外部端子に接続されていてもよい。
【０２３２】
また上述の図２６に示す基準電圧発生回路においては、基準電圧Ｖｒｅｆは、電源電圧ＶＣＣの１／２の電圧レベルに設定されている。しかしながら、先に述べたＳＳＴＬ  ３のクラスＩ方式等において用いられているように、この入力信号の高レベルおよび低レベル判定基準は、０．４５ＶＤＤＱの電圧レベルに設定されてもよい。すなわち、基準電圧Ｖｒｅｆが、０．４５ＶＤＤＱの電圧レベルに設定されてもよい。ここで、ＶＤＤＱは、出力回路専用に外部から与えられる電源電圧を示す。この出力回路専用に外部から電源電圧を与え内部回路を動作させるための電源電圧と別の電源とすることにより、出力回路動作時における内部回路用の電源電圧の変動を抑制しかつ出力回路専用に電源電圧を与えることにより、出力回路は余裕を持って出力ノードを駆動することができ、安定に信号を出力することができる。
【０２３３】
以上のように、この発明の実施の形態２２に従えば、半導体集積回路内に基準電圧発生回路を設け、この基準電圧発生回路からの基準電圧を出力信号振幅を決定する内部電源回路へ与えかつ入力信号の高レベル／低レベル判定基準となる基準電圧として用いるように構成しているため、ピン端子数を増加させることなく正確に入力信号および出力信号の中心レベルが一致した信号の転送を行なうことができる。特に、システム電源の変動時においてこのシステム内の半導体集積回路すべての電源電圧が同様に変動した場合、基準電圧も同様に変動するため、このようなシステム電源変動時においても、正確に信号の高レベル／低レベルを判定して安定にかつ正確に信号転送を行なうことができる。
【０２３４】
［実施の形態２３］
図２８は、この発明の実施の形態２３に従う半導体集積回路の全体の構成を概略的に示す図である。この図２８において、半導体集積回路１は、記憶素子としてのＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）回路９０と、このＤＲＡＭ回路９０に格納されたデータと外部からのデータに対し所定の処理を行なうプロセサ９２と、この集積回路外部と信号の授受を行なうための入出力インタフェース回路９４を含む。プロセサ９２およびＤＲＡＭ回路９０は、この入出力インタフェース回路９４とデータの授受を行なうことができる。
【０２３５】
この半導体集積回路１では、プロセサ９２とＤＲＡＭ回路９０とが集積化されている。同じ半導体チップ上にプロセサ９２およびＤＲＡＭ回路９０が載置されるため、このＤＲＡＭ回路９０は、ピン端子数を制限を受けることなく、所望のビット幅のデータバスを介してプロセサ９２とデータの授受を行なうことができる。これにより、高速データ転送が可能となる。
【０２３６】
入出力インタフェース回路９４は、これまでに説明した、出力回路１０と、この出力回路１０の出力信号の振幅を制限する内部電源回路８２を含む。入力インタフェース部は、基準電圧に従って入力信号の論理レベルの判定を行なう。
【０２３７】
図２９は、図２８に示すＤＲＡＭ回路９０の構成を概略的に示す図である。図２９において、ＤＲＡＭ回路９０は、ダイナミック型メモリセルを複数個有するＤＲＡＭ９０ａと、このＤＲＡＭ９０ａに対し、プロセサ９２または外部からの命令に従ってアクセス制御を行なうＤＲＡＭコントローラ９０ｂを含む。ＤＲＡＭコントローラ９０ｂは、ＤＲＡＭ９０ａへのデータの書込および読出を制御し、これにより、プロセサ９２とＤＲＡＭ９０ａとの間のデータ転送および入出力インタフェース回路９４とＤＲＡＭ９０ａとの間のデータ転送を実現する。
【０２３８】
図３０は、図２９に示すＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の全体の構成を概略的に示す図である。図３０において、ＤＲＡＭ９０ａは、行列状に配列される複数のメモリセルＭＣを有するメモリセルアレイ１００を含む。このメモリセルアレイ１００においては、メモリセルの各行に対応して配置され各々に対応の行のメモリセルが接続される複数のワード線と、メモリセルの各列に対応して配置され、各々に対応の列のメモリセルが接続される複数対のビット線が配置される。図３０においては、１つのワード線ＷＬと１つのビット線対ＢＬＰとを代表的に示す。ビット線対ＢＬＰはビット線ＢＬと補のビット線／ＢＬを含む。ワード線ＷＬと１対のビット線ＢＬＰの交差部に対応して複数のメモリセルＭＣが配置される。図３０においては、ビット線ＢＬとワード線ＷＬの交差部に対応して配置されるメモリセルＭＣを代表的に示す。
【０２３９】
メモリセルＭＣは、情報を電荷の形態で格納するためのメモリセルキャパシタＭＳと、ワード線ＷＬの選択時導通し、メモリセルキャパシタＭＳのストレージノードＳＮを対応のビット線（図３０においてはビット線ＢＬ）に接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。メモリセルキャパシタＭＳの他方電極ノード（セルプレート電極ノード）へは、中間電圧（セルプレート電圧）ＶＣＰが印加される。この中間電圧ＶＣＰは、ＤＲＡＭの動作電源電圧ＶＣＣと接地電圧ＧＮＤの差の１／２の電圧レベルである。このＤＲＡＭの動作電源電圧は、この半導体集積回路１のプロセサ９２およびＤＲＡＭ回路９０に共通に与えられる電源電圧であってもよく、またＤＲＡＭ内部で降圧して生成される内部電源電圧のいずれであってもよい。
【０２４０】
ＤＲＡＭ９０ａは、さらに、ＤＲＡＭ外部から与えられるアドレス信号を受けてバッファ処理して内部アドレス信号を生成するアドレスバッファ１０２と、アドレスバッファ１０２からの内部行アドレス信号に従ってメモリセルアレイ１００のアドレス指定された行に対応するワード線を選択状態へ駆動する行選択回路１０４と、活性化時、ビット線対ＢＬＰの電位を差動的に増幅し、かつラッチするセンスアンプ回路１０６と、アドレスバッファ１０２からの内部列アドレス信号に従ってメモリセルアレイ１００の列を選択する列選択回路１０８を含む。この列選択回路１０８により選択された列上のメモリセルに対し書込／読出回路１１０によりデータの書込／読出が行なわれる。この書込／読出回路１１０は、またＤＲＡＭ外部とデータの入出力を行なう。
【０２４１】
ＤＲＡＭ９０ａは、さらに、図２９に示すＤＲＡＭコントローラからの各種制御信号を受けて、内部動作に必要な制御信号を生成する制御回路１１２を含む。
【０２４２】
動作時においては、行選択回路１０４により、選択行に対応するワード線ＷＬが選択状態へ駆動され、この選択ワード線ＷＬに接続されるメモリセルのデータが対応のビット線上に読出される。ビット線ＢＬおよび／ＢＬの一方にメモリセルのデータが読出され、他方は所定のプリチャージ電位（ＶＣＣ／２）の電圧レベルに保持され、メモリセルの読出データに対する基準電圧を与える。センスアンプ回路１０６が、次いで活性化され、各ビット線対ＢＬＰの電位を差動的に増幅しかつラッチする。次いで、列選択回路１０８が、このアドレスバッファ１０２からの内部列アドレス信号に従って選択列を選択し書込／読出回路１１０へ接続する。これにより、この選択列上のメモリセルに対して書込／読出回路１１０によりデータの書込／読出が行なわれる。
【０２４３】
メモリセルキャパシタＭＳは、小占有面積で大きな容量値を実現するために、そのキャパシタ絶縁膜は薄くされる。薄いキャパシタ絶縁膜を有するメモリセルキャパシタＭＳの耐圧を保証するために、中間電圧レベルのセルプレート電圧ＶＣＰがセルプレート電極ノードＳＣへ印加される。一方、ワード線ＷＬの電位は、動作電源電圧レベルよりも高い電圧レベルまで選択時に昇圧される。したがって、このアクセストランジスタＭＴのゲート絶縁膜は、その耐圧を保証するために、メモリセルキャパシタＭＳのそれよりも厚くする。
【０２４４】
図３１は、アクセストランジスタＭＴを用いるキャパシタ（ゲートキャパシタ）とメモリセルキャパシタＭＳの単位面積あたりの容量値とＤＲＡＭの記憶容量との関係を示す図である。図３１において、横軸にＤＲＡＭの記憶容量を示し、縦軸に単位面積（μｍ2 ）あたりの容量値（単位ｆＦ）を示す。アクセストランジスタＭＴを用いるゲートキャパシタは、その耐圧は電源電圧以上である。このゲートキャパシタに用いられるトランジスタは周辺回路またはプロセサ２２（図２８参照）に含まれる論理回路の構成要素であるＭＯＳトランジスタと同様のものであってもよい。したがって、図３１においては、アクセストランジスタＭＴおよび周辺回路または論理回路の構成要素であるＭＯＳトランジスタを用いたゲートキャパシタＣｇの単位容量値Ｃ０が示される。
【０２４５】
一方、メモリセルキャパシタＭＳは、小占有面積で十分大きい容量値を実現するために、セルプレートが中間電圧ＶＣＰ（＝ＶＣＣ／２）の電圧レベルである。このメモリセルキャパシタＭＳの耐圧は、したがってＶＣＣ／２である。そのＭＯＳトランジスタと同一用途にメモリセルキャパシタＭＳを利用する場合、この耐圧特性を電源電圧ＶＣＣとするために、２個のメモリセルキャパシタＭＳを直列に接続して用いる。この場合、その容量値の直列接続による低下を補償するために、メモリセルキャパシタＭＳの面積が２倍に設定される。したがって、メモリセルキャパシタＭＳを用いる場合、図３１の曲線ＩＩＩに示すように、Ｃ０＝ＣＳ／４の関係が満たされる。ここで、ＣＳは、実際のメモリセルキャパシタＭＳの容量値である。したがって、この図３１に示す縦軸の値の１／４の値が実際のメモリセルキャパシタＭＳの容量値ＣＳを与える（図３１に示す縦軸の容量値Ｃ０は、単位面積あたりの容量値を示している）。
【０２４６】
図３１に示すように、ＭＯＳトランジスタを用いるゲートキャパシタおよびメモリセルキャパシタＭＳいずれにおいても、ＤＲＡＭの記憶容量が増加するにつれて、その容量値ＣｇおよびＣＳは増加する。ゲートキャパシタの場合、ゲート絶縁膜の膜厚およびチャネル幅／チャネル長がスケーリング則に沿ってスケールダウンされる。したがって、高集積化が進んでも、その容量値は増加するが、その増加の程度は比較的小さい（図３１の曲線Ｉ参照）。一方、メモリセルキャパシタＭＳの場合、ＤＲＡＭの記憶容量が増加するにつれて、その占有面積が低減されても、以下に述べる理由のために、ほぼ同じ大きさの容量値を実現するため、ＤＲＡＭの記憶容量の増加に伴って、その単位容量値Ｃ０はＭＯＳキャパシタ（ゲートキャパシタ）のそれに比べて急速に増加する（図３１の曲線ＩＩ参照）。
【０２４７】
ＤＲＡＭにおいては、メモリセルＭＣの記憶情報の読出は、ビット線ＢＬ（または／ＢＬ）に現れる電圧（読出電圧）ΔＶをセンスアンプにより検知増幅することにより行なわれる。この読出電圧ΔＶは、メモリセルキャパシタＭＳの容量値ＣＳとビット線ＢＬ（または／ＢＬ）の容量値ＣＢの比、ＣＳ／ＣＢ、が大きくなるほど、その絶対値が大きくなる。ビット線容量ＣＢは、ビット線ＢＬ（または／ＢＬ）の長さおよびそれに接続されるアクセストランジスタＭＴの数により決定される。このビット線容量ＣＢをできるだけ小さくするために、通常、ＤＲＡＭにおいてはブロック分割方式などが採用され、ビット線の長さが短くされかつそれに接続されるメモリセルの数が小さくされる。しかしながら、このビット線容量ＣＢの値を小さくするにも限度がある。したがって、メモリセルキャパシタＭＳの容量値ＣＳをできるだけ大きくすることが、読出電圧ΔＶの絶対値を大きくするために必要となる。
【０２４８】
また、ＤＲＡＭにおいては、入射α線による正孔・電子対の生成により蓄積電荷量の変化が生じると、読出電圧ΔＶの値が変化し、メモリセルデータの正確な読出ができなくなる。スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）においては、メモリセルはフリップフロップの構成を備えており、またフラッシュＥＥＰＲＯＭ（フラッシュメモリ：一括消去型不揮発性半導体記憶装置）のメモリセルではフローティングゲートの蓄積電荷によりメモリセルトランジスタのしきい値電圧を決定しており、これらのメモリセルに対する入射α線の影響はＤＲＡＭメモリセルに比べて小さい。このα線の影響を低減し、また十分な読出電圧ΔＶを生成するために、ＤＲＡＭにおいては、メモリセルキャパシタＭＳの蓄積電荷量はできるだけ大きくされる。特に、動作電源電圧ＶＣＣが２．５Ｖまたは１．２Ｖと小さくなると、このメモリセルキャパシタＭＳの蓄積電荷量が低減するため、十分な大きさのメモリセルＭＣの容量値が必要となる。
【０２４９】
上述のような観点から、ＤＲＡＭのメモリセルキャパシタの容量値は、集積度にかかわらずほぼ一定の大きさ（３０〜３５ｆＦ）の値が必要とされる。
【０２５０】
図３１においては、直線ＩはＭＯＳキャパシタ（ゲートキャパシタ）の容量値Ｃｇを示し、直線ＩＩは、メモリセルキャパシタを２個直列にした場合の単位面積あたりの容量値を示し、直線ＩＩＩは、実際のメモリセルキャパシタの容量値を示す。メモリセルキャパシタＭＳおよびＭＳキャパシタ（ゲートキャパシタ）の単位面積あたりの容量値Ｃ０の値を各記憶容量それぞれに対応して示す。
【０２５１】
図３１に示すように、たとえば１６ＭビットＤＲＡＭにおいては、メモリセルキャパシタＭＳを用いる容量の容量値はゲートキャパシタの容量値の０．８倍であり、６４ＭビットＤＲＡＭの場合、メモリセルキャパシタＭＳに用いる容量の単位面積あたりの容量値は、ゲートキャパシタの単位面積あたりの容量値の１．５倍となる。２５６ＭビットＤＲＡＭにおいては、メモリセルキャパシタＭＳを用いる容量の単位面積あたりの容量値は、ゲートキャパシタの単位面積あたりの容量値の約２．５倍となる。すなわち、６４ＭビットＤＲＡＭ以降の世代のＤＲＡＭにおいては、メモリセルキャパシタＭＳを用いる容量の方が、ゲートキャパシタに比べて面積効率が優れており、かつＤＲＡＭの記憶容量の増大に伴って急激に両者の容量値の差が大きくなる。
【０２５２】
本実施の形態２３においては、このメモリセルキャパシタＭＳのゲートキャパシタに対する特徴を有効に活かして、面積効率に優れた安定化容量を実現する。特に、１６Ｍビットよりも記憶容量の小さなＤＲＡＭのメモリセルキャパシタであっても、ゲートキャパシタよりも十分に大きな容量値を小占有面積で実現する面積効率に優れた容量素子を実現する。特に、図１等において示すように、内部電源電圧Ｖ４およびＶ７を安定化するための安定化容量１５および１８は、外部負荷容量の１０ないし１００倍の大きさの容量値を必要とし、たとえばその容量値は５ｎＦである。したがって、半導体集積回路がＤＲＡＭを含むとき、このＤＲＡＭのメモリセル製造プロセスと同一プロセスで安定化容量を実現することにより、小占有面積でかつ面積効率に優れた安定化容量を実現する。
【０２５３】
図３２は、ＤＲＡＭのメモリセルの断面構造を概略的に示す図である。図３２においては、２つのメモリセルＭＣａおよびＭＣｂの断面構造を概略的に示す。メモリセルＭＣａおよびＭＣｂは、低不純物濃度のＰ- 型半導体基板２００上に形成された基板２００より高濃度のＰウェル領域２０１表面に形成される。このＰウェル２０１表面に、互いに間をおいて、高濃度Ｎ型不純物領域２０２ａ、２０２ｂおよび２０２ｃが形成される。不純物領域２０２ａおよび２０２ｂの間の領域上にゲート絶縁膜（図示せず）を介してワード線（ＷＬ）となる第１層ポリシリコン層でたとえば形成される導電層２０４ａが形成され、また不純物領域２０２ｂおよび２０２ｃの間の領域上に図示しないゲート絶縁膜を介して別のワード線となるたとえば第１層ポリシリコン層で形成される導電層２０４ｂが形成される。これらの導電層２０４ａおよび２０４ｂは互いに平行に図３０の行方向に延在して配置される。
【０２５４】
これらの導電層２０４ａおよび２０４ｂ上に、たとえば第１層アルミニウム配線層で形成されるビット線（ＢＬ）となる導電層２０５がワード線となる導電層２０４ａおよび２０４ｂと交差する方向に配置される。
【０２５５】
不純物領域２０２ａに対し、導電層２０４ａ上にまで延びるプラグ部分と平坦部とを有するメモリセルキャパシタの一方電極（ストレージノード）を形成する導電層２０６ａが形成され、不純物領域２０２ｃに対し、同様プラグ部分と平坦部を有するキャパシタのストレージノードとなる導電層２０６ｂが形成される。これらの導電層２０６ａおよび２０６ｂはそれぞれ不純物領域２０２ａおよび２０２ｃに電気的に接続される。
【０２５６】
このメモリセルキャパシタのストレージノードとなる導電層２０６ａおよび２０６ｂの平坦部とキャパシタ絶縁膜２０７ａおよび２０７ｂを介して対向して、これらの導電層２０６ａおよび２０６ｂを覆うようにメモリセルキャパシタの他方電極（セルプレート電極ノード）を形成する導電層２０８が形成される。メモリセルキャパシタの他方電極層（セルプレート電極ノード）となる導電層２０８はすべてのメモリセル上にわたって延在して配置される。
【０２５７】
ワード線となる導電層２０４ａと不純物領域２０２ａおよび２０２ｂと、キャパシタとなる導電層２０６ａと、キャパシタ絶縁膜２０７ａおよび導電層２０８とにより、一方のメモリセルＭＣａが実現される。メモリセルＭＣｂは、不純物領域２０２ｂおよび２０２ｃと、ワード線となる導電層２０４ｂと、ストレージノードとなる導電層２０６ｂと、キャパシタ絶縁膜２０７ｂと、セルプレート電極ノードとなる導電層２０８とにより実現される。
【０２５８】
この図３２に示す構成から明らかなように、メモリセルのアクセストランジスタと平面図的に見て重なり合うようにメモリセルキャパシタが配置される。このような三次元的なセル構造とすることにより、セル占有面積を低減することが可能となる。一方、ストレージノードを構成する導電層２０６ａおよび２０６ｂは、その上部の平坦部の膜厚が比較的厚くされる。これにより、セルプレート電極ノードとして作用する導電層２０８との対向面積が大きくされる。この平面図的に見た占有面積の増大をもたらすことなく、対向面積を増大させ、メモリセルキャパシタの容量値を増大する。
【０２５９】
この図３２に示すメモリセルの構造はスタックトキャパシタ構造と呼ばれ、このような三次元的なスタックトキャパシタは、面積効率の優れた容量素子を実現する。本実施の形態においては、この内部電源電圧を安定化するための安定化容量素子として、このメモリセルの構造を利用する。
【０２６０】
［安定化容量素子１］
図３３は、この発明の実施の形態２３における第１の安定化容量素子の断面構造を概略的に示す図である。図３３において、Ｐ- 型半導体基板領域２００の表面上に、第１導電型の半導体基板領域としてのＮウェル（Ｎ型半導体層）２１０が形成される。このＮウェル２１０を基板領域として、図３２に示すメモリセルと同一の構造を有する容量素子が形成される。すなわち、Ｎウェル２１０の表面に互いに間隔をおいて高濃度Ｎ型不純物領域２０２ｇ，２０２ｄ，２０２ｅ，および２０２ｆが形成される。これらの不純物領域２０２ｄ〜２０２ｇは、図３２に示すメモリセルの不純物領域２０２ａおよび２０２ｂと同一製造プロセスにおいて形成される。以下の説明において、図３２に示す構成要素と図３３に示す構成要素において添字を除いて同じ参照数字が付される構成要素は、同一の製造プロセスで形成される。
【０２６１】
不純物領域２０２ｆに隣接して、素子分離用のたとえば熱酸化膜である素子分離膜２０９ｃが形成される。また、不純物領域２０２ｄおよび２０２ｇの間に、素子分離膜２０９ｂが形成され、また不純物領域２０２ｇ外部に接して素子分離膜２０９ａが形成される。素子分離膜２０９ａおよび２０９ｃによりこの容量素子形成領域が規定される。
【０２６２】
不純物領域２０２ｄおよび２０２ｅの間の半導体基板領域（Ｎウェル）２１０上に、ゲート絶縁膜２０３ａを介してワード線と同一層に導電層２０４ｄが形成される。不純物領域２０２ｅおよび２０２ｆの間の半導体基板領域２１０表面上にゲート絶縁膜２０３ｂを介してワード線と同一層に形成される導電層２０４ｅが形成される。また、素子分離膜２０９ｂおよび２０９ｃ上にワード線と同一層の導電層２０４ｃおよび２０４ｃ′が形成される。これらの導電層２０４ｃ〜２０４ｃ′は、図３２に示すワード線すなわちゲート電極層２０４ａおよび２０４ｂと同様の不純物が導入された低抵抗のポリシリコン、高融点金属または高融点金属シリサイド層で形成される。これらの導電層２０４ｃ〜２０４ｅおよび４０ｃ′は、ワード線相当導電層である。
【０２６３】
不純物領域２０２ｄおよび２０２ｆに対し断面がＴ字型形状を有する第１の導電層２０６ｃおよび２０６ｄがそれぞれ形成され、これらの第１の導電層２０６ｃおよび２０６ｄは不純物領域２０２ｄおよび２０２ｆにそれぞれ電気的に接続される。これらの第１の導電層２０６ｃおよび２０６ｄの各々は、対応の不純物領域２０２ｄおよび２０２ｆと電気的に接続するためのプラグ部分（脚部分）と実際に容量を形成するために、比較的大きな表面面積を有するフラット部分を有する。これらの導電層２０６ｃおよび２０６ｄは、図３２に示すメモリセルのストレージノードを構成する導電層２０６ａおよび２０６ｂと同一の製造プロセスで形成されかつ同一構造および材料（不純物ドープトポリシリコン）を有する。第１の導電層２０６ｃおよび２０６ｄは、所定形状にパターニングされており、互いに層間絶縁膜により分離されている。
【０２６４】
第１の導電層２０６ｃおよび２０６ｄ上に絶縁膜２０７ａおよび２０７ｂを介して第２の導電層２０８ａが形成される。この第２の導電層２０８ａは、低抵抗の高濃度に不純物がドープされたポリシリコンで構成され、図３２に示すメモリセルのキャパシタの他方電極となるセルプレート導電層２０８と同一製造プロセスで形成される。
【０２６５】
不純物領域２０２ｅは、図の水平方向に沿って延在する導電層２０５ａに電気的に接続される。この導電層２０５ａは、図３２に示すビット線を構成する導電層２０５に対応し、このビット線２０５と同一製造プロセスで形成されかつこのビット線に対応する導電層２０５と同一材料の高融点金属シリサイドなどで構成される。第２の導電層２０８ａが、この容量素子の一方電極ノードＶＡに電気的に接続され、Ｎウェル２１０の表面に形成された不純物領域２０２ｇが、この容量素子の他方電極ノードＶＢに電気的に接続される。
【０２６６】
この図３３に示す構成においては、第２の導電層２０８ａが容量素子の一方電極を形成する。第１の導電層２０６ｃおよび２０６ｄが不純物領域２０２ｄおよび２０２ｆを介してＮウェル（半導体基板領域）２１０に電気的に接続されてこの容量素子の他方電極ノードＶＢにさらに電気的に接続される。したがって、領域ＡおよびＢに形成される容量が互いに並列に電極ノードＶＡおよびＶＢの間に接続される。これらの電極ノードＶＡおよびＶＢが、図１に示すＭＯＳトランジスタ５または８のドレインおよびソースにそれぞれ接続される。
【０２６７】
この図３３に示す容量素子は、メモリセルと同一の構造を備えており、領域ＡおよびＢに形成される容量素子の占有面積は十分小さくされている。キャパシタ絶縁膜２０７ｃおよび２０７ｄは、図３２に示すメモリセルのキャパシタ絶縁膜２０７ａおよび２０７ｂと同様、シリコン窒化膜およびシリコン酸化膜の２層構造を有しており、十分大きな容量値を小占有面積で実現することができる。
【０２６８】
また、領域ＡおよびＢに形成される容量素子は、メモリセルと同一の構成を備えているため、半導体基板領域（Ｎウェル）２１０の形成を除いてすべてメモリセルの対応する構成要素の製造工程と同一の工程でこれらの構成要素を形成することができ、ＤＲＡＭにおいて製造工程数を増加させることがなく面積効率の優れた容量素子を実現することができる。
【０２６９】
図３４は、図３３に示す容量素子の平面レイアウトを示す図である。図３４において、不純物領域２０２ｄおよび２０２ｅの間に、ワード線に相当する導電層２０４ｄが配設され、不純物領域２０２ｅおよび２０２ｆの間に、ワード線に相当する導電層２０４ｅが配設される。不純物領域２０２ｅはコンタクト孔２１５を介してビット線に相当する導電層２０５ａに電気的に接続される。導電層２０４ｄおよび２０４ｅと導電層２０５ａとは互いに直交する方向に配設される。これは、先に説明したように、容量素子はメモリセルと同一の構成を備えており、導電層２０４ｄおよび２０４ｅがワード線に相当し、導電層２０５ａがビット線に相当するためである。
【０２７０】
不純物領域２０２ｄは、破線で示すプラグ部分を介して導電層２０６ｃに電気的に接続され、不純物領域２０２ｆは、破線で示すプラグ部分を介して導電層２０６ｄに電気的に接続される。導電層２０６ｃおよび２０６ｄ上にメモリセルキャパシタのセルプレートに相当する導電層２０８ａが配置される。容量素子の電極ノードを構成する導電層２０６ｃおよび２０６ｄは、ともに導電層２０４ｄおよび２０４ｅ上にまで延在している。
【０２７１】
図３３に示すように、これらの導電層２０６ｃおよび２０６ｄの上側平坦部分は膜厚が厚くされており、その側面の表面積は十分大きくされている。したがって、導電層２０８ａと導電層２０６ｃおよび２０６ｄとの対向面積が十分大きくされる。すなわち、ＤＲＡＭのメモリセルキャパシタの特徴である小占有面積で大きな容量値を実現するという特徴を備える容量素子を得ることができる。この図３３および図３４に示す容量素子が、メモリセルのアレイ構成と同様、必要な数だけ行および列方向に配置される。
【０２７２】
図３５（Ａ）および（Ｂ）は、１つの単位容量素子の電気的等価回路およびこの発明の実施の形態２３の第１の容量素子の電気的等価回路を示す図である。図３５（Ａ）に示すように、１つの単位容量素子は、導電層２０８ａと導電層２０６（２０６ｃまたは２０６ｄ）とで形成される容量ＣＳ（メモリセルキャパシタＭＳに相当）と、ワード線に相当する導電層２０４（２０４ｄ，２０４ｅ）と半導体基板領域（Ｎウェル）２１０とで形成される容量Ｃｐを含む。容量Ｃｐおよび容量ＣＳは、半導体基板領域２１０に並列に接続される。容量ＣＳの一方電極がノードＶＡに接続される。半導体基板領域２１０は、他方電極ノードＶＢに接続される。容量Ｃｐを形成するワード線相当導電層２０４（２０４ｃ〜２０４ｆ）はフローティング状態とされてもよく、また一定の電位に固定的に接続されてもよい。容量Ｃｐは、メモリセルのアクセストランジスタのゲート容量に相当する。したがって容量Ｃｐの耐圧は、電源電圧ＶＣＣ以上であり、この導電層２０４（２０４ｄ，２０４ｅ）に固定的に電源電圧ＶＣＣが与えられても何ら信頼性が損なわれることはない。一方、メモリセルキャパシタに対応する容量ＣＳは、そのキャパシタ絶縁膜が十分薄くされており、耐圧は小さい。しかしながら、電極ノードＶＡおよびＶＢの間に印加される電圧は、ＶＣＣ／２よりも低い電圧レベルであり、その信頼性は何ら損なわれることはない。
【０２７３】
図３５（Ｂ）において、電源ノードＶＡおよびＶＢの間に、容量ＣＳが複数個並列に接続される。図３５（Ｂ）においては、容量Ｃｐは、容量ＣＳに比べて小さいため示していない。この図３５（Ｂ）に示すように、容量ＣＳが並列に複数個ノードＶＡおよびＶＢの間に接続される。容量ＣＳの数をＸとすると、この容量素子は、Ｘ・ＣＳの容量値を与える。したがって、メモリセルキャパシタに相当する単位容量素子ＣＳを並列に必要な数だけ接続することにより、必要とされる容量値を有する容量素子を低占有面積で容易に実現することができる。
【０２７４】
図３６（Ａ）は、この図３３および図３４に示す容量素子を第１のノード４の電圧安定化のための容量素子として用いた際の接続態様を示す図である。図３６（Ａ）において、この容量素子１５の一方電極ノードＶＡが第１の電圧源ＶＣＣに接続され、他方電極ノードＶＢが第１のノード４に接続される。第１のノード４上の内部電源電圧Ｖ４は、先に説明しているように、基準電圧Ｖｒｅｆよりも高い電圧レベルであり、したがって電源電圧ＶＣＣと内部電源電圧Ｖ４の差は、ＶＣＣ／２よりも小さい。したがって安定化容量素子１５の電極ノードＶＡおよびＶＢ間には、ＶＣＣ／２よりも高い電圧は印加されず、メモリセルキャパシタと同一のキャパシタを複数個並列に接続して用いても、十分にその耐圧は保証される。
【０２７５】
図３６（Ｂ）は、低レベル内部電源電圧を安定化するための容量素子の接続態様を示す図である。ｐチャネルＭＯＳトランジスタ８と並列に容量素子１８が接続される。この容量素子１８の一方電極ノードＶＡが第２のノード７に電気的に接続され、他方電極ノードＶＢが接地ノード（第２の電圧源）ＶＳＳに電気的に接続される。第２のノード７上の低レベル内部電源電圧Ｖ７は、内部電源電圧ＶＳａよりも高い電圧レベルである。したがって、この第２のノード７上の低レベル内部電源電圧Ｖ７は、基準電圧Ｖｒｅｆよりも低い電圧レベルである。したがってこの低レベル内部電源電圧Ｖ７と接地電圧ＶＳＳの差は、ＶＣＣ／２よりも小さい。したがってこの安定化容量１８に対し、図３３および図３４に示す容量素子を複数個並列に接続して用いても、十分にその耐圧は保証される。なお、図３６（Ａ）および（Ｂ）において電極ＶＡおよびＶＢの接続位置は入れ換えられてもよい。
【０２７６】
図３６（Ａ）および（Ｂ）に示すように、メモリセルと同一の構造を利用し、特にメモリセルキャパシタと同一構成を利用して容量値を実現し、このメモリセルキャパシタと同一構造の単位容量素子を複数個並列に接続して安定化容量素子を実現しているため、容易に低占有面積で必要とされる容量素子を有する安定化容量を実現することができる。また、メモリセルと同一製造プロセスでこれらの安定化容量素子を実現することができ、何ら製造プロセスを増加させることはない。
【０２７７】
［安定化容量素子２］
図３７（Ａ）は、この発明の実施の形態２３の第２の安定化容量素子の断面構造を概略的に示す図である。この図３７（Ａ）に示す安定化容量素子の構成においては、Ｐ型半導体基板２００表面に形成されるＮウェル２１０表面上全体にわたって、ゲート絶縁膜２０３ｃを介してワード線に相当する導電層２０４ｆが形成される。このワード線相当導電層２０４ｆは、Ｎウェル２１０のほぼ全表面上にわたって形成される。このワード線相当導電層２０４ｆ上に、図示しない層間絶縁膜を介してビット線に相当する導電層２０５ｂが形成される。このビット線相当導電層２０５ｂは、ワード線相当導電層２０４ｆとほぼ全面にわたって対向するように形成される。このビット線相当導電層２０５ｂ上に、メモリセルキャパシタのストレージノードに相当する第１の導電層２０６ｅ１、２０６ｅ２、…２０６ｅｎがそれぞれ間をおいて形成される。これらの第１の導電層２０６ｅ１〜２０６ｅｎは、ビット線相当導電層２０５ｂに共通に電気的に接続される。メモリセルキャパシタのストレージノードの容量形成部分（頭部の平坦部分）は、ビット線よりも上部に形成される。このため、メモリセルの製造プロセスにおいて、このメモリセルキャパシタのストレージノードは、ビット線の製造後形成される。したがって、この図３７（Ａ）に示す容量素子の構成においても、先の図３３に示す単位容量素子と対応の不純物領域とを電気的に接続するためのコンタクト孔の形成と同様にして、メモリセルキャパシタ製造プロセスと同一製造プロセスで、すなわちメモリセルキャパシタのストレージノードのためのコンタクト孔の形成プロセスで、これらの第１の導電層２０６ｅ１〜２０６ｅｎとビット線相当導電層２０５ｂとを電気的に接続するためのコンタクト孔を形成することができる。これにより、図３７（Ａ）に示す構成においても、マスク数および製造プロセス数を何ら増加させることはない。これらの第１の導電層２０６ｅ１〜２０６ｅｎを覆うように、キャパシタ絶縁膜２０７ｅを介してメモリセルプレート電極層と同一層の第２の導電層２０８ｂが形成される。
【０２７８】
Ｎウェル２１０は、その表面に形成された高濃度Ｎ型不純物領域２０２ｈを介して電極ノードＶＢに接続される。ワード線相当導電層２０４ｆおよび第２の導電層２０８ｂが電極ノードＶＡに接続される。ビット線相当導電層２０５ｂは、電極ノードＶＢに接続される。
【０２７９】
この図３７（Ａ）に示す容量素子の構成においては、ワード線相当導電層２０４ｆとビット線相当導電層２０５ｂの間の層間絶縁膜により、容量Ｃｑが形成される。ストレージノードに相当する第１の導電層２０６ｅ１〜２０６ｅｎと第２の導電層２０８ｂは、その間のキャパシタ絶縁膜２０７ｅによりｎ個の単位容量素子の並列接続された容量素子を実現する。したがって、この第１の導電層２０６ｅ１〜２０６ｅｎ、キャパシタ絶縁膜２０７ｅおよび第２の導電層２０８ｂにより、ｎ・ＣＳの容量値を有する容量素子が実現される。
【０２８０】
第１の導電層２０６ｅ１〜２０６ｅｎが、ビット線相当導電層２０５ｂに共通に電気的に接続されていても、この容量素子の容量値は、第１の導電層２０６ｅ１〜２０６ｅｎの第２の導電層２０８ｂに対向する頭部の平坦部分の表面積により決定される。したがって第２の導電層２０８ｂと第１の導電層２０６ｅ１〜２０６ｅｎとキャパシタ絶縁膜２０７ｅにより形成される容量素子の容量値は、先の図３５（Ｂ）に示す容量素子Ｉの容量値と同じである。
【０２８１】
ワード線相当導電層２０４ｆとＮウェル２１０とゲート絶縁膜２０３ｃとにより、容量素子Ｃａが形成される。Ｎウェル２１０は、不純物領域２０２ｈを介して電極ノードＶＢに電気的に接続されており、このＮウェル２１０の表面全体が、キャパシタの一方電極として機能する。
【０２８２】
図３７（Ｂ）は、この図３７（Ａ）に示す容量素子の電気的等価回路を示す図である。図３７（Ｂ）に示すように、電極ノードＶＡおよびＶＢの間に、容量Ｃａ、ＣＳ１、…、ＣＳｎおよびＣｑが並列に接続される。したがって、このＮウェル２１０表面にほぼ全面にわたって形成されるワード線相当導電層２０４ｆにより容量Ｃａの値が図３３に示す容量素子の構造よりも大きくなり、またビット線相当導電層２０５ｂとワード線相当導電層２０４ｆの間に形成される容量Ｃｑが追加され、容量値をより大きくすることができる。このビット線相当導電層２０５ｂとワード線相当導電層２０４ｆの間に形成される層間絶縁膜の膜厚は、ゲート絶縁膜２０３ｃのそれよりも約２０倍程度厚くされている。これは、配線間の寄生容量による容量結合を防止するためである。したがって、容量Ｃｑの容量値は、容量Ｃａの容量値の５％程度の値となる。
【０２８３】
なお、ビット線相当導電層２０５ｂは、タングステンまたはモリブデンなどの高融点金属とポリシリコンとの複合構造または高融点金属シリサイド構造のいずれで構成されていてもよい。これは、ワード線相当導電層２０４ｆについても同様である。
【０２８４】
［安定化容量素子３］
図３８（Ａ）は、この発明の実施の形態２３の第３の安定化容量素子の断面構造を概略的に示す図である。図３８（Ａ）において、Ｐ型半導体基板２００表面に、Ｎウェル２１０ａが形成される。このＮウェル２１０ａは、図３３および図３７に示すＮウェル２１０に比べて、その表面不純物濃度が低くされる。このＮウェル２１０ａの表面不純物濃度を低くすることにより、チャネルを形成しやすくする。Ｎウェル２１０ａのほぼ全表面上にわたって、ゲート絶縁膜２０３ｄを介してワード線に相当する導電層２０４ｇが形成される。このワード線相当導電層２０４ｇ上に、互いに間をおいて、ストレージノードに相当する第１の導電層２０６ｆ１〜２０６ｆｎが形成される。これらの第１の導電層２０６ｆ１〜２０６ｆｎ上に、キャパシタ絶縁膜２０７ｆを介してセルプレートに相当する第２の導電層２０８ｃが形成される。第１の導電層２０６ｆ１〜２０６ｆｎは共通にワード線相当導電層２０４ｇに電気的に接続される。
【０２８５】
Ｎウェル２１０ａの周辺表面に、高濃度Ｐ型不純物領域２１９と、この不純物領域量２１９に隣接して、高濃度Ｎ型不純物領域２０２ｉが設けられる。
【０２８６】
ワード線相当導電層２０４ｇは電極ノードＶＢに電気的に接続され、不純物領域２０２ｉおよび２１９ならびに第２の導電層２０８ｃは、電極ノードＶＡに電気的に接続される。
【０２８７】
この図３８（Ａ）に示すように、Ｎウェル２１０ａの表面不純物濃度を比較的低くして、チャネル領域２２０を形成する。このチャネル領域２２０は、高濃度Ｐ型不純物領域２１９に電気的に接続され、キャパシタの一方電極を形成する。したがって、このワード線相当導電層２０４ｇとゲート絶縁膜２０３ｄとチャネル領域２２０により、ｐチャネルＭＯＳトランジスタを用いたＭＯＳキャパシタが形成される。先の図３３および図３７に示すＮウェル２１０は、高濃度Ｎ型不純物領域に電気的に接続されており、チャネル領域が形成されず、その表面が電極として利用されており、表面抵抗は小さくされている。
【０２８８】
しかしながら、この図３８（Ａ）に示すように、Ｎウェル２１０ａの表面不純物濃度を比較的低くしてチャネル領域２２０を形成することにより、このチャネル領域２２０に、図示しない空乏層領域が形成される。この空乏層領域は、電荷が存在しない領域であり、チャネル領域２２０とウェル２１０ａの間に空乏層容量が形成され、したがって、この図３８（Ａ）に示すＭＯＳキャパシタは、ゲート絶縁膜２０３ｄにより形成される容量値と空乏層容量による容量値とが加算された容量値を有し、応じてこの容量素子の容量値を大きくすることができる。
【０２８９】
すなわち、図３８（Ｂ）に示すように、電極ノードＶＡおよびＶＢの間に、単位容量素子ＣＳ１〜ＣＳｎおよびＭＯＳキャパシタＣｍが電気的に並列に接続された、面積効率のより優れた容量素子を実現することができる。高濃度Ｐ型不純物領域２１９は、チャネル領域２２０に対し電荷を供給し、このチャネル領域２２０を一方電極として作用させる。一方、高濃度Ｎ型不純物領域２０２ｉは、Ｎウェル２１０ａに電極ノードＶＡの電圧を印加する。したがって、ｐチャネルＭＯＳトランジスタの構成において、ソース／ドレイン領域となる高濃度Ｐ型不純物領域２１９の電圧とこのＭＯＳトランジスタの基板領域となるＮウェル２１０ａの電圧が等しくなり、応じてこのＭＯＳキャパシタを構成するＭＯＳトランジスタのしきい値電圧に対する基板効果をなくし、電極ノードＶＡに印加される電圧にかかわらず、安定に一定の容量値を実現することができる。
【０２９０】
この図３８（Ａ）に示す容量素子を、内部電源電圧を安定化するための安定化容量として用いる。この場合に、ＭＯＳキャパシタは、Ｎウェル２１０ａの表面に、Ｐ型チャネル領域を形成する。したがって、電極ノードＶＢへは、電極ノードＶＡへ印加される電圧よりも低い電圧が印加される。したがって、その接続形態は、図３６（Ａ）および（Ｂ）に示す接続と同じとなる。
【０２９１】
以上のように、この発明の実施の形態２３に従えば、安定化容量としてメモリセルと同一構造を有するキャパシタを利用しているため、小占有面積で大きな容量値を有する容量を実現することができる。
【０２９２】
なお、この半導体集積回路としては、図２８に示すようなプロセサとＤＲＡＭとが集積化された構成に限らず、ＤＲＡＭとロジックとが同一半導体チップ上に集積化された構成であってもよい。
【０２９３】
また、図３９に示すように、半導体集積回路１は、ＤＲＡＭ２３０と、たとえばシステムクロックであるクロック信号ＣＬＫに同期してデータの入出力を行なう入出力インタフェース回路２３２を含んでもよい。この入出力インタフェース回路２３２は、ＤＲＡＭ２３０の選択メモリセルとデータの授受を行なう。この入出力インタフェース回路２３２に含まれる出力部が、振幅制限機能を備える。ＤＲＡＭ２３０は、通常のＤＲＡＭと同様の構成を備える。この図３９に示すようなクロックに同期してデータの入出力を行なうメモリであっても、半導体集積回路１内に、スタックトキャパシタ型のメモリセルを有するＤＲＡＭが設けられていれば、このメモリセルと同一構成のキャパシタを用いて安定化容量を実現することができる。
【０２９４】
この図３９に示す入出力インタフェース回路２３２は、また、クロック同期型半導体記憶装置における入出力バッファの部分であってもよい。
【０２９５】
［実施の形態２４］
［安定化容量の接続形態１］
図４０は、出力安定化のための安定化容量の第１の接続態様を示す図である。図４０において、第１のノード４の電圧安定化のための安定化容量１５ａが、第１のノード４と第２の電圧源（以下、単に接地ノードと称す）ＶＳＳとの間に接続される。第２のノード７の電圧安定化のための安定化容量１８は、第２のノード７と接地ノードＶＳＳとの間に接続される。
【０２９６】
出力回路１０の動作時、第１のノード４から出力ノード９へ電流が流れる場合第１の電源回路５の、ＭＯＳトランジスタ５ａまたは５ｃを介して電流が供給され、またこの安定化容量１５ａを介して電流ｉａが供給される。ＭＯＳトランジスタ５ａまたは５ｃは、そのオン抵抗は比較的高い。第１のノード４の電圧が急激に変化する場合、安定化容量１５ａの蓄積電荷が第１のノード４を介して出力回路１０へ与えられる。第１のノード４の電圧変化時において、この第１のノード４の電圧が高速に変化する場合、安定化容量１５ａのインピーダンス（１／ｊ・ｗ・ｃ）は、ＭＯＳトランジスタ５ａまたは５ｃのインピーダンス（オン抵抗）よりも小さい。この場合、安定化容量１５ａは、その蓄積電荷を第１のノード４へ与えるとともに、接地ノードＶＳＳから電荷を取込み、第１のノード４へ供給する。したがって、この出力回路１０が動作し、第１のノード４の電圧レベルが高速に変化する場合には、安定化容量１５ａを介して接地ノードＶＳＳから第１のノード４へ電流ｉａが等価的に流れる。
【０２９７】
一方、この出力回路１０の動作時、出力ノード９が放電される場合には、第２のノード７の電圧レベルが高速で変化する。この場合、安定化容量１８のインピーダンスが第２の電源回路８に含まれるＭＯＳトランジスタ８ａまたは８ｃのオン抵抗よりも小さく、この第２のノード７に出力ノード９から与えられた電流が、安定化容量１８を介して接地ノードＶＳＳへ放電される。これらの安定化容量１５ａおよび１８を電流ｉａおよびｉｂがそれぞれ流れるのは、この出力回路１０の動作時の過渡的な状態であり、これらの第１のノード４および第２のノード７の電圧レベルは、過渡状態では、この出力ノード９に接続される負荷容量の容量値と安定化容量１５ａまたは１８の容量値により決定される。すなわち、負荷容量と安定化容量１５ａまたは１８との電荷の容量分割による電圧レベルにより決定される。
【０２９８】
この図４０に示す安定化容量の接続形態では、安定化容量１５ａおよび１８はともに接地ノードＶＳＳにその一方の電極ノードが電気的に接続される。したがって、半導体集積回路のレイアウトにおいて、近傍に接地線しか存在しない領域においても容易にこれらの安定化容量１５ａおよび１８を配置することができる。
【０２９９】
［接続形態２］
図４１は、この発明の実施の形態２４における安定化容量の第２の接続態様を示す図である。この図４１に示す構成においては、第２のノード７の電圧を安定化するための安定化容量１８ａが、第１の電圧源（以下、電源ノードと称す）ＶＣＣと第２のノード７の間に接続される。第１のノード４の電圧を安定化するための安定化容量１５は、図１に示す配置と同様、電源ノードＶＣＣと第１のノード４の間に接続される。
【０３００】
出力回路１０の動作時において、出力ノード９が高レベルに充電される場合、電流ドライブＭＯＳトランジスタのインピーダンス（オン抵抗）よりも、安定化容量１５のインピーダンスが小さく、この安定化容量１５を介して電流ｉｃが第１のノード４へ供給され、出力回路１０を介して出力ノード９へ伝達される。この安定化容量１５を介して電流ｉｃが流れるのは、第１のノード４の電圧レベルが急激に低下し、安定化容量１５の電極に蓄積された電荷が減少すると、その減少した電荷を補償するため電源ノードＶＣＣから電荷が、安定化容量１５の第１のノード４に接続される電極へ供給されるためである。つまり、この第１のノード４に接続される電極に蓄積される電荷Ｑは、Ｃ１５・Ｖ１５で与えられる。ここで、Ｃ１５は、安定化容量１５の容量値を示し、Ｖ１５は、その安定化容量１５の電極間に印加される電圧を示す。したがって、第１のノード４の電圧が急激に低下した場合、安定化容量１５に印加される電圧Ｖ１５が大きくなり、等価的に電荷量Ｑが大きくなり、この増加する電荷量Ｑは、電源ノードＶＣＣから供給される。
【０３０１】
一方、出力回路１０が出力ノード９を低レベルに放電する場合、第２の電源回路８のＭＯＳトランジスタ８ａまたは８ｃのインピーダンスは大きく、低インピーダンス状態の安定化容量１８ａを介して第２のノード７から電源ノードＶＣＣに電流ｉｄが流れる。この場合においても、安定化容量１８ａへ伝達された電荷が電源ノードＶＣＣにより吸収されるので、等価的に電流ｉｄが流れる。
【０３０２】
この図４１に示す接続態様の場合、安定化容量１５および１８ａは、電源ノードＶＣＣに結合される。したがって、この安定化容量１５および１８ａの配置領域近傍において接地線が配設されていない領域においてこれらの安定化容量１５および１８ａを配置することができ、これらの安定化容量１５および１８ａのレイアウトの自由度が向上する。
【０３０３】
［接続形態３］
図４２は、この発明の実施の形態２４における安定化容量の第３の接続形態を示す図である。この図４２に示す構成においては、第１のノード４の電圧を安定化するための安定化容量１５ｂが、第１のノード４と信号出力のために与えられる電源電圧ＶＣＣＱを与える第３の電圧源（以下、出力電源と称す）ＶＣＣＱの間に接続される。第２のノード７の電圧レベルを安定化するための安定化容量１８ｂは、第２のノード７と信号出力のための接地電圧ＶＳＳＱを与える第４の電圧源（以下、出力接地ノードと称す）ＶＳＳＱの間に接続される。
【０３０４】
ＭＯＳトランジスタ５のソースには、出力電源ノードＶＣＣＱと別に設けられた電源電圧ＶＣＣが与えられる。ＭＯＳトランジスタ８のソースへは、この出力接地ノードＶＳＳＱに与えられる接地電圧ＶＳＳＱと別に設けられた第２の電圧源からの接地電圧ＶＳＳが供給される。
【０３０５】
出力のための電源電圧ＶＣＣＱおよび接地電圧ＶＳＳＱは、出力回路の動作時信号出力のために大きな電流が消費されるため、この消費電流を安定に供給するために、内部回路のための電源と別に与えられる。出力回路１０の動作時において、急激に大きな動作電流が流れるのは、安定化容量１５ｂおよび１８ｂにおいてである。したがって、これらの安定化容量１５ｂの一方電極を出力電源ノードＶＣＣＱに接続し、かつ安定化容量１８ｂの一方電極ノードを出力接地ノードＶＳＳＱに接続することにより、出力回路１０の動作時の大きな消費電流を安定に供給することができる。また、電源電圧ＶＣＣおよび接地電圧ＶＳＳは、他の内部回路との動作電源電圧として用いられる。したがって、この第１のノード４および第２のノード７の内部電源電圧の電圧レベルを設定する回路は、この出力電源ノードＶＣＣＱおよび出力接地ノードＶＳＳＱ近傍に配置する必要がなく、第１および第２のノード４および７の電圧を設定するための回路のレイアウトに対する制限が少なくなり、設計の自由度が改善される。
【０３０６】
この図４２に示す安定化容量１５ｂおよび１８ｂの動作は、それぞれ、図４１に示す安定化容量１５および図４に示す安定化容量１８のそれと同じである（単に接続されるノードが異なるだけである）。
【０３０７】
［接続形態４］
図４３は、この発明の実施の形態２４における安定化容量の第４の接続形態を示す図である。この図４３に示す構成においては、電源ノードＶＣＣと第１のノード４の間に安定化容量１５が接続され、第２のノード７と接地ノードＶＳＳの間に安定化容量１８が接続される。さらに、第１のノード４と第２のノード７との間に容量素子３００が接続される。
【０３０８】
この図４３に示すように、第１のノード４と第２のノード７に別の容量素子３００を新たに接続することにより、以下の効果が得られる。
【０３０９】
出力回路１０が動作し、出力ノード９を放電するとき、この第２のノード７へ出力回路１０を介して与えられる放電電流は、第２の電源回路８のＭＯＳトランジスタ８ａまたは８ｃのインピーダンスが高いため、安定化容量１８を介して放電され、また同時に、容量素子３００および１５を介して電源ノードＶＣＣへも放電される。したがって、接地ノードＶＳＳへの放電電流が低減され、この接地電圧ＶＳＳのノイズを低減することができる。同様、出力回路１０がこの出力ノード９を充電する場合、第１の電源回路５のＭＯＳトランジスタ５ａまたは５ｃのインピーダンスが高いため、安定化容量素子１５を介して第１のノード４へ電流が供給されてまた接地ノードＶＳＳから容量素子１８および３００を介して第１のノードへ電流が供給される。この接地ノードＶＳＳから容量素子１８および３００を介して第１のノード４へ電流が流れるのは、容量素子３００の一方電極が第１のノード４に接続されており、この容量素子３００の電極に蓄積された電荷量が少なくなったとき、この容量素子３００を介して過渡的に電流が流れる。このとき、ＭＯＳトランジスタ８ａまたは８ｃのインピーダンスは高いため、容量素子１８を介して容量素子３００へ電荷が供給される。
【０３１０】
したがって、この充放電電流を接地ノードＶＳＳおよび電源ノードＶＣＣ両者に分散させることができ、出力回路１０の動作時における電源ノイズ（電源電圧ＶＣＣおよび接地電圧ＶＳＳ両者に生じるノイズ）を小さくすることができる。加えて、この安定化容量素子３００を設けることにより、第１のノード４および第２のノード７に対する安定化容量の容量値を面積増大を伴うことなく増加させることができる。以下にこの安定化容量素子の面積効率向上について説明する。
【０３１１】
図４４は、第２のノードに対する安定化容量の等価回路を示す図である。第２のノード７に対しては、安定化容量１８と並列に容量素子３００および１５の直列体が接続される。今、安定化容量１５の容量値をＣｖ、安定化容量１８の容量値をＣｇ、および容量素子３００の容量値をＣｃとし、第２のノード７に接続する安定化容量全体の容量Ｃｔを求める。この合成容量値Ｃｔは次式で表わされる：
Ｃｔ＝Ｃｇ＋Ｃｖ・Ｃｃ／（Ｃｖ＋Ｃｃ）    …（１１）
容量素子１５、１８および３００の容量値の合計は、面積を一定とするという仮定により、一定値Ｋをとると仮定する：
Ｃｖ＋Ｃｇ＋Ｃｃ＝Ｋ    …（１２）
容量１５および１８の容量値ＣｖおよびＣｇは、互いに等しいと仮定する。
【０３１２】
Ｃｖ＝Ｃｇ    …（１３）
上式（１２）および（１３）より、次式が得られる：
Ｃｃ＝Ｋ−２・Ｃｇ    …（１４）
式（１４）を式（１１）に代入すると、次式が得られる：
Ｃｔ＝Ｃｇ＋Ｃｇ・（Ｋ−２・Ｃｇ）／（Ｃｇ＋Ｋ−２・Ｃｇ）
＝Ｃｇ＋Ｃｇ・（Ｋ−２・Ｃｇ）（Ｋ−Ｃｇ）-1    …（１５）
容量値Ｃｇについての合成容量値Ｃｔの最大値を求めるため、上式（１５）をＣｇで微分する。
【０３１３】
0003967002.tif 000002
極値は、上式（１６）を０と置くことにより求められる。
【０３１４】
３・Ｃｇ2 −６・Ｋ・Ｃｇ＋２・Ｋ2 ＝０    …（１７）
上記（１７）を解くと、次式が求められる。
【０３１５】
Ｃｇ＝（１±１／√３）・Ｋ    …（１８）
容量値Ｃｇの値域は０とＫの間である。したがって、上式（１８）から、極大値を与える容量値Ｃｇの値が合成容量Ｃｔの最大値を与える。この最大値を与える容量値Ｃｇは、次式で与えられる。
【０３１６】
Ｃｇ＝（１−１／√３）・Ｋ    …（１８ａ）
上式（１８ａ）を上式（１４）へ代入すると次式が得られる。
【０３１７】
Ｃｃ＝（−１＋２／√３）・Ｋ    …（１９）
容量値Ｃｃの値域は、０≦Ｃｃ≦Ｋであり、上式（１９）はこの条件を満足している。これらの式（１８ａ）および（１９）を、式（１５）に代入すると、合成容量Ｃｔの最大値Ｃｔｍａｘが求められる。
【０３１８】
Ｃｔｍａｘ＝（４−２√３）・Ｋ
全体の容量を１とすると、Ｋ＝１である。このときには、合成容量Ｃｔの最大値Ｃｔｍａｘは次式で表わされる。
【０３１９】
Ｃｔｍａｘ＝４−２√３
＝０．５３５９
したがって、容量値Ｃｇを０．５とし、また容量値Ｃｖを０．５とし、２つの安定化容量１５および１８のみを用いた場合に比べて、それぞれ第１のノード４および第２のノード７に接続される安定化容量の容量値は、それぞれ０．０３５９だけ増加させることができ、応じて全体として、安定化容量の容量値を約７．２％増大することができる。これは逆に言えば、容量素子１５、１８および３００の３つの容量素子を接続することにより、安定化容量の占有面積を低減することができる。
【０３２０】
図４５（Ａ）に、これらの容量素子の容量値と合成容量Ｃｔの具体的値を示し、図４５（Ｂ）に合成容量の容量値Ｃｔと安定化容量１８の容量値Ｃｇの関係を示す。図４５（Ｂ）において、縦軸には合成容量Ｃｔの容量値（単位Ｋ＝１）を示し、横軸に、安定化容量１８の容量値Ｃｇを示す。この図４５（Ａ）および（Ｂ）に示すように、合成容量Ｃｔの容量値は、容量値ＣｖおよびＣｇが０．４であり、容量Ｃｃが０．２のとき０．５よりも大きな０．５３という値をとっている。すなわち、容量値ＣｖおよびＣｇの容量値を０．１から０．４まで増加させると、合成容量Ｃｔの容量値もそれにつれて大きくなり、この領域を超えると、合成容量Ｃｔの容量値が小さくされる。
【０３２１】
図４６（Ａ）は、この図４５（Ｂ）に示す領域ＤＭの近傍における各容量値の具体的値を示し、図４６（Ｂ）に、この領域ＤＭにおける合成容量Ｃｔの容量値と安定化容量１８の容量値Ｃｇの関係を示す。この図４６（Ｂ）においても、縦軸に合成容量Ｃｔの容量値を示し、横軸に安定化容量１８の容量値Ｃｇを示す。この図４６（Ａ）および（Ｂ）においても、Ｋ＝１としている。
【０３２２】
この図４６（Ａ）に示すように、容量値ＣｖおよびＣｇの値が０．３９から０．４にまで増加すると、応じて合成容量Ｃｔの容量値も増加する。前述の容量値ＣｖおよびＣｇの値が０．４３よりも大きくなると、合成容量Ｃｔの容量値が小さくなる。したがって、先に式で示したように、Ｃｇ＝Ｃｖ＝０．４２２６かつＣｃ＝０．１５４７の値に設定したとき、電圧安定化のための容量素子の容量値を最も大きくすることができる。Ｃｇ／Ｃｔｍａｘ＝０．４２２６／０．５３５９＝０．７９であり、したがって、出力ノード９の充放電時において、この第２のノード７の放電電流の７９％を容量素子１８が放電し、一方、残りの２１％の電流を容量素子３００および１５へ流すことができ、接地ノードＶＳＳのノイズを小さくすることができる。これはまた、第１のノード４の場合も同様であり、第１のノード４へは、７１％の電流が安定化容量１５を介して電源ノードＶＣＣから供給され、残りの２１％の電流が容量素子３００および１８を介して接地ノードＶＳＳから供給される。電源電圧ＶＣＣのノイズを小さくすることができる。
【０３２３】
すなわち、この接続形態４に従えば、第１のノードと第２のノードの間に、追加の容量素子を接続するように構成したため、面積増加を伴うことなく第１のノードおよび第２のノードに接続される安定化容量の容量値を大きくすることができ、逆に言えば、この安定化容量の占有面積を低減することができる。また、第１のノード４の充電電流および第２のノード７の放電電流を電源ノードおよび接地ノードに分散させることができ、これらの電源電圧ＶＣＣおよび接地電圧ＶＳＳのノイズを低減することができ、内部回路がこの電源ノイズの影響により誤動作をするのを防止することができる。
【０３２４】
［接続形態５］
図４７は、この発明の実施の形態２４における安定化容量素子の第５の接続形態を示す図である。この図４７に示す構成においては、安定化容量１５が、出力電源ノードＶＣＣＱと第１のノード４の間に接続され、安定化容量１８が、第２のノード７と出力接地ノードＶＳＳＱの間の接続され、第１のノード４と第２のノード７の間に容量素子３００が接続される。他の構成は、図４３に示す構成と同じである。
【０３２５】
この図４７に示す構成においては、出力回路１０の動作時において、大きな電流を消費する安定化容量１５および１８は、出力専用の電源ノードＶＣＣＱおよび接地ノードＶＳＳＱにそれぞれ接続する。一方、この第１のノード４および第２のノード７上に内部電源電圧を発生する回路部分は、この安定化容量１５、１８および３００に比べて大きな電流は消費しない。したがって、これらのＭＯＳトランジスタ５のソースを電源ノードＶＣＣに接続し、ＭＯＳトランジスタ８の接地ノードを接地ノードＶＳＳに接続する。これらの電源ノード上の電源電圧ＶＣＣおよび接地ノード上の接地電圧ＶＳＳは内部回路においても利用される。したがって、内部回路の動作に悪影響を及ぼすことなく安定に出力回路１０の動作時において、出力電源ノードＶＣＣＱおよび出力接地ノードＶＳＳＱから充放電電流を供給することができる。これにより、内部電源電圧を発生する回路を半導体チップ上の適当な場所に配置することができ、レイアウトの自由度が改善される（内部電源電圧発生回路を常に出力回路近傍に配置する必要がなくなるため）。また、出力電源ノードＶＣＣＱおよび出力接地ノードＶＳＳＱは出力専用に設けられており、安定にこの出力ノード９に対する充放電電流を供給することができる。
【０３２６】
［接続形態６］
図４８は、この発明の実施の形態２４における安定化容量の第６の接続形態を示す図である。図４８において、電源ノードＶＣＣと第１のノード４の間に安定化容量素子１５ｃが接続されかつ第１のノード４と接地ノードＶＳＳの間に安定化容量素子１５ｄが接続される。また、第２のノード７と接地ノードＶＳＳの間に安定化容量素子１８ｃが接続されかつ第２のノード７と電源ノードＶＣＣの間に安定化容量素子１８ｄが接続される。これらの安定化容量素子１５ｃおよび１５ｄの容量値は、Ｃｖ／２と安定化容量１５の容量値Ｃｖの半分に設定され、また安定化容量素子１８ｃおよび１８ｄの容量値もＣｇ／２とそれぞれ安定化容量１８の容量値Ｃｇの半分の値に設定される。この場合、第１の出力ノード４には、安定化容量素子１５ｃおよび１５ｄが並列に接続されるため、合成容量値はＣｖである。同様、第２の出力ノード７においても、容量素子１８ｃおよび１８ｄが並列に接続されるため、この第２の出力ノード７に対する容量の容量値はＣｇである。
【０３２７】
出力回路１０が動作し、出力ノード９の充電時においては、第１のノード４へ安定化容量素子１５ｃおよび１５ｄを介して電流が供給される。この場合、充電電流は、電源ノードＶＣＣと接地ノードＶＳＳ両者から供給される。したがって、電源ノードＶＣＣにおけるノイズの大きさは、容量値Ｃｖの安定化容量が１個だけ設けられている場合のノイズの大きさの約半分にすることができる。また、接地ノードＶＳＳにおいても同様、その電圧低下量は、容量値Ｃｖの容量が接続されている場合の半分の大きさに設定することができる。
【０３２８】
同様、出力回路１０の動作時、出力ノード９の放電時において、第２のノード７から安定化容量素子１８ｃおよび１８ｄを介して電流が流れる。この安定化容量素子１８ｃおよび１８ｄの放電電流は、接地ノードＶＳＳおよび電源ノードＶＣＣへそれぞれ流れ込む。したがって、この場合においても、放電電流が同じ大きさの容量値を有する安定化容量素子１８ｃおよび１８ｄを介して放電されるため、放電電流がほぼ２分割され、接地電圧ノードＶＳＳおよび電源ノードＶＣＣにおける電圧上昇度、すなわちノイズの大きさは容量値Ｃｇの容量が接続されている場合のほぼ半分にすることができる。
【０３２９】
以上のように、この接続形態６に従えば、第１のノード４および第２のノード７それぞれに対し、電源ノードおよび接地ノードの間に容量素子を接続しているため、充放電電流を電源ノードＶＣＣおよび接地ノードＶＳＳに分散させることができ、出力回路１０の動作時における電源ノイズの大きさをほぼ半分に低減することができ、出力回路１０の動作時における内部回路の誤動作を防止することができる。
【０３３０】
［接続形態７］
図４９は、この発明の実施の形態２４における安定化容量の第７の接続形態を示す図である。図４９に示す接続形態においては、第１のノード４と出力専用の出力電源ノードＶＣＣＱの間に、安定化容量素子１５ｅが接続され、また第１のノード４と出力専用の出力接地ノードＶＳＳＱの間に安定化容量素子１５ｆが接続される。第２のノード７と出力専用の出力接地ノードＶＳＳＱの間に安定化容量素子１８ｇが接続され、第２のノード７と出力電源ノードＶＣＣＱの間に安定化容量素子１８ｆが接続される。容量素子１５ｅおよび１５ｆは、容量値Ｃｖ／２をそれぞれ有し、容量素子１８ｅおよび１８ｆは、容量値Ｃｇ／２をそれぞれ有する。これらの容量素子の容量値はすべて等しくされる。
【０３３１】
この図４９に示す接続形態において、出力回路１０の動作時において、出力ノード９の充電時には、出力電源ノードＶＣＣＱおよび出力接地ノードＶＳＳＱから安定化容量素子１５ｅおよび１５ｆを介して第１のノード４へ充電電流が供給される。内部回路の動作電源電圧を供給する電源ノードＶＣＣからは信号出力時、電流は流れない（ＭＯＳトランジスタ５ａまたは５ｃのインピーダンスが比較的高い）。この場合においても、充電電流は出力電源ノードＶＣＣＱおよび出力接地ノードＶＳＳＱに分散されるため、これらのノードＶＣＣＱおよびＶＳＳＱにおけるノイズを半減することができる。
【０３３２】
同様、出力回路１０の動作時において出力ノード９の放電時において、第２のノード７へ流れ込む放電電流は、安定化容量素子１８ｅを介して出力接地ノードＶＳＳＱに流れかつ安定化容量素子１８ｆを介して出力電源ノードＶＣＣＱへ流れる。したがって、この放電電流も出力接地ノードＶＳＳＱおよび出力電源ノードＶＣＣＱに流れ、放電電流が分散されるため、これらのノードにおけるノイズが容量値Ｃｇを有する安定化容量素子が１つ設けられている場合に比べて半減することができる。また、出力電源電圧ＶＣＣＱおよびＶＳＳＱにノイズが生じても、電源電圧ＶＣＣおよびＶＳＳは、その影響を受けず、内部回路は安定に動作する。
【０３３３】
［接続形態８］
図５０は、この発明の実施の形態２４における安定化容量の第８の接続形態を示す図である。図５０において、第１のノード４と電源ノードＶＣＣの間に容量値Ｃｖ／２を有する安定化容量素子１５ｇが接続され、また第１のノード４と接地ノードＶＳＳの間に容量値Ｃｖ／２を有する安定化容量素子１５ｈが接続される。第２のノードと接地ノードＶＳＳの間に容量値Ｃｇ／２を安定化容量素子１８ｇが接続され、第２のノード７と電源ノードＶＣＣの間に容量値Ｃｇ／２を有する安定化容量素子１８ｈが接続される。さらに、第１のノード４と第２のノード７の間に、容量値Ｃｃを有する安定化容量素子３００が接続される。
【０３３４】
この接続形態においては、出力回路１０が動作し、出力ノード９を充電する場合、第１のノード４へは、安定化容量素子１５ｇおよび１５ｈを介して電流が供給され、さらに、安定化容量素子１８ｇおよび１８ｈならびに安定化容量素子３００を介して充電電流が供給される。電源ノードＶＣＣにおける充電電流のための変動の大きさおよび接地ノードＶＳＳにおける充電電流のための接地電圧ＶＳＳの変動の大きさは、容量値Ｃｖを有する安定化容量および容量値Ｃｇを有する安定化容量を用いた場合に比べて半分にすることができる。また、この図５０に示す接続形態では、第１のノード４と第２のノード７の間の容量素子３００により、占有面積を増加させることなく第１のノード４および第２のノード７に接続される安定化容量の容量値を大きくすることができる。これにより、ＭＯＳトランジスタ５ａまたは５ｃおよび８ａまたは８ｃのオン抵抗が比較的大きい場合においても、第１のノード４および第２のノード７の電圧を安定化させて、安定に出力ノード９に所望の振幅を有する信号を高速に出力することができる。
【０３３５】
［接続形態９］
図５１は、この発明の実施の形態２４における安定化容量の第９の接続形態を示す図である。図５１に示す構成においては、安定化容量素子は、出力電源ノードＶＣＣＱおよび出力接地ノードＶＳＳＱに接続される。すなわち、第１のノード４と出力電源ノードＶＣＣＱの間に安定化容量素子１５ｉが接続され、第１のノード４と出力接地ノードＶＳＳＱの間に安定化容量素子１５ｊが接続される。第２のノード７と出力接地ノードＶＳＳＱの間に安定化容量素子１８ｉが接続され、第２のノード７と出力電源ノードＶＣＣＱの間に安定化容量素子１８ｊが接続される。第１のノード４と第２のノード７の間に安定化容量素子３００が接続される。他の構成は図５０に示す構成と同じであり、対応する部分には参照番号を付す。
【０３３６】
この図５１に示す構成において、出力電源ノードＶＣＣＱおよび出力接地ノードＶＳＳＱを安定化容量素子に接続しており、出力回路１０の動作時における出力ノード９の充放電電流は、これらの出力電源ノードＶＣＣＱおよび出力接地ノードＶＳＳＱに流れるため、出力回路１０の動作時において第１のノード４および第２のノード７の電圧の変動を抑制して、安定に出力ノード９に所望の振幅の出力信号を生成することができる。また、第１のノード４および第２のノード７に内部電源電圧を発生する回路部分は電源電圧ＶＣＣおよび接地電圧ＶＳＳを利用しており、信号出力時のノイズの影響を受けることなく安定に動作し、またこれらの電圧ＶＣＣおよびＶＳＳを内部回路は利用しており、この内部電源電圧を発生する回路部分を適当な位置に配置することが可能となり、レイアウトの自由度が向上する。
【０３３７】
この実施の形態２４の安定化容量を利用すれば、電源電圧ＶＣＣおよびＶＳＳの変動を制御することができ、基準電圧Ｖｒｅｆを内部で発生する場合、安定に一定電圧レベルに基準電圧Ｖｒｅｆを保持することができる。
【０３３８】
［実施の形態２５］
図５２は、この発明の実施の形態２５に従う半導体集積回路の構成を概略的に示す図である。図５２において、この半導体集積回路は、電源電圧Ｖｃｃを所定レベルに降下させて第１のノード４へ伝達する電圧降下回路３１０と、接地電圧ＶＳＳよりも高い電圧レベルの電圧を生成して第２のノード７へ伝達する電圧上昇回路３１２と、第１のノード４上の電圧レベルを安定化する安定化容量３１４と、第２のノード７上の電圧を安定化するための安定化容量３１６を含む。
【０３３９】
出力回路１０は、この第１のノード４および第２のノード７上の電圧を動作電源電圧として動作する。
【０３４０】
電圧降下回路３１０および電圧上昇回路３１２は、所定の電圧レベルの電源電圧を生成して第１のノード４および第２のノード７へ伝達する。これらの電圧降下回路３１０および電圧上昇回路３１２は、高入力インピーダンスを有する入力部に基準電圧を受ける必要はなく、所定レベルの電圧を生成する機能を備えていればよい。
【０３４１】
また、安定化容量３１４および３１６は、第１のノード４および第２のノード７の電圧を安定化する構成を備え、図１およびこの実施の形態２４における第１の接続形態から第９の接続形態のいずれの接続形態を有していてもよい。
【０３４２】
［実施の形態２６］
図５３は、この発明の実施の形態２６に従う半導体集積回路の全体の構成を概略的に示す図である。図５３において、半導体集積回路１は、所定の処理を行なうロジックまたはプロセッサで構成される処理回路４００と、この処理回路４００のためのデータを格納するメモリ４０２を含む。このメモリ４０２は、たとえばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。処理回路４００は、インタフェース回路４０３を介して内部データバス４０４に結合される。このインタフェース回路４０３は、小振幅信号の入出力を行なう。内部データバス４０４は、そのビット幅がたとえば１２８ビットから１Ｋビットである。
【０３４３】
メモリ４０２は、行列状に配列される複数のメモリセルを有するメモリアレイ４０５ａおよび４０５ｂと、メモリアレイ４０５ａの各列（ビット線対）に対応して設けられ、活性化時対応の列上のメモリセルデータの検知、増幅およびラッチを行なう複数のセンスアンプを含むセンスアンプ帯４０６ａと、メモリアレイ４０５ｂの各列に対応して設けられ、活性化時対応の列上のメモリセルデータの検知、増幅およびラッチを行なう複数のセンスアンプを含むセンスアンプ帯４０６ｂと、図示しないアドレス信号に従ってメモリセルアレイ４０５ａおよび４０５ｂの一方の列を選択する列デコーダ４０７と、列デコーダ４０７により選択された列上のメモリセルとデータの授受を行なうインタフェース回路４０８ａおよび４０８ｂを含む。インタフェース回路４０８ａは、メモリアレイ４０５ａの選択メモリセルとデータの授受を行ない、インタフェース回路４０８ｂは、メモリアレイ４０５ｂの選択メモリセルとデータの授受を行なう。これらのインタフェース回路４０８ａおよび４０８ｂは、共通に内部データバス４０４に結合される。
【０３４４】
インタフェース回路４０８ａおよび４０８ｂが、共通に内部データバス４０４に結合されているのは、通常動作時においてはメモリアレイ４０５ａおよび４０５ｂの一方のみが、処理回路４００とデータの転送を行なうためである。したがって、このメモリアレイ４０５ａおよび４０５ｂは、たとえばバンク構成であってもよい。
【０３４５】
インタフェース回路４０８ａおよび４０８ｂは、処理回路４００に対して設けられたインタフェース回路４０３と同様、小振幅信号の授受を行なう。このインタフェース回路４０８ａおよび４０８ｂは、図５３においては、列デコーダ４０７により選択された列上のセンスアンプと信号の授受を行なうように示される。
【０３４６】
内部データバス４０４を、列方向に沿ってメモリアレイ４０５ａ上を渡って延在させて配置することにより、特別な配線専用領域を配置する必要がなく、チップ面積が低減される。インタフェース回路４０８ａおよび４０８ｂが、メモリアレイ４０５ａおよび４０５ｂの間の領域に配設されるのは、内部データバス４０４の長さをメモリアレイ４０５ａおよび４０５ｂに対して実質的にほぼ同じとし、データ転送（書込／読出）に要する時間を同じとするためである（信号伝搬遅延時間を同じとする）。このため、内部データバス４０４は、各バス線の長さが、たとえば数ｍｍ程度の長さとなる。したがって、内部データバス４０４の配線長さは比較的長いため、低抵抗の第３層アルミニウム配線などの金属配線を用いても、比較的大きな寄生抵抗および寄生容量が存在する。このため、インタフェース回路４０３、４０８ａおよび４０８ｂを用いて小振幅信号の転送を行なうことにより、高速のデータ転送を実現する。また小振幅信号の転送により、信号振幅を小さくして、信号線の充放電電流を低減し、内部データバス駆動時の消費電流の低減およびノイズ発生を抑制する。このインタフェース回路４０３、４０８ａおよび４０８ｂにおける小振幅信号の転送を可能にするために、電源回路４１０が設けられ、この内部データバス４０４とデータの授受を行なう回路の出力信号振幅を制限する。
【０３４７】
図５４は、図５３に示す電源回路４１０、インタフェース回路４０３、４０８ａおよび４０８ｂの構成を概略的に示す図である。メモリアレイ４０５ａおよび４０５ｂに対するインタフェース回路４０８ａおよび４０８ｂは、同じ構成を備えるため、図５４においては、メモリアレイ４０５に対するインタフェース回路４０８として両者を代表的に示す。
【０３４８】
内部データバス４０４は、メモリ４０２から読出されたデータを伝達するための読出データバス４０４Ｒと、メモリ４０２へ書込むデータを転送する書込データバス４０４Ｗを含む。読出データバス４０４Ｒおよび書込データバス４０４Ｗを別々に設けることにより、データ書込モードおよびデータ読出モードのモード切換時におけるデータ衝突の防止を図る。
【０３４９】
読出データバス４０４Ｒは、読出データバス線４０４ｒ−０〜４０４ｒ−ｍを含む。これらのデータバス線４０４ｒ−０〜４０４ｒ−ｍは、それぞれがメモリセルから読出されたデータを伝達する。書込データバス４０４Ｗは、書込データバス線４０４ｗ−０〜４０４ｗ−ｍを含む。これらの書込データバス線４０４ｗ−０〜４０４ｗ−ｍも、それぞれ、メモリセルへの書込データを転送する。バス線を単線構造とすることにより、バスの占有面積を低減する。
【０３５０】
内部電源回路４１０は、所定の電圧レベルの基準電圧Ｖｒｅｆを発生する基準電圧発生回路４１７と、この基準電圧発生回路４１７からの基準電圧Ｖｒｅｆに基づいて第１の内部電圧ＶＣａを発生する第１の電圧発生回路２と、基準電圧発生回路４１７からの基準電圧Ｖｒｅｆに従って第２の内部電圧ＶＳａを発生する第２の電圧発生回路３と、第１の電圧発生回路２からの第１の内部電圧ＶＣａに従って第１の電源電圧を生成する第１の電源回路５と、第２の電圧発生回路３からの第２の内部電圧ＶＳａに従って第２の電源電圧を生成する第２の電源回路８を含む。これらの第１の電圧発生回路２、第２の電圧発生回路３、第１の電源回路５、および第２の電源回路８は、先の図１から図２４において示した回路と構成が同じである。基準電圧発生回路４１７は、この第１および第２の電源回路５および８が発生する電源電圧の１／２の電圧レベルの基準電圧Ｖｒｅｆを生成する（図３参照）。
【０３５１】
処理回路４００に対して設けられたインタフェース回路４０３は、読出データバス線４０４ｒ−０〜４０４ｒ−ｍそれぞれに対応して設けられ、対応の読出データバス線４０４ｒ−０〜４０４ｒ−ｍと基準電圧発生回路４１７の基準電圧Ｖｒｅｆを生成するレシーバ回路４２０ｐ−０〜４２０ｐ−ｍと、書込データバス線４０４ｗ−０〜４０４ｗ−ｍそれぞれに対応して設けられ、第１および第２の電源回路５および８からの電源電圧を動作電源電圧として動作して書込データバス線４０４ｗ−０〜４０４ｗ−ｍ上に書込データを伝達するドライバ（出力回路）１０ｐ−０〜１０ｐ−ｍを含む。これらのドライバ（出力回路）の構成も、図１に示す構成と同じである。
【０３５２】
メモリアレイ４０５に対して設けられたインタフェース回路４０８は、読出データバス線４０４ｒ−０〜４０４ｒ−ｍそれぞれに対応して設けられ、第１の電源回路５および第２の電源回路８からの電源電圧を動作電源電圧として動作し、メモリアレイ４０５の選択メモリセルから読出されたデータを対応の読出データバス線４０４ｒ−０〜４０４ｒ−ｍ上に伝達するドライバ（出力回路）１０ｍ−０〜１０ｍ−ｍと、書込データバス線４０４ｗ−０〜４０４ｗ−ｍそれぞれに対応して設けられ、活性化信号φＭの活性化に応答して活性化され、活性化時対応の書込データバス線４０４ｗ−０〜４０４ｗ−ｍ上の信号と基準電圧発生回路４１７の発生する基準電圧Ｖｒｅｆとを比較するレシーバ回路４２０ｍ−０〜４２０ｍ−ｍを含む。
【０３５３】
レシーバ回路４２０ｐ−０〜４２０ｐ−１および４２０ｍ−０〜４２０ｍ−ｍは、それぞれ、差動増幅型回路で構成され、与えられた信号と基準電圧Ｖｒｅｆとを比較する。基準電圧Ｖｒｅｆは、第１および第２の電源回路が生成する電圧のほぼ１／２である。レシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍの各々の入力信号が、基準電圧Ｖｒｅｆを中心として変化する。したがって、与えられる入力信号が小振幅信号であっても、正確に論理レベルを判定して処理回路４００またはメモリアレイ４０５へのデータを生成することができる。
【０３５４】
また、この基準電圧発生回路４１７からの基準電圧Ｖｒｅｆをレシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍの入力信号の論理レベルの比較基準として利用し、かつドライバ（出力回路）１０ｍ−０〜１０ｍ−ｍおよび１０ｐ−０〜１０ｐ−ｍへ与えられる電源電圧の基礎となる基準電圧と同じとすることにより、この基準電圧発生回路４１７からの基準電圧Ｖｒｅｆの変動時においても、ドライバおよびレシーバ回路においてこの基準電圧Ｖｒｅｆの変動が相殺され、正確なデータ転送を実現することができる。
【０３５５】
今、レシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍの動作マージンを考慮して、たとえば入力信号振幅を０．５Ｖ（基準電圧に対して±０．２５Ｖの電圧差）に設定する。ドライバ（出力回路）１０ｍ−０〜１０ｍ−ｍまたは１０ｐ−０〜１０ｐ−ｍの出力信号が全てＬレベルからＨレベルへと変化し、第１の電源回路５からバス４０４Ｒまたは４０４Ｗの各バス線への充電が生じた場合に最大の充電電流が流れる。この最大の場合においても、データバスの電源電流は、２．５Ｖの入力信号振幅の場合に比べて、０．５／２．５＝１／５の程度に低減することができる。たとえば、データバス線が１０００本、バス線の寄生容量が１ｐＦ、電源電圧が２．５Ｖ、動作周波数が１００ＭＨｚと仮定する。この場合には、バス動作時（たとえばデータ読出時）に流れる電源電流Ｉは、次式で与えられる。
【０３５６】
Ｉ＝ｆ・Ｃ・Ｖｃｃ
＝１００ＭＨｚ・（１ｐＦ×１０００）×２．５Ｖ
＝２５０（ｍＡ）
したがって、図５４に示す構成の場合、信号振幅が０．５Ｖであり、５０ｍＡの電流が流れるだけであり、大幅に消費電流が低減され、電源電圧の変動を抑制することができる。また、消費電流Ｐｄは、Ｉ・Ｖで与えられるため、同様、１／５の値に設定することができ（上述の条件では、６２５ｍＷの１／５）発熱を抑制することができる。したがって、この電源線に流れる電流が１／５となるため、ノイズの大きさもほぼ１／５の大きさに低減することができ、安定動作を保証することができる。
【０３５７】
実際上は、読出データバス４０４Ｒまたは書込データバス４０４Ｗにおいて、ＬレベルからＨレベルおよびＨレベルからＬレベルへ電圧レベルが変化するバス線の数は、平均的にほぼ同じと考えられるため、実効的な消費電力は、さらに低減されて、電源電圧フルスイングの場合の１／１０程度の大きさに低減することができ、また実効的な電源線／接地線のノイズも同様１／１０程度の大きさとなる。
【０３５８】
一方、レシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍは、ダイナミック型ラッチ回路構成を利用することにより、その消費電流をほぼ０とすることができ、これらのレシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍ動作時の消費電流による電力増大およびノイズの問題は生じない。
【０３５９】
図５５は、図５４に示すレシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍの構成の一例を示す図である。図５５においては、レシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍが同じ構成を備えるため、参照符号４２０でこのレシーバ回路を示す。
【０３６０】
図５５において、レシーバ回路４２０は、電源ノードとノードＮＤ１の間に接続され、プリチャージ指示信号φｐａに応答して選択的に導通するｐチャネルＭＯＳトランジスタＰＱ１と、電源ノードとノードＮＤ１の間に接続されかつそのゲートがノードＮＤ２に接続されるｐチャネルＭＯＳトランジスタＰＱ２と、電源ノードとノードＮＤ２の間に接続されかつそのゲートにプリチャージ指示信号φｐａを受けるｐチャネルＭＯＳトランジスタＰＱ３と、電源ノードとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ１に接続されるｐチャネルＭＯＳトランジスタＰＱ４と、ノードＮＤ１とノードＮＤ３の間に接続されかつそのゲートに入力データ信号ＩＮを受けるｎチャネルＭＯＳトランジスタＮＱ１と、ノードＮＤ２とノードＮＤ３の間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタＮＱ２と、ノードＮＤ３と接地ノードとの間に接続されかつそのゲートに活性化信号φｐｂを受けるｎチャネルＭＯＳトランジスタＮＱ３を含む。
【０３６１】
次に、この図５５に示すレシーバ回路４２０の動作を図５６に示す信号波形図を参照して説明する。
【０３６２】
プリチャージ指示信号φｐａがＬレベルのときには、ｐチャネルＭＯＳトランジスタＰＱ１およびＰＱ３がオン状態となり、ノードＮＤ１およびＮＤ２が電源ノードに結合され、ノードＮＤ２からの出力信号ＯＵＴが電源電圧ＶｃｃレベルのＨレベルとなる。この状態においては、活性化信号φｐｂはＬレベルであり、ｎチャネルＭＯＳトランジスタＮＱ３はオフ状態にある。
【０３６３】
プリチャージ指示信号φｐａがＨレベルとなると、ｐチャネルＭＯＳトランジスタＰＱ１およびＰＱ３がオフ状態となり、ノードＮＤ１およびＮＤ２のラッチ状態が解放される。入力データ信号ＩＮの電圧レベルが変化しても、活性化信号φｐｂはＬレベルの非活性状態であり、ｎチャネルＭＯＳトランジスタＮＱ３はオフ状態にあり、出力信号ＯＵＴはＨレベルを維持する。活性化信号φｐｂがＨレベルとなると、ｎチャネルＭＯＳトランジスタＮＱ３がオン状態となり、ノードＮＤ１およびＮＤ２と接地ノードとの間の電流経路が形成される。入力データ信号ＩＮの電圧レベルがこのときに確定状態にあり、基準電圧Ｖｒｅｆよりも高い場合には、ノードＮＤ１の電圧レベルが低下し、ｐチャネルＭＯＳトランジスタＰＱ４のコンダクタンスがｐチャネルＭＯＳトランジスタＰＱ２のコンダクタンスよりも大きくなり、ノードＮＤ１の電圧レベルが低下する。ノードＮＤ２は、電源電圧Ｖｃｃレベルを維持しており、ｐチャネルＭＯＳトランジスタＰＱ２はオフ状態を維持する。これにより、高速でノードＮＤ１の電圧が接地電圧レベルへ低下し、ＭＯＳトランジスタＰＱ２およびＰＱ４によりラッチされる。したがって、この場合ノードＮＤ２からの出力信号ＯＵＴはＨレベルを維持する。
【０３６４】
一方、活性化信号φｐｂがＨレベルの活性状態となったときに、入力データ信号ＩＮが基準電圧Ｖｒｅｆよりも低いレベルのときには逆に、ｐチャネルＭＯＳトランジスタＰＱ４がオフ状態を維持し、ノードＮＤ２からの出力信号ＯＵＴがＬレベルに低下する。ノードＮＤ１は電源電圧Ｖｃｃレベルに維持される。
【０３６５】
この図５５に示すレシーバ回路４２０の構成においては、活性化信号φｐｂが活性化されたときに、ノードＮＤ１およびＮＤ２の一方の放電が行なわれ、電流が消費される。しかしながら、ノードＮＤ１の電圧レベルが接地電圧レベルにまで放電されると、ＭＯＳトランジスタＰＱ２およびＰＱ４によりノードＮＤ１およびＮＤ２の電圧レベルは保持され、電流は流れない。したがって、このダイナミックラッチ型のレシーバ回路４２０においては消費電流は十分に小さくすることができる。特に、ＭＯＳトランジスタＰＱ１〜ＰＱ３の電流駆動力を、ｎチャネルＭＯＳトランジスタＮＱ１〜ＮＱ３のそれよりも十分に小さくすることにより、この消費電流は極めて小さくすることができる。これにより、レシーバ回路４２０動作時の消費電流はほぼ無視することができ、特に、平均直流電流はほぼ０とすることができる。これにより、レシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍ動作時における消費電流はほぼ無視することができる。
【０３６６】
［変更例１］
図５７は、この発明の実施の形態２６の変更例１の構成を概略的に示す図である。図５７に示す半導体集積回路は、図５４に示す半導体集積回路と以下の点において異なっている。
【０３６７】
すなわち、この図５７に示す半導体集積回路は、読出データバス４０４Ｒおよび書込データバス４０４Ｗが、それぞれ、相補データ信号を伝達するバス線対を含む。すなわち、読出データバス４０４Ｒは、互いに相補なデータ信号を伝達する読出データバス線対４０４ｒ−０，４０４ｒ−０ｚ〜４０４ｒ−ｍ，４０４ｒ−ｍｚを含む。書込データバス４０４Ｗは、バス線対４０４ｗ−０，４０４ｗ−０ｚ〜４０４ｗ−ｍ，４０４ｗ−ｍｚを含む。これらの相補信号バス線対に対応して、レシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍの各々は、差動増幅回路で構成され、基準電圧発生回路４１７からの基準電圧Ｖｒｅｆは、これらのレシーバ回路４２０ｐ−０〜４２０ｐ−ｍ，４２０ｍ−０〜４２０ｍ−ｍへは与えられない。
【０３６８】
メモリアレイに対するインタフェース回路４０８においては、読出データバス線それぞれに対応して、ドライバ（出力回路）１０ｍ−０〜１０ｍ−２ｍ＋１が設けられ、処理回路に対するインタフェース回路４０３においては、書込データバス線それぞれに対応して、ドライバ（出力回路）１０ｐ−０〜１０ｐ−２ｍ＋１が設けられる。これらのドライバ１０ｍ−０〜１０ｍ−２ｍ＋１および１０ｐ−０〜１０ｐ−２ｍ＋１へは、それぞれ第１および第２の電源回路５および８からの電源電圧が供給される。
【０３６９】
この図５７に示す構成の場合、読出データバス４０４Ｒおよび書込データバス４０４Ｗそれぞれにおいてバス線の数が増加するものの、相補のデータ信号をバス線対を介して伝達することにより、バス線の信号振幅を低減することができる。たとえば、レシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍそれぞれに対する入力電圧差を、先の図５４に示すように１本のバス線を介してデータ信号を伝達する場合と同じに設定した場合、バス線の信号振幅は、半分に設定することができる（｜Ｖｒｅｆ−Ｖｉｎ｜＝｜Ｖｉｎ−ＺＶｉｎ｜：ここで、Ｖｉｎは、バスを伝達されるデータ信号電圧を示す）。
【０３７０】
したがって、各バス線の充放電電流が、この場合、１／２の値となり、バス線の数が２倍となっても、図５４に示すバス構成と同じ充放電電流の大きさとなる。
【０３７１】
また、各バス線の振幅を、図５７に示す構成の場合に比べて１／２に設定することができるため、バス線の充電電流および放電電流それぞれが、１／２となり、電源線および接地線のノイズの大きさをさらに半減することができる。
【０３７２】
図５８は、図５７に示すレシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍの構成を示す図である。この図５８に示すレシーバ回路４２０は、図５５に示すレシーバ回路と、基準電圧Ｖｒｅｆに代えて補の入力信号ＺＩＮが与えられることを除いて同じ構成を備える。
【０３７３】
したがって、その図５９に動作波形を示すように、入力データ信号ＩＮが補の入力データ信号ＺＩＮよりも高い場合には、Ｈレベルの出力信号ＯＵＴが生成され、逆に、入力データ信号ＩＮが補の入力データ信号ＺＩＮよりも低い場合には、Ｌレベルの出力信号ＯＵＴが生成される。この場合、入力データ信号ＩＮおよびＺＩＮは、基準電圧Ｖｒｅｆを中心として変化する。したがって、この相補信号の電圧差｜ＩＮ−ＺＩＮ｜を小さくしても、安定にデータを増幅することができる。
【０３７４】
この図５８に示す構成においても、先の図５５に示す構成と同様、消費電流は十分小さくされており、平均直流電流は、ほぼ無視することができる値である。
【０３７５】
［変更例２］
図６０は、この発明の実施の形態２６の変更例２の構成を概略的に示す図である。この図６０に示す半導体集積回路においては、電源回路４１０の出力ノードに、安定化容量４３０が設けられる。この安定化容量４３０は、先の図６、および図３３から図５１までに示す安定化容量のいずれかの構成を備える。
【０３７６】
この安定化容量４３０を電源回路４１０の出力ノードに設けることにより、電源回路４１０の出力電圧を安定化させることができるとともに、高速の充放電を各インタフェース回路４０３、４０８ａおよび４０８ｂにおいて行なうことができる。
【０３７７】
図６１は、図６０に示す安定化容量４３０の構成の一例を示す図である。図６１に示す構成においては、安定化容量４３０は、第１の電源回路５の出力ノードに設けられる安定化容量４３０ａと、第２の電源回路８の出力ノードに設けられる安定化容量４３０ｂを含む。これらの安定化容量４３０ａおよび４３０ｂの他方電極ノードの接続先は、先の図３２以降において示した構成のいずれかに従って設定される。この第１の電源回路５および第２の電源回路８の出力ノードは、数多くの出力回路の電源ノードに接続される。したがって、これらの安定化容量４３０ａおよび４３０ｂを設けることにより、より安定に電源電圧を出力回路（ドライバ）へ供給することができかつ高速で、バス線を駆動することができる。
【０３７８】
図６２は、図６０に示す安定化容量の他の構成を示す図である。この図６２に示す構成においては、安定化容量４３０ａおよび４３０ｂに加えて、さらに、第１の電源回路５の出力ノードと第２の電源回路８の出力ノードの間に安定化容量４３０ｃが設けられる。この第１および第２の電源回路５および８の出力ノードの間に安定化容量４３０ｃを設けることにより、安定化容量４３０ａおよび４３０ｂの充放電電流を低減することができ、各ドライバは、高速で対応のバス線を駆動することができる。
【０３７９】
［変更例３］
図６３は、この発明の実施の形態２６に従う半導体集積回路の変更例３の構成を示す図である。図６３においては、メモリに対するインタフェース回路４０５と処理回路に対するインタフェース回路４０３に対し別々に電源回路が設けられる。すなわち、メモリインタフェース回路４０５に対して、基準電圧発生回路４１７からの基準電圧に従ってそれぞれ第１および第２の電圧を発生する第１の電圧発生回路２ｍおよび第２の電圧発生回路３ｍと、第１の電圧発生回路２ｍからの電圧に従って第１の電源電圧を生成する第１の電源回路５ｍと、第２の電圧発生回路３ｍからの電圧に従って第２の電源電圧を生成する第２の電源回路８ｍが設けられる。メモリインタフェース回路４０５は、この第１および第２の電源回路５ｍおよび８ｍからの電源電圧を動作電源電圧として動作するドライバ（出力回路）を含む。
【０３８０】
処理回路用インタフェース回路４０３に対しても、基準電圧発生回路４１７からの基準電圧Ｖｒｅｆを受けて、それぞれ第１および第２の電圧を発生する第１および第２の電圧発生回路２ｐおよび３ｐと、これらの第１および第２の電圧発生回路２ｐおよび３ｐからの電圧を受けて第１および第２の電源電圧をそれぞれ発生する第１および第２の電源回路５ｐおよび８ｐが設けられる。処理回路用インタフェース回路４０３に含まれるドライバ（出力回路）は、この第１の電源回路５ｐおよび第２の電源回路８ｐからの電源電圧を両動作電源電圧として動作する。
【０３８１】
この図６３に示すようにメモリ用のインタフェース回路４０５と処理回路用のインタフェース回路４０３それぞれに対し別々の電源回路を設けることにより、たとえばデータの書込モードから読出モードへの切換時などにおいてメモリインタフェース回路４０５、処理回路用インタフェース回路４０３に含まれるドライバが同時に動作することが考えられ、このような場合においても、安定に電源電圧をこれらのインタフェース回路４０５および４０３へ供給することができ、正確にデータの転送を行なうことができる。
また、この図６３に示す構成においても、各電源回路に対し安定化容量が設けられていてもよい。
【０３８２】
［変更例４］
図６４は、この発明の実施の形態２６の変更例４の構成を概略的に示す図である。この図６４に示す集積回路１の構成においては、メモリアレイ４３５ａおよび４３５ｂはそれぞれ、センスアンプ帯がその内部に分散配置される。すなわち、メモリアレイ４３５ａおよび４３５ｂは、行方向および列方向に複数のブロックに分割され、列方向に隣接するブロックの間にセンスアンプ帯が配置される。メモリアレイ４３５ａとインタフェース回路４０８ａの間にメモリアレイ４３５ａの選択メモリセルとデータの読出および書込を行なう読出／書込回路４４０ａが設けられ、インタフェース回路４０８ｂとメモリアレイ４３５ｂの間に、メモリアレイ４３５ｂの選択メモリセルとデータの授受を実際に行なう読出／書込回路４４０ｂが設けられる。
【０３８３】
読出／書込回路４４０ａおよび４４０ｂは、選択メモリセルから読出されたデータを読出すメインアンプおよび、選択メモリセルへデータを書込む書込ドライブ回路を含む。これらのメインアンプおよびライトドライバが、インタフェース回路に含まれるドライバ（出力回路）およびレシーバそれぞれに対応して設けられる。
【０３８４】
この図６４に示す構成の場合、メモリアレイ４３５ａおよび４３５ｂは、それぞれバンク構成とされ、メモリアレイ４３５ａおよび４３５ｂの一方が処理回路とデータの授受を行なう。
【０３８５】
この図６４に示す構成の場合、メモリアレイ４３５ａおよび４３５ｂにおける内部データ転送タイミングは、ＣＭＯＳレベルで動作する読出／書込回路４４０ａおよび４４０ｂそれぞれにおけるデータの読出および書込タイミングに合わせて図示しない制御回路により制御され、インタフェース回路４０８ａおよび４０８ｂが、実際の内部データ転送（メモリアレイそれぞれに対するデータ転送）のタイミングと独立に動作することができ、制御が容易となる。また、インタフェース回路４０８ａおよび４０８ｂに含まれるレシーバ回路が、直接センスアンプを駆動する必要がなく、その駆動能力を小さくすることができ、回路占有面積を低減することができる
他の構成は、図５３に示す構成と同じであり、インタフェース回路４０３、４０８ａおよび４０８ｂによるデータバス駆動により低消費電流、低電源ノイズ、低消費電力および高速データ信号転送を実現することができる。
【０３８６】
なお、上記実施例においては、メモリアレイの構成については具体的に述べていないが、このメモリアレイに含まれるメモリセルは、スタティック型メモリセルであってもよく、ダイナミック型メモリセルであってもよく、またフラッシュメモリセルであってもよい。すなわちメモリは、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）およびフラッシュメモリ（一括消去型ＥＥＰＲＯＭ）のいずれであってもよい。また、このメモリは、クロック信号に同期して動作するクロック同期型メモリであってもよい。
【０３８７】
以上のように、この発明の実施の形態２６に従えば、処理回路とメモリとが一体的に集積化された半導体集積回路において、メモリと処理回路との間に小振幅信号で信号を出力するドライバ（出力回路）を各バス線に設けたため、安定かつ高速に動作する半導体集積回路を実現することができる。
【０３８８】
［他の適用例］
また、本発明は、伝送路において終端抵抗が設けられるシステムにおいて用いられてもよい。出力段のトランジスタの駆動力を、この終端抵抗の値と独立に大きくすることができ、高速動作するシステムを実現することができる。
【０３８９】
【発明の効果】
以上のように、この発明に従えば、安定に基準電圧に従って所定の電圧レベルの内部電源電圧を生成することができ、安定に高速動作する半導体集積回路を実現することができる。
【０３９０】
すなわち、請求項１に係る発明に従えば、高入力インピーダンスを有する入力部に基準電圧を受けて所定の内部電源電圧を生成するように構成しているため、内部電源電圧発生動作が基準電圧に対し何ら影響を及ぼすことがなく、安定に所定の電圧レベルの内部電源電圧を生成して出力回路を動作させることができる。
【０３９１】
請求項１に係る発明に従えば、さらに、内部電源ノードに容量素子を結合するようにしているため、出力回路動作時においてこれらの内部電源ノードの電圧を安定化させることができ、高速かつ安定に動作する半導体集積回路を実現することができる。
【０３９２】
請求項２に係る発明に従えば、内部電源電圧と内部電圧とを比較し、その比較結果に従って電源ノードの電圧レベルを調整するように構成しているため、比較的大きな電流駆動力を持って内部電源電圧を生成することができ、正確かつ安定に内部電源電圧を生成することができる。
【０３９３】
請求項３に係る発明に従えば、内部電源手段を、内部電圧に従ってソースフォロアモードで動作するＭＯＳトランジスタで構成しているため、比較的小占有面積でかつ安定に必要とされる電圧レベルの内部電源電圧を生成することができる。
【０３９４】
請求項４に係る発明に従えば、内部電圧発生手段を、基準電圧をゲートに受けてソースフォロアモード動作するＭＯＳトランジスタと、このソースフォロアトランジスタから伝達された電圧から少なくとも１個のダイオード接続されたＭＯＳトランジスタを介して内部電圧を生成して、さらにソースフォロアモード動作するトランジスタを介して内部電源電圧を生成するように構成しているため、基準電圧よりも高い所望の電圧レベルの内部電源電圧を容易にかつ正確に生成することができる。
【０３９５】
請求項５に係る発明に従えば、基準電圧をゲートに受けるＭＯＳトランジスタをソースフォロアモードで動作させ、このソースフォロアトランジスタからの電圧をダイオード接続されたＭＯＳトランジスタにより降下させてさらに、ソースフォロアトランジスタを介して内部電源電圧を生成するように構成しているため、容易に基準電圧よりも低い電圧レベルの内部電源電圧を安定に生成することができる。
【０４１０】
請求項６に係る発明に従えば、第１の電圧発生回路を、内部電源電圧を規定する内部電圧に対応する比較電圧を発生し、この比較電圧と基準電圧とを比較し、その比較結果に従って第１の内部電源回路へ与えられる電圧を調整するように構成しているため、正確にかつ安定に所定の電圧レベルの内部電源電圧を生成することができる。
【０４１２】
請求項７に係る発明に従えば、低レベル内部電源電圧を規定する内部電圧を発生する第２の内部電圧発生回路を、この低レベル内部電源電圧を規定する電圧に対応する比較電圧を生成し、この比較電圧と基準電圧とを比較し、この比較結果に従って第２の内部電源回路へ与えられる電圧を調整するように構成しているため、正確にかつ安定に所定電圧レベルの低レベル内部電源電圧を生成することができる。
【０４１９】
請求項８に係る発明に従えば、安定化容量素子を、メモリセルキャパシタおよびビット線相当導電配線およびワード線相当導電配線を用いてメモリセルと同一構造で形成したため、小占有面積で大きな容量値を有する安定化容量素子を実現することができる。
【０４２０】
請求項９に係る発明に従えば、安定化のための容量素子を、基板領域と、この基板領域上に配置されるワード線相当導電配線と、このワード線相当導電配線に対向して配置されるビット線相当導電配線と、ビット線相当導電配線上にメモリセルキャパシタと同一構造の複数個並列に形成したキャパシタとで実現しているため、小占有面積で大きな容量値を有する容量素子を実現することができる。
【０４２１】
請求項１０に係る発明に従えば、安定化容量素子を、基板領域表面ほぼ全面にわたってワード線相当導電配線を配置し、このワード線相当導電配線上に、メモリセルキャパシタと同一構造を有する単位容量素子を複数個並列に形成してかつ電気的に接続し、この基板領域に第１および第２導電型の不純物領域をそれぞれ形成して同一電極ノードに接続するように構成しているため、ワード線相当導電配線と半導体基板領域とでＭＯＳキャパシタが形成され、より容量値の大きな安定化容量素子を小占有面積で実現することができる。また、このＭＯＳキャパシタのしきい値電圧は一定とされるため、電極ノードに印加される電圧の影響を受けることなく安定に所定の容量値を有する容量素子を実現することができる。
請求項１１に係る発明に従えば、複数の出力ノードに共通に内部電源電圧発生回路を設けるように構成しているため、回路占有面積を低減することができる。
請求項１２に係る発明に従えば、内部電源ノードを安定化するための容量素子を半導体チップ外部に配置するように構成しているため、任意の大きさの容量値を有する容量素子を用いることができ、内部電源ノードの電圧を確実に安定化させることができる。
【０４２２】
請求項３３に係る発明に従えば、安定化容量素子を第１の内部電源ノードと第１の電圧源との間に接続するように構成しているため、安定に、出力回路動作時において第１の電圧源から出力回路へ電流を供給することができ、この高レベル内部電源電圧を安定に保持することができる。
【０４２８】
請求項１３に係る発明に従えば、出力回路の出力信号の振幅を制限する第１および第２の電圧発生手段と内部電源ノードに接続される容量素子とこれらの内部電源ノード間に接続される容量素子とが接続しているため、小占有面積で大きな容量値を有する安定化容量を実現することができる。
【０４２９】
請求項１４に係る発明に従えば、第１および第２の容量素子の容量値を互いに等しくしているため、内部電源ノードに接続する容量の合成容量値が等しくされ、出力回路の充放電速度を確実に同じとすることができる。
【０４３０】
請求項１５に係る発明に従えば、内部電源ノードに、その容量値が半減された容量素子を並列に接続するように構成しているため、面積を増大させることなく、出力回路動作時の充放電電流を電源ノードおよび接地ノード両者に分散させることができ、出力回路動作時の電源ノイズを低減することができる。
【０４３５】
請求項１６に係る発明に従えば、出力回路の電源ノードの安定化容量を、それぞれ異なる極性の電圧を供給する電圧源に接続するように構成しているため、出力回路動作時において、この安定化容量を流れる電流をそれぞれ異なる電圧源に分散させることができ、電源ノイズを低減することができる。
【０４３８】
請求項１７係る発明に従えば、メモリアレイと処理回路との間の複数の内部データバス線それぞれに安定化容量が設けられた出力回路を配置しているため、高速かつ安定にデータ転送を行うことができる。
請求項１８に係る発明に従えば、メモリと処理回路との間に設けられる複数の内部データバス線それぞれに対応して、第１および第２の絶縁ゲート型電界効果トランジスタの対からなる出力手段を設けているため、高速かつ安定にデータ転送を行うことができる。また、バス線の振幅が制限されるため、消費電流が低減され、また、電源ノイズの発生および発熱およびＥＭＩの発生をも防止することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う半導体集積回路の要部の構成を具体的に示す図である。
【図２】  半導体集積回路相互の接続を示す図である。
【図３】  図１および図２に示す半導体集積回路の動作を示す信号波形図である。
【図４】  この発明が適用されるシステムの構成を概略的に示す図である。
【図５】  この発明の実施の形態２に従う半導体集積回路の要部の構成を示す図である。
【図６】  この発明の実施の形態３に従う半導体集積回路の要部の構成を示す図である。
【図７】  この発明の実施の形態４に従う半導体集積回路の要部の構成を示す図である。
【図８】  この発明の実施の形態５に従う半導体集積回路の要部の構成を示す図である。
【図９】  この発明の実施の形態６に従う半導体集積回路の要部の構成を示す図である。
【図１０】  この発明の実施の形態７に従う半導体集積回路の要部の構成を概略的に示す図である。
【図１１】  この発明の実施の形態８に従う半導体集積回路の要部の構成を概略的に示す図である。
【図１２】  この発明の実施の形態８の変更例の構成を概略的に示す図である。
【図１３】  この発明の実施の形態９に従う半導体集積回路の要部の構成を概略的に示す図である。
【図１４】  この発明の実施の形態１０に従う半導体集積回路の要部の構成を概略的に示す図である。
【図１５】  この発明の実施の形態１１の半導体集積回路の要部の構成を示す図である。
【図１６】  この発明の実施の形態１２に従う半導体集積回路の要部の構成を示す図である。
【図１７】  この発明の実施の形態１３に従う半導体集積回路の要部の構成を示す図である。
【図１８】  この発明の実施の形態１４に従う半導体集積回路の要部の構成を示す図である。
【図１９】  この発明の実施の形態１５に従う半導体集積回路の要部の構成を示す図である。
【図２０】  この発明の実施の形態１６に従う半導体集積回路の要部の構成を示す図である。
【図２１】  この発明の実施の形態１７に従う半導体集積回路の要部の構成を示す図である。
【図２２】  この発明の実施の形態１８に従う半導体集積回路の要部の構成を示す図である。
【図２３】  この発明の実施の形態１９に従う半導体集積回路の要部の構成を示す図である。
【図２４】  この発明の実施の形態２０に従う半導体集積回路の要部の構成を示す図である。
【図２５】  この発明の実施の形態２１に従う半導体集積回路の全体の構成を概略的に示す図である。
【図２６】  図２５に示す基準電圧発生回路の構成の一例を示す図である。
【図２７】  この発明の実施の形態２２に従う半導体集積回路の全体の構成を概略的に示す図である。
【図２８】  この発明の実施の形態２３に従う半導体集積回路の全体の構成を概略的に示す図である。
【図２９】  図２８に示すＤＲＡＭ回路の構成を概略的に示す図である。
【図３０】  図２９に示すＤＲＡＭ回路の構成を概略的に示す図である。
【図３１】  ＤＲＡＭにおけるＭＯＳキャパシタとメモリセルキャパシタの容量値を記憶容量の関数として表わす図である。
【図３２】  この発明の実施の形態２３におけるＤＲＡＭメモリセルの断面構造を概略的に示す図である。
【図３３】  この発明の実施の形態２３における第１の安定化容量の断面構造を概略的に示す図である。
【図３４】  図３３に示す安定化容量の平面レイアウトを概略的に示す図である。
【図３５】  （Ａ）は、図３３および図３４に示す安定化容量の単位容量素子の電気的等価回路を示し、（Ｂ）は、安定化容量の電気的等価回路を示す図である。
【図３６】  （Ａ）および（Ｂ）は、図３３に示す安定化容量の出力回路への接続態様を示す図である。
【図３７】  （Ａ）は、この発明の実施の形態２３における第２の安定化容量の断面構造を概略的に示し、（Ｂ）は、その電気的等価回路を示す図である。
【図３８】  （Ａ）は、この発明の実施の形態２３における第３の安定化容量の断面構造を概略的に示し、（Ｂ）は、その電気的等価回路を示す図である。
【図３９】  この発明の実施の形態２３の半導体集積回路の他の構成を概略的に示す図である。
【図４０】  この発明の実施の形態２４における安定化容量素子の第１の接続態様を示す図である。
【図４１】  この発明の実施の形態２４における安定化容量素子の第２の接続態様を示す図である。
【図４２】  この発明の実施の形態２４における安定化容量素子の第３の接続態様を示す図である。
【図４３】  この発明の実施の形態２４における安定化容量素子の第４の接続態様を示す図である。
【図４４】  図４３に示す安定化容量素子の内部電源ノードから見た容量の電気的等価回路を示す図である。
【図４５】  （Ａ）および（Ｂ）は、図４３に示す安定化容量素子の各容量素子の容量値と合成容量の関係を示す図である。
【図４６】  図４５に示す合成容量値の最大値近傍領域をより詳細に示す図である。
【図４７】  この発明の実施の形態２４における安定化容量素子の第５の接続態様を示す図である。
【図４８】  この発明の実施の形態２４における安定化容量素子の第６の接続態様を示す図である。
【図４９】  この発明の実施の形態２４における安定化容量素子の第７の接続態様を示す図である。
【図５０】  この発明の実施の形態２４における安定化容量素子の第８の接続態様を示す図である。
【図５１】  この発明の実施の形態２４における安定化容量素子の第９の接続態様を示す図である。
【図５２】  この発明の実施の形態２５に従う半導体集積回路の出力部の構成を概略的に示す図である。
【図５３】  この発明の実施の形態２６に従う半導体集積回路の全体の構成を概略的に示す図である。
【図５４】  図５３に示す半導体集積回路の要部の構成をより具体的に示す図である。
【図５５】  図５４に示すレシーバ回路の構成を示す図である。
【図５６】  図５５に示すレシーバ回路の動作を示す信号波形図である。
【図５７】  この発明の実施の形態２６の変更例１の構成を示す図である。
【図５８】  図５７に示すレシーバ回路の構成を示す図である。
【図５９】  図５８に示すレシーバ回路の動作を示す信号波形図である。
【図６０】  この発明の実施の形態２６の変更例２の構成を概略的に示す図である。
【図６１】  図６０に示す安定化容量の構成を概略的に示す図である。
【図６２】  図６０に示す安定化容量の他の構成を概略的に示す図である。
【図６３】  この発明の実施の形態２６の変更例３の構成を概略的に示す図である。
【図６４】  この発明の実施の形態２６の変更例４の構成を概略的に示す図である。
【図６５】  従来の半導体集積回路の出力部の構成を概略的に示す図である。
【図６６】  図６５に示す半導体集積回路の動作を示す信号波形図である。
【図６７】  従来の半導体集積回路の信号入力部の構成を概略的に示す図である。
【図６８】  図６５に示す電源回路の構成を示す図である。
【符号の説明】
１  半導体集積回路、２  第１の電圧発生回路、３  第２の電圧発生回路、４第１のノード、５  第１の電源回路、５ａ，５ｃ  ＭＯＳトランジスタ、５ｂ比較回路、７  第２のノード、８  第２の電源回路、８ａ，８ｃ  ＭＯＳトランジスタ、８ｂ  比較回路、９  出力ノード、１２  ｐチャネルＭＯＳトランジスタ、１３  ｎチャネルＭＯＳトランジスタ、２４  抵抗素子、２１  ｐチャネルＭＯＳトランジスタ、２２  ｐチャネルＭＯＳトランジスタ、２３  ｎチャネルＭＯＳトランジスタ、２４  抵抗素子、３１  ｎチャネルＭＯＳトランジスタ、３２  ｎチャネルＭＯＳトランジスタ、３３  ｐチャネルＭＯＳトランジスタ、３４  抵抗素子、♯０〜♯ｎ  半導体チップ、２５  ｐチャネルＭＯＳトランジスタ、３５  ｎチャネルＭＯＳトランジスタ、２２ａ  ｎチャネルＭＯＳトランジスタ、３２ａ  ｐチャネルＭＯＳトランジスタ、２４ａ，３４ａ  抵抗素子、４１，４２  抵抗素子、１１ａ，１１ｂ，１１ｃ  レベル変換回路、１０−１〜１０−ｎ  出力回路、１５ａ，１５ｂ，１８ａ，１８ｂ  容量素子接続端子、５０，５２  インピーダンス変換回路、６０  比較電圧発生回路、６２  差動増幅器、６４  ｐチャネルＭＯＳトランジスタ、６０ａ，６０ｂ，６０ｃ  ＭＯＳトランジスタ、６０ｄ  定電流源、７０  比較電圧発生回路、７２  差動増幅器、７４  ｎチャネルＭＯＳトランジスタ、７０ｂ，７０ｃ，７０ｄ  ＭＯＳトランジスタ、７０ａ  定電流源、６０ｆ，７０ｇ  抵抗素子、６０ｇ，７０ｆ  定電流源、６０ｉ，７０ｉ  ＭＯＳトランジスタ、６０ｆａ〜６０ｆｃ，７０ｇａ〜７０ｇｃ  抵抗素子、６０ｌｂ，６０ｌｃ，７０ｌｂ，７０ｌｃ  リンク素子、８０  基準電圧発生回路、８２  内部電源回路、８４  内部回路、９０  ＤＲＡＭ回路、９２  プロセサ、９０  入出力インタフェース回路、９０ａ  ＤＲＡＭ、ＭＣ  メモリセル、ＢＬ，／ＢＬ  ビット線、ＷＬ  ワード線、２００
Ｐ型半導体基板、２１０  Ｎウェル、２０２ｄ，２０２ｅ，２０２ｆ，２０２ｇ不純物領域、２０４ｃ〜２０４ｆ  ワード線相当導電層、２０５ａ  ビット線相当導電層、２０６ｃ，２０６ｄ  第１の導電層、２０８ａ  第２の導電層、２０２ｈ  不純物領域、２０３ｃ  ゲート絶縁膜、２０４ｆ  ワード線相当導電層、２０５ｂ  ビット線相当導電層、２０６ｅ１〜２０６ｅｎ  第１の導電層、２０８ｂ  第２の導電層、２００ａ  Ｎウェル、２０２ｉ  不純物領域、２１９
不純物領域、２０３ｄ  ゲート絶縁膜、２０６ｆ１〜２０６ｆｎ  第１の導電層、２０４ｇ  ワード線相当導電層、２０８ｃ  第２の導電層、１５ａ  容量素子、１５ｃ，１５ｄ，１８ｃ，１８ｄ  容量素子、１５ｅ，１５ｆ，１８ｅ，１８ｆ  容量素子、１５ｇ，１５ｈ，１８ｇ，１８ｈ  容量素子、１５ｉ，１５ｊ，１８ｉ，１８ｊ  容量素子、３１４，３１６  安定化容量、４００  処理回路、４０２  メモリ、４０３  インタフェース回路、４０４  内部データバス、４０５ａ，４０５ｂ  メモリアレイ、４０６ａ，４０６ｂ  センスアンプ帯、４０７列デコーダ、４０８ａ，４０８ｂ  インタフェース回路、４１０  電源回路、１０ｍ−０〜１０ｍ−ｍ，１０ｐ−０〜１０ｐ−ｍ  ドライバ（出力回路）、４１７  基準電圧発生回路、４２０ｐ−０〜４２０ｐ−ｍ，４２０ｍ−０〜４２０ｍ−ｍ  レシーバ回路、４０４Ｒ  リードデータバス、４０４Ｗ  ライトデータバス、４０４ｒ−０〜４０４ｒ−ｍ  リードデータバス線、４０４ｗ−０〜４０４ｗ−ｍ  ライトデータバス線、４０４ｒ−０，４０４ｒ−０ｚ〜４０４ｒ−ｍ，４０４ｒ−ｍｚ  リードデータバス線、４０４ｗ−０，４０４ｗ−０ｚ〜４０４ｗ−ｍ，４０４ｗ−ｍｚ  ライトデータバス線、４３０，４３０ａ，４３０ｂ，４３０ｃ  安定化容量、２ｍ，２ｐ  第１の電圧発生回路、５ｍ，５ｐ  第１の電源回路、３ｍ，３ｐ  第２の電圧発生回路、８ｍ，８ｐ  第２の電源回路、４０５  メモリ用インタフェース回路、４０３  処理回路用インタフェース回路、４３５ａ，４３５ｂ  メモリアレイ、４４０ａ，４４０ｂ  読出／書込回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２４】
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【図３０】
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【図４０】
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【図４１】
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【図６８】
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