(57)【特許請求の範囲】
【請求項１】
光検知素子と、前記光検知素子に流れる電流を積分する積分容量と、前記積分容量の保持電荷をリセットするリセット回路と、前記積分容量が積分する電流からオフセット電流を除去するオフセット電流除去回路を備え、かつ、前記オフセット電流除去回路は、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子に所定の電圧が印加される第１のトランジスタと、一端を前記第１のトランジスタの制御端子に接続し、他端を前記第１のトランジスタの他方の電流入出力端子に接続し、前記第１のトランジスタに制御電圧を供給するための制御電圧供給用容量と、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子を前記制御電圧供給用容量の一端に接続し、制御端子にオン・オフ制御信号が印加される第２のトランジスタとを備え、前記積分容量の電圧を読み出すことによって画素信号を得るようにされた画素回路を複数個備え、かつ、前記光検知素子を列状又は行列状に配列した画像センサと、
前記画像センサが参照する第１のレベル参照光を供給する第１のレベル参照光供給手段と、
前記画像センサが参照する前記第１のレベル参照光よりも高レベルの第２のレベル参照光を供給する第２のレベル参照光供給手段とを備え、
前記オン・オフ制御信号は、前記第１のレベル参照光が前記画像センサに供給されるときは、前記第２のトランジスタをオンとし、
前記第１のレベル参照光は、前記画素回路の出力からのオフセット電流成分の除去に使用され、
前記第２のレベル参照光は、感度補正に使用される
ことを特徴とする画像センサ・システム。
【請求項２】
光検知素子と、前記光検知素子に流れる電流を積分する積分容量と、前記積分容量の保持電荷をリセットするリセット回路と、前記積分容量が積分する電流からオフセット電流を除去するオフセット電流除去回路を備え、かつ、前記リセット回路は、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子に所定の電圧が印加される第１のトランジスタと、一端を前記第１のトランジスタの制御端子に接続し、他端にリセット信号が印加され、前記第１のトランジスタに制御電圧を供給するための制御電圧供給用容量とを備えて構成され、前記オフセット電流除去回路は、前記リセット回路と、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子を前記第１のトランジスタの制御端子に接続し、制御端子にオン・オフ制御信号が印加される第２のトランジスタとを備えて構成され、前記積分容量の電圧を読み出すことによって画素信号を得るようにされた画素回路を複数個備え、かつ、前記光検知素子を列状又は行列状に配列した画像センサと、
前記画像センサが参照する第１のレベル参照光を供給する第１のレベル参照光供給手段と、
前記画像センサが参照する前記第１のレベル参照光よりも高レベルの第２のレベル参照光を供給する第２のレベル参照光供給手段とを備え、
前記オン・オフ制御信号は、前記第１のレベル参照光が前記画像センサに供給されるときは、前記第２のトランジスタをオンとし、
前記第１のレベル参照光は、前記画素回路の出力からのオフセット電流成分の除去に使用され、
前記第２のレベル参照光は、感度補正に使用される
ことを特徴とする画像センサ・システム。
【請求項３】
光検知素子と、前記光検知素子に流れる電流を積分する積分容量と、前記積分容量の保持電荷をリセットするリセット回路と、前記積分容量が積分する電流からオフセット電流を除去するオフセット電流除去回路を備え、かつ、前記オフセット電流除去回路は、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子に所定の電圧が印加される第１のトランジスタと、一端を前記第１のトランジスタの制御端子に接続し、他端を前記第１のトランジスタの他方の電流入出力端子に接続し、前記第１のトランジスタに制御電圧を供給するための制御電圧供給用容量と、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子を前記制御電圧供給用容量の一端に接続し、制御端子にオン・オフ制御信号が印加される第２のトランジスタとを備え、前記積分容量の電圧を読み出すことによって画素信号を得るようにされた画素回路を複数個備え、かつ、前記光検知素子を列状又は行列状に配列した画像センサと、
前記画像センサが参照する第１のレベル参照光を供給する第１のレベル参照光供給手段と、
前記画像センサが参照する前記第１のレベル参照光よりも高レベルの第２のレベル参照光を供給する第２のレベル参照光供給手段と、
前記画像センサが参照する前記第２のレベル参照光よりも高レベルの第３のレベル参照光を供給する第３のレベル参照光供給手段とを備え、
前記オン・オフ制御信号は、前記第１のレベル参照光が前記画像センサに供給されるときは、前記第２のトランジスタをオンとし、
前記第１のレベル参照光は、前記画素回路の出力からのオフセット電流成分の除去に使用され、
前記第２のレベル参照光及び前記第３のレベル参照光は、感度補正に使用される
ことを特徴とする画像センサ・システム。
【請求項４】
光検知素子と、前記光検知素子に流れる電流を積分する積分容量と、前記積分容量の保持電荷をリセットするリセット回路と、前記積分容量が積分する電流からオフセット電流を除去するオフセット電流除去回路を備え、かつ、前記リセット回路は、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子に所定の電圧が印加される第１のトランジスタと、一端を前記第１のトランジスタの制御端子に接続し、他端にリセット信号が印加され、前記第１のトランジスタに制御電圧を供給するための制御電圧供給用容量とを備えて構成され、前記オフセット電流除去回路は、前記リセット回路と、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子を前記第１のトランジスタの制御端子に接続し、制御端子にオン・オフ制御信号が印加される第２のトランジスタとを備えて構成され、前記積分容量の電圧を読み出すことによって画素信号を得るようにされた画素回路を複数個備え、かつ、前記光検知素子を列状又は行列状に配列した画像センサと、
前記画像センサが参照する第１のレベル参照光を供給する第１のレベル参照光供給手段と、
前記画像センサが参照する前記第１のレベル参照光よりも高レベルの第２のレベル参照光を供給する第２のレベル参照光供給手段と、
前記画像センサが参照する前記第２のレベル参照光よりも高レベルの第３のレベル参照光を供給する第３のレベル参照光供給手段とを備え、
前記オン・オフ制御信号は、前記第１のレベル参照光が前記画像センサに供給されるときは、前記第２のトランジスタをオンとし、
前記第１のレベル参照光は、前記画素回路の出力からのオフセット電流成分の除去に使用され、
前記第２のレベル参照光及び前記第３のレベル参照光は、感度補正に使用される
ことを特徴とする画像センサ・システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光検知素子に流れる電流を積分することにより画素信号を得るようにされた画素回路及び画像センサ・システムに関する。
【０００２】
【従来の技術】
図３０は従来の赤外線画像センサに使用されている従来の画素回路の一例の要部を示す回路図である。
【０００３】
図３０中、１はボロメータや、超格子からなる赤外線検知素子や、ＨgＣdＴeからなる赤外線検知素子などの赤外線検知素子、２は赤外線検知素子１に印加するバイアス電圧Ｖdetを入力するためのバイアス電圧入力端子である。
【０００４】
また、３はｎＭＯＳトランジスタからなる入力トランジスタ、４は入力トランジスタ３のオン、オフを制御する入力ゲート電圧ＶIGを入力するための入力ゲート電圧入力端子である。
【０００５】
また、５は一方の電極５Ａ側から赤外線検知素子１に電流を供給して赤外線検知素子１に流れる電流を積分する積分容量、６は積分容量５の他方の電極５Ｂに印加する接地電圧Ｖssを入力するための接地電圧入力端子である。
【０００６】
また、７は電源電圧Ｖdd（例えば、５Ｖ）を入力するための電源電圧入力端子、８はリセット信号φＲを入力するためのリセット信号入力端子、９はリセット信号φＲによりオン、オフが制御されるｐＭＯＳトランジスタからなるリセット・トランジスタである。
【０００７】
また、１０はソースホロア回路からなる画素信号読出回路であり、１１は積分容量５の電極５Ａの電圧Ｖxにより駆動されるｎＭＯＳトランジスタからなるドライバ・トランジスタ、１２はアドレス信号ＡＤＤによりオン、オフが制御されるｎＭＯＳトランジスタからなる画素選択トランジスタである。
【０００８】
図３１は図３０に示す従来の画素回路の動作を示す波形図であり、図３０Ａはリセット信号φＲ、図３０Ｂは入力ゲート電圧ＶIG、図３０Ｃは積分容量５の電極５Ａの電圧Ｖxを示している。
【０００９】
即ち、図３０に示す従来の画素回路においては、一定の周期で、リセット信号φＲ＝Ｖss、リセット・トランジスタ９＝オンとされ、積分容量５は、リセット・トランジスタ９を介して電極５Ａ側から充電され、積分容量５の電極５Ａの電圧Ｖxは、電源電圧Ｖddにリセットされる。
【００１０】
なお、リセット時には、入力ゲート電圧ＶIGは、接地電圧Ｖssとされ、入力トランジスタ３＝オフとされている。
【００１１】
そして、リセット後の一定期間を積分期間とされ、入力ゲート電圧ＶIGは、スレッショルド電圧ＶT（例えば、１Ｖ）よりも僅かに高い電圧ＶT＋α（例えば、１.２Ｖ）とされ、入力トランジスタ３＝オンとされると共に、リセット信号φＲ＝Ｖdd、リセット・トランジスタ９＝オフとされる。
【００１２】
この結果、入射される赤外線の光量に従って赤外線検知素子１に流れる電流が積分容量５から供給され、赤外線検知素子１に流れる電流が積分容量５により積分され、積分容量５の電極５Ａの電圧Ｖxが下降することになる。
【００１３】
そして、積分期間経過後、リセット前に、入力ゲート電圧ＶIG＝Ｖss、入力トランジスタ３＝オフ、アドレス信号ＡＤＤ＝Ｖdd、画素選択トランジスタ１２＝オンとされ、積分容量５の電極５Ａの電圧Ｖxによってドライバ・トランジスタ１１が駆動され、画素信号ＯＵＴが出力される。
【００１４】
【発明が解決しようとする課題】
図３０に示す従来の画素回路においては、赤外線検知素子１に暗電流・バイアス電流・背景光電流などのオフセット電流が流れることに対して何らの対策も講じられていないことから、画素信号ＯＵＴにオフセット電流成分が含まれてしまい、信号成分のコントラストが極めて低く、Ｓ／Ｎ比の良好な画素信号を得ることができない場合があるという問題点があった。
【００１５】
また、図３０に示す従来の画素回路においては、オフセット電流が余りに大きくなると、図３１Ｃに破線１３で示すように、積分容量５がリセット時に充電された電荷を積分期間の間に全て放電してしまい画素信号ＯＵＴを得ることができなくなるという問題点もあった。
【００１６】
即ち、図３０に示す従来の画素回路は、２００〜３００μＡのバイアス電流に０.１ｎＡの信号電流が重畳するような非冷却型赤外線画像センサや、高温動作させた場合に、数μＡの暗電流に０.１ｎＡの信号電流が重畳するような冷却型赤外線画像センサや、暗電流に対する信号電流の比率が本来的に小さい超格子型赤外線画像センサや、２０ｎＡの背景光電流に対して信号電流が０.２ｎＡ程度で足りるような非常に低い信号レベルを検出しようとする赤外線画像センサなどに使用するには不適なものであった。
【００１７】
なお、スペースに余裕がある場合には、容量値が大きくなるように積分容量５を形成し、積分時間を延伸することにより、Ｓ／Ｎ比を高くすることができるが、スペースに余裕がない場合には、このようにすることはできない。
【００１８】
また、オフセット電流が余りに大きい場合には、入力トランジスタ３のオン時間を短くすることで、積分容量５がリセット時に充電された電荷を積分期間の間に全て放電してしまうという事態を避けることができるが、このようにする場合には、積分期間が短くなることから、画素信号ＯＵＴのＳ／Ｎ比が悪くなってしまうという問題点があった。
【００１９】
本発明は、かかる点に鑑み、オフセット電流成分が含まれず、信号電流成分のみが含まれる画素信号を得ることができるようにし、これを使用して画像センサを構成する場合には、Ｓ／Ｎ比の良好な画像信号を得ることができるようにした画素回路及び画素センサ・システムを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明中、第１の発明は、光検知素子と、前記光検知素子に流れる電流を積分する積分容量と、前記積分容量の保持電荷をリセットするリセット回路とを備え、前記積分容量の電圧を読み出すことによって画素信号を得るようにされた画素回路において、前記積分容量が積分する電流からオフセット電流を除去するオフセット電流除去回路を備えているというものである。
【００２１】
本発明中、第１の発明によれば、積分容量が積分する電流にはオフセット電流が含まれないことになるので、積分容量が積分する電流は、本来の信号電流のみとなる。
【００２２】
本発明中、第２の発明は、第１の発明において、前記オフセット電流除去回路は、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子に所定の電圧が印加され、制御端子にオン・オフ制御電圧が印加されるトランジスタを備えて構成されているというものである。
【００２３】
本発明中、第３の発明は、第１の発明において、前記リセット回路及び前記オフセット電流除去回路は、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子に所定の電圧が印加され、制御端子に、前記積分容量の保持電荷のリセット時と、前記積分容量が前記光検知素子に流れる電流を積分する積分期間とでは、電圧値を異にするリセット信号が印加されるトランジスタを兼用して構成されているというものである。
【００２４】
本発明中、第４の発明は、第１の発明において、前記オフセット電流除去回路は、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子に所定の電圧が印加される第１のトランジスタと、一端を前記第１のトランジスタの制御端子に接続し、他端を前記第１のトランジスタの他方の電流入出力端子に接続し、前記第１のトランジスタに制御電圧を供給するための制御電圧供給用容量と、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子を前記制御電圧供給用容量の一端に接続し、制御端子にオン・オフ制御信号が印加される第２のトランジスタとを備えて構成されているというものである。
【００２５】
本発明中、第４の発明によれば、複数フレーム毎に、１フレームの間、最小の光レベルを出力する被写体を撮像する状態とし、第２のトランジスタ＝オンとすると、光検知素子にはオフセット電流及び最小レベルの信号電流が流れると共に、制御電圧供給用容量の電極間に電圧差が発生し、第１のトランジスタ＝オンとなり、第１のトランジスタに電流が流れることになる。
【００２６】
そして、積分容量が積分する電流の値と、第１のトランジスタに流れる電流の値とが一致するようになると、積分容量の電圧は一定値となり、制御電圧供給用容量の電極間の電圧差も一定値となり、制御電圧供給用容量には、積分容量が積分する電流からオフセット電流分の電流を除去するに必要な第１のトランジスタのゲート電圧が記憶され、次フレームからは、第１のトランジスタを介して積分容量が積分する電流からオフセット電流分の電流が自動的に除去されることになる。
【００２７】
本発明中、第５の発明は、第１の発明において、前記リセット回路は、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子に所定の電圧が印加される第１のトランジスタと、一端を前記第１のトランジスタの制御端子に接続し、他端にリセット信号が印加され、前記第１のトランジスタに制御電圧を供給するための制御電圧供給用容量とを備えて構成され、前記オフセット電流除去回路は、前記リセット回路と、一方の電流入出力端子を前記積分容量に接続し、他方の電流入出力端子を前記第１のトランジスタの制御端子に接続し、制御端子にオン・オフ制御信号が印加される第２のトランジスタとを備えて構成されているというものである。
【００２８】
本発明中、第５の発明によれば、複数フレーム毎に、１フレームの間、最小の光レベルを出力する被写体を撮像する状態とし、第２のトランジスタ＝オンとすると、光検知素子にはオフセット電流及び最小レベルの信号電流が流れると共に、制御電圧供給用容量の電極間に電圧差が発生し、第１のトランジスタ＝オンとなり、第１のトランジスタに電流が流れることになる。
【００２９】
そして、積分容量が積分する電流の値と、第１のトランジスタに流れる電流の値とが一致するようになると、積分容量の電圧は一定値となり、制御電圧供給用容量の電極間の電圧差も一定値となり、制御電圧供給用容量には、積分容量が積分する電流からオフセット電流分の電流を除去するに必要な第１のトランジスタのゲート電圧が記憶され、次フレームからは、第１のトランジスタを介して積分容量が積分する電流からオフセット電流分の電流が自動的に除去されることになる。
【００３０】
本発明中、第６の発明は、第４又は第５の発明の画素回路を複数個備え、かつ、第４又は第５の発明が備える光検知素子を列状又は行列状に配列した画像センサと、前記画像センサが参照する第１のレベル参照光を供給する第１のレベル参照光供給手段と、前記画像センサが参照する前記第１のレベルよりも高レベルの第２のレベル参照光を供給する第２のレベル参照光供給手段とを備えているというものである。
【００３１】
本発明中、第６の発明においては、画像センサが第１のレベル参照光を入力しているタイミングで、制御電圧供給用容量に、積分容量が積分する電流からオフセット電流分の電流を自動的に除去するために必要な第１のトランジスタの制御電圧を記憶させる場合には、第１のレベル参照光入力時の出力はゼロとなるので、出力からオフセット電流成分を除去する補正を行う必要がなく、第２のレベル参照光入力時における感度補正のみを行うことで足りる。
【００３２】
本発明中、第７の発明は、第４又は第５の発明の画素回路を複数個備え、かつ、第４又は第５の発明が備える光検知素子を列状又は行列状に配列した画像センサと、前記画像センサが参照する第１のレベル参照光を供給する第１のレベル参照光供給手段と、前記画像センサが参照する前記第１のレベルよりも高レベルの第２のレベル参照光を供給する第２のレベル参照光供給手段と、前記画像センサが参照する前記第２のレベルよりも高レベルの第３のレベル参照光を供給する第３のレベル参照光供給手段とを備えているというものである。
【００３３】
本発明中、第７の発明においては、画像センサが第１のレベル参照光を入力しているタイミングで、制御電圧供給用容量に、積分容量が積分する電流からオフセット電流分の電流を自動的に除去するために必要な第１のトランジスタの制御電圧を記憶させる場合には、第１のレベル参照光入力時の出力はゼロとなるので、出力からオフセット電流成分を除去する補正を行う必要がなく、また、第２のレベル参照光入力時における感度補正及び第３のレベル参照光入力時における感度補正を行うことができるので、線形性の差に起因する固定パターン雑音を大幅に低減することができる。
【００３４】
【発明の実施の形態】
本発明の画素回路の第１実施形態・・図１〜図４
図１は本発明の画素回路の第１実施形態の要部を示す回路図である。図１中、１５はボロメータや、超格子からなる赤外線検知素子や、ＨgＣdＴeからなる赤外線検知素子などの赤外線検知素子、１６は赤外線検知素子１５に印加するバイアス電圧Ｖdetを入力するためのバイアス電圧入力端子である。
【００３５】
また、１７はｎＭＯＳトランジスタからなる入力トランジスタ、１８は入力トランジスタ１７のオン、オフを制御する入力ゲート電圧ＶIGを入力するための入力ゲート電圧入力端子である。
【００３６】
また、１９は一方の電極１９Ａ側から赤外線検知素子１５に電流を供給して赤外線検知素子１９に流れる電流を積分するための積分容量、２０は積分容量１９の他方の電極１９Ｂに印加する接地電圧Ｖssを入力するための接地電圧入力端子である。
【００３７】
また、２１は電源電圧Ｖdd（例えば、５Ｖ）を入力するための電源電圧入力端子、２２はリセット信号φＲを入力するためのリセット信号入力端子、２３はリセット信号φＲによりオン、オフが制御されるｐＭＯＳトランジスタからなるリセット・トランジスタである。
【００３８】
また、２４は積分容量１９にオフセット電流分の電流を供給して積分容量１９が積分する電流からオフセット電流を除去するためのｐＭＯＳトランジスタからなるオフセット電流除去用トランジスタである。
【００３９】
また、２５はオフセット電流除去用トランジスタ２４のオン、オフを制御するオフセット電流除去用トランジスタ制御電圧Ｖoffを入力するためのオフセット電流除去用トランジスタ制御電圧入力端子である。
【００４０】
また、２６はソースホロア回路からなる画素信号読出回路であり、２７は積分容量１９の電極１９Ａの電圧Ｖxにより駆動されるｎＭＯＳトランジスタからなるドライバ・トランジスタ、２８はアドレス信号ＡＤＤによりオン、オフが制御されるｎＭＯＳトランジスタからなる画素選択トランジスタである。
【００４１】
図２は本発明の画素回路の第１実施形態の動作を示す波形図であり、図２Ａはリセット信号φＲ、図２Ｂは入力ゲート電圧ＶIG、図２Ｃはオフセット電流除去用トランジスタ制御電圧Ｖoff、図２Ｄは積分容量１９の電極１９Ａの電圧Ｖxを示している。
【００４２】
即ち、本発明の画素回路の第１実施形態においては、一定の周期で、リセット信号φＲ＝Ｖss、リセット・トランジスタ２３＝オンとされ、積分容量１９は、リセット・トランジスタ２３を介して電極１９Ａ側から充電され、積分容量１９の電極１９Ａの電圧Ｖxは、電源電圧Ｖddにリセットされる。
【００４３】
なお、リセット時には、入力ゲート電圧ＶIG＝接地電圧Ｖss、入力トランジスタ１７＝オフの状態が維持されると共に、オフセット電流除去用トランジスタ制御電圧Ｖoff＝Ｖdd、オフセット電流除去用トランジスタ２４＝オフの状態が維持される。
【００４４】
そして、リセット後の一定期間を積分期間とされ、入力ゲート電圧ＶIGは、スレッショルド電圧ＶT（例えば、１Ｖ）よりも僅かに高い電圧ＶT＋α（例えば、１.２Ｖ）とされ、入力トランジスタ１７＝オンとされると共に、リセット信号φＲ＝Ｖdd、リセット・トランジスタ２３＝オフ、オフセット電流除去用トランジスタ制御電圧Ｖoff＝Ｖb（例えば、４Ｖ）、オフセット電流除去用トランジスタ２４＝オンとされる。
【００４５】
この結果、赤外線検知素子１５には積分容量１９からオフセット電流及び信号電流が供給されるが、積分容量１９にはオフセット電流除去用トランジスタ２４を介してオフセット電流分の電流が供給されることになるので、積分容量１９においては信号電流のみが積分され、積分容量１９の電極１９Ａの電圧Ｖxが下降する。
【００４６】
そして、積分期間経過後の一定期間を画素信号読出期間とされ、入力ゲート電圧ＶIG＝Ｖss、入力トランジスタ１７＝オフ、オフセット電流除去用トランジスタ制御電圧Ｖoff＝Ｖdd、オフセット電流除去用トランジスタ２４＝オフとされると共に、アドレス信号ＡＤＤ＝Ｖdd、画素選択トランジスタ２８＝オンとされ、積分容量１９の電極１９Ａの電圧Ｖxによりドライバ・トランジスタ２７が駆動され、画素信号ＯＵＴが出力される。
【００４７】
以上のように、本発明の画素回路の第１実施形態によれば、積分容量１９においては信号電流のみが積分され、画素信号ＯＵＴにオフセット電流成分が含まれることがないので、これを使用して画像センサを構成する場合には、Ｓ／Ｎ比の良好な画像信号を得ることができる。
【００４８】
ちなみに、図３は本発明の画素回路の第１実施形態を使用した一次元赤外線画像センサ（赤外線ラインセンサ）の構成例を示す回路図である。
【００４９】
図３中、３０−１、３０−２、３０−３、３０−ｎは本発明の第１実施形態の画素回路である。なお、画素回路３０−３、３０−ｎ間に配置されている画素回路３０−４、３０−５、・・・、３０−（ｎ−１）は、図示を省略している。
【００５０】
また、３１は画素回路３０−１、３０−２、３０−３、・・・、３０−ｎを順に選択するためのアドレス信号ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、・・・、ＡＤＤｎを出力するシフトレジスタである。
【００５１】
これらアドレス信号ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、・・・、ＡＤＤｎは、画素回路３０−１、３０−２、３０−３、・・・、３０−ｎを構成する画素選択トランジスタ（図１に示す画素選択トランジスタ２８に該当するトランジスタ）に印加される。
【００５２】
また、３２は画素回路３０−１、３０−２、３０−３、・・・、３０−ｎから順に出力される画素信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・、ＯＵＴｎを増幅するバッファアンプ、３３は画素信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・、ＯＵＴｎを連ねてなる一次元画像信号を外部に出力するための画像信号出力端子である。
【００５３】
また、図４は本発明の画素回路の第１実施形態を使用した二次元赤外線画像センサの構成例を示す回路図である。
【００５４】
図４中、３５−１１、３５−１２、３５−１ｎ、３５−２１、３５−２２、３５−２ｎ、３５−ｍ１、３５−ｍ２、３５−ｍｎは本発明の第１実施形態の画素回路である。
【００５５】
なお、画素回路３５−１２、３５−１ｎ間に配置されている画素回路３５−１３、３５−１４、・・・、３５−１（ｎ−１）、画素回路３５−２２、３５−２ｎ間に配置されている画素回路３５−２３、３５−２４、・・・、３５−２（ｎ−１）、画素回路３５−２ｎ、３５−ｍ１間に配置されている画素回路３５−３１、３５−３２、・・・、３５−（ｍ−１）ｎ、画素回路３５−ｍ２、３５−ｍｎ間に配置されている３５−ｍ３、３５−ｍ４、・・・、３５−ｍ（ｎ−１）、電源電圧入力端子２１及び接地電圧入力端子２０は、図示を省略している。
【００５６】
また、３６は画素回路３５−１１、３５−１２、・・・、３５−ｍｎを水平ライン毎に順に選択するためのＹアドレス信号Ｙ１、Ｙ２、・・・、Ｙｍを順に出力するＹアドレスデコーダである。
【００５７】
これらＹアドレス信号Ｙ１、Ｙ２、・・・、Ｙｍは、画素回路３５−１、３５−２、３５−３、・・・、３５−ｍｎを構成する画素選択トランジスタ（図１に示す画素選択トランジスタ２８に該当するトランジスタ）に印加される。
【００５８】
また、３７−１、３７−２、３７−ｎはスイッチ素子をなすｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ３７−２、３７−ｎ間に配置されているｎＭＯＳトランジスタ３７−３、３７−４、・・・、３７−（ｎ−１）は、図示を省略している。
【００５９】
また、３８はｎＭＯＳトランジスタ３７−１、３７−２、・・・、３７−ｎを選択的に順にオン状態とするＸアドレス信号Ｘ１、Ｘ２、・・・、Ｘｎを順に出力するシフトレジスタである。
【００６０】
また、３９はｎＭＯＳトランジスタ３７−１、３７−２、・・・、３７−ｎを介して順に出力される画素信号を増幅するバッファアンプ、４０は画素信号を連続してなる二次元画像信号を外部に出力するための画像信号出力端子である。
【００６１】
本発明の画素回路の第２実施形態・・図５〜図９
図５は本発明の画素回路の第２実施形態の要部を示す回路図である。図５中、４２はボロメータや、超格子からなる赤外線検知素子や、ＨgＣdＴeからなる赤外線検知素子などの赤外線検知素子、４３は赤外線検知素子４２に印加するバイアス電圧Ｖdetを入力するためのバイアス電圧入力端子である。
【００６２】
また、４４はｎＭＯＳトランジスタからなる入力トランジスタ、４５は入力トランジスタ４４のオン、オフを制御する入力ゲート電圧ＶIGを入力するための入力ゲート電圧入力端子である。
【００６３】
また、４６は一方の電極４６Ａ側から赤外線検知素子４２に電流を供給して赤外線検知素子４２に流れる電流を積分するための積分容量、４７は積分容量４６の他方の電極４６Ｂに印加する接地電圧Ｖssを入力するための接地電圧入力端子である。
【００６４】
また、４８は電源電圧Ｖdd（例えば、５Ｖ）を入力するための電源電圧入力端子、４９はリセット信号φＲを入力するためのリセット信号入力端子、５０はリセット信号φＲによりオン、オフが制御され、リセット時には積分容量４６をリセットし、積分期間には積分容量４６にオフセット電流分の電流を供給して積分容量４６が積分する電流からオフセット電流を除去するためのｐＭＯＳトランジスタからなるリセット兼オフセット電流除去用トランジスタである。
【００６５】
また、５１はソースホロア回路からなる画素信号読出回路であり、５２は積分容量４６の電極４６Ａの電圧Ｖxにより駆動されるｎＭＯＳトランジスタからなるドライバ・トランジスタ、５３はアドレス信号ＡＤＤによりオン、オフが制御されるｎＭＯＳトランジスタからなる画素選択トランジスタである。
【００６６】
図６は本発明の画素回路の第２実施形態の動作を示す波形図であり、図６Ａはリセット信号φＲ、図６Ｂは入力ゲート電圧ＶIG、図６Ｃは積分容量４６の電極４６Ａの電圧Ｖxを示している。
【００６７】
即ち、本発明の画素回路の第２実施形態においては、一定の周期で、リセット信号φＲ＝Ｖss、リセット兼オフセット電流除去用トランジスタ５０＝オンとされ、積分容量４６は、リセット兼オフセット電流除去用トランジスタ５０を介して電極４６Ａ側から充電され、積分容量４６の電極４６Ａの電圧Ｖxは、電源電圧Ｖddにリセットされる。
【００６８】
なお、リセット時には、入力ゲート電圧ＶIG＝Ｖss、入力トランジスタ４４＝オフの状態が維持される。
【００６９】
そして、リセット後の一定期間を積分期間とされ、入力ゲート電圧ＶIGは、スレッショルド電圧ＶT（例えば、１Ｖ）よりも僅かに高い電圧ＶT＋α（例えば、１.２Ｖ）とされ、入力トランジスタ４４＝オンとされると共に、リセット信号φＲ＝Ｖb（例えば、４Ｖ）、リセット兼オフセット電流除去用トランジスタ５０＝オンとされる。
【００７０】
この結果、赤外線検知素子４２には積分容量４６からオフセット電流及び信号電流が供給されるが、積分容量４６にはリセット兼オフセット電流除去用トランジスタ５０を介してオフセット電流分の電流が供給されることになるので、積分容量４６においては信号電流のみが積分され、積分容量４６の電極４６Ａの電圧Ｖxが下降する。
【００７１】
そして、積分期間経過後の一定期間を画素信号読出期間とされ、入力ゲート電圧ＶIG＝Ｖss、入力トランジスタ４４＝オフ、リセット信号φＲ＝Ｖdd、リセット兼オフセット電流除去用トランジスタ５０＝オフとされると共に、アドレス信号ＡＤＤ＝Ｖdd、画素選択トランジスタ５３＝オンとされ、積分容量４６の電極４６Ａの電圧Ｖxによりドライバ・トランジスタ５２が駆動され、画素信号ＯＵＴが出力される。
【００７２】
なお、図７は本発明の画素回路の第２実施形態のシミュレーション結果を示す波形図であり、図７Ａはリセット信号φＲ、図７Ｂは入力ゲート電圧ＶIG、図７Ｃは積分容量４６の電極４６Ａの電圧Ｖxを示している。
【００７３】
この例によれば、積分期間の間、リセット信号φＲを３.８Ｖとする場合には、積分容量４６の電極４６Ａの電圧Ｖxは積分期間中に０Ｖとなってしまう。即ち、この場合には、リセット時に積分容量４６に充電された電荷は、積分期間の間に全て放電してしまい、オフセット電流を補償できないということになる。
【００７４】
これに対して、積分期間の間、リセット信号φＲを３.７Ｖ又は３.６Ｖとする場合には、積分容量４６の電極４６Ａの電圧Ｖxは積分期間中には０Ｖになることがない。即ち、この場合には、リセット時に積分容量４６に充電された電荷が積分期間の間に全て放電されることはないので、オフセット電流を補償することができることになる。
【００７５】
以上のように、本発明の画素回路の第２実施形態によれば、積分容量４６においては信号電流のみが積分され、画素信号ＯＵＴにオフセット電流成分が含まれることがないので、これを使用して画像センサを構成する場合には、Ｓ／Ｎ比の良好な画像信号を得ることができる。
【００７６】
ちなみに、図８は本発明の画素回路の第２実施形態を使用した一次元赤外線画像センサ（赤外線ラインセンサ）の構成例を示す回路図である。
【００７７】
図８中、５５−１、５５−２、５５−３、５５−ｎは本発明の第２実施形態の画素回路である。なお、画素回路５５−３、５５−ｎ間に配置されている画素回路５５−４、５５−５、・・・、５５−（ｎ−１）は、図示を省略している。
【００７８】
また、５６は画素回路５５−１、５５−２、５５−３、・・・、５５−ｎを順に選択するためのアドレス信号ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、・・・、ＡＤＤｎを出力するシフトレジスタである。
【００７９】
これらアドレス信号ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、・・・、ＡＤＤｎは、画素回路５５−１、５５−２、５５−３、・・・、５５−ｎを構成する画素選択トランジスタ（図５に示す画素選択トランジスタ５３に該当するトランジスタ）に印加される。
【００８０】
また、５７は画素回路５５−１、５５−２、５５−３、・・・、５５−ｎから順に出力される画素信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・、ＯＵＴｎを増幅するバッファアンプ、５８は画素信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・、ＯＵＴｎを連ねてなる一次元画像信号を外部に出力するための画像信号出力端子である。
【００８１】
また、図９は本発明の画素回路の第２実施形態を使用した二次元赤外線画像センサの構成例を示す回路図である。
【００８２】
図９中、６０−１１、６０−１２、６０−１ｎ、６０−２１、６０−２２、６０−２ｎ、６０−ｍ１、６０−ｍ２、６０−ｍｎは本発明の第２実施形態の画素回路である。
【００８３】
なお、画素回路６０−１２、６０−１ｎ間に配置されている画素回路６０−１３、６０−１４、・・・、６０−１（ｎ−１）、画素回路６０−２２、６０−２ｎ間に配置されている画素回路６０−２３、６０−２４、・・・、６０−２（ｎ−１）、画素回路６０−２ｎ、６０−ｍ１間に配置されている画素回路６０−３１、６０−３２、・・・、６０−（ｍ−１）ｎ、画素回路６０−ｍ２、６０−ｍｎ間に配置されている６０−ｍ３、６０−ｍ４、・・・、６０−ｍ（ｎ−１）、電源電圧入力端子４８及び接地電圧入力端子４７は、図示を省略している。
【００８４】
また、６１は画素回路６０−１１、６０−１２、・・・、６０−ｍｎを水平ライン毎に順に選択するためのＹアドレス信号Ｙ１、Ｙ２、・・・、Ｙｍを順に出力するＹアドレスデコーダである。
【００８５】
これらＹアドレス信号Ｙ１、Ｙ２、・・・、Ｙｍは、画素回路６０−１、６０−２、６０−３、・・・、６０−ｍｎを構成する画素選択トランジスタ（図５に示す画素選択トランジスタ５３に該当するトランジスタ）に印加される。
【００８６】
また、６２−１、６２−２、６２−ｎはスイッチ素子をなすｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ６２−２、６２−ｎ間に配置されているｎＭＯＳトランジスタ６２−３、６０−４、・・・、６２−（ｎ−１）は、図示を省略している。
【００８７】
また、６３はｎＭＯＳトランジスタ６２−１、６２−２、・・・、６２−ｎを選択的に順にオン状態とするＸアドレス信号Ｘ１、Ｘ２、・・・、Ｘｎを順に出力するシフトレジスタである。
【００８８】
また、６４はｎＭＯＳトランジスタ６２−１、６２−２、・・・、６２−ｎを介して順に出力される画素信号を増幅するバッファアンプ、６５は画素信号を連続してなる二次元画像信号を外部に出力するための画像信号出力端子である。
【００８９】
本発明の画素回路の第３実施形態・・図１０〜図１３
図１０は本発明の画素回路の第３実施形態の要部を示す回路図である。図１０中、６７はボロメータや、超格子からなる赤外線検知素子や、ＨgＣdＴeからなる赤外線検知素子などの赤外線検知素子、６８は赤外線検知素子６７に印加するバイアス電圧Ｖdetを入力するためのバイアス電圧入力端子である。
【００９０】
また、６９はｎＭＯＳトランジスタからなる入力トランジスタ、７０は入力トランジスタ６９のオン、オフを制御する入力ゲート電圧ＶIGを入力するための入力ゲート電圧入力端子である。
【００９１】
また、７１は一方の電極７１Ａ側から赤外線検知素子６７に電流を供給して赤外線検知素子６７に流れる電流を積分するための積分容量、７２は積分容量７１の他方の電極７１Ｂに印加する接地電圧Ｖssを入力するための接地電圧入力端子である。
【００９２】
また、７３は電源電圧Ｖdd（例えば、５Ｖ）を入力するための電源電圧入力端子、７４はリセット信号φＲを入力するためのリセット信号入力端子、７５はリセット信号φＲによりオン、オフが制御されるｐＭＯＳトランジスタからなるリセット・トランジスタである。
【００９３】
また、７６は積分容量７１にオフセット電流分の電流を供給して積分容量７１が積分する電流からオフセット電流を除去するためのｐＭＯＳトランジスタからなるオフセット電流除去用トランジスタ、７７はオフセット電流除去用トランジスタ７６にゲート電圧を供給するゲート電圧供給用容量である。
【００９４】
また、７８は積分容量７１にオフセット電流分の電流を供給するために必要なオフセット電流除去用トランジスタ７６のゲート電圧をゲート電圧供給用容量７７にサンプル・ホールドさせるためのｐＭＯＳトランジスタからなるサンプル・ホールド・トランジスタ、７９はサンプル・ホールド・トランジスタ７８のオン、オフを制御するサンプル・ホールド信号φＳＨを入力するためのサンプル・ホールド信号入力端子である。
【００９５】
また、８０はソースホロア回路からなる画素信号読出回路であり、８１は積分容量７１の電極７１Ａの電圧Ｖxにより駆動されるｎＭＯＳトランジスタからなるドライバ・トランジスタ、８２はアドレス信号ＡＤＤによりオン、オフが制御されるｎＭＯＳトランジスタからなる画素選択トランジスタである。
【００９６】
図１１は本発明の画素回路の第３実施形態の動作を示す波形図であり、図１１Ａはリセット信号φＲ、図１１Ｂは入力ゲート電圧ＶIG、図１１Ｃはサンプル・ホールド信号φＳＨ、図１１Ｄはゲート電圧供給用容量７７の電極７７Ａ、７７Ｂ間の電圧差ΔＶ、図１１Ｅは積分容量７１の電極７１Ａの電圧Ｖxを示している。
【００９７】
即ち、本発明の画素回路の第３実施形態においては、一定の周期で、リセット信号φＲ＝Ｖss、リセット・トランジスタ７５＝オンとされ、積分容量７１は、リセット・トランジスタ７５を介して電極７１Ａ側から充電され、積分容量７１の電極７１Ａの電圧Ｖxは、電源電圧Ｖddにリセットされる。
【００９８】
なお、入力ゲート電圧ＶIGは、電源投入後、常にスレッショルド電圧ＶT（例えば、１Ｖ）よりも僅かに高い電圧ＶT＋α（例えば、１.２Ｖ）とされ、入力トランジスタ６９は、常にオンとされる。
【００９９】
そして、原則として、リセット後の一定期間を積分期間とされるが、例外として、複数フレームごとに、１フレームの間、リセット後の一定期間をサンプル・ホールド期間とされ、サンプル・ホールド信号φＳＨ＝Ｖss、サンプル・ホールド・トランジスタ７８＝オンとされ、冷たい被写体が撮像される。
【０１００】
この結果、赤外線検知素子６７にはオフセット電流及び最小レベルの信号電流が流れ、ゲート電圧供給用容量７７の電極７７Ａ、７７Ｂ間に電圧差ΔＶが発生し、オフセット電流除去用トランジスタ７６＝オンとなり、赤外線検知素子６７に対して積分容量７１から電流が供給されると共に、積分容量７１に対してオフセット電流除去用トランジスタ７６を介して電流が供給されることになる。
【０１０１】
そして、積分容量７１から赤外線検知素子６７に供給される電流の値と、オフセット電流除去用トランジスタ７６を介して積分容量７１に供給される電流の値とが一致するようになると、積分容量７１の電圧Ｖxは、一定値になると共に、ゲート電圧供給用容量７７の電極７７Ａ、７７Ｂ間の電圧差ΔＶも一定値となり、ゲート電圧供給用容量７７には、積分容量７１にオフセット電流分の電流を供給するために必要なオフセット電流除去用トランジスタ７６のゲート電圧が記憶される。
【０１０２】
このようにして、積分容量７１にオフセット電流分の電流を供給するために必要なオフセット電流除去用トランジスタ７６のゲート電圧がゲート電圧供給用容量７７に記憶されると、次フレームからの積分期間においては、オフセット電流除去用トランジスタ７６を介して積分容量７１にオフセット電流分の電流が自動的に供給され、積分容量７１においては信号電流のみが積分され、積分容量７１の電極７１Ａの電圧Ｖxが下降する。
【０１０３】
そして、積分期間経過後の一定期間を画素信号読出期間とされ、アドレス信号ＡＤＤ＝Ｖdd、画素選択トランジスタ８２＝オンとされ、積分容量７１の電極７１Ａの電圧Ｖxによりドライバ・トランジスタ８１が駆動され、画素信号ＯＵＴが出力される。
【０１０４】
以上のように、本発明の画素回路の第３実施形態によれば、積分容量７１においては信号電流のみが積分され、画素信号ＯＵＴにオフセット電流成分が含まれることがないので、これを使用して画像センサを構成する場合には、Ｓ／Ｎ比の良好な画像信号を得ることができる。
【０１０５】
ちなみに、図１２は本発明の画素回路の第３実施形態を使用した一次元赤外線画像センサ（赤外線ラインセンサ）の構成例を示す回路図である。
【０１０６】
図１２中、８４−１、８４−２、８４−３、８４−ｎは本発明の第３実施形態の画素回路である。なお、画素回路８４−３、８４−ｎ間に配置されている画素回路８４−４、８４−５、・・・、８４−（ｎ−１）は図示を省略している。
【０１０７】
また、８５は画素回路８４−１、８４−２、８４−３、・・・、８４−ｎを順に選択するためのアドレス信号ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、・・・、ＡＤＤｎを出力するシフトレジスタである。
【０１０８】
これらアドレス信号ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、・・・、ＡＤＤｎは、画素回路８４−１、８４−２、８４−３、・・・、８４−ｎを構成する画素選択トランジスタ（図１０に示す画素選択トランジスタ８２に該当するトランジスタ）に印加される。
【０１０９】
また、８６は画素回路８４−１、８４−２、８４−３、・・・、８４−ｎから順に出力される画素信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・、ＯＵＴｎを増幅するバッファアンプ、８７は画素信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・、ＯＵＴｎを連ねてなる一次元画像信号を外部に出力するための画像信号出力端子である。
【０１１０】
また、図１３は本発明の画素回路の第３実施形態を使用した二次元赤外線画像センサの構成例を示す回路図である。
【０１１１】
図１３中、８９−１１、８９−１２、８９−１ｎ、８９−２１、８９−２２、８９−２ｎ、８９−ｍ１、８９−ｍ２、８９−ｍｎは本発明の第３実施形態の画素回路である。
【０１１２】
なお、画素回路８９−１２、８９−１ｎ間に配置されている画素回路８９−１３、８９−１４、・・・、８９−１（ｎ−１）、画素回路８９−２２、８９−２ｎ間に配置されている画素回路８９−２３、８９−２４、・・・、８９−２（ｎ−１）、画素回路８９−２ｎ、８９−ｍ１間に配置されている画素回路８９−３１、８９−３２、・・・、８９−（ｍ−１）ｎ、画素回路８９−ｍ２、８９−ｍｎ間に配置されている８９−ｍ３、８９−ｍ４、・・・、８９−ｍ（ｎ−１）、電源電圧入力端子７３及び接地電圧入力端子７２は、図示を省略している。
【０１１３】
また、９０は画素回路８９−１１、８９−１２、・・・、８９−ｍｎを水平ライン毎に選択するためのＹアドレス信号Ｙ１、Ｙ２、・・・、Ｙｍを順に出力するＹアドレスデコーダである。
【０１１４】
これらＹアドレス信号Ｙ１、Ｙ２、・・・、Ｙｍは、画素回路８９−１、８９−２、８９−３、・・・、８９−ｍｎを構成する画素選択トランジスタ（図１０に示す画素選択トランジスタ８２に該当するトランジスタ）に印加される。
【０１１５】
また、９１−１、９１−２、９１−ｎはスイッチ素子をなすｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ９１−２、９１−ｎ間に配置されているｎＭＯＳトランジスタ９１−３、９１−４、・・・、９１−（ｎ−１）は、図示を省略している。
【０１１６】
また、９２はｎＭＯＳトランジスタ９１−１、９１−２、・・・、９１−ｎを選択的に順にオン状態とするＸアドレス信号Ｘ１、Ｘ２、・・・、Ｘｎを順に出力するシフトレジスタである。
【０１１７】
また、９３はｎＭＯＳトランジスタ９１−１、９１−２、・・・、９１−ｎを介して順に出力される画素信号を増幅するバッファアンプ、９４は画素信号を連続してなる二次元画像信号を外部に出力するための画像信号出力端子である。
【０１１８】
本発明の画素回路の第４実施形態・・図１４〜図２２
図１４は本発明の画素回路の第４実施形態の要部を示す回路図である。図１４中、９６はボロメータや、超格子からなる赤外線検知素子や、ＨgＣdＴeからなる赤外線検知素子などの赤外線検知素子、９７は赤外線検知素子９６に印加するバイアス電圧Ｖdetを入力するためのバイアス電圧入力端子である。
【０１１９】
また、９８はｎＭＯＳトランジスタからなる入力トランジスタ、９９は入力トランジスタ９８のオン、オフを制御する入力ゲート電圧ＶIGを入力するための入力ゲート電圧入力端子である。
【０１２０】
また、１００は一方の電極１００Ａ側から赤外線検知素子９６に電流を供給して赤外線検知素子９６に流れる電流を積分するための積分容量、１０１は積分容量１００の他方の電極１００Ｂに印加する接地電圧Ｖssを入力するための接地電圧入力端子である。
【０１２１】
また、１０２は電源電圧Ｖdd（例えば、５Ｖ）を入力するための電源電圧入力端子、１０３はリセット時には積分容量１００をリセットし、積分期間には積分容量１００にオフセット電流分の電流を供給して積分容量１００が積分する電流からオフセット電流を除去するためのｐＭＯＳトランジスタからなるリセット兼オフセット電流除去用トランジスタである。
【０１２２】
また、１０４はリセット信号φＲを入力するためのリセット信号入力端子、１０５はリセット兼オフセット電流除去用トランジスタ１０３にゲート電圧を供給するためのゲート電圧供給用容量である。
【０１２３】
また、１０６は積分容量１００にオフセット電流分の電流を供給するために必要なリセット兼オフセット電流除去用トランジスタ１０３のゲート電圧をゲート電圧供給用容量１０５にサンプル・ホールドさせるためのｐＭＯＳトランジスタからなるサンプル・ホールド・トランジスタ、１０７はサンプル・ホールド・トランジスタ１０６のオン、オフを制御するサンプル・ホールド信号φＳＨを入力するためのサンプル・ホールド信号入力端子である。
【０１２４】
また、１０８はソースホロア回路からなる画素信号読出回路であり、１０９は積分容量１００の電極１００Ａの電圧Ｖxにより駆動されるｎＭＯＳトランジスタからなるドライバ・トランジスタ、１１０はアドレス信号ＡＤＤによりオン、オフが制御されるｎＭＯＳトランジスタからなる画素選択トランジスタである。
【０１２５】
図１５は本発明の画素回路の第４実施形態の動作を示す波形図であり、図１５Ａはリセット信号φＲ、図１５Ｂは入力ゲート電圧ＶIG、図１５Ｃはサンプル・ホールド信号φＳＨ、図１５Ｄはゲート電圧供給用容量１０５の電極１０５Ａ、１０５Ｂ間の電圧差ΔＶ、図１５Ｅは積分容量１００の電極１００Ａの電圧Ｖxを示している。
【０１２６】
即ち、本発明の画素回路の第４実施形態においては、一定の周期で、リセット信号φＲ＝Ｖss、リセット兼オフセット電流除去用トランジスタ１０３のゲート電圧＝Ｖss、リセット兼オフセット電流除去用トランジスタ１０３＝オンとされ、積分容量１００は、リセット兼オフセット電流除去用トランジスタ１０３を介して電極１００Ａ側から充電され、積分容量１００の電極１００Ａの電圧Ｖxは、電源電圧Ｖddにリセットされる。
【０１２７】
なお、リセット時には、入力ゲート電圧ＶIG＝Ｖss、入力トランジスタ９８＝オフの状態が維持されると共に、サンプル・ホールド信号φＳＨ＝Ｖdd、サンプル・ホールド・トランジスタ１０６＝オフの状態が維持される。
【０１２８】
そして、原則として、リセット後の一定期間を積分期間とされるが、例外として、複数フレームごとに、１フレームの間、リセット後の一定期間をサンプル・ホールド期間とされ、入力ゲート電圧ＶIGは、スレッショルド電圧ＶT（例えば、１Ｖ）よりも僅かに高い電圧ＶT＋α（例えば、１.２Ｖ）とされ、入力トランジスタ９８＝オンとされると共に、リセット信号φＲ＝Ｖdd、サンプル・ホールド信号φＳＨ＝Ｖss、サンプル・ホールド・トランジスタ１０６＝オンとされ、冷たい被写体が撮像される。
【０１２９】
この結果、赤外線検知素子９６にはオフセット電流及び最小レベルの信号電流が流れ、ゲート電圧供給用容量１０５の電極１０５Ａ、１０５Ｂ間に電圧差ΔＶが発生し、リセット兼オフセット電流除去用トランジスタ１０３＝オンとなり、赤外線検知素子９６に対して積分容量１００から電流が供給されると共に、積分容量１００に対してリセット兼オフセット電流除去用トランジスタ１０３を介して電流が供給されることになる。
【０１３０】
そして、積分容量１００から赤外線検知素子９６に供給される電流の値と、リセット兼オフセット電流除去用トランジスタ１０３を介して積分容量１００に供給される電流の値とが一致するようになると、積分容量１００の電圧Ｖxは一定値になると共に、ゲート電圧供給用容量１０５の電極１０５Ａ、１０５Ｂ間の電圧差ΔＶも一定値となり、ゲート電圧供給用容量１０５には、積分容量１００にオフセット電流分の電流を供給するために必要なリセット兼オフセット電流除去用トランジスタ１０３のゲート電圧が記憶される。
【０１３１】
このようにして、積分容量１００にオフセット電流分の電流を供給するために必要なリセット兼オフセット電流除去用トランジスタ１０３のゲート電圧がゲート電圧供給用容量１０５に記憶されると、次フレームからの積分期間においては、リセット兼オフセット電流除去用トランジスタ１０３を介して積分容量１００にオフセット電流分の電流が自動的に供給され、積分容量１００においては信号電流のみが積分され、積分容量１００の電極１００Ａの電圧Ｖxが下降する。
【０１３２】
そして、積分期間経過後の一定期間を画素信号読出期間とされ、リセット信号φＲ＝Ｖdd＋β（例えば、６Ｖ）、リセット兼オフセット電流除去用トランジスタ１０３＝オフ、アドレス信号ＡＤＤ＝Ｖdd、画素選択トランジスタ１１０＝オンとされ、積分容量１００の電極１００Ａの電圧Ｖxによりドライバ・トランジスタ１０９が駆動され、画素信号ＯＵＴが出力される。
【０１３３】
なお、図１６、図１７、図１８及び図１９は本発明の画素回路の第４実施形態のシミュレーション結果を示す波形図であり、図１６Ａ、図１７Ａ、図１８Ａ及び図１９Ａはリセット信号φＲ、図１６Ｂ、図１７Ｂ、図１８Ｂ及び図１９Ｂはリセット兼オフセット電流除去用トランジスタ１０３のゲート電圧φＲＧ、図１６Ｃ、図１７Ｃ、図１８Ｃ及び図１９Ｃは入力ゲート電圧ＶIG、図１６Ｄ、図１７Ｄ、図１８Ｄ及び図１９Ｄはサンプル・ホールド信号φＳＨ、図１６Ｅ、図１７Ｅ、図１８Ｅ及び図１９Ｅは積分容量１００の電極１００Ａの電圧Ｖxを示している。
【０１３４】
ここに、図１６はサンプル・ホールド信号φＳＨを常に５Ｖとし、サンプル・ホールド・トランジスタ１０６をオンとさせず、サンプル・ホールド期間を設けない場合を示しているが、この場合には、積分期間中に、容量１００の電極１００Ａの電圧Ｖｘは略０Ｖないし０Ｖとなってしまう。
【０１３５】
即ち、この場合には、リセット時に積分容量１００に充電された電荷は略全てないし全て放電してしまい、オフセット電流を補償することができないことになる。
【０１３６】
また、図１７は、サンプル・ホールド期間の間、入力ゲート電圧ＶIG＝１.３Ｖ、サンプル・ホールド信号φＳＨ＝０Ｖとし、積分期間の間、入力ゲート電圧ＶIGを１.３５Ｖ、１.４Ｖとした場合を示している。
【０１３７】
ここに、積分期間の間、入力ゲート電圧ＶIGを１.３５Ｖ、１.４Ｖとする場合には、積分容量１００の電極１００Ａの電圧Ｖxは、積分期間中には０Ｖになることはない。即ち、リセット時に積分容量１００に充電された電荷が積分期間の間に全て放電されてしまうことはないので、オフセット電流を補償することができることになる。
【０１３８】
また、図１８は、サンプル・ホールド期間の間、入力ゲート電圧ＶIG＝１.５Ｖ、サンプル・ホールド信号φＳＨ＝０Ｖとし、積分期間の間、入力ゲート電圧ＶIGを１.５５Ｖ、１.６Ｖとした場合を示している。
【０１３９】
ここに、積分期間の間、入力ゲート電圧ＶIGを１.５５Ｖとする場合には、積分容量１００の電極１００Ａの電圧Ｖｘは、積分期間中には０Ｖになることはない。即ち、リセット時に積分容量１００に充電された電荷が積分期間の間に全て放電されてしまうことはないので、オフセット電流を補償することができることになる。
【０１４０】
但し、積分期間の間、入力ゲート電圧ＶIGを１.６Ｖとした場合には、積分期間の間に積分容量１００の電極１００Ａの電圧Ｖｘは略０Ｖとなってしまう。即ち、この場合には、リセット時に積分容量１００に充電された電荷は積分期間の間に略全て放電してしまい、オフセット電流を補償できないことになる。
【０１４１】
また、図１９は、サンプル・ホールド期間の間、入力ゲート電圧ＶIG＝１.６Ｖ、サンプルホールド信号φＳＨ＝０Ｖとし、積分期間に入力ゲート電圧ＶIGを１.６２Ｖ、１.６４Ｖと変化させた場合を示している。
【０１４２】
ここに、積分期間の間、入力ゲート電圧ＶIGを１.６２Ｖ、１.６４Ｖとする場合には、積分容量１００の電極１００Ａの電圧Ｖｘは、積分期間中には０Ｖになることはない。即ち、リセット時に積分容量１００に充電された電荷が積分期間の間に全て放電されてしまうことはないので、オフセット電流を補償することができることになる。
【０１４３】
なお、図２０は入力トランジスタ９８に流れる電流Ｉ98と、積分容量１００の電極１００Ａの電圧Ｖｘとの関係を示しており、図２０中、実線１１２はサンプル・ホールド時の入力ゲート電圧ＶIGを１.２Ｖとした場合、破線１１３はサンプル・ホールド時の入力ゲート電圧ＶIGを１.３Ｖとした場合を示している。
【０１４４】
即ち、サンプル・ホールド時の入力ゲート電圧ＶIGを１.２Ｖとした場合には、補償できるオフセット電流はＩAとなり、サンプル・ホールド時の入力ゲート電圧ＶIGを１.３Ｖとした場合には、補償できるオフセット電流はＩB（＞ＩA）となるように、サンプル・ホールド時の入力ゲート電圧ＶIGを大きくすると、補償できるオフセット電流も大きくなる。
【０１４５】
以上のように、本発明の画素回路の第４実施形態によれば、積分容量１００においては信号電流のみが積分され、画素信号ＯＵＴにオフセット電流成分が含まれることがないので、これを使用して画像センサを構成する場合には、Ｓ／Ｎ比の良好な画像信号を得ることができる。
【０１４６】
ちなみに、図２１は本発明の画素回路の第４実施形態を使用した一次元赤外線画像センサ（赤外線ラインセンサ）の構成例を示す回路図である。
【０１４７】
図２１中、１１５−１、１１５−２、１１５−３、１１５−ｎは本発明の第４実施形態の画素回路である。なお、画素回路１１５−３、１１５−ｎ間に配置されている画素回路１１５−４、１１５−５、・・・、１１５−（ｎ−１）は、図示を省略している。
【０１４８】
また、１１６は画素回路１１５−１、１１５−２、１１５−３、・・・、１１５−ｎを順に選択するためのアドレス信号ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、・・・、ＡＤＤｎを出力するシフトレジスタである。
【０１４９】
これらアドレス信号ＡＤＤ１、ＡＤＤ２、ＡＤＤ３、・・・、ＡＤＤｎは、画素回路１１５−１、１１５−２、１１５−３、・・・、１１５−ｎを構成する画素選択トランジスタ（図１４に示す画素選択トランジスタ１１０に該当するトランジスタ）に印加される。
【０１５０】
また、１１７は画素回路１１５−１、１１５−２、１１５−３、・・・、１１５−ｎから順に出力される画素信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・、ＯＵＴｎを増幅するバッファアンプ、１１８は画素信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・、ＯＵＴｎを連ねてなる一次元画像信号を外部に出力するための画像信号出力端子である。
【０１５１】
また、図２２は本発明の画素回路の第４実施形態を使用した二次元赤外線画像センサの構成例を示す回路図である。
【０１５２】
図２２中、１２０−１１、１２０−１２、１２０−１ｎ、１２０−２１、１２０−２２、１２０−２ｎ、１２０−ｍ１、１２０−ｍ２、１２０−ｍｎは本発明の第４実施形態の画素回路である。
【０１５３】
なお、画素回路１２０−１２、１２０−１ｎ間に配置されている画素回路１２０−１３、１２０−１４、・・・、１２０−１（ｎ−１）、画素回路１２０−２２、１２０−２ｎ間に配置されている画素回路１２０−２３、１２０−２４、・・・、１２０−２（ｎ−１）、画素回路１２０−２ｎ、１２０−ｍ１間に配置されている画素回路１２０−３１、１２−ｍ２、・・・、１２０−（ｍ−１）ｎ、画素回路１２０−ｍ２、１２０−ｍｎ間に配置されている１２０−ｍ３、１２０−ｍ４、・・・、１２０−ｍ（ｎ−１）、電源電圧入力端子１０２及び接地電圧入力端子１０１は、図示を省略している。
【０１５４】
また、１２１は画素回路１２０−１１、１２０−１２、・・・１２０−ｍｎを水平ライン毎に選択するためのＹアドレス信号Ｙ１、Ｙ２、・・・、Ｙｍを順に出力するＹアドレスデコーダである。
【０１５５】
これらＹアドレス信号Ｙ１、Ｙ２、・・・、Ｙｍは、画素回路１２０−１、１２０−２、１２０−３、・・・、１２０−ｍｎを構成する画素選択トランジスタ（図１４に示す画素選択トランジスタ１１０に該当するトランジスタ）に印加される。
【０１５６】
また、１２２−１、１２２−２、１２２−ｎはスイッチ素子をなすｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１２２−２、１２２−ｎ間に配置されているｎＭＯＳトランジスタ１２２−３、１２２−４、・・・、１２２−（ｎ−１）は、図示を省略している。
【０１５７】
また、１２３はｎＭＯＳトランジスタ１２２−１、１２２−２、・・・、１２２−ｎを順にオン状態とするＸアドレス信号Ｘ１、Ｘ２、・・・、Ｘｎを順に出力するシフトレジスタである。
【０１５８】
また、１２４はｎＭＯＳトランジスタ１２２−１、１２２−２、・・・、１２２−ｎを介して順に出力される画素信号を増幅するバッファアンプ、１２５は画素信号を連続してなる二次元画像信号を外部に出力するための画像信号出力端子である。
【０１５９】
なお、本発明の画素回路の第１実施形態、第２実施形態、第３実施形態及び第４実施形態においては、積分容量１９、４６、７１、１００の電極１９Ａ、４６Ａ、７１Ａ、１００Ａの電圧Ｖxの電圧を電源電圧Ｖddにリセットし、積分容量１９、４６、７１、１００から赤外線兼地素子１５、４２、６７、９６に電流を供給するようにした場合について説明したが、本発明は、赤外線検知素子に流れる電流を積分容量に蓄積するように画素回路を構成する場合にも適用することができる。
【０１６０】
本発明の画像センサ・システムの第１実施形態・・図２３〜図２５
図２３は本発明の画像センサ・システムの第１実施形態を示す概念図であり、図２３中、１２７は図１２又は図２１に示す一次元赤外線画像センサ、１２８は走査ミラー、１２９、１３０はレンズである。
【０１６１】
また、１３１は一次元赤外線画像センサ１２７の走査視野の一端に配置された低温ＴLの標準温度板、１３２は一次元赤外線画像センサ１２７の走査視野の他端に配置された高温ＴHの標準温度板である。なお、図２４は一次元赤外線画像センサ１２７の走査視野を示す平面図であり、１３３は目標である。
【０１６２】
このように構成された本発明の画像センサ・システムの第１実施形態においては、低温ＴLの標準温度板１３１を走査しているタイミングでサンプル・ホールド信号φＳＨ＝Ｖssとする場合には、図２５に示すような感度特性を得ることができる。
【０１６３】
図２５から明らかなように、本発明の画像センサ・システムの第１実施形態によれば、低温ＴLの標準温度板１３１からの赤外線の入力時の出力ＶOUTはゼロとなるので、出力ＶOUTからオフセット電流成分を除去する補正を行う必要がなく、高温ＴHの標準温度板１３２からの赤外線の入力時における感度補正のみを行うことで足りる。
【０１６４】
本発明の画像センサ・システムの第２実施形態・・図２６〜図２８
図２６は本発明の画像センサ・システムの第２実施形態を示す概念図であり、本発明の画像センサ・システムの第２実施形態は、低温ＴLの標準温度板１３１の外側、かつ、走査範囲内に低温ＴLよりも更に低温Ｔ0の標準温度板１３５を設け、その他については、本発明の画像センサ・システムの第１実施形態と同様に構成したものである。なお、図２７は一次元赤外線画像センサ１２７の走査視野を示す平面図である。
【０１６５】
このように構成された本発明の画像センサ・システムの第２実施形態においては、低温Ｔ0の標準温度板１３５を走査しているタイミングでサンプル・ホールド信号φＳＨ＝Ｖssとする場合には、図２８に示すような感度特性を得ることができる。
【０１６６】
図２８から明らかなように、本発明の画像センサ・システムの第２実施形態によれば、低温Ｔ0の標準温度板１３５からの赤外線の入力時の出力ＶOUTはゼロとなるので、出力ＶOUTからオフセット電流成分を除去する補正を行う必要がなく、また、低温ＴLの標準温度板１３１からの赤外線の入力時における感度補正及び高温ＴHの標準温度板１３２からの赤外線の入力時における感度補正を行うことができるので、線形性の差に起因する固定パターン雑音を大幅に低減することができる。
【０１６７】
本発明の画像センサ・システムの第３実施形態・・図２９
図２９は本発明の画像センサ・システムの第３実施形態を示す概念図であり、図２９中、１３７は図１３又は図２２に示す二次元赤外線画像センサ、１３８はレンズである。
【０１６８】
また、１３９は標準温度板、１４０はレンズ、１４１は機械的に移動可能とされ、標準温度板１３９を二次元赤外線画像センサ１３７に投写させるミラーである。
【０１６９】
本発明の画像センサ・システムの第３実施形態においては、標準温度板１３９として、低温ＴLの標準温度板と高温ＴHの標準温度板とを設け、これら低温ＴLの標準温度板からの赤外線と、高温ＴHの標準温度板からの赤外線を選択的に二次元赤外線画像センサ１３７に入射させるように構成することができる。
【０１７０】
このように構成した場合において、低温ＴLの標準温度板１３１からの赤外線を入力しているタイミングでサンプル・ホールド信号φＳＨ＝Ｖssとする場合には、図２５に示すような感度特性を得ることができる。
【０１７１】
即ち、このようにする場合には、低温Ｔ0の標準温度板からの赤外線の入力時の出力ＶOUTはゼロとなるので、出力ＶOUTからオフセット電流成分を除去する補正を行う必要がなく、高温ＴHの標準温度板からの赤外線の入力時における感度補正のみを行うことで足りる。
【０１７２】
また、標準温度板１３９として、低温ＴLの標準温度板と高温ＴHの標準温度板の他に、低温ＴLよりも更に低温ＴOの標準温度板を設け、これら低温Ｔ0の標準温度板からの赤外線と、低温ＴLの標準温度板からの赤外線と、高温ＴHの標準温度板からの赤外線を選択的に二次元赤外線画像センサ１３７に入射させるように構成することもできる。
【０１７３】
このように構成した場合において、低温Ｔ0の標準温度板からの赤外線を入力しているタイミングでサンプル・ホールド信号φＳＨ＝Ｖssとする場合には、図２８に示すような感度特性を得ることができる。
【０１７４】
即ち、このようにする場合には、低温Ｔ0の標準温度板からの赤外線の入力時の出力ＶOUTはゼロとなるので、出力ＶOUTからオフセット電流成分を除去する補正を行う必要がなく、また、低温ＴLの標準温度板からの赤外線の入力時における感度補正及び高温ＴHの標準温度板からの赤外線の入力時における感度補正を行うことができるので、線形性の差に起因する固定パターン雑音を大幅に低減することができる。
【０１７５】
【発明の効果】
本発明中、第１、第２、第３、第４又は第５の発明によれば、積分容量が積分する電流からオフセット電流を除去し、画素信号にはオフセット電流成分が含まれないようにすることができるので、これを使用して画像センサを構成する場合には、Ｓ／Ｎ比の良好な画像信号を得ることができる。
【０１７６】
また、本発明中、第６の発明によれば、第１のレベル参照光を入力しているタイミングで、制御電圧供給用容量に、オフセット電流を除去するために必要な第１のトランジスタの制御電圧を記憶させる場合には、第１のレベル参照光入力時の出力はゼロとなるので、出力からオフセット電流成分を除去する補正を行う必要がなく、第２のレベル参照光入力時における感度補正のみを行うことで足りる。
【０１７７】
また、本発明中、第７の発明によれば、第１のレベル参照光を入力しているタイミングで、制御電圧供給用容量に、オフセット電流を除去するために必要な第１のトランジスタの制御電圧を記憶させる場合には、第１のレベル参照光入力時の出力はゼロとなるので、出力からオフセット電流成分を除去する補正を行う必要がなく、また、第２のレベル参照光入力時における感度補正及び第３のレベル参照光入力時における感度補正を行うことができるので、線形性の差に起因する固定パターン雑音を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の画素回路の第１実施形態の要部を示す回路図である。
【図２】本発明の画素回路の第１実施形態の動作を示す波形図である。
【図３】本発明の画素回路の第１実施形態を使用した一次元赤外線画像センサの構成例を示す回路図である。
【図４】本発明の画素回路の第１実施形態を使用した二次元赤外線画像センサの構成例を示す回路図である。
【図５】本発明の画素回路の第２実施形態の要部を示す回路図である。
【図６】本発明の画素回路の第２実施形態の動作を示す波形図である。
【図７】本発明の画素回路の第２実施形態のシミュレーション結果を示す波形図である。
【図８】本発明の画素回路の第２実施形態を使用した一次元赤外線画像センサの構成例を示す回路図である。
【図９】本発明の画素回路の第２実施形態を使用した二次元赤外線画像センサの構成例を示す回路図である。
【図１０】本発明の画素回路の第３実施形態の要部を示す回路図である。
【図１１】本発明の画素回路の第３実施形態の動作を示す波形図である。
【図１２】本発明の画素回路の第３実施形態を使用した一次元赤外線画像センサの構成例を示す回路図である。
【図１３】本発明の画素回路の第３実施形態を使用した二次元赤外線画像センサの構成例を示す回路図である。
【図１４】本発明の画素回路の第４実施形態の要部を示す回路図である。
【図１５】本発明の画素回路の第４実施形態の動作を示す波形図である。
【図１６】本発明の画素回路の第４実施形態のシミュレーション結果を示す波形図である。
【図１７】本発明の画素回路の第４実施形態のシミュレーション結果を示す波形図である。
【図１８】本発明の画素回路の第４実施形態のシミュレーション結果を示す波形図である。
【図１９】本発明の画素回路の第４実施形態のシミュレーション結果を示す波形図である。
【図２０】本発明の画素回路の第４実施形態において、入力トランジスタに流れる電流と、積分容量の電圧との関係を示す図である。
【図２１】本発明の画素回路の第４実施形態を使用した一次元赤外線画像センサの構成例を示す回路図である。
【図２２】本発明の画素回路の第４実施形態を使用した二次元赤外線画像センサの構成例を示す回路図である。
【図２３】本発明の画像センサ・システムの第１実施形態を示す概念図である。
【図２４】本発明の画像センサ・システムの第１実施形態が備える一次元赤外線画像センサの走査範囲を示す平面図である。
【図２５】本発明の画像センサ・システムの第１実施形態の感度特性を示す図である。
【図２６】本発明の画像センサ・システムの第２実施形態を示す概念図である。
【図２７】本発明の画像センサ・システムの第２実施形態が備える一次元赤外線画像センサの走査範囲を示す平面図である。
【図２８】本発明の画像センサ・システムの第２実施形態の感度特性を示す図である。
【図２９】本発明の画像センサ・システムの第３実施形態を示す概念図である。
【図３０】従来の赤外線画像センサに使用されている従来の画素回路の一例の要部を示す回路図である。
【図３１】図３０に示す従来の画素回路の動作を示す波形図である。
【符号の説明】
Ｖdd  電源電圧
Ｖss  接地電圧
ＶIG  入力ゲート電圧
Ｖdet  バイアス電圧
φＲ  リセット信号
Ｖoff  オフセット電流除去用トランジスタ制御電圧
φＳＨ  サンプル・ホールド信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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