(57)【特許請求の範囲】
【請求項１】
複数の素子分離領域ａ、ｂ及びｃを有するｐ型半導体基板；
前記ｐ型半導体基板の前記素子分離領域ａ及びｂによって少なくともその一部を画定された領域に形成した第１のｎ−ウェル及び前記第１のｎ−ウェルから前記素子分離領域ｂに対して水平方向に分離形成した第２のｎ−ウェル；
前記第２のｎ−ウェル内に形成したｐ−チャンネルトランジスタ；
前記第１のｎ−ウェルを中心として前記第２のｎ−ウェルの反対側で、前記第１のｎ−ウェルから前記素子分離領域ａに対して水平方向に分離形成したｎ−チャンネルトランジスタからなる入力保護トランジスタ；及び
入力パッドに接続された前記入力保護トランジスタのｎ＋拡散層から前記素子分離領域ｃに対して水平方向に分離形成し、グラウンド電圧に接続するｎ＋拡散層を含む半導体素子であって、
前記入力保護トランジスタと前記第１のｎ−ウェルとの間に存在する前記ｐ型半導体基板中に、前記第１のｎ−ウェルからの電子の移動を防止するガードリング
を含んでいることを特徴とする半導体素子。
【請求項２】
前記ガードリングが、前記第１のｎ−ウェルと前記ｐ型半導体基板との境界面に沿って形成した酸化膜、又は、前記第１のｎ−ウェルと前記ｐ型半導体基板との境界面に形成した溝に埋め込んだ酸化膜からなることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記ガードリングが、前記第１のｎ−ウェルと前記入力保護トランジスタとの間に分離形成された、表面にｎ＋拡散層を有する第３のｎ−ウェルからなり、前記ｎ＋拡散層には、前記第１のｎ−ウェルに印加する電圧よりも高い電圧を印加することを特徴とする、請求項１記載の半導体素子。
【請求項４】
複数の素子分離領域ａ、ｂ及びｃを有するｐ型半導体基板を準備する工程；
第１のｎ−ウェル及び第２のｎ−ウェルの非形成領域に第１のマスクパターンを形成する工程；
前記第１のマスクパターン並びに前記素子分離領域ａ及びｂをマスクとし、前記ｐ型半導体基板の所定領域にｎ型不純物を注入して、前記ｐ型半導体基板の前記素子分離領域ａ及びｂによって少なくともその一部を画定された領域に第１のｎ−ウェルを形成し、前記第１のｎ−ウェルから前記素子分離領域ｂに対して水平方向に分離した領域に第２のｎ−ウェルを形成する工程；
前記第１のマスクパターンを除去する工程；
前記ｐ型半導体基板の前記の各ｎ−ウェルの非形成領域のうち、前記第１のｎ−ウェルを中心として前記第２のｎ−ウェルの反対側で、前記第１のｎ−ウェルから前記素子分離領域ａに対して水平方向に分離した領域に第１ゲート電極を形成し、前記第２のｎ−ウェルの上部に第２ゲート電極を形成する工程；
前記第２ゲート電極を包含した前記第２のｎ−ウェルの上部に第２のマスクパターンを形成する工程；
前記第１ゲート電極の両側にあたる前記第２のマスクパターンの非形成領域の前記ｐ型半導体基板の内部及び前記第１のｎ−ウェルの内部に、ｎ＋拡散層をそれぞれ形成するとともに、前記第１ゲート電極の両側に形成されるｎ＋拡散層のうち入力パッド接続用のｎ＋拡散層から前記素子分離領域ｃに対して水平方向に分離した領域の前記ｐ型半導体基板の内部に、グラウンド電圧に接続するｎ＋拡散層を形成する工程；
前記第２のマスクパターンを除去する工程；
前記第２ゲート電極の両側にあたる前記第２のｎ−ウェルの内部にｐ＋拡散層をそれぞれ形成する工程を含む半導体素子の製造方法であって、
さらに、前記第１ゲート電極を包含するｎ−チャンネルトランジスタからなる入力保護トランジスタと前記第１のｎ−ウェルとの間に存在する前記ｐ型半導体基板中に、前記第１のｎ−ウェルからの電子の移動を防止するガードリングを形成する工程
を行うことを特徴とする半導体素子の製造方法。
【請求項５】
前記ガードリングの形成を、
前記ｐ型半導体基板と前記第１のｎ−ウェルとの境界面に酸素イオンを注入する工程；及び前記ｐ型半導体基板を熱処理して前記境界面に酸化膜を形成する工程により行うことを特徴とする、請求項４記載の方法。
【請求項６】
前記ガードリングの形成を、前記ｐ型半導体基板と前記第１のｎ−ウェルとの境界面に溝を形成する工程；及び前記溝内に酸化膜を形成する工程により行うことを特徴とする、請求項４記載の方法。
【請求項７】
複数の素子分離領域ａ、ｂ及び第一のｃを有し、さらにａと第一のｃの間に素子分離領域第二のｃを有するｐ型半導体基板を準備する工程；
第１のｎ−ウェル、第２のｎ−ウェル及び第３のｎ−ウェルの非形成領域に第３のマスクパターンを形成する工程；
前記第３のマスクパターン並びに前記素子分離領域ａ、ｂ及び第二のｃをマスクとし、前記ｐ型半導体基板の前記素子分離領域ａ及びｂによって少なくともその一部を画定された領域に第１のｎ−ウェルを形成し、前記第１のｎ−ウェルから前記素子分離領域ｂに対して水平方向に分離した領域に第２のｎ−ウェルを形成し、前記第１のｎ−ウェルから前記素子分離領域ａに対して水平方向に分離し、前記素子分離領域ａ及び第二のｃによって少なくともその一部を画定された領域に第３のｎ−ウェルを形成する工程；
前記第３のマスクパターンを除去する工程；
前記の各ｎ−ウェルの非形成領域のうち、前記第３のｎ−ウェルを中心として前記第１及び第２のｎ−ウェルの反対側で、前記第３のｎ−ウェルから前記素子分離領域第二のｃに対して水平方向に分離した領域に第１ゲート電極を形成し、前記第２のｎ−ウェルの上部に第２ゲート電極を形成する工程；
前記第２ゲート電極を包含した前記第２のｎ−ウェルの上部に第４のマスクパターンを形成する工程；
前記第１ゲート電極の両側にあたる前記第４のマスクパターンの非形成領域の前記ｐ型半導体基板の内部及び前記第１のｎ−ウェルの内部、及び前記第３のｎ−ウェルの内部に、ｎ＋拡散層をそれぞれ形成するとともに、前記第１ゲート電極の両側に形成されるｎ＋拡散層のうち入力パッド接続用のｎ＋拡散層から前記素子分離領域第一のｃに対して水平方向に分離した領域の前記ｐ型半導体基板の内部に、グラウンド電圧に接続するｎ＋拡散層を形成する工程；
前記第４のマスクパターンを除去する工程；並びに
前記第２ゲート電極の両側にあたる前記第２のｎ−ウェルの内部にｐ＋拡散層をそれぞれ形成する工程
を順次行って、
前記第３のｎ−ウェルからなり、前記第１のｎ−ウェルからの電子の移動を防止するガードリングを形成することを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に関し、より詳細には、入力保護トランジスタに隣接する半導体素子の周辺回路部を構成する際に、複数個のｎ−ウェル間にガードリングを形成することにより、入力パッドの電流−電圧の動作特性を安定化し得る半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子のＤＲＡＭとは、選ばれた１個のトランジスタと１個のキャパシタとを基本的なセルとして構成されるメモリ素子であって、選択されたトランジスタのゲートはワードラインに連結し、ドレインはビットラインに連結し、ソースはキャパシタの一方の電極であるグラウンド電極に連結し、キャパシタに蓄積された電荷の有無にしたがって情報のメモリ動作を行うようになっていた。１９７０年代にこのような構成のＤＲＡＭは開発され始め、近年、高集積化のための研究が盛んに行われている。
【０００３】
このような従来ＤＲＡＭの入力パッドの周辺回路部を、図４を用いて説明する。従来型のＤＲＡＭは、
ｐ型半導体基板１０の表面に形成した素子分離領域ａ、ｂ及びｃ；
それらの素子分離領域ａ及びｂの下側に素子分離領域ｂにより分離形成した第１のｎ−ウェル２０及び第２のｎ−ウェル３０；
前記第１のｎ−ウェル２０内に、第１電源電圧Ｖｄｄに接続形成したｎ+拡散層２１；
第２のｎ−ウェル３０内に、第１電源電圧Ｖｄｄに接続形成したｐ+拡散層３１及び第２電源電圧Ｖｃｃに接続形成したｐ+拡散層３２；
第２のｎ−ウェル３０内に形成し、ｐ+拡散層３１及び３２をそれぞれソース及びドレインとし、ゲート電極Ｇ２を有するｐ−チャンネルトランジスタＱ２；第１のｎ−ウェル２０左側にあたる半導体基板１０の内部に素子分離領域ａに対して水平方向に分離形成した入力保護トランジスタＱ１；
前記入力保護トランジスタＱ１の左側の素子分離領域ｃに対して水平方向に分離し、第３電源電圧Ｖｓｓに接続形成したｎ+拡散層１３；
入力保護トランジスタＱ１の入力電圧Ｖｉｎに接続したｎ+拡散層１１及び第３電源電圧Ｖｓｓに接続したｎ+拡散層１３に対して水平方向に形成したｎｐｎ寄生バイポーラトランジスタＱ３を有する構成であった。
【０００４】
ここで、第１電源電圧Ｖｄｄは、外部から印加した第２電源電圧Ｖｃｃで発生した内部電源電圧であって、通常、第２電源電圧Ｖｃｃよりも低い電圧を有している。
【０００５】
更に、入力保護トランジスタＱ１は、ｎ−チャンネルトランジスタであって、前記のｎ−チャンネルトランジスタＱ１は、半導体基板１０の上部のゲート電極Ｇ１を包含し、前記ゲート電極Ｇ１の左右両側にあたる半導体基板１０内のｎ+拡散層１１及び１２をそれぞれソース及びドレインとして構成されていた。
【０００６】
更に、入力保護トランジスタＱ１のゲート電極及びｎ+拡散層１２は、それぞれ第３電源電圧Ｖｓｓのグラウンド電圧Ｖｓｓに接続し、ｎ+拡散層１１には入力パッド（図示していない）から入力電圧Ｖｉｎを接続していた。
【０００７】
ここで、ｐ−チャンネルトランジスタＱ２のゲ−ト電極Ｇ２に接続したＶGDは、ｐ−チャンネルトランジスタＱ２のゲートに印加する電圧を表し、０Ｖ印加する。なお、ＶBBは、バックバイアス電圧を表す。
【０００８】
このような構成の従来ＤＲＡＭ入力パッドの周辺回路部においては、図４に示すように、入力電圧Ｖｉｎが入力保護トランジスタＱ１のしきい電圧Ｖｔｈよりも小さい場合、入力保護トランジスタＱ１がターンオンして、入力電源電圧Ｖｉｎ端子に電流が流れる。
【０００９】
このとき、温度が漸次高くなると、第１のｎ−ウェル２０とｐ型半導体基板１０間の空乏領域から電子−正孔対が発生し、前記の正孔（ｈ+）は、ｐ型半導体基板１０の方向に、電子（Ｅ）は、第１のｎ−ウェル２０の方向にそれぞれ流入する。このとき、第１のｎ−ウェル２０は、フローティング（Floating）状態であるので、流入した電子（Ｅ）により電圧が降下し、第１のｎ−ウェル２０とｐ型半導体基板１０間には正方向の電圧がかかり、ｐ型半導体基板１０の方向に電子を注入する。
【００１０】
このようにｐ型半導体基板１０内に電子を注入すると、電子は、寄生バイポーラトランジスタＱ３のベース電流となり、トランジスタの利得率だけ増幅し、入力電圧Ｖｉｎの印加されるｎ+拡散層１１と第３電源電圧Ｖｓｓに連結したｎ+拡散層１３間に流れる。その結果、第１のｎ−ウェル２０及び第２のｎ−ウェル３０を第１電源電圧Ｖｄｄにバイアスをかけてオープン／ショートを検査する際に、入力パッドの周辺回路部の安定的な電流−電圧特性を維持することができなかった。
【００１１】
しかしながら、このような従来のＤＲＡＭ素子の入力パッド周辺回路部においては、▲１▼入力保護トランジスタＱ１が、高温で発生する熱電子により動作するため、ＤＲＡＭ素子の誤動作が発生するという不都合な点があった。
【００１２】
更に、▲２▼入力パッドの周辺回路部中の第１のｎ−ウェル２０及び第２のｎ−ウェル３０を第１電源電圧Ｖｄｄにバイアスをかけるため、オープン／ショートの検査時に、第１のｎ−ウェル２０及び第２のｎ−ウェル３０がフローティング状態になって素子の動作不良を招来するという不都合な点があった。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、このような従来の問題点を鑑み、オープン／ショートを検査する際に、入力パッドの周辺回路部の安定的な電流−電圧特性を維持し得る半導体素子及びその製造方法を提供することである。
【００１４】
【課題を解決するための手段】
このような目的を達成するため、本発明に係る半導体素子においては、複数の素子分離領域ａ、ｂ及びｃを有するｐ型半導体基板１０；
素子分離領域ａ及びｂの下側に、素子分離領域ｂに対して水平方向に分離形成した第１のｎ−ウェル２０及び第２のｎ−ウェル３０；
第２のｎ−ウェル３０内に形成したｐ−チャンネルトランジスタＱ２；
第１のｎ−ウェル２０を中心にして第２のｎ−ウェル３０の反対側に、第１のｎ−ウェル２０及び素子分離領域ａに対して水平方向に分離形成した入力保護トランジスタＱ１を含む半導体素子であって、
入力保護トランジスタＱ１と第１のｎ−ウェル２０間の半導体基板上の境界面に形成したガードリング４０を含んでいることを特徴とする。
【００１５】
更に、本発明によれば、複数の素子分離領域ａ、ｂ及びｃを有するｐ型半導体基板；
前記素子分離領域ａ及びｂの下側に、素子分離領域ｂに対して水平方向に分離形成した第１及び第２のｎ−ウェル；
前記第２のｎ−ウェル内に形成したｐ−チャンネルトランジスタ；
前記第１のｎ−ウェルを中心にして前記第２のｎ−ウェルの反対側に、前記第１のｎ−ウェル及び素子分離領域ａに対して水平方向に分離形成した入力保護トランジスタを含む半導体素子であって、
前記第１のｎ−ウェルと半導体基板との境界面を沿って形成した酸化膜のガードリング
を含むことが好ましい。
【００１６】
前記ガードリングを、表面にｎ+拡散層を有するｎ−ウェルと半導体基板との境界面に形成し、前記ｎ+拡散層は、第１のｎ−ウェルに印加する電圧よりも高い電圧を印加することが好ましい。
【００１７】
そして、このように構成された本発明に係る半導体素子の製造方法においては、半導体基板１０の上面に複数の素子分離領域ａ、ｂ及びｃをそれぞれ形成する工程；
素子分離領域ａ、ｂ及びｃをマスクとして半導体基板１０の所定領域に第１のｎ−ウェル２０及び第２のｎ−ウェル３０を形成する工程；
第１ウェル２０非形成領域に第１ゲート電極Ｇ１を形成し、第２のｎ−ウェル３０の上部に第２ゲート電極Ｇ２を形成する工程；
第１ゲート電極Ｇ１両側にあたる半導体基板１０の内部及び第１のｎ−ウェル２０内部に第１導電性不純物領域としてのｎ+拡散層１１、１２、１３及び２１を形成する工程；
第２ゲート電極Ｇ２両側にあたる第２のｎ−ウェル３０の内部に第２導電性不純物領域としてのｐ+拡散層３１及び３２をそれぞれ形成する工程含む半導体素子の製造方法であって、
第１のｎ−ウェル２０と半導体基板１０との境界面にガードリング４０を形成する工程
を特徴とすることが好ましい。
【００１８】
そして、ガードリング４０の形成方法においては、第１のｎ−ウェル２０と半導体基板１０との境界面付近に酸素イオン注入を施す工程；及び半導体基板１０を熱処理し、前記酸素イオンと半導体基板のシリコンを結合させて酸化膜を形成する工程を順次行うことが好ましい。
【００１９】
本発明によれば、前記ガードリングのほかの形成方法として、第１のｎ−ウェル２０と半導体基板１０との境界面付近に溝を形成し、前記の溝に酸化膜を充填して形成することもできる。
【００２０】
更に、他のガードリング製造方法例として、第１のｎ−ウェル２０と入力保護トランジスタＱ１間に第３のｎ−ウェル６０を形成し、第３のｎ−ウェル６０を第２電源電圧Ｖｃｃに接続する方法であって、第１のｎ−ウェル２０及び第２のｎ−ウェル３０を形成すると同時に第３のｎ−ウェル６０を形成し、第１のｎ−ウェル２０内に第１導電性不純物を注入すると同時に第３のｎ−ウェル６０の表面にも第１導電性不純物注入を施して形成することができる。
【００２１】
【発明の実施の形態】
本発明を、実施の形態の一例に基づき、詳細に説明する。
【００２２】
図１は、本発明の半導体素子の一例を図示するＤＲＡＭ入力パッドの周辺回路部の断面図である。本発明の素子は第１のｎ−ウェル２０と半導体基板１０の片側との境界面にガードリング４０を形成することに特徴を有している。
【００２３】
こうして、ｐ型半導体基板１０の上面に複数の素子分離領域ａ、ｂ及びｃをそれぞれ形成し、素子分離領域ａ及びｂの下側に、第１のｎ−ウェル２０及び第２のｎ−ウェル３０を素子分離領域ｂに対して水平方向に分離形成されている。
【００２４】
ここで、第１のｎ−ウェル２０内に、第１電源電圧Ｖｄｄに接続したｎ−＋拡散層２１を形成し、第２のｎ−ウェル３０内に、第１電源電圧Ｖｄｄに接続したｐ+拡散層３１及び第２電源電圧Ｖｃｃに接続したｐ+拡散層３２をそれぞれ形成し、ｐ+拡散層３１、３２をそれぞれソース及びドレインとし、ゲート電極Ｇ２を有するｐ−チャンネルトランジスタＱ２を形成している。
【００２５】
また、第１電源電圧Ｖｄｄは、外部から印加する第２電源電圧Ｖｃｃで発生する内部電源電圧であって、通常、第２電源電圧Ｖｃｃよりも低い電圧を有する。第１のｎ−ウェル２０の一部、つまり少なくとも側面と半導体基板１０との境界面にガードリング４０としての酸化膜を形成し、第１のｎ−ウェル２０の左側に素子分離領域ａに対して水平方向に分離したｎ−チャンネルトランジスタの入力保護トランジスタＱ１を形成している。
【００２６】
更に、入力保護トランジスタＱ１は、半導体基板１０の上部にゲート電極Ｇ１を形成し、ゲート電極Ｇ１の左右両側の半導体基板内にｎ+拡散層１１及び１２をそれぞれソース及びドレインとして形成している。
【００２７】
更に、入力保護トランジスタＱ１のゲート電極Ｇ１及びｎ+拡散層１２には、第３電源電圧のグラウンド電圧Ｖｓｓを接続し、ｎ+拡散層１１には、入力パッド（図示していない）からの入力電圧（Ｖｉｎ）を接続している。
【００２８】
そして、入力保護トランジスタＱ１の左側に、素子分離領域ｃに対して水平方向に分離して第３電源電圧Ｖｓｓに接続したｎ+拡散層１３を形成し、入力保護トランジスタＱ１の入力電圧Ｖｉｎに接続したｎ+拡散層１１と第３電源電圧Ｖｓｓに接続したｎ+拡散層１３に対して、水平方向にｎｐｎ寄生バイポーラトランジスタＱ３を形成している。
【００２９】
図中、ｐ−チャンネルトランジスタＱ２のゲート電極Ｇ２に接続したＶGDは、ｐ−チャンネルトランジスタＱ２のゲートに印加する電圧を表し、電圧値は、０Ｖである。なお、ＶBBは、バックバイアス電圧を表したものである。
【００３０】
このように構成した本発明に係る半導体素子の製造方法を説明する。
ｐ型半導体基板１０の上面に複数の素子分離領域ａ、ｂ及びｃをそれぞれ形成し、第１のｎ−ウェル２０及び第２のｎ−ウェル３０を形成するための領域を除いた半導体基板１０の上面に第１のマスクパターンを形成し、ｎ−型不純物を半導体基板１０の内部に注入して第１のｎ−ウェル２０及び第２のｎ−ウェル３０を形成する。
【００３１】
その後、前記第１のマスクパターンを除去し、第１及び第２ゲート電極Ｇ１、Ｇ２を、素子分離領域ａ左側にあたる半導体基板１０上部及び第２のｎ−ウェル３０の上部にそれぞれ形成する。次いで、第２のｎ−ウェル３０の上面に第２のマスクパターンを形成し、第１ゲート電極Ｇ１の両側にあたる半導体基板１０の内部及び第１のｎ−ウェル２０にｎ+型不純物を注入して、第１導電性不純物領域としてｎ+拡散層１１、１２、１３及び２１をそれぞれ形成する。その後、第２のマスクパターンを除去し、第２のｎ−ウェル３０領域を除いた半導体基板１０上の全ての構造物を覆うように第３のマスクパターンを形成した後、第２ゲート電極Ｇ２の両側のウェル３０内にｐ型不純物イオンを注入して第２導電性不純物領域としてのｐ+拡散層３１及び３２をそれぞれ形成する。引き続いて、第１のｎ−ウェル２０左側にあたる領域の半導体基板１０には寄生バイポーラトランジスタＱ３及びｎ−チャンネルトランジスタの入力保護トランジスタＱ１を形成し、第１のｎ−ウェル２０右側にあたる第２のｎ−ウェル３０内にｐ−チャンネルトランジスタＱ２をそれぞれ形成する。次いで、第１のｎ−ウェル２０と半導体基板１０との境界面に酸素イオン注入を施し、熱処理して、ガードリング４０である酸化膜を形成して、素子を製造する。
【００３２】
つぎに、一例の本発明の半導体素子に基づいて、一連の動作例を詳細に説明する。
【００３３】
入力電圧Ｖｉｎが入力保護トランジスタＱ１のしきい電圧Ｖｔｈよりも小さい場合、入力保護トランジスタＱ１がターンオンし、入力電源電圧Ｖｉｎ端子に電流が流れる。このとき、温度が漸次高くなると、第１のｎ−ウェル２０とｐ型半導体基板１０間の空乏層に電子−正孔対が形成し、正孔は、ｐ型半導体基板１０の方向に、電子は、第１のｎ−ウェル２０の方向に流入する。
【００３４】
その後、第１のｎ−ウェル２０は、フローティング状態であるため、流入した電子により第１のｎ−ウェル２０の電圧が低くなり、第１のｎ−ウェル２０とｐ型半導体基板１０間に正方向の電圧がかかってｐ型半導体基板１０に電子が注入する。
【００３５】
このとき、ガードリング４０は、上記のように、電子がｐ型半導体基板１０に注入し、寄生バイポーラトランジスタＱ３のベース方向に移動する現象を防止する役割を果たす。
【００３６】
こうして、注入した電子が寄生バイポーラトランジスタＱ３のベース電流になって入力電源入力Ｖｉｎ端子とグラウンド電圧Ｖｓｓ間の増幅電流を発生する現象を防止することができる。
【００３７】
更に、本発明によれば、ＤＲＡＭの入力パッドの周辺回路部を次のように構成することもできる。こうして、図２に示すように、第１のｎ−ウェル２０と半導体基板１０との境界面に酸素イオンを注入してガードリング４０を形成する代わりに、溝５０を形成して溝５０の内部に酸化膜５１で充填したガードリングを構成するようになっている。
【００３８】
上記のような構成を有する半導体素子の製造方法の一例を説明する。
半導体基板１０に入力保護トランジスタＱ１、第１のｎ−ウェル２０、第２のｎ−ウェル３０及びｐ−チャンネルトランジスタＱ２をそれぞれ形成する。その後、第１のｎ−ウェル２０と半導体基板１０との境界面付近に、異方性エッチングを施して溝５０を形成し、溝５０内に高温低圧化学気相蒸着法（ＨＬＤ）を施して酸化膜５１を充填する。更に、本発明によれば、ＤＲＡＭの入力パッドの周辺回路部を次のように構成することもできる。こうして、図３に示すように、第１のｎ−ウェル２０と入力保護トランジスタＱ１間に第３のｎ−ウェル６０を形成し、第３のｎ−ウェル６０の表面にｎ＋拡散層６１領域を形成して第２電源電圧Ｖｃｃに接続する。
【００３９】
上記のような構成を有する半導体素子の一連の動作を例として説明する。
高温下では、第１のｎ−ウェル２０と半導体基板１０の空乏層から電子−正孔対が発生し、正孔は、ｐ型基板１０の方向に移動し、電子は、第１のｎ−ウェル２０の方向に移動して半導体基板１０と第１のｎ−ウェル２０間に正方向のバイアスが形成されるため、電子は、ｐ型半導体基板１０の方向に再び移動する。
【００４０】
ここで、第３のｎ−ウェル６０は、第２電源電圧Ｖｃｃに接続され、第２電源電圧Ｖｃｃは、第１電源電圧Ｖｄｄよりも高い電圧であって、第１のｎ−ウェル２０からｐ型半導体基板１０に注入された電子が、高電圧を有する第３のｎ−ウェル６０の方向に移動し、ｐ型半導体基板１０の寄生バイポーラトランジスタＱ３のベース電流になるため、入力電源電圧Ｖｉｎ端子及びグラウンド電源Ｖｓｓ電源の印加されたｎ+拡散層１３間を経て増幅される現象を抑制して入力パッド周辺の電源−電圧の特性を安定化することができる。
【００４１】
本発明のほかの構成を有する半導体素子の一例に基づいて、素子の製造方法を説明する。
【００４２】
ｐ型半導体基板１０の表面に複数の素子分離領域ａ、ｂ及びｃそれぞれ形成し、第１のｎ−ウェル２０、第２のｎ−ウェル３０及び第３のｎ−ウェル６０がそれぞれ形成される領域を除いた半導体基板１０の上面に第３のマスクパターン（図示していない）を形成する。その後、前記第３のマスクパターンの非形成領域にｎ型不純物を注入して、第１のｎ−ウェル２０、第２のｎ−ウェル３０及び第３のｎ−ウェル６０をそれぞれ形成した後、前記第３のマスクパターンを除去し、ｎ−ウェルの非形成領域及び前記第２のｎ−ウェルの上部に第１及び第２ゲート電極、Ｇ１及びＧ２をそれぞれ形成する。その後、第２のｎ−ウェル３０上に第４マスクパターンを形成し、第１ゲート電極Ｇ１両側にあたる半導体基板の１０内部及び第１のｎ−ウェル２０、第３のｎ−ウェル６０の表面にｎ+型不純物をそれぞれ注入して、ｎ+拡散層１１、１２、１３、２１及び６１をそれぞれ形成した後、第４マスクパターンを除去する。次いで、第２のｎ−ウェル３０の上部のみを露出させるように新たなマスクパターンを形成し、第２ゲート電極Ｇ２両側にあたる第２のｎ−ウェル３０の表面にｐ型不純物を注入して、ｐ+拡散層３１及び３２をそれぞれ形成する。つづいて、第１のｎ−ウェル２０とのｎ−チャネル入力保護トランジスタＱ１間に第３のｎ−ウェル６０を形成する。このウェルがガードリングの役割を果たす。
【００４３】
【発明の効果】
先述したように、本発明の半導体素子によれば、入力保護トランジスタＱ１とその周辺の第１のｎ−ウェル２０からの電子の流入を防止するガードリングを形成して入力電源電圧Ｖｉｎ端子とグラウンド電圧間Ｖｓｓ間の増幅電流を抑制するようになっているため、入力パッドの周辺回路部の第１のｎ−ウェル２０及び第２のｎ−ウェル３０を内部電源にバイアスをかけてＤＲＡＭ素子のオープン／ショートを検査する際に、入力パッドの電流−電圧の特性を安定化し得るという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体素子の一例を図示する断面図である。
【図２】本発明の半導体素子の一例を図示する断面図である。
【図３】本発明の半導体素子の一例を図示する断面図である。
【図４】従来のＤＲＡＭ半導体素子の入力パッドの周辺回路部を示す断面図である。
【符号の説明】
１０：ｐ型半導体基板
１１、１２、１３、２１、６１：ｎ+拡散層
２０：第１のｎ−ウェル
３０：第２のｎ−ウェル
３１、３２：ｐ+拡散層
４０：ガードリング
５０：溝
５１：酸化膜
６０：第３のｎ−ウェル
ａ、ｂ、ｃ：素子分離領域
Ｇ１：第１ゲート電極
Ｇ２：第２ゲート電極
Ｑ１：入力保護トランジスタ、ｎ−チャンネルトランジスタ
Ｑ２：ｐ−チャンネルトランジスタ
Ｑ３：寄生バイポーラトランジスタ
【図１】
0003973784.tif 000002
【図２】
0003973784.tif 000003
【図３】
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【図４】
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