(57)【特許請求の範囲】
【請求項１】
半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、
上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、
上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、
上記ダミー導体部材に電気的に接続される上層配線とを備え、
上記ダミー導体部材は、上記下部電極と同じ導体膜から形成されたダミー下部電極を含むことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記ダミー導体部材は、上記絶縁層に設けられたトレンチを埋める導体膜を含むことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記ダミー導体部材は、上記絶縁層下の上記半導体基板上に設けられた局所配線と、上記絶縁層を貫通して上記上部電極延長部と上記局所配線とを電気的に接続する導体プラグをさらに含むことを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線をさらに備え、
上記局所配線は、上記ビット線と同じ導体膜から形成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項３または４に記載の半導体記憶装置において、
平面的に見て上記上部電極延長部の少なくとも一部は、上記導体プラグとオーバーラップしていることを特徴とする半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、
上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側の領域に設けられた不純物拡散層とを有するメモリセルトランジスタと、
上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、
上記絶縁層を貫通して上記局所配線を接続する導体プラグとをさらに備えていることを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、
上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、
上記絶縁層を貫通して上記局所配線に接続される導体プラグとをさらに備えていることを特徴とする半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
上記上層配線は上記ダミー下部電極に接触していることを特徴とする半導体記憶装置。
【請求項９】
半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、
上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、
上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、
上記ダミー導体部材に電気的に接続される上層配線とを備え、
上記ダミー導体部材は、上記絶縁層下の上記半導体基板上に設けられた局所配線と、上記絶縁層を貫通して上記上部電極延長部と上記局所配線とを電気的に接続する導体プラグを含むことを特徴とする半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線をさらに備え、
上記局所配線は、上記ビット線と同じ導体膜から形成されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項９または１０に記載の半導体記憶装置において、
平面的に見て上記上部電極延長部の少なくとも一部は、上記導体プラグとオーバーラップしていることを特徴とする半導体記憶装置。
【請求項１２】
半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、
上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、
上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、
上記ダミー導体部材に電気的に接続される上層配線と、
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、
上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側の領域に設けられた不純物拡散層とを有するメモリセルトランジスタと、
上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、
上記絶縁層を貫通して上記局所配線を接続する導体プラグとを備えていることを特徴とする半導体記憶装置。
【請求項１３】
半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、
上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、
上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、
上記ダミー導体部材に電気的に接続される上層配線と、
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、
上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、
上記絶縁層を貫通して上記局所配線に接続される導体プラグとを備えていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１〜１３のうちいずれか１つに記載の半導体記憶装置において、
上記記憶容量部は、筒状の下部電極，容量絶縁膜及び上部電極を有していることを特徴とする半導体記憶装置。
【請求項１５】
請求項１〜１４のうちいずれか１つに記載の半導体記憶装置において、
上記容量絶縁膜は、高誘電体膜または強誘電体膜であることを特徴とする半導体記憶装置。
【請求項１６】
下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上記上部電極に電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、
半導体基板上に局所配線を形成する工程（ａ）と、
上記工程（ａ）の後に、上記半導体基板の上に第１の導体膜を形成する工程（ｂ）と、
上記第１の導体膜をパターニングして、少なくとも上記下部電極を形成する工程（ｃ）と、
上記下部電極を覆う上記容量絶縁膜となる誘電体膜を形成する工程（ｄ）と、
上記工程（ｄ）の後に、上記半導体基板の上に第２の導体膜を形成する工程（ｅ）と、
上記第２の導体膜をパターニングして、上記下部電極の全体を覆う上記上部電極と、上記局所配線の少なくとも一部を覆い上記上部電極と連続する上部電極延長部とを一体化形成する工程（ｆ）と、
上記工程（ｆ）の後に、上記半導体基板上に少なくとも上記局所配線及び上記上部電極延長部を介して上記上部電極に電気的に接続される上記上層配線を形成する工程（ｇ）とを備え、
上記工程（ｃ）は、上記下部電極と離間して、上記局所配線の少なくとも一部を覆う上記第１の導電膜からなるダミー下部電極を形成する工程を含み、
上記局所配線と上記上部電極延長部とは、上記ダミー下部電極を介して電気的に接続されることを特徴とする半導体記憶装置の製造方法。
【請求項１７】
請求項１６に記載の半導体記憶装置の製造方法において、
上記工程（ａ）の後、上記工程（ｂ）の前に、上記局所配線を含む上記半導体基板上に第１の絶縁膜を形成する工程（ａ２）と、上記第１の絶縁膜を貫通して、共に上記局所配線に電気的に接続する第１の導体プラグ及び第２の導体プラグを形成する工程（ａ３）とをさらに含み、
上記工程（ｆ）では、上記上部電極延長部が上記第１の導体プラグの少なくとも一部を覆うように形成し、
上記工程（ｇ）では、上記半導体基板上に第２の絶縁膜を形成した後、上記第２の絶縁膜に上記第２の導体プラグまで到達する配線埋め込み用トレンチを形成し、上記トレンチに導電膜を埋め込んで上記上層配線を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１８】
請求項１６または１７に記載の半導体記憶装置の製造方法において、
上記工程（ａ）において、上記局所配線はビット線と同じ導体膜からなり、上記ビット線と同時に形成することを特徴とする半導体記憶装置の製造方法。
【請求項１９】
請求項１６または１７に記載の半導体記憶装置の製造方法において、
上記工程（ａ）において、上記局所配線は、メモリトランジスタのゲート電極と同じ導体膜からなり、上記ゲート電極の形成と同時に形成することを特徴とする半導体記憶装置の製造方法。
【請求項２０】
請求項１６または１７に記載の半導体記憶装置の製造方法において、
上記工程（ａ）では、上記局所配線は、メモリトランジスタのソース・ドレイン領域と同じ不純物拡散層からなり、上記ソース・ドレイン領域の形成と同時に上記ソース・ドレイン領域とは離間して形成されることを特徴とする半導体記憶装置の製造方法。
【請求項２１】
請求項１６に記載の半導体記憶装置の製造方法において、
上記工程（ａ）では、上記半導体基板上に第１の絶縁膜を形成した後、上記第１の絶縁膜にメモリセルトランジスタのソース領域に電気的に接続されるメモリセルプラグを形成するのと同時に、上記局所配線を形成することを特徴とする半導体記憶装置の製造方法。
【請求項２２】
請求項１６〜２１のうちいずれか１つに記載の半導体記憶装置の製造方法において、
上記工程（ｄ）では、上記下部電極及び上記ダミー下部電極を覆う上記誘電体膜を形成し、
上記工程（ｅ）では、上記誘電体膜を覆う上記第２の導体膜を形成し、
上記工程（ｆ）の後、上記工程（ｇ）の前に、上記上部電極及び上記上部電極延長部を形成するときと同じエッチングマスクを用いて上記誘電体膜をパターニングして容量絶縁膜用誘電体膜を形成する工程と、上記容量絶縁膜用誘電体膜のうち少なくとも上記ダミー下部電極と上記上部電極延長部との間に位置する部分をエッチングして電極間スペースを形成するのと同時に上記容量絶縁膜を形成する工程と、上記電極間スペース上の上記上部電極延長部を熱処理により変形させて、上記上部電極延長部と上記ダミー下部電極とを接触させる工程とをさらに含むことを特徴とする半導体憶装置の製造方法。
【請求項２３】
下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上記上部電極に電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、
半導体基板上に局所配線を形成する工程（ａ）と、
上記工程（ａ）の後に、上記半導体基板の上に第１の導体膜を形成する工程（ｂ）と、
上記第１の導体膜をパターニングして、少なくとも上記下部電極を形成する工程（ｃ）と、
上記下部電極を覆う上記容量絶縁膜となる誘電体膜を形成する工程（ｄ）と、
上記工程（ｄ）の後に、上記半導体基板の上に第２の導体膜を形成する工程（ｅ）と、
上記第２の導体膜をパターニングして、上記下部電極の全体を覆う上記上部電極と、上記局所配線の少なくとも一部を覆い上記上部電極と連続する上部電極延長部とを一体化形成する工程（ｆ）と、
上記工程（ｆ）の後に、上記半導体基板上に少なくとも上記局所配線及び上記上部電極延長部を介して上記上部電極に電気的に接続される上記上層配線を形成する工程（ｇ）とを備え、
上記工程（ａ）の後、上記工程（ｂ）の前に、上記局所配線を含む上記半導体基板上に第１の絶縁膜を形成する工程（ａ４）と、共に上記第１の絶縁膜を貫通して上記局所配線に電気的に接続する第１の導体プラグ及び第２の導体プラグを形成する工程（ａ５）と、上記工程（ａ５）の後に、上記半導体基板上に段差用絶縁膜を形成する工程（ａ６）と、上記段差用絶縁膜に、上記記憶容量部の上記下部電極を形成するための第１の開口部と、上記第１の導体プラグに接続されるダミー下部電極を形成するための第２の開口部とを形成する工程（ａ７）とをさらに含み、
上記工程（ｃ）では、上記第１の開口部の側面及び底面の上に上記下部電極を形成するとともに上記第２の開口部の側面及び底面の上に上記ダミー下部電極を形成し、
上記工程（ｆ）では、上記上部電極延長部が上記ダミー下部電極の少なくとも一部を覆うように形成し、
上記工程（ｇ）では、上記半導体基板上に第２の絶縁膜を形成した後、上記第２の絶縁膜及び上記段差用絶縁膜に上記第２の導体プラグまで到達する配線埋め込み用トレンチを形成し、上記トレンチに導電膜を埋め込んで上記上層配線を形成することを特徴とする半導体記憶装置の製造方法。
【請求項２４】
請求項１６〜２３のうちいずれか１つに記載の半導体記憶装置の製造方法において、
上記誘電体膜は、高誘電体膜または強誘電体膜であることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、高誘電体膜や強誘電体膜を用いるもののメモリセル構造に関するものである。
【０００２】
【従来の技術】
近年、大容量のメモリ容量と高速のデータ転送速度を要求されるマルチメディア機器向けに、高性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プロセスが実用化されている。
【０００３】
しかしながら、従来のＤＲＡＭプロセスは、記憶容量部となるキャパシタの容量絶縁膜の形成に高温の熱処理を必要とするために、高性能ロジック回路におけるトランジスタの不純物拡散層の不純物濃度プロファイルを悪化させるなどの不具合がある。また、ＤＲＡＭやＦｅＲＡＭなどのメモリ単体プロセスにおいても、メモリセルトランジスタの微細化を図る上では、できるだけ高温の熱処理は回避することが好ましい。
【０００４】
そこで、記憶容量部の容量誘電体膜として、低温での形成が可能でメモリセルサイズの微細化が可能な高誘電体膜を用いたＭＩＭ（Metal-Insulator-Metal ）キャパシタの開発が必須となっている。この高誘電体膜としては、ＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）などのペロブスカイト構造を有する誘電体膜がある。一方、このＭＩＭキャパシタのメタル電極を構成する材料としては耐酸化性の強いＰｔが一般的には有望視されている。また、強誘電体膜としても、ＳＢＴ膜（ＳｒＢｉ2Ｔａ2Ｏ9 膜）やＢＴＯ膜（Ｂｉ4Ｔｉ3Ｏ12膜）などのペロブスカイト構造を有する誘電体膜がよく用いられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の記憶容量部となるＭＩＭキャパシタにおいては、以下のような不具合があった。
【０００６】
まず、容量絶縁膜の上に設けられているＰｔ電極（上部電極）に直接コンタクト孔を形成すると、コンタクトプラグを形成する時の還元雰囲気等がキャパシタの特性に悪影響を及ぼすおそれがある。一般に、誘電体膜は酸化物であることが多いので、還元雰囲気によって誘電体膜中の酸素欠損を生じることなどがあるからである。特に、容量絶縁膜が高誘電体膜や強誘電体膜である場合には、酸素欠損を生じるおそれが強い。特に、ペロブスカイト構造を有する誘電体膜においては、酸素欠損による特性の劣化が顕著に現れる。
【０００７】
また、従来Ｐｔ電極を使用していなかったＤＲＡＭなどのデバイスにおいては、新規材料であるＰｔ電極へのコンタクト形成などの工程では既存の設備との共用化が難しく、専用設備での運用が必要となってくる。例えば層間絶縁膜にＰｔ電極に到達するコンタクト孔を開口した時など、Ｐｔ電極が露出したときにはＰｔがスパッタリングされるので、チャンバの壁面やチャンバ内の部材などにＰｔが付着している。このチャンバをそのまま使用すると、トランジスタの活性領域などにＰｔが侵入して、トランジスタ動作に悪影響を及ぼすおそれがあるからである。
【０００８】
本発明の目的は、誘電体膜の劣化を抑制するとともに電極材料のトランジスタ領域への混入を防ぐ手段を講ずることにより、ＭＩＭキャパシタの特性のよい半導体記憶装置及びその製造方法を提供することにある。
【０００９】
また、本発明は、専用設備を不要として製造コストを低減できる半導体記憶装置及びその製造方法を提供することをも目的としている。
【００１０】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体基板上の絶縁層の上に設けられ、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上記上部電極に連続して設けられた上部電極延長部と、上記上部電極延長部の下に少なくとも一部が接するように設けられたダミー導体部材と、上記ダミー導体部材に電気的に接続される上層配線とを備えている。
【００１１】
これにより、上部電極延長部，ダミー下部電極３３ｂ，ダミー導体部材を介して上部電極が上層配線に接続されるので、上部電極の上方にコンタクト孔を形成する必要がなくなり、上部電極が還元雰囲気にさらされる工程が不要になる。そのため、例えばＢＳＴからなる容量絶縁膜に酸素欠損を生じるおそれがなくなり、容量絶縁膜の特性劣化を防ぐことができる。また、例えばＰｔで電極を形成する場合、下部電極，ダミー導体部材や、上部電極の形成は、Ｐｔ膜形成用の専用設備で行なうので、ロジック回路素子を形成するための装置を汚染するおそれがなくなる。
【００１２】
上記ダミー導体部材は、上記絶縁層に設けられたトレンチを埋める導体膜を含んでいてもよい。
【００１３】
上記ダミー導体部材は、上記絶縁層下の上記半導体基板上に設けられた局所配線と、上記絶縁層を貫通して上記上部電極延長部と上記局所配線とを電気的に接続するプラグをさらに含んでいてもよい。
【００１４】
上記絶縁層を挟んで上記記憶容量部の下方に形成されたビット線をさらに備え、上記局所配線は、上記ビット線と同じ導体膜から形成されていることにより、ビット線用の導体膜を利用して、ビット線下置き型のメモリに適した構造が得られる。
【００１５】
平面的に見て上記上部電極延長部の少なくとも一部は、上記導体プラグとオーバーラップしていることにより、上記上部電極と上記上層配線とが確実に接続される。
【００１６】
上記絶縁層の下方において半導体基板上に設けられた素子分離用絶縁膜と、上記半導体基板の上記素子分離用絶縁膜によって囲まれる領域に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側の領域に設けられた不純物拡散層とを有するメモリセルトランジスタと、上記素子分離用絶縁膜の上に設けられ、上記ゲート電極と同じ導体膜から形成された局所配線と、上記絶縁層を貫通して上記局所配線に接続される導体プラグとをさらに備えることにより、ゲート電極用の導体膜（ポリシリコン膜など）を利用して、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適用しうる構造が得られる。
【００１７】
上記半導体基板に設けられ、ゲート電極と上記半導体基板内で上記ゲート電極の両側に設けられた不純物拡散層とを有するメモリセルトランジスタと、上記半導体基板の上記不純物拡散層とは離間して設けられたもう１つの不純物拡散層から形成された局所配線と、上記絶縁層を貫通して上記局所配線に接続される導体プラグとをさらに備えていることにより、ソース・ドレイン領域を形成するためのプロセスを利用して、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適用しうる構造が得られる。
【００１８】
上記上層配線は上記ダミー下部電極に接触していることにより、比較的簡素な構造で、ビット線下置き型のメモリとビット線上置き型のメモリとの双方に適用しうる構造が得られる。
【００１９】
上記記憶容量部は、筒状の下部電極，容量絶縁膜及び上部電極を有していることにより、比較的高密度にメモリセルを配置した半導体記憶装置が得られる。
【００２０】
上記容量絶縁膜は、高誘電体膜または強誘電体膜であることが好ましい。
【００２１】
本発明の第１の半導体記憶装置の製造方法は、下部電極，上部電極及び下部電極と上部電極との間に介在する容量絶縁膜から構成される記憶容量部と、上記記憶容量部の上記上部電極に電気的に接続される上層配線とを備えている半導体記憶装置の製造方法であって、半導体基板上に局所配線を形成する工程（ａ）と、
上記工程（ａ）の後に、上記半導体基板の上に第１の導体膜を形成する工程（ｂ）と、上記第１の導体膜をパターニングして、少なくとも上記下部電極を形成する工程（ｃ）と、上記下部電極を覆う上記容量絶縁膜となる誘電体膜を形成する工程（ｄ）と、上記工程（ｄ）の後に、上記半導体基板の上に第２の導体膜を形成する工程（ｅ）と、上記第２の導体膜をパターニングして、上記下部電極の全体を覆う上記電極と、上記局所配線の少なくとも一部を覆い上記上部電極と連続する上部電極延長部とを一体化形成する工程（ｆ）と、上記工程（ｆ）の後に、上記半導体基板上に少なくとも上記局所配線及び上記上部電極延長部を介して上記上部電極に電気的に接続される上記上層配線を形成する工程（ｇ）とを含んでいる。
【００２２】
この方法により、上部電極を、局所配線や上部電極延長部を介して上層配線に接続させることが可能になるので、従来のように製造工程において上部電極上にコンタクトホールを設ける必要がなくなり、容量絶縁膜が還元されるのを防ぐことができる。
【００２３】
上記工程（ａ）の後、上記工程（ｂ）の前に、上記局所配線を含む上記半導体基板上に第１の絶縁膜を形成する工程（ａ２）と、上記第１の絶縁膜を貫通して、共に上記局所配線に電気的に接続する第１の導体プラグ及び第２の導体プラグを形成する工程（ａ３）とをさらに含み、上記工程（ｆ）では、上記上部電極延長部が上記第１の導体プラグの少なくとも一部を覆うように形成し、上記工程（ｇ）では、上記半導体基板上に第２の絶縁膜を形成した後、上記第２の絶縁膜に上記第２の導体プラグまで到達する配線埋め込み用トレンチを形成し、上記トレンチに導電膜を埋め込んで上記上層配線を形成することにより、本発明の半導体記憶装置を実現することができる。
【００２４】
上記工程（ａ）において、上記局所配線はビット線と同じ導体膜からなり、上記ビット線と同時に形成することにより、本発明の半導体記憶装置を少ない工程で製造することができる。
【００２５】
上記工程（ａ）において、上記局所配線は、メモリトランジスタのゲート電極と同じ導体膜からなり、上記ゲート電極の形成と同時に形成することによっても本発明の半導体記憶装置を少ない工程で製造することができる。
【００２６】
上記工程（ａ）では、上記局所配線は、メモリトランジスタのソース・ドレイン領域と同じ不純物拡散層からなり、上記ソース・ドレイン領域の形成と同時に上記ソース・ドレイン領域とは離間して形成されてもよい。
【００２７】
上記工程（ａ）では、上記半導体基板上に形成された第１の絶縁膜に、メモリセルトランジスタのソース領域に電気的に接続されるメモリセルプラグを形成するのと同時に、上記局所配線を形成する場合でも、本発明の半導体記憶装置の製造工程を少なくすることができる。
【００２８】
上記工程（ｃ）は、上記下部電極と離間して、上記局所配線の少なくとも一部を覆う上記第１の導電膜からなるダミー下部電極を形成する工程を含み、上記局所配線と上記上部電極延長部とは、上記ダミー下部電極を介して電気的に接続されることにより、ダミー下部電極を設ける場合でも本発明の半導体記憶装置を容易に製造することができる。
【００２９】
上記工程（ｄ）では、上記下部電極及び上記ダミー下部電極を覆う上記誘電体膜を形成し、上記工程（ｅ）では、上記誘電体膜を覆う上記第２の導体膜を形成し、上記工程（ｆ）の後、上記工程（ｇ）の前に、上記上部電極及び上記上部電極延長部を形成するときと同じエッチングマスクを用いて上記誘電体膜をパターニングして容量絶縁膜用誘電体膜を形成する工程と、上記容量絶縁膜用誘電体膜のうち少なくとも上記ダミー下部電極と上記上部電極延長部との間に位置する部分をエッチングして電極間スペースを形成するのと同時に上記容量絶縁膜を形成する工程と、上記電極間スペース上の上記上部電極延長部を熱処理により変形させて、上記上部電極延長部と上記ダミー下部電極とを接触させる工程とをさらに含むことにより、工程（ｆ）と工程（ｇ）の間の熱処理によって上部電極と上層配線とが電気的に接続される。そのため、製造工程中に上部電極が還元雰囲気にさらされることがなく、容量絶縁膜の劣化も防ぐことができる。
【００３０】
上記工程（ａ）の後、上記工程（ｂ）の前に、上記局所配線を含む上記半導体基板上に第１の絶縁膜を形成する工程（ａ４）と、共に上記第１の絶縁膜を貫通して上記局所配線に電気的に接続する第１の導体プラグ及び第２の導体プラグを形成する工程（ａ５）と、上記工程（ａ５）の後に、上記半導体基板上に段差用絶縁膜を形成する工程（ａ６）と、上記段差用絶縁膜に、上記記憶容量部の上記下部電極を形成するための第１の開口部と、上記第１の導体プラグに接続されるダミー下部電極を形成するための第２の開口部とを形成する工程（ａ７）とをさらに含み、上記工程（ｃ）では、上記第１の開口部の側面及び底面の上に上記下部電極を形成するとともに上記第２の開口部の側面及び底面の上に上記ダミー下部電極を形成し、上記工程（ｆ）では、上記上部電極延長部が上記ダミー下部電極の少なくとも一部を覆うように形成し、上記工程（ｇ）では、上記半導体基板上に第２の絶縁膜を形成した後、上記第２の絶縁膜及び上記段差用絶縁膜に上記第２の導体プラグまで到達する配線埋め込み用トレンチを形成し、上記トレンチに導電膜を埋め込んで上記上層配線を形成することにより、例えばダマシン法により設けられた上層配線と上部電極とを電気的に接続させることができる。
【００３１】
上記誘電体膜は、高誘電体膜または強誘電体膜であることが半導体記憶装置を実現する上で好ましい。
【００３２】
【発明の実施の形態】
（第１の実施形態）
本実施形態においては、本発明を、ビット線が記憶容量部よりも下方に設けられているいわゆるビット線下置き型のＤＲＡＭメモリセル構造に適用した例について説明する。
【００３３】
図１（ａ），（ｂ）は、それぞれ順に、本発明の第１の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・ダミー電極の構造を示す平面図である。また、図２（ａ）〜（ｃ）は、本実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００３４】
−メモリセルの構造−
図１に示すように、本実施形態の半導体記憶装置であるＤＲＡＭのメモリセルにおいて、ｐ型のＳｉ基板１０の上面部には、活性領域を囲む素子分離用絶縁膜１１と、ｎ型不純物を導入して形成されたソース領域１２及びドレイン領域１３とが互いに離間して設けられている。なお、ｐ型のＳｉ基板１０のうちソース領域１２とドレイン領域１３との間に介在する部分がチャネル領域として機能する。また、Ｓｉ基板１０の活性領域上において、ソース領域１２とドレイン領域１３との間には酸化シリコンからなるゲート絶縁膜１４が設けられ、ゲート絶縁膜１４の上にはポリシリコンからなるゲート電極１５（ワード線の一部）が設けられ、ゲート電極１５の側面上には酸化膜サイドウォール１６が設けられている。上記ソース領域１２，ドレイン領域１３，チャネル領域，ゲート絶縁膜１４及びゲート電極１５によりメモリセルトランジスタＴＲが形成されている。なお、図１（ａ）に示す断面においては、メモリセルトランジスタＴＲのゲートとして機能していないゲート電極１５が示されているが、これらは図１とは異なる断面においては、メモリセルトランジスタＴＲのゲートとして機能している。そして、各ゲート電極１５は、紙面にほぼ直交する方向に延びて、ＤＲＡＭのワード線となっている。
【００３５】
また、Ｓｉ基板１０の上には、素子分離用絶縁膜１１，ゲート電極１５及び酸化膜サイドウォール１６を覆うＢＰＳＧからなる第１層間絶縁膜１８が設けられており、第１層間絶縁膜１８を貫通してソース領域１２に到達するＷ（タングステン）からなる下層メモリセルプラグ２０ａと、第１層間絶縁膜１８を貫通してドレイン領域１３に到達するビット線プラグ２０ｂとが設けられている。さらに、第１層間絶縁膜１８の上には、ビット線プラグ２０ｂに接続されるＷ／Ｔｉの積層膜からなるビット線２１ａと、ビット線２１ａとは同じＷ／Ｔｉの積層膜からなる局所配線２１ｂとが設けられている。また、第１層間絶縁膜１８の上には、例えばＮＳＧ（ノンドープのＳｉＯ2 ）からなる第２層間絶縁膜２２が設けられている。そして、第２層間絶縁膜２２を貫通して下層メモリセルプラグ２０ａに到達する上層メモリセルプラグ３０ａと、第２層間絶縁膜２２を貫通して局所配線２１ｂに到達するダミーセルプラグ３０ｂと、第２層間絶縁膜２２を貫通して局所配線２１ｂに到達する配線プラグ３０ｃとが設けられている。
【００３６】
また、上層メモリセルプラグ３０ａの上にはＴｉＡｌＮからなる下部バリアメタル３２ａがさらに設けられ、ダミーセルプラグ３０ｂの上にはＴｉＡｌＮからなるダミーバリアメタル３２ｂが設けられている。また、下部バリアメタル３２ａの上にはＰｔからなる下部電極３３ａが、ダミーバリアメタル３２ｂの上にはダミー下部電極３３ｂがそれぞれ形成されている。さらに、下部電極３３ａ及び第２層間絶縁膜２２のうち下部電極３３ａの両側方を覆うＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）３４と、ＢＳＴ膜３４からダミーバリアメタル３２ｂまでを覆うＰｔ膜３５と、Ｐｔ膜３５を覆うＴｉＡｌＮからなる上部バリアメタル３６とが設けられている。
【００３７】
ＢＳＴ膜３４のうち下部電極３３ａに接する部分が容量絶縁膜３４ａである。また、Ｐｔ膜３５のうち下部電極３３ａに対向する部分が上部電極３５ａであり、Ｐｔ膜３５のうちダミー下部電極３３ｂに接する部分が上部電極延長部３５ｂである。上記下部バリアメタル３２ａ及び下部電極３３ａにより、ＤＲＡＭメモリセルのストレージノードＳＮが構成されている。また、下部電極３３ａ，容量絶縁膜３４ａ及び上部電極３５ａにより、記憶容量部ＭＣが構成されている。
【００３８】
さらに、第２層間絶縁膜２２及び上部バリアメタル３６の上には、ＦＳＧからなる第３層間絶縁膜４１が設けられていて、第３層間絶縁膜４１には、配線プラグ３０ｃに接触するＣｕ配線４２が埋め込まれている。すなわち、上部電極３５ａは、上部電極延長部３５ｂ及びダミー導体部材を介してＣｕ配線４２に電気的に接続されている。ここで、ダミー導体部材とは、それぞれ導体からなるダミーバリアメタル３２ｂ，ダミー下部電極３３ｂ，ダミーセルプラグ３０ｂ，局所配線２１ｂ及び配線プラグ３０ｃを意味する。
【００３９】
また、図１（ａ），（ｂ）に示す構造において、記憶容量部ＭＣ，ストレージノードＳＮ，メモリセルトランジスタＴＲなどを含む有効メモリセル領域Ｒecと、ダミー下部電極３３ｂ，上部電極延長部３５ｂ，ダミーセルプラグ３０ｂなどを含むダミーセル領域Ｒdcとが存在することになる。
【００４０】
本実施形態の特徴は、上部電極３５ａ又は上部電極延長部３５ｂ（上部バリアメタル３６）に接触するプラグが設けられておらず、ダミー下部電極３３ｂ，ダミーバリアメタル３２ｂ，ダミーセルプラグ３０ｂ及び局所配線２１ｂによって上部電極３５ａが上層の配線（Ｃｕ配線４２）に接続されている点である。
【００４１】
そして、図１（ｂ）に示すように、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）は多数のメモリセルによって共有化されており、Ｐｔ膜３５の下方には、多数の下部電極３３ａ（下部バリアメタル３２ａ）と、ダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）とが設けられている。ダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）は、Ｐｔ膜３５の下方に複数個設けているが、Ｐｔ膜３５の端部のいずれか一部の下方に少なくとも１つ設けられていれば、上部電極３５ａとダミー下部電極３３ｂとが電気的に接続される。
【００４２】
本実施形態によると、上部電極を構成しているＰｔ膜３５（上部バリアメタル３６）に接触するプラグが存在しないので、第３層間絶縁膜４１にプラグを埋め込むためのコンタクト孔を形成する必要がない。したがって、従来の構造のごとく、上部電極にコンタクト孔を形成するためのドライエッチング（プラズマエッチング）工程において、上部電極を構成するＰｔ膜が露出することがない。つまり、Ｐｔ膜が露出している状態で還元性雰囲気にさらされると、ＢＳＴなどからなる容量絶縁膜（特に高誘電体膜）に酸素欠損を生じるおそれがある。ここで、本実施形態のごとくＰｔ膜の上にＴｉＡｌＮからなる上部バリアメタルが設けられていても、上部バリアメタルは薄いこと、コンタクト孔のエッチングの際には通常オーバーエッチングが行なわれるのでコンタクト孔がＰｔからなる上部電極に達する可能性が大きいことなどを考慮すると、上部バリアメタルに容量絶縁膜の酸素欠損の防止機能を期待することはできない。それに対し、本実施形態においては、Ｐｔ膜３５の上方にコンタクト孔が形成されないので、Ｐｔ膜が還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの酸素欠損を確実に回避することができる。
【００４３】
また、第３層間絶縁膜４１にコンタクト孔を開口する工程で、Ｐｔ膜３５が露出することがないので、コンタクト孔形成のためのエッチングを、ロジック回路素子を形成するためのプロセスなどと同じ装置（チャンバなど）内で行なうことができる。なお、Ｐｔからなる下部電極３３ａ，ダミー下部電極３３ｂや、上部電極３５ａの形成自体は、Ｐｔ膜形成用の専用設備で行なうので、ロジック回路素子を形成するための装置を汚染するおそれは本来的に生じない。
【００４４】
−メモリセルの製造方法−
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図２（ａ）〜（ｃ）を参照しながら説明する。
【００４５】
図２（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【００４６】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【００４７】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、この段階では他の部材と接続されずに孤立している局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる第１のメモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行なう。
【００４８】
次に、基板上に、ＮＳＧ（ノンドープドシリケートガラス）膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【００４９】
次に、第２層間絶縁膜２２の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上にメモリセルプラグ３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａと、ダミーセルプラグ３０ｂに接続されるダミーバリアメタル３２ｂ及びその上のダミー下部電極３３ｂとを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００５０】
次に、図２（ｂ）に示す工程で、第２層間絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）を形成後、ダミー下部電極３３ｂを露出させるようにＢＳＴ膜をパターニングし、下部電極３３ａを覆う容量絶縁膜３４ａとなるＢＳＴ膜３４を形成する。
【００５１】
次いで、ＢＳＴ膜３４及びダミー下部電極３３ｂの上に厚みが約５０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク３７を形成した後、ハードマスク３７を用いたドライエッチングにより、ＴｉＡｌＮ膜とＰｔ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５とを形成する。
【００５２】
次に、図２（ｃ）に示す工程で、希弗酸液によるウェットエッチングによりハードマスク３７を除去した後、基板上にＴＥＯＳ膜を堆積し、ＣＭＰによって平坦化することにより、第３の層間絶縁膜４１を形成する。次に、第３層間絶縁膜４１に配線プラグ３０ｃに到達するトレンチを形成してから、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、図１（ａ）に示すメモリセルの断面構造が得られる。
【００５３】
本実施形態における製造方法によると、従来のプロセスにおけるフォトリソグラフィー工程を増やすことなく、第３層間絶縁膜４１を貫通してＰｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができる。すなわち、第３層間絶縁膜４１に配線埋め込み用トレンチを形成する場合など、一般に、Ｃｕ配線の形成工程においては、還元雰囲気でのアニールがよく用いられる。したがって、上部バリアメタル３６の上にコンタクト孔が形成されると、水素が薄い上部バリアメタル３６を通って、あるいはオーバーエッチングによりＰｔ膜３５が露出した場合には直接にＰｔ膜３５に接触するので、水素がＰｔ膜３５を通過してＢＳＴ膜３４に達することがある。その場合、ＢＳＴ膜３４中の酸素が失われて酸素欠損を生じるなど、容量絶縁膜３４ａの特性の劣化を招くおそれがある。それに対し、本実施形態のごとく、Ｐｔ膜３５の上に到達するコンタクト孔を形成する工程を回避することにより、かかる原因による容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。そして、Ｃｕ配線４２を形成する工程は、従来の上部電極にプラグを形成する工程に対応し、局所配線２１ｂや配線プラグ３０ｃの形成はメモリセルを形成する工程を利用して実施できるので、従来のプロセス，つまりＰｔ膜（上部バリアメタル）上に直接プラグを設けるプロセスよりもフォトリソグラフィー工程が増えることはない。
【００５４】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【００５５】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００５６】
（第２の実施形態）
図３は、第２の実施形態における半導体記憶装置の製造方法を示す断面図である。本実施形態の方法は、図１（ａ）に示す第１の実施形態の半導体記憶装置を製造するための別法である。
【００５７】
図３（ａ）に示す工程で、第１の実施形態と同様の手順により下部電極３３ａ及びダミー下部電極３３ｂとを形成するまでを行なう。
【００５８】
次に、図３（ｂ）に示す工程で、第２層間絶縁膜２２，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）と、厚みが約５０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク３７を形成した後、ハードマスク３７を用いたドライエッチングにより、ＴｉＡｌＮ膜と、Ｐｔ膜と、ＢＳＴ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５と、ＢＳＴ膜３４とをそれぞれ形成する。
【００５９】
次に、図３（ｃ）に示す工程で、希弗酸液によるウェットエッチングによりハードマスク３７を除去する。このとき、ＢＳＴも希弗酸液により溶解されるので、ＢＳＴ膜３４のうちダミーバリアメタル３２ｂの上の部分も除去される。これにより、電極間スペース８を形成する。
【００６０】
続いて、図３（ｄ）に示す工程で、例えば酸素雰囲気中で５００℃、１分間基板の熱処理を行なうことにより、電極間スペース８の上に位置する上部電極延長部３５ｂを変形させ、ダミー下部電極３３ｂと上部電極延長部３５ｂとを接触させる。白金は熱をかけると流動性が高くなるため、容易に変形させることができる。このとき、基板に圧力をかけておくことによりダミー下部電極３３ｂと上部電極延長部３５ｂとの接触を確実にしてもよい。
【００６１】
その後、図示はしないが、第１の実施形態と同様に第４の層間絶縁膜４１，Ｃｕ配線４２を形成する。
【００６２】
本実施形態の製造方法によると、ＢＳＴ膜３４をパターニングする際のフォトリソグラフィー工程が不要になるとともに、ハードマスク３７の除去と同時にＢＳＴ膜をエッチングするため、第１の実施形態と比較して製造工程数を減らすことができ、容易に製造することができるようになる。また、上部電極の上にプラグを形成しないことにより、第１の実施形態と同様に、還元雰囲気に容量絶縁膜３４ａとなるＢＳＴ膜３４がさらされることがなくなり、ＢＳＴ膜３４の膜質劣化を防ぐことができる。
【００６３】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより大きな実効が得られる。
【００６４】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【００６５】
（第３の実施形態）
本発明の第３の実施形態として、第１の実施形態の半導体記憶装置においてダミー下部電極３３ｂ及びダミーバリアメタル３２ｂを形成しない場合の半導体記憶装置を説明する。
【００６６】
図４は、本実施形態の半導体記憶装置を示す断面図である。なお、図１と同じ部材には同一の符号を付している。
【００６７】
図４に示すように、本実施形態の半導体記憶装置は、Ｓｉ基板１０と、Ｓｉ基板１０上に設けられたソース領域１２，ドレイン領域１３，チャネル領域，ゲート絶縁膜１４及びゲート電極１５を有するメモリセルトランジスタＴＲと、メモリセルトランジスタＴＲのソース領域１２に上層メモリセルプラグ３０ａにより接続された誘電体キャパシタとを備えている。この誘電体キャパシタは、上層メモリセルプラグ３０ａの上に設けられた下部バリアメタル３２ａと、下部バリアメタル３２ａの上に順に設けられた下部電極３３ａ，ＢＳＴ膜３４，Ｐｔ膜３５及び上部バリアメタル３６とを有している。Ｐｔ膜３５のうち下部電極３３ａと対向する部分を上部電極３５ａとし、ＢＳＴ膜３４のうち下部電極３３ａと上部電極３５ａとの間の部分を容量絶縁膜３４ａとする。
【００６８】
また、Ｐｔ膜３５及び上部バリアメタル３６は下部電極３３ａの側方に延びており、第２層間絶縁膜２２の上に延びた部分を上部電極延長部３５ｂとする。メモリセルトランジスタＴＲの上に設けられた第１層間絶縁膜１８の上には局所配線２１ｂが設けられ、第２層間絶縁膜２２の上に設けられた第３層間絶縁膜４１を貫通してＣｕ配線４２が設けられている。そして、上部電極延長部３５ｂと局所配線２１ｂとはダミーセルプラグ３０ｂにより互いに接続され、局所配線２１ｂとＣｕ配線４２とは配線プラグ３０ｃにより互いに接続されている。すなわち、上部電極３５ａは、上部電極延長部３５ｂ及びダミー導体部材を介してＣｕ配線４２に電気的に接続されている。ここで、ダミー導体部材とは、それぞれ導体からなるダミーセルプラグ３０ｂ，局所配線２１ｂ及び配線プラグ３０ｃを意味する。
【００６９】
本実施形態の半導体記憶装置のように、ダミー下部電極やダミーバリアメタルを設けていなくても、Ｐｔ膜３５に接触するプラグを無くすことができるので、上部電極３５ａとＣｕ配線４２との接続を確実にとりながら、Ｐｔ膜が還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの酸素欠損を確実に回避することができる。
【００７０】
また、第３層間絶縁膜４１にコンタクト孔を開口する工程で、Ｐｔ膜３５が露出することがないので、コンタクト孔形成のためのエッチングを、ロジック回路素子を形成するためのプロセスなどと同じ装置（チャンバなど）内で行なうことができる。なお、Ｐｔからなる下部電極３３ａや、上部電極３５ａの形成自体は、Ｐｔ膜形成用の専用設備で行なうので、ロジック回路素子を形成するための装置を汚染するおそれは本実施形態の半導体記憶装置においても本来的に生じない。
【００７１】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程を説明する。
【００７２】
図５（ａ）〜（ｃ）は、本実施形態の半導体記憶装置の製造方法を示す断面図である。
【００７３】
図５（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。
【００７４】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａとビット線プラグ２０ｂとを形成する。
【００７５】
次に、第１層間絶縁膜１８の上にＷ／Ｔｉ積層膜を堆積した後、エッチングによりＷ／Ｔｉ積層膜をパターニングして、ビット線プラグ２０ｂに接続されるビット線２１ａと、局所配線２１ｂとを形成する。その際、Ｗ膜のパターニングの時にはＴｉ膜の表面が露出した時を検出してＷ膜のエッチング終了時期を判定し、Ｔｉ膜のパターニングの時には、ポリシリコンよりなる第１のメモリセルプラグ２０ａに対して高い選択比が得られる条件でエッチングを行なう。
【００７６】
次に、基板上に、ＮＳＧ膜を堆積した後、ＣＭＰ（化学機械的研磨）による平坦化を行なって第２層間絶縁膜２２を形成する。さらに、第２層間絶縁膜２２を貫通して、下層メモリセルプラグ２０ａと局所配線２１ｂ（２箇所）とにそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内にＷ膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にＷ膜を埋め込んで、下層メモリセルプラグ２０ａに接続される上層メモリセルプラグ３０ａと、２箇所で局所配線２１ｂにそれぞれ接触するダミーセルプラグ３０ｂ及び配線プラグ３０ｃとを形成する。
【００７７】
次に、第２層間絶縁膜２２の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第２層間絶縁膜２２の上にメモリセルプラグ３０ａに接続される下部バリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【００７８】
次に、図５（ｂ）に示す工程で、第２層間絶縁膜２２及び下部電極３３ａを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）を形成後、第２層間絶縁膜２２を露出させるようにＢＳＴ膜をパターニングし、下部電極３３ａを覆う容量絶縁膜３４ａとなるＢＳＴ膜３４を形成する。
【００７９】
次いで、ＢＳＴ膜３４、第２層間絶縁膜２２及びダミーセルプラグ３０ｂの上に厚みが約５０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク３７を形成した後、ハードマスク３７を用いたドライエッチングにより、ＴｉＡｌＮ膜とＰｔ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５とを形成する。
【００８０】
次に、図５（ｃ）に示す工程で、希弗酸液によるウェットエッチングによりハードマスク３７を除去した後、基板上にＴＥＯＳ膜を堆積し、ＣＭＰによって平坦化することにより、第３の層間絶縁膜４１を形成する。次に、第３層間絶縁膜４１上にトレンチを形成してから、トレンチへのＣｕ配線４２の埋め込み（ダマシン法）などを行なうことにより、本実施形態の半導体記憶装置が得られる。なお、図５（ｂ）に示す工程において、上部電極延長部３５ａ及び上部バリアメタル３６はダミーセルプラグ３０ｂと完全にオーバーラップする必要はなく、その一部がダミーセルプラグ３０ｂとオーバーラップするように形成されていればよい。
【００８１】
なお、本実施形態においては、第１の実施形態に係る半導体記憶装置がダミーバリアメタル３２ｂ及びダミー下部電極３３ｂを設けない場合について説明したが、以下の実施形態に係る半導体記憶装置においてもダミーバリアメタル３２ｂ及びダミー下部電極３３ｂを形成しなくても問題はない。
【００８２】
（第４の実施形態）
図６は、本発明の第４の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００８３】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂ，ダミーセルプラグ３０ｂ及びダミー下部電極３３ｂが設けられておらず、第２層間絶縁膜２２に形成されたトレンチを埋めるＷからなる局所配線２３が設けられている点である。この局所配線２３は、上層メモリセルプラグ３０ａと同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００８４】
本実施形態によると、Ｗからなる局所配線２３，ダミーバリアメタル３２ｂ及びダミー下部電極３３ｂを介して上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００８５】
（第５の実施形態）
図７は、第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００８６】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている点である。そして、本実施形態においては、ダミーセルプラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００８７】
本実施形態によると、ダミー下部電極３３ｂ，ダミーバリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４，下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００８８】
（第６の実施形態）
図８は、第６の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【００８９】
同図に示すように、本実施形態のメモリ部の構造が第１の実施形態と異なる点は、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、Ｓｉ基板１０中に不純物拡散層からなる局所配線２５が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２５に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２５に接触する下層配線プラグ２０ｄとが設けられている点である。そして、本実施形態においては、ダミーセルプラグ３０ｂは下層ダミーセルプラグ２０ｃに、配線プラグ３０ｃは下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２５は、ソース・ドレイン領域１２，１３と同時に形成されている。その他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００９０】
本実施形態によると、ダミー下部電極３３ｂ，ダミーバリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２５，下層配線プラグ２０ｄ及び配線プラグ３０ｃを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００９１】
（第７の実施形態）
上記第１〜第６の実施形態においては、本発明をビット線下置き型のＤＲＡＭメモリセル構造に適用した例について説明したが、本実施形態においては、本発明を、ビット線が記憶容量部よりも上方に設けられたビット線上置き型のＤＲＡＭメモリセル構造に適用した例について説明する。図９は、第７の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。図１０（ａ）〜（ｃ）は、第７の実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、第１の実施形態と同様に、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【００９２】
図９に示すように、本実施形態のメモリ部は、第５の実施形態と同様に、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている。
【００９３】
また、本実施形態においては、記憶容量部ＭＣやダミーセルが第１層間絶縁膜１８の上に設けられており、ダミー下部電極３３ｂ（ダミーバリアメタル３２ｂ）が直接下層ダミーセルプラグ２０ｃに、Ｃｕ配線４２は直接下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同じポリシリコン膜から形成されている。
【００９４】
さらに、ビット線プラグ２０ｂの上には、第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに到達する上層ビット線プラグ５１と、上層ビット線プラグ５１の側面を覆う絶縁体膜５２と、第３層間絶縁膜４１に埋め込まれたＣｕ膜からなるビット線５３とが設けられている。つまり、ビット線が記憶容量部ＭＣよりも上方に設けられたビット線上置き型ＤＲＡＭメモリセルの構造を備えている。
【００９５】
図９における他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【００９６】
本実施形態によると、ダミー下部電極３３ｂ，ダミーバリアメタル３２ｂ，ダミーセルプラグ３０ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及び下層配線プラグ２０ｄを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、ビット線上置き型の構造を採りながら、上記第１の実施形態と同様に容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【００９７】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図１０（ａ）〜（ｃ）を参照しながら説明する。
【００９８】
図１０（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。このとき、ゲート電極１５を形成する際に、同時に素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４を形成しておく。
【００９９】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３及び局所配線２４の２箇所にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込んで、下層メモリセルプラグ２０ａと、ビット線プラグ２０ｂと、下層ダミーセルプラグ２０ｃと、下層配線プラグ２０ｄとを形成する。
【０１００】
次に、第１層間絶縁膜１８の上に、厚みが約３０ｎｍのＴｉＡｌＮ膜と、厚みが約５０ｎｍのＰｔ膜とを順次堆積する。そして、ＴｉＡｌＮ膜とＰｔ膜とをパターニングすることにより、第１層間絶縁膜１８の上に下層メモリセルプラグ２０ａに接続されるバリアメタル３２ａ及びその上のＰｔからなる下部電極３３ａと、下層ダミーセルプラグ２０ｂに接続されるダミーバリアメタル３２ｂ及びその上のダミー下部電極３３ｂとを形成する。ここで、Ｐｔ膜をパターニングする時には、下地であるＴｉＡｌＮ膜に対して高い選択が得られる条件でエッチングを行ない、ＴｉＡｌＮ膜をパターニングする時には下地であるＷからなる上層メモリセルプラグ３０ａが掘れ下がらないように、選択比の高い条件でエッチングを行なう。
【０１０１】
次に、第１層間絶縁膜１８，下部電極３３ａ及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）を形成後、ダミー下部電極３３ｂを露出させるようにＢＳＴ膜をパターニングし、下部電極３３ａを覆う容量絶縁膜３４ａとなるＢＳＴ膜３４を形成する。
【０１０２】
次いで、ＢＳＴ膜３４及びダミー下部電極３３ｂの上に厚みが約５０ｎｍのＰｔ膜と、厚みが約６ｎｍのＴｉＡｌＮ膜と、ＳｉＯ2 膜とを順次堆積する。そして、ＳｉＯ2 膜をパターニングしてハードマスク３７を形成した後、ハードマスク３７を用いたドライエッチングにより、ＴｉＡｌＮ膜とＰｔ膜とを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５とを形成する。このとき、ハードマスク３７のうちビット線プラグ２０ｂの上方に位置する部分も削除されて、開口５９が形成されている。
【０１０３】
次に、図１０（ｂ）に示す工程で、第２層間絶縁膜２２を堆積した後、ＣＭＰにより、ハードマスク３７が露出するまで第２層間絶縁膜２２の平坦化を行なう。そして、ハードマスク３７を貫通してビット線プラグ２０ｂに到達するコンタクト孔６０を形成する。このとき、コンタクト孔６０を、図１０（ａ）に示す工程で形成された開口５９の内径よりも十分小さくしておくことにより、コンタクト孔６０の側面には、絶縁体膜５２が形成される。
【０１０４】
次に、図１０（ｃ）に示す工程で、第２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに到達するトレンチを形成する。そして、Ｃｕ膜の堆積とＣＭＰとを行なって、コンタクト孔６０と、下層配線プラグ２０ｄ上のトレンチとにＣｕ膜を埋め込むことにより、上層ビット線プラグ５１とＣｕ配線４２とを形成する。
【０１０５】
その後、第３層間絶縁膜４１の堆積及び平坦化と、第３層間絶縁膜４１へのコンタクト孔及びトレンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜の埋込により、ビット線５３を形成する（デュアルダマシン法）。これにより、図９に示すメモリセルの構造が得られる。
【０１０６】
本実施形態における製造方法によると、ハードマスク３７に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができるので、第１の実施形態における製造方法と同様に、還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【０１０７】
また、本実施形態ではビット線を記憶容量部よりも上に配置したため、ＤＲＡＭ混載プロセスにおいては、ビット線を記憶容量部よりも下に置く構造に比べて別工程でビット線を形成する必要がなく、製造が容易になる。よって、本実施形態の半導体記憶装置はコスト上も有利である。
【０１０８】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【０１０９】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【０１１０】
（第８の実施形態）
本実施形態においても、第７の実施形態と同様に、本発明を、ビット線が記憶容量部よりも上方に設けられたビット線上置き型のＤＲＡＭメモリセル構造に適用した例について説明する。図１１は、第８の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。図１２（ａ）〜（ｃ）は、第８の実施形態における半導体記憶装置の製造工程を示す断面図である。以下、本実施形態における半導体記憶装置の構造と製造方法とについて、順に説明する。ここで、本実施形態の各図においては、メモリ部の構造のみを示すが、本実施形態の半導体記憶装置は、第１の実施形態と同様に、図示されていないロジック回路部においてロジック回路素子が設けられている混載型デバイスである。ただし、ロジック回路素子の構造自体は、直接本発明の本質とは関係がないので、図示を省略するものとする。
【０１１１】
図１１に示すように、本実施形態のメモリ部は、第５の実施形態と同様に、第１の実施形態におけるＷ／Ｔｉ膜からなる局所配線２１ｂの代わりに、素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４が設けられ、さらに、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層ダミーセルプラグ２０ｃと、第１層間絶縁膜１８を貫通して局所配線２４に接触する下層配線プラグ２０ｄとが設けられている。
【０１１２】
また、第２層間絶縁膜２２に設けられた図中１つの開口の底面から側面の全体にＴｉＡｌＮからなる下部バリアメタル５４ａ及び下部電極３３ａが設けられている。一方、第２層間絶縁膜２２に設けられた別の開口の一部において、当該開口の側面から底面に亘ってＴｉＡｌＮからなるダミー下部バリアメタル５４ｂ及びダミー下部電極３３ｂが設けられている。そして、下部電極３３ａの上にＢＳＴ膜３４が設けられ、ＢＳＴ膜３４の上及びダミー下部電極３３ｂの上にはＰｔ膜３５及び上部バリアメタル３６が設けられている。ＢＳＴ膜３４のうち下部電極３３ａに接する部分が容量絶縁膜３４ａであり、Ｐｔ膜３５のうち下部電極３３ａに対向する部分が上部電極３５ａであり、Ｐｔ膜３５のうちダミー下部電極３３ｂに接する部分が上部電極延長部３５ｂである。つまり、筒状の記憶容量部ＭＣやダミーセルが第１層間絶縁膜１８から第２層間絶縁膜２２に跨って設けられており、ダミー下部電極３３ｂ（ダミー下部バリアメタル５４ｂ）が直接下層ダミーセルプラグ２０ｃに、Ｃｕ配線４２は直接下層配線プラグ２０ｄにそれぞれ接続されている。局所配線２４は、ゲート電極１５と同じポリシリコン膜から形成されている。なお、筒状の記憶容量部ＭＣの平面形状は円形，四角形，その他の多角形のいずれであってもよいものとする。
【０１１３】
さらに、ビット線プラグ２０ｂの上には、第２層間絶縁膜２２及び第３層間絶縁膜４１を貫通してビット線プラグ２０ｂに到達する上層ビット線プラグ５１と、上層ビット線プラグ５１の側面を覆う絶縁体膜５２と、第３層間絶縁膜４１に埋め込まれたＣｕ膜からなるビット線５３とが設けられている。つまり、ビット線が記憶容量部ＭＣよりも上方に設けられたビット線上置き型ＤＲＡＭメモリセルの構造を備えている。
【０１１４】
図１１における他の部材は、上記図１（ａ）に示す部材と同じであり、それらの部材には図１（ａ）と同じ符号が付されている。
【０１１５】
本実施形態によると、ダミー下部電極３３ｂ，ダミー下部バリアメタル５４ｂ，下層ダミーセルプラグ２０ｃ，局所配線２４及び下層配線プラグ２０ｄを介して、上部電極３５ａとＣｕ配線４２とが電気的に接続される。そして、本実施形態においても、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）に到達するコンタクト孔を形成する必要がない。よって、本実施形態により、ビット線上置き型の構造を採りながら、上記第１の実施形態と同様に、容量絶縁膜３４ａの特性の劣化防止や、メモリセル形成のための専用の設備不要化などの効果を発揮することができる。
【０１１６】
次に、本実施形態における半導体記憶装置のメモリセルの製造工程について、図１２（ａ）〜（ｃ）を参照しながら説明する。
【０１１７】
図１２（ａ）に示す工程で、以下の処理を行なう。まず、ｐ型のＳｉ基板１０に、活性領域を囲む素子分離用絶縁膜１１を形成し、活性領域に、ソース領域１２及びドレイン領域１３と、ゲート絶縁膜１４と、ゲート電極１５と、酸化膜サイドウォール１６とからなるメモリセルトランジスタを形成する。このメモリセルトランジスタの形成工程は、熱酸化，ポリシリコン膜の形成及びパターニング，イオン注入等の周知の技術を用いて周知の手順により行なわれる。このとき、ゲート電極１５を形成する際に、同時に素子分離用絶縁膜１１の上にポリシリコンからなる局所配線２４を形成しておく。
【０１１８】
次に、メモリセルトランジスタの上に、ＢＰＳＧ膜を堆積した後、アニールとＣＭＰ（化学機械的研磨）による平坦化とを行なって第１層間絶縁膜１８を形成する。さらに、第１層間絶縁膜１８を貫通してソース領域１２，ドレイン領域１３及び局所配線２４の２箇所にそれぞれ到達するコンタクト孔を形成する。次に、コンタクト孔内及び第１層間絶縁膜１８の上にｎ型ポリシリコン膜を形成した後、ＣＭＰにより平坦化を行なうことにより、各コンタクト孔にポリシリコン膜を埋め込む。
【０１１９】
次に、第１層間絶縁膜１８の上に、ＮＳＧ膜を堆積した後、ＣＭＰによる平坦化を行なって、第２層間絶縁膜２２を形成する。そして、第２層間絶縁膜２２に下層メモリセルプラグ２０ａ，ダミーセルプラグ２０ｃを露出させる開口を図中２箇所に形成する。
【０１２０】
次に、基板上に、厚みが約６ｎｍのＴｉＡｌＮ膜及び厚みが約３０ｎｍのＰｔ膜を堆積した後、第２層間絶縁膜２２の上面が露出するまでＣＭＰを行なうことにより、図中２箇所の開口の底面及び側面上にＴｉＡｌＮ膜及びＰｔ膜を残して、下部バリアメタル５４ａ及び下部電極３３ａと下部ダミーバリアメタル５４ｂ及びダミー下部電極３３ｂとを形成する。次に、基板上に厚みが約３０ｎｍのＢＳＴ膜（（ＢａＳｒ）ＴｉＯ3 膜）を堆積してからダミーセル領域の部分をエッチングにより除去し、容量絶縁膜３４ａを含むＢＳＴ膜３４を形成する。次いで、ＢＳＴ膜３４，第２の層間絶縁膜２２及びダミー下部電極３３ｂを覆う厚みが約３０ｎｍのＰｔ膜３５Ａと、厚みが約６ｎｍのＴｉＡｌＮ膜３６Ａとを順次堆積する。
【０１２１】
次に、図１２（ｂ）に示す工程で、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆い、他の領域を開口したハードマスク３７を形成する。このとき、ハードマスク３７は、下層ビット線プラグ２０ｂの上方に位置する領域に開口６１を有している。その後、ハードマスク３７をエッチングマスクとして用いたドライエッチングにより、ＴｉＡｌＮ膜３６ＡとＰｔ膜３５Ａとを順次パターニングして、有効メモリセル領域Ｒec及びダミーセル領域Ｒdcを覆う上部バリアメタル３６と、上部電極３５ａ及び上部電極延長部３５ｂを含むＰｔ膜３５とを形成する。このとき、有効メモリセル領域Ｒec及びダミーセル領域Ｒdc以外の領域においては、ＴｉＡｌＮ膜と、Ｐｔ膜とが除去される。
【０１２２】
次に、図１２（ｃ）に示す工程で、第３層間絶縁膜４１を堆積した後、ＣＭＰにより第３層間絶縁膜４１の平坦化を行なう。このとき、開口６１は絶縁体により一時的に埋められることになる。
【０１２３】
続いて、異方性エッチングにより、第３層間絶縁膜４１及び第２層間絶縁膜２２を貫通してビット線プラグ２０ｂに到達する開口６１’を開ける。このとき、開口６１’の内径を開口６１よりも十分小さくとることにより、開口６１’の側面上に絶縁体膜５２を形成する。
【０１２４】
次に、図示しないが、第３層間絶縁膜４１及び第２層間絶縁膜２２を貫通して下層配線プラグ２０ｄに到達するコンタクト孔を形成する。そして、Ｃｕ膜の堆積とＣＭＰとを行なって、各コンタクト孔にＣｕ膜を埋め込むことにより、上層ビット線プラグ５１とＣｕ配線４２とを形成する。
【０１２５】
その後、第５層間絶縁膜５５の堆積及び平坦化と、第５層間絶縁膜５５へのコンタクト孔及びトレンチの形成と、コンタクト孔及びトレンチ内へのＣｕ膜の埋込により、ビット線５３を形成する（デュアルダマシン法）。これにより、図１１に示すメモリセルの構造が得られる。
【０１２６】
本実施形態における製造方法によると、第３層間絶縁膜４１に、上部電極３５ａを構成するＰｔ膜３５（上部バリアメタル３６）の上に到達するコンタクト孔を形成する工程を回避することができるので、第１の実施形態における製造方法と同様に、還元性雰囲気にさらされることに起因する容量絶縁膜３４ａの特性の劣化を確実に抑制することができる。
【０１２７】
また、記憶容量部ＭＣが筒状の構造をしていることから、基板の単位面積当たりの容量が増大するので、高密度にメモリセルを配置したＤＲＡＭを得ることができる。
【０１２８】
なお、本実施形態においては、上部電極３５ａ及び下部電極３３ａをＰｔにより構成し、上部バリアメタル３６をＴｉＡｌＮにより構成したが、これらの部材を、耐酸化性を持つ他の導体材料により構成してもよい。また、容量絶縁膜３４ａをＢＳＴにより構成したが、他の高誘電体材料により構成してもよい。特に、構造式がＡＢＯ3 によって表されるペロブスカイト構造を有する誘電体膜の場合には、酸素原子が還元によって失われやすいので、本発明を適用することにより、大きな実効が得られる。
【０１２９】
また、本発明は、本実施形態のような混載デバイスに限られず、汎用のＤＲＡＭあるいはＦｅＲＡＭ等の金属電極を用いるキャパシタを有する半導体記憶装置にも適用できることはいうまでもない。
【０１３０】
なお、本実施形態においては、筒状記憶容量部の構造をビット線上置き型のメモリセルに適用した例を説明したが、図１１に示す筒状の記憶容量部の構造は、ビット線下置き型のメモリセルに適用することも可能である。
【０１３１】
（その他の実施形態）
上記第７，第８の実施形態においては、ゲート配線となるポリシリコン膜を局所配線として用いたが、第７，第８の実施形態のようなビット線上置き型構造を有するＤＲＡＭメモリセルにおいても、第４，第６の実施形態と同様の構造を採ることができる。すなわち、ビット線上置き型構造を有するＤＲＡＭメモリセルにおいて、図６に示す埋め込みＷ膜からなる局所配線２３や、図８に示す不純物拡散層からなる局所配線２５を設けてもよい。
【０１３２】
また、ダミー下部電極がＣｕ配線に直接接触する構造であってもよい。
【０１３３】
上記各実施形態においては、本発明をＤＲＡＭとロジック回路とを備えた混載型半導体記憶装置に適用した例を示したが、本発明はかかる実施形態に限定されるものではなく、汎用ＤＲＡＭに対しても適用することができる。
【０１３４】
また、本発明は、ＦｅＲＡＭ等の強誘電体膜を容量絶縁膜として用いた半導体記憶装置に対しても適用することができる。その場合にも、汎用メモリ型又はメモリ・ロジック混載型のいずれであってもよい。
【０１３５】
なお、上記の実施形態においては、上部電極の上にハードマスクを形成したが、上部電極や下部電極の導体材料の種類によっては、上記ハードマスクの代わりにレジストマスクを形成してもよい。ただし、ハードマスクを用いることにより、エッチング時におけるマスクパターンの崩れを抑制することができるので、パターニング精度の向上を図ることができる。
【０１３６】
なお、本発明の第１、第２、第４〜８の実施形態において、ダミー下部電極を設けたが、必ずしも設けていなくともよい。従って、上部電極とＣｕ配線とを接続するダミー導体部材は、ダミー下部電極、ダミーセルプラグ、局所配線のうち少なくとも１つを含むことになる。
【０１３７】
【発明の効果】
本発明によれば、上部電極を露出させることなく確実に上部電極と上層配線とを電気的に接続することができるため、容量絶縁膜の特性の劣化の小さい半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）はそれぞれ順に、本発明の第１の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図、及び上部電極・ダミー電極の構造を示す平面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体記憶装置の製造工程を示す工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体記憶装置の製造工程を示す工程断面図である。
【図４】本発明の第３の実施形態に係る半導体記憶装置を示す断面図である。
【図５】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図６】本発明の第４の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図７】本発明の第５の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図８】本発明の第６の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図９】本発明の第７の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図１０】（ａ）〜（ｃ）は、本発明の第７の実施形態における半導体記憶装置の製造工程を示す工程断面図である。
【図１１】本発明の第８の実施形態における半導体記憶装置のうちメモリ部の一部の構造を示す断面図である。
【図１２】（ａ）〜（ｃ）は、本発明の第８の実施形態における半導体記憶装置の製造工程を示す工程断面図である。
【符号の説明】
８                電極間スペース
１０              Ｓｉ基板
１１              素子分離用絶縁膜
１２              ソース領域
１３              ドレイン領域
１４              ゲート絶縁膜
１５              ゲート電極
１６              酸化膜サイドウォール
１８              第１層間絶縁膜
２０ａ            下層メモリセルプラグ
２０ｂ            ビット線プラグ
２０ｃ            下層ダミーセルプラグ
２０ｄ            下層配線プラグ
２１ａ            ビット線
２１ｂ            局所配線
２２              第２層間絶縁膜
３０ａ            上層メモリセルプラグ
３０ｂ            ダミーセルプラグ
３０ｃ            配線プラグ
３２ａ            下部バリアメタル
３２ｂ            ダミーバリアメタル
３３ａ            下部電極
３３ｂ            ダミー下部電極
３４              ＢＳＴ膜
３４ａ            容量絶縁膜
３５，３５Ａ      Ｐｔ膜
３５ａ            上部電極
３５ｂ            上部電極延長部
３６              上部バリアメタル
３６Ａ            ＴｉＡｌＮ膜
３７              ハードマスク
４１              第３層間絶縁膜
４２              Ｃｕ配線
５１              上層ビット線プラグ
５２              絶縁体膜
５９，６１，６１’      開口
６０              コンタクト孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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