(57)【特許請求の範囲】
【請求項１】
内部電源電圧を所定の基準電圧と比較する比較器と、
前記比較器の出力信号を遅延させる遅延ロジックと、
前記比較器の出力端の論理状態の遷移に対して遅延応答するバイアス部と、
前記内部電源電圧が前記基準電圧より低い場合、前記内部電源電圧を駆動するドライバとを具備する内部電源電圧発生器回路において、
前記バイアス部は、前記遅延ロジックの出力を反転させる第１反転手段と、
前記遅延ロジックの出力を反転させる第２反転手段と、
その第１端子が外部電源電圧と連結される抵抗と、
そのソースが前記抵抗の第２端子に接続され、前記第１反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より高い場合にゲーティングされるプルアップトランジスタと、
そのソースが第２プルダウントランジスタのドレインに連結され、そのドレインが前記プルアップトランジスタのドレインと共通接続され、前記第２反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より低い場合にゲーティングされる第１プルダウントランジスタと、
前記第１反転手段の出力信号に応答して一定の電圧を発生する電圧分割器と、
前記電圧分割器の出力信号がゲートに印加され、そのソースが接地電圧に接続され、そのドレインが前記第１プルダウントランジスタのソースと共通接続される第２プルダウントランジスタとを具備し、
前記バイアス部の出力端と前記外部電源電圧及び接地電圧中の選択されたいずれか一つとの間に形成されるキャパシタを具備することを特徴とする半導体メモリ装置の内部電源電圧発生器回路。
【請求項２】
前記電圧分割器は、そのソースが前記外部電源電圧に接続され、そのゲートに前記電圧分割器の入力信号が印加される第１ＰＭＯＳトランジスタと、
そのソースが前記外部電源電圧に接続され、そのゲートに接地電圧が接続される第２ＰＭＯＳトランジスタと、
そのゲートに前記電圧分割器の入力信号が印加され、そのドレインが前記第１ＰＭＯＳトランジスタのドレイン及び第２ＰＭＯＳトランジスタのドレインと共通接続される第１ＮＭＯＳトランジスタと、
そのソースが接地電圧に接続され、そのゲートとドレインが前記第１ＮＭＯＳトランジスタのソースと共通接続される第２ＮＭＯＳトランジスタとを具備することを特徴とする請求項１に記載の半導体メモリ装置の内部電源電圧発生器回路。
【請求項３】
内部電源電圧を所定の基準電圧と比較する比較器と、
前記比較器の出力信号を遅延させる遅延ロジックと、
前記比較器の出力端の論理状態の遷移に対して遅延応答するバイアス部と、
前記内部電源電圧が前記基準電圧より低い場合、前記内部電源電圧を駆動するドライバとを具備する内部電源電圧発生器回路において、
前記バイアス部は、前記遅延ロジックの出力を反転させる第１反転手段と、
前記遅延ロジックの出力を反転させる第２反転手段と、
その第１端子が外部電源電圧と連結される抵抗と、
そのソースが前記抵抗の第２端子に接続され、前記第１反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より高い場合にゲーティングされるプルアップトランジスタと、
そのソースが第２プルダウントランジスタのドレインに連結され、そのドレインが前記プルアップトランジスタのドレインと共通接続され、前記第２反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より低い場合にゲーティングされる第１プルダウントランジスタと、
前記第２反転手段の出力信号に応答して一定の電圧を発生する電圧分割器と、
前記電圧分割器の出力信号がゲートに印加され、そのソースが接地電圧に接続され、そのドレインが前記第１プルダウントランジスタのソースと共通接続される第２プルダウントランジスタと、
前記バイアス部の出力端と前記外部電源電圧及び接地電圧中の選択されたいずれか一つとの間に形成されるキャパシタを具備することを特徴とする半導体メモリ装置の内部電源電圧発生器回路。
【請求項４】
前記電圧分割器は、そのソースが前記外部電源電圧に接続され、そのゲートに前記電圧分割器の入力信号が印加される第１ＰＭＯＳトランジスタと、
そのソースが前記外部電源電圧に接続され、そのゲートに接地電圧が接続される第２ＰＭＯＳトランジスタと、
そのゲートに前記電圧分割器の入力信号が印加され、そのドレインが前記第１ＰＭＯＳトランジスタのドレイン及び第２ＰＭＯＳトランジスタのドレインと共通接続される第１ＮＭＯＳトランジスタと、
そのソースが接地電圧に接続され、そのゲートとドレインが前記第１ＮＭＯＳトランジスタのソースと共通接続される第２ＮＭＯＳトランジスタとを具備することを特徴とする請求項３に記載の半導体メモリ装置の内部電源電圧発生器回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置の内部電源電圧発生器回路に関する。
【０００２】
【従来の技術】
通常、半導体メモリ装置は次の長所のため外部から供給する電源電圧ＶＣＣと異なる内部電源電圧を用いる。第一長所は常用ＤＲＡＭの電源標準化である。トランジスタのゲート酸化膜の薄膜化に伴って、６４Ｋ世代から採用された標準電源５Ｖ以下ではトランジスタの信頼性を確保し難くなった。特に、この問題は１６Ｍ世代以上では深刻である。従って、１６Ｍ世代で電源電圧ＶＣＣを３．３Ｖに下げたし、６４Ｍ世代以後にも下げ続けるべきである。しかし、使用者の立場からみると、コストの側面から少なくとも２乃至３世代程度は一定の外部電源電圧ＶＣＣを保つのが望ましい。このような問題点を解決し得る方法が内部電源電圧方式である。該内部電源電圧は、一定の外部電源電圧からトランジスタの内圧に合わせて降圧したものであって、微細トランジスタを動作させ得る。
【０００３】
第二に、コスト低下のためのチップサイズの縮小という点である。チップサイズの縮小は素子の微細化につながり、よってトランジスタの内圧が下がる。しかし、メモリチップの製造者が任意に外部電源を下げ得ないので、内部電源電圧が用いられる。この結果、一つのチップに相異なる電源電圧ＶＣＣが用いられる。
【０００４】
第三に、メモリが電池として駆動されることができる。高集積メモリが低電圧、低電力化すれば電池としても駆動し得ることも予想できる。しかし、電池は時間が経つにつれて電圧が下がるため該当高集積メモリは大幅の電源電圧ＶＣＣマージンが要求される。
【０００５】
第四に、チップを高性能に設計し得る。例えば、内部電源電圧を外部電源電圧ＶＣＣより充分に低い電圧と設定すると、外部電源電圧が変動してもその影響を受けないメモリチップが得られる。そして、内部電源電圧が温度や工程条件の変動に対して積極的に変化すると、チップの内部回路は一定した性能を保ち得る。例えば、一般的に低電圧、高温となると、チップの動作速度は低下する。しかし、内部電源電圧が正の温度係数を有すると温度上昇によってチップの動作速度は遅くならない。さらに、工程条件の変化によってチップ内の各トランジスタのチャンネルの長さやスレショルド電圧の大きさが変化してもこのような工程条件の変化に連動するよう内部電源電圧を定めることによって工程条件の変化によるチップの動作速度の低下を防止し得る。
【０００６】
このような長所から半導体メモリ装置では内部電源電圧発生器回路を用いる。
【０００７】
通常、半導体メモリ装置にはメモリセルアレーを駆動するアレー内部電源電圧発生器回路と周辺回路を駆動する周辺回路内部電源電圧発生器回路とが備えられている。
【０００８】
前記内部電源電圧発生器は一般的に一定の基準電圧と前記内部電源電圧発生器の出力を比較して出力電圧を一定に保たせる。
【０００９】
図１は従来の技術の内部電源電圧発生器回路を示した図である。これを参照すれば、内部電源電圧発生器の出力信号のＶＩＶＧはフィードバックされて比較器１１０の入力となって基準電圧のＶＲＥＦと比較される。
【００１０】
もし、ＶＩＶＧが基準電圧より高くなると、比較器１１０の出力は“ハイ”となる。そして、前記比較器１１０の出力が反転手段１０１を経た端子Ｎ１０３の電圧が“ロー”となって、バイアス部１０７のＰＭＯＳトランジスタ１０９を“ターンオン”させる。従って、前記バイアス部１０７の出力Ｎ１０５は“ハイ”となり、ドライバ１３０は“ターンオフ”されることによって、内部電源電圧は一定に保たれる。
【００１１】
もし、ＶＩＶＧが基準電圧より低い場合は、比較器１１０の出力は“ロー”となる。そして、前記比較器１１０の出力が反転手段１０１を経た端子Ｎ１０３の電圧が“ハイ”となって、バイアス部１０７のＮＭＯＳトランジスタ１１１を“ターンオン”させる。従って。前記バイアス部１０７のＮＭＯＳトランジスタ１１１とプリチャージ部１２０のＰＭＯＳトランジスタ１１３が同時に“ターンオン”される。従って、前記バイアス部１０７の出力Ｎ１０５の電圧は、バイアス部１０７のＮＭＯＳトランジスタ１１１とプリチャージ部１２０のＰＭＯＳトランジスタ１１３の幅と長さによって定まる。従って、前記ドライバ１３０はノードＮ１０５の所定電圧によって“ターンオン”され、よって内部電源電圧ＶＩＶＧは上昇する。
【００１２】
通常、半導体メモリ装置の読出し又は書込み動作において、メモリセルが選択されると内部電源電圧のＶＩＶＧがビットラインに伝達される。そして、ビットラインのセンシング動作が始まると、ビットラインペアの中で“ハイ”となるラインに内部電源電圧のＶＩＶＧが供給される。このとき、ＶＩＶＧが基準電圧のＶＲＥＦ以下に下降する。そして、下降した内部電源電圧は再度内部電源電圧発生器回路の比較器１１０にフィードバックされて基準電圧のＶＲＥＦと比較された後、ドライバ１３０を“ターンオン”させて内部電源電圧ＶＩＶＧを上昇させる。そして、内部電源電圧ＶＩＶＧが基準電圧ＶＲＥＦに達すると再び前記ドライバ１３０を“ターンオン”させることで内部電源電圧ＶＩＶＧを一定に保つ。
【００１３】
しかしながら、従来の技術の内部電源電圧発生器回路ではドライバの急な“ターンオン”又は“ターンオフ”によって、外部電源電圧ＶＣＣと接地電圧ＶＳＳが大きく揺れる現象が生ずる。該外部電源電圧ＶＣＣと接地電圧ＶＳＳの揺れは入力電圧のレベルなどチップ内の他の回路に影響を与えて誤動作を招く。
【００１４】
【発明が解決しようとする課題】
従って、本発明の目的は内部電源電圧発生器のドライバの“ターンオン”又は“ターンオフ”動作を緩慢にして外部電源電圧ＶＣＣと接地電圧ＶＳＳのノイズを最小化する内部電源電圧発生器回路を提供することにある。
【００１５】
【課題を解決するための手段】
前記本発明の目的を達成するために本発明による内部電源電圧発生器回路は、  内部電源電圧を所定の基準電圧と比較する比較器と、前記比較器の出力信号を遅延させる遅延ロジックと、前記比較器の出力端の論理状態の遷移に対して遅延応答するバイアス部と、前記内部電源電圧が前記基準電圧より低い場合、前記内部電源電圧を駆動するドライバとを具備する内部電源電圧発生器回路において、前記バイアス部は、前記遅延ロジックの出力を反転させる第１反転手段と、前記遅延ロジックの出力を反転させる第２反転手段と、その第１端子が外部電源電圧と連結される抵抗と、そのソースが前記抵抗の第２端子に接続され、前記第１反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より高い場合にゲーティングされるプルアップトランジスタと、そのソースが第２プルダウントランジスタのドレインに連結され、そのドレインが前記プルアップトランジスタのドレインと共通接続され、前記第２反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より低い場合にゲーティングされる第１プルダウントランジスタと、前記第１反転手段の出力信号に応答して一定の電圧を発生する電圧分割器と、前記電圧分割器の出力信号がゲートに印加され、そのソースが接地電圧に接続され、そのドレインが前記第１プルダウントランジスタのソースと共通接続される第２プルダウントランジスタとを具備し、前記バイアス部の出力端と前記外部電源電圧及び接地電圧中の選択されたいずれか一つとの間に形成されるキャパシタを具備する。
【００１６】
一方、本発明によるさらに他の内部電源電圧発生器回路は、内部電源電圧を所定の基準電圧と比較する比較器と、前記比較器の出力信号を遅延させる遅延ロジックと、前記比較器の出力端の論理状態の遷移に対して遅延応答するバイアス部と、前記内部電源電圧が前記基準電圧より低い場合、前記内部電源電圧を駆動するドライバとを具備する内部電源電圧発生器回路において、前記バイアス部は、前記遅延ロジックの出力を反転させる第１反転手段と、前記遅延ロジックの出力を反転させる第２反転手段と、その第１端子が外部電源電圧と連結される抵抗と、そのソースが前記抵抗の第２端子に接続され、前記第１反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より高い場合にゲーティングされるプルアップトランジスタと、そのソースが第２プルダウントランジスタのドレインに連結され、そのドレインが前記プルアップトランジスタのドレインと共通接続され、前記第２反転手段の出力信号がゲートに印加されて前記内部電源電圧が基準電圧より低い場合にゲーティングされる第１プルダウントランジスタと、前記第２反転手段の出力信号に応答して一定の電圧を発生する電圧分割器と、前記電圧分割器の出力信号がゲートに印加され、そのソースが接地電圧に接続され、そのドレインが前記第１プルダウントランジスタのソースと共通接続される第２プルダウントランジスタと、前記バイアス部の出力端と前記外部電源電圧及び接地電圧中の選択されたいずれか一つとの間に形成されるキャパシタを具備することを特徴とする。
【００１７】
【発明の実施の形態】
図２は参考例による内部電源電圧発生器回路を示した図である。本参考例による内部電源電圧発生器回路は比較器２１０、バイアス部２０７、プリチャージ部２２０及びドライバ２３０からなる。
【００１８】
前記比較器２１０は前記内部電源電圧発生器の出力信号のＶＩＶＧがフィードバックされてポジティブ入力されてネガティブ入力の基準電圧ＶＲＥＦと比較される。従って、前記ＶＩＶＧが前記ＶＲＥＦより高い場合はその出力信号が“ハイ”の状態となり、前記ＶＩＶＧが前記ＶＲＥＦより低い場合はその出力信号が“ロー”の状態となる。
【００１９】
そして、前記バイアス部２０７は前記比較器２１０の出力端の論理状態の遷移に対して遅延応答して一定の電圧を発生する。そして、前記プリチャージ部２２０は前記バイアス部２０７の出力端Ｎ２０５の電圧をプリチャージさせる。そして、前記ドライバ２３０は前記内部電源電圧ＶＩＶＧが前記基準電圧ＶＲＥＦより低い場合に、前記内部電源電圧ＶＩＶＧを上昇させる。
【００２０】
前記バイアス部２０７は反転手段２０１、抵抗２２７、プルアップトランジスタ２０９及びプルダウントランジスタ２１１よりなっている。前記反転手段２０１は前記比較器２１０の出力を反転させる。そして、前記抵抗２２７はその第１端子が外部電源電圧ＶＣＣと連結される。そして、前記プルアップトランジスタ２０９は前記反転手段２０１の出力Ｎ２０３に応答し、そのソースが前記抵抗の第２端子Ｎ２０４に接続される。従って、前記プルアップトランジスタ２０９は前記内部電源電圧ＶＩＶＧが基準電圧ＶＲＥＦより高い場合に“ターンオン”される。そして、前記プルダウントランジスタ２１１は前記反転手段２０１の出力信号がゲートに印加され、そのソースが接地電圧ＶＳＳに接続され、ドレインが前記プルアップトランジスタ２０９のドレインと共通接続されて前記バイアス部の出力端Ｎ２０５となる。従って、前記プルダウントランジスタ２１１は前記内部電源電圧ＶＩＶＧが基準電圧ＶＲＥＦより低い場合に“ターンオン”される。
【００２１】
そして、前記プリチャージ部２２０はソースが外部電源電圧ＶＣＣに接続され、ドレインが前記バイアス部２０７の出力端Ｎ２０５に接続され、ゲートに接地電圧ＶＳＳが印加されることで前記バイアス部２０７の出力端Ｎ２０５をプリチャージさせるＰＭＯＳトランジスタからなる。
【００２２】
そして、前記ドライバ２３０はソースが外部電源電圧ＶＣＣに接続され、ドレインが前記内部電源電圧ＶＩＶＧと接続され、ゲートには前記バイアス部２０７の出力端Ｎ２０５の電圧が印加されて、前記内部電源電圧ＶＩＶＧを駆動するＰＭＯＳトランジスタからなる。
【００２３】
前記参考例による内部電源電圧発生器回路の動作を詳細に調べると次の通りである。
【００２４】
前記内部電源電圧発生器の出力のＶＩＶＧのレベルが基準電圧のＶＲＥＦのレベルより高いと、前記比較器２１０の出力は“ハイ”となり、前記反転手段２０１の出力Ｎ２０３は“ロー”となる。そして、前記バイアス部２０７のプルアップトランジスタ２０９が“ターンオン”され、前記バイアス部２０７の出力端Ｎ２０５の電圧が“ハイ”となる。そして、前記ドライバ２３０は“ターンオフ”されて前記ＶＩＶＧのレベルは一定に保たれる。ところで、本参考例では前記抵抗２２７によって前記バイアス部２０７の出力端Ｎ２０５の電圧が上昇する速度が遅い。これによって、前記ドライバ２３０が“ターンオフ”される速度も遅くなって前記ＶＩＶＧの急な下降を防止することができ、外部電源電圧の急な揺れも防止される。
【００２５】
一方、前記内部電源電圧発生器の出力のＶＩＶＧのレベルが基準電圧のＶＲＥＦのレベルより低いと、前記比較器２１０の出力は“ロー”となり、前記反転手段２０１の出力Ｎ２０３は“ハイ”となる。そして、前記バイアス部２０７のプルダウントランジスタ２１１が“ターンオン”される。従って、前記バイアス部２０７のＮＭＯＳトランジスタ２１１とプリチャージ部２２０のＰＭＯＳトランジスタ２２５が同時に“ターンオン”される。従って、前記バイアス部２０７の出力端Ｎ２０５の電圧は、バイアス部２０７のＮＭＯＳトランジスタ２１１とプリチャージ部２２０のＰＭＯＳトランジスタ２２５の幅と長さによって定まる。従って、前記ドライバ２３０は一定量で“ターンオン”されて内部電源電圧ＶＩＶＧを上昇させる。ところで、本参考例では、前記抵抗２２７によって前記バイアス部２０７の出力端Ｎ２０５の電圧が下降する速度が遅く、よって、前記ドライバ２３０が“ターンオン”される速度も遅くなる。これによって、前記ＶＩＶＧの急な上昇を防止することができ、外部電源電圧の急な揺れも防止される。
【００２６】
さらに、前記バイアス部２０７に前記バイアス部２０７の出力端と前記外部電源電圧ＶＣＣ及び接地電圧中の選択されたいずれか一つとの間に形成されるキャパシタ２３５をさらに具備しても良い。前記キャパシタ２３５はＶＩＶＧの上昇又は下降時に、本参考例の前記バイアス部２０７の出力端Ｎ２０５の上昇又は下降時に、本実施例の前記バイアス部２０７の出力端Ｎ２０５の上昇又は下降速度をさらに落とすことで前記ＶＩＶＧの急な揺れを防ぐ。
【００２７】
そして、前記キャパシタ２３５を配置する時、前記バイアス部２０７の前記抵抗２７を除いて前記第１プルアップトランジスタ２０９のソースを電源電圧ＶＣＣに直接に接続しても良い。
【００２８】
図３は第２参考例による内部電源電圧発生器回路を示した図である。本実施例による内部電源電圧発生器回路は比較器３１０、遅延ロジック３１５、バイアス部３０７、プリチャージ部３２０及びドライバ３３０からなる。
【００２９】
前記比較器は３１０は前記内部電源電圧発生器の出力のＶＩＶＧがフィードバックされてポジティブ入力されてネガティブ入力の基準電圧ＶＲＥＦと比較される。
【００３０】
さらに、前記遅延ロジック３１５は前記比較器３１０の出力を遅延させる。前記遅延ロジック３１５はチップ内で内部電源電圧発生付近の電圧と内部電源電圧発生器から遠い電圧との差によって発生し得る誤動作を防止するためのものである。即ち、前記比較器３１０にフィードバックされて入力される内部電源電圧発生器の出力信号のＶＩＶＧを内部電源電圧発生器の付近で選択すると、内部電源電圧発生器の出力を直ぐフィードバックして前記内部電源電圧発生器の動作を中断させる。この場合、内部電源電圧発生器から遠い内部電源電圧がまだ基準電圧のＶＲＥＦのレベルに回復する前に前記内部電源電圧発生器の動作を中断させる。このような過程が何度も繰り返される場合、内部電源電圧発生器から遠い内部電源電圧は下降し、続いてチップの誤動作を引き起こす。このような問題点を解決するために、遅延回路３１５を挿入して内部電源電圧発生器の中断を遅らせることによって内部電源電圧発生器から遠い内部電源電圧も基準電圧のＶＲＥＦに充分に回復させる。
【００３１】
そして、前記バイアス部３０７は前記遅延ロジック３１５の出力信号の遷移、究極的には比較器３１０の出力端の論理状態の遷移に対して遅延応答して一定電圧を発生する。そして、前記バイアス部３０７は第１反転手段３０１、第２反転手段３０２、抵抗３２７、プルアップトランジスタ３０９及びプルダウントランジスタ３１１から構成される。そして、前記第１及び第２反転手段３０１、３０２は前記遅延ロジック３１５の出力を反転させる。そして、前記抵抗３２７はその第１端子が外部電源電圧ＶＣＣと連結される。そして、前記プルアップトランジスタ３０９のゲートは前記第１反転手段３０１の出力Ｎ３０３に印加され、そのソースは前記抵抗３２７の第２端子Ｎ３０４に接続される。従って、前記プルアップトランジスタ３０９は前記内部電源電圧ＶＩＶＧが基準電圧ＶＲＥＦより高い場合に“ターンオン”される。そして、前記プルダウントランジスタ３１１は前記第２反転手段３０２の出力Ｎ３０６に応答し、ソースが接地電圧ＶＳＳに接続され、ドレインが前記プルアップトランジスタ３０９のドレインと共通接続されて前記バイアス部３０７の出力端Ｎ３０５となる。従って、前記プルダウントランジスタ３１１は前記内部電源電圧ＶＩＶＧが基準電圧ＶＲＥＦより低い場合に“ターンオン”される。
【００３２】
前記バイアス部３０７で反転手段を第１反転手段３０１と第２反転手段３０２とに分離する理由は、前記バイアス部のプルアップトランジスタ３０９とプルダウントランジスタ３１１が同時に“ターンオン”される時間を縮めて電力の消耗を減らすためである。例えば、前記第１反転手段３０１のプルアップトランジスタの幅対長さの比（幅／長さ）は第１反転手段３０１のプルアップトランジスタの幅対長さの比（幅／長さ）より相当大きくし、前記第２反転手段のプルアップトランジスタの幅対長さの比（幅／長さ）は第２反転手段３０２のプルダウントランジスタの幅対長さの比（幅／長さ）より相当小さくすることである。
【００３３】
さらに、前記プリチャージ部３２０は、前記バイアス部３０７の出力端Ｎ３０５の電圧をプリチャージさせる。前記プリチャージ部３２０は、ソースが外部電源電圧ＶＣＣに接続され、ドレインは前記バイアス部３０７の出力端Ｎ３０５に接続され、ゲートに接地電圧ＶＳＳが印加されて前記バイアス部３０７の出力端Ｎ３０５をプリチャージさせるＰＭＯＳトランジスタからなる。
【００３４】
そして、前記トライバ３３０は、前記バイアス部３０７の出力端Ｎ３０５の電圧に応答して内部電源電圧ＶＩＶＧを駆動する。本実施例において、前記ドライバ３３０はソースが外部電源電圧ＶＣＣに接続され、ドレインは前記内部電源電圧ＶＩＶＧと接続され、ゲートには前記バイアス部３０７の出力端Ｎ３０５の電圧が印加されて前記内部電源電圧ＶＩＶＧを駆動するＰＭＯＳトランジスタからなる。
【００３５】
前記内部電源電圧発生器の出力のＶＩＶＧのレベルが基準電圧のＶＲＥＦのレベルより高いと、前記比較器３１０の出力は“ハイ”となり、前記第１反転手段３０１の出力Ｎ３０３は“ロー”となる。そして、前記バイアス部３０７のプルアップトランジスタ３０９が“ターンオン”され、前記バイアス部３０７の出力端Ｎ３０５の電圧が“ハイ”となる。そして、前記ドライバ３３０は“ターンオフ”されて前記ＶＩＶＧのレベルは一定に保たれる。ところで、本参考例では前記抵抗３２７によって前記バイアス部３０７の出力端Ｎ３０５の電圧が上昇する速度が遅い。この結果、前記ドライバ３３０が“ターンオフ”される速度も遅くなり、よって前記ＶＩＶＧの急な下降を防止することができ、外部電源電圧の急な揺れも防げる。
【００３６】
一方、前記内部電源電圧発生器の出力のＶＩＶＧのレベルが基準電圧のＶＲＥＦのレベルより低いと、前記比較器３１０の出力は“ロー”となり、前記第２反転手段３０２の出力Ｎ３０６は“ハイ”となる。そして、前記バイアス部３０７のプルダウントランジスタ３１１が“ターンオン”される。従って、前記バイアス部３０７のＮＭＯＳトランジスタ３１１とプリチャージ部３２０のＰＭＯＳトランジスタ３２５が同時に“ターンオン”される。従って、前記バイアス部３０７の出力端Ｎ３０５の電圧はバイアス部３０７のＮＭＯＳトランジスタ３１１とプリチャージ部３２０のＰＭＯＳトランジスタ３２５の幅と長さによって定まる。従って、ドライバ３３０は一定量で“ターンオン”されて内部電源電圧ＶＩＶＧを上昇させる。しかし、本実施例では、前記抵抗３２７によって前記バイアス部３０７の出力端Ｎ３０５の電圧が下降する速度が遅い。この結果、前記ドライバ３３０が“ターンオン”される速度も遅くなり、よって内部電源電圧の急な上昇を防止することができ、外部電源電圧の急な揺れも防げる。
【００３７】
さらに、本参考例の前記バイアス部３０７に前記バイアス部３０７の出力端Ｎ３０５と前記外部電源電圧ＶＣＣ及び接地電圧ＶＳＳ中の選択されたいずれか一つとの間に形成されるキャパシタ３３５をさらに具備しても良い。前記キャパシタ３３５はＶＩＶＧの上昇又は下降時に、本実施例の前記バイアス部３０７の出力端Ｎ３０５の上昇又は下降速度をさらに落とすことで前記ＶＩＶＧの急な揺れを防ぐ。
【００３８】
さらに、前記キャパシタ３３５を配置する時、前記バイアス部３０７の前記抵抗３２７を除いて前記プルアップトランジスタ３０９のソースを電源電圧ＶＣＣに直接に接続しても良い。
【００３９】
図４は本発明の第１実施例による内部電源電圧発生器回路を示した図である。本実施例による内部電源電圧発生器回路は図３の第２参考例と同様に、比較器４１０遅延ロジック４１５、バイアス部４０７、プリチャージ部４２０及びドライバ４３０からなる。しかし、前記バイアス部４０７は前記図３の第２参考例のバイアス部３０７と異なる。
【００４０】
図４を参照すれば、前記比較器４１０は前記内部電源電圧発生器の出力のＶＩＶＧがフィードバックされてポジティブ入力されてネガティブ入力の基準電圧ＶＲＥＦと比較される。
【００４１】
そして、前記遅延ロジック４１５は前記比較器４１０の出力を遅延させる。前記遅延ロジック４１５はチップ内で内部電源電圧発生器付近の電圧と内部電源電圧発生器から遠い電圧との差によって発生する誤動作を防止し得る。
【００４２】
さらに、前記バイアス部４０７は前記遅延ロジック４１５の出力信号に応答して一定の電圧を発生する。ここで、前記遅延ロジック４１５の出力信号の論理状態は前記比較器４１０の出力信号の論理状態と同一である。そして、前記バイアス部４０７は第１反転手段４０１、第２反転手段４０２、抵抗４２７、プルアップトランジスタ４０９及び第１プルダウントランジスタ４１１、第２プルダウントランジスタ４１３及び電圧分割器４０７ａから構成される。そして、前記抵抗４２７は、その第１端子が外部電源電圧ＶＣＣと連結される。そして、前記第１及び第２反転手段４０１、４０２は前記遅延ロジック４１５の出力を反転させる。そして、前記プルアップトランジスタ４０９は前記第１反転手段４０１の出力Ｎ４０３に応答し、ソースが電源端Ｎ４０４に接続される。従って、前記プルアップトランジスタ４０９は前記内部電源電圧ＶＩＶＧが基準電圧ＶＲＥＦより高い場合に“ターンオン”される。そして、前記第１プルダウントランジスタ４１１は前記第２反転手段４０２の出力Ｎ４０６に応答し、ソースが前記第２プルダウントランジスタ４１３のドレインに接続され、ドレインは前記プルアップトランジスタ４０９のドレインと共通接続されて前記バイアス部４０７の出力端Ｎ４０５となる。従って、前記第１プルダウントランジスタ４１１は前記内部電源電圧ＶＩＶＧが基準電圧ＶＲＥＦより低い場合に“ターンオン”される。そして、電圧分割器４０７ａは前記第１反転手段４０１の出力Ｎ４０３に応答して一定の電圧を出力する。そして、前記第２プルダウントランジスタ４１３は前記電圧分割器４０７ａの出力Ｎ４２２がゲートに印加され、ソースが接地電圧ＶＳＳに接続され、ドレインが前記第１プルダウントランジスタ４１１のソースと共通接続される。
【００４３】
しかしながら、前記電圧分割器４０７ａは、第１ＰＭＯＳトランジスタ４１５、第２ＰＭＯＳトランジスタ４１７、第１ＮＭＯＳトランジスタ４１９及び第２ＮＭＯＳトランジスタ４２１からなっている。前記第１ＰＭＯＳトランジスタ４１５はソースが電源電圧ＶＣＣに接続され、ゲートに前記第１反転手段４０１の出力端Ｎ４０３が印加される。そして、前記第２ＰＭＯＳトランジスタ４１７はソースが電源電圧ＶＣＣに接続され、ゲートに接地電圧ＶＳＳが印加され、ドレインは前記第１ＰＭＯＳトランジスタ４１５のドレインと共通接続される。そして、前記第１ＮＭＯＳトランジスタ４１９はゲートに前記第１反転手段４０１の出力Ｎ４０３が印加され、ドレインは前記第１及び第２ＰＭＯＳトランジスタ４１５，４１７のドレインと共通接続されて前記電圧分割器４０７ａの出力Ｎ４２２となる。そして、前記第２ＮＭＯＳトランジスタ４２１はソースが電源電圧ＶＳＳに接続され、ゲートとドレインが前記第１ＮＭＯＳトランジスタのソースと共通接続される。
【００４４】
前記電圧分割器４０７ａは、前記第１反転手段４０１の出力Ｎ４０３が“ハイ”状態の場合、前記電圧分割器４０７ａの第１ＰＭＯＳトランジスタ４１５は“ターンオフ”され、前記電圧分割器４０７ａの第１ＮＭＯＳトランジスタ４１９は“ターンオン”される。従って、電圧分割器４０７ａの出力Ｎ４２２は前記第２ＰＭＯＳトランジスタ４１７と前記第２ＮＭＯＳトランジスタ４２１によって定まる。
【００４５】
そして、前記第１反転手段４０１の出力Ｎ４０３が“ロー”の状態の場合、前記電圧分割器４０７ａの第１ＰＭＯＳトランジスタ４１５は“ターンオン”され、前記電圧分割器４０７ａの第１ＮＭＯＳトランジスタ４１９は“ターンオフ”される。従って、前記電圧分割器４０７ａの出力Ｎ４２２は“ハイ”状態となる。
【００４６】
そして、前記抵抗４２７は前記バイアス部４０７の電源端Ｎ４０４と外部電源電圧ＶＣＣを連結する。
【００４７】
そして、前記キャパシタ４３５は、前記バイアス部４０７の出力端Ｎ４０５と接地電圧ＶＳＳとの間に形成される。前記キャパシタ４３５はソースとドレインが接地電圧ＶＳＳと共通接続され、ゲートに前記バイアス部の出力端Ｎ４０５が接続されるＮＭＯＳトランジスタから構成される。さらに、前記キャパシタ４３５は、ソースとドレインが外部電源電圧ＶＣＣと共通接続され、ゲートに前記バイアス部の出力端Ｎ４０５が接続されるＰＭＯＳトランジスタからなっても良い。  そして、前記プリチャージ部４２０は前記バイアス部４０７の出力端Ｎ４０５の電圧をプリチャージさせる。本実施例の前記プリチャージ部４２０は、ソースが外部電源電圧ＶＣＣに接続され、ドレインは前記バイアス部４０７の出力端Ｎ４０５に接続され、ゲートに接地電圧ＶＳＳが印加されて前記バイアス部４０７の出力端Ｎ４０５をプリチャージさせるＰＭＯＳトランジスタからなる。
【００４８】
さらに、前記ドライバ４３０は、前記バイアス部４０７の出力端Ｎ４０５の電圧に応答して内部電源電圧ＶＩＶＧを駆動する。本実施例において、前記ドライバ４３０は、ソースが外部電源電圧ＶＣＣに接続され、ドレインは前記内部電源電圧ＶＩＶＧと接続され、ゲートにはバイアス部４０７の出力端Ｎ４０５の電圧が印加されて前記内部電源電圧ＶＩＶＧを駆動するＰＭＯＳトランジスタからなる。
【００４９】
前記内部電源電圧発生器の出力のＶＩＶＧのレベルが基準電圧のＶＲＥＦのレベルより高いと、前記比較器４１０の出力は“ハイ”となり、前記第１反転手段４０１の出力Ｎ４０３は“ロー”となる。従って、前記バイアス部４０７のプルアップトランジスタ４０９が“ターンオン”される。そして、前記第２反転手段４０２の出力Ｎ４０６は“ロー”となって前記第１ＮＭＯＳトランジスタ４１１を“ターンオフ”の状態にする。従って、前記バイアス部４０７の出力は“ハイ”となり、前記ドライバ４３０は“ターンオフ”される。これによって、前記ＶＩＶＧのレベルは一定に保たれる。しかしながら、本実施例では前記抵抗４２７とキャパシタ４３５によって前記バイアス部４０７の出力端Ｎ３０５の電圧が上昇する速度が遅い。この結果、前記ドライバ４３０が“ターンオフ”される速度も遅くなり、よって前記外部電源電圧の急な揺れも防止される。
【００５０】
一方、前記内部電源電圧発生器の出力のＶＩＶＧのレベルが基準電圧のＶＲＥＦのレベルより低いと、前記比較器４１０の出力は“ロー”となり、前記第１反転手段４０１の出力Ｎ４０３は“ハイ”となる。従って、前記バイアス部４０７のプルアップトランジスタ４０９が“ターンオフ”される。そして、前記第２反転手段４０２の出力Ｎ４０６は“ハイ”となって前記第１ＮＭＯＳトランジスタ４１１を“ターンオン”状態にする。そして、前記第１反転手段４０１の出力Ｎ４０３が“ハイ”の場合、前記電圧分割器４０７ａの出力Ｎ４２２は一定の電圧を保って前記第２ＮＭＯＳトランジスタ４１３を“ターンオン”させる。
【００５１】
従って、前記バイアス部４０７の第１ＮＭＯＳトランジスタ４１１と第２ＮＭＯＳトランジスタ４１３及びプリチャージ部４２０のＰＭＯＳトランジスタ４２５が同時に“ターンオン”される。これによって、前記バイアス部４０７の出力Ｎ４０５の電圧はバイアス部４０７の第１ＮＭＯＳトランジスタ４１１と第２ＮＭＯＳトランジスタ４１３及びプリチャージ部４２０のＰＭＯＳトランジスタ４２５の幅と長さによって決定される。従って、前記ドライバ４３０は一定量で“ターンオン”されて内部電源電圧ＶＩＶＧを上昇させる。ところで、本実施例では前記抵抗４２７と前記キャパシタ４３５によって前記バイアス部４０７の出力端Ｎ４０５の電圧が下降する速度が遅い。この結果、前記ドライバ４３０が“ターンオン”される速度も遅くなり、よって内部電源電圧の急な上昇が防止され、外部電源電圧の急な揺れが防げる。
【００５２】
図５は本発明の第２実施例による内部電源電圧発生器回路を示した図である。本実施例による内部電源電圧発生器回路は図４の第１実施例と同様に、比較器５１０遅延ロジック５１５、バイアス部５０７、抵抗５２７、キャパシタ５３５、プリチャージ部５２０及びドライバ５３０からなる。しかし、前記バイアス部５０７は前記図４の第１実施例のバイアス部４０７と異なる。
【００５３】
即ち、バイアス部５０７の電圧分割器５０７ａは、第１反転手段５０１の出力Ｎ５０３ではなく第２反転手段５０２の出力Ｎ５０６に応答して一定の電圧を出力する。その他の構成、作用及び効果は図４の第３実施例と同一である。従って、本実施例によっても内部電源電圧ＶＩＶＧ及び外部電源電圧の急な揺れを防止し得る。
【００５４】
【発明の効果】
本発明は前記の実施例に限定されず、多くの変形が本発明の技術的思想内で当業者によって可能なことは明白である。
【００５５】
前述したような本発明の内部電源電圧発生器回路によって内部電源電圧発生器回路動作時にドライバの“ターンオン”又は“ターンオフ”動作を緩慢にすることで、外部電源電圧ＶＣＣと接地電圧ＶＳＳのノイズを減らし、安定した内部電源電圧を供給してチップ内の他回路の誤動作を防止し得る。
【図面の簡単な説明】
【図１】  従来の技術の内部電源電圧発生器回路を示した図である。
【図２】  参考例による内部電源電圧発生器回路を示した図である。
【図３】  本発明の第２参考例による内部電源電圧発生器回路を示した図である。
【図４】  本発明の第１実施例による内部電源電圧発生器回路を示した図である。
【図５】  本発明の第２実施例による内部電源電圧発生器回路を示した図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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