(57)【特許請求の範囲】
【請求項１】
第１の表面を有する基板と、
前記基板内の第１の深さ、及び前記第１の深さと異なる第２の深さに配置される連続的な埋め込み酸化物層と、
前記第１の表面及び前記第１の深さの埋め込み酸化物層に接触する、第１の半導体領域と、
前記第１の表面と前記第２の深さの埋め込み酸化物層との間にあって、前記第１の表面に接触し、前記埋め込み酸化物層に接触しない第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間に前記第１の表面に沿って横方向に延びる、前記第１の表面上のゲート構造と、
前記第１の表面と前記埋め込み酸化物層との間にあって、前記第１の表面と前記埋め込み酸化物層との間に連続的に分散され、前記第２の深さの埋め込み酸化物層、前記第１の半導体領域、前記第２の半導体領域、及び前記ゲート構造に接触する、第３の半導体領域とを含む、半導体構造部であって、
前記第１の半導体領域がＮ＋半導体材料を含み、前記第２の半導体領域がＰ＋半導体材料を含み、前記第３の半導体領域がＮ−半導体材料を含み、ゲート・ラテラル・ダイオード構造を与える
半導体構造部。
【請求項２】
第１の表面を有する基板と、
前記基板内の第１の深さ、及び前記第１の深さと異なる第２の深さに配置される連続的な埋め込み酸化物層と、
前記第１の表面及び前記第１の深さの埋め込み酸化物層に接触する、第１の半導体領域と、
前記第１の表面と前記第２の深さの埋め込み酸化物層との間にあって、前記第１の表面に接触し、前記埋め込み酸化物層に接触しない第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間に前記第１の表面に沿って横方向に延びる、前記第１の表面上のゲート構造と、
前記第１の表面と前記埋め込み酸化物層との間にあって、前記第１の表面と前記埋め込み酸化物層との間に連続的に分散され、前記第２の深さの埋め込み酸化物層、前記第１の半導体領域、前記第２の半導体領域、及び前記ゲート構造に接触する、第３の半導体領域とを含む、半導体構造部であって、
前記第１の半導体領域がＰ＋半導体材料を含み、前記第２の半導体領域がＮ＋半導体材料を含み、前記第３の半導体領域がＮ−半導体材料を含み、ゲート・ラテラル・ダイオード構造を提供する、
半導体構造部。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、埋め込み酸化物層を含む半導体構造部、及びその半導体構造部を形成する方法に関する。
【０００２】
【従来の技術】
半導体構造部は一般に、例えばトランジスタなどの、他の半導体素子から電気的に分離される必要のある半導体素子を含む。埋め込み酸化物層（ＢＯＸ）またはトレンチ分離構造（トレンチ）などの様々な分離構造が、半導体構造部において、こうした分離を達成するために使用されてきた。垂直方向を所与の基板の深さまたは厚さと見なし、水平方向を基板の上面に平行と見なすと、ＢＯＸは異なる垂直位置にある半導体素子間の絶縁分離を提供する、水平方向の層である。一方、浅トレンチ分離などのトレンチは、異なる水平位置にある半導体素子間の絶縁分離を提供する垂直方向の構造である。
【０００３】
ＢＯＸは結晶質シリコンなどの真性半導体の酸化物から成り、当業者には既知の酸素イオン打込み技術を使用するなど、様々な方法により形成され得る。イオン打込みにより、様々な深さのＢＯＸを形成する特定の方法は、高温の下で上面を酸素に晒すことにより、上面に薄い（例えば８０Å）パッド酸化物（ＳｉＯ2）層を任意的に成長するステップと、窒化ケイ素（Ｓｉ3Ｎ4）のより厚い（例えば３０００Å）層をパッド酸化物上に付着するステップと、上面をフォトレジストによりパターニングするステップと、上面を紫外放射線に露光するステップと、露光されない窒化ケイ素をエッチングするステップと、酸素を基板内に注入するステップと、アニーリングするステップと、窒化ケイ素層を剥ぎ取るステップと、パッド酸化物層を剥ぎ取るステップとを含む。パッド酸化物は、窒化ケイ素層と基板間の結晶不整合から生じる応力を低減する緩衝材である。窒化ケイ素層の形成は、化学蒸着などの好適な技術により達成され得る。窒化ケイ素のエッチングは、上面上の窒化ケイ素の厚さの水平分布を決定し、窒化ケイ素の厚さが酸素注入の深さを制御する。従って、窒化ケイ素層の選択的エッチングが、可変の深さのＢＯＸの形成を可能にする。酸素注入は一般に、例えば１９９３年６月２４日付けのJoynerによる米国特許第５３６４８００号（１ページ、４０行乃至４２行）で開示されるように、２００ｋｅＶにて１０18／ｃｍ2のような、高エネルギ密度で実施される。アニーリングは一般に、高温（例えば米国特許第５３６４８００号（１ページ、４３行乃至４６行）で開示されるように、７０４℃（１３００°Ｆ）にて６時間）の下で実施され、ＳｉＯ2形成を生じ、結晶損失を修復する。可変深さのＢＯＸを形成する別の方法は、可変厚さの二酸化ケイ素スクリーンを通じて、基板の深さ方向に酸素イオン・ビームを方向付けるステップを含む（米国特許第５３６４８００号参照）。
【０００４】
トレンチは上面から基板の深さ方向に延びる垂直キャビティであり、電気的な絶縁材料がキャビティ内に配置される。トレンチは当業者にとって既知の技術により形成される。１９９５年８月７日付けのBohrによる米国特許第５５３６６７５号は、こうした技術を開示し、そこでは基板の上面上にパッド酸化物（ＳｉＯ2）層を成長するステップと、パッド酸化物上に窒化ケイ素（Ｓｉ3Ｎ4）の層を付着するステップと、上面をフォトレジストによりパターニングするステップと、上面を紫外放射線に露光するステップと、露光されない窒化ケイ素を通じてエッチングし、続いてパッド酸化物及び下側の基板を通じて所望の深さにエッチングすることにより、トレンチを形成するステップと、任意的にトレンチの内面に酸化物ライニングを成長させ、基板のエッチングの間に損傷され得る内面を不動態化するステップと、絶縁材料をトレンチ内に上面よりも高く挿入するステップと、任意的に研磨して、上面の上側の絶縁材料を除去するステップとを含む。基板のエッチングは、ＨＢｒ及びＮＦ3を含むプラズマ、またはＳｉＦ4などの他の好適なエッチング化学材料を用いて達成される。エッチングは等方的にまたは異方的に実施され、垂直のまたは斜めの側壁を生成する。二酸化ケイ素、窒化ケイ素、またはスピン・オン・ガラスなどの任意の好適な絶縁材料が使用され得る。絶縁材料がトレンチ内で分散され、上面から基板内に突き出すトレンチの左右両側とそれぞれ境界を接する、半導体領域間の電気的な絶縁を提供する。
【０００５】
米国特許第５５３６６７５号は、２つの連続セグメントを含むＴ字型トレンチを形成するように、先行プロセスが変更される様子を開示し、そこでは頂部セグメントが底部セグメントよりも広い。前述のように、第１のキャビティの形成に続き、基板がフォトレジストによりパターニングされて、紫外放射線に露光され、第１のキャビティの底部が、基板のエッチングから保護されない状態にする。次に、第１のキャビティの底部から基板内により深くエッチングすることにより、第２のキャビティ・セグメントが形成される。米国特許第５５３６６７５号は、浅トレンチと、広い上部セグメントの下に狭いキャビティ・セグメントを有するＴ字型の深いトレンチとを生成するように、先行プロセスが変更される様子を開示し、そこでは基板をエッチング前に好適なフォトレジスト・パターンにより覆うことにより、浅トレンチ及びＴ字型トレンチのより広い上部セグメントが同時にエッチングされる。フォトレジスト・パターン、露光、及びエッチングを使用する様々な方法が、複数のトレンチを同時に形成するために利用される。例えば、第１の位置にある第１のキャビティが孤立して形成され、続いてフォトレジスト・パターニング、露光及びエッチングされて、第１の位置にＴ字型トレンチが形成され、同時に第２の位置にセグメント化されないトレンチを形成する。
【０００６】
【発明が解決しようとする課題】
従来技術は、完全に空乏化された電界効果トランジスタ（ＦＥＴ）、及び部分的に空乏化されたＦＥＴなどの、半導体素子の特定の組み合わせが、同一基板上に形成されることを可能にする分離特性を有する半導体構造部を開示しない。
【０００７】
本発明の目的は、完全に空乏化された要素、及び部分的に空乏化された要素の両方を共通基板上に有する、シリコン・オン・インシュレータ（ＳＯＩ）素子を提供することである。
【０００８】
本発明の別の目的は、共通ウエハ上のデジタル及びアナログ・アプリケーションの両方のためのＳＯＩ回路要素を提供することである。
【０００９】
更に本発明の別の目的は、静電放電（ＥＳＤ）保護ネットワークとして使用されるＳＯＩ回路要素を提供することである。
【００１０】
更に本発明の別の目的は、ＳＯＩ技術において、改善された抵抗器要素を提供することである。
【００１１】
更に本発明の別の目的は、デュアル・ステップＢＯＸと共存する非対称構造を提供することである。
【００１２】
更に本発明の別の目的は、低接合容量領域及び高接合容量領域がデュアル・デプスＢＯＸと共存することを可能にすることである。
【００１３】
更に本発明の別の目的は、非対称ゲート・ラテラル・ダイオード構造がデュアル・デプスＢＯＸと共存することを可能にすることである。
【００１４】
更に本発明の別の目的は、ゲート・ラテラル・ダイオード及び垂直ダイオードが、デュアル・デプスＢＯＸと共存することを可能にすることである。
【００１５】
ＢＯＸを異なる基板深さに存在させ、異なる侵入深さを有するトレンチを使用することにより本発明は次の利点を提供する。すなわち、ＦＥＴ、バイポーラ・トランジスタ、デカップリング・コンデンサ、ダイオード、ゲート・ダイオード、抵抗器、及びバルク半導体素子の組み合わせを含む、多くの異なる半導体素子の組み合わせが同一基板上で共存し得る。深素子及び浅素子が、同一基板上で共存し得る。完全に空乏化されたＦＥＴ及び部分的に空乏化されたＦＥＴが、同一基板上で共存し得る。低容量ＭＯＳＦＥＴ及び高容量ＭＯＳＦＥＴが、同一基板上で共存し得る。低い及び高い本体電気抵抗を有するＭＯＳＦＥＴが、同一基板上で共存し得る。バイポーラ素子及びＣＭＯＳ素子が、同一基板上で共存し得る。Ｎウェル抵抗器とＢＯＸ間に、低抵抗シャントが深さ制限無しに配置され得る一方、トレンチにより、より浅い深さに配置される別の素子から電気的に分離される。チップ回路を静電放電（ＥＳＤ）から保護する素子から熱を放散するための優れた柔軟性が提供される。なぜなら、トレンチとＢＯＸ間の狭い空間が、熱を放散するための比較的低い熱抵抗路を提供するからである。
【００１６】
【課題を解決するための手段】
本発明は、完全に空乏化されたＦＥＴ、及び部分的に空乏化されたＦＥＴなどの、半導体素子の特定の組み合わせが同一基板上に形成されることを可能にする分離特性を有する半導体構造部、及びその形成方法を提供する。本発明の半導体構造部は、上面を有する基板、半導体酸化物の連続的ＢＯＸ、及び基板内に埋め込まれる複数のトレンチを含む。ＢＯＸの深さは、ＢＯＸの連続性を維持するように、空間的に変化し得る。各トレンチは上面上の１点を含み、１つ以上の連続セグメントの垂直アレイとして基板内に延びる。各トレンチは素子間の電気的分離を容易にするように、電気的に絶縁性の物質を含む。
【００１７】
本発明の実施例は、上面を有する基板と、連続的な深さ可変のＢＯＸと、第１のトレンチと、第２のトレンチとを含む半導体構造部を構成し、第１のトレンチ及び第２のトレンチの両方が、上面とＢＯＸとの間に配置される。第１のトレンチ及び第２のトレンチは、それぞれ基板内に同一の深さに、または異なる深さに侵入する。第１のトレンチ及び第２のトレンチは、それぞれＢＯＸに接触しても、接触しなくてもよい。第１のトレンチ及び第２のトレンチは、それぞれ１つのセグメントまたは複数のセグメントを有する。第１のトレンチまたは第２のトレンチの絶縁障壁により電気的に分離される基板内の領域が半導体素子を構成する。
【００１８】
本発明の別の実施例は、上面を有する基板と、連続的な深さ可変のＢＯＸと、上面とＢＯＸ間に配置される第１のトレンチと、外部トレンチとを含む半導体構造部、及びその形成方法を提供する。外部トレンチは、ＢＯＸと第１の表面との間の第１の領域の外側に位置する。外部トレンチは、第１の領域を基板内の第２の領域から電気的に分離するように、第１の領域の側部と境界を接し、ＢＯＸの端面に接触する。
【００１９】
本発明は更に、上面を有する基板と、基板内の第１の深さ及び第２の深さに配置される連続的な埋め込み酸化物層と、第１の表面と第１の深さの埋め込み酸化物層との間にあって、第１の表面及び第１の深さの埋め込み酸化物層に接触する、第１の半導体領域と、第１の表面と第２の深さの埋め込み酸化物層との間にあって、第１の表面に接触し、埋め込み酸化物層に接触しない第２の半導体領域と、第１の半導体領域と第２の半導体領域間に横方向に延びる、上面上のゲート構造と、第１の表面と埋め込み酸化物層との間にあって、第１の表面と埋め込み酸化物層との間に連続的に分散され、第２の深さの埋め込み酸化物層、第１の半導体領域、第２の半導体領域、及びゲート構造に接触する、第３の半導体領域とを含む、半導体構造部を提供する。
【００２０】
本発明の半導体構造部のＢＯＸ及びトレンチは、前述のように、当業者には既知の方法により形成される。各回路に対して、トレンチの形成前に、ＢＯＸが形成される。複数のトレンチの各トレンチは任意の順序で形成され、２つ以上のトレンチの一部が、好適なフォトレジスト・パターニング、露光及びエッチングにより、同時に形成される。
【００２１】
【発明の実施の形態】
図１は、深さ可変ＢＯＸ及びデュアル・デプス（depth）・トレンチを含む構造を形成する本発明の方法のフロー図である。プロセスはステップ８００で開始し、一般にシリコンから成る基板を提供する。３つの残りのステップが存在し、ステップ８２０は埋め込み酸化物層を形成し、ステップ８４０は狭いトレンチを形成し、ステップ８６０はデュアル・デプス・トレンチを形成する。
【００２２】
ステップ８２０すなわち埋め込み酸化物層の形成は、基板上にハードマスクを付着することから開始する。ハードマスクは、窒化ケイ素（Ｓｉ3Ｎ4）などのエッチング可能な材料の層から成る。代替ハードマスクは、基板表面上のパッド酸化物（例えばＳｉＯ2）層、及びパッド酸化物層上に付着される窒化ケイ素の層を含む。ハードマスクが基板表面上に付着された後、フォトレジストの層がハードマスク上に付着され、次にハードマスクの選択領域を保護するためにパターニングされる。フォトレジストを放射線（一般に紫外放射線）に露光した後、ハードマスクの保護されない部分において、ハードマスクを通じて基板表面まで開口がエッチングされる。次に、酸素イオンがハードマスク及びハードマスク開口の両方を通じて打ち込まれ、次にアニーリングされて、通常ＳｉＯ2から成るＢＯＸ層が形成される。ＢＯＸ層は、浅いＢＯＸ層と深いＢＯＸ層とを含む。浅いＢＯＸ層は、保護されたハードマスク領域下に形成される。深いＢＯＸ層は、ハードマスク内にエッチングされる開口の下に形成される。ＢＯＸが形成された後、ハードマスクが除去される。
【００２３】
狭いトレンチを形成する次のステップ８４０は、基板表面上にエッチング可能な第１のパッド膜を付着することにより開始し、これは例えば、基板表面上にパッド酸化物層を形成し、続いてパッド酸化物層上に窒化ケイ素を付着することによる。第１のパッド膜が基板上に付着された後、フォトレジストの層が第１のパッド膜上に形成され、次に第１のパッド膜の選択領域を保護するように、パターニングされる。フォトレジストを放射線（一般に紫外放射線）に露光した後、開口が第１のパッド膜の非保護部分において、第１のパッド膜を通じて基板表面までエッチングされる。エッチングが保護されない基板内に継続され、それによりトレンチを基板内に形成する。従って、形成されるトレンチは、後述の続くステップ８６０で形成される幅広のトレンチ、またはデュアル・デプス・トレンチの幅広トレンチ・ステップとは対照的に、"狭い"トレンチである。こうして形成される狭いトレンチが、ステップ８６０で形成されるデュアル・デプス・トレンチの深い部分に転写される。狭いトレンチが形成された後、第１のパッド膜が除去される。
【００２４】
デュアル・デプス・トレンチを形成するステップ８６０は、エッチング可能な第２のパッド膜を付着することにより開始し、これは例えば、基板表面上及び狭いトレンチの露光面上にパッド酸化物層を形成し、続いてパッド酸化物層上に窒化ケイ素を付着することによる。第２のパッド膜が付着された後、フォトレジストの層が第２のパッド膜上に形成され、次に選択領域を保護するためにパターニングされる。非保護領域は狭いトレンチ、及び狭いトレンチと境界を接する基板表面上の領域を含む。フォトレジストを放射線（一般に紫外放射線）に露光した後、開口が第２のパッド膜の非保護部分において、第２のパッド膜を通じて基板材料までエッチングされる。エッチングが保護されない基板内に継続され、基板内に新たな開口を形成する。基板表面の頂部で開始する新たな開口は、デュアル・デプス・トレンチの浅い部分を形成する。狭いトレンチの底部で開始する新たな開口は、狭いトレンチを基板内により深く侵入させ、デュアル・デプス・トレンチの深い部分を形成する。次に、デュアル・デプス・トレンチが電気的絶縁材料により充填される。プロセスは、例えば研磨などの基板表面上から充填材を除去する処理により完了する。このように、浅いトレンチを形成するステップ８４０のトレンチは、１回のエッチングで終了する単一ステップ・トレンチであり、デュアル・トレンチは、２回のエッチングがなされるデュアル・ステップ・トレンチである。
【００２５】
図２乃至図１５は、本発明の様々な半導体構造部を示す。これらの構造では、トレンチが時にＢＯＸに接触すると表現される。こうした接触は、任意の形態の物理的な接触を意味し、それらには１点での接触、境界を成す接触（線要素または面要素に沿う接触）、及びトレンチがＢＯＸの内部の容積空間を占有するような侵入が含まれる。ＢＯＸに接触しないとして表現されるトレンチは、一般にシリコンを指し示す基板材料によりＢＯＸから分離されるものと理解される。同様に、基板上面に接触すると表現されるＢＯＸは、物理的に上面に１点で接触するか、上面にその線要素または面要素に沿って隣接すると見なされる。
【００２６】
図２は、半導体基板１０を構成する、本発明の半導体構造部の単純化された横断面図である。基板１０は上面１５と、連続的な深さ可変ＢＯＸ２４と、第１のトレンチ３２と、第２のトレンチ３４とを含む。第１のトレンチ３２及び第２のトレンチ３４の両方は、上面１５とＢＯＸ２４との間に配置される。ＢＯＸ２４は異なる深さの２つの平行セグメントを含むように示されるが、ＢＯＸ２４の深さは、ＢＯＸ２４が連続性を維持しながら、空間的に任意に変化し得る。ＢＯＸ２４が存在するところのＢＯＸの厚さ及びＢＯＸの深さは、それぞれ任意のＢＯＸ厚さ及びＢＯＸ深さであり、それらは当業者により、ここで述べられる方法などの、ＢＯＸを形成するための既知の方法により獲得され得る。基板１０とＢＯＸ２４との距離は、一般に、０μｍ乃至１０μｍの間で変化する。ＢＯＸの厚さは一般に、１５００Å乃至２５００Åである。２つ以上の深さに配置されるＢＯＸは、上面から一般に０．２μｍ乃至０．５μｍの間の上面に最も近い深さと、一般に１．０μｍ乃至２．０μｍの間の、上面から最も遠い深さとを有する。ＢＯＸ２４は上面１５に接触しないように示されるが、ＢＯＸ２４は上面１５に接触してもよい。
【００２７】
第１のトレンチ３２及び第２のトレンチ３４は、基板１０内に同一の深さに、または異なる深さに侵入する。第１のトレンチ３２は２つのセグメントを有するアレイとして示され、第２のトレンチ３４は単一セグメントとして示されるが、トレンチ３２及びトレンチ３４はそれぞれ一般に、１つのセグメントまたは複数の連続セグメントを含み得る。トレンチ・セグメントの幅及び深さは、それぞれ任意のトレンチ幅及び深さであり、これらは当業者により、ここで述べられる方法などの、トレンチを形成するための既知の方法により獲得され得る。例えば、上面１５からの単一セグメント・トレンチは、基板１０内に０．２０μｍ乃至０．３５μｍの深さで侵入し、０．３０μｍ乃至０．４０μｍの典型的な最小幅を有する。２セグメント・トレンチは、０．２０μｍ乃至０．３５μｍの典型的な侵入深さ、及び０．６０μｍ乃至０．８０μｍの典型的な最小幅を有する、上面１５に最も近いセグメントと、０．５０μｍ乃至１．０μｍの典型的な侵入深さ、及び０．１５μｍ乃至０．３０μｍの典型的な幅を有する、上面１５から最も遠いセグメントとを有する。セグメントの側壁は、図２に示されるように上面１５に垂直であるか（第１のトレンチ３２の側壁３８参照）、上面１５に対して任意の角度に向けられる。第１のトレンチ３２の底面３１、及び第２のトレンチ３４の底面３６は、図２に示されるように、それぞれ上面１５に平行であるか、上面１５に対して任意の角度を有する。第１のトレンチ３２は、その左右に配置される素子間の電気的分離を容易にするために、絶縁材料３３を含む（例えば図７のトレンチ１５４参照）。同様に、第２のトレンチ３４は、その左右に配置される素子間の電気的分離を容易にするために、絶縁材料３５を含む。第１のトレンチ３２及び第２のトレンチ３４のいずれも、ＢＯＸ２４に接触しない。図３乃至図１２におけるＢＯＸ及びトレンチ深さ及び寸法は、前述したような、図２のＢＯＸ及びトレンチに対応する。
【００２８】
図３は、半導体基板１１を構成する、本発明の半導体構造部の単純化された横断面図である。基板１１は上面１６と、連続的な深さ可変ＢＯＸ２５と、第３のトレンチ２３２と、第４のトレンチ２３４とを含む。第３のトレンチ２３２及び第４のトレンチ２３４の両方は、上面１６とＢＯＸ２５との間に配置される。ＢＯＸ２５は異なる深さの２つの平行セグメントを含むように示されるが、ＢＯＸ２５の深さは、ＢＯＸ２５が連続性を維持しながら、空間的に任意に変化し得る。ＢＯＸ２５は上面１６に接触しないように示されるが、ＢＯＸ２５は上面１６に接触してもよい。第３のトレンチ２３２及び第４のトレンチ２３４は、基板１１内に同一の深さに、または異なる深さに侵入する。第３のトレンチ２３２は単一セグメントとして示され、第４のトレンチ２３４も単一セグメントとして示されるが、トレンチ２３２及び２３４はそれぞれ一般に、１つのセグメントまたは複数の連続セグメントを含み得る。セグメントの側壁は、図示のように上面１６に垂直であるか、上面１６に対して任意の角度に向けられる（第３のトレンチ２３２の側壁２３８参照）。第３のトレンチ２３２の底面２３１、及び第４のトレンチ２３４の底面２３６は、図３に示されるように、それぞれ上面１６に平行であるか、上面１６に対して任意の角度を有する。第３のトレンチ２３２はＢＯＸ２５に接触し、第４のトレンチ２３４はＢＯＸ２５に接触しない。第３のトレンチ２３２は、その左右に配置される素子間の電気的分離を容易にするために、絶縁材料２３３を含む。特に、第３のトレンチ２３２は領域５０を領域５２から電気的に分離し、領域５０及び５２はそれぞれ、半導体素子を構成し得る。同様に、第４のトレンチ２３４は、その左右に配置される素子間の電気的分離を容易にするために、絶縁材料２３５を含む。
【００２９】
図４は、半導体基板１２を構成する、本発明の半導体構造部の単純化された横断面図である。基板１２は上面１７と、連続的な深さ可変ＢＯＸ２６と、第５のトレンチ３３２と、第６のトレンチ３３４とを含む。第５のトレンチ３３２及び第６のトレンチ３３４の両方は、上面１７とＢＯＸ２６との間に配置される。ＢＯＸ２６は異なる深さの２つの平行セグメントを含むように示されるが、ＢＯＸ２６の深さは、ＢＯＸ２６が連続性を維持しながら空間的に任意に変化し得る。ＢＯＸ２６は上面１７から分離されるように示されるが、ＢＯＸ２６は上面１７に接触してもよい。第５のトレンチ３３２及び第６のトレンチ３３４は、基板１２内に同一の深さに、または異なる深さに侵入する。第５のトレンチ３３２は単一セグメントとして示され、第６のトレンチ３３４は２つのセグメントを有するアレイとして示されるが、トレンチ２３２及び２３４はそれぞれ一般に、１つのセグメントまたは複数の連続セグメントを含み得る。セグメントの側壁は、図示のように上面１７に垂直であるか、上面１７に対して任意の角度に向けられる（第５のトレンチ３３２の側壁３３８参照）。第５のトレンチ３３２の底面３３１、及び第６のトレンチ３３４の底面３３６は、図４に示されるように、それぞれ上面１７に平行であるか、上面１７に対して任意の角度を有する。第５のトレンチ３３２及び第６のトレンチ３３４はＢＯＸ２６に接触する。第５のトレンチ３３２は、その左右に配置される素子間の電気的分離を容易にするために、絶縁材料３３３を含む。特に、第５のトレンチ３３２は領域５４を領域５６から電気的に分離し、領域５４及び５６はそれぞれ、半導体素子を構成し得る。同様に、第６のトレンチ３３４は、その左右に配置される素子間の電気的分離を容易にするために、絶縁材料３３５を含む。特に、第６のトレンチ３３４は領域５６を領域５８から電気的に分離し、領域５８は半導体素子を構成し得る。
【００３０】
図５乃至図１２は、トレンチ及び半導体素子の様々な構成を示す。図５は、本発明の半導体構造部の単純化された横断面図である。基板２１０は、上面２１２及び完全に空乏化されたＦＥＴ６１を含み、ＦＥＴ６１はトレンチ６０、７２及びＢＯＸ２２４により電気的に分離される。完全に空乏化されたＦＥＴ６１は、Ｎ＋材料６２、Ｐ−材料６４、Ｎ＋材料６６、ゲート６７、ゲート絶縁物６８、及び絶縁スペーサ６９及び７０を含む。Ｎ＋材料６２及びＮ＋材料６６は、一般に１０19／ｃｍ3乃至１０21／ｃｍ3の添加濃度を有する。Ｐ−材料６４は、一般に１０16／ｃｍ3乃至１０18／ｃｍ3の添加濃度を有する。ゲート６７の最小幅は、一般に０．１５μｍ乃至０．２５μｍである。ゲート絶縁物６８はゲート６７の幅にほぼ等しい幅を有し、一般に３０Å乃至５０Åの厚さを有する。絶縁スペーサ６９及び７０は、一般に３００Å乃至１５００Åの最大幅を有する。図５のＦＥＴ７５のゲート構造、及び図６乃至図１２に示されるゲート構造の寸法は、図５のＦＥＴ６１のゲート構造の場合と同様である。
【００３１】
図５は更に、部分的に空乏化されたＦＥＴ７５を示し、これはトレンチ７２、トレンチ８６及びＢＯＸ２２４により、電気的に分離される。部分的に空乏化されたＦＥＴ７５は、Ｎ＋材料７６、Ｐ−材料７８、Ｎ＋材料８０、ゲート８２、ゲート絶縁物８３、及び絶縁スペーサ８４及び８５を含む。従って、図５は、完全に空乏化されたＦＥＴ６１及び部分的に空乏化されたＦＥＴ７５を、同一基板内に示す。Ｎ＋材料７６及びＮ＋材料８０はそれぞれ、基板２１０内にほぼ同一の深さ、一般に０．１０μｍ乃至０．２５μｍ侵入する。Ｐ−材料７８は基板２１０内に、一般に０．５０μｍ乃至１．０μｍの深さ侵入する。Ｎ＋材料７６及びＮ＋材料８０はそれぞれ、一般に１０19／ｃｍ3乃至１０21／ｃｍ3の添加濃度を有する。Ｐ−材料７８は、一般に１０16／ｃｍ3乃至１０18／ｃｍ3の添加濃度を有する。ＦＥＴ７５はＮＦＥＴであるが、もしＮ＋材料７６、Ｐ−材料７８、及びＮ＋材料８０が、それぞれＰ＋材料、Ｎ−材料、及びＰ＋材料により置換される場合、ＦＥＴ７５はＰＦＥＴとなり、この場合、完全に空乏化されたＮＦＥＴ及び部分的に空乏化されたＰＦＥＴが同一基板上に示されることになる。
【００３２】
図１１は、本発明の半導体構造部の単純化された横断面図である。基板１０１０は上面１０１２及びＦＥＴ１０４０を含み、ＦＥＴ１０４０はトレンチ１０１５、１０２０及びＢＯＸ１０８０により、電気的に分離される。ＦＥＴ１０４０は、Ｎ＋材料１０４２、Ｐ−材料１０４４、Ｎ＋材料１０４６、ゲート１０４８、ゲート絶縁物１０５０、及び絶縁スペーサ１０５２及び１０５４を含む。Ｎ＋材料１０４２、Ｐ−材料１０４４、及びＮ＋材料１０４６は、図５のＦＥＴ６１のＮ＋材料６２、Ｐ−材料６４、及びＮ＋材料６６でそれぞれ述べた幾何特性及び添加濃度を有する。
【００３３】
図１１は更に、トレンチ１０２０、トレンチ１０３０、及びＢＯＸ１０８０により電気的に分離される厚い酸化物素子１０６０を示す。厚い酸化物素子１０６０はＮ＋材料１０６２、Ｐ−材料１０６７、Ｎ＋材料１０６６、Ｎ＋材料１０６２をＮ＋材料１０６６から電気的に分離するトレンチ１０６４、及びゲート構造１０６１を含む。ゲート構造１０６１は任意的であり、省略可能であるが、ゲート１０６８、ゲート絶縁物１０７０、及び絶縁スペーサ１０７２及び１０７４を含む。トレンチ１０６４は、ゲート絶縁物１０７０の絶縁伸張部分の役割を有する。従って、図１１は、ＦＥＴ１０４０及び厚い酸化物素子１０６０を同一基板内に示す。Ｎ＋材料１０６２及びＮ＋材料１０６６のそれぞれは、基板１０１０内にほぼ同一の深さ、一般に０．１０μｍ乃至０．２５μｍ侵入する。Ｐ−材料１０６７は、一般に０．１５μｍ乃至０．３５μｍの上方の深さ（トレンチ１０６４の侵入深さにより定義される）、及び一般に１．０μｍ乃至２．０μｍの下方の深さ（ＢＯＸ１０６７の深さにより定義される）を包含する。Ｎ＋材料１０６２及び１０６６は、一般に０．１５μｍ乃至０．３０μｍの距離により分離される。Ｎ＋材料１０６２及びＮ＋材料１０６６はそれぞれ、一般に１０19／ｃｍ3乃至１０21／ｃｍ3の添加濃度を有する。Ｐ−材料１０６７は、一般に１０16／ｃｍ3乃至１０18／ｃｍ3の添加濃度を有する。ＦＥＴ１０４０はＮＦＥＴであるが、もしＮ＋材料１０４２、Ｐ−材料１０４４、及びＮ＋材料１０４６が、それぞれＰ＋材料、Ｎ−材料、及びＰ＋材料により置換される場合、ＦＥＴ１０４０はＰＦＥＴとなり、この場合、ＰＦＥＴ及び厚い酸化物素子が同一基板上に示されることになる。厚い酸化物素子１０６０は、ゲート構造１０６１が使用されず、ベース（Ｐ−材料１０６７）とエミッタ（Ｎ＋材料１０６２またはＮ＋材料１０６６）間に、順方向バイアス電圧が印加される場合、ＮＰＮバイポーラ・トランジスタとして機能する。厚い酸化物素子１０６０は、Ｎ＋材料１０６２、Ｐ−材料１０６７、及びＮ＋材料１０６６が、それぞれＰ＋材料、Ｎ−材料及びＰ＋材料により置換され、順方向バイアスが印加されるとき、ＰＮＰバイポーラ・トランジスタとして機能する。前述のように、ゲート構造１０６１は任意的であり、省略され得る。
【００３４】
図６は、本発明の半導体構造部の単純化された横断面図である。基板３１０は上面３１２、ＦＥＴ９０、及び垂直ダイオード１００を含む。ＦＥＴ９０はトレンチ１０１、トレンチ１０２及びＢＯＸ３２４により電気的に分離される。垂直ダイオード１００は、トレンチ１０２、トレンチ１０４及びＢＯＸ３２４により、電気的に分離される。ＦＥＴ９０はＮ＋材料９２、Ｐ−材料９４、Ｎ＋材料９５、ゲート９６、ゲート絶縁物９７、及び絶縁スペーサ９８及び９９を含む。Ｎ＋材料９２、Ｐ−材料９４、及びＮ＋材料９５は、図５のＦＥＴ６１のＮ＋材料６２、Ｐ−材料６４、及びＮ＋材料６６でそれぞれ述べた幾何特性及び添加濃度を有する。図６はＦＥＴ９０を完全に空乏化されたＦＥＴとして示すが、ＦＥＴ９０はＮ＋材料９２、Ｐ−材料９４及びＮ＋材料９５が、図５のＦＥＴ７５と同様に幾何的に再構成される場合、部分的に空乏化されたＦＥＴとなる。更に、ＦＥＴ９０はＮタイプＭＯＳＦＥＴであるが、Ｎ＋材料９２、Ｐ−材料９４及びＮ＋材料９５が、それぞれＰ＋材料、Ｎ−材料及びＰ＋材料により置換される場合、ＰタイプＭＯＳＦＥＴとなる。
【００３５】
図６の垂直ダイオード１００は、Ｐ＋材料１０６及びＮ−材料１０８を含む。Ｐ＋材料１０６は、一般に０．１０μｍ乃至０．２５μｍの侵入深さを有し、一般に１０18／ｃｍ3乃至１０21／ｃｍ3の添加濃度を有する。Ｎ−材料１０８は、一般に１０16／ｃｍ3乃至１０18／ｃｍ3の添加濃度を有する。或いは、ダイオード１００は、Ｐ＋材料１０６がＮ＋材料により置換され、Ｎ−材料１０８がＰ−材料により置換される場合、別の垂直ダイオードとして再構成され得る。
【００３６】
図７は、本発明の半導体構造部の単純化された横断面図である。基板４１０は上面４１２、ＦＥＴ１３０、及び抵抗器構造１５０を含む。ＦＥＴ１３０はトレンチ１２０、トレンチ１４４及びＢＯＸ４２４により、電気的に分離される。抵抗器構造１５０は、トレンチ１４４、トレンチ１５６及びＢＯＸ４２４により、電気的に分離される。ＦＥＴ１３０はＮ＋材料１３２、Ｐ−材料１３４、Ｎ＋材料１３６、ゲート１３７、ゲート絶縁物１３８、及び絶縁スペーサ１３９及び１４０を含む。Ｎ＋材料１３２、Ｐ−材料１３４、及びＮ＋材料１３６は、図５のＦＥＴ６１のＮ＋材料６２、Ｐ−材料６４、及びＮ＋材料６６でそれぞれ述べた幾何特性及び添加濃度を有する。ＦＥＴ１３０はＮチャネルＭＯＳＦＥＴであるが、ＦＥＴ１３０はＮ＋材料１３２、Ｐ−材料１３４及びＮ＋材料１３６が、それぞれＰ＋材料、Ｎ−材料、及びＰ＋材料により置換される場合、ＰチャネルＭＯＳＦＥＴとなる。
【００３７】
図７の抵抗器構造１５０は、Ｎ−抵抗器１４８、Ｎ−抵抗器１４８を外部回路に接続するＮ＋電気コンタクト１５１及び１５２、及び電気コンタクト１５１及び１５２を互いに絶縁するトレンチ１５４を含む。Ｎ＋電気コンタクト１５１及び１５２はそれぞれ、一般に０．１０μｍ乃至０．２５μｍの侵入深さを有し、一般に１０19／ｃｍ3乃至１０21／ｃｍ3の添加濃度を有する。Ｎ−抵抗器１４８は基板内に、一般に１．０μｍ乃至２．０μｍの深さ（ＢＯＸ４２４の深さにより定義される）に延び、一般に１０16／ｃｍ3乃至１０18／ｃｍ3の添加濃度を有する。
【００３８】
図８は、本発明の半導体構造部の単純化された横断面図である。基板５１０は上面５１２を含む。図８は、トレンチ１６０、トレンチ１６２及びＢＯＸ５２４により電気的に分離されるデカップリング・コンデンサ１７０を示す。デカップリング・コンデンサ１７０は、コンデンサ・プレート１７８、他のコンデンサ・プレートとして作用するＮ−材料１７４、コンデンサ誘電体１７９、絶縁スペーサ１８０及び１８１、及びＮ＋材料を含む電気コンタクト１７２及び１７６を含む。Ｎ−材料１７４はまた、電気コンタクト１７２及び１７６間の抵抗器としても作用し、デカップリング・コンデンサ１７０は事実上、ＲＣ時定数を有する抵抗−コンデンサ構成である。ここでＲは抵抗であり、Ｃは静電容量である。電圧の突然の低下が発生すると、コンデンサ１７０は電圧を回復するために、抵抗器１７４を通じて、その電荷蓄積を放電する。Ｎ＋材料を含む任意的な低抵抗シャント１８２が、電気コンタクト１７２及び１７６と、コンデンサ誘電体１７９の底部との間の抵抗を低減し、それによりＲＣ時定数を低減し、突然の電圧低下に対するデカップリング・コンデンサ１７０の応答を早める。電気コンタクト１７２及び１７６は、それぞれ基板５１０内にほぼ同一の深さ、一般に０．１０μｍ乃至０．２５μｍ延び、それぞれ一般に１０19／ｃｍ3乃至１０21／ｃｍ3の添加濃度を有する。Ｎ−材料１７４は、一般に１０16／ｃｍ3乃至１０18／ｃｍ3の添加濃度を有する。任意的な低抵抗シャント１８２は、一般に１０18／ｃｍ3乃至１０19／ｃｍ3の添加濃度を有し、一般に０．５μｍ乃至１．５μｍの深さを有する。図８において、電気コンタクト１７６のＮ＋材料がＰ＋材料により置換される場合、半導体構造部はゲート・ダイオードを表し、この場合、電気コンタクト１７６はゲート・ダイオードのアノード１７６となり、Ｎ−抵抗器１７４及び電気コンタクト１７２は、まとめてゲート・ダイオードのカソードとなり、カソード要素１７４はＮ−材料を含み、カソード要素１７２はＮ＋材料を含む。更に、コンデンサ・プレート１７８がゲート・ダイオードのゲート１７８となり、コンデンサ誘電体１７９がゲート・ダイオードのゲート誘電体１７９となり、絶縁スペーサ１８０及び１８１がゲート・ダイオードの一部として、絶縁スペーサの役割を有し続ける。
【００３９】
図１２は、本発明の半導体構造部の単純化された横断面図である。基板９１０は上面９１２を含む。図１２は、トレンチ９５０、トレンチ９５２及びＢＯＸ９５４により電気的に分離される、ポリシリコンダイオード構造９１５を示す。図１２はポリシリコンダイオード構造９１５を、第１のゲート・ダイオード９６０及び第２のゲート・ダイオード９７０を含むように示す。第１のゲート・ダイオード９６０は、Ｐ＋材料９２６を含むアノード、Ｎ−材料９２４及びＮ＋材料９２２を含むカソード、及びゲート構造９２０を含む。ゲート構造９２０はゲート９３０、ゲート絶縁物９３２、及び絶縁スペーサ９３４及び９３６を含む。第２のゲート・ダイオード９７０は、Ｐ＋材料９２６を含むアノード、Ｎ−材料９２４及びＮ＋材料９２８を含むカソード、及びゲート構造９４０を含む。ゲート構造９４０はゲート９４２、ゲート絶縁物９４４、及び絶縁スペーサ９４６及び９４８を含む。Ｎ−材料９２４は、第１のゲート・ダイオード９６０及び第２のゲート・ダイオード９７０の共通のカソードを提供する。Ｎ＋材料９２２及びＮ＋材料９２８のそれぞれは、基板９１０内に一般に０．１０μｍ乃至０．２５μｍの深さに延び、それぞれは一般に１０19／ｃｍ3乃至１０21／ｃｍ3の添加濃度を有する。Ｐ＋材料９２６は基板９１０内に、一般に０．１０μｍ乃至０．２５μｍの深さに延び、それぞれは一般に１０19／ｃｍ3乃至１０21／ｃｍ3の添加濃度を有する。共通のカソード材料９２４は、一般に１．０μｍ乃至２．０μｍの深さにあるＢＯＸ９５４に接触し、一般に１０16／ｃｍ3乃至１０18／ｃｍ3の添加濃度を有する。Ｎ＋材料９２２、Ｐ＋材料９２６、Ｎ−材料９２４、及びＮ＋材料９２８が、それぞれＰ＋材料、Ｎ＋材料、Ｐ−材料、及びＰ＋材料により置換される場合、反対の極性のポリシリコンダイオード構造が得られる。図１２は２ゲート・ダイオードを表すが、任意の数のゲート・ダイオードがポリシリコンダイオード構造９１５内に存在し得、その場合、深いカソード領域（例えばＮ−材料９２４）が、各ゲート・ダイオードの共通カソード材料を提供し、ＢＯＸ（例えばＢＯＸ９５４）と絶縁的に境界を接する。各ゲート・ダイオード（例えば第１のゲート・ダイオード９６０）が、第１の導電性（例えばＰ＋材料９２６）のアノードを含み、少なくとも１つのゲート構造（例えばゲート構造９２０）により電気的に分離され、各ゲート・ダイオード（例えば第１のゲート・ダイオード９６０）が第２の導電性（例えばＮ＋材料９２２）のカソードを含み、少なくとも１つのゲート構造（例えばゲート構造９２０）及び少なくとも１つのトレンチ（例えばトレンチ９５０）により電気的に分離される。
【００４０】
図９は、上面６１２を有する半導体基板６１０を構成する、本発明の半導体構造部の単純化された横断面図である。基板６１０はＢＯＸ６２４と、ＢＯＸ６２４と上面６１２間のトレンチ１９１と、ＢＯＸ６２４と上面６１２間の空間を構成する領域１９２の外側の外部トレンチ１９０を含む。外部トレンチ１９０は、領域１９２の側部１９３と境界を接し、ＢＯＸ６２４に接触する。外部トレンチ１９０と基板６１０の底面６１４との間の空間１９４内には、ＢＯＸは存在しない。外部トレンチ１９０は、領域１９２と基板の別の領域１９６との間の電気的分離を提供するように、絶縁される。他の領域１９６は空間１９６を含み、領域１９２の外側に位置する。トレンチ１９１及び外部トレンチ１９０は、それぞれ図２のトレンチ３２において一般に有効な任意の特性を有し得る。ＢＯＸ６２４は、図２のＢＯＸ２４において一般に有効な任意の特性を有し得る。他の領域１９６は、図１０に示されるＦＥＴ７３０などの、バルク半導体素子を構成し得る。
【００４１】
図１０は、本発明の半導体構造部の単純化された横断面図である。基板７１０は上面７１２、ＦＥＴ７３０、ＦＥＴ７５０及びＦＥＴ７７０を含む。ＦＥＴ７５０はトレンチ７９２、トレンチ７９４及びＢＯＸ７２４により、電気的に分離される。ＦＥＴ７７０はトレンチ７９４、トレンチ７９６及びＢＯＸ７２４により、電気的に分離される。ＦＥＴ７３０はバルク半導体素子であり、ＢＯＸがＦＥＴ７３０の下方に存在しない。ＦＥＴ７３０はトレンチ７９０、トレンチ７９２及びＢＯＸ７２４により、電気的に分離される。ＦＥＴ７３０はＮ＋材料７３２、Ｐ−材料７３４、Ｎ＋材料７３６、ゲート７３８、ゲート絶縁物７４０、及び絶縁スペーサ７４２及び７４４を含む。ＦＥＴ７５０はＮ＋材料７５２、Ｐ−材料７５４、Ｎ＋材料７５６、ゲート７５８、ゲート絶縁物７６０、及び絶縁スペーサ７６２及び７６４を含む。ＦＥＴ７７０はＮ＋材料７７２、Ｐ−材料７７４、Ｎ＋材料７７６、ゲート７７８、ゲート絶縁物７８０、及び絶縁スペーサ７８２及び７８４を含む。ＦＥＴ７７０の幾何特性及び添加特性は、図５のＦＥＴ７５の場合と同様である。ＦＥＴ７３０では、Ｎ＋材料７３２及びＮ＋材料７３６のそれぞれが、一般に０．１０μｍ乃至０．２５μｍの深さに延び、一般に１０19／ｃｍ3乃至１０21／ｃｍ3の添加濃度を有する。Ｐ＋材料７７４は、一般に１０16／ｃｍ3乃至１０18／ｃｍ3の添加濃度を有する。ＦＥＴ７３０はＮＦＥＴであるが、もしＮ＋材料７３２、Ｐ−材料７３４、及びＮ＋材料７３６が、それぞれＰ＋材料、Ｎ−材料、及びＰ＋材料により置換される場合、ＦＥＴ７３０はＰＦＥＴとなる。ＦＥＴ７５０はＮＦＥＴであるが、もしＮ＋材料７５２、Ｐ−材料７５４、及びＮ＋材料７５６が、それぞれＰ＋材料、Ｎ−材料、及びＰ＋材料により置換される場合、ＦＥＴ７５０はＰＦＥＴとなる。同様に、ＦＥＴ７７０はＮＦＥＴであるが、もしＮ＋材料７７２、Ｐ−材料７７４、及びＮ＋材料７７６が、それぞれＰ＋材料、Ｎ−材料、及びＰ＋材料により置換される場合、ＦＥＴ７７０はＰＦＥＴとなる。
【００４２】
前述の図２乃至図１２は、本発明の範囲内で可能な様々な半導体構造部を示すものである。本発明の各半導体構造部は、ＢＯＸ、少なくとも２つのトレンチ、及び半導体素子を有する基板を構成する。本発明の半導体構造部のためのＢＯＸ及びトレンチは、ここで述べた方法により形成される。各半導体構造部において、ＢＯＸはトレンチが形成される前に形成される。複数のトレンチの各トレンチは、任意の順序で形成され、２つ以上のトレンチの一部が、好適なフォトレジスト・パターニング、露光及びエッチングにより同時に形成される。
【００４３】
図１３乃至図１５は、本発明の非対称半導体構造部を示す。各非対称半導体構造部は、２つの深さを有するデュアル・デプスＢＯＸ及び２つの半導体領域を含み、これらの領域の１つはＢＯＸに接触し、他の領域はＢＯＸに接触しない。非対称半導体構造部を示すデュアル・デプスＢＯＸが、図１３乃至図１５に示されるが、図１３乃至図１５の各々のＢＯＸは、任意の数の異なる深さを有し得、空間的に可変の深さを有し得る。図１３乃至図１５では、トレンチは明示的に示されていないが、図２乃至図１２のトレンチの配置に従い、１つ以上のトレンチが必要に応じて挿入され、半導体素子間の側方絶縁を提供する。
【００４４】
図１３は、ＦＥＴに関する本発明の半導体構造部の単純化された横断面図である。図１３では、基板１２００が上面１２１０、デュアル・デプス間の遷移領域１２５２を有するデュアル・デプスＢＯＸ１２５０、及びＦＥＴ１２１５を含む。ＦＥＴ１２１５はＮ＋材料１２３０、Ｐ−材料１２７０、Ｎ＋材料１２２０、及びゲート構造１２４０を含む。ＦＥＴ１２１５のソース及びドレインは、それぞれＮ＋材料１２２０及びＮ＋材料１２３０であるか、逆にそれぞれＮ＋材料１２３０及びＮ＋材料１２２０である。Ｐ−材料１２７０はＦＥＴ１２１５のチャネルとして作用する。ゲート構造１２４０は図１２のゲート構造９２０などの、任意のゲート構造を表す。図１３ではまた、ＦＥＴ本体が示されており、これはＰ−材料１２７０、Ｐ−材料１２７５、及びＰ−材料１２８０を含む。Ｎ＋材料１２３０は、ＢＯＸ１２５０の浅い深さ部分と上面との間に存在し、Ｎ＋材料１２２０は、ＢＯＸ１２５０の深い深さ部分と上面との間に形成されている。Ｐ−材料１２７０は、Ｎ＋材料１２３０、Ｎ＋材料１２２０、上面、及びＢＯＸ１２５０と接触している。図１３の半導体構造部の２つのフィーチャは、Ｎ＋材料１２３０がＢＯＸ１２５０に接触し、Ｎ＋材料１２２０がＢＯＸ１２５０に接触しない事実に関連する。第１のフィーチャは、Ｎ＋材料１２２０がＢＯＸ１２５０に接触しない事実に由来し、これはＦＥＴ本体１２６０が、Ｐ−材料１２７０のチャネルから、上面１２１０上の１点１２９０への導電路を画定することを可能にする。この導電路は、Ｎ＋材料１２２０がＢＯＸ１２５０に接触している場合には存在せず、Ｐ−材料１２７０が、１点１２９０に電気的に接続される任意の電子素子に接続されることを可能にする。第２のフィーチャは、Ｎ＋材料１２２０及びＮ＋材料１２３０に関連付けられる接合容量の非対称性である。特に、Ｎ＋材料１２３０はＢＯＸ１２５０に接触するために、接合容量をほとんどまたは全く有さない。それに対してＮ＋材料１２２０は比較的高い接合容量を有する。なぜなら、Ｎ＋材料１２２０とＢＯＸ１２５０との間にＰ−材料１２７５が存在するからである。低容量は高速回路を要求するアプリケーションなど、様々なアプリケーションにおいて有利である。一方、高容量はＳＲＡＭアプリケーションなど、様々なアプリケーションにおいて有利である。従って、図１３の半導体構造部は、低接合容量領域及び高接合容量領域の両者が、デュアル・デプスＢＯＸを有する同一基板上で共存することを可能にする。
【００４５】
図１３の多くの変更が可能であり、次に３つの例を示す。第１の例では、図示のＦＥＴ１２１５はＮＦＥＴであるが、Ｎ＋材料１２２０、Ｐ−材料１２７０、Ｎ＋材料１２３０、Ｐ−材料１２７５及びＰ−材料１２８０が、それぞれＰ＋材料、Ｎ−材料、Ｐ＋材料、Ｎ−材料、及びＮ−材料により置換される場合、ＦＥＴ１２１５はＰＦＥＴとなる。第２の例では、ゲート構造１２４０が使用されず、Ｐ−材料１２７０を含むベースと、Ｎ＋材料１２３０を含むエミッタとの間に順方向バイアス電圧が印加されて、Ｎ＋材料１２２０がコレクタとして作用する場合、ＦＥＴ１２１５はＮＰＮバイポーラ・トランジスタとして機能する。第３の例では、ゲート構造１２４０が使用されず、Ｐ−材料１２７０、Ｐ−材料１２７５、及びＰ−材料１２８０のそれぞれが、Ｎ−材料により置換される場合、図１３の半導体構造部は抵抗器構造を表す。この代替実施例の結果、Ｎ＋材料１２２０及び１２３０は電気コンタクトとなり、本体１２６０は抵抗器となる。
【００４６】
図１４は、ラテラル・ダイオード構造に関連する、本発明の非対称半導体構造部の単純化された横断面図である。図１４では、基板１４００が上面１４１０、デュアル・デプス間の遷移領域１４５２を有するデュアル・デプスＢＯＸ１４５０、及びゲート・ラテラル・ダイオード１４１５を含む。ゲート・ラテラル・ダイオード１４１５はＰ＋材料１４３０、Ｎ−材料１４７０、Ｎ＋材料１４２０、及びゲート構造１４４０を含む。ゲート・ラテラル・ダイオード１４１５のアノードは、Ｐ＋材料１４３０を含む。ゲート・ラテラル・ダイオード１４１５のカソードは、Ｎ＋材料１４２０及びＮ−本体１４６０を含む。Ｎ−本体１４６０はＮ−材料１４７０、Ｎ−材料１４７５、及びＮ−材料１４８０の連続領域を含む。ゲート構造１４４０は図１２のゲート構造９２０などの、任意のゲート構造を表す。Ｎ＋材料１４２０は上面とＢＯＸ１４５０の深い深さ部分の間に設けられ、上面と接触し、ＢＯＸ１４５０と接触しない。Ｐ＋材料１４３０は上面とＢＯＸ１４５０の浅い深さ部分の間に設けられ、その両方と接触するＮ−材料１４７０は、Ｎ＋材料１４２０、Ｐ＋材料１４３０、ゲート１４４０、及びＢＯＸ１４５０と接触している。Ｎ＋材料１４２０がＢＯＸ１４５０に接触しないことにより、ゲート・ラテラル・ダイオード構造１４１５は、Ｎ−領域１４７５を通じる低抵抗路を提供し、これがチップ回路を静電放電（ＥＳＤ）から保護する素子からの、熱の放散を改善する。ゲート・ラテラル・ダイオード１４１５は、Ｐ＋材料１４３０、Ｎ−材料１４７０、Ｎ＋材料１４２０、Ｎ−材料１４７５、及びＮ−材料１４８０が、それぞれＮ＋材料、Ｐ−材料、Ｐ＋材料、Ｐ−材料、及びＰ−材料により置換される場合、反対の極性のラテラル・ダイオードに再構成される。また、ゲート構造１４４０を省略することも可能であり、その場合、ゲート・ラテラル・ダイオード１４１５は非ゲート・ラテラル・ダイオードとなる。
【００４７】
図１５は、ゲート・ラテラル・ダイオード構造及び垂直ダイオード構造に関連する、本発明の非対称半導体構造部の横断面図である。図１５では、基板１６００が上面１６１０、デュアル・デプス間の遷移領域１６５２を有するデュアル・デプスＢＯＸ１６５０、ゲート・ラテラル・ダイオード１６１５、及び垂直ダイオード１６１７を含む。ゲート・ラテラル・ダイオード１６１５は、Ｐ＋材料１６２０のアノードと、Ｎ−材料１６７０、Ｎ＋材料１６３０、Ｎ−材料１６７５及びＮ−材料１６８０のカソードとを含む。ゲート構造１６４０は図１２のゲート構造９２０などの、任意のゲート構造を表す。垂直ダイオード１６１７は、Ｐ＋材料１６２０のアノードと、Ｎ−材料１６７５のカソードとを含む。ゲート・ラテラル・ダイオード１６１５及び垂直ダイオード１６１７は、Ｎ＋材料１６３０、Ｎ−材料１６７０、Ｐ＋材料１６２０、Ｎ−材料１６７５、及びＮ−材料１６８０が、それぞれＰ＋材料、Ｐ−材料、Ｎ＋材料、Ｐ−材料、及びＰ−材料により置換される場合、反対の極性のゲート・ラテラル・ダイオード及び垂直ダイオードとして、それぞれ再構成され得る。従って、図１５の非対称半導体構造部は、ゲート・ラテラル・ダイオード及び垂直ダイオードが、デュアル・デプスＢＯＸを有する同一基板上に共存することを可能にする。また、ゲート構造１６４０を省略することも可能であり、その場合、ゲート・ラテラル・ダイオード１６１５は非ゲート・ラテラル・ダイオードとなる。
【００４８】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４９】
（１）第１の表面を有する基板と、
前記基板内の第１の深さ、及び前記第１の深さと異なる第２の深さに配置される連続的な埋め込み酸化物層と、
前記第１の表面と前記第１の深さの埋め込み酸化物層との間の第１のトレンチと、
前記第１の表面と前記第２の深さの埋め込み酸化物層との間の第２のトレンチと
を含む、半導体構造部。
（２）前記第１のトレンチが少なくとも２つのセグメントを含む、前記（１）記載の半導体構造部。
（３）前記第１のトレンチが前記埋め込み酸化物層に接触せず、
前記第２のトレンチが前記埋め込み酸化物層に接触しない、
前記（１）記載の半導体構造部。
（４）前記第１のトレンチが前記埋め込み酸化物層に接触し、
前記第１のトレンチが前記基板内の第１の領域を前記基板内の第２の領域から電気的に分離し、
前記第２のトレンチが前記埋め込み酸化物層に接触しない、前記（１）記載の半導体構造部。
（５）前記第１の領域が第１の半導体素子を含み、
前記第２の領域が第２の半導体素子を含む、
前記（４）記載の半導体構造部。
（６）前記第１のトレンチが前記埋め込み酸化物層に接触し、
前記第２のトレンチが前記埋め込み酸化物層に接触し、
前記第１のトレンチが前記基板内の第１の領域を前記基板内の第２の領域から電気的に分離し、
前記第２のトレンチが前記基板内の前記第２の領域を前記基板内の第３の領域から電気的に分離する、
前記（１）記載の半導体構造部。
（７）前記第１の領域が第１の半導体素子を含み、
前記第２の領域が第２の半導体素子を含み、
前記第３の領域が第３の半導体素子を含む、
前記（６）記載の半導体構造部。
（８）前記第２の半導体素子が完全に空乏化されたＦＥＴである、前記（７）記載の半導体構造部。
（９）前記第２の半導体素子が部分的に空乏化されたＦＥＴである、前記（７）記載の半導体構造部。
（１０）前記第１の半導体素子が完全に空乏化されたＦＥＴであり、前記第２の半導体素子が部分的に空乏化されたＦＥＴである、前記（７）記載の半導体構造部。
（１１）前記第２の半導体素子がＦＥＴである、前記（７）記載の半導体構造部。
（１２）前記第２の半導体素子が垂直ダイオードである、前記（７）記載の半導体構造部。
（１３）前記第２の半導体素子が抵抗器構造である、前記（７）記載の半導体構造部。
（１４）前記第２の半導体素子がデカップリング・コンデンサである、前記（７）記載の半導体構造部。
（１５）前記第２の半導体素子がバイポーラ・トランジスタである、前記（７）記載の半導体構造部。
（１６）前記第２の半導体素子が厚い酸化物素子である、前記（７）記載の半導体構造部。
（１７）前記第２の半導体素子がポリシリコン有界ダイオード構造である、前記（７）記載の半導体構造部。
（１８）第１の表面を含む基板と、
前記基板内の第１の深さ及び第２の深さに配置される、連続的な埋め込み酸化物層と、
前記第１の深さの埋め込み酸化物層に接触して、前記第１の深さと前記第１の表面との間に形成される素子を分離する、単一ステップ浅トレンチ分離領域と、
前記第２の深さの埋め込み酸化物層に選択的に接触して、前記第２の深さと前記第１の表面との間に形成される、少なくとも１つの素子を含む素子グループを分離する、デュアル・ステップ浅トレンチ分離領域と
を含む、半導体構造部。
（１９）第１の表面を含む基板と、
前記基板内の連続的な深さ可変の埋め込み酸化物層と、
前記第１の表面と前記埋め込み酸化物層との間の第１のトレンチと、
前記基板内の外部トレンチと
を含み、
前記基板内の第１の領域が前記外部トレンチ、前記第１のトレンチ、及び前記埋め込み酸化物層により電気的に分離され、前記外部トレンチが前記第１の領域の外側にあって、前記第１の領域の側部と境界を接し、更に前記外部トレンチが前記埋め込み酸化物層の端面に接触して、前記第１の領域が前記基板内の第２の領域から電気的に分離される、半導体構造部。
（２０）前記外部トレンチが少なくとも２つのセグメントを含む、前記（１９）記載の半導体構造部。
（２１）前記第１の領域が第１の半導体素子を含み、前記第２の領域がバルク半導体素子を含む、前記（１９）記載の半導体構造部。
（２２）前記バルク半導体素子がＦＥＴである、前記（２１）記載の半導体構造部。
（２３）半導体構造部を形成する方法であって、
第１の表面を有する基板を提供するステップと、
前記基板内の第１の深さ、及び前記第１の深さと異なる第２の深さに配置される連続的な埋め込み酸化物層を形成するステップと、
前記第１の表面と前記第１の深さの埋め込み酸化物層との間に配置される第１のトレンチと、前記第１の表面と前記第２の深さの埋め込み酸化物層との間に配置される第２のトレンチとを形成するステップと
を含む、方法。
（２４）前記第１のトレンチが少なくとも２つのセグメントを含む、前記（２３）記載の方法。
（２５）前記第１のトレンチが前記埋め込み酸化物層に接触せず、
前記第２のトレンチが前記埋め込み酸化物層に接触しない、
前記（２３）記載の方法。
（２６）前記第１のトレンチが前記埋め込み酸化物層に接触し、
前記第１のトレンチが前記基板内の第１の領域を前記基板内の第２の領域から電気的に分離し、
前記第２のトレンチが前記埋め込み酸化物層に接触しない、前記（２３）記載の方法。
（２７）前記第１の領域に第１の半導体素子を形成するステップと、
前記第２の領域が第２の半導体素子を形成するステップと
を含む、前記（２６）記載の方法。
（２８）前記第１のトレンチが前記埋め込み酸化物層に接触し、
前記第２のトレンチが前記埋め込み酸化物層に接触し、
前記第１のトレンチが前記基板内の第１の領域を前記基板内の第２の領域から電気的に分離し、
前記第２のトレンチが前記基板内の前記第２の領域を前記基板内の第３の領域から電気的に分離する、
前記（２３）記載の方法。
（２９）前記第１の領域内に第１の半導体素子を形成するステップと、
前記第２の領域内に第２の半導体素子を形成するステップと、
前記第３の領域内に第３の半導体素子を形成するステップと
を含む、前記（２８）記載の方法。
（３０）前記第１及び第２のトレンチを形成するステップが、前記第１のトレンチを第１の時間間隔の間に形成し、前記第２のトレンチを、前記第１の時間間隔と重複しない第２の時間間隔の間に形成するステップを含む、前記（２３）記載の方法。
（３１）前記第１及び第２のトレンチを形成するステップが、前記第１のトレンチの一部及び前記第２のトレンチの一部を同時に形成するステップを含む、前記（２３）記載の方法。
（３２）半導体構造部を形成する方法であって、
第１の表面を含む基板を提供するステップと、
前記基板内の第１の深さ及び第２の深さに配置される、連続的な埋め込み酸化物層を形成するステップと、
前記第１の深さの埋め込み酸化物層に接触して、前記第１の深さと前記第１の表面との間に形成される素子を分離する、単一ステップ浅トレンチ分離領域を形成するステップと、
前記第２の深さの埋め込み酸化物層に選択的に接触して、前記第２の深さと前記第１の表面との間に形成される、少なくとも１つの素子を含む素子グループを分離する、デュアル・ステップ浅トレンチ分離領域を形成するステップと
を含む、方法。
（３３）半導体構造部を形成する方法であって、
第１の表面を含む基板を提供するステップと、
前記基板内に連続的な深さ可変の埋め込み酸化物層を形成するステップと、
第１のトレンチ及び外部トレンチを形成するステップと
を含み、
前記第１のトレンチが前記第１の表面と前記埋め込み酸化物層との間に配置され、第１の領域が前記埋め込み酸化物層と前記第１の表面との間の空間全体を包含し、前記外部トレンチが前記第１の領域の外側にあって、前記第１の領域の側部と境界を接し、更に前記外部トレンチが前記埋め込み酸化物層の端面に接触して、前記第１の領域を前記基板内の第２の領域から電気的に分離する、方法。
（３４）前記外部トレンチが少なくとも２つのセグメントを含む、前記（３３）記載の方法。
（３５）前記第１の領域が第１の半導体素子を含み、前記第２の領域が第２の半導体素子を含む、前記（３３）記載の方法。
（３６）前記第１のトレンチ及び外部トレンチを形成するステップが、前記第１のトレンチを第１の時間間隔の間に形成し、前記外部トレンチを、前記第１の時間間隔と重複しない第２の時間間隔の間に形成するステップを含む、前記（３３）記載の方法。
（３７）前記第１のトレンチ及び外部トレンチを形成するステップが、前記第１のトレンチの一部及び前記外部トレンチの一部を同時に形成するステップを含む、前記（３３）記載の方法。
（３８）第１の表面を有する基板と、
基板内の第１の深さ及び第２の深さに配置される連続的な埋め込み酸化物層と、
前記第１の表面と前記第１の深さの埋め込み酸化物層との間にあって、前記第１の表面及び前記第１の深さの埋め込み酸化物層に接触する、第１の半導体領域と、
前記第１の表面と前記第２の深さの埋め込み酸化物層との間にあって、前記第１の表面に接触し、前記埋め込み酸化物層に接触しない第２の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域間に横方向に延びる、前記第１の表面上のゲート構造と、
前記第１の表面と前記埋め込み酸化物層との間にあって、前記第１の表面と前記埋め込み酸化物層との間に連続的に分散され、前記第２の深さの埋め込み酸化物層、前記第１の半導体領域、前記第２の半導体領域、及び前記ゲート構造に接触する、第３の半導体領域と
を含む、半導体構造部。
（３９）前記第１の半導体領域がＮ＋半導体材料を含み、前記第２の半導体領域がＮ＋半導体材料を含み、前記第３の半導体領域がＰ−半導体材料を含む、前記（３８）記載の半導体構造部。
（４０）前記第１の半導体領域がＰ＋半導体材料を含み、前記第２の半導体領域がＮ＋半導体材料を含み、前記第３の半導体領域がＮ−半導体材料を含む、前記（３８）記載の半導体構造部。
（４１）前記第１の半導体領域がＮ＋半導体材料を含み、前記第２の半導体領域がＰ＋半導体材料を含み、前記第３の半導体領域がＮ−半導体材料を含む、前記（３８）記載の半導体構造部。
【図面の簡単な説明】
【図１】本発明に従い、深さ可変ＢＯＸ及びデュアル・デプス・トレンチを含む構造を形成する方法のフロー図である。
【図２】本発明に従い、ＢＯＸに接触するトレンチを有さないトレンチ構成を示す半導体構造部の横断面図である。
【図３】本発明に従い、ＢＯＸに接触する１つのトレンチを有するトレンチ構成を示す半導体構造部の横断面図である。
【図４】本発明に従い、ＢＯＸに接触する２つのトレンチを有するトレンチ構成を示す半導体構造部の横断面図である。
【図５】本発明に従い、完全に空乏化されたＦＥＴ及び部分的に空乏化されたＦＥＴを含む構成を示す、半導体構造部の横断面図である。
【図６】本発明に従い、ＦＥＴ及び垂直ダイオードを含む構成を示す、半導体構造部の横断面図である。
【図７】本発明に従い、ＦＥＴ及び抵抗器を含む構成を示す、半導体構造部の横断面図である。
【図８】本発明に従い、デカップリング・コンデンサを含む構成を示す、半導体構造部の横断面図である。
【図９】本発明に従い、ＢＯＸと基板上面との間の空間と境界を接する外部トレンチを示す、半導体構造部の横断面図である。
【図１０】本発明に従い、トレンチ及び深さ可変ＢＯＸと共に、バルク素子としてのＦＥＴを示す、半導体構造部の横断面図である。
【図１１】本発明に従い、ＦＥＴ及び厚い酸化物素子を含む構成を示す、半導体構造部の横断面図である。
【図１２】本発明に従い、ポリシリコン有界ダイオードを含む構成を示す、半導体構造部の横断面図である。
【図１３】本発明に従い、デュアル・デプスＢＯＸ及びＦＥＴを有する非対称半導体構造部の横断面図である。
【図１４】本発明に従い、デュアル・デプスＢＯＸ及びゲート・ラテラル・ダイオード構造を有する非対称半導体構造部の横断面図である。
【図１５】本発明に従い、デュアル・デプスＢＯＸ、ゲート・ラテラル・ダイオード構造、及び垂直ダイオード構造を有する非対称半導体構造部の横断面図である。
【符号の説明】
１０、１１、１２、２１０、３１０、４１０、５１０、６１０、７１０、９１０、１０１０、１２００、１４００、１６００  半導体基板
１５、１６、１７、２１２、３１２、４１２、５１２、６１２、７１２、９１２、１０１２、１２１０、１４１０、１６１０  基板上面
２４、２５、２６、２２４、３２４、４２４、５２４、６２４、７２４、９５４、１０８０、１２５０、１４５０、１６５０  埋め込み酸化物層（ＢＯＸ）
３１、３６、２３１、２３６、３３１、３３６  トレンチ底面
３２、３４、６０、７２、８６、２３２、２３４、３３２、３３３、３３４、３３５、１０１、１０２、１０４、１２０、１４４、１５４、１５６、１６０、１６２、１９０、１９１、７９０、７９２、７９４、７９６、９５０、９５２、１０１５、１０２０、１０３０、１０６４  トレンチ
３３、３５、２３３、２３５  絶縁材料
３８、２３８、１９３  トレンチ側壁
６１、７５、９０、１３０、７３０、７５０、７７０、１０４０、１２１５  ＦＥＴ
６７、８２、９６、１３７、７３８、７５８、７７８、９３０、９４２、１０４８、１０６８  ゲート
６８、８３、９７、１３８、７４０、７６０、７８０、９３２、９４４、１０５０、１０７０  ゲート絶縁物
６９、７０、８４、８５、９８、９９、１３９、１４０、１８０、１８１、７４２、７４４、７６２、７６４、７８２、７８４、９３４、９３６、９４６、９４８、１０５２、１０５４、１０７２、１０７４  絶縁スペーサ
１００、１６１７  垂直ダイオード
１４８  抵抗器
１５０  抵抗器構造
１５１、１５２、１７２、１７６  電気コンタクト
１７０  デカップリング・コンデンサ
１７４、１７８  コンデンサ・プレート
１７９  コンデンサ誘電体
１８２  低抵抗シャント
９１５  ポリシリコン有界ダイオード構造
９２０、９４０、１０６１、１２４０、１４４０、１６４０  ゲート構造
９６０、９７０  ゲート・ダイオード
１０６０  厚い酸化物素子
１２５２、１４５２、１６５２  遷移領域
１２６０  ＦＥＴ本体
１４１５、１６１５  ゲート・ラテラル・ダイオード
１４６０、１６６０  ダイオード本体
【図１】
0004009055.tif 000002
【図２】
0004009055.tif 000003
【図３】
0004009055.tif 000004
【図４】
0004009055.tif 000005
【図５】
0004009055.tif 000006
【図６】
0004009055.tif 000007
【図７】
0004009055.tif 000008
【図８】
0004009055.tif 000009
【図９】
0004009055.tif 000010
【図１０】
0004009055.tif 000011
【図１１】
0004009055.tif 000012
【図１２】
0004009055.tif 000013
【図１３】
0004009055.tif 000014
【図１４】
0004009055.tif 000015
【図１５】
0004009055.tif 000016