(57)【特許請求の範囲】
【請求項１】
浮遊ゲートと制御ゲートが積層されたトランジスタ構造を有する電気的書き換え可能なメモリセルが配列され、消去単位毎に複数のブロックに分割されたメモリセルアレイと、
前記各ブロック毎に設けられて、データ消去時に選択されたブロックの基板領域につながる第１の駆動線に正電圧を出力する消去負荷デコード回路と、
前記各ブロック毎に設けられて、データ消去時に選択されたブロックのメモリセルの制御ゲートにつながる第２の駆動線に負電圧を出力する負電圧デコード回路と、
前記複数のブロックに共通に設けられて、データ消去動作後に前記第１及び第２の駆動線の電圧をリセットする消去電圧制御回路と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記消去電圧制御回路は、
選択されたブロックについて前記消去負荷デコード回路を介して前記第１の駆動線に正電圧を供給すると共に、データ消去後第１の制御信号によりオフ制御される第１の消去負荷回路と、
選択されたブロックについて前記負電圧デコード回路を介して前記第２の駆動線に負電圧を供給すると共に、データ消去後第１の制御信号によりオフ制御される第２の消去負荷回路と、
前記第１の消去負荷回路の出力端と各ブロックの前記消去負荷デコード回路の入力端の間を接続する第３の駆動線と、前記第２の消去負荷回路の出力端と各ブロックの前記負電圧デコード回路の入力端の間を接続する第４の駆動線との間に設けられて、データ消去後に第２の制御信号によりオン制御されて前記第３の駆動線と第４の駆動線を短絡するための短絡回路とを有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記消去負荷デコード回路は、
デコードされたブロックアドレスにより制御されて前記第３の駆動線の正電圧を前記第１の駆動線に転送する第１の転送ゲートと、
データ消去後に第３の制御信号により駆動されて前記第１の駆動線を強制接地するための第１のリセット用トランジスタとを有する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記負電圧デコード回路は、
デコードされたブロックアドレスにより制御されて前記第４の駆動線の負電圧を前記第２の駆動線に転送する第２の転送ゲートと、
データ消去後に前記第３の制御信号により駆動されて前記第２の駆動線を強制接地するための第２のリセット用トランジスタとを有する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイには、各ブロック毎に一方向に並ぶメモリセルの制御ゲートが共通接続される複数のワード線と、これに交差して複数のメモリセルのドレインが共通接続される複数のビット線とが配設され、
ワード線選択を行う行デコーダは、複数のブロックに共通に設けられた行メインデコーダと、各ブロック毎に設けられた行サブデコーダとから構成され、
ビット線選択を行う列デコーダは、複数のブロックに共通に設けられた列メインデコーダと、各ブロック毎に設けられた列サブデコーダとから構成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルアレイは、それぞれが複数のブロックから構成される複数のメモリコアに分割され、各メモリコア毎に前記消去電圧制御回路が設けられている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にチャネル消去方式により一括消去を行うフラッシュメモリにおける消去制御回路に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭフラッシュメモリは通常、一括消去される単位でメモリセルアレイがブロック分割される。例えば、４Ｍビットフラッシュメモリにおいて、データ消去の単位を６４Ｋバイト（＝５１２Ｋビット）とする。このとき、メモリセルアレイは８個のブロックに分割される。
【０００３】
この種のフラッシュメモリにおける一括消去法の一つとして、いわゆるチャネル消去方式が知られている。これは、図９に示すように、選択ブロック内のメモリセルの基板領域（ソース及びこれが形成されたｐ型ウェル）に接続される共通ソース線ＳＬに正電圧ＶＳ、制御ゲートＣＧにつながるワード線ＷＬに負電圧ＶＧを与え、ドレインにつながるビット線ＢＬをフローティングとして、メモリセルの浮遊ゲートＦＧの電子をチャネルに放出させるものである。このとき、メモリセルの浮遊ゲートＦＧの電子は、ＦＮトンネリングによってチャネルに引き抜かれる。データ消去しない非選択ブロックについては、ワード線ＷＬ及びソース線ＳＬを０Ｖとし、ビット線ＢＬをフローティングにすればよい。図１０は、この消去動作時の選択ブロックと非選択ブロックの電位関係を示している。
【０００４】
上述したチャネル消去方式を用いた場合の問題として、消去電圧ＶＳ、ＶＧをリセットする際にワード線ＷＬと基板間の寄生容量カップリングにより不都合が発生することがある。例えば、消去動作後、ワード線ＷＬに与える負電圧ＶＧを先にリセットすると、図１２（ａ）に示すように、ソース線ＳＬの正電圧ＶＳ＝１０Ｖは、容量カップリングにより１０Ｖ＋αに上昇する。このとき、図１３（ａ）に示すように、ソース線ＳＬに正電圧ＶＳを与えている消去負荷回路のＰＭＯＳトランジスタにおいて、ｐ+ドレイン１１１とｎ型ウェル１１２の間の接合が順方向バイアスとなる可能性がある。これにより順方向電流が流れると、寄生バイポーラトランジスタがオンして、ラッチアップ現象を生じ、チップが破壊されるおそれがある。
【０００５】
一方、消去動作後、ソース線ＳＬに与える正電圧ＶＳを先にリセットすると、図１２（ｂ）に示すように、ワード線ＷＬの負電圧ＶＧは容量カップリングにより、−７Ｖから更に低い−７Ｖ−αにまで低下する。このとき、図１３（ｂ）に示すように、ワード線ＷＬを駆動している行サブデコーダのＮＭＯＳトランジスタにおいて、ｎ+ドレイン１１３とｐ型ウェル１１４の間の接合が順方向バイアスとなる可能性がある。これも同様に、ラッチアップの原因となる。
【０００６】
この様な消去電圧リセット時の問題を解決するためには、例えば図８に等価回路的に示したように、消去電圧リセット制御回路６３を設けることが必要になる。消去電圧リセット制御回路６３は、消去負荷回路６１によりセルアレイブロック６０の共通ソース線ＳＬを駆動する駆動信号線６７、負電圧デコード回路６２と行サブデコーダ６４の間に配置されてデコードされた負電圧が供給される駆動信号線６８にそれぞれ挿入されたスイッチ素子ＳＷ１と、これらの駆動信号線６７，６８間を短絡するためのスイッチ素子ＳＷ２と、各駆動信号線６７，６８を強制接地するためのスイッチ素子ＳＷ３とを有する。
【０００７】
消去負荷回路６１には、正電圧発生回路６６から出力される正電圧ＭＳＬが入る。この正電圧ＭＳＬが消去負荷回路６１を介し、駆動信号線６７を介してサブセルアレイ６０の共通ソース線ＳＬに供給されることになる。負電圧デコード回路６２は、ブロックアドレスをデコードするもので、ブロックアドレスと共に負電圧発生回路６５から出力される負電圧ＶＮ０が入る。そのデコード出力が駆動信号線６８に出力され、これが更に行サブデコーダ６４により選択されたワード線ＷＬに供給される。
【０００８】
この様なリセット電圧制御回路６３によって、図１１に示すようなタイミングで消去電圧リセット制御を行う。消去動作の間、スイッチ素子ＳＷ１はオン、スイッチ素子ＳＷ２，ＳＷ３はオフである。これにより、選択ブロックでは、消去負荷回路６１により共通ソース線ＳＬに正電圧ＶＳが与えられ、負電圧デコード回路６２及び行サブデコーダ６４により選択された選択ブロックのワード線ＷＬに負電圧ＶＧが与えられる。
【０００９】
消去動作後、図１１に示すように、スイッチ素子ＳＷ１をオフにする。これにより、消去負荷回路６１と負電圧デコード回路６２の出力が供給される駆動信号線６７，６８は、フローティングになる。この状態で次に、スイッチ素子ＳＷ２をオンにする。これにより、駆動信号線６７，６８間が短絡され、それぞれ正，負のフローティング状態にあった駆動信号線６７，６８が同電位になる。そして、スイッチ素子ＳＷ２がオンしている間に、スイッチ素子ＳＷ３をオンにする。これにより、同電位にされた駆動信号線６７，６８の電荷は放電される。
【００１０】
この様な消去電圧リセット制御を行うと、先に図１２で説明したような、一方の駆動信号線を先にリセットした場合の容量カップリングが起こらない。これにより、寄生バイポーラトランジスタがオンすることによるラッチアップ現象を防止することが可能になる。
【００１１】
【発明が解決しようとする課題】
しかし、図８に示した消去電圧リセット回路６３が、セルアレイのブロック毎に配置されると、チップにおけるセルアレイの面積占有率が低くなり、チップコストの上昇や性能低下を招く。即ち図８に示す消去負荷回路６１や負電圧デコード回路６２は、各サブセルアレイ６０毎にその周囲に配置され、これだけでもセルアレイ周りのレイアウトは複雑である。これらに加えて、消去電圧リセット回路６３及びその制御信号線を各ブロック毎に配置すると、更にセルアレイ周りのレイアウトは複雑になり、セルアレイの面積を大きく圧迫する。しかも、消去電圧リセット回路６３は正、負の電圧をリセットするために、チャネル導電型や不純物濃度の異なる複数種のトランジスタが必要である。この場合、同じ導電型のトランジスタでも基板電圧を異ならせるためには、ウェル分離が必要になり、これにより消去電圧リセット回路６３の面積縮小も制約される。
【００１２】
この発明は、上記事情を考慮してなされたもので、メモリセルアレイの面積占有率を低下させることのない消去電圧制御回路を備えた不揮発性半導体記憶装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートが積層されたトランジスタ構造を有する電気的書き換え可能なメモリセルが配列され、消去単位毎に複数のブロックに分割されたメモリセルアレイと、前記各ブロック毎に設けられて、データ消去時に選択されたブロックの基板領域につながる第１の駆動線に正電圧を出力する消去負荷デコード回路と、前記各ブロック毎に設けられて、データ消去時に選択されたブロックのメモリセルの制御ゲートにつながる第２の駆動線に負電圧を出力する負電圧デコード回路と、前記複数のブロックに共通に設けられて、データ消去動作後に前記第１及び第２の駆動線の電圧をリセットする消去電圧制御回路とを有することを特徴とする。
【００１４】
この発明によると、消去電圧制御回路を、消去単位毎にブロック分割されるメモリセルアレイの複数ブロックに対して共通に設けている。従って、消去電圧制御回路を、メモリセルアレイ及び行列デコーダを含むコア回路領域の外側の周辺回路領域に配置して、メモリセルアレイの面積占有率を大きく確保することが可能になる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＥＥＰＲＯＭフラッシュメモリの構成を示す。この実施の形態においてはフラッシュメモリは複数のメモリコア０，１，…により構成されている。各メモリコアのメモリセルアレイ１は、消去単位毎に、この例では８個のブロックＢｉ（ｉ＝０，１，…，７）に分割されている。この実施の形態ではチャネル消去方式によりブロック単位で一括消去が行われる。
【００１６】
メモリセルアレイ１は、例えばＮＯＲ型の場合、図３に示すように構成される。ワード線ＷＬとビット線ＢＬが互いに交差して配列され、それらの各交差部にメモリセルＭＣが配置される。メモリセルＭＣは、図９に示したような積層ゲート構造のトランジスタ構造を持つ。１ブロックＢｉ内でワード線ＷＬ方向の複数のメモリセルＭＣの制御ゲートはワード線ＷＬにより共通に駆動され、ビット線ＢＬ方向に並ぶメモリセルＭＣのドレインは共通にビット線ＢＬに接続される。メモリセルＭＣのソースは共通ソース線ＳＬに接続される。１ブロックＢｉ内のメモリセルＭＣはひとつのｐ型ウェルに形成され、共通ソース線ＳＬはこのｐ型ウェルにも接続される。
【００１７】
図１に示すように、各メモリコアには、メモリセルアレイ１のワード線選択を行う行デコーダ２とビット線選択を行う列デコード３が配置される。また各コアについて、各ブロック毎に消去負荷デコード回路４と負電圧デコード回路５が設けられている。消去負荷デコード回路４は、データ消去時にブロックＢｉの基板領域につながる駆動線に、ブロックＢｉの選択、非選択に応じて正電圧又は接地電圧ＶＳＳを転送出力するものである。負電圧デコード回路５は、データ消去時にブロックＢｉのメモリセルの制御ゲートにつながる駆動線に、ブロックＢｉの選択、非選択に応じて負電圧を転送出力するものである。
【００１８】
各メモリコア毎の８個のブロックＢｉには共通に、消去電圧制御回路６が設けられている。この消去電圧制御回路６は、消去負荷デコード回路４及び負電圧デコード回路５によりデータ消去時にそれぞれ正電圧、負電圧が与えられる駆動線を、データ消去動作後にリセットするためのものである。
【００１９】
図２は、図１の構成をより具体的に、あるメモリコア内の二つのブロックＢ０，Ｂ１に着目して示している。ロウアドレスＲＡをデコードしてワード線選択を行う行デコーダ２は、各コア毎に一つの行メインデコーダ２ａと、これにより選択されて各ブロックＢｉ内のワード線ＷＬを駆動する行サブデコーダ２ａにより構成される。カラムアドレスＣＡをデコードしてビット線選択を行う列デコーダ３も同様に、各コア毎に一つの列メインデコーダ３ａと、これにより選択されて各ブロックＢｉ内のビット線ＢＬを選択する列サブデコーダ３ｂにより構成される。行メインデコーダ３ａと行サブデコーダ３ｂにより選択されたビット線ＢＬはセンスアンプ回路７に接続される。
【００２０】
各メモリコアのセルアレイ１、消去負荷デコード回路４、負電圧デコード回路５及び行列デコーダ２、３を含むコア回路領域の外の周辺回路領域に、８個のブロックに共通に消去電圧制御回路６が設けられる。消去電圧制御回路６は、消去負荷回路１１ａ，１１ｂと、短絡回路１３と、これらをタイミング制御する消去ロジック回路１２を有する。消去負荷回路１１ａは、正電圧発生回路１４から発生される正電圧ＶＳを駆動線２３に転送する。この駆動線２３に出力された正電圧ＶＳは、各ブロック毎に設けられた消去負荷デコード回路４に共通に入力される。そして駆動線２３の正電圧ＶＳは、ブロックアドレスＢＡにより選択された消去負荷デコード回路４を介して、セルアレイ内の共通ソース線ＳＬにつながる駆動線２１に転送されることになる。
【００２１】
消去負荷回路１１ｂは、負電圧発生回路１５から発生される負電圧ＶＧを駆動線２４に転送する。この駆動線２４に出力された負電圧ＶＧは、各ブロック毎に設けられた負電圧デコード回路５に共通に入力される。そして駆動線２４の負電圧ＶＧは、ブロックアドレスＢＡにより選択された負電圧デコード回路５を介して駆動線２２に転送され、更に選択ブロックの行サブデコーダ２ｂを介してワード線ＷＬに転送されることになる。
消去電圧制御回路６内の短絡回路１３は、データ消去後に二つの駆動線２３，２４の間を短絡し、従って各ブロックに入る二つの駆動線２１，２２の間を短絡して、消去電圧（正電圧ＶＳと負電圧ＶＧ）をリセットする働きをする。
【００２２】
図４、図５及び図６は、図２の構成の要部を更に具体的に示したものである。消去電圧制御回路６における消去負荷回路１１ａ，１１ｂは、図４に示すようにそれぞれ一つのＰＭＯＳトランジスタＱＰ１，ＱＮ０により構成されている。これらのトランジスタＱＰ１，ＱＮ０は、図８に示したスイッチ素子ＳＷ１に相当するもので、消去ロジック回路１２から出力される制御信号Ｓ１及びその反転信号Ｓ１Ｂによりオンオフ制御される。即ちトランジスタＱＰ１は、消去負荷デコード回路４を介して選択ブロックの共通ソース線ＳＬにつながる駆動線２３，２１を、データ消去後にフローティング状態に設定するために用いられる。トランジスタＱＮ０は、負電圧デコード回路５を介して選択ブロックの行サブデコーダ２ｂにつながる駆動線２４，２２を、データ消去後にフローティング状態に設定するために用いられる。
【００２３】
消去電圧制御回路６における短絡回路１３は、駆動線２３，２４間に挿入されたＮＭＯＳトランジスタＱＮ１、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ２により構成される。正電圧発生回路１４が出力する正電圧によりゲートが駆動されるＮＭＯＳトランジスタＱＮ１と、ゲートが接地されたＰＭＯＳトランジスタＱＰ２は、短絡抵抗素子を構成している。ＮＭＯＳトランジスタＱＮ２は、消去ロジック回路１２からの制御信号Ｓ２によりゲートが制御されるもので、図８に示すスイッチ素子ＳＷ２に相当する。即ちこのトランジスタＱＮ２は、データ消去後にオンにすることにより、駆動線２３，２４の間を短絡するものである。
【００２４】
消去負荷デコード回路４は、図５に示すように、ブロックアドレスＢＡをデコードするＮＡＮＤゲートＧ１１と、その出力により制御されて駆動線２３の正電圧ＶＳを駆動線２１に転送するＣＭＯＳ転送ゲートＴＧ１を有する。消去負荷デコード回路４はまた、ブロックアドレスＢＡのデコード出力と消去ロジック回路１２から得られる制御信号Ｓ３の論理積をとるＮＡＮＤゲートＧ１２と、その出力により制御されて駆動線２１を強制接地するためのＮＭＯＳトランジスタＱＮ１１を有する。トランジスタＱＮ１１は、選択ブロックの共通ソース線ＳＬにつながる駆動線２１の電圧を強制リセットするためのもので、図８のスイッチ素子ＳＷ３に相当する。
【００２５】
負電圧デコード回路５は、図６に示すように、ブロックアドレスＢＡをデコードするＮＡＮＤゲートＧ２１と、その出力により制御されて駆動線２４の負電圧ＶＧを駆動線２２に転送するＣＭＯＳ転送ゲートＴＧ２を有する。負荷デコード回路５はまた、ブロックアドレスＢＡのデコード出力と消去ロジック回路１２から得られる制御信号Ｓ３の論理積をとるＮＡＮＤゲートＧ２２と、その出力により制御されて駆動線２２を強制接地するためのＮＭＯＳトランジスタＱＮ１２を有する。トランジスタＱＮ１２は、選択ブロックの行サブデコーダ２ｂを介してワード線ＷＬにつながる駆動線２２の電圧を強制リセットするためのもので、図８のスイッチ素子ＳＷ３に相当する。
【００２６】
なお図４の消去負荷デコード回路４と図５の負電圧デコード回路５には、それぞれブロックアドレスＢＡをデコードするＮＡＮＤゲートＧ１１，Ｇ１２を示している。これらは同じブロックについて同時に選択状態になるものであるから、ＮＡＮＤゲートＧ１１，Ｇ１２は共有とすることができる。
【００２７】
この実施の形態において、データの一括消去は従来と同様に行われる。即ち、データ消去時、選択ブロックについて、消去負荷デコード回路４及び負電圧デコード回路５が選択状態（活性状態）になる。これにより、選択ブロックでは図５及び図６に示す転送ゲートＴＧ１，ＴＧ２がオンとなる。また、消去電圧制御回路６においては、図７に示すように、制御信号Ｓ１が“Ｌ”であり、消去負荷回路１１ａ，１１ｂがオンである。これにより、駆動線２３，２１を介して選択ブロック内の全メモリセルの基板領域（ブロック内メモリセルに共通に形成されたｐ型ウェルとこれが形成されているｎ型ウェル及びメモリセルのソース）に正電圧ＶＳが与えられる。また、駆動線２４，２２を介し行サブデコーダ２ｂを介してブロック内メモリセルの制御ゲートにつながるワード線ＷＬに負電圧ＶＧが与えられる。この結果、メモリセルの浮遊ゲートの電子がチャネル領域に放出され、しきい値電圧が負方向にシフトした消去状態が得られる。
【００２８】
このデータ消去時、非選択ブロックでは、消去負荷デコード回路４及び負電圧デコード回路５は非選択状態、即ち図５及び図６に示す転送ゲートＴＧ１，ＴＧ２はオフに保たれる。また消去負荷デコード回路４及び負電圧デコード回路５では、ＮＡＮＤゲートＧ１２，Ｇ２２の出力が“Ｈ”、従ってＮＭＯＳトランジスタＱＮ１１，ＱＮ１２がオンであり、駆動線２１，２２は接地状態、即ち非選択ブロック内の共通ソース線ＳＬ及びワード線ＷＬは接地状態に保たれる。
【００２９】
またこのデータ消去時、図７に示すように制御信号Ｓ２は“Ｌ”であり、短絡回路１３はオフを保つ。制御信号Ｓ３は“Ｈ”であり、これにより選択ブロックの消去負荷デコード回路４及び負電圧デコード回路５では、図５及び図６に示すリセット用トランジスタＱＮ１１，ＱＮ１２はオフである。
【００３０】
消去動作後、図７に示すように制御信号Ｓ１が“Ｈ”になる（時刻ｔ１）。これにより消去負荷回路１１ａ，１１ｂはオフになる。即ち、正電圧側の駆動線２３とこれに負荷デコード回路４を介して接続される選択ブロックの正電圧側駆動線２１が、正電圧発生回路１４から切り離されてフローティングになる。同様に負電圧側の駆動線２４，２２が、負電圧発生回路１５から切り離されてフローティングになる。その後、図７に示すように、制御信号Ｓ２が一定時間“Ｈ”になる（時刻ｔ２ーｔ４）。これにより短絡回路１３がオンになり、フローティングとされている正電圧側の駆動線２３，２１と負電圧側の駆動線２４，２２とは、短絡されてイコライズされる。
【００３１】
その後、制御信号Ｓ２が“Ｈ”にある間に、制御信号Ｓ３が“Ｌ”になる（時刻ｔ３）。これにより、選択ブロック内の消去負荷デコード回路４及び負電圧デコード回路５では、それぞれＮＡＮＤゲートＧ１１，Ｇ１２の出力が“Ｈ”になり、リセット用トランジスタＱＮ１１，ＱＮ１２オンになる。これにより、選択ブロックの駆動線２１，２２は共に強制接地され、リセットされる。
【００３２】
以上のようにこの実施の形態においても、消去時にコア回路内で正電圧が与えられる駆動線２１と負電圧が与えられる駆動線２２を消去後にまずフローティングにし、その後これらの間を短絡した後に強制接地して、消去電圧をリセットしている。従って、消去動作後のワード線ＷＬと基板との間の容量カップリングにより無用な寄生バイポーラトランジスタ動作が防止され、ラッチアップ等によるチップ破壊が防止される。しかもこの実施の形態において、以上の消去電圧リセットのためにコア回路領域に消去電圧リセット用のスイッチ素子を配置せず、消去負荷回路は周辺回路領域に複数ブロックに共通のものとして配置してこれをオンオフ制御している。また正電圧側と負電圧側の駆動線を短絡するための短絡回路も周辺回路領域に複数ブロックについて共有させて配置している。これにより、コア回路領域においてセルアレイの面積占有率を大きく確保することができる。
【００３３】
【発明の効果】
以上述べたようにこの発明によれば、チャネル消去方式によりデータ消去を行うＥＥＰＲＯＭフラッシュメモリにおいて、消去電圧のリセットを行う消去電圧制御回路を、複数のブロックに対して共通に周辺回路領域に配置することにより、コア回路領域のセルアレイ面積占有率を大きく確保することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるフラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリの要部構成を示す図である。
【図３】同フラッシュメモリのセルアレイ構成を示す図である。
【図４】同フラッシュメモリの要部構成を示す図である。
【図５】同フラッシュメモリの消去負荷でコード回路を示す図である。
【図６】同フラッシュメモリの負電圧デコード回路を示す図である。
【図７】同フラッシュメモリの消去電圧リセットの動作タイミングを示す図である。
【図８】従来のフラッシュメモリの消去電圧リセット制御回路の構成を示す図である。
【図９】フラッシュメモリの消去時のメモリセル印加電圧を示す図である。
【図１０】フラッシュメモリの消去時のメモリセル印加電圧を示す図である。
【図１１】従来の消去電圧リセット制御回路の動作タイミングを示す図である。
【図１２】消去電圧リセット制御回路を用いない場合の容量カップリングの様子を示す図である。
【図１３】容量カップリングにより生じる不都合を説明するための図である。
【符号の説明】
１…メモリセルアレイ、２…行デコーダ、３…列デコーダ、４…消去負荷デコード回路、５…負電圧デコード回路、６…消去電圧制御回路、１１ａ，１１ｂ…消去負荷回路、１２…消去ロジック回路、１３…短絡回路、１４…正電圧発生回路、１５…負電圧発生回路、２１，２３…正電圧駆動線、２２，２４…負電圧駆動線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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