(57)【特許請求の範囲】
【請求項１】
外部から入力する多値化されている電流データを、２値電圧レベルのデータの集合体に変換するＡＤコンバータを有するデータ入力回路と、
前記データ入力回路から２値電圧レベルのデータが供給される内部回路と、
前記内部回路から供給される２値電圧レベルのデータの集合体を多値化するＤＡコンバータを有し、多値化された電流データを外部に出力するデータ出力回路と、を具備し、
前記外部から入力する多値化されている電流データを電流出力として後段に転送する電流転送回路、をさらに備え、
前記電流転送回路は、前記外部から入力する多値化されている電流データを電流通路の一端とゲートとに受ける電流入力用トランジスタにカレントミラー接続された第１のトランジスタと、
前記第１のトランジスタの電流通路の一端に、電流通路の一端及びゲートを接続した第２のトランジスタと、
前記第２のトランジスタにカレントミラー接続され、前記外部から入力する多値化されている電流データを電流出力として後段に転送する第３のトランジスタと、を含むことを特徴とする半導体集積回路装置。
【請求項２】
外部から入力する多値化されている電流データを、２値電圧レベルのデータの集合体に変換するＡＤコンバータを有するデータ入力回路と、
前記データ入力回路から２値電圧レベルのデータが供給される内部回路と、
前記内部回路から供給される２値電圧レベルのデータの集合体を多値化するＤＡコンバータを有し、多値化された電流データを外部に出力するデータ出力回路と、を具備し、
前記ＡＤコンバータおよびＤＡコンバータは、電流源としてクロック信号電流を使用することを特徴とする半導体集積回路装置。
【請求項３】
前記電流源として使用されるクロック信号電流は、前記電流データの送受信に使用されるクロック信号電流からカレントミラーにより生成された電流であることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
外部から入力する多値化されている電流データを、２値電圧レベルのデータの集合体に変換するＡＤコンバータを有するデータ入力回路と、
前記データ入力回路から２値電圧レベルのデータが供給される内部回路と、
前記内部回路から供給される２値電圧レベルのデータの集合体を多値化するＤＡコンバータを有し、多値化された電流データを外部に出力するデータ出力回路と、を具備し、
前記外部から入力する多値化されている電流データを、前記ＡＤコンバータおよびＤＡコンバータを介して外部に出力する動作モードと、
前記外部から入力する多値化されている電流データを、前記ＡＤコンバータおよびＤＡコンバータを介さずに外部に出力する電流転送モードと、を備えることを特徴とする半導体集積回路装置。
【請求項５】
外部から入力する多値化されている電流データを、２値電圧レベルのデータの集合体に変換するＡＤコンバータを有するデータ入力回路と、
前記データ入力回路から２値電圧レベルのデータが供給される内部回路と、
前記内部回路から供給される２値電圧レベルのデータの集合体を多値化するＤＡコンバータを有し、多値化された電流データを外部に出力するデータ出力回路と、を具備し、
外部から入力される、あるいは外部に出力されるクロック信号は、電流制御されたクロック信号電流であり、
前記クロック信号電流を外部に出力する回路として、電源ノードと接地ノードとの間に接続された基準電流源、クロック制御信号がゲートに印加される第１のトランジスタおよびドレイン・ゲートどうしが接続された第２のトランジスタ、およびこの第２のトランジスタの電流を折り返したクロック信号電流を、外部の信号線に出力する第１のカレントミラー回路と、
前記クロック信号電流が外部から入力される回路として、ドレイン・ゲートどうしが接続され、外部のクロック信号線から入力するクロック信号電流がドレインに入力するトランジスタ、およびこのトランジスタの電流を折り返してクロック信号電流を取り出す第２のカレントミラー回路を具備することを特徴とする半導体集積回路装置。
【請求項６】
外部から入力する多値化されている電流データを、２値電圧レベルのデータの集合体に変換するＡＤコンバータを有するデータ入力回路と、
前記データ入力回路から２値電圧レベルのデータが供給される内部回路と、
前記内部回路から供給される２値電圧レベルのデータの集合体を多値化するＤＡコンバータを有し、多値化された電流データを外部に出力するデータ出力回路と、を具備し、
前記データ出力回路は、前記ＤＡコンバータにより前記２値の電圧レベルのデータの集合体を多値化する際に、同時にクロック信号分を含ませ、クロック信号電流が重畳された電流データを外部に出力し、
前記データ入力回路は、前記クロック信号電流が重畳された電流データ入力を前記ＡＤコンバータにより２値の電圧レベルのデータの集合体に変換する際に、同時にクロック信号電流分を取り出すことを特徴とする半導体集積回路装置。
【請求項７】
前記ＤＡコンバータは、
基準電流源トランジスタと、
前記基準電流源トランジスタに対してそれぞれカレントミラー接続され、基準電流源トランジスタの電流値に比べて２n-1 倍に重み付けされた電流値を持つようにサイズが設定された第１〜第ｎの重み付け電流源トランジスタと、
前記基準電流源トランジスタに対してカレントミラー接続され、基準電流源用トランジスタの電流値と等しい電流値を持つようにサイズが設定されたクロック電流源トランジスタと、
前記第１〜第ｎの重み付け電流源トランジスタに対応して各一端が接続され、各他端は一括されて出力ノードに接続され、２n-1倍に重み付けされた電流値を持つようにサイズが設定され、各ゲートに対応してｎビットの２進電圧データのうちの最下位ビット〜最上位ビットが入力する第１〜第ｎのスイッチ用トランジスタと、
前記出力ノードと前記クロック電流源トランジスタとの間に接続され、ゲートにＤＡ変換入力用クロック信号が入力するクロックスイッチ用トランジスタと
を具備することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記ＤＡコンバータは、
基準電流源トランジスタと、
前記基準電流源トランジスタに対してそれぞれカレントミラー接続され、基準電流源トランジスタの電流値に比べて２n倍に重み付けされた電流値を持つようにサイズが設定された第１〜第（ｎ＋１）の重み付け電流源トランジスタと、
前記第１〜第（ｎ＋１）の重み付け電流源トランジスタに対応して各一端が接続され、各他端は一括されて出力ノードに接続され、２n倍に重み付けされた電流値を持つようにサイズが設定され、各ゲートに対応してｎビットの２進電圧データのうちの最下位ビット〜最上位ビットおよびクロックビットが入力する第１〜第（ｎ＋１）のスイッチ用トランジスタと
を具備することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】
前記ＤＡコンバータは、
基準電流源トランジスタと、
前記基準電流源トランジスタに対してそれぞれカレントミラー接続され、基準電流源トランジスタの電流値に比べて２n-1倍、1/2倍に重み付けされた電流値を持つようにサイズが設定された第１〜第（ｎ＋１）の重み付け電流源トランジスタと、
前記第１〜第（ｎ＋１）の重み付け電流源トランジスタに対応して各一端が接続され、各他端は一括されて出力ノードに接続され、２n-1倍、1/2倍に重み付けされた電流値を持つようにサイズが設定され、各ゲートに対応してｎビットの２進電圧データのうちの最下位ビット〜最上位ビットおよびクロックビットが入力する第１〜第（ｎ＋１）のスイッチ用トランジスタと
を具備することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
前記ＡＤコンバータは、
比較イネーブル信号を受けて流れる基準電流の２n-1倍に重み付けされた電流値と入力電流との大小を比較し、ｎビットの２進データのうちの最上位であるｎ番目のビットの論理レベルを決定する第１の比較回路と、
前記ｎ番目のビットの論理レベルに応じて、入力電流から基準電流の２n-1倍の電流値を引いたものまたは入力電流と、前記比較イネーブル信号を受けて流れる基準電流の２n-2倍の電流との大小を比較し、前記２進データのうちのｎ−１番目のビットの論理レベルを決定する第２の比較回路と、
入力電流から基準電流の上位ビットの論理レベルの組み合わせに応じた倍数の電流値を引いたものまたは入力電流と、前記比較イネーブル信号を受けて流れる基準電流の２n-3倍〜1倍の電流との大小をそれぞれ対応して比較し、前記２進データのうちのｎ−２番目〜最下位のビットの論理レベルを決定する第３の比較回路〜第ｎの比較回路と
を具備することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１１】
前記ＡＤコンバータは、
比較イネーブル信号を受けて流れる基準電流の２n-1＋１倍に重み付けされた電流値と入力電流との大小を比較し、ｎビットの２進データのうちの最上位であるｎ番目のビットの論理レベルを決定する第１の比較回路と、
前記ｎ番目のビットの論理レベルに応じて、前記入力電流から基準電流の２n倍の電流値を引いたものまたは前記入力電流と、前記比較イネーブル信号を受けて流れる基準電流の２n-2＋１倍の電流との大小を比較し、前記２進データのうちのｎ−１番目のビットの論理レベルを決定する第２の比較回路と、
前記基準電流に対して上位ビットの論理レベルの組み合わせに応じた倍数分に相当する電流値を前記入力電流から引いたものまたは前記入力電流と、前記比較イネーブル信号を受けて流れる基準電流の２n-3＋１倍〜２0＋１倍の電流との大小をそれぞれ対応して比較し、前記２進データのうちのｎ−２番目〜最下位のビットの論理レベルを決定する第３の比較回路〜第ｎの比較回路と、
前記基準電流に対して前記基準電流の前記最上位〜最下位ビットの論理レベルの組み合わせに応じた倍数分に相当する電流値を前記入力電流から引いたものまたは前記入力電流と、前記比較イネーブル信号を受けて流れる基準電流の１倍の電流との大小を比較し、クロック信号の論理レベルを決定するクロック信号用比較回路と
を具備することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１２】
前記ＡＤコンバータは、
比較イネーブル信号を受けて流れる基準電流の２n倍に重み付けされた電流値と入力電流との大小を比較し、クロック信号の論理レベルを決定するクロック信号用比較回路と、
前記クロック信号を受けて流れる基準電流の（２n＋２n-1）倍に重み付けされた電流値と入力電流との大小を比較し、ｎビットの２進データのうちの最上位であるｎ番目のビットの論理レベルを決定する第１の比較回路と、
前記ｎ番目のビットの論理レベルに応じて、前記入力電流から基準電流の２n-1 倍の電流値を引いたものまたは前記入力電流と、前記クロック信号を受けて流れる基準電流の（２n＋２n-2）倍の電流との大小を比較し、前記２進データのうちのｎ−１番目のビットの論理レベルを決定する第２の比較回路と、
前記基準電流に対して上位ビットの論理レベルの組み合わせに応じた倍数分に相当する電流値を前記入力電流から引いたものまたは前記入力電流と前記クロック信号を受けて流れる基準電流の（２n＋２n-3）〜（２n＋１）倍の電流との大小をそれぞれ対応して比較し、前記２進データのうちのｎ−２番目〜最下位のビットの論理レベルを決定する第３の比較回路〜第ｎの比較回路と
を具備することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１３】
前記ＡＤコンバータは、
比較イネーブル信号を受けて流れる基準電流の２n-1＋1/2倍に重み付けされた電流値と入力電流との大小を比較し、ｎビットの２進データのうちの最上位であるｎ番目のビットの論理レベルを決定する第１の比較回路と、
前記ｎ番目のビットの論理レベルに応じて、前記入力電流から基準電流の２n-1倍の電流値を引いたものまたは前記入力電流と、前記比較イネーブル信号を受けて流れる基準電流の２n-2＋1/2倍の電流との大小を比較し、前記２進データのうちのｎ−１番目のビットの論理レベルを決定する第２の比較回路と、
前記基準電流に対して上位ビットの論理レベルの組み合わせに応じた倍数分に相当する電流値を前記入力電流から引いたものまたは前記入力電流と、前記比較イネーブル信号を受けて流れる基準電流の２n-3＋1/2倍〜２0＋1/2倍の電流との大小をそれぞれ対応して比較し、前記２進データのうちのｎ−２番目〜最下位のビットの論理レベルを決定する第３の比較回路〜第ｎの比較回路と、
前記基準電流に対して前記最上位〜最下位のビットの論理レベルの組み合わせに応じた倍数分に相当する電流値を前記入力電流から引いたものまたは前記入力電流と、前記比較イネーブル信号を受けて流れる基準電流の1/2倍の電流との大小を比較し、クロック信号の論理レベルを決定するクロック信号用比較回路と
を具備することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１４】
前記ＡＤコンバータで使用する基準電流の値は、前記ＤＡコンバータで使用する基準電流の値の1/2倍より大きく、2倍より小さいことを特徴とする請求項６乃至請求項１３いずれか一項に記載の半導体集積回路装置。
【請求項１５】
前記ＡＤコンバータおよび前記ＤＡコンバータで使用する基準電流は、基準電流源からの基準電流を受ける互いに異なるサイズを有するトランジスタにより生成されることを特徴とする請求項１４に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびデータ・信号伝送システムに係り、特に半導体集積回路装置間で交わされるデータまたは信号を電流量で扱うものに関するもので、例えば半導体メモリとそのコントローラが接続される伝送システムに使用されるものである。
【０００２】
【従来の技術】
複数のＬＳＩ間を接続する従来の伝送システムは、データとして電圧電位を取り扱っており、例えば半導体メモリとそのコントローラが接続される従来の伝送システムは、図５６あるいは図５７に示すように構成されている。
【０００３】
図５６に示す従来の伝送システムは、複数の同期型ダイナミックメモリ(SDRAM)421を二次元に並べ、共通のメモリコントローラ420から各SDRAM 421にクロック信号Clock、アドレス信号Addressを供給するためのクロック・アドレスバス422を接続し、前記メモリコントローラ420と各行のSDRAM 421との間に対応してデータDATAを伝送するためのデータバス423を接続し、前記メモリコントローラ420から各列のSDRAM 421に対応して制御信号（RAS#1、CAS#1、WE#1、CS#1）〜（RAS#4、CAS#4、WE#4、CS#4）を供給するための制御信号バス424を接続している。
【０００４】
上記複数のSDRAM 421をプリント基板上に、二次元に並べたメモリモジュールの構成は、データのバス幅を稼ぐことができ、比較的低速のバスで大量のデータを伝送することができる。
【０００５】
しかし、図５６に示した伝送システムは、バス配線が多いという問題と、バスが終端されていないので反射ノイズがのりやすく、データ読み出しを高速化できないという問題がある。さらに、制御信号バス、アドレスバス、データバスの負荷が揃えられていないので、メモリコントローラから各SDRAMまでの距離に応じて、各SDRAMにおける各信号間のセットアップ／ホールド時間のタイミングが変わる。
【０００６】
これにより、各SDRAMにおけるタイミング余裕を短くすることができないので、各SDRAMの動作を高速化することができない。したがって、データの転送レートを上げようとすると、バス幅を増やすしかなく、メモリモジュールのレイアウトが困難になり、さらに、各信号間の負荷を揃え難くなる。
【０００７】
一方、図５７に示す従来の伝送システムは、複数のRambus型ＤＲＡＭ(RDRAM)331を一次元のデータ伝送路であるRambus channel（Rambus社提唱）を介して接続し、このRambus channelと外部バスとの間にメモリコントローラ330を接続し、基準電位Ｖrefおよびクロック信号源332からの同期クロックCTMを、Rambus channelを介して各RDRAM 331に供給するようにしたものである。なお、上記Rambus channelは、反射ノイズが起こらないように終端抵抗(terminal resistance)333により終端され、バスの伝達データ信号間のスキューを抑えるため、各バスの負荷が揃えられている。
【０００８】
上記したような複数のRDRAM 331をプリント基板上に、一次元に並べたメモリモジュールの構成は、バス構成を単純化することができ、同期クロックを高速化して大量のデータの送受信を行うことができる。
【０００９】
【発明が解決しようとする課題】
しかし、図５７に示した伝送システムは、バス幅を増やす代わりに、データの送受信を高速化したので、メモリモジュール全体でのバス間のスキューの仕様が厳しく、クロックドライバのジッタも制限される。それに対応するためには、メモリモジュールのプリント基板上の配線の抵抗、インダクタンス及び配線間の相互インタクタンスを精密に制御せねばならず、コスト高に繋がる。
【００１０】
加えて、ＬＳＩの素子の微細化により、メモリモジュール内のＬＳＩのトランジスタの耐圧を考慮して、出力用の電源電圧（図５６参照）やバスの終端電圧VTERM（図５７参照）を低下していかざるを得なくなる。すると、データの電圧振幅も低下することになり、データの誤読み出しが発生し易くなる。
【００１１】
上記したように比較的低速のバスで大量のデータを扱う従来の伝送システムでは、バス配線が多くなるとともにデータ読み出しを高速化できないという事情がある。
【００１２】
また、バス構成を単純化するとともに、同期クロックを高速化して大量のデータの送受信を行う従来の伝送システムでは、システム全体でのバス間のスキューの仕様が厳しく、クロックドライバのジッタも制限されるので、それに対応するためにコスト高に繋がるという事情がある。
【００１３】
さらに両者に共通の事情として、微細化に伴い、メモリモジュール内のＬＳＩのトランジスタの耐圧を考慮し、出力用の電源電圧（図５６参照）および終端電圧（図５７参照）を低下させ、データの振幅を低下させると、データの誤読み出しが発生し易くなるという事情もある。
【００１４】
本発明は上記事情を解決すべくなされたもので、伝送データとして電流量を取り扱うことにより、伝送データとして電圧電位を取り扱う場合の事情を避けることが可能になるデータ・信号伝送システムおよび半導体集積回路装置を提供することを目的とする。
【００１５】
また、本発明は、電流データの多値化を行うことにより、伝送データ幅の増大を伴うことなく多値のデータ伝送を行うことが可能になり、電圧ノイズマージンが広く、ＬＳＩの素子の微細化に伴う電源電圧、外部信号線の振幅電圧の低下にも耐えることが容易になり、低速の同期クロックを伝送する場合でも大量のデータの送受信が可能となる半導体集積回路装置およびそれを用いたデータ・信号伝送システムを提供することを目的とする。
【００１６】
【課題を解決するための手段】
この発明の第１態様に係る半導体集積回路装置は、外部から入力する多値化されている電流データを、２値電圧レベルのデータの集合体に変換するＡＤコンバータを有するデータ入力回路と、前記データ入力回路から２値電圧レベルのデータが供給される内部回路と、前記内部回路から供給される２値電圧レベルのデータの集合体を多値化するＤＡコンバータを有し、多値化された電流データを外部に出力するデータ出力回路と、を具備し、前記外部から入力する多値化されている電流データを電流出力として後段に転送する電流転送回路、をさらに備え、前記電流転送回路は、前記外部から入力する多値化されている電流データを電流通路の一端とゲートとに受ける電流入力用トランジスタにカレントミラー接続された第１のトランジスタと、前記第１のトランジスタの電流通路の一端に、電流通路の一端及びゲートを接続した第２のトランジスタと、前記第２のトランジスタにカレントミラー接続され、前記外部から入力する多値化されている電流データを電流出力として後段に転送する第３のトランジスタと、を含む。
また、この発明の第２態様に係る半導体集積回路装置は、外部から入力する多値化されている電流データを、２値電圧レベルのデータの集合体に変換するＡＤコンバータを有するデータ入力回路と、前記データ入力回路から２値電圧レベルのデータが供給される内部回路と、前記内部回路から供給される２値電圧レベルのデータの集合体を多値化するＤＡコンバータを有し、多値化された電流データを外部に出力するデータ出力回路と、を具備し、前記ＡＤコンバータおよびＤＡコンバータは、電流源としてクロック信号電流を使用する。
【００１７】
また、この発明の第３態様に係る半導体集積回路装置は、外部から入力する多値化されている電流データを、２値電圧レベルのデータの集合体に変換するＡＤコンバータを有するデータ入力回路と、前記データ入力回路から２値電圧レベルのデータが供給される内部回路と、前記内部回路から供給される２値電圧レベルのデータの集合体を多値化するＤＡコンバータを有し、多値化された電流データを外部に出力するデータ出力回路と、を具備し、前記外部から入力する多値化されている電流データを、前記ＡＤコンバータおよびＤＡコンバータを介して外部に出力する動作モードと、前記外部から入力する多値化されている電流データを、前記ＡＤコンバータおよびＤＡコンバータを介さずに外部に出力する電流転送モードと、を備える。
【００１８】
また、この発明の第４態様に係る半導体集積回路装置は、外部から入力する多値化されている電流データを、２値電圧レベルのデータの集合体に変換するＡＤコンバータを有するデータ入力回路と、前記データ入力回路から２値電圧レベルのデータが供給される内部回路と、前記内部回路から供給される２値電圧レベルのデータの集合体を多値化するＤＡコンバータを有し、多値化された電流データを外部に出力するデータ出力回路と、を具備し、外部から入力される、あるいは外部に出力されるクロック信号は、電流制御されたクロック信号電流であり、前記クロック信号電流を外部に出力する回路として、電源ノードと接地ノードとの間に接続された基準電流源、クロック制御信号がゲートに印加される第１のトランジスタおよびドレイン・ゲートどうしが接続された第２のトランジスタ、およびこの第２のトランジスタの電流を折り返したクロック信号電流を、外部のクロック信号線に出力する第１のカレントミラー回路と、前記クロック信号電流が外部から入力される回路として、ドレイン・ゲートどうしが接続され、外部のクロック信号線から入力するクロック信号電流がドレインに入力するトランジスタ、およびこのトランジスタの電流を折り返してクロック信号電流を取り出す第２のカレントミラー回路を具備する。
【００１９】
また、この発明の第５態様に係る半導体集積回路装置は、外部から入力する多値化されている電流データを、２値電圧レベルのデータの集合体に変換するＡＤコンバータを有するデータ入力回路と、前記データ入力回路から２値電圧レベルのデータが供給される内部回路と、前記内部回路から供給される２値電圧レベルのデータの集合体を多値化するＤＡコンバータを有し、多値化された電流データを外部に出力するデータ出力回路と、を具備し、前記データ出力回路は、前記ＤＡコンバータにより前記２値の電圧レベルのデータの集合体を多値化する際に、同時にクロック信号分を含ませ、クロック信号電流が重畳された電流データを外部に出力し、前記データ入力回路は、前記クロック信号電流が重畳された電流データ入力を前記ＡＤコンバータにより２値の電圧レベルのデータの集合体に変換する際に、同時にクロック信号電流分を取り出す。
【００２０】
【発明の実施の形態】
まず、本発明の概要を説明する。
【００２１】
本発明に係るデータ伝送システムおよびそれに適合するＬＳＩでは、半導体集積回路装置間で多値化されている電流データまたは信号により、データまたは信号の伝送を行うことを特徴とする。データの電流伝送を行う場合には、基本的に送信側と受信側とが１対１であるのが望ましいので、単純に大量のデータ・信号を転送しようとすると、データ線数・信号線数が増大する。
【００２２】
それを避けるために、電流は加算性があることに着目して、データ（電流）の多値化を行う。この電流の多値化は、電圧の多値化と比べてノイズマージンが広い。また、データ（電流）の多値化により、低速の同期クロックの伝送手段を用いる場合でも、大量のデータの送受信が可能となる。
【００２３】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２４】
＜第１実施形態＞
図１は、第１実施形態に係るＬＳＩの一部を示すブロック図である。ここでは、第１のＬＳＩ(CHIP-A)11のデータ出力回路部が電流出力、第２のＬＳＩ(CHIP-B)12のデータ入力回路部が電流入力である場合のシステム構成を簡略的に示している。
【００２５】
即ち、第１のＬＳＩ11のデータ出力回路部は、内部回路13から出力される２値の電圧データを多値化するdigital-to-analog converter（ＤＡＣ）14と、このＤＡＣ14の出力DACoutを多値の電流値として外部データ線1に出力する出力バッファ用のＰＭＯＳトランジスタ15とを有する。
【００２６】
上記外部データ線1から多値の電流が入力する第２のＬＳＩ12のデータ入力回路部は、前記外部データ線1からの入力電流を受ける入力バッファ用のＮＭＯＳトランジスタ16と、このトランジスタ16にカレントミラー接続されたＮＭＯＳトランジスタ17と、このトランジスタ17に流れる電流ADCinを、２値の電圧データに変換し、内部回路18に供給するanalog-to-digital converter（ＡＤＣ）19とを有する。
【００２７】
上記構成によれば、第１のＬＳＩ11は２値の電圧データを多値化した電流データを外部データ線1に出力し、第２のＬＳＩ12は外部データ線1から入力する多値化した電流データを２値の電圧データに変換して取り出すことが可能である。したがって、複数のＬＳＩの間で外部データ線1を介して多値化した電流データを伝送可能な伝送システムを実現することができる。
【００２８】
＜第２実施形態＞
図２は、第２実施形態に係るＬＳＩの一部を示すブロック図である。ここでは、第１のＬＳＩ(CHIP-A)21のデータ出力回路部が電流入力、第２のＬＳＩ(CHIP-B)22のデータ入力回路部が電流出力である場合のシステム構成を簡略的に示している。
【００２９】
即ち、第１のＬＳＩ21のデータ出力回路部は、内部回路13から出力される２値の電圧データを多値化するＤＡＣ23と、このＤＡＣ23の出力を多値の電流に変換するＰＭＯＳトランジスタ24と、このトランジスタ24から多値の電流を受けるＮＭＯＳトランジスタ25と、このトランジスタ25にカレントミラー接続され、多値の電流データを外部データ線1から吸い込む出力バッファ用のＮＭＯＳトランジスタ26とを有する。
【００３０】
第２のＬＳＩ22のデータ入力回路部は、前記外部データ線1に接続され、多値の電流データを吐き出し、前記多値の電流データに応じて２値の電圧データに変換し、内部回路18に供給するＡＤＣ27を有する。
【００３１】
上記構成によれば、前述した第１実施形態と同様に、第１のＬＳＩ21は２値の電圧データを多値化した電流データを外部データ線1に出力し、第２のＬＳＩ22は外部データ線1から入力する多値化した電流データを２値の電圧データに変換して取り出すことが可能である。したがって、複数のＬＳＩの間で外部データ線1を介して多値化した電流データを伝送可能な伝送システムを実現することができる。
【００３２】
＜第３実施形態＞
図３は、第３実施形態に係るＬＳＩの一部を示すブロック図である。ここでは、第１のＬＳＩ(CHIP-A)31および第２のＬＳＩ(CHIP-B)32は、それぞれデータ入力回路部とデータ出力回路部の二重構成を有し、データ伝送方向がそれぞれ片方向である２本の外部データ線1a、1bにより接続されている場合のシステム構成を示している。
【００３３】
そして、各ＬＳＩ31、32は、データ入力回路が外部データ線に接続されるノードと、データ出力回路が外部データ線に接続されるノードとは別々に分離されている。
【００３４】
即ち、第１のＬＳＩ31のデータ出力回路部は、図１中の第１のＬＳＩ11のデータ出力回路部と同様に、内部回路13から出力される２値の電圧データを多値化するＤＡＣ14と、このＤＡＣ14の出力を多値の電流に変換して外部データ線1aに出力する出力バッファ用のトランジスタ15を有する。
【００３５】
また、第１のＬＳＩ31のデータ入力回路部は、外部データ線1bに接続され、図１中の第２のＬＳＩ12のデータ入力回路部と同様に、多値の電流入力に応じて電流が流れる入力バッファ用のトランジスタ16、17と、多値の電流を２値の電圧データに変換して内部回路13に供給するＡＤＣ19を有する。
【００３６】
一方、第２のＬＳＩ32のデータ入力回路部は、外部データ線1aに接続され、前記第２のＬＳＩ31のデータ入力回路部と同様に、多値の電流入力に応じて電流が流れる入力バッファ用のトランジスタ16、17と、多値の電流を２値の電圧データに変換して内部回路18に供給するＡＤＣ19を有する。
【００３７】
また、第２のＬＳＩ32のデータ出力回路部は、前記第１のＬＳＩ31のデータ出力回路部と同様に、内部回路18から出力される２値の電圧データを多値化するＤＡＣ14と、このＤＡＣ14の出力を多値の電流に変換して外部データ線1bに出力する出力バッファ用のトランジスタ15を有する。
【００３８】
上記構成によれば、複数のＬＳＩの間で２本の外部データ線1a、1bを別々に使用して多値化した電流データを双方向に伝送可能な伝送システムを実現することができる。
【００３９】
＜第４実施形態＞
図４は、第４実施形態に係るＬＳＩの一部を示すブロック図である。ここでは、第１のＬＳＩ(CHIP-A)41および第２のＬＳＩ(CHIP-B)42は、それぞれデータ入力回路部とデータ出力回路部の二重構成を有し、データ伝送方向が双方向である外部データ線1により接続されている場合のシステム構成を示している。
【００４０】
ここで、第１のＬＳＩ41のデータ入力回路部およびデータ出力回路部は、対応して入力イネーブル信号WEA、出力イネーブル信号の反転信号/OEAにより活性／非活性状態が制御され、第２のＬＳＩ42のデータ入力回路部およびデータ出力回路部は、対応して入力イネーブル信号WEB、出力イネーブル信号の反転信号/OEBにより活性／非活性状態が制御される。
【００４１】
そして、各ＬＳＩ41、42は、データ入力回路およびデータ出力回路は、それぞれ対応して入力スイッチ用トランジスタ44、47および出力スイッチ用トランジスタ43、46を介して外部データ線接続ノードNに共通に接続されている。
【００４２】
即ち、第１のＬＳＩ41のデータ出力回路部は、図３中の第１のＬＳＩ31のデータ出力回路部と同様の構成を有し、出力イネーブル信号の反転信号/OEAにより活性／非活性状態が制御される出力スイッチ用のＰＭＯＳトランジスタ43を介して外部データ線1に接続されている。
【００４３】
また、第１のＬＳＩ41のデータ入力回路部は、図３中の第１のＬＳＩ31のデータ入力回路部と同様の構成を有し、入力イネーブル信号WEAにより活性／非活性状態が制御される入力スイッチ用のＮＭＯＳトランジスタ44を介して外部データ線1に接続されている。なお、トランジスタ17とＡＤＣ19との間にも、入力イネーブル信号WEAにより活性／非活性状態が制御されるスイッチ用のＮＭＯＳトランジスタ45が挿入されている。
【００４４】
そして、第２のＬＳＩ42のデータ出力回路部は、第１のＬＳＩ41のデータ出力回路部と同様の構成を有するが、外部データ線1に接続されている出力スイッチ用のＰＭＯＳトランジスタ46は、出力イネーブル信号の反転信号/OEBにより活性／非活性状態が制御される。
【００４５】
また、第２のＬＳＩ42のデータ入力回路部は、第１のＬＳＩ41のデータ入力回路部と同様の構成を有するが、外部データ線1 に接続されている入力スイッチ用のＮＭＯＳトランジスタ47は、入力イネーブル信号WEBにより活性／非活性状態が制御される。また、トランジスタ17とＡＤＣ19との間に挿入されている入力スイッチ用のＮＭＯＳトランジスタ48も、入力イネーブル信号WEBにより活性／非活性状態が制御される。
【００４６】
なお、上記各ＬＳＩ41、42は、コントローラ側のＬＳＩ（図示せず）から供給される制御信号とアドレス信号を図１に示したような回路で受け、それをデコードして前記制御信号（WEA、/OEA）、（WEB、/OEB）を生成するように構成されている。
【００４７】
上記構成によれば、複数のＬＳＩの間で１本の外部データ線1を共通に使用して多値化した電流データを双方向に伝送可能な伝送システムを実現することができる。
【００４８】
＜第５実施形態＞
図５は、第５実施形態に係る伝送システムを示すブロック図である。
【００４９】
ここでは、複数のＤＲＡＭ52が１個のメモリコントローラ51にデイジーチェーン接続(daisy chain connected)され、メモリコントローラ51が外部バス50に接続される場合のシステム構成を示している。
【００５０】
上記デイジーチェーン接続は、Source Synchronous Strobe方式が採用されている。つまり、クロック信号として、基本クロック信号CLKと、データの送受信に使う（送信側からデータの送信に合わせて受信側に出力する）ストローブ信号STROBEを用いる。本例では、クロック信号源（クロックソース）53からコントローラ51とＤＲＡＭ52に基本クロック信号CLKが供給される。
【００５１】
本例では、データ伝送方向が単方向の２本のデータ線（入力用データ線54あるいは出力用データ線55）を用い、伝送方向が双方向のストローブ信号線56を１本用いており、メモリコントローラ51とＤＲＡＭ52との間でデータを双方向に伝送する場合を示している。また、ＤＲＡＭ52の一部分、例えばその入出力回路の部分は、図１〜図３のいずれかに示した回路と、同様の構成を有する。
【００５２】
図６は、図５の伝送システムの動作の一例を示す波形図である。
【００５３】
クロック信号電圧CLK(V)に同期したストローブ信号電圧STROBE(V)による送受信の制御によって、入力用データ線54からの多値化された入力電流データInput(A)の電流入力および多値化された出力電流データOutput(A)の出力用データ線55への電流出力が行われる。
【００５４】
＜第６実施形態＞
図７は、第６実施形態に係る伝送システムを示すブロック図である。
【００５５】
この伝送システムは、図５に示した第５実施形態に係る伝送システムと比べて、ストローブ信号線として伝送方向が単方向の２本ストローブ信号線61、62を用いている点が異なり、その他は同じである。
【００５６】
＜第７実施形態＞
図８は、第７実施形態に係る伝送システムを示すブロック図である。
【００５７】
この伝送システムは、図７に示した第６実施形態に係る伝送システムと比べて、データ線として双方向の１本のデータ線71を用いている点が異なる。そして、また、ＤＲＡＭ52の一部分、例えばその入出力回路の部分は、図４に示した回路と、同様の構成を有する。その他は、第６実施形態に同じである。
【００５８】
図９は、図８の伝送システムの動作の一例を示す波形図である。
【００５９】
クロック信号電圧CLK(V)に同期した入力制御用のストローブ信号電圧I-STROBE(V)によって、双方向データ線71からの多値化された入力データInput(A)の電流入力が行われ、出力制御用のストローブ信号電圧O-STROBE(V)によって、多値化された出力電流データOutput(A)の双方向データ線71への電流出力が行われる。
【００６０】
＜第８実施形態＞
図１０は、第８実施形態に係る伝送システムを示すブロック図である。
【００６１】
ここでは、複数のＤＲＡＭ102が１個のメモリコントローラ101にスター接続(star connected)され、上記メモリコントローラ101が外部バス100に接続されている場合の伝送システムの構成を示している。
【００６２】
上記スター接続には、Source Synchronous Strobe方式が採用されている。つまり、マスタ（メモリコントローラ）101と複数のＤＲＡＭ102とのバスは、１対１であり、クロック信号として、基本クロック信号と、データの送受信に使うストローブ信号STROBEを使用する。本例では、クロック信号源103からメモリコントローラ101とＤＲＡＭ102にクロック信号電圧が供給される。また、メモリコントローラ101とＤＲＡＭ102との間のバス接続は、単方向の２本のデータ線104、105、双方向の１本のストローブ信号線106を用いる場合を示している。また、ＤＲＡＭ102の一部分、例えばその入出力回路の部分は、図１〜図３のいずれかに示した回路と、同様の構成を有する。
【００６３】
なお、上記した第５実施形態〜第８実施形態の伝送システムでは、クロック信号もストローブ信号も電圧駆動の例を示したが、クロック信号もストローブ信号も電流駆動を行うように変更してもよい。
【００６４】
＜第９実施形態＞
第９実施形態は、本発明に係る伝送システムに適合するＬＳＩのデータ出力回路部に設けられるＤＡＣに関する。
【００６５】
図１１は、第９実施形態に係るＤＡＣの一例を示す回路図である。なお、図１１には、例えば８ビットの２進電圧データ(binary voltage data)DO7〜DO0を、10進電流データ(denary current data)DACoutに変換するＤＡＣの一例が示されている。
【００６６】
図１１に示すように、基準電流源(reference current source)用のＮＭＯＳトランジスタN0に対して、８個の重み付け電流源(weight current source)用のＮＭＯＳトランジスタN1〜N8がカレントミラー接続されている。上記重み付け電流源用のＮＭＯＳトランジスタN1〜N8はそれぞれ、基準電流源用のＮＭＯＳトランジスタN0の電流値に比べて、1倍、2倍、4倍、…、64倍、128倍の電流値を持つようにサイズ（Wi、…、Wi×128）が設定されている。
【００６７】
上記ＮＭＯＳトランジスタN1〜N8に対応してスイッチ用のＮＭＯＳトランジスタS1〜S8の各一端が接続されており、上記ＮＭＯＳトランジスタS1〜S8の各他端は一括されて負荷用のＰＭＯＳトランジスタPLを介して電源ノードに接続されている。上記ＮＭＯＳトランジスタS1〜S8は、前記ＮＭＯＳトランジスタN0の電流値を基準として、1倍、2倍、4倍、…、64倍、128倍の電流値を持つようにサイズ（Wo、…、Wo×128）が設定されている。
【００６８】
上記ＮＭＯＳトランジスタS1〜S8のゲートにはそれぞれ、８ビットの２進電圧データの、最下位ビットDO0から最上位ビットDO7がそれぞれ入力される。これにより、図１１に示すＤＡＣは、上記ＮＭＯＳトランジスタS1〜S8の一括接続ノードに流れるＤＡ変換出力電流DACoutを吸い込むように動作する。
【００６９】
即ち、図１１に示したＤＡＣは、基準電流源トランジスタ(N0)と、前記基準電流源トランジスタ(N0)に対してそれぞれカレントミラー接続され、基準電流源トランジスタ(N0)の電流値に比べて２n-1倍に重み付けされた電流値を持つようにサイズが設定された第１〜第ｎの重み付け電流源トランジスタ(N1〜N8)と、前記第１〜第ｎの重み付け電流源トランジスタに対応して各一端が接続され、各他端は一括されて出力ノードに接続され、２n-1倍に重み付けされた電流値を持つようにサイズが設定され、各ゲートに対応してｎビットの２進電圧データの、最下位ビットDO0〜最上位ビットDOnが入力する第１〜第ｎのスイッチ用トランジスタ(S1〜S8)とを具備することを特徴とするものである。
【００７０】
なお、一般に、伝送システムの入力側と出力側で、基準電流の値を合わせておく必要があるが、基準電流の値が合っていなくても変換量が分かっていれば問題はない。ただし、本例では、入力側と出力側で、基準電流が同じであるものと想定する。
【００７１】
＜第１０実施形態＞
第９実施形態は、本発明に係る伝送システムに適合するＬＳＩのデータ入力回路部に設けられるＡＤＣに関する。
【００７２】
図１２、図１３および図１４はそれぞれ、第１０実施形態に係るＡＤＣの一例を示す回路図である。なお、図１２、図１３および図１４には、10進電流データ(denary current data)ADCinを、８ビットの２進電圧データDI7〜DI0に変換するＡＤＣ（逐次比較型ＡＤＣ）の一例が示されている。そして、図１２には１個のＡＤＣのうち、２進電圧データDI7〜DI0の、最上位ビットDI7〜ビットDI4を変換する回路が、図１３にはビットDI3、DI2を変換する回路が、図１４にはビットDI1、DI0を変換する回路がそれぞれ示されている。
【００７３】
図１２、図１３および図１４に示すように、ＰＭＯＳトランジスタP0は、ソースが電源ノードに接続され、ゲート・ドレインどうしが接続され、ドレインに入力電流ADCinが印加される。ＰＭＯＳトランジスタP8〜P1は、それぞれ上記ＰＭＯＳトランジスタP0と同じサイズ(W1)を有し、上記ＰＭＯＳトランジスタP0に対してカレントミラー接続されている。これにより、ＰＭＯＳトランジスタP8〜P1は、入力電流ADCinと等しい電流を流す。
【００７４】
一方、基準電流源用のＮＭＯＳトランジスタN0に対して、複数個の重み付け電流源用のＮＭＯＳトランジスタN8〜N1がカレントミラー接続されている。上記複数個の重み付け電流源用のＮＭＯＳトランジスタN8〜N1は、基準電流源用のＮＭＯＳトランジスタN0の電流値に比べて、128倍、64倍、32倍、16倍、8倍、4倍、2倍、1倍のいずれかの電流値を持つようにサイズ(Wi×128、…、Wi)が設定されている。
【００７５】
２進電圧データDI7〜DI0の、最上位ビットDI7がゲートに印加されるＮＭＯＳトランジスタS8は、基準電流の128倍の電流値を持つようにサイズ(Wo×128)が設定されている。同様に、ビットDI6がゲートに印加されるＮＭＯＳトランジスタS7は、基準電流の64倍の電流値を持つようにサイズ(Wo×64)が設定されている。同様に、ビットDI5がゲートに印加されるＮＭＯＳトランジスタS6は、基準電流の32倍の電流値を持つようにサイズ(Wo×32)が設定されている。同様に、ビットDI4がゲートに印加されるＮＭＯＳトランジスタS5は、基準電流の16倍の電流値を持つようにサイズ(Wo×16)が設定されている。同様に、ビットDI3がゲートに印加されるＮＭＯＳトランジスタS4は、基準電流の8倍の電流値を持つようにサイズ(Wo×8)が設定されている。同様に、ビットDI2がゲートに印加されるＮＭＯＳトランジスタS3は、基準電流の4倍の電流値を持つようにサイズ(Wo×4)が設定されている。同様に、ビットDI1がゲートに印加されるＮＭＯＳトランジスタS2は、基準電流の2倍の電流値を持つようにサイズ(Wo×2)が設定されている。
【００７６】
比較イネーブル信号enがゲートに印加されるＮＭＯＳトランジスタC8〜C1は、基準電流の128倍、64倍、32倍、16倍、8倍、4倍、2倍、1倍のいずれかの電流値を持つようにサイズ(Wo×128、…、Wo)が設定されている。
【００７７】
図１２に示す第１の比較回路COMP1は、電源ノードと接地ノードとの間に直列に接続された、入力電流を流すＰＭＯＳトランジスタP8、ゲートに信号enが印加されるＮＭＯＳトランジスタC8および基準電流の128倍の電流を流すＮＭＯＳトランジスタN8と、前記ＰＭＯＳトランジスタP8のドレインの電位を２値レベル(binary level)に変換する増幅回路A8とからなる。
【００７８】
これにより、第１の比較回路COMP1は、信号enを受けて流れる基準電流の128倍の電流と入力電流との大小を比較し、２進データDI7〜DI0のうち、最上位ビットDI7の論理レベルを決定する。
【００７９】
図１２に示す第２の比較回路COMP2は、前記第１の比較回路COMP1と比べて、ＰＭＯＳトランジスタP8がP7に、ＮＭＯＳトランジスタC8がS8に、増幅回路A8がA7にそれぞれ変更され、さらに前記ＰＭＯＳトランジスタP7のドレインと接地ノードとの間に、ゲートに信号enが印加されるＮＭＯＳトランジスタC7および基準電流の64倍の電流を流すＮＭＯＳトランジスタN7が直列に接続されている点が異なり、その他は同じである。
【００８０】
即ち、第２の比較回路COMP2は、電源ノードと接地ノードとの間に、入力電流を流すＰＭＯＳトランジスタP7、ゲートにビットDI7が印加されるＮＭＯＳトランジスタS8および基準電流の128倍の電流を流すＮＭＯＳトランジスタN8が直列に接続されている。さらに前記ＰＭＯＳトランジスタP7のドレインと接地ノードとの間に、ゲートに信号enが印加されるＮＭＯＳトランジスタC7および基準電流の64倍の電流を流すＮＭＯＳトランジスタN7が直列に接続されており、前記ＰＭＯＳトランジスタP7のドレインの電位を２値レベルに変換する増幅回路A8とからなる。
【００８１】
これにより、第２の比較回路COMP2は、ビットDI7が“HIGH”の場合には、入力電流から基準電流の128倍を引いたものと信号enを受けて流れる基準電流の64倍の電流とを比較し、ビットDI7が“LOW”の場合には、入力電流と信号enを受けて流れる基準電流の64倍の電流とを比較して、２進データDI7〜DI0のうち、ビットDI6の論理レベルを決定する。
【００８２】
図１２に示す第３の比較回路COMP3は、前記第２の比較回路COMP2と比べて、ＰＭＯＳトランジスタP7がP6に、ＮＭＯＳトランジスタC7がS7に、増幅回路A7がA6にそれぞれ変更され、さらに前記ＰＭＯＳトランジスタP6のドレインと接地ノードとの間に、ゲートに信号enが印加されるＮＭＯＳトランジスタC6および基準電流の32倍の電流を流すＮＭＯＳトランジスタN6が直列に接続されている点が異なり、その他は同じである。
【００８３】
これにより、第３の比較回路COMP3は、ビットDI7、DI6がそれぞれ“HIGH”の場合には、入力電流から基準電流の128倍および64倍を引いたものと信号enを受けて流れる基準電流の32倍の電流とを比較し、ビットDI7、DI6がそれぞれ“LOW”の場合には、入力電流と信号enを受けて流れる基準電流の32倍の電流とを比較し、２進データDI7〜DI0のうち、ビットDI5の論理レベルを決定する。
【００８４】
図１２に示す第４の比較回路COMP4は、前記第３の比較回路COMP3と比べて、ＰＭＯＳトランジスタP6がP5に、ＮＭＯＳトランジスタC6がS6に、増幅回路A6がA5にそれぞれ変更され、さらに前記ＰＭＯＳトランジスタP5のドレインと接地ノードとの間に、ゲートに信号enが印加されるＮＭＯＳトランジスタC5および基準電流の16倍の電流を流すＮＭＯＳトランジスタN5が直列に接続されている点が異なり、その他は同じである。
【００８５】
これにより、第４の比較回路COMP4は、ビットDI7〜DI5がそれぞれ“HIGH”の場合には、入力電流から基準電流の128倍、64倍および32倍を引いたものと信号enを受けて流れる基準電流の16倍の電流とを比較し、ビットDI7〜DI5がそれぞれ“LOW”の場合には、入力電流と信号enを受けて流れる基準電流の16倍の電流とを比較し、２進データDI7〜DI0のうち、ビットDI4の論理レベルを決定する。
【００８６】
図１３に示す第５の比較回路COMP5は、前記第４の比較回路COMP4と比べて、ＰＭＯＳトランジスタP5がP4に、ＮＭＯＳトランジスタC5がS5に、増幅回路A5がA4にそれぞれ変更され、さらに前記ＰＭＯＳトランジスタP4のドレインと接地ノードとの間に、ゲートに信号enが印加されるＮＭＯＳトランジスタC4および基準電流の8倍の電流を流すＮＭＯＳトランジスタN4が直列に接続されている点が異なり、その他は同じである。
【００８７】
これにより、第５の比較回路COMP5は、ビットDI7〜DI4がそれぞれ“HIGH”の場合には、入力電流から基準電流の128倍、64倍、32倍および16倍を引いたものと信号enを受けて流れる基準電流の8倍の電流とを比較し、ビットDI7〜DI4がそれぞれ“LOW”の場合には、入力電流と信号enを受けて流れる基準電流の8倍の電流とを比較し、２進データDI7〜DI0のうち、ビットDI3の論理レベルを決定する。
【００８８】
図１３に示す第６の比較回路COMP6は、前記第５の比較回路COMP5と比べて、ＰＭＯＳトランジスタP4がP3に、ＮＭＯＳトランジスタC4がS4に、増幅回路A4がA3にそれぞれ変更され、さらに前記ＰＭＯＳトランジスタP3のドレインと接地ノードとの間に、ゲートに信号enが印加されるＮＭＯＳトランジスタC3および基準電流の4倍の電流を流すＮＭＯＳトランジスタN3が直列に接続されている点が異なり、その他は同じである。
【００８９】
これにより、第６の比較回路COMP6は、ビットDI7〜DI3がそれぞれ“HIGH”の場合には、入力電流から基準電流の128倍、64倍、32倍、16倍および8倍を引いたものと信号enを受けて流れる基準電流の4倍の電流とを比較し、ビットDI7〜DI3がそれぞれ“LOW”の場合には、入力電流と信号enを受けて流れる基準電流の4倍の電流とを比較し、２進データDI7〜DI0のうち、ビットDI2の論理レベルを決定する。
【００９０】
図１４に示す第７の比較回路COMP7は、前記第６の比較回路COMP6と比べて、ＰＭＯＳトランジスタP3がP2に、ＮＭＯＳトランジスタC3がS3に、増幅回路A3がA2にそれぞれ変更され、さらに前記ＰＭＯＳトランジスタP2のドレインと接地ノードとの間に、ゲートに信号enが印加されるＮＭＯＳトランジスタC2および基準電流の2倍の電流を流すＮＭＯＳトランジスタN2が直列に接続されている点が異なり、その他は同じである。
【００９１】
これにより、第７の比較回路COMP7は、DI7〜DI2がそれぞれ“HIGH”の場合には、入力電流から基準電流の128倍、64倍、32倍、16倍、8倍および4倍を引いたものと信号enを受けて流れる基準電流の2倍の電流とを比較し、ビットDI7〜DI2がそれぞれ“LOW”の場合には、入力電流と信号enを受けて流れる基準電流の2倍の電流とを比較し、２進データDI7〜DI0のうち、ビットDI1の論理レベルを決定する。
【００９２】
図１４に示す第８の比較回路COMP8は、前記第７の比較回路COMP7と比べて、ＰＭＯＳトランジスタP2がP1に、ＮＭＯＳトランジスタC2がS2に、増幅回路A2がA1にそれぞれ変更され、さらに前記ＰＭＯＳトランジスタP1のドレインと接地ノードとの間に、ゲートに信号enが印加されるＮＭＯＳトランジスタC1および基準電流の 1倍の電流を流すＮＭＯＳトランジスタN1が直列に接続されている点が異なり、その他は同じである。
【００９３】
これにより、第８の比較回路COMP8は、ビットDI7〜DI1がそれぞれ“HIGH”の場合には、入力電流から基準電流の128倍、64倍、32倍、16倍、8倍、4倍および2倍を引いたものと信号enを受けて流れる基準電流の1倍の電流とを比較し、ビットDI7〜DI1がそれぞれ“LOW”の場合には、入力電流と信号enを受けて流れる基準電流の1倍の電流とを比較し、２進データDI7〜DI0のうち、最下位ビットDI0の論理レベルを決定する。
【００９４】
即ち、図１２〜図１４に示すＡＤＣは、比較イネーブル信号enを受けて流れる基準電流の２n-1倍に重み付けされた電流値と入力電流との大小を比較し、ｎビットの２進データのうちの最上位であるｎ番目のビットの論理レベルを決定する第１の比較回路COMP1と、前記ｎ番目のビットの論理レベルに応じて、入力電流から基準電流の２n-1倍の電流値を引いたものまたは入力電流と、前記比較イネーブル信号を受けて流れる基準電流の２n-2倍の電流との大小を比較し、前記２進データのうちのｎ−１番目のビットの論理レベルを決定する第２の比較回路COMP2と、入力電流から基準電流の上位ビットの論理レベルの組み合わせに応じた倍数の電流値を引いたものまたは入力電流と、前記比較イネーブル信号を受けて流れる基準電流の２n-3倍〜1倍の電流との大小をそれぞれ対応して比較し、前記２進データのうちのｎ−２番目〜最下位ビットの論理レベルを決定する第３の比較回路COMP3〜第ｎの比較回路COMPnとを具備することを特徴とするものである。
【００９５】
図１５は、図１１に示すＤＡＣ、あるいは図１２、図１３および図１４に示すＡＤＣに使用される基準電流源（定電流源）BGRの一例を示す回路図である。
【００９６】
基準電流源としては、Band gap reference回路が既知であり、例えばP.R.グレイ、R.G.メイヤー共著のアナログ集積回路設計技術（下）（培風館）などに記載されている。
【００９７】
図１５に示した基準電流源は、前記文献のP.310、図12.29に基づいて、カスケード接続を単純化し、パイポーラトランジスタをダイオードで置換して構成したものであり、その動作原理を以下に説明する。
【００９８】
電源ノードと接地ノードとの間に、ＰＭＯＳトランジスタTP1、ドレイン・ゲートどうしが接続されたＮＭＯＳトランジスタTN1およびダイオードＤ1が直列に接続されている。同じく、電源ノードと接地ノードとの間に、ゲート・ドレインどうしが接続されたＰＭＯＳトランジスタTP2、ＮＭＯＳトランジスタTN2、抵抗素子Ｒ1およびダイオードＤ2が直列に接続されている。同じく、電源ノードと接地ノードとの間に、ゲート・ドレインどうしが接続されたＰＭＯＳトランジスタTP3、抵抗素子Ｒ2およびダイオードＤ3が直列に接続されている。
【００９９】
上記３個のＰＭＯＳトランジスタTP1〜TP3は、ゲート相互が接続されてカレントミラー回路を構成しており、前記２個のＮＯＳトランジスタTN1およびTN2はゲート相互が接続されてカレントミラー回路を構成している。
【０１００】
一方、電源ノードと接地ノードとの間に、ゲート・ドレインどうしが接続されたＰＭＯＳトランジスタTP4、ＮＭＯＳトランジスタTN3および抵抗素子Ｒ3が直列に接続されている。そして、上記ＮＭＯＳトランジスタTN3のソースの電位および前記ＰＭＯＳトランジスタTP3のドレインの電位が、電圧比較回路CPの（−）入力端および（＋）入力端に対応して入力し、この電圧比較回路CPの出力端が前記ＰＭＯＳトランジスタTN3のゲートに接続されている。さらに電流出力用のＰＭＯＳトランジスタTP5が、前記ＰＭＯＳトランジスタTP4にカレントミラー接続され、そのドレインから基準電流Ioutが出力される。
【０１０１】
上記構成において、ダイオードＤ1、Ｄ2、Ｄ3に流れる電流が同じになるように設定されている。また、ダイオードＤ2、Ｄ3は同じサイズであり、ダイオードＤ1に比べてサイズが大きく設定されている。抵抗素子Ｒ1、Ｒ2、Ｒ3は同じ抵抗値である。
【０１０２】
いま、ダイオードＤ1、Ｄ2、Ｄ3に流れる電流をそれぞれＩdとし、ダイオードＤ1、Ｄ2、Ｄ3のアノード・カソード間電圧をそれぞれ対応してＶbe1、Ｖbe2、Ｖbe3とし、抵抗素子Ｒ3に流れる電流をＩとすると、
Ｖbe1 ＝Ｉd ×Ｒ1 ＋Ｖbe2
Ｉd ×Ｒ2 ＋Ｖbe3 ＝Ｉ  ×Ｒ3
ダイオードＤ2、Ｄ3はそれぞれサイズが同じで、流れる電流が同じになるように設定されているから、
Ｖbe2 ＝Ｖbe3
抵抗素子R1の抵抗値とR2の抵抗値とは同じであるから、
Ｒ2 ＝Ｒ3
ここで、
ΔＶbe＝Ｖbe1 −Ｖbe2
Ｖbe＝Ｖbe2 ＝Ｖbe3
とおくと、
Ｉ＝ΔＶbe／Ｒ1 ＋Ｖbe／Ｒ2         …（１）
となる。
【０１０３】
上式（１）において、Ｖbeは、ダイオードＤ1、Ｄ2、Ｄ3に順方向に電流が流れ始める電圧に相当し、Ｐ側とＮ側とのフェルミ(Fermi)準位の差に相当する。高温になれば、Ｐ側の準位は高くなる傾向、Ｎ側の準位はフェルミ−ディラック分布から低くなる傾向にあり、フェルミ準位の差が小さくなって、Ｖbeは小さくなっていく。
【０１０４】
ま0た、上式（１）において、ΔＶbeは、ダイオードＤ1を流れる電流Ｉd1とダイオードＤ2を流れる電流Ｉd2の差から生じるもので、
Ｉd ＝α× exp（ｑ×Ｖbe／ＫＴ）−１  …（２）
である。ここで、αには、ダイオードＤ1、Ｄ2のサイズ効果が含まれる。ダイオードＤ1、Ｄ2のサイズが同じであるとすると、上式（２）中の指数項に対して−１は無視できるので、
ΔＶbe＝（ＫＴ／ｑ）×log ｛Ｉd1／Ｉd2｝…（３）
となり、温度に比例する。
【０１０５】
そこで、温度特性の変化方向が反対のＶbeとΔＶbeを使い、ダイオードＤ1、Ｄ2に流れる電流比Ｉd1／Ｉd2と、抵抗Ｒ1、Ｒ2の抵抗値を調整することにより、Ｉから温度依存性をなくすことができる。
【０１０６】
＜第１１実施形態＞
前記したようなSource Synchronous Strobe方式を採用する場合には、ストローブ信号STROBEとして、電圧ではなく、基準電流を送ることも可能であり、この点を考慮した第１１実施形態を以下に説明する。
【０１０７】
図１６は、第１１実施形態に係る電流ドライブ回路の一例を示す回路図である。なお、図１６に示す電流ドライブ回路は、デイジーチェーン接続の伝送システムにおいて、ストローブ信号STROBEを電流駆動するＬＳＩに設けられるものである。
【０１０８】
図１６に示すように、コントローラ用の第１のＬＳＩ(CHIP-A)16Aでは、電源ノードと接地ノードとの間に、基準電流源BGR、ストローブイネーブル信号enがゲートに印加されるＮＭＯＳトランジスタ161およびドレイン・ゲートどうしが接続されたＮＭＯＳトランジスタ162が直列に接続されている。同様に、前記電源ノードと接地ノードとの間に、ゲート・ドレインどうしが接続されたＰＭＯＳトランジスタ163およびＮＭＯＳトランジスタ164が直列に接続されている。上記２個のＮＭＯＳトランジスタ162、164はゲート相互が接続されてカレントミラー回路を構成している。そして、電流出力用のＰＭＯＳトランジスタ165が、前記ＰＭＯＳトランジスタ163にカレントミラー接続されている。
【０１０９】
上記構成の第１のＬＳＩ16Aによれば、電流出力用のＰＭＯＳトランジスタ165のドレインから出力される電流を、ストローブ信号STROBEとして外部のストローブ信号線2に出力することが可能である。
【０１１０】
一方、第２のＬＳＩ(CHIP-B)16Bでは、ドレイン・ゲートどうしが接続されたＮＭＯＳトランジスタ166に、前記外部のストローブ信号線2からストローブ信号電流が入力される。そして、電源ノードと接地ノードとの間に、ゲート・ドレインどうしが接続されたＰＭＯＳトランジスタ167およびＮＭＯＳトランジスタ168が直列に接続されており、上記ＮＭＯＳトランジスタ168は前記ＮＭＯＳトランジスタ166にカレントミラー接続されている。そして、前記ＰＭＯＳトランジスタ167にＰＭＯＳトランジスタ169がカレントミラー接続されている。
【０１１１】
上記構成の第２のＬＳＩ16Bによれば、ＰＭＯＳトランジスタ169のドレインから出力されるストローブ信号電流を、内部回路に供給することが可能であり、このストローブ信号電流をＤＡＣの電流源あるいはＡＤＣの電流源として使用可能である。
【０１１２】
図１７は、図１６に示したストローブ信号STROBEを電流駆動する場合の動作の一例を示す波形図である。ここで、CLK(V)はクロック信号電圧、STROBE(A)はストローブ信号電流、Input(A)は電流データ入力、Output(A)は電流データ出力である。
【０１１３】
また、図１８は、第１１実施形態に係るデイジーチェーン接続された伝送システムにおけるストローブ信号電流の伝送経路の一例を、簡略的に示す回路図である。例えばPMOSトランジスタ164はＤＡＣ14aの電流源であり、PMOSトランジスタ169はＡＤＣ19aの電流源である。
【０１１４】
＜第１２実施形態＞
前記したSource Synchronous Strobe方式を採用し、図１６に示したようにストローブ信号STROBEを基準電流として送るとともに、ストローブ信号電流をデータ電流に重畳して送ることも可能であり、この点を考慮した第１２実施形態を以下に説明する。なお、図１６中と同一部分には同一符号を付している。
【０１１５】
図１９Ａは、第１２実施形態に係るデイジーチェーン接続の伝送システムにおけるストローブ信号電流の伝送経路を簡略的に示す回路図である。
【０１１６】
即ち、第１２実施形態は、次段のＬＳＩ18Bにおいて、ＤＡＣ14aにより２値の電圧データDO0〜DO7をＤＡ変換する際に、ストローブ信号STROBEを意味する１単位分のデータを足し込む。これにより、ＤＡＣ14aの出力により制御される電流データを、出力イネーブル信号/OEによりスイッチ制御されるトランジスタ43を介して外部データ線1に出力する際に、ストローブ信号STROBEを意味する電流を１単位分足し込むことが可能になる。
【０１１７】
そして、上記ＡＤＣ19aは、外部データ線1を介して供給されるデータ電流（ストローブ信号電流が１単位分足し込まれている）を、データ入力回路部のＮＭＯＳカレントミラー回路16、17で折り返す。そして、折り返したデータ電流を、入力イネーブル信号WEによりスイッチ制御されるトランジスタ48に入力し、これをＡＤ変換する。この際、ＡＤＣ19aは、１単位分の電流値がデータ値としては余分であることを認識して変換するように構成しておくことにより、１単位分以上の電流が流れると、ストローブ信号STROBEを受け取ったと判定することができる。
【０１１８】
図２０は、図１９Ａに示すＤＡＣ14aの一例を示す回路図である。なお、図２０には、８ビットの２進電圧データ(DO7〜DO0)、および１ビット分のストローブ信号（クロック信号）STRBを、10進電流データに変換する場合を示している。
【０１１９】
図２０に示すＤＡＣは、図１１に示したＤＡＣと比べて、
(1)  基準電流源用のＮＭＯＳトランジスタN0に対して、さらに１個のストローブ信号電流源用のＮＭＯＳトランジスタN1aがカレントミラー接続されており、このＮＭＯＳトランジスタN1aは、基準電流源用のＮＭＯＳトランジスタN0と同じ電流値を持つようにサイズが設定されていること。
【０１２０】
(2)  ＤＡ変換出力ノードと上記ストローブ信号電流源用のＮＭＯＳトランジスタN1aのドレインとの間に、ストローブ信号STRBがゲートに印加されるスイッチ用のＮＭＯＳトランジスタSBが接続されていること。
【０１２１】
以上２つの構成が異なり、他の構成は、図１１に示したＤＡＣと同じであるので、符号を省略している。
【０１２２】
また、図２０に示すＤＡＣの動作は、図１１に示したＤＡＣの動作と基本的には同様であり、１ビット分のストローブ信号STRBに対応するＤＡ変換動作が加わることが、特に異なる。
【０１２３】
図２１、図２２、図２３および図２４は、図１９Ａに示すＡＤＣ19aの一例を示す回路図である。なお、図２１〜図２４には、10進電流データ(denary current data)ADCinを、８ビットの２進電圧データDI7〜DI0、および1ビット分のストローブ信号STRBに変換するＡＤＣの一例が示されている。そして、図２１には１個のＡＤＣのうち、２進電圧データDI7〜DI0の、最上位ビットDI7〜ビットDI4を変換する回路が、図２２にはビットDI3、DI2を変換する回路が、図２３にはビットDI1、DI0を変換する回路が、図２４には１ビット分のストローブ信号STRBを変換する回路がそれぞれ示されている。
【０１２４】
図２１、図２２、図２３および図２４に示す回路は、図１２、図１３および図図１４に示したＡＤＣと比べて、以下の構成(1)〜(9)が異なり、その他は同じであるので、符号を省略している。
【０１２５】
(1)  第１の比較回路COMP1aにおいて、基準電流の128倍の重み付け電流を流すために直列接続されていた２個のＮＭＯＳトランジスタC8、N8に代えて、それぞれ基準電流の129倍の重み付け電流を流すようにサイズが設定された２個のＮＭＯＳトランジスタC8a、N8aが用いられている。
【０１２６】
(2)  第２の比較回路COMP2aにおいて、基準電流の64倍の重み付け電流を流すために直列接続されていた２個のＮＭＯＳトランジスタC7、N7に代えて、それぞれ基準電流の65倍の重み付け電流を流すようにサイズが設定された２個のＮＭＯＳトランジスタC7a、N7aが用いられている。
【０１２７】
(3)  第３の比較回路COMP3aにおいて、基準電流の32倍の重み付け電流を流すために直列接続されていた２個のＮＭＯＳトランジスタC6、N6に代えて、それぞれ基準電流の33倍の重み付け電流を流すようにサイズが設定された２個のＮＭＯＳトランジスタC6a、N6aが用いられている。
【０１２８】
(4)  第４の比較回路COMP4aにおいて、基準電流の16倍の重み付け電流を流すために直列接続されていた２個のＮＭＯＳトランジスタC5、N5に代えて、それぞれ基準電流の17倍の重み付け電流を流すようにサイズが設定された２個のＮＭＯＳトランジスタC5a、N5aが用いられている。
【０１２９】
(5)  第５の比較回路COMP5aにおいて、基準電流の8倍の重み付け電流を流すために直列接続されていた２個のＮＭＯＳトランジスタC4、N4に代えて、それぞれ基準電流の9倍の重み付け電流を流すようにサイズが設定された２個のＮＭＯＳトランジスタC4a、N4aが用いられている。
【０１３０】
(6)  第６の比較回路COMP6aにおいて、基準電流の4倍の重み付け電流を流すために直列接続されていた２個のＮＭＯＳトランジスタC3、N3に代えて、それぞれ基準電流の5倍の重み付け電流を流すようにサイズが設定された２個のＮＭＯＳトランジスタC3a、N3aが用いられている。
【０１３１】
(7)  第７の比較回路COMP7aにおいて、基準電流の2倍の重み付け電流を流すために直列接続されていた２個のＮＭＯＳトランジスタC2、N2に代えて、それぞれ基準電流の3倍の重み付け電流を流すようにサイズが設定された２個のＮＭＯＳトランジスタC2a、N2aが用いられている。
【０１３２】
(8)  第８の比較回路COMP8aにおいて、基準電流の1倍の重み付け電流を流すために直列接続されていた２個のＮＭＯＳトランジスタC1、N1に代えて、それぞれ基準電流の2倍の重み付け電流を流すようにサイズが設定された２個のＮＭＯＳトランジスタC1a、N1aが用いられている。
【０１３３】
(9)  ストローブ信号用の比較回路COMP-Sが付加されている。この比較回路COMP-Sは、図２３に示した第８の比較回路COMP8と比べて、基準電流の2倍の重み付け電流を流すために直列接続されていた２個のＮＭＯＳトランジスタC1a、N1aに代えて、それぞれ基準電流の1倍の重み付け電流を流すようにサイズが設定された２個のＮＭＯＳトランジスタC1'、N1'が用いられている点、さらにＰＭＯＳトランジスタP1のドレインと接地ノードとの間に、ゲートに最小重みビットDI0が印加されるＮＭＯＳトランジスタC1および基準電流の1倍の電流を流すＮＭＯＳトランジスタN1が直列に接続されている点が異なり、その他は同じである。
【０１３４】
これにより、ストローブ信号用の比較回路COMP-Sは、ビットDI7〜DI0がそれぞれ“HIGH”の場合には、入力電流から基準電流の128倍、64倍、32倍、16倍、8倍、4倍、2倍および1倍を引いたものと信号enを受けて流れる基準電流の1倍の電流とを比較し、ビットDI7〜DI0がそれぞれ“LOW”の場合には、入力電流と信号enを受けて流れる基準電流の1倍の電流とを比較し、ストローブ信号（クロック信号）STRBのレベルを決定する。
【０１３５】
即ち、図２１〜図２４に示すＡＤＣは、比較イネーブル信号enを受けて流れる基準電流の２n-1＋１倍に重み付けされた電流値と入力電流との大小を比較し、ｎビットの２進データのうちの最上位であるｎ番目のビットの論理レベルを決定する第１の比較回路COMP1aと、前記ｎ番目のビットの論理レベルに応じて、前記入力電流から基準電流の２n-1倍の電流値を引いたものまたは前記入力電流と、前記比較イネーブル信号を受けて流れる基準電流の２n-2＋１倍の電流との大小を比較し、前記２進データのうちのｎ−１番目のビットの論理レベルを決定する第２の比較回路COMP2aと、前記基準電流に対して上位ビットの論理レベルの組み合わせに応じた倍数分に相当する電流値を引いたものまたは前記入力電流と、前記比較イネーブル信号を受けて流れる基準電流の２n-3＋１倍〜２0＋１倍の電流との大小をそれぞれ対応して比較し、前記２進データのうちのｎ−２番目〜最下位のビットの論理レベルを決定する第３の比較回路COMP3a〜第ｎの比較回路COMPnaと、前記基準電流に対して前記最上位〜最下位ビットの論理レベルの組み合わせに応じた倍数分に相当する電流値を前記入力電流から引いたものまたは前記入力電流と、前記比較イネーブル信号を受けて流れる基準電流の１倍の電流との大小を比較し、ストローブ信号STRBの論理レベルを決定するクロック信号用比較回路COMP-Sとを具備することを特徴とするものである。
【０１３６】
図２１〜図２４に示すＡＤＣの動作は、図１２〜図１４に示したＡＤＣの動作と基本的には同様であり、１ビット分のストローブ信号STRBに対応するＡＤ変換動作が加わる点が異なる。この場合、ビットDI7〜DI1まで変換した後に、１単位の電流が検出できたら、それがストローブ信号STRBに対応する。つまり、データ電流のＡＤ変換終了後にストローブ信号STRBが検出可能になるので、ビットDI7〜DI1の変換出力をラッチする回路の制御信号として、ストローブ信号STRBを利用することが可能になる。つまり、ストローブ信号STRBの立ち上がりで、ビットDI7〜DI1を、データラッチ回路170にラッチする。
【０１３７】
上記第１２実施形態によれば、ストローブ信号STROBEを基準電流として送るとともに、ストローブ信号電流をデータ電流に重畳して送ることが可能になる。
【０１３８】
図２５は、図１９Ａに示したデイジーチェーン接続の伝送システムにおいてストローブ信号電流を電流データInput(A)、Output(A)に重畳した場合の動作の一例を示す波形図である。ここで、電流データ期間T1はストローブ信号電流STRBのみの場合、電流データ期間T2はストローブ信号電流STRBを電流データに重畳した場合を示している。
【０１３９】
＜ＤＡＣの第１、第２変形例＞
図２０に示したＤＡＣは、１ビット分のストローブ信号（クロック信号）STRBを、８ビットの２進電圧データDO7〜DO0の最下位ビットと同じ重みを有するものとして扱った。
【０１４０】
しかし、１ビット分のストローブ信号（クロック信号）STRBは、８ビットの２進電圧データDO7〜DO0より上位ビット、あるいは下位ビットに割り当てるようにしてもよい。ストローブ信号STRBを、上位ビットに割り当てた第１変形例を図２６に、下位ビットに割り当てた第２変形例を図２７に示す。
【０１４１】
図２６に示すＤＡＣは、図２０に示したＤＡＣと比べて、ストローブ信号電流源用のＮＭＯＳトランジスタN1a、およびストローブ信号STRBがゲートに印加されるスイッチ用のＮＭＯＳトランジスタSBに代えて、基準電流源用のＮＭＯＳトランジスタの256倍の電流が流れるサイズが設定されているＮＭＯＳトランジスタN9、S9が設けられている点が異なり、その他は同じである。
【０１４２】
即ち、図２６に示すＤＡＣは、基準電流源トランジスタN0と、前記基準電流源トランジスタに対してそれぞれカレントミラー接続され、基準電流源トランジスタの電流値に比べて２n倍に重み付けされた電流値を持つようにサイズが設定された第１〜第（ｎ＋１）の重み付け電流源トランジスタN1〜N9と、前記第１〜第（ｎ＋１）の重み付け電流源トランジスタに対応して各一端が接続され、各他端は一括されて出力ノードに接続され、２n倍に重み付けされた電流値を持つようにサイズが設定され、各ゲートに対応してｎビットの２進電圧データのうちの最下位ビットDO0〜最上位ビットDO7およびストローブ信号STRBが入力する第１〜第（ｎ＋１）のスイッチ用トランジスタS1〜S9とを具備することを特徴とするものである。
【０１４３】
図２６に示すＤＡＣの動作は、図２０に示したＤＡＣの動作と基本的に同様であり、ストローブ信号STRBが８ビットの２進電圧データDO7〜DO0より上位ビットに割り当てられてＤＡ変換される点が異なる。
【０１４４】
図２７に示すＤＡＣは、図２０にし示したＤＡＣと比べて、ストローブ信号電流源用のＮＭＯＳトランジスタN1a、およびストローブ信号STRBがゲートに印加されるスイッチ用のＮＭＯＳトランジスタSBに代えて、基準電流源用のＮＭＯＳトランジスタの1/2倍の電流が流れるサイズが設定されているＮＭＯＳトランジスタN1/2およびS1/2が設けられている点が異なり、その他は同じであるので符号を省略している。
【０１４５】
即ち、図２７に示すＤＡＣは、基準電流源トランジスタN0と、前記基準電流源トランジスタに対してそれぞれカレントミラー接続され、基準電流源トランジスタの電流値に比べて２n-1倍、1/2倍に重み付けされた電流値を持つようにサイズが設定された第１〜第（ｎ＋１）の重み付け電流源トランジスタN1〜N8、N1/2と、前記第１〜第（ｎ＋１）の重み付け電流源トランジスタに対応して各一端が接続され、各他端は一括されて出力ノードに接続され、２n-1倍、1/2倍に重み付けされた電流値を持つようにサイズが設定され、各ゲートに対応してｎビットの２進電圧データのうちの最下位ビットDO0〜最上位ビットDO7およびストローブ信号STRBが入力する第１〜第（ｎ＋１）のスイッチ用トランジスタS1〜S8、S1/2とを具備することを特徴とするものである。
【０１４６】
図２７に示すＤＡＣの動作は、図２０に示したＤＡＣの動作と基本的に同様であり、ストローブ信号STRBが８ビットの２進電圧データDO7〜DO0より下位ビットに割り当てられてＤＡ変換される点が異なる。
【０１４７】
＜ＡＤＣの第１、第２変形例＞
図２１〜図２４に示したＡＤＣは、１ビット分のストローブ信号（クロック信号）STRBを、８ビットの２進電圧データDO7〜DO0の最下位ビットと同じ重みを有するものとして扱った。
【０１４８】
しかし、１ビット分のストローブ信号（クロック信号）STRBは、８ビットの２進電圧データDO7〜DO0より上位ビット、あるいは下位ビットに割り当てるようにしてもよい。ストローブ信号STRBを、上位ビットに割り当てた第１変形例を図２８〜図３０に、下位ビットに割り当てた第２変形例を図３１〜図３４に示す。
【０１４９】
図２８〜図３０に示すＡＤＣは、図２１〜図２４に示したＡＤＣと比べて、比較イネーブル信号enに代えて、ストローブ信号（クロック）STRBが用いられていること、このストローブ信号STRBがゲートに印加されるＮＭＯＳトランジスタC8b〜C1bのサイズ、これらＮＭＯＳトランジスタC8b〜C1bに直列接続されている重み付け電流源用のＮＭＯＳトランジスタN8b〜N1bのサイズ、およびストローブ信号用の比較回路COMP-SUの構成が異なる。その他は、同じであるので符号を省略している。
【０１５０】
即ち、図２８〜図３０に示すＡＤＣは、比較イネーブル信号enを受けて流れる基準電流の２n倍に重み付けされた電流値と入力電流との大小を比較し、ストローブ信号STRBの論理レベルを決定するクロック信号用比較回路COMP-SUと、前記ストローブ信号STRBを受けて流れる基準電流の（２n＋２n-1）倍に重み付けされた電流値と入力電流との大小を比較し、ｎビットの２進データのうちの最上位であるｎ番目のビットの論理レベルを決定する第１の比較回路COMP1bと、前記ｎ番目のビットの論理レベルに応じて、前記入力電流から基準電流の２n-1倍の電流値を引いたものまたは前記入力電流と、前記ストローブ信号STRBを受けて流れる基準電流の（２n＋２n-2）倍の電流との大小を比較し、前記２進データのうちのｎ−１番目のビットの論理レベルを決定する第２の比較回路COMP2bと、前記基準電流に対して上位ビットの論理レベルの組み合わせに応じた倍数分に相当する電流値を前記入力電流から引いたものまたは前記入力電流と前記ストローブ信号STRBを受けて流れる基準電流の（２n＋２n-3）〜（２n＋２0）倍の電流との大小をそれぞれ対応して比較し、前記２進データのうちのｎ−２番目〜最下位のビットの論理レベルを決定する第３の比較回路COMP3b〜第ｎの比較回路COMPnbとを具備することを特徴とするものである。
【０１５１】
図２８〜図３０に示すＡＤＣの動作は、図２１〜図２４に示したＡＤＣの動作と基本的に同様であり、ストローブ信号STRBが８ビットの２進電圧データDO7〜DO0より上位ビットに割り当てられてＡＤ変換される点が異なる。
【０１５２】
図３１〜図３４に示すＡＤＣは、図２１〜図２４に示したＡＤＣと比べて、比較イネーブル信号enがゲートに印加されるＮＭＯＳトランジスタC8c〜C1cのサイズ、これらＮＭＯＳトランジスタC8c〜C1cに直列接続されている重み付け電流源用のＮＭＯＳトランジスタN8c〜N1cのサイズ、およびストローブ信号用の比較回路COMP-SDの構成が異なる。その他は、同じであるので符号を省略している。
【０１５３】
即ち、図３１〜図３４に示すＡＤＣは、比較イネーブル信号enを受けて流れる基準電流の２n-1+1/2倍に重み付けされた電流値と入力電流との大小を比較し、ｎビットの２進データのうちの最上位であるｎ番目のビットの論理レベルを決定する第１の比較回路COMP1cと、前記ｎ番目のビットの論理レベルに応じて、前記入力電流から基準電流の２n-1倍の電流値を引いたものまたは前記入力電流と、前記比較イネーブル信号enを受けて流れる基準電流の２n-2+1/2倍の電流との大小を比較し、前記２進データのうちのｎ−１番目のビットの論理レベルを決定する第２の比較回路COMP2cと、前記基準電流に対して上位ビットの論理レベルの組み合わせに応じた倍数分に相当する電流値を前記入力電流から引いたものまたは前記入力電流と、前記比較イネーブル信号enを受けて流れる基準電流の２n-3+1/2倍〜２0+1/2倍の電流との大小をそれぞれ対応して比較し、前記２進データのうちのｎ−２番目〜最下位のビットの論理レベルを決定する第３の比較回路COMP3c〜第ｎの比較回路COMPncと、前記基準電流に対して前記最上位〜最下位のビットの論理レベルの組み合わせに応じた倍数分に相当する電流値を前記入力電流から引いたものまたは前記入力電流と、前記比較イネーブル信号enを受けて流れる基準電流の1/2倍の電流との大小を比較し、ストローブ信号STRBの論理レベルを決定するクロック信号用比較回路COMP-SDとを具備することを特徴とするものである。
【０１５４】
図３１〜図３４に示すＡＤＣの動作は、図２１〜図２４に示したＡＤＣの動作と基本的に同様であり、ストローブ信号STRBが８ビットの２進の電圧データDO7〜DO0より下位ビットに割り当てられてＡＤ変換される点が異なる。
【０１５５】
このようにストローブ信号STRB信号が最下位の場合、このストローブ信号STRBの判定は最後になされる。このため、ストローブ信号STRBの立ち上がりでデータをラッチする。
【０１５６】
なお、ストローブ信号STRBが最上位の場合、このストローブ信号STRBの判定は最初になされる。このため、図１９Ｂに示すように、ストローブ信号STRBを、遅延回路171でビットDO7〜ビットDO0のＡＤ変換に要する時間、遅延させた後、この遅延させたストローブ信号STRBdの立ち上がりでデータをラッチする、もしくは図１９Ｃに示すように、ストローブ信号STRBを、インバータ172で反転させた後、反転させたストローブ信号/STRBの立ち下がりでデータをラッチすれば良い。
【０１５７】
＜ＤＡＣの基準電流とＡＤＣの基準電流との関係、基準電流源の第１〜第３変形例＞
ＤＡＣの回路動作とＡＤＣの回路動作とを正確に行わせるためには、ＡＤＣの基準電流はＤＡＣの基準電流の1/2倍より大きく、2倍よりは小さく設定すればよい。
【０１５８】
また、ＡＤＣの出力側の増幅回路の動作マージンを上げるなら、この増幅回路の入力の電位振幅を大きくすることが望ましく、この場合にはＡＤＣの基準電流はＤＡＣの基準電流の1倍より大きく、2倍よりは小さく設定した方がよい。
【０１５９】
このような基準電流の関係に基づいて、基準電流の値は仕様により決めてもよい。その場合、図３５に示すように、ＤＡＣ用の基準電流としては前記BGRの電流値をそのまま使用し、ＡＤＣ用の基準電流としてはＤＡＣ用の基準電流の、例えば1.5倍を使用するとか、あるいは、図３６および図３７に示すように、伝送システム中に基準電流源を設け、ＤＡＣ用の基準電流は基準電流源の電流値をそのまま使用し、ＡＤＣ用の基準電流は基準電流源の電流値の例えば1.5倍を使用することが可能である。
【０１６０】
図３５は、ＬＳＩ内のBGRの電流値をＤＡＣ用の基準電流として使用し、上記BGRの電流値の1.5倍の電流値をＡＤＣ用の基準電流として使用する場合の回路例を示している。
【０１６１】
図３５に示す回路は、図１５に示したBGRの出力段においてPMOSトランジスタTP4にカレントミラー接続されているサイズがＷのPMOSトランジスタTP5の出力電流をＤＡＣ用の基準電流として供給し、さらに、前記PMOSトランジスタTP4 にサイズが1.5×ＷのPMOSトランジスタTP6をカレントミラー接続し、このPMOSトランジスタTP6の出力電流をＡＤＣ用の基準電流として供給するものである。なお、図３５において、図１５中と同一部分には同一符号を付している。
【０１６２】
図３６には、デイジーチェーン接続の伝送システムにおいて、ＬＳＩ内のＤＡＣおよびＡＤＣの基準電流の値を外部の基準電流源により決定し、ＤＡＣ用の基準電流は基準電流源の電流値を使用し、ＡＤＣ用の基準電流は基準電流源の電流値の1.5倍を使用する場合の回路例を示している。
【０１６３】
図３６において、第１のＬＳＩチップ351は、外部（例えばコントローラ）の基準電流源350から入力する基準電流をNMOSトランジスタ353、354からなるカレントミラー回路で受け、この基準電流をPMOSトランジスタ355、356からなるカレントミラー回路で受ける。上記PMOSトランジスタ355には、さらにPMOSトランジスタ357、358がカレントミラー接続されている。この場合、PMOSトランジスタ356、357のサイズをＷとすると、PMOSトランジスタ358のサイズは1.5×Ｗに設定されている。そして、上記PMOSトランジスタ357の出力電流をＤＡＣ用の基準電流として供給し、PMOSトランジスタ358の出力電流をＡＤＣ用の基準電流として供給し、PMOSトランジスタ356の出力電流を次段の第２のＬＳＩチップ352に基準電流として伝送する。
【０１６４】
上記第２のＬＳＩチップ352も、前記第１のＬＳＩチップ351と同様の構成を有し、前段の第１のＬＳＩ351から入力する基準電流をNMOSトランジスタ353、354からなるカレントミラー回路で受け、PMOSトランジスタ357の出力電流をＤＡＣ用の基準電流として供給し、PMOSトランジスタ358の出力電流をＡＤＣ用の基準電流として供給し、PMOSトランジスタ356の出力電流を次段のＬＳＩチップに基準電流として伝送する。
【０１６５】
図３７は、スター接続の伝送システムにおいて、ＬＳＩ内のＤＡＣおよびＡＤＣの基準電流の値を外部（例えばコントローラ）の基準電流源により決定し、ＤＡＣ用の基準電流は基準電流源の電流値を使用し、ＡＤＣ用の基準電流は基準電流源の電流値の1.5倍を使用する場合の回路例を示している。
【０１６６】
図３７において、第１のＬＳＩチップ361は、外部（例えばコントローラ）の基準電流源360から入力する基準電流をNMOSトランジスタ363、364からなるカレントミラー回路で受け、この基準電流をPMOSトランジスタ365、366からなるカレントミラー回路で受ける。上記PMOSトランジスタ365には、さらにPMOSトランジスタ367がカレントミラー接続されている。この場合、PMOSトランジスタ366のサイズをＷとすると、PMOSトランジスタ367のサイズは1.5×Ｗに設定されている。そして、上記PMOSトランジスタ366の出力電流をＤＡＣ用の基準電流として供給し、PMOSトランジスタ367の出力電流をＡＤＣ用の基準電流として供給する。第２のＬＳＩチップ362も、前記第１のＬＳＩチップ361と同様の構成を有し、同様に動作する。ただし、第１のＬＳＩチップ361とは別の電流出力を受ける。
【０１６７】
＜第１３実施形態＞
前記したデイジーチェーン接続の伝送システムにおいて、前段のＬＳＩからの電流を後段のＬＳＩに転送する場合、電流入力をＡＤ変換した後に再びＤＡ変換して電流出力にするのは効率が悪い。この点を改善した第１３実施形態について、以下に説明する。
【０１６８】
図３８は、第１３実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０１６９】
即ち、図３８に示すメモリＬＳＩは、外部データ線に接続された電流入力型のデータ入力回路部241と、このデータ入力回路部のＡＤＣ19から出力する電圧データを格納するメモリセルアレイ242と、このメモリセルアレイ242から出力する電圧データをＤＡＣ14により変換して外部データ線に出力する電流出力型のデータ出力回路部243と、前段側の外部データ線からの入力電流をＡＤ変換せずにそのまま電流出力として後段側の外部データ線に転送する電流転送回路244とを有する。
【０１７０】
上記電流転送回路244は、前記データ入力回路部241の電流入力用のＮＭＯＳトランジスタ16にカレントミラー接続されたＮＭＯＳトランジスタ245と、このＮＭＯＳトランジスタ245の電流が流れるパスに、ゲートおよびドレインを接続したＰＭＯＳトランジスタ246と、このＰＭＯＳトランジスタ246にカレントミラー接続されたＰＭＯＳトランジスタ247と、このＰＭＯＳトランジスタ247と電流出力ノードとの間に接続され、転送イネーブル信号の反転信号/PASSがゲートに印加される電流転送用のＰＭＯＳトランジスタ248とを有する。
【０１７１】
なお、前記電流出力型のデータ出力回路部243は、電流出力用のＰＭＯＳトランジスタ15と電流出力ノードとの間に、転送イネーブル信号PASSがゲートに印加されるＰＭＯＳトランジスタ249が挿入接続されている。
【０１７２】
したがって、信号/PASSが非活性状態（“HIGH”レベル）の時には、電流転送用のＰＭＯＳトランジスタ248がオフ状態になり、電流出力用のＰＭＯＳトランジスタ249がオン状態になり、前記メモリセルアレイ242から出力する電圧データに応じた電流データが出力される。
【０１７３】
これに対して、信号/PASSが活性状態（“LOW”レベル）になると、電流転送用のＰＭＯＳトランジスタ248がオン状態、電流出力用のＰＭＯＳトランジスタ249がオフ状態になり、前段のＬＳＩからの入力電流をＡＤ変換せずにそのまま電流出力として後段のＬＳＩに転送することが可能になる。
【０１７４】
上記第１３実施形態によれば、電流入力をＡＤ変換した後に再びＤＡ変換して電流出力する場合と比べて、消費電力の削減が可能になる。
【０１７５】
＜第１４実施形態＞
前記したデイジーチェーン接続の伝送システムにおいて、伝送する電流データは１種類に限らず、複数種類のデータを選択することも可能であり、この点を考慮した第１４実施形態について以下に説明する。
【０１７６】
図３９は、第１４実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図であり、図３８中と同一部分には同一符号を付している。
【０１７７】
このメモリＬＳＩのデータ入力回路部においては、前段側の外部データ線からの入力電流を信号/PASSがゲートに印加されるＮＭＯＳトランジスタ251を介してＡＤＣ19に入力し、このＡＤＣ19による２進変換出力データを第１のマルチプレクサ（ＭＵＸ）252によりメモリセルアレイ242、レジスタ(A) 253およびレジスタ(B) 254に選択的に格納する。また、上記メモリセルアレイ242、レジスタ(A) 253およびレジスタ(B) 254からの出力データを、第２のＭＵＸ255により選択的に切り換えてＤＡＣ14に入力し、このＤＡＣ14による10進変換出力に応じた電流を転送イネーブル信号PASSがゲートに印加されるＰＭＯＳトランジスタ249を介して後段側の外部データ線に出力する。
【０１７８】
また、前段側の外部データ線からの入力電流を電流転送回路244に入力し、転送イネーブル信号PASSがゲートに印加される転送用のＮＭＯＳトランジスタ256および信号/PASSがゲートに印加されるＰＭＯＳトランジスタ248により電流転送動作を制御して後段側の外部データ線に電流を出力する。
【０１７９】
＜第１４実施形態の変形例＞
前記第１４実施形態においては、外部データ線により伝送される電流はデータのみの場合を想定したが、これに限らず、前述したようにデータに制御信号を含ませることも可能であり、この点を考慮した変形例について以下に説明する。
【０１８０】
図４０は、第１４実施形態の変形例に係るメモリＬＳＩを簡略的に示す回路図である。
【０１８１】
図４０に示すＬＳＩは、図３９を参照して前述したＬＳＩと比べて、入力電流をＡＤＣ19により変換したデータに含まれる制御信号をコマンドデコーダ261に入力する。このコマンドデコーダ261は、前記データに含まれる制御信号の内容を解釈した結果に応じて、デコード出力である相補的な信号PASS、/PASSの活性／非活性を制御する。即ち、入力電流を電流転送回路244により転送させる場合には、信号PASS、/PASSを活性化し（信号PASSは“HIGH”、信号/PASSは“LOW”）、前記データを再びＤＡＣ14により変換した自分自身のデータを出力する場合には、信号PASS、/PASSを非活性状態にする（信号PASSは“LOW”、信号/PASSは“HIGH”）。
【０１８２】
上記信号PASS、/PASSが活性化した時には、電流転送用トランジスタ248がオン状態、データ出力用トランジスタ249がオフ状態になり、前記信号PASS、/PASSが非活性状態の時には、電流転送用トランジスタ248がオフ状態、データ出力用トランジスタ249がオン状態になる。
【０１８３】
＜第１５実施形態＞
図４１は、第１５実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０１８４】
このメモリＬＳＩは、データ（DQ）の伝送経路とRead/Writeなどの制御信号／アドレス信号（RQ）の伝送経路とを分離している。
【０１８５】
即ち、データ（DQ）の伝送経路は、図３９を参照して前述したメモリＬＳＩにおける２個のマルチプレクサ252、255、２個のレジスタ(A) 253、レジスタ(B) 254を省略した構成とほぼ同様であって、前段側のデータ入力線から電流データ入力DQINを受け、後段側のデータ出力線に電流データ出力DQOUTを出力するものである。
【０１８６】
これに対して、制御信号／アドレス信号（RQ）の伝送経路は、前段側の制御信号／アドレス信号入力線から制御信号／アドレス信号入力RQINを受ける電流入力型の制御信号／アドレス信号入力回路部271と、この入力回路部のＡＤＣ19aから出力される電圧データをデコードし、転送イネーブル信号PASS、Read/Writeなどの制御信号、アドレス信号を出力するデコーダ272と、前記制御信号／アドレス信号入力回路部271の電流入力用のＮＭＯＳトランジスタ273にカレントミラー接続されたＮＭＯＳトランジスタ274と、このＮＭＯＳトランジスタ274の電流が流れるゲート・ドレインどうしが接続されたＰＭＯＳトランジスタ275と、このＰＭＯＳトランジスタ275にカレントミラー接続され、ドレインが制御信号／アドレス信号出力ノードに接続され、後段側の制御信号／アドレス信号線に制御信号／アドレス信号線電流出力RQOUTを出力するためのＰＭＯＳトランジスタ276とを有する。
【０１８７】
＜第１６実施形態＞
図４２は、第１６実施形態に係るスター接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０１８８】
このメモリＬＳＩは、図４１を参照して前述したメモリＬＳＩと比べて、スター接続に対応することから、データ（DQ）の伝送経路において電流転送回路および制御信号／アドレス信号（RQ）の伝送経路において、それぞれ電流転送回路を省略し、信号/PASSに代えて入力イネーブル信号WE、信号PASSに代えて出力イネーブル信号/OEを用いている点が異なる。
【０１８９】
このメモリＬＳＩの伝送システムとの入出力動作は、図４１を参照して前述したメモリＬＳＩの伝送システムとの入出力動作と比べて、スター接続された伝送システムとデイジーチェーン接続された伝送システムとの通信プロトコルの相違に応じて異なるが、基本的には同様である。
【０１９０】
＜第１５実施形態および第１６実施形態の第１変形例＞
前記第１５実施形態および第１６実施形態においては、制御信号／アドレス信号を同じ伝送経路で取り扱ったが、これに限らず、制御信号／アドレス信号を分離することも可能である。
【０１９１】
＜第１５実施形態および第１６実施形態の第２変形例＞
前記第１５実施形態および第１６実施形態においては、データ（DQ）の伝送経路を１組設けているが、伝送するデータを２組に増加させる場合あるいはさらに増加させる場合は、それに応じてデータ（DQ）の伝送経路を追加すればよい。
【０１９２】
＜第１７実施形態＞
前記した実施の形態では、データ電流にストローブ信号電流を重畳したが、データ電流にクロック信号電流を重畳することも可能であり、この点を考慮した第１７実施形態について、以下に説明する。
【０１９３】
図４３は、第１７実施形態に係るデイジーチェーン接続の伝送システムを示すブロック図である。
【０１９４】
ここでは、１個のメモリコントローラ291に複数個のＤＲＡＭ292が単方向の２本のデータ線1a、1bによりデイジーチェーン接続され、コントローラ291が外部バス290に接続される場合のシステム構成を示している。
【０１９５】
この伝送システムのメモリコントローラ291は、クロック信号源293から入力する電圧モードのクロック信号を受け取り、それを電流モードのクロック信号に変換して常時出力し、データ出力時にはクロック電流出力にデータ電流を重畳するように構成されている。
【０１９６】
なお、この伝送システムのＤＲＡＭ292においては、例えば図１９Ａに示したようにストローブ信号電流をデータ電流に重畳して伝送する場合と同様に電流ドライブ回路を構成すればよい。
【０１９７】
この場合、図１９Ａに示した電流ドライブ回路の出力部のＤＡＣ14aとして、例えば図２０に示したような回路を設け、ストローブ信号STRBに代えてクロック信号Clockを使用すればよい。また、上記電流ドライブ回路の入力部のＡＤＣ19aとして、例えば図２１〜図２３に示したような回路を設け、ストローブ信号STRBに代えてクロック信号Clock を使用すればよい。
【０１９８】
図４４は、図４３に示した伝送システムにおいてクロック信号電流にデータ電流を重畳した場合の動作の一例を示す波形図である。
【０１９９】
＜第１７実施形態の変形例＞
前記クロック信号として基準電流を送り、これを受けてクロック信号電圧を生成して使用することも可能であり、この点を考慮した変形例を以下に説明する。
【０２００】
図４５は、第１７実施形態の変形例に係る伝送システムにおいてクロック信号を電流出力する電流ドライブ回路およびクロック信号電流をクロック信号電圧に変換する回路の一例を示す回路図である。
【０２０１】
図４５において、コントローラ用の第１のＬＳＩ321では、電源ノードと接地ノードとの間に、基準電流源BGR、ゲートにクロックソース信号enがゲートに印加されるＮＭＯＳトランジスタ323およびドレイン・ゲートどうしが接続されたＮＭＯＳトランジスタ324が直列に接続されている。同様に、前記電源ノードと接地ノードとの間に、ゲート・ドレインどうしが接続されたＰＭＯＳトランジスタ325およびＮＭＯＳトランジスタ326が直列に接続されている。上記２個のＮＯＳトランジスタ324および326はゲート相互が接続されてカレントミラー回路を構成している。そして、電流出力用のＰＭＯＳトランジスタ327が、前記ＰＭＯＳトランジスタ325にカレントミラー接続されている。
【０２０２】
上記構成の第１のＬＳＩ321によれば、電流出力用のＰＭＯＳトランジスタ327のドレインから出力する電流をクロック信号Clockとして外部の信号線（ストローブ信号線）に出力することが可能である。
【０２０３】
一方、第２のＬＳＩ322では、ドレイン・ゲートどうしが接続されたＮＭＯＳトランジスタ328に前記外部のストローブ信号線2からストローブ信号電流が入力する。そして、電源ノードと接地ノードとの間に、ゲート・ドレインどうしが接続されたＰＭＯＳトランジスタ329およびＮＭＯＳトランジスタ330が直列に接続されており、上記ＮＭＯＳトランジスタ330は前記ＮＭＯＳトランジスタ328にカレントミラー接続されている。そして、前記ＰＭＯＳトランジスタ329にＰＭＯＳトランジスタ331がカレントミラー接続されている。
【０２０４】
さらに、電源ノードと接地ノードとの間に、基準電流源BGRおよびドレイン・ゲートどうしが接続されたＮＭＯＳトランジスタ332が直列に接続されている。このＮＭＯＳトランジスタ332にＮＭＯＳトランジスタ333がカレントミラー接続されており、このＮＭＯＳトランジスタ333のドレインは前記ＰＭＯＳトランジスタ331のドレインに接続されている。そして、上記ＰＭＯＳトランジスタ331およびＮＭＯＳトランジスタ333のドレイン相互接続ノードに増幅回路334が接続されている。
【０２０５】
ここで、第２のＬＳＩ322の基準電流源BGR の電流を第１のＬＳＩ321の基準電流源BGRの電流と等しく設定しておき、第２のＬＳＩ322におけるＮＭＯＳトランジスタ333にＰＭＯＳトランジスタ331の電流の半分が流れるようにサイズを設定しておく。
【０２０６】
上記構成の第２のＬＳＩ322によれば、増幅回路334は、通常は低い電位入力を受けているが、クロック信号電流入力時に前記ＰＭＯＳトランジスタ331から電流が出力する場合は高い電位入力を受けるので、クロック信号電流入力をクロック信号電圧に変換して出力し、内部回路に供給することが可能である。
【０２０７】
＜第１８実施形態＞
図４６は第１８実施形態に係る伝送システムを示すブロック図である。
【０２０８】
この伝送システムは、図５に示した第５実施形態に係る伝送システムと比べて、ストローブ信号線をバス配線として終端させ、かつクロック信号線も終端させたことが異なり、その他は同じである。
【０２０９】
＜第１９実施形態＞
図４７は第１９実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０２１０】
本例が、図３８に示した第１３実施形態に係るメモリＬＳＩと異なるところは、データ入力およびデータ出力をそれぞれ、メモリチップ内に設けられたコントローラからのデータ送信側301で行うことである。このため、図３８に示した回路と同様の回路がデータ送信側301に配置されている。
【０２１１】
また、コントローラへのデータ帰還側302には、電流転送回路244と同様な回路構成を持つ、電流転送回路303が配置されている。なお、電流転送回路303は、常時、データ電流を転送することが、電流転送回路244と異なっている。
【０２１２】
上記電流転送回路303は、図４７に示すように、電流入力用のＮＭＯＳとランジスタ304と、このＮＭＯＳトランジスタ304にカレントミラー接続されたＮＭＯＳトランジスタ305と、このＮＭＯＳトランジスタ305の電流が流れるパスに、ゲートおよびドレインを接続したＰＭＯＳトランジスタ306と、このＰＭＯＳトランジスタ306にカレントミラー接続されたＰＭＯＳトランジスタ307と、このＰＭＯＳトランジスタのドレインと、電流出力ノードとの間に接続され、ゲートに回路内接地電位VSSを受けるＰＭＯＳトランジスタ308とを有する。また、ＰＭＯＳトランジスタ308を省略し、PMOSトランジスタ308を出力に直接に接続しても問題は無い。
【０２１３】
＜第２０実施形態＞
図４８は第２０実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０２１４】
本例が、図４７に示した第１９実施形態に係るメモリＬＳＩと異なるところは、データ入力およびデータ出力をそれぞれ、メモリチップ内に設けられたコントローラからのデータ帰還側302で行うことである。このため、図３８に示した回路と同様の回路がデータ帰還302に配置されている。そして、コントローラからのデータ送信側301には、常時、データ電流を転送する電流転送回路303が配置されている。
【０２１５】
＜第２１実施形態＞
図４９は第２１実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０２１６】
本例が、図４７に示した第１９実施形態に係るメモリＬＳＩと異なるところは、データ入力をデータ送信側301で行ない、データ出力をデータ帰還側302で行うことである。このため、電流転送回路303のうち、出力段を構成するＰＭＯＳトランジスタ307、308はデータ送信側301に配置され、入力段を構成するＮＭＯＳとランジスタ304、305、ＰＭＯＳトランジスタ306はデータ帰還側302に配置されている。
【０２１７】
また、本例のように、データ入力をデータ送信側301で行ない、データ出力をデータ帰還側302で行う場合には、データ出力のタイミングを調整することが重要である。コントローラから見たレイテンシ(latency)を、デイジーチェーン接続された複数のメモリチップそれぞれで合わせるためである。このため、本例では、メモリセルアレイ242の出力部に遅延回路311を設けている。遅延回路311は、例えばレジスタ312に格納された遅延データにより制御される。そして、メモリセルアレイ242からのデータ出力を、コントローラから見たレイテンシが、デイジーチェーン接続された複数のメモリチップそれぞれで合うように遅延させる。遅延データは、chip-IDのセットとともに、デイジーチェーンの初期化によって記憶される。最も近いメモリは、最も大きいレイテンシにセットされる。遅延データのセット方法は、chip-IDのセット方法と同様である。遅延データに応じたユニット遅延時間は、コントローラから見たレイテンシが整合するように設計されている。
【０２１８】
＜第２２実施形態＞
図５０は第２２実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０２１９】
第１９、第２０、第２１実施形態ではデータパスの部分を例示した。本例では、アドレス／コマンドパスの部分を例示する。
【０２２０】
本例が、図４７に示した第１９実施形態と異なるところは、アドレス信号、およびコマンド信号をＡＤ変換するＡＤＣ19aと、このＡＤＣ19aから出力される電圧データをデコードし、アドレス信号およびコマンド信号を出力するデコーダ272を有することである。
【０２２１】
また、電流転送回路244'は、その出力段を構成するＰＭＯＳトランジスタ248'のゲートに、回路内接地電位VSSを供給するようにして、常時、電流を転送できるように構成されている。
【０２２２】
＜第２３実施形態＞
図５１は第２３実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０２２３】
本例が、図５０に示した第２２実施形態に係るメモリＬＳＩと異なるところは、データ入力およびデータ出力をそれぞれ、メモリチップ内に設けられたコントローラからのデータ帰還側302で行うことである。このため、図５０中のデータ送信側301に配置された回路と同様の回路が、データ帰還302に配置されている。そして、コントローラからのデータ送信側301には、常時、データ電流を転送する電流転送回路303が配置されている。
【０２２４】
＜第２４実施形態＞
図５２は第２４実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０２２５】
本例が、図５０に示した第２２実施形態に係るメモリＬＳＩと異なるところは、電流出力ノード319と、電流入力ノード320とを、トランスファゲート回路321により、互いに接続したことである。トランスファゲート回路321は、レジスタ322から出力される制御信号EDGE、/EDGEにより制御される。制御信号EDGEが“HIGH”、制御信号/EDGEが“LOW”のとき、電流出力ノード319は、電流入力ノード320に接続される。このため、電流出力を、データ送信側301からデータ帰還側302に、メモリチップ内で折り返すことができる。また、制御信号EDGEが“LOW”、制御信号/EDGEが“HIGH”のとき、電流出力ノード319は、電流入力ノード320から分離される。制御信号EDGEの状態は、デイジーチェーンの初期化によってセットされる。
【０２２６】
本例は、デイジーチェーンの終端を、例えば図４６に示した第１８実施形態のように閉じた場合に有効である。つまり、この実施形態は、エッジのチップにおいて、その出力と入力との外部接続を必要とすることなく、使用することができる。
【０２２７】
＜第２５実施形態＞
図５３は第２５実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０２２８】
本例が、図４７に示した第１９実施形態に係るメモリＬＳＩと異なるところは、第２４実施形態と同様に、電流出力ノード319と、電流入力ノード320とを、トランスファゲート回路321により、互いに接続したことである。
【０２２９】
本例でも、制御信号EDGEが“HIGH”、制御信号/EDGEが“LOW”のとき、電流出力ノード319は、電流入力ノード320に接続されるので、電流出力を、データ送信側301からデータ帰還側302に、メモリチップ内で折り返すことができる。よって、デイジーチェーンの終端を、例えば図４６に示した第１８実施形態のように閉じた場合に有効である。
【０２３０】
＜第２６実施形態＞
図５４は第２６実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０２３１】
上記実施形態では、データを送受信する例と、アドレスおよびコマンドを送受信する例とをそれぞれ説明した。
【０２３２】
しかし、データ、アドレスおよびコマンドをそれぞれ一まとめにしたパケット(packet)を、送受信することも可能である。本例は、そのようなパケット送受信に適合させた例に関する。
【０２３３】
本例が、図４７に示した第１９実施形態に係るメモリＬＳＩと異なるところは、パケットデコーダ323、アドレスデコーダ324、コマンドデコーダ325、レジスタ326、およびパケットエンコーダ327を有することである。
【０２３４】
パケットデコーダ323は、入力されたパケットをデコードし、データ、アドレスおよびコマンドにそれぞれ分類する。分類されたデータはメモリセルアレイ242に入力され、同様に分類されたアドレスおよびコマンドはそれぞれ、アドレスデコーダ324およびコマンドデコーダ324に入力される。
【０２３５】
アドレスデコーダ324は、入力されたアドレスをデコードし、デコードしたアドレスをメモリセルアレイ242、およびレジスタ326に出力する。
【０２３６】
コマンドデコーダ325は、入力されたコマンドをデコードし、デコードしたコマンドに基づいた内部制御信号（PASS、/PASS、WRITE、READ、INIT）を出力する。
【０２３７】
レジスタ326は、chip-IDを記憶する。chip-IDとは、コントローラ、およびこのコントローラにデイジーチェーン接続された複数のメモリチップを識別するために、各チップに登録されたIDアドレスである。上記実施形態では、chip-IDに関する詳しい説明を省略したが、上記実施形態においても登録されていることはもちろんである。chip-IDの付与方法の一例を下記する。
【０２３８】
まず、コントローラのchip-IDを“0000”に設定し、当該コントローラに登録する。コントローラはchip-ID“0000”を、デイジーチェーン接続された先頭のメモリチップに送信する。このchip-ID“0000”を受けたメモリチップはこれに“1”を加えて“0001”を、自身のchip-IDとして登録する。chip-ID“0001”が登録されたメモリチップは、chip-ID“0001”を、デイジーチェーン接続された次のメモリチップに送信する。このchip-ID“0001”を受けたメモリチップはこれに“1”を加えて“0010”を、自身のchip-IDとして登録する。このような処理を、デイジーチェーン接続されたメモリチップ全てに対して、順次行うことで、コントローラ、各メモリチップそれぞれに異なったchip-IDを登録することができる。登録されたchip-IDは、データ処理時、アドレス又はコマンドに含まれて送信される。そして、データ処理は、送信されたchip-IDに合致するchip-IDを持つメモリチップにおいて行われる。
【０２３９】
レジスタ326は、このようなchip-IDを記憶する。そして、送信されたchip-IDが、レジスタ326に記憶されたchip-IDに合致した場合、コントローラを示すchip-ID、およびコントローラへのデータ出力であることを示すコードを、それぞれ出力する。当該メモリチップが出力したデータを、デイジーチェーン接続されている他のメモリチップが受け取らないようにするためである。
【０２４０】
パケットエンコーダ327は、メモリセルアレイ242から出力されたデータ、およびレジスタ326から出力されたコントローラチップを示すchip-ID、およびコントローラへのデータ出力であることを示すコードをエンコードし、パケットにする。パケットは、ＤＡＣ14に入力され、上記実施形態と同様にＤＡ変換された後、出力される。
【０２４１】
＜第２７実施形態＞
図５５は第２７実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図である。
【０２４２】
本例が、図５４に示した第２６実施形態と異なるところは、第２１実施形態のように、データ入力をデータ送信側301で行ない、データ出力をデータ帰還側302で行うようにしたことであり、その他はほぼ同様の構成である。
【０２４３】
以上、本発明を、第１〜第２７実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあったては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０２４４】
また、第１〜第２７実施形態は、単独、または適宜組み合わせて実施することも勿論可能である。
【０２４５】
さらに、第１〜第２７実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０２４６】
【発明の効果】
上述したように、本発明のデータ・信号伝送システムおよび半導体集積回路装置によれば、伝送データとして、電圧電位ではなく電流量を取り扱う。また、電流データの多値化を行うことにより、送信側と受信側とが１対１で対応する電流転送においても、データ線・信号線数の増大を伴うことなく多値のデータ伝送を行うことが可能になる。
【０２４７】
このような電流データの多値化を行う場合、電流は加算性があり、電流の多値化は電圧の多値化よりも電圧ノイズマージンが広いという利点がある。したがって、ＬＳＩの素子の微細化に伴う電源電圧、外部信号線の振幅電圧の低下にも耐えることが容易になる。また、低速の同期クロックを伝送する場合でも、電流の多値化により、大量のデータの送受信が可能となる。
【図面の簡単な説明】
【図１】  図１は第１実施形態に係るＬＳＩの一部を示すブロック図。
【図２】  図２は第２実施形態に係るＬＳＩの一部を示すブロック図。
【図３】  図３は第３実施形態に係るＬＳＩの一部を示すブロック図。
【図４】  図４は第４実施形態に係るＬＳＩの一部を示すブロック図。
【図５】  図５は第５実施形態に係る伝送システムを示すブロック図。
【図６】  図６は図５に示す伝送システムの一動作例を示す波形図。
【図７】  図７は第６実施形態に係る伝送システムを示すブロック図。
【図８】  図８は第７実施形態に係る伝送システムを示すブロック図。
【図９】  図９は図８に示す伝送システムの一動作例を示す波形図。
【図１０】  図１０は第８実施形態に係る伝送システムを示すブロック図。
【図１１】  図１１は第９実施形態に係るＤＡＣの一回路例を示す回路図。
【図１２】  図１２は第１０実施形態に係るＡＤＣの一回路例を示す回路図。
【図１３】  図１３は第１０実施形態に係るＡＤＣの一回路例を示す回路図。
【図１４】  図１３は第１０実施形態に係るＡＤＣの一回路例を示す回路図。
【図１５】  図１５は基準電流源（定電流源）の一回路例を示す回路図。
【図１６】  図１６は第１１実施形態に係る電流ドライブ回路の一回路例を示す回路図。
【図１７】  図１７はストローブ信号を電流駆動した場合の一動作例を示す波形図。
【図１８】  図１８は第１１実施形態に係るデイジーチェーン接続された伝送システムにおけるストローブ信号電流の伝送経路を簡略的に示す回路図。
【図１９】  図１９Ａは第１２実施形態に係るデイジーチェーン接続の伝送システムにおけるストローブ信号電流の伝送経路を簡略的に示す回路図、図１９Ｂは図１９Ａに示す伝送経路の一変形例を示す回路図、図１９Ｃは図１９Ａに示す伝送経路の他変形例を示す回路図。
【図２０】  図２０はＤＡＣの一例を示す回路図。
【図２１】  図２１はＡＤＣの一例を示す回路図。
【図２２】  図２２はＡＤＣの一例を示す回路図。
【図２３】  図２３はＡＤＣの一例を示す回路図。
【図２４】  図２４はＡＤＣの一例を示す回路図。
【図２５】  図２５は図１９Ａに示すデイジーチェーン接続された伝送システムの一動作例を示す波形図。
【図２６】  図２６はＤＡＣの第１変形例を示す回路図。
【図２７】  図２７はＤＡＣの第２変形例を示す回路図。
【図２８】  図２８はＡＤＣの第１変形例を示す回路図。
【図２９】  図２９はＡＤＣの第１変形例を示す回路図。
【図３０】  図３０はＡＤＣの第１変形例を示す回路図。
【図３１】  図３１はＡＤＣの第２変形例を示す回路図。
【図３２】  図３２はＡＤＣの第２変形例を示す回路図。
【図３３】  図３３はＡＤＣの第２変形例を示す回路図。
【図３４】  図３４はＡＤＣの第２変形例を示す回路図。
【図３５】  図３５は基準電流源の第１変形例を示す回路図。
【図３６】  図３６は基準電流源の第２変形例を示す回路図。
【図３７】  図３７は基準電流源の第３変形例を示す回路図。
【図３８】  図３８は第１３実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図３９】  図３９は第１４実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図４０】  図４０は第１４実施形態の変形例に係るメモリＬＳＩを簡略的に示す回路図。
【図４１】  図４１は第１５実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図４２】  図４２は第１６実施形態に係るスター接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図４３】  図４３は第１７実施形態に係るデイジーチェーン接続された伝送システムを示すブロック図。
【図４４】  図４４は図４３に示した伝送システムにおいてクロック信号電流にデータ電流を重畳した場合の動作の一例を示す波形図。
【図４５】  図４５は第１７実施形態の変形例を示す回路図。
【図４６】  図４６は第１８実施形態に係る伝送システムを示すブロック図。
【図４７】  図４７は第１９実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図４８】  図４８は第２０実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図４９】  図４９は第２１実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図５０】  図５０は第２２実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図５１】  図５１は第２３実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図５２】  図５２は第２４実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図５３】  図５３は第２５実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図５４】  図５４は第２６実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図５５】  図５５は第２７実施形態に係るデイジーチェーン接続された伝送システムに適合するメモリＬＳＩを簡略的に示す回路図。
【図５６】  図５６は従来の伝送システムの一例を示すブロック図。
【図５７】  図５７は従来の伝送システムの他例を示すブロック図。
【符号の説明】
１、１ａ、１ｂ…外部データ線、
１１、２１、３１、４１…第１のＬＳＩ、
１２、２２、３２、４２…第２のＬＳＩ、
１３…内部回路、
１４、２３…ＤＡＣ、
１５…出力バッファ用ＰＭＯＳトランジスタ、
１６…入力バッファ用ＮＭＯＳトランジスタ、
１８…内部回路、
１９、２７…ＡＤＣ、
４３、４６…出力スイッチ用トランジスタ、
４４、４７…入力スイッチ用トランジスタ、
５０、１００…外部バス、
５１、１０１…メモリコントローラ、
５２、１０２…ＤＲＡＭ、
５４…入力用データ線、
５５…出力用データ線、
１０４、１０５…データ線、
１０６…ストローブ信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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