(57)【特許請求の範囲】
【請求項１】
入力される映像データをマトリクスによる表示方式のディスプレイシステムのアドレスドライバへ導くディスプレイ信号処理手段において、独立して動作可能な複数のメモリバンクと、
該複数のメモリバンクへ導く映像データをビット単位で振り分けるデータ振り分け手段と、
該複数のメモリバンクから読み出した映像データを画像のドット単位で多重化する複数のマルチプレクサと、
該マルチプレクサからの出力を選択し、該ディスプレイ信号処理手段の後段に位置する複数のアドレスドライバに対応した出力端子に映像データを割り振るアドレスドライバ振り分け手段とを有し、
少なくとも前記メモリバンクと前記データ振り分け手段または前記メモリバンクと前記マルチプレクサのいずれかを同一チップ内に配置したことを特徴とするディスプレイ信号処理手段。
【請求項２】
メモリバンクの数を入力される映像データのビット幅の整数倍とした請求項１記載のディスプレイ信号処理手段。
【請求項３】
メモリバンクと、データ振り分け手段と、マルチプレクサと、アドレスドライバ振り分け手段とを同一チップ内に配置した請求項１または請求項２に記載のディスプレイ信号処理手段。
【請求項４】
ディスプレイ装置がプラズマディスプレイ装置である請求項１ないし請求項３のいずれか記載のディスプレイ信号処理手段。
【請求項５】
請求項１記載のディスプレイ信号処理手段のメモリ制御方式において、
同一チップ内に具備するメモリバンクの個数に応じて、ディスプレイの水平ライン内の画素数を分割し、分割した画素毎に該メモリバンクへの書き込みデータのビット番号を切り替えることを特徴とするメモリ制御方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、プラズマディスプレイ（以下、ＰＤＰと呼ぶ）のようなマトリクスによる表示方式におけるディスプレイ信号処理に関する。
【０００２】
【従来の技術】
昨今、マルチメディアと騒がれつつメディアの多様化が進んでおり、表示装置も多様化している。特に、数年前から騒がれていた「壁掛けテレビ」の実現に向けて、ＰＤＰが実用化されつつある。このＰＤＰは、ディスプレイ装置の主流であるＣＲＴ（ブラウン管）とはその方式が大きく異なり、特に走査と画素の階調を表現する方式が大きく異なっている。
簡単にその違いを説明すると、例えば８ｂｉｔの映像データを表す場合、ＣＲＴでは１画素毎に直接８ｂｉｔ（２５６階調）のデータを与え、水平方向に端から端へ走査を行った後に、一つ下のラインに移って同様の走査を行い１画面を作り上げる。これに対して、ＰＤＰでは８ｂｉｔのデータを直接与えるのではなく、ビット（ｂｉｔ）毎に各画素に”１”か”０”かを与え、”１”である画素に電荷を貯め、次のｂｉｔでも”１”である画素に電荷を貯め、そのｂｉｔに応じた電荷を貯める事により光の強度を変える事で階調を表している。
したがって、ＰＤＰではＣＲＴのような走査という概念よりも、ｂｉｔ毎の画素への割り付けという感覚で１画面を作り上げる。
【０００３】
図２を用いてＰＤＰの映像表示方式のパネル構成の概略について説明する。図２において、ＰＤＰ２００のパネル２０１は、模式的に示したようにマトリクス状に画素２０４が配置され、各画素には、アドレスドライバ２０２と、スキャンドライバ２０３から画素データが供給される。
本明細書においては、横１０２４画素、縦７６８ラインのＸＧＡモードのディスプレイを例として説明する。
各画素２０４はＲ，Ｇ，Ｂの三色から構成される。パネル上のドット（ｄｏｔ）数は、横（水平方向）が、１０２４×３（Ｒ，Ｇ，Ｂ）＝３０７２ｄｏｔになり、アドレスドライバ２０２とパネル２０１との間に３０７２本のデータ線が導かれる。縦（垂直方向）はライン数と同一であり、７６８本のデータ線が、スキャンドライバ２０３とパネル２０１との間に導かれる。
本明細書においては、説明の簡略化のために、Ｒ，Ｇ，Ｂを合成して表示される一つの単位を画素として、Ｒ，Ｇ，Ｂそれぞれを一つとして扱う場合には単位をｄｏｔとして扱うことにする。
【０００４】
ここで、アドレスドライバ２０２について簡単に説明する。図２中では、アドレスドライバとして入力４ｂｉｔ並列、出力６４ｂｉｔ並列の入出力形式すなわち入力データ線４本、出力データ線６４本のアドレスドライバを想定している。
アドレスドライバ２０２は、シリアル／パラレル変換のように動作するものであり、入力される４ｂｉｔのデータをクロックに同期して順々に並べ６４ｂｉｔのデータ、つまり４ｂｉｔ×１６クロックで６４ｂｉｔのデータを出力する動作を行なう。
このアドレスドライバとしては、入力として３ｂｉｔのものや、それ以外のものもあり、ここでは、シリアル／パラレル変換的な動作についてのみの説明に留めておく。
【０００５】
図２では、このアドレスドライバ２０２を合計４８個使用しており、一つのアドレスドライバから６４ｂｉｔのデータがパネル２０１に導かれ、６４ｂｉｔ×４８個＝３０７２本のデータ線がパネルへ導かれ、各データにＲ，Ｇ，Ｂの画素を対応させることで、横１０２４画素（３０７２ｄｏｔ／３）の表示を可能としている。
【０００６】
次に、実際に映像をパネルに表示する場合の動作概要を説明する。説明を容易にするのために、パネル２０１の水平方向は、左からＲ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，……と並んでいるとして、便宜上１つ目のＲ，Ｇ，Ｂからなる画素をＮｏ．１、次のＲ，Ｇ，Ｂからなる画素をＮｏ．２、とし、Ｎｏ．１０２４まで番号をつける。
また、アドレスドライバ２０１も左から、Ｎｏ１，２，……と番号を付け、一番右のアドレスドライバをＮｏ．４８とする。
１つのアドレスドライバからの出力が６４ｂｉｔであることから、Ｎｏ．１のアドレスドライバはＮｏ．１〜２１のＲ，Ｇ，ＢとＮｏ．２２のＲのｄｏｔの６４ｄｏｔをドライブし、Ｎｏ．２のアドレスドライバはＮｏ．２２のＧ，ＢとＮｏ．２３〜４２のＲ，Ｇ，ＢとＮｏ．４３のＲ，Ｇのｄｏｔの６４ｄｏｔをドライブし、以下それぞれのアドレスドライバは対応するｄｏｔをドライブする。
したがって、３０７２ｄｏｔのデータを６４ｄｏｔずつ振り分けて、対応する４８個のアドレスドライバに入力して、３０７２ｄｏｔをドライブしなければならない。
【０００７】
アドレスドライバの動作概要をシリアル／パラレル変換であると説明したが、その概要を図３に示し、その動作を簡単に説明する。
図３は、前記Ｎｏ．１のアドレスドライバの入力アドレスデータと、パネルへの出力データを模式したものである。図３では、前にも述べたように入力４ｂｉｔ、出力６４ｂｉｔのアドレスドライバを取り上げている。
図３に示したように、Ｎｏ．１のアドレスドライバ２０２には、最初にＮｏ．１のＲ，Ｇ，ＢとＮｏ．２のＲのデータ、次にＮｏ．２のＧ，ＢとＮｏ．３のＲ，Ｇのデータ、次にＮｏ．３のＢとＮｏ．４のＲ，Ｇ，Ｂのデータ……Ｎｏ．４２のＲ，Ｇ，ＢとＮｏ．４３のＲのデータという様に順々にアドレスデータ３０１が入力され、６４ｂｉｔの出力３０２は、Ｎｏ．１Ｒ，Ｇ，Ｂ，Ｎｏ．２Ｒ，Ｇ，Ｂ，……という様にパネル内の対応するｄｏｔへ並列に出力される。
【０００８】
次に、図４を用いて上記ＰＤＰシステムの従来の構成例をおよびその動作概要について説明する。
図４において、ＰＤＰシステムは、映像信号処理装置１００と、ＰＤＰパネル２００と、図示を省略したスキャンドライバとからなり、両者はアドレスドライバ２０２および図示を省略したスキャンドライバを介して接続されている。
映像信号処理装置１００は、映像データの入力端子１０１と、例えば輝度信号と色信号とを分離するような第１の映像信号処理手段１１０と、映像信号をＲ，Ｇ，Ｂの３つの信号に分離するＲＧＢ分離手段４２０と、Ｒ，Ｇ，Ｂ信号をそれぞれｂｉｔ毎に分離するビット分割手段１３０と、シリアル／パラレル変換手段１４０と、メモリ選択手段１５０と、複数のメモリ１６０と、第２の映像信号処理手段１７０とから構成される。
このような映像信号処理装置においては、第１の映像信号処理手段１１０と、ＲＧＢ分離手段４２０と、ビット分割手段１３０と、シリアル／パラレル変換手段１４０と、メモリ選択手段１５０は一つの処理ＬＳＩ１８０に載置されて構成され、第２の映像信号処理手段１７０も一つの処理ＬＳＩ１９０に載置されて構成されている。
【０００９】
図４では、ビット分割手段１３０以降の処理としてＲ信号のみを表しているが、実際にはＧ信号、Ｂ信号の処理も同様なものが必要であり、それぞれ図示を省略している。
映像データ入力端子１０１から入力される例えば８ｂｉｔで表される映像データは、第１の映像信号処理手段１１０において例えばＹＣ分離などの処理が施され、ＲＧＢ分離手段１２０からＲ，Ｇ，Ｂそれぞれ例えば８ｂｉｔのデータが出力される。８ｂｉｔで表されるＲ信号はビット分割手段１３０に導かれ、ＭＳＢからＬＳＢまで８つに分割されそれぞれシリアル／パラレル変換手段１４０へ導かれる。
図４では、ＭＳＢと２ｎｄＭＳＢを合わせてｎ個にシリアル／パラレル変換していることを図示しており、それぞれｎｂｉｔのデータをメモリ選択手段１５０へ導いている。
【００１０】
メモリ選択手段１５０は、シリアル／パラレル変換手段１４０からのｎｂｉｔのデータを後段に位置するメモリ１６０（図では４つ）のどのメモリに書込むかを制御し、各メモリにデータを振り分ける。
第２の映像信号処理手段１７０は、４つのメモリ１６０からのデータｎｂｉｔ×４にラッチ等の処理を施し、例えば、ＭＳＢだけを読み出し、ｍ×Ｌｂｉｔのデータをアドレスドライバ２０２へ導き、１つのライン上の各画素に”１”か”０”かをデータとして割当て、スキャンドライバからのスキャン信号により、データが１である画素に電荷を貯める。この操作を全ラインにわたって繰り返すことにより１画面を構成する。
別のタイミングでは、２ｎｄＭＳＢだけを読み出し、アドレスドライバ２０２へ導き、１画面を構成する。
このように、例えば８ｂｉｔの階調を表し、１画面を表すには、メモリ１６０からデータを読み出し、各画素に”１”、”０”のデータを割当てることを８回行い、階調に応じた電荷量を貯めることで、１つの画面を表示する。
【００１１】
【発明が解決しようとする課題】
上記ＰＤＰ信号処理では、８ｂｉｔの映像データの階調を表すために、８回データを各画素に割当てるので、一つのメモリを用いて実現しようとした場合、自然にメモリからの読み出し速度がかなり速いものとなってしまう。
その読み出し速度を押さえることを目的として、例えば、４つのメモリ１６０を用いて、データ読み出しを４つのメモリから行なうことによって、一つのメモリ当りの読み出し速度を押さえる方法を取っている。
また、メモリ１６０の前段と後段で、処理が分離されていることから、ＬＳＩ１８０とメモリ１６０、メモリ１６０とＬＳＩ１９０の間を結線しており、そのインタフェースでピン容量による消費電力の増大、ＬＳＩのパッケージにおけるピン数の制限などの問題が生じる。
【００１２】
また、このピン数を削減する方向で処理を変更しようとしても、メモリ動作速度が上昇するにともなって消費電力が上昇し、消費電力が最小となるピン数とメモリ動作速度の関係を確立させるのにも困難が生じる。
【００１３】
本発明は、ＰＤＰ信号処理における映像信号処理とメモリブロックを１チップ化し、メモリとロジック間のインタフェースをＬＳＩ内部で行なうことによって、消費電力を押さえたＰＤＰ信号処理システムを提供することを目的とする。
さらに、本発明は、このようなＰＤＰ信号処理システムに適したディスプレイ信号処理手段とディスプレイ信号処理方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、入力される映像データをマトリクスによる表示方式のディスプレイシステムのアドレスドライバへ導くディスプレイ信号処理手段において、独立して動作可能な複数のメモリバンクと、該複数のメモリバンクへ導く映像データをビット単位で振り分けるデータ振り分け手段と、該複数のメモリバンクから読み出した映像データを画像のドット単位で多重化する複数のマルチプレクサと、該マルチプレクサからの出力を選択し該ディスプレイ信号処理手段の後段に位置する複数のアドレスドライバに対応した出力端子に映像データを割り振るアドレスドライバ振り分け手段とを設け、複数のメモリバンクからの読み出しデータを任意のアドレスドライバへ導くことを可能とするとともに、少なくとも前記メモリバンクと前記データ振り分け手段または前記メモリバンクと前記マルチプレクサのいずれかを同一チップ内に配置しメモリとロジックとの間のピンインタフェースによる消費電力を減少させる。
【００１５】
さらに本発明は、請求項１記載のディスプレイ信号処理手段のメモリ制御方式において、同一チップ内に具備するメモリバンクの個数に応じて、ディスプレイの水平ライン内の画素数を分割し、分割した画素毎に該メモリバンクへの書き込みデータのビット番号を切り替えるようにした。
【００１６】
【発明の実施の形態】
図１を用いて本発明にかかるＰＤＰ信号処理の具体的な実施の形態および信号処理の流れについて説明する。
図１は、図４におけるビット分割手段１３０から第２の映像信号処理手段１７０までの構成に対応した本発明にかかるディスプレイ信号処理手段の構成を示している。
本発明にかかるディスプレイ信号処理手段は、例えばＲ，Ｇ，Ｂの映像データの入力端子１０Ｒ，１０Ｇ，１０Ｂと、シリアル／パラレル変換手段２０Ｒ，２０Ｇ，２０Ｂと、入力されるデータを後段に位置するどのメモリバンクに書込むかを制御するデータ振り分け手段３０と、独立して動作可能な複数のメモリバンク４０−１〜４０−８と、複数のマルチプレクサ５０−１〜５０−８と、複数のメモリバンクからのデータをアドレスドライバ２０２へ振り分けるアドレスドライバ振り分け手段６０と、アドレスドライバ２０２へのデータ出力端子７０−１〜７０−８から構成され、８０は本発明におけるＰＤＰ信号処理回路の内１チップ内に収める箇所を示したものであり、チップに相当する。
【００１７】
本実施の態様では、図４に示した従来例の一部分を取出して構成したものであり、入力端子１０Ｒ，１０Ｇ，１０Ｂは、図４におけるＲＧＢ分離手段１２０とビット分割手段１３０の間に相当し、出力端子７０−１〜７０−８は、第２の映像信号処理手段１９０とアドレスドライバ２０２の間に相当する。
【００１８】
図５および図６を用いて、出力端子７０−１〜７０−８の後段に位置するアドレスドライバ２０２とその構成について簡単に説明する。
図５は、アドレスドライバ２０２とパネルへのデータ本数を表した一例である。アドレスドライバ２０２は、それぞれ４ｂｉｔ入力６４ｂｉｔ出力のアドレスドライバである。図５（Ａ）は、アドレスドライバ（ＡＤ−１）２０２−１〜（ＡＤ−４８）２０２−４８をそれぞれ単独に使用し、計４８個のアドレスドライバで３０７２ｄｏｔ（ＸＧＡでの１ラインにおけるＲ，Ｇ，Ｂｄｏｔ数）をドライブする方式を示している。図５（Ｂ）は、アドレスドライバ（ＡＤ−１−Ｆ）２０２−１，（ＡＤ−１−Ｈ）２０２−２〜（ＡＤ−２４−Ｆ）２０２−４７，（ＡＤ−２４−Ｈ）２０２−４８を２個づつカスケード接続し、同じく計４８個のアドレスドライバを用いて３０７２ｄｏｔをドライブする方式を示している。
以下、本明細書において、図５（Ｂ）に示されるカスケード接続された２個のアドレスドライバの集まりをアドレスドライバ（１）のように表示する。
【００１９】
図６も同じくアドレスドライバ２０２とパネル２０１へのデータ本数を表した一例であり、図５の例と比較して、アドレスドライバ（ＡＤ）２０２が３ｂｉｔ入力４８ｂｉｔ出力であること、３０７２ｄｏｔをドライブするのに計６４個のアドレスドライバを用いていることが異なっている。
【００２０】
まず、図５（Ａ）のようにアドレスドライバを構成した場合について説明する。各アドレスドライバ２０２からの出力、それぞれ６４本は、パネル上の対応するＲ，Ｇ，Ｂｄｏｔに接続される。例えば、向かって一番左のアドレスドライバ（ＡＤ−１）２０２−１は、画素番号Ｎｏ．１のＲｄｏｔから画素Ｎｏ．２２のＲｄｏｔまでをドライブし、その右のアドレスドライバ（ＡＤ−２）２０２−２は、画素Ｎｏ．２２のＧｄｏｔから画素Ｎｏ．４３のＧｄｏｔまでをドライブし、同様にぞれぞれのアドレスドライバはパネル上の対応するｄｏｔをドライブするように接続される。
図５（Ｂ）の場合は、向かって一番左のアドレスドライバ（ＡＤ−１）２０２−１は、画素Ｎｏ．２２のＧｄｏｔから画素Ｎｏ．４３のＧｄｏｔまでをドライブし、その右のアドレスドライバ（ＡＤ−２）２０２−２は、画素番号Ｎｏ．１のＲｄｏｔから画素Ｎｏ．２２のＲｄｏｔまでをドライブし、同様にぞれぞれのアドレスドライバはパネル上の対応するｄｏｔをドライブするように接続される。
【００２１】
また、図６の場合も同様に、図６（Ａ）は、３ｂｉｔ入力３６ｂｉｔ出力のアドレスドライバ（ＡＤ−１）２０２−１〜（ＡＤ−６４）２０２−６４をそれぞれ単独に使用し、計６４個のアドレスドライバで３０７２ｄｏｔをドライブする方式を示し、図６（Ｂ）は、３ｂｉｔ入力３６ｂｉｔ出力のアドレスドライバ（ＡＤ−１−Ｆ）２０２−１，（ＡＤ−１−Ｈ）２０２−２〜（ＡＤ−３２−Ｆ）２０２−６３，（ＡＤ−３２−Ｈ）２０２−６４を２つずつカスケード接続し、同じく計６４個のアドレスドライバを用いて３０７２ｄｏｔをドライブする方式を示している。
図６（Ａ）のアドレスドライバ２０２からの出力、それぞれ４８本は、例えば向かって一番左のアドレスドライバ（ＡＤ−１−Ｆ）２００−１は画素Ｎｏ．１のＲｄｏｔから画素Ｎｏ．１６のＢｄｏｔまでをドライブし、その右のアドレスドライバ（ＡＤ−１−Ｈ）２０２−２は画素Ｎｏ．１７のＲｄｏｔから画素Ｎｏ．３２のＢｄｏｔまでをドライブし、同様にそれぞれのアドレスドライバは対応するｄｏｔをドライブするように接続される。
図６（Ｂ）の場合も、図５（Ｂ）の場合と同様に対応するｄｏｔをドライブするように接続される。
【００２２】
次に、前段ＬＳＩからアドレスドライバ２０２へのデータ本数について着目する。
それぞれアドレスドライバ２０２へのデータ本数は、図５（Ａ）が１９２本（４×４８）、図５（Ｂ）が９６本（４×２４）、図６（Ａ）１９２本（３×６４）、図６（Ｂ）が９６本（３×３２）となっている。また、１ラインに”１”、”０”を割当てるスピードについて着目すると、図５（Ａ）が４ｂｉｔ×１６クロックで６４ｄｏｔ、図５（Ｂ）が４ｂｉｔ×３２クロックで１２８ｄｏｔ、図６（Ａ）が３ｂｉｔ×１６クロックで４８ｄｏｔ、図６（Ｂ）が３ｂｉｔ×３２クロックで９６ｄｏｔに”１”、”０”を割当てることができる。
したがって、図５、図６に示したアドレスドライバとパネルへのデータ本数の組み合わせは、システム設計側から見て、アドレスドライバの個数を最少にする、データ割当てのスピードを最低にするなどの要求仕様によって、決定することができる。
【００２３】
次に、図１を用いて映像データの各メモリバンク４０への書き込み、および各アドレスドライバ２０２へのメモリバンク４０からの読み出し動作について説明する。
図１に示した実施の形態を、図５（Ｂ）に示したように、４ｂｉｔ入力６４ｂｉｔ出力のアドレスドライバ（ＡＤ）を２つカスケード接続し計４８個のアドレスドライバを使用して構成するシステムを想定して、説明する。
まず、入力端子１０Ｒ，１０Ｇ，１０Ｂから入力されるＲ，Ｇ，Ｂデータは、１画素当りそれぞれ８ｂｉｔのデータである。
各シリアル／パラレル変換手段２０Ｒ，２０Ｇ，２０Ｂは、それぞれＲ，Ｇ，Ｂの各データを複数の画素分だけ貯め込み、３２ｂｉｔ（４画素分）のデータを出力する。したがって、データ振り分け手段３０へは、Ｒ，Ｇ，Ｂの計９６ｂｉｔ（４画素×Ｒ，Ｇ，Ｂ（３）×８ｂｉｔ）のデータが導かれる。
【００２４】
データ振り分け手段３０では、入力される９６ｂｉｔのデータを後段に位置するメモリバンク４０−１〜４０−８にどのように書込むかを図示を省略した制御部からのデータ振り分け制御信号によって行なう。
このデータ振り分け制御は、最終的にアドレスドライバへデータをいかに渡しやすくするかに着目して制御される。
メモリバンク４０−１〜４０−８は、入力される映像データのビット幅（ビット数）に等しいか整数倍とされ、図示を省略した制御部によって書込み／読出し（Ｗ／Ｒ）制御され１２ｂｉｔの入出力を行う。
メモリバンク４０からの出力データは、マルチプレクサ５０−１〜５０−８に導かれる。
アドレスドライバ振り分け手段２４は、マルチプレクサ５０からの計３２本のデータ線を、各アドレスドライバに対応した出力端子７０−１〜７０−８へ選択して接続し、メモリバンクからのデータを各アドレスドライバへ出力する。
【００２５】
ここで、シリアル／パラレル変換手段２０Ａ，２０Ｇ，２０Ｂ、およびデータ振り分け手段３０でのデータ振り分け制御について図７、図８を用いて説明する。
Ｒデータ（ＤＡＴＡ１０Ｒ）、Ｇデータ（ＤＡＴＡ１０Ｇ）、Ｂデータ（ＤＡＴＡ１０Ｂ）は、図１における入力端子１０Ｒ，１０Ｇ，１０Ｂから入力されるデータであり、Ｒ，Ｇ，Ｂそれぞれ８ｂｉｔのデータである。
データ（ＤＡＴＡ３０−１〜ＤＡＴＡ３０−８（ＤＡＴＡ３０−３〜ＤＡＴＡ３０−８はその表示を省略してある））は、それぞれデータ振り分け手段３０から出力されメモリバンク４０−１〜４０−８へ導かれるデータである。
ここでは、前にも述べたようにＸＧＡクラス（水平１０２４ｄｏｔ）のＰＤＰシステムを取り上げて説明する。
【００２６】
本明細書におけるデータは以下のように表示される。すなわち、１Ｒ７〜１Ｒ０、１Ｇ７〜１Ｇ０、１Ｂ７〜１Ｂ０の表示は、先頭の“１”が画素Ｎｏ．を、続く“Ｒ”，”Ｇ”，”Ｂ”がそれぞれＲデータ，Ｇデータ，Ｂデータを、最後の“７”、“０”がｂｉｔＮｏ．を表しており、それぞれＲデータ，Ｇデータ，Ｂデータの画素Ｎｏ，１のｂｉｔ７，６，５，４，３，２，１，０の計８ｂｉｔを表している。その他のスロットも同様である。
データ（ＤＡＴＡ１０）の画素Ｎｏ．は１から１０２４まであり、画素Ｎｏ．の１から１２８が１／８ライン（ｌｉｎｅ）ごとに一つの纏まりとして扱われ、Ｎｏ．１／８〜Ｎｏ．８／８で１ライン分のデータが入力される。
１ラインは、映像データのビット幅に等しい数に分割され、各分割単位ごとにビット番号ｂｉｔｎが遷移するようにされている。
Ｇデータ、Ｂデータも同様に入力される。
【００２７】
シリアル／パラレル変換手段２０Ａ，２０Ｇ，２０Ｂでは４画素分のデータを貯え、入力８ｂｉｔに対して計３２ｂｉｔ（Ｒ，Ｇ，Ｂ合わせて９６ｂｉｔ）のデータを出力する。
データ振り分け手段３０からメモリバンク４０−１へ出力されるデータ（ＤＡＴＡ３０−１）は、画素Ｎｏ．１〜１２８のＮｏ．１／８ライン期間ではｂｉｔ０が、次のＮｏ．２／８ライン期間ではｂｉｔ７が出力されることを表している。図では省略しているが、その次のＮｏ．３／８ライン期間ではｂｉｔ６を、その次はｂｉｔ５をというように１／８ライン毎にメモリバンクに導くデータのｂｉｔをずらしながらデータを振り分ける。
【００２８】
同様に、メモリバンク４０−２へ導くデータ（ＤＡＴＡ３０−２）は、画素Ｎｏ．１〜１２８のＮｏ．１／８ライン期間ではｂｉｔ１を、次のＮｏ．２／８ライン期間ではｂｉｔ１を導くことを表しており、図では省略しているがその次のＮｏ．３／８ライン期間ではｂｉｔ７を、その次はｂｉｔ６をというように１／８ライン毎にメモリバンクに導くデータのｂｉｔをずらしながらデータを振り分ける。
【００２９】
これをまとめたものが図８である。
図８において、ＤＡＴＡ３０−１はメモリバンク４０−１へ導かれるデータのｂｉｔＮｏ．を、ＤＡＴＡ３０−２はメモリバンク４０−２へのｂｉｔＮｏ．を、以下同様に、ＤＡＴＡ３０−３はメモリバンク４０−３、ＤＡＴＡ３０−３はメモリバンク４０−４、ＤＡＴＡ３０−５はメモリバンク４０−５、ＤＡＴＡ３０−６はメモリバンク４０−６、ＤＡＴＡ３０−７はメモリバンク４０−７、ＤＡＴＡ３０−８はメモリバンク４０−８へのｂｉｔＮｏ．を時間的に１ライン分示したものであり、例えば、左端のＮｏ．１／８ラインの期間では、メモリバンク４０−１へはＲ，Ｇ，Ｂデータそれぞれのｂｉｔ０を導くことを示しており、導かれたデータを順々にメモリバンク４０−１に書込むことにより、メモリバンク４０−１には、画素Ｎｏ．１〜１２８のＲ，Ｇ，Ｂデータそれぞれのｂｉｔ０が貯えられる。
【００３０】
また、例えば、Ｎｏ．３／８番目の１／８ライン期間中では、Ｒ，Ｇ，Ｂデータそれぞれのｂｉｔ５をメモリバンク４０−８に導くことを示しており、この期間では、メモリバンク４０−８には画素Ｎｏ．２５７〜３８４のＲ，Ｇ，Ｂ，データのｂｉｔ５が貯えられる。上記、データ振り分け動作と、メモリバンクの書込み動作をデータ振り分け制御手段３０へのデータ振り分け制御、メモリバンク４０−１〜４０−８のＷ／Ｒ制御により行なわれる。そして、この制御は、入力される全ライン（１〜７６８ライン）の期間にわたって行なわれ、図８に示したように水平方向の画素位置に応じて、対応するメモリバンクへ、各データのｂｉｔを振り分け、これを逐次書込んでゆく。
【００３１】
メモリバンク４０−１へのデータの書き込み態様を図９を用いて説明する。
図９は、メモリバンク４０−１およびメモリバンク４０−２へ書き込まれたデータを模式的に示している。図中１Ｒ０などの表示は、図７におけるデータの表示と同様である。この例では、データ（ＤＡＴＡ３０−１）は、１２ｂｉｔ並列でメモリバンク４０−１に、１ライン目のＮｏ．１／８番目の１Ｒ０〜１２８Ｂ０データ、Ｎｏ．２／８番目の１２９Ｒ７〜２５６Ｂ７データの順にＮｏ．８／８の１０２４Ｂ１データまで書き込まれると、２ライン目のＮｏ．１／８番目の１Ｒ０〜１２８Ｂ０データ、Ｎｏ．２／８番目の１２９Ｒ７〜２５６Ｂ７データの順に最終ライン（７６８ライン）目の最後のデータＮｏ．８／８の１０２４Ｂ１データまで順次書き込まれる。
同様に、データ（ＤＡＴＡ３０−２）は、１２ｂｉｔ並列でメモリバンク４０−２に、１ライン目のＮｏ．１／８番目の１Ｒ１〜１２８Ｂ１データ、Ｎｏ．２／８番目の１２９Ｒ０〜２５６Ｂ０データの順にＮｏ．８／８の１０２４Ｂ２データまで書き込まれると、２ライン目のＮｏ．１／８番目の１Ｒ１〜１２８Ｂ１データ、Ｎｏ．２／８番目の１２９Ｒ０〜２５６Ｂ０データの順に最終ライン（７６８ライン）目の最後のデータＮｏ．８／８の１０２４Ｂ２データまで順次書き込まれる。
【００３２】
以上、メモリバンクへのデータの書き込み法をまとめると、
・水平方向に４画素毎（１２ｂｉｔ）にまとめて同一のアドレスに書込む。
・ｂｉｔ毎に８つのメモリバンクへデータを振り分けて書込む。
・１／８ライン期間毎に一つのメモリバンクに導かれるｂｉｔを切換える。
・以上の動作を周期的に繰り返す。
となる。
このことによって、８つのメモリバンク４０−１〜４０−８から１画面分のｂｉｔ０（１０２４×３×７６８＝２３５９２９６ｂｉｔ）のデータを高速で書き込むことができる。
【００３３】
次に、図１０，１１、１２を用いて、図１のメモリバンク４０−１〜４０−８のデータ読み出し制御、およびそれ以降の処理について説明する。
図１０は、メモリバンク４０−１、４０−２からの読み出しデータを模式したものであり、時間的にはｂｉｔ０のデータ（ＤＡＴＡ４０−１〜４０−８）をアドレスドライバ２０２へ割り当て、パネルをチャージさせる期間を示している。データ（ＤＡＴＡ４０−１）はメモリバンク４０−１からの読み出しデータ、データ（ＤＡＴＡ４０−２）はメモリバンク４０−２からの読み出しデータを示している。
【００３４】
図１０では、メモリバンク４０−１からの読み出しデータ（ＤＡＴＡ４０−１）として、画素Ｎｏ．１，２，３，４のＲ，Ｇ，Ｂデータのｂｉｔ０が最初のタイミング１で１２ｂｉｔデータとして読み出され、次のタイミング２では、画素Ｎｏ．５、６、７、８のＲ，Ｇ，Ｂデータのｂｉｔ０が読み出され、それ以降同様に順々と読み出され、途中省略しているが最後のタイミング３２では、画素Ｎｏ．１２５、１２６、１２７、１２８のＲ，Ｇ，Ｂデータが読み出される。
これに対して、メモリバンク４０−２からの読み出しデータ（ＤＡＴＡ４０−２）は、データ（ＤＡＴＡ４０−１）が画素Ｎｏ．１，２，３，４を読み出すタイミング１の時に画素Ｎｏ．１２９、１３０、１３１、１３２のｂｉｔ０が、データ（ＤＡＴＡ４０−１）が画素Ｎｏ．５、６、７、８を読み出すタイミング２の時に画素Ｎｏ．１３３、１３４、１３５、１３６のｂｉｔ０が読み出され、最後のタイミング３２には画素Ｎｏ．２５３、２５４、２５５、２５６のｂｉｔ０が読み出される。
【００３５】
図１０では省略したが、同様なタイミング１期間にメモリバンク４０−３からは画素Ｎｏ.２５７から３８４のデータが、メモリバンク４０−４からは画素Ｎｏ.３８５から５１２のデータが、メモリバンク４０−５からは画素Ｎｏ.５１３から６４０のデータが、メモリバンク４０−６からは画素Ｎｏ.６４１から７６８のデータが、メモリバンク４０−７からは画素Ｎｏ.７６９から８９６のデータが、メモリバンク４０−８からは画素Ｎｏ.８９７から１０２４のデータが読み出される。
【００３６】
図１１を用いて、各バンクから読み出されるデータの関係を説明する。
図１１において、データ（ＤＡＴＡ４０−１〜ＤＡＴＡ４０−８）は、それぞれメモリバンク４０−１〜４０−８からの読み出しデータであり、１画面の処理期間を示したものである。図１０に示した期間は、図１１中の左端の１／８画面期間に相当し、メモリバンク４０−１からの読み出しデータを例に取ると、最初の１／８画面期間では、画素Ｎｏ.１から１２８のｂｉｔ０データを図９で説明したように４画素ずつ読み出し、次の１／８画面期間では画素Ｎｏ.８９７から１０２４のｂｉｔ１データを、その次は画素Ｎｏ.７６９から８９６のｂｉｔ２データをというように１画面の処理期間内に１／８画面期間毎に切り替えて読み出される。他のメモリバンクからの読み出しデータも図に示したように順々に読み出される。
【００３７】
次に、メモリバンク４０−１〜４０−８の後段に位置するマルチプレクサ５０−１〜５０−８の動作を図１２を用いて説明する。
図１２を用いて、メモリバンク４０−１からの読み出しデータ（ＤＡＴＡ４０−１）と、それをマルチプレクサ５０−１でマルチプレクスした出力データ（ＤＡＴＡ５０−１）の関係を説明する。
本実施例を説明する上で前に述べたように、後段に位置するアドレスドライバが４ｂｉｔ入力であることから、マルチプレクサ５０−１では入力されるデータレートに対して３倍にマルチプレクス処理を行い、画素Ｎｏ.１，２，３，４のデータが入力されているタイミング１の期間では、最初に画素Ｎｏ.１のＲ,Ｇ,Ｂ、画素Ｎｏ.２のＲデータ、次に画素Ｎｏ.２のＧ,Ｂ、画素Ｎｏ.３のＲ,Ｇデータ、最後に画素Ｎｏ.３のＢ、画素Ｎｏ.４のＲ,Ｇ,Ｂデータの順番に出力する。同様に次の入力が行われるタイミング２の期間では、画素Ｎｏ.５、６、７、８のデータがマルチプレクスされる。このように、マルチプレクサ５０−１では入力されるデータを順々にマルチプレクスし、後段のアドレスドライバ振り分け手段６０にデータを導く。
【００３８】
次に、各マルチプレクサから導かれるデータを、図５（Ｂ）に示した２基のアドレスドライバをカスケード接続したアドレスドライバに割り振るタイミングを図１３を用いて説明する。
ここで、アドレスドライバ（１）、（２）、（３）、……は、それぞれアドレスドライバ（ＡＤ−ｎ−ＨとＡＤ−ｎ−Ｆ）がカスケード接続された集りを示している。例えば、アドレスドライバ（１）は、カスケード接続されたアドレスドライバ（ＡＤ−１−Ｈ）２０２−２とアドレスドライバ（ＡＤ−１−Ｆ）２０２−１の集まりを、アドレスドライバ（２４）は、カスケード接続されたアドレスドライバ（ＡＤ−１−Ｈ）２０２−４８とアドレスドライバ（ＡＤ−１−Ｆ）２０２−４７の集まりを表わしている。
【００３９】
図１３は、マルチプレクサ５０−１〜５０−８の内、マルチプレクサ５０−１、５０−２、５０−３から出力されるデータ（ＤＡＴＡ５０−１，ＤＡＴＡ５０−２，ＤＡＴＡ５０−３）を表したものであり、ＰＤＰパネルにおいて前にも述べたように、８ｂｉｔ階調を表すためのｂｉｔ０に対応した電荷をチャージする期間をチャージ期間Ｔ０、ｂｉｔ１に対応した電荷をチャージする期間をチャージ期間Ｔ１のようにＴｎ（ｎ＝ｂｉｔ０〜７）として示し、さらに、各チャージ期間において、アドレスドライバ（１），（４），（７），（１０），（１３），（１６），（１９），（２２）へ出力する期間をＴｎ−１、アドレスドライバ（２），（５），（８），（１１），（１４），（１７），（２０），（２３）へ出力する期間をＴｎ−２、アドレスドライバ（３），（６），（９），（１１），（１５），（１８），（２１），（２４）へ出力する期間をＴｎ−３として示している。
【００４０】
さらに、図１３では、マルチプレクサ５０−１からのデータを（ＤＡＴＡ５０−１）、マルチプレクサ５０−２からのデータを（ＤＡＴＡ５０−２）、マルチプレクサ５０−３からのデータを（ＤＡＴＡ５０−３）として示している。
前に述べたように、メモリバンク４０へのデータ書き込みが行われているとして、図１３に示したように、各マルチプレクサ５０からは、前段のメモリバンク４０に書き込まれているデータを読み出し、それをマルチプレクサし、各画素Ｎｏ.のデータが順々にアドレスドライバ２０２へ出力される。
【００４１】
図１３において、ｂｉｔ０を読み出しているチャージ期間Ｔ０では、マルチプレクサ５０−１から画素Ｎｏ.１〜１２８のｂｉｔ０データが、マルチプレクサ５０−２から画素Ｎｏ.１２９〜２５６のｂｉｔ０データが、マルチプレクサ５０−３から画素Ｎｏ.２５７〜３８４のｂｉｔ０データが読み出される。以下、マルチプレクサ５０−４〜５０−８についても同様に画素Ｎｏ．が１２８ｂｉｔづつずれたデータが読み出される。
【００４２】
ｂｉｔ１を読み出しているチャージ期間Ｔ１では、マルチプレクサ５０−１から画素Ｎｏ.８９７〜１０２４のｂｉｔ１データが、マルチプレクサ５０−２から画素Ｎｏ.１〜１２８のｂｉｔ１データが、マルチプレクサ５０−３から画素Ｎｏ.１２９〜２５６のｂｉｔ０データが読み出される。以下、マルチプレクサ５０−４〜５０−７についても同様に画素Ｎｏ．が１２８ｂｉｔづつずれたデータが読み出され、マルチプレクサ５０−８からは、画素Ｎｏ.１〜１２８のｂｉｔ１データが読み出される。
すなわち、画素Ｎｏ.１〜１２８のデータに着目すれば、ｂｉｔ０のチャージ期間Ｔ０にはマルチプレクサ５０−１から、ｂｉｔ１のチャージ期間Ｔ１には、マルチプレクサ５０−２から、ｂｉｔ２のチャージ期間Ｔ２にはマルチプレクサ５０−３から……というように、ｂｉｔに応じて、１２８画素単位でずれていくようにデータが読み出される。
【００４３】
ここで、図１における出力端子７０−１〜７０−８とそれに対応する画素Ｎｏ．のアドレスドライバについて説明する。
図１に示した態様では、出力端子７０−１の手前のデータｂｉｔ幅４×３は４ｂｉｔ入力のアドレスドライバ（（ＡＤ−ｎ−Ｈ）＋（ＡＤ−ｎ−Ｆ））の集まりが計３個後段に接続されていることを示している。
【００４４】
例えば、出力端子７０−１には画素Ｎｏ.１のＲｄｏｔから画素Ｎｏ.４３のＧｄｏｔまでに接続されたアドレスドライバ（ＡＤ−１−Ｈ）２０２−２とアドレスドライバ（ＡＤ−１−Ｆ）２０２−１集まりであるアドレスドライバ（１）、および、画素Ｎｏ.４３のＢｄｏｔから画素Ｎｏ.８６のＲｄｏｔまでに接続されたアドレスドライバ（ＡＤ−２−Ｈ）２０２−４とアドレスドライバ（ＡＤ−２−Ｆ）２０２−３の集まりであるアドレスドライバ（２）、ならびに、画素Ｎｏ.８６のＧｄｏｔから画素Ｎｏ.１２８のＢｄｏｔまでに接続されたアドレスドライバ（ＡＤ−３−Ｈ）２０２−６とアドレスドライバ（ＡＤ−３−Ｆ）２０２−５の集まりであるアドレスドライバ（３）の３個のアドレスドライバの集まりが後段に接続されている。
【００４５】
出力端子７０−２には、次の１２８個の画素（３８４ｄｏｔ）のアドレスドライバの集まりであるアドレスドライバ（４）２０２−７〜アドレスドライバ（６）２０２−１２）が計３個接続される。
同様に、その他の出力端子７０−３〜７０−８にもそれぞれ対応するアドレスドライバの集まりであるアドレスドライバ（７）〜（２４）が計３個づつ接続されている。
【００４６】
したがって、アドレスドライバ振り分け手段６０は、チャージ期間Ｔ０では、マルチプレクサ５０−１からのデータ（ＤＡＴＡ５０−１）を出力端子７０−１に導き、期間Ｔ０−１では、画素Ｎｏ.１のＲｄｏｔから４３のＧｄｏｔまでのアドレスドライバ（１）２０２−１，２０２−２を、期間Ｔ０−２では、次の８６のＲｄｏｔまでのアドレスドライバ（２）２０２−３，２０２−４を、期間Ｔ０−３では、次の１２８のＢｄｏｔまでのアドレスドライバ（３）２０２−５，２０２−６を選択する。
【００４７】
アドレスドライバ振り分け手段６０は、同様に、チャージ期間Ｔ０では、マルチプレクサ５０−２からのｂｉｔ０データ（ＤＡＴＡ５０−２）をアドレスドライバ（４）〜（６）に接続される端子７０−２に、マルチプレクサ５０−３からのｂｉｔ０データ（ＤＡＴＡ５０−３）をアドレスドライバ（７）〜（９）に接続される端子７０−３に、マルチプレクサ５０−４からのｂｉｔ０データ（ＤＡＴＡ５０−４）をアドレスドライバ（１０）〜（１２）に接続される端子７０−４に、マルチプレクサ５０−５からのｂｉｔ０データ（ＤＡＴＡ５０−５）をアドレスドライバ（１３）〜（１５）に接続される端子７０−５に、マルチプレクサ５０−６からのｂｉｔ０データ（ＤＡＴＡ５０−６）をアドレスドライバ（１６）〜（１８）に接続される端子７０−６に、マルチプレクサ５０−７からのｂｉｔ０データ（ＤＡＴＡ５０−７）をアドレスドライバ（１９）〜（２１）に接続される端子７０−７に、マルチプレクサ５０−８からのｂｉｔ０データ（ＤＡＴＡ５０−８）をアドレスドライバ（２２）〜（２４）に接続される端子７０−８に出力する。
【００４８】
アドレスドライバ振り分け手段６０は、チャージ期間Ｔ１では、マルチプレクサ５０−１からのｂｉｔ１データ（ＤＡＴＡ５０−１）をアドレスドライバ（４）〜（６）に接続される端子７０−２に、マルチプレクサ５０−２からのｂｉｔ１データ（ＤＡＴＡ５０−２）をアドレスドライバ（７）〜（９）に接続される端子７０−３に、マルチプレクサ５０−３からのｂｉｔ１データ（ＤＡＴＡ５０−３）をアドレスドライバ（１０）〜（１２）に接続される端子７０−４に、マルチプレクサ５０−４からのｂｉｔ１データ（ＤＡＴＡ５０−４）をアドレスドライバ（１３）〜（１５）に接続される端子７０−５に、マルチプレクサ５０−５からのｂｉｔ１データ（ＤＡＴＡ５０−５）をアドレスドライバ（１６）〜（１８）に接続される端子７０−６に、マルチプレクサ５０−６からのｂｉｔ１データ（ＤＡＴＡ５０−６）をアドレスドライバ（１９）〜（２１）に接続される端子７０−７に、マルチプレクサ５０−７からのｂｉｔ１データ（ＤＡＴＡ５０−７）をアドレスドライバ（２２）〜（２４）に接続される端子７０−８に、マルチプレクサ５０−８からのｂｉｔ１データ（ＤＡＴＡ５０−８）をアドレスドライバ（１）〜（３）に接続される端子７０−１に出力する。
【００４９】
アドレスドライバ振り分け手段６０は、以下同様に、チャージ期間Ｔ２〜Ｔ７の順に、マルチプレクサの出力をアドレスドライバに順次振り分ける。
【００５０】
このようにして、アドレスドライバ振り分け手段６０は、前段のマルチプレクサ５０−１〜５０−８と後段の出力端子７０−１〜７０−８を読み出すｂｉｔに応じて接続し、所望のデータをアドレスドライバへ導き、ＰＤＰパネルの各ｄｏｔへ割り振ることができる。
【００５１】
以上説明したように、図１に示した本発明によれば、ＲＧＢ分離手段１２０から入力される８ｂｉｔのＲ，Ｇ，Ｂデータを、ｂｉｔ単位に分割したライン単位ごとに振り分けて一度メモリバンク４０に書き込み、メモリバンク４０に書き込まれたデータをｂｉｔ単位で読み出しながらアドレスドライバに該当する画素に割り振ることが簡単にできる。したがって、入力端子１０Ｒ，１０Ｇ，１０Ｂから出力端子７０−１〜７０−８までを１チップ化することができるので、従来別チップに構成されていたメモリ選択手段１５０とメモリ１６０間、メモリ１６０と第２の映像信号処理手段１７０間、などのロジックとメモリ間のピンインタフェースを解消することが可能となり、該インタフェースのインプットバッファおよびアウトプットバッファにおける消費電力を削減したＰＤＰシステムを提供することができる。
【００５２】
また、複数のメモリバンクをチップ内部に設けることによって、メモリチップのピン数にとらわれることなく、メモリを複数に分割することができ、メモリの速度の低速化を図ることも可能となる。
本実施の態様では、入力データのｂｉｔ幅を８ｂｉｔに，内部メモリバンクのデータ幅を１２ｂｉｔに、というように具体的ｂｉｔ数で説明したが、本発明は、これらのｂｉｔ数に限らず、入力データをｂｉｔ単位でメモリバンクに振り分けるデータ振り分け手段と、入力データのｂｉｔ幅に対応した数のメモリバンクと、該メモリバンクからｂｉｔ単位で読み出したデータをアドレスドライバへ振り分けるマルチプレクサおよびアドレスドライバ振り分け手段を設けることによって、目的を達成することができる。
【００５３】
そして、データ振り分け手段とメモリバンクまたはメモリバンクとマルチプレクサなどのように少なくともロジックとメモリを１チップ化することによって、メモリとロジック間のピンインタフェースを解消し、該インタフェースにおける消費電力を削減することができる。
【００５４】
上述したように、ＰＤＰシステムにおけるアドレスドライバへのデータ読み出し処理において、本発明の構成を採用することによって、信号処理ブロックとメモリを１チップ化してロジックとメモリ間のバッファアンプを削除して消費電力の低下を図ることができるとともに、複数個のメモリに対して同時にデータの書込みおよび読出すことができるのでメモリのデータレートを低速化することができる。
【００５５】
また、本実施例では、ＰＤＰ（プラズマディスプレイ）システムを例に説明したが、ｂｉｔ毎にデータを割当て表示するディスプレイシステムであれば、同様な処理を採用することができ、例えば液晶ディスプレイ等他のディスプレイ装置にも本発明を適用することが可能である。
【００５６】
【発明の効果】
上述したように、独立して動作可能な複数のメモリバンクと、信号処理ブロックを同一チップ内に備え、該メモリバンクの個数を入力でデータのｂｉｔ幅に対応した数とすることによって、メモリあたりのデータ転送速度を低速化し、メモリとロジック間のピンインタフェースを解消して消費電力の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかるディスプレイ信号処理手段の構成を説明するブロック図。
【図２】プラズマディスプレイ（ＰＤＰ）パネルの構成概念を示すモデル図。
【図３】アドレスドライバとＰＤＰパネルのｄｏｔとの対応を説明するのモデル図。
【図４】従来のＰＤＰシステムのディスプレイ信号処理手段の構成を説明するブロック図。
【図５】ＰＤＰシステムにおけるアドレスドライバの構成を説明する図（その１）。
【図６】ＰＤＰシステムにおけるアドレスドライバの構成を説明する図（その２）。
【図７】図１のシリアル／パラレル変換手段の動作を説明する図。
【図８】図１のデータ振り分け手段のデータ振り分け動作、およびメモリバンクへの書き込みデータを説明する図。
【図９】図１のメモリバンクに書き込まれたデータの態様を説明する図。
【図１０】図１のメモリバンクからの読み出し動作の詳細を説明する図。
【図１１】図１０に示したメモリ読み出し動作を時間的に広げて説明する図。
【図１２】図１の一実施例におけるメモリバンク読み出し動作、およびマルチプレクサの動作を示す図。
【図１３】図１の一実施例におけるマルチプレクサの出力動作を示す図。
【符号の説明】
１０  データ入力端子
２０  シリアル／パラレル変換手段
３０  データ振り分け手段
４０  メモリバンク
５０  マルチプレクサ
６０  アドレスドライバ振り分け手段
７０  データ出力端子
８０  チップ
２０１  ＰＤＰパネル
２０２  アドレスドライバ
２０３  スキャンドライバ
２０４  パネル画素
３０１  アドレスデータ
３０２  画素データ
１０１  映像データ入力端子
１１０  第１の映像信号処理
１２０  ＲＧＢ分離手段
１３０  ビット分割手段
１４０  シリアル／パラレル変換手段
１５０  メモリ選択手段
１６０  メモリ
１７０  第２の映像信号処理手段
１８０  ＬＳＩ１
１９０  ＬＳＩ２
ＤＡＴＡ１０−Ｒ  Ｒデータ
ＤＡＴＡ１０−Ｇ  Ｇデータ
ＤＡＴＡ１０−Ｂ  Ｂデータ
ＤＡＴＡ３０−１  メモリバンク４０−１へのデータ
ＤＡＴＡ３０−２  メモリバンク４０−２へのデータ
ＤＡＴＡ３０−３  メモリバンク４０−３へのデータ
ＤＡＴＡ３０−４  メモリバンク４０−４へのデータ
ＤＡＴＡ３０−５  メモリバンク４０−５へのデータ
ＤＡＴＡ３０−６  メモリバンク４０−６へのデータ
ＤＡＴＡ３０−７  メモリバンク４０−７へのデータ
ＤＡＴＡ３０−８  メモリバンク４０−８へのデータ
ＤＡＴＡ４０−１  メモリバンク４０−１からのデータ
ＤＡＴＡ４０−２  メモリバンク４０−２からのデータ
ＤＡＴＡ４０−１  メモリバンク４０−１からのデータ
ＤＡＴＡ４０−２  メモリバンク４０−２からのデータ
ＤＡＴＡ４０−３  メモリバンク４０−３からのデータ
ＤＡＴＡ４０−４  メモリバンク４０−４からのデータ
ＤＡＴＡ４０−５  メモリバンク４０−５からのデータ
ＤＡＴＡ４０−６  メモリバンク４０−６からのデータ
ＤＡＴＡ４０−７  メモリバンク４０−７からのデータ
ＤＡＴＡ４０−８  メモリバンク４０−８からのデータ
ＤＡＴＡ５０−１  マルチプレクサ５０−１からのデータ
ＤＡＴＡ５０−２  マルチプレクサ５０−２からのデータ
ＤＡＴＡ５０−３  マルチプレクサ５０−３からのデータ
【図１】
0003967414.tif 000002
【図２】
0003967414.tif 000003
【図３】
0003967414.tif 000004
【図４】
0003967414.tif 000005
【図５】
0003967414.tif 000006
【図６】
0003967414.tif 000007
【図７】
0003967414.tif 000008
【図８】
0003967414.tif 000009
【図９】
0003967414.tif 000010
【図１０】
0003967414.tif 000011
【図１１】
0003967414.tif 000012
【図１２】
0003967414.tif 000013
【図１３】
0003967414.tif 000014