(57)【特許請求の範囲】
【請求項１】
複数のゲート線、複数の信号線及び各ゲート線と各信号線の交差部分に行列配置した画素で構成された画素アレイ部と、該ゲート線を介して各画素を順次選択する垂直駆動回路と、選択された画素に対し該信号線を介して画像信号を書き込む水平駆動回路とを同一基板上に配した表示装置において、
前記垂直駆動回路は、少くとも二本のゲート線に対して一段が対応した多段接続構造を有するとともに、外部から供給される第１のクロックパルスに応じて動作し先頭段に入力されたスタートパルスを転送して各段ごとに順次シフトパルスを出力するシフトレジスタと、
該シフトレジスタの各段に対応して配され、当該段のシフトパルスと前段のシフトパルスとを処理して各段ごと時間的に分かれた中間パルスを生成する中間ゲート回路部と、
該中間ゲート回路部の各段に対応して配されるとともに外部から供給される第２のクロックパルスに応じて動作し、該中間ゲート回路部の各段から出力される中間パルスを処理して対応する二本のゲート線に順次ドライブパルスを出力して画素の順次選択を行なう出力ゲート回路部とを有し、
前記シフトレジスタは先頭段の前に配されたダミーの追加段を含んでおり、該追加段から出力されたシフトパルスを先頭段に対応した該中間ゲート回路部の第一段に供給して、第一段から正規の中間パルスが出力可能にするとともに、
前記第２のクロックパルスは、前記第１のクロックパルスと周期が同じで位相が９０度シフトしたものであることを特徴とする表示装置。
【請求項２】
前記出力ゲート回路部は、該中間ゲート回路部の第一段から出力される中間パルスを処理して、一番目のゲート線から正規のドライブパルスを出力可能であることを特徴とする請求項１記載の表示装置。
【請求項３】
前記水平駆動回路は、一番目のゲート線に対応した画素の行から正規に画像信号を書き込み可能であり、正規に画像信号が書き込まれないダミー画素の行の存在を排除したことを特徴とする請求項２記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＣＤによって代表されるアクティブマトリクス型の表示装置に関する。より詳しくは、マトリクス状の画素アレイを駆動する垂直駆動回路の構成に関する。
【０００２】
【従来の技術】
図５は、アクティブマトリクス型表示装置の一般的な構成を示す斜視図である。図示する様に、従来の表示装置は、一対の基板１，２と両者の間に保持された液晶３とを備えたパネル構造を有する。上側の基板２には対向電極が形成されている。下側の基板１には画素アレイ部４と駆動回路部とが集積形成されている。駆動回路部は垂直駆動回路５と水平駆動回路６とに分かれている。又、基板の周辺部上端には外部接続用の端子７が形成されている。各端子７は配線８を介して垂直駆動回路５及び水平駆動回路６に接続している。画素アレイ部４にはゲート線Ｇと信号線Ｓが形成されている。両者の交差部には画素電極９とこれを駆動する薄膜トランジスタ１０が形成されている。画素電極９と薄膜トランジスタ１０の組み合わせで画素Ｐを構成する。薄膜トランジスタ１０のゲート電極は対応するゲート線Ｇに接続され、ドレイン領域は対応する画素電極９に接続され、ソース領域は対応する信号線Ｓに接続している。ゲート線Ｇは垂直駆動回路５に接続する一方、信号線Ｓは水平駆動回路６に接続している。垂直駆動回路５は、ゲート線Ｇを介して各画素Ｐを順次選択する。水平駆動回路６は、選択された画素Ｐに対し信号線Ｓを介して画像信号を書き込む。
【０００３】
【発明が解決しようとする課題】
ＬＣＤの高精細化が進むに連れて、画素のサイズの縮小化も進んでいる。画素の縮小化に伴い、垂直駆動回路も縮小化する必要がある。一般に、垂直駆動回路はシフトレジスタの多段接続からなり、各段が各ゲート線に対応している。シフトレジスタの各段から順次出力されるシフトパルスで、対応する各ゲート線に接続された画素行を線順次で選択する様になっている。しかしながら、画素の縮小化が進むと、ゲート線の配列間隔が狭くなる為、シフトレジスタの一段分がゲート線一本分に対応した一画素分のスペースに対応できなくなる。
【０００４】
そこで、二本のゲート線に対して一段のシフトレジスタを設けた垂直駆動回路が開発されており、デコード型垂直駆動回路と呼ばれている。このデコード型垂直駆動回路は、一段のシフトレジスタから出力されたシフトパルスを論理的に処理して二本のゲートライン分のドライブパルスを作成している。シフトパルスを外部から供給されるクロックパルスに従って順次処理する為、シフトレジスタの各段に対応した論理ゲート回路が用いられている。しかしながら、従来用いていた論理ゲート回路は、シフトレジスタの先頭段に対応した部分が、後続段に対応した部分と完全に同等とすることができず、最初の数パルス分は、正規と異なり不規則なドライブパルスとなっていた。この為、最初の数本分のゲート線に対応した画素の行が規則正しく線順次で選択されず、水平駆動回路側は最初の数行の画素に映像信号を正しく書き込むことができなかった。その為、従来のデコード型垂直駆動回路を用いた構成では、最初の数行分の画素をダミーとして、実際には映像信号を書き込まない様にしていた。しかしながら、ダミーの画素行を設けると、その分基板上の有効表示面積が犠牲になる為、解決すべき課題となっていた。
【０００５】
【課題を解決するための手段】
上述した従来の技術の課題を解決するために以下の手段を講じた。即ち、複数のゲート線、複数の信号線及び各ゲート線と各信号線の交差部分に行列配置した画素で構成された画素アレイ部と、該ゲート線を介して各画素を順次選択する垂直駆動回路と、選択された画素に対し該信号線を介して画像信号を書き込む水平駆動回路とを同一基板上に配した表示装置において、前記垂直駆動回路は、少くとも二本のゲート線に対して一段が対応した多段接続構造を有するとともに、外部から供給される第１のクロックパルスに応じて動作し先頭段に入力されたスタートパルスを転送して各段ごとに順次シフトパルスを出力するシフトレジスタと、該シフトレジスタの各段に対応して配され、当該段のシフトパルスと前段のシフトパルスとを処理して各段ごと時間的に分かれた中間パルスを生成する中間ゲート回路部と、該中間ゲート回路部の各段に対応して配されるとともに外部から供給される第２のクロックパルスに応じて動作し、該中間ゲート回路部の各段から出力される中間パルスを処理して対応する二本のゲート線に順次ドライブパルスを出力して画素の順次選択を行なう出力ゲート回路部とを有する。前記シフトレジスタは先頭段の前に配されたダミーの追加段を含んでおり、該追加段から出力されたシフトパルスを先頭段に対応した該中間ゲート回路部の第一段に供給して、第一段から正規の中間パルスが出力可能にする。前記第２のクロックパルスは、前記第１のクロックパルスと周期が同じで位相が９０度シフトしたものである。又、前記出力ゲート回路部は、該中間ゲート回路部の第一段から出力される中間パルスを処理して、一番目のゲート線から正規のドライブパルスを出力可能である。更に、前記水平駆動回路は、一番目のゲート線に対応した画素の行から正規に画像信号を書き込み可能であり、正規に画像信号が書き込まれないダミー画素の行の存在を排除した。
【０００６】
本発明によれば、アクティブマトリクス型の表示装置は二本のゲート線に対して一段のシフトレジスタを設けたデコード型垂直駆動回路を用いている。このデコード型垂直駆動回路は、一段のシフトレジスタから出力されたシフトパルスをゲート処理して二本のゲート線分のドライブパルスを作成している。その際、シフトレジスタの先頭段の前にダミーの追加段を配することで、初めから正常な波形を有するドライブパルスを規則正しく順次に形成することが可能である。これにより、画像フレームの先頭から正規に画像信号を書き込むことが可能となり、従来必要とされていたダミーの画素行を削減することができる。
【０００７】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る表示装置の具体的な構成を示す回路図である。図示する様に、本表示装置は基本的に、画素アレイ部４と垂直駆動回路５と水平駆動回路６とで構成されており、何れも同一基板上に薄膜トランジスタなどで集積形成されている。画素アレイ部４は、複数のゲート線Ｇ、複数の信号線Ｓ及び各ゲート線Ｇと各信号線Ｓの交差部分に行列配置した画素Ｐとで構成されている。本例の場合、画素Ｐは画素電極９と薄膜トランジスタ１０とで構成されている。尚、図示しないが画素電極９に対面配置して対向電極が形成されており、両電極の間には電気光学物質として例えば液晶が保持されている。薄膜トランジスタ１０のゲート電極は対応するゲート線Ｇに接続され、ソース電極は対応する信号線Ｓに接続され、ドレイン電極は対応する画素電極９に接続されている。垂直駆動回路５は各ゲート線Ｇを介して各画素Ｐを順次選択する。図では理解を容易にする為、垂直駆動回路５によるゲート線Ｇの線順次選択は画面の下から上に向って行なわれている。具体的には、一番目のゲート線Ｇ１に対応した画素Ｐの行を選択し、次に二番目のゲート線Ｇ２に対応した画素Ｐの行を選択し、以下順に行単位で画素Ｐを選択していく。水平駆動回路６は行単位で順次選択された画素Ｐに対し各信号線Ｓを介して画像信号を書き込む。これにより、画面を構成する画素アレイ部４に所望の画像を表示することができる。
【０００８】
垂直駆動回路５はシフトレジスタ５Ｒと中間ゲート回路部５Ｔと出力ゲート回路部５Ｕとを有している。シフトレジスタ５Ｒは少なくとも二本のゲート線に対して一段が対応し、各段毎に順次シフトパルスを出力する。図示の例では、シフトレジスタ５Ｒの一段分ＳＲは三個のインバータで構成されており、その内の一個は外部から供給されるクロックパルス２ＶＣＫでクロックドライブされ、他の一個は同じく外部から入力されるクロックパルス２ＶＣＫＸでクロックドライブされている。尚、２ＶＣＫＸは２ＶＣＫに対して極性が反転しており、これを表わす為符号Ｘを用いている。これは、他のクロックパルスについても同様である。多段接続されたシフトレジスタ５Ｒはクロックパルス２ＶＣＫ，２ＶＣＫＸに応じて動作し、同じく外部から入力されたスタートパルス２ＶＳＴを順次転送することで、シフトレジスタ５Ｒの各段から順次シフトパルスＲ１，Ｒ２・・・を出力している。図示の例では、最初の二本のゲート線Ｇ１，Ｇ２に対応して、一段目のシフトレジスタＳＲ１（先頭段）が設けてあり、二本のゲート線Ｇ１，Ｇ２に対して一個のシフトパルスＲ１を出力している。次の二本のゲート線Ｇ３，Ｇ４に対して二段目のシフトレジスタＳＲ２が対応しており、同じくシフトパルスＲ２を出力している。
【０００９】
中間ゲート回路部５Ｔは、シフトレジスタ５Ｒの各段に対応して配され、当該段のシフトパルスと前段のシフトパルスとを処理して各段毎時間的に分かれた中間パルスを生成する。具体的には、シフトレジスタ５Ｒの第一段ＳＲ１に対応して、中間ゲート回路部５Ｔの第一段は二入力一出力のナンドゲート素子ＮＡＮＤ１とインバータとの直列接続で構成されている。同様に、シフトレジスタ５Ｒの第二段ＳＲ２に対応して、中間ゲート回路部５Ｔはナンドゲート素子ＮＡＮＤ２とインバータの直列接続を有している。係る構成を有する中間ゲート回路部５Ｔは、例えば第二段に着目すると、当該段（第二段ＳＲ２）のシフトレジスタ５Ｒから出力されたシフトパルスＲ２と前段（第一段ＳＲ１）から出力されたシフトパルスＲ１とをＮＡＮＤ２でナンド処理した後インバータで反転し、各段毎時間的に分かれた中間パルスＢを生成している。この動作は中間ゲート回路部５Ｔの第一段も同様であり、中間パルスＢに先立って時間的に分かれた中間パルスＡを出力している。
【００１０】
出力ゲート回路部５Ｕは、中間ゲート回路部５Ｔの各段に対応して配されるとともに外部から供給されるクロックパルスＨａｌｆ２ＶＣＫ，Ｈａｌｆ２ＶＣＫＸに応じて動作し、中間ゲート回路部５Ｔの各段から出力される中間パルスＡ，Ｂ・・・を処理して対応する二本のゲート線Ｇに順次ドライブパルスを出力して画素Ｐの順次選択を行なう。尚外部から供給されるクロックパルスＨａｌｆ２ＶＣＫはシフトレジスタ５Ｒに供給されるクロックパルス２ＶＣＫから位相が９０度シフトしているので、これをＨａｌｆで表わしている。又、クロックパルスＨａｌｆ２ＶＣＫＸはＨａｌｆ２ＶＣＫの反転信号である。具体的に見ると、出力ゲート回路部５Ｕの第一段は、中間ゲート回路部５Ｔの第一段に対応して一対のナンドゲート素子ＮＡＮＤと一対のインバータとで構成されている。一対のナンドゲート素子ＮＡＮＤの共通接続された入力端子には、対応する中間ゲート回路部の段から中間パルスＡが供給される。片方のＮＡＮＤの共通接続されていない入力端子にはクロックパルスＨａｌｆ２ＶＣＫが供給される。他方のＮＡＮＤの同じく共通接続されていない入力端子にはＨａｌｆ２ＶＣＫＸが供給される。一対のナンドゲート素子ＮＡＮＤの内一方の出力端子はインバータを介してドライブパルスＰ１を一番目のゲート線Ｇ１に出力する。他方のナンドゲート素子ＮＡＮＤも同様にドライブパルスＰ２を二番目のゲート線Ｇ２に出力する。同様に、中間ゲート回路部５Ｔの二段目に対応した出力ゲート回路部５Ｕの部分も、中間パルスＢを処理して二本のゲート線Ｇ３，Ｇ４に順次ドライブパルスＰ３，Ｐ４を出力し、画素Ｐの順次選択を行なう。
【００１１】
本発明の特徴事項として、シフトレジスタ５Ｒは先頭段（第一段）ＳＲ１の前に配されたダミーの追加段ＳＲ０を備えている。この追加段ＳＲ０から出力されたシフトパルスＲ０を先頭段に対応した中間ゲート回路部５Ｔの第一段（ＮＡＮＤ１）に供給して、第一段から正規の中間パルスＡが出力可能にしている。すなわち、中間ゲート回路部５Ｔの第一段に属するナンドゲート素子ＮＡＮＤ１は、シフトレジスタ５Ｒの当該段ＳＲ１から出力されるシフトパルスＲ１と前段（追加段）ＳＲ０から出力されるシフトパルスＲ０をナンド処理して中間パルスＡを出力している。この中間ゲート回路部５Ｔの第一段の動作は、後続の第二段以下の動作と全く同様であり、垂直スキャンの最初から規則正しく中間パルスＡを出力可能である。換言すると、一番目の中間パルスＡを正規に出力する為、ダミーの追加段ＳＲ０を設けている。この追加段ＳＲ０はシフトレジスタ５Ｒの第一段ＳＲ１に先行して配されており、初めにスタートパルス２ＶＳＴを受け入れる。この結果、ＳＲ０が初めにシフトパルスＲ０を出力した後先頭段（第一段）ＳＲ１がシフトパルスＲ１を出力する様になっている。
【００１２】
出力ゲート回路部５Ｕは、中間ゲート回路部５Ｔの第一段（ＮＡＮＤ１）から出力される中間パルスＡを処理して、一番目のゲート線Ｇ１から正規のドライブパルスＰ１を出力可能である。この場合、水平駆動回路６は一番目のゲート線Ｇ１に対応した画素Ｐの行から正規に画像信号を書き込み可能であり、正規に画像信号が書き込まれないダミー画素の行の存在を排除できる。
【００１３】
図２のタイミングチャートを参照して、図１に示した表示装置の動作を説明する。前述した様に、垂直駆動回路には、外部からスタートパルス２ＶＳＴ，クロックパルス２ＶＣＫ，２ＶＣＫＸ，Ｈａｌｆ２ＶＣＫ，Ｈａｌｆ２ＶＣＫＸが供給される。これらのパルスの内、２ＶＳＴ，２ＶＣＫ，２ＶＣＫＸは、垂直駆動回路のシフトレジスタの動作に用いられ、シフトパルスＲ０，Ｒ１，Ｒ２・・・を作成する為のものである。Ｈａｌｆ２ＶＣＫ，Ｈａｌｆ２ＶＣＫＸは垂直駆動回路の出力ゲート回路部に供給され、順次ドライブパルスＰ１，Ｐ２，Ｐ３，Ｐ４・・・を作成する為に用いられる。
【００１４】
前述した様に、シフトレジスタは２ＶＣＫ，２ＶＣＫＸに応じて２ＶＳＴを順次転送し、各段からシフトパルスＲ０，Ｒ１，Ｒ２・・・を出力する。本発明ではシフトレジスタの先頭にダミーの追加段を加えている為、一番目のシフトパルスＲ１に先立って追加のシフトパルスＲ０が出力されている。中間ゲート回路部の第一段はシフトパルスＲ０，Ｒ１をナンド処理した後反転して中間パルスＡを形成している。同様に、中間ゲート回路部の第二段はシフトパルスＲ１，Ｒ２をナンド処理した後反転して中間パルスＢを出力している。この様に、本発明ではダミーのシフトレジスタ段を追加することで、垂直スキャンの初めから正規に中間パルスＡ，Ｂ・・・を出力可能にしている。この後出力ゲート回路部の第一段は、中間パルスＡとクロックパルスＨａｌｆ２ＶＣＫのナンド処理を行なった後反転して一番目のドライブパルスＰ１を出力している。同様に、中間パルスＡとクロックパルスＨａｌｆ２ＶＣＫＸをナンド処理した後反転して二番目のドライブパルスＰ２を出力している。同様に出力ゲート回路部の第二段は、中間パルスＢとクロックパルスＨａｌｆ２ＶＣＫ，Ｈａｌｆ２ＶＣＫＸのそれぞれとをゲート処理して、三番目及び四番目のドライブパルスＰ３，Ｐ４を形成している。
【００１５】
この様に、本発明ではデコード型垂直駆動回路のシフトレジスタの先頭にダミーの追加段を挿入している。その為、中間ゲート回路部の第一段を構成する二入力ナンドゲート回路はシフトレジスタのダミー段及び第一段からそれぞれシフトパルスを受け取ることができ、後続の第二段以降の中間ゲート回路部と全く同様な動作が可能である。これにより、中間ゲート回路部は初めから正規の中間パルスＡ，Ｂ，Ｃ・・・を順次出力可能である。その結果、出力ゲート回路部もパルス幅が全て同一に揃った階段状のドライブパルスＰ１，Ｐ２，Ｐ３，Ｐ４・・・を出力することができる。この階段状のドライブパルスＰ１，Ｐ２，Ｐ３，Ｐ４・・・により、画像信号の書き込み開始をゲートドライブパルスＰ１のタイミングに合わせることができ、何らダミー画素を設ける必要がなくなる。例えば、垂直方向（行方向）の画素ピッチが１８μｍの場合、本発明の駆動方式を用いることで、従来必要とされていたダミー画素４行分に相当する７２μｍ幅の部分をレイアウト上削減することができる。これにより狭額縁化の達成に貢献できる。
【００１６】
図３は表示装置の参考例を表わしており、図１に示した本発明に係る表示装置と対応する部分には対応する参照番号を付してある。図３の参考例は、垂直駆動回路５の構成が図１と異なっており、シフトレジスタ５Ｒの先頭に何らダミーの追加段を設けていない。この為、中間ゲート回路部５Ｔの第一段を構成する二入力ナンドゲート素子ＮＡＮＤ１の結線状態が、後続の二段以降のナンドゲート素子ＮＡＮＤ２，ＮＡＮＤ３と異なっている。具体的には、中間ゲート回路部５Ｔの第一段に位置するナンドゲート素子ＮＡＮＤ１の一方の入力端子には当該段（第一段ＳＲ１）から出力されるシフトパルスＲ１が印加されるものの、他方の入力端子には供給すべきシフト前段からのパルスがない為例えば電源ライン（Ｈレベル）に接続されることになる。この結果中間ゲート回路部５Ｔの第一段から出力される中間パルスＡは、後続の第二段以降から出力される中間パルスＢ，Ｃ・・・と波形が異なってしまう。中間ゲート回路部５Ｔに接続された出力ゲート回路部５Ｕは不規則に出力される中間パルスＡの影響を受けて、正規のドライブパルスを出力することができない。この結果、出力ゲート回路部５Ｕは最初の四本のゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４に対して不規則なドライブパルスＤ１，Ｄ２，Ｄ３，Ｄ４を供給してしまう。水平駆動回路６はゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４に対応した画素Ｐの行が線順次で正しく選択されない為、画像信号を正規に書き込むことができない。よって、この参考例の表示装置では、最初の四行分の画素Ｐは画素電極を除いてダミー化している。表示には寄与しないダミーの画素行を設けることで、有効表示面積が犠牲になっている。
【００１７】
図４のタイミングチャートを参照して、図３に示した参考表示装置の動作を説明する。外部から垂直駆動回路に供給されるパルスは、２ＶＳＴ，２ＶＣＫ，２ＶＣＫＸ，Ｈａｌｆ２ＶＣＫ，Ｈａｌｆ２ＶＣＫＸであり、図２に示した本発明に係る表示装置のタイミングチャートと同様である。但し、シフトレジスタはダミー段を含まない為、先頭段から順次シフトパルスＲ１，Ｒ２，Ｒ３・・・を出力することになる。中間ゲート回路部の第一段を構成するナンドゲート素子は、一方の入力端子にシフトパルスＲ１が供給される一方、他方の入力端子は図３に示した様にＨレベルに保持されている。この結果、中間ゲート回路部の第一段は結果的にシフトパルスＲ１と同一の波形を有する中間パルスＡを出力することになる。これに対し、中間ゲート回路部の第二段はシフトパルスＲ１とＲ２をナンド処理し反転して中間パルスＢを出力する。以下同様に、中間ゲート回路部の第三段はシフトパルスＲ２，Ｒ３をナンド処理した後インバータで反転して中間パルスＣを形成する。図示のタイミングチャートから明らかな様に、最初の中間パルスＡが後続の中間パルスＢ，Ｃ・・・と異なっている。
【００１８】
出力ゲート回路部の第一段は中間パルスＡとクロックパルスＨａｌｆ２ＶＣＫＸのナンド処理を行なった後反転してドライブパルスＤ１を出力する。図から明らかな様に、ドライブパルスＤ１は正規の波形となっておらず、パルスを二個含んだ不規則な波形となっている。同様に出力ゲート回路部の第一段は中間パルスＡと他方のクロックパルスＨａｌｆ２ＶＣＫのナンドを取った後反転してドライブパルスＤ２を出力している。このドライブパルスＤ２も正規のパルス幅と比べて二倍となっており不規則なパルス波形である。続いて出力ゲート回路部の第二段は、中間パルスＢとクロックパルスＨａｌｆ２ＶＣＫＸ，Ｈａｌｆ２ＶＣＫのそれぞれとを互いにゲート処理してドライブパルスＤ３，Ｄ４を生成している。本来、ドライブパルスＤ３，Ｄ４は正規のパルスとなるべきであるが、先に出力されたドライブパルスＤ１，Ｄ２と重なってしまう為、正規の順次出力とはならない。出力ゲート回路部の第三段目になって初めて正規のドライブパルスＰ１，Ｐ２が出力されることになる。この様に、参考例の表示装置では最初に出力されたドライブパルスＤ１〜Ｄ４がパルス幅の異なるものや階段状のタイミングが崩れたパルスになってしまう。この理由により参考例の表示装置ではこれら不規則なドライブパルスＤ１〜Ｄ４に対応した上で画像信号を出力する為に、ドライブパルスＤ１〜Ｄ４に対応したダミー画素の行が必要とされていた。
【００１９】
【発明の効果】
以上説明した様に、本発明によれば、デコード型垂直駆動回路に含まれるシフトレジスタの先頭にダミーの追加段を挿入することで、デコード型垂直駆動回路は垂直スキャンの最初から全て等しいパルス幅を持つゲートドライブパルスを順次に出力することができる。その結果、画像信号の書き込み開始を一段目のゲートドライブパルスのタイミングに合わせることができ、ダミー画素を必要としない駆動が可能になる。その為、ダミー画素分のレイアウト面積を削減することができ、狭額縁化が達成される。
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成を示す回路図である。
【図２】図１に示した表示装置の動作説明に供するタイミングチャートである。
【図３】表示装置の参考例を示す回路図である。
【図４】図３に示した参考表示装置の動作説明に供するタイミングチャートである。
【図５】従来の表示装置の一例を示す模式的な斜視図である。
【符号の説明】
４・・・画素アレイ部、５・・・垂直駆動回路、５Ｒ・・・シフトレジスタ、５Ｔ・・・中間ゲート回路部、５Ｕ・・・出力ゲート回路部、６・・・水平駆動回路、ＳＲ０・・・ダミーの追加段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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