(57)【特許請求の範囲】
【請求項１】
マルチビットデータを貯蔵し、そして、前記マルチビットデータの可能な状態に対応する第１から第４までのスレショルド電圧のうちの一つを持つ少なくとも一つのメモリセルと、
読出動作の間に前記メモリセルのデータ状態を感知するための各感知区間で順次的に所定の感知時間の間、前記メモリセルのデータ状態を感知し、増幅するための感知増幅手段と、
三つの基準メモリセルとを具備し、
前記各基準メモリセルは各々、第１スレショルド電圧と第２スレショルド電圧と第３スレショルド電圧とを持ち、読出動作の間に前記各基準メモリセルのデータ状態を感知増幅して前記所定の感知時間を制御するための感知時間制御手段を含む半導体メモリ装置であって、
前記メモリセルの第１〜第４スレショルド電圧は、前記スレショルド電圧が低いことから感知される場合には、第１スレショルド＜第２スレショルド電圧＜第３スレショルド電圧＜第４スレショルド電圧の関係を有し、前記スレショルド電圧が高いことから感知される場合には、第１スレショルド電圧＞第２スレショルド電圧＞第３スレショルド電圧＞第４スレショルド電圧の関係を有し、
読み出し動作の間に、前記メモリセルの状態を感知するための第１乃至第３感知区間を有し、
前記第１感知区間においては、前記メモリセルが前記第１スレショルド電圧を有するか否かを判定し、前記第２感知区間においては、前記メモリセルが前記第１、２スレショルド電圧のいずれかを有するか、又は、前記第３、４スレショルド電圧のいずれかを有するかを判定し、前記第３感知区間においては、前記メモリセルが前記第４スレショルド電圧を有するか否かを判定し、
前記第１感知区間においては、前記第１スレショルド電圧を有する基準メモリセルのデータ状態を感知増幅して、所定の感知時間を制御し、前記第２感知区間においては、前記第２スレショルド電圧を有する基準メモリセルのデータ状態を感知増幅して、前記第３感知区間においては、前記第３スレショルド電圧を有する基準メモリセルのデータ状態を感知増幅する半導体メモリ装置。
【請求項２】
マルチビットデータを貯蔵し、そして、前記マルチビットデータの可能な状態に対応する第１から第４までのスレショルド電圧のうちの一つを持つ少なくとも一つのメモリセルと、
読出動作の間にデータ状態を示すデータ状態プラグ信号及び感知終了を示す感知終了信号に応じて前記メモリセルのデータ状態を感知するための各感知区間を示す区間設定信号を順次的に発生し、そして、前記各感知区間の感知視点を知られる感知活性化信号を発生する感知増幅制御回路と、
前記読出動作の間に前記各区間設定信号及びこれに対応する前記感知活性化信号に応じて前記メモリセルのデータ状態を感知し、増幅するための第１感知増幅回路と、
三つの基準メモリセルと、
読出動作の間に前記各区間設定信号及びこれに対応する前記感知活性化信号に応じて前記各基準メモリセルのデータ状態を感知し、そして、増幅するための第２感知増幅回路と、
前記読出動作の間に前記第２感知増幅回路により感知増幅されたデータ状態を受け入れ、前記データ状態を示す前記データ状態プラグ信号を出力し、そして、前記各基準メモリセルのデータ状態に関連された感知動作が完了される時、前記感知終了信号を発生する感知時間制御回路とを含み、
前記各基準メモリセルは各々前記第１スレショルド電圧と前記第２スレショルド電圧と第３スレショルド電圧とを持ち、前記感知増幅制御回路から順次的に発生される前記各区間設定信号は前記各基準メモリセルに対応する前記データ状態プラグ信号及び前記感知終了信号により初期化される半導体メモリ装置であって、
前記メモリセルの第１〜第４スレショルド電圧は、前記スレショルド電圧が低いことから感知される場合には、第１スレショルド＜第２スレショルド電圧＜第３スレショルド電圧＜第４スレショルド電圧の関係を有し、前記スレショルド電圧が高いことから感知される場合には、第１スレショルド電圧＞第２スレショルド電圧＞第３スレショルド電圧＞第４スレショルド電圧の関係を有し、
読み出し動作の間に、前記メモリセルの状態を感知するための第１乃至第３感知区間を有し、
前記第１感知区間においては、前記メモリセルが前記第１スレショルド電圧を有するか否かを判定し、前記第２感知区間においては、前記メモリセルが前記第１、２スレショルド電圧のいずれかを有するか、又は、前記第３、４スレショルド電圧のいずれかを有するかを判定し、前記第３感知区間においては、前記メモリセルが前記第４スレショルド電圧を有するか否かを判定し、
前記第１感知区間においては、前記第１スレショルド電圧を有する基準メモリセルのデータ状態を感知増幅して、所定の感知時間を制御し、前記第２感知区間においては、前記第２スレショルド電圧を有する基準メモリセルのデータ状態を感知増幅して、前記第３感知区間においては、前記第３スレショルド電圧を有する基準メモリセルのデータ状態を感知増幅する半導体メモリ装置。
【請求項３】
前記感知増幅制御回路はカウンター及び発振回路を含む請求項２に記載の半導体メモリ装置。
【請求項４】
前記感知終了信号は対応する前記データ状態プラグ信号により活性化されるパルス信号である請求項２に記載の半導体メモリ装置。
【請求項５】
マルチビットデータを貯蔵し、そして、前記マルチビットデータの可能な状態に対応する第１から第４までのスレショルド電圧のうちの一つを持つ少なくとも一つのメモリセルと、
前記メモリセルに接続された少なくとも一つのワードラインと、
読出動作の間にデータ状態を示すデータ状態プラグ信号及び感知終了を示す感知終了信号に応じて前記メモリセルデータ状態を感知するための各感知区間を示す区間設定信号を順次的に発生し、かつ、前記各感知区間の感知視点を知られる感知活性化信号を発生する感知制御回路と、
前記読出動作の間に前記各区間設定信号及びそれに対応する前記感知活性化信号に応じて前記メモリセルデータ状態を感知し、増幅するための第１感知増幅回路と、前記ワードラインに接続された三つの基準メモリセルと、
前記読出動作の間に前記各区間設定信号及びこれに対応する前記感知活性化信号に応じて前記各基準メモリセルのデータ状態を感知し、そして、増幅するための第２感知増幅回路と、
前記読出動作の間に前記第２感知増幅回路により感知増幅されたデータ状態を受け入れ、前記データ状態を示す前記データ状態プラグ信号を出力し、そして、前記各基準メモリセルのデータ状態に関連された感知動作が完了される時、前記感知終了信号を発生するが、前記データ状態プラグ信号及び前記感知終了信号は前記感知増幅制御回路から順次的に発生される前記各区間設定信号を初期化させる感知時間制御回路とを含み、
前記各基準メモリセルは各々第１スレショルド電圧と第２スレショルド電圧と第３スレショルド電圧とを持つ半導体メモリ装置であって、
前記メモリセルの第１〜第４スレショルド電圧は、前記スレショルド電圧が低いことから感知される場合には、第１スレショルド＜第２スレショルド電圧＜第３スレショルド電圧＜第４スレショルド電圧の関係を有し、前記スレショルド電圧が高いことから感知される場合には、第１スレショルド電圧＞第２スレショルド電圧＞第３スレショルド電圧＞第４スレショルド電圧の関係を有し、
読み出し動作の間に、前記メモリセルの状態を感知するための第１乃至第３感知区間を有し、
前記第１感知区間においては、前記メモリセルが前記第１スレショルド電圧を有するか否かを判定し、前記第２感知区間においては、前記メモリセルが前記第１、２スレショルド電圧のいずれかを有するか、又は、前記第３、４スレショルド電圧のいずれかを有するかを判定し、前記第３感知区間においては、前記メモリセルが前記第４スレショルド電圧を有するか否かを判定し、
前記第１感知区間においては、前記第１スレショルド電圧を有する基準メモリセルのデータ状態を感知増幅して、所定の感知時間を制御し、前記第２感知区間においては、前記第２スレショルド電圧を有する基準メモリセルのデータ状態を感知増幅して、前記第３感知区間においては、前記第３スレショルド電圧を有する基準メモリセルのデータ状態を感知増幅する半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、より詳しくはマルチーレベル（ビット）データを貯蔵するメモリセルに対した高速データアクセス（ｈｉｇｈｓｐｅｅｄ  ｄａｔａ  ａｃｃｅｓｓ）が可能な半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
最近の半導体メモリ装置が高集積化されるにより、収率向上と生産単価を低くするために、一つのメモリセルに少なくとも２ビットの情報を示すマルチビットデータ（ｍｕｌｔｉーｂｉｔｄａｔａ）あるいはマルチーレベルデータ（ｍｕｌｔｉーｌｅｖｅｌ  ｄａｔａ）を貯蔵することができる半導体メモリ装置に対した研究が半導体メーカーにより活発に進行されている。
【０００３】
図１はマルチビットデータ（図１では２ビット）を一つのメモリセルに貯蔵する場合、各マルチビットデータ状態（ｍｕｌｔｉーｂｉｔ  ｄａｔａ  ｓｔａｔｅ）、それに対応するスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）の分布、そして、読出動作する時、印加されるワードライン電圧の関係を示す図面である。そして、図２はデータ読出動作の間に各感知区間で変化されるワードライン電圧のレベル変化及び各感知区間に対応するセンシングポイント（感知点：ｓｅｎｓｉｎｇ  ｐｏｉｎｔｓ）を示す図面である。
【０００４】
図１で、スレショルド電圧Ｖｔｈ０は２ビットデータ中、”００”の状態に対応し、スレショルド電圧Ｖｔｈ１は”０１”の状態に対応し、スレショルド電圧Ｖｔｈ３は”１０”の状態に対応し、そして、スレショルド電圧Ｖｔｈ４は”１１”の状態に対応する。任意のメモリセルに貯蔵されたデータを読出する場合、図２に図示されたように、まず、任意のメモリセルに連結されたワードラインが第１ワードライン電圧ＶWL0で駆動された後、任意のメモリセルを通じて電流が流れるかの可否が感知増幅回路（図５参照）により感知増幅される。
【０００５】
その次に述べる方法のように、第２ワードライン電圧ＶWL1及び第３ワードライン電圧ＶWL2 に同一ワードラインを順次的に駆動し、そして、任意のメモリセルを通じて電流（以下、セル電流と称する）が流れるか否かを各々感知増幅するようになる。最終的に、三回に渡って感知増幅された結果を論理的に調合して任意のメモリセルに貯蔵されたマルチビットデータを読出するようになる。図３は関連技術によるマルチビットデータの可能な状態によるセル電流を示す図面である。そして、図４は関連技術による動作タイミング図である。
【０００６】
メモリセルはマルチビットデータ（ここでは、２ビット）の可能な状態を示す少なくとも四つのスレショルド電圧Ｖｔｈ１からＶｔｈ４までのうち、一つのスレショルド電圧を持つようになる。前述のように、他のワードライン電圧（ｄｉｆｆｒｅｎｅｔ  ｗｏｒｄ  ｌｉｎｅ  ｖｏｌｔａｇｅｓ）にメモリセルに連結されたワードラインを順次的に駆動するにより、メモリセルを通じてセル電流Ｉｃｅｌｌが流れるか否かを感知増幅回路（図５参照）で感知増幅するようになる。
【０００７】
図３で、符号Ｉｃｅｌｌ００は任意のワードラインが第１ワードライン電圧ＷＬ０である時、”００”状態のメモリセルを通じて流れる電流を示し、符号Ｉｃｅｌｌ０１は任意のワードラインが第２ワードライン電圧ＷＬ１である時、”０１”状態のメモリセルを通じて流れる電流を示し、そして、参照記号Ｉｃｅｌｌ１０は任意のワードラインが任意のワードラインが第３ワードライン電圧ＷＬ２である時、”１０”状態のメモリセルを通じて流れる電流を示す。図３で知られるように、メモリセルを通じて流れる各セル電流Ｉｃｅｌｌは、メモリセルのゲートソース電圧Ｖｇｓに該当するワードライン電圧を同一のレベルに維持しても、各データ状態により異なる。
【０００８】
一般的に、工程上でメモリセルのスレショルド電圧を要求される状態のスレショルド電圧に会うために、メモリセルのチャンネルにスレショルド電圧調整のためのイオンを注入するようになる。このようなイオン注入によると、スレショルド電圧だけでなく、利動度（ｍｏｂｉｌｉｔｙ）等、様々な異なる環境がメモリセルに提供されるので、図３に図示されたように、各データ状態によるセル電流が違う。要するに、”００”状態のメモリセルを通じて流れるセル電流Ｉｃｅｌｌ００は同一の時間に”０１”及び”１０”状態のメモリセルを通じて流れるセル電流Ｉｃｅｌｌ０１及びＩｃｅｌｌ１０に比べてより多く流れる。
【０００９】
このような場合、”００”状態が十分に感知されることができる感知時間（ｓｅｎｓｉｎｇ  ｔｉｍｅ）で他の状態（”０１”及び”１０”）に対応する感知時間に決定されたと仮定すると、図４で知られるように、”０１”状態のデータ感知マージン（ｄａｔａ  ｓｅｎｓｉｎｇ  ｍａｒｇｉｎ）は”００”状態に比べて少ない、そして、”１０”状態のデータ感知マージンはほとんどない。最悪の場合、”１０”状態のデータ感知マージンがなくなって、それの状態を感知することができない場合が発生されることができる。
【００１０】
これとは反対に、”１０”状態が十分に感知されることができる感知時間で他の状態（”００”及び”０１”）に対応する感知時間が決定される場合、”００”及び”０１”状態に対したデータ感知マージンはよい。しかし、全体的なデータ感知時間が長くなると、その結果高速データアクセスに不利なことと共に、電流消耗が大きくなる。すなわち、同一なゲートーソース電圧Ｖｇｓ下で各データ状態により各セル電流Ｉｃｅｌｌ００，Ｉｃｅｌｌ０１及びＩｃｅｌｌ１０が違い場合、高速データセンシング（ｈｉｇｈ  ｓｐｅｅｄ  ｄａｔａ  ｓｅｎｓｉｎｇ）が難しく、電流消耗が大きくなったり、データセンシングマージンがない場合が生じる。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的はマルチービット（レベル）データを貯蔵するメモリセルを具備し、向上されたデータ感知マージンを持つ半導体メモリ装置を提供することである。
【００１２】
本発明の他の目的はマルチービット（レベル）データを貯蔵するメモリセルを具備し、高速データ感知動作が可能な半導体メモリ装置を提供することである。
【００１３】
本発明の他の目的はマルチービット（レベル）データを貯蔵するメモリセルを具備し、読出動作の間に消耗される電流を減少させることができる半導体メモリ装置を提供することである。
【００１４】
【課題を解決するための手段】
（構成）
上述したような目的を達成するための本発明の一つの特徴によると、マルチビットデータを貯蔵し、そして、マルチビットデータの可能な状態に対応する第１ないし第４スレショルド電圧中、一つを持つ少なくとも一つのメモリセルと、読出動作の間にメモリセルのデータ状態を感知するための各感知区間で順次的に所定の感知時間の間、メモリセルのデータ状態を感知し、増幅するための感知増幅手段と、少なくとも二つの基準メモリセルと、各基準メモリセルは各々第１スレショルド電圧と第２スレショルド電圧を持ち、読出動作の間に各基準メモリセルのデータ状態を感知増幅して所定の感知時間を制御するための感知時間制御手段を含む。
【００１５】
本発明の他の特徴によると、マルチビットデータを貯蔵し、そして、マルチビットデータの可能な状態に対応する第１から第４までのスレショルド電圧のうちの一つを持つ少なくとも一つのメモリセルと、読出動作の間にデータ状態を示すデータ状態プラグ信号及び感知終了を示す感知終了信号に応じてメモリセルのデータ状態を感知するための各感知区間を示す区間設定信号を順次的に発生し、そして、各感知区間の感知視点を知られる感知活性化信号を発生する感知増幅制御回路と、読出動作の間に各区間設定信号及びこれに対応する感知活性化信号に応じてメモリセルのデータ状態を感知し、増幅するための第１感知増幅回路と、少なくとも二つの基準メモリセルと、読出動作の間に各区間設定信号及びこれに対応する感知活性化信号に応じて各基準メモリセルのデータ状態を感知し、そして、増幅するための第２感知増幅回路及び、読出動作の間に第２感知増幅回路により感知増幅されたデータ状態を受け入れ、データ状態を示すデータ状態プラグ信号を出力し、そして、各基準メモリセルのデータ状態に関連された感知動作が完了される時、感知終了信号を発生する感知時間制御回路を含み、各基準メモリセルは各々第１スレショルド電圧と第２スレショルド電圧とを持ち、感知増幅制御回路から順次的に発生される各区間設定信号は各基準メモリセルに対応するデータ状態プラグ信号及び感知終了信号により初期化される。
【００１６】
この実施の形態において、感知増幅制御回路はカウンター及び発振回路を含む。
【００１７】
この実施の形態において、感知終了信号は対応するデータ状態プラグ信号により活性化されるパルス信号である。
【００１８】
本発明の他の特徴によると、マルチビットデータを貯蔵し、そして、マルチビットデータの可能な状態に対応する第１から第４までのスレショルド電圧のうちの一つを持つ少なくとも一つのメモリセルと、メモリセルに接続された少なくとも一つのワードラインと、読出動作の間にデータ状態を示すデータ状態プラグ信号及び感知終了を示す感知終了信号に応じてメモりセルデータ状態を感知するための各感知区間を示す区間設定信号を順次的に発生し、そして、各感知視点を知られる感知活性化信号を発生する感知制御回路と、読出動作の間に各区間設定信号及びそれに対応する感知活性化信号に応じてメモりセルデータ状態を感知し、増幅するための第１感知増幅回路と、ワードラインに接続された少なくとも二つの基準メモリセルと、読出動作の間に各区間設定信号及びこれに対応する感知活性化信号に応じて各基準メモリセルのデータ状態を感知し、そして、増幅するための第２感知増幅回路及び、読出動作の間に第２感知増幅回路により感知増幅されたデータ状態を受け入れ、データ状態を示すデータ状態プラグ信号を出力し、そして、各基準メモリセルのデータに関連された感知動作が完了される時、感知終了信号を発生するが、データ状態プラグ信号及び感知終了信号は感知増幅制御回路から順次的に発生される各区間設定信号を初期化させる感知時間制御回路を含み、各基準メモリセルは各々第１スレショルド電圧と第２スレショルド電圧を持つ。
【００１９】
（作用）
このような装置により、データ状態により流れるセル電流が違う場合にも、基準メモリセルを利用して各感知区間の時間を決定するにより、各データ状態による最適の感知区間を決定することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態による図５から図９までを参照して詳細に説明する。
【００２１】
以下の説明では、本発明のより徹底な理解を提供するために特定な詳細らが例で限定され、詳細に説明される。しかし、当該技術分野に通常の知識を持つ人々においては本発明がこのような詳細な項目がなくても、実施できるであろう。
【００２２】
図５を参照すると、本発明の新規な、マルチビットデータを貯蔵するためのメモリセルを具備した半導体メモリ装置は基準セルアレイ２２０，リファレンス（基準）セル（センスアンプ）感知増幅部２４０及び感知時間制御部２６０を具備する。基準セル感知増幅部２４０は基準セルアレイ２２０を構成する基準メモリセルのデータ状態を感知し、感知時間制御部２６０は基準セル感知増幅部２４０により感知増幅された基準メモリセルのデータ状態に同期されたデータ状態プラグ信号Ｆ００／Ｆ０１及び感知終了信号Ｆｇ００／Ｆｇ０１を発生する。そして、メモリセルの各感知区間を設定するための区間設定信号ＳＴＧ１ーＳＴＧ３を順次的に発生する感知増幅制御部２８０は信号Ｆ００／Ｆ０１及びＦｇ００／Ｆｇ０１により初期化される。
【００２３】
これで、各感知区間の設定時間は、内部的に、各感知区間に対応するスレショルド電圧を持つ基準メモリセルの感知動作に従って、自動的に設定されることができる。結果的に、マルチビットデータを貯蔵する半導体メモリ装置の高速データアクセスを具現することができるだけでなく、各データ状態の感知マージンを十分に確保し、全体的に電流消耗を減少させることができる。
【００２４】
図５は、本発明の好ましい実施の形態による半導体メモリ装置の構成を示すブロック図である。図６は、本発明の好ましい実施の形態による感知増幅及びデータ貯蔵部の構成を示すブロック図であり、図７は本発明の好ましい実施の形態による感知時間制御部の構成を示すブロック図である。そして、図８は本発明の好ましい実施の形態による感知増幅制御部の構成を示すブロック図である。
【００２５】
再び、図５を参照すると、本発明による半導体メモリ装置はメモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）１００を含み、メモリセルアレイ１００は、図示されていないローとカラムのマトリックスで配列された複数のメモリセルで構成されることはこの分野の通常的な知識を習得した人々に自明である。各メモリセルはマルチービットあるいはマルチーレベルデータを貯蔵し、マルチーレベルデータの複数の可能な状態に各々対応する複数の他のスレショルド電圧中、一つのスレショルド電圧で設定される。本発明の実施の形態で、マルチビットデータは２ビットデータと仮定すると、マルチビットデータの可能な状態は”００”、”０１”、”１０”及び”１１”であり、そして、他のスレショルド電圧（ｔｈｅ  ｄｉｆｆｅｒｅｎｔ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅｓ）は記号Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３及びＶｔｈ４で表記される。ここで、スレショルド電圧は、Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４の関係を有し、メモリセルの第１〜第４スレショルド電圧は、スレショルド電圧が低いことから感知される場合には、第１スレショルド（Ｖｔｈ１）＜第２スレショルド電圧（Ｖｔｈ２）＜第３スレショルド電圧（Ｖｔｈ３）＜第４スレショルド電圧（Ｖｔｈ４）の関係を有し、スレショルド電圧が高いことから感知される場合には、第１スレショルド電圧（Ｖｔｈ４）＞第２スレショルド電圧（Ｖｔｈ３）＞第３スレショルド電圧（Ｖｔｈ２）＞第４スレショルド電圧（Ｖｔｈ１）の関係を有する。
【００２６】
ワードライン電圧発生部（ｗｏｒｄ  ｌｉｎｅ  ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｉｎｇ  ｓｅｃｔｉｏｎ）１２０は感知増幅制御部２８０から順次的に提供される区間設定信号ＳＴＧｉ（ここで、ｉ＝１−３）に応じて他のワードライン電圧ＶＷＬｉを発生する。そして、ローデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）１４０はメモリセルアレイ１００のロー中、一つのローを選び、読出動作の間にワードライン電圧発生部１２０から順次的に提供される他のワードライン電圧ＶＷＬｉに選択されたローを駆動する。
【００２７】
カラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）１６０はメモリセルアレイ１００のカラム中、一つのカラムを選び、選ばれたカラムを感知増幅及びデータ貯蔵部（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ  ａｎｄ  ｄａｔａ  ｓｔｏｒｉｎｇｓｅｃｔｉｏｎ）１８０に連結させる。そして、感知増幅及びデータ貯蔵部１８０は区間設定信号ＳＴＧｉ及びこれに対応する感知増幅活性化信号ＳＡｅｎに応じて選ばれたロー及びカラムに関連されたメモリセルのデータ状態を感知増幅する。そして、感知増幅されたデータは感知増幅及びデータ貯蔵部１８０に順次的に貯蔵され、そして、貯蔵されたデータ状態を調合して２ビットデータを対応する入出力ラインを通じてデータ出力部（ｄａｔａ  ｏｕｔｐｕｔ  ｓｅｃｔｉｏｎ）２００で出力する。
【００２８】
図６に図示されたように、感知増幅及びデータ貯蔵部１８０は感知増幅部１８２，三つのデータ貯蔵部１８４、１８６、１８８及び一つのマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）１９０からなっている。感知増幅部１８２はｎ個のデータラインＤＬｊ（ｊ＝０，１，２，…、ｋ）に対応する複数の感知増幅器（図示せず）から構成され、感知増幅器中、カラムデコーダ１６０により選ばれた一つのカラムに連結される感知増幅器は感知増幅活性化信号ＳＡｅｎにより活性化され、そして、選択された一つのロー及びカラムに関連されたメモリセルのデータ状態を感知増幅するようになる。
【００２９】
そして、データ貯蔵部１８４・１８６・１８８は対応する区間設定信号ＳＴＧ１，ＳＴＧ２及びＳＴＧ３に応じて感知増幅器により感知増幅されたデータ（Ｓｏｕｔ）を受け入れる。要すると、図１及び図２から知られるように、２ビットデータを判別するために区間設定信号ＳＴＧ１、ＳＴＧ２及びＳＴＧ３に従って、三回の感知動作が順次的に遂行される。この時、一番目区間設定信号ＳＴＧ１が活性化される間に、一番目データ貯蔵部１８４に一番目感知区間で感知増幅されたデータＳｏｕｔが貯蔵される。このような方法に従って、以後続けて遂行される感知動作により感知増幅されたデータが対応するデータ貯蔵部１８６・１８８に順次的に各々貯蔵される。
【００３０】
以後、マルチプレッサー１９０はデータ貯蔵部１８４・１８６・１８８から提供される各データＤ１・Ｄ２・Ｄ３に従って、２ビットデータＤＬ及びＤＭを出力するようになる。要すると、各データＤ１・Ｄ２・Ｄ３が”０００”であると、マルチプレッサー１９０の出力ＤＬ及びＤＭは”００”であり、”００１”であると、それの出力は”０１”が出力される。このようなコーティングにより各データＤ１ーＤ３により２ビットデータが出力される。
【００３１】
再び図５を参照すると、基準セルアレイ２２０は少なくとも二つの基準メモリセルから構成されることができる。すなわち、ローデコーダ１４０によりローが選択される時ごとに二つの基準メモリセルが選択される。これとは別に、メモリセルアレイのローに各々対応する二つの基準メモリセルから構成されることができる。前で、説明された二つの場合、全て一つのローに関連された基準メモリセルはマルチビットデータが２ビットデータである場合、いつも二つの基準メモリセルから構成される。
【００３２】
各基準メモリセルはメモリセルのできるような状態中、一番目感知区間と二番目感知区間と三番目感知区間とに対応するスレショルド電圧（要するに、Ｖｔｈ１及びＶｔｈ２及びＶｔｈ３）を持つ。万一、スレショルド電圧が高いことから感知されるようにメモリ装置が具現されると、本発明による基準メモリセルはそれに対応するスレショルド電圧（要するに、Ｖｔｈ４及びＶｔｈ３及びＶｔｈ２）を持つことはこの分野の通常的な知識を習得した人々に自明である。
【００３３】
基準セル感知増幅部２４０は一つのローに関連された基準メモリセル、要するに、二つの基準メモリセルに対応する感知増幅器（図示せず）で構成されることができる。この時、各基準メモリセルに対応する感知増幅器は対応する区間設定信号ＳＴＧ１及びＳＴＧ２により活性化される。以下、一番目感知区間に関連された動作を基準して本実施の形態に対した構成及びその動作が説明される。しかし、余りの感知区間に関連された動作も同一に遂行される。
【００３４】
活性化される感知増幅器は対応する区間設定信号（要するに、ＳＴＧ１）に対応する感知増幅活性化信号ＳＡｅｎに応じて対応する基準メモリセルのデータ状態を感知し、増幅するようになる。この時、基準セル感知増幅部２４０は感知増幅及びデータ貯蔵部１８０と同時に対応する関連されたセルのデータ状態を感知増幅するようになる。
【００３５】
再び図５を参照すると、感知時間制御部２６０は基準セル感知増幅部２４０により感知増幅されたデータ（要するに、Ｓ００）を受け入れ、基準セル感知増幅部２４０により感知増幅されたデータ状態を示すデータ状態プラグ信号Ｆ００と基準メモリセルの感知動作が終了されたことを感知終了信号Ｆｇ００を発生する。そして、データー状態プラグ信号Ｆ００及び感知終了信号Ｆｇ００は感知増幅制御部２８０に印加されるにより、感知増幅制御部２８０により発生され、一番目感知区間に対応する区間設定信号ＳＴＧ１はリセットされ、二番目感知区間に対応する区間設定信号ＳＴＧ２が活性化される。これにより、一番目感知区間に関連された感知動作が終了され、二番目感知区間に対応する感知動作が始まる。その結果、各区間設定信号ＳＴＧ１、ＳＴＧ２及びＳＴＧ３の活性化時間は基準メモリデータ状態感知動作により、自動的に制御される。これに関連された動作は以下詳細に説明される。
【００３６】
図７を参照すると、感知時間制御部２６０は二つのデータ貯蔵部２６２及び２６４，二つの遅延部２６６及び２６８，そして、二つのパルス発生部２７０及び２７２からなっている。データ貯蔵部２６２及び２６４は初期化信号ＲＳＴにより初期化される。そして、一番目区間設定信号ＳＴＧ１が活性化される間に”００”状態に対応するスレショルド電圧Ｖｔｈ１で設定された基準メモリセルのデータ状態を感知増幅したデータＳ００を貯蔵する。同じ方法で、二番目区間設定信号ＳＴＧ２が活性化される間に”０１”状態に対応するスレショルド電圧Ｖｔｈ２で設定された基準メモリセルのデータ状態を感知増幅したデータＳ０１を貯蔵する。この時、データ貯蔵部２６２に貯蔵されたデータＳ００は対応する区間設定信号ＳＴＧ１が非活性化されても、そのまま維持される。
【００３７】
続けて、一番目感知区間の間に感知増幅されたデータＳ００はデータ貯蔵部２６２と対応する遅延部２６６を通じてデータ状態プラグ信号Ｆ００を出力し、そして、対応するパルス発生部２７０は、データ状態プラグ信号Ｆ００が印加される時、スレショルド電圧Ｖｔｈ１を持つ基準メモリセルの感知動作が終了されたかを知られる感知時間制御信号Ｆｇ００をパルスとして発生する。同じように、二番目感知区間の間に、感知増幅されたデータＳ０１はデータ貯蔵部２６４と対応する遅延部２６８を通じてデータ状態プラグ信号Ｆ０１を出力し、そして、対応するパルス発生部２７２は、データ状態プラグ信号Ｆ０１が印加される時、スレショルド電圧Ｖｔｈ２を持つ基準メモリセルの感知動作が終了されたことを知られる感知時間制御信号Ｆｇ０１をパルスとして発生する。図１に図示されたように、各データ状態に対応するスレショルド電圧は所定分布に従って、好ましいレベルで多少外すようになる。このようなスレショルド電圧分布によるセルデータ感知時間を保障するために遅延部２６６及び２６８が構成されたが、遅延部２６６及び２６８はよりタイトなスレショルド電圧分布を得る場合、選択的に構成される。
【００３８】
図８を参照すると、感知増幅制御部（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ  ｃｏｎｔｒｏｌ  ｓｅｃｔｉｏｎ）２８０は一つの発振器（ｏｓｃｉｌｌａｔｏｒ）２８２，ｍ（ｍ＝０，１，２，…、ｚ）のカウンター（ｃｏｕｎｔｅｒｓ）２８４，２８６，…、２８８、三つの区間設定信号発生部（ｐｅｒｉｏｄ  ｓｅｔｔｉｎｇ  ｓｉｇｎａｌ  ｇｅｎｅｒａｔｉｎｇ  ｓｅｃｔｉｏｎｓ）２９０，２９２及び２９４、そして、一つの感知増幅活性化信号発生部（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ  ｅｎａｂｌｅ  ｓｉｇｎａｌ  ｇｅｎｅｒａｔｉｎｇ  ｓｅｃｔｉｏｎ）２９６からなっている。発信器２８２はよく知られたリング発信器（ｒｉｎｇ  ｏｓｃｉｌｌａｔｏｒ）で構成され、読出動作が始まると、発振活性化信号ＯＳＣｅｎ）に応答してクラック信号ＣＬＫを発生する。カウンター２８４，２８６、…、２８８中、一番目カウンター２８４は発信器２８２により発生されたクロック信号ＣＬＫを受け入れ、それの倍周期に該当する信号Ｐ０を発生する。
【００３９】
そして、余りのカウンター２８６，…、２８８も前段の出力を受け入れ、それの倍周期に該当する信号Ｐ１、Ｐ２、…、Ｐｍを各々発生する。カウンター２８４，２８６，…２８８は基準メモリセルに対応する感知終了信号Ｆｇ００及びＦｇ０１と初期化信号ＲＳＴを調合したノアゲート２８３の出力により初期化される。要すると、ハイパルス（ｈｉｇｈ  ｐｕｌｓｅ）として印加される信号Ｆｇ００，Ｆｇ０１及びＲＳＴによりノアゲート２８３の出力はいつもハイレベルに維持され、信号中、一つでも活性化されると、これに対応するデュレーション（ｄｕｒａｔｉｏｎ）を持つパルスを出力してカウンター２８４，２８６，…、２８８を初期化させる。
【００４０】
区間設定信号発生部２９０−２９４は初期化信号ＲＳＴにより初期化され、カウンター２８４，２８６，…、２８８の出力Ｐ０、Ｐ１、…、Ｐｍを同時に受け入れ、これを調合して各々対応する区間設定信号ＳＴＧ１，ＳＴＧ２及びＳＴＧ３を発生するようになる。
【００４１】
第１区間設定信号発生部２９０から発生された第１区間設定信号ＳＴＧ１は感知時間制御部２６０で出力されたスレショルド電圧Ｖｔｈ１を持つ基準メモリセルのデータ状態を示すデータ状態プラグ信号Ｆ００により非活性化される。そして、スレショルド電圧Ｖｔｈ１を持つ基準メモリセルに関連された感知動作が完了される時、発生される感知終了信号Ｆｇ００によりカウンター２８４，２８６，…、２８８は初期化される。これにより、第１区間設定信号ＳＴＧ１は非活性化される。これと共に、次の感知区間を示す区間設定信号ＳＴＧ２が活性化され、次の感知区間に関連された感知動作が遂行される。すなわち、”００”状態に関連されたメモリセルの感知動作が完了され、第２感知区間に関連された感知動作が遂行される。
【００４２】
この時、第１区間設定信号ＳＴＧ１が活性化される間に第２及び第３区間設定信号ＳＴＧ２及びＳＴＧ３は非活性化される。すなわち、第２区間設定信号発生部２９２の出力ＳＴＧ２は第１区間設定信号ＳＴＧ１により非活性化状態に維持され、第３区間設定信号発生部２９４の出力ＳＴＧ３は第１区間設定信号ＳＴＧ１及び第２区間設定信号ＳＴＧ２により非活性化状態に維持される。最後、感知増幅活性化信号発生部２９６は初期化信号ＲＳＴにより初期化され、カウンター２８４，２８６，…２８８の出力Ｐ０，Ｐ１、…、Ｐｍを同時に受け入れ、各感知区間に対応する各感知視点で同一に活性化される感知増幅活性化信号ＳＡｅｎを発生する。
【００４３】
図９は本発明による動作タイミング図である。以下、本発明による動作が図５ないし図９に依拠して詳細に説明される。
【００４４】
マルチビットデータを読出するための動作が始めると、まず、図９に図示されたように、初期化信号ＲＳＴがパルスとして活性化される。これにより、感知増幅及びデータ貯蔵部１８０，感知時間制御部２６０のデータ貯蔵部、感知増幅制御部２８０のカウンター及び区間設定信号発生部は全て初期化される。その次に、発振活性化信号ＯＳＣｅｎがローレベルからハイレベルに遷移されるにより、図９に示されたように、第１区間設定信号ＳＴＧ１がローレベルからハイレベルに遷移される。
【００４５】
そして、第１区間設定信号ＳＴＧ１に応じてワードライン電圧発生部１２０は第１感知区間に対応する第１ワードライン電圧ＶＷＬ０を発生し、そして、ローデコーダ１４０は一つのローを選び、そして、第１ワードライン電圧ＶＷＬ０で選ばれたローのワードラインを駆動する。そして、カラムデコーダ１６０はメモリセルアレイ１００のカラム中、一つのカラムを選んで、感知増幅及びデータ貯蔵部１８０に連結させる。
【００４６】
続けて、感知増幅及びデータ貯蔵部１８０は、感知増幅制御部２８０から発生された感知増幅活性化信号ＳＡｅｎに応じて選ばれたメモリセルのデータ状態を感知し、第１区間設定信号ＳＴＧ１に応じて感知増幅されたデータを、第１感知区間に対応するデータ貯蔵部１８４に貯蔵するようになる。
【００４７】
これと同時に、基準セルアレイ２２０の基準メモリセル中、第１感知区間に対応するスレショルド電圧Ｖｔｈ１を持つ基準メモリセルに対した感知動作が基準セル感知増幅部２４０により遂行される。ここで、基準セル感知増幅部２４０は感知増幅活性化信号ＳＡｅｎに応じて基準メモリセルのデータを感知増幅する。続けて、感知時間制御部２６０は、基準セル感知増幅部２４０から第１感知区間に対応する基準メモリセルのデータが印加される時、基準メモリセルのデータ状態を示すデータ状態プラグ信号Ｆ００と基準メモリセルに関連された感知動作が完了されたことを示す感知終了信号Ｆｇ００を発生する。この時、メモリセルに対した感知動作は続けて遂行されている。
【００４８】
続けて、感知増幅制御部２８０のカウンター２８４，２８６，…、２８８は感知終了信号Ｆｇ００により初期化される。これにより、カウンター２８４，２８６，…、２８８の出力Ｐ０，Ｐ１、…、Ｐｍを調合して第１区間設定信号ＳＴＧ１を発生する第１区間設定信号発生部２９０も初期化される。そして、第２感知区間に対応する第２区間設定信号ＳＴＧ２が活性化され、選ばれたメモリセルに対した感知動作が前で説明された過程と同一に遂行される。結局、第１感知区間に対応するスレショルド電圧Ｖｔｈ１を持つ基準メモリセルに関連された感知動作が完了される時、選ばれたメモリセルに対した感知動作、すなわち、区間設定信号ＳＴＧ１が活性化される区間は感知時間制御部２６０から発生された感知終了信号Ｆｇ００により自動的に制御される。第３感知区間に対応する動作も同一な課程を通じて行われるので、第２及び第３感知区間に対した動作は説明は行わない。
【００４９】
メモリセルのデータ状態に従って、それを通じて流れるセル電流が違いから、誘発されることができる高速データアクセス動作の難しさ、電流消耗、そして、データ読出マージンの低下等は本発明による読出構造により解決されることができる。すなわち、選ばれたメモリセルのデータ状態に関係なく、２ビットのマルチビットデータを判別するために少なくとも三回に渡って感知動作が遂行されなければならない。この時、前で説明された関連技術によると、各感知区間は任意のスレショルド電圧を持つメモリセルを通じて流れるセル電流による同一に（ｔ１＝ｔ２＝ｔ３，図２及び図４参照）設定される。
【００５０】
このような場合、万一、同一ゲートソース電圧下で任意の時間内に多くのセル電流が流れるデータ状態（要するに、”００”）を基準として他のデータ状態（要するに、”０１”及び”１０”）の感知区間が決定されると、他のデータ状態に対した感知マージンを確保し難い。反面、同一な時間内に一番小さいセル電流が流れるデータ状態（要するに、”１０”）を基準して他のデータ状態（要するに、”００”及び”０１”）の感知区間が決定されると、前の場合で誘発されることができる感知マージンを確保することができる反面、全体的なデータアクセス時間が長くなり、それによる電流消耗が増加される。
【００５１】
しかし、本発明による読出構造によると、一番目感知区間でメモリセルのデータ状態を感知する間にそれに対応する基準メモリセルのデータ状態を同時に感知するようになる。以後、基準メモリセルのデータ状態に対した感知動作が完了されると、感知時間制御部２６０から発生される信号Ｆ００及びＦｇ００により、感知増幅制御部２８０から発生される第１区間設定信号ＳＴＧ１は非活性化され、二番目感知区間に対応する第２区間設定信号ＳＴＧ２が活性化される。すなわち、各区間設定信号ＳＴＧ１、ＳＴＧ２及びＳＴＧ３が活性化される時間は各感知区間に対応するスレショルド電圧を持つ基準メモリセルの感知動作により決定される。従って、各感知区間は各データ状態により、自動的に決定されるので、メモリセルのデータ状態によりそれを通じて流れるセル電流が違っても、各感知区間はデータ状態により最適条件で設定されることができる。
【００５２】
以上で、本発明による回路の構成及び動作をした説明及び図面により図示したが、これは例に過ぎないで、本発明の技術的思想及び範囲を外さない範囲内で多様な変化及び変更ができることは勿論である。
【００５３】
【発明の効果】
マルチビットデータを貯蔵する半導体メモリ装置の高速データアクセスを具現するだけでなく、各データ状態の感知マージンを十分に確保し、全体的な電流消耗を減少させることができる。
【図面の簡単な説明】
【図１】  マルチビットデータを貯蔵するメモリセルのスレショルド電圧分布を示す図面である。
【図２】  データ読出動作する時、ワードライン電圧のレベル変化及び感知視点を示す図面である。
【図３】  マルチビットデータ（２ビット）の可能な状態によるセル電流を示す図面である。
【図４】  関連技術による動作タイミング図である。
【図５】  本発明による半導体メモリ装置の構成を示すブロック図である。
【図６】  本発明の好ましい実施の形態による感知増幅及びデータ貯蔵部の構成を示すブロック図である。
【図７】  本発明の好ましい実施の形態による感知時間制御部の構成を示すブロック図である。
【図８】  本発明の好ましい実施の形態による感知増幅制御部の構成を示すブロック図である。
【図９】  本発明による動作タイミング図である。
【符号の説明】
１００：メモリセルアレイ
１２０：ワードライン電圧発生部
１４０：ローデコーダ
１６０：カラムデコーダ
１８０：感知増幅及びデータ貯蔵部
２００：データ出力部
２２０：基準セルアレイ
２４０：基準セル感知増幅部
２６０：感知時間制御部
２８０：感知増幅制御部
【図１】
0003892982.tif 000002
【図２】
0003892982.tif 000003
【図３】
0003892982.tif 000004
【図４】
0003892982.tif 000005
【図５】
0003892982.tif 000006
【図６】
0003892982.tif 000007
【図７】
0003892982.tif 000008
【図８】
0003892982.tif 000009
【図９】
0003892982.tif 000010