(57)【特許請求の範囲】
【請求項１】
複数のマルチパス成分を有するＣＤＭＡ方式の信号を受信する受信装置において、
ＣＤＭＡ方式の信号を受信する受信部と、
前記受信部によって受信された信号を記憶する記憶部と、
前記記憶部に記憶された受信信号に含まれる各マルチパス成分を逆拡散符号を用いて復調する復調部と、
前記復調部を時分割多重化処理させ、各マルチパス成分を復調させるための制御を行う制御部と、
前記復調部の出力を最大比合成して復調信号を生成するＲＡＫＥ合成部と、
を有し、
前記復調部は、前記記憶部への書き込み速度の少なくとも２Ｎ（≧１）倍の速度で信号を読み出して逆拡散符号を用いて復調することによりＮ倍の多重化処理を行い、前記記憶部からの読み出しタイミングを２Ｎ個のタイムスロットに分割し、Ｎ個のタイムスロットを通常の逆拡散処理に割り当て、残りのＮ個のタイムスロットを前記受信信号のタイミング変動時のシンボル再生欠落防止のための逆拡散処理に割り当てること、
を特徴とする受信装置。
【請求項２】
前記復調部は、前記記憶部において、各マルチパス成分の遅延時間に応じたアドレスから前記受信信号を読み出すことにより、それぞれのマルチパス成分を復調することを特徴とする請求項１記載の受信装置。
【請求項３】
読み出し時の処理クロックは、前記記憶部への書き込み時の処理クロックよりも少なくとも２Ｎ倍大きい周波数を有する請求項１記載の受信装置。
【請求項４】
前記復調部は、前記記憶部への書き込み速度が前記受信信号の信号速度Ｖとオーバーサンプリング数ＬとによりＶ×Ｌによって表される場合に、前記記憶部からの読み出し速度をＶ×Ｍに設定することにより、Ｍ倍の多重化処理を実行することを特徴とする請求項１記載の受信装置。
【請求項５】
前記復調部は、積分用の記憶回路をＮ個有しており、Ｎ個のマルチパス成分の復調を並行して行うことが可能であることを特徴とする請求項１記載の受信装置。
【請求項６】
前記復調部は、逆拡散スロットを構成する複数のシンボルを、複数回に分けて演算することにより、前記記憶部の記憶容量を削減することが可能であることを特徴とする請求項５記載の受信装置。
【請求項７】
複数のマルチパス成分を有するＣＤＭＡ方式の信号を処理する半導体装置において、
ＣＤＭＡ方式の信号を受信する受信部と、
前記受信部によって受信された信号を記憶する記憶部と、
前記記憶部に記憶されたＣＤＭＡ方式の信号に含まれる各マルチパス成分を逆拡散符号を用いて復調する復調部と、
前記復調部を時分割多重化処理させ、各マルチパス成分を復調させるための制御を行う制御部と、
前記復調部の出力を最大比合成して復調信号を生成するＲＡＫＥ合成部と、
を有し、
前記復調部は、前記記憶部への書き込み速度の少なくとも２Ｎ（≧１）倍の速度で信号を読み出して逆拡散符号を用いて復調することによりＮ倍の多重化処理を行い、前記記憶部からの読み出しタイミングを２Ｎ個のタイムスロットに分割し、Ｎ個のタイムスロットを通常の逆拡散処理に割り当て、残りのＮ個のタイムスロットを前記受信信号のタイミング変動時のシンボル再生欠落防止のための逆拡散処理に割り当てること、
を特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は受信装置および半導体装置に関し、特に、複数のマルチパス成分を有するＣＤＭＡ方式の信号を受信する受信装置および複数のマルチパス成分を有するＣＤＭＡ方式の信号を処理する半導体装置に関する。
【０００２】
【従来の技術】
次世代移動通信方式の１つの有力候補としてＣＤＭＡ（Code Division Multiple Access）方式があり、このような方式を採用する携帯電話が市場に徐々に浸透しつつある。
【０００３】
ＣＤＭＡ方式では複数のユーザ毎に異なる拡散符号を用いて各々のユーザの情報を拡散して送信することにより、複数のユーザが同じ周波数帯域で同時に通信することが可能となる。
【０００４】
ところで、移動体通信ではマルチパスフェージングが問題となる。マルチパスが発生すると各パスの希望信号は異なった時刻にそれぞれの時刻に対応する強度を持って到来する。各時刻に到来する希望波がマルチパス成分である。
【０００５】
このようなマルチパス環境下において、スペクトル拡散通信方式の特性を向上させる受信方式としてＲＡＫＥ受信方式がある。ＲＡＫＥ受信方式は、マルチパスフェージングが発生した場合のマルチパス成分をそれぞれ復調して合成する方式である。
【０００６】
図１０は、従来のＲＡＫＥ合成部を含む受信装置の構成ブロック図である。
図１０に示すように、従来のＲＡＫＥ合成部を含む受信装置は、アンテナ１、受信部２、制御部３、フィンガ４−０〜フィンガ４−Ｎ、ＲＡＫＥ合成部５によって構成されている。
【０００７】
ここで、アンテナ１は、基地局から伝送されてきた電波を捕捉し、受信部２に供給する。
受信部２は、アンテナ１によって捕捉された電波を、電気信号に変換してフィンガ４−１〜４−Ｎに供給する。
【０００８】
制御部３は、各マルチパス信号の遅延時間を算出し、この遅延時間を表す信号をフィンガ４−０〜４−Ｎにそれぞれ供給する。
フィンガ４−０〜４−Ｎは、遅延時間を表す信号を参照し、受信信号を逆拡散するための拡散符号の位相を調整して、各々のマルチパス成分をこの拡散符号による逆拡散により復調して希望波を得る。
【０００９】
ＲＡＫＥ合成部５は、フィンガ４−０〜４−Ｎの出力する希望波を時間調整をして最大比合成して復調信号を生成する。
次に、以上の従来例の動作について説明する。
【００１０】
アンテナ１は、基地局から複数のパス（マルチパス）を経由して到達した電波を捕捉し、受信部２に供給する。
受信部２は、受信信号であるＲＦ（Radio Frequency）信号を中間周波数の信号であるＩＦ（Intermediate Frequency）信号に変換した後、例えば、８ビットのＩ信号およびＱ信号を生成して出力する。
【００１１】
ところで、基地局から送信された電波は、マルチパスを経由して到達するので、受信信号は図１１に示すように、複数のピークを有する信号となる。そこで、制御部３は、各マルチパス信号の遅延時間を算出し、この遅延時間を表す信号をフィンガ４−０〜４−Ｎに供給する。
【００１２】
フィンガ４−０〜４−Ｎは、制御部３から供給された遅延時間を表す信号を参照して、逆拡散符号を所定の時間だけそれぞれ遅延し、受信部２から供給される信号との間で乗算する処理を行うことで逆拡散する。
【００１３】
ＲＡＫＥ合成部５は、フィンガ４−０〜４−Ｎによって逆拡散された信号を時間調整をして最大比合成して復調信号を生成する。
以上のように、ＲＡＫＥ合成を用いれば、複数のピークを１つに集めて分散したパワーを合成することができるので、ＳＮ比を向上させることが可能になる。
【００１４】
【発明が解決しようとする課題】
ところで、従来のＲＡＫＥ受信装置では、図１０に示すように、マルチパスのパス分だけフィンガを設ける必要があったため、回路規模が増大してしまうという問題点があった。
【００１５】
また、図１２に示すように、所定のフィンガにおいて、受信信号のタイミングが進み側へ大きく変動した場合には、その部分の信号が正しく再生されず、最悪の場合ではシンボルの欠落が生じてしまうという問題点があった。
【００１６】
具体的に説明すると、例えば、受信機の移動（または電波を反射する反射体の移動）に起因して、あるフィンガによって逆拡散されていたパスが消滅し、同一のフィンガにより他のパス成分を逆拡散する必要が生じた場合について考える。そのような場合に、図１２の第３番目および第４番目のスロットに示すように、新たに処理対象となるパス成分が既に受信されている場合には、その部分の信号については欠落を生じてしまうという問題点があった。
【００１７】
本発明はこのような点に鑑みてなされたものであり、回路規模の増大を抑制するとともに、シンボルの欠落を生じない受信装置および半導体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明では上記課題を解決するために、複数のマルチパス成分を有するＣＤＭＡ方式の信号を受信する受信装置において、ＣＤＭＡ方式の信号を受信する受信部と、前記受信部によって受信された信号を記憶する記憶部と、前記記憶部に記憶された受信信号に含まれる各マルチパス成分を逆拡散符号を用いて復調する復調部と、前記復調部を時分割多重化処理させ、各マルチパス成分を復調させるための制御を行う制御部と、前記復調部の出力を最大比合成して復調信号を生成するＲＡＫＥ合成部と、を有し、前記復調部は、前記記憶部への書き込み速度の少なくとも２Ｎ（≧１）倍の速度で信号を読み出して逆拡散符号を用いて復調することによりＮ倍の多重化処理を行い、前記記憶部からの読み出しタイミングを２Ｎ個のタイムスロットに分割し、Ｎ個のタイムスロットを通常の逆拡散処理に割り当て、残りのＮ個のタイムスロットを前記受信信号のタイミング変動時のシンボル再生欠落防止のための逆拡散処理に割り当てること、を特徴とする受信装置が提供される。
【００１９】
ここで、受信部は、ＣＤＭＡ方式の信号を受信する。記憶部は、受信部によって受信された信号を記憶する。復調部は、記憶部に記憶された受信信号に含まれる各マルチパス成分を逆拡散符号を用いて復調する。制御部は、復調部を時分割多重化処理させ、各マルチパス成分を復調させるための制御を行う。ＲＡＫＥ合成部は、復調部の出力を最大比合成して復調信号を生成する。また、復調部は、記憶部への書き込み速度の少なくとも２Ｎ（≧１）倍の速度で信号を読み出して逆拡散符号を用いて復調することによりＮ倍の多重化処理を行い、記憶部からの読み出しタイミングを２Ｎ個のタイムスロットに分割し、Ｎ個のタイムスロットを通常の逆拡散処理に割り当て、残りのＮ個のタイムスロットを受信信号のタイミング変動時のシンボル再生欠落防止のための逆拡散処理に割り当てる。
【００２０】
また、複数のマルチパス成分を有するＣＤＭＡ方式の信号を処理する半導体装置において、ＣＤＭＡ方式の信号を受信する受信部と、前記受信部によって受信された信号を記憶する記憶部と、前記記憶部に記憶されたＣＤＭＡ方式の信号に含まれる各マルチパス成分を逆拡散符号を用いて復調する復調部と、前記復調部を時分割多重化処理させ、各マルチパス成分を復調させるための制御を行う制御部と、前記復調部の出力を最大比合成して復調信号を生成するＲＡＫＥ合成部と、を有し、前記復調部は、前記記憶部への書き込み速度の少なくとも２Ｎ（≧１）倍の速度で信号を読み出して逆拡散符号を用いて復調することによりＮ倍の多重化処理を行い、前記記憶部からの読み出しタイミングを２Ｎ個のタイムスロットに分割し、Ｎ個のタイムスロットを通常の逆拡散処理に割り当て、残りのＮ個のタイムスロットを前記受信信号のタイミング変動時のシンボル再生欠落防止のための逆拡散処理に割り当てること、を特徴とする半導体装置が提供される。
【００２１】
ここで、受信部は、ＣＤＭＡ方式の信号を受信する。記憶部は、受信部によって受信された信号を記憶する。復調部は、記憶部に記憶されたＣＤＭＡ方式の信号に含まれる各マルチパス成分を逆拡散符号を用いて復調する。制御部は、復調部を時分割多重化処理させ、各マルチパス成分を復調させるための制御を行う。ＲＡＫＥ合成部は、復調部の出力を最大比合成して復調信号を生成する。また、復調部は、記憶部への書き込み速度の少なくとも２Ｎ（≧１）倍の速度で信号を読み出して逆拡散符号を用いて復調することによりＮ倍の多重化処理を行い、記憶部からの読み出しタイミングを２Ｎ個のタイムスロットに分割し、Ｎ個のタイムスロットを通常の逆拡散処理に割り当て、残りのＮ個のタイムスロットを受信信号のタイミング変動時のシンボル再生欠落防止のための逆拡散処理に割り当てる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の受信装置は、アンテナ２０、受信部２１、記憶部２２、復調部２３、制御部２４、および、ＲＡＫＥ合成部２５によって構成されている。
【００２３】
ここで、アンテナ２０は、基地局からマルチパスを経由して到達した電波を捕捉する。
受信部２１は、アンテナ２０によって捕捉された信号を対応する電気信号に変換して出力する。
【００２４】
記憶部２２は、受信部２１によって受信された信号を記憶する。
復調部２３は、記憶部２２に記憶された受信信号に含まれる各マルチパス成分を逆拡散符号を用いて復調する。
【００２５】
制御部２４は、復調部２３を時分割多重化処理させ、全てのマルチパス成分を復調させるための制御を行う。
ＲＡＫＥ合成部２５は、復調部２３の出力を最大比合成して復調信号を生成する。
【００２６】
次に、以上の原理図の動作について説明する。
アンテナ２０は、基地局から送信され、マルチパスを経由して到達した電波を捕捉し、受信部２１に供給する。
【００２７】
受信部２１は、アンテナ２０によって捕捉された電波を、対応する電気信号に変換した後、ディジタル信号に更に変換して出力する。
記憶部２２は、リングバッファになっており、受信部２１から出力されたディジタル信号を所定のアドレスに順次格納していき、全ての領域にデータが格納された場合には、先頭アドレスに戻って同様にデータを格納する処理を繰り返す。
【００２８】
復調部２３は、制御部２４の制御に従って、記憶部２２に格納されているデータを読み出す。即ち、制御部２４は、各マルチパス成分が格納されている先頭アドレスを復調部２３に通知する。その結果、復調部２３は、制御部２４から通知された先頭アドレスから所定のデータを読み出すことにより、各マルチパス成分を読み出すことができる。その際、復調部２３は、受信部２１からの書き込み速度よりもＮ倍だけ速い速度でデータを読み出すことにより、単一の復調部２３によりＮ個のフィンガと同様の処理を実行することができる。例えば、データ読み出し時には、記憶部２２へのデータ書き込み時の処理クロックよりＮ倍大きい周波数の処理クロックを用いることで実現できる。
【００２９】
具体例を示すと、例えば、図１１に示す第１のマルチパス成分に対応するデータが、記憶部２２のアドレス“０００１”から格納され、また、第２および第３のマルチパス成分に対応するデータが、記憶部２２のアドレス“００１２”およびアドレス“００５８”からそれぞれ格納されているとすると、制御部２４は復調部２３に対して、アドレス値“０００１”、“００１２”、および、“００５８”を供給する。
【００３０】
復調部２３は、制御部２４から供給されたアドレス値“０００１”に対応するアドレス“０００１”から所定量のデータ（１スロット分のデータ）を、書き込み速度の３倍の速度で読み出し、逆拡散符号を乗算することにより復調する。
【００３１】
続いて、復調部２３は、制御部２４から供給されたアドレス値“００１２”および“００５８”に対応するアドレス“００１２”および“００５８”からデータを書き込み速度の３倍の速度でそれぞれ読み出し、逆拡散符号を乗算することにより復調する。
【００３２】
その結果、受信部２１から１スロット分のデータが書き込まれる時間内に、３スロット分のデータを復調処理することが可能になる。
ＲＡＫＥ合成部２５は、復調部２３によって復調され、スロット単位で順次出力されてくるデータを、時間調整をして最大比合成して復調信号を得る。
【００３３】
以上に説明したように本発明の受信装置では、受信信号を記憶部２２に一旦書き込み、書き込み速度よりも速い速度で読み出して復調部２３により復調することにより復調処理を時分割多重化するようにしたので、図１０に示す従来の構成と比較して、回路規模を削減することが可能になる。
【００３４】
次に、本発明の実施の形態について説明する。
図２は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明の実施の形態は、アンテナ５０、受信部５１、入力データバッファ部５２、フリーランカウンタ５３、逆拡散フィンガ部５４、制御部５５、タイミング検出部５６、および、ＲＡＫＥ合成部５７によって構成されている。
【００３５】
ここで、アンテナ５０は、基地局からマルチパスを経由して到達した電波を捕捉し、受信部５１に供給する。
受信部５１は、アンテナ５０によって捕捉された信号を受信し、対応する電気信号に変換して出力する。
【００３６】
入力データバッファ部５２は、後述するように複数のＲＡＭによりリングバッファが構成されており、フリーランカウンタ５３から供給されるカウント値によって指定されるアドレスに、受信部５１から供給されたデータを格納する。
【００３７】
フリーランカウンタ５３は、フレーム周期でカウンタをカウントアップし、カウント値を入力データバッファ部５２および制御部５５に供給する。
逆拡散フィンガ部５４は、制御部５５によって指定されたアドレスを先頭として、入力データバッファ部５２からデータをスロット単位で読み出し、逆拡散符号を乗算することにより受信信号を復調する。
【００３８】
制御部５５は、入力データバッファ部５２へのデータの書き込みおよび読み出し制御を行うとともに、逆拡散フィンガ部５４のデータの読み出しおよび逆拡散制御を行う。
【００３９】
タイミング検出部５６は、受信部５１から出力される受信信号を参照し、各マルチパス成分の遅延時間を検出してタイミング信号を生成し、制御部５５に供給する。
【００４０】
ＲＡＫＥ合成部５７は、逆拡散フィンガ部５４の出力を最大比合成して復調信号を生成する。
次に、各部の詳細な構成例について説明する。
【００４１】
図３は、図２に示す入力データバッファ部５２の詳細な構成例を示す図である。この図に示すように、入力データバッファ部５２は、デコーダ５２ａ、セレクタ５２ｂ〜５２ｄ、ＲＡＭ（Random Access Memory）５２ｅ〜５２ｇ、および、セレクタ５２ｈによって構成されている。
【００４２】
ここで、デコーダ５２ａは、制御部５５から供給される書き込みポインタからライトイネーブル信号と、書き込みアドレスとをデコード処理により生成し、セレクタ５２ｂ〜５２ｄおよびセレクタ５２ｈならびにＲＡＭ５２ｅ〜５２ｇに供給する。
【００４３】
セレクタ５２ｂは、デコーダ５２ａから供給されるライトイネーブル信号がアクティブである場合には、デコーダ５２ａから供給されるアドレス信号を選択してＲＡＭ５２ｅに供給し、それ以外の場合には制御部５５から供給される読み出しポインタを選択してＲＡＭ５２ｅに供給する。
【００４４】
セレクタ５２ｃ，５２ｄは、デコーダ５２ａから供給されるライトイネーブル信号がアクティブである場合には、デコーダ５２ａから供給されるアドレス信号を選択してＲＡＭ５２ｆ，５２ｇにそれぞれ供給し、それ以外の場合には制御部５５から供給される読み出しポインタを選択してＲＡＭ５２ｆ，５２ｇにそれぞれに読み出しアドレスを供給する。なお、ライトイネーブル信号は、書き込み対象となるＲＡＭを１個だけ選択するための信号であるので、ＲＡＭ５２ｅ〜５２ｇに供給される信号の何れか１つがアクティブの状態になり、その他はインアクティブの状態になる。
【００４５】
ＲＡＭ５２ｅは、デコーダ５２ａから供給されるライトイネーブル信号がアクティブである場合には、セレクタ５２ｂから供給されるアドレス信号に対応する記憶領域に対して、受信部５１から供給される受信データを格納し、ライトイネーブル信号がインアクティブである場合には、セレクタ５２ｂから供給されるアドレス信号に対応する記憶領域からデータを読み出し、セレクタ５２ｈに供給する。
【００４６】
ＲＡＭ５２ｆ，５２ｇは、デコーダ５２ａから供給されるライトイネーブル信号がアクティブである場合には、セレクタ５２ｃ，５２ｄからそれぞれ供給されるアドレス信号に対応する記憶領域に対して、受信部５１から供給される受信データを格納し、ライトイネーブル信号がインアクティブである場合には、セレクタ５２ｃ，５２ｄからそれぞれ供給されるアドレス信号に対応する記憶領域からデータを読み出し、セレクタ５２ｈに供給する。
【００４７】
セレクタ５２ｈは、デコーダ５２ａから供給されるライトイネーブル信号がインアクティブとなっているＲＡＭのうち、読み出しの対象となるＲＡＭを選択し、そのＲＡＭから出力されたデータを逆拡散フィンガ部５４に出力する。
【００４８】
図４は、図２に示す逆拡散フィンガ部５４の詳細な構成例を示す図である。この図に示すように、逆拡散フィンガ部５４は、コード発生部５４ａ、乗算回路５４ｂ、加算回路５４ｃ、および、ＦＦ（Flip Flop）回路５４ｄによって構成されている。
【００４９】
ここで、コード発生部５４ａは、制御部５５から供給されるスタート信号に同期して、同じく制御部５５から供給されるシンボル番号に対応する逆拡散符号（スクランブリング符号とチャネライゼーション符号とを加算した符号）を発生して乗算回路５４ｂに供給する。
【００５０】
乗算回路５４ｂは、コード発生部５４ａから供給される逆拡散符号と、入力データバッファ部５２から読み出された受信データとを逐次乗算して出力する。
加算回路５４ｃは、ＦＦ回路５４ｄに格納されている以前のデータと、乗算回路５４ｂから出力されたデータとを加算し、得られた結果をＦＦ回路５４ｄに供給する。
【００５１】
ＦＦ回路５４ｄは、加算回路５４ｃから供給されたデータを格納する。
次に、図５を参照して制御部５５の詳細な構成例について説明する。
制御部５５は、図５に示すように、外部レジスタ５５ａ、テーブル５５ｂ、および、マイクロスケジューラ５５ｃによって構成されている。
【００５２】
ここで、外部レジスタ５５ａには、タイミング検出部５６によって各マルチパス成分のタイミング情報が書き込まれる。
テーブル５５ｂは、バッファの役割を有しており、外部レジスタ５５ａに書き込まれたタイミング情報を、外部レジスタ５５ａの書き込み動作を阻害しないように読み出して格納する。
【００５３】
マイクロスケジューラ５５ｃは、フリーランカウンタ５３から供給されるカウント値を参照し、書き込みポインタを生成するとともに、フリーランカウンタ５３のカウント値とテーブル５５ｂに格納されているタイミング情報から、読み出しポインタを生成して入力データバッファ部５２に供給する。
【００５４】
また、マイクロスケジューラ５５ｃは、フリーランカウンタ５３のカウント値を参照して周期的にスタート信号を生成して逆拡散フィンガ部５４に供給するとともに、各マルチパス成分に対応するシンボル番号を生成して逆拡散フィンガ部５４に供給する。
【００５５】
次に、以上の実施の形態の動作について説明する。
先ず、図２に示す実施の形態の動作の概要について説明した後、全体の詳細な動作について説明する。
【００５６】
本実施の形態では、図６に示すように、受信信号は１０ｍｓｅｃ、３８，４００ｃｈｉｐからなる仮想無線フレームによって構成され、この仮想無線フレームは図６（Ａ）に示すように、６６７μｓｅｃ、２，５６０ｃｈｉｐからなる１５個の仮想無線スロットによって構成されている。
【００５７】
また、図６（Ｂ）に示すように、各仮想無線スロットは、６６．７μｓｅｃ、２５６ｃｈｉｐからなる１０個の逆拡散スロットによって構成されている。
従来の受信装置においては、複数のフィンガによって、各逆拡散スロットが同時並行的に逆拡散処理されていたが、本実施の形態では、図６（Ｃ）に示すように、各逆拡散スロットが１６個の逆拡散トレーススロットに分割され、２個の逆拡散トレーススロットを１つのフィンガに割り当てて逆拡散処理が実行される。即ち、１個のフィンガを時分割動作させることにより、実質的に８個のフィンガとして動作させる。
【００５８】
このとき、逆拡散処理の処理クロックは、従来のものよりも１６倍大きい周波数を持つように設定されている。
また、逆拡散トレーススロットは全部で１６個であるので、８個のフィンガに対しては８個の逆拡散トレーススロットが余剰であるが、これらの余剰な逆拡散トレーススロットは、図７に示すように、シンボル欠落を防止するための処理に割り当てる。
【００５９】
次に、本発明の実施の形態の詳細な動作について説明する。
アンテナ５０は、１または２以上の基地局からマルチパスを経由して到達した電波を捕捉する。受信部５１は、アンテナ５０によって捕捉された電波を、先ず、対応する電気信号に変換した後、中間周波数の信号に変換し、そして、最後にディジタル信号に変換し、受信ベースバンド信号として入力データバッファ部５２とタイミング検出部５６にそれぞれ供給する。なお、受信部５１は、受信信号を４倍オーバーサンプリングするので、入力データバッファ５２には通常の４倍の量のデータが出力されることになる。
【００６０】
入力データバッファ部５２は、図３に示すＲＡＭ５２ｅ〜５２ｇに対して、受信部５１から供給されたデータを順番に格納していき、ＲＡＭ５２ｇが一杯になった場合には、ＲＡＭ５２ｅに循環して同様にデータを格納する動作を繰り返す。即ち、ＲＡＭ５２ｅ〜５２ｇは、リングバッファとして動作する。
【００６１】
ここで、入力データバッファ部５２の詳細な動作について説明すると、先ず、制御部５５から書き込みポインタが供給される。ここで、書き込みポインタは、書き込み対象となるＲＡＭを選択するためのライトイネーブル（ＷＥ：Write Enable）信号が含まれており、このライトイネーブル信号はデコーダ５２ａによって抽出されてセレクタ５２ｂ〜５２ｄに供給される。例えば、ＲＡＭ５２ｅが書き込みの対象である場合には、デコーダ５２ａから出力されるライトイネーブル信号のうち、ＲＡＭ５２ｅに接続されているライトイネーブル信号がアクティブの状態になり、その他はインアクティブの状態になる。
【００６２】
ライトイネーブル信号がアクティブになると、ＲＡＭ５２ｅは書き込み可能な状態になる。このとき、ライトイネーブル信号はセレクタ５２ｂにも供給されており、ライトイネーブル信号がアクティブになると、セレクタ５２ｂはデコーダ５２ａから出力されるアドレス信号を選択するので、デコーダ５２ａから出力されたアドレス信号がＲＡＭ５２ｅに供給されることになる。
【００６３】
すると、ＲＡＭ５２ｅは、受信部５１から供給されたデータを、セレクタ５２ｂから供給されたアドレス信号によって指定される記憶領域に格納する。このような動作は、ＲＡＭ５２ｅの先頭番地から最後の番地まで繰り返され、ＲＡＭ５２ｅは、受信部５１から供給されたデータによって満たされることになる。
【００６４】
前述のように、受信部５１は受信信号を４倍オーバーサンプリングし、また、逆拡散スロットを構成する２５６ｃｈｉｐの信号は、１ｃｈｉｐが１ワードによって表現されるので、逆拡散スロットを構成する信号は１０２４ワードのデータとしてＲＡＭ５２ｅに格納される。
【００６５】
ＲＡＭ５２ｅが一杯になると、次に、ＲＡＭ５２ｆが書き込みの対象とされ、前述の場合と同様の動作により、受信データが順次格納される。
そして、ＲＡＭ５２ｆが一杯になると、ＲＡＭ５２ｇが書き込みの対象として選択され、データの書き込みが実行される。このとき、ＲＡＭ５２ｅとＲＡＭ５２ｆには以前に受信されたデータが格納されているので、ＲＡＭ５２ｅおよびＲＡＭ５２ｆが読み出しの対象として選択され、制御部５５から供給される読み出しポインタを先頭アドレスとしてデータが読み出されて逆拡散フィンガ部５４に供給される。
【００６６】
読み出しの動作の詳細について説明すると、先ず、タイミング検出部５６は、各マルチパス成分に応じたタイミング情報を生成し、外部レジスタ５５ａに供給し、そこに格納させる。外部レジスタ５５ａに格納された各マルチパス成分に関するタイミング情報は、テーブル５５ｂに一旦格納された後、マイクロスケジューラ５５ｃによって読み出され、そこで、フリーランカウンタ５３から出力されるカウント値と加算され、読み出しポインタが生成される。このようにして生成された読み出しポインタは、入力データバッファ部５２に供給される。
【００６７】
入力データバッファ部５２では、例えば、ＲＡＭ５２ｇが書き込みの対象になっているとすると、ＲＡＭ５２ｇに対するライトイネーブル信号がアクティブになっており、その他はインアクティブの状態になっている。従って、セレクタ５２ｄはデコーダ５２ａから供給される書き込みアドレス信号を選択してＲＡＭ５２ｇに供給し、セレクタ５２ｂおよびセレクタ５２ｃは、制御部５５から供給される読み出しポインタを選択してＲＡＭ５２ｅとＲＡＭ５２ｆにそれぞれ読み出しアドレスを供給する。
【００６８】
ＲＡＭ５２ｅとＲＡＭ５２ｆは、ライトイネーブル信号がインアクティブであるので、読み出し可能状態になっており、制御部５５から供給される読み出しポインタに対応する記憶領域からデータを読み出してセレクタ５２ｈに供給する。
【００６９】
セレクタ５２ｈは、デコーダ５２ａから供給されるライトイネーブル信号から、読み出しの対象となるＲＡＭを選択する信号を生成し、その信号に基づいてＲＡＭ５２ｅ〜５２ｇから出力されるデータを選択し、逆拡散フィンガ部５４に供給する。即ち、いまの例では、ＲＡＭ５２ｇへのライトイネーブル信号がアクティブとなっているので、セレクタ５２ｈは、ＲＡＭ５２ｅから出力されるデータを選択する信号を生成し、この信号に基づいてＲＡＭ５２ｅから出力されるデータを選択して、逆拡散フィンガ部５４に出力する。なお、このとき、ＲＡＭ５２ｆからもデータが出力されているが、このデータは選択されていないので、結果的に破棄されることになる。
【００７０】
図８は、入力データバッファ部５２からデータを読み出す際の様子を説明する図である。この図において、ＲＡＭ＃Ｍは図３に示すＲＡＭ５２ｅ〜５２ｇの何れかであり、また、ＲＡＭ＃Ｍ＋１はＲＡＭ＃Ｍの次にデータが読み出されるＲＡＭを示している。なお、本実施の形態ではＭ≦３である。
【００７１】
この図に示すように、ＲＡＭ５２ｅ〜５２ｇには、４倍オーバーサンプリングされたデータが書き込まれているので、読み出し側で使用されるデータ量の４倍のデータが格納されている。そこで、読み出す際には、図８に「○」で示すように、３つおきにデータを読み出すことにより、データ量を削減する。この図では、読み出し開始アドレスが０〜１０２３である場合におけるデータの読み出し位置をそれぞれ示してある。具体的には、例えば、読み出し開始位置がアドレス“０”である場合には、“０”、“４”、・・・、“１０１６”、“１０２０”の順にデータが読み出される。
【００７２】
ところで、本実施の形態では、図７に示すように、逆拡散スロットを１６個の逆拡散トレーススロットに分割して処理するので、ＲＡＭ５２ｅ〜５２ｇからは、通常（従来）の１６倍の速度でデータが読み出されて出力される。例えば、データ読み出し時の処理クロックは、データ書き込み時の処理クロック（通常）よりも１６倍大きい周波数の処理クロックとされる。このようにして読み出されたデータのうち、偶数番目の逆拡散トレーススロットＴＲ＃０，ＴＲ＃２，ＴＲ＃４，・・・，ＴＲ＃１４については、通常の逆拡散処理が施される。また、奇数番目の逆拡散トレーススロットＴＲ＃１，ＴＲ＃３，ＴＲ＃５，・・・，ＴＲ＃１５については、シンボル欠落防止用の補正処理を行う場合には、逆拡散処理が実行され、それ以外の場合には処理を実行しない。
【００７３】
具体的な動作について説明すると、偶数番目の読み出し処理が実行された後、次の処理対象である受信データの読み出し開始位置が同じ逆拡散スロット番号を有している場合、即ち、図７に示すＴＲ＃７に示す状態で次の処理対象の受信データが格納されている場合、次の逆拡散スロットの処理では、ＲＡＭ＃Ｍは書き込みの対象（現在はＲＡＭ＃Ｍ＋２が書き込みの対象）となるので、ＲＡＭ＃Ｍに書き込まれたデータは削除されてしまう。そこで、本実施の形態では、このようなデータが存在する場合には、奇数番目の逆拡散トレーススロットにおいて、逆拡散処理してデータの欠落を防止する。
【００７４】
このようにして、奇数番目の逆拡散トレーススロットにおいて、データ処理がなされた場合には、次の逆拡散スロットにおいては逆拡散処理をする必要がなくなるので、その場合には次回の偶数番目の逆拡散トレーススロットにおける処理はキャンセルされることになる（図７のＴＲ＃１２の破線参照）。なお、偶数番目の逆拡散トレーススロットにおいてデータ処理を行うか否かを判断するためには、読み出し開始位置が同じ逆拡散スロット番号と等しいか否かを判定するようにすればよい。
【００７５】
以上のようにして、入力データバッファ部５２から読み出されたデータは、図４に示す逆拡散フィンガ部５４に供給され、そこで逆拡散処理が実行される。即ち、逆拡散フィンガ部５４は、入力データバッファ部５２によって読み出されたデータを入力し、乗算回路５４ｂに供給する。コード発生部５４ａは、制御部５５から供給されるシンボル番号に対応するスクランブリング符号とチャネライゼーション符号とが加算された逆拡散符号を供給しているので、乗算回路５４ｂは入力データバッファ部５２によって読み出されたデータと、コード発生部５４ａから供給された逆拡散符号とを順次乗算して出力する。
【００７６】
加算回路５４ｃは、乗算回路５４ｂから出力されたデータと、ＦＦ５４ｄに格納されているこれまでの演算値とを加算して出力する。ＦＦ５４ｄは、加算回路５４ｃから出力された演算結果のデータを格納する。その結果、ＦＦ５４ｄの出力は、入力データバッファ部５２によって読み出されたデータと、コード発生部５４ａから供給された逆拡散符号とを乗算した結果を積分した値となる。
【００７７】
このようにして得られた積分値は、ＲＡＫＥ合成部５７に供給され、そこで、最大比合成されて復調信号が生成される。
以上に示したように、本発明の実施の形態によれば、受信部５１と逆拡散フィンガ部５４との間に入力データバッファ部５２を設けるとともに、データを書き込む速度よりも読み出す速度が高くなるように設定し、逆拡散フィンガ部５４において時分割多重処理を行うようにしたので、１個の逆拡散フィンガ部５４により複数の逆拡散フィンガ部の役割を担うことが可能になる。その結果、回路規模を縮小することが可能になる。
【００７８】
また、本実施の形態では、入力データバッファ部５２からデータを読み出す際に、余剰な逆拡散トレーススロットを設け、補正処理が必要である場合にはこの余剰なスロットにおいて処理するようにしたので、シンボルの欠落を防止することが可能になる。
【００７９】
なお、以上の実施の形態においては、逆拡散スロットを１６個の逆拡散トレーススロットに分割するようにしたが、本発明はこのような場合にのみ限定されるものではないことはいうまでもない。
【００８０】
また、以上の実施の形態に示す回路の構成は、ほんの一例であり、本発明がこのような場合のみに限定されるものではないことはいうまでもない。
次に、図２に示す逆拡散フィンガ部５４の他の構成例について説明する。
【００８１】
図９は、図２に示す逆拡散フィンガ部５４の他の構成例を示す図である。この図に示す逆拡散フィンガ部６０は、コード発生部６０ａ、乗算回路６０ｂ、および、加算回路６０ｃとＦＦ回路６２−０〜６２−Ｎとセレクタ６３を具備するバッファ部６１によって構成されている。
【００８２】
ここで、コード発生部６０ａは、制御部５５から供給されるスタート信号がアクティブになった場合には、シンボル番号に対応するスクランブリング符号とチャネライゼーション符号とを加算した逆拡散符号を生成して乗算回路６０ｂに供給する。
【００８３】
乗算回路６０ｂは、入力データバッファ部５２によって読み出されたデータと、コード発生部６０ａから供給される逆拡散符号とを順次乗算して出力する。
加算回路６０ｃは、乗算回路６０ｂから出力されるデータと、バッファ部６１に格納されているデータとを加算してバッファ部６１に供給する。
【００８４】
バッファ部６１は、フィンガの個数に応じたＦＦ回路６２−０〜６２−Ｎ（本実施の形態ではＮ＝７）を有しており、各フィンガに対応するデータの積分値を格納し、セレクタ６３により所定のＦＦ回路の出力を選択して出力する。
【００８５】
次に、以上の逆拡散フィンガ部６０の動作について説明する。
この実施の形態では、入力データバッファ部５２は、図６（Ｂ）の場合の半分のデータ（２５６ｃｈｉｐの半分の１２８ｃｈｉｐのデータ）を読み出して出力する。先ず、第１番目のフィンガに対応するデータの読み出しが開始されると、セレクタ６３は制御部５５から供給されるフィンガ番号を参照し、ＦＦ回路６２−０の出力を選択する。その結果、ＦＦ回路６２−０には、第１のフィンガに対応する１２８ｃｈｉｐのデータと逆拡散符号とが乗算された後、乗算された値が積分された結果が格納される。
【００８６】
第１のフィンガに対する処理が終了すると、セレクタ６３はＦＦ回路６２−１の出力を選択し、前述の場合と同様の処理を実行する。その結果、ＦＦ回路６２−１には第２のフィンガに対応する１２８ｃｈｉｐのデータと逆拡散符号とが乗算された後、乗算された値が積分された結果が格納される。
【００８７】
同様の処理が８回繰り返され、ＦＦ回路６２−０〜６２−Ｎには、第１〜第Ｎ＋１のフィンガに対応する１２８ｃｈｉｐのデータと、逆拡散符号とが乗算された後、乗算された値が積分された結果がそれぞれ格納されることになる。このようにして全てのフィンガに対応するデータが読み出されると、入力データバッファ部５２の読み出しが完了した領域については、次のデータを書き込むことが可能になる。
【００８８】
次に、逆拡散スロットの後半部分に対応するデータが１２８ｃｈｉｐずつ読み出され、前述の場合と同様の処理によって逆拡散処理が施される。例えば、最初の処理では、第１番目のフィンガに対応するデータが読み出されて出力される。このとき、逆拡散フィンガ部６０ではセレクタ６３によってＦＦ回路６２−０の出力が選択されており、ＦＦ回路６２−０には前半の１２８ｃｈｉｐに対する演算結果が残っているので、後半の１２８ｃｈｉｐに対応するデータに対する演算結果が累積的に加算されることになる。その結果、逆拡散スロットを構成する２５６ｃｈｉｐ全てのデータに対する逆拡散処理の結果が得られる。
【００８９】
第１のフィンガに対する処理が終了すると、セレクタ６３はＦＦ回路６２−１の出力を選択し、前述の場合と同様の処理により、第２のフィンガに対応するデータに対する逆拡散処理の結果が得られる。
【００９０】
同様の処理は、第２〜第Ｎ＋１のフィンガに対応するデータに対しても実行され、第１〜第Ｎ＋１のフィンガに対応するデータに対する逆拡散処理の結果を得る。
【００９１】
以上の実施の形態によれば、１２８ｃｈｉｐ単位で入力データバッファ部５２からデータを読み出すようにしたので、入力データバッファ部５２が具備するＲＡＭ５２ｅ〜５２ｇの記憶容量を半分に減少させることが可能になる。
【００９２】
【発明の効果】
以上説明したように本発明では、複数のマルチパス成分を有するＣＤＭＡ方式の信号を受信する受信装置において、ＣＤＭＡ方式の信号を受信する受信部と、受信部によって受信された信号を記憶する記憶部と、記憶部に記憶された受信信号に含まれる各マルチパス成分を逆拡散符号を用いて復調する復調部と、復調部を時分割多重化処理させ、各マルチパス成分を復調させるための制御を行う制御部と、復調部の出力を最大比合成して復調信号を生成するＲＡＫＥ合成部と、を有し、復調部は、記憶部への書き込み速度の少なくとも２Ｎ（≧１）倍の速度で信号を読み出して逆拡散符号を用いて復調することによりＮ倍の多重化処理を行い、記憶部からの読み出しタイミングを２Ｎ個のタイムスロットに分割し、Ｎ個のタイムスロットを通常の逆拡散処理に割り当て、残りのＮ個のタイムスロットを受信信号のタイミング変動時のシンボル再生欠落防止のための逆拡散処理に割り当てるようにした。これによって、シンボルの欠落が発生することを防止できる。
【００９３】
また、複数のマルチパス成分を有するＣＤＭＡ方式の信号を処理する半導体装置において、ＣＤＭＡ方式の信号を受信する受信部と、受信部によって受信された信号を記憶する記憶部と、記憶部に記憶されたＣＤＭＡ方式の信号に含まれる各マルチパス成分を逆拡散符号を用いて復調する復調部と、復調部を時分割多重化処理させ、各マルチパス成分を復調させるための制御を行う制御部と、復調部の出力を最大比合成して復調信号を生成するＲＡＫＥ合成部と、を有し、復調部は、記憶部への書き込み速度の少なくとも２Ｎ（≧１）倍の速度で信号を読み出して逆拡散符号を用いて復調することによりＮ倍の多重化処理を行い、記憶部からの読み出しタイミングを２Ｎ個のタイムスロットに分割し、Ｎ個のタイムスロットを通常の逆拡散処理に割り当て、残りのＮ個のタイムスロットを受信信号のタイミング変動時のシンボル再生欠落防止のための逆拡散処理に割り当てるようにした。これによって、半導体装置のサイズを小型化することが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の実施の形態の構成例を示す図である。
【図３】図２に示す入力データバッファ部の詳細な構成例を示す図である。
【図４】図２に示す逆拡散フィンガ部の詳細な構成例を示す図である。
【図５】図２に示す制御部の詳細な構成例を示す図である。
【図６】仮想無線スロット、逆拡散スロット、逆拡散トレーススロットの関係を示す図である。
【図７】シンボル欠落を防止するための処理の詳細を説明するための図である。
【図８】図２に示す入力データバッファ部からデータを読み出す際の様子を説明する図である。
【図９】図２に示す逆拡散フィンガ部の他の構成例を示す図である。
【図１０】従来のＲＡＫＥ合成部を含む受信装置の構成ブロック図である。
【図１１】基地局から送信された電波がマルチパスを経由した後の電力と時間との関係を示す図である。
【図１２】所定のフィンガにおいて、受信信号のタイミングが進み側へ大きく変動した場合の様子を説明するための図である。
【符号の説明】
１  アンテナ
２  受信部
３  制御部
４−０〜４−Ｎ  フィンガ
５  ＲＡＫＥ合成部
２０  アンテナ
２１  受信部
２２  記憶部
２３  復調部
２４  制御部
２５  ＲＡＫＥ合成部
５０  アンテナ
５１  受信部
５２  入力データバッファ部
５２ａ  デコーダ
５２ｂ〜５２ｄ  セレクタ
５２ｅ〜５２ｇ  ＲＡＭ
５２ｈ  セレクタ
５３  フリーランカウンタ
５４  逆拡散フィンガ部
５４ａ  コード発生部
５４ｂ  乗算回路
５４ｃ  加算回路
５４ｄ  ＦＦ回路
５５  制御部
５５ａ  外部レジスタ
５５ｂ  テーブル
５５ｃ  マイクロスケジューラ
５６  タイミング検出部
５７  ＲＡＫＥ合成部
６０  逆拡散フィンガ部
６０ａ  コード発生部
６０ｂ  乗算回路
６０ｃ  加算回路
６１  バッファ部
６２−０〜６２−Ｎ  ＦＦ回路
６３  セレクタ
【図１】
0003871540.tif 000002
【図２】
0003871540.tif 000003
【図３】
0003871540.tif 000004
【図４】
0003871540.tif 000005
【図５】
0003871540.tif 000006
【図６】
0003871540.tif 000007
【図７】
0003871540.tif 000008
【図８】
0003871540.tif 000009
【図９】
0003871540.tif 000010
【図１０】
0003871540.tif 000011
【図１１】
0003871540.tif 000012
【図１２】
0003871540.tif 000013