(57)【特許請求の範囲】
【請求項１】
情報蓄積用容量素子を有する半導体装置の製造方法であって、
（ａ）半導体基板の主面上に第１絶縁膜を堆積し、前記第１絶縁膜に溝を形成する工程、
（ｂ）前記工程（ａ）の後、前記溝の内面を含む前記第１絶縁膜上に第１非晶質シリコン膜を堆積する工程、
（ｃ）前記工程（ｂ）の後、前記第１非晶質シリコン膜の表面にシリコン結晶核を形成する工程、
（ｄ）前記工程（ｃ）の後、前記半導体基板を熱処理し、前記第１非晶質シリコン膜をシリコンの粒状結晶に成長させる工程、
（ｅ）前記工程（ｄ）の後、前記粒状結晶上に第１多結晶シリコン膜を形成する工程、
（ｆ）前記工程（ｅ）の後、前記溝を埋め込む第２絶縁膜を形成する工程、
（ｇ）前記工程（ｆ）の後、前記第２絶縁膜および前記溝以外の前記第１絶縁膜上の前記第１多結晶シリコン膜および粒状結晶を除去し、前記溝内に前記粒状結晶および第１多結晶シリコン膜を選択的に残存させる工程とを有し、
前記溝内の前記粒状結晶と前記第１多結晶シリコン膜により、前記情報蓄積用容量素子の下部電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記工程（ａ）の後であって、前記工程（ｂ）の前に、前記溝内に、第２多結晶シリコン膜を形成する工程を有し、前記第１非晶質シリコン膜は、前記第２多結晶シリコン膜上に形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
更に、前記第２多結晶シリコン膜と前記第１非晶質シリコン膜との間に、阻害物を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記阻害物は、シリコン酸化物またはシリコン酸化膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法であって、
前記シリコン酸化物またはシリコン酸化膜は、前記第２多結晶シリコン膜の表面を酸素を含有する雰囲気に暴露することにより形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法であって、
前記第１多結晶シリコン膜の膜厚は、２０ｎｍ以上、１００ｎｍ以下であり、前記第１多結晶シリコン膜に含まれる不純物の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) とこれに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成されている。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、その延在方向に隣接する２個のメモリセル選択用ＭＩＳＦＥＴによって共有されるソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続されている。
【０００３】
特開平７−７０８４号公報は、ビット線の上部に情報蓄積用容量素子を配置するキャパシタ・オーバー・ビットライン（Capacitor Over Bitline）構造のＤＲＡＭを開示している。この公報に記載されたＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs ）の減少を補うために、ビット線の上部に配置した情報蓄積用容量素子の下部電極（蓄積電極）を円筒状に加工することによってその表面積を増やし、その上部に容量絶縁膜と上部電極（プレート電極）とを形成している。
【０００４】
しかしながら、ＣＯＢ構造を有するメモリセルにおいては、メモリセルアレイ領域に形成されるキャパシタの半導体記憶装置としての動作信頼度を確保する必要上、装置の集積度が向上しセル面積が縮小しても相当の立体化が必須となっている。このような立体化されたキャパシタを形成した後に層間絶縁膜を形成した場合には、メモリセルアレイ領域と周辺回路領域の間にキャパシタの高さに相当する分だけの段差が生じてしまう。
【０００５】
このような段差は、ＤＲＡＭの集積度が増すに従い、一定のキャパシタ容量を確保する必要があり、益々高くなる方向にある。また、ＤＲＡＭの集積度向上の要求から、フォトリソグラフィの露光精度の向上が要求され、そのような要求を満足するために許容される焦点深度の値が益々厳しいものとなる。このような段差の増大、およびフォトリソグラフイにおける露光焦点の余裕の減少から、前記層間絶縁膜上に形成される配線層の形成が困難になるという問題がある。
【０００６】
また、下部電極を前記したように円筒状に加工するには工程が複雑となり、できるだけ簡略化した構造が望まれる。しかしながら、簡略化した下部電極の構造では表面積を広くできず、前記した段差の低減に対しては逆効果となる。
【０００７】
このような立体構造キャパシタの有する問題点を回避する方法として、たとえば、１９９６年１１月１０日、応用物理学会発行、「応用物理」第６５巻第１１号、ｐ１１０６〜１１３に記載されているように、下部電極であるシリコン表面に微小な凹凸を形成して粗面化し、下部電極寸法を大きくすることなく、表面積を実質的に大きくすることができる技術、いわゆるＨＳＧ（Hemispherical Silicon Grain ）構造の技術が提案されている。
【０００８】
また、特開平１０−５６１５５号公報には、ＨＳＧ構造を形成する製造方法において結晶核の形成前に非晶質シリコン膜（アモルファスシリコン膜）を形成する技術が記載され、特開平９−２９８２８４号公報または特開平６−２０４４２６号公報には、不純物を含んだ第１非晶質シリコン膜上に不純物を含まない第２非晶質シリコン膜を形成し、第２非晶質シリコン膜にＨＳＧ構造を形成する技術が記載されている。
【０００９】
【発明が解決しようとする課題】
ところが、前記したＨＳＧ構造の技術には、以下のような問題点がある。すなわち、ＤＲＡＭの高集積化の要請に伴うデバイスサイズの微細化により、下部電極の専有面積サイズも小さくすることが求められる。特に、筒形状の下部電極の場合、筒内径の縮小が求められ、微細化した筒内部での精度の良い粒状シリコンの形成が要求される。すなわち下部電極を構成する多結晶シリコン膜の薄膜化に伴う粒状シリコンの高さ（凹凸）の制御が困難になっているという問題がある。
【００１０】
また、下部電極を構成する多結晶シリコン膜の薄膜化により多結晶シリコン膜が高抵抗化し、下部電極の十分な導電性が確保できなくなりつつある。特に、粒状シリコン成長後の膜部分の膜厚が薄くなり、高抵抗化の問題が顕著になる。
【００１１】
さらに、キャパシタ電極の空乏層の影響が問題になる。すなわち、多結晶シリコン膜で構成される下部電極内の不純物が十分に活性化されていない場合、あるいは不純物量が十分でない場合には、キャリア濃度が低下し、上部電極との電位関係によっては容量絶縁膜との界面の下部電極に空乏層が生じる。空乏層が生じれば、その実効膜厚に相当するだけ容量絶縁膜の膜厚が増加したこととなり容量値の低下を招く。特にＨＳＧ構造の場合には、不純物濃度が高ければ粒状シリコンの成長性が阻害されるため、粒状シリコン成長後の不純物濃度が不足する場合があり、空乏層の問題が顕在化しやすい。
【００１２】
本発明の目的は、キャパシタ下部電極に適用する多結晶シリコン膜の膜厚を、粒状シリコンの部分（凹凸部分）を含めて制御できる技術を提供することにある。
【００１３】
また、本発明の目的は、多結晶シリコン膜表面の粒状シリコン（凹凸）の高さを容易に制御する技術を提供することにある。
【００１４】
また、本発明の目的は、キャパシタ下部電極に適用する多結晶シリコン膜の高抵抗化を防止し、下部電極の導電性を確保できる技術を提供することにある。
【００１５】
また、本発明の目的は、キャパシタ下部電極を構成する多結晶シリコン膜と容量絶縁膜との界面での多結晶シリコン膜の空乏層の発生（空乏化）を防止し、空乏化による蓄積容量の低下を抑制できる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
（１）本発明の半導体装置は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置であって、第１電極は、第１多結晶シリコン膜と、第１多結晶シリコン膜の表面に形成された粒状シリコン、または、表面に粒状体を有し第１多結晶シリコン膜の表面に形成された第２多結晶シリコン膜とを有し、第１多結晶シリコン膜と粒状シリコンまたは第２多結晶シリコン膜との界面には、シリコン原子の移動を阻害するシリコン原子移動阻害物、または、非晶質シリコン膜の堆積の際の結晶化を阻害する結晶化阻害物を有するものである。
【００１９】
また、前記シリコン原子移動阻害物または結晶化阻害物は、第１多結晶シリコン膜の表面に形成されたシリコン酸化物またはシリコン酸化膜である。
【００２０】
（２）本発明の半導体装置は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置であって、第１電極は、第１多結晶シリコン膜と、第１多結晶シリコン膜の表面に形成された粒状シリコン、または、表面に粒状体を有し第１多結晶シリコン膜の表面に形成された第２多結晶シリコン膜とを有し、第１多結晶シリコン膜と粒状シリコンまたは第２多結晶シリコン膜との界面には、シリコン酸化物またはシリコン酸化膜を有するものである。
【００２１】
また、前記シリコン酸化物またはシリコン酸化膜の膜厚は、２ｎｍ以下である。
【００２２】
また、シリコン酸化物またはシリコン酸化膜は、第１多結晶シリコン膜となるシリコン膜の形成後にシリコン膜の表面を酸素を含有する雰囲気に暴露することにより形成されたシリコンの自然酸化物または自然酸化膜である。
【００２３】
また、第１多結晶シリコン膜の表面が平坦なものである。
【００２４】
また、第１多結晶シリコン膜の表面粗さは、その膜厚の１０％以下である。
【００２５】
（３）本発明の半導体装置は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置であって、第１電極は第１導電膜を有し、第１導電膜の表面には粒状シリコンまたは表面に粒状体を有する第２多結晶シリコン膜を有するものである。
【００２６】
また、第１導電膜は、多結晶シリコン膜、金属シリサイド膜、多結晶シリコン膜と金属シリサイド膜もしくは金属膜との積層膜、金属膜または金属化合物膜から選択された何れかの導電膜である。
【００２７】
また、金属シリサイド膜は、タングステンシリサイド膜、チタンシリサイド膜またはコバルトシリサイド膜から選択された何れかの金属シリサイド膜であり、金属膜または金属化合物膜は、タングステン膜、チタン膜、コバルト膜、窒化チタン膜または窒化タングステン膜から選択された何れかの金属膜または金属化合物膜である。
【００２８】
（４）本発明の半導体装置は、半導体からなる基板または半導体層をその表面に有する基板と、基板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域に電気的に接続された第１電極、第１電極に対向して形成された第２電極および第１、第２電極の間に挟まれた容量絶縁膜で構成される情報蓄積用容量素子とを有する半導体装置であって、第１電極は、粒状シリコンまたはその表面に粒状体を有する第３多結晶シリコン膜を有し、粒状シリコンまたは第３多結晶シリコン膜上に第４多結晶シリコン膜が形成されているものである。
【００２９】
また、粒状シリコンは、接着層上に形成されているものである。
【００３０】
また、接着層は、多結晶シリコン膜である。
【００３１】
また、第１導電膜と粒状シリコンもしくは第２多結晶シリコン膜との界面、または接着層と粒状シリコンとの界面には、シリコン酸化物またはシリコン酸化膜を有するものである。
【００３２】
また、第１多結晶シリコン膜または第１導電膜を構成する結晶の面方位と、粒状シリコンまたは第２多結晶シリコン膜の面方位とは相違するものである。
【００３３】
また、第１多結晶シリコン膜、第１導電膜または第４多結晶シリコン膜の膜厚は、２０ｎｍ以上、１００ｎｍ以下である。
【００３４】
また、第１多結晶シリコン膜、第１導電膜である多結晶シリコン膜または第４多結晶シリコン膜に含まれる不純物の濃度は、１×１０20atoms/cm3 以上、１×１０22atoms/cm3 以下のものである。
【００３５】
また、粒状シリコンもしくは第２多結晶シリコン膜または第３多結晶シリコン膜に含まれる不純物の濃度は、5.０×１０20atoms/cm3 以下のものである。
【００３６】
（５）本発明の半導体装置の製造方法は、（ａ）半導体からなる基板または半導体層をその表面に有する基板の主面上に第１絶縁膜を堆積し、第１絶縁膜に溝を形成する工程、（ｂ）溝の内面を含む第１絶縁膜上に第１非晶質シリコン膜を堆積する工程、（ｃ）第１非晶質シリコン膜上に阻害物を形成する工程、（ｄ）第１非晶質シリコン膜上に第２非晶質シリコン膜を堆積する工程、（ｅ）溝を埋め込む第２絶縁膜を形成する工程、（ｆ）第２絶縁膜および溝以外の第１絶縁膜上の第２非晶質シリコン膜および第１非晶質シリコン膜を除去し、溝内に第１非晶質シリコン膜および第２非晶質シリコン膜を残存させる工程、（ｇ）第２非晶質シリコン膜の表面にシリコン結晶核を形成する工程、（ｈ）基板を熱処理し、第２非晶質シリコン膜をシリコンの粒状結晶に成長させる工程、を含むものである。
【００３７】
（６）本発明の半導体装置の製造方法は、（ａ）半導体からなる基板または半導体層をその表面に有する基板の主面上に第１絶縁膜を堆積し、第１絶縁膜に溝を形成する工程、（ｂ）溝の内面を含む第１絶縁膜上に導電膜を堆積する工程、（ｃ）導電膜上に第３非晶質シリコン膜を堆積する工程、（ｄ）溝を埋め込む第２絶縁膜を形成する工程、（ｅ）第２絶縁膜および溝以外の第１絶縁膜上の第３非晶質シリコン膜および導電膜を除去し、溝内に導電膜および第３非晶質シリコン膜を残存させる工程、（ｆ）第３非晶質シリコン膜の表面にシリコン結晶核を形成する工程、（ｇ）基板を熱処理し、第３非晶質シリコン膜をシリコンの粒状結晶に成長させる工程、を含むものである。
【００３８】
また、導電膜は、多結晶シリコン膜、金属シリサイド膜、多結晶シリコン膜と金属シリサイド膜または金属膜との積層膜、金属膜または金属化合物膜から選択された何れかの導電膜である。
【００３９】
また、金属シリサイド膜は、タングステンシリサイド膜、チタンシリサイド膜またはコバルトシリサイド膜から選択された何れかの金属シリサイド膜であり、金属膜または金属化合物膜は、タングステン膜、チタン膜、コバルト膜、窒化チタン膜または窒化タングステン膜から選択された何れかの金属膜または金属化合物膜である。
【００４０】
また、前記（６）の（ｂ）工程の後、導電膜の表面に阻害物を形成する工程を有するものである。
【００４１】
（７）本発明の半導体装置の製造方法は、（ａ）半導体からなる基板または半導体層をその表面に有する基板の主面上に第１絶縁膜を堆積し、第１絶縁膜に溝を形成する工程、（ｂ）溝の内面を含む第１絶縁膜上に第４非晶質シリコン膜を堆積する工程、（ｃ）第４非晶質シリコン膜の表面にシリコン結晶核を形成する工程、（ｄ）基板を熱処理し、第４非晶質シリコン膜をシリコンの粒状結晶に成長させる工程、（ｅ）粒状結晶上に第１多結晶シリコン膜を形成する工程、（ｆ）溝を埋め込む第２絶縁膜を形成する工程、（ｇ）第２絶縁膜および溝以外の第１絶縁膜上の第１多結晶シリコン膜および粒状結晶を除去し、溝内に粒状結晶および第１多結晶シリコン膜を残存させる工程、を含むものである。
【００４２】
また、（ａ）工程の後、溝内に、第２多結晶シリコン膜または第６非晶質シリコン膜を形成するものである。
【００４３】
また、第２多結晶シリコン膜または第６非晶質シリコン膜を形成した後、その表面に阻害物を形成するものである。
【００４４】
また、阻害物は、シリコン酸化物またはシリコン酸化膜である。
【００４５】
また、シリコン酸化物またはシリコン酸化膜は、第１非晶質シリコン膜、導電膜である多結晶シリコン膜または第２多結晶シリコン膜もしくは第６非晶質シリコン膜の表面を酸素を含有する雰囲気に暴露することにより形成されるものである。
【００４６】
また、第１非晶質シリコン膜、導電膜または第１多結晶シリコン膜の膜厚は、２０ｎｍ以上、１００ｎｍ以下であり、第１非晶質シリコン膜、導電膜である多結晶シリコン膜または第１多結晶シリコン膜に含まれる不純物の濃度は、１×１０20atoms/cm3 以上、１×１０22atoms/cm3 以下のものである。
【００４７】
また、第２非晶質シリコン膜、第３非晶質シリコン膜または第４非晶質シリコン膜の膜厚は２０ｎｍ以上であり、第２非晶質シリコン膜、第３非晶質シリコン膜または第４非晶質シリコン膜に含まれる不純物の濃度は、５×１０20atoms/cm3 以下のものである。
【００４８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００４９】
（実施の形態１）
図１は、実施の形態１のＤＲＡＭを形成した半導体チップの全体平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）およびＹ方向（半導体チップ１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｘ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
【００５０】
図２は、実施の形態１のＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬ0 、ＷＬ1 、…、ＷＬn ）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセル（ＭＣ）により構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
【００５１】
次に、本実施の形態のＤＲＡＭの製造方法を図面を用いて工程順に説明する。図３〜図３１は、実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【００５２】
まず、図３に示すように、素子分離領域および不純物が導入されたウェル領域を形成する。
【００５３】
ｐ型で比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体基板１を用意し、たとえば８５０℃程度でウェット酸化して形成した膜厚１０nm程度の薄いシリコン酸化膜（図示せず）およびたとえばＣＶＤ（Chemical Vapor Deposition ）法で形成した膜厚１４０nm程度のシリコン窒化膜（図示せず）を半導体基板１上に堆積する。ここでは単結晶シリコンの半導体基板１を例示するが、表面に単結晶シリコン層を有するＳＯＩ（Silicon On Insulator）基板、あるいは、表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
【００５４】
次に、フォトレジスト膜（図示せず）をマスクにして、溝５が形成される領域の前記シリコン窒化膜およびシリコン酸化膜をパターニングし、このシリコン窒化膜をマスクとして半導体基板１をドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００〜４００nm程度の溝５を形成する。
【００５５】
次に、前記フォトレジスト膜を除去した後、前記のエッチングによって溝５の内壁に生じたダメージ層を除去するために、たとえば８５０〜９００℃程度のウェット酸化による薄い（膜厚１０nm程度の）シリコン酸化膜６を溝５の内壁に形成し、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積されたシリコン酸化膜（図示せず）を３００〜４００nm程度の膜厚で堆積する。このシリコン酸化膜は、１０００℃程度でドライ酸化によりシンタリング（焼き締め）を行なってもよい。
【００５６】
次に、このシリコン酸化膜をＣＭＰ法により研磨して溝５以外の領域のシリコン酸化膜を除去し、溝５の内部にシリコン酸化膜７を残して素子分離領域を形成する。なお、このＣＭＰ法による研磨の前に、溝５の領域にシリコン窒化膜を形成して、溝５領域のシリコン酸化膜が過剰に深く研磨されるディッシングを防止することができる。
【００５７】
次に、半導体基板１の表面に残存しているシリコン酸化膜およびシリコン窒化膜をたとえば熱リン酸を用いたウェットエッチングで除去した後、メモリセルを形成する領域（メモリアレイ）の半導体基板１にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ型半導体領域１０を形成し、メモリアレイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ型ウエル１２を形成する。また、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、たとえばＢＦ2 （フッ化ホウ素）をｐ型ウエル１１およびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体領域１０は、入出力回路などから半導体基板１を通じてメモリアレイのｐ型ウエル１１にノイズが侵入するのを防止するために形成される。
【００５８】
次に、半導体基板１の表面をたとえばＨＦ（フッ酸）系の洗浄液を使って洗浄した後、半導体基板１を８５０℃程度でウェット酸化してｐ型ウエル１１およびｎ型ウエル１２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を形成する。特に限定はされないが、上記ゲート酸化膜１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理することによって、ゲート酸化膜１３と半導体基板１との界面に窒素を偏析させてもよい（酸窒化処理）。ゲート酸化膜１３が７nm程度まで薄くなると、半導体基板１との熱膨張係数差に起因して両者の界面に生じる歪みが顕在化し、ホットキャリアの発生を誘発する。半導体基板１との界面に偏析した窒素はこの歪みを緩和するので、上記の酸窒化処理は、極めて薄いゲート酸化膜１３の信頼性を向上できる。
【００５９】
次に、図４に示すように、ゲート酸化膜１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線ＷＬとして使用される。このゲート電極１４Ａ（ワード線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる許容範囲内の最小寸法（たとえば0.２４μｍ程度）で構成される。また、隣接するゲート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォトリソグラフィの解像限界で決まる最小寸法（たとえば0.２２μｍ）で構成される。ゲート電極１４Ｂおよびゲート電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
【００６０】
ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃは、たとえばＰ（リン）などのｎ型不純物がドープされた膜厚７０nm程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚５０nm程度のＷＮ（タングステンナイトライド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法で堆積し、さらにその上部に膜厚１５０nm程度のシリコン窒化膜１５をＣＶＤ法で堆積した後、フォトレジスト膜１６をマスクにしてこれらの膜をパターニングすることにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用することもできる。
【００６１】
ゲート電極１４Ａ（ワード線ＷＬ）の一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２〜2.５Ω／□程度にまで低減できるので、ワード線遅延を低減することができる。また、ゲート電極１４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード線遅延を低減できるので、メモリセルの上部に形成される配線層の数を１層減らすことができる。
【００６２】
次に、フォトレジスト膜１６を除去した後、フッ酸などのエッチング液を使って、半導体基板１の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去する。このウェットエッチングを行うと、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３が削られると同時に、ゲート側壁下部のゲート酸化膜１３も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート酸化膜１３の耐圧が低下する。そこで、半導体基板１を９００℃程度でウェット酸化することによって、削れたゲート酸化膜１３の膜質を改善する。
【００６３】
次に、図５に示すように、ｎ型ウエル１２にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型半導体領域１７を形成する。また、ｐ型ウエル１１にｎ型不純物、たとえばＰ（リン）をイオン打ち込みしてゲート電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル１１にｎ型半導体領域１９を形成する。これにより、メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００６４】
次に、図６に示すように、半導体基板１上にＣＶＤ法で膜厚５０〜１００nm程度のシリコン窒化膜２０を堆積した後、メモリアレイのシリコン窒化膜２０をフォトレジスト膜２１で覆い、周辺回路のシリコン窒化膜２０を異方性エッチングすることにより、ゲート電極１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ２０ａを形成する。このエッチングは、ゲート酸化膜１３や素子分離溝５に埋め込まれたシリコン酸化膜７の削れ量を最少とするために、シリコン酸化膜に対するシリコン窒化膜２０のエッチングレートが大きくなるようなエッチングガスを使用して行う。また、ゲート電極１４Ｂ、１４Ｃ上のシリコン窒化膜１５の削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめるようにする。
【００６５】
次に、フォトレジスト膜２１を除去した後、図７に示すように、周辺回路領域のｎ型ウエル１２にｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウエル１１にｎ型不純物、たとえばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領域２３（ソース、ドレイン）を形成する。これにより、周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【００６６】
次に、図８に示すように、半導体基板１上に膜厚３００nm程度のＳＯＧ（Spin On Glass ）膜２４をスピン塗布した後、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締め）する。また、ＳＯＧ膜２４の上部に膜厚６００nm程度のシリコン酸化膜２５を堆積した後、このシリコン酸化膜２５をＣＭＰ法で研磨してその表面を平坦化する。さらに、シリコン酸化膜２５の上部に膜厚１００nm程度のシリコン酸化膜２６を堆積する。このシリコン酸化膜２６は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜２５の表面の微細な傷を補修するために堆積する。シリコン酸化膜２５、２６は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。シリコン酸化膜２６に代えてＰＳＧ(Phospho Silicate Glass)膜などを堆積してもよい。
【００６７】
このように、本実施の形態では、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部にリフロー性が高いＳＯＧ膜２４を塗布し、さらにその上部に堆積したシリコン酸化膜２５をＣＭＰ法で平坦化する。これにより、ゲート電極１４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィル性が向上すると共に、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の平坦化を実現することができる。
【００６８】
次に、図９に示すように、フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）の上部のシリコン酸化膜２６、２５およびＳＯＧ膜２４を除去する。このエッチングは、シリコン窒化膜２０に対するシリコン酸化膜２６、２５およびＳＯＧ膜２４のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域１９や素子分離溝５の上部を覆っているシリコン窒化膜２０が完全には除去されないようにする。続いて、上記フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）の上部のシリコン窒化膜２０とゲート酸化膜１３とを除去することにより、ｎ型半導体領域１９（ソース、ドレイン）の一方の上部にコンタクトホール２８を形成し、他方の上部にコンタクトホール２９を形成する。このエッチングは、シリコン酸化膜（ゲート酸化膜１３および素子分離溝５内のシリコン酸化膜７）に対するシリコン窒化膜１５のエッチングレートが大きくなるような条件で行い、ｎ型半導体領域１９や素子分離溝５が深く削れないようにする。また、このエッチングは、シリコン窒化膜２０が異方的にエッチングされるような条件で行い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁にシリコン窒化膜２０が残るようにする。これにより、フォトリソグラフィの解像限界以下の微細な径を有するコンタクトホール２８、２９がゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成される。コンタクトホール２８、２９をゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成するには、あらかじめシリコン窒化膜２０を異方性エッチングしてゲート電極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。
【００６９】
なお、図９におけるシリコン酸化膜２６およびレジスト膜２７の表面は、図８に示すような周辺回路領域におけるシリコン酸化膜２５表面に沿って落ち込み（段差）形状を成している。図９はその形状を省略している。
【００７０】
次に、フォトレジスト膜２７を除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、コンタクトホール２８、２９の底部に露出した基板表面のドライエッチング残渣やフォトレジスト残渣などを除去する。その際、コンタクトホール２８、２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝されるが、ＳＯＧ膜２４は、前述した８００℃程度のシンタリングによってフッ酸系のエッチング液に対するエッチングレートが低減されているので、このウェットエッチング処理によってコンタクトホール２８、２９の側壁が大きくアンダーカットされることはない。これにより、次の工程でコンタクトホール２８、２９の内部に埋め込まれるプラグ同士のショートを確実に防止することができる。
【００７１】
次に、図１０に示すように、コンタクトホール２８、２９の内部にプラグ３０を形成する。プラグ３０は、シリコン酸化膜２６の上部にｎ型不純物（たとえばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール２８、２９の内部に残すことにより形成する。
【００７２】
次に、図１１に示すように、シリコン酸化膜２６の上部に膜厚２００nm程度のシリコン酸化膜３１を堆積した後、半導体基板１を８００℃程度で熱処理する。シリコン酸化膜３１は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。この熱処理によって、プラグ３０を構成する多結晶シリコン膜中のｎ型不純物がコンタクトホール２８、２９の底部からメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化される。
【００７３】
次に、図１２に示すように、フォトレジスト膜３２をマスクにしたドライエッチングで前記コンタクトホール２８の上部のシリコン酸化膜３１を除去してプラグ３０の表面を露出させる。次に、フォトレジスト膜３２を除去した後、図１３に示すように、フォトレジスト膜３３をマスクにしたドライエッチングで周辺回路領域のシリコン酸化膜３１、２６、２５、ＳＯＧ膜２４およびゲート酸化膜１３を除去することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレイン）の上部にコンタクトホール３４、３５を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域２２（ソース、ドレイン）の上部にコンタクトホール３６、３７を形成する。
【００７４】
次に、フォトレジスト膜３３を除去した後、図１４に示すように、シリコン酸化膜３１の上部にビット線ＢＬおよび周辺回路の第１層配線３８、３９を形成する。ビット線ＢＬおよび第１層配線３８、３９を形成するには、まずシリコン酸化膜３１の上部に膜厚５０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜厚２００nm程度のシリコン窒化膜４０とをＣＶＤ法で堆積した後、フォトレジスト膜４１をマスクにしてこれらの膜をパターニングする。
【００７５】
シリコン酸化膜３１の上部にＴｉ膜を堆積した後、半導体基板１を８００℃程度で熱処理することにより、Ｔｉ膜と下地Ｓｉとが反応し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレイン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域２２（ソース、ドレイン）の表面とプラグ３０の表面とに低抵抗のＴｉＳｉ2 （チタンシリサイド）層４２が形成される。これにより、ｎ+ 型半導体領域２３、ｐ+ 型半導体領域２２およびプラグ３０に接続される配線（ビット線ＢＬ、第１層配線３８、３９）のコンタクト抵抗を低減することができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω／□以下にまで低減できるので、情報の読み出し速度および書き込み速度を向上させることができると共に、ビット線ＢＬと周辺回路の第１層配線３８、３９とを一つの工程で同時に形成することができるので、ＤＲＡＭの製造工程を短縮することができる。さらに、周辺回路の第１層配線（３８、３９）をビット線ＢＬと同層の配線で構成した場合には、第１層配線をメモリセルの上層のＡｌ配線で構成する場合に比べて周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを接続するコンタクトホール（３４〜３７）のアスペクト比が低減されるため、第１層配線の接続信頼性が向上する。
【００７６】
ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔がその幅よりも長くなるように形成する。ビット線ＢＬの間隔はたとえば0.２４μｍ程度とし、その幅はたとえば0.２２μｍ程度とする。
【００７７】
なお、ＴｉＳｉ2 層４２は、熱処理による劣化が生じる可能性があるが、その熱処理として後に説明する情報蓄積用容量素子の容量絶縁膜の形成工程が考えられる。しかしながら、後に説明するように、本実施の形態においては容量絶縁膜の形成工程が低温化されるため、ＴｉＳｉ2 層４２が熱処理により劣化し、接続抵抗の上昇等の不具合を生じることはない。
【００７８】
次に、フォトレジスト膜４１を除去した後、図１５に示すように、ビット線ＢＬの側壁と第１層配線３８、３９の側壁とにサイドウォールスペーサ４３を形成する。サイドウォールスペーサ４３は、ビット線ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法でシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングして形成する。
【００７９】
次に、図１６に示すように、ビット線ＢＬおよび第１層配線３８、３９の上部に膜厚３００nm程度のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜４４をシンタリング（焼き締め）する。ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフロー性が高く、微細な配線間のギャップフィル性に優れているので、フォトリソグラフィの解像限界程度まで微細化されたビット線ＢＬ同士の隙間を良好に埋め込むことができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるため、ビット線ＢＬの下層に形成されたメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ドレインに含まれる不純物の熱拡散を抑制して浅接合化を図ることができる。さらに、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメタル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能化を実現することができる。また、ビット線ＢＬおよび第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ膜の劣化を抑制して配線抵抗の低減を図ることができる。
【００８０】
次に、ＳＯＧ膜４４の上部に膜厚６００nm程度のシリコン酸化膜４５を堆積した後、このシリコン酸化膜４５をＣＭＰ法で研磨してその表面を平坦化する。シリコン酸化膜４５は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００８１】
このように、本実施の形態では、ビット線ＢＬおよび第１層配線３８、３９の上部に成膜直後でも平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部に堆積したシリコン酸化膜４５をＣＭＰ法で平坦化する。これにより、ビット線ＢＬ同士の微細な隙間のギャップフィル性が向上すると共に、ビット線ＢＬおよび第１層配線３８、３９の上部の絶縁膜の平坦化を実現することができる。また、高温・長時間の熱処理を行わないため、メモリセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣化を防止して高性能化を実現することができると共に、ビット線ＢＬおよび第１層配線３８、３９の低抵抗化を図ることができる。
【００８２】
次に、シリコン酸化膜４５の上部に膜厚１００nm程度のシリコン酸化膜４６を堆積する。このシリコン酸化膜４６は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜４５の表面の微細な傷を補修するために堆積する。シリコン酸化膜４６は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００８３】
次に、図１７に示すように、フォトレジスト膜４７をマスクにしたドライエッチングでコンタクトホール２９の上部のシリコン酸化膜４６、４５、ＳＯＧ膜４４およびシリコン酸化膜３１を除去してプラグ３０の表面に達するスルーホール４８を形成する。このエッチングは、シリコン酸化膜４６、４５、３１およびＳＯＧ膜４４に対するシリコン窒化膜のエッチングレートが小さくなるような条件で行い、スルーホール４８とビット線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬの上部のシリコン窒化膜４０やサイドウォールスペーサ４３が深く削れないようにする。これにより、スルーホール４８がビット線ＢＬに対して自己整合で形成される。
【００８４】
次に、フォトレジスト膜４７を除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、スルーホール４８の底部に露出したプラグ３０の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。その際、スルーホール４８の側壁に露出したＳＯＧ膜４４もエッチング液に曝されるが、ＳＯＧ膜４４は、前記８００℃程度のシンタリングによってフッ酸系のエッチング液に対するエッチングレートが低減されているので、このウェットエッチング処理によってスルーホール４８の側壁が大きくアンダーカットされることはない。これにより、次の工程でスルーホール４８の内部に埋め込まれるプラグとビット線ＢＬとのショートを確実に防止することができる。また、プラグとビット線ＢＬとを十分に離間させることができるので、ビット線ＢＬの寄生容量の増加を抑制することができる。
【００８５】
次に、図１８に示すように、スルーホール４８の内部にプラグ４９を形成する。プラグ４９は、多結晶シリコン膜からなり、プラグ３０と同様に形成される。
【００８６】
次に、図１９に示すように、シリコン酸化膜４６の上部に膜厚1.３μｍ程度のシリコン酸化膜５０を堆積し、フォトレジスト膜５１をマスクとしてシリコン酸化膜５０をドライエッチングすることにより溝５２を形成する。シリコン酸化膜５０は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。また、溝５２は、プラグ４９の上部に開口され、プラグ４９の上面が露出するまで行なう。溝５２の内壁には後に説明するキャパシタの下部電極が形成される。
【００８７】
次に、フォトレジスト膜５１を除去した後、図２０に示すように、第１層目の非晶質シリコン膜５３を堆積する。非晶質シリコン膜５３は、ＣＶＤ法で堆積され、その膜厚は３０ｎｍとする。また、非晶質シリコン膜５３には、4.０×１０20atoms/cm3 程度の濃度のリン（Ｐ）を導入する。リンの導入はＣＶＤ法で非晶質シリコン膜５３を堆積する際に不純物ガスとしてたとえばホスフィン（ＰＨ3 ）を原料ガスに混入し導入できるが、これに限られず、イオン注入法等を用いて不純物を導入してもよい。第１層目の非晶質シリコン膜５３は、後に説明するように結晶化されて多結晶シリコン膜となり下部電極の一部となるが、粒状シリコン結晶の成長には寄与せず、膜状態で結晶化される。このため下部電極の導電性が確保される。また、4.０×１０20atoms/cm3 程度という比較的高い濃度の不純物が導入されるためこの点からも下部電極の導電性が確保されることとなる。
【００８８】
次に、ＣＶＤ装置の反応室内に半導体基板１を保持した状態で、反応室をリークし、反応室内に大気を導入する。この後、図２１に示すように、第２層目の非晶質シリコン膜５４を堆積する。非晶質シリコン膜５４は、ＣＶＤ法により堆積し、膜厚は２０ｎｍとする。また、非晶質シリコン膜５４には、1.５×１０20atoms/cm3 程度の濃度のリン（Ｐ）を前記と同様に導入する。
【００８９】
非晶質シリコン膜５４は、後に説明するように、粒状シリコン結晶に成長する原料層であり粒状結晶は下部電極の表面部分を構成する。このため、不純物の濃度は1.５×１０20atoms/cm3 程度と比較的低くして粒状結晶が容易に成長するように調整する。また、非晶質シリコン膜５４の膜厚により粒状結晶の高さつまり、下部電極の膜厚が調整できる。たとえば粒状結晶の高さを高くする場合には非晶質シリコン膜５４の膜厚を厚くし、低くする場合には膜厚を薄くする。このように非晶質シリコン膜５４の膜厚で粒状結晶の高さを容易に調整できる。
【００９０】
なお、非晶質シリコン膜５３、５４に導入される不純物の濃度は前記に限られない。非晶質シリコン膜５３の不純物濃度は、下部電極の導電性を確保する点から多いほど好ましいが、あまりに多いとドーピングできず、結晶化の妨げになる場合もある。従って非晶質シリコン膜５３の不純物濃度は、１×１０20atoms/cm3 以上、１×１０22atoms/cm3 以下とすることができる。非晶質シリコン膜５４の不純物濃度は、粒状結晶の成長性を考慮すれば低い方が望ましい。従って、非晶質シリコン膜５３の不純物濃度は、5.０×１０20atoms/cm3 以下、好ましくは1.５×１０20atoms/cm3 以下とするのがよい。
【００９１】
また、非晶質シリコン膜５３、５４の膜厚は前記に限られない。非晶質シリコン膜５３は下部電極の導電性を確保する観点から厚い方が望ましいが、あまりに厚いと微細加工に対応できない。従って非晶質シリコン膜５３の膜厚は２０ｎｍ以上１００ｎｍ以下とすることができる。非晶質シリコン膜５４は、前記したように粒状結晶の原料層となる。従って、膜厚が厚いと大きな（高さの高い）粒状結晶が成長し微細加工上好ましくない。しかし、あまりに薄いと粒状結晶が成長しなくなることが本発明者らの検討により判明している。従って、非晶質シリコン膜５４の膜厚は２０ｎｍ以上とすることができる。
【００９２】
前記したように、第２層目の非晶質シリコン膜５４の堆積前に、第１層目の非晶質シリコン膜５３を一旦大気雰囲気に曝すため、図２２に示すように、非晶質シリコン膜５３と非晶質シリコン膜５４との間に自然酸化膜５５が形成される。自然酸化膜５５は、その膜厚が２ｎｍ以下である。また、図２２では便宜上自然酸化膜５５を連続した膜として示しているが、必ずしも膜である必要はなく、島状（アイランド状）のシリコン酸化物であってもよい。自然酸化膜５５は、後に説明する第２層目の非晶質シリコン膜５４の結晶化の際に、粒状結晶の原料となるシリコン原子の供給を非晶質シリコン膜５４からだけに制限し、第１層目の非晶質シリコン膜５３からは粒状シリコン結晶の成長に寄与するシリコン原子の供給がされないようにシリコン原子の移動を阻害する阻害物の機能を有する。
【００９３】
なお、ここでは第１層目の非晶質シリコン膜５３の表面を大気解放により大気雰囲気に暴露して自然酸化膜５５が形成される場合を例示しているが、積極的に前記したようなシリコン原子の移動を阻害する阻害物を薄膜、あるいは付着物として形成してもよい。たとえばごく短時間のシリコン酸化膜の堆積、あるいはたとえばの酸化剤たとえばオゾン、酸化窒素等の暴露、あるいは酸化雰囲気でのプラズマ処理、紫外線照射処理等を行ってもよい。
【００９４】
次に、図２３に示すように、溝５２を埋め込む絶縁膜５６を堆積する。絶縁膜５６の堆積によりその表面をほぼ平坦にすることが好ましく、また、絶縁膜５６は、後にエッチバックされ、溝５２内の残存物をエッチングして除去するものであるため、シリコン酸化膜５０に対してエッチングが容易な材料からなるものが好ましい。たとえばＳＯＧ（Spin On Glass ）膜、レジスト等の有機樹脂が例示できる。
【００９５】
次に、図２４に示すように、絶縁膜５６をドライエッチングによりエッチバックする。このエッチバックは、溝５２以外のシリコン酸化膜５０表面の非晶質シリコン膜５３、５４がエッチングされるまで行う。このようにして溝５２内に筒型の非晶質シリコン膜５３、５４の積層膜が残存する。
【００９６】
次に、図２５に示すように、溝５２内の絶縁膜５６をたとえばＨＦ（フッ化水素）系のエッチングにより除去し、非晶質シリコン膜５４の表面を露出させる。
【００９７】
次に、図２６に示すように、非晶質シリコン膜５４を結晶化して粒状シリコン結晶５７を成長させる。粒状シリコン結晶５７の成長は次の２段階に分けられる。まず、シリコン核づけの段階であり、次にシリコンの粒成長を促す熱処理の段階である。この２段階を連続して処理する。
【００９８】
シリコン核づけの条件は、たとえば圧力１×１０-3Ｔｏｒｒのモノシラン（ＳｉＨ4 ）ガス雰囲気中で、処理温度７４０℃、処理時間６０秒の条件で半導体基板１を保持する。これにより非晶質シリコン膜５４の表面にシリコン核が形成される。次に、熱処理の条件は、たとえば処理圧力１×１０-8Ｔｏｒｒ、処理温度７４０℃、処理時間１５０秒である。この条件下でシリコンが粒状に成長する。
【００９９】
ここで、前記したように、粒状シリコン結晶５７は非晶質シリコン膜５４から成長し、非晶質シリコン膜５３からのシリコンの供給はなされない。これは、シリコン移動阻害物である自然酸化膜５５の機能により、非晶質シリコン膜５３からのシリコンの移動が生じないためである。この結果、上記熱処理により非晶質シリコン膜５４からシリコンが供給されて表面に生じたシリコン核が非晶質シリコン膜５４からのシリコンを吸い上げ成長しても、非晶質シリコン膜５４が無くなるまでつまりシリコンが供給され尽くせば粒状シリコン結晶５７の成長はそこで止まる。これが粒状シリコン結晶５７の高さ（凹凸の高さ）を非晶質シリコン膜５４の膜厚により制御できる機構であると考えられる。このため、従来熱処理時間により成長粒の大きさ（高さ）を制御していたところ、時間の要因はほぼ無関係となり、熱処理時間によらず粒状シリコン結晶５７の高さ（大きさ）を調整することが可能となる。いわば自己終了型の反応であり、極めて制御性がよく、プロセスウインドウが広くなり、工程の安定化、ロバスト性の向上に極めて有利となる。
【０１００】
次に、８００℃程度の熱処理を施し、第１層目の非晶質シリコン膜５３を結晶化して多結晶シリコン膜５８とする。このようにして多結晶シリコン膜５８、粒状シリコン結晶５７からなる下部電極５９が形成される。なお、上記に核づけ、各熱処理の条件はあくまでも例示であり、これに限定されない。たとえば温度、処理時間の条件等は他の条件を任意に選択できるし、また、モノシランに代えてジシラン（Ｓｉ2 Ｈ6 ）を用いることもできる。
【０１０１】
図２７は、下部電極５９の一部を模式的に拡大して示した断面図である。粒状シリコン結晶５７はほとんどすべての非晶質シリコン膜５４からのシリコンの供給を受けて成長が完了している状態を示している。このため、粒状シリコン結晶５７同士では膜としてつながっておらず、多結晶シリコン膜５８の表面に付着した様になっている。一方、多結晶シリコン膜５８は、粒界で結晶同士が接触し、十分な電気的導通が図られる。また、非晶質シリコン膜５３からシリコンが供給されないため、その膜厚の減少は無く、非晶質シリコン膜５３として形成された形状がそのまま維持されて結晶化される。また、多結晶シリコン膜５８は非晶質シリコン膜５３から固相成長により結晶化して形成される。このため、多結晶シリコン膜５８の表面は極めて平坦であり、その表面粗さ（たとえば５点平均粗さ）は多結晶シリコン膜５８の膜厚の１０％以下である。
【０１０２】
また、粒状シリコン結晶５７と多結晶シリコン膜５８の面方位は相違している。これは、粒状シリコン結晶５７と多結晶シリコン膜５８とが、何れか一方の結晶性に影響されず結晶化したことを示しており、阻害膜である自然酸化膜５５の存在が原因していると考えられる。
【０１０３】
実際の下部電極形状を電子顕微鏡（ＳＥＭ）で観察した断面形状の写真の模写図を図２８に示す。図２８に示す部分は、ほぼ図２６におけるＡ部である。図２６に示すように第１層目の非晶質シリコン膜５３が結晶化した多結晶シリコン膜５８はほぼ平坦であり、その平坦な多結晶シリコン膜５８の表面に粒状シリコン結晶５７が付着したように形成されている様子が観察できる。また、粒状シリコン結晶５７の高さは均一に形成されており、極めて制御性良く粒成長されたモノであることが理解できよう。なお、粒状シリコン結晶５７の表面に描かれているのは次に説明する容量絶縁膜６０である。
【０１０４】
なお、図２７において自然酸化膜５５を連続した膜のように描いているが前記したと同様に、自然酸化膜５５が現実に膜として形成されていることを要件とするものではなく、図２７においては便宜上膜として描いているのみである。従って、自然酸化膜５５は、実際にはアイランド状に形成されたシリコン酸化物であってもよく、シリコン酸化物が存在しない界面領域があってもかまわない。また、自然酸化膜５５は極めて薄いため、図２８に示すＳＥＭ写真の模写図には当然描けるものではない。
【０１０５】
次に、図２９に示すように、半導体基板１の全面に容量絶縁膜６０を形成する。容量絶縁膜６０は、たとえばＣＶＤ法によるシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜で構成することができる。この場合、シリコン酸化膜による下部電極表面の酸化を防止するため、容量絶縁膜６０の形成前にたとえばアンモニア雰囲気で熱処理し、下部電極の表面を窒化してもよい。
【０１０６】
また、容量絶縁膜６０は、酸化タンタル膜を用いることもできる。酸化タンタル膜はＣＶＤ法により非晶質の酸化タンタル膜を堆積し、これを酸素雰囲気における熱処理で結晶化し、多結晶酸化タンタル膜を形成してもよい。この場合にも下部電極表面の酸化を防止するため、容量絶縁膜６０の形成前にたとえばアンモニア雰囲気で熱処理し、下部電極の表面を窒化してもよい。
【０１０７】
次に、容量絶縁膜６０上に上部電極となる導電体膜６１を堆積し、図３０に示すように、フォトレジスト膜６２をマスクとして導電体膜６１および容量絶縁膜６０をエッチングする。導電体膜６１としては、たとえば多結晶シリコン膜、窒化タングステン膜、タングステン膜、窒化チタン膜が例示できる。
【０１０８】
次に、フォトレジスト膜６２を除去し、図３２に示すように、情報蓄積用容量素子Ｃの上部に膜厚４０nm程度のシリコン酸化膜６３を堆積する。シリコン酸化膜６３は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。その後、フォトレジスト膜をマスクにしたドライエッチングで周辺回路の第１層配線３８の上部の絶縁膜を除去することにより、スルーホール６４を形成する。その後、スルーホール６４の内部にプラグ６５を形成し、続いてシリコン酸化膜６３の上部に第２層配線６６を形成する。プラグ６５は、シリコン酸化膜６３の上部にスパッタリング法で膜厚１００nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５００nm程度のＷ膜を堆積した後、これらの膜をエッチバックしてスルーホール６４の内部に残すことにより形成する。第２層配線６６は、シリコン酸化膜６３の上部にスパッタリング法で膜厚５０nm程度のＴｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
【０１０９】
その後、層間絶縁膜を介して第３層配線を形成し、その上部にシリコン酸化膜とシリコン窒化膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
【０１１０】
なお、第３層配線およびそれに接続するプラグは第２層配線の場合と同様に形成することができ、層間絶縁膜は、たとえば膜厚３００nm程度のシリコン酸化膜、膜厚４００nm程度のＳＯＧ膜および膜厚３００nm程度のシリコン酸化膜で構成できる。シリコン酸化膜は、たとえばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積できる。
【０１１１】
本実施の形態によれば、粒状シリコン結晶５７を制御性良く形成することができる。これにより微細加工に対応した粒状シリコン結晶を有する多結晶シリコン膜を提供できる。
【０１１２】
また、多結晶シリコン膜５８が粒状シリコン結晶５７の成長に関わり無くその膜厚を維持することができるため、下部電極５９の導電性を十分に確保することができる。この導電性は、多結晶シリコン膜５８となる非晶質シリコン膜５３への不純物導入量を調整することによっても良好に維持することができる。
【０１１３】
また、多結晶シリコン膜５８への不純物の多量な導入は、下部電極５９の空乏層の形成を抑制する効果も有する。つまり、下部電極５９を構成する多結晶シリコン膜５８に不純物を大量に導入し、一方、粒状シリコン結晶５７にはその成長阻害性を考慮して不純物を少なくする。しかし、容量絶縁膜６０の形成工程等高温の熱プロセスを経れば、多結晶シリコン膜５８中の不純物が十分に活性化され、あるいは、多結晶シリコン膜５８から粒状シリコン結晶５７への不純物の拡散が発生する。粒成長後に不純物濃度が増加することは結晶性等に何ら影響せず、むしろ空乏層の形成を抑えて容量値の低下を抑制できる。この結果蓄積電荷量を増加してＤＲＡＭのリフレッシュ特性を向上できる。
【０１１４】
なお、本実施の形態では、非晶質シリコン膜５４が全て粒状シリコン結晶５７に成長する場合を説明したが、図３２に示すように、非晶質シリコン膜５４の一部が粒状シリコン結晶６７に成長し、一部が多結晶シリコン膜６８として残存してもよい。
【０１１５】
（実施の形態２）
図３３〜図３５は、実施の形態２のＤＲＡＭの製造工程の一例を工程順に示した断面図である。図３３〜図３５において、（ａ）はＤＲＡＭの情報蓄積用容量素子の部分を拡大した断面図であり、（ｂ）は情報蓄積用容量素子を構成する下部電極の一部を拡大した断面図である。
【０１１６】
本実施の形態のＤＲＡＭは、その回路構成および平面構成において図１および図２に示したものと同様である。また、情報蓄積用容量素子Ｃの構造において相違するところを除き、実施の形態１の断面とも同様である。したがって、以下の説明ではその相違する部分についてのみ説明し、同様な部分の説明は省略する。
【０１１７】
本実施の形態２のＤＲＡＭの製造方法は、実施の形態１における図１９までの工程と同様である。その後、図３３（ａ）に示すように、シリコン酸化膜５０の溝５２の内部を覆うように多結晶シリコン膜６９を形成する。実施の形態１では非晶質シリコン膜５３を堆積し、後にこれを熱処理して結晶化したが、本実施の形態では、アズデポ状態で多結晶シリコン膜となるようにＣＶＤ法により多結晶シリコン膜６９を堆積した。このため図３３（ｂ）に示すように、表面に多結晶シリコン膜のグレインに起因するある程度の凹凸が形成される。
【０１１８】
次に、図３４（ａ）に示すように、多結晶シリコン膜６９上に非晶質シリコン膜７０を堆積する。図３４（ｂ）に示すように、本実施の形態では自然酸化膜が形成されていない。
【０１１９】
次に、実施の形態１の図２３および図２４の工程と同様にして溝５２内にのみ多結晶シリコン膜６９および非晶質シリコン膜７０のみを残存させ、図３５（ａ）に示すように、非晶質シリコン膜７０に実施の形態１と同様なシリコン核づけおよび粒成長促進のための熱処理を行い、粒状シリコン結晶７１を成長させる。
【０１２０】
本実施の形態の場合、阻害膜である酸化膜が形成されていないが、粒状シリコン結晶７１の原料層である非晶質シリコン膜７０は多結晶シリコン膜６９上に形成されているため、粒状シリコン結晶７１の成長において多結晶シリコン膜６９からシリコンが供給されることはない。このため、阻害層を有さなくとも制御性のよい粒状シリコン結晶７１を得ることができる。なお、多結晶シリコン膜６９および非晶質シリコン膜７０の膜厚および不純物濃度は実施の形態１と同様とする。
【０１２１】
上記のように粒状シリコン結晶７１の成長において多結晶シリコン膜６９からシリコンが供給されることがないため、図３５（ｂ）に示すように、粒状シリコン結晶７１が成長し尽くした後においても多結晶シリコン膜６９の膜厚は維持され、必要な導電性は多結晶シリコン膜６９により確保される。
【０１２２】
なお、図３６に示すように、非晶質シリコン膜７０の一部が粒状シリコン結晶７２に成長し、一部が多結晶シリコン膜７３として残存してもよい。
【０１２３】
（実施の形態３）
図３７〜図３９は、実施の形態３のＤＲＡＭの製造工程の一例を工程順に示した断面図である。図３７〜図３９において、（ａ）はＤＲＡＭの情報蓄積用容量素子の部分を拡大した断面図であり、（ｂ）は情報蓄積用容量素子を構成する下部電極の一部を拡大した断面図である。
【０１２４】
本実施の形態の製造方法は、実施の形態２の製造方法において阻害膜である自然酸化膜が形成されていることを除き同様である。したがって、以下の説明ではその相違する部分についてのみ説明し、同様な部分の説明は省略する。
【０１２５】
実施の形態２の図３３の場合と同様に多結晶シリコン膜６９を形成する。その後、図３７に示すように、反応室に大気をリークし、多結晶シリコン膜６９の表面を大気に曝して自然酸化膜７４を形成する。
【０１２６】
次に、図３８に示すように、実施の形態２と同様に非晶質シリコン膜７０を形成する。本実施の形態においては、自然酸化膜７４が形成されているため、非晶質シリコン膜７０の堆積の際に多結晶シリコン膜６９の結晶性を反映したホモエピタキシャル成長が生じる恐れがない。すなわち、非晶質シリコン膜７０の堆積条件によってはホモエピタキシャル成長が生じ、非晶質シリコン膜７０にマイクロクリスタル（微結晶）が含まれる可能性があるが、本実施の形態ではそのような可能性が極めて低い。つまり、自然酸化膜７４が非晶質シリコン膜７０のエピタキシャル成長（結晶化）を阻害する膜として機能する。
【０１２７】
次に、図３９に示すように、実施の形態２と同様に溝５２内にのみ多結晶シリコン膜６９および非晶質シリコン膜７０を残存させ、非晶質シリコン膜７０を粒状シリコン結晶７１を成長させる。
【０１２８】
本実施の形態では結晶化阻害膜である自然酸化膜７４が形成されているため、非晶質シリコン膜７０をほぼ完全に非晶質として堆積でき、確実に粒状シリコン結晶７１を成長させることができる。
【０１２９】
なお、実施の形態１、２と同様に、粒状シリコン結晶７１の成長を途中で止めて、粒状部を有する多結晶シリコン膜としてもよいことは勿論である。
【０１３０】
（実施の形態４）
図４０〜図４３は、実施の形態４のＤＲＡＭの製造工程の一例を工程順に示した断面図であり、ＤＲＡＭの情報蓄積用容量素子の部分を拡大した断面図である。
【０１３１】
本実施の形態のＤＲＡＭは、その回路構成および平面構成において図１および図２に示したものと同様である。また、情報蓄積用容量素子Ｃの構造において相違するところを除き、実施の形態１の断面とも同様である。したがって、以下の説明ではその相違する部分についてのみ説明し、同様な部分の説明は省略する。
【０１３２】
本実施の形態のＤＲＡＭの製造方法は、実施の形態１における図１９までの工程と同様である。その後、図４０に示すように、シリコン酸化膜５０の溝５２の内部を覆うように非晶質シリコン膜７５を形成する。実施の形態１ではさらに非晶質シリコン膜を堆積したが、本実施の形態では、図４１に示すように、この段階で非晶質シリコン膜７５を粒成長させ粒状シリコン結晶７６を形成する。このように１層の非晶質シリコン膜７５で粒状シリコン結晶７６に成長させるため、下地の結晶性や阻害膜の介在を考慮すること無く粒状シリコン結晶７６を制御性よく形成できる。
【０１３３】
次に、図４２に示すように、多結晶シリコン膜７７を全面に堆積する。なお、多結晶シリコン膜７７は、非晶質シリコン膜を堆積後にこれを固相成長させて形成してもよい。
【０１３４】
次に、図４３に示すように溝５２を埋める絶縁膜５６を実施の形態１と同様に形成し、図４４に示すように、実施の形態１と同様に絶縁膜５６をエッチバックしてシリコン酸化膜５０上面の多結晶シリコン膜７７および粒状シリコン結晶７６を除去し、溝５２に残存した絶縁膜５６を除去する。
【０１３５】
このようにして多結晶シリコン膜７７および粒状シリコン結晶７６からなる下部電極が形成される。後の工程は実施の形態１と同様である。
【０１３６】
本実施の形態によれば、下地の結晶性や阻害膜の介在を考慮すること無く粒状シリコン結晶７６を制御性よく形成でき、また、多結晶シリコン膜７７によって下部電極の導電性を確保できる。非晶質シリコン膜７５は実施の形態１の非晶質シリコン膜５４に相当するものであり、多結晶シリコン膜７７は、実施の形態１における非晶質シリコン膜５３に相当するものである。それらの膜厚あるいは不純物濃度は、実施の形態１の各相当する膜の値を適用できる。
【０１３７】
なお、本実施の形態において、非晶質シリコン膜７５の堆積前に、図４５に示すように、接着膜７８を形成することができる。接着膜７８は、非晶質シリコン膜７５の結晶化による粒状シリコン結晶７６のシリコン酸化膜５０への接着性を向上することができる。接着膜７８には、たとえば多結晶シリコン膜が適用でき、その膜厚は２０ｎｍ以下の薄膜でよい。
【０１３８】
非晶質シリコン膜７５の結晶化による粒状シリコン結晶７６の成長の後には、図４６に示すように、粒状シリコン結晶７６は接着膜７８を介してシリコン酸化膜５０に接着しており剥離しにくくなる。なお、接着膜７８と非晶質シリコン膜７５との界面には自然酸化膜等の阻害膜が形成されていてもよい。
【０１３９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１４０】
たとえば、前記実施の形態において情報蓄積用容量素子の下部電極として筒形状のもの例示したが、たとえばの構造のものたとえばスタック型、フィン型等の構造にも適用できる。
【０１４１】
また、実施の形態２において、下部電極の第１層目として多結晶シリコン膜の例を示したが、これに限られず、タングステンシリサイド膜、チタンシリサイド膜またはコバルトシリサイド膜等の金属シリサイド膜でも良く、タングステン膜、チタン膜、コバルト膜、窒化チタン膜または窒化タングステン膜等の金属膜または金属化合物膜であってもよい。また、多結晶シリコン膜と金属シリサイド膜、金属膜あるいは金属化合物膜との積層膜であってもよい。
【０１４２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１４３】
（１）キャパシタ下部電極に適用する多結晶シリコン膜の膜厚を、粒状シリコンの部分（凹凸部分）を含めて制御できる。
【０１４４】
（２）多結晶シリコン膜表面の粒状シリコン（凹凸）の高さを容易に制御できる。
【０１４５】
（３）キャパシタ下部電極に適用する多結晶シリコン膜の高抵抗化を防止し、下部電極の導電性を確保できる。
【０１４６】
（４）キャパシタ下部電極を構成する多結晶シリコン膜と容量絶縁膜との界面での多結晶シリコン膜の空乏層の発生（空乏化）を防止し、空乏化による蓄積容量の低下を抑制できる。
【図面の簡単な説明】
【図１】実施の形態１のＤＲＡＭを形成した半導体チップの全体平面図である。
【図２】実施の形態１のＤＲＡＭの等価回路図である。
【図３】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図４】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図５】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図６】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図７】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図８】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図９】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１０】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１１】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１２】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１３】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１４】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１５】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１６】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１７】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１８】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図１９】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２０】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２１】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２２】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２３】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２４】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２５】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２６】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図２７】下部電極の一部を模式的に拡大して示した断面図である。
【図２８】下部電極断面形状を観察したＳＥＭ写真の模写図である。
【図２９】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３０】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３１】実施の形態１のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３２】実施の形態１のＤＲＡＭの製造工程の他の例を拡大して示した断面図である。
【図３３】実施の形態２のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３４】実施の形態２のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３５】実施の形態２のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３６】実施の形態２のＤＲＡＭの製造工程の他の例を示した断面図である。
【図３７】実施の形態３のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３８】実施の形態３のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図３９】実施の形態３のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図４０】実施の形態４のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図４１】実施の形態４のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図４２】実施の形態４のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図４３】実施の形態４のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図４４】実施の形態４のＤＲＡＭの製造工程の一例を工程順に示した断面図である。
【図４５】実施の形態４のＤＲＡＭの製造工程の他の例を工程順に示した断面図である。
【図４６】実施の形態４のＤＲＡＭの製造工程の他の例を工程順に示した断面図である。
【符号の説明】
１  半導体基板
１Ａ  半導体チップ
５  素子分離溝（溝）
６  シリコン酸化膜
７  シリコン酸化膜
１０  ｎ型半導体領域
１１  ｐ型ウエル
１２  ｎ型ウエル
１３  ゲート酸化膜
１４  ゲート電極
１４Ａ  ゲート電極
１４Ｂ  ゲート電極
１４Ｃ  ゲート電極
１５  シリコン窒化膜
１６  フォトレジスト膜
１７  ｐ- 型半導体領域
１８  ｎ- 型半導体領域
１９  ｎ型半導体領域
２０  シリコン窒化膜
２０ａ  サイドウォールスペーサ
２１  フォトレジスト膜
２２  ｐ+ 型半導体領域
２３  ｎ+ 型半導体領域
２４  ＳＯＧ膜
２５  シリコン酸化膜
２６  シリコン酸化膜
２７  フォトレジスト膜
２８  コンタクトホール
２９  コンタクトホール
３０  プラグ
３１  シリコン酸化膜
３２  フォトレジスト膜
３３  フォトレジスト膜
３４  コンタクトホール
３６  コンタクトホール
３８  第１層配線
４０  シリコン窒化膜
４１  フォトレジスト膜
４２  ＴｉＳｉ2 層
４３  サイドウォールスペーサ
４４  ＳＯＧ膜
４５  シリコン酸化膜
４６  シリコン酸化膜
４７  フォトレジスト膜
４８  スルーホール
４９  プラグ
５０  シリコン酸化膜
５１  フォトレジスト膜
５２  溝
５３  非晶質シリコン膜
５４  非晶質シリコン膜
５５  自然酸化膜
５６  絶縁膜
５７  粒状シリコン結晶
５８  多結晶シリコン膜
５９  下部電極
６０  容量絶縁膜
６１  導電体膜
６２  フォトレジスト膜
６３  シリコン酸化膜
６４  スルーホール
６５  プラグ
６６  第２層配線
６７  粒状シリコン結晶
６８  多結晶シリコン膜
６９  多結晶シリコン膜
７０  非晶質シリコン膜
７１  粒状シリコン結晶
７２  粒状シリコン結晶
７３  多結晶シリコン膜
７４  自然酸化膜
７５  非晶質シリコン膜
７６  粒状シリコン結晶
７７  多結晶シリコン膜
７８  接着膜
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
ＭＡＲＹ  メモリアレイ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＳＡ  センスアンプ
ＷＤ  ワードドライバ
ＷＬ  ワード線
【図１】
0004024940.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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