(57)【特許請求の範囲】
【請求項１】
メモリ・アレイ用のセンス増幅器回路であって、
読取り／書込みデータ線に結合され、制御端子に制御信号が印加されたときに前記読取り／書込みデータ線に電荷を供給するための電流源と、
制御ゲートおよび電流経路を有する第１のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１のビット線に結合され、前記電流経路が第２のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第１のトランジスタと、
制御ゲートおよび電流経路を有する前記第２のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の読取りイネーブル信号に結合され、前記電流経路が前記第１のトランジスタの前記電流経路とアース電位の間に結合される前記第２のトランジスタと、
制御ゲートおよび電流経路を有する第３のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２のビット線に結合され、前記電流経路が第４のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第３のトランジスタと、
制御ゲートおよび電流経路を有する前記第４のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の読取りイネーブル信号に結合され、前記電流経路が前記第３のトランジスタの前記電流経路とアース電位の間に結合される前記第４のトランジスタと、
制御ゲートおよび電流経路を有する第５のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの読取り／書込みデータ線と前記第１のビット線の間に結合される前記第５のトランジスタと、
制御ゲートおよび電流経路を有する第６のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの前記読取り／書込みデータ線と前記第２のビット線の間に結合される前記第６のトランジスタとを備え、
読取り動作において、前記電流源の制御端子に前記制御信号を印加して前記読取り／書込みデータ線に電荷を供給し、前記第２のトランジスタの制御ゲートへの前記第１の読取りイネーブル信号により前記第２のトランジスタをイネーブルにし又は前記第４のトランジスタの制御ゲートへの前記第２の読取りイネーブル信号により前記第４のトランジスタをイネーブルにすることにより、前記第１のビット線及び前記第２のビット線を前記読取り／書込みデータ線に多重化し、
書込み動作において、前記電流源の制御端子への前記制御信号を停止して前記読取り／書込みデータ線への電荷の供給を停止し、前記第５のトランジスタの制御ゲートへの前記第１の書込みイネーブル信号により前記第５のトランジスタをイネーブルにし又は前記第６のトランジスタの制御ゲートへの前記第２の書込みイネーブル信号により前記第６のトランジスタをイネーブルにすることにより、前記第１のビット線及び前記第２のビット線を前記読取り／書込みデータ線に多重化することを特徴とする、センス増幅器回路。
【請求項２】
制御ゲートおよび電流経路を有する第７のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの前記第１のビット線と基準供給端子の間に結合される前記第７のトランジスタと、
制御ゲートおよび電流経路を有する第８のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの前記第２のビット線と基準供給端子の間に結合される前記第８のトランジスタとをさらに備え、
読取り動作時に、信号が前記メモリ・アレイの前記第１のビット線上で発生しているとき、前記第１の事前充電信号が活性化されず、前記第２の事前充電信号が活性化されて、前記第２のビット線を事前充電状態のままに保つように制御される、請求項１に記載のセンス増幅器回路。
【請求項３】
第１、第２、第３、および第４トランジスタがそれぞれＮ型トランジスタであり、第７、第８のトランジスタがそれぞれＰ型トランジスタである、請求項２に記載のセンス増幅器回路。
【請求項４】
前記電流源が、制御ゲートおよび電流経路を有するＰ型トランジスタからなり、前記制御ゲートに前記制御信号が印加され、前記電流経路が電圧供給端子と前記読取り／書込みデータ線の間に結合され、
前記制御ゲートが、読取り動作中に前記電圧供給端子から前記読取り／書込みデータ線中に電荷が流れるようにする、第１の論理状態の前記制御信号を受け取り、
前記制御ゲートが、書込み動作中に前記電流源をオフにする、第２の論理状態の前記制御信号を受け取る、請求項１に記載のセンス増幅器回路。
【請求項５】
前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記読取り／書込みデータ線及び前記電流源が、複数のメモリ・アレイの間で共用される、請求項１に記載のセンス増幅器回路。
【請求項６】
メモリ・アレイ用のセンス増幅器回路であって、
読取り／書込みデータ線に結合され、制御端子に制御信号が印加されたときに前記読取り／書込みデータ線に電荷を供給するための電流源と、
制御ゲートおよび電流経路を有する第１のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の読取りイネーブル信号に結合され、前記電流経路が第２のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第１のトランジスタと、
制御ゲートおよび電流経路を有する前記第２のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１のビット線に結合され、前記電流経路が前記第１のトランジスタの前記電流経路とアース電位の間に結合される前記第２のトランジスタと、
制御ゲートおよび電流経路を有する第３のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の読取りイネーブル信号に結合され、前記電流経路が第４のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第３のトランジスタと、
制御ゲートおよび電流経路を有する前記第４のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２のビット線に結合され、前記電流経路が前記第３のトランジスタの前記電流経路とアース電位の間に結合される前記第４のトランジスタと、
制御ゲートおよび電流経路を有する第５のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの読取り／書込みデータ線と前記第１のビット線の間に結合される前記第５のトランジスタと、
制御ゲートおよび電流経路を有する第６のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの前記読取り／書込みデータ線と前記第２のビット線の間に結合される前記第６のトランジスタとを備え、
読取り動作において、前記電流源の制御端子に前記制御信号を印加して前記読取り／書込みデータ線に電荷を供給し、前記第１のトランジスタの制御ゲートへの前記第１の読取りイネーブル信号により前記第１のトランジスタをイネーブルにし又は前記第３のトランジスタの制御ゲートへの前記第２の読取りイネーブル信号により前記第３のトランジスタをイネーブルにすることにより、前記第１のビット線及び前記第２のビット線を前記読取り／書込みデータ線に多重化し、
書込み動作において、前記電流源の制御端子への前記制御信号を停止して前記読取り／書込みデータ線への電荷の供給を停止し、前記第５のトランジスタの制御ゲートへの前記第１の書込みイネーブル信号により前記第５のトランジスタをイネーブルにし又は前記第６のトランジスタの制御ゲートへの前記第２の書込みイネーブル信号により前記第６のトランジスタをイネーブルにすることにより、前記第１のビット線及び前記第２のビット線を前記読取り／書込みデータ線に多重化することを特徴とする、センス増幅器回路。
【請求項７】
制御ゲートおよび電流経路を有する第７のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの前記第１のビット線と基準供給端子の間に結合される前記第７のトランジスタと、
制御ゲートおよび電流経路を有する第８のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの前記第２のビット線と基準供給端子の間に結合される前記第８のトランジスタとをさらに備え、
読取り動作時に、信号が前記メモリ・アレイの前記第１のビット線上で発生しているとき、前記第１の事前充電信号が活性化されず、前記第２の事前充電信号が活性化されて、前記第２のビット線を事前充電状態のままに保つように制御される、請求項６に記載のセンス増幅器回路。
【請求項８】
第１、第２、第３、および第４トランジスタがそれぞれＮ型トランジスタであり、第７、第８のトランジスタがそれぞれＰ型トランジスタである、請求項７に記載のセンス増幅器回路。
【請求項９】
前記電流源が、制御ゲートおよび電流経路を有するＰ型トランジスタからなり、前記制御ゲートに前記制御信号が印加され、前記電流経路が電圧供給端子と前記読取り／書込みデータ線の間に結合され、
前記制御ゲートが、読取り動作中に前記電圧供給端子から前記読取り／書込みデータ線中に電荷が流れるようにする、第１の論理状態の前記制御信号を受け取り、
前記制御ゲートが、書込み動作中に前記電流源をオフにする、第２の論理状態の前記制御信号を受け取る、請求項６に記載のセンス増幅器回路。
【請求項１０】
前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記読取り／書込みデータ線及び前記電流源が、複数のメモリ・アレイの間で共用される、請求項６に記載のセンス増幅器回路。
【請求項１１】
メモリ・アレイ用のセンス増幅器回路であって、
読取り／書込みデータ線に結合され、制御端子に制御信号が印加されたときに前記読取り／書込みデータ線に電荷を供給するための電流源と、
前記メモリ・アレイの第１のビット線と第２のビット線に接続された事前充電回路と、
前記メモリ・アレイの前記第１のビット線と前記第２のビット線に接続されたＣＭＯＳ感知増幅器トランジスタの交差結合対と、
制御ゲートおよび電流経路を有する第１のトランジスタであって、前記制御ゲートが前記メモリ・アレイの前記第１のビット線に結合され、前記電流経路が第２のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第１のトランジスタと、
制御ゲートおよび電流経路を有する前記第２のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の読取りイネーブル信号に結合され、前記電流経路が前記第１のトランジスタの前記電流経路とアース電位の間に結合される前記第２のトランジスタと、
制御ゲートおよび電流経路を有する第３のトランジスタであって、前記制御ゲートが前記メモリ・アレイの前記第２のビット線に結合され、前記電流経路が第４のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第３のトランジスタと、
制御ゲートおよび電流経路を有する前記第４のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の読取りイネーブル信号に結合され、前記電流経路が前記第３のトランジスタの前記電流経路とアース電位の間に結合される前記第４のトランジスタと、
制御ゲートおよび電流経路を有する第５のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの読取り／書込みデータ線と前記第１のビット線の間に結合される前記第５のトランジスタと、
制御ゲートおよび電流経路を有する第６のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの前記読取り／書込みデータ線と前記第２のビット線の間に結合される前記第６のトランジスタとを備え、
読取り動作において、前記電流源の制御端子に前記制御信号を印加して前記読取り／書込みデータ線に電荷を供給し、前記第２のトランジスタの制御ゲートへの前記第１の読取りイネーブル信号により前記第２のトランジスタをイネーブルにし又は前記第４のトランジスタの制御ゲートへの前記第２の読取りイネーブル信号により前記第４のトランジスタをイネーブルにすることにより、前記第１のビット線及び前記第２のビット線を前記読取り／書込みデータ線に多重化し、
書込み動作において、前記電流源の制御端子への前記制御信号を停止して前記読取り／書込みデータ線への電荷の供給を停止し、前記第５のトランジスタの制御ゲートへの前記第１の書込みイネーブル信号により前記第５のトランジスタをイネーブルにし又は前記第６のトランジスタの制御ゲートへの前記第２の書込みイネーブル信号により前記第６のトランジスタをイネーブルにすることにより、前記第１のビット線及び前記第２のビット線を前記読取り／書込みデータ線に多重化することを特徴とする、センス増幅器回路。
【請求項１２】
第１、第２、第３、および第４トランジスタがそれぞれＮ型トランジスタである、請求項１１に記載のセンス増幅器回路。
【請求項１３】
前記電流源が、制御ゲートおよび電流経路を有するＰ型トランジスタからなり、前記制御ゲートに前記制御信号が印加され、前記電流経路が電圧供給端子と前記読取り／書込みデータ線の間に結合され、
前記制御ゲートが、読取り動作中に前記電圧供給端子から前記読取り／書込みデータ線中に電荷が流れるようにする、第１の論理状態の前記制御信号を受け取り、
前記制御ゲートが、書込み動作中に前記電流源をオフにする、第２の論理状態の前記制御信号を受け取る、請求項１１に記載のセンス増幅器回路。
【請求項１４】
前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記読取り／書込みデータ線及び前記電流源が、複数のメモリ・アレイの間で共用される、請求項１１に記載のセンス増幅器回路。
【請求項１５】
メモリ・アレイ用のセンス増幅器回路であって、
読取り／書込みデータ線に結合され、制御端子に制御信号が印加されたときに前記読取り／書込みデータ線に電荷を供給するための電流源と、
前記メモリ・アレイの第１のビット線と第２のビット線に接続された事前充電回路と、
前記メモリ・アレイの前記第１のビット線と前記第２のビット線に接続されたＣＭＯＳ感知増幅器トランジスタの交差結合対と、
制御ゲートおよび電流経路を有する第１のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の読取りイネーブル信号に結合され、前記電流経路が第２のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第１のトランジスタと、
制御ゲートおよび電流経路を有する前記第２のトランジスタであって、前記制御ゲートが前記メモリ・アレイの前記第１のビット線に結合され、前記電流経路が前記第１のトランジスタの前記電流経路とアース電位の間に結合される前記第２のトランジスタと、
制御ゲートおよび電流経路を有する第３のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の読取りイネーブル信号に結合され、前記電流経路が第４のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第３のトランジスタと、
制御ゲートおよび電流経路を有する前記第４のトランジスタであって、前記制御ゲートが前記メモリ・アレイの前記第２のビット線に結合され、前記電流経路が前記第３のトランジスタの前記電流経路とアース電位の間に結合される前記第４のトランジスタと、
制御ゲートおよび電流経路を有する第５のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの読取り／書込みデータ線と前記第１のビット線の間に結合される前記第５のトランジスタと、
制御ゲートおよび電流経路を有する第６のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの前記読取り／書込みデータ線と前記第２のビット線の間に結合される前記第６のトランジスタとを備え、
読取り動作において、前記電流源の制御端子に前記制御信号を印加して前記読取り／書込みデータ線に電荷を供給し、前記第１のトランジスタの制御ゲートへの前記第１の読取りイネーブル信号により前記第１のトランジスタをイネーブルにし又は前記第３のトランジスタの制御ゲートへの前記第２の読取りイネーブル信号により前記第３のトランジスタをイネーブルにすることにより、前記第１のビット線及び前記第２のビット線を前記読取り／書込みデータ線に多重化し、
書込み動作において、前記電流源の制御端子への前記制御信号を停止して前記読取り／書込みデータ線への電荷の供給を停止し、前記第５のトランジスタの制御ゲートへの前記第１の書込みイネーブル信号により前記第５のトランジスタをイネーブルにし又は前記第６のトランジスタの制御ゲートへの前記第２の書込みイネーブル信号により前記第６のトランジスタをイネーブルにすることにより、前記第１のビット線及び前記第２のビット線を前記読取り／書込みデータ線に多重化することを特徴とする、センス増幅器回路。
【請求項１６】
第１、第２、第３、および第４トランジスタがそれぞれＮ型トランジスタである、請求項１５に記載のセンス増幅器回路。
【請求項１７】
前記電流源が、制御ゲートおよび電流経路を有するＰ型トランジスタからなり、前記制御ゲートに前記制御信号が印加され、前記電流経路が電圧供給端子と前記読取り／書込みデータ線の間に結合され、
前記制御ゲートが、読取り動作中に前記電圧供給端子から前記読取り／書込みデータ線中に電荷が流れるようにする、第１の論理状態の前記制御信号を受け取り、
前記制御ゲートが、書込み動作中に前記電流源をオフにする、第２の論理状態の前記制御信号を受け取る、請求項１５に記載のセンス増幅器回路。
【請求項１８】
前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記読取り／書込みデータ線及び前記電流源が、複数のメモリ・アレイの間で共用される、請求項１５に記載のセンス増幅器回路。
【請求項１９】
メモリ・アレイ用のセンス増幅器回路であって、
読取り／書込みデータ線に結合され、制御端子に制御信号が印加されたときに前記読取り／書込みデータ線に電荷を供給するための電流源と、
前記メモリ・アレイの第１のビット線と第１の感知線との間に接続された第１の分離トランジスタと、
前記メモリ・アレイの第２のビット線と第２の感知線との間に接続された第２の分離トランジスタと、
前記メモリ・アレイの前記第１の感知線と前記第２の感知線に接続された事前充電回路と、
前記メモリ・アレイの前記第１の感知線と前記第２の感知線に接続されたＣＭＯＳ感知増幅器トランジスタの交差結合対と、
制御ゲートおよび電流経路を有する第１のトランジスタであって、前記制御ゲートが前記メモリ・アレイの前記第１の感知線に結合され、前記電流経路が第２のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第１のトランジスタと、
制御ゲートおよび電流経路を有する前記第２のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の読取りイネーブル信号に結合され、前記電流経路が前記第１のトランジスタの前記電流経路とアース電位の間に結合される前記第２のトランジスタと、
制御ゲートおよび電流経路を有する第３のトランジスタであって、前記制御ゲートが前記メモリ・アレイの前記第２の感知線に結合され、前記電流経路が第４のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第３のトランジスタと、
制御ゲートおよび電流経路を有する前記第４のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の読取りイネーブル信号に結合され、前記電流経路が前記第３のトランジスタの前記電流経路とアース電位の間に結合される前記第４のトランジスタと、
制御ゲートおよび電流経路を有する第５のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの読取り／書込みデータ線と前記第１の感知線の間に結合される前記第５のトランジスタと、
制御ゲートおよび電流経路を有する第６のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの前記読取り／書込みデータ線と前記第２の感知線の間に結合される前記第６のトランジスタとを備え、
読取り動作において、前記電流源の制御端子に前記制御信号を印加して前記読取り／書込みデータ線に電荷を供給し、前記第２のトランジスタの制御ゲートへの前記第１の読取りイネーブル信号により前記第２のトランジスタをイネーブルにし又は前記第４のトランジスタの制御ゲートへの前記第２の読取りイネーブル信号により前記第４のトランジスタをイネーブルにすることにより、前記第１の感知線及び前記第２の感知線を前記読取り／書込みデータ線に多重化し、
書込み動作において、前記電流源の制御端子への前記制御信号を停止して前記読取り／書込みデータ線への電荷の供給を停止し、前記第５のトランジスタの制御ゲートへの前記第１の書込みイネーブル信号により前記第５のトランジスタをイネーブルにし又は前記第６のトランジスタの制御ゲートへの前記第２の書込みイネーブル信号により前記第６のトランジスタをイネーブルにすることにより、前記第１の感知線及び前記第２の感知線を前記読取り／書込みデータ線に多重化することを特徴とする、センス増幅器回路。
【請求項２０】
制御ゲートおよび電流経路を有する第７のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの前記第１のビット線と基準供給端子の間に結合される前記第７のトランジスタと、
制御ゲートおよび電流経路を有する第８のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの前記第２のビット線と基準供給端子の間に結合される前記第８のトランジスタとをさらに備え、
読取り動作時に、信号が前記メモリ・アレイの前記第１のビット線上で発生しているとき、前記第１の事前充電信号が活性化されず、前記第２の事前充電信号が活性化されて、前記第２のビット線を事前充電状態のままに保つように制御される、請求項１９に記載のセンス増幅器回路。
【請求項２１】
第１、第２、第３、および第４トランジスタがそれぞれＮ型トランジスタであり、第７、第８のトランジスタがそれぞれＮ型トランジスタである、請求項２０に記載のセンス増幅器回路。
【請求項２２】
前記電流源が、制御ゲートおよび電流経路を有するＰ型トランジスタからなり、前記制御ゲートに前記制御信号が印加され、前記電流経路が電圧供給端子と前記読取り／書込みデータ線の間に結合され、
前記制御ゲートが、読取り動作中に前記電圧供給端子から前記読取り／書込みデータ線中に電荷が流れるようにする、第１の論理状態の前記制御信号を受け取り、
前記制御ゲートが、書込み動作中に前記電流源をオフにする、第２の論理状態の前記制御信号を受け取る、請求項１９に記載のセンス増幅器回路。
【請求項２３】
前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記読取り／書込みデータ線及び前記電流源が、複数のメモリ・アレイの間で共用される、請求項１９に記載のセンス増幅器回路。
【請求項２４】
読取り動作時に、信号が前記メモリ・アレイの前記第１のビット線上で発生しているとき、前記第１の事前充電信号が活性化されず、前記第２の事前充電信号が活性化されて、前記第２のビット線を事前充電状態のままに保ち、前記第１及び第２の分離トランジスタが附勢されて前記第１のビット線上で発生した信号を前記第１の感知線に転送する、請求項２０に記載のセンス増幅器回路。
【請求項２５】
メモリ・アレイ用のセンス増幅器回路であって、
読取り／書込みデータ線に結合され、制御端子に制御信号が印加されたときに前記読取り／書込みデータ線に電荷を供給するための電流源と、
前記メモリ・アレイの第１のビット線と第１の感知線との間に接続された第１の分離トランジスタと、
前記メモリ・アレイの第２のビット線と第２の感知線との間に接続された第２の分離トランジスタと、
前記メモリ・アレイの前記第１の感知線と前記第２の感知線に接続された事前充電回路と、
前記メモリ・アレイの前記第１の感知線と前記第２の感知線に接続されたＣＭＯＳ感知増幅器トランジスタの交差結合対と、
制御ゲートおよび電流経路を有する第１のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の読取りイネーブル信号に結合され、前記電流経路が第２のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第１のトランジスタと、
制御ゲートおよび電流経路を有する前記第２のトランジスタであって、前記制御ゲートが前記メモリ・アレイの前記第１の感知線に結合され、前記電流経路が前記第１のトランジスタの前記電流経路とアース電位の間に結合される前記第２のトランジスタと、
制御ゲートおよび電流経路を有する第３のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の読取りイネーブル信号に結合され、前記電流経路が第４のトランジスタの電流経路と前記読取り／書込みデータ線の間に結合される前記第３のトランジスタと、
制御ゲートおよび電流経路を有する前記第４のトランジスタであって、前記制御ゲートが前記メモリ・アレイの前記第２の感知線に結合され、前記電流経路が前記第３のトランジスタの前記電流経路とアース電位の間に結合される前記第４のトランジスタと、
制御ゲートおよび電流経路を有する第５のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの読取り／書込みデータ線と前記第１の感知線の間に結合される前記第５のトランジスタと、
制御ゲートおよび電流経路を有する第６のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの前記読取り／書込みデータ線と前記第２の感知線の間に結合される前記第６のトランジスタとを備え、
読取り動作において、前記電流源の制御端子に前記制御信号を印加して前記読取り／書込みデータ線に電荷を供給し、前記第１のトランジスタの制御ゲートへの前記第１の読取りイネーブル信号により前記第１のトランジスタをイネーブルにし又は前記第３のトランジスタの制御ゲートへの前記第２の読取りイネーブル信号により前記第３のトランジスタをイネーブルにすることにより、前記第１の感知線及び前記第２の感知線を前記読取り／書込みデータ線に多重化し、
書込み動作において、前記電流源の制御端子への前記制御信号を停止して前記読取り／書込みデータ線への電荷の供給を停止し、前記第５のトランジスタの制御ゲートへの前記第１の書込みイネーブル信号により前記第５のトランジスタをイネーブルにし又は前記第６のトランジスタの制御ゲートへの前記第２の書込みイネーブル信号により前記第６のトランジスタをイネーブルにすることにより、前記第１の感知線及び前記第２の感知線を前記読取り／書込みデータ線に多重化することを特徴とする、センス増幅器回路。
【請求項２６】
制御ゲートおよび電流経路を有する第７のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの前記第１のビット線と基準供給端子の間に結合される前記第７のトランジスタと、
制御ゲートおよび電流経路を有する第８のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの前記第２のビット線と基準供給端子の間に結合される前記第８のトランジスタとをさらに備え、
読取り動作時に、信号が前記メモリ・アレイの前記第１のビット線上で発生しているとき、前記第１の事前充電信号が活性化されず、前記第２の事前充電信号が活性化されて、前記第２のビット線を事前充電状態のままに保つように制御される、請求項２５に記載のセンス増幅器回路。
【請求項２７】
第１、第２、第３、および第４トランジスタがそれぞれＮ型トランジスタであり、第７、第８のトランジスタがそれぞれＮ型トランジスタである、請求項２６に記載のセンス増幅器回路。
【請求項２８】
前記電流源が、制御ゲートおよび電流経路を有するＰ型トランジスタからなり、前記制御ゲートに前記制御信号が印加され、前記電流経路が電圧供給端子と前記読取り／書込みデータ線の間に結合され、
前記制御ゲートが、読取り動作中に前記電圧供給端子から前記読取り／書込みデータ線中に電荷が流れるようにする、第１の論理状態の前記制御信号を受け取り、
前記制御ゲートが、書込み動作中に前記電流源をオフにする、第２の論理状態の前記制御信号を受け取る、請求項２５に記載のセンス増幅器回路。
【請求項２９】
前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記読取り／書込みデータ線及び前記電流源が、複数のメモリ・アレイの間で共用される、請求項２５に記載のセンス増幅器回路。
【請求項３０】
読取り動作時に、信号が前記メモリ・アレイの前記第１のビット線上で発生しているとき、前記第１の事前充電信号が活性化されず、前記第２の事前充電信号が活性化されて、前記第２のビット線を事前充電状態のままに保ち、前記第１及び第２の分離トランジスタが附勢されて前記第１のビット線上で発生した信号を前記第１の感知線に転送する、請求項２６に記載のセンス増幅器回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、より詳細には、直接感知スキームを使用する半導体メモリに関する。
【０００２】
【従来の技術】
サブミクロンＣＭＯＳ技術の進展により、マイクロプロセッサの速度が大幅に向上している。ほぼ３年ごとに４倍になり、現在マイクロプロセッサの速度は１ＧＨｚさえも上回っている。こうしたマイクロプロセッサ技術の進歩につれ、より高度なソフトウェアおよびマルチメディアの応用例が現れており、それらの応用例用に、より大容量なメモリが必要となっている。したがって、より高密度でより高性能なメモリがますます求められている。
【０００３】
過去には、メモリ・アレイ内の従来の交差結合ＣＭＯＳ対センス増幅器に直接感知回路を追加して、感知速度を向上させていた。これは、２つの方法で実施される。第１に、交差結合対によってビット線間ではっきりした分離を行う前に、ビット線上で発生する信号をビット線に転送することが可能である。第２に、ビット線がトランジスタのゲート中で終端され、ドレインがデータ線に接続されるので、ビット線およびデータ線は読取り動作中に減結合される。
【０００４】
図１は、従来技術で示した直接感知増幅器アーキテクチャの概略回路図である。従来の交差結合ＣＭＯＳ対感知増幅器は、Ｎ７、Ｎ８、Ｐ１、Ｐ２から構成される。デバイスＮ９、Ｎ１０、Ｎ１１は、ビット線事前充電回路を形成する。
【０００５】
４個のトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４は、直接感知読取り回路を形成する。信号ＲＥがハイになると、ビット線（ＢＬｔ、ＢＬｃ）上のデータは、差データ線ＭＤＱｔ、ＭＤＱｃに転送される。デバイスＮ５、Ｎ６は、差データ線ＭＤＱｔ、ＭＤＱｃからのデータをビット線ＢＬｔ、ＢＬｃへ転送するための書込みモード・スイッチを形成する。
【０００６】
図２を参照すると、直接センス増幅器の動作は、Ｖｄｄ／２事前充電スキームを使用して次のように進行する。記憶セルは、物理的に「０」のデータを記憶していると仮定する。ＷＬが活動化するとき、記憶セル内の物理的に「０」の電荷が、ビット線上の電荷と等しくなり、ＢＬｃはＢＬｔと比べて小さなマイナスの電位差を発生する。ＲＥ信号がアサートされるとき、小さい差信号（ビット線信号と極性が逆）がデータ線ＭＤＱｔ、ＭＤＱｃ上で発生し始める。データ線は、最初は高電位に事前充電されている。ＰＣＳおよびＮＣＳのノードがアサートされると、交差結合対は、ビット線を分離し始め、最終的にはＰＣＳおよびＮＣＳの供給電圧によって設定される電位を完全に分離する。ビット線が分離すると、ＢＬｔがＰＣＳの最大値に達し、データ線ＭＤＱｔをアース電位にプルするので、トランジスタＮ２がオンになり始める。逆に、ＢＬｃがＮＣＳの最大値に達し、ＭＤＱｃはＭＤＱｔに比べて依然として高電位であるときは、トランジスタＮ１がオフになる。データ線の反対側の端部に位置する、第２の感知回路（図示せず）が、データ線から信号を抽出する。書込みモードの場合、ＷＥ信号がハイになり、このためデータ線ＭＤＱｔ、ＭＤＱｃがビット線ＢＬｔ、ＢＬｃに結合される。これは、ＭＤＱｔ、ＭＤＱｃによるビット線電圧を対応するデータ・パターンになるようにすることによって、ビット線ＢＬｔ、ＢＬｃ上のデータ・パターンを上書きするように機能する。
【０００７】
この直接感知スキームの利点は、信号がビット線上で発生するときに、信号がデータ線に転送されるようにすることによって実現することができる。直接感知増幅では、従来の交差結合センス増幅器の動作に比べて信号転送が速まる。後者では、ビット線上の分離が、経路・ゲートを介して高容量のデータ線と結合することにより、ビット線上の信号が破壊されないようにするのに十分である必要があるからである。さらに、この理由で、直接感知増幅器動作の場合のＲＥ信号のタイミングは、従来手法のＣＳＬ（列選択線）と比較して、それほど重要でなくなる。このため、アクセス時間が高速になる。
【０００８】
しかし既存の直接感知スキームには、３つの欠点がある。（１）直接感知デバイスの追加により、シリコン面積が増える。（２）サイクル時間は、ビット線上での信号発生、ＣＭＯＳ交差結合感知動作、およびビット線上の増幅信号をセルのコンデンサにライトバックすることからなる、信号ライトバック動作によって決まるので、改善されない。（３）ＣＭＯＳ交差結合感知動作時に、ビット線内およびビット線間の結合雑音が残り、信号マージンが減少する。
【０００９】
【発明が解決しようとする課題】
本発明は、
単一ビット線直接感知アーキテクチャを用いてメモリ・サイクル時間を改善し、
単一ビット線直接感知アーキテクチャを用いてメモリ・シリコンの面積を減少させ、
単一ビット線直接感知アーキテクチャを用いて、ビット線を１本おきに遮蔽することによって、メモリ感知マージンを改善し、
単一ビット線直接感知アーキテクチャを用いて、読取りモード時にビット線の小さなスイングを許容することによって、メモリ・サイクル時間を削減し、
破壊読取りアーキテクチャで遅延書込みのためのプレコンディションを自然に可能にすることによって、メモリ・サイクル時間を削減し、
ＣＭＯＳ交差結合センス増幅器を用いずに、セル電圧を感知する方法を提供し、
ワード線によって同時に活動化されるすべてのデータ・ビットを転送することにより、メモリ・セルの帯域幅を改善し、
配線の問題を生じずに、すべての感知されたデータ・ビットをデータ線中に同時に転送する方法を提供し、
配線の問題を生じずに、第２のメモリ・アレイ内でアクセスされたすべてのデータ・ビットを書き込むことができるようにしながら、第１のメモリ・アレイ内でアクセスされたすべてデータ・ビットを読み取ることができるように、アレイの上に読取りおよび書込みデータ線を配置する方法を提供し、
データ・ビットを単純なインバータで感知し、
ＣＭＳＯ交差結合増幅器を用いて、ビット線の事前充電回路およびマルチプレクサをそれぞれ独立に制御して、ビット線を１本おきに遮蔽することによってメモリ感知マージンを改善する。
【００１０】
【課題を解決するための手段】
本発明の第１の態様では、ダイナミック・ランダム・アクセス・メモリ用の単一ビット線感知アーキテクチャが提供される。この単一ビット線感知アーキテクチャでは、ビット線（ゲート）、単一の大域データ線（ドレイン）、およびスイッチング・デバイス（ソース）に結合されたＮＭＯＳを使用する。あるいは、この単一ビット線感知アーキテクチャでは、ビット線（ゲート）、単一の大域データ線を結合するスイッチング・デバイス（ドレイン）、およびアース電位ノード（ソース）に結合されたＮＭＯＳを使用する。データ・ビットが信号発生段階でビット線に転送されるとき、ＮＭＯＳのコンダクタンスが充電される。スイッチ・デバイスをイネーブルすることにより、データ線上の電圧を監視して、０および１のデータ・ビットに対するＮＭＯＳのコンダクタンス差を大域的に検出する。これにより、単純なインバータが単一の大域データ線に結合したデジタル感知スキームが得られる。この簡単さのために、大域配線の問題を生じることなく、ワード線で活動化されるすべてのデータ・ビットを、対応する単一大域データ線に同時に転送することができる。これにより、最終的帯域幅が得られる。任意選択で、電流感知スキームを用いて、単一大域データ線上で電流を監視してもよい。
【００１１】
本発明の他の態様では、短いサイクル時間のダイナミック・ランダム・アクセス・メモリ用の単一ビット線感知アーキテクチャが提供される。破壊読取りアーキテクチャ（「ダイナミック・ランダム・アクセス・メモリ用破壊読取りアーキテクチャ（A Destructive Read Architecture for Dynamic Random Access Memories）」、ＦＩＳ９２０００４１１号、キリハタ（Kirihata）他）を使用することにより、書込みモード動作が破壊読取りアーキテクチャに記載される遅延書込みとしてスケジュールされるので、ＣＭＯＳ交差結合感知増幅器が不要になる。このため、シリコン面積が小さくなり、同時にビット線の小さな電圧スイングを感知するスキームが可能になり、さらにサイクル時間が改善された。ＣＭＯＳ交差結合感知増幅器なしのＶＤＤ事前充電ビット線は、将来の遅延ライトバックのためのプレコンディション状態（「ダイナミック・ランダム・アクセス・メモリの書込み動作時間を削減する方法および装置（Method and Apparatus for Reducing Write Operation Time in Dynamic Random Access Memories）」、ＦＩＳ９２００００４１０ＵＳ１号、キリハタ（Kirihata）他）を自然に生成し、書込みモード時のサイクル時間をさらに改善する。
【００１２】
本発明の他の態様では、感知動作時にビット線を遮蔽するための単一ビット線感知アーキテクチャが提供される。この単一ビット線感知アーキテクチャでは、感知動作時に、１本おきのビット線を遮蔽するために他方の１本おきのビット線が使用でき、メモリ感知マージンが増大する。
【００１３】
【発明の実施の形態】
図３は、本発明による直接感知増幅器の第１の実施形態の概略図である。この図では、２個の交差結合ＣＭＯＳ対の４つのトランジスタが取り除かれている。等化スイッチング・デバイスの代わりに、それぞれ独立に制御できる２個のＰ型トランジスタＭＰ１、ＭＰ２が使用される。
【００１４】
好ましい実施形態では、Ｖｄｄ感知スキームを対象とするが、事前充電の電圧レベルを変更し、それに応じて回路エレメントを調整することにより、本発明はＶｄｄ／２またはＧＮＤ感知スキームにも適用することができる。Ｖｄｄ感知スキームでは、ＭＮ１およびＭＮ２がオンに維持され、ビット線とワード線の結合が反対方向にあるので、アレイ内の漏れが減少するようになる。
【００１５】
読取り機能は、１組４個のトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のみで実施される。電流源ＭＰ３が、データ線ＭＤＱに電荷を供給するため、データ線ＭＤＱに結合される。電流源ＭＰ３は、複数のメモリ・アレイをサポートすることが好ましく、各メモリ・アレイはそれぞれ１組４個のトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４を含む。トランジスタＭＮ１は、制御ゲートおよび電流経路を有し、制御ゲートはメモリ・アレイのビット線ＢＬ０に結合され、電流経路はデータ線ＭＤＱとトランジスタＭＮ４の電流経路の間に結合される。トランジスタＭＮ４は制御ゲートおよび電流経路を有し、制御ゲートはメモリ・アレイの読取りイネーブル信号ＲＤ０に結合され、電流経路はトランジスタＭＮ１の電流経路とアース電位の間に結合される。トランジスタＭＮ２は制御ゲートおよび電流経路を有し、制御ゲートはメモリ・アレイのビット線ＢＬ１に結合され、電流経路は、トランジスタＭＮ３のデータ線と電流経路の間に結合される。トランジスタＭＮ３は制御ゲートおよび電流経路を有し、制御ゲートはメモリ・アレイの読取りイネーブル信号ＲＤ１に結合され、電流経路は第３のトランジスタの電流経路とアース電位の間に結合される。
【００１６】
感知増幅回路はさらに、制御ゲートおよび電流経路を有するトランジスタＭＮ５を含み、制御ゲートはメモリ・アレイの書込みイネーブル信号ＷＲ０に結合され、電流経路は読取り／書込みデータ線ＭＤＱとメモリ・アレイのビット線ＢＬ０の間に結合される。トランジスタＭＮ６は制御ゲートおよび電流経路を有し、制御ゲートはメモリ・デバイスの第２の書込みイネーブル信号ＷＲ１に結合され、電流経路はデータ線ＭＤＱとメモリ・アレイのビット線ＢＬ１の間に結合される。
【００１７】
データ線ＭＤＱは、両方向信号であり、時間多重化方式で読取り／書込み動作をサポートする。ＭＤＱはまた、ビット線ＢＬ０およびＢＬ１上のデータ・ビットもサポートし、ＭＤＱの数が半分に削減される。このため、ＭＱＤの配線ピッチが、図１で示した既存の直接感知スキームの２倍にも広がる。データ線ＭＤＱに対する時間多重化動作は、それぞれＲＤ０、ＲＤ１、およびＷＲ０、ＷＲ１によって制御される。より具体的には、読取りイネーブル信号ＲＤ０、ＲＤ１は、それぞれトランジスタＭＮ４およびＭＮ３の制御ゲートに結合され、それを利用してビット線ＢＬ０とＢＬ１が多重化され、読み取り動作中にデータ線ＭＤＱに選択的に結合される。書き込みイネーブル信号（ＷＲ０、ＷＲ１は、それぞれトランジスタＭＮ５およびＭＮ６の制御ゲートに結合され、それを利用してビット線ＢＬ０とＢＬ１が多重化され、書き込み動作中にデータ線ＭＤＱから選択的に結合される。
【００１８】
７番目のトランジスタＭＰ１は、制御ゲートおよび電流経路を有し、制御ゲートは、メモリ・デバイスの事前充電信号ＰＣ０に結合され、電流経路は、メモリ・アレイのビット線ＢＬ０と基準供給端子の間に結合される。トランジスタＭＰ２は、制御ゲートおよび電流経路を有し、制御ゲートは、メモリ・アレイの事前充電信号ＰＣ１に結合され、電流経路は、メモリ・デバイスのビット線ＢＬ１と基準供給端子の間に結合される。
【００１９】
事前充電信号ＰＣ０およびＰＣ１は、読取り動作時に、信号がメモリ・アレイのビット線ＢＬ０上で発生するとき、事前充電信号ＰＣ０がビット線ＢＬ０の事前充電動作をディスエーブルし、事前充電信号ＰＣ１は電圧供給レベル（ＶＤＤ）でビット線ＢＬ１の事前充電を続けるように制御される。
【００２０】
トランジスタＭＮ１、ＭＮ４、ＭＮ２、ＭＮ３、ＭＮ５、ＭＮ６はそれぞれＮ型トランジスタであり、トランジスタＭＰ１、ＭＰ２はそれぞれＰ型トランジスタである。しかし、本発明はこうしたトランジスタ構成に限定されるものでない。例えば、接地ビット線で事前充電された感知スキームを備えるＰＭＯＳメモリ・セルの場合、ＭＰ１およびＭＰ２は、ＮＭＯＳトランジスタであることが好ましく、ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４は、ＰＭＯＳトランジスタであることが好ましいこともある。
【００２１】
電流源ＭＰ３は、制御ゲートおよび電流経路を有するＰ型トランジスタから構成され、上記制御ゲートは制御端子ＷＥに結合され、電流経路は電圧供給端子（ＶＤＤ）とデータ線ＭＤＱの間に結合される。
【００２２】
電流源ＭＰ３は、複数のメモリ・アレイに共通であることが好ましい。８個のトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＰ１、ＭＰ２は、複数のメモリ・アレイで電流源トランジスタＭＰ２を共用しながら、各アレイに配置されることが好ましい。一般に、１つの電流源トランジスタＭＰ３を設計する場合、４〜１６個のメモリ・アレイが同じデータ線ＭＤＱに結合される。データ線ＭＤＱ用の電流源トランジスタＭＰ３は、Ｎ型トランジスタ、デバイス、抵抗、または他のどの媒体でもよい。
【００２３】
各アレイ内の８個のトランジスタは、データ・ビットを転送し、データ・ビットを対応するデータ線ＭＤＱから受け取るように機能する。データ線ＭＤＱは、メモリ・アレイの上に配置され、シリコン面積をさらには必要としない。信号発生後のビット線電圧は、単にデータ線ＭＤＱの電圧レベルを検出するだけで認識される。ＭＤＱの電圧レベルは、電流源ＭＰ３と、対応するアレイ用のビット線によって駆動される、ＢＬ０の場合はＭＮ１およびＭＮ４（ＢＬ１の場合はＭＮ２およびＭＮ３）を通る電流経路との抵抗の比によって決まる。ＭＤＱに結合された単純なインバータを使って、ＭＤＱ電圧を検出することができる。ビット線はまったくスイングしないので、ビット線充電時間が改善される。さらに、破壊読取りアーキテクチャでの読取りモードが、速いデータ・ビットを書き込むために使用される。読取りモード中のビット線はＶＤＤにまで事前充電され、スイングしないからである。したがって、これにより、メモリ・セル内で、破壊読取りアーキテクチャでの将来の遅延書込みのためのプレコンディション・レベルが発生する。その結果、ダイナミック・ランダム・アクセス・メモリの読取り／書込みサイクル時間が改善される。サイクル時間を改善するための破壊読取りおよびプレコンディションは、ＦＩＳ９２０００４１１、キリハタ（Kirihata）他、およびＦＩＳ９２０００４１０、キリハタ（Kirihata）他の出願で十分に論じられているので、ここでは論じない。
【００２４】
電流源トランジスタＭＰ３のゲート端子はＷＥ信号で制御され、ＷＥ信号はＷＲ０とＷＲ１を論理和した信号である。ＷＥ信号は、読取り動作中には、ローのままであり、データ線ＭＤＱを事前充電する。書込みモードの場合、ＷＥ信号はハイになり、電流源トランジスタはオフであり、ＭＤＱを書込み動作のために使用できるようになる。
【００２５】
図６に、本発明の図３の回路の動作を示す。第１のサイクルは、データ・タイプ１の読取り動作である。ＷＬが活動化されるとき、ＰＣ０信号は非活動化される（ハイにされる）が、ＰＣ１信号は、アサートされたままとなり、信号遮蔽のために、ＢＬ１を事前充電電圧ＶＤＤに結合した状態に保つ。別の制御回路（図示せず）を用いて、選択されたＷＬ（および、読取りまたは書込みコマンド）に応じて、ＰＣ０、ＰＣ１、ＲＤ０、ＲＤ１、ＷＲ０、およびＷＲ１信号の正確な復号および生成を行う。データ・パターン１を読み取る場合、ＢＬ０は高電位を維持する。したがって、デバイスＭＮ１は、オンのままとなる。このため、デバイスＭＮ１の導通性は低下する。ＲＤ０信号がアサートされるとき、電流はＭＰ３で表される電流供給回路から、トランジスタＭＮ１およびＭＮ４を通ってアース電位に流れる。このデータ・タイプの場合にＭＤＱ上で発生する電圧は、図６の第２のサイクルで示したデータ・タイプ０の場合よりも低い電位になる。これは、データ・タイプ０の場合よりもデータ・タイプ１の場合の方がトランジスタＭＮ１のゲート過励振が大きいことに起因する。第２のセンス増幅器（図示せず）はＭＤＱの反対側の端部に位置しており、データ・タイプ１と０の差を検出する。前に論じたように、第２のセンス増幅器としてＭＤＱ電圧を検出するために単純なインバータを使用してもよい。
【００２６】
書込みサイクルの例では、データは、それぞれ制御ゲート信号ＷＲ０、ＷＲ１を用いたパス・トランジスタＭＮ５またはＭＮ６の選択に基づいて、ＭＤＱからビット線対のＢＬ０、ＢＬ１に書き込まれる。書込みコマンド中、ＷＥ信号に結合されたトランジスタＭＰ３の制御ゲートは、高電位にされ、ＭＤＱへの電流供給をオフにする。任意選択で、ＭＮ５およびＭＮ６を、ＭＮ１およびＭＮ２に結合される読取りデータ線ＭＤＱとは異なる、書込みデータ線に結合することもできる。任意選択で、ＲＤを活動化する前にＭＰ３をオフにして、読取りモード中にＤＣ電流を節約または防止することもできる。
【００２７】
図３には、本発明による直接センス増幅器の変更された実施形態も点線で示してあり、この実施形態ではトランジスタＭＮ１およびトランジスタＭＮ２はそのゲートがそれぞれ読取りイネーブル信号ＲＤ０、ＲＤ１に結合され、トランジスタＭＮ４およびトランジスタＭＮ３はそのゲートがそれぞれビット線信号ＢＬ０、ＢＬ１に結合され、それらの動作は上述の動作とほぼ同様である。この代替手法では、ＲＤによってゲートされるＭＮ１およびＭＮ２は、非活動化されたメモリ・セルではオフになっているので、ＭＤＱがＭＮ１〜４によってデバイス負荷キャパシタンスから減結合される。これは、データ線ＭＤＱがより多くのメモリ・アレイをサポートするのに特に重要である。
【００２８】
図４に、従来の交差結合ＣＭＯＳセンス増幅器がビット線データのデータ・ビットを感知するように機能する、本発明による直接センス増幅器の第２の実施形態を示す。交差結合増幅器Ｐ１、Ｐ２、Ｎ１、Ｎ２および事前充電回路Ｎ５、Ｎ６、Ｎ７は、図１に示したものとほぼ同じである。図４の右側の直接感知回路は、図３の右側の直接感知回路と同じように動作する。より具体的には、この回路は、記憶セルから生じたデータがＢＬ０とＢＬ１のどちらに結合されるかに応じて、読取りイネーブル信号ＲＤ０およびＲＤ１が、それぞれＢＬ０またはＢＬ１をＭＤＱに結合することを可能にする。書込みモードの場合、この回路は、記憶セルに書き込まれるデータがＢＬ０とＢＬ１のどちらに結合されるかに応じて、書込みイネーブル信号ＷＲ０およびＷＲ１が、ＭＤＱをそれぞれＢＬ０またはＢＬ１に結合することを可能にする。
【００２９】
周知のように、ＣＭＯＳ交差結合感知ラッチは、示差感知および固有共通モード雑音除去の利点を有するが、従来は読取り妨害を避けるために、ラッチの真および補出力側に接続される出力データ線を必要とした。単一ビット線直接感知アーキテクチャで使用される単一のＭＤＱは、データおよび帯域幅を差動ＭＤＱアーキテクチャの２倍の大きさにまで増大させる。この方法は、破壊読取りアーキテクチャを感知することのない、従来のＤＲＡＭにも適用することができる。ライトバックが、従来の方法と同様にＣＭＯＳ交差結合感知増幅器によって実施されるからである。ワード線に沿ったすべてのデータ・ビットを他の所で感知および記憶する、遅延書込みモード付きの破壊読取りメモリ・アーキテクチャでは、図１の従来技術で必要とされる、各ビットごとの二重のデータ線用の配線スペースが得られない可能性がある。
【００３０】
センス増幅器ごとに１対のデータ線を取り付ける技術における、図４の感知回路の追加の利点は、別々の読取りデータ線および書込みデータ線を含むことができ、したがって読取りデータ線を用いて第１のメモリ・アレイ内で読取り動作を行ない、一方で書込みデータ線を用いて第２のメモリ・アレイ内で書込み動作を実施することができることである。
【００３１】
図５に、別の実施形態を示す。図４で示した実施形態とは異なり、２個のビット線充電用トランジスタＭＮ２０（ＰＣ０でゲートされる）およびＭＮ２１（ＰＣ１でゲートされる）は、それぞれＢＬｃ線およびＢＬｔ線に結合される。ビット線分離トランジスタＮ３とＮ４はさらに、ビット線ＢＬｃおよびＢＬｔを感知線ＳＬｃおよびＳＬｔに結合するように設計されている。この追加の制御スキームでは、ＣＭＯＳ交差結合センス増幅器を用いてもビット線を遮蔽することができる。ＢＬｃ線を感知に使用するとき、図３に示した第１の実施形態と同様に、ＰＣ０およびＰＣ１はそれぞれオフとオンである。信号発生段階中は、ＩＳＯ信号は、事前充電デバイスＭＮ２１によってＢＬｔおよびＳＬｃを遮蔽しながら、周期的にオンとなり、ＢＬｃ上で発生する信号を感知ノードＳＬｃに転送させる。ＮＣＳおよびＰＣＳを活動化する前に、ＩＳＯ信号はオフにされる。ＩＳＯがオフになった後、ＢＬｓは即座に充電される。
【００３２】
ＣＭＯＳセンス増幅器（Ｎ１、Ｎ２、Ｐ１、Ｐ２）は、ＳＬノード上の信号を増幅し、この信号は図４と同様のイネーブル直接感知デバイスによってさらに増幅される。任意選択で、従来の感知スキームと同様に、ＣＭＯＳ交差接合ＳＡが、セルに直接ライトバックするためにＳＬ信号を増幅した後に、ＩＳＯ信号がオンになることもできる。この場合、事前充電信号ＰＣ０とＰＣ１は、信号がセルに十分に書き込まれ、ＷＬがオフにされるまで、活動化されないはずである。任意選択で、ＩＳＯを制御し、ＰＣ０とＰＣ１をそれぞれ独立に制御することによって、ＢＬ遮蔽機構を依然として可能にしながら、従来の経路・ゲート列スイッチを使って、列選択信号ＣＳＬを活動化して、ＢＬ対をＭＤＱ対に結合することもできる。任意選択で、２個のＩＳＯトランジスタＮ３、Ｎ４をそれぞれ独立に制御することができる。このオプションでは、トランジスタＮ３のみが周期的にオンとなり、信号発生時にＢＬｃからＳＬｃに信号を転送する。トランジスタＮ３はオフになり、次いでＣＭＯＳ交差結合センス増幅器（Ｎ１、Ｎ２、Ｐ１、Ｐ２）が活動化する。信号をライトバックするために、デバイスＮ３はオンにされ、ＳＬｃ上の感知データをＢＬｃに転送させる。この期間中、ＢＬｔは充電されたままであるが、ＳＬｔは分離トランジスタＮ４によってＢＬｔから分離される。このため、信号ライトバック動作中でもＢＬ０を遮蔽することができる。このことは、共通ＩＳＯトランジスタ制御方法では実現されないことであった。
【００３３】
図７に、複数のメモリ・アレイを含むダイナミック・ランダム・アクセス・メモリを示す。各メモリは、行と列に配列された複数の記憶メモリ・セルＭＣを含み、各列は、複数の記憶メモリ・セルＭＣに結合されたビット線対ＢＬを含む。制御回路５０は、２つの事前充電信号ＰＣ０、ＰＣ１、２つの読取り制御信号ＲＤ０、ＲＤ１、および２つの書込み制御信号ＷＲ０、ＷＲ１を生成する。複数の入出力バッファ（Ｉ／ＯＢ）回路は、それぞれ電流源トランジスタ（図３のＭＰ３）を含み、図３に示したように、データ信号Ｄａｔａを受け取り、データ信号を複数の直接センスＤＳ増幅回路（図３のＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＰ１、ＭＰ２）に供給する。各直接センス増幅回路は、制御回路５０からの読取り制御信号と書込み制御信号を受け取るように結合された制御端子を有する。各直接センス増幅回路は、読取り制御信号ＲＤ０とＲＤ１に応答して、事前充電信号ＰＣ０、ＰＣ１によって他方のビット線を遮蔽しながら、ビット線対の２本のビット線のうちの１本からのデータをデータ線に印加する。書込みモードの場合、各直接センス増幅回路は、事前充電信号ＰＣ０、ＰＣ１によって他方のビット線を遮蔽しながら、書込み制御信号ＷＲ０、ＷＲ１に応答して、データ線からのデータをビット線対の２本のビット線のうちの１本に印加する。この例では、すべてのデータ・ビットは、同時に読み取られ、書き込まれると仮定する。任意選択で、信号ＲＤ０、ＲＤ１、およびＷＤ０、ＷＤ１を列アドレスで復号することができる。任意選択で、入出力バッファＩ／ＯＢを、電流源トランジスタ（図３のＭＰ３）を用いて、読取りデータ線に結合される入力バッファ（ＩＢ）と、書込みデータ線に結合される出力バッファ（ＯＢ）に分割することができる。この２つのデータ線が別々のアーキテクチャにより、第２のアレイ内のデータ・ビットを書き込みながら、同時に第１のアレイ内のデータ・ビットを読み取ることが可能となる。
【００３４】
本発明を、特に複数の好ましい実施形態に関して説明してきたが、本発明の範囲および趣旨から逸脱せずに、本発明を特定の状況に適合させるためにある種の変更を加えることができ、好ましい実施形態の回路エレメントの一部を同じ機能を実行する他のもので代用することができることが当業者には理解されよう。
【００３５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３６】
（１）読取り機能を、１組４個のトランジスタおよび電流源だけで実施するメモリ・アレイ用のセンス増幅器回路であって、
読取りデータ線に結合され、前記読取りデータ線に電荷を供給するための電流源と、
制御ゲートおよび電流経路を有する第１のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１のビット線に結合され、前記電流経路が第２のトランジスタの前記読取りデータ線と電流経路の間に結合される第１のトランジスタと、
制御ゲートおよび電流経路を有する第２のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の読取りイネーブル信号に結合され、前記電流経路が第１のトランジスタの前記電流経路とアース電位の間に結合される第２のトランジスタと、
制御ゲートおよび電流経路を有する第３のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２のビット線に結合され、前記電流経路が第４のトランジスタの前記読取りデータ線と電流経路の間に結合される第３のトランジスタと、
制御ゲートおよび電流経路を有する第４のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の読取りイネーブル信号に結合され、前記電流経路が第３のトランジスタの前記電流経路とアース電位の間に結合される第４のトランジスタとを備え、
第２および第４のトランジスタの制御ゲートにそれぞれ結合される第１および第２の読取りイネーブル信号を使って、読取り動作時に、第１と第２のビット線を前記読取りデータ線に多重化するセンス増幅器回路。
（２）制御ゲートおよび電流経路を有する第５のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの書込みデータ線と第１のビット線の間に結合される第５のトランジスタと、
制御ゲートおよび電流経路を有する第６のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの前記書込みデータ線と第２のビット線の間に結合される第６のトランジスタとをさらに備え、
第５および第６のトランジスタの制御ゲートにそれぞれ結合される第１および第２の書込みイネーブル信号を使って、書込み動作時に第１と第２のビット線を前記書込みデータ線に多重化する、上記（１）に記載のセンス増幅器回路。
（３）前記読取りデータ線および前記書込みデータ線が両方向読取り／書込みデータ線を備える、上記（２）に記載のセンス増幅器回路。
（４）制御ゲートおよび電流経路を有する第７のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの第１のビット線と基準供給端子の間に結合される第７のトランジスタと、
制御ゲートおよび電流経路を有する第８のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの第２のビット線と基準供給端子の間に結合される第８のトランジスタとをさらに備え、
第１および第２の事前充電信号が、読取り動作時に、信号が前記メモリ・アレイの第１のビット線上で発生しているとき、第１の事前充電信号がアサートされず、第２の事前充電信号がアサートされて、第２のビット線を事前充電状態のままに保つように制御される、上記（１）に記載のセンス増幅器回路。
（５）第１、第２、第３、および第４トランジスタがそれぞれＮ型トランジスタであり、第７、第８のトランジスタがそれぞれＰ型トランジスタである、上記（４）に記載のセンス増幅器回路。
（６）前記電流源が、制御ゲートおよび電流経路を有するＰ型トランジスタからなり、前記制御ゲートが制御端子に結合され、前記電流経路が電圧供給端子と前記読取り／書込みデータ線の間に結合され、前記制御端子が、読取り動作中に前記電圧供給端子から前記読取り／書込みデータ線中に電荷が流れるようにする、第１の論理状態の第３の書込みイネーブル信号を受け取るように結合され、前記制御端子が、書込み動作中に前記電流源をオフにする、第２の論理状態の第３の書込みイネーブル信号を受け取るように結合される、上記（３）に記載のセンス増幅器回路。
（７）ＣＭＯＳ感知増幅器トランジスタの交差結合対をさらに含む、上記（１）に記載のセンス増幅器回路。
（８）前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記読取りデータ線が複数のメモリ・アレイの上に配置される、上記（１）に記載のセンス増幅器回路。
（９）前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記書込みデータ線が複数のメモリ・アレイの上に配置される、上記（２）に記載のセンス増幅器回路。
（１０）前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記読取り／書込みデータ線が複数のメモリ・アレイの上に配置される、上記（３）に記載のセンス増幅器回路。
（１１）前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記電流源が複数のメモリ・アレイの間で共用される、上記（１）に記載のセンス増幅器回路。
（１２）前記ビット線電圧がＶｄｄにまで事前充電される、上記（１）に記載のセンス増幅器回路。
（１３）第１および第２のビット線がさらに、前記メモリ・アレイ内の第１および第２のビット線を前記センス増幅器回路内の第１および第２のビット線に結合するため、前記メモリ・アレイと前記センス増幅器回路の間にアイソレータ・デバイスを含む、上記（７）に記載のセンス増幅器回路。
（１４）前記メモリ・アレイ内の第１のビット線がさらに、第１の事前充電信号によってゲートされる第１のビット線事前充電デバイスを含み、前記メモリ・アレイ内の第２のビット線が、第２の事前充電信号によってゲートされる第２のビット線事前充電デバイスを含む、上記（１）に記載のセンス増幅器回路。
（１５）前記メモリ・アレイ内の第１のビット線が感知に使用されるとき、信号発生段階で第１および第２の事前充電信号がそれぞれオフおよびオンであり、前記アイソレータ・デバイスがオンであり、それによって前記メモリ・アレイ内の第１のビット線を前記メモリ・アレイ内の第２のビット線で遮蔽しながら、前記メモリ・アレイ内の第１のビット線上で発生した信号をセンス増幅器回路内の第１のビット線に転送することが可能になるセンス増幅器回路。
（１６）読取り機能を、１組４個のトランジスタおよび電流源だけで実施するメモリ・デバイス用のセンス増幅器回路であって、
前記読取りデータ線に結合され、読取りデータ線に電荷を供給するための電流源と、
制御ゲートおよび電流経路を有する第１のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の読取りイネーブル信号に結合され、前記電流経路が第２のトランジスタの前記読取りデータ線と電流経路の間に結合される第１のトランジスタと、
制御ゲートおよび電流経路を有する第２のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１のビット線に結合され、前記電流経路が第１のトランジスタの前記電流経路とアース電位の間に結合される第２のトランジスタと、
制御ゲートおよび電流経路を有する第３のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の読取りイネーブル信号に結合され、前記電流経路が第４のトランジスタの前記読取りデータ線と電流経路の間に結合される第３のトランジスタと、
制御ゲートおよび電流経路を有する第４のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２のビット線に結合され、前記電流経路が第３のトランジスタの前記電流経路とアース電位の間に結合される第４のトランジスタとを備え、
第１および第３のトランジスタの制御ゲートにそれぞれ結合される第１および第２の読取りイネーブル信号を使って、読取り動作時に、第１と第２のビット線を前記読取りデータ線に多重化するセンス増幅器回路。
（１７）制御ゲートおよび電流経路を有する第５のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの書込みデータ線と第１のビット線の間に結合される第５のトランジスタと、
制御ゲートおよび電流経路を有する第６のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の書込みイネーブル信号に結合され、前記電流経路が前記メモリ・アレイの前記書込みデータ線と第２のビット線の間に結合される第６のトランジスタとをさらに備え、
第５および第６のトランジスタの制御ゲートにそれぞれ結合される、第１および第２の書込みイネーブル信号を使って、書込み動作時に第１と第２のビット線を前記書込みデータ線に多重化する、上記（１６）に記載のセンス増幅器回路。（１８）前記読取りデータ線および前記書込みデータ線が両方向読取り／書込みデータ線を備える、上記（１７）に記載のセンス増幅器回路。
（１９）制御ゲートおよび電流経路を有する第７のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの第１のビット線と基準供給端子の間に結合される第７のトランジスタと、
制御ゲートおよび電流経路を有する第８のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の事前充電信号に結合され、前記電流経路が前記メモリ・アレイの第２のビット線と基準供給端子の間に結合される第８のトランジスタとをさらに備え、
第１および第２の事前充電信号が、読取り動作時に、信号が前記メモリ・アレイの第１のビット線上で発生しているとき、第１の事前充電信号がアサートされず、第２の事前充電信号がアサートされて、第２のビット線を事前充電状態のままに保つように制御される、上記（１６）に記載のセンス増幅器回路。
（２０）第１、第２、第３、および第４トランジスタがそれぞれＮ型トランジスタであり、第７、第８のトランジスタがそれぞれＰ型トランジスタである、上記（１９）に記載のセンス増幅器回路。
（２１）前記電流源が、制御ゲートおよび電流経路を有するＰ型トランジスタからなり、前記制御ゲートが制御端子に結合され、前記電流経路が電圧供給端子と前記読取り／書込みデータ線の間に結合され、前記制御端子が、読取り動作中に前記電圧供給端子から前記読取り／書込みデータ線中に電荷が流れるようにする、第１の論理状態の第３の書込みイネーブル信号を受け取るように結合され、前記制御端子が、書込み動作中に前記電流源をオフにする、第２の論理状態の第３の書込みイネーブル信号を受け取るように結合される、上記（１８）に記載のセンス増幅器回路。
（２２）ＣＭＯＳ感知増幅器トランジスタの交差結合対をさらに含む、上記（１６）に記載のセンス増幅器回路。
（２３）前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記読取りデータ線が複数のメモリ・アレイの上に配置される、上記（１６）に記載のセンス増幅器回路。
（２４）前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記書込みデータ線が複数のメモリ・アレイの上に配置される、上記（１７）に記載のセンス増幅器回路。
（２５）前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記読取り／書込みデータ線が複数のメモリ・アレイの上に配置される、上記（１８）に記載のセンス増幅器回路。
（２６）前記センス増幅器回路が１つのメモリ・アレイ内にあり、前記電流源が複数のメモリ・アレイの間で共用される、上記（１６）に記載のセンス増幅器回路。
（２７）前記ビット線電圧がＶｄｄに事前充電される、上記（１６）に記載のセンス増幅器回路。
（２８）第１および第２のビット線がさらに、前記メモリ・アレイ内の第１および第２のビット線を前記センス増幅器回路内の第１および第２のビット線に結合するため、前記メモリ・アレイと前記センス増幅器回路の間にアイソレータ・デバイスを含む、上記（２２）に記載のセンス増幅器回路。
（２９）前記メモリ・アレイ内の第１のビット線がさらに、第１の事前充電信号によってゲートされる第１のビット線事前充電デバイスを含み、前記メモリ・アレイ内の第２のビット線が、第２の事前充電信号によってゲートされる第２のビット線事前充電デバイスを含む、上記（２８）に記載のセンス増幅器回路。
（３０）前記メモリ・アレイ内の第１のビット線が感知に使用されるとき、信号発生段階で第１および第２の事前充電信号がそれぞれオフおよびオンであり、アイソレータがオンであり、それによって前記メモリ・アレイ内の第１のビット線を前記メモリ・アレイ内の第２のビット線で遮蔽しながら、前記メモリ・アレイ内の第１のビット線上で発生した信号をセンス増幅器回路内の第１のビット線に転送することが可能になるセンス増幅器回路。
（３１）ダイナミック・ランダム・アクセス・メモリであって、
行と列に配列され、各列が複数の前記メモリ・セルに結合されたビット線対を含む記憶セルのアレイと、
２つの読取り制御信号を生成する制御回路と、
データ信号を出力する出力バッファ回路と、
前記出力バッファ回路に結合される読取りデータ線と、
前記読取り制御信号を受け取るように結合される制御端子を有する直接センス増幅器回路とを備え、前記センス増幅器回路が、前記制御信号に応答して、前記ビット線対の２本のビット線のうちの１本からのデータを前記読取りデータ線に印加するダイナミック・ランダム・アクセス・メモリ。
（３２）前記直接センス増幅器回路が、１組４個のトランジスタおよび電流源を備え、
前記読取りデータ線に結合され、読取りデータ線に電荷を供給するための電流源と、
制御ゲートおよび電流経路を有する第１のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１のビット線に結合され、前記電流経路が第２のトランジスタの前記読取りデータ線と電流経路の間に結合される第１のトランジスタと、
制御ゲートおよび電流経路を有する第２のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の読取りイネーブル信号に結合され、前記電流経路が第１のトランジスタの前記電流経路とアース電位の間に結合される第２のトランジスタと、
制御ゲートおよび電流経路を有する第３のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２のビット線に結合され、前記電流経路が第４のトランジスタの前記読取りデータ線と電流経路の間に結合される第３のトランジスタと、
制御ゲートおよび電流経路を有する第４のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の読取りイネーブル信号に結合され、前記電流経路が第３のトランジスタの前記電流経路とアース電位の間に結合される第４のトランジスタとを備え、
第２および第４のトランジスタの制御ゲートにそれぞれ結合される第１および第２の読取りイネーブル信号を使って、読取り動作時に、第１と第２のビット線を前記読取りデータ線に多重化する、上記（３１）に記載のダイナミック・ランダム・アクセス・メモリ。
（３３）前記直接センス増幅器回路は、１組４個のトランジスタおよび電流源を備え、
前記読取りデータ線に結合され、読取りデータ線に電荷を供給するための電流源と、
制御ゲートおよび電流経路を有する第１のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１の読取りイネーブル信号に結合され、前記電流経路が第２のトランジスタの前記読取りデータ線と電流経路の間に結合される第１のトランジスタと、
制御ゲートおよび電流経路を有する第２のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第１のビット線に結合され、前記電流経路が第１のトランジスタの前記電流経路とアース電位の間に結合される第２のトランジスタと、
制御ゲートおよび電流経路を有する第３のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２の読取りイネーブル信号に結合され、前記電流経路が第４のトランジスタの前記読取りデータ線と電流経路の間に結合される第３のトランジスタと、
制御ゲートおよび電流経路を有する第４のトランジスタであって、前記制御ゲートが前記メモリ・アレイの第２のビット線に結合され、前記電流経路が第３のトランジスタの前記電流経路とアース電位の間に結合される第４のトランジスタとを備え、
第１および第３のトランジスタの制御ゲートにそれぞれ結合される第１および第２の読取りイネーブル信号を使って、読取り動作時に、第１と第２のビット線を前記読取りデータ線に多重化する、上記（３１）に記載のダイナミック・ランダム・アクセス・メモリ。
（３４）前記出力バッファ回路が、前記読取りデータ線の電圧レベルを検出するインバータを含む、上記（３２）に記載のダイナミック・ランダム・アクセス・メモリ。
（３５）メモリ・デバイス内にデータを書き込み、読み取る方法であって、
データをデータ線に印加するステップと、
前記データ線と第１のビット線の間に接続される電流経路を用いて第１のトランジスタの制御ゲートに、また前記データ線と第２のビット線の間に接続される電流経路を用いて第２のトランジスタの制御ゲートに、１対の書込み制御信号を印加するステップであって、前記データ線上の前記データを第１のビット線に印加するために、前記書込み制御信号を印加して、第１のトランジスタをオンにし第２のトランジスタをオフにしあるいはその逆にするステップと、
前記データを、第１のビット線に接続されるメモリ・セルに記憶するステップと、
第４のトランジスタの電流経路およびアース電位と直列に接続される電流経路を用いて第３のトランジスタの制御ゲートに、また第６のトランジスタの電流経路およびアース電位と直列に接続される電流経路を用いて第５のトランジスタの制御ゲートに、１対の読取り制御信号を印加するステップであって、第４のトランジスタの電流経路および前記データ線上の電圧を、第４のトランジスタの制御ゲートに結合される第１のビット線上の前記信号によって制御させるために、前記読取り制御信号を印加して、第３のトランジスタをオンにし第５のトランジスタをオフにし、あるいはその逆にするステップとを含む方法。
（３６）集積回路内で、出力データ線に出力するために、ビット線から記憶されたビット信号を感知する方法であって、
前記ビット線を事前充電するステップと、
事前充電する前記ステップの後に、前記記憶されたビット信号を前記ビット線に転送するステップと、
前記ビット線からの前記記憶されたビット信号を、シングル・エンド出力データ線に結合される制御デバイスの制御端子のみに印加して、前記シングル・エンド出力データ線上の出力信号レベルを制御するステップとを含み、前記制御デバイスが、前記シングル・エンド出力データ線を備えた電流経路中に配置される方法。
（３７）前記印加するステップと、読取りタイミング・デバイスへの読取り信号とのタイミングをとることをさらに含む、上記（３６）に記載の方法。
（３８）前記シングル・エンド出力データ線に印加する前記ステップ中に、電流を供給するステップをさらに含む、上記（３６）に記載の方法。
（３９）前記シングル・エンド出力データ線電圧をセンス増幅器として検出するインバータを、前記出力データ線に結合するステップをさらに含む、上記（３８）に記載の方法。
（４０）前記読取り信号を、前記シングル・エンド出力データ線と固定電位とを有する電流経路中に配置された読取りタイミング・デバイスに印加するステップをさらに含む、上記（３７）に記載の方法。
（４１）前記充電するステップが、前記ビット線と固定電位の間に電流経路を有する事前充電デバイスのみを使って実施される、上記（３６）に記載の方法。
（４２）第２のビット線を事前充電するステップと、
第２のビット線を事前充電する前記ステップの後に、第２の記憶されたビット信号を第２のビット線に転送するステップと、
前記第２のビット線を介して前記第２の記憶されたビット信号を、シングル・エンド出力データ線に結合される第２の制御デバイスの制御端子のみに印加して、前記シングル・エンド出力データ線上の出力信号レベルを制御するステップとを含み、第２の制御デバイスが、前記シングル・エンド出力データ線を備える電流経路中に配置される方法。
（４３）第２の記憶されたビット信号を印加する前記ステップと、第２の読取りタイミング・デバイスに印加される第２の読取り信号とのタイミングをとるステップをさらに含む、上記（４２）に記載の方法。
（４４）前記ビット線からの前記記憶されたビット信号を印加する前記ステップ中に、前記第２のビット線を事前充電する前記ステップを実施する、上記（４２）に記載の方法。
（４５）前記第２のビット線からの前記第２の記憶されたビット信号を印加する前記ステップ中に、前記ビット線を事前充電する前記ステップを実施する、上記（４４）に記載の方法。
（４６）半導体メモリ・デバイスであって、
少なくとも１つのビット線対を含み、各対が真のビット線および補のビット線を含むメモリ・アレイと、
前記少なくとも１つのビット線対の前記真のビット線または前記補のビット線を選択的にデータ線に結合し、結合されていない他方のビット線を充電する手段とを備える半導体メモリ・デバイス。
（４７）前記データ線を各ビット線対ごとに用意し、それによって前記メモリ・アレイ内のすべてのデータ・ビットが対応するデータ線に同時に結合できるようにする、上記（４６）に記載の半導体メモリ。
（４８）選択的に結合する前記手段が、読取りモードでイネーブルされる、上記（４６）に記載の半導体メモリ。
（４９）選択的に結合する前記手段が、書込みモードでイネーブルされる、上記（４６）に記載の半導体メモリ。
（５０）半導体メモリ・デバイスであって、
少なくとも１つのビット線対を含み、各対が真のビット線および補のビット線を含むメモリ・アレイと、
前記少なくとも１つのビット線対の前記真のビット線または前記補のビット線を選択的に第１のデータ線に結合し、結合されていない他方のビット線を読取りモード時に充電する第１の手段と、
前記少なくとも１つのビット線対の前記真のビット線または前記補のビット線を選択的に第２のデータ線に結合し、結合されていない他方のビット線を書込みモード時に充電する第２の手段とを備える半導体メモリ・デバイス。
（５１）前記第１および第２のデータ線が共通のデータ線を含む、上記（５０）に記載の半導体メモリ。
（５２）半導体メモリ・デバイスであって、
それぞれのメモリ・アレイが少なくとも１つのビット線対を含み、各対が第１および第２の手段によって制御される真のビット線および補のビット線を含む第１および第２のメモリ・アレイと、
第１のメモリ・アレイ内にあり、前記少なくとも１つのビット線対の前記真のビット線または前記補のビット線を選択的に第１のデータ線に結合し、結合されていない他方のビット線を読取りモード時に充電する、前記第１の手段と、
第２のメモリ・アレイ内にあり、前記少なくとも１つのビット線対の前記真のビット線または前記補のビット線を選択的に第２のデータ線に結合し、結合されていない他方のビット線を書込みモード時に充電する、前記第２の手段とを備え、
それによって、第１および第２のメモリ・アレイに対して、読取りモードおよび書込みモードを同時に可能にする半導体メモリ・デバイス。
（５３）前記読取りデータ線および書込みデータ線を各ビット線対ごとに用意し、それによって前記第１のメモリ・アレイ内のすべてのデータ・ビットが対応する読取りデータ線に同時に結合できるようになり、一方、前記第２のメモリ・アレイ内のすべてのデータ・ビットが対応する書込みデータ線に同時に結合できるようになる、上記（５２）に記載の半導体メモリ。
（５４）集積回路内で、シングル・エンド出力データ線に出力するために、第１および第２のビット線からの、第１および第２の記憶されたビット信号を感知する方法であって、
第１および第２のビット線を所定のレベルに事前充電するステップと、
記憶されたビット信号を前記第１のビット線に転送するステップと、
前記シングル・エンド出力データ線上の出力信号レベルを前記記憶されたビット信号のレベルによって制御するために、前記第１のビット線からの前記第１の記憶されたビット信号を、シングル・エンド出力データ線に結合される第１の制御デバイスの制御端子に印加する第１のステップであって、前記第１の制御デバイスが、前記シングル・エンド出力データ線と固定電位の間の電流経路内に配置されるステップと、
前記第１の印加するステップと、前記シングル・エンド・データ線と固定電位の間の電流経路内に配置される第１の読取りタイミング・デバイスのみに印加される第１の読取りタイミング信号とのタイミングをとるステップと、
前記第１および前記第２のビット線を所定のレベルに事前充電するステップと、
第２の記憶されたビット信号を前記第２のビット線に転送するステップと、
前記シングル・エンド出力データ線上の出力信号レベルを前記第２の記憶されたビット信号のレベルによって制御するために、前記第２のビット線からの前記第２の記憶されたビット信号を、シングル・エンド出力データ線に結合される第２の制御デバイスの制御端子に印加する第２のステップであって、前記第２の制御デバイスが、前記シングル・エンド出力データ線と前記固定電位の間の電流経路内に配置されるステップと、
前記第２の印加するステップと、前記シングル・エンド・データ線と前記固定電位の間の電流経路内に配置される第２の読取りタイミング・デバイスのみに印加される第２の読取りタイミング信号とのタイミングをとるステップとを含む方法。
（５５）前記第１および第２のビット線の電位差を増幅することによって、前記シングル・エンド出力データ線上での信号のスイングを助けるステップをさらに含む、上記（５４）に記載の方法。
（５６）前記増幅するステップを、交差結合ＣＭＯＳデバイス対を使って実施する、上記（５５）に記載の方法。
（５７）前記事前充電するステップが、それぞれ前記固定電位と前記第１のビット線の間、および前記固定電位と第２のビット線の間に電流経路を有する第１および第２の事前充電デバイスと、前記第１および第２のビット線の間の電流経路を有する等化デバイスとを使って実施される、上記（５４）に記載の方法。
（５８）前記第１および第２のビット線と、前記交差結合ＣＭＯＳデバイス対の間にスイッチをさらに含む、上記（５６）に記載の方法。
（５９）前記第１のビット線に結合される第１の等化スイッチ、および前記第２のビット線に結合される第２の等化スイッチをさらに含む、上記（５８）に記載の方法。
（６０）前記第２のビット線が信号を発生するときには、前記第１の等化デバイスがオンのままであり、前記第１のビット線が信号を発生するときには、前記第２の等化デバイスがオンのままである、上記（５９）に記載の方法。
（６１）前記スイッチが前記信号発生中にはオンのままであり、前記ＣＭＯＳ交差結合対が増幅を行う前にオフになる、上記（６０）に記載の方法。
（６２）前記スイッチがオフにされた後、前記第１および第２のビット線が即座に事前充電される、上記（６１）に記載の方法。
（６３）前記増幅するステップを、前記ビット線に対する事前充電電圧が１／２Ｖｄｄの交差結合ＣＭＯＳデバイス対を使って実施する、上記（５６）に記載の方法。
（６４）前記増幅するステップを、前記ビット線に対する事前充電電圧が１／２Ｖｄｄの交差結合ＣＭＯＳデバイス対を使って実施する、上記（５５）に記載の方法。
（６５）前記第１および第２のビット線と、前記交差結合ＣＭＯＳデバイス対の間のスイッチが、それぞれ独立に前記第１および第２のビット線を前記交差結合ＣＭＯＳデバイス対に結合する、上記（５６）に記載の方法。
（６６）破壊読取り動作時における、すなわち前記転送されたデータを破壊する、上記（５４）に記載の方法。
（６７）前記破壊された転送データを再書き込みする場合にのみ、前記破壊データが修復される、上記（６６）に記載の方法。
（６８）増幅なしに、記憶されたビット信号から転送されたビット線電圧をセルが貯蔵できるようにする、上記（６７）に記載の方法。
（６９）前記セル内に貯蔵された前記ビット線電圧を、前記破壊データを再書き込みするためのプレコンディション書込みに使用する、上記（６８）に記載の方法。
（７０）前記ビット線が読取りモードでは完全にはスイングしない、上記（５４）に記載の方法。
（７１）集積回路内で、第１のビット線上の第１の記憶されたビット、および第２のビット線上の第２の記憶されたビットを、ＣＭＯＳ交差結合感知ノード対を用いて感知する方法であって、
前記第１のビット線と前記感知ノード対のうちの一方のノードを結合し、前記第２のビット線を前記感知ノード対のうちの他方のノードに結合するスイッチと、
前記第１のビット線と、前記第２のビット線に結合される第２の等化デバイスとに結合された第１の等化デバイスであって、前記第２のビット線が前記第１の記憶されたビットに対する信号を発生するときには、前記第１の等化デバイスがオンのままであり、前記第１のビット線が前記第２の記憶されたビットに対する信号を発生するときには、前記第２の等化デバイスがオンのままである第１の等化デバイスと、
前記信号発生中に前記スイッチをオンにし、前記ＣＭＯＳ交差結合感知ノード対を増幅する前に前記スイッチをオフにする制御手段とを含む方法。
（７２）前記スイッチがオフにされた後、前記ビット線の状態を即座に事前充電する、上記（７１）に記載の方法。
【図面の簡単な説明】
【図１】従来技術に記載の直接感知アーキテクチャの概略回路図である。
【図２】図１のセンス増幅器回路の読取りおよび書込みの逆のデータ動作を示すタイミング図である。
【図３】本発明による直接センス増幅器の第１の実施形態の概略回路図である。
【図４】本発明による直接センス増幅器の第２の実施形態の概略回路図である。
【図５】２つのビット線事前充電デバイスＭＮ２０（ＰＣ０でゲートされる）およびＭＮ２１（ＰＣ１でゲートされる）が、それぞれＢＬｃおよびＢＬｔ線に結合される他の実施形態を示す図である。
【図６】０および１のデータ・タイプに対する図３のセンス増幅器回路の読取り動作を示すタイミング図である。
【図７】行と列に配列された記憶セルのアレイを含み、各列が複数のメモリ・セルＭＳに結合されたビット線対ＢＬを含む、ダイナミック・ランダム・アクセス・メモリを示す図である。
【符号の説明】
ＢＬｔ  ビット線
ＢＬｃ  ビット線
ＭＤＱｔ  データ線
ＭＤＱｃ  データ線
Ｎ１  トランジスタ
Ｎ２  トランジスタ
Ｎ３  トランジスタ
Ｎ４  トランジスタ
Ｎ５  デバイス
Ｎ６  デバイス
Ｎ７  交差結合ＣＭＯＳ対感知増幅器
Ｎ８  交差結合ＣＭＯＳ対感知増幅器
Ｐ１  交差結合ＣＭＯＳ対センス増幅器
Ｐ２  交差結合ＣＭＯＳ対センス増幅器
Ｎ９  デバイス
Ｎ１０  デバイス
Ｎ１１  デバイス
ＲＥ  ＲＥ信号
ＷＥ  ＷＥ信号
ＢＬ０  ビット線
ＢＬ１  ビット線
ＭＮ１  トランジスタ  （直接センスＤＳ増幅回路）
ＭＮ２  トランジスタ  （直接センスＤＳ増幅回路）
ＭＮ３  トランジスタ  （直接センスＤＳ増幅回路）
ＭＮ４  トランジスタ  （直接センスＤＳ増幅回路）
ＭＮ５  トランジスタ  （直接センスＤＳ増幅回路）
ＭＮ６  トランジスタ  （直接センスＤＳ増幅回路）
ＭＰ１  トランジスタ  （直接センスＤＳ増幅回路）
ＭＰ２  トランジスタ  （直接センスＤＳ増幅回路）
ＭＤＱ  データ線
ＲＤ０  読取りイネーブル信号
ＲＤ１  読取りイネーブル信号
ＭＰ１  トランジスタ
ＰＣ０  事前充電信号
ＰＣ１  事前充電信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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