(57)【特許請求の範囲】
【請求項１】
位相制御のための第１のディジタル制御コードを発生する制御コード発生手段と、
前記第１のディジタル制御コードを変換して第２のディジタル制御コードを発生する制御コード変換手段と、
入力された複数の位相クロック信号に前記第２のディジタル制御コードに対応した重みを与えて和を生成する重み付き和発生手段とを備え、
前記第１のディジタル制御コードと前記第２のディジタル制御コードとの関係を調整することにより、該第１のディジタル制御コードと出力クロックの位相との関係を制御するようにしたことを特徴とするタイミング信号発生回路。
【請求項２】
請求項１に記載のタイミング信号発生回路において、前記第２のディジタル制御コードのビット数は、前記第１のディジタル制御コードのビット数よりも多いことを特徴とするタイミング信号発生回路。
【請求項３】
請求項１に記載のタイミング信号発生回路において、さらに、前記第１のディジタル制御コードに対応する前記第２のディジタル制御コードを記憶する記憶手段を備え、該第１のディジタル制御コードをアドレスとして前記記憶手段から対応する該第２のディジタル制御コードを読み出して変換を行うことを特徴とするタイミング信号発生回路。
【請求項４】
請求項１に記載のタイミング信号発生回路において、さらに、前記第１のディジタル制御コードに対応する前記第２のディジタル制御コードを記憶する記憶手段を備え、該第１のディジタル制御コードに応じたアップダウン信号により前記記憶手段から対応する該２のディジタル制御コードを読み出して変換を行うことを特徴とするタイミング信号発生回路。
【請求項５】
請求項３または４のいずれか１項に記載のタイミング信号発生回路において、さらに、
校正用位相を与える基準クロックと前記出力クロックとの位相を比較する位相比較回路と、
前記基準クロックの位相を前記第１のディジタル制御コードに対応して順次変化させ、前記出力クロックの位相を校正するための前記第２のディジタル制御コードを確認して前記記憶手段に記憶する校正用制御回路とを備え、
該校正用制御回路により前記第１のディジタル制御コードと前記第２のディジタル制御コードとの関係を所望のものに制御することを特徴とするタイミング信号発生回路。
【請求項６】
請求項５に記載のタイミング信号発生回路において、前記校正用制御回路は、前記第１のディジタル制御コードの中で選ばれた複数の点において、前記出力クロックの位相と所望の基準位相との誤差が最少となるように前記第２のディジタル制御コードを校正し、該校正された複数の点以外の前記第１の制御コードに対しては当該校正を行った点の間を補間するようにして前記第２の制御コードを規定することを特徴とするタイミング信号発生回路。
【請求項７】
請求項５に記載のタイミング信号発生回路において、前記基準クロックは前記複数の位相クロック信号とは異なる周波数であり、該基準クロックに前記出力クロックの位相がロックする位相ロックループを備え、位相ロックが成立した状態での前記第２のディジタル制御コードを該基準クロックと該複数の位相クロック信号との間の位相ずれが複数周期となる時間に渡って観察し、その結果を用いて該第２のディジタル制御コードを規定することを特徴とするタイミング信号発生回路。
【請求項８】
請求項５〜７のいずれか１項に記載のタイミング信号発生回路において、前記第１のディジタル制御コードと前記出力クロックの位相との関係をできるだけリニアになるように前記第２のディジタル制御コードを規定したことを特徴とするタイミング信号発生回路。
【請求項９】
請求項１に記載のタイミング信号発生回路において、さらに、
前記各位相クロック信号の重みを補正するための補正重み発生回路と、
該補正重み発生回路で発生される補正重みを制御する補正コードを前記第１のディジタル制御コードから発生させる補正コード発生手段とを備え、
前記第１のディジタル制御コードと前記補正コードの組が実質的に前記第２のディジタル制御コードを構成することを特徴とするタイミング信号発生回路。
【請求項１０】
入力された第１のディジタル制御コードを変換して第２のディジタル制御コードを発生する制御コード変換手段と、
入力された複数の位相クロック信号に前記第２のディジタル制御コードに対応した重みを与えて和を生成する重み付き和発生手段とを備え、
前記第１のディジタル制御コードと前記第２のディジタル制御コードとの関係を調整することにより、該第１のディジタル制御コードと出力クロックの位相との関係を制御するようにしたことを特徴とする位相合成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は位相合成回路およびタイミング信号発生回路に関し、特に、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間等の信号伝送を高速に行うためのタイミング信号発生回路に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００２】
具体的に、例えば、ＤＲＡＭとプロセッサ（論理回路）との間の信号伝送速度のギャップは大きくなる傾向にあり、近年は、この速度ギャップがコンピュータの性能向上の妨げになりつつある。さらに、複数のマイクロプロセッサを接続して高性能のサーバを構成するような場合には、プロセッサ間の接続リンクのバンド幅や遅延がサーバの性能を決定する重要なファクタとなる。このことは、プロセッサ（ＬＳＩチップ）間の信号伝送だけでなく、チップの大型化に伴って、１つのチップ内の素子や回路ブロック間の信号伝送速度においてもそのチップの性能を制限する大きな要因となって来ている。
【０００３】
また、位相合成回路（位相インターポレータ回路）を構成する場合、重み付き和の発生回路やコンパレータはアナログ回路であり、半導体プロセスの微細化とそれに伴う電源電圧の低下によりリニアリティの高い回路の設計が非常に困難になって来ている。そこで、高いリニアリティを持つ位相合成回路或いはタイミング信号発生回路をアナログ回路に必要以上のリニアリティを要求することなく実現することを要望されている。
【０００４】
【従来の技術】
ＬＳＩチップ間の信号伝送を高速化するためには、信号を受信する回路がその信号に対して正確なタイミングで動作することが必要である。このような正確なタイミングを発生させる手法として、ＤＬＬ(Delay Locked Loop) やＰＬＬ(Phase Locked Loop) といった帰還ループの中に位相インターポレータを用いた位相可変タイミング信号発生回路を設けることが提案されている。
【０００５】
図１はマスターおよびスレーブの位相合成回路（位相インターポレータ）を有するシステムの一例を示すブロック図である。図１において、参照符号２００１はクロックレシーバ、２００２は制御信号発生回路、２００３および２００４は位相インターポレータ、そして、２００５はデータレシーバを示している。
図１に示すシステムは、クロック信号が入力されるクロックレシーバ２００１およびクロックレシーバ２００１の出力により制御コード（ディジタル制御コード）を出力する制御信号発生回路２００２を備え、制御信号発生回路２００２からの制御コードによりクロック用位相インターポレータ（マスター）２００３を制御してクロックＣＫ１の位相をレシーバ２００１に入力されたクロック（入力クロック）と同期させるようになっている。
【０００６】
ここで、制御信号発生回路２００２からの制御コードは、データ用位相インターポレータ（スレーブ）２００４にも入力され、クロックＣＫ２をデータレシーバ２００５へ供給するようになっている。具体的に、複数本のデータ線を使用してデータを並列に伝送する場合、例えば、１つのクロックレシーバ用の位相インターポレータ２００３に対して複数（データ線と同じ数）のデータレシーバ用の位相インターポレータ２００４が設けられている。そして、各データレシーバ用の位相インターポレータ２００４では、制御信号発生回路２００２からの制御コードに従ってクロックＣＫ２を発生してデータレシーバ２００５に供給する。なお、スレーブの位相インターポレータとしては、各データ線に設けられたデータレシーバ用のものに限定されず、様々な同期クロックを使用する回路に設けられている。
【０００７】
図２および図３は従来の位相合成回路の一例を示す図である。
図２に示されるように、従来の位相合成回路（位相インターポレータ）２００３（２００４）は、例えば、制御信号発生回路２００２からの制御コードにより対応する電流（重み電流）Ｉ１〜Ｉ４を出力するＤ／Ａコンバータ２３４０、および、互いに９０度の位相差を有する４つクロック信号φ１〜φ４を発生する４相クロック発生回路２３５０を備えている。
【０００８】
さらに、図３に示されるように、位相インターポレータ２００３（２００４）において、Ｄ／Ａコンバータ２３４０からの各電流Ｉ１〜Ｉ４はそれぞれ対応するランジスタ２３２１〜２３２４に流され、重みＷ１〜Ｗ４として各差動対トランジスタ（２３０１，２３０２；２３０４，２３０５；２３０７，２３０８；２３１０，２３１１）に接続されたトランジスタ２３０３，２３０６，２３０９，２３１２のゲートに与えられる。各差動対トランジスタ（２３０１，２３０２；２３０４，２３０５；２３０７，２３０８；２３１０，２３１１）のゲートには、それぞれ異なる位相クロック信号（φ１，φ３；φ２，φ４；φ３，φ１；φ４，φ２）が供給され、重みＷ１〜Ｗ４に応じて制御されコンパレータ２３２０を介してクロックＣＫ１（ＣＫ２）が出力される。なお、図３において、参照符号２３３０は負荷を示し、この負荷２３３０はｐＭＯＳトランジスタ２３３１〜２３３４で構成されている。
【０００９】
図２および図３に示す位相インターポレータでは、４つの位相クロック信号φ１〜φ４から重み付き和の積分に対応する電圧波形を発生し、この波形をコンパレータ２３２０でパルス波に変換することで任意の位相を発生させる。ここで、重みＷ１〜Ｗ４は、制御コードに基づいて発生され、マスターの位相インターポレータ２００３と同様に、スレーブの位相インターポレータ２００４にも制御コードを供給してクロックを発生させるようになっている。
【００１０】
【発明が解決しようとする課題】
図１に示すようなマスターおよびスレーブの位相インターポレータを有するシステムにおいて、位相インターポレータが制御コードと出力位相との関係に非線型性がある場合、マスター側とスレーブ側、或いは、各スレーブ側の位相インターポレータの出力にはこの非線型性に起因する位相誤差が含まれることになる。また、各位相インターポレータは、例えば、各トランジスタの特性ばらつき等に起因した微妙な特性誤差が存在し、データ転送レートを上げるためにクロック周波数をより一層高速化すると、これらの誤差が問題となって来る。そのため、位相インターポレータにおける制御コードと出力位相との非線型性は極力小さくする必要があり、各トランジスタの特性を制御するための半導体製造技術の向上と共に、重み付き和の発生回路およびコンパレータの設計を細心の注意を持って行わなければならない。
【００１１】
しかしながら、重み付き和の発生回路やコンパレータはアナログ回路であるが、半導体プロセスの微細化とそれに伴う電源電圧の低下等によりリニアリティの高い回路の設計が非常に困難になって来ている。さらに、複数のデータ線（信号線）により伝送される信号は、各信号線の長さや寄生容量等の様々な要因によりその位相は微妙にずれているが、これら各信号線により伝えられるデータを全て最適なタイミングで取り込むことは困難であった。
【００１２】
本発明は、上述した従来技術が有する課題に鑑み、高いリニアリティを持つ位相合成回路およびタイミング信号発生回路をアナログ回路に必要以上のリニアリティを要求することなく実現することを目的とする。さらに、本発明は、位相合成回路の出力信号のタイミングを個別に制御することも目的とする。
【００１３】
【課題を解決するための手段】
本発明に係るタイミング信号発生回路は、制御コード発生手段と、制御コード変換手段と、重み付き和発生手段とを備えて構成される。制御コード発生手段は、位相制御のための第１のディジタル制御コードを発生し、制御コード変換手段は、第１のディジタル制御コードを変換して第２のディジタル制御コードを発生する。重み付き和発生手段は、入力された複数の位相クロック信号に第２のディジタル制御コードに対応した重みを与えて和を生成する。そして、第１のディジタル制御コードと第２のディジタル制御コードとの関係を調整することにより、第１のディジタル制御コードと出力クロックの位相との関係を制御する。
【００１４】
本発明に係る位相合成回路は、制御コード変換手段および重み付き和発生手段を備え、制御コード変換手段は入力された第１のディジタル制御コードを変換して第２のディジタル制御コードを発生し、また、重み付き和発生手段は入力された複数の位相クロック信号に第２のディジタル制御コードに対応した重みを与えて和を生成する。そして、第１のディジタル制御コードと第２のディジタル制御コードとの関係を調整することにより、第１のディジタル制御コードと出力クロックの位相との関係を制御する。
【００１５】
これにより、高いリニアリティを持つタイミング信号発生回路或いは位相合成回路をアナログ回路に必要以上のリニアリティを要求することなく実現することができる。
図４は本発明に係る位相合成回路の原理構成を示すブロック図である。
図１において、参照符号２４００は制御コード変換回路、２５００は重み付き和発生回路、そして、２４２０はコンパレータを示している。ここで、重み付き和発生回路２５００は、前述した図２および図３に示す位相合成回路におけるＤ／Ａコンバータアレイ２３４０、負荷２３３０、並びに、トランジスタ２３０１〜２３１２および２３２１〜２３２４を含めた構成に相当する。
【００１６】
図４に示されるように、本発明の位相合成回路は、制御コード（入力コード）が制御コード変換回路２４００を介して重み付き和発生回路２５００に入力される。すなわち、本発明の位相合成回路は、位相インターポレータの入力コード（図１における制御信号発生回路の出力）と、多相クロック（例えば、４相クロックφ１〜φ４）に対して重み付けの和を取る重み付き和発生回路２５００との間に制御コード変換回路２４００を介在させるようになっている。ここで、重み付き和発生回路２５００の分解能は、入力コード（制御コード）のビット数に対応する値よりも十分高く（すなわち、小さい位相ステップとなるように）している。
【００１７】
図５は図４に示す位相合成回路の動作を説明するための図である。図５（ａ）において、参照符号ＡＬは位相合成回路の出力信号の位相と制御コードとの間の理想的な曲線（理想直線）を示し、また、ＲＬｏは従来の位相合成回路（制御コード変換回路２４００を持たないもの）における出力信号の位相と制御コードとの間の特性曲線を示す。さらに、図５（ｂ）において、参照符号ＲＬは本発明に係る図４の位相合成回路における出力信号の位相と制御コードとの間の特性曲線（理想直線にほぼ一致）を示している。
【００１８】
図５（ａ）と図５（ｂ）との比較から明らかなように、本発明に係る位相合成回路によれば、重み付き和発生回路に対して直接制御コードを入力した場合に、その制御コードと出力位相との間に非線型性があったとしても、制御コード変換回路２４００によりその非線型性を補正するように、制御コード（入力コード）を変換して重み制御コード（変換された重み制御コード）を重み付き和発生回路に供給することで位相合成回路全体としてのリニアリティを大きく向上させることが可能になる。
【００１９】
このように、本発明の位相合成回路（タイミング信号発生回路）によれば、重み付き和発生回路（重み発生回路）およびコンパレータ等のアナログ回路のリニアリティを過度に要求することなく、若干のディジタル回路の付加により全体としてのリニアリティを高くすることができる。
【００２０】
【発明の実施の形態】
以下、本発明に係る位相合成回路およびタイミング信号発生回路の各実施例を図面に従って詳述する。
図６および図７は本発明に係る位相合成回路の第１実施例を示す図である。
図６において、参照符号２５１１〜２５１４は、入力コード（制御コード）を制御コード変換回路２４００で変換した変換後制御コードに従って電流（重み電流）Ｉ１〜Ｉ４を出力する電流Ｄ／Ａコンバータを示している。ここで、図４における重み付き和発生回路２５００は、図６および図７に示す位相合成回路（位相インターポレータ）におけるＤ／Ａコンバータ（Ｄ／Ａコンバータアレイ）２５１１〜２５１４、負荷２４３０、並びに、トランジスタ２４０１〜２４１２および２４２１〜２４２４を含めた構成に相当する。また、トランジスタ２４０１，２４０２；２４０４，２４０５；２４０７，２４０８；２４１０，２４１１の各ゲートに入力される位相クロック信号（φ１，φ３；φ２，φ４；φ３，φ１；φ４，φ２）は、例えば、チップの外部から供給されるクロックに同期してＰＬＬを用いて発生され、これら位相クロック信号φ１〜φ４は、例えば、互いに９０度の位相差を有している。
【００２１】
図６に示されるように、本第１実施例の位相合成回路（位相インターポレータ）は、制御コードと出力位相との関係が線型的になるように、入力コード（例えば、図１における制御信号発生回路２００２からの制御コード）を制御コード変換回路２４００で変換してＤ／Ａコンバータ２５１１〜２５１４に供給するようになっている。すなわち、制御コードと出力位相との関係が線型的になるように制御コード変換回路２４００で変換された変換後重み制御コードが各Ｄ／Ａコンバータ２５１１〜２５１４に入力され、この変換後重み制御コードに対応する電流（重み電流）Ｉ１〜Ｉ４がＤ／Ａコンバータ２５１１〜２５１４から出力される。
【００２２】
この後の動作は、前述した図３と同様であり、Ｄ／Ａコンバータ２５１１〜２５１４からの各電流Ｉ１〜Ｉ４はそれぞれ対応するランジスタ２４２１〜２４２４に流され、重みＷ１〜Ｗ４として各差動対トランジスタ（２４０１，２４０２；２４０４，２４０５；２４０７，２４０８；２４１０，２４１１）に接続されたトランジスタ２４０３，２４０６，２４０９，２４１２のゲートに与えられる。各差動対トランジスタ（２４０１，２４０２；２４０４，２４０５；２４０７，２４０８；２４１０，２４１１）のゲートには、それぞれ異なる位相クロック信号（φ１，φ３；φ２，φ４；φ３，φ１；φ４，φ２）が供給され、重みＷ１〜Ｗ４に応じて制御されコンパレータ２４２０を介してクロック（図１におけるクロックＣＫ１，ＣＫ２に相当）が出力される。なお、図７において、参照符号２４３０は負荷を示し、この負荷２４３０はｐＭＯＳトランジスタ２４３１〜２４３４で構成されている。
【００２３】
図８は本発明の位相合成回路における重みの変化の一例を示す図であり、図８（ａ）は重みＷ１，Ｗ３を示し、図８（ｂ）は重みＷ２，Ｗ４を示している。
重みＷ１〜Ｗ４（電流Ｄ／Ａコンバータ２５１１〜２５１４の出力電流）は、例えば、図８（ａ）および（ｂ）に示されるように変化する。ここで、縦軸Ｉは電流を示し、また、横軸θは位相合成回路の出力位相を示し、重みＷ１が最大値Ｗｍａｘをとったときの出力位相を位相の原点としている。
【００２４】
図８（ａ）および（ｂ）に示されるように、各重みＷｎ（Ｗ１〜Ｗ４）は、最高で最大値Ｗｍａｘ、最低で最小値Ｗｍｉｎという値をとり、どの出力位相でも非ゼロの値（所定のバイアス電流が含まれる）となっている。すなわち、Ｄ／Ａコンバータ２５１１〜２５１４により発生される重み（電流）Ｗ１〜Ｗ４には、重みが与えられるトランジスタの動作等を確実なものとするために、所定（Ｗｍｉｎ）のバイアス電流が含まれるようになっている。
【００２５】
図８（ａ）および（ｂ）の例では、各重みＷｎ（Ｗ１〜Ｗ４）は、下半分をクランプした三角波となっている。
本第１実施例では、入力コードは６ビットで一周期であり、変換後重み制御コードは９ビットで一周期となっており、制御コード変換回路２４００は、６ビットの入力コードから９ビットの重み制御コードを発生させる。ここで、６ビットの入力コード（制御信号発生回路２００２の出力制御コード）と各位相インターポレータの出力位相の関係が非線型であったとしても、入力コードと変換後重み制御コードの関係をこの非線型性が打ち消されるように選ぶことで全体としての入力−出力特性を線型なものとすることができる。
【００２６】
このように、本第１実施例に係る位相合成回路（位相インターポレータ）によれば、各位相インターポレータ（各スレーブ）において、それぞれ制御コード変換回路２４００で入力コード（制御コード）と出力位相との関係が線型的になるように変換後重み制御コードに変換して各Ｄ／Ａコンバータ２５１１〜２５１４に供給することにより、マスターの位相インターポレータ（２００３）と同様に、スレーブの位相インターポレータ（２００４）の出力（位相）も入力クロックに厳密に同期させることが可能になる。
【００２７】
図９は本発明に係る位相合成回路の第２実施例を示すブロック図である。
図９に示されるように、本第２実施例は、入力コードから変換後重み制御コードへの変換をメモリ（レジスタアレイ）２４５０に格納したデータに従ってデコーダ２４４０が変換するようになっている。ここで、６ビットの入力コードから９ビットの変換後重み制御コードを発生させる場合、入力コードと変換後重み制御コードとの対応を格納するメモリは、変換後重み制御コードの９ビット×２6（入力コードの６４ワード分）と少ないので、レジスタアレイ２４５０として構成することができる。なお、入力コードは変換後重み制御コードを格納したメモリ（レジスタアレイ２４５０）のアドレスとして用いられ、デコーダ２４４０は対応するアドレスのデータを変換後重み制御コードとして出力する。
【００２８】
本第２実施例では、メモリの内容を変えることにより入力コードと出力位相（変換後重み制御コード）の対応関係をフレキシブルに変えることができる利点がある。また、製造プロセスによる特性バラツキを補償することも可能である。
図１０は本発明に係る位相合成回路の第３実施例を示すブロック図である。
図１０と図９との比較から明らかなように、本第３実施例は、上述した第２実施例における入力コードをデコーダ２４４０に直接供給する代わりに、アップダウン信号をアップダウンカウンタ２４７０に入力し、デコーダ２４６０がこのアップダウンカウンタ２４７０の出力によりレジスタアレイ２４５０から対応する変換後重み制御コードを出力して位相制御を行うようになっている。
【００２９】
すなわち、本第３実施例では、アップダウン信号により使用する重み制御コードのアドレスをインクリメント或いはデクリメントし、その指定されたレジスタアレイ２４５０に格納された変換後重み制御コードをレジスタアレイ２４５０から読み出し、その値を使って重み付き和の生成を行うようになっている。これは、例えば、スレーブの位相インターポレータに対しては、全ての入力コード（制御コード）を供給するよりもアップダウン信号を供給する方がアップダウン信号（制御コード）を伝えるための信号線の本数を低減することができて好ましい。
【００３０】
図１１は本発明に係る位相合成回路の第４実施例としての制御コード変換回路を示すブロック図である。
本第４実施例は、前述した図９に示す第２実施例におけるレジスタアレイ２４５０およびデコーダ２４４０の代わりにシフトレジスタアレイ２４６０を使用して制御コード変換回路２４００を構成したものである。
【００３１】
すなわち、図１１に示されるように、本第４実施例において、制御コード変換回路２４００は、６４ワードのシフトレジスタを９ビット分備えて構成され、シフト信号（アップダウン信号）により右シフト或いは左シフトを行うことによって、例えば、６ビットの入力コードに対応した９ビットの出力コード（変換後重み制御コード）を得るようになっている。本第４実施例では、多チャネル伝送路のそれぞれに取り付けられたスレーブ位相インターポレータの位相を制御する場合に、チャネル毎のスキューを適切に保ったまま同期運転を行うことができる利点がある。
【００３２】
図１２は本発明に係る位相合成回路の第５実施例を説明するための出力位相と制御コードとの関係を示す図である。
本第５実施例は、入力コードに対応する変換後重み制御コードと出力位相との関係を位相インターポレータが使用する位相範囲内でできる限りリニアにしたものである。すなわち、本第５実施例では、３６０度（２π）の全ての範囲（クロックの１周期の範囲）ではなく、位相インターポレータが使用する範囲（例えば、９０度〜２７０度）においてリニアになるように入力コードと変換後重み制御コードとの関係を選ぶようになっている。このように、位相インターポレータが使用する範囲が限定されることが分かっている場合には、より高い分解能を得ることも可能である。このように、本第５実施例では、通常望ましい特性である高いリニアリティと高い分解能を実現できる利点がある。
【００３３】
図１３は本発明に係る位相合成回路の第６実施例を示す回路図である。
図１３と前述した図２および図３との比較から明らかなように、本第６実施例は、従来の位相合成回路における通常の重み発生回路（重み付き和発生回路）に加えて補正重みを発生させる電流Ｄ／Ａコンバータ（補正用Ｄ／Ａコンバータ）２４８０Ｃを設けるようになっている。すなわち、本第６実施例では、コンパレータ２３２０の入力に対して、補正用Ｄ／Ａコンバータ２４８０の出力を供給し、入力コードに対する出力位相の非線形性を補正するようになっている。この補正用Ｄ／Ａコンバータ２４８０には、入力コード（例えば、６ビット）を補正用制御コードに変換する補正用制御コード変換回路２４９０の出力（例えば、４ビット）が供給されている。
【００３４】
ところで、本第６実施例では、例えば、入力コード（変換後重み制御コード：６ビット）から各重み電流Ｉ１〜Ｉ４を発生する電流Ｄ／Ａコンバータ（Ｄ／Ａコンバータアレイ２３４０）の分解能は従来と同様に６ビットのままであり、上述した図６に示す第１実施例のように分解能を９ビットとする必要はない。このＤ／Ａコンバータアレイ（２３４０）が通常の重みの範囲で得られる非直線性（理想的な直線関係からのずれ）の幅をカバーするだけの電流出力範囲を持っているのはいうまでもない。また、補正用Ｄ／Ａコンバータ２４８０は、補正用制御コード変換回路２４９０により入力コードが変換された例えば、４ビットの補正コードをＤ／Ａ変換すればよく、全体としての回路構成を簡略することが可能である。
【００３５】
このように、本第６実施例は、通常の重みと補正の重みとを合成した合成重みが位相発生に用いられるため、補正の重みの値を適当に選ぶことで入力コードと出力位相の間の直線性を改善することができ、そして、補正用のデータのビット数を小さくして記憶装置等の回路量が削減することができると共に、より精密な非線型性の補正が可能になる。
【００３６】
図１４は本発明に係る位相合成回路の第７実施例を示す回路図である。図１４において、参照符号２６１０は制御コード変換回路、２６２０は位相インターポレータ、２６３０は位相比較回路、そして、２６４０は校正用制御回路を示している。なお、本第７実施例の位相合成回路としては、位相インターポレータ２６２０の他に制御コード変換回路２６１０、相比較回路２６３０、および、校正用制御回路２６４０も含むことになる。
【００３７】
図１４に示されるように、本第７実施例は、外部からの基準クロックを受け取り、位相比較回路２６３０で出力クロックと基準クロックとの位相比較を行って校正用制御回路２６４０を介して制御変換回路２６１０のメモリ（例えば、図９に示す第２実施例におけるレジスタアレイ２４５０に相当）に書き込みを行うようになっている。このメモリに対する書き込み処理は、例えば、システムの電源投入時等の初期設定段階等で行われる。
【００３８】
本第７実施例では、入力コードと変換後重み制御コードとの対応関係を外部から加えた基準クロックの位相を用いて校正するようになっている。すなわち、校正を行うためには外部から可変位相の基準クロックを与えると共に、位相インターポレータ２６２０側に、基準クロックと出力クロックの位相を比較する位相比較回路２６３０、および、比較した結果（位相の進み遅れに対応する「０」、「１」のディジタル信号）を処理するディジタルフィルタ等を有する校正用制御回路２６４０等から構成される位相ロックループを適用するようになっている。そして、外部から所望の入力コードを与えると同時にそのときに出力して欲しい位相を持つ基準クロックを与え、この状態で位相ロックループを動作させて変換後重み制御コードを出力クロックが基準クロックと一致するような値に調整し、そのときの入力コードおよび変換後重み制御コードの値をメモリに書き込む。この操作を入力コードの全てに対して行うことにより、出力クロックの所定の位相出力範囲（例えば、１周期３６０度（２π）の全範囲）に渡って任意の依存性を得ることができる。
【００３９】
図１５は本発明に係る位相合成回路の第８実施例を示す回路図である。
上述した第７実施例では、全ての入力コードに対して基準クロックによる校正を行うものであるが、本第８実施例は、全入力コードにおける一部の値だけで校正を行うものである。具体的に、本第８実施例では、４つの点（例えば、９０度、１８０度、２７０度、３６０度（０度））だけで基準クロックを使用した校正を行い、その間の入力コードに対しては、校正用制御回路２６５０が変換後重み制御コードを線形補間により発生させるようになっている。
【００４０】
図１６は図１５に示す位相合成回路の動作を説明するための図である。
図１６（ａ）において、参照符号ＡＬは位相合成回路の出力信号の位相と制御コードとの間の理想的な曲線（理想直線）を示し、また、ＲＬｏは制御コード変換を行わない場合の出力信号の位相と制御コードとの間の特性曲線を示す。さらに、図１６（ｂ）において、参照符号ＲＬは本第８実施例の位相合成回路における出力信号の位相と制御コードとの間の特性曲線（線形補間したもの）を示している。
【００４１】
図１６（ａ）に示されるように、一般に位相インターポレータ（位相合成回路）の非線型性はゆるやかなＳ字型にうねった形をしている場合がほとんどであるため、例えば、入力コードの９０度、１８０度、２７０度、３６０度（０度）の４点だけで基準クロックによる校正を行って変換後重み制御コードを発生し、その間の入力コードに対しては線形補間により変換後重み制御コードを発生させたとしても、十分な線形特性をもたせることが可能である。このように、本第８実施例は、所望の特性が線型である場合にはこのような数点だけの校正を行うことにより、校正のための信号発生器を簡略化すると共に、校正に要する時間を短縮することができるという利点がある。
【００４２】
図１７は本発明に係る位相合成回路の第９実施例を説明するための図である。図１７に示されるように、本第９実施例は、出力クロックの位相を制御するための可変の基準クロックを使う代わりに、位相インターポレータの駆動クロック（例えば、４位相クロックφ１〜φ４内の１つのクロックφ１）とわずかに周波数が異なる基準クロックを用いる。
【００４３】
具体的に、例えば、位相インターポレータの駆動クロックφ１と１００ｐｐｍの周波数偏差のあるクロックを基準クロックとして用いると、１０4クロックサイクルで位相差が１周期３６０度（２π）となる。この周波数偏差は、位相インターポレータを含む校正用位相ロックループで十分にトラッキングすることができ、この程度のクロックサイクル数の区間では２つのクロック位相は時間に対し直線的にずれていくと考えてよい。従って、位相ロックループでトラキングされたコード値とクロックサイクル数の関係を積算（積算の周期は位相差が３６０度となるタイミングを１周期とする）することで、入力コードと出力クロックの位相を線型とする変換後重み制御コードの値を得ることができる。
【００４４】
上述したように、本発明の各実施例によれば、重み付きの和の発生回路やコンパレータなどのアナログ回路のリニアリティに必要以上の高精度を要求することなく高い精度のリニアリティ（或いは、所望の任意の依存性）の入力コード対出力位相特性を有する位相インターポレータを得ることができる。
（付記１）  位相制御のための第１のディジタル制御コードを発生する制御コード発生手段と、
前記第１のディジタル制御コードを変換して第２のディジタル制御コードを発生する制御コード変換手段と、
入力された複数の位相クロック信号に前記第２のディジタル制御コードに対応した重みを与えて和を生成する重み付き和発生手段とを備え、
前記第１のディジタル制御コードと前記第２のディジタル制御コードとの関係を調整することにより、該第１のディジタル制御コードと出力クロックの位相との関係を制御するようにしたことを特徴とするタイミング信号発生回路。
【００４５】
（付記２）  付記１に記載のタイミング信号発生回路において、前記第２のディジタル制御コードのビット数は、前記第１のディジタル制御コードのビット数よりも多いことを特徴とするタイミング信号発生回路。
（付記３）  付記１に記載のタイミング信号発生回路において、さらに、前記重み付き和発生手段の出力をクロックに変換するコンパレータ回路を備えることを特徴とするタイミング信号発生回路。
【００４６】
（付記４）  付記１に記載のタイミング信号発生回路において、さらに、前記第１のディジタル制御コードに対応する前記第２のディジタル制御コードを記憶する記憶手段を備え、該第１のディジタル制御コードをアドレスとして前記記憶手段から対応する該第２のディジタル制御コードを読み出して変換を行うことを特徴とするタイミング信号発生回路。
【００４７】
（付記５）  付記１に記載のタイミング信号発生回路において、さらに、前記第１のディジタル制御コードに対応する前記第２のディジタル制御コードを記憶する記憶手段を備え、該第１のディジタル制御コードに応じたアップダウン信号により前記記憶手段から対応する該２のディジタル制御コードを読み出して変換を行うことを特徴とするタイミング信号発生回路。
【００４８】
（付記６）  付記４または５のいずれか１項に記載のタイミング信号発生回路において、前記記憶手段は、レジスタアレイまたはメモリであることを特徴とするタイミング信号発生回路。
（付記７）  付記５に記載のタイミング信号発生回路において、前記記憶手段は、シフトレジスタアレイであり、前記アップダウン信号は該シフトレジスタアレイに対して供給されることを特徴とするタイミング信号発生回路。
【００４９】
（付記８）  付記４〜７のいずれか１項に記載のタイミング信号発生回路において、前記記憶手段は、前記出力クロックの一周期の分割数をカバーする容量を有し、前記第１のディジタル制御コードに対応する前記第２のディジタル制御コードを記憶することを特徴とするタイミング信号発生回路。
（付記９）  付記４〜８のいずれか１項に記載のタイミング信号発生回路において、さらに、
校正用位相を与える基準クロックと前記出力クロックとの位相を比較する位相比較回路と、
前記基準クロックの位相を前記第１のディジタル制御コードに対応して順次変化させ、前記出力クロックの位相を校正するための前記第２のディジタル制御コードを確認して前記記憶手段に記憶する校正用制御回路とを備え、
該校正用制御回路により前記第１のディジタル制御コードと前記第２のディジタル制御コードとの関係を所望のものに制御することを特徴とするタイミング信号発生回路。
【００５０】
（付記１０）  付記９に記載のタイミング信号発生回路において、前記校正用制御回路は、前記第１のディジタル制御コードの中で選ばれた複数の点において、前記出力クロックの位相と所望の基準位相との誤差が最少となるように前記第２のディジタル制御コードを校正し、該校正された複数の点以外の前記第１の制御コードに対しては当該校正を行った点の間を補間するようにして前記第２の制御コードを規定することを特徴とするタイミング信号発生回路。
【００５１】
（付記１１）  付記９に記載のタイミング信号発生回路において、前記基準クロックは前記複数の位相クロック信号とは異なる周波数であり、該基準クロックに前記出力クロックの位相がロックする位相ロックループを備え、位相ロックが成立した状態での前記第２のディジタル制御コードを該基準クロックと該複数の位相クロック信号との間の位相ずれが複数周期となる時間に渡って観察し、その結果を用いて該第２のディジタル制御コードを規定することを特徴とするタイミング信号発生回路。
【００５２】
（付記１２）  付記９〜１１のいずれか１項に記載のタイミング信号発生回路において、前記第１のディジタル制御コードと前記出力クロックの位相との関係をできるだけリニアになるように前記第２のディジタル制御コードを規定したことを特徴とするタイミング信号発生回路。
（付記１３）  付記１に記載のタイミング信号発生回路において、さらに、
前記各位相クロック信号の重みを補正するための補正重み発生回路と、
該補正重み発生回路で発生される補正重みを制御する補正コードを前記第１のディジタル制御コードから発生させる補正コード発生手段とを備え、
前記第１のディジタル制御コードと前記補正コードの組が実質的に前記第２のディジタル制御コードを構成することを特徴とするタイミング信号発生回路。
【００５３】
（付記１４）  入力された第１のディジタル制御コードを変換して第２のディジタル制御コードを発生する制御コード変換手段と、
入力された複数の位相クロック信号に前記第２のディジタル制御コードに対応した重みを与えて和を生成する重み付き和発生手段とを備え、
前記第１のディジタル制御コードと前記第２のディジタル制御コードとの関係を調整することにより、該第１のディジタル制御コードと出力クロックの位相との関係を制御するようにしたことを特徴とする位相合成回路。
【００５４】
（付記１５）  付記１４に記載の位相合成回路において、前記第２のディジタル制御コードのビット数は、前記第１のディジタル制御コードのビット数よりも多いことを特徴とする位相合成回路。
（付記１６）  付記１４に記載の位相合成回路において、さらに、前記重み付き和発生手段の出力をクロックに変換するコンパレータ回路を備えることを特徴とする位相合成回路。
【００５５】
（付記１７）  付記１４に記載の位相合成回路において、さらに、前記第１のディジタル制御コードに対応する前記第２のディジタル制御コードを記憶する記憶手段を備え、該第１のディジタル制御コードをアドレスとして前記記憶手段から対応する該第２のディジタル制御コードを読み出して変換を行うことを特徴とする位相合成回路。
【００５６】
（付記１８）  付記１４に記載の位相合成回路において、さらに、前記第１のディジタル制御コードに対応する前記第２のディジタル制御コードを記憶する記憶手段を備え、該第１のディジタル制御コードに応じたアップダウン信号により前記記憶手段から対応する該２のディジタル制御コードを読み出して変換を行うことを特徴とする位相合成回路。
【００５７】
（付記１９）  付記１７または１８のいずれか１項に記載の位相合成回路において、前記記憶手段は、レジスタアレイまたはメモリであることを特徴とする位相合成回路。
（付記２０）  付記１８に記載の位相合成回路において、前記記憶手段は、シフトレジスタアレイであり、前記アップダウン信号は該シフトレジスタアレイに対して供給されることを特徴とする位相合成回路。
【００５８】
（付記２１）  付記１７〜２０のいずれか１項に記載の位相合成回路において、前記記憶手段は、前記出力クロックの一周期の分割数をカバーする容量を有し、前記第１のディジタル制御コードに対応する前記第２のディジタル制御コードを記憶することを特徴とする位相合成回路。
（付記２２）  付記１７〜２１のいずれか１項に記載の位相合成回路において、さらに、
校正用位相を与える基準クロックと前記出力クロックとの位相を比較する位相比較回路と、
前記基準クロックの位相を前記第１のディジタル制御コードに対応して順次変化させ、前記出力クロックの位相を校正するための前記第２のディジタル制御コードを確認して前記記憶手段に記憶する校正用制御回路とを備え、
該校正用制御回路により前記第１のディジタル制御コードと前記第２のディジタル制御コードとの関係を所望のものに制御することを特徴とする位相合成回路。
【００５９】
（付記２３）  付記２２に記載の位相合成回路において、前記校正用制御回路は、前記第１のディジタル制御コードの中で選ばれた複数の点において、前記出力クロックの位相と所望の基準位相との誤差が最少となるように前記第２のディジタル制御コードを校正し、該校正された複数の点以外の前記第１の制御コードに対しては当該校正を行った点の間を補間するようにして前記第２の制御コードを規定することを特徴とする位相合成回路。
【００６０】
（付記２４）  付記２２に記載の位相合成回路において、前記基準クロックは前記複数の位相クロック信号とは異なる周波数であり、該基準クロックに前記出力クロックの位相がロックする位相ロックループを備え、位相ロックが成立した状態での前記第２のディジタル制御コードを該基準クロックと該複数の位相クロック信号との間の位相ずれが複数周期となる時間に渡って観察し、その結果を用いて該第２のディジタル制御コードを規定することを特徴とする位相合成回路。
【００６１】
（付記２５）  付記２２〜２４のいずれか１項に記載の位相合成回路において、前記第１のディジタル制御コードと前記出力クロックの位相との関係をできるだけリニアになるように前記第２のディジタル制御コードを規定したことを特徴とする位相合成回路。
（付記２６）  付記１４に記載の位相合成回路において、さらに、
前記各位相クロック信号の重みを補正するための補正重み発生回路と、
該補正重み発生回路で発生される補正重みを制御する補正コードを前記第１のディジタル制御コードから発生させる補正コード発生手段とを備え、
前記第１のディジタル制御コードと前記補正コードの組が実質的に前記第２のディジタル制御コードを構成することを特徴とする位相合成回路。
【００６２】
【発明の効果】
以上、詳述したように、本発明によれば、高いリニアリティを持つ位相合成回路およびタイミング信号発生回路をアナログ回路に必要以上のリニアリティを要求することなく実現することができる。さらに、本発明によれば、位相合成回路の出力信号のタイミングを個別に制御することもできる。
【図面の簡単な説明】
【図１】マスターおよびスレーブの位相合成回路を有するシステムの一例を示すブロック図である。
【図２】従来の位相合成回路の一例を示す図（その１）である。
【図３】従来の位相合成回路の一例を示す図（その２）である。
【図４】本発明に係る位相合成回路の原理構成を示すブロック図である。
【図５】図４に示す位相合成回路の動作を説明するための図である。
【図６】本発明に係る位相合成回路の第１実施例を示す図（その１）である。
【図７】本発明に係る位相合成回路の第１実施例を示す図（その２）である。
【図８】本発明の位相合成回路における重みの変化の一例を示す図である。
【図９】本発明に係る位相合成回路の第２実施例を示すブロック図である。
【図１０】本発明に係る位相合成回路の第３実施例を示すブロック図である。
【図１１】本発明に係る位相合成回路の第４実施例としての制御コード変換回路を示すブロック図である。
【図１２】本発明に係る位相合成回路の第５実施例を説明するための出力位相と制御コードとの関係を示す図である。
【図１３】本発明に係る位相合成回路の第６実施例を示す回路図である。
【図１４】本発明に係る位相合成回路の第７実施例を示す回路図である。
【図１５】本発明に係る位相合成回路の第８実施例を示す回路図である。
【図１６】図１５に示す位相合成回路の動作を説明するための図である。
【図１７】本発明に係る位相合成回路の第９実施例を説明するための図である。
【符号の説明】
２００１…クロックレシーバ
２００２…制御信号発生回路
２００３…クロック用位相インターポレータ（マスター）
２００４…データ用位相インターポレータ（スレーブ）
２００５…データレシーバ
２４００、２６１０…制御コード変換回路
２５００…重み付き和発生回路
２５１１〜２５１４…電流Ｄ／Ａコンバータ（電流Ｄ／Ａコンバータアレイ）
２３２０，２４２０…コンパレータ
２３３０，２４３０…負荷
２４４０，２４６０…デコーダ
２４５０…レジスタアレイ
２４７０…アップダウンカウンタ
２４８０…補正用Ｄ／Ａコンバータ
２４９０…補正用制御コード変換回路
２６３０…位相比較回路
２６４０，２６５０…校正用制御回路
【図１】
0003880302.tif 000002
【図２】
0003880302.tif 000003
【図３】
0003880302.tif 000004
【図４】
0003880302.tif 000005
【図５】
0003880302.tif 000006
【図６】
0003880302.tif 000007
【図７】
0003880302.tif 000008
【図８】
0003880302.tif 000009
【図９】
0003880302.tif 000010
【図１０】
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【図１１】
0003880302.tif 000012
【図１２】
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【図１３】
0003880302.tif 000014
【図１４】
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【図１５】
0003880302.tif 000016
【図１６】
0003880302.tif 000017
【図１７】
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