(57)【特許請求の範囲】
【請求項１】
第１及び第２の電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
ゲートが前記第１または第２の電源端子の一方に電気的に接続された第１のＭＩＳＦＥＴからなり、前記第１及び第２の電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となるスイッチング素子と、
ソースが前記第１または第２の電源端子の他方及び前記スイッチング素子のドレインに電気的に接続され、サブが前記スイッチング素子のソースに電気的に接続され、ドレインが前記第１または第２の電源端子の一方に直接または他の素子を介して電気的に接続された第２のＭＩＳＦＥＴを含む内部回路素子を同一半導体基板上に有することを特徴とする半導体装置。
【請求項２】
第１及び第２の電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、
ゲートが前記第１または第２の電源端子の一方に電気的に接続された第１のＭＩＳＦＥＴからなり、前記第１及び第２の電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１のスイッチング素子と、
ゲートが前記第１または第２の電源端子の他方に電気的に接続された第２のＭＩＳＦＥＴからなり、前記第１及び第２の電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２のスイッチング素子と、
第３のＭＩＳＦＥＴ及び第４のＭＩＳＦＥＴを含む内部回路素子とを同一半導体基板上に有し、
前記第３のＭＩＳＦＥＴは、ソースが前記第１または第２の電源端子の他方及び前記第１のスイッチング素子のドレインに電気的に接続され、サブが前記第１のスイッチング素子のソースに電気的に接続され、ドレインが前記第４のＭＩＳＦＥＴを介して前記第１または第２の電源端子の一方に電気的に接続され、
前記第４のＭＩＳＦＥＴは、ソースが前記第１または第２の電源端子の一方及び前記第２のスイッチング素子のドレインに電気的に接続され、サブが前記第２のスイッチング素子のソースに電気的に接続され、ドレインが前記第３のＭＩＳＦＥＴを介して前記第１または第２の電源端子の他方に電気的に接続されたことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ構造の半導体装置及びこれを用いた電子機器に関する。
【０００２】
【従来の技術】
図６は通常のＭＩＳ構造半導体装置の概略図である。端子５１、５２は電源端子、５９は電源である。正常時は端子５１には正側電源が、端子５２には負側電源が接続され，内部回路素子５４に電源が供給される。５３は出力端子である。内部回路素子のに含まれる例としてＰ型ＭＩＳＦＥＴ５５，Ｎ型ＭＩＳＦＥＴ５６を示してある。１０は信号処理回路である。ＭＩＳＦＥＴのＰ型ＭＩＳＦＥＴ５５，Ｎ型ＭＩＳＦＥＴ５６には寄生的にダイオード５７、５８が存在するが、正常時には接続される電源とは逆方向なので寄生ダイオード５７、５８に電流は流れない。しかし、何らかの理由によりこの半導体装置に電源が逆接続された場合、即ち端子５１に負側電源、端子５２に正側電源が接続された逆接続時には、図７(ａ)(ｂ)に図示したように、寄生ダイオード５７、５８が順方向となってしまい、電源から内部回路素子に電流が流れる。この状態が続き電流が流れ続けると内部回路素子は発熱し、最悪の場合アルミ配線溶断やジャンクション破壊に至る。
【０００３】
図８に従来の電源逆接続時の破壊を防止した半導体装置の例を示す。電源端子と内部回路素子間にＰ／Ｎ接合で形成した破壊防止ダイオード６１を正常接続時の電源に対し順方向となるよう直列に挿入する。端子５１の電圧≧端子５２となる正常接続時にはダイオード６１が順方向となり、このダイオードに電流を流すことで内部回路素子に電源を供給する。電源の逆接続時等の端子５１の電圧＜端子５２の電圧となる異常な状態では、このダイオード６１が逆方向となるため、内部回路素子には電源からは電流が流れず破壊を防止することができる。
【０００４】
【発明が解決しようとする課題】
しかし、従来の電源逆接続時の破壊を防止した半導体装置には次の様な問題があった。それは破壊防止のスイッチング素子として挿入したダイオードのＶＦ（順方向降下電圧）がもたらす弊害である。ダイオードには必ずＶＦが存在するため、図８の回路の正常接続時においてダイオード６１のカソード側の電圧即ち内部回路素子に供給される正側電圧は、アノード側の電源電圧５１よりもＶＦだけ低下してしまう。このＶＦの電圧降下により出力端子のハイレベルは正側電源電圧よりも少なくともＶＦだけ低下した中間電位となってしまい、同電源で動作する他のＩＣとのインターフェイスが難しくなるといった問題がある。また出力端子から大電流を供給する必要がある場合、もしくは内部回路素子で大電流を消費する場合には、Ｐ型ＭＩＳＦＥＴ５５のインピーダンスによりさらに電圧が降下してしまいＶＦはより無視できないものとなってしまう。さらに挿入した破壊防止ダイオードでの発熱によるエネルギーのロスが発生するといった問題もある。
【０００５】
従来例の破壊防止用のスイッチ素子としてダイオードをあげたが、ダイオードの代わりにＦＥＴを使用したとしても同様である。ＦＥＴには必ずオン抵抗が存在し、ＦＥＴに電流が流れるとそこで電圧が降下するからである。スイッチ素子に電流を流して内部回路素子に電源を供給する必要がある従来例では、これらの問題が避けられないことになる。
【０００６】
そこで、本発明ではこのような課題を解決するもので、その目的とするところは出力電圧値低下の問題を改善し、大電流を外部に供給もしくは内部で消費することが可能であり、かつ電源逆接続時等の異常な場合にも破壊を防止した半導体装置及びこれを用いた電子機器を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置は、第１及び第２の電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、ゲートが前記第１または第２の電源端子の一方に電気的に接続された第１のＭＩＳＦＥＴからなり、前記第１及び第２の電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となるスイッチング素子と、ソースが前記第１または第２の電源端子の他方及び前記スイッチング素子のドレインに電気的に接続され、サブが前記スイッチング素子のソースに電気的に接続され、ドレインが前記第１または第２の電源端子の一方に直接または他の素子を介して電気的に接続された第２のＭＩＳＦＥＴを含む内部回路素子を同一半導体基板上に有することを特徴とする。
【０００８】
また本発明の半導体装置は、第１及び第２の電源端子に与えられる電源電圧に基づいて動作する半導体装置であって、ゲートが前記第１または第２の電源端子の一方に電気的に接続された第１のＭＩＳＦＥＴからなり、前記第１及び第２の電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第１のスイッチング素子と、ゲートが前記第１または第２の電源端子の他方に電気的に接続された第２のＭＩＳＦＥＴからなり、前記第１及び第２の電源端子に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる第２のスイッチング素子と、第３のＭＩＳＦＥＴ及び第４のＭＩＳＦＥＴを含む内部回路素子とを同一半導体基板上に有し、前記第３のＭＩＳＦＥＴは、ソースが前記第１または第２の電源端子の他方及び前記第１のスイッチング素子のドレインに電気的に接続され、サブが前記第１のスイッチング素子のソースに電気的に接続され、ドレインが前記第４のＭＩＳＦＥＴを介して前記第１または第２の電源端子の一方に電気的に接続され、前記第４のＭＩＳＦＥＴは、ソースが前記第１または第２の電源端子の一方及び前記第２のスイッチング素子のドレインに電気的に接続され、サブが前記第２のスイッチング素子のソースに電気的に接続され、ドレインが前記第３のＭＩＳＦＥＴを介して前記第１または第２の電源端子の他方に電気的に接続されたことを特徴とする。
【０００９】
また本発明に係る電子機器は上記の半導体装置を含むことを特徴とする。
【００１０】
【作用】
本発明の上記構成によれば、第１及び第２の電源端子に与えられる電源電圧の大小関係が正常な場合には、内部回路素子のＭＩＳＦＥＴのサブには導通したスイッチング素子を通じて第１または第２の電源端子から電圧が与えられるので正常に動作し、しかもソースは第１または第２の電源端子に直接接続され、内部回路素子へはこの第１または第２の端子から直接電源が供給されるため出力電圧値の低下が改善され、大電流を外部に供給もしくは内部で消費する事が可能である。第１及び第２の端子に与えられる電源電圧の大小関係が逆転した異常な場合には、スイッチング素子が非導通となり、かつ構造上存在する寄生ダイオードが逆方向となるので内部回路素子には電源からは電流が流れず破壊を防止することができる。
【００１１】
【発明の実施の形態】
以下、本発明について実施例に基づいて詳細に説明する。
【００１２】
図１は、本発明の第１の実施の形態を示す回路図である。この半導体装置はスイッチング素子１４と内部回路素子１６を同一半導体基板上に含む。１１、１２は電源端子。１３は出力端子である。１９は電源である。図１ではスイッチング素子１４の例としてＰ型のＭＩＳＦＥＴ１５を使用している。内部回路素子１６はソースが１１の端子に電気的に接続され、ドレインが１２の端子に電気的に接続されたＰ型のＭＩＳＦＥＴ１７を含んでいる。１８はＰ型のＭＩＳＦＥＴ１７のドレインと電源端子１２を電気的に接続するＮ型のＭＩＳＦＥＴである。１０は信号処理回路であり、Ｐ型のＭＩＳＦＥＴ１７、Ｎ型のＭＩＳＦＥＴ１８のゲートを駆動している。図１では正常時には１１の電圧≧１２の電圧となる電源電圧が与えられている。（以下この状態を「正常な状態」といい、１１の電圧＜１２の電圧となる電源が与えられた場合を「異常な状態」という。）
なお、Ｐ型のＭＩＳＦＥＴ１７のドレインと電源端子１２の間は少なくとも電気的に接続されていればよく、これらの間に図１の例の如くＮ型のＭＩＳＦＥＴの他、抵抗、ダイオードなどの他の素子が介在しても構わない。
【００１３】
また信号処理回路１０はＭＩＳＦＥＴのゲートを駆動できるものであればよく、例えばデジタル回路、アナログ回路、能動素子、受動素子など種々を採用できる。
【００１４】
図２は図１で使用しているＭＩＳＦＥＴに構造上存在する寄生ダイオードを示したものである。ＭＩＳＦＥＴ１５には寄生ダイオード２０が、ＭＩＳＦＥＴ１７には寄生ダイオード２１及び２２が、ＭＩＳＦＥＴ１８には寄生ダイオード２３がそれぞれ存在している。
【００１５】
正常な状態では、この半導体装置はＰ型ＭＩＳＦＥＴ１５のゲートが電源端子１２に接続されているためスイッチ素子は導通し、電源端子１１からＰ型ＭＩＳＦＥＴ１７のサブに電圧が与えられるので内部回路素子は正常に動作する。サブには電位を与えるだけなのでスイッチング素子に流れる電流は極めて少ない。電源端子から内部回路素子までにＶＦだけ低下してしまう図７の従来の例と比較して、Ｐ型ＭＩＳＦＥＴ１７のソースが電源端子に直接されている本実施例では、電源端子から内部回路素子１６までの電圧値の低下が全く無い。従って出力端子１３に出力される電圧値の低下には、スイッチング素子での電圧降下は含まれず純粋にＰ型ＭＩＳＦＥＴ１７のインピーダンスによるものだけとなり出力の低インピーダンス化が可能となる。出力を低インピダーンス化するには出力ＭＩＳＦＥＴ素子もしくはスイッチング素子面積を大きくする必要があり、チップサイズの増大を招くため、従来例と比べて大電流出力もしくはチップサイズの小型化が容易に可能となる利点を持つ。
【００１６】
一方電源の逆接続時の様な異常な状態では、スイッチング素子のＰ型ＭＩＳＦＥＴ１５は非導通となり、寄生ダイオード２０、２１は与えられた電源電圧に対し逆方向となり、電源から内部回路素子に電流が流れることはない。
【００１７】
つまり、第１の実施例では、電源が逆接続されると、トランジスタ１５、１７内の寄生ダイオード２０〜２３は図３のようになるので、端子１３と端子１１との間には電流経路が形成されないのである。
【００１８】
よって、第１の実施例では、破棄を防止する機能は従来と同様に持つことができるのである。
【００１９】
図４は本発明の他の実施例を示す半導体装置である。スイッチング素子１４の例としてＮ型のＭＩＳＦＥＴ３１を使用している。内部回路素子１６はソースが１２の端子に電気的に接続され、ドレインが１１の端子に電気的に接続されたＮ型のＭＩＳＦＥＴ３２を含んでいる。Ｎ型のＭＩＳＦＥＴ３２のドレインと電源端子１１は、抵抗３３及びダイオード３４により電気的に接続されている。Ｎ型のＭＩＳＦＥＴ３１には寄生ダイオード３５が、Ｎ型のＭＩＳＦＥＴ３２には寄生ダイオード３６、３７がそれぞれ存在している。信号処理回路１０はＭＩＳＦＥＴ３２のゲートを駆動している。
【００２０】
正常な状態では、この半導体装置はＮ型ＭＩＳＦＥＴ３１のゲートが電源端子１１に接続されているためスイッチング素子は導通し、電源端子１１からＮ型ＭＩＳＦＥＴ３２のサブに電圧が与えられるので内部回路素子３２は正常に動作する。Ｎ型ＭＩＳＦＥＴ３２のソースが電源端子に直接されている本実施例でも、図１の実施例と同様に電源端子から内部回路素子１６までの電圧値の低下が全く無いという利点をもつ。
【００２１】
電源の逆接続時の様な異常な状態でも第１の実施例と同様に、スイッチング素子のＮ型ＭＩＳＦＥＴ３１は非導通となり、構造上存在する寄生ダイオード３５、３７が電源電圧に対し逆方向となるため、電源から内部回路素子に電流が流れることはなく、破棄を防止することができる。
【００２２】
次に破壊防止のスイッチング素子を複数個有する場合の実施例を図５に示す。スイッチング素子として、Ｐ型ＭＩＳＦＥＴ４０，Ｎ型ＭＩＳＦＥＴ４１を使用している。内部回路素子１６はソースが１１の端子に電気的に接続され、ドレインが１２の端子に電気的に接続されたＰ型のＭＩＳＦＥＴ４２とソースが１２の端子に電気的に接続され、ドレインが１１の端子に電気的に接続されたＮ型のＭＩＳＦＥＴ４３を含んでいる。Ｐ型ＭＩＳＦＥＴ４２はＮ型ＭＩＳＦＥＴ４３を介して電源端子１２に電気的に接続され、Ｎ型ＭＩＳＦＥＴ４３はＰ型ＭＩＳＦＥＴ４２を介して電源端子１１に電気的に接続されていることになる。Ｐ型ＭＩＳＦＥＴ４０，Ｎ型ＭＩＳＦＥＴ４１にはそれぞれ寄生ダイオード４４、４５が存在している。またＰ型のＭＩＳＦＥＴ４２には寄生ダイオード４６と４７が、Ｎ型のＭＩＳＦＥＴ４３には寄生ダイオード４８と４９がそれぞれ存在している。信号処理回路１０はＭＩＳＦＥＴ４２，４３のゲートを駆動している。
【００２３】
正常な状態では、この実施例ではＰ型ＭＩＳＦＥＴ４０はゲートが電源端子１２に接続され、Ｎ型ＭＩＳＦＥＴ４１はゲートが電源端子１１に接続されているためスイッチング素子としてそれぞれ導通し、電源端子１１からはＰ型ＭＩＳＦＥＴ４２のサブに電圧が与えられ、電源端子１２からはＮ型ＭＩＳＦＥＴ４３のサブに電圧が与えられるので内部回路素子１６は正常に動作する。スイッチング素子を複数個有する本実施例でも、図１、図３の実施例と同様に電源端子から内部回路素子１６までの電圧値の低下が全く無いという利点をもつ。
【００２４】
電源の逆接続時の様な異常な状態でも第１、第２の実施例と同様に、スイッチング素子のＰ型ＭＩＳＦＥＴ４０、Ｎ型ＭＩＳＦＥＴ４１は非導通となり、構造上存在する寄生ダイオード４４、４５、４６、４９が電源電圧に対し逆方向となるため、電源から内部回路素子に電流が流れることはなく、破棄を防止することができる。またこうすることで電源からの電流だけではなく、外部から出力端子１３に電源端子１１、１２のどちらの電圧が印加されても内部回路素子には電流が流れず破壊を防止するという利点がある。
【００２５】
他の実施例として、第１の実施例から第４の実施例の半導体装置を利用した電子機器がある。例としては、ページャ、ＰＨＳ、セルラーフォン、オーディオ機器、電子手帳、電子卓上計算機、パーソナルコンピュータ、ビデオテープレコーダ等であり、例えば電源である電池を逆差しする等により異常な電源が与えられた場合に、機器を破壊から防止することができる。
【００２６】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００２７】
【発明の効果】
以上、本発明によれば、電源電圧が正常に与えられた場合には、電圧降下がなく内部回路素子が動作可能となり、チップサイズを増大させることなく大電流を外部に供給もしくは消費でき、スイッチング素子に流す電流も極力少なくできるためエネルギーのロスも小さい。電源電圧が異常な場合には、スイッチング素子が非導通となり、寄生ダイオードも逆方向となるので、内部回路素子に電流が流れるのを防ぎ破壊を防止することができるという効果を有している。
【図面の簡単な説明】
【図１】本発明の実施例を示す図。
【図２】図１の寄生素子を表す図。
【図３】図１のトランジスタ１５、１７の詳細な構造を示す図。
【図４】本発明の実施例を示す図。
【図５】本発明の実施例を示す図。
【図６】従来の実施例を示す図。
【図７】図６のトランジスタ５５、５６の詳細な構造を示す図。
【図８】従来の実施例を示す図。
【符号の説明】
１０  信号処理回路
１１、１２  電源端子
１３  出力端子
１４  スイッチング素子
１５  Ｐ型のＭＩＳＦＥＴ
１６  内部回路素子
１７  Ｐ型のＭＩＳＦＥＴ
１８  Ｍ型のＭＩＳＦＥＴ
１９  電源
２０、２１、２２、２３  寄生ダイオード
３１、３２  Ｎ型ＭＩＳＦＥＴ
３３  抵抗
３４  ダイオード
３５、３６、３７  寄生ダイオード
４０、４２  Ｐ型のＭＩＳＦＥＴ
４１、４３  Ｎ型のＭＩＳＦＥＴ
４４、４５、４６、４７、４８、４９  寄生ダイオード
５１、５２  電源端子
５３  出力端子
５４  スイッチング素子
５５  Ｐ型のＭＩＳＦＥＴ
５６  Ｎ型のＭＩＳＦＥＴ
５７、５８  寄生ダイオード
５９  電源
【図１】
0003864526.tif 000002
【図２】
0003864526.tif 000003
【図３】
0003864526.tif 000004
【図４】
0003864526.tif 000005
【図５】
0003864526.tif 000006
【図６】
0003864526.tif 000007
【図７】
0003864526.tif 000008
【図８】
0003864526.tif 000009