(57)【特許請求の範囲】
【請求項１】
１フレームｎチャンネル、各チャンネルが１バイトのデータを時分割多重してなるＳＴＭ網の時分割多重フレームを、ヘッダとｍバイトのペイロードを有するＡＴＭ網のセルに変換する変換回路において、
宛先ＳＴＭ交換機毎に連続するｍアドレス分の記憶領域を有するタイムスイッチメモリ、
時分割多重フレームにおけるタイムスロット番号とタイムスイッチメモリのアドレスとの対応関係を記憶する制御メモリ、
時分割多重フレームにおける各タイムスロットのデータを前記制御メモリに記憶された対応関係が指示するタイムスイッチメモリの記憶領域に書き込む手段、
タイムスイッチメモリから読み出されたデータを記憶するバッファメモリ、
タイムスイッチメモリより連続的にデータを読み出してバッファメモリに記憶し、該バッファメモリよりｍバイト単位にデータを連続的に読み出す手段、
バッファメモリより読み出した連続するｍバイトデータをペイロードとし、該ペイロードに宛先ＳＴＭ交換機に応じた識別子を有するヘッダを付加してセルを生成するセル生成手段を、
有することを特徴とする変換回路。
【請求項２】
前記タイムスイッチメモリは、ある宛先ＳＴＭ交換機に送出するデータ数がｍバイトを越える場合、該宛先ＳＴＭ交換機用に複数の連続するｍアドレス分の記憶領域を有し、
前記書き込み手段は、該複数のｍアドレス分の記憶領域に前記宛先ＳＴＭ交換機への送出データを書き込み、
セル生成手段は、タイムスイッチメモリの前記複数のｍアドレス分の記憶領域より読み出したｍバイトデータのそれぞれをペイロードとし、該ペイロードに宛先ＳＴＭ交換機に応じた識別子を有するヘッダを付加し、又、セル識別用のセル番号をヘッダ部あるいはペイロード部に付加してセルを生成することを特徴とする請求項１記載の変換回路。
【請求項３】
ヘッダとｍバイトのペイロードを有するＡＴＭ網のセルを、１フレームがｎチャンネル、各チャンネルが１バイトのＳＴＭ網における時分割多重フレームに変換する変換回路において、
受信セルのペイロードを構成するｍバイト分のペイロードデータを、セル番号とペイロード番号が識別可能となるように記憶するバッファ、
タイムスロット番号をアドレスとするタイムスイッチメモリ、
セル番号とペイロード番号の組み合わせと、前記タイムスイッチメモリのアドレスとの対応を記憶する制御メモリ、
前記バッファから読み出したペイロードデータのセル番号とペイロード番号を識別し、該セル番号とペイロード番号の組み合わせに対応するアドレスを前記制御メモリより求め、該アドレスが指示するタイムスイッチメモリの記憶領域に前記ペイロードデータを書き込む手段、
タイムスイッチメモリよりタイムスロット番号順に連続的にデータを読み出して時分割多重フレームに変換する手段
を備えたことを特徴とする変換回路。
【請求項４】
前記バッファに複数の受信セルのペイロードを格納できるようにし、各セルのペイロードデータを該バッファから読み出す時刻を管理する読み出し時刻管理手段を設け、該読出時刻にバッファよりペイロードを読み出すことを特徴とする請求項３記載の変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＴＭ網とＡＴＭ網が混在した混在網における変換回路に係わり、特に、時分割多重フレームをＡＴＭセルに変換し、あるいは、ＡＴＭセルを時分割多重フレームに変換するＳＴＭ交換機の変換回路に関する。
【０００２】
【従来の技術】
近年ＡＴＭ(Asynchronous Transfer Mode)の技術の進歩はめざましく、ＡＴＭ交換網も一部構築されている。しかし、これまでのＳＴＭ(Synchronous Transfer Mode)の交換網をいっきにリプレースする事は、コスト的にも不可能であり、当面はＳＴＭ網、ＡＴＭ網の混在が続くと考えられる。しかし、大量データの転送に有利なＡＴＭは今後徐々に増加し、バックホーンとしての交換網になる事はまちがいない。しかし、ＳＴＭ交換網とＡＴＭ交換網の２つをもちあわせるという事は、伝送路を２重に持たなければならず、設備の面でも無駄である。よって将来的に、ＳＴＭ網とＡＴＭ網間の乗り入れは必須課題である。
【０００３】
図１７はＳＴＭ網における時分割多重フレームの一例であり、１フレーム周期Ｔをｎ個（例えば64個）のタイムスロットTS1〜TS64に区分した例である。各タイムスロットTS1〜TS64には64チャンネルのうち所定チャンネルのデータが時分割多重できるようになっており、20フレームでサブフレームが構成されている。各チャンネルデータは8ビット（1バイト）で構成され、1フレームを8KHzとすると、１タイムスロット当り8×8K=64(Kbps)のビットレートを有している。
図１８はＡＴＭ網におけるセルのフォーマット説明図であり、ＨＤは５バイトのヘッダ部、ＰＬＤは４８バイトのペイロードである。ヘッダ部ＨＤには、(1) リンク間フロー制御に用いるＧＦＣ（Generic Flow Control）、(2) 方路を特定するための仮想パス識別子（Virtual Path Identifier：ＶＰＩ）、 (3) 呼識別用の仮想チャンネル番号（Virtual Channel Identifier：ＶＣＩ）、(4) ペイロードタイプＰＴ（Payload Type)、(5) セルロスプライオリティＣＬＰ、(6) ヘッダのエラー訂正用符号ＨＥＣ（Header Error Control)等が含まれている。
【０００４】
【発明が解決しようとする課題】
ＡＴＭ網が普及するにつれてＳＴＭ網とＡＴＭ網間の乗り入れが必須課題になり、相互に乗り入れる仕組みが必要になる。例えば、ＡＴＭ交換網にＳＴＭ交換機から乗り入れる場合、図１７の時分割多重フレームを図１８のＡＴＭセルに変換しなければならず、又、ＳＴＭ交換網にＡＴＭ交換機から乗り入れる場合、ＡＴＭセルを時分割多重フレームに変換しなければならない。
更に、ＳＴＭ交換機から出力するセルはＳＴＭ網の特徴である64Kbpsのデータ帯域を満足する必要がある。このため、ＡＴＭ網では基本的には64KbpsのCBR
(Constant Bit Rate)によるパスを張り、ＡＴＭ交換機(ATM SW)内でのCTD(Cell Tansfer Delay)が小さくなるようにし、しかも、セルの揺らぎを吸収する必要がある。
【０００５】
また、ＡＴＭ交換機の特徴である帯域コントロールは、ＳＴＭ交換機を収容した場合でも、変更がないようにする点が重要である。つまり、ＡＴＭ交換機内でのCBR, ABR, VBRのQOS(Quality Of Service)コントロールはＡＴＭ交換機内で総合的に行われるため、ＳＴＭ交換機のための特別な処理はなるべく行わない方が良い。すなわち、ＳＴＭ交換機からのパス接続要求についてもＡＴＭ交換機の帯域管理アルゴリズムを採用できるようにする。このようにすれば、ＳＴＭ交換機からのパス接続要求を他のＡＴＭ端末からのパス接続要求と同等に扱えるため有利である。
【０００６】
ＳＴＭ交換機間の使用帯域は呼量によって増減する。このためＳＴＭ交換機間のパス接続にはSVC(Switched Virtual Channel)である事が望ましい。しかし、SVCの場合にはＡＴＭ交換機に収容された他のＡＴＭ端末が全帯域を使用してしまうと、ＳＴＭ交換機のためにCBRパスを張れなくなってしまう。そこで、ＳＴＭ交換機間のパス用に専用帯域を予めリザーブしておき、この専用帯域の範囲内でＳＴＭ交換機間にPVCパスを設定する。しかし、専用帯域は使用しないと無駄となるので、一日内の呼量に応じて専用帯域をダイナミックに変化して無駄を少なくする必要がある。
【０００７】
以上より、本発明の第１の目的は、ＳＴＭ網の時分割多重フレームをＡＴＭ網のセルに変換し、又、ＡＴＭセルを時分割多重フレームに変換するようにし、ＡＴＭ網とＳＴＭ網の混在網を可能にすることである。
本発明の第２の目的は、ＡＴＭ網におけるセルの揺らぎを吸収し、ＳＴＭ網において64Kbpsのビットレートを満足できるようにすることである。
【０００８】
【課題を解決するための手段】
上記第１の目的は本発明によれば、１フレームがｎチャンネル、各チャンネルが１バイトのデータを時分割多重してなるＳＴＭ網の時分割多重フレームを、ヘッダとｍバイトのペイロードを有するＡＴＭ網のセルに変換する変換回路おいて、(1) 宛先ＳＴＭ交換機毎に連続するｍアドレス分の記憶領域を有するタイムスイッチメモリ、(2) 時分割多重フレームにおけるタイムスロット番号とタイムスイッチメモリのアドレスとの対応関係を記憶する制御メモリ、(3) 時分割多重フレームにおける各タイムスロットのデータを前記制御メモリに記憶された対応関係が指示するタイムスイッチメモリの記憶領域に書き込む手段、(4) タイムスイッチメモリから読み出されたデータを記憶するバッファメモリ、(5) タイムスイッチメモリより連続的にデータを読み出してバッファメモリに記憶し、該バッファメモリよりｍバイト単位にデータを連続的に読み出す手段、(6) バッファメモリより読み出した連続するｍバイトデータをペイロードとし、該ペイロードに宛先ＳＴＭ交換機に応じた識別子を有するヘッダを付加してセルを生成するセル生成手段を、有する変換回路により達成される。すなわち、この変換回路によれば時分割多重フレームをセルに変換することができる。
【００１０】
又、上記第１の目的は本発明によれば、ヘッダとｍバイトのペイロードを有するＡＴＭ網のセルを、１フレームがｎチャンネル、各チャンネルが１バイトのＳＴＭ網における時分割多重フレームに変換する変換回路おいて、(1) 受信セルのペイロードを構成するｍバイト分のペイロードデータを、セル番号とペイロード番号が識別可能となるように記憶するバッファ、(2) タイムスロット番号をアドレスとするタイムスイッチメモリ、(3) セル番号とペイロード番号の組み合わせと、前記タイムスイッチメモリのアドレスとの対応を記憶する制御メモリ、(4) 前記バッファから読み出したペイロードデータのセル番号とペイロード番号を識別し、該セル番号とペイロード番号の組み合わせに対応するアドレスを前記制御メモリより求め、該アドレスが指示するタイムスイッチメモリの記憶領域に前記ペイロードデータを書き込む手段、(5) タイムスイッチメモリよりタイムスロット番号順に連続的にデータを読み出して時分割多重フレームに変換する手段を備えた変換回路により達成される。すなわち、この変換回路によればセルを時分割多重フレームに変換することができる。
【００１１】
上記第２の目的は本発明によれば、前記バッファに複数の受信セルのペイロードデータを格納できるようにし、各セルのペイロードデータを該バッファから読み出す時刻を管理する読み出し時刻管理手段を設け、該読出時刻にバッファより所定のペイロードデータを読み出すことにより達成される。すなわち、バッファに複数のセル（ペイロード）を順次記憶し、64Kbpsを満足するように各セル(ペイロード)の読み出し時刻を管理し、該読出時刻において対応するセル(ペイロード)をバッファから読み出すようにしたため、ＡＴＭ交換機におけるセルの揺らぎを吸収してＳＴＭ網において64Kbpsを満足することができる。
【００１３】
【発明の実施の形態】
（Ａ）システム構成
図１はＳＴＭ交換機及びＡＴＭ交換機を含むシステム構成例、図２はＳＴＭ網とＡＴＭ網の混在網の例である。図中、１１はＡＴＭ交換機(ATM SW)、１２Ａ〜１２ＣはＳＴＭ交換機(STM SW)、１３はＡＴＭ端末、１４11〜１４32はＳＴＭ交換機に収容されたアナログ電話機あるいはデジタル電話機等の端末、１５はＡＴＭ交換機及びＳＴＭ交換機のＣＰＵと通信を行ってシステム全体を制御する制御装置（システム管理用プロセッサ）である。ＡＴＭ交換機１１は、回線インタフェースＬＩＦ、集線分離部（図示せず）、スイッチＳＷ、各部を制御するプロセッサＣＰＵなどを備えている。各ＳＴＭ交換機１２Ａ〜１２Ｃは、送受信回路ＳＲＣ及びプロセッサＣＰＵなどを備えている。送受信回路ＳＲＣは、▲１▼各端末からのデータを時分割多重し、▲２▼該時分割多重フレームをセルに変換してＡＴＭ交換機に送出すると共に、▲３▼ＡＴＭ交換機からセルを受信し、該セルを時分割多重フレームに変換し、▲４▼所定のタイムスロットのデータを端末に送出する。
【００１４】
ＡＴＭ交換機１１には３つのＳＴＭ交換機１２Ａ〜１２ＣとＡＴＭ端末１３が収容されている。ＡＴＭ端末１３は従来通りＡＴＭ交換機に収容可能であり、また、各ＳＴＭ交換機１２Ａ〜１２Ｃは、時分割多重フレームをセルに変換し該セルをＡＴＭ交換機１１に入力する構成になっているためＡＴＭ交換機に収容可能である。それぞれのＳＴＭ交換機１２Ａ〜１２Ｃ間は、ＡＴＭ交換機内でパス接続が可能である。ＳＴＭ交換機１２Ａからの宛先ＳＴＭ交換機は交換機１２Ｂ，１２Ｃであり、ＳＴＭ交換機１２Ｂからの宛先ＳＴＭ交換機は交換機１２Ｃ，１２Ａであり、ＳＴＭ交換機１２Ｃからの宛先ＳＴＭ交換機は交換機１２Ａ，１２Ｂである。
ＳＴＭ交換機１２Ａ〜１２Ｃ間のパスは所定帯域のPVC(Permanent Virtual   Circuit)で張る事も、SVC(Switched Virtual Circuit)によって張る事も可能である。但し、パスをすべてPVCによって張った場合はＳＴＭ交換機の呼量によって、ＡＴＭ交換機１１内の帯域をコントロールすることはできない。そこで、所定帯域内ではＰＶＣでパスを張り、それ以上の帯域が必要な場合はＳＶＣによりパスを張るようにする。更に、これらのパスはＳＴＭの特徴である64Kbpsのデータ帯域を満足する必要があるため、基本的にはCBRによるパスを張り、ＡＴＭ交換機内でのCTD (Cell Transfer Delay)も小さくなるようにする。
【００１５】
（Ｂ）時分割多重フレームをセルに変換する変換回路
（ａ）概略
ＳＴＭ網において、64Kbpsのデータはタイムスロット形式で管理されている。一方、ＡＴＭ交網ではヘッダ５バイト、ペイロード４８バイトのセル形式で管理されている。よって、タイムスロットデータをセルデータに変換しなければＳＴＭ交換機よりＡＴＭ交換機内に乗り入れる事はできない。たとえば、図１において、ＳＴＭ交換機１２ＡをＳＴＭ交換機１２ＢあるいはＳＴＭ交換機１２Ｃに接続して通信するには、ＳＴＭ交換機１２ＡからＳＴＭ交換機１２Ｂ，１２Ｃにパス接続を行ない、しかる後、タイムスロットデータをセルデータに変換し、得られたセルを送出しなければならない。この場合、１セルはデータ部（ペイロード）として４８バイト持っているので、最大４８タイムスロット分のデータを１セルのペイロードにマッピングできる。
【００１６】
後で詳細に説明するが、時分割多重データをセル形式に変換する仕組みの概略は以下の通りである（図３参照）。
まず、送信すべきタイムスロットデータをそれぞれ宛先ＳＴＭ交換機毎に区分し、タイムスイッチメモリ３２における宛先ＳＴＭ交換機に応じた記憶領域３２Ｂ，３２Ｃにランダムライトする。１セル内のペイロードは４８タイムスロット分あるのでタイムスイッチメモリ３２は４８バウンダリーとなり、記憶領域３２Ｂ，３２Ｃは４８バイト構成である。その４８バウンダリー（記憶領域３２Ｂ，３２Ｃ）毎に同一宛先のデータを管理してペイロード部を生成する。最終的に該ペイロードに行先を有するヘッダを付加してセルを生成、送出する。
タイムスイッチメモリ３２からの読み出しは、シーケンシャルに読み出されるがＳＴＭ交換機内クロックとＡＴＭ交換機内クロックでは周波数が違うため一旦ＦＩＦＯバッファ３８へ書き込み、該ＦＩＦＯバッファから読み出す時、ヘッダを挿入してセル化する。ＳＴＭ交換機の行き先はヘッダのＶＰＩあるいはＶＰＩ／ＶＣＩで特定する。又、セルを識別するためにセル番号（Cell No.)を同様に付与しておく。これによりセルが何らかの障害で消えてしまっても、障害が発生した事を認識できる。
【００１７】
（ｂ）第１実施例
図３は時分割多重フレームをセルに変換する変換回路の第１実施例であり、ＳＴＭ交換機に設けられるものである。尚、ＳＴＭ網の時分割多重フレームは(n+1)チャンネル、１チャンネル当り１バイトのデータを時分割多重して構成され、ＡＴＭセルは５バイトのヘッダと４８バイトのペイロードで構成されている。
【００１８】
図３において、３０はＳＴＭ交換機を制御するプロセッサＣＰＵ、３１はタイムスロットTS0〜TSnのビットシリアルの時分割多重データ（ＴＳデータ）を直列・並列変換するＳ／Ｐ変換回路、３２はタイムスイッチメモリであり、宛先のＳＴＭ交換機毎に連続する４８アドレス（ペイロードのバイト数）の記憶領域を有している。ＳＴＭ交換機１２Ａ（図１）に着目すると、宛先ＳＴＭ交換機はＳＴＭ交換機１２Ｂ，１２Ｃである。従って、タイムスイッチメモリ３２は、Ｂ宛用、Ｃ宛用（ＳＴＭ交換機１２Ｂ，１２Ｃ宛用）にそれぞれ連続する４８アドレス分の記憶領域３２Ｂ，３２Ｃを有している。ただし、ある宛先ＳＴＭ交換機に  125μsの間に送出するデータ数が４８バイト（ペイロードのバイト数）を越える場合には、該宛先ＳＴＭ交換機用に２以上の４８アドレス分の記憶領域が設けられる。３３は時分割多重フレームにおけるタイムスロット番号TS0〜TSnとタイムスイッチメモリ３２のアドレスとの対応関係を記憶するコントロールメモリであり、呼設定時に該対応が決定され、ＣＰＵ３０の制御でコントロールメモリ３３に設定される。
【００１９】
図４はコントロールメモリ３３とタイムスイッチメモリ３２の関係説明図であり、コントロールメモリ３３のアドレス０〜ｎをタイムスロット番号TS0〜TSnに対応させ、各アドレス０〜ｎ（TS0〜TSn）にタイムスイッチメモリ３２のアドレスが記憶される。たとえば、タイムスロットTS0のデータを宛先ＳＴＭ交換機１２Ｃを介して相手端末に送出する場合、コントロールメモリ３３のアドレス０（TS0）にＣ宛用記憶領域３２Ｃのアドレスｍが記憶される。又、タイムスロットTS1のデータを宛先ＳＴＭ交換機１２Ｂを介して相手端末に送出する場合、コントロールメモリ３３のアドレス１（TS1）にＢ宛用記憶領域３２Ｂのアドレスｅが記憶される。同様に、タイムスロットTSiのデータを宛先ＳＴＭ交換機Ｂを介して相手端末に送出するものとすると、コントロールメモリ３３のアドレスｉ(TSi)にＢ宛用記憶領域３２Ｂのアドレスｇが記憶される。
【００２０】
図３に戻って、３４は到来する時分割多重データのタイミング(タイムスロット周期TS0〜TSn)と同一の周期でコントロールメモリ３３のアドレスTS0〜TSn(実際には0〜n)を発生するコントロールメモリアドレス発生部、３５はコントロールメモリ３３へのアドレスデータの書き込みと読み出しを制御する読み・書き制御部で、ＣＰＵ３０の指示で前記対応関係（図４）をコントロールメモリ３３に書き込み、又、コントロールメモリアドレス発生部３４から出力するアドレス0〜nに基づいてコントロールメモリ３３からシーケンシャルにアドレスデータを読み出す。
【００２１】
３６はタイムスイッチメモリ３２の全アドレス０〜Ｎをシーケンシャルに発生する読み出しアドレス発生部、３７はタイムスイッチメモリ３２へのデータの書き込みと読み出しを制御する読み・書き制御部である。読み・書き制御部３７は、(1) タイムスイッチメモリ３２へのデータ書き込みに際し、コントロールメモリ３３から読み出されたアドレスを書き込みアドレスとし、その時に入力する時分割多重データをタイムスイッチメモリ３２に書き込み、又、(2) タイムスイッチ３２からの読み出しに際し、読み出しアドレス発生部３６から出力する読み出しアドレス0〜Nに基づいてタイムスイッチメモリ３２からシーケンシャルにデータを読み出す。すなわち、データ書き込みに際し図４に示すように、到来する時分割多重データのタイムスロット番号TSi(i=0〜n)に応じた書き込みアドレスｇがコントロールメモリ３３から読み出され、該アドレスｇが指示するタイムスイッチメモリ３２にタイムスロットTSiの時分割データが記憶される。
【００２２】
３８はタイムスイッチメモリ３２からシーケンシャルに読み出されたデータを記憶するバッファメモリ(ＦＩＦＯバッファ)であり、ＳＴＭ網側の速度とＡＴＭ網側の速度の乗換えを行う機能を有している。バッファメモリ３８は、タイムスイッチメモリ３２からタイムスロット周期でシーケンシャルに読み出されたデータを先頭アドレスより順次書き込み、又、所定の速度(時分割多重データを64KbpsのCBRで送出できる速度)で先頭アドレスより順次データを出力する。３９はタイムスロット周期で書き込みアドレスを発生する書き込み制御部、４０は64KbpsのCBRを満足するようにセルを生成して送出できるように所定の速度で読み出しアドレスを発生する読み出し制御部、４１はタイミングジェネレータで、ＦＩＦＯバッファ３８の読み出しタイミングやヘッダ出力タイミングを制御する。すなわち、タイミングジェネレータ４１はペイロードのタイミングでＦＩＦＯバッファ３８の読み出しイネーブル信号ＲＥＮを出力すると共に、ヘッダのタイミングでヘッダ出力イネーブル信号ＨＯＥを出力する。４２はヘッダジェネレータであり、ＣＰＵ３０からの指示に従ってセルヘッダを作成し、ヘッダタイミングで該ヘッダを出力するもの、４３はＦＩＦＯバッファから出力されるペイロードとヘッダジェネレータから出力されるヘッダを合成してセルを生成して出力する合成部である。
【００２３】
図５は本発明のセル構成図であり、５バイトのヘッダＨＤと４８バイトのペイロードＰＬＤで構成されている。ヘッダＨＤのＶＰＩの一部はセル番号（CELL  NO.)を表現するために使用される。宛先ＳＴＭ交換機が同一のセルを複数個生成する場合、各セルを区別する必要がある。このためＶＰＩの一部を用いてセル番号（CELL NO.)を挿入する。又、ヘッダのＶＰＩ／ＶＣＩとして、宛先ＳＴＭ交換機に応じて予め設定されているＶＰＩ値／ＶＣＩ値を付加する。すなわち、ヘッダジェネレータ４２は、ＣＰＵ３０からの指示に従ってセルの宛先ＳＴＭ交換機に応じたＶＰＩ／ＶＣＩ値をヘッダに挿入すると共に、セル識別のために所定のセル番号CELL NO.をヘッダに挿入する。
【００２４】
ペイロードＰＬＤにおける４８個のペイロードデータ領域には、同一ＳＴＭ交換機向けの最大４８タイムスロット分のデータが挿入されるようになっている。すなわち、同一セルであれば、該セルのペイロードＰＬＤ内は同一のＳＴＭ交換機向けのタイムスロットデータが割り当てられる。ペイロードＰＬＤの４８個のペイロードデータ領域のどこにどのタイムスロット番号の時分割データ（ＴＳデータ）を挿入するかは、送出側ＳＴＭ交換機と受信側ＳＴＭ交換機間において呼設定時にネゴシエーションがとられている。
あるタイムスロット番号に割り当てた呼が終了した場合、そのタイムスロット番号部分のデータは無効データとなるが他のＴＳデータが有効である限りセルを生成する。又、ヘッダについてＶＰＩ／ＶＣＩによる管理ではなく、交換機内にて管理されるアドレス識別子により管理される場合がある。かかる場合、ＶＰＩ／ＶＣＩから内部管理アドレスへの変換機能が必要になる。
【００２５】
図６はＦＩＦＯバッファ３８の読み出しタイミング説明図である。１セルは５バイトのヘッダと４８バイトのペイロードで構成されている。ＦＩＦＯバッファ３８から４８バイト分のペイロードが読み出され、該ペイロードは合成部４３においてヘッダジェネレータ４２で発生したヘッダと合成されてセルとなって出力される。したがって、タイミングジェネレータ４１はヘッダ５バイトに相当する期間ｔ1で読出し制御部４０に読出マスクを指示し、ペイロード４８バイトに相当する期間ｔ2で読出し制御部４０にハイレベルの読出しイネーブル信号ＲＥＮを入力する。これにより、読出し制御部４０は同一宛先の４８バイト分のタイムスロットデータをＦＩＦＯバッファ３８から読出して合成部４３に入力する。又、タイミングジェネレータ４１はヘッダ５バイトに相当する期間ｔ1においてヘッダジェネレータ４２にヘッダの送出を指示する。これにより、ヘッダジェネレータ４２は既に作成してあるヘッダを合成部４３に出力する。合成部４３は時間ｔ1のタイミングでヘッダを、時間ｔ2のタイミングでペイロードを選択出力することにより、セルをＡＴＭ交換機に送出する。以後、次のセルが生成されて順次ＡＴＭ交換機に送出される。
図７は本発明のセルの別の構成図であり、セル番号(CEll NO.)をペイロードの先頭バイト領域に挿入した例である。この例では、１セルで最大４７タイムスロット分しか確保できない。
【００２６】
（ｃ）第２実施例
図８は時分割多重フレームをセルに変換する変換回路の第２実施例であり、ＳＴＭ交換機に設けられるものである。第１実施例と同様に、ＳＴＭ網の時分割多重フレームは(n+1)チャンネル、１チャンネル当り１バイトのデータを時分割多重して構成され、ＡＴＭセルは５バイトのヘッダと４８バイトのペイロードで構成されている。
図８において、５０はＳＴＭ交換機を制御するプロセッサＣＰＵ、５１はタイムスロットTS0〜TSnのビットシリアルな時分割多重データ（ＴＳデータ）を直列・並列変換するＳ／Ｐ変換回路、５２は時分割多重フレームのタイムスロット番号と宛先ＳＴＭ交換機との対応を記憶する宛先メモリであり、呼設定時に該対応が決定され、ＣＰＵ５０の制御で宛先メモリ５２に設定される。５３は到来する時分割多重データのタイミング(タイムスロット周期)と同一の周期で宛先メモリ５２のアドレスTS0〜TSn(実際には0〜n)を発生する宛先メモリアドレス発生部、５４は宛先メモリ５２への宛先データの書き込みとその読み出しを制御する読み・書き制御部で、ＣＰＵ５０の指示で前記対応関係（タイムスロット番号と宛先の対応）を宛先メモリ５２に書き込み、又、宛先メモリアドレス発生部５３から出力するアドレス0〜nに基づいて宛先メモリ５２からシーケンシャルに宛先データを読み出す。
【００２７】
５５は各タイムスロットTS0〜TSnにおけるデータ（ＴＳデータ）に宛先メモリ５２に記憶されている宛先を付加する宛先付加部である。宛先メモリ５２のアドレス０に宛先Ｃ（des C）が、アドレス１に宛先Ｂ（des B）が、アドレス２に宛先Ｂ（des B）が、・・・記憶されているものとすると、図示するようにタイムスロットTS0データに宛先des Cが付加され、タイムスロットTS1データに宛先des Bが付加され、タイムスロットTS2データに宛先des Bが付加される。５６は宛先付加部５５から宛先が付加された時分割多重データを入力され、宛先毎に時分割データを分離して出力するルーチング部、５７Ｂ，５７Ｃは宛先毎に設けられ、ルーチング部５６より分離、出力されたＴＳデータを記憶するＦＩＦＯバッファである。Ｂ宛ＦＩＦＯバッファ５７ＢにはＳＴＭ交換機１２Ｂ宛のＴＳデータが書き込まれ、Ｃ宛ＦＩＦＯバッファ５７ＣにはＳＴＭ交換機１２Ｃ宛のＴＳデータが書き込まれる。
【００２８】
５８Ｂ，５８Ｃはヘッダ付加部で、ヘッダを生成すると共に、各ＦＩＦＯバッファ５７Ｂ，５７Ｃから連続的に読み出した４８バイトデータ（ペイロード）に該ヘッダを付加してセル（図５参照）を生成する。ヘッダ付加部５８Ｂ，５８Ｃは、(1) ＣＰＵ５０からの指示に従って宛先ＳＴＭ交換機に応じたＶＰＩ／ＶＣＩ値をヘッダに挿入し、また、(2) 125μsの間に同一宛先の複数のセルを生成する場合には、各セルを区別するために異なるセル番号CELL NO.を発生してヘッダに挿入する。５９は各ヘッダ付加部５８Ｂ，５８Ｃから出力するセルを多重してＡＴＭ交換機に送出するセル多重部である。
第２実施理例の変換回路は、タイムスロットデータと宛先データを多重し、ルーチング部にてハード自律で方路を決定する方式である。この変換回路によれば、宛先データの設定のみでスイッチングが可能になる。
【００２９】
（Ｃ）セルを時分割多重フレームに変換する変換回路
（ａ）概略
ＡＴＭ交換機よりセルを受信するＳＴＭ交換機は、該受信セルを時分割多重フレームに変換する必要がある。そこで、図９に示すように受信側ＳＴＭ交換機のＦＩＦＯバッファ６４に受信セルデータをバッファリングし、該ＦＩＦＯバッファに記憶されている４８バイトのペイロードデータを所定タイムスロットにマッピングして時分割多重フレームに変換する。かかる変換を可能にするために、ＦＩＦＯバッファ６４に受信データ共にセル番号(CELL NO.)とペイロード番号（Payload No．）を書き込む。CELL  NO.はセルのヘッダ内にあり、該CELL NO.を抽出してＦＩＦＯバッファ６４に受信データと共に書き込む。また、Payload No.は、セルの先頭から１バイト毎に順にカウントしてゆき、６バイト目から、Payload No.1, Payload No.2,・・・,Payload No.47 として書き込む。又、上記セル・フレーム変換を可能にするために、コントロールメモリ６６を設け、該コントロールメモリにCELL NO.とPayload No.の組み合わせとタイムスロット番号TS0〜TSnとの対応を記憶しておく。そして、ＦＩＦＯバッファ６４から読み出したデータに付加されているCELL NO.とPayload No.の組み合わせに応じたタイムスロット番号をコントロールメモリ６６から求め、該タイムスロット番号をアドレスとするタイムスイッチメモリ６５にＦＩＦＯバッファから読出したデータを記憶する。しかる後、該タイムスイッチメモリ６５の先頭よりタイムスロット順にシーケンシャルにデータを読出して出力することによりセルを時分割多重フレームに変換する。
【００３０】
（ｂ）変換回路の構成
図９はセルを時分割多重フレームに変換する変換回路の実施例であり、６０ははＳＴＭ交換機を制御するプロセッサＣＰＵ、６１は受信セルより４８バイトのペイロードデータを抽出するペイロード分離部、６２はセルに付加されているセル番号CELL NO.を抽出すると共にPayload No.を識別するセルNO./ペイロードNO.監視部である。セルNO./ペイロードNO.監視部６２は、セルの先頭から１バイト毎に順にカウントしてゆき、６バイト目から、Payload No.1, Payload No.2,・・・,Payload No.47としてPayload No.を識別する。６３は合成部であり、最初にセル番号CELL NO.を出力すると共に、以後、４８個のペイロードデータにPayload No.1, Payload No.2,・・・,Payload No.47を付加するものである。６４はＦＩＦＯバッファであり、図示するようにセル番号CELL NO.及びPayload No.1, Payload No.2,・・・,Payload No.47のペイロードデータを記憶する。
【００３１】
６５はタイムスロット番号TS0〜TSnをアドレスとするタイムスイッチメモリであり、ＦＩＦＯバッファ６４から読出したデータを所定のアドレスに記憶するもの、６６はCELL NO.とPayload No.の組み合わせ(X,Y)とタイムスロット番号TS0〜TSnとの対応を記憶するコントロールメモリであり、呼設定時に該対応が決定され、ＣＰＵ６０の制御でコントロールメモリ６６に設定される。すなわち、CELL NO.とPayload No.の組み合わせ(X,Y)をアドレスとするコントロールメモリ６６の記憶域に、該アドレスに対応するタイムスロット番号（タイムスイッチメモリ６５のアドレス）が記憶される。図１０はコントロールメモリ６６とタイムスイッチメモリ６５の関係説明図であり、コントロールメモリ６６のアドレス(X,Y)にタイムスイッチメモリ６５のアドレスが記憶される。たとえば、アドレス(X,Y)=(01,00)にタイムスロットTSsが記憶され、アドレス(X,Y)=(01,01)にタイムスロットTSrが記憶される。
【００３２】
６７はコントロールメモリ６６へのタイムスロット番号の書き込みとコントロールメモリ６６からのタイムスロット番号の読み出しを制御する読み・書き制御部である。この読み・書き制御部６７は、(1) ＣＰＵ６０の指示で前記対応関係（図１０）をコントロールメモリ６６に書き込み、又、(2) ＦＩＦＯバッファ６４から読出されたペイロードデータに付加されているCELL NO.とPayload No.の組み合わせ(X,Y)を読出アドレスとしてコントロールメモリ６６からタイムスロット番号を読み出し、(3) 該タイムスロット番号をタイムスイッチメモリ６５の書き込みアドレスとして出力する。
【００３３】
６８はタイムスロット周期でタイムスイッチメモリ６５の読出アドレスTS0〜TSn(実際には0〜n)を順次発生するタイムスイッチメモリアドレス発生部、６９はタイムスイッチメモリ６５へのデータの書き込みと読み出しを制御する読み・書き制御部、７０はタイムスイッチメモリから読出された並列データをビットシリアルな直列データに変換するＰ／Ｓ変換回路である。読み・書き制御部６８は、(1) タイムスイッチメモリ６５への書き込みに際し、コントロールメモリ６６から読み出されたタイムスロット番号（TS0〜TSn）を書き込みアドレスとし、その時にＦＩＦＯバッファ６４から読出されているデータをタイムスイッチメモリ６５に書き込み、又、(2) タイムスイッチメモリ６５からの読み出しに際し、読み出しアドレス発生部６８から出力する読出アドレス0〜n（TS0〜TSn)に基づいてタイムスイッチメモリ６５からシーケンシャルにデータを読み出す。これにより、受信セルを時分割多重フレームに変換することができる。
【００３４】
すなわち、受信セルのペイロードデータが記憶されたＦＩＦＯバッファ６４からシーケンシャルにデータを読出す。読出されたデータにはCELL NO.とPayload No.が付加されているから、その組み合わせ(X,Y)をコントロールメモリ６６の読出アドレスとする（図１０参照）。この読出アドレス(X,Y)(=01,00)が指示するコントロールメモリ６６の記憶域からタイムスロット番号TSrを読み出し、該タイムスロット番号TSrをタイムスイッチメモリ６５の書き込みアドレスとする。読み・書き制御部６９は、該書き込みアドレスTSrが指示するタイムスイッチメモリ６５の記憶域に前記ＦＩＦＯバッファ６４から読出したデータ(CELL NO.=01、Payload No.=00のデータ)を書き込む。以下、同様に読み・書き制御部６９は、タイムスイッチメモリ６５にデータを書き込む。
以上と並行して、読み・書き制御部６９は読出アドレス発生部６８から発生する読出アドレス0〜n（TS0〜TSn)に基づいてタイムスイッチメモリ６５からシーケンシャルに各ＴＳデータを読み出して出力することにより、受信セルを時分割多重フレームに変換する。
【００３５】
（ｃ）揺らぎ吸収
64Kbpsのビットレートを満足するためには125μ毎に該当タイムスロットデータを受信しなければならない。しかし、ＡＴＭ交換機内をセルが透過するため、実際にはセルの揺らぎが発生する。そこで、このセルの揺らぎを吸収するためのバッファが受信側ＳＴＭ交換機の入力部に必要となる。図１１は揺らぎ説明図であり、定常時のフレームでは正しく125μs毎にタイムスロットデータＡを受信するが、セル揺らぎ時のフレームでは125μ内にタイムスロットデータＢを２回受信する場合がある。このため本来の時間までバッファに溜めておいてから出力させる必要がある。このバッファの深さは、セルの揺らぎに依存し、揺らぎが大きい程バッファの深さを２フレーム分、３フレーム分と大きくしていく必要がある。例えば10μ程度の揺らぎを仮定すると２フレーム程度のバッファが必要である。しかし、実際には、深くなればなる程、セルの到着遅延が大きくなるため、大きくするだけではうまく行かない。
【００３６】
受信回路の応用として、セル到着揺らぎが小さい場合、揺らぎ吸収のため１フレーム分をためる事が可能なセルバッファを用意するという事も考えられるが、ためればためるだけ、メモリ量の増加と、到着の遅延が大きくなる。
そこで、ＦＩＦＯバッファ６４（図９）に複数セルのペイロードを格納できるようにし、各セルのペイロードデータを該バッファから読み出す時刻を管理し、該時刻にＦＩＦＯバッファ６４より所定のペイロードデータを読み出すことにより、セル揺らぎがあっても正しく125μs間隔でタイムスロットデータを送り出せるようにする。
【００３７】
図１２はかかるセル揺らぎを吸収する揺らぎ吸収回路の構成図である。８１はペイロード分離部、８２はセルバッファ（図９のセルバッファ６４に対応するもの）で、複数セル例えば３セル分の容量を有し、満杯になれば先頭から順に上書きされる。セルバッファ８２には図９で説明したようにペイロードデータと共にCELL NO.やPayload NO.が記憶されるが省略する。８３はヘッダ識別部であり、ヘッダに挿入されているセルNO.を識別するもの、８４はタイマー、８５はセルNO.対応時刻管理部であり、所定のセルNO.を有する最初のセルが到来してセルバッファ８２に格納されたとき、該セルNO.を有するセルをセルバッファ８２から読み出す時刻を決定し、該読出時刻をセルNO.に対応して記憶するものである。例えば、セルNO.aが初めて到来すれば、該セルNO.aに対応して最初のセルの読出し時刻ａを決定し、以降のセルNO.aを有するセルの読出し時刻を125μsづつ遅らせた時刻（a+125・m)(m=1、2、・・・)として記憶する。同様にセルNO.bが初めて到来すれば、該セルNO.bに対応して最初のセルの読出し時刻bを決定し、以降のセルNO.bを有するセルの読出し時刻を125μsづつ遅らせた時刻（b+125・m)(m=1、2、・・・)として記憶する。
【００３８】
８６はバッファ管理メモリであり、バッファ８２に記憶したセルのセルNO.と先頭アドレスとに対応させて該セルの読出時刻を記憶するものである。例えば、
セルNO.a→セルNO.b→セルNO.c→セルNO.a→セルNO.c→セルNO.b・・・
の順序でセルが到来すると、これらセルの読出時刻は
最初のセルNO.aの読出し時刻はa
最初のセルNO.bの読出し時刻はb
最初のセルNO.cの読出し時刻はc
第２のセルNO.aの読出し時刻はa′(=a+125μs)
第２のセルNO.cの読出し時刻はc′(=c+125μs)
第２のセルNO.bの読出し時刻はb′(=b+125μs)
となる。したがって、バッファ管理メモリ８６には、これら読出時刻ａ，ｂ，ｃ，ａ′，ｃ′，ｂ′が図示するように
最初のセルNO.aの先頭ペイロードアドレス
最初のセルNO.bの先頭ペイロードアドレス
最初のセルNO.cの先頭ペイロードアドレス
第２のセルNO.aの先頭ペイロードアドレス
第２のセルNO.cの先頭ペイロードアドレス
第２のセルNO.bの先頭ペイロードアドレス
にそれぞれ対応させて記憶される。
【００３９】
なお、セルバッファ８２には
最初のセルNO.a，最初のセルNO.b，最初のセルNO.c
→第２のセルNO.a，最初のセルNO.b，最初のセルNO.c
→第２のセルNO.a，第２のセルNO.c，最初のセルNO.c
→第２のセルNO.a，第２のセルNO.c，第２のセルNO.ｂ
・・・
のように３セルがセルバッファ８２に順次記憶される。
８７はバッファ管理メモリ８６の読み書き制御部であり、バッファ管理メモリ８６にセルNO./先頭アドレスと読出時刻の対応を書き込むと共に、バッファ管理メモリ８６に書き込まれている現時刻から最も近い読出時刻を探索し、そのセルNO./先頭アドレス及び読出時刻を出力する。８８はバッファメモリ８２の読み・書き制御部であり、バッファ管理メモリ８６よりセルNO./先頭アドレス及び読出時刻を入力され、該入力された読出時刻になるとバッファメモリ８２の前記入力された先頭アドレスより４８個のペイロードデータを出力する。
【００４０】
以上のように構成すれば、セルがＡＴＭ交換機内で揺らいで正しく125μs間隔で到来しなくても、一旦バッファリングし、しかる後、正しく125μs間隔でバッファから読み出すことができる。又、上記の例のように第２のセルNO.bと第２のセルNO.cの到来順序が何らかの理由で逆転しても、読出時刻b′は読出時刻c′より早いため第２のセルNO.bが第２のセルNO.cに先行して読み出される。又、最初のセルNO.bを送出してから125μs後に正しく第２のセルNO.bを読み出して送出することができる。
【００４１】
（Ｄ）帯域管理
図１３はＡＴＭ交換機の帯域管理を説明するための構成図であり、９１ａ〜９１ｎは回線インタフェース部、９２ａ〜９２ｎは申告帯域と現在の通過セル量を比較して申告通りにセルが流入しているか監視するＵＰＣ制御部、９３は本発明に係る呼受付け制御を行う呼受付け制御部（ＣＰＵ）、９４はスイッチ部である。
図１４は帯域管理の説明図であり、ＡＴＭ交換機の物理的な全帯域Ｆのうち一部帯域ｆminをＳＴＭ交換機間の専用帯域(PVC帯域)として予め設定しておき、一日内の呼量に応じてＳＴＭ交換機間の専用帯域ｆを変化するように制御する。
【００４２】
ＳＴＭ交換機間の使用帯域は呼量によって増減する。このため、STM交換機内のパス接続をSVC(Switched Virtual Channel)で行う事が望ましい。しかし、他ＡＴＭ端末がＡＴＭ交換機の全帯域を使用しているときには、ＳＴＭ交換機間にCBRパスを張れなくなってしまう。そこで、本発明のＡＴＭ交換機の帯域管理では、ＳＴＭ交換機間のパス用に専用帯域ｆを定め（帯域ｆのPVCを張っておき)、該専用帯域内で極力ＳＴＭ交換機間のパスを張れるようにする。このようにＳＴＭ交換機間に専用帯域ｆを予めリザーブしておくと、ＳＴＭ交換機の呼量が少ない場合には無駄となる。そこで、ＳＴＭ交換機間の専用帯域ｆの最小値ｆminを設定しておき、該専用帯域ｆを一日内の呼量に応じてダイナミックに変化して、つまり、ＰＶＣで張っておくパスを変化させる事によって帯域の無駄を少なくする。
【００４３】
図１５はＡＴＭ交換機における呼受け付け制御の処理フローである。ＳＴＭ交換機より呼設定要求があると（ステップ１０１）、呼受け付け制御部９３（図１３）はパス用専用帯域ｆにCBR呼（帯域64KbpsのCBR呼)を受け付けるに必要な未使用帯域があるかチェックする(ステップ１０２）。CBR呼を受け付ける余裕があれば、該呼を受け付けてPVCによりすでにパス設定がされている帯域内を使用して、通信を行えるようにし（ステップ１０３）、専用帯域の管理（未使用帯域の算出及び更新等）を行う（ステップ１０４）。
一方、ステップ１０２において、専用帯域ｆにCBR呼を受け付けるに必要な未使用帯域が存在しない場合には、専用帯域以外の残りの帯域(図１４の斜線帯域参照)に、帯域64KbpsのCBR呼を受け付けるに必要な未使用帯域があるかチェックする(ステップ１０５）。CBR呼を受け付ける余裕があれば、該呼を受け付けてSVCにより通信を行えるようにし（ステップ１０６）、専用帯域以外の残り帯域の管理（未使用帯域の算出及び更新等）を行う（ステップ１０７）。
しかし、ステップ１０５において、専用帯域以外の残り帯域にCBR呼を受け付けるに必要な未使用帯域が存在しない場合には、呼の受け付けを拒絶する（ステップ１０８）。
【００４４】
（Ｅ）ＳＴＭ交換機の発呼／終話処理
（ａ）発呼処理
図１６（ａ）はＳＴＭ交換機におけるＣＰＵの発呼処理フローである。
ＣＰＵ３０（図３）は配下の端末より発呼があると、相手端末へルーチングする宛先ＳＴＭ交換機を求め、該ＳＴＭ交換機宛のセルが既に存在し、かつ、該セルのペイロードにＴＳデータを乗せる空きがあるかチェックする（ステップ２０１）。セルが存在し、かつ、空きがあれば、該セルの空きペイロード番号を呼に割り当て、セルNO./ペイロードNO.を相手ＳＴＭ交換機に通知する。又、ＣＰＵ３０は、割り当てられたペイロード番号に応じたタイムスイッチメモリ３２のアドレスを求め、該アドレスをコントロールメモリ３３（図３）に書き込む（ステップ２０２）。これにより、発信端末からのデータは、発呼側ＳＴＭ交換機→ＡＴＭ交換機→受信側ＳＴＭ交換機を介して相手端末に送られる。
【００４５】
一方、ステップ２０１において、ＳＴＭ交換機宛のセルが存在せず、あるいは、空きが存在しない場合には、ＡＴＭ交換機に呼設定要求を送出する（ステップ２０３）。ついで、該発呼要求がＡＴＭ交換機により受け付けられたかチェックし（ステップ２０４）、呼の受け付けが拒否されれば発呼処理を終了する。
一方、呼設定要求が受け付けられれば、以後、ＳＴＭ交換機宛の新たなセルを生成し（ステップ２０５）、該セルの先頭ペイロード番号を割り当て、セルNO./ペイロードNO.を相手ＳＴＭ交換機に通知する。又、ＣＰＵ３０は、割り当てられたペイロード番号に応じたタイムスイッチメモリ３２のアドレスを求め、該アドレスをコントロールメモリ３３に書き込む（ステップ２０２）。以後、発信端末からのデータは、発呼側ＳＴＭ交換機→ＡＴＭ交換機→受信側ＳＴＭ交換機を介して相手端末に送られる。
【００４６】
（ｂ）終話処理
図１６（ｂ）はＳＴＭ交換機におけるＣＰＵの終話処理フローである。
終話すると、終話した呼に割り当てたセルの該当ペイロード番号の割り当てを削除する（ステップ２１１）。ついで、該セルにおける全ペイロード番号の割り当てがなくなったかチェックし（ステップ２１２）、全ペイロード番号の割り当てがなくなっていれば、該セルを削除する（ステップ２１３）。又、セルを削除した旨をＡＴＭ交換機に通知する。これにより、ＡＴＭ交換機は帯域の管理を行う。一方、ステップ２１２において、ペイロード番号の割り当てが存在すれば、終話処理を終了する。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
【００４７】
【発明の効果】
以上本発明によれば、ＳＴＭ網の時分割多重フレームをＡＴＭ網のセルに変換する変換回路、ＡＴＭ網のセルをＳＴＭ網の時分割多重フレームに変換する変換回路をそれぞれ設けたから、ＳＴＭ網とＡＴＭ網間の相互の乗り入れができ、ＡＴＭ網とＳＴＭ網の混在網を実現することができる。
本発明によれば、同一ＳＴＭ交換機宛のセルが複数存在する場合には各セルにセル識別用のセルNO.を付加したから、セルが前後してもセルの区別が可能になり、正しく通信を行うことができる。
【００４８】
本発明によれば、受信側ＳＴＭ交換機のセルバッファに複数セルのペイロードを格納し、各セルのペイロードを該セルバッファから読出して送出する時刻を管理し、該読出時刻にセルバッファよりペイロードを読み出すようにしたから、セルがＡＴＭ交換機で揺らいで正しく125μs間隔で到来しなくても、一旦バッファリングし、しかる後、正しく125μs間隔でセルバッファから読み出して送出することができる。すなわち、本発明によれば、ＡＴＭ網におけるセルの揺らぎを吸収し、ＳＴＭ網において64Kbpsのビットレートを満足することができる。
又、本発明によれば、セルの到来順序が何らかの理由で逆転しても、各セルの正しい読出時刻を管理するようにしているため、逆転現象を正規の状態に戻せ、しかも、セルNO.が同一の各セルの間隔を正しく125μsとして(64Kbpsの速度で)送出することができる。
【図面の簡単な説明】
【図１】本発明のシステムである。
【図２】ＳＴＭ網、ＡＴＭ網の混在網である。
【図３】ＳＴＭ交換機の送信回路の構成図である。
【図４】送信回路におけるコントロールメモリ及びタイムスイッチメモリの説明図である。
【図５】本発明のセルフォーマットである。
【図６】ＦＩＦＯ読出タイミング説明図である。
【図７】本発明の別のセルフォーマットである。
【図８】ＳＴＭ交換機の送信回路の別の構成図である。
【図９】ＳＴＭ交換機の受信回路の構成図である。
【図１０】受信回路におけるコントロールメモリ及びタイムスイッチメモリの説明図である。
【図１１】揺らぎ説明図である。
【図１２】揺らぎ吸収回路の構成図である。
【図１３】ＡＴＭ交換機における帯域管理を説明するための構成図である。
【図１４】帯域管理説明図である。
【図１５】ＡＴＭ交換機における呼受け付け制御の処理フローである。
【図１６】ＳＴＭ交換機における発呼、終話処理フローである。
【図１７】ＳＴＭ網のフレーム構成例である。
【図１８】ＡＴＭ網のセルフォーマット例である。
【符号の説明】
１１・・ＡＴＭ交換機(ATM SW)
１２Ａ〜１２Ｃ・・ＳＴＭ交換機(STM  SW)
１３・・ＡＴＭ端末
１４11〜１４32・・アナログ電話機あるいはデジタル電話機等の端末
１５・・システム全体を制御する制御装置（システム管理用プロセッサ）
ＬＩＦ・・回線インタフェース
ＳＷ・・スイッチ
ＣＰＵ・・プロセッサ
ＳＲＣ・・送受信回路
【図１】
0003881102.tif 000002
【図２】
0003881102.tif 000003
【図３】
0003881102.tif 000004
【図４】
0003881102.tif 000005
【図５】
0003881102.tif 000006
【図６】
0003881102.tif 000007
【図７】
0003881102.tif 000008
【図８】
0003881102.tif 000009
【図９】
0003881102.tif 000010
【図１０】
0003881102.tif 000011
【図１１】
0003881102.tif 000012
【図１２】
0003881102.tif 000013
【図１３】
0003881102.tif 000014
【図１４】
0003881102.tif 000015
【図１５】
0003881102.tif 000016
【図１６】
0003881102.tif 000017
【図１７】
0003881102.tif 000018
【図１８】
0003881102.tif 000019