(57)【特許請求の範囲】
【請求項１】
ａ）それぞれ、一アイテム以上の２進情報を記憶するようになっており、また少なくとも一つの浮遊ゲートＭＯＳトランジスタでできており、各セルの２進情報はセル閾値電圧のレベルに対応している、複数の（ＭＴＸ）メモリセルと、
ｂ）供給電圧（ＶＣＣ）およびプログラム電圧（ＶＰＰ）を入力として受け取るようになっている、前記複数のセルのための読み取り電圧発生回路（ＡＬＩＭ）とを含み、
前記発生回路（ＡＬＩＭ）が、
前記供給電圧（ＶＣＣ）の値より高い電圧（ＶＥＥ）を出力するようになっている電圧昇圧回路（ＣＨＰ）と、
前記プログラム電圧（ＶＰＰ）および前記より高い電圧（ＶＥＥ）の間で供給電圧を選択する３つの手段（Ｐ１、Ｐ２、Ｐ３）であって、前記供給電圧を選択する手段のそれぞれはスイッチング手段（Ｐ１、Ｐ２、Ｐ３）であり、前記３つのスイッチング手段（Ｐ１、Ｐ２、Ｐ３）のうち２つ（Ｐ１、Ｐ２）は前記プログラム電圧（ＶＰＰ）のノードと選択されるべき供給電圧のノード（ＮＮ）との間に直列に接続され、前記３つのスイッチング手段（Ｐ１、Ｐ２、Ｐ３）のうち他の１つ（Ｐ３）は前記より高い電圧（ＶＥＥ）のノードと前記選択されるべき供給電圧のノード（ＮＮ）との間に接続される、供給電圧を選択する３つの手段（Ｐ１、Ｐ２、Ｐ３）と、
前記電圧昇圧回路（ＣＨＰ）の出力に接続された電圧調整回路（ＯＡ１、ＭＲ１）と
を含み、
前記発生回路（ＡＬＩＭ）が、最高閾値電圧レベル（Ｌ３）およびそれに次ぐレベル（Ｌ２）間の中間値を有する読み取り電圧（ＶＷ）を発生するようになっていることを特徴とする２進情報のためのマルチレベルメモリ回路。
【請求項２】
離散的レベル数は４である、請求項１に記載の２進情報のためのマルチレベルメモリ回路。
【請求項３】
電圧昇圧回路は調整値で読み取り電圧（ＶＷ）を発生するようにしている、前記請求項の一つに記載の２進情報のためのマルチレベルメモリ回路。
【請求項４】
電圧昇圧回路は、安定した基準電圧を発生するために基準回路（ＤＺ、ＢＧＲ）を有するリニアタイプの電圧調整回路（ＯＡ１、ＭＲ１）を含んでいる請求項３に記載の２進情報のためのマルチレベルメモリ回路。
【請求項５】
前記セルはＥＰＲＯＭまたはＯＴＰセルのいずれかである前記請求項の一つに記載の２進情報のためのマルチレベルメモリ回路。
【請求項６】
前記請求項の一つに記載のメモリ回路を少なくとも一つ含む半導体集積電子記憶装置。
【請求項７】
前記請求項の一つに記載の少なくとも一つのメモリ回路と、読み取りおよび／または書き込み情報のメモリ回路に接続される論理回路とを含む半導体集積電子装置。
【発明の詳細な説明】
技術的分野
本発明は、請求項１の序文による、２進情報のためのマルチレベルのメモリ回路に関する。
このタイプのメモリは電源がなくても長期間に渡って記憶された情報を保持することができるため通常「非揮発性」といわれており、ＥＰＲＯＭ、ＥＥＰＲＯＭ、およびフラッシュＥＥＰＲＯＭファミリーを含んでいる。
背景技術
米国特許第５，２１８，５６９号および第５，３９４，３６２号より、このタイプのマルチレベル非揮発性メモリが公知である。フラッシュＥＥＰＲＯＭマルチレベルメモリの構造は、１９９５年２月１６日１ＳＳＣＣ９５会議の「マルチレベルセル３２メガバイトフラッシュメモリ」ＴＡ７．７項にも記されている。
本明細書も、セルの閾値電圧に公平にしっかりとパックされた四つの異なるレベルを区別することが困難なこの読み取りの問題に取り組んだものである。
米国特許第４，９６４，０７９号から、このタイプのマルチレベル非揮発性メモリのための特定の読み取り回路が公知である。
全てのこうした読み取り回路および方法は、供給回路から電源を供給される行デコーディング回路からの読み取り電圧の読み取りが行われるセルのゲート端子およびソース端子間での使用を提供する。たとえば、ＭＯＳトランジスタのチャネルに流れる電流またはドレイン端子の電圧は、つぎに測定され、基準値を有する電流または電圧と比較される。
これは２レベルメモリの場合にも当てはまる。米国特許第５，２９１，４４６号から、２レベル非揮発性メモリにおける読み取り、書き込み、および消去の動作の有効化に適する行デコーディング回路の電源回路が公知である。この電源回路は供給電圧に応じた電圧を出力する、必要に応じて有効な読み取り電圧発生部と、供給電圧に対して昇圧された正の電圧を出力する、必要に応じて有効な書き込み電圧発生部と、接地に対してかなりの負の電圧を出力する、必要に応じて有効な消去電圧発生部とを含んでいる。
メモリセルのゲートに供給される電圧を供給電圧以上に増大させるのに多段電圧ポンプを含む多密度メモリセルのためのゲート電源は欧州特許第０６５６６２９号に記載されている。
本発明は、読み取り回路を実質的により重要度を下げるために、十分間隔をあけて配置されたマルチレベル非揮発性メモリの閾値電圧レベルを異なるものにするという発想からなされたものである。
しかしながら、書き込みおよび／または消去動作後の様々なセルの特性の配電により、正確かもしれないが、状況は複雑になる。
発明の開示
この発明の元になった発想は、慎重な制御のもとで完全にゲート−ソース電圧ＶＧＳを有するということであり、これにより電流および／または電圧の読み取りを最も正確に行うことができる。
これは供給電圧と関連がない読み取り電圧発生器が使えることが必要であり、それに追い付く（overtake）ことが可能であり、好ましくは調整される。
本発明は添付の図面と参照して読むために、次の説明からより明確に理解することができる。
図面の詳細な説明
図１は、セルの特性に対するその関連するレベルとゲイン変数を示す。
図２は、従来の電子記憶装置および本発明による電子記憶装置のアーキテクチャを示す。
図３は、セルの閾値電圧の配電に対するそれに関するレベルを示す。
図４および図５は、本発明による発生回路の部分のための第一および第二の回路図を示す。
発明の実施形態
図１は、一つのレベルに関連するセルがまったく同じ閾値電圧を有する理想的な状況を示したものである。図１の例において、四つの離散的セル閾値電圧値Ｌ０、Ｌ１、Ｌ２、Ｌ３に関連する四つの離散的レベルＤＬ０、ＤＬ１、ＤＬ２、ＤＬ３が設けられている。これは極度に複雑な書き込みおよび消去方法を採用することによって得られるにすぎず、こうした状況は実際にはせいぜいアプローチできるだけである。
使用する方法にかかわらず、一つのレベルに関連する様々なセルの特性は、集積回路の製造によって完全に一致するセルを生み出すことができないため、異なることになる。このように、こうした特性は図１において、破線に示され、またＤＬ０、ＤＬ１、ＤＬ２、ＤＬ３で参照されるように、図１における実線によって示される平均的な特性を中心にした配電を示す。同一の配電におけるセルを異なるものにするパラメータは、いわゆるセルの「ゲイン」といわれる。
読み取り動作とは読み取り線で読み取られるセルの特性の共通点を見つけることである。図１は三つの実行可能な読み取り線ＲＤ１、ＲＤ２、ＲＤ３を示している。
図１から分かるように、「簡単な」読み取り、つまりレベル間の混乱の可能性が小さい場合、後者は十分間隔を空けて配置すべきである。図１は、供給電圧ＶＣＣが低い場合（たとえば２．２ボルト）の典型的な状況を示している。図１に示すようにレベル間隔を均一にする必要がないことを理解すべきである。反対に、間隔は読み取りにもっとも適して最適化することができる。
読み取り線ＲＤ１、ＲＤ２、ＲＤ３の三つ全ては、セルが供給電圧ＶＣＣよりも高い電圧ＶＧＳを供給することが必要である。さらに、線ＲＤ２および線ＲＤ３は、電圧ＶＧＳの値が読み取られるセルのドレイン端子とソース端子間を流れる電流ＩＤに応じて制御されることが必要である。こうした線は異なるレベルに関連するセルが容易に互いに異ならせることができるように配置するべきである。
容易に実行された読み取り線は線ＲＤ１であり、これは上記で説明された通常の読み取り形態に対応している。読み取り電圧ＶＬは、レベルＬ２（ボトムの下部から二番目）よりも少なくとも高くなければならず、そうでなければレベルＬ２およびＬ３は電流ＩＤに応じて異なることができない。レベルＬ３よりも高い電圧ＶＬを有していることはあまり使い物にならず、２つの短所を生じさせかねない。一方では、電流ＩＤの四つの異なる値を区別する必要があり、また別の一方では、上部に向かって進むと、その分岐（diverging）特性のために、特にＬ０およびＬ１において、レベルを混乱させる恐れがある。
図３は閾値電圧配電における書き込み方法の効果を示している。所与の配電を有するセルのセットがまったく同じ電気的「処理」を受けるかどうか確認して、配電はほぼ一定を保ち電圧をシフトする。シフトの程度についての不確実性は書き込み方法に実質的に依存する。かなり簡単な方法を使用することにより、初期レベルＬ０からの効果を、異なるエンドレベルＬ１、Ｌ２、Ｌ３で図３に示すことができる。
単純な読み取り方法（読み取り線ＲＤ１）および単純な書き込み方法に関連する分岐（divergence）の問題はレベル数を制限し、たとえば１２ボルトから１５ボルト相違までの範囲に、使用可能な電圧を制限する傾向にあるＣＭＯＳ技術が使用されている場合、よりいっそう制限することになる。
本発明のマルチレベルメモリ回路はつぎのものを含む。
ａ）それぞれ、一アイテム以上の２進情報を記憶するようになっており、少なくとも一つの浮遊ゲートＭＯＳトランジスタでできた、情報はセルの閾値電圧のレベルに応じた各セルに記憶される、複数のメモリセル。
ｂ）供給電圧に入力されるようにされた複数のセルのための読み取り電圧発生回路。
こうしたメモリ回路は、供給電圧の値よりも高い値を有する読み取り電圧を発生させるようにさせた電圧昇圧回路を含む。
このように、様々なレベルが、読み取り電圧の値から制限を受けることなく自由に閾値電圧値に関連し、これは選択した読み取り線には依存しない。
電圧の昇圧は、加えられた昇圧が大きければ大きいほどより複雑な回路を含むため、読み取り電圧の値が閾値電圧の最高レベルとそれに次ぐレベルとの間の中間の電圧である場合、有利なものとなる。
単純な読み取り／書き込み方法を選択する場合、理想的な離散的レベル数は４である。
メモリ回路の性能を向上させるためには、特にレベル間隔が減少するとき、電圧昇圧回路を、調整値で読み取り電圧を発生させる。これは安定した基準電圧を供給するために基準回路を有するリニアタイプの電圧調整器を使用して行うことができる。
配電シフトについての不確実性は一回のみであるため、本回路は、特にＥＰＲＯＭまたはＯＴＰ（一時プログラム可能）メモリ（ＯＴＰメモリはＵＶ照射透過ウインドウを持たない基本的に消去不可能なＥＰＲＯＭ）のいずれかに適用可能である。実際、再プログラミングは不可能であり、消去は別々の物理的なプロセスによって不可能または可能のいずれかとなり、プログラミングは理論上かなり正確に行うことができるため、いまだ受容可能なエラー率においてレベル数を１６まで上げることが可能な前に述べた場合においては、オフラインである。
上で述べた本発明のメモリ回路は、情報の読み取りおよび／または書き込みのためにメモリ回路に接続される少なくとも一つの論理回路と共に半導体集積電子記憶装置または一般的な半導体集積電子装置に含むことができる。
ＥＰＲＯＭ半導体集積電子記憶装置について、図２、図４、および図５を例として参照して説明する。
図２のアーキテクチャは行と列に配置されたメモリセルのマトリクスＭＴＸを含む。これには行デコーダＲＤＥＣおよび列デコーダＣＤＥＣが接続されており、これらはそれぞれ、行ＲＡＤＲアドレスおよび列ＣＡＤＲアドレスが入力される。このデコーダＣＤＥＣは入力／出力管理回路ＩＯＭに接続されており、この回路は入力信号Ｉおよび出力信号Ｏに応じてセルから／セルへの読み取り／書き込み動作を物理的に実行する。
図２のアーキテクチャにおける回路は電源が供給されなければならず、これは外部供給電圧ＶＣＣおよび外部プログラム電圧ＶＰＰを受け取る電源供給回路ＡＬＩＭによって行われる。一般的に、ＥＰＲＯＭはオフラインプログラミング段階の間でのみ電圧ＶＰＰが供給される。特に、回路ＡＬＩＭは、読み取り動作時の読み取り電圧および書き込み動作時の書き込み電圧とみなされるワード線の電圧ＶＷをデコーダＲＤＥＣに供給する。
記憶装置はさらに、電圧ＶＣＣが供給される制御回路ＣＮＴＲＬが必要であってそれを含んでおり、入力制御信号に応じて様々な内部回路の動作を制御する（図２では図示せず）。
図４および図５に示される回路は、読み取りまたは書き込み電圧ＶＷを発生させるよう使われる場合の回路ＡＬＩＭの一部の二つの代替物を示す。
図４の回路は、制御されたスイッチの働きをする三つのＰチャネルＭＯＳトランジスタＰ１、Ｐ２、Ｐ３を含んでいる。第一の二つのＰ１およびＰ２は、プログラム電圧基準ＶＰＰに接続されるノードおよび内部ノードＮＮの間に直列で接続される主な伝導経路を有している。トランジスタＰ３は、昇圧された電圧基準ＶＥＥに接続されるノードおよび内部ノードＮＮの間で接続される主な伝導経路を有する。トランジスタＰ１およびＰ２は、その制御端子、二つの書き込み可能信号ＷＥ１およびＷＥ２がそれぞれ（これはお互いに同期している）入力される。トランジスタＰ３はその制御端子に、読み取り可能信号ＲＥが入力される。書き込みレッグにおいて直列である二つのトランジスタは、スプリアス電流が基準ＶＥＥおよびＶＰＰの間を流れないようにはたらく。
図４の回路は、供給電圧ＶＣＣに入力され昇圧された電圧ＶＥＥを出力する従来のチャージポンプ回路ＣＨＰをさらに含む。一般的に、こうしたポンプ回路は調整装置を含んでおり、出力電圧が所定の制限値に達する（overtake）ことを防ぐ。回路ＣＨＰの出力は、基準電圧発生回路の働きをするツェナーダイオードＤＺの第一の端子に接続され、ダイオードＤＺのもう一方の端子は接地ＧＲＤに接続される。
回路ＣＨＰの出力端は、直列接続された四つのレジスタＲ１、Ｒ２、Ｒ３、Ｒ４からなる電圧分割器の第一のエンド端子に接続されている。第二のエンド端子は接地ＧＮＤに接続される。
分割器の中心のタップおよび第一のエンド端子は、それぞれ四つの制御されたスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を通して操作増幅器ＯＡ１の非変換入力端に接続される。ある実施形態において、第一のエンド端子における電圧、すなわちツェナー電圧は１２ボルトであり、中心のタップの電圧はそれぞれ、１０ボルト、８ボルト、および７ボルトである。７ボルトの電圧は読み取りに使用され、ほかの三つは閾値電圧の三つの異なるレベルをプログラミングするのに使用される。四番目のレベルは紫外線照射にさらされて消去されることで設けられている。
増幅器ＯＡ１およびトランジスタＭＲ１はリニアタイプの電圧調整器の中心部分を形成する。調整トランジスタＭＲ１のゲート端子は増幅器ＯＡ１からの出力によって制御される。トランジスタＭＲ１のソース端子は増幅器ＯＡ１の変換入力端に接続され、そのドレイン端子はノードＮＮに接続される。リニア調整器の出力はトランジスタＭＲ１のソース端子である。
図５の回路は、その基準回路が異なっており電圧ＶＣＣが供給される従来のバンドギャップ回路ＢＧＲを含んでいるという点以外は、基本的に図４の回路と同一である。この回路は典型的には２ボルトの真に安定した電圧を出力することができる。
回路ＢＧＲの出力端は別の操作増幅器ＯＡ２の非変換入力端に接続される。増幅器ＯＡ２の出力端は別の調整トランジスタＭＲ２のゲート端子に接続される。トランジスタＭＲ２の主な導電経路は回路ＣＨＰの出力および分割器入力の間、つまりその第一のエンド端子に挿入される。四つの中心のタップのうちの一つ（回路ＢＧＲからの電圧に対して対応する電圧を示す）が増幅器ＯＡ２の変換入力端に接続されるため、図５の分割器は四つの中心のタップを有している。
図４および図５において示される回路の動作はほぼ同じである。
トランジスタＰ１、Ｐ２、Ｐ３はＶＰＰまたはＶＥＥから供給源を選択する働きをし、一方でスプリアス電流の流れが二つのソース間に生じることを防止する。
トランジスタＭＲ１は、増幅器ＯＡ１と協同して、電圧ＶＷを増幅器非変換端子で示される電圧値（すなわち、スイッチＳＷ１、…ＳＷ４によって選択されるタップの電圧値）に設定する。
分割器入力における電圧は、図４のツェナーダイオードＤＺと、増幅器ＯＡ２と一体化するバンドギャップ回路ＢＧＲと、図５のトランジスタＭＲ２とで構成される適当に安定した回路によって安定される回路ＣＨＰからの電圧に相当する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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