(57)【特許請求の範囲】
【請求項１】
一つの半導体基板に形成された半導体記憶装置であって、
複数の第１ワード線と、前記複数の第１ワード線と交差する複数の第１ビット線と、前記複数の第１ワード線と前記複数の第１ビット線の交点に設けられた複数の第１メモリセルとを夫々が有する複数の第１メモリアレイと、
複数の第２ワード線と、前記複数の第２ワード線と交差する複数の第２ビット線と、前記複数の第２ワード線と前記複数の第２ビット線の交点に設けられた複数の第２メモリセルとを夫々が有する複数の第２メモリアレイと、
データ信号用の複数の第１ボンディングパッドと、
前記複数の第１ボンディングパッドに接続される複数の出力回路とを具備し、
前記複数の第１メモリアレイ、複数の第１ボンディングパッド、複数の第２メモリアレイは、前記半導体基板の短辺方向に順に配置され、
前記複数の第１ボンディングパッドは、前記半導体基板の短辺方向の中心軸と前記複数の第１メモリアレイとの間に配置され、
前記複数の第１ボンディングパッドと前記複数の第２メモリアレイとの間には、ボンディングパッドが配置されず、
前記複数の出力回路の夫々は、第１電源線に接続されるソースと前記複数の第１ボンディングパッドのうち対応する一つに接続されるドレインとを有する第１トランジスタと、第２電源線に接続されるソースと前記複数の第１ボンディングパッドのうち対応する一つに接続されるドレインとを有する第２トランジスタとを含み、
前記第１トランジスタは、前記複数の第１ボンディングパッドのうち対応する一つと前記複数の第１メモリアレイとの間に配置され、
前記第２トランジスタは、前記複数の第１ボンディングパッドのうち対応する一つと前記複数の第２メモリアレイとの間に配置されることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記半導体基板の短辺方向の中心軸と前記複数の第２メモリアレイとの間に配置される第１回路と、
前記第１回路に接続される第３電源線と、
前記第１電源線に接続される第２ボンディングパッドと、
前記第２電源線に接続される第３ボンディングパッドと、
前記第３電源線に接続される第４ボンディングパッドとを更に具備し、
前記第１電源線は、前記複数の第１メモリアレイと前記複数の第１ボンディングパッドとの間に配置され、
前記第２及び第３電源線は、前記複数の第２メモリアレイと前記複数の第１ボンディングパッドとの間に配置されることを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
前記複数の第２メモリアレイと前記複数の第１ボンディングパッドとの間に配置される間接周辺回路を更に具備することを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記複数の第２メモリアレイと前記複数の第１ボンディングパッドの間に配置される電圧発生回路を更に具備し、
前記複数の第１メモリアレイと前記複数の第１ボンディングパッドとの間には、電圧発生回路が配置されないことを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか１項において、
アドレス信号が入力される複数の第５ボンディングパッドを更に具備し、
前記複数の第５ボンディングパッドは、前記半導体基板の短辺方向の中心軸と前記複数の第１メモリアレイとの間に配置され、
前記複数の第５ボンディングパッドと前記半導体基板の短辺方向の中心軸との距離は、前記複数の第１ボンディングパッドと前記半導体基板の短辺方向の中心軸との距離より長く、
ボンディングパッドが形成される領域を前記半導体基板の長辺方向の中心軸により二つの領域に分割した場合に、前記複数の第１ボンディングパッドは、一方の領域に配置され、前記複数の第５ボンディングパッドは、他方の領域に配置されることを特徴とする半導体記憶装置。
【請求項６】
請求項５において、
前記複数の第５ボンディングパッドに接続される複数の静電保護回路を更に具備し、前記静電保護回路は、前記複数の第５ボンディングパッドと前記複数の第２メモリアレイとの間に配置されることを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか１項において、
前記第１トランジスタは、ＮＭＯＳトランジスタであり、前記第２トランジスタは、ＰＭＯＳトランジスタであり、
前記第１電源線に供給される電圧は、前記第２電源線に供給される電圧より小さいことを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれか１項において、
前記半導体記憶装置は、ＤＲＡＭであることを特徴とする半導体記憶装置。
【請求項９】
一つの半導体基板に形成された半導体記憶装置であって、
第１メモリバンクと、
第２メモリバンクと、
複数のボンディングパッドと、
複数の電圧発生回路とを具備し、
前記第１メモリバンク、複数のボンディングパッド、複数の電圧発生回路、第２メモリバンクは、前記半導体基板の短辺方向に順に配置され、
前記複数のボンディングパッドの夫々と前記第１メモリバンクとの間の距離は、前記複数のボンディングパッドの夫々と前記第２メモリバンクとの間の距離より短く、前記第２メモリバンクと前記複数のボンディングパッドの間には他のボンディングパッドが配置されず、
前記複数のボンディングパッドは、データ信号用の複数の第１ボンディングパッドを有し、
前記複数の第１ボンディングパッドは、複数の出力回路に接続され、
前記複数の出力回路の夫々は、前記複数の第１ボンディングパッドのうち対応する一つに接続されるドレインを有する第１トランジスタと、前記複数の第１ボンディングパッドのうち対応する一つに接続されるドレインを有する第２トランジスタとを含み、
前記第１トランジスタは、前記複数の第１ボンディングパッドのうち対応する一つと前記第１メモリバンクとの間に配置され、
前記第２トランジスタは、前記複数の第１ボンディングパッドのうち対応する一つと前記第２メモリバンクとの間に配置されることを特徴とする半導体記憶装置。
【請求項１０】
請求項９において、
前記第１トランジスタのソースに接続される第１電源線と、
前記第２トランジスタのソースに接続される第２電源線とを更に具備し、
前記複数のボンディングパッドは、前記第１電源線に接続される第２ボンディングパッドと、前記第２電源線に接続される第３ボンディングパッドを含み、
前記第１トランジスタは、ＮＭＯＳトランジスタであり、前記第２トランジスタは、ＰＭＯＳトランジスタであり、
前記第１電源線は、前記複数の第１ボンディングパッドと前記第１メモリバンクとの間に配置され、
前記第２電源線は、前記複数の第１ボンディングパッドと前記第２メモリバンクとの間に配置されることを特徴とする半導体記憶装置。
【請求項１１】
請求項１０において、
前記第２ボンディングパッドと前記第３ボンディングパッドは、前記複数の第１ボンディングパッドの間に配置されることを特徴とする半導体記憶装置。
【請求項１２】
請求項１０または１１において、
前記複数の電圧発生回路の接続される第３電源線を更に具備し、
前記複数のボンディングパッドは、前記第３電源線に接続される第４ボンディングパッドを更に含み、
前記第３電源線は、前記複数の第１ボンディングパッドと前記第２メモリバンクとの間に配置されることを特徴とする半導体記憶装置。
【請求項１３】
請求項９乃至１２のいずれか１項において、
前記複数のボンディングパッドは、アドレス信号用の複数の第５ボンディングパッドを含み、
前記複数の第５ボンディングパッドは、前記半導体基板の短辺方向の中心軸と前記第１メモリバンクとの間に配置され、
前記複数の第５ボンディングパッドと前記半導体基板の短辺方向の中心軸との距離は、前記複数の第１ボンディングパッドと前記半導体基板の短辺方向の中心軸との距離より長く、
前記複数のボンディングパッドが形成される領域を前記半導体基板の長辺方向の中心軸により二つの領域に分割した場合に、前記複数の第１ボンディングパッドは、一方の領域に配置され、前記複数の第５ボンディングパッドは、他方の領域に配置されることを特徴とする半導体記憶装置。
【請求項１４】
請求項１３において、
前記複数の第５ボンディングパッドに接続される複数の静電保護回路を更に具備し、
前記静電保護回路は、前記複数の第５ボンディングパッドと前記第２メモリバンクとの間に配置されることを特徴とする半導体記憶装置。
【請求項１５】
請求項９乃至１４のいずれか１項において、
前記半導体記憶装置は、ＤＲＡＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置のレイアウト技術に関し、特にＤＲＡＭ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）などの大容量メモリの効率的なレイアウトのためのパッド配置に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討した技術として、ＤＲＡＭ、ＳＤＲＡＭでは、多ビット化（×４→×１６，×３２）の傾向にあり、パッド数は増加の傾向にある。たとえば、６４ＭビットＳＤＲＡＭ（×４，×８，×１６をボンディングオプションで実現）では、入出力ピン数はパッケージでは５４ピンであるが、内部パッドには正規信号パッド（アドレス、クロック、データなど）、電源パッド、実験パッド、ボンディングオプションパッド（×４〜×１６ビット切り換えやバンク数切り換え用）を含めて約７０パッドが必要である。パッド寸法やその間のスペースも必要で、シュリンク世代では次第にＬＯＣ方式のための１列に並べるのが困難になってきた。たとえ、１列に並べても、その隙間にまとまったチャネル領域や電源バス領域を確保することが困難になってきた。
【０００３】
また、最近の高集積メモリでは、降圧方式を採用することが多く、チップ内部に多種類の電源線が必要となる。外部電源として、ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱ、内部電源として、ＶＰＥＲＩ（周辺回路用），ＶＤＬ（メモリアレー用），ＶＰＰ（昇圧ワードドライバ用），ＶＢＢ（アレー基板バイアス用）などが存在する。さらに、ノイズ対策として、メモリアレー用（ＶＤＤＡ，ＶＳＳＡ）と一般周辺用（ＶＤＤ，ＶＳＳ）、入力回路用（ＶＤＤＩ，ＶＳＳＩ）とに分けられる。このように、ＤＲＡＭ、ＳＤＲＡＭなどのメモリにおいては、多ビット化に伴うパッド数の増加によりパッドの配置が困難になり、また高集積化により多種類の電源線が必要となっている。
【０００４】
なお、このようなＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリに関する技術としては、たとえば１９９４年１１月５日、株式会社培風館発行の「アドバンスト  エレクトロニクスＩ−９  超ＬＳＩメモリ」などに記載される技術などが挙げられる。
【０００５】
【発明が解決しようとする課題】
本発明者は、前記のようなＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリにおいて、標準ピン配置の規則性に着目し、それと適合するパッドや、いわゆる間接周辺回路（メモリセル、センスアンプ、デコーダなどの直接周辺回路を除く）の効率的なレイアウトについて検討した。以下において、本発明者が検討した内容を図８および図９を用いて説明する。
【０００６】
まず、ＤＲＡＭ、ＳＤＲＡＭの標準ピン配置について考える。図８は、６４ＭＳＤＲＡＭのピン配置である。これによれば、上半分にデータ信号のピン（ＤＱ＊）があり、下半分にアドレス信号、クロック信号系のピン（Ａ＊，ＣＬＫ，ＣＫＥ，／ＲＡＳ，／ＣＡＳなど）がある。この事情は、ＳＤＲＡＭ以外のＥＤＯＤＲＡＭでも同様である。このことは、チップ設計の観点からは、９０度回転して考えると、チップの右半分でデータ信号系回路、左半分にアドレス信号、クロック信号系回路があることを意味する。このように、性質の異なるボンディングパッド群や回路群を、その性格に着目し、効率的に配置することを考えた。
【０００７】
図９は、従来のＬＯＣ組立用パッド配置である。間接周辺回路領域のほぼ中央部にボンディングパッドＰＳ，ＰＤを配置し、このボンディングパッドＰＳ，ＰＤの近傍には静電保護素子や入出力回路を配置し、さらにボンディングパッドＰＳ，ＰＤの上下両側の領域とメモリアレー領域ＵＬ，ＵＲ，ＤＬ，ＤＲの間に制御回路、プリデコーダなどの内部回路を配置する。この配置では、内部回路群がボンディングパッドＰＳ，ＰＤで上下に区分けされるため、それら多数の信号のやり取りを行うことが困難となる。また、上下に回路ブロックが分かれると、それら用に電源バスラインが２組必要となるので、電源配線領域が無駄になる、などの課題が考えられる。
【０００８】
そこで、本発明の目的は、ボンディングパッドの近傍に配置される静電保護素子や入出力回路、さらにボンディングパッドの上下両側の領域とメモリアレー領域との間に配置される内部回路の配線と寸法などを考慮して、ボンディングパッドや間接周辺回路の効率的なレイアウトを実現することができるＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリの半導体記憶装置を提供するものである。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明による半導体記憶装置は、多数のボンディングパッドを有するＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリでのパッド配置について、まず第１に、ボンディングパッド群をメモリアレー領域間の中央ではなく、上下の一方に寄せるものである。第２に、左右でボンディングパッドの配置をずらし、右側のデータ信号側のボンディングパッドはやや中央に戻すようにしたものである。
【００１２】
よって、前記半導体記憶装置によれば、第１の特徴により、間接周辺回路を上下の他方側に集中して配置するので、ボンディングパッドの隙間を使って上下でやり取りする信号数を少なくすることができる。さらに、間接周辺回路に必要な電源バスも１組だけ置けばよい。
【００１３】
また、第２の特徴により、アドレス信号、クロック信号側は多数の信号チャネルを確保することができる。データ信号側では、アドレス信号、クロック信号側ほど信号チャネルは要らないが、ボンディングパッドの上下に隣接して巨大な出力トランジスタを置くのに好適である。さらに、データ信号側では、出力トランジスタ専用電源といった特殊な電源が追加して必要となるが、それを置くのにも好適である。
【００１４】
この結果、チップ全体として、間接周辺回路の効率的なレイアウトを行うことができ、チップ面積の低減および信号経路の短縮による速度向上を達成することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
図１(a),(b) は本発明の一実施の形態である半導体記憶装置を示す概略レイアウト図と部分拡大図、図２は本実施の形態の半導体記憶装置において、ボンディングパッドの配置を示す概略レイアウト図、図３はチップ中央部の回路ブロックの配置を示す概略レイアウト図、図４はチップ中央部のボンディングパッド・電源線の配置を示す概略レイアウト図、図５はアドレス信号、クロック信号のボンディングパッド回りを示す回路図、図６はデータ信号のボンディングパッド回りを示す回路図、図７はＬＯＣボンディング方式を示す概略平面図である。
【００１７】
まず、図１により本実施の形態の半導体記憶装置の概略レイアウト構成を説明する。
【００１８】
本実施の形態の半導体記憶装置は、たとえばＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリとされ、このメモリチップ１０には、メインローデコーダ領域１１、メインワードドライバ領域１２、カラムデコーダ領域１３、周辺回路／ボンディングパッド領域１４、メモリセルアレー１５、センスアンプ領域１６、サブワードドライバ領域１７、交差領域１８などが周知の半導体製造技術によって１個の半導体チップ上に形成されている。この図１においては、水平方向が行方向（ワード線方向）、垂直方向が列方向（ビット線方向）である。
【００１９】
この大容量メモリにおいては、たとえば図１に示すように、メモリチップ１０の行方向における左側と右側、列方向における上側と下側にメモリセルアレー１５などからなるメモリアレー領域がバンク０〜バンク３に４分割して配置される。この左側と右側とに配置されたメモリアレー領域は、それぞれのメモリアレー領域に対応するメインワードドライバ領域１２を介して中央に配置されたメインローデコーダ領域１１を挟んで対で配置されている。
【００２０】
また、メモリチップ１０の上側と下側に配置されたメモリアレー領域の中央側には、それぞれのメモリアレー領域に対応するカラムデコーダ領域１３が配置されている。さらに、その中央部には、周辺回路／ボンディングパッド領域１４として、ローアドレスバッファ、カラムアドレスバッファ、プリデコーダ、タイミング発生回路、データ入出力回路などが配置され、さらに外部接続用のボンディングパッドが設けられている。
【００２１】
メモリアレー領域は、メモリセルアレー１５の列方向にセンスアンプ領域１６が隣接して配置され、また行方向にサブワードドライバ領域１７が隣接して配置され、このセンスアンプ領域１６とサブワードドライバ領域１７との交差領域１８にはＦＸドライバ（サブワードドライバ駆動用）、さらにセンスアンプ群の制御回路（スイッチＭＯＳトランジスタなど）も配置されている。このメモリセルアレー１５に対して、ワード線は行方向、ビット線は列方向としている。これとは逆の配置でも本発明を用いることができることは自明である。
【００２２】
特に、本発明による実施の形態の大容量メモリにおいては、上側と下側に配置されたメモリアレー領域の中央部の周辺回路／ボンディングパッド領域１４に設けられたボンディングパッドの配置が工夫されている。以下において、図２〜図７を用いて順に説明する。
【００２３】
図２は、ボンディングパッドの配置図である。前記図９と異なり、２つの特徴がある。まず第１に、ボンディングパッドＰＳ，ＰＤをバンク０〜バンク３からなる４バンク構成の上側に配置されたメモリアレー領域ＵＬ，ＵＲと下側に配置されたメモリアレー領域ＤＬ，ＤＲとの間の中央ではなく、一方に寄せる。図２では下側に寄せている。第２に、左右でボンディングパッドＰＳ，ＰＤの配置をずらし、右半分のボンディングパッドＰＤはＰＳよりも上にずらし、相対的なずらし量は３０μｍ程度である。ボンディングパッドＰＳ，ＰＤと下側のメモリアレー領域ＤＬ，ＤＲとの間には、メモリアレー領域ＤＬ，ＤＲに近接する必要のあるセンスアンプ、カラムデコーダ、メインアンプだけを配置し、いわゆる間接周辺回路はボンディングパッドＰＳ，ＰＤの上側に置く。
【００２４】
第１の特徴である、ボンディングパッドＰＳ，ＰＤを全体に下側にずらすことにより、間接周辺回路を上側に集中して配置するので、ボンディングパッドＰＳ，ＰＤの上下でやり取りする信号数が前記図９に比べて格段に少なくなる。また、間接周辺回路に必要な電源バスも上側に１組置けばよい。もちろん、カラムデコーダ、メインアンプの電源は下側にも必要であるが、下側では不要な電源が多数生まれ省略できる。
【００２５】
第２の特徴である、右側のボンディングパッドＰＤをやや上に戻すことにより、左側は間接周辺回路にＸ／Ｙアドレス信号系や制御回路に伴う多数の信号チャネルを確保できる。右側では、データに伴う入出力回路が大部分であり、左側ほど信号チャネルは要らないが、ボンディングパッドＰＤを上にずらすことは、ＰＤの上下に隣接して巨大な出力トランジスタを置くのに好適である。さらに、右側では、出力トランジスタ専用電源ＶＤＤＱ，ＶＳＳＱといった特殊な電源が追加して必要となるが、それを置くのにも好適である。
【００２６】
たとえば、ボンディングパッドＰＳ，ＰＤとメモリアレー領域ＵＬ，ＵＲ，ＤＬ，ＤＲとの間の寸法は、上側に配置されたメモリアレー領域ＵＬ，ＵＲと下側に配置されたメモリアレー領域ＤＬ，ＤＲとの間の間隔Ｔが７００μｍ程度の場合に、左側のアドレス信号、クロック信号系のボンディングパッドＰＳは中心から２３０μｍ程度の間隔ＴＬをあけて配置され、データ信号系のボンディングパッドＰＤは中心から２００μｍ程度の間隔ＴＲをあけて配置されている。Ｔの領域にはメインアンプ、カラムデコーダを含むがセンスアンプは含まれないものとする。このボンディングパッドＰＳとボンディングパッドＰＤとのずれは３０μｍ程度となる。
【００２７】
図３は、チップ中央部の拡大図である。２つの間接周辺回路群はＰＭＯＳトランジスタを背中合わせとするようにして置けば、ウェル分離を省略することができ、また正側電源線を共用できる。メタル３層配線構造とすると、上下のメモリアレー領域ＵＬ，ＵＲ，ＤＬ，ＤＲの間の長辺領域では、メタル１層はセル内の素子接続に使用し、メタル２層は縦（短辺）方向、メタル３層は横（長辺）方向の信号、電源結線に用いる。これは、メタル３層は膜厚が厚く、最も低抵抗だからである。メモリアレー領域ＵＬ−ＵＲ間とメモリアレー領域ＤＬ−ＤＲ間のローデコーダ、メインワードドライバ領域は縦方向が長いので、縦方向にメタル３層の配線を当てる。
【００２８】
図４は、チップ中央部の電源配線を示す。多種類の電源線名を図示する。ここで、ＶＤＤＱ，ＶＳＳＱは出力トランジスタ専用電源であり、ＶＳＳＩ，ＶＤＤＩは入力回路用、ＶＤＤＡ，ＶＳＳＡはメモリアレーのセンスアンプ駆動用、ＶＰＥＲＩは周辺回路用降圧電源、ＶＤＬはメモリセル蓄積電圧、ＶＰＰはワード線昇圧電源である。これらの電源線は、縦方向がメタル２層、横方向がメタル３層の配線を用いる。
【００２９】
図５は、入力信号用のボンディングパッドＰＳである。アドレス信号、クロック信号のボンディングパッドＰＳには、このボンディングパッドＰＳの上に静電保護素子２１を配置し、この静電保護素子２１を介して内部回路に接続する。この静電保護素子２１はボンディングパッドＰＳの一方に大きな面積を占める。破線はおおよその寸法を暗示する。
【００３０】
図６は、データ信号用のボンディングパッドＰＤである。このボンディングパッドＰＤの上下に出力ＰＭＯＳトランジスタ２２、出力ＮＭＯＳトランジスタ２３を配置し、この出力ＰＭＯＳトランジスタ２２、出力ＮＭＯＳトランジスタ２３のゲートは内部回路に接続する。破線はおおよその寸法を暗示する。前記図５の入力信号用のボンディングパッドＰＳと異なり、ボンディングパッドＰＤの上下にまとまった領域を必要とする。
【００３１】
図５のボンディングパッドＰＳ、図６のボンディングパッドＰＤの回りの素子の寸法と配線の特徴の違いに着目して、効率的に配置しようとすると、前記図２、図３、図４のように左右でボンディングパッドＰＳ，ＰＤの位置を上下にずらすことは都合がよい。よって、左右のボンディングパッドＰＳ，ＰＤを下側に寄せ、さらに右半分のボンディングパッドＰＤはやや中央に戻すようにして配置している。
【００３２】
図７はＬＯＣ（リードオンチップ）パッケージにボンディングしたところを示す図である。このＬＯＣパッケージは、メモリチップ１０の上方にリードフレーム３１を配置し、メモリチップ１０のボンディングパッドＰＳ，ＰＤとリードフレーム３１の先端とが金線などのワイヤ３２を用いてワイヤボンディングで接続される。このＬＯＣパッケージにおいては、ボンディングパッドＰＳ，ＰＤをずらしても、全体のメモリチップ１０からのずれは少なく、従来と同様にボンディングを行うことができる。図７においては、前記図８に対応する入出力ピン数が５４ピンのパッケージを示している。
【００３３】
従って、本実施の形態の半導体記憶装置によれば、ボンディングパッドＰＳ，ＰＤを全体に下側にずらすことにより、間接周辺回路を上側に集中して配置するので、ボンディングパッドＰＳ，ＰＤの隙間を使って上下でやり取りする信号数を少なくできる。さらに、間接周辺回路に必要な電源バスも１組置けばよい。また、右側のボンディングパッドＰＤはやや上に戻すことにより、アドレス信号、クロック信号側は多数の信号チャネルを確保できる。データ信号側では、アドレス信号、クロック信号側ほど信号チャネルは要らないが、ボンディングパッドＰＤの上下に隣接して巨大な出力ＰＭＯＳトランジスタ２２、出力ＮＭＯＳトランジスタ２３を置くのに好適である。さらに、右側では、トランジスタ２２，２３の専用電源ＶＤＤＱ，ＶＳＳＱといった特殊な電源が追加して必要となるが、それを置くのにも好適である。この結果、チップ全体として、間接周辺回路の効率的なレイアウトを行うことができる。
【００３４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３５】
たとえば、前記実施の形態においては、ボンディングパッドを全体に下側にずらして配置する場合について説明したが、これに限定されるものではなく、上側にずらして配置することも可能であり、この場合にもデータ信号側のボンディングパッドはやや中央に戻すようにして配置することが望ましい。
【００３６】
また、メモリアレー領域がバンク０〜バンク３からなる４バンク構成の例を示したが、８バンクなどの他のバンク構成についても適用可能であり、この場合にもボンディングパッドは前記と同じようにして配置することにより同様の効果を得ることができる。
【００３７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００３８】
(1).ボンディングパッド群をメモリアレー領域間の中央ではなく、上下の一方に寄せて配置することで、間接周辺回路を他方側に集中して配置することができるので、ボンディングパッドの隙間を使って上下でやり取りする信号数を少なくすることが可能となる。
【００３９】
(2).前記(1) により、間接周辺回路を他方側に集中して配置することで、間接周辺回路に必要な電源バスも１組だけを置くことで対応可能となる。
【００４０】
(3).左右でボンディングパッドの配置をずらし、データ信号側のボンディングパッドはやや中央に戻すように配置することで、アドレス信号、クロック信号側は多数の信号チャネルを確保することが可能となる。
【００４１】
(4).前記(3) により、データ信号側のボンディングパッドを中央に戻すように配置することで、データ信号側ではボンディングパッドの上下に隣接して巨大な出力トランジスタを置くことが可能となる。
【００４２】
(5).前記(3) により、データ信号側のボンディングパッドを中央に戻すように配置することで、データ信号側では出力トランジスタ専用電源などの特殊な電源を追加して置くことが可能となる。
【００４３】
(6).前記(1) 〜(5) により、ＤＲＡＭ、ＳＤＲＡＭなどの大容量メモリにおいて、ボンディングパッドや間接周辺回路の効率的なレイアウトを行うことができるので、チップ面積の低減および信号経路の短縮による速度向上を達成することが可能となる。
【図面の簡単な説明】
【図１】  (a),(b) は本発明の一実施の形態である半導体記憶装置を示す概略レイアウト図と部分拡大図である。
【図２】本発明の一実施の形態の半導体記憶装置において、ボンディングパッドの配置を示す概略レイアウト図である。
【図３】本発明の一実施の形態の半導体記憶装置において、チップ中央部の回路ブロックの配置を示す概略レイアウト図である。
【図４】本発明の一実施の形態の半導体記憶装置において、チップ中央部のボンディングパッド・電源線の配置を示す概略レイアウト図である。
【図５】本発明の一実施の形態の半導体記憶装置において、アドレス信号、クロック信号のボンディングパッド回りを示す回路図である。
【図６】本発明の一実施の形態の半導体記憶装置において、データ信号のボンディングパッド回りを示す回路図である。
【図７】本発明の一実施の形態の半導体記憶装置において、ＬＯＣボンディング方式を示す概略平面図である。
【図８】本発明の前提となる半導体記憶装置において、入出力ピンの配置を示す説明図である。
【図９】本発明の前提となる半導体記憶装置において、ボンディングパッドの配置を示す概略レイアウト図である。
【符号の説明】
１０  メモリチップ
１１  メインローデコーダ領域
１２  メインワードドライバ領域
１３  カラムデコーダ領域
１４  周辺回路／ボンディングパッド領域
１５  メモリセルアレー
１６  センスアンプ領域
１７  サブワードドライバ領域
１８  交差領域
２１  静電保護素子
２２  出力ＰＭＯＳトランジスタ
２３  出力ＮＭＯＳトランジスタ
３１  リードフレーム
３２  ワイヤ
ＵＬ，ＵＲ，ＤＬ，ＤＲ  メモリアレー領域
ＰＳ，ＰＤ  ボンディングパッド
【図１】
0003996267.tif 000002
【図２】
0003996267.tif 000003
【図３】
0003996267.tif 000004
【図４】
0003996267.tif 000005
【図５】
0003996267.tif 000006
【図６】
0003996267.tif 000007
【図７】
0003996267.tif 000008
【図８】
0003996267.tif 000009
【図９】
0003996267.tif 000010