(57)【特許請求の範囲】
【請求項１】
半導体素子に対する複数の試験信号を発生するパターン発生部と、
前記パターン発生部に並列に複数の半導体素子を結合するインタフェースと、
前記複数の半導体素子の各々に結合されるように前記インタフェースに接続される複数の試験結果リーダと、を具備し、
前記パターン発生部は、前記半導体素子の異なるグループに対して、適当な往復遅延値を可変に補償する半導体素子試験装置。
【請求項２】
結合用の前記インタフェースは複数の前記半導体素子を同時にイネーブルにするチップ選択部である請求項１の半導体素子試験装置。
【請求項３】
前記パターン発生部は、多数のタイミングセットを有するタイミング発生部を具備する請求項１の半導体素子試験装置。
【請求項４】
タイミング発生部は、適当な往復遅延値を補償する請求項３の半導体素子試験装置。
【請求項５】
前記パターン発生器は、さらに、
前記パターン発生器機能を制御するマイクロシーケンサと、
アドレスパターンを選択し又は作るアドレス発生部と、
ユニークなデータパターンを選択し又は作るデータ発生部と、を備える請求項１の半導体素子試験装置。
【請求項６】
前記試験装置は、さらに、パターン発生部からの情報を集め且つ信号を素子に与えるドライバーボードを備える請求項１の半導体素子試験装置。
【請求項７】
さらに、約＋４５℃から＋２５０℃までの温度範囲を有する非密封高温部屋を具備する請求項１の半導体素子試験装置。
【請求項８】
前記高温部屋は、必要に応じて冷温空気を引出し且つ必要に応じて空気を加熱する請求項７の半導体素子試験装置。
【請求項９】
前記試験装置は、＋４５℃以下の低温範囲を有する密封高温／冷温部屋を具備する請求項１の半導体素子試験装置。
【請求項１０】
前記素子試験ボードは、各部分が自身のセットの信号を有する多数の部分に分割される請求項１の半導体素子試験装置。
【発明の詳細な説明】
本発明の背景
１．発明の分野
本発明は主に集積回路及び他の半導体素子の評価用システム及び方法に関する。より、詳細には、本発明はコンピュータハードウエアと結合され、多様な半導体素子の効果的な試験を可能にするソフトウエアに関する。
２．従来技術の説明
フラッシュメモリ素子のような集積回路及び他の半導体素子の製造が完了したときに、消費者への出荷前に欠陥半導体素子を特定し且つ取り除くために半導体素子はバーンイン及び電気的試験を受ける。用語「バーンイン」は代表的には所定温度、又は温度プロファイル、高い高温のオーブンでの集積回路の動作に関連する。半導体素子が高い温度にあるとき、ある動作電気的バイアスレベル及び／又は信号が半導体素子に供給される。高い温度の使用により素子がバーンイン中に受けるストレスが加速するので、さもなければ正常動作に置かれた直後に機能しなくなるような限界にある素子がバーンイン中に機能しなくなる。電気的試験中に、より複雑なセットの動作電気的バイアスレベル及び信号がその機能の完全な評価を形成するために素子に供給される。
フラッシュメモリ素子の試験に関し、素子内の各アドレスがプログラムされる回数に寿命制限がある。もし一つのアドレスがプログラムされ次に消去されるならば、アドレスの状態が変化するので消去はプログラミングに等価的である。この制限を仮定すると、素子試験で消費されるプログラミング動作の数に着目してエンドユーザによる使用に対して十分な残存プログラム動作を考慮することが重要である。明らかに、試験で使用されるプログラミング動作の数をできるだけ小さくし、十分な素子試験と首尾一貫して置くことが望ましい。
データをメモリに書き込むために、書き込み動作は同一アドレスに多数回繰り返されるべきである。素子のメーカはメモリにデータのしるしを付けるために動作が繰り返される最大限の回数を規定する。もし繰替え動作の数が試験中にデータにしるしを付けることに成功しないでこの最大限に届くならば、素子は欠陥と見なされる。
試験される素子と関連する物理的な幾何学及び素子の表面を横切る処理変動に起因して、素子の一つの領域に位置するアドレスがたった数回の繰り返しでうまく書き込まれるが同一素子の別の領域のアドレスが非常により多くかかる。数回の動作でプログラムされるそれらの素子の過度のプログラミングを回避し且つより大きな動作数を最大限数まで要求する素子をプログラミングする機会を確実にすることが望ましい。この目的を達成するために、各素子を個々に制御する能力を有し且つその特別の素子に繰り返される動作数の証拠を保持しなければならない。
代表的なフラッシュメモリ試験システムは、現在実施されているように、図１に示される。各素子５は自身のチップ選択１ピンに結合されるべきであり、チップ選択１ピンは素子５を完全に許可（イネーブル）し又は素子に行われるいかなる動作も確認しないように素子５を無能（ディスエーブル）にする。各チップ選択１は下記のようにいくつかの連続サイクルの入力を可能にする。何をすべきかを素子５に話すコマンドが素子５に入力される。例えば、入力データは素子５に書き込み、確認し、又は読み出すように指令する。最後にアドレスに書き込まれるデータはコマンドに従う。
従来技術のシステムはいくつかの制限を有する。各素子５が自身のチップ選択ピン１に結合されるべきなので、現在の実施によりチップ選択ピン１当たり時間的に一つの点で一つの素子（ＤＵＴ）５が動作されるだけである。なお、各素子に対して一つの信号ラインがあるため、素子と同じ数の信号ラインがあるべきである。
図２は、現在実施されているように、代表的なフラッシュメモリプログラミングアルゴリズムを示す。アルゴリズムはｎ＝０及びカウント１２（ｃｕｔ）＝０の初期条件で始まる。プログラムは第１のアドレスに対して１４でコマンド及び書き込みデータを入力することにより始まる。プログラムは１６で第１のアドレスのデータを確認する。もし素子５が第１のアドレスで適切にプログラムされなかったら、試験中の素子５は１８で試験に不合格になる。１８の試験が不合格になる都度、アルゴリズムはカウント１２がメーカにより確立される最大許容数に届くかを見て２０でチェックを行う。もし届かなければ、カウント１２が許容される最大限数に届き又はＤＵＴ５が１８で試験に合格するまでカウント１２が１だけ増加し且つ第１のアドレスに対する次のサイクルのコマンド、書き込み、確認が実行される。もしカウント１２が最大限数に届くならばＤＵＴ５は欠陥素子５と見なされる。もし、しかしながら、ＤＵＴ５が１８で試験に合格するならば、プログラムが次のアドレスに移動し且つ処理を繰り返す。プログラムは最後のアドレスに届くまで続く。
代表的な例は６４の素子５の試験であり、全てはメーカにより２５になるように設定される繰り返し最大限数で入力のセットにより並列に動作される。６４の素子５の一つだけが一度に許可されることに着目せよ。一つだけ素子が時間的に一つの点で許可されるので、試験過程が非常に時間を消費し且つ費用が高くなる。完全なシーケンスは６４の素子５の各々で許容される繰り返しの最大限数まで各アドレスに対して繰り返されることを必要とする。かくして、１，６００の繰り返しがこのセットの素子５を試験するために必要とされる。
現行システムは代表的にはパターン発生部当たり６４のチップ選択信号と１０のパターン発生部とを有する。非常に代表的には、現在のシステムの最大限性能は６４０の素子５である。現行では、各アドレスをプログラムするために必要とされる繰り返し数が未知であるためこれらの６４０の素子５に対して必要とされる全体の試験時間を決定することが不可能である。
従来技術の別の側面は試験システムがＤＵＴ５のより正確なタイミング測定をするために試験システム及びＤＵＴ５間で信号を送信するための遅延時間が、往復遅延（Round Trip Delay（RTD））として普通に知られているが、考慮されるべきである。従来技術のＲＴＤは異なる素子に対して広い範囲になる。この広い範囲のため伝播遅延時間又はアクセス時間のような素子のタイミングの測定をすることが不可能になる。タイミング測定からどの程度のシステム遅延を引ｈべきかを知るために正確なＲＴＤ時間が必要である。通常試験ハードウエア内ではＲＴＤのある固定量のある補償がある。残存可変量がプログラマブルハードウエア又はソフトウエアで扱われる。しかしながら、従来技術は単一素子５に対する単一往復遅延時間についてだけ較正する。
発明の要約
フラッシュメモリ素子を試験する新規なシステム及び方法が開示される。本発明に係るこのシステム及び方法は記録システムに組み込まれるユニークなソフトウエアを有する。この記録システムは、試験中の各素子に対して、合格フラグの状態と呼ぶ、プログラミングの成功の証拠を保持する個々のハードウエアシステムを具備する。好ましい実施例の記録システムは合格フラグの状態の証拠を保持する２セットのラッチを含む。素子のアドレスに対する全データ合格フラグがトゥルー（true）と読み出すとき他のラッチがトリガーされる。第２のラッチのトリガーはデータが試験中の素子にうまくプログラムされたことを示す。この記録システムはアドレス当たりに基づいて素子が欠陥であるかを決定し且つ並列に試験される全他の素子と独立に適当な行動を取る。第２のラッチが設定されたとき、アドレスが正しくプログラムされたことを示し、アルゴリズムは非動作コマンドをトリガーする。この非動作コマンドはその特別の素子のそのアドレスでプログラミングを停止させる。その特別の素子のそのアドレスは試験を合格にし且つもはやさらなる試験を受けない。
アエアテストシステム（Aehr Test System）により生成されるＭＴＸ大量並列機能試験システム（MTX）のような素子の並列試験及びバーンインを行うように設計したシステムと共に改良ソフトウエア及び記録システムは望ましく機能する。ＭＴＸは並列な大量の素子を機能的に試験するが、しかしながら、全素子の試験に対して一つのパターン発生部を必要とするだけである。各素子によりトリガーされる記録システム内の２セットのラッチのユニークなシステムは一つのパターン発生部の多数の使用を可能にする。この試験のシステムは質を犠牲することなしに全体の試験費用を削減する有効で実際的な方法を提供する。
入力信号ラインが１つだけというよりもむしろ多数のＤＵＴ５に接続されるため、且つ多くの素子５が同一の比較器に接続されるため、図７の一定の試験ボード４７に対して使用されるいかなる単一ＲＴＤも存在しない。いくつかのＲＴＤ、各チップ選択１に対して１つの状態が存在すべきである。この問題はチップ選択により選択される各状態における各半導体素子に対してタイミング発生部７０による適当な往復遅延値の補償により解決される。
本発明は記録システムに合格フラグを結合することにより半導体素子を試験する方法を具備する。コマンド及びデータが素子の第１のアドレスに送られ且つこの情報が確認される。もしデータが第１のアドレスにうまく書き込まれなければ、第１のアドレスへの書き込みコマンド及びデータの送り及び確認が繰り返される。第１のアドレスをうまくプログラムする繰り返し企ての数がカウントされる。もしこのカウントが一定の最大限に届くならば、半導体素子が欠陥として除かれる。もしデータが第１のアドレスにうまく書き込まれるならば、合格フラグはトゥルーに設定される。合格フラグがトゥルーに設定されると、第１のアドレスへの書き込みコマンドの送りは終了される。最後のアドレスに届くまで全先行ステップが連続アドレスに対して繰り返される。
本発明の別の側面は半導体素子が欠陥であるかを示すフラグ信号発生部を使用する半導体素子を試験するシステムである。第１のセットのラッチは合格フラグ信号発生部に結合されて半導体素子の各データビットに対する合格フラグ信号発生部により生成される合格フラグ信号の状態の証拠を保持する。第２のラッチは各素子に対する第１のセットのラッチの集積セットの証拠を保持する。
本発明のさらなる側面は半導体素子に対する複数の試験信号を生成するパターン発生部を有する半導体素子試験装置である。インタフェースはパターン発生部に並列に複数の半導体素子を結合する。複数の試験結果リーダはインタフェースに接続されて複数の試験結果リーダは複数の半導体素子の各々に結合されるようにしてある。パターン発生部は適当な往復遅延値を補償する。
下記のより詳細な説明及び本発明の図面をレビューする際に、本発明の利点及び特徴は当業者にとってより容易に明らかになる。
【図面の簡単な説明】
図１は代表的な従来技術のフラッシュメモリ試験システムである。
図２は代表的な従来技術のフラッシュメモリのプログラミングアルゴリズムである。
図３は本発明に係るフラッシュメモリ試験システムの一部の表示である。
図４は本発明に係るフラッシュメモリ試験システムプログラミングアルゴリズムの概略表示である。
図５は本発明に係るフラッシュメモリ試験システムのブロック図及び概略表示である。
図６は図３−５におけるフラッシュメモリテストシステムの小ネットワークを説明する。
図７は図６のテスターのブロック図を説明する。
図８は図３−５におけるフラッシュメモリテストシステムの大ネットワークを説明する。
図９は図３−８のフラッシュメモリテストシステムのデータフローを説明する。
図１０ａはバーンインボードの素子アレーを流れる信号ラインの代表的な従来技術の分布パターンを説明する。
図１０ｂはバーンインボードの素子アレーを経由する信号ラインのフローの好ましい実施例構成を説明する。
図１１は好ましい実施例のパターン生成部を説明する。
発明の詳細な説明
図３に転じる。本発明のフラッシュメモリテストシステムの一部が示される。図１に説明される従来技術のフラッシュメモリ試験テストと異なり、本発明により個々のチップ選択１の信号が多数の素子５を同時にイネーブルにする。図７の一つのパターン発生部４５だけが多数の素子５を試験するために必要とされる。多数の素子が同時にイネーブルにされるけれど、パターン発生部４５と組み合わせられるソフトウエアは一つの部分だけを示するかのように動作する。素子５のこの多数のイネーブルにより試験時間及び試験費用が減少する。
好ましい実施例は１６までの素子５を同時に点検することができるチップ選択１信号を使用する。この実施例はチップ選択１当たり同時に１６の８ビット幅の素子５の動作を可能にする１２８の入力／出力（Ｉ／Ｏ）ピン２５を具備する。好ましい実施例の一定のスロットには５１２までの素子５を収容することを可能にする３２のチップ選択１ラインと１２８のＩ／Ｏピン２５とがある。好ましい実施例が３０のスロットを具備するので、図１−２に示されるシステムの代表的な６４０の素子５に対立して本発明により１５，０００以上の素子が一度に試験される。
図４に示されるフラッシュメモリプログラミングアルゴリズムは図３に示されるフラッシュメモリ試験システムに使用される。図２の従来技術のアルゴリズムのように、この改良アルゴリズムは１４でコマンド及びデータを送り、１６でデータを確かめ、１２で繰り返しの数をカウントするような標準機能を行う。しかしながら、従来技術のアルゴリズムにより行われるこれらの機能に加えて、改良アルゴリズムは並列に同時に試験され得る個々の素子５に対して情報の証拠を保持するために記録システム３０を使用する新規な特徴を具備する。
改良アルゴリズムは下記の通りに書いてある。アドレスカウンタ１０及びループカウンタ（ｃｎｔ）１２はゼロに初期設定される。付加的な初期条件は各素子５の合格（pass）／不合格（fail）の証拠を保持する合格フラグ３２Ａで設定される。試験の初めに試験中の素子のいずれも合格しなかったと仮定して初期にはフォルス（false）に設定される。プログラムは第１のアドレスに１４でデータを先ず入力する。そのアドレスはデータがうまくプログラムされたことを確実にするために１６で確認される。もしデータがうまくプログラムされたならば、合格フラグ３２の状態は３２Ｂでトゥルー（true）と設定される。合格フラグがトゥルーに設定されると、トゥルー合格フラグ３２と関連するＤＵＴ５はプログラムコマンドをもはや受けない。それらの一部はうまくプログラムされた素子を何もしなように向ける非動作コマンドを３６で受ける。この仕事は各ＤＵＴ５に対して個々のハードウエアシステムである記録システム３０とアルゴリズムの結合により達成される、例えば図３のシステムには７８０の記録システム３０がある。うまくプログラムされなかったそれらの一部に関して、それらの個々の合格フラグ３２はなおフォルスに設定されている。カウント１２がメーカーにより確立された最大許容数に達したかをみるために合格フラグ３２のこのフォルス状態は２０でシステムにチェックするように信号を送る。もし達していなければ、カウント１２は１だけ増加する。次に、カウント１２が許容される最大数に達し、又はＤＵＴ５がテスト１８を合格するまでに、システムは１４でブログラミングのループを繰り返し且つ１６でそのアドレスに対して確認する。メーカーにより設定されるループの最大数が達成されるまで、各一部の合格／不合格状態は個々に記録される。もしカウント１２がフォルス状態においてなお合格フラグ３２について最大数に達するならば、次にＤＵＴ５は欠陥素子５と見なされる。もし、しかしながら、合格フラグ３２がトゥルー状態を示すならば、次にＤＵＴ５はテスト１８を合格し、プログラムは次のアドレスに移動し且つ処理を繰り返す。もしプログラムが最後のアドレスに達するまでプログラムはこのようにして続く。
アルゴリズムのループ最大数がＤＵＴ５の一部の全てに対して達成されると、合格フラグ３２の全てはどの素子が合格し又は不合格したかを決定するためにレビューされなければならない。図５は合格フラグ３２をレビューするというこの機能を行うフラッシュメモリプログラミングアルゴリズムと相互作用する記録システム３０を示す。
初めに、全合格フラグがフォルスであるとき、図４の１４で一部にプログラムされるべきデータはこの記録システム３０を横切り一部になる。次に、１６の確認動作が行われ且つ素子出力がこのデータと比較される。データを比較する信号は試験される一部のビット幅と同じ幅である。一部のいくつかの異なる構成が存在する。例えば、その一部は８ビット幅であり、１６ビット幅であり、１８ビット幅である。もし、例えば、その一部が８ビット幅であるならば、全８ビットは確認される。もし８ビットのいずれか一つが正しくプログラムされなければ、その一部に関連する図５のラット４０は設定されない。
図５のラッチは各素子と関連するので、好ましい実施例では、図３のチップ選択１当たり１６のラッチ４０が存在し、１６の素子５の各々に対する一つはチップ選択１当たり並列に処理される。もしその一部の全ビットが合格するだけでもラッチ４０は設定される。なお、好ましい実施例は図５の付加的なセットのエラーラッチ４１を有し、ラッチ４１は各データビットの合格フラグの証拠を保持する。組み合わせられる、二つのセットのラッチ、ラッチ４０及びエラーラッチ４１により好ましい実施例は図７の単一のパターン発生部だけで多数の素子５のテストを行うことが可能になる。プログラムがアドレスの全ビットについてうまく行くと、パターン発生部４５から出力される通常の一連のアドレス、データ及びコマンドを提供するよりもむしろ、静的なレジスタは図４のコマンドの非動作（ｎｏ−ｏｐ）３６を保持する。このｎｏ−ｏｐコマンド３６により、パターン発生部４５の信号がすでにうまくプログラムされたアドレスを再プログラムしないようにする。
図６に示されるアエアテストシステム（Aehr Testing System）により生成されるＭＴＸ大並列機能テストシステム（Massively Parallel Functional Test System(MTX)）のような、メモリ素子５の並列なテスト及びバーンインを行うように設計されるシステムと共に本発明の改良アルゴリズム及びハードウエアシステムは機能する。ＭＸＴは大量の素子５を並列に機能的に試験することが可能である。この試験システムは質を犠牲にすること無しに全体の試験費用を減少させるための有効で実際的な方法を提供する。ＭＴＸは図７の各素子試験ボード４７の２５６の装置５又はこれ以上を試験することが可能である。
システムの各スロットは並列に図３の１２８までの素子Ｉ／Ｏピン２５を試験することが可能である。図７のシステムパターン発生部４５及びタイミング正確さにより従来メモリ自動試験装置（ＡＴＥ）からＭＴＸ大量並列環境への長い機能試験パターンのオフローディング、データ記憶、リフレッシュ試験が可能になる。
物理的な変化を必要せずに素子の異なる構成を収容するパターン発生部において素子試験ボード４７は再プログラム可能な合格／不合格論理を使用することが可能である。代わりに、非再プログラム可能な合格／不合格論理は費用低減するために選択として使用される。バーンインシステムとして、ＭＴＸは従来のバーンイン性能と並列機能試験性能と組み合わせる。周囲の部屋は−５５℃から＋２５０℃までの動作試験範囲を有すが、しかしながら、好ましい試験温度の範囲は−５５℃から＋１５０℃までである。バーンイン中の試験システムであるので、ＭＴＸは分離試験及びバーンインの標準方法よりも広い範囲の故障を検出する。試験によりバーンイン期間を最適にする間にバーンイン脱出及び回復可能な故障の全体的な検出及び確認が可能になる。また、試験によりさらなるバーンイン又は試験からの不合格な部分の除外が可能になる。
システムはＴＣＰ／ＩＰネットワークプロトコールについて標準イサーネット（Ethernet）を使用する。これは柔軟なネットワーク構造を提供する。図８に示される如く、ユーザは単一のシステムに対するネットワーク、又は多くのテスタ５１、デバッグステーション５２、ローダ及びアンローダ５０、ユーザステーション５５及びネットワークサーバ４９を持つ大きく、複雑なネットワークを容易に構成することができる。
図９に転じる。ネットワークサーバ４９は４８６の（又はより高い）ＰＣを動かすＵＮＩＸである。いくつかのより大きなネットワークはワークステーションを要求する。サーバ４９はマスタプログラムライブラリー及びテストデータライブラリーを維持する産業標準データベースエンジン５７を動かす。動きが開始されると、サーバ４９は局部制御部ハードディスクに必要な全試験計画のコピーを格納する。たとえネットワークが止まってもその動きは達成される。テスタ５１はデータを移動してサーバ４９に戻すまで局部制御部ハードディスクに全試験結果を蓄える。全報告がデータベースエンジン５７により生成され且つサーブ４９又はＭＴＸテスタ５１で評価され又は印刷される。
電源故障の場合には、バックアップ電力供給は局部制御部に電力を供給する。テスタ５１は直接遮断するが、局部制御部はデータを損失しないように且つ壊されないように制御遮断シーケンスを実行する時間を有する。電力が回復されると、ユーザは最後に達成された試験ステップの始めからその動きを手動で続けることが可能である。
広範なプログラムをデバックする性能はそのシステムに含められる。ユーザはいかなるテストプログラムのいかなるステップも選択し、いかなるテスト条件を修正し、且つ修正プログラムを直接実行することが可能である。ユーザは連続的なループでパターン発生部に命令し且つパターンの中央で信号を詳細に調べるために範囲の同調点を設定する。
オペレータインタフェースはグラフ表示、トラックボール又はマウス及びキーボードからなる。オペレータ表示は異なる言語で作られ得る。ローディング及びアンローディングロットのような通常の全生産活動がユーザのキーボードが無くても行われる。任意のプリンタが報告の印刷を容易にするために加えられる。
ＭＴＸテスタ５１は全試験機能を行う。テスタ５１はローディングロット、アンローディングロット、要求報告又は表示状態のようなテスタ５１の動作を制御するために使用されるオペレータインタフェースを具備する。テスタ５１は、図７のパターン発生部のような全試験電子部、電力供給、ドライバー及び受信機を収容する。
ＭＴＸについて入手可能な三つの異なる周囲の部屋、高温だけ、−２０℃までの高温／冷温、−５５℃までの高温／冷温がある。
高温だけの部屋は約＋４５℃から＋１５０℃の温度範囲を有する。部屋は密封されていない。部屋は必要に応じて部屋から冷温の空気を引き出し、且つ必要に応じて高温の空気を抜いたり入れたりする。部屋に高温空気を入れたり排気ダクトに入れたりする。高温だけの部屋は７６８０の素子５の名目システム性能に対して部屋に３０までの試験スロットを収容する。高温／冷温部屋は密封される。非ＣＦＣ冷蔵装置＋４５℃以下の冷却を提供する。高温／冷却部屋は４０９６の素子５の名目システム性能に対して部屋に１６までの試験スロットを収容する。−５５℃までの高温／冷却は上記高温／冷却部屋に非ＣＦＣ冷蔵の別の機構段階を加える選択である。
異なる周囲の部屋に加えて、ＭＴＸは多数の試験領域を提供する。試験領域の概略説明が図７に示される。システムは二つの領域（高温だけの部屋における１５のスロット／領域、又は高温／冷却部屋における８のスロット／領域）で通常構成される。
図１−２に示されるシステムが各スロットに対して一つのパターン発生部４５を代表的に有するが、ＭＴＸは各領域に対して一つのパターン発生部４５を有し、各領域は多数のスロットを具備する。このシステムは必要とされるパターン発生部４５の数を減少させこれにより試験費用が減少する。図７に示される如く、領域の各スロットはスロットインタフェース５９を有し且つ任意の誤り分析６１を具備する。パターン発生部４５はアルゴリズムであり、Ｎ、Ｎ3/2、及びＮ2パターンを発生することが可能である。図１１に示されるように、パターン発生部４５はマイクロシーケンサ７６、タイミング発生部７０、アドレス発生部７２、データ発生部７４及びチップ選択発生部７８を具備する。また、パターン発生部７２はパターンフォーマッタ８０及び状態ラッチ８２を具備する。パターンフォーマッタ８０はＩ／Ｏラインにわたってデータ発生部出力を分配し且つデータラインにアドレスを多重送信することを考慮する。状態ラッチ８２はアドレスデータ及びチップ選択出力をマスタクロック（Ｔ０）に再度同調する。パターン発生部は全産業標準試験パターンを発生する。
マイクロシーケンサ７６は全パターン発生部４５の機能を制御する。マイクロシーケンサ７６は制御論理、ループ、分岐及びサブルーチン論理及びリフレッシュタイマの全てを具備する。また、マイクロシーケンサ７６は範囲同調パルスを発生する対策を具備する。
ＭＴＸはパターン状態毎に対して異なるタイミングセットの選択を容易にする多重タイミングセットを有するタイミング発生部７０を使用する。各タイミングセットはそのセットのサイクル時間に加えてクロックチャンネルの各々に対する立ち上がり及び立ち下がりエッジ位置を具備する。システムはクロック位相当たり適当な４までのエッジを認める。
ＭＴＸのアドレス発生部７２は１６ビットの論理Ｘアドレス、１６ビットのＹアドレス及び１６ビットのリフレッシュアドレスを発生する。ユーザはメニューから最も共通に使用されるアドレスパターンを選択できる；しかしながら、特別のパターン要求に対して自分のユニークなパターンを書くことができるように任意のパターンアセンブラーがある。
任意のアドレススクランブラーによりユーザは論理メモリ位置のマップをＤＵＴの物理的なメモリに変えることが可能である。
なお、アドレススクランブラーはＸ及びＹの両方の後に３２Ｋ×１６のベクタメモリを提供する。ベクタメモリの内容は連続的に処理され且つマイクロシーケンサ７６により制御される。
ＭＴＸは１８ビットのユニークな論理データをアルグリズム的にに発生するデータ発生部７４を使用する。なお、論理Ｘ及びＹアドレスに基づいてデータを発生するために使用されるパリティ発生部がある。全共通データパターンはメニューから選択される。もし特別のパターンが所望されるならば、パターンアセンブラーはユニークなデータパターンを発生するために使用される。
また、データ発生部７４は論理的なデータを物理的なデータに変換するために非常に強力なデータ位相数学的スクランブラーを有する。また、データ発生部７４はベクタメモリを提供する。ベクタメモリの内容は連続的に処理され且つマイクロシーケンサにより制御される。
パターン発生部４５は３２のチップ選択信号を発生する。マイクロシーケンサ７６はチップ選択発生を制御する。通常の試験に対して、マイクロシーケンサにより異なるチップ選択１の信号は図７の素子試験ボード４７の一部をグループで選択することが可能である。一部にストレスが加えられおり試験がされていないとき、全３２のチップ選択信号がアクティブになる。
図７の試験スロットインタフェース５９はＤＵＴ電力供給、信号ドライバー、データ出力比較器及び合格／不合格論理を具備する。各スロットはＤＵＴ５の電力に対して自身のユニークで独立な供給を有する。全電力供給はプログラマブル電流制限及び過大／過少電圧保護を有する。もし電圧又は電流が制限のどれかを越えるならば、制限を越えるスロットだけが遮断する。そのテスタ５１はいかなる故障も記憶する。全供給に対する実際の出力電圧及び実際の出力電流は各スロットから読み戻され且つテスタ５１の制御部に報告される。
各テストスロットは図３の１２８のＩ／Ｏドライバーチャンネル２５の全て、及び図１の３２のチップ選択１を有する。なお、１６の物理的なＸビットの二つのコピー、物理的なＹビットの二つのコピー及び８のユーザクロックの４つのコピーがある。これらの多数のコピーは図７の素子試験ボード４７の分離部に使用されることを意図されている。これは各ドライバーのロード削減を考慮する。この削減は最大信号品質を提供する。ドライバーが働き且つ一部の入力が信号を短絡しないことを確保するために入力信号の全ては図７のドライバーボード４７でモニターされる。ドライバーボード４７はパターン発生部４５からデータ及びタイミングを集め且つＤＵＴ５へ信号を提供する。図３の１２８のデータＩ／Ｏチャンネル２５の各々はドライバー及び二重レベル比較器を有する。物理的データ信号はこの１２８のチャンネルフィールドを満たすために、試験される部分の幾何学に依存して、複製される：もし一部が×１であるならば、データは１２８回繰り返す；もし一部が×４ならば、データは３２回繰り返す；もし一部が×８ならば、データは１６回繰り返す；もし一部が×９ならば、データは１４回繰り返す；もし一部が×１６ならば、データは８回繰り返す；もし一部が×１８ならば、データは７回繰り返す。ドライバーに対して３セットのプログラマブル高低レベルがある。レベルのうち一つのセットはアドレスドライバーに使用され、一つのセットはデータドライバーに使用され、最後のセットはクロック及びチップ選択ドライバーに使用される。
１２８のデータＩ／Ｏチャンネル２５の各々は二重レベル比較器を有する。全比較器に対して一つのセットのプログラマブル高低レベルが存在する。１２８の比較器の各々に対して図５のエラーラッチ４０が存在する。たとえいくつかの素子５が図３の各Ｉ／Ｏチャンネル２５に代表的に接続されても、チップ選択１の信号はＩ／Ｏチャンネル２５当たり一度に一つだけの素子５をイネーブルにする。
図７の各試験スロットインタフェース５９は自身の合格／不合格論理を有する。図３の各チップ選択状態が達成されると、図５のエラーラッチ４０の内容はそのチップ選択１状態に対する従来の結果と共に格納され且つ和が取られる。結果として、試験ステップの終了時に、各試験スロットの３２までのチップ選択１の状態に対する図３の全１２８のＩ／Ｏチャンネル２５に対する蓄積合格／不合格結果は一部の非常に大きな数の並列試験を考慮する。図６のテスタ５１は図３のＩ／Ｏチャンネル２５のマッピング及び一定のソケット位置に対するチップ選択１の状態に依存して図７の素子試験ボード４７の一部を試験するためにソフトウエアを使用する。
標準合格／不合格論理に加えて、ＭＴＸは図７の広範囲な故障分析６１を行う性能を有する。各スロットに対する付加的回路はこの性能を提供する。故障分析６１オプションは二つのタイプの故障データを集めるために使用される：図４のエラーカウント１２及び故障特徴。
図３の各Ｉ／Ｏチャンネル２５に対して、３２のビットカウンタが存在する。特別チャンネルにエラーがある毎に、カウンタ１２が増加する。各チャンネルに対する全エラーカウントが報告される。
同一の回路は各チップ選択状態に対して不合格特徴を捕足する。不合格特徴は不合格アドレス及び全不合格データ状態からなる。不合格アドレスは論理的又は物理的なアドレスのいずれかである。不合格データ状態は論理的又は物理的なデータ状態のいずれかである。
図７の素子試験ボード４７は試験される素子５を含む。素子試験ボード４７は高温ソケットのアレー及び信号送信ライン用の成端を有する。素子５は引き続いて周辺部屋に置かれる素子試験ボード４７に入れられる。
適当な成端は試験される素子に最良の波形を与える。成端値は各装置試験ボード４７タイプに対してユニークであり且つ試験される素子５の特徴に大きく依存する。正しい成端を決定するために、素子試験ボード４７は所望される実際の素子５と共に集められねばならない。試験システムがＤＵＴ５への入力信号を発生するとき、その信号元はテスタ５１内にあり、ＤＵＴ５入力ピンに実際に届く前にピンドライバー及びある種の接続回路（テストソケット又は操作する人の契約者を含む）を経由して送信されなければならない。この処理は固定状態に依存し、且つ固定から固定まで変化するある量の遅延時間（Ｔｉ）をもたらす。
同様に、試験システムはＤＵＴ５からの出力信号を試験するとき、信号はある接続回路を経由し、ピン受信機を経由し、ＤＵＴ５の出力ピンから実際に試験が行われる電子部に送信されねばならない。またこれは固定に依存しかつ固定から固定まで変化するある量の遅延（Ｔｏ）をもたらす。この遅延時間は試験電子経路遅延の差のためにＴｉとは異なってもよい。
試験システムがＤＵＴ５のより正確なタイミング測定をするために、往復遅延（ＲＴＤ）として普通知られている試験及びＤＵＴ５間の信号を送信する遅延時間が考慮されるべきであることが必要である。従来技術のＲＴＤは異なる素子に対して広い範囲である。この広い範囲のため伝播遅延時間又はアクセス時間のようなタイミング測定をすることが困難になる。正確なＲＴＤ時間はタイミング時間からどれくらいのシステム遅延を引くべきかを知るために必要である。ＲＴＤのある固定量に対する試験ハードウエア内の補償が通常存在する。残存可変量はプログラマブルハードウエア遅延又はソフトウエアのいずれかで扱われる。このようにして、図６のテスタ５１はＤＵＴ５の正確なタイミング測定を行う。しかしながら、従来技術は単一素子５に対する単一の往復遅延時間についてだけ構成する。
しかしながら、ＭＴＸの場合には、問題はより複雑になる。入力信号ラインが１よりもむしろ多数のＤＵＴ５に接続されるため、且つ多くの素子５の出力が同一の比較器に接続されるため、図７の一定の試験ボード４７に対して使用されるいかなる単一のＲＴＤも存在しない。いくつかのＲＴＤ、各チップ選択１の状態に対して一つが存在しなければならない。
ＭＴＸ試験ボード４７が設計され且つまず製作されるとき、各チップ選択１の状態に対して適当なＲＴＤ値を決定することが特徴である。このセット値はデータベースに格納され、且つその特別の試験ボード４７の設計と関連する。試験ボード４７のボードがＭＴＸシステムで使用されると、一定のチップ選択１状態に対して適当なＲＴＤ値をもたらすため適当なチップ選択１のＲＴＤ値は、パターン速度で、データベースから読まれ且つアクセスされるメモリに格納され、且つ高精度のプログラマブル遅延ラインで使用される。グループの素子５を選択するチップ選択１信号に加えて、チップ選択信号はそれらの素子５を選択するときに使用すべき往復遅延時間のどれかを選択するために使用される。タイミング発生部７０はチップ選択により選択されるケース状態における各半導体素子に対する適当な往復遅延値を補償する。情報がハードウエアメモリに格納されるので、新たなソフトウエアのダウンロード又は計算を待つ必要がない。このようにして、たとえ有効な固定遅延が試験の過程を通して変化しても、ＭＴＸは最大限の全体タイミング精度を常に提供する。
図１０ａに転じる。バーンインボード４７では多数素子５が多数データライン、クロックライン、及びチップ選択信号についてアレーで配置される。本発明と両立できるバーンインボード設計は米国特許出願番号０８／１６１，２８２、１９９３年１２月１日出願に示唆され、その開示は参照により組み込まれる。例えばボード４７に進む１６アドレスライン、３２データライン、８クロックライン及び３２チップ選択ラインについて素子５の１６×１６のアレーである。これらの信号ラインは各素子５に対してバーンインボード４７の周囲に分配されるべきである。代表的な分配パターンは図１０ａに示される。信号のいくつかの非常に複雑な経路選択は各素子５に届くように要求される。図１０ｂに示されるように、好ましい実施例は各部分が信号のセットを複製する部分にボードを分割した。例えば、好ましい実施例のボード４７は４の部分６５に区分される。以前の例と共に動作し、各四分の一の６５は１６アドレスライン、３２データライン、８クロックライン及び８チップ選択ラインを有する。各選択６５は３２に等しい全部分からのチップ選択ラインの全体について各同一のライン数を有する。信号ラインは複雑な構成を経由して進まなければならないというよりもむしろボード４７を横切って直線に進む。この構成の利点はトレース長さがほとんど３／４だけ切られ、素子５のＲＴＤが減少することであり、且つ信号の質を非常に改良するローディングは３／４だけ切られる。
各素子試験ボード４７はユニークな７けたシリアル数により確認される。各けたは素子試験ボード４７に抵抗を使用して受動的に符号化される。高温６８０ピンカードエッジコネクタは素子試験ボード４７とシステム間に接続機構を提供する。
ＭＴＸには広範な自己試験及び診断性能が備えられる。システムの各ボード４７は出力を上げるとき自ら信頼試験を行う。この信頼試験は基本機能の高速確認を提供するために設計される。なお、ユーザはより広範囲な診断を行うことができる。診断は可能なときにいつでも置換可能な半組み立て部分品に対する故障を隔離するように意図される。
任意の装置はＭＴＸネットワークに接続される遠隔ＰＣであるユーザステーション５５を具備する。ユーザステーション５５はオフラインプログラム開発、生産管理（ロット形成、状態問い合わせ、等）及びネットワーク管理として使用される。
任意の装置の別の例は包囲した試験ステーション又はデバッグステーション５２である。デバッグステーション５２は簡単化したテスタ５１である。デバッグステーション５２は一つのスロットに対して試験電子部を具備し、しかしいかなる環境部屋も具備しないので、十分な電気的試験が包囲した環境で行われる。またデバッグステーション５２は素子試験ボード４７及び試験電子部への容易なユーザアクセスを提供する。このステーションは新試験プログラム、信号及びパターンの機能をチェックし、且つ電圧を確認するために使用される。ステーションは試験電子部又は素子試験ボード４７及び予備スクリーンにより入れられた装置試験ボード４７を、これらがテスタ５１に入れられる前に、修理するために使用される。これは悪い接触をしており、悪いソケット位置にあり、又は初期に欠陥がある素子５を確認し、固定し、又はマスクするのを助ける。
さらなるオプションは知的自動ローダ／分類部システムとのインタフェースを行うＭＴＸ設計を使用することである。知的ローダ／分類部システムがネットワークに取り付けられると、サーバ４９は各素子試験ボード４７に対してローダへのユニークで予め形成されたローディングマスクを提供してロードされるべきでない悪いソケット位置を示す。一部が試験された後に、サーバ４９はユニークな格納マップを知的アンローディングに提供する。
示し、つ説明した本発明の形態及び詳細における種々の変化がなされることは当業者にとって明らかである。このような変化が添付されるクレームの精神及び範囲内に含まれることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１１】
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