(57)【特許請求の範囲】
【請求項１】
第１のデータ線を入力として前記第１のデータ線の電位の変化と同じ向きに変化する電位を出力する第１のデータ線電位制御手段と、第２のデータ線を入力として前記第２のデータ線の電位の変化と同じ向きに変化する電位を出力する第２のデータ線電位制御手段と、ドレインが前記第１のデータ線に接続され、ゲートが前記第１のデータ線電位制御手段の出力に接続された第７のトランジスタと、ドレインが前記第１のデータ線に接続され、ゲートが前記第２のデータ線電位制御手段の出力に接続された第８のトランジスタと、ドレインが前記第２のデータ線に接続され、ゲートが前記第１のデータ線電位制御手段の出力に接続された第９のトランジスタと、ドレインが前記第２のデータ線に接続され、ゲートが前記第２のデータ線電位制御手段の出力に接続された第１０のトランジスタと、前記第１のデータ線と前記第２のデータ線との間の電位差を増幅する差動アンプとを備えたことを特徴とする半導体集積回路装置。
【請求項２】
前記第１又は第２のデータ線に対して電流を供給するメモリセルをさらに有し、前記第７、第８、第９及び第１０のトランジスタがＮチャンネルトランジスタであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第７及び第８のトランジスタのソースが共通接続され、前記共通接続された第７及び第８のトランジスタのソースと電源との間に接続された第１１のトランジスタと、前記第９及び第１０のトランジスタのソースが共通接続され、前記共通接続された第９及び第１０のトランジスタのソースと電源との間に接続された第１２のトランジスタとをさらに備えたことを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
メモリセル及び参照用メモリセルをさらに備え、前記第１のデータ線及び第２のデータ線の一方に前記メモリセルのトランジスタが、他方に前記参照用メモリセルのトランジスタが接続されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
ドレイン及びゲートが第１のデータ線に接続された第１９のトランジスタと、ドレインが前記第１のデータ線に接続され、ゲートが第２のデータ線に接続された第２０のトランジスタと、ドレインが前記第２のデータ線に接続され、ゲートが前記第１のデータ線に接続された第２１のトランジスタと、ドレイン及びゲートが前記第２のデータ線に接続された第２２のトランジスタと、前記第１のデータ線と前記第２のデータ線との間の電位差を増幅する差動アンプと、ドレインが前記第１９のトランジスタのソースに接続された第２３のトランジスタと、ドレインが前記第２２のトランジスタのソースに接続された第２８のトランジスタとを備え、前記第２３と前記第２８のトランジスタのソー
スが第１のノードに共通接続され、前記第１９、第２０、第２１、第２２のトランジスタのソースを電源に接続した状態から、前記第２０及び第２２のトランジスタのソースを電源から切り離し、前記第１のノードに前記電源と同じ電位を有する電位を与えた状態に切り換えて、前記第１および第２のデータ線に流れる電流を前記第１のノードから引き出すことを特徴とする半導体集積回路装置。
【請求項６】
前記第１又は第２のデータ線に対して電流を供給するメモリセルをさらに有し、前記第１９、第２０、第２１、第２２、第２３及び第２８のトランジスタがＮチャンネルトランジスタであることを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
前記第１９のトランジスタのソースと電源との間に接続された第２４のトランジスタと、前記第２０のトランジスタのソースと電源との間に接続された第２５のトランジスタと、前記第２１のトランジスタのソースと電源との間に接続された第２６のトランジスタと、前記第２２のトランジスタのソースと電源との間に接続された第２７のトランジスタとをさらに備えたことを特徴とする請求項５記載の半導体集積回路装置。
【請求項８】
メモリセル及び参照用メモリセルをさらに備え、前記第１のデータ線及び第２のデータ線の一方に前記メモリセルのトランジスタが、他方に前記参照用メモリセルのトランジスタが接続されることを特徴とする請求項５記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを用いた半導体集積回路に関し、特に、ＲＯＭ、ＥＥＲＯＭのような電流型メモリセルと、低電圧動作時に高速に読み出すためのデータ読み出し回路、また、そのデータ読み出し回路を用いた電流測定用回路とを備えた半導体集積回路に関するものである。
【０００２】
【従来の技術】
一般に、低電圧動作時には読み出しメモリセルの電流値は減少するので、安定して高速に読み出すには、読み出し回路内でのトランジスタの閾値電圧や配線のインピーダンスの不均衡、信号線とのクロストークによる雑音、電源変動による雑音などの種々の悪化要因に対しての高耐性が要求される。特に高ノイズ耐性の回路方式としては、ビット線対構造で選択メモリセル電流値と参照用電流値の差分を差動アンプで比較読み出しを行う回路方式が有効である。
【０００３】
従来の技術の第１例としては図８に示すように、データ線対ＤＬ、／ＤＬのそれぞれに同じ電気特性をもつＭＯＳトランジスタなどの負荷素子Ｎ２９、Ｎ３０を設け、負荷素子Ｎ２９、Ｎ３０の抵抗成分と電流値Ｉ２９、Ｉ３０の積によって生じるデータ線対ＤＬ、／ＤＬ間の電位差を検知してデータを読み出す回路方式がある。
【０００４】
ここでは一貫して、メモリセルはＰチャンネルトランジスタを想定しているため負荷素子Ｎ２９、Ｎ３０はＮチャンネルトランジスタで接地電位側に接続されているが、メモリセルがＮチャンネルトランジスタの場合には、負荷素子はＰチャンネルトランジスタで電源電位側に接続される。同様に充電用素子のＰ９、Ｐ１０もＰチャンネルトランジスタになっているが、メモリセルがＮチャンネルトランジスタの場合には、充電用素子は放電用素子としてＮチャンネルトランジスタになり接地電位側に接続される。また、データ線対ＤＬ、／ＤＬは、アドレスに応じて、選択メモリセルが配置されているビット線及び参照用電流源が配置されている参照用のビット線にそれぞれ接続され、選択メモリセルと参照用電流源から流れるそれぞれの電流を負荷素子Ｎ２９、Ｎ３０に伝達する役割をもつ。以下、データ線対ＤＬ、／ＤＬは同様の役割をもつとする。
【０００５】
この第１例の方式では図９の時間Ｔ１まで信号ＮＣＨＡＲは”Ｌ”になっており充電用トランジスタＰ９、Ｐ１０によってデータ線対ＤＬ、／ＤＬの充電を行う。時間Ｔ２で信号ＤＩＳは”Ｈ”になってスイッチ用トランジスタＮ３１、Ｎ３２が”ＯＮ”してデータ線対ＤＬ、／ＤＬの放電を開始し、時間Ｔ３で信号ＳＥＮＳＥが”Ｈ”になって差動アンプ１８を動作させる。時間Ｔ３は電流Ｉ２９、Ｉ３０がその時点で既に定常電流になっているように回路上で遅延量が決められ、図９の時間差ΔＴ４はデータ線対ＤＬ、／ＤＬの放電を開始してからＩ２９、Ｉ３０が定電流になる迄の時間に相当する。さらに時間Ｔ４で信号ＤＩＳは”Ｌ”になり、データ線対ＤＬ、／ＤＬの放電が終了する。さらに差動アンプ１８の出力信号ＤＯＵＴが確定後に時間Ｔ５で信号ＳＥＮＳＥが”Ｌ”になって差動アンプ動作が終了し、時間Ｔ６で信号ＮＣＨＡＲは”Ｌ”になってデータ線対ＤＬ、／ＤＬを充電し、読み出し動作の１サイクルが終了する。ただし時間Ｔ４、時間Ｔ５が前後することもある。ここで、図９の電位Ｖ４１は参照側のデータ線電位であり、電位Ｖ４０は選択メモリセルが”ＯＮ”の場合のメモリセル側のデータ線電位であり、電位Ｖ５１は選択メモリセルが”ＯＦＦ”の場合のメモリセル側のデータ線電位である。特に電位Ｖ５１は時間Ｔ３以降では、選択メモリセルが”ＯＦＦ”の場合のメモリセル側のデータ線が１９のＤＬの場合にはＮ２９の閾値電圧Ｖｔに相当し、選択メモリセルが”ＯＦＦ”の場合のメモリセル側のデータ線が２０の／ＤＬの場合にはＮ３０の閾値電圧Ｖｔに相当する。また、選択メモリセルが”ＯＮ”の場合には図９のΔＶ４が差動アンプ１８の入力電位差になり、選択メモリセルが”ＯＦＦ”の場合には図９のΔＶ５が差動アンプ１８の入力電位差になる。
【０００６】
また、従来の技術の第２例は図１０に示すように、データ線対ＤＬ、／ＤＬ間の電位差を大きくするために負荷素子Ｎ３３、Ｎ３４をそれぞれ交差結合させて、データ線対ＤＬ、／ＤＬそのものを差動増幅するフリップフロップ型の回路方式である。この方式も図１１に示すように従来の技術の第１例と同様の制御を行う。この方式では、図１１の時間Ｔ３はデータ線対ＤＬ、／ＤＬ間電位差のΔＶ７、ΔＶ８がその時点で差動アンプ２１の入力電位差として十分大きな値になっているように決められる。ここで、図１１の電位Ｖ６１、電位Ｖ６０は選択メモリセルが”ＯＮ”の場合の参照側のデータ線電位とメモリセル側データ線電位の両方によって決められ、電位Ｖ６１は参照側のデータ線電位、電位Ｖ６０は選択メモリセルが”ＯＮ”の場合のメモリセル側のデータ線電位である。電位Ｖ７１、電位Ｖ７０は選択メモリセルが”ＯＦＦ”の場合の参照側のデータ線電位とメモリセル側データ線電位の両方によって決められ、電位Ｖ７０は参照側のデータ線電位、電位Ｖ７１は選択メモリセルが”ＯＦＦ”の場合のメモリセル側のデータ線電位である。また、選択メモリセルが”ＯＮ”の場合には図１１のΔＶ６が差動アンプ２１の入力電位差になり、選択メモリセルが”ＯＦＦ”の場合には図１１のΔＶ７が差動アンプ２１の入力電位差になる。
【０００７】
さらに、上記の従来の回路方式で選択メモリセルの電流値と参照用電流値を測定する場合には、データ線対のそれぞれに電流引き出し用のトランジスタ及び電流引き出し用の配線を設けることが必要になる。
【０００８】
【発明が解決しようとする課題】
前述の第１例の方式では、データ線対ＤＬ、／ＤＬ間の電位差ΔＶ４、ΔＶ５は、データ線対ＤＬ、／ＤＬの電流値の差及び負荷素子Ｎ２９、Ｎ３０の抵抗値に依存する。従ってメモリセル電流値と参照用電流の差が小さくなる低電圧動作時に、安定動作に必要なだけ十分に電位差ΔＶ４、ΔＶ５を大きくしてセンス動作をさせるためには、負荷素子Ｎ２９、Ｎ３０の抵抗値を増加させる必要がある。ところが負荷素子の抵抗値を増加させた場合にはデータ線対ＤＬ、／ＤＬの放電に時間がかかるために、差動アンプ１８を起動する迄に必要な時間差ΔＴ４が増加し、高速動作が不可能になる。
【０００９】
また前述の第２例の方式では、データ線対ＤＬ、／ＤＬそのものを差動増幅するので、メモリセル電流値と参照用電流の差が小さくなるような低電圧動作時でも電位差ΔＶ６、ΔＶ７は大きくできる。しかし、選択メモリセル電流もしくは参照電流の電流値の大きい方のデータ線は時間とともに負荷素子へ流れる電流が小さくなりフローティング状態に近づいていくので、データ線と容量結合するようなノイズ成分に対しては低ノイズ耐性要因になる。また、負荷素子Ｎ３３、Ｎ３４を流れる電流Ｉ３３、Ｉ３４は定常電流にはならないため、消費電流による電源変動のノイズ成分に対しても低ノイズ耐性要因になる。従って、負荷素子Ｎ３３、Ｎ３４の抵抗値を大きくして、ノイズによって誤増幅が起きない電位差までは緩やかに増幅する必要がある。つまり、差動アンプを起動する迄に必要な時間は増加し、高速動作が不可能になる。
【００１０】
また、不揮発性メモリなどの半導体記憶装置でビット線電位によってメモリセルに加えられるストレスが信頼性上の問題となるような場合には、ビット線電位つまりデータ線対ＤＬ、／ＤＬの電位を制御する必要がある。このときデータ線対ＤＬ、／ＤＬの負荷素子Ｎ２９、Ｎ３０又はＮ３３、Ｎ３４の制御によってデータ線ＤＬ、／ＤＬの電位を制御する場合、前述の第１例あるいは第２例のどちらの回路方式でもデータ線ＤＬ、／ＤＬの電位を制御するための回路の不均衡が加わり、低ノイズ耐性要因になる。従って前述と同様に第１例あるいは第２例のどちらの回路方式でも、差動アンプ１８又は差動アンプ２１を起動する迄に必要な時間は増加し、高速動作が不可能になる。
【００１１】
また、大容量の半導体記憶装置においてはデータ線ＤＬ、／ＤＬの容量値は大きいために、データ線ＤＬ、／ＤＬの放電時の電源変動によるノイズが大きくなって差動アンプを起動する迄に必要な時間が増加して高速動作が不可能になる。
【００１２】
さらに、前述の第１例あるいは第２例の回路方式で選択メモリセルの電流値と参照用電流値のいずれかを測定する場合、データ線対ＤＬ、／ＤＬに各々電流引き出し用のゲートをそれぞれ設け、それぞれのゲートを選択する手段及びそれぞれの電流を引き出すための配線対が必要になりチップ面積が増大する。また、読み出し時と同じ電流を測定するためには、読み出し時と同じデータ線電位にするという測定上の困難がある。
【００１３】
【課題を解決するための手段】
本発明は斯かる実情に鑑み、高ノイズ耐性の増幅を可能にすることで低電圧動作時でも高速動作が可能なセンスアンプ回路を提供することを目的とする。また、信頼性上の観点からビット線つまり電位データ線電位を制御するための回路が必要な場合でも、その回路がデータ線対間に持ち込む閾値差などの不均衡の影響を除外することで、低電圧動作時でも高速動作が可能なセンスアンプ回路を提供することを目的とする。また、このセンスアンプ回路を用いて、電流引き出し用の配線１本のみで読み出し動作時と同じ値のメモリセル電流と参照電流の値を測定することが可能な回路を提供しようとするものである。
【００１９】
請求項１記載の本発明の半導体集積回路装置は、第１のデータ線を入力として前記第１のデータ線の電位の変化と同じ向きに変化する電位を出力する第１のデータ線電位制御手段と、第２のデータ線を入力として前記第２のデータ線の電位の変化と同じ向きに変化する電位を出力する第２のデータ線電位制御手段と、ドレインが前記第１のデータ線に接続され、ゲートが前記第１のデータ線電位制御手段の出力に接続された第７のトランジスタと、ドレインが前記第１のデータ線に接続され、ゲートが前記第２のデータ線電位制御手段の出力に接続された第８のトランジスタと、ドレインが前記第２のデータ線に接続され、ゲートが前記第１のデータ線電位制御手段の出力に接続された第９のトランジスタと、
ドレインが前記第２のデータ線に接続され、ゲートが前記第２のデータ線電位制御手段の出力に接続された第１０のトランジスタと、前記第１のデータ線と前記第２のデータ線との間の電位差を増幅する差動アンプとを備えたことを特徴とする。
【００２０】
請求項２記載の発明は、請求項１記載の半導体集積回路装置において、前記第１又は第２のデータ線に対して電流を供給するメモリセルをさらに有し、前記第７、第８、第９及び第１０のトランジスタがＮチャンネルトランジスタであることを特徴とする。
【００２１】
請求項３記載の発明は、請求項１記載の半導体集積回路装置において、前記第７及び第８のトランジスタのソースが共通接続され、前記共通接続された第７及び第８のトランジスタのソースと電源との間に接続された第１１のトランジスタと、前記第９及び第１０のトランジスタのソースが共通接続され、前記共通接続された第９及び第１０のトランジスタのソースと電源との間に接続された第１２のトランジスタとを備えている。
【００２２】
請求項４記載の発明は、請求項１記載の半導体集積回路装置において、メモリセル及び参照用メモリセルをさらに備え、前記第１のデータ線及び第２のデータ線の一方に前記メモリセルのトランジスタが、他方に前記参照用メモリセルのトランジスタが接続されることを特徴とする。
【００２３】
請求項１ないし請求項４記載の発明によれば、データ線電位制御回路を介して第１、第２のデータ線と、負荷素子となる第７、第８、第９、第１０のトランジスタのゲートを接続するので、第１、第２のデータ線の電位を所望の値に制御できる。
【００２９】
請求項５記載の本発明の半導体集積回路装置は、ドレイン及びゲートが第１のデータ線に接続された第１９のトランジスタと、ドレインが前記第１のデータ線に接続され、ゲートが第２のデータ線に接続された第２０のトランジスタと、ドレインが前記第２のデータ線に接続され、ゲートが前記第１のデータ線に接続された第２１のトランジスタと、ドレイン及びゲートが前記第２のデータ線に接続された第２２のトランジスタと、前記第１のデータ線と前記第２のデータ線との間の電位差を増幅する差動アンプと、ドレインが前記第１９のトランジスタのソースに接続された第２３のトランジスタと、ドレインが前記第２２のトランジスタのソースに接続された第２８のトランジスタとを備え、前記第２３と前記第２８のトランジスタのソースが第１のノードに共通接続され、前記第１９、第２０、第２１、第２２のトランジスタのソースを電源に接続した状態から、前記第２０及び第２２のトランジスタのソースを電源から切り離し、前記第１のノードに前記電源と同じ電位を有する電位を与えた状態に切り換えて、前記第１および第２のデータ線に流れる電流を前記第１のノードから引き出すことを特徴とする。
【００３０】
請求項６記載の発明は、請求項５記載の半導体集積回路装置において、前記第１又は第２のデータ線に対して電流を供給するメモリセルをさらに有し、前記第１９、第２０、第２１、第２２、第２３及び第２８のトランジスタがＮチャンネルトランジスタであることを特徴とする。
【００３１】
請求項７記載の発明は、請求項５記載の半導体集積回路装置において、前記第１９のトランジスタのソースと電源との間に接続された第２４のトランジスタと、前記第２０のトランジスタのソースと電源との間に接続された第２５のトランジスタと、前記第２１のトランジスタのソースと電源との間に接続された第２６のトランジスタと、前記第２２のトランジスタのソースと電源との間に接続された第２７のトランジスタとをさらに備えている。
【００３２】
請求項８記載の発明は、請求項５記載の半導体集積回路装置において、メモリセル及び参照用メモリセルをさらに備え、前記第１のデータ線及び第２のデータ線の一方に前記メモリセルのトランジスタが、他方に前記参照用メモリセルのトランジスタが接続されることを特徴とする。
【００３３】
請求項５ないし８記載の発明によれば、第１又は第２のデータ線を流れる電流のうち大きい方の電流値を、第２８及び第２３のトランジスタの共通接続点から引き出して測定することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００３５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図である。図２は、その動作を、信号のタイミングとデータ線電位で示すタイミング図である。
【００３６】
図１において、１は差動アンプ、２、３はそれぞれデータ線ＤＬ、／ＤＬ、Ｎ１はゲート及びドレインがデータ線ＤＬに接続され、ソースがトランジスタＮ５を介して接地されたＮチャンネルトランジスタ、Ｎ２はゲートがデータ線／ＤＬに接続され、ドレインがデータ線ＤＬに接続され、ソースがトランジスタＮ１のソースに共通接続されたＮチャンネルトランジスタ、Ｎ３はゲートがデータ線ＤＬに接続され、ドレインがデータ線／ＤＬに接続され、ソースがトランジスタＮ６を介して接地されたＮチャンネルトランジスタ、Ｎ４はゲート及びドレインがデータ線／ＤＬに接続され、ソースがトランジスタＮ３のソースに共通接続されたＮチャンネルトランジスタ、Ｐ１、Ｐ２は一方がメモリセル、他方が参照用メモリセルのＰチャンネルトランジスタである。トランジスタＮ１及びＮ２はデータ線ＤＬに接続される負荷素子となり、トランジスタＮ３及びＮ４はデータ線／ＤＬに接続される負荷素子となる。
【００３７】
以上のように構成された半導体集積回路装置について、図１、図２を参照してその動作を説明する。
【００３８】
図１、図２において、トランジスタＰ１、Ｐ２のゲートに入力される信号ＮＣＨＡＲが”Ｌ”の時間Ｔ１迄はトランジスタＰ１、Ｐ２によって電源電圧ＶＣＣまでデータ線の充電を行う。そして時間Ｔ２にトランジスタＮ５、Ｎ６のゲートに入力される信号ＤＩＳが”Ｈ”になってトランジスタＮ５、Ｎ６が活性化され、４つの負荷素子となるトランジスタＮ１、Ｎ２、Ｎ３及びＮ４が有効になると、データ線ＤＬ、／ＤＬの電位は負荷素子用トランジスタＮ１、Ｎ２、Ｎ３及びＮ４の閾値電圧Ｖｔに向かって変化する。このときデータ線ＤＬ、／ＤＬの電位と前記閾値電圧Ｖｔの差が十分に大きい期間は４つの負荷素子Ｎ１、Ｎ２、Ｎ３及びＮ４は飽和領域で動作し、データ線ＤＬ、／ＤＬを急速に放電する。さらにデータ線ＤＬ、／ＤＬの電位と前記閾値電圧Ｖｔの差が十分に小さい期間になると、データ線ＤＬ、／ＤＬの電位の変動が緩やかになり、データ線ＤＬと負荷素子Ｎ１、Ｎ２間の電流（Ｉ１＋Ｉ２）及びデータ線／ＤＬと負荷素子Ｎ３、Ｎ４間の電流（Ｉ３＋Ｉ４）は、選択メモリセルの電流値と参照用メモリセルの電流値を比較して大きい側と同じ値の定常電流になる。そして、電流値の大きい側のデータ線ＤＬ又は／ＤＬの電位は、前記閾値電圧Ｖｔより高い電圧値に固定され続け、電流値の小さい側のデータ線ＤＬ又は／ＤＬの電位は、一定電流で放電され続ける。つまり、選択メモリセルが”ＯＮ”の場合には選択メモリセル側のデータ線ＤＬ又は／ＤＬの電位はＶ００に、参照側のデータ線ＤＬ又は／ＤＬの電位はＶ０１になり、また選択メモリセルが”ＯＦＦ”の場合には選択メモリセル側のデータ線ＤＬ又は／ＤＬの電位はＶ１１に、参照側のデータ線ＤＬ又は／ＤＬの電位はＶ１０になる。このとき、電流値の小さい側のデータ線ＤＬ又は／ＤＬの電流値（Ｉ１＋Ｉ３）あるいは（Ｉ２＋Ｉ４）のいずれかの電流値は零になる。そして信号ＤＩＳが”Ｈ”期間中は増幅されるのでデータ線対ＤＬ、／ＤＬ間の電位差が十分に拡大したところで時間Ｔ３で差動アンプ１を制御する信号ＳＥＮＳＥを”Ｈ”にして後段の差動アンプ１を起動し、差動アンプ１の出力ＤＯＵＴが確定後に時間Ｔ４で信号ＤＩＳを”Ｌ”にしてデータ線ＤＬ、／ＤＬの放電を止め、時間Ｔ５で信号ＳＥＮＳＥを”Ｌ”にしてアンプ動作を止める。さらに時間Ｔ６では信号ＮＣＨＡＲを”Ｌ”にしてデータ線ＤＬ、／ＤＬの充電を行い読み出し動作を終了する。
【００３９】
つまり、データ線ＤＬと負荷素子Ｎ１、Ｎ２間の電流値（Ｉ１＋Ｉ２）とデータ線／ＤＬと負荷素子Ｎ３、Ｎ４間の電流値（Ｉ３＋Ｉ４）はどの時点でも同じ電流値になるので選択メモリセルの電流値と参照用メモリセルの電流値の差分の時間累積でのみデータ線対ＤＬ、／ＤＬ間の電位差が増幅される。従ってどちらのデータ線ＤＬ、／ＤＬもフローティング状態にはならなく、データ線ＤＬ、／ＤＬを流れる電流も定常電流になるので電源変動などのノイズに対して高耐性になり、低電圧動作時でも高速に読み出せる。
【００４０】
（第２の実施の形態）
図３は、本発明の第２の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図である。図４は、図３のデータ線電位制御回路の詳細を示す図である。
【００４１】
図３において、４は差動アンプ、５、６はそれぞれデータ線ＤＬ、／ＤＬ、Ｎ７はゲートがデータ線電位制御回路７の出力ＯＵＴに接続され、ドレインがデータ線ＤＬに接続され、ソースがトランジスタＮ１１を介して接地されたＮチャンネルトランジスタ、Ｎ８はゲートがデータ線電位制御回路８の出力ＯＵＴに接続され、ドレインがデータ線ＤＬに接続され、ソースがトランジスタＮ７のソースに共通接続されたＮチャンネルトランジスタ、Ｎ９はゲートがデータ線電位制御回路７の出力ＯＵＴに接続され、ドレインがデータ線／ＤＬに接続され、ソースがトランジスタＮ１２を介して接地されたＮチャンネルトランジスタ、Ｎ１０はゲートがデータ線電位制御回路８の出力ＯＵＴに接続され、ドレインがデータ線／ＤＬに接続され、ソースがトランジスタＮ９のソースに共通接続されたＮチャンネルトランジスタ、Ｐ３、Ｐ４は一方がメモリセル、他方が参照用メモリセルのＰチャンネルトランジスタである。トランジスタＮ７及びＮ８はデータ線ＤＬに接続される負荷素子となり、トランジスタＮ９及びＮ１０はデータ線／ＤＬに接続される負荷素子となる。
【００４２】
図４において、９は図３のデータ線電位制御回路７、８と同じ構成を有するデータ線電位制御回路であり、ＤＮ１、ＤＮ２はＮチャンネルトランジスタ、ＤＰ１、ＤＰ２、ＤＰ３はＰチャンネルトランジスタである。
【００４３】
以上のように構成された半導体集積回路装置について、図３、図４を参照してその動作を説明する。
【００４４】
図３、図４において、トランジスタＰ３、Ｐ４のゲートに入力される信号ＮＣＨＡＲが”Ｌ”の期間はトランジスタＰ３、Ｐ４によって電源電圧ＶＣＣまでデータ線ＤＬ、／ＤＬの充電を行う。そしてトランジスタＮ１１、Ｎ１２のゲートに入力される信号ＤＩＳが”Ｈ”になってトランジスタＮ１１、Ｎ１２が活性化され、４つの負荷素子Ｎ７、Ｎ８、Ｎ９及びＮ１０とデータ線電位制御回路７、８が有効になると、データ線ＤＬ、／ＤＬの電位はデータ線電位制御回路７、８で決まる所定の値に向かって変化する。図４にその内部構成を例示するデータ線電位制御回路７、８では、その値は電源電圧ＶＣＣからＤＰ１の閾値電圧分だけ下がった値である。
【００４５】
ここで図４において、トランジスタＤＮ１、ＤＮ２、ＤＰ３のゲートに入力される信号ＡＣＴが”Ｌ”の期間はトランジスタＤＰ３によって、信号ＯＵＴの接続されている負荷素子Ｎ７、Ｎ８、Ｎ９及びＮ１０のゲートは充電されているので、信号ＡＣＴが”Ｈ”になったときにデータ線ＤＬ、／ＤＬの放電が直ちに開始される。そして、データ線ＤＬ、／ＤＬの電位がＤＰ１の閾値電圧分だけ下がってくると、ＤＰ１によってＤＰ２のゲートは充電され、ＤＰ２を流れる電流値は小さくなり、信号ＯＵＴの電位は下がる。
【００４６】
つまり、データ線ＤＬ、／ＤＬの電位から負荷素子Ｎ７、Ｎ８、Ｎ９及びＮ１０のゲート電位に帰還がかけられるので、データ線ＤＬ、／ＤＬの電位との差が十分に大きい期間は４つの負荷素子Ｎ７、Ｎ８、Ｎ９及びＮ１０は飽和領域で動作し、データ線ＤＬ、／ＤＬを急速に放電する。さらにデータ線ＤＬ、／ＤＬの電位とデータ線電位制御回路７、８で決まる所定の値の差が十分に小さい期間になると、データ線ＤＬ、／ＤＬの電位の変動が緩やかになり、それぞれのデータ線ＤＬ、／ＤＬを流れる電流（Ｉ７＋Ｉ８）及び（Ｉ９＋Ｉ１０）は、選択メモリセルの電流値と参照用メモリセルの電流値を比較して大きい側と同じ値の定常電流になる。そして、電流値の大きい側のデータ線ＤＬ又は／ＤＬは、前記所定の値に固定され続け、電流値の小さい側のデータ線ＤＬ又は／ＤＬは、一定電流で放電され続ける。そしてトランジスタＮ１１、Ｎ１２のゲート及びデータ線電位制御回路７、８のＡＣＴ入力に入力される信号ＤＩＳが”Ｈ”期間中は増幅されるのでデータ線ＤＬ、／ＤＬ対間電位差が十分に拡大したところで差動アンプ４を制御する信号ＳＥＮＳＥを”Ｈ”にして後段の差動アンプ４を起動し、差動アンプ４の出力ＤＯＵＴが確定後に信号ＤＩＳを”Ｌ”にしてデータ線ＤＬ、／ＤＬの放電を止め、信号ＳＥＮＳＥを”Ｌ”にしてアンプ動作を止める。さらに信号ＮＣＨＡＲを”Ｌ”にしてデータ線ＤＬ、／ＤＬの充電を行い読み出し動作を終了する。
【００４７】
つまり、データ線ＤＬ、／ＤＬの電位をある値に制御する必要がある場合に、それぞれのデータ線電位制御回路７、８内の素子のプロセスバラツキ等による不均衡によって、負荷素子Ｎ７、Ｎ９のゲート電位と負荷素子Ｎ８、Ｎ１０のゲート電位間に不均衡が生じた場合でも、負荷素子Ｎ７、Ｎ８、Ｎ９及びＮ１０の電気特性が同じになるようにレイアウトされている場合には、負荷素子Ｎ７のゲート電位と負荷素子Ｎ８のゲート電位の合計値は負荷素子Ｎ９のゲート電位と負荷素子Ｎ１０のゲート電位の合計値と同じなので電流値（Ｉ７＋Ｉ８）と電流値（Ｉ９＋Ｉ１０）も同じになって、前記不均衡による影響は打ち消し合う。つまり、データ線ＤＬ、／ＤＬの電位をある値に制御する必要がある場合に、データ線制御回路７、８内の素子のプロセスバラツキ等から生じる不均衡に対して高耐性であるため、低電圧動作時でも高速に読み出せる。
【００４８】
（第３の実施の形態）
図５は、本発明の第３の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図である。図６は、その動作を、信号のタイミングとデータ線電位で示すタイミング図である。
【００４９】
図５において、１０は差動アンプ、１１、１２はそれぞれデータ線ＤＬ、／ＤＬ、１３はデータ線ＤＬ、／ＤＬ間に設けられたトランスファーゲート、Ｎ１３はゲート及びドレインがデータ線ＤＬに接続され、ソースがトランジスタＮ１７を介して接地されたＮチャンネルトランジスタ、Ｎ１４はゲートがデータ線／ＤＬに接続され、ドレインがデータ線ＤＬに接続され、ソースがトランジスタＮ１３のソースに共通接続されたＮチャンネルトランジスタ、Ｎ１５はゲートがデータ線ＤＬに接続され、ドレインがデータ線／ＤＬに接続され、ソースがトランジスタＮ１８を介して接地されたＮチャンネルトランジスタ、Ｎ１６はゲート及びドレインがデータ線／ＤＬに接続され、ソースがトランジスタＮ１５のソースに共通接続されたＮチャンネルトランジスタ、Ｐ５、Ｐ６は一方がメモリセル、他方が参照用メモリセルのＰチャンネルトランジスタである。トランジスタＮ１３及びＮ１４はデータ線ＤＬに接続される負荷素子となり、トランジスタＮ１５及びＮ１６はデータ線／ＤＬに接続される負荷素子となる。
【００５０】
以上のように構成された半導体集積回路装置について、図５、図６を参照してその動作を説明する。
【００５１】
図５、図６において、トランジスタＰ５、Ｐ６のゲートに入力される信号ＮＣＨＡＲが”Ｌ”の時間Ｔ１迄はトランジスタＰ５、Ｐ６によって電源電圧ＶＣＣまでデータ線ＤＬ、／ＤＬの充電を行う。そして時間Ｔ２でトランジスタＮ１７、Ｎ１８のゲートに入力される信号ＤＩＳが”Ｈ”になってＮ１７、Ｎ１８が活性化され、４つの負荷素子Ｎ１３、Ｎ１４、Ｎ１５及びＮ１６が有効になると、データ線ＤＬ、／ＤＬの電位は負荷素子用トランジスタＮ１３、Ｎ１４、Ｎ１５及びＮ１６の閾値電圧Ｖｔに向かって変化する。このときデータ線ＤＬ、／ＤＬの電位と前記閾値電圧Ｖｔの差が十分に大きい期間は４つの負荷素子Ｎ１３、Ｎ１４、Ｎ１５及びＮ１６は飽和領域で動作し、データ線ＤＬ、／ＤＬを急速に放電する。このときトランスファーゲート１３を制御する信号ＥＱ、ＮＥＱがそれぞれ”Ｈ”、”Ｌ”である図６の時間Ｔ３までデータ線ＤＬと／ＤＬはイコライズ用トランスファーゲート１３によって同電位に保たれたままデータ線ＤＬ、／ＤＬを放電する。さらにデータ線ＤＬ、／ＤＬの電位と前記閾値電圧Ｖｔの差が十分に小さい期間になると、データ線ＤＬ、／ＤＬ電位の変動が緩やかになり、それぞれのデータ線ＤＬ、／ＤＬを流れる電流（Ｉ１３＋Ｉ１４）及び（Ｉ１５＋Ｉ１６）は、選択メモリセルの電流値と参照用メモリセルの電流値を比較して大きい側と同じ値の定常電流になる。そして、電流値の大きい側のデータ線ＤＬ又は／ＤＬは、前記閾値電圧Ｖｔより高い電圧値に固定され続け、電流値の小さい側のデータ線ＤＬ又は／ＤＬは、一定電流で放電され続ける。つまり、選択メモリセルが”ＯＮ”の場合には選択メモリセル側のデータ線ＤＬ又は／ＤＬの電位はＶ２０に、参照メモリセル側のデータ線ＤＬ又は／ＤＬの電位はＶ２１になり、また選択メモリセルが”ＯＦＦ”の場合には選択メモリセル側のデータ線ＤＬ又は／ＤＬの電位はＶ３１に、参照用メモリセル側のデータ線ＤＬ又は／ＤＬの電位はＶ３０になる。このとき、電流値の小さい側のデータ線ＤＬ又は／ＤＬの負荷素子を流れる電流Ｉ１３、Ｉ１４あるいはＩ１５、Ｉ１６のいずれか１組での電流値は零になる。そして信号ＤＩＳが”Ｈ”期間中は増幅されるのでデータ線対ＤＬ、／ＤＬ間電位差が十分に拡大したところで時間Ｔ４で差動アンプ１０を制御する信号ＳＥＮＳＥを”Ｈ”にして後段の差動アンプ１０を起動し、差動アンプ１０の出力ＤＯＵＴが確定後に時間Ｔ５で信号ＤＩＳを”Ｌ”にしてデータ線ＤＬ、／ＤＬの放電を止め、さらに時間Ｔ６で信号ＳＥＮＳＥを”Ｌ”にしてアンプ動作を止め、信号ＥＱを”Ｈ”、信号ＮＥＱを”Ｌ”にしてデータ線ＤＬ、／ＤＬの電位のイコライズ動作を行う。さらに時間Ｔ７では信号ＮＣＨＡＲを”Ｌ”にしてデータ線ＤＬ、／ＤＬの充電を行い読み出し動作を終了する。
【００５２】
つまり、大容量の半導体記憶装置でビット線容量が大きいためにデータ線ＤＬ、／ＤＬの放電時に負荷素子Ｎ１３、Ｎ１４、Ｎ１５及びＮ１６を流れる電流値Ｉ１３、Ｉ１４、Ｉ１５及びＩ１６が大きくなりそれによる電源変動も大きくなるような場合にも、データ線ＤＬ、／ＤＬが受ける電源変動のノイズの影響を削除できる。従って、大きなビット線容量をもつ場合には、低電圧動作時でも高速に読み出せる。
【００５３】
（第４の実施の形態）
図７は、本発明の第４の実施の形態における半導体集積回路装置のデータ読み出し回路及びそれを用いた電流測定用回路を示す図である。
【００５４】
図７において、１４は差動アンプ、１５、１６はそれぞれデータ線ＤＬ、／ＤＬ、１３はデータ線ＤＬ、／ＤＬ間に設けられたトランスファーゲート、Ｎ１９はゲート及びドレインがデータ線ＤＬに接続され、ソースがトランジスタＮ２４を介して接地されたＮチャンネルトランジスタ、Ｎ２０はゲートがデータ線／ＤＬに接続され、ドレインがデータ線ＤＬに接続され、ソースがトランジスタＮ２５を介して接地されたＮチャンネルトランジスタ、Ｎ２１はゲートがデータ線ＤＬに接続され、ドレインがデータ線／ＤＬに接続され、ソースがトランジスタＮ２６を介して接地されたＮチャンネルトランジスタ、Ｎ２２はゲート及びドレインがデータ線／ＤＬに接続され、ソースがトランジスタＮ２７を介して接地されたＮチャンネルトランジスタ、Ｎ２３はドレインがトランジスタＮ２４のドレインに共通接続されたＮチャンネルトランジスタ、Ｎ２８はドレインがトランジスタＮ２７のドレインに共通接続されソースがトランジスタＮ２３のソースに共通接続されたＮチャンネルトランジスタ、Ｐ７、Ｐ８は一方がメモリセル、他方が参照用メモリセルのＰチャンネルトランジスタ、１７は共通接続されたトランジスタＮ２３及びＮ２８のソースと電流測定用ノードＩＭとの間に接続されたトランスファーゲートである。トランジスタＮ１９及びＮ２０はデータ線ＤＬに接続される負荷素子となり、トランジスタＮ２１及びＮ２２はデータ線／ＤＬに接続される負荷素子となる。
【００５５】
以上のように構成された半導体集積回路装置について、図７を参照してその動作を説明する。
【００５６】
図７において、トランジスタＰ７、Ｐ８のゲートに入力される信号ＮＣＨＡＲが”Ｌ”の期間はトランジスタＰ７、Ｐ８によって電源電圧ＶＣＣまでデータ線ＤＬ、／ＤＬの充電を行う。そしてトランジスタＮ２４、Ｎ２５、Ｎ２６及びＮ２７のゲートに入力される信号ＤＩＳが”Ｈ”になってトランジスタＮ２４、Ｎ２５、Ｎ２６及びＮ２７が活性化され、４つの負荷素子Ｎ１９、Ｎ２０、Ｎ２１及びＮ２２が有効になると、データ線ＤＬ、／ＤＬの電位は負荷素子用トランジスタＮ１９、Ｎ２０、Ｎ２１及びＮ２２の閾値電圧Ｖｔに向かって変化する。このときデータ線ＤＬ、／ＤＬの電位と前記閾値電圧Ｖｔの差が十分に大きい期間は４つの負荷素子Ｎ１９、Ｎ２０、Ｎ２１及びＮ２２は飽和領域で動作し、データ線ＤＬ、／ＤＬを急速に放電する。さらにデータ線ＤＬ、／ＤＬの電位と前記閾値電圧Ｖｔの差が十分に小さい期間になると、データ線ＤＬ、／ＤＬの電位の変動が緩やかになり、データ線ＤＬ、／ＤＬを流れる電流（Ｉ１９＋Ｉ２０）及び（Ｉ２１＋Ｉ２２）は、選択メモリセル電流値と参照用メモリセル電流値を比較して大きい側と同じ値の定常電流になる。そして、電流値の大きい側のデータ線ＤＬ又は／ＤＬは、前記閾値電圧Ｖｔより高い電圧値に固定され続け、電流値の小さい側のデータ線ＤＬ又は／ＤＬは、一定電流で放電され続ける。
【００５７】
ここで、信号ＤＩＳが”Ｈ”になって十分に時間が経過した後に、信号ＤＩＳを”Ｌ”、トランスファーゲート１７を制御する信号ＴＧ、ＮＴＧをそれぞれ”Ｈ”、”Ｌ”、電流測定用ノードＩＭを接地電位に固定すると、トランジスタＮ２３、Ｎ２８を流れる電流値の合計（Ｉ２３＋Ｉ２８）は、選択メモリセル電流値と参照用メモリセルの電流値を比較して大きい側と同じ値の電流になる。そして、電流値Ｉ２３とＩ２８のどちらか少ない方の電流値は零になるのでトランスファーゲート１７を通じてノードＩＭを流れる電流は選択用メモリセル電流値と参照用メモリセル電流値とを比較してその大きい方と同じ値になる。
【００５８】
つまり、選択メモリセルの電流もしくは参照用メモリセルの電流の大きい値の方のみを、読み出し動作時と同じ電流値でノードＩＭに引き出して測定することが可能である。また測定対象でない側のデータ線に選択メモリセル又は参照用電流源のどちらも接続しなければ、選択メモリセル電流もしくは参照用メモリセル電流を選択的に引き出すことも可能である。つまり、従来例と比較して電流引き出し用の配線数及び電流引き出し用ゲート信号線数が半減する。
【００５９】
尚、本発明の半導体集積回路装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００６０】
【発明の効果】
以上、説明したように本発明の半導体集積回路装置のデータ読み出し回路によれば、低電圧動作時において高速読み出しが可能である。また、データ線の電位を制御する必要がある場合においても、低電圧動作時において高速読み出しが可能である。また、大容量の半導体記憶装置でビット線容量が大きい場合においても、低電圧動作時において高速読み出しが可能である。また、選択メモリセル電流と参照用メモリセル電流を、読み出し動作と同じ値で測定可能であり、電流引き出し用のゲート数及び引き出し用の配線が半減可能であるので小面積化に有利である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図
【図２】本発明の第１の実施の形態における半導体集積回路装置のデータ読み出し回路の信号タイミングとデータ線電位を示すタイミング図
【図３】本発明の第２の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図
【図４】本発明の第２の実施の形態における半導体集積回路装置のデータ線電位制御回路を示す図
【図５】本発明の第３の実施の形態における半導体集積回路装置のデータ読み出し回路を示す図
【図６】本発明の第３の実施の形態における半導体集積回路装置のデータ読み出し回路の信号タイミングとデータ線電位を示すタイミング図
【図７】本発明の第４の実施の形態における半導体集積回路装置のデータ読み出し回路とそれを用いた電流測定用回路を示す図
【図８】従来技術第１例の半導体集積回路装置のデータ読み出し回路を示す図
【図９】従来技術第１例の半導体集積回路装置のデータ読み出し回路の信号タイミングとデータ線電位を示すタイミング図
【図１０】従来技術第２例の半導体集積回路装置のデータ読み出し回路を示す図
【図１１】従来技術第２例の半導体集積回路装置のデータ読み出し回路の信号タイミングとデータ線電位を示すタイミング図
【符号の説明】
１、４、１０、１４  差動アンプ
２、３、５、６、１１、１２、１５、１６  データ線
７、８、９  データ線電位制御回路
１３、１７  トランスファーゲート
Ｐ１、Ｐ２  メモリセル、参照用メモリセルトランジスタ
Ｐ３、Ｐ４  メモリセル、参照用メモリセルトランジスタ
Ｐ５、Ｐ６  メモリセル、参照用メモリセルトランジスタ
Ｐ７、Ｐ８  メモリセル、参照用メモリセルトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４  データ線負荷素子用トランジスタ
Ｎ７、Ｎ８、Ｎ９、Ｎ１０  データ線負荷素子用トランジスタ
Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６  データ線負荷素子用トランジスタ
Ｎ１９、Ｎ２０、Ｎ２１、Ｎ２２  データ線負荷素子用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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