(57)【特許請求の範囲】
【請求項１】
半導体基板の表面層にトレンチを形成する工程と、
９５０℃以上１０５０℃以下の温度で水素アニールをおこない、前記トレンチ側壁のクリーニング処理をおこなう工程と、
前記トレンチ内面および前記半導体基板表面に沿ってシリコン窒化膜を形成する工程と、
前記トレンチ側壁のシリコン窒化膜が前記トレンチ底面よりも浅くなるようにエッチングをおこなう工程と、
９５０℃以上１０５０℃以下の温度で水素アニールをおこない、前記トレンチコーナー部の丸め処理をおこなう工程と、
前記トレンチの側壁のシリコン窒化膜を除去した後、該トレンチの側壁に沿ってゲート絶縁膜を形成する工程と、
を含んだことを特徴とする半導体装置の製造方法。
【請求項２】
前記クリーニング処理時には、水素の濃度は５０％以上１００％以下であり、圧力は常圧であり、アニール時間は５秒以上３０秒以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コーナー丸め処理時には、水素の分圧は１０００ｐｐｍ以上１００％以下であり、圧力は１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下であり、アニール時間は１分以上１０分以下であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
局所的にシリコン原子の表面拡散を抑制するマスクを設けることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板に形成されたトレンチ内にゲート絶縁膜が形成された構成の半導体装置の製造方法に関し、特にゲート絶縁膜の形成前にトレンチ側壁のクリーニング処理およびトレンチコーナー部の丸め処理をおこなうトレンチＭＯＳ型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、トレンチＭＯＳ型半導体装置の製造方法として、半導体基板の表面層にトレンチを形成した後、それにつづいてゲート絶縁膜を形成する方法が知られている。図２０〜図２２は、従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【０００３】
従来は、まずシリコン半導体基板１の表面上に所望のパターンのシリコン酸化膜２を形成し、これをマスクとしてトレンチエッチングをおこない、シリコン半導体基板１にトレンチ３を形成する（図２０）。このとき、トレンチ側壁にＳｉＯ2系の側壁保護膜４が生成されるため、トレンチエッチングにつづいて、ＨＦ系エッチング液を用いて側壁保護膜４を除去する。また、シリコン酸化膜２も除去する（図２１）。その後、ゲート絶縁膜５を形成し、トレンチ３内を多結晶シリコン６で埋める（図２２）。そして、ソース・ドレインの形成等をおこなうことにより、トレンチＭＯＳ型半導体装置が形成される。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来の製造方法では、側壁保護膜４を除去するためのエッチング液がトレンチ３内に十分に入り込まないことがあり、側壁保護膜４を完全に取り除くことができず、残渣７として残ることがある。残渣７が残ると、均質のゲート絶縁膜５を形成することができないという問題点がある。
【０００５】
また、従来は、トレンチコーナー部の曲率半径が小さく、トレンチコーナー部が尖っており、かつ、トレンチ側壁に凹凸を有するため、ゲート絶縁膜が局所的に薄くなるおそれがある。このように、ゲート絶縁膜に局所的に薄い部分があると、ゲート絶縁膜の耐圧が低くなり、また耐圧のバラツキが大きくなるという問題点がある。これらの原因によって、従来のトレンチＭＯＳ型半導体装置の歩留まりは５０％以下である。
【０００６】
ところで、特開平９−２６０３１２号公報には、トレンチエッチング時にトレンチ底面に発生する残渣を低減するため、あらかじめ半導体基板を水素アニール処理して、基板内酸素濃度を低減しておく方法が開示されている。また、特開平１０−２８４５８８号公報には、トレンチの埋め込み後に水素アニール処理により基板表面を平坦化する方法が開示されている。しかし、いずれの公報も、側壁保護膜の不完全な除去による残渣、またはトレンチ側壁の平坦化については言及していない。
【０００７】
本発明は、上記問題点に鑑みてなされたものであって、トレンチ側壁にゲート絶縁膜を形成する前に、トレンチ内部の残渣を除去する処理、トレンチ側壁を平坦化する処理、およびトレンチコーナー部を丸める処理を制御性よく、かつ再現性よくおこなうことが可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、半導体基板の表面層にトレンチを形成し、該トレンチの側壁に生成された保護膜を除去した後、該トレンチの側壁に沿ってゲート絶縁膜を形成する前に、９５０℃以上１０５０℃以下の温度で水素アニールをおこない、前記トレンチ側壁のクリーニング処理および前記トレンチコーナー部の丸め処理をおこなうことを特徴とする。
【０００９】
この発明によれば、水素アニールによる酸化膜のエッチング作用により、トレンチ内の残渣が除去される。また、水素アニール時の、シリコン原子の表面拡散作用により、トレンチ側壁が平坦化され、またトレンチコーナー部が丸められる。
【００１０】
この発明において、トレンチ側壁のクリーニング処理時には、水素の濃度は５０％以上１００％以下であり、圧力は常圧であり、アニール時間は５秒以上３０秒以下であることを特徴とする。この発明によれば、酸化膜に対する十分なエッチング効果が得られる。
【００１１】
また、この発明において、トレンチコーナー部の丸め処理時には、水素の分圧は１０００ｐｐｍ以上１００％以下であり、圧力は１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下であり、アニール時間は１分以上１０分以下であることを特徴とする。この発明によれば、トレンチにボーイングによる逆テーパーが形成されない範囲で、シリコン原子の表面拡散が起こる。
【００１２】
また、この発明において、局所的にシリコン原子の表面拡散を抑制するマスクを設けることを特徴とする。この発明によれば、マスクにより遮蔽されていない領域でシリコン原子の表面拡散が起こり、コーナー部が丸まる。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態１．
図１〜図５は、本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。まず、シリコン半導体基板１１に、通常のＭＯＳ型半導体装置の形成プロセスにしたがって、図示しないウェル等を形成する。ついで、シリコン半導体基板１１の表面上にマスクとなるたとえばシリコン酸化膜１２を形成する（図１）。
【００１４】
つづいて、シリコン酸化膜１２の表面上に、トレンチ形成領域を開口させたパターンのフォトレジスト等のマスクを形成する。このレジストマスクを用いてシリコン酸化膜１２のエッチングをおこない、所定のトレンチパターンを有するマスクを形成する（図２）。そして、このマスクを用いて、たとえば反応性イオンエッチング等による異方性エッチングによってシリコン半導体基板１１のエッチングをおこない、トレンチ１３を形成する。その際、トレンチ側壁にはＳｉＯ2系の側壁保護膜１４が生成される（図３）。つぎに、ＨＦ系エッチング液等を用いてエッチングをおこない、側壁保護膜１４およびシリコン酸化膜１２を除去する。つづいて、水洗およびスピン乾燥をおこなう。
【００１５】
つぎに、常圧で、９５０℃以上１０５０℃以下の高温で水素アニール処理を短時間、たとえば５秒以上３０秒以下の時間でおこなう。水素アニールによる酸化膜のエッチング作用により、トレンチ内部に取りきれずに残ったＳｉＯ2系の残渣、および基板表面やトレンチ内面の自然酸化膜が除去される。このときの水素濃度は、エッチング効果を確保するために５０％以上１００％以下であるのが望ましい。また、この処理により、トレンチ側壁が平坦化され、側壁表面の荒れの発生が抑制される。また、トレンチエッチング時のダメージの回復も進む。
【００１６】
つづいて、１０ｍＴｏｒｒ以上７６０Ｔｏｒｒ以下の圧力で、９５０℃以上１０５０℃以下の高温で水素アニール処理を１分以上１０分以下の時間でおこなう。このときの水素の分圧は１０００ｐｐｍ以上１００％以下である。この水素アニール中にシリコン原子の表面拡散が起こり、トレンチ側壁１３１，１３２がさらに平坦化するとともに、トレンチコーナー部１３３，１３４，１３５，１３６が丸まる（図４）。
【００１７】
その後、ゲート絶縁膜１５を形成し、トレンチ１３内に多結晶シリコン１６を埋め込む（図５）。そして、特に図示しないが、ソース・ドレインの形成、層間絶縁膜、配線、およびパッシベーション膜を形成することによって、図示しないトレンチＭＯＳ型半導体装置が完成する。なお、水素アニール処理前のトレンチ内部に残渣が少ない場合には、後半の水素アニール処理のみで有効である。
【００１８】
ここで、残渣を除去するための水素アニール処理を常圧でおこなうのは、酸化膜のエッチング効果が大きいため、スループットの点で有利であるという理由からである。図６に、酸化膜のエッチングレートと水素アニールの圧力との関係を示す。図６より、圧力が２００Ｔｏｒｒの場合にはエッチングレートが１．４ｎｍであるのに対して、常圧すなわち７６０Ｔｏｒｒでは１．５ｎｍであり、常圧のほうが酸化膜のエッチング効果が大きいのは明らかである。
【００１９】
図７は、上述した水素アニール処理後のトレンチ側壁表面の粗さを示す図であり、図８は、水素アニール処理前のトレンチ側壁表面の粗さを示す図である。両図を比べることにより、トレンチ形成後に水素アニール処理をおこなうことによって、トレンチ側壁が平坦化されることが確認される。
【００２０】
また、コーナー部を丸めるための水素アニール処理を１０５０℃以下の温度でおこなうのは、高温過ぎると、トレンチ形状にボーイングによる逆テーパーが形成されるようになり、それによって図９に示すようなトレンチ形状が図１０に示すような形状となってしまうからである。図９は、トレンチエッチング後、すなわち水素アニール処理前のトレンチの断面写真の模式図である。図１０は、１１５０℃で水素アニール処理をおこなった後のトレンチの断面写真の模式図である。図１０に示すような逆テーパーのトレンチ形状になると、トレンチ１３内を多結晶シリコン１６で埋め込んだときにす（空間）ができるという不都合が生じる。
【００２１】
また、コーナー部を丸めるための水素アニール処理時間が長すぎる場合にも、図１０に示すように、トレンチ形状にボーイングによる逆テーパーが形成されてしまう。したがって、このときの処理時間は上述したように１〜１０分が適当である。
【００２２】
上述した実施の形態１によれば、トレンチ１３を形成し、側壁保護膜１４を除去した後、水素アニール処理をおこなうことにより、酸化膜のエッチング作用によりトレンチ内の残渣を除去することができ、また、シリコン原子の表面拡散作用により、トレンチ側壁１３１，１３２を平坦化し、トレンチコーナー部１３３，１３４，１３５，１３６を丸めることができる。したがって、ゲート耐圧のバラツキが抑制されるとともに、ゲート耐圧が向上するので、半導体装置の信頼性が向上し、さらに歩留まりが改善されるという効果が得られる。
【００２３】
実施の形態２．
図１１〜図１３は、本発明の実施の形態２にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。実施の形態２では、実施の形態１と同様にしてトレンチ１３を形成した後、基板表面のトレンチコーナー部１３３，１３４をどの程度の曲率で丸めるかということに応じて、シリコン酸化膜１２をトレンチの縁から後退させる（図１１）。なお、図１１では側壁保護膜は省略されている。
【００２４】
そして、この状態で実施の形態１と同様にして９５０〜１０５０℃の温度で水素アニール処理をおこなう（図１２）。その際、基板表面に残ったシリコン酸化膜１２は、シリコン原子の表面拡散を抑制するマスクとなり、このマスクにより遮蔽された領域ではシリコン原子の表面拡散が抑制される。
【００２５】
その後、シリコン酸化膜１２を取り除く（図１３）。そして、実施の形態１と同様にしてゲート絶縁膜の形成、トレンチ１３の埋め込み、ソース・ドレイン、層間絶縁膜、配線、およびパッシベーション膜の形成をおこない、図示しないトレンチＭＯＳ型半導体装置が完成する。
【００２６】
ここで、水素アニール処理の温度が１１００℃以上になると、図１４に示すトレンチ要部の断面写真の模式図のように、シリコン酸化膜１２とシリコン半導体基板１１との境界部でＳｉＯが形成され蒸発するため、ノッチ１８が形成されるという不都合が生じる。ノッチ１８が形成されると、あとにつづく工程に悪影響を及ぼす。したがって、実施の形態２でも、水素アニール処理の適当な温度範囲は９５０〜１０５０℃である。
【００２７】
上述した実施の形態２によれば、シリコン酸化膜１２よりなるマスクにより遮蔽されていない領域でシリコン原子の表面拡散が起こるので、基板表面のトレンチコーナー部１３３，１３４を所望の曲率で、制御性よく、また再現性よく丸めることができる。
【００２８】
実施の形態３．
図１５〜図１９は、本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。実施の形態３では、実施の形態１と同様にしてトレンチ１３を形成した後（図１５）、たとえばシリコン酸化膜１２を付けたまま、トレンチ側壁を平坦化するための水素アニール処理を、常圧で９５０〜１０５０℃の高温で５〜３０秒間おこなう（図１５）。
【００２９】
その後、たとえばトレンチ内面および基板表面に沿ってシリコン窒化膜２１を形成する（図１６）。つづいて、追加のトレンチエッチングをおこない、トレンチ底面のコーナー部１３５，１３６をどの程度の曲率で丸めるかということに応じて、トレンチ側壁のシリコン窒化膜２１がトレンチ底面よりも浅くなるようにする（図１７）。
【００３０】
そして、この状態で実施の形態１と同様に、１０ｍＴｏｒｒ〜７６０Ｔｏｒｒの圧力で、９５０〜１０５０℃の温度で１〜１０分間の水素アニール処理をおこなう（図１８）。このときの水素の分圧は１０００ｐｐｍ〜１００％である。その際、トレンチ側壁のシリコン窒化膜２１は、シリコン原子の表面拡散を抑制するマスクとなり、このマスクにより遮蔽された領域ではシリコン原子の表面拡散が抑制される。
【００３１】
その後、シリコン酸化膜１２およびシリコン窒化膜２１をフッ酸系のエッチング液により取り除く（図１９）。そして、実施の形態１と同様にしてゲート絶縁膜の形成、トレンチ１３の埋め込み、ソース・ドレイン、層間絶縁膜、配線、およびパッシベーション膜の形成をおこない、図示しないトレンチＭＯＳ型半導体装置が完成する。
【００３２】
上述した実施の形態３によれば、シリコン窒化膜２１よりなるマスクにより遮蔽されていない領域でシリコン原子の表面拡散が起こるので、トレンチ底面のトレンチコーナー部１３５，１３６を所望の曲率で、制御性よく、また再現性よく丸めることができる。
【００３３】
以上において本発明は上述した実施の形態１〜３に限らず、種々変更可能である。
【００３４】
【発明の効果】
本発明によれば、水素アニールによる酸化膜のエッチング作用により、トレンチ内の残渣を除去することができる。また、水素アニール時の、シリコン原子の表面拡散作用により、トレンチ側壁を平坦化し、トレンチコーナー部を丸めることができる。また、シリコン原子の表面拡散を抑制するマスクにより遮蔽されていない領域でシリコン原子の表面拡散が起こり、コーナー部が丸まるので、トレンチコーナー部の丸め処理を制御性よく、かつ再現性よくおこなうことができる。したがって、ゲート耐圧のバラツキが抑制されるとともに、ゲート耐圧が向上するので、半導体装置の信頼性が向上し、さらに歩留まりが改善されるという効果が得られる。試作の結果によれば、歩留まりを９０％まで改善することができた。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図６】酸化膜のエッチングレートと水素アニールの圧力との関係を示す特性図である。
【図７】水素アニール処理後のトレンチ側壁表面の粗さを模式的に示す図である。
【図８】水素アニール処理前のトレンチ側壁表面の粗さを示す図である。
【図９】水素アニール処理前のトレンチ形状を示す断面写真の模式図である。
【図１０】１１５０℃での水素アニール処理によってボーイングによる逆テーパーが形成されたトレンチ形状を示す断面写真の模式図である。
【図１１】本発明の実施の形態２にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１２】本発明の実施の形態２にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１３】本発明の実施の形態２にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１４】１１００℃以上での水素アニール処理によってノッチが発生した状態のトレンチ要部を示す断面写真の模式図である。
【図１５】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１６】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１７】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１８】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図１９】本発明の実施の形態３にかかる半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図２０】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図２１】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【図２２】従来の半導体装置の製造方法により製造されるトレンチＭＯＳ型半導体装置の製造途中の構成を示す断面図である。
【符号の説明】
１１  シリコン半導体基板
１２  シリコン原子の表面拡散を抑制するマスク（シリコン酸化膜）
１３  トレンチ
１３１，１３２  トレンチ側壁
１３３，１３４，１３５，１３６  トレンチコーナー部
１４  側壁保護膜
１５  ゲート絶縁膜
１６  多結晶シリコン
２１  シリコン原子の表面拡散を抑制するマスク（シリコン窒化膜）
【図１】
0003985537.tif 000002
【図２】
0003985537.tif 000003
【図３】
0003985537.tif 000004
【図４】
0003985537.tif 000005
【図５】
0003985537.tif 000006
【図６】
0003985537.tif 000007
【図７】
0003985537.tif 000008
【図８】
0003985537.tif 000009
【図９】
0003985537.tif 000010
【図１０】
0003985537.tif 000011
【図１１】
0003985537.tif 000012
【図１２】
0003985537.tif 000013
【図１３】
0003985537.tif 000014
【図１４】
0003985537.tif 000015
【図１５】
0003985537.tif 000016
【図１６】
0003985537.tif 000017
【図１７】
0003985537.tif 000018
【図１８】
0003985537.tif 000019
【図１９】
0003985537.tif 000020
【図２０】
0003985537.tif 000021
【図２１】
0003985537.tif 000022
【図２２】
0003985537.tif 000023