(57)【特許請求の範囲】
【請求項１】
／ＣＡＳ信号と／ＲＡＳ信号とによりＤＲＡＭセルのデータをリフレッシュする、ＤＲＡＭのリフレッシュコントロール回路において、
ＣＢＲリフレッシュモードを検出してＣＢＲ信号を発生する第１のＣＢＲ検出器と、
ＲＯＲリフレッシュモードを検出してＲＯＲ信号を発生する第１のＲＯＲ検出器と、
上記第１のＣＢＲ検出器と上記第１のＲＯＲ検出器とから上記ＣＢＲ信号と上記ＲＯＲ信号とを受けて計数し、ＤＲＡＭ内部のリフレッシュ用アドレスを発生するアドレスカウンタと、
上記ＣＢＲリフレッシュモードと上記ＲＯＲリフレッシュモードが、ＣＢＲリフレッシュモード→ＣＢＲリフレッシュモード→ＲＯＲリフレッシュモードに従って連続して実行された後、上記アドレスカウンタ内のカウント値を予め定められた値にリセットするカウンタリセット回路と、
を含んでなるＤＲＡＭのリフレッシュコントロール回路。
【請求項２】
上記第１のＣＢＲ検出器は、
上記／ＲＡＳ信号を入力する第１のインバータと、
上記第１のインバータの出力を入力する第２のインバータと、
上記／ＣＡＳ信号を入力する第３のインバータと、
上記第１のインバータの出力をＰＭＯＳトランジスタのゲートに受け、上記第２のインバータの出力をＮＭＯＳトランジスタのゲートに受け、上記第３のインバータの出力を入力する第１のトランスミッションゲートと、
上記トランスミッションゲートの出力を受ける第４のインバータと、
上記第４のインバータと第５のインバータとからなるラッチと、
上記ラッチの出力と上記第２のインバータの出力とを入力にする第１の２入力ＮＯＲゲートと、
を含んでなることを特徴とする請求項１に記載のＤＲＡＭのリフレッシュコントロール回路。
【請求項３】
上記第１のＲＯＲ検出器は、
上記／ＲＡＳ信号は、第１１のＮＡＮＤゲートの１つの入力と、第１１のＮＯＲゲートの１つの入力と、第１４のＮＡＮＤゲートの１つの入力と、第４の遅延線の入力とに接続され、
上記／ＣＡＳ信号は、上記第１１のＮＡＮＤゲートの他の入力と、上記第１１のＮＯＲゲートの他の入力とに接続され、
第１２のＮＡＮＤゲートは、上記第１１のＮＡＮＤゲートの出力を１つの入力にし、第１の遅延線の出力を他の入力にし、その出力は第２のトランジスタのゲートに接続され、
上記第２のトランジスタのドレインは上記第１１のＮＯＲゲートの出力に、上記第２のトランジスタのソースは上記第１の遅延線の入力にそれぞれ接続され、
上記第１の遅延線の出力は、第２１のインバータの入力と、上記第１２のＮＡＮＤゲートの他の入力とに接続され、
上記第２１のインバータと第２３のインバータとからラッチを構成し、
上記第２１のインバータの出力は、第１３のＮＡＮＤゲートの１つの入力に直接入力され、同時に、第２の遅延線に入力され、上記第２の遅延線と、上記第２の遅延線と直列に接続された第３の遅延線とを経て、上記第１３のＮＡＮＤゲートの他の入力に接続され、
上記第１３のＮＡＮＤゲートの出力は、第１２のＮＯＲゲートの１つの入力に接続され、
上記第４の遅延線の出力は、第２２のインバータに接続され、上記第２２のインバータの出力は、上記第１４のＮＡＮＤゲートの他の入力に接続され、
上記第１４のＮＡＮＤゲートの出力は、上記第１２のＮＯＲゲートの他の入力に接続され、
上記第１２のＮＯＲゲートの出力は、上記ＲＯＲ信号になるように構成することを特徴とする請求項１に記載のＤＲＡＭのリフレッシュコントロール回路。
【請求項４】
上記アドレスカウンタは、ＯＲゲートと、縦続接続された複数のＴ型フリップフロップ回路とを含んでなり、上記各Ｔ型フリップフロップ回路には、リセットコントロール信号に接続されたクリア端子が設けられており、上記縦続接続された複数のＴ型フリップフロップ回路の第１段のＴ型フリップフロップ回路は、上記ＯＲゲートからクロック信号としてＣＢＲ、ＲＯＲまたはその他のリフレッシュモード信号を受け、上記クリア端子には、上記カウンタリセット回路のリセット信号を接続することを特徴とする請求項１に記載のＤＲＡＭのリフレッシュコントロール回路。
【請求項５】
上記カウンタリセット回路は、
／ＲＡＳ信号と／ＣＡＳ信号とが入力される第２のＣＢＲ検出器と、
上記／ＲＡＳ信号と上記／ＣＡＳ信号とが入力されるノーマルモード検出器と、
上記／ＲＡＳ信号と上記／ＣＡＳ信号とが入力される第２のＲＯＲ検出器と、
直接クリア端子を通じてクリアが可能な第１のＴ形フリップフロップ回路および第２のＴ形フリップフロップ回路と、
パルス発生器と、
第２のＯＲゲートと、
ＮＡＮＤゲートと、
第１のトランジスタとを含んでなり、
上記第２のＣＢＲ検出器の出力であるＣＢＲ信号を上記第１のＴ形フリップフロップ回路のクロック入力に接続し、
上記第１のＴ形フリップフロップ回路の反転出力信号を上記第２のＴ形フリップフロップ回路のクロック入力に接続し、
上記第２のＴ形フリップフロップ回路の正出力信号を上記第１のトランジスタを介して上記パルス発生器に接続し、
上記パルス発生器の出力を上記第２のＯＲゲートの１つの入力に接続し、
上記第２のＲＯＲ検出器の出力を上記第２のＯＲゲートの他の入力に接続し、
上記第２のＯＲゲートの出力を上記ＮＡＮＤゲートの１つの入力に接続し、
上記ノーマルモード検出器の出力を上記ＮＡＮＤゲートの他の入力に接続し、
上記ＮＡＮＤゲートの出力を上記第１及び上記第２のＴ形フリップフロップ回路の上記直接クリア端子に接続し、
上記第１のトランジスタのゲートには上記第２のＲＯＲ検出器の出力を接続し、  上記第２のＴ形フリップフロップ回路の出力は上記第１のトランジスタのドレインに入力し、
上記第１のトランジスタのソースは上記パルス発生器の入力に接続して構成することを特徴とする請求項１に記載のＤＲＡＭのリフレッシュコントロール回路。
【請求項６】
上記ノーマルモード検出器は、
上記／ＲＡＳ信号は、第１１のインバータと、第１２のインバータと、第１３のインバータとを経由して第１のＮＡＮＤゲートの１つの入力に接続され、
上記／ＣＡＳ信号は、第１４のインバータと、第２のトランスミッションゲートと、第１５のインバータとを経由して上記第１のＮＡＮＤゲートの他の入力に接続され、
上記第１５のインバータと第１６のインバータとからラッチが構成され、
上記第２のトランスミッションゲートのＰＭＯＳゲートには上記第１１のインバータの出力が、上記第２のトランスミッションゲートのＮＭＯＳゲートには上記第１２のインバータの出力がそれぞれ接続され、
上記第１のＮＡＮＤゲートの出力は、第１７のインバータを介して第２のＮＡＮＤゲートの１つの入力に接続され、
上記第２のＮＡＮＤゲートの他の入力には、上記第１４のインバータの出力が接続され、
上記第２のＮＡＮＤゲートの出力は、第１８のインバータの入力に接続され、
上記第１８のインバータの出力は、ノーマルモード検出信号となるように構成することを特徴とする請求項５に記載のＤＲＡＭのリフレッシュコントロール回路。
【請求項７】
上記第２のＣＢＲ検出器は、
上記／ＲＡＳ信号を入力される第１のインバータと、
上記第１のインバータの出力を入力にする第２のインバータと、
上記／ＣＡＳ信号を入力にする第３のインバータと、
上記第１のインバータの出力をＰＭＯＳトランジスタのゲートに受け、上記第２のインバータの出力をＮＭＯＳトランジスタのゲートに受け、上記第３のインバータの出力を入力にする第１のトランスミッションゲートと、
上記トランスミッションゲートの出力を受ける第４のインバータと、
上記第４のインバータと第５のインバータとからなるラッチと、
上記ラッチの出力と上記第２のインバータの出力とを入力にする第１の２入力ＮＯＲゲートと、
を含んでなることを特徴とする請求項５に記載のＤＲＡＭのリフレッシュコントロール回路。
【請求項８】
上記第２のＲＯＲ検出器は、
上記／ＲＡＳ信号は、第１１のＮＡＮＤゲートの１つの入力と、第１１のＮＯＲゲートの１つの入力と、第１４のＮＡＮＤゲートの１つの入力と、第４の遅延線の入力とに接続され、
上記／ＣＡＳ信号は、上記第１１のＮＡＮＤゲートの他の入力と、上記第１１のＮＯＲゲートの他の入力とに接続され、
第１２のＮＡＮＤゲートは、上記第１１のＮＡＮＤゲートの出力を１つの入力にし、第１の遅延線の出力を他の入力にし、その出力は第２のトランジスタのゲートに接続され、
上記第２のトランジスタのドレインは上記第１１のＮＯＲゲートの出力に、上記第２のトランジスタのソースは上記第１の遅延線の入力にそれぞれ接続され、
上記第１の遅延線の出力は、第２１のインバータの入力と、上記第１２のＮＡＮＤゲートの他の入力とに接続され、
上記第２１のインバータと第２３のインバータとからラッチを構成し、
上記第２１のインバータの出力は、第１３のＮＡＮＤゲートの１つの入力に直接入力され、同時に、第２の遅延線に入力され、上記第２の遅延線と、上記第２の遅延線と直列に接続された第３の遅延線とを経て、上記第１３のＮＡＮＤゲートの他の入力に接続され、
上記第１３のＮＡＮＤゲートの出力は、第１２のＮＯＲゲートの１つの入力に接続され、
上記第４の遅延線の出力は、第２２のインバータに接続され、上記第２２のインバータの出力は、上記第１４のＮＡＮＤゲートの他の入力に接続され、
上記第１４のＮＡＮＤゲートの出力は、上記第１２のＮＯＲゲートの他の入力に接続され、
上記第１２のＮＯＲゲートの出力は、第２のＲＯＲ検出器の出力になるように構成することを特徴とする請求項５に記載のＤＲＡＭのリフレッシュコントロール回路。
【請求項９】
ＣＢＲリフレッシュモードを検出してＣＢＲ信号を発生するＣＢＲ検出器と、
ＲＯＲリフレッシュモードを検出してＲＯＲ信号を発生するＲＯＲ検出器と、
上記ＣＢＲ検出器と上記ＲＯＲ検出器とから上記ＣＢＲ信号と上記ＲＯＲ信号とを受けて計数し、ＤＲＡＭ内部のリフレッシュ用アドレスを発生するアドレスカウンタと、
／ＣＡＳ信号および／ＲＡＳ信号が特定信号配列状態になると上記アドレスカウンタ内のカウント値を予め定められた値にリセットするカウンタリセット回路と
を含んでなるＤＲＡＭのリフレッシュコントロール回路を用いてＤＲＡＭセルのデータリフレッシュ動作をコントロールする方法において、
（１）上記カウンタリセット回路が、連続して変化するＤＲＡＭのリフレッシュ方式を検出し、該リフレッシュ方式が特定の順序に変化する場合に、カウンタリセット信号を発生し、
（２）上記リセット信号が発生した場合には、アドレスカウンタ内のカウント値を予め定められた値にリセットし、その後リフレッシュ信号が検出される都度、アドレスカウンタの値を１づつ変化させ、
上記（１）において、特定の順序は、ＣＢＲリフレッシュモード、ＣＢＲリフレッシュモード、ＲＯＲリフレッシュモードである
ことを特徴とするＤＲＡＭのリフレッシュコントロール方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＤＲＡＭのリフレッシュコントロール回路及びリフレッシュコントロール方法に関し、特にリフレッシュ用カウンタの値を任意の値にセッティングして、システムのリフレッシュカウンタの値と同一値となるようにし、ＣＢＲリフレッシュ、ＲＯＲリフレッシュ等と併用可能な、ＤＲＡＭのリフレッシュコントロール回路及びリフレッシュコントロール方法に関する。
【０００２】
ここに、
ＣＢＲは、CAS Before RAS（ＲＡＳの前にＣＡＳ）、
ＲＯＲは、RAS Only Refresh（ＲＡＳのみリフレッシュ）、
ＣＡＳは、Column Address Strobe（列アドレスストローブ）、
ＲＡＳは、Raw Address Strobe（行アドレスストローブ）、
のそれぞれ略語である。
【０００３】
【従来の技術】
ＤＲＡＭのメモリセルにデータを収納するためには、通常、キャパシタを用いているので、データを保持するために、一定時間経過ごとにリフレッシュを行なう必要があり、従来そのための種々の方法が用いられている。
【０００４】
これらの１つに、ＲＯＲリフレッシュと呼ばれている方法がある。この方法では、／ＣＡＳ（ここに、／はバーを意味する。以下同じ。）信号は一定のハイ（ｈｉｇｈ）のレベルに維持しつつ、／ＲＡＳ信号のみ変化させてセルをリフレッシュする。この方法は、リフレッシュ動作中に外部からアドレスを印加しなければならず、また、リフレッシュ動作中はアドレスバスを他の用途に使用できないという問題点がある。
【０００５】
他の１つの例として、ＣＢＲリフレッシュと呼ばれている方法がある。通常の動作中にメモリセルにアクセスする場合には、一般に／ＣＡＳ信号を変化させる前に／ＲＡＳ信号を変化させる。ＣＢＲリフレッシュにおいては、／ＲＡＳ信号を変化させる前に／ＣＡＳ信号を変化させることによってリフレッシュ動作モード中であるということを認知させ、リフレッシュモード中にリフレッシュが実施されるようにする。このＣＢＲリフレッシュ方法は、ＤＲＡＭ内部においてアドレスを発生させるために別途のカウンタを設ける必要があるという問題がある。
【０００６】
図７に従来のＣＢＲ検出器を、図８にリフレッシュカウンタをそれぞれ示す。
【０００７】
図７に示すＣＢＲ検出器には、外部からの／ＲＡＳ信号を入力として受けるインバータＩ１と、インバータＩ１の出力を入力として受けるインバータＩ２と、外部からの／ＣＡＳ信号を入力として受けるインバータＩ３とが含まれている。更に、このＣＢＲ検出器には、トランスミッションゲートＴＳ１が含まれている。このトランスミッションゲートＴＳ１は、基本的には、互いに並列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるスイッチであり、ＰＭＯＳトランジスタのゲートにはインバータＩ１の出力が、ＮＭＯＳトランジスタのゲートにはインバータＩ２の出力がそれぞれ印加される。トランスミッションゲートＴＳ１の入力端子にはインバータＩ３の出力が接続され、トランスミッションゲートＴＳ１の出力はインバータＩ４の入力端子に接続される。
【０００８】
リフレッシュモードにおいては、リフレッシュはＤＲＡＭ内に設けられたカウンタから発生するアドレスを用いて実行される。インバータＩ４とインバータＩ５との組合せから１つのラッチが形成される。２入力ＮＯＲゲートＮＲ１は、その１つの入力端子にインバータＩ２の出力を、他の１つの入力端子にインバータＩ４の出力をそれぞれ受け、その出力はＣＢＲ信号になる。
【０００９】
図８に示すように、リフレッシュカウンタは複数の従続接続されたＴ形フリップフロップ回路（以下Ｔ−Ｆ／Ｆと記す）から構成されている。第１段のＴ−Ｆ／ＦはＣＢＲ信号をクロック信号として受け、後続する各段のＴ−Ｆ／Ｆは、それぞれ前段の反転出力ＱＢをクロック信号として用いる。各段のＴ−Ｆ／Ｆの非反転出力Ｑ、すなわち、Ａ０，Ａ１，・・・，Ａｎ−２，Ａｎ−１は、ＣＢＲリフレッシュモード時には、リフレッシュ用アドレスとしてアドレスバッファに供給される。
【００１０】
図９は、図７のＣＢＲ検出器の動作に関するタイミング図である。
【００１１】
インバータＩ１へ外部から入力される／ＲＡＳ信号が“ハイ”（ｈｉｇｈ；高電圧状態）であると仮定すると、インバータＩ１の出力は“ロー”（ｌｏｗ；低電圧状態）となる。同様に、インバータＩ３へ外部から入力される／ＣＡＳ信号が“ハイ”であると仮定すると、インバータＩ３の出力は“ロー”となる。すると、トランスミッションゲートＴＳ１のＮＭＯＳトランジスタのゲートにはインバータＩ２の出力である“ハイ”の電圧が印加され、ＰＭＯＳトランジスタのゲートにはインバータＩ１の出力である“ロー”の電圧が印加され、トランスミッションゲートＴＳ１は活性化状態（スイッチオンの状態）になる。従って、トランスミッションゲートＴＳ１の出力は、インバータＩ３の出力と同じく“ロー”になり、インバータＩ４の出力は“ハイ”になってＣＢＲは“ロー”になる。
【００１２】
ＣＢＲリフレッシュモードではない場合には、／ＣＡＳ信号が“ロー”になる前に／ＲＡＳ信号が“ロー”になる。従って、インバータＩ１の出力は“ハイ”、インバータＩ２の出力は“ロー”になる。そこで、トランスミッションゲートＴＳ１は非活性状態（スイッチオフの状態）になり、インバータＩ４とインバータＩ５とからラッチが構成されているので、インバータＩ４の出力は“ハイ”に維持され、ＣＢＲ信号は“ロー”のままに維持される。
【００１３】
ＣＢＲリフレッシュモードである場合には、／ＲＡＳ信号が“ロー”になる前に／ＣＡＳ信号が“ロー”になる。インバータＩ１の出力は“ロー”、インバータＩ２の出力は“ハイ”であるので、トランスミッションゲートＴＳ１は活性化状態（スイッチオンの状態）になる。インバータＩ３の出力は“ハイ”に変わり、インバータＩ４の出力は“ロー”に変わってラッチされる。引き続いて、／ＲＡＳ信号が“ロー”になるとトランスミッションゲートＴＳ１は非活性状態（スイッチオフの状態）になり、インバータＩ２の出力は“ロー”になる。従って、ＣＢＲ信号は“ハイ”になり、／ＲＡＳが“ハイ”になってインバータＩ２が“ハイ”になるまで“ハイ”を維持する。
【００１４】
図１０は、図８に示すリフレッシュカウンタの動作に関するタイミング図である。Ｔ−Ｆ／Ｆは、クロックが“ロー”→“ハイ”と変わると、非反転出力Ｑの信号状態を反転させる。各ＴＦ−／Ｆの出力の状態は、最初は全て“ロー”にセットされていると仮定する。今、ＣＢＲ信号が“ロー”から“ハイ”にシフトされると、第１段のＴ−Ｆ／Ｆの出力Ｑは“ロー”→“ハイ”にシフトされる。ＣＢＲ信号が“ハイ”→“ロー”→“ハイ”とシフトされると、第１段の出力Ｑは、“ハイ”→“ロー”にシフトされる。（従って、ＱＢの信号は“ロー”→“ハイ”になる）。
【００１５】
ＣＢＲ信号が上記の順序で繰り返しシフトされると、第１段のＴ−Ｆ／Ｆの出力は、“ロー”→“ハイ”→“ロー”→“ハイ”を繰り返す。第２段のＴ−Ｆ／Ｆは、第１段のＴ−Ｆ／ＦのＱＢ信号をクロックとして用いるので（ＱＢは“ハイ”→“ロー”→“ハイ”→“ロー”を繰返す）、第１段のＴ−Ｆ／Ｆの出力ＱＢが“ロー”→“ハイ”にシフトされると、第２段のＴ−Ｆ／Ｆの出力Ｑは、“ロー”→“ハイ”にシフトされる。このように、リフレッシュカウンタはリプルカウンタとして動作する。
【００１６】
【発明が解決しようとする課題】
しかしながら、前述した従来のＣＢＲリフレッシュ方法においては、内部のアドレスカウンタを外部からコントロールできない（すなわち、任意に選択した値にリセットすることはできない）ので、ＲＯＲリフレッシュ方法等と併用して用いることはできないという問題がある。また、ＲＯＲリフレッシュ方法においては、前述したように、リフレッシュ動作中にアドレスバスを他の用途に用いられないという問題がある。
【００１７】
本発明の目的は、上記問題点を解決するために、アドレスカウンタを任意の値にセットすることができ、ＲＯＲリフレッシュ方法、ＣＢＲリフレッシュ方法等と併用可能な、／ＣＡＳ信号と／ＲＡＳ信号とによりＤＲＡＭセルのデータのリフレッシュを制御する、ＤＲＡＭのリフレッシュコントロール回路及びリフレッシュコントロール方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本願発明のＤＲＡＭのリフレッシュコントロール回路は、
／ＣＡＳ信号と／ＲＡＳ信号とによりＤＲＡＭセルのデータをリフレッシュする、ＤＲＡＭのリフレッシュコントロール回路において、
ＣＢＲリフレッシュモードを検出してＣＢＲ信号を発生する第１のＣＢＲ検出器と、
ＲＯＲリフレッシュモードを検出してＲＯＲ信号を発生する第１のＲＯＲ検出器と、
上記第１のＣＢＲ検出器と上記第１のＲＯＲ検出器とから上記ＣＢＲ信号と上記ＲＯＲ信号とを受けて計数し、ＤＲＡＭ内部のリフレッシュ用アドレスを発生するアドレスカウンタと、
上記ＣＢＲリフレッシュモードと上記ＲＯＲリフレッシュモードが、ＣＢＲリフレッシュモード→ＣＢＲリフレッシュモード→ＲＯＲリフレッシュモードに従って連続して実行された後、上記アドレスカウンタ内のカウント値を予め定められた値にリセットするカウンタリセット回路と、
を含んでなることを特徴とする。
【００１９】
この場合、
上記第１のＣＢＲ検出器は、
上記／ＲＡＳ信号を入力する第１のインバータと、
上記第１のインバータの出力を入力する第２のインバータと、
上記／ＣＡＳ信号を入力する第３のインバータと、
上記第１のインバータの出力をＰＭＯＳトランジスタのゲートに受け、上記第２のインバータの出力をＮＭＯＳトランジスタのゲートに受け、上記第３のインバータの出力を入力する第１のトランスミッションゲートと、
上記トランスミッションゲートの出力を受ける第４のインバータと、
上記第４のインバータと第５のインバータとからなるラッチと、
上記ラッチの出力と上記第２のインバータの出力とを入力にする第１の２入力ＮＯＲゲートと、
を含んでなることを特徴とする。
【００２０】
またこの場合、上記第１のＲＯＲ検出器は、
上記／ＲＡＳ信号は、第１１のＮＡＮＤゲートの１つの入力と、第１１のＮＯＲゲートの１つの入力と、第１４のＮＡＮＤゲートの１つの入力と、第４の遅延線の入力とに接続され、
上記／ＣＡＳ信号は、上記第１１のＮＡＮＤゲートの他の入力と、上記第１１のＮＯＲゲートの他の入力とに接続され、
第１２のＮＡＮＤゲートは、上記第１１のＮＡＮＤゲートの出力を１つの入力にし、第１の遅延線の出力を他の入力にし、その出力は第２のトランジスタのゲートに接続され、
上記第２のトランジスタのドレインは上記第１１のＮＯＲゲートの出力に、上記第２のトランジスタのソースは上記第１の遅延線の入力にそれぞれ接続され、
上記第１の遅延線の出力は、第２１のインバータの入力と、上記第１２のＮＡＮＤゲートの他の入力とに接続され、
上記第２１のインバータと第２３のインバータとからラッチを構成し、
上記第２１のインバータの出力は、第１３のＮＡＮＤゲートの１つの入力に直接入力され、同時に、第２の遅延線に入力され、上記第２の遅延線と、上記第２の遅延線と直列に接続された第３の遅延線とを経て、上記第１３のＮＡＮＤゲートの他の入力に接続され、
上記第１３のＮＡＮＤゲートの出力は、第１２のＮＯＲゲートの１つの入力に接続され、
上記第４の遅延線の出力は、第２２のインバータに接続され、上記第２２のインバータの出力は、上記第１４のＮＡＮＤゲートの他の入力に接続され、
上記第１４のＮＡＮＤゲートの出力は、上記第１２のＮＯＲゲートの他の入力に接続され、
上記第１２のＮＯＲゲートの出力は、上記ＲＯＲ信号になるように構成することを特徴とする。
【００２１】
またこの場合、上記アドレスカウンタは、ＯＲゲートと、縦続接続された複数のＴ型フリップフロップ回路とを含んでなり、上記各Ｔ型フリップフロップ回路には、リセットコントロール信号に接続されたクリア端子が設けられており、上記縦続接続された複数のＴ型フリップフロップ回路の第１段のＴ型フリップフロップ回路は、上記ＯＲゲートからクロック信号としてＣＢＲ、ＲＯＲまたはその他のリフレッシュモード信号を受け、上記クリア端子には、上記カウンタリセット回路のリセット信号を接続することを特徴とする。
【００２２】
またこの場合、上記カウンタリセット回路は、
／ＲＡＳ信号と／ＣＡＳ信号とが入力される第２のＣＢＲ検出器と、
上記／ＲＡＳ信号と上記／ＣＡＳ信号とが入力されるノーマルモード検出器と、
上記／ＲＡＳ信号と上記／ＣＡＳ信号とが入力される第２のＲＯＲ検出器と、
直接クリア端子を通じてクリアが可能な第１のＴ形フリップフロップ回路および第２のＴ形フリップフロップ回路と、
パルス発生器と、
第２のＯＲゲートと、
ＮＡＮＤゲートと、
第１のトランジスタとを含んでなり、
上記第２のＣＢＲ検出器の出力であるＣＢＲ信号を上記第１のＴ形フリップフロップ回路のクロック入力に接続し、
上記第１のＴ形フリップフロップ回路の反転出力信号を上記第２のＴ形フリップフロップ回路のクロック入力に接続し、
上記第２のＴ形フリップフロップ回路の正出力信号を上記第１のトランジスタを介して上記パルス発生器に接続し、
上記パルス発生器の出力を上記第２のＯＲゲートの１つの入力に接続し、
上記第２のＲＯＲ検出器の出力を上記第２のＯＲゲートの他の入力に接続し、
上記第２のＯＲゲートの出力を上記ＮＡＮＤゲートの１つの入力に接続し、
上記ノーマルモード検出器の出力を上記ＮＡＮＤゲートの他の入力に接続し、
上記ＮＡＮＤゲートの出力を上記第１及び上記第２のＴ形フリップフロップ回路の上記直接クリア端子に接続し、
上記第１のトランジスタのゲートには上記第２のＲＯＲ検出器の出力を接続し、  上記第２のＴ形フリップフロップ回路の出力は上記第１のトランジスタのドレインに入力し、
上記第１のトランジスタのソースは上記パルス発生器の入力に接続して構成することを特徴とする。
【００２３】
またこの場合、上記ノーマルモード検出器は、
上記／ＲＡＳ信号は、第１１のインバータと、第１２のインバータと、第１３のインバータとを経由して第１のＮＡＮＤゲートの１つの入力に接続され、
上記／ＣＡＳ信号は、第１４のインバータと、第２のトランスミッションゲートと、第１５のインバータとを経由して上記第１のＮＡＮＤゲートの他の入力に接続され、
上記第１５のインバータと第１６のインバータとからラッチが構成され、
上記第２のトランスミッションゲートのＰＭＯＳゲートには上記第１１のインバータの出力が、上記第２のトランスミッションゲートのＮＭＯＳゲートには上記第１２のインバータの出力がそれぞれ接続され、
上記第１のＮＡＮＤゲートの出力は、第１７のインバータを介して第２のＮＡＮＤゲートの１つの入力に接続され、
上記第２のＮＡＮＤゲートの他の入力には、上記第１４のインバータの出力が接続され、
上記第２のＮＡＮＤゲートの出力は、第１８のインバータの入力に接続され、
上記第１８のインバータの出力は、ノーマルモード検出信号となるように構成することを特徴とする。
【００２４】
またこの場合、上記第２のＣＢＲ検出器は、
上記／ＲＡＳ信号を入力される第１のインバータと、
上記第１のインバータの出力を入力にする第２のインバータと、
上記／ＣＡＳ信号を入力にする第３のインバータと、
上記第１のインバータの出力をＰＭＯＳトランジスタのゲートに受け、上記第２のインバータの出力をＮＭＯＳトランジスタのゲートに受け、上記第３のインバータの出力を入力にする第１のトランスミッションゲートと、
上記トランスミッションゲートの出力を受ける第４のインバータと、
上記第４のインバータと第５のインバータとからなるラッチと、
上記ラッチの出力と上記第２のインバータの出力とを入力にする第１の２入力ＮＯＲゲートと、
を含んでなることを特徴とする。
【００２５】
またこの場合、上記第２のＲＯＲ検出器は、
上記／ＲＡＳ信号は、第１１のＮＡＮＤゲートの１つの入力と、第１１のＮＯＲゲートの１つの入力と、第１４のＮＡＮＤゲートの１つの入力と、第４の遅延線の入力とに接続され、
上記／ＣＡＳ信号は、上記第１１のＮＡＮＤゲートの他の入力と、上記第１１のＮＯＲゲートの他の入力とに接続され、
第１２のＮＡＮＤゲートは、上記第１１のＮＡＮＤゲートの出力を１つの入力にし、第１の遅延線の出力を他の入力にし、その出力は第２のトランジスタのゲートに接続され、
上記第２のトランジスタのドレインは上記第１１のＮＯＲゲートの出力に、上記第２のトランジスタのソースは上記第１の遅延線の入力にそれぞれ接続され、
上記第１の遅延線の出力は、第２１のインバータの入力と、上記第１２のＮＡＮＤゲートの他の入力とに接続され、
上記第２１のインバータと第２３のインバータとからラッチを構成し、
上記第２１のインバータの出力は、第１３のＮＡＮＤゲートの１つの入力に直接入力され、同時に、第２の遅延線に入力され、上記第２の遅延線と、上記第２の遅延線と直列に接続された第３の遅延線とを経て、上記第１３のＮＡＮＤゲートの他の入力に接続され、
上記第１３のＮＡＮＤゲートの出力は、第１２のＮＯＲゲートの１つの入力に接続され、
上記第４の遅延線の出力は、第２２のインバータに接続され、上記第２２のインバータの出力は、上記第１４のＮＡＮＤゲートの他の入力に接続され、
上記第１４のＮＡＮＤゲートの出力は、上記第１２のＮＯＲゲートの他の入力に接続され、
上記第１２のＮＯＲゲートの出力は、第２のＲＯＲ検出器の出力になるように構成することを特徴とする。
【００２６】
また、本願発明のＤＲＡＭのリフレッシュコントロール方法は、
ＣＢＲリフレッシュモードを検出してＣＢＲ信号を発生するＣＢＲ検出器と、
ＲＯＲリフレッシュモードを検出してＲＯＲ信号を発生するＲＯＲ検出器と、
上記ＣＢＲ検出器と上記ＲＯＲ検出器とから上記ＣＢＲ信号と上記ＲＯＲ信号とを受けて計数し、ＤＲＡＭ内部のリフレッシュ用アドレスを発生するアドレスカウンタと、
／ＣＡＳ信号および／ＲＡＳ信号が特定信号配列状態になると上記アドレスカウンタ内のカウント値を予め定められた値にリセットするカウンタリセット回路とを含んでなるＤＲＡＭのリフレッシュコントロール回路を用いてＤＲＡＭセルのデータリフレッシュ動作をコントロールする方法において、
（１）上記カウンタリセット回路が、連続して変化するＤＲＡＭのリフレッシュ方式を検出し、該リフレッシュ方式が特定の順序に変化する場合に、カウンタリセット信号を発生し、
（２）上記リセット信号が発生した場合には、アドレスカウンタ内のカウント値を予め定められた値にリセットし、その後リフレッシュ信号が検出される都度、アドレスカウンタの値を１づつ変化させ、
上記（１）において、特定の順序は、ＣＢＲリフレッシュモード、ＣＢＲリフレッシュモード、ＲＯＲリフレッシュモードである
ことを特徴とする。
【００３２】
【作用】
本発明のＤＲＡＭのリフレッシュコントロール回路においては、リフレッシュアドレスのためのアドレスカウンタは任意の値にセットでき、システムのリフレッシュカウンタの値と同一の値にセットすることが可能であり、すべてのリフレッシュ時に、アドレスカウンタの値を１づつ増加させ得るので、ＣＢＲリフレッシュ、ＲＯＲリフレッシュ等と共用可能である。
【００３３】
【実施例】
以下、本発明の１実施例を添付図面に基づいて詳細に説明する。
【００３４】
図１は、本発明のＤＲＡＭのリフレッシュコントロール回路のブロック図である。図において、／ＣＡＳ信号と／ＲＡＳ信号とによりＤＲＡＭセルのデータをリフレッシュするＤＲＡＭのリフレッシュコントロール回路は、ＣＢＲリフレッシュモードを検出してＣＢＲ信号を発生するＣＢＲ検出器１０と、ＲＯＲリフレッシュモードを検出してＲＯＲ信号を発生するＲＯＲ検出器２０と、ＣＢＲ信号およびＲＯＲ信号を受けて計数してＤＲＡＭ内部のリフレッシュ用アドレスを発生するアドレスカウンタ４０と、特定信号配列状態になると上記アドレスカウンタの値を予め決められた値にリセットするカウンタリセット回路３０とを含んでなる。
【００３５】
ＣＢＲ検出器１０は、例えば、図７に示す従来技術と同様に構成され、／ＲＡＳ信号と／ＣＡＳ信号とを入力として受ける。ＣＢＲ検出器１０の出力信号ＣＢＲと、ＲＯＲ検出器２０（その構成は、例えば、後述の図４参照）の出力信号ＲＯＲとが、２入力ＯＲゲートＯＲ１に入力される。２入力ＯＲゲートＯＲ１の出力は、アドレスカウンタ４０へクロック信号として入力される。カウンタリセット回路３０の出力は、アドレスカウンタ４０へ、ＣＤ端子（ＣＬＥＡＲ  ＤＩＲＥＣＴ端子；直接クリア端子）から入力される。
【００３６】
カウンタリセット回路３０が特殊の１連の信号（すなわち、ＣＢＲリフレッシュ→ＣＢＲリフレッシュ→ＲＯＲリフレッシュ）を感知した場合には、カウンタリセット回路３０はリセット信号を発生し、該信号をアドレスカウンタ４０のＣＤ端子に印加してカウンタをリセットする。この場合、アドレスカウンタ４０のカウンタの値は任意に選択した値にセットすることが可能である。その後、ＣＢＲリフレッシュ信号ＣＢＲ、あるいはＲＯＲリフレッシュ信号ＲＯＲが検出されると、カウンタの値は１づつ増加される。
【００３７】
図２は、図１のカウンタリセット回路３０のブロック図である。図に示す例においては、信号が、ＣＢＲリフレッシュ→ＣＢＲリフレッシュ→ＲＯＲリフレッシュの順序で進行される場合に、カウンタリセット回路３０がリセット信号をアドレスカウンタ４０のＣＤ端子に印加してカウンタをリセットするように構成されている。
【００３８】
図２において、本例に示すカウンタリセット回路３０は、／ＲＡＳ信号と／ＣＡＳ信号とを入力として受けるＣＢＲ検出器３１と；ノーマルモード検出器３２と；ＲＯＲ検出器３３と；縦続接続され、ＣＤ端子を通じてリセット可能な第１のＴ−Ｆ／Ｆ３４と第２のＴ−Ｆ／Ｆ３５と；、パルス発生器３６と；２入力ＯＲゲートＯＲ２と；２入力ＮＡＮＤゲートＡＤ１と；ＮＭＯＳトランジスタＴＲ１とを含んで構成されている。
【００３９】
ＣＢＲ検出器３１は、例えば、図７に示す従来技術と同様に構成されており、その出力であるＣＢＲ信号は、第１のＴ−Ｆ／Ｆ３４のクロック端子であるＣＫ端子に印加され、第１のＴ−Ｆ／Ｆの反転出力ＱＢは、第２のＴ−Ｆ／Ｆ３５のクロック端子であるＣＫ端子に印加される。第２のＴ−Ｆ／Ｆ３５の正（非反転）出力であるＱ信号は、ＮＭＯＳトランジスタＴＲ１を介してパルス発生器３６に印加される。第１のＴ−Ｆ／Ｆ３４と第２のＴ−Ｆ／Ｆ３５のＣＤ端子には、２入力ＮＡＮＤゲートＡＤ１の出力が印加される。
【００４０】
２入力ＮＡＮＤゲートＡＤ１は、その１つの入力端子には２入力ＯＲゲートＯＲ２の出力を受け、もう１つの入力端子にはノーマルモード検出器３２の出力ＮＭを受ける。２入力ＯＲゲートＯＲ２は、その１つの入力端子にはＲＯＲ検出器３３（図４参照）の出力ＲＯＲ信号を受け、もう１つの入力端子にはカウンタリセット回路３０の出力信号ＣＮＴ−ＣＬＲを受ける。
【００４１】
第２のＴ−Ｆ／Ｆの出力Ｑは、ＮＭＯＳトランジスタＴＲ１のドレインに入力される。ＮＭＯＳトランジスタＴＲ１のゲートは、ＲＯＲ検出器３３の出力ＲＯＲ信号に接続され、またソースはパルス発生器３６の入力に接続される。
【００４２】
このカウンタリセット回路３０の動作は次ぎのとおりである。例えば、１連の信号順序が、ＣＢＲリフレッシュ→ＣＢＲリフレッシュ→ＲＯＲリフレッシュである場合には、カウンタリセット回路３０は、リセット信号ＣＮＴ−ＣＬＲを発生する。しかしながら、他の信号順序、例えばＣＢＲリフレッシュ→ＲＯＲリフレッシュ→ＣＢＲリフレッシュ、あるいは、ノーマルモード→ＣＢＲリフレッシュ→ノーマルモード→ＲＯＲリフレッシュ→ＣＢＲリフレッシュなどの場合には、リセット信号ＣＮＴ−ＣＬＲは発生されない。
【００４４】
図２において、カウンタリセット回路３０のＣＢＲ検出器３１が、ＣＢＲリフレッシュ信号を検出すると、ＣＢＲ検出器３１は、ＣＢＲ信号を、“ロー”→“ハイ”→“ロー”の順序で出力し、このＣＢＲ信号は、第１のＴ−Ｆ／Ｆ３４のクロック端子であるＣＫ端子に入力される。ノーマルモード検出器３２は“ハイ”→“ロー”→“ハイ”の順序の信号によって、第１のＴ−Ｆ／Ｆ３４と第２のＴ−Ｆ／Ｆ３５をクリアする役割をする。
【００４５】
回路が、最初はＣＢＲリフレッシュモードになっている場合には、ＣＢＲ信号が発生して、第１のＴ−Ｆ／Ｆ３４の反転出力ＱＢが“ロー”の場合、反転出力ＱＢを“ロー”→“ハイ”にシフトする。このとき、第２のＴ−Ｆ／Ｆ３５の非反転出力Ｑは“ロー”→“ハイ”にシフトされ、／ＲＯＲリフレッシュ信号が発生（“ロー”→“ハイ”→“ロー”）し、ＮＭＯＳトランジスタＴＲ１を活性化（スイッチオン）すると、第２のＴ−Ｆ／Ｆ３５の出力が、パルス発生器３６に加えられる。パルス発生器３６はライジングエッジ（立上り）検出器であり、入力が“ロー”→“ハイ”に変わると、“ハイ”→“ロー”→“ハイ”の１連の出力を発生する。リセット信号ＣＮＴ−ＣＬＲがハイである場合に、ＮＭが“ハイ”であると、第１のＴ−Ｆ／Ｆ３４および第２のＴ−Ｆ／Ｆ３５の両者がリセットされる。
【００４６】
図３は、図２のノーマルモード検出器３２の回路図である。ノーマルモード検出器３２は、ＣＢＲリフレッシュと異なり、／ＲＡＳ信号（外部から加えられる）が“ハイ”から“ロー”にシフトされた後、／ＣＡＳ（同様に外部から加えられる）が“ハイ”から“ロー”にシフトされたことを検出した場合には、／ＲＡＳ信号は、インバータＩ１１、インバータＩ１２、インバータＩ１３を経由して、ＮＡＮＤゲートＮＤ１の１つの入力端子に入力される。同様に、／ＣＡＳ信号は、インバータＩ１４、トランスミッションゲートＴＳ２、インバータＩ１５を経由して、ＮＡＮＤゲートＮＤ１の他の１つの入力端子に入力される。
【００４７】
トランスミッションゲートＴＳ２のＰＭＯＳゲートには、インバータＩ１１の出力が入力される。他方、トランスミッションゲートＴＳ２のＮＭＯＳゲートには、インバータＩ１２の出力が入力される。ＮＡＮＤゲートＮＤ１には、インバータＩ１３とインバータＩ１５の出力とが入力され、ＮＡＮＤゲートＮＤ１の出力は、インバータＩ１７を経由してＮＡＮＤゲートＮＤ２に入力される。ＮＡＮＤゲートＮＤ２はインバータＩ１７とインバータＩ１４の出力を入力にし、ＮＡＮＤゲートＮＤ２の出力はインバータＩ１８に入力される。インバータＩ１８の出力は信号ＮＭ（図２にも示されている）になる。
【００４８】
ノーマルモード検出器３２の動作は次ぎのとおりである。／ＲＡＳ信号および／ＣＡＳ信号が共に“ハイ”である場合には、インバータＩ１１とインバータＩ１３の出力は共に“ロー”となり、インバータＩ１２の出力は“ハイ”となる。従って、ＮＡＮＤゲートＮＤ１の出力ほ“ハイ”となり、インバータＩ１７の出力は“ロー”となり、その結果、ＮＡＮＤゲートＮＤ２の出力は“ハイ”となり、信号ＮＭは“ロー”となる。この場合、インバータＩ１１の出力は“ロー”、インバータＩ１２の出力は“ハイ”であるので、トランスミッションゲートＴＳ２はスイッチオン（導通状態）になっている。
【００４９】
トランスミッションゲートＴＳ２がスイッチオン（導通状態）になっているので、／ＣＡＳが“ハイ”であるとインバータＩ１４の出力は“ロー”となり、インバータＩ１５の出力は“ハイ”になる。更に、／ＣＡＳ信号が“ロー”であると、インバータＩ１４の出力は“ハイ”となり、インバータＩ１５の出力は“ロー”となる。すなわち、／ＲＡＳ信号が“ハイ”である場合には、インバータＩ１５の出力は／ＣＡＳ信号の値と同一となる。／ＣＡＳ信号が“ハイ”の場合は、ＮＡＮＤゲートＮＤ１の出力は“ハイ”になる。更に、インバータＩ１７の出力は“ロー”になり、ＮＡＮＤゲートＮＤ２の出力は“ハイ”に維持され、信号ＮＭは“ロー”になる。
【００５０】
このとき、／ＲＡＳ信号が“ハイ”から“ロー”にシフトされると、インバータＩ１１とインバータＩ１３の出力は“ハイ”となる。インバータＩ１２の出力が“ロー”になると、トランスミッションゲートＴＳ２はスイッチオフ（非導通状態）となり、ＮＡＮＤゲートＮＤ１は、インバータＩ１５の値に応じて出力が決まる。インバータＩ１５の出力は、／ＣＡＳ信号が“ハイ”であったので“ハイ”であり、ＮＡＮＤゲートＮＤ１の出力は、“ハイ”から“ロー”に変わる。ＮＡＮＤゲートＮＤ１の出力が“ロー”に変わると、インバータＩ１７の出力は“ハイ”になる。更に、／ＣＡＳ信号が“ハイ”であるので、インバータＩ１４の出力が“ロー”になり、ＮＡＮＤゲートＮＤ２の出力は“ハイ”のままに維持され変化しない。その後、／ＣＡＳ信号が“ハイ”から“ロー”になると（ノーマルモード）、インバータＩ１４の出力が“ハイ”に変わり、このときＮＡＮＤゲートＮＤ２の出力が“ロー”に変わる。従って、信号ＮＭは“ハイ”になり、ノーマルモードが検出される。
【００５１】
次に、／ＣＡＳ信号と／ＲＡＳ信号の両者が“ハイ”になると、ＮＡＮＤゲートＮＤ２の出力は“ロー”から“ハイ”に変わり、信号ＮＭは“ロー”になる。
【００５２】
／ＲＡＳ信号が“ロー”になる前に／ＣＡＳ信号が“ロー”になると、インバータＩ１５の出力は“ロー”に変わり、ＮＡＮＤゲートＮＤ１の出力は“ハイ”に変わり、インバータＩ１７の出力は“ロー”になり、／ＣＡＳ信号が“ロー”であるので、インバータＩ１４の出力は“ハイ”となって、ＮＡＮＤゲートＮＤ２の出力は“ハイ”のままに維持され変化しない。従って、／ＣＡＳ信号が／ＲＡＳ信号より前に“ロー”となると（すなわちＣＢＲモード）、ＮＡＮＤゲートＮＤ２の出力は“ハイ”に維持され、信号ＮＭは“ロー”になる。
【００５３】
ところで、／ＣＡＳ信号が引き続いて“ハイ”に維持されると（ＲＯＲモード）、ＮＡＮＤゲートＮＤ２の出力は“ハイ”に維持される。すると、“ハイ”に維持されていた信号ＮＭは、ＮＡＮＤゲートＮＤ２の出力がインバータＩ１８において反転されて、“ロー”になる。
【００５４】
図４は、図２のＲＯＲ検出器３３の回路を示す。ＲＯＲリフレッシュの場合には、／ＲＡＳ信号が、“ハイ”→“ロー”→“ハイ”と変化する間、／ＣＡＳ信号は引き続き“ハイ”に維持される。ＲＯＲ信号の検出は、／ＲＡＳ信号が“ロー”から“ハイ”にシフトされた時にパルスを出力することによってなされる。／ＲＡＳ信号は、ＮＡＮＤゲートＮＤ１１の１つの入力端子と、ＮＯＲゲートＮＲ１１の１つの入力端子と、ＮＡＮＤゲートＮＤ１４の１つの入力端子と、遅延線ＤＬ４の入力端子とにそれぞれ接続され、／ＣＡＳ信号はＮＡＮＤゲートＮＤ１１の他の１つの入力端子と、ＮＯＲゲートＮＲ１１の他の１つの入力端子とにそれぞれ接続される。ＮＡＮＤゲートＮＤ１２は、ＮＡＮＤゲートＮＤ１１の出力と遅延線ＤＬ１の出力とを入力にし、ＮＡＮＤゲートＮＤ１２の出力は、ＮＭＯＳトランジスタＴＲ２のゲートに接続され、ＮＭＯＳトランジスタＴＲ２のドレインはＮＯＲゲートＮＲ１１の出力に、ＮＭＯＳトランジスタＴＲ２のソースは遅延線ＤＬ１の入力に接続されている。遅延線ＤＬ１の出力は、インバータＩ２１の入力と、ＮＡＮＤゲートＮＤ１２の入力とに接続されている。インバータＩ２１の出力は、ＮＡＮＤゲートＮＤ１３の１入力端子と、遅延線ＤＬ２の入力端子と、インバータＩ２３の入力端子とに接続されている。インバータＩ２３のの出力はインバータＩ２１の入力端子に接続されている。遅延線ＤＬ２の出力は、遅延線ＤＬ３の入力端子に接続され、遅延線ＤＬ３の出力は、ＮＡＮＤゲートＮＤ１３のもう１つの入力端子に接続されている。ＮＡＮＤゲートＮＤ１３の出力は、ＮＯＲゲートＮＲ１２の１つの入力端子に接続されている。
【００５５】
遅延線ＤＬ４は／ＲＡＳ信号を入力として受け、遅延線ＤＬ４の出力はインバータＩ２２に接続され、インバータＩ２２の出力はＮＡＮＤゲートＮＤ１４の１つの入力端子に接続されている。ＮＡＮＤゲートＮＤ１４は、／ＲＡＳ信号とインバータＩ２２の出力とを入力として受け、ＮＡＮＤゲートＮＤ１４の出力は、ＮＯＲゲートＮＲ１２の他の１つの入力端子に接続されている。ＮＯＲゲートＮＲ１２は、ＮＡＮＤゲートＮＤ１３の出力とＮＡＮＤゲートＮＤ１４の出力とを入力として受け、ＲＯＲ信号を発生する。
【００５６】
ＲＯＲ検出器３３の動作は次ぎのとおりである。この動作中には、／ＣＡＳ信号は継続して“ハイ”に維持され、／ＲＡＳ信号のみが“ハイ”→“ロー”→“ハイ”の順序にシフトされる。従って、ＮＡＮＤゲートＮＤ１１の出力は、／ＲＡＳ信号と／ＣＡＳ信号がいずれも“ハイ”である場合に“ロー”となり、その他の場合には“ハイ”になる。更に、ＮＯＲゲートＮＲ１１の出力は、／ＲＡＳ信号と／ＣＡＳ信号の両者がいずれも“ロー”である場合にのみ“ハイ”となり、その他の場合には“ロー”にある。
【００５７】
始めに／ＲＡＳ信号と／ＣＡＳ信号の両者がいずれも“ハイ”である場合には、ＮＡＮＤゲートＮＤ１１の出力は“ロー”になり、ＮＡＮＤゲートＮＤ１２の出力は“ハイ”になって、ＮＭＯＳトランジスタＴＲ２はスイッチオン（導通状態）となる。／ＲＡＳ信号と／ＣＡＳ信号の両者がいずれも“ハイ”であるので、ＮＯＲゲートＮＲ１１は“ロー”になる。更に、ＮＭＯＳトランジスタＴＲ２はスイッチオン（導通状態）であるので、遅延線ＤＬ１の出力は“ロー”になり、インバータＩ２１の出力は“ハイ”になる。更に、遅延線ＤＬ２と遅延線ＤＬ３とに関する遅延時間の後、ＮＡＮＤゲートＮＤ１３の出力は“ロー”になる。／ＲＡＳ信号が“ハイ”であるときには、インバータＩ２２の出力は“ロー”であるので、ＮＡＮＤゲートＮＤ１４の出力は“ハイ”になり、ＮＯＲゲートＮＲ１２の出力であるＲＯＲは“ロー”になる。
【００５８】
その後、／ＣＡＳ信号が継続して“ハイ”に維持されると、ＮＯＲゲートＮＲ１１の出力は継続して“ロー”に維持されるので、ＮＡＮＤゲートＮＤ１３の出力は継続して“ロー”に維持される。／ＲＡＳ信号が“ハイ”から“ロー”にシフトされると、ＮＡＮＤゲートＮＤ１１の出力は“ハイ”になるが、遅延線ＤＬ１の出力は“ロー”であるので、ＮＡＮＤゲートＮＤ１２の出力は“ハイ”に維持される。同時に、遅延線ＤＬ４の出力は“ハイ”から“ロー”にシフトされ、インバータＩ２２の出力は“ハイ”になる。しかしながら、／ＲＡＳ信号が“ロー”であるので、ＮＡＮＤゲートＮＤ１４の出力は“ハイ”に維持される。この場合、／ＲＡＳ信号が再び“ロー”から“ハイ”にシフトされると、ＮＡＮＤゲートＮＤ１４の入力のいずれもが“ハイ”になるので、ＮＡＮＤゲートＮＤ１４の出力は“ロー”になる。同時に、ＮＯＲゲートＮＲ１２の入力のいずれもが“ロー”になるので、ＮＯＲゲートＮＲ１２の出力ＲＯＲは“ハイ”になる。
【００５９】
遅延線ＤＬ４に関わる遅延時間後、インバータＩ２２の出力が“ロー”になると、ＮＡＮＤゲートＮＤ１４の出力は“ハイ”になり、ＲＯＲは“ロー”になる（すなわち、ＲＯＲリフレッシュ）。しかしながら、／ＲＡＳ信号が“ロー”である場合に／ＣＡＳ信号が“ロー”になると、ＮＯＲゲートＮＲ１１の出力は“ハイ”になるので、遅延線ＤＬ１の出力は“ハイ”になり、ＮＡＮＤゲートＮＤ１２の出力は“ロー”になり、ＮＭＯＳトランジスタＴＲ２はスイッチオフ（非導通状態）になる。遅延線ＤＬ１の出力は“ハイ”であるので、インバータＩ２１の出力は“ロー”になり、ＮＡＮＤゲートＮＤ１３の出力は“ハイ”になる。従って、ＮＡＮＤゲートＮＤ１４に入力される／ＲＡＳ信号が“ロー”から“ハイ”にシフトされても、ＮＯＲゲートＮＲ１２の出力であるＲＯＲは引き続き“ロー”に維持される。
【００６０】
図５は、図１のアドレスカウンタ４０のブロック図である。
【００６１】
このアドレスカウンタ４０は、従来のアドレスカウンタとは異なり、縦続接続された複数のフリップフロップ回路Ｔ−Ｆ／Ｆからなる。各Ｔ−Ｆ／Ｆには、リセットコントロール信号ＣＮＴ−ＣＬＲに接続されたクリア端子ＣＤが設けられている。クロック信号は、第１段のＴ−Ｆ／Ｆへ、ＯＲゲートを介して入力される。該ＯＲゲートには、リフレッシュモード信号ＣＢＲと、ＲＯＲと、Ｒｅｆとが入力される。ＯＲゲートには、ＣＢＲ、ＲＯＲ、Ｒｅｆ以外のリフレッシュモード信号を入力することも可能である。
【００６２】
このアドレスカウンタ４０は、ＣＢＲ、ＲＯＲ、あるいはその他のリフレッシュモード信号が入力される毎に１だけ加算される。ＣＤ端子にリセットコントロール信号ＣＮＴ−ＣＬＲが入る度に、Ｔ−Ｆ／Ｆはリセットされる。
【００６３】
以上説明した具体的な回路構成においては、ＣＢＲ検出器１０と、ＲＯＲリフレッシュモードを検出するＲＯＲ検出器２０と、リフレッシュ用アドレスを発生するアドレスカウンタ４０と、アドレスカウンタの値を予め決められた値にリセットさせるカウンタリセット回路３０等のそれぞれ１例について説明したが、同一の動作特性を有する、回路構成を異にした、他の多くの回路を構成することも可能である。
【００６４】
図６は、図１のリフレッシュコントロール回路の動作に関するタイミング図である。
【００６５】
図２に示すカウンタリセット回路３０において、／ＲＡＳ信号が“ハイ”から“ロー”にシフトされ、次いで／ＣＡＳ信号が“ハイ”から“ロー”にシフトされた場合には、これは通常の読み取り／書き込み（ｒｅａｄ／ｗｒｉｔｅ）動作を示すものである。そこで、かかる信号のシフトは、ノーマルモード検出器３２によって検出され、信号ＮＭが発生され、カウンタリセット回路３０の第１のＴ−Ｆ／Ｆおよび第２のＴ−Ｆ／Ｆがリセットされる。次に、ＣＢＲリフレッシュモードが発生した場合、すなわち、／ＲＡＳ信号が“ロー”にシフトされる前に／ＣＡＳ信号が“ロー”にシフトされた場合には、第１のＴ−Ｆ／ＦのＱＢ端子は“ハイ”から“ロー”となる。次に、２回めのＣＢＲリフレッシュモードが発生した場合には、第１のＴ−Ｆ／ＦのＱＢ端子は“ロー”から“ハイ”にシフトされ、この時、第２のＴ−Ｆ／ＦのＱ端子は“ハイ”となる。引き続いてＲＯＲモードが発生すると、ＣＮＴ−ＣＬＲ信号が発生されてアドレスカウンタがクリアされる。
【００６６】
すなわち、図２において、ＣＢＲ検出器３１からＣＢＲリフレッシュが検出されると、パルス形状の１連の“ロー”→“ハイ”→“ロー”のＣＢＲ信号が出力される。このＣＢＲ信号は、第１のＴ−Ｆ／Ｆへクロックとして入力される。１回目のＣＢＲリフレッシュモードが発生すると、ＣＢＲ信号が発生され、第１のＴ−Ｆ／Ｆの出力ＱＢが“ロー”から“ハイ”にシフトされ、２回目のＣＢＲリフレッシュモードになると、第２のＴ−Ｆ／Ｆの出力Ｑは“ロー”から“ハイ”にシフトされる。次いで、／ＲＯＲリフレッシュ信号が発生（“ロー”→“ハイ”→“ロー”）して、ＮＭＯＳトランジスタＴＲ１がスイッチオン（導通状態）になると、第２のＴ−Ｆ／Ｆの出力がパルス発生器３６に伝達される。パルス発生器３６は、入力が“ロー”から“ハイ”に変わると、カウンタをリセットするＣＮＴ−ＣＬＲパルスとして、“ハイ”→“ロー”→“ハイ”の出力を発生する。
【００６７】
【発明の効果】
以上説明したように、本発明のＤＲＡＭのリフレッシュコントロール回路においては、リフレッシュアドレスのためのアドレスカウンタは任意の値にセットでき、システムのリフレッシュカウンタの値と同一の値にセットすることが可能であり、すべてのリフレッシュ時に、アドレスカウンタの値を１づつ増加させ得るので、ＣＢＲリフレッシュ、ＲＯＲリフレッシュ等と共用可能であるという効果がある。
【図面の簡単な説明】
【図１】  本発明のＤＲＡＭのリフレッシュコントロール回路のブロック図である。
【図２】  本発明のＤＲＡＭのリフレッシュコントロール回路のカウンタリセット回路のブロック図である。
【図３】  本発明のＤＲＡＭのリフレッシュコントロール回路のノーマルモード検出器の回路図である。
【図４】  本発明のＤＲＡＭのリフレッシュコントロール回路のＲＯＲ検出器の回路図である。
【図５】  本発明のＤＲＡＭのリフレッシュコントロール回路のアドレスカウンタのブロック図である。
【図６】  本発明のＤＲＡＭのリフレッシュコントロール回路の動作に関するタイミング図である。
【図７】  従来のＣＢＲ検出器の回路図である。
【図８】  従来のリフレッシュカウンタの回路図である。
【図９】  従来のＣＢＲ検出器の動作に関するタイミング図である。
【図１０】  従来のリフレッシュカウンタの動作に関するタイミング図である。
【符号の説明】
Ｉ１〜Ｉ５、Ｉ１１〜Ｉ１８、Ｉ２１、Ｉ２２…インバータ、
ＴＳ１、ＴＳ２…トランスミッションゲート、
ＮＲ１、ＮＲ１１、ＮＲ１２…ＮＯＲゲート、
１０、３１…ＣＢＲ検出器、
２０、３３…ＲＯＲ検出器、
３０…カウンタリセット回路、
３２…ノーマルモード検出器、
３４…第１のＴ−Ｆ／Ｆ、
３５…第２のＴ−Ｆ／Ｆ、
３６…パルス発生器、
ＡＤ１…ＮＡＮＤゲート、
ＯＲ１、ＯＲ２…ＯＲゲート、
４０…アドレスカウンタ、
ＴＲ１、ＴＲ２…ＮＭＯＳトランジスタ、
ＮＤ１、ＮＤ２、ＮＤ１１〜ＮＤ１４…ＮＡＮＤゲート、
ＤＬ１〜ＤＬ４…遅延線、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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