(57)【特許請求の範囲】
【請求項１】
半導体ウェハ上の各チップ領域に冗長回路を含む複数の半導体集積回路が配置された半導体集積回路搭載ウェハにおいて、前記チップ領域のうち、ウェハ周辺部に位置するチップ領域の冗長回路面積を、ウェハ中央部に位置するチップ領域の冗長回路面積よりも大きくしたことを特徴とする半導体集積回路搭載ウェハ。
【請求項２】
半導体ウェハ上を複数のチップ領域に分割し、各々のチップ領域に冗長回路を含む半導体集積回路をそれぞれ形成した後、チップ領域に沿って半導体ウェハを切断して複数の半導体集積回路チップを作成する半導体集積回路装置の製造方法において、
前記ウェハ上のチップ領域のうち、ウェハ周辺部に位置するチップ領域の冗長回路の規模を、ウェハ中央部に位置するチップ領域の冗長回路の規模よりも大きくしたことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
半導体ウェハ上を複数のチップ領域に分割し、各々のチップ領域に冗長回路を含む半導体集積回路をそれぞれ形成した後、チップ領域に沿って半導体ウェハを切断して複数の半導体集積回路チップを作成する半導体集積回路装置の製造方法において、
前記ウェハ上のチップ領域のうち、ウェハ周辺部に位置するチップ領域に本来の冗長回路と共に追加冗長回路を設けたことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
前記ウェハ上のチップ領域のうち、ウェハ周辺部に位置するチップ領域の面積をウェハ中央部に位置するチップ領域の面積よりも大きくしたことを特徴とする請求項２又は３に記載の半導体集積回路装置の製造方法。
【請求項５】
前記ウェハ周辺部に位置するチップ領域が、円形のウェハ上に同一形状の矩形チップを複数個配列した際にチップ形成に供されない余りとなる領域を含んでいることを特徴とする請求項２又は３に記載の半導体集積回路装置の製造方法。
【請求項６】
前記半導体ウェハとして、シリコン単結晶基板、ＳＯＩ基板、又は化合物半導体基板を用いたことを特徴とする請求項２又は３に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路搭載ウェハ及び半導体集積回路装置の製造方法に関し、特に冗長回路を有する半導体集積回路搭載ウェハ及び半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
従来、大規模集積回路（ＬＳＩ）を製造するには、円形のＳｉウェハ上にリソグラフィー技術を駆使して、通常長方形のチップを複数個形成する。その際、ウェハ周辺部には、半導体チップを形成することができない余分な部分が生じる。一方ＬＳＩ特に半導体メモリは、工場で量産される時期においても、不良品となるチップも同時に生産されているのが現実である。そのため、不良チップを減らして、歩留りを上げることがＬＳＩの製造技術として重要な課題となっている。
【０００３】
現在、特に半導体メモリにおいては、歩留りを高めるために、予め集積回路内に不良になった回路におき変わるリダンダンシー回路（冗長回路）を作っておき、不良が生じたときに、リダンダンシー回路を使って不良チップを両品チップに変え、歩留りを高めているのが一般的である。
【０００４】
図６の（ａ）は、複数個の半導体チップが形成された半導体ウェハの平面図で、図６の（ｂ）は半導体チップの平面図である。１は半導体ウェハで、２０は半導体チップで、６は機能回路部で、７はリダンダンシー回路部である。歩留りを高めるために、各チップ２０は一定の規模のリダンダンシー回路７を有している。各チップ２０はテスタによって検査され、欠陥部分がリダンダンシー回路７で救済できる場合には置き換えて救済することによって良品とし、歩留りを高めている。しかし現実には欠陥部分の数が、用意されたリダンダンシー回路７の規模をうわまわり、不良品となる半導体チップが存在していた。
【０００５】
チップ内のリダンダンシー回路部７の規模を大きくすれば、いままでリダンダンシー回路部７の規模が小さいために不良チップとなっていたものを救済できる確率が高くなり、歩留りを高くすることができる。しかし、リダンダンシー回路部７の規模を大きくすると、個々のチップ２０の面積が増大し、ウェハ１に形成できるチップ２０の数が減少するので、１チップ当たりの製造コストが高くなってしまうという問題がある。そのため、製造コストを最小にするようにリダンダンシー回路の規模が決められているのが現状である。
【０００６】
【発明が解決しようとする課題】
上記したように従来の半導体集積回路装置の製造において、歩留りを高めるためにリダンダンシー回路の規模を大きくすると、チップの面積が広くなりウェハ１枚当たりのチップ数が減少するので、製造コストが増大するという問題があった。
【０００７】
本発明の目的は、１枚のウェハ当たりのチップ数の減少を招くことなく歩留りを増大させることができ、製造コストの低減をはかり得る半導体集積回路装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
（構成）
（１）半導体ウェハ上の各チップ領域に冗長回路を含む複数の半導体集積回路が配置された半導体集積回路搭載ウェハにおいて、前記チップ領域のうち、ウェハ周辺部に位置するチップ領域の冗長回路面積を、ウェハ中央部に位置するチップ領域の冗長回路面積よりも大きくした。
【０００９】
（２）半導体ウェハ上を複数のチップ領域に分割し、各々のチップ領域に冗長回路を含む半導体集積回路をそれぞれ形成した後、チップ領域に沿って半導体ウェハを切断して複数の半導体集積回路チップを作成する半導体集積回路装置の製造方法において、前記ウェハ上のチップ領域のうち、ウェハ周辺部に位置するチップ領域の冗長回路の規模を、ウェハ中央部に位置するチップ領域の冗長回路の規模よりも大きくした。
【００１０】
（３）半導体ウェハ上を複数のチップ領域に分割し、各々のチップ領域に冗長回路を含む半導体集積回路をそれぞれ形成した後、チップ領域に沿って半導体ウェハを切断して複数の半導体集積回路チップを作成する半導体集積回路装置の製造方法において、前記ウェハ上のチップ領域のうち、ウェハ周辺部に位置するチップ領域に本来の冗長回路と共に追加冗長回路を設けた。
【００１１】
（４）前記ウェハ上のチップ領域のうち、ウェハ周辺部に位置するチップ領域の面積をウェハ中央部に位置するチップ領域の面積よりも大きくした。
（５）前記ウェハ周辺部に位置するチップ領域が、円形のウェハ上に同一形状の矩形チップを複数個配列した際にチップ形成に供されない余りとなる領域を含んでいる。
【００１２】
（６）前記半導体ウェハとして、シリコン単結晶基板、ＳＯＩ基板、又は化合物半導体基板を用いた。
（７）前記チップ領域にパターンを形成する際に使用するマスクが、半導体集積回路のパターンと、このパターンの各辺に隣接して設けられた追加冗長回路のパターンとを有するものである。
【００１３】
（８）前記（６）に記載の前記追加冗長回路のパターンを適宜隠しながらステップ＆リピートで前記ウェハのチップ領域にパターンを形成する。
（９）前記チップ領域に同一パターンを形成し、前記ウェハ周辺部のチップ領域に、前記（６）に記載のマスクを用いて、半導体集積回路のパターン部と冗長回路のパターン部を適宜隠して形成する。
【００１４】
（１０）前記チップ領域は一定の方向に配置されておらず、チップ領域の短辺方向に追加冗長回路が形成されている。
（作用）
本発明者らが不良チップの不良原因を究明したところ、製造工程中に混入したゴミ、堆積した膜の膜厚のバラツキ、エッチング速度のバラツキ等によるものであることが判明した。さらに、この不良原因は、特にウェハの周辺部でより顕著に起こることがわかった。
【００１５】
そのため同じ規模のリダンダンシー回路を有している場合、ウェハ周辺部のチップは、リダンダンシー回路の数が足らなくなり、不良品のでる確率が中心部のチップに比べて大きくなる。例えば、ウェハ中心のチップではほぼ１００％の歩留りが得られるが、周辺部のチップでは７０％位となる。
【００１６】
そこで本発明では、ウェハの周辺部のチップのリダンダンシー回路の規模を、ウェハ中央部のチップのリダンダンシー回路より大きくすることによって、従来リダンダンシー回路が足りないために不良品となっていたチップを救済することによって、ウェハ周辺部の歩留りを高め、ウェハ全体の歩留りを高めることができる。
【００１７】
また、ウェハ上に複数のチップを配列形成するに際し、ウェハにはチップを形成することができない領域が存在する。そこで、チップを形成することができない領域に、周辺チップの追加冗長回路を形成することによって、１枚のウェハから取れるチップ数の減少を防止できる。
【００１８】
【発明の実施の形態】
（第１実施形態）
図１の（ａ）は、本発明の第１実施形態に係わる半導体チップが複数個形成された半導体ウェハの平面図である。ウェハ１の表面に、半導体チップ２、３が配置されている。ウェハ１中央部の半導体チップ２は図示されていないがリダンダンシー回路（冗長回路）を含んでいる。ウェハ１周辺部に配置されている半導体チップ３は中央部の半導体チップ２と同一な回路部４と追加リダンダンシー回路部５とからなる。ここで、チップ２，３は実質的にはチップ領域を示し、最終的にウェハから切り出してチップとなるものである。
【００１９】
本発明は、このように切り出されたチップ自身、あるいはこのチップを実装したＩＣ、ＬＳＩといった半導体集積回路装置の製造方法を含む。さらに又、本発明はチップとして切り出される前の半導体集積回路を搭載したウェハも含むものである。
【００２０】
ウェハ１には、チップのパターンを形成するとウェハの外にはみ出すために、半導体チップを形成できない領域が存在する（以下この領域を余白領域と呼ぶ）。そして、半導体チップ３の追加リダンダンシー回路部５は、ウェハ１上の余白領域に配置されている。半導体ウェハ１はシリコン単結晶、ＳＯＩ基板、又は化合物半導体基板などからなる。
【００２１】
以下に半導体チップ２，３の構成をより具体的に示す。中央部の半導体チップ２は、図１の（ｂ）に示すように、ある機能を実現するための機能回路部６とリダンダンシー回路部７から構成されている。また周辺部の半導体チップ３は、図１の（ｃ）に示すように、中央部の半導体チップの同一の機能回路部６及びリダンダンシー回路部７に加え、追加リダンダンシー回路部５を有している。
【００２２】
例えば半導体チップの機能回路部６がＤＲＡＭである時、リダンダンシー回路５，７中にはロウ及びカラムに対応するスペアを形成する。もしメモリ配列中にロウ、カラム、あるいはメモリセルに欠陥が存在する場合は、リダンダンシー回路５，７中のカラムやロウに置き換えて良品として使用する。
【００２３】
次に製造方法について説明するが、薄膜の形成、エッチング等は通常の半導体チップを製造する工程と何等変わりがないので、リソグラフィーの工程のみを説明する。リソグラフィーの工程において、図２に示すマスクを用いる。マスク８の中央部には通常のリダンダンシー回路を含んだ半導体集積回路パターン部９が形成されている。またパターン９に隣接して、追加リダンダンシー回路パターン部１０ａ，１０ｂ，１０ｃ，１０ｄが形成されている。
【００２４】
上記のマスク８を用いて、ステップ＆リピートで各チップのパターンを順次形成する。ここで、中央部のチップ２のパターンを形成する際には、マスク８のパターン１０の全てを隠してパターンの形成を行い、周辺部のチップ３のパターンを形成する際には、マスクのパターン１０ａ又は１０ｂ以外を隠してパターン８と１０ａ又は１０ｂの形成を同時に行う。これにより、前記図１に示すように、ウェハ１上に半導体チップのパターンが形成される。
【００２５】
また、次に説明するような製造方法でも良い。ウェハ上の周辺部及び中央部に同一規模のリダンダンシー回路を有する回路パターンを形成する。その後、ウェハの余白領域に、追加リダンダンシー回路部パターンを形成する。追加リダンダンシー回路パターンを形成する際、図２のマスクを用いて、適宜パターンを隠して露光する事によって、パターンを形成することができる。この際、マスク８の中央部にはパターンが形成されていなくて良い。
【００２６】
また、図１と異なるレイアウトを示す。図１において、周辺部の半導体チップ３でチップの長辺側に追加リダンダンシー回路５を形成する領域がなく、追加リダンダンシー回路が形成されていなかったチップがいくつか存在する。そこで図３に示すように、ウェハ周辺部の半導体チップ１１の短辺側に追加リダンダンシー回路部５を形成しても良い。ここで図３の半導体チップ１１に追加リダンダンシー回路５のパターンを形成するには、図３のマスクの上側１０ｃまたは下側のパターン１０ｄを適宜用いて形成すれば良い。
【００２７】
また、前記した製造方法と異なる方法を説明する。ウェハの中央部に通常の規模のリダンダンシー回路を有する半導体チップのパターンを形成した後に、ウェハ周辺部の余白領域を含んだ領域に、先の半導体集積回路より規模の大きいリダンダンシー回路を有する半導体チップのパターンを形成しても良い。この製造方法においては、規模の大きいリダンダンシー回路を有する半導体チップを形成した後に、規模の小さいリダンダンシー回路を有する半導体チップをウェハ中央部に形成しても良い。
【００２８】
この製造方法の場合、余白領域に追加リダンダンシー回路部を形成するのではなく、図４に示すように、追加リダンダンシー回路部を含むチップ全体を、余白領域を含む領域に形成することができる。
【００２９】
ウェハに半導体チップを形成後、テストを行って、欠陥部分を発見し、欠陥部分がリダンダンシー回路で置き換えることが可能であれば、欠陥部分をリダンダンシー回路で置き換える。従来、周辺部のチップでリダンダンシー回路が足らないために不良品となっていた半導体チップも、本実施形態では救済できる確率が高くなるため、全体の歩留りを高くすることができるので、製造コストを下げることができる。
【００３０】
さらにまた、各半導体チップ２，３の領域内に各チップの製造情報６ａ，６ｂがマーキングされることが行われる場合がある。この製造情報としては、どのウェハのどの位置からチップが切り出されるかといったものが含まれる。従って、個々のチップの冗長回路の規模と前記製造情報から得られる位置関係に本発明の相関があれば本発明に含まれる。
【００３１】
（第２実施形態）
図５の（ａ）は、本発明の第２実施形態に係わる複数個の半導体チップが形成された半導体ウェハの平面図で、図５の（ｂ）は半導体チップの平面図である。ここで図１と同一な部分には、同一符号を付し、その説明を省略する。本実施形態の特徴は、半導体チップ２，３が一定の方向に配置されていないことである。さらに、周辺部の半導体チップ３の短辺方向に、追加リダンダンシー回路部５が形成されている。
【００３２】
この場合、中央部のチップ２と周辺部のチップ３の横幅が一定になる。すると例えば、ボンディングパットの位置を変えずに半導体チップ３を形成することができる。そのため、テスタによる検査、その後のチップの切り出し、パッケージへの収納、ワイヤボンディング等の工程が、先の実施形態に比べ比較的容易に行うことができる。
なお、本発明は上気した各実施形態に限定するものではなく、本発明の要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００３３】
【発明の効果】
半導体ウェハの周辺部のチップに、チップが形成できない領域を利用して、ウェハ中心部のチップより規模の大きい冗長回路を形成することによって、ウェハ１枚当たりのチップ数を減らさずに歩留りを高めることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる半導体ウェハ及び単一チップを示す平面図。
【図２】第１の実施形態において半導体チップを形成する際のマスクを示す平面図。
【図３】第１の実施形態におけるレイアウトの他の例を示す平面図（１）。
【図４】第１の実施形態におけるレイアウトの他の例を示す平面図（２）。
【図５】第２実施形態に係わる半導体ウェハ及び単一チップを示す平面図。
【図６】従来の半導体チップが複数個形成されたウェハ及び単一チップを示す平面図。
【符号の説明】
１…半導体ウェハ
２…半導体チップ
３…半導体チップ
４…回路部
５…追加リダンダンシー回路部
６…機能回路部
７…リダンダンシー回路部
８…マスク
９…半導体集積回路マスク
１０…追加リダンダンシー回路マスク
１１…半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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