(57)【特許請求の範囲】
【請求項１】
内部回路をＥＳＤから保護するＥＳＤ保護用トランジスタを含む半導体集積回路装置において、前記ＥＳＤ保護用トランジスタは、
第１導電型基板に形成され、前記第１導電型基板より第１導電型不純物の濃度が濃い第１導電型ウエルと、
この第１導電型ウエル中に形成された第２導電型のソース領域と、
前記第１導電型ウエル中に前記ソース領域とチャネル領域を隔てて形成された第２導電型のドレイン領域と、
前記第１導電型ウエル中であって、少なくとも前記ドレイン領域に対して前記チャネル領域と逆側に形成された第１導電型の基板コンタクト領域と、
前記チャネル領域の上方に絶縁して形成されたゲートと、
少なくとも前記ドレイン領域と前記基板コンタクト領域との間に、前記第１導電型ウエルの厚みを越えて前記第１導電型基板に達する深さで且つ前記ドレイン領域に入力された異常電圧により前記内部回路又は当該ＥＳＤ保護用トランジスタが破壊される前に当該ＥＳＤ保護用トランジスタが導通する深さに設定されている絶縁用溝と、
を備えることを特徴とする、半導体集積回路装置。
【請求項２】
内部回路をＥＳＤから保護するＥＳＤ保護用トランジスタを含む半導体集積回路装置において、前記ＥＳＤ保護用トランジスタは、
第１導電型基板に形成され、前記第１導電型基板より第１導電型不純物の濃度が濃い第１導電型ウエルと、
この第１導電型ウエル中に形成された第２導電型のソース領域と、
前記第１導電型ウエル中に前記ソース領域とチャネル領域を隔てて形成された第２導電型のドレイン領域と、
前記第１導電型基板中であって、少なくとも前記ドレイン領域に対して前記チャネル領域と逆側に形成された第１導電型の基板コンタクト領域と、
前記チャネル領域の上方に絶縁して形成されたゲートと、
少なくとも前記ドレイン領域と前記基板コンタクト領域との間に、前記第１導電型ウエルの厚みを越える深さで且つ前記ドレイン領域に入力された異常電圧により前記内部回路又は当該ＥＳＤ保護用トランジスタが破壊される前に当該ＥＳＤ保護用トランジスタが導通する深さに設定されている絶縁用溝と、
を備えることを特徴とする、半導体集積回路装置。
【請求項３】
内部回路をＥＳＤから保護するＥＳＤ保護用トランジスタを含む半導体集積回路装置において、前記ＥＳＤ保護用トランジスタは、
第１導電型基板に形成された第１層の第２導電型ウエルと、
この第１層の第２導電型ウエル中に形成され、前記第１層の第２導電型ウエルより第２導電型不純物の濃度が濃い第２層の第２導電型ウエルと、
この第２層の第２導電型ウエル中に形成された第１導電型のソース領域と、
前記第２層の第２導電型ウエル中に前記ソース領域とチャネル領域を隔てて形成された第１導電型のドレイン領域と、
前記第２層の第２導電型ウエル中であって、少なくとも前記ドレイン領域に対して前記チャネル領域と逆側に形成された第２導電型の基板コンタクト領域と、
前記チャネル領域の上方に絶縁して形成されたゲートと、
少なくとも前記ドレイン領域と前記基板コンタクト領域との間に、前記第２層の第２導電型ウエルの厚みを越えて前記第１層の第２導電型ウエルに達する深さで且つ前記ドレイン領域に入力された異常電圧により前記内部回路又は当該ＥＳＤ保護用トランジスタが破壊される前に当該ＥＳＤ保護用トランジスタが導通する深さに設定されている絶縁用溝と、
を備えることを特徴とする、半導体集積回路装置。
【請求項４】
内部回路をＥＳＤから保護するＥＳＤ保護用トランジスタを含む半導体集積回路装置において、前記ＥＳＤ保護用トランジスタは、
第１導電型基板に形成された第１層の第２導電型ウエルと、
この第１層の第２導電型ウエル中に形成され、前記第１層の第２導電型ウエルより第２導電型不純物の濃度が濃い第２層の第２導電型ウエルと、
この第２層の第２導電型ウエル中に形成された第１導電型のソース領域と、
前記第２層の第２導電型ウエル中に前記ソース領域とチャネル領域を隔てて形成された第１導電型のドレイン領域と、
前記第１層の第２導電型ウエル中であって、少なくとも前記ドレイン領域に対して前記チャネル領域と逆側に形成された第２導電型の基板コンタクト領域と、
前記チャネル領域の上方に絶縁して形成されたゲートと、
少なくとも前記ドレイン領域と前記基板コンタクト領域との間に、前記第２層の第２導電型ウエルの厚みを越える深さで且つ前記ドレイン領域に入力された異常電圧により前記内部回路又は当該ＥＳＤ保護用トランジスタが破壊される前に当該ＥＳＤ保護用トランジスタが導通する深さに設定されている絶縁用溝と、
を備えることを特徴とする、半導体集積回路装置。
【請求項５】
前記絶縁用溝は、前記ドレイン領域、前記チャネル領域及び前記ソース領域を取り囲むように形成されていることを特徴とする、請求項１〜４のいずれかに記載された半導体集積回路装置。
【請求項６】
前記ゲート、前記ソース領域及び基板コンタクト領域はそれぞれグランド電位に接続されていることを特徴とする、請求項１〜５のいずれかに記載された半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＳＤ（Electro Static Discharge；静電気放電）保護用トランジスタを有する半導体集積回路装置（以下、ＩＣ）に関する。
【０００２】
【従来の技術】
ＩＣの微細化、高集積化に伴い、ＥＳＤ耐性を向上することが必要になってきている。ＥＳＤによるデバイス破壊を避けるため、ＩＣの入出力回路の中にＥＳＤ保護回路が設けられている。
【０００３】
図８は、従来のＩＣにＥＳＤ保護用トランジスタとして設けられているゲート接地型（以下、ＧＧ；Grounded Gate）型ＮＭＯＳトランジスタの構造を示す図である。この図８において、Ｐ型基板Ｐｓｕｂに形成されたＰ型ウエル領域Ｐｗｅｌｌ中のＭＯＳ領域にｎ+のドレイン領域とｎ+のソース領域が形成され、それらの上側に各コンタクトが形成されてソースＳとドレインＤとなる。また、そのチャネル領域の上方にゲートＧが設けられる。
【０００４】
このゲートＧとソースＳがグランドに接続され、ドレインＤが保護すべきラインに接続される。また、ｐ+の基板コンタクト領域とその上にコンタクトが形成され基板コンタクトＣｓｕｂとなる。基板電位を決定するための基板コンタクトＣｓｕｂが、基板電位としてグランド電位に接続されている。そして、ｎ+ドレイン領域とｐ+基板コンタクト領域の間に、耐圧を確保するための分離領域Ｔｓが設けられる。この分離領域Ｔｓとしては、シリコン局所酸化ＬＯＣＯＳ（Local Oxidation of Sililicon）や浅い溝分離ＳＴＩ（Shallow Trench Isolation）が用いられるが、ここでは微細な分離幅が実現できる浅い溝分離ＳＴＩを用いる例を示している。この、浅い溝分離ＳＴＩは、製造のし易さ及び製造時間の短縮のために、素子間のリークや耐圧の条件を満たすレベルで最も浅く形成するようにされていた。
【０００５】
このＧＧ型ＮＭＯＳトランジスタには、ドレイン領域−Ｐ型ウエル領域−ソース領域による寄生バイポーラトランジスタＢＪＴ（以下、寄生ＢＪＴ）が形成される。ドレインＤにＥＳＤによる正のチャージが印加されると、ドレイン領域で電子・正孔対が発生し、Ｐ型ウエル領域Ｐｗｅｌｌ側には正孔により等価的に電流源Ｉ１で示す電流が流れる。
【０００６】
図９のドレイン電圧Ｖｄ−ドレイン電流Ｉｄの特性曲線を参照すると、その電流源Ｉ１の電流とＰ型ウエル領域Ｐｗｅｌｌの抵抗Ｒｗによる電圧降下が寄生ＢＪＴのトリガ電圧Ｖｔｒｉｇを越えると（図中のｉ点）、寄生ＢＪＴが導通し、スナップバック領域（図中のii領域）に入る。これにより、ドレイン電流がＧＧ型ＮＭＯＳのチャネルを通してドレインＤからソースＳに流れるようになり、ドレインＤに印加されたＥＳＤはグランド電位に吸収されるから、デバイス破壊を防止することができる。
【０００７】
【発明が解決しようとする課題】
このドレイン電圧Ｖｄ−ドレイン電流Ｉｄの特性曲線は、ＴＬＰ（Transmission Line Pulsing）特性、或いは、スナップバック（snapback）特性とも呼ばれるが、寄生ＢＪＴが導通するトリガ電圧Ｖｔｒｉｇの値が、保護性能を決める上で重要である。
【０００８】
ＩＣの微細化、高集積化の進展に伴って、Ｐ型ウエル領域Ｐｗｅｌｌの濃度が高くなり、その抵抗値が低くなることにより、ＴＬＰ特性のトリガ電圧Ｖｔｒｉｇの値が高くなる傾向にある。このため、寄生ＢＪＴが動作しにくくなり、ＥＳＤ保護性能が低下してきている。このトリガ電圧Ｖｔｒｉｇが、高い値となり、ＧＧ型ＮＭＯＳのブレークダウン電圧を超えるような場合には、ブレークダウンして破壊してしまうことになる。したがって、トリガ電圧Ｖｔｒｉｇを、ブレークダウン電圧以下に保つことが必要である。
【０００９】
そこで、本発明は、高濃度化されたウエル領域に形成されるＥＳＤ保護トランジスタのＴＬＰ特性を改善して、ＥＳＤ保護性能を確保することができるＥＳＤ保護用トランジスタを有するＩＣを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の請求項１のＩＣは、内部回路をＥＳＤから保護するＥＳＤ保護用トランジスタを含む半導体集積回路装置において、前記ＥＳＤ保護用トランジスタは、
第１導電型（以下、Ｐ型）基板に形成され、前記Ｐ型基板よりＰ型不純物の濃度が濃いＰ型ウエルと、
このＰ型ウエル中に形成された第２導電型（以下、Ｎ型）のソース領域と、
前記Ｐ型ウエル中に前記ソース領域とチャネル領域を隔てて形成されたＮ型のドレイン領域と、
前記Ｐ型ウエル中であって、少なくとも前記ドレイン領域に対して前記チャネル領域と逆側に形成されたＰ型の基板コンタクト領域と、
前記チャネル領域の上方に絶縁して形成されたゲートと、
少なくとも前記ドレイン領域と前記基板コンタクト領域との間に、前記Ｐ型ウエルの厚みを越えて前記Ｐ型基板に達する深さで且つ前記ドレイン領域に入力された異常電圧により前記内部回路又は当該ＥＳＤ保護用トランジスタが破壊される前に当該ＥＳＤ保護用トランジスタが導通する深さに設定されている絶縁用溝と、
を備えることを特徴とする。
【００１１】
この請求項１記載のＩＣによれば、ドレイン領域と基板コンタクト領域との間に形成される絶縁用溝を、そのドレイン領域などが形成されるＰ型ウエルの厚みより深くし、Ｐ型基板に達するように構成する。また、ドレイン領域と基板コンタクト領域との間に形成される絶縁用溝の深さが、ドレイン領域に入力された異常電圧により内部回路又は保護用トランジスタが破壊される前にその保護用トランジスタが導通する深さに設定されている。したがって、寄生ＢＪＴのベース抵抗を増大させ、チャージ入力時にベース電圧が上がりやすくなるので、ＥＳＤ保護用トランジスタの寄生ＢＪＴを動作し易くでき、ＥＳＤ保護性能を向上することができる。
【００１２】
また、ドレイン領域と基板コンタクト領域間の耐圧を確保するために通常設けられる浅い絶縁用溝を、その溝幅を大きくすることなく、その深さを深くすればよい。したがって、抵抗値を増加させるためにＥＳＤ保護用トランジスタの面積をほとんど増大させることもなく、また、そのためのプロセスの追加なども一切必要としないから、コストの増加もない。
【００１３】
また、絶縁用溝の深さにより抵抗値を調整することができるから、ＥＳＤ保護特性を所要の状態に設定することが容易である。
【００１４】
本発明の請求項２のＩＣは、内部回路をＥＳＤから保護するＥＳＤ保護用トランジスタを含む半導体集積回路装置において、前記ＥＳＤ保護用トランジスタは、
Ｐ型基板に形成され、前記Ｐ型基板よりＰ型不純物の濃度が濃いＰ型ウエルと、
このＰ型ウエル中に形成されたＮ型のソース領域と、
前記Ｐ型ウエル中に前記ソース領域とチャネル領域を隔てて形成されたＮ型のドレイン領域と、
前記Ｐ型基板中であって、少なくとも前記ドレイン領域に対して前記チャネル領域と逆側に形成されたＰ型の基板コンタクト領域と、
前記チャネル領域の上方に絶縁して形成されたゲートと、
少なくとも前記ドレイン領域と前記基板コンタクト領域との間に、前記Ｐ型ウエルの厚みを越える深さで且つ前記ドレイン領域に入力された異常電圧により前記内部回路又は当該ＥＳＤ保護用トランジスタが破壊される前に当該ＥＳＤ保護用トランジスタが導通する深さに設定されている絶縁用溝と、
を備えることを特徴とする。
【００１５】
この請求項２記載のＩＣによれば、請求項１と同様の効果を得ることができるほか、基板コンタクトをＰ型基板に直接設けているから、更に抵抗を増加させて、ＥＳＤ保護用トランジスタの寄生ＢＪＴの動作点電圧を低くすることができる。
【００１６】
本発明の請求項３のＩＣは、内部回路をＥＳＤから保護するＥＳＤ保護用トランジスタを含む半導体集積回路装置において、前記ＥＳＤ保護用トランジスタは、
Ｐ型基板に形成された第１層のＮ型ウエルと、
この第１層のＮ型ウエル中に形成され、前記第１層のＮ型ウエルよりＮ型不純物の濃度が濃い第２層のＮ型ウエルと、
この第２層のＮ型ウエル中に形成されたＰ型のソース領域と、
前記第２層のＮ型ウエル中に前記ソース領域とチャネル領域を隔てて形成されたＰ型のドレイン領域と、
前記第２層のＮ型ウエル中であって、少なくとも前記ドレイン領域に対して前記チャネル領域と逆側に形成されたＮ型の基板コンタクト領域と、
前記チャネル領域の上方に絶縁して形成されたゲートと、
少なくとも前記ドレイン領域と前記基板コンタクト領域との間に、前記第２層のＮ型ウエルの厚みを越えて前記第１層のＮ型ウエルに達する深さで且つ前記ドレイン領域に入力された異常電圧により前記内部回路又は当該ＥＳＤ保護用トランジスタが破壊される前に当該ＥＳＤ保護用トランジスタが導通する深さに設定されている絶縁用溝と、
を備えることを特徴とする。
【００１７】
この請求項３記載のＩＣによれば、Ｐ型基板に、低濃度の第１層Ｎウエルとそれより高い濃度の第２層Ｎウエルからなる二重のＮ型ウエルを設け、絶縁用溝を低濃度の第１層Ｎウエルまで達する深さに形成して、Ｐ型ＭＯＳを用いたＥＳＤ保護用トランジスタを設けている。したがって、このＰ型ＭＯＳトランジスタによって、負極性のサージに対して、寄生ＢＪＴを動作し易くでき、ＥＳＤ保護性能を向上することができる。また、その他、請求項１と同様の効果を得ることができる。
【００１８】
本発明の請求項４のＩＣは、内部回路をＥＳＤから保護するＥＳＤ保護用トランジスタを含む半導体集積回路装置において、前記ＥＳＤ保護用トランジスタは、
Ｐ型基板に形成された第１層のＮ型ウエルと、
この第１層のＮ型ウエル中に形成され、前記第１層のＮ型ウエルよりＮ型不純物の濃度が濃い第２層のＮ型ウエルと、
この第２層のＮ型ウエル中に形成されたＰ型のソース領域と、
前記第２層のＮ型ウエル中に前記ソース領域とチャネル領域を隔てて形成されたＰ型のドレイン領域と、
前記第１層のＮ型ウエル中であって、少なくとも前記ドレイン領域に対して前記チャネル領域と逆側に形成されたＮ型の基板コンタクト領域と、
前記チャネル領域の上方に絶縁して形成されたゲートと、
少なくとも前記ドレイン領域と前記基板コンタクト領域との間に、前記第２層のＮ型ウエルの厚みを越える深さで且つ前記ドレイン領域に入力された異常電圧により前記内部回路又は当該ＥＳＤ保護用トランジスタが破壊される前に当該ＥＳＤ保護用トランジスタが導通する深さに設定されている絶縁用溝と、
を備えることを特徴とする。
【００１９】
この請求項４記載のＩＣによれば、請求項３と同様の効果を得ることができるほか、基板コンタクトを低濃度の第１層Ｎ型ウエルに直接設けているから、更に抵抗を増加させて、ＥＳＤ保護用トランジスタの寄生ＢＪＴの動作点電圧を低くすることができる。
【００２０】
本発明の請求項５のＩＣは、請求項１〜４に記載されたＩＣにおいて、前記絶縁用溝は、前記ドレイン領域、前記チャネル領域及び前記ソース領域を取り囲むように形成されていることを特徴とする。
【００２１】
この請求項５記載のＩＣによれば、ＥＳＤ保護用トランジスタのドレイン領域、チャネル領域及びソース領域を、例えばガードリング状に取り囲むように、深い絶縁用溝を形成しているから、更に、ＥＳＤ保護性能を向上することができる。
【００２２】
本発明の請求項６のＩＣは、請求項１〜５に記載されたＩＣにおいて、前記ゲート、前記ソース領域及び基板コンタクト領域はそれぞれグランド電位に接続されていることを特徴とする。
【００２３】
この請求項６記載のＩＣによれば、ＥＳＤ保護用トランジスタのゲート、ソース領域及び基板コンタクト領域をグランド電位に接続しているから、ドレイン領域に印加される、正電位或いは負電位の静電気サージを確実に吸収することができる。
【００２６】
【発明の実施の形態】
以下、本発明のＥＳＤ保護用トランジスタを有するＩＣの実施の形態について、図１〜図７を参照して説明する。
【００２７】
図１は本発明の第１の実施の形態に係る、ＮＭＯＳ型のＥＳＤ保護用トランジスタを示す図である。図１（ａ）は、ＮＭＯＳトランジスタの上面図を、同図（ｂ）はそのｘ−ｘ線の断面を、それぞれ模式的に示す図である。この図では、ＩＣ中に形成されているＥＳＤ保護用トランジスタの部分のみを示している。また、同図（ｂ）の断面図では、ゲート酸化膜以降の絶縁酸化膜（例えば、ＳｉＯ２）除いた状態で示している。これらの点は、他の図においても同様である。
【００２８】
図１において、Ｐ型基板ＰｓｕｂにＰ型ウエルＰｗｅｌｌが形成される。このＰ型ウエルＰｗｅｌｌに、ＥＳＤ保護用トランジスタであるＮＭＯＳトランジスタが形成されることになる。
【００２９】
このＰ型ウエル中にＮ+型のソース領域とＮ+型のドレイン領域とが、チャネル領域を隔てて形成される。このチャネル領域上には、図中斜線部で示している絶縁膜（ＳｉＯ２などの酸化膜）を介してゲートＧが形成される。また、このＰ型ウエル中にＰ+型の基板コンタクト領域が、ドレイン領域に対してチャネル領域と逆側に形成される。これらソース領域、ドレイン領域及び基板コンタクト領域には、それぞれコンタクトが設けられて、ソースＳ、ドレインＤ及び基板コンタクトＣｓｕｂが形成される。
【００３０】
そして、ドレイン領域と基板コンタクト領域との間に、Ｐ型ウエルＰｗｅｌｌの厚みを越えてＰ型基板Ｐｓｕｂに達する深さの絶縁用溝Ｔｄが形成される。この絶縁用溝Ｔｄは深く形成されることから、従来の浅い溝分離ＳＴＩ（Shallow Trench Isolation）に対比して、深い溝分離ＤＴＩ（Deep Trench Isolation）と称することができる。なお、絶縁用溝ＴｄはＳｉＯ２などの絶縁膜で埋められている。
【００３１】
この第１の実施の形態におけるＮＭＯＳ型のＥＳＤ保護用トランジスタの動作を、図２の等価回路図を参照して、説明する。
【００３２】
図２において、ゲートＧとソースＳがグランドに接続され、ドレインＤが保護すべき回路につながるライン（以下、保護ライン）に接続される。また、基板電位を決定するための基板コンタクトＣｓｕｂが基板電位としてグランド電位に接続されている。このＧＧ型ＮＭＯＳトランジスタにはやはり、ドレイン領域（コレクタｃ）−Ｐ型ウエル領域（ベースｂ）−ソース領域（エミッタｅ）による寄生ＢＪＴが形成される。
【００３３】
ここで、この実施の形態のＧＧ型ＮＭＯＳトランジスタとともに保護回路を構成する他の素子及びそれらの接続関係の例について説明する。
【００３４】
まず、このＧＧ型ＮＭＯＳトランジスタが保護ラインとグランド電位Ｖｇｎｄ（第２電源電位Ｖｓｓ）との間に接続される。又、ＧＧ型ＰＭＯＳトランジスタが保護ラインと電源電位Ｖｄｄ（第１電源電位Ｖｄｄ）との間に接続される。このＧＧ型ＰＭＯＳトランジスタのゲートとソースは電源電位Ｖｄｄに接続され、そのドレインが保護ラインに接続される。さらに、グランド電位Ｖｇｎｄと保護ラインとの間（即ち、ＧＧ型ＮＭＯＳトランジスタと並列）に保護ライン側に向かって順方向となるように第１の保護用ダイオードが接続される。又、電源電位Ｖｄｄと保護ラインとの間（即ち、ＧＧ型ＰＭＯＳトランジスタと並列）に電源電位Ｖｄｄ側に向かって順方向となるように第２の保護ダイオードが接続される。
【００３５】
このように、一般的に使用される第１，第２の保護用ダイオードと、本発明のＧＧ型ＮＭＯＳトランジスタ、ＧＧ型ＰＭＯＳトランジスタとを組み合わせて保護回路が構成される。この保護回路によれば、
ｉ）グランド電位Ｖｇｎｄ側接地、電源電位Ｖｄｄ側オープンで、正のＥＳＤ発生時には、主としてＧＧ型ＮＭＯＳトランジスタによりＥＳＤを吸収する、
ii）電源電位Ｖｄｄ側接地、グランド電位Ｖｇｎｄ側オープンで、負のＥＳＤ発生時には、主としてＧＧ型ＰＭＯＳトランジスタによりＥＳＤを吸収する、
iii）グランド電位Ｖｇｎｄ側接地、電源電位Ｖｄｄ側オープンで、負のＥＳＤ発生時には、主として第１の保護用ダイオードによりＥＳＤを吸収する、
iv）電源電位Ｖｄｄ側接地、グランド電位Ｖｇｎｄ側オープンで、正のＥＳＤ発生時には、主として第２の保護用ダイオードによりＥＳＤを吸収する、
ように機能する。したがって、種々の使用形態及び使用条件下でも、適切にＥＳＤの保護が行える。
【００３６】
さて、図２に戻って、ＧＧ型ＮＭＯＳトランジスタの動作を説明する。正のＥＤＳが入力された時にドレインＤにサージ電流が流れ込み、その際ドレイン領域は高い電圧になる。この高い電圧によりドレイン領域の端部（境界面）ではアバランシェ・ブレークダウンが起こり、電子・正孔対が発生する。この正孔がＰ型基板Ｐｓｕｂ側に引かれて等価的に電流源Ｉ１となる。
【００３７】
この電流源Ｉ１の電流は、最初に、ドレインＤのドレイン領域から、Ｐ型ウエルＷｅｌｌ→Ｐ型基板Ｐｓｕｂ→Ｐ型ウエルＷｅｌｌ→基板コンタクト領域を順次通過して、基板コンタクトＣｓｕｂからグランドに流れる。
【００３８】
Ｐ型ウエルＷｅｌｌの抵抗をＲｗ１、Ｒｗ２、Ｐ型基板Ｐｓｕｂの抵抗をＲｓｕｂで表すと、これらの抵抗により、寄生ＢＪＴのベースｂ点の電圧Ｖｂは、
Ｖｂ＝Ｉ１×（Ｒｗ１＋Ｒｓｕｂ＋Ｒｗ２）の式で表される値で増加する。
【００３９】
なお、ｐ+の基板コンタクト領域の抵抗値は、電荷量ｑ、正孔移動度μｐ、基板コンタクト濃度Ｎｐで計算される（Ｒ＝１／（ｑ・μｐ・Ｎｐ））が、その値は極めて小さいので、ここでは無視している。
【００４０】
このベース電圧Ｖｂが、図３のＴＬＰ特性におけるトリガ電圧Ｖｔｒｉｇを越えると、従来のものと同様の原理により、寄生ＢＪＴのベースｂとエミッタｅ間が順バイアスになりドレインＤからのサージ電流がソースＳの方向に一部流れ出す。これは、図３のＴＬＰ特性ではｉ点に相当し、このｉ点を超えると電圧−電流特性が負性抵抗特性（図３のiiの領域）を示す。そして、寄生ＢＪＴがターンオンし、ドレインＤからソースＳへ流れる電流が一気に増大する。図３のように、トリガ電圧Ｖｔｒｉｇは、絶縁用溝Ｔｄの深浅によって変化する。
【００４１】
この寄生ＢＪＴのベースｂ点の電圧Ｖｂは、ジオメトリ換算すると、
Ｖｂ＝Ｉ１×［Ｒｗｕ×ｄｗ×２＋Ｒｓｕｂｕ×｛（ｄ１−ｄｗ）×２＋ｂ１｝］
の式で表される。なお、この式で、Ｉ１はジャンクションリークの許容限界電流、ｄ１は絶縁用溝Ｔｄの深さ、ｄｗはＰ型ウエルＰｗｅｌｌの深さ、ｂ１は絶縁用溝Ｔｄの幅、ＲｗｕはＰ型ウエルＰｗｅｌｌの単位長（１μｍ、以下同じ）当たりの抵抗値、ＲｓｕｂｕはＰ型基板Ｐｓｕｂの単位長当たりの抵抗値である。
【００４２】
ここで、許容限界電流Ｉ１を５０ｍＡ、深さｄｗを１．０μｍ、幅ｂ１を０．５μｍ、抵抗値Ｒｗｕを１．０Ω、抵抗値Ｒｓｕｂｕを１０Ωと仮定する。そして、深さｄ１＞深さｄｗの事例として、ｄ１＝１．２［μｍ］、１．６［μｍ］、２．０［μｍ］の場合の合計抵抗値Ｒｔｏｔ及び電圧Ｖｂを求めると、表１のようになる。
【００４３】
対比のために、従来の浅い絶縁用溝Ｔｓについて、図８を参照して、寄生ＢＪＴのベースｂ点の電圧Ｖｂを求めると、次のようになる。
Ｖｂ＝Ｉ１×（Ｒｗｕ×ｄ１×２＋Ｒｗｕ×ｂ１）。
なお、この式で、絶縁用溝Ｔｓの深さｄ１以外は、本発明の実施の形態におけると同様としている。
【００４４】
従来の浅い絶縁用溝Ｔｓの深さｄ１＜Ｐ型ウエルＰｗｅｌｌの深さｄｗの事例として、ｄ１＝０．４［μｍ］、０．８［μｍ］の場合の合計抵抗値Ｒｔｏｔ及び電圧Ｖｂを求めると、表１のようになる。
0003888912.tif 000002
【００４５】
表１を参照すると、本発明のｄ１＞ｄｗにおいては、寄生ＢＪＴのトリガ電圧Ｖｔｒｉｇが０．５［ｖ］の場合には、絶縁用溝Ｔｄの深さｄ１が１．２［μｍ］で、電圧Ｖｂ＞トリガ電圧Ｖｔｒｉｇとなる。トリガ電圧Ｖｔｒｉｇが０．６［ｖ］の場合でも、絶縁用溝Ｔｄの深さｄ１が１．６［μｍ］あれば、電圧Ｖｂ＞トリガ電圧Ｖｔｒｉｇとなる。このように、絶縁用溝Ｔｄの深さｄ１を、Ｐ型ウエルＰｗｅｌｌの深さｄｗを越えてＰ型基板Ｐｓｕｂに達するように深く形成することにより、寄生ＢＪＴを確実に動作させることができる。
【００４６】
これに対して、従来のｄ１＜ｄｗにおいては、絶縁用溝Ｔｓの深さｄ１が０．８［μｍ］で、電圧Ｖｂはたかだか０．１０５［ｖ］であり、寄生ＢＪＴのトリガ電圧Ｖｔｒｉｇが例えば０．５［ｖ］の場合でも、遙かに及ばない。即ち、電圧Ｖｂ＜トリガ電圧Ｖｔｒｉｇである。したがって、このままでは従来の浅い絶縁用溝、即ちＳＴＩでは、寄生ＢＪＴを動作させることはできない。したがって、例えば、絶縁用溝Ｔｓの深さｄ１が０．８［μｍ］で寄生ＢＪＴをトリガさせるために、Ｖｂ＝Ｖｔｒｉｇ＝０．５［ｖ］を満たそうとする場合には、絶縁用溝Ｔｓの幅ｂ１は６．２５［μｍ］必要になる。これは、本発明の絶縁用溝Ｔｄの幅ｂ１（＝０．５［μｍ］）に対して、１２．５倍のレイアウト面積が必要になることを意味している。
【００４７】
本発明のように、絶縁用溝Ｔｄの深さｄ１をＰ型ウエルＰｗｅｌｌの深さｄｗを越えてＰ型基板Ｐｓｕｂに達するように深く形成する深い溝分離Ｔｄ、即ちＤＴＩとすることによって、狭いレイアウト面積でも、寄生ＢＪＴをトリガさせ、ＥＳＤ保護を確実に行うことができる。また、絶縁用溝Ｔｄを深くするだけでよいから、製造プロセスにおいて、何らのプロセスも追加する必要がない。
【００４８】
図４は本発明の第２の実施の形態に係る、ＮＭＯＳ型のＥＳＤ保護用トランジスタを示す図である。図４（ａ）は、このＮＭＯＳトランジスタの上面図を、同図（ｂ）はそのｘ−ｘ線の断面を、それぞれ模式的に示す図である。
【００４９】
この図４の第２の実施に形態においては、深い絶縁用分離溝Ｔｄを、ｎ+のドレイン領域とコンタクトからなるドレインＤや、ｎ+ソース領域とコンタクトからなるソースＳ、及びその間のチャネル領域を取り囲むように、形成している。また、深い絶縁用分離溝Ｔｄの外側に、ｐ+基板コンタクト領域とコンタクトからなる基板コンタクトＣｓｕｂが配置されている。
【００５０】
この深い絶縁用分離溝Ｔｄの配置形状は、ドレインＤ、ソースＳ、及びチャネル領域をリング状に取り囲むような形状とされたガードリングとなっている。例えば、４角形状でも良く、円形状でも良い。この絶縁用分離溝Ｔｄの配置形状は、他の実施の形態においても、同様の形状とすることができる。なお、図４では、１フィンガーゲート型の例で示したが、ドレインＤを間に挟んでその両側に２つのゲートを配置し、さらにその外側に２つのソースを配置した２フィンガーゲート型のＧＧ型ＭＯＳトランジスタとすることもできる。
【００５１】
このように、ガードリング状に取り囲むように、深い絶縁用溝Ｔｄを形成しているから、更に、ＥＳＤ保護性能を向上することができる。
【００５２】
図５は、本発明の第３の実施の形態に係る、ＮＭＯＳ型のＥＳＤ保護用トランジスタの断面を模式的に示す図である
【００５３】
この図５の第３の実施に形態においては、深い絶縁用分離溝Ｔｄの配置形状を、ドレインＤ、ソースＳ、及びチャネル領域をリング状に取り囲むような形状としている点では、図４の第２の実施の形態と同様である。
【００５４】
図５の第３の実施に形態においては、深い絶縁用分離溝Ｔｄの外側に配置される、基板コンタクト領域とコンタクトからなる基板コンタクトＣｓｕｂが、Ｐ型ウエルＰｗｅｌｌとして不純物導入が行われなかったＰ型基板Ｐｓｕｂに設けられている。
【００５５】
即ち、Ｐ型ウエルＰｗｅｌｌは、ＭＯＳトランジスタ動作を行うために高濃度領域である必要がある、ドレインＤ、ソースＳ、及びチャネル領域のみ形成されている。一方、基板コンタクトＣｓｕｂは低濃度でもその機能に支障がないことから、Ｐ型基板Ｐｓｕｂに直接設けられるように構成されている。
【００５６】
この構成とするためには、製造プロセスにおいて、基板コンタクト領域にマスクを１枚追加することにより形成することができるから、比較的容易である。
【００５７】
この構成によって、Ｐ型ウエルＷｅｌｌの抵抗Ｒｗの一部が、Ｐ型基板Ｐｓｕｂの抵抗Ｒｓｕｂに置き換えられるから、寄生ＢＪＴを動作させるように機能する合計抵抗値Ｒｔｏｔを更に大きくすることができ、寄生ＢＪＴのベースに印加される電圧Ｖｂを高くすることができる。したがって、ＥＳＤ保護性能を一層向上することができる。
【００５８】
図６は、本発明の第４の実施の形態に係る、負極性のサージに対応することができるＰＭＯＳ型のＥＳＤ保護用トランジスタの断面を模式的に示す図である。
【００５９】
この図６の第４の実施に形態においては、Ｐ型基板Ｐｓｕｂに低濃度の第１層Ｎ型ウエルＮ-ｗｅｌｌが形成される。この低濃度の第１層Ｎ型ウエルＮ-ｗｅｌｌ中に、さらにそれよりは濃度の高い第２層Ｎ型ウエルＮｗｅｌｌが形成され、Ｎ型の二重ウエル構造とされる。この第２層Ｎ型ウエルＮｗｅｌｌに、ＥＳＤ保護用トランジスタであるＰＭＯＳトランジスタが形成されることになる。
【００６０】
この第２層Ｎ型ウエル中にｐ+型のソース領域とｐ+型のドレイン領域とが、チャネル領域を隔てて形成される。このチャネル領域上には、絶縁膜を介してゲートＧが形成される。また、深い絶縁用分離溝Ｔｄを、ｐ+のドレイン領域とコンタクトからなるドレインＤや、ｐ+ソース領域とコンタクトからなるソースＳ、及びその間のチャネル領域を取り囲むように、形成している。また、深い絶縁用分離溝Ｔｄの外側に、ｎ+基板コンタクト領域とコンタクトからなる基板コンタクトＣｓｕｂが配置されている。
【００６１】
そして、深い絶縁用分離溝Ｔｄは、第２層Ｎ型ウエルＮｗｅｌｌの厚みを越えて第１層Ｎ型ウエルＮ-ｗｅｌｌに達する深さに形成される。但し、絶縁用溝Ｔｄは、Ｐ型基板Ｐｓｕｂに達してはいけない。もし、絶縁用溝Ｔｄの深さが、Ｐ型基板Ｐｓｕｂに達した場合には、第２層Ｎ型ウエルＮｗｅｌｌとｎ+の基板コンタクト領域とがその絶縁用溝Ｔｄによって分離（絶縁）されてしまうことになってしまう。以上のことから明らかなように、この実施の形態で、Ｎ型の二重ウエル構造としているのは、このような絶縁用溝Ｔｄによる、第２層Ｎ型ウエルＮｗｅｌｌとｎ+の基板コンタクト領域とが分離されることを防ぎつつ、寄生ＢＪＴのトリガ電圧Ｖｔｒｉｇを低下させるためである。
【００６２】
このＰＭＯＳ型トランジスタにおいてもゲートＧ，ソースＳ、及び基板コンタクトＣｓｕｂが電源電位Ｖｄｄに接続され、ドレインＤに印加される負極性サージに対してＥＳＤ保護を行う。その保護動作のメカニズムは、Ｐ型であるか或いはＮ型であるかによる違いだけで、基本的な動作は同じであるので、詳しい説明は省略する。
【００６３】
この第４の実施の形態では、Ｐ型ＭＯＳトランジスタによって、負極性のサージに対して、寄生ＢＪＴを動作し易くでき、ＥＳＤ保護性能を向上することができる。また、Ｎ型の二重ウエル構造としているため、低濃度である第１層Ｎ-型ｗｅｌｌの濃度を変えることにより、トリガ電圧Ｖｔｒｉｇを調整することもできる。
【００６４】
図７は、本発明の第５の実施の形態に係る、ＰＭＯＳ型のＥＳＤ保護用トランジスタの断面を模式的に示す図である。
【００６５】
この図７の第５の実施の形態においては、深い絶縁用分離溝Ｔｄの配置形状を、ドレインＤ、ソースＳ、及びチャネル領域をガードリング状に取り囲むような形状としている点、Ｎ型の二重ウエル構造としている点では、図６の第４の実施の形態と同様である。
【００６６】
図７の第５の実施に形態においては、深い絶縁用分離溝Ｔｄの外側に配置される、基板コンタクト領域とコンタクトからなる基板コンタクトＣｓｕｂが、低濃度の第１層Ｎ型ウエルＮ-ｗｅｌｌに設けられている。
【００６７】
即ち、第２層Ｎ型ウエルＮｗｅｌｌは、ＭＯＳトランジスタ動作を行うために高濃度領域である必要がある、ドレインＤ、ソースＳ、及びチャネル領域のみ形成されており、基板コンタクトＣｓｕｂは低濃度でもその機能に支障がないことから、第１層Ｎ型ウエルＮ-ｗｅｌｌに直接設けられるように構成されている。
【００６８】
この構成によって、第３の実施の形態の場合と同様に、寄生ＢＪＴを動作させるように機能する合計抵抗値Ｒｔｏｔを更に大きくすることができ、寄生ＢＪＴのベースに印加される電圧Ｖｂを高くすることができる。したがって、ＥＳＤ保護性能を一層向上することができる。
【００６９】
【発明の効果】
請求項１記載のＩＣによれば、ドレイン領域と基板コンタクト領域との間に形成される絶縁用溝を、そのドレイン領域などが形成されるＰ型ウエルの厚みより深くし、Ｐ型基板に達するように構成する。また、ドレイン領域と基板コンタクト領域との間に形成される絶縁用溝の深さが、ドレイン領域に入力された異常電圧により内部回路又は保護用トランジスタが破壊される前にその保護用トランジスタが導通する深さに設定されている。したがって、寄生ＢＪＴのベース抵抗を増大させ、チャージ入力時にベース電圧が上がりやすくなるので、ＥＳＤ保護用トランジスタの寄生ＢＪＴを動作し易くでき、ＥＳＤ保護性能を向上することができる。
【００７０】
また、ドレイン領域と基板コンタクト領域間の耐圧を確保するために通常設けられる浅い絶縁用溝を、より深くすればよい。したがって、抵抗値を増加させるためにＥＳＤ保護用トランジスタの面積をほとんど増大させることもなく、また、そのためのプロセスの追加なども一切必要としないから、コストの増加もない。
【００７１】
また、絶縁用溝の深さにより抵抗値を調整することができるから、ＥＳＤ保護特性を所要の状態に設定することが容易である。
【００７２】
請求項２記載のＩＣによれば、請求項１と同様の効果を得ることができるほか、基板コンタクトをＰ型基板に直接設けているから、更に抵抗を増加させて、ＥＳＤ保護用トランジスタの寄生ＢＪＴの動作点電圧を低くすることができる。
【００７３】
請求項３記載のＩＣによれば、Ｐ型基板に、低濃度の第１層Ｎウエルとそれより高い濃度の第２層Ｎウエルからなる二重のＮ型ウエルを設け、絶縁用溝を低濃度の第１層Ｎウエルまで達する深さに形成して、Ｐ型ＭＯＳを用いたＥＳＤ保護用トランジスタを設けている。したがって、このＰ型ＭＯＳトランジスタによって、負極性のサージに対して、寄生ＢＪＴを動作し易くでき、ＥＳＤ保護性能を向上することができる。また、その他、請求項１と同様の効果を得ることができる。
【００７４】
請求項４記載のＩＣによれば、請求項３と同様の効果を得ることができるほか、基板コンタクトを低濃度の第１層Ｎ型ウエルに直接設けているから、更に抵抗を増加させて、ＥＳＤ保護用トランジスタの寄生ＢＪＴの動作点電圧を低くすることができる。
【００７５】
この請求項５記載のＩＣによれば、ＥＳＤ保護用トランジスタのドレイン領域、チャネル領域及びソース領域を、例えばガードリング状に取り囲むように、深い絶縁用溝を形成しているから、更に、ＥＳＤ保護性能を向上することができる。
【００７６】
請求項６記載のＩＣによれば、ＥＳＤ保護用トランジスタのゲート、ソース領域及び基板コンタクト領域をグランド電位に接続しているから、ドレイン領域に印加される、正電位或いは負電位の静電気サージを確実に吸収することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る、ＮＭＯＳ型のＥＳＤ保護用トランジスタの構造を模式的に示す図。
【図２】第１の実施の形態におけるＮＭＯＳ型のＥＳＤ保護用トランジスタの等価回路を示す図。
【図３】図２のＮＭＯＳトランジスタのドレイン電圧−ドレイン電流の特性曲線を示す図。
【図４】第２の実施の形態に係る、ＮＭＯＳ型のＥＳＤ保護用トランジスタの構造を模式的に示す図。
【図５】第３の実施の形態に係る、ＮＭＯＳ型のＥＳＤ保護用トランジスタの断面を模式的に示す図。
【図６】第４の実施の形態に係る、ＰＭＯＳ型のＥＳＤ保護用トランジスタの断面を模式的に示す図。
【図７】第５の実施の形態に係る、ＰＭＯＳ型のＥＳＤ保護用トランジスタの断面を模式的に示す図。
【図８】従来のＧＧ型ＮＭＯＳトランジスタの構造を示す図。
【図９】図８のＮＭＯＳトランジスタのドレイン電圧−ドレイン電流の特性曲線を示す図。
【符号の説明】
Ｓ  ソース
Ｄ  ドレイン
Ｇ  ゲート
Ｃｓｕｂ  基板コンタクト
Ｔｄ  深い絶縁用溝
Ｔｓ  浅い絶縁用溝
Ｐｓｕｂ  Ｐ型基板
Ｐｗｅｌｌ  Ｐ型ウエル
Ｎ-ｗｅｌｌ  第１層Ｎ型ウエル
Ｎｗｅｌｌ  第２層Ｎ型ウエル
【図１】
0003888912.tif 000003
【図２】
0003888912.tif 000004
【図３】
0003888912.tif 000005
【図４】
0003888912.tif 000006
【図５】
0003888912.tif 000007
【図６】
0003888912.tif 000008
【図７】
0003888912.tif 000009
【図８】
0003888912.tif 000010
【図９】
0003888912.tif 000011