(57)【特許請求の範囲】
【請求項１】
トレンチゲートを有し、主電流を通電させる主セルと、
トレンチゲートを有し、検出電流を通電させる電流検出セルとが同一半導体基体上に形成された半導体装置において、
前記主セルのトレンチゲートのチャネルが形成されるトレンチ側壁の面方位と、前記電流検出セルのトレンチゲートのチャネルが形成されるトレンチ側壁の面方位とが、同一または略同一であって、
前記主セルのトレンチゲートのトレンチと、電流検出セルのトレンチゲートのトレンチとが不連続となっており、
前記電流検出セルを囲む第１のウェル層と、該第１のウェル層を囲む第２のウェル層とを備えていることを特徴とする電流検出セル付トレンチゲート半導体装置。
【請求項２】
請求項１に記載の電流検出セル付トレンチゲート半導体装置において、前記主セルのトレンチ側壁の面方位と、前記電流検出セルのトレンチ側壁の面方位とが成す角度の大きさが５°以内であることを特徴とする電流検出セル付トレンチゲート半導体装置。
【請求項３】
トレンチゲートを有し、主電流を通電させる主セルと、
トレンチゲートを有し、検出電流を通電させる電流検出セルとが同一半導体基体上に形成された半導体装置において、
前記主セルのトレンチゲートのチャネルが形成されるトレンチ側壁の面方位と、前記電流検出セルのトレンチゲートのチャネルが形成されるトレンチ側壁の面方位とが、等価または略等価であって、
前記主セルのトレンチゲートのトレンチと、電流検出セルのトレンチゲートのトレンチとが不連続になっており、
前記電流検出セルを囲む第１のウェル層と、該第１のウェル層を囲む第２のウェル層とを備えていることを特徴とする電流検出セル付トレンチゲート半導体装置。
【請求項４】
請求項３に記載の電流検出セル付トレンチゲート半導体装置において、前記電流検出セルのトレンチ側壁の面方位が、前記主セルのトレンチ側壁の面方位と等価な面方位に対して成す角度の大きさが５°以内であることを特徴とする電流検出セル付トレンチゲート半導体装置。
【請求項５】
前記第１のウェル層と、第２のウェル層とが、前記主セル及び電流検出セルのトレンチゲートより深いことを特徴とする請求項１から請求項４の何れかに記載の電流検出セル付トレンチゲート半導体装置。
【請求項６】
前記電流検出セルのエミッタ電極に電気的に接続されている電流検出パッドと、前記電流検出セルのエミッタ電極に電気的に接続されて半導体基体中に形成されたパッドウェル層があり、前記パッドウェル層上に前記電流検出パッドが形成されていることを特徴とする請求項１から請求項４の何れかに記載の電流検出セル付トレンチゲート半導体装置。
【請求項７】
一対の直流端子と、
交流出力の相数と同数の交流端子と、
前記一対の直流端子間に接続され、それぞれ半導体スイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、該並列回路の相互接続点が異なる交流端子に接続された交流出力の相数と同数のインバータ単位とを具備する電力変換装置において、
前記半導体スイッチング素子が、
トレンチゲートを有し、主電流を通電させる主セルと、トレンチゲートを有し、検出電流を通電させる電流検出セルとが同一半導体基体上に形成されていて、
前記主セルのトレンチゲートのチャネルが形成されるトレンチ側壁の面方位と、前記電流検出セルのトレンチゲートのチャネルが形成されるトレンチ側壁の面方位とが、同一または略同一であって、前記主セルのトレンチゲートのトレンチと、電流検出セルのトレンチゲートのトレンチとが不連続であり、
前記電流検出セルを囲む第１のウェル層と、該第１のウェル層を囲む第２のウェル層とが配置された電流検出セル付トレンチゲート半導体装置であることを特徴とする電力変換装置。
【請求項８】
一対の直流端子と、
交流出力の相数と同数の交流端子と、
前記一対の直流端子間に接続され、それぞれ半導体スイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、該並列回路の相互接続点が異なる交流端子に接続された交流出力の相数と同数のインバータ単位とを具備する電力変換装置において、
前記半導体スイッチング素子が、
トレンチゲートを有し、主電流を通電させる主セルと、
トレンチゲートを有し、検出電流を通電させる電流検出セルとが同一半導体基体上に形成されていて、
前記主セルのトレンチゲートのチャネルが形成されるトレンチ側壁の面方位と、前記電流検出セルのトレンチゲートのチャネルが形成されるトレンチ側壁の面方位とが、等価または略等価であって、
前記主セルのトレンチゲートのトレンチと、電流検出セルのトレンチゲートのトレンチとが不連続になっており、
前記電流検出セルを囲む第１のウェル層と、該第１のウェル層を囲む第２のウェル層とを備えている電流検出セル付トレンチゲート半導体装置であることを特徴とする電力変換装置。
【請求項９】
請求項７あるいは請求項８の何れかに記載の電力変換装置において、前記電流検出セル付トレンチゲート半導体装置がシリコン基板に形成したＩＧＢＴであることを特徴とする電力変換装置。
【請求項１０】
請求項７あるいは請求項８の何れかに記載の電力変換装置において、前記電流検出セル付トレンチゲート半導体装置がシリコン基板に形成したＭＯＳＦＥＴであることを特徴とする電力変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気機関車，家電品等の各種電気製品のインバータ等に適用される半導体装置にかかり、特に半導体装置の電流検出機能の向上に関する。
【０００２】
【従来の技術】
インバータ等の省エネルギー化に伴い、インバータのスイッチング素子である絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと記す）の低損失化が図られている。特に近年は、ゲート電極をシリコン基板中に埋め込んだ、いわゆるトレンチゲートＩＧＢＴの開発が盛んに行われている。
【０００３】
トレンチゲートＩＧＢＴは、従来型のプレーナーゲートＩＧＢＴに比べて単位セルの集積密度を高くできる。このため、電流通電時に素子で発生する電圧降下、いわゆるオン電圧がプレーナーゲートＩＧＢＴに比べて小さく、損失を低減できる。しかしセル密度が高いために飽和電流が大きくなってしまい、負荷の短絡等の事故発生時に過大な電流が流れて、プレーナーゲートＩＧＢＴに比べて壊れやすくなるという問題を有している。
【０００４】
この問題の解決のためには、事故発生時に過電流を検出しＩＧＢＴを保護する過電流保護回路を設ければよいが、この回路には高精度な電流検出機構が必要となる。特にトレンチゲートＩＧＢＴの場合には、ターンオン時の電流増加率が大きく、瞬時に大電流が流れ破壊してしまうため、正確で高速な過電流検出機構が必要となる。
【０００５】
図３に過電流検出機構を有したＩＧＢＴの等価回路を示す。過電流検出機構付きＩＧＢＴは、主IGBT300と電流検出用のセンスIGBT301、主ＩＧＢＴとセンス  ＩＧＢＴの共通のコレクタ電極１２１と、ゲート電極１０６、そして、主      IGBT300 のエミッタ電極１２２と、それとは分離されたセンスＩＧＢＴのエミッタ電極１２０（以下これをセンス電極と呼ぶ）から構成されている。
【０００６】
一般にセンスＩＧＢＴのセル数は、主ＩＧＢＴのセル数の１／１０００程度に設計されており、主ＩＧＢＴに流れる電流の１／１０００程度の電流を取り出すことが出来る。この微小なセンス電流を監視することにより、通電量の大きな主電流を監視することが出来る。しかし、実際には主ＩＧＢＴの電流（主電流）とセンスIGBTの電流（センス電流）の比は、必ずしもセル数の比と同じにはならず、コレクタ電圧や温度等によって変動してしまう。プレーナーゲートＩＧＢＴではこれらを改善する構造が数多く提案されており、例えば、「Current Sensing IGBT for Future Intelligent Power Module」（M,Kudoh et al, Proceedings   ISPSD, pp.303−306,1996）等がある。
【０００７】
図４にプレーナーゲートＩＧＢＴのセンスＩＧＢＴセルのレイアウトの一例を示す。この例では、センスＩＧＢＴセル４０１を図４のように配列したり、主  IGBTセル４００とセンスＩＧＢＴセル４０１との間に遮断層４０２を設ける等の方法により、検出精度が向上する。
【０００８】
【発明が解決しようとする課題】
しかしながら、本発明者の検討によれば、トレンチゲートＩＧＢＴに、従来のプレーナーゲートＩＧＢＴにおけるセンスＩＧＢＴセル配列を適用しても、所望の検出感度が得られないという問題がある。
【０００９】
また、素子の形成プロセスにおいて主ＩＧＢＴのトレンチゲート形状と、センスＩＧＢＴのトレンチゲート形状とが異なってしまい、これにより検出精度が低下するという問題もある。更に、主ＩＧＢＴセルとセンスＩＧＢＴセルの間の相互作用により、センスＩＧＢＴの検出感度が低下するという問題もある。
【００１０】
本発明は、上述した問題点を考慮してなされたものであり、電流検出精度を向上できるトレンチゲート半導体装置を提供する。
【００１１】
【課題を解決するための手段】
本発明による半導体装置においては、トレンチゲートを有し主電流を通電させる主セルと、トレンチゲートを有し検出電流を通電させる電流検出用セルとが同一半導体基体上に形成される。そして、主セルのトレンチゲートのチャネルが形成されるトレンチ側壁の結晶面方位と、電流検出セルのトレンチゲートのチャネルが形成されるトレンチ側壁の結晶面方位とが、同一又は略同一となっているか、あるいは等価又は略等価となっている。
【００１２】
上記構造によれば、主セルのトレンチゲートのチャネルが形成されるトレンチ側壁の結晶面方位と、電流検出セルのトレンチゲートのチャネルが形成されるトレンチ側壁の結晶面方位を同一又は略同一としたこと、あるいは等価又は略等価としたことにより、主セルに流れる電流と電流検出セルに流れる電流の比を精度よく設定できる。
【００１３】
【発明の実施の形態】
（実施例１）
図１，図２に本発明による第１の実施例の平面構造図及び断面構造図をそれぞれを示す。図２は図１中のＡ−Ｂ断面を示す。なお、以下の説明において、「結晶面方位」は単に「面方位」と記す。
【００１４】
図１，図２において、１００はコレクタ層、１０１はコレクタ層１００に隣接したバッファ層、１０２はバッファ層に隣接しバッファ層より低不純物濃度のドリフト層、１０３はセンスＩＧＢＴ領域のドリフト層内に形成されたセンスベース層、１０４はセンスベース層内に形成されたセンスコンタクト層、１０５はセンスベース層内に形成されたセンスエミッタ層、１０６はシリコン基板中にドリフト層まで到達するように形成されたトレンチゲート電極、１０７はシリコン基板とゲート電極とを絶縁分離するためのゲート絶縁膜、１０８は電極とシリコン基板を絶縁分離するための層間絶縁膜、１０９はセンスＩＧＢＴ領域端部のセンスベース層に接して形成されたセンスＷＥＬＬ層、１１０は主ＩＧＢＴ領域のドリフト層内に形成された主ベース層、１１１は主ベース層内に形成された主コンタクト層、１１２は主ベース層内に形成された主エミッタ層、１１３は主IGBT領域端部の主ＩＧＢＴベース層に接して形成された主ＷＥＬＬ層、１２０はセンスコンタクト層及びセンスエミッタ層に接触形成されたセンス電極、１２１はコレクタ層に接触して全面的に形成されたコレクタ電極、１２２は主コンタクト層及び主エミッタ層に接触形成されたエミッタ電極、１３０は主ベース層及びセンスベース層内のトレンチゲート側壁に沿って形成されるチャネル形成領域である。図１中で点線で示された二つの矩形の内、内側の矩形は、センスベース層１０３の境界を示し、この内側の領域がセンスベース層１０３である。また、図１中で点線で示された外側の矩形は主ベース層１１０の境界を示し、この外側の領域に主ベース層１１０が形成されている。なお、図面表示の便宜上、チャネル形成領域は図１中ではセンスＩＧＢＴセルと、主ＩＧＢＴセルの一部にしか描いていないが、実際には主ＩＧＢＴセルの全セルに形成されている。
【００１５】
本実施例の特徴は、主ＩＧＢＴセルとセンスＩＧＢＴセルのトレンチゲートを平行に形成し、主ＩＧＢＴのトレンチゲートのチャネルが形成されるトレンチ側壁における半導体層表面の面方位(以下、単に「トレンチ側壁の面方位」と記す)と、センスＩＧＢＴのトレンチゲートのチャネルが形成されるトレンチ側壁の面方位とを同じにした点である。
【００１６】
ＩＧＢＴの特性を決める重要な要素として、チャネル領域の電子の移動度がある。移動度はチャネルが形成される領域の結晶の面方位に大きく依存している。例えば、（１１１）面では（１００）面の半分程度の移動度であり、結晶の面方位により移動度は大きく異なっている。このため、主ＩＧＢＴセルのチャネルが形成される領域のゲート側壁の面方位と、センスＩＧＢＴセルのチャネルが形成される領域のゲート側壁の面方位とが異なっている場合には、主ＩＧＢＴとセンスＩＧＢＴの電流の流れ方が異なってしまい、所望する電流比からずれてしまう。
【００１７】
また、主ＩＧＢＴセルのチャネルが形成される領域のゲート側壁の面方位と、センスＩＧＢＴセルのチャネルが形成される領域のゲート側壁の面方位とが異なっている場合には、トレンチ形成時に加工形状が異なってしまい、検出精度が低下する。
【００１８】
そこで、本実施例に示すように主ＩＧＢＴセルとセンスＩＧＢＴセルとのトレンチゲートを平行に形成すれば、チャネル領域が形成されるトレンチゲート側壁の面方位を同じにすることが可能となり、主ＩＧＢＴとセンスＩＧＢＴの電流比を所望の値に設定できる。なお、主ＩＧＢＴのトレンチ側壁の面方位とセンス
ＩＧＢＴのトレンチ側壁の面方位とがなす角度の大きさが５°以内の略平行な場合すなわち両面方位が略同一の場合ならば、同様の効果がある。
【００１９】
この構造の形成においては、主ＩＧＢＴセルのトレンチゲートとセンスIGBTのトレンチゲートとを同時に形成するのが好ましい。これは、異なるプロセスステップで形成すると、エッチング速度などのプロセス条件の違いにより主ＩＧＢＴセルとセンスＩＧＢＴセルとでトレンチ側壁の状態が異なってしまう可能性があるためである。
【００２０】
もう一つの本実施例の特徴は、主ＩＧＢＴのトレンチゲートとセンスＩＧＢＴのゲートのトレンチを分離した点である。この構成は、図１に示すように主IGBT領域とセンスＩＧＢＴ領域の間にトレンチを形成しない領域を設けて、主IGBTのゲートのトレンチとセンスＩＧＢＴのゲートのトレンチを不連続とする事により得られる。
【００２１】
ＩＧＢＴのオン状態にはトレンチゲート表面には蓄積層が形成される。この蓄積層はドリフト層よりも低抵抗になる場合が多く、このためこの蓄積層を通して主ＩＧＢＴとセンスＩＧＢＴとの間に漏れ電流が流れ、検出感度が低下してしまう。本実施例に示すように、トレンチを形成しない領域を設けて主ＩＧＢＴのゲートのトレンチとセンスＩＧＢＴのゲートのトレンチとを分離しておけば、蓄積層の形成を防止でき、検出感度の低下を抑制できる。
【００２２】
更に本実施例には、主ＩＧＢＴのトレンチゲートとセンスＩＧＢＴのトレンチゲートが分離されているので、主ＩＧＢＴとセンスＩＧＢＴとを個別に制御できるという効果もある。例えば、センスＩＧＢＴのゲート電極だけ抵抗を接続して動作を遅らせる等の制御が可能となる。加えて、センスＩＧＢＴセルのレイアウトの自由度を増加できるという効果もある。
【００２３】
その他の本実施例の特徴は、センスＩＧＢＴセルをトレンチゲートよりも深いセンスウェル層１０９，主ウェル層１１３で２重に包囲した点である。さらに、主ＩＧＢＴのトレンチゲートとセンスＩＧＢＴのトレンチゲートがそれぞれ主ウェル層内及びセンスウェル層内で終端している。この様な構成とすると、分断されたトレンチゲート終端部での耐圧劣化を防止でき、素子の信頼性が向上する。また、ウェル層を、間にドリフト層を介して２重に配列したことにより、センスＩＧＢＴと主ＩＧＢＴとの間の相互干渉を防止でき、電流検出の精度を向上できる。
【００２４】
更に本実施例には以下に述べる特徴もある。すなわちセンスＩＧＢＴを包囲して形成された２重ウェル層の両者にまたがって形成されるトレンチを無くした点である。これを図１を用いて詳細に説明する。図１中にセンスＩＧＢＴ領域を貫通した場合のトレンチゲートとして一点鎖線に示したように、センスＩＧＢＴ領域内のセンスＩＧＢＴのゲートトレンチが形成されていない空き領域を主IGBTのトレンチゲートが貫通している場合には、ＩＧＢＴのオン状態にトレンチゲート表面に形成される低抵抗の蓄積層によって主ＩＧＢＴとセンスＩＧＢＴとの間に漏れ電流が流れ、検出感度を低下させてしまう。そのため、センスＩＧＢＴ領域を横切る主ＩＧＢＴのゲートのトレンチはできるだけ少ない方がよく、図１の様に全く横切らない場合が好ましい。この様な構成とすることにより、主ＩＧＢＴとセンスＩＧＢＴとの間の相互干渉によるセンス感度の低下を防止できる。
【００２５】
なお、本実施例は、製造上特別なプロセスを必要とせず、これまでのトレンチゲートＩＧＢＴと同様の製造プロセスで形成できる。
【００２６】
以上のように本実施例によれば、低コストで高精度な電流検出セル付トレンチゲートＩＧＢＴを実現できる。
【００２７】
なお、上記のような、ウェル層内でトレンチゲートが終端する構成は、本実施例に限らず、他の電流検出セル付トレンチゲートＩＧＢＴやトレンチゲート    MOSFETにも適用できる。
【００２８】
（実施例２）
図５に本発明による第２の実施例の平面構造図を示す。図５において、図１及び図４と共通の構成要素には同一の符号を付してある。
【００２９】
本実施例の特徴は、センスＩＧＢＴのトレンチゲートと主ＩＧＢＴのトレンチゲートとが直交するように配列した点である。結晶の面方位が（１００）のウェハを例にとって考えると、主ＩＧＢＴのトレンチゲートのチャネルが形成されるトレンチ側壁の面方位が（１１０）面である場合には、これに直交する方向にトレンチゲートを形成すると、トレンチゲート側壁に（１１０）面と結晶学的に等価な面方位の結晶面が現れる。本実施例のようにセンスＩＧＢＴを配列することにより、主ＩＧＢＴセルのチャネルが形成されるトレンチゲート側壁の面方位とセンスＩＧＢＴセルのチャネルが形成されるトレンチゲート側壁の面方位を等価に出来る。これにより、実施例１と同様の効果を得ることが出来る。
【００３０】
なお、センスＩＧＢＴのトレンチ側壁の面方位が、主ＩＧＢＴのトレンチ側壁の面方位と等価な面方位に対して、角度にして５°以内のずれであれば、すなわち両面方位が略等価であれば、同様な効果がある。
【００３１】
また、図８に示す様に９０°直交させたセルを組み合わせてセンスＩＧＢＴを構成しても、これらのチャネルが形成されるトレンチゲート側壁の面方位が全て（１１０）面にできるため、同様の効果を得ることが出来る。
【００３２】
以上、結晶の面方位が（１００）のウェハを例にとって考えたが、その他の結晶の面方位のウェハを使っても本実施例を適用すれば同様の効果を得ることが出来る。
【００３３】
（実施例３）
図９，図１０に本発明による第３の実施例の平面構造図及び断面構造図をそれぞれ示す。図１０は図９中のＡ−Ｂ断面を示す。図９，図１０において、図１，図２，図５，図８と共通の構成要素には同一の符号を付してある。図９，図１０において図１，図２，図５，図８と異なる点は、センスＷＥＬＬ層１０９上に形成された厚い酸化膜１０００と、厚い酸化膜１０００上のセンスパッド９００である。
【００３４】
本実施例の特徴は、ボンディングワイヤ接続用のセンスパッド９００をセンスウェル層１０９の上の領域に設けた点である。センスパッド９００にはボンディングによりチップ外部の回路につながっているワイヤを接続するが、ボンディング時には大きな衝撃がパッドに掛かり、パッド下の酸化膜が破壊されてエミッタ電極とシリコン基板とが短絡する可能性がある。もし、パッド下のシリコン基板に主ＩＧＢＴのウェル層が形成されているとセンス電極と主ＩＧＢＴのエミッタ電極がウェル層を介して電気的に接続されることになり、正確なセンス電位が得られなくなる。また、パッド下のシリコン基板に何も形成されておらずドリフト層が露出している場合には、センス電極とドリフト層が電気的に接続されてしまい、主耐圧が低下するという不良を発生させる。本実施例によれば、ワイヤボンディング時の衝撃などでセンスパッド下の酸化膜が破壊されてセンス電極がシリコン基板に短絡しても、センスウェル層はセンス電極と同電位となっているため、センス感度の低下や主耐圧の低下等の問題を解決できる。
【００３５】
センスパッド９００はセンスウェル層上に形成し、パッドの下をトレンチゲートが交差しないような構成とする。具体的には図９に示すように、センスIGBT領域内で、センスＩＧＢＴセルのない領域に設けるのが好ましい。これは、センスパッド９００の下にトレンチゲートがあると、ボンディング時の衝撃によりトレンチに欠陥が生じ、耐圧不良などの原因になる可能性があるからである。
【００３６】
（実施例４）
図１１に本発明による第４の実施例の断面構造図を示す。図１１において、図１，図２，図５，図８、及び図１０と共通の構成要素には同一の符号を付してある。
【００３７】
図１１において図１，図２，図５，図８、及び図１０と異なる点は、主IGBT領域とセンスＩＧＢＴ領域の間に形成されたダミートレンチゲート１１００と、ダミートレンチゲートとドリフト層とを絶縁分離するダミートレンチゲート絶縁膜１１０１、そしてダミートレンチゲートに隣接して形成されたダミーベース層  １１０２である。なお、本実施例においては、主ウェル層及びセンスウェル層は形成されていない。
【００３８】
本実施例の特徴は、主ＩＧＢＴセルとセンスＩＧＢＴセルの間に、ＩＧＢＴ動作をしないダミーセルを配置した点にある。
【００３９】
センスＩＧＢＴの形成による面積の増加を最小限に抑えるために、主ＩＧＢＴセルとセンスＩＧＢＴセルを隣接して形成すると、センスＩＧＢＴの電流検出感度が低下するという問題がある。これは、主ＩＧＢＴのベース層１１０の電位が、センスＩＧＢＴのベース層１０３の電位に影響を及ぼすためである。
【００４０】
本実施例によれば、主ＩＧＢＴ領域とセンスＩＧＢＴ領域との間にダミートレンチセルを設ける事によりこの問題を解決できる。このダミーセルは、ダミートレンチゲート１１００とそれに挟まれたダミーベース層１１０２から構成されている。ダミーベース層１１０２は主ＩＧＢＴのベース層１１０及びセンスIGBTのベース層１０３とは、分離して形成されており、電気的に絶縁されている。従って、ダミーベース層の電位はフローティング状態にあり、周囲の電位の影響を受けて電位が変動するようになっている。このダミーベース層１１０２が主IGBTセルとセンスＩＧＢＴセル間の電位差を吸収するために相互干渉を防止できる。この時、ダミーセル本数が多い程、相互干渉を小さくできるが、多すぎると主電流の通電領域が減少してしまうので、主ＩＧＢＴとセンスＩＧＢＴの相互干渉防止の為に最小限必要な本数にとどめるのが好ましい。なお、ダミーセルのトレンチゲートは主ＩＧＢＴのトレンチゲートと連続でも不連続でも良いが、好ましくは主ＩＧＢＴ及びセンスＩＧＢＴのトレンチゲートと分離されてフローティング状態にするのが良い。
【００４１】
なお、上記したようなダミートレンチゲートを設ける構成は、本実施例に限らず他の電流セル付トレンチゲートＩＧＢＴやトレンチゲートMOSFETにも適用できる。
【００４２】
（実施例５）
図１５に本発明による第５の実施例の断面構造図を示す。図１５において、図１，図２，図５，図８，図１０及び図１１と共通の構成要素には同一の符号を付してある。
【００４３】
図１５において図１，図２，図５，図８，図１０及び図１１と異なる点は、主ＩＧＢＴ領域とセンスＩＧＢＴ領域の間に主ＩＧＢＴセルとセンスＩＧＢＴセルのトレンチゲートより幅広く形成された分離用トレンチゲート１５００である。なお、本実施例においては、主ウェル層及びセンスウェル層は形成されていない。
【００４４】
本実施例の特徴は、主ＩＧＢＴセル及びセンスＩＧＢＴセルのトレンチゲートより溝幅が広く形成された分離用トレンチゲート１５００で主ＩＧＢＴ領域とセンスＩＧＢＴ領域を分離している点である。
【００４５】
センスＩＧＢＴの十分な検出精度を得るためには、主ＩＧＢＴとセンスIGBTの電気的な分離が重要となってくる。特にトレンチゲートＩＧＢＴの場合は、単位セルサイズが小さいためにプレーナーゲートＩＧＢＴのように主ＩＧＢＴセルとセンスＩＧＢＴセルとを隣接させて配置すると、十分な絶縁が得られず相互干渉により検出感度が低下してしまう。
【００４６】
本実施例によれば、主ＩＧＢＴ領域とセンスＩＧＢＴ領域との間に溝幅の広いトレンチゲートを形成したことにより、主ＩＧＢＴ領域とセンスＩＧＢＴ領域の相互作用を低減でき、検出感度を向上できる。
【００４７】
この時、分離用トレンチ１５００は、主ＩＧＢＴのトレンチゲート及びセンスＩＧＢＴのトレンチゲート電極１０６とは電気的に絶縁されている構成が好ましい。ＩＧＢＴの動作状態では、トレンチゲート電極１０６に印加される駆動電圧により分離用トレンチゲート１５００底部に蓄積層が誘起され、この蓄積層を通して相互干渉が発生する。分離用トレンチゲートをトレンチゲート電極１０６と電気的に分離することにより蓄積層の形成を防止し、相互干渉の発生を抑制できる。分離の方法は、実施例１で述べた方法と同様に、分離用トレンチと主IGBT及びセンスＩＧＢＴのトレンチとを不連続にして分離したり、トレンチの一部を絶縁物で埋めて電気的に分離したり、あるいは、トレンチの一部のゲート絶縁膜を部分的に厚くしてゲートスレッショルド電圧を大きくすることで分離するなどの方法がある。
【００４８】
なお、上記したような分離用トレンチゲートを設ける構成は、本実施例に限らず他の電流セル付トレンチゲートＩＧＢＴやトレンチゲートMOSFETにも適用できる。
【００４９】
（実施例６）
図１２，図１３，図１６に本発明による第６の実施例の等価回路図、断面構造図及び平面構造図をそれぞれ示す。図１３は図１２を同一半導体基体中に形成した場合の断面構造図であり、図１６はその平面構造を示す。図１２，図１３及び図１６において、図１，図２，図５，図８，図１１、及び図１５と共通の構成要素には同一の符号を付してある。
【００５０】
図１２，図１３及び図１６において図１，図２，図５，図８，図１１、及び図１５と異なる点は、主電極であるコレクタ電極端子１２００と、ＩＧＢＴの制御信号を入力するためのゲート電極端子１２０１と、エミッタ電極端子１２０２と、ＩＧＢＴのゲートに接続されたゲート抵抗１２０３と、ゲートの逆バイアス時の通電阻止のためにアノードがＩＧＢＴのゲートに接続されたダイオード1204と、ゲートがセンスＩＧＢＴのエミッタに接続され、ドレインがダイオード1204のカソードに、ソースがエミッタ電極１２０２に接続されたMOSFET1205，センス  ＩＧＢＴのエミッタとエミッタ電極との間に接続された電流検出用のセンス抵抗１２０６，主ＩＧＢＴ及びセンスＩＧＢＴ領域と保護回路領域との間のドリフト層内に形成された遮断ウェル層１２１０，保護回路領域のドリフト層内に形成されたMOSFETベース層１２１１，MOSFETベース層１２１１内に形成されたドレイン層１２１２とソース層１２１３及びMOSFETコンタクト層１２１４，MOSFET1205の形成領域を除く保護回路領域に形成された酸化膜１２２０，MOSFETのゲートを絶縁分離するための層間絶縁膜１２２１及びゲート絶縁膜１２２２，酸化膜上に形成されたゲート逆バイアス阻止ダイオードのアノード電極１２３０及びカソード電極１２３１，MOSFET1205のソース層１２１３に接触形成されたMOSFETソース電極１２３２，酸化膜上に形成されたセンス抵抗の電極１２３３および１２３４，酸化膜上に形成されたゲート逆バイアス阻止ダイオードのアノード層１２４０とカソード層１２４１及び多結晶シリコン１２４２，センスＩＧＢＴ領域と主IGBT領域に隣接して形成された保護回路領域１６００，耐圧保持のためにチップ周辺に設けられた耐圧保持領域１６０１，保護回路に隣接しゲートパッド脇に設けられたセンスＩＧＢＴ領域１６０２，ゲートワイヤ取り出しの為のゲートパッド  １６０３，エミッタワイヤ取り出しのための１６０４、及び、主ＩＧＢＴ領域である。図１３は図１６中のＡ−Ｂ断面を示す。
【００５１】
本実施例の特徴は、過電流保護回路と電流検出セル付トレンチゲートＩＧＢＴを同一半導体基体中に形成した点にある。上述のように、トレンチゲートIGBTはスイッチング時の電流の変化率が大きいため、負荷回路短絡等の事故発生の時には瞬間的に大電流が通電して破壊してしまう。
【００５２】
本実施例によれば、過電流保護回路をトレンチゲートＩＧＢＴと同一半導体基体に形成することにより保護回路動作までの時間を大幅に短縮することが出来、トレンチゲートＩＧＢＴの性能を十分に発揮することが出来る。これらの内蔵する回路は、図１２に示したような簡単な回路でよく、過電流が通電した場合にいち早く動作し電流を遮断もしくは低減する。なお、電流を制限する場合には、  ＩＧＢＴが数μｓ〜十数μｓ程度破壊しないような電流値に制限し、外部に設けた回路によってソフトスイッチングなどの制御により、動作を止めればなお好ましい。
【００５３】
図１３ではプレーナ型のMOSFETを用いて保護回路を形成した例を示したが、プロセスステップの整合性を考慮すると、MOSFETのゲート電極もトレンチゲートとする構造がなお良い。
【００５４】
以上、本発明をトレンチゲートセルがストライプ状に形成されたいわゆるストライプゲート構造のトレンチＩＧＢＴについて説明してきたが、これに限ったものではなく、トレンチゲートを有するＩＧＢＴで同様の効果を得られる。例えば、トレンチゲートを網目状に形成したいわゆるメッシュゲート構造のトレンチ  ＩＧＢＴに関しても本発明の構成とすることにより、同様の効果を得ることができる。
【００５５】
また、上述の実施例では本発明をＩＧＢＴに適用した場合について説明してきたが、絶縁ゲート構造を有する素子であれば、同様の効果を得ることができる。図１７に本発明をMOSFETに適用した場合の実施例を示す。図１７において、1701はドレイン電極に隣接したドレイン層、１７０２はドレイン層に隣接しドレイン層より低不純物濃度のドリフト層、１７０３はセンスMOSFET領域のドリフト層内に形成されたセンスベース層、１７０４はセンスベース層内に形成されたセンスコンタクト層、１７０５はセンスベース層内に形成されたセンスエミッタ層、
１７０６はシリコン基板中にドリフト層まで到達するように形成されたトレンチゲート電極、１７０７はシリコン基板とゲート電極とを絶縁分離するためのゲート絶縁膜、１７０８は電極とシリコン基板を絶縁分離するための層間絶縁膜、  １７０９はセンスMOSFET領域端部のセンスベース層に連続して形成されたセンスＷＥＬＬ層、１７１０は主MOSFET領域のドリフト層内に形成された主ベース層、１７１１は主ベース層内に形成された主コンタクト層、１７１２は主ベース層内に形成された主エミッタ層、１７１３は主MOSFET領域端部の主MOSFETベース層に連続して形成された主ＷＥＬＬ層、１７２０はセンスコンタクト層及びセンスエミッタ層に接触形成されたセンス電極、１７２１はドレイン層に接触して全面的に形成されたドレイン電極、１７２２は主コンタクト層及び主エミッタ層に接触形成されたエミッタ電極、１７３０は主ベース層及びセンスベース層内のトレンチゲート側壁に沿って形成されるチャネル形成領域である。
【００５６】
MOSFETはＩＧＢＴと異なり、ＭＯＳゲートから注入される電子により電流を流すユニポーラデバイスである。この為、通電電流は全て電子電流で構成されており、この点でＩＧＢＴと異なっている。図１の実施例は主ＩＧＢＴとセンスIGBTの間の相互干渉の抑制するが、これは主に主ＩＧＢＴとセンスＩＧＢＴ間を流れる電子電流の漏れ電流を抑制するものである。従ってユニポーラデバイスであるMOSFETでは、本発明の効果はＩＧＢＴに適用した場合よりも大きくなる場合がある。
【００５７】
（実施例７）
図１４に本発明による第７の実施例の等価回路図を示す。
【００５８】
図１４において、１４００と１４０１は直流電源に接続された直流入力端子、１４０５は直流入力端子間に２個直列に接続された本発明を適用した電流検出機能付きトレンチゲート半導体装置、１４０２乃至１４０４は２個直列に接続された本発明を適用した電流検出機能付きトレンチゲート半導体装置の相互接続点に接続された交流出力端子、１４０６は本発明を適用した電流検出機能付きトレンチゲート半導体スイッチング装置１４０５にそれぞれ逆並列に接続された環流ダイオードである。
【００５９】
本実施例の特徴は電流検出機能付きトレンチゲート半導体スイッチング装置をインバータシステムに適用した点である。トレンチゲート半導体スイッチング装置１４０５において過電流が検出されると、図示されていない制御装置によりトレンチゲート半導体スイッチング装置１４０５をターンオフしてシステムを保護する。
【００６０】
本発明をインバータシステムに適用すると、高精度の過電流検出セルを有しているために電流検出用のカレントプローブなどの電流検出装置がなくとも精度の高い電流検出を行うことが出来、システムの低コスト化が図れる。
【００６１】
もちろん、これはインバータシステムに限ったものではなく、同様の構成を保つコンバータシステムや、チョッパシステムなどの電流及び電圧の変換回路に適用することによって同様の効果を得ることが出来る事は、明らかである。
【００６２】
以上、本発明をストライプセル構造を有するトレンチゲートＩＧＢＴに適用した例について説明してきたが、もちろんこれに限ったものではなく、メッシュセル構造を有するトレンチゲートＩＧＢＴにも同様に適用出来る。図６，図７に本発明をメッシュセル構造を有するトレンチゲートＩＧＢＴに適用した場合の平面構造図及び断面構造図を示す。図７は図６中のＡ−Ｂ断面を示す。図１と共通の構成要素には同一の符号を記す。図６に示す様に主ＩＧＢＴセルのメッシュとセンスＩＧＢＴセルのメッシュの方向を揃えて配列することにより同様の効果を得ることができる。
【００６３】
また、本発明はＩＧＢＴに限ったものではなく、例えばトレンチゲートMOSFET等のようにトレンチゲートを有するデバイスであれば同様の効果を得られるのは明らかである。
【００６４】
【発明の効果】
以上のように本発明によれば、電流検出セル付トレンチゲート半導体装置において、電流検出を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の平面構造図である。
【図２】本発明の第１の実施例の断面構造図である。
【図３】センス端子付ＩＧＢＴの等価回路図である。
【図４】プレーナーゲートＩＧＢＴのセンスＩＧＢＴセルの平面構造図である。
【図５】本発明の第２の実施例の平面構造図である。
【図６】本発明のメッシュセル構造を有する実施例を示す平面構造図である。
【図７】図６の断面構造図である。
【図８】本発明の第２の実施例の変形例を示す平面構造図である。
【図９】本発明の第３の実施例の平面構造図である。
【図１０】図９の断面構造図である。
【図１１】本発明の第４の実施例の断面構造図である。
【図１２】本発明の第６の実施例の等価回路図である。
【図１３】図１２の断面構造図である。
【図１４】本発明の第７の実施例の等価回路図である。
【図１５】本発明の第５の実施例の断面構造図である。
【図１６】本発明の第６の実施例の平面構造図である。
【図１７】本発明をMOSFETに適用した実施例である。
【符号の説明】
１００…コレクタ層、１０１…バッファ層、１０２…ドリフト層、１０３…センスベース層、１０４…センスコンタクト層、１０５…センスエミッタ層、106 …トレンチゲート電極、１０７…ゲート絶縁膜、１０８…層間絶縁膜、１０９…センスウェル層、１１０…主ベース層、１１１…主コンタクト層、１１２…主エミッタ層、１１３…主ウェル層、１２０…センス電極、１２１…コレクタ電極、１２２…エミッタ電極、１３０…チャネル形成領域、１３１…センスベース層境界、１３２…主ＩＧＢＴベース層境界、３００…主ＩＧＢＴ、３０１…センス  ＩＧＢＴ、４００…主ＩＧＢＴセル、４０１…センスＩＧＢＴセル、４０２…遮断領域、６００…主ＩＧＢＴトレンチゲート電極、６０１…センスＩＧＢＴトレンチゲート電極、９００…センスパッド、１０００…厚い酸化膜、１１００…ダミートレンチゲート、１１０１…ダミートレンチゲート絶縁膜、１１０２…ダミーベース層、１２００…コレクタ電極端子、１２０１…ゲート電極端子、1201…ゲート電極端子、１２０２…エミッタ電極端子、１２０３…ゲート抵抗、1204…ゲート逆バイアス阻止ダイオード、１２０５…MOSFET、１２０６…センス抵抗、１２１０…遮断ウェル層、１２１１…MOSFETベース層、１２１２…ドレイン層、１２１３…ソース層、１２１４…MOSFETコンタクト層、１２２０…厚い絶縁膜、１２２１…層間絶縁膜、１２２２…ゲート絶縁膜、１２３０…ゲート逆バイアス阻止ダイオードのアノード電極、１２３１…ゲート逆バイアス阻止ダイオードのカソード電極、１２３２…MOSFETソース電極、１２３３，１２３４…センス抵抗電極、１２４０…ゲート逆バイアス阻止ダイオードのアノード層、１２４１…ゲート逆バイアス阻止ダイオードのカソード層、１２４２…多結晶シリコン膜、  １４００，１４０１…直流入力端子、１４０２〜１４０４…交流出力端子、1405…本発明を適用した電流検出機能付きトレンチゲートＩＧＢＴ、１４０６…環流ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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