(57)【特許請求の範囲】
【請求項１】
セルトランジスタのソース、ドレイン間に強誘電体キャパシタの両電極をそれぞれ接続させたメモリセルが複数個直列に接続され、その一端に選択トランジスタを備える複数のメモリブロックと、
前記複数のメモリブロックのそれぞれの一端に接続され、前記メモリブロックの長手方向に沿った長手方向を有する複数のビット線と、
前記複数のメモリブロックのそれぞれの他端に接続され、前記複数のビット線の長手方向に沿った長手方向を有する複数のプレート電極配線と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記複数のビット線のうち同一の前記ビット線に接続された前記メモリブロックは、同一の前記プレート電極配線に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記セルトランジスタのゲートに接続されたワード線をさらに有し、このワード線と前記プレート電極配線とが選択状態となった場合に複数個の前記メモリセルのうち、選択されたワード線とプレート電極配線に接続されたメモリセルがアクセスされることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
複数個直列に接続された前記メモリブロックを有し、各メモリブロックに同一の前記プレート電極配線及び同一の前記ビット線が接続されたメモリブロック群を具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリブロック群を複数個有し、少なくとも２つのメモリブロック群に対して、同一の前記プレート電極配線が接続されていることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
同一の前記ビット線及び同一の前記プレート電極配線に接続されたメモリセルブロック群にすべてのワード線が接続されることを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
前記ビット線はそれぞれ相補の信号線が伝達される１対の信号線を有し、複数本配置され、前記メモリブロック群を複数個有し、それぞれのメモリブロック群はこの１対のビット線のいずれか１本にそれぞれ接続される複数のメモリブロックを有することを特徴とする請求項４記載の半導体記憶装置。
【請求項８】
セルトランジスタのソース、ドレイン間に強誘電体キャパシタの両電極をそれぞれ接続させたメモリセルが複数個直列に接続され、その一端に選択トランジスタを備える複数のメモリブロックと、
前記複数のメモリブロックのそれぞれの一端に接続され、前記メモリブロックの長手方向に沿った長手方向を有する複数のビット線と、
前記複数のメモリブロックのそれぞれの他端に接続され、前記複数のビット線の長手方向に沿った長手方向を有する複数のプレート電極配線と
前記メモリブロックが複数個直列に接続され、当該メモリブロックに同一の前記プレート電極配線及び同一の前記ビット線が接続された複数のメモリブロック群と、
前記複数のビット線のうちの１つにそれぞれ接続された複数のセンスアンプと、
前記メモリブロック群に属する前記メモリブロックにプレート電極駆動信号を前記プレート電極配線により伝達するプレート電極配線駆動回路と
を具備することを特徴とする半導体記憶装置。
【請求項９】
前記ビット線は1対の相補信号線で構成され、前記プレート電極配線と、前記プレート電極配線駆動回路と、前記センスアンプとが前記１対のビット線ごとに配設されていることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記プレート電極配線は、１対の前記ビット線対の一方に前記メモリブロック群を介して接続される第１のプレート電極配線と、１対の前記ビット線対の他方に前記メモリブロック群を介して接続され、前記第１のプレート電極配線に伝達される信号と相補関係にある信号が伝達される第２のプレート電極配線とを有することを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】
前記センスアンプは選択されたプレート電極配線が接続されたメモリブロック群に接続されるビット線のみを活性化することを特徴とする請求項８記載の半導体記憶装置。
【請求項１２】
前記センスアンプ及び前記プレート電極配線駆動回路はカラムアドレス信号によって活性化動作が制御されることを特徴とする請求項８記載の半導体記憶装置。
【請求項１３】
前記ビット線及び前記プレート電極配線の延伸方向と直交する延伸方向を有し、ロウアドレス信号によって制御される信号が伝達されるワード線を具備し、当該信号によって前記セルトランジスタが制御されることを特徴とする請求項８乃至１２いずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜を使用した半導体記憶装置に係り、特に高集積化されたメモリセルを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
強誘電体メモリはフラッシュメモリのような不揮発性とＤＲＡＭのような高速アクセス、高速書き換えを兼ね備え、さらに低電圧/低消費電力動作が可能であるといった利点がある。強誘電体メモリのセル構造に関してはＤＲＡＭセルと同様な１トランジスタ１キャパシタ型メモリセルによる開発が広く進められてきた。
【０００３】
強誘電体メモリは不揮発性でありながら同じ不揮発性デバイスであるフラッシュメモリに比べて書き換え可能回数が多い、書き込み時間が小さい、また低電圧・低消費電力動作が可能であるといった利点がある。
【０００４】
まず、図９に示される従来の強誘電体メモリでは、マトリックス構造のメモリセル１００がそれぞれ、互いに直交するワード線ＷＬ１０１と相補ビット線ＢＬ１０２、ＢＢＬ１０３の交点に配置され、プレート電極配線ＰＬ１０４がワード線ＷＬに平行に配置されている。
【０００５】
ここでは、ワード線ＷＬ１０１ごとにプレート電極配線ＰＬ１０４が分割配設されている。プレート電極配線ＰＬ１０４及びワード線ＷＬ１０１は、ロウデコーダ／プレート電極配線駆動回路１０５によって、ロウアドレスに基づき、制御されている。
【０００６】
また、相補ビット線ＢＬ１０２，ＢＢＬ１０３はロウアドレスに基づき制御されるセンスアンプＳＡ１０６によって制御されている。センスアンプＳＡ１０６は互いに相補信号が伝達される一対の相補ビット線ＢＬ１０２、ＢＢＬ１０３を制御している。
【０００７】
メモリセルはワード線ＷＬ１０１、プレート電極配線ＰＬ１０４の組に対して１つおきに同一の相補ビット線ＢＬ１０２，ＢＢＬ１０３の交点に配置されている。
【０００８】
センスアンプ１０６から読み書きされるデータは相補データ線ＤＱ１０７，ＢＤＱ１０８から入出力される。ロウデコーダ／プレート電極配線駆動回路１０５はチップイネーブル信号配線１１０に伝達されるチップイネーブル信号ＣＥＢ１１０及びロウアドレス信号Ａｄｒ１２０に基づいて制御されるロウ系制御回路１０９によって制御される。
【０００９】
さらにチップイネーブル信号ＣＥＢ１１０、及びカラムアドレス信号Ａｄｃ１２１に基づいて制御されるカラム系制御回路１１４の出力に基づいて、カラムデコーダ１１５は制御されている。
【００１０】
また、チップイネーブル信号ＣＥＢ１１０及び読み出し／書き込み信号ＲＷ１１１により読み出し／書き込み系制御回路１１９が制御されている。
【００１１】
さらに読み出し／書き込み系制御回路１１９により読み出しデータラッチ１１３、書き込みデータラッチ１１６は制御されている。読み出しデータラッチ１１３、書き込みデータラッチ１１６は相補データ線ＤＱ１０７、ＢＤＱ１０８に接続されている。
【００１２】
また、読み出しデータラッチ１１３から出力信号Ｄｏｕｔ１２２は出力され、書き込みデータラッチ１１６は入力信号Ｄｉｎ１２３が入力される。
【００１３】
図９中でAで示される領域の回路図は図１０に示される通りである。
【００１４】
相補ビット線対ＢＬ０，ＢＢＬ０の間に４つのメモリセルが配置されている。第１セルトランジスタＭ０のゲートはワード線ＷＬ０に接続されている。第１キャパシタＣ０はプレート線ＰＬ０と第１セルトランジスタＭ０のソース・ドレインの一方側とに接続されている。第１セルトランジスタＭ０のソース・ドレインの他方側はビット線ＢＬ０に接続されている。
【００１５】
第２セルトランジスタＭ１のゲートはワード線ＷＬ１に接続され、ソース・ドレインの一方側はビット線ＢＬ０に接続されている。第２キャパシタＣ１の一方電極はプレート線ＰＬ１に接続され、他方電極は第２セルトランジスタＭ１のソース・ドレインの他方側に接続されている。
【００１６】
第３セルトランジスタＭ２のゲートはワード線ＷＬ２に接続されている。第３キャパシタＣ２はプレート線ＰＬ２と第３セルトランジスタＭ２のソース・ドレインの一方側とに接続されている。第３セルトランジスタＭ２のソース・ドレインの他方側はビット線ＢＢＬ０に接続されている。
【００１７】
第４セルトランジスタＭ３のゲートはワード線ＷＬ３に接続され、ソース・ドレインの一方側はビット線ＢＢＬ０に接続されている。第４キャパシタＣ３の一方電極はプレート線ＰＬ３に接続され、他方電極は第４セルトランジスタＭ３のソース・ドレインの他方側に接続されている。
【００１８】
この構成においては、各ビット線の長手方向に配置された各キャパシタごとにプレート線がワード線に対応して平行に配置されて個別に設けられている。
【００１９】
この従来技術に対して、特開平４−４２４９８号公報の第２図に示される技術においては、１トランジスタ・１キャパシタ型セルの強誘電体メモリにおいてプレート電極配線をビット線長手方向に配設した構成が記載されている。この構成では,図１１に示されるように相補ビット線対ＢＬ０，ＢＢＬ０の間に４つのメモリセルが配置されている。
【００２０】
第１セルトランジスタＭ０のゲートはワード線ＷＬ０に接続されている。第１キャパシタＣ０はプレート線ＰＬ０と第１セルトランジスタＭ０のソース・ドレインの一方側とに接続されている。第１セルトランジスタＭ０のソース・ドレインの他方側はビット線ＢＬ０に接続されている。
【００２１】
第２セルトランジスタＭ１のゲートはワード線ＷＬ１に接続され、ソース・ドレインの一方側はビット線ＢＬ０に接続されている。第２キャパシタＣ１の一方電極はプレート線ＰＬ０に接続され、他方電極は第２セルトランジスタＭ１のソース・ドレインの他方側に接続されている。
【００２２】
第３セルトランジスタＭ２のゲートはワード線ＷＬ２に接続されている。第３キャパシタＣ２は一方電極がプレート線ＰＬ０に接続され、他方電極が第３セルトランジスタＭ２のソース・ドレインの一方側とに接続されている。第３セルトランジスタＭ２のソース・ドレインの他方側はビット線ＢＢＬ０に接続されている。
【００２３】
第４セルトランジスタＭ３のゲートはワード線ＷＬ３に接続され、ソース・ドレインの一方側はビット線ＢＢＬ０に接続されている。第４キャパシタＣ３の一方電極はプレート線ＰＬ０接続され、他方電極は第４セルトランジスタＭ３のソース・ドレインの他方側に接続されている。
【００２４】
この構成では、１対のビット線間に１本のプレート線がビット線の長手方向に配置されている。
【００２５】
こうして、ワード線が“Ｈ”レベルの場合にオンした複数のセルとプレート電極配線が“Ｈ”レベルに駆動された複数のセルの交点のセルのみ読み書きすることによりアクセスされるセル数を減少させ動作電流を削減している。
【００２６】
しかし、この構成においてはアクセス頻度、消費電流の点は改良されているが、プレート電極配線が駆動され、かつワード線が“Ｈ”レベルでセルトランジスタがオフ状態のセル（半選択セル）に注目すると、このセルにおいてメモリ蓄積情報を減少させ、ついには破壊せしめる読み出しディスターブが生じている。これを図１１および図１２を用いて説明する。
【００２７】
まず、図１２のヒステリシス曲線を用いて強誘電体メモリの読み出し動作方法に関して説明する。たとえば、強誘電体膜として知られるＰＺＴ（チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ3）膜に電圧が印加されていない状態で強誘電体膜中には図中“０”および“１”と示した上向きあるいは下向きの２方向いずれかの分極状態となっており不揮発性のメモリとなっている。
【００２８】
そこに電圧を印加すると状態が“１”である場合には分極は反転しないが“０”であった場合は分極が反転する。これら２つの場合に同じ電圧を印加するのに必要な電荷量、すなわち、一端に同じ電圧を印加したときに他端に発生する電荷量が“０”と“１”の状態で異なる。これらの差を検知することにより読み出しを行う。
【００２９】
図１１において例えばワード線ＷＬ０が“Ｈ”レベル、 ＷＬ１が“Ｌ”レベルの状態でプレート電極配線ＰＬ０を駆動したとする。ここでＷＬ１に接続されるキャパシタＣ１が“１”すなわち下向きの分極状態状態であったとするとプレート電極配線が駆動されてもワード線が閉じられてセルトランジスタＭ１がオフ状態であるためキャパシタＣ１の両端には電位差がなく短時間では問題ない。
【００３０】
しかし、長時間その状態が続くと接合リークにより、セルトランジスタＭ１側のノードの電位が低下して行きキャパシタＣ１の両端に電位差がつき、メモリ蓄積情報“１”を減少させ、ついには破壊する読み出しディスターブが生じて不揮発性の特性が損なわれる可能性がある。
【００３１】
次に、高速性、高集積性を改善できるセルトランジスタ（T）のソースドレイン間にキャパシタ（C）の両端をそれぞれ接続し、これをユニットとして、このユニットセルを複数直列に接続した強誘電体メモリ（以下TC並列ユニット直列接続型強誘電体メモリと称する）が特開平１０−２５５４８３号公報に示されている。
【００３２】
このＴＣ並列ユニット直列接続型強誘電体メモリは図１３に示されるようにワード線方向に配設されるプレート電極配線を直列接続される複数の単位セルにおいて共有し、プレート電極配線数を減少させて、さらにプレート電極配線を駆動する駆動回路を直列接続される複数の単位セルにおいて共有させて、プレート電極配線駆動回路の数を減少させることによりチップサイズの縮小を実現している。
【００３３】
この図１３に示される構成では、それぞれセルトランジスタ１２０とキャパシタ１２１からなるメモリセルが複数個直列に接続され、１つのメモリブロック１２２を構成している。このメモリブロック１２２内のセルトランジスタ１２０はそれぞれのゲートにワード線ＷＬ０、ＷＬ１、が接続されている。このメモリブロックの一端にはプレート線ＰＬ，ＰＬＢが接続され,他端にはゲートにブロック選択線ＢＳ０，ＢＳ１が接続されたブロック選択トランジスタ１２３を介して、ビット線ＢＬ，ＢBＬが接続されている。
【００３４】
プレート線ＰＬ，ＰＬＢはプレート線駆動回路１２４によって駆動されている。１つのプレート線駆動回路１２４はプレート線ＰＬ，ＰＬＢの長手方向に配置され、同一のプレート線ＰＬ，ＰＬＢに接続された複数個のメモリブロック１２２を駆動する。また、ビット線ＢＬ，ＢBＬの長手方向に対して、メモリブロックごとにプレート線駆動回路１２４が設けられている。ビット線ＢＬ．ＢBＬにはセンスアンプ１２５が接続されている。
【００３５】
この図１３では、プレート線駆動回路１２４は２つのみ示されているが、ビット線の長手方向に配置されたメモリブロック数分、設けられてそれぞれのメモリブロックに異なるプレート線駆動信号を与えている。
【００３６】
選択されたメモリセルはセルトランジスタのゲートに接続されたワード線は“Ｌ”レベルとなり、他のワード線は“Ｈ”レベルになる。こうして選択されたセルトランジスタのみがオフし、並列接続されたキャパシタの両端に電位が与えられる。他の選択トランジスタはオン状態となって、それぞれが並列接続されたキャパシタには同電位が与えられ、キャパシタは読み出し／書き込みの動作を行わない。
【００３７】
また、選択されたセルトランジスタが含まれるメモリブロック１２２に接続されたブロック選択トランジスタ１２３はそのゲートに接続されたビット線ＢＳ０が“Ｈ”レベルとなって、ビット線ＢＬ，ＢBＬと接続される。こうして、プレート線ＰＬ．ＰＬＢとビット線ＢＬ．ＢBＬとの間で選択されたメモリセルのデータの読み出し／書き込み動作が行われる。
【００３８】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、以下の課題が生じる。
【００３９】
図１３に示される技術においては、チップ面積の点は改良されているが基本的には１本のワード線が選択される際にアクセスされるセルの数は従来と変わりない。
【００４０】
これは図１３からも明らかなように、ワード線方向にプレート電極配線を配設した場合、選択ワード線につながるセルのプレート電極配線が選択されるため、１本の選択ワード線方向のメモリセルが全てアクセスされることになる。
【００４１】
従って、メモリセルを読み出し、再書き込みする際の平均的アクセス頻度および消費電流も基本的には従前の強誘電体メモリと実質上変わり無く、読み書き回数の制限や消費電力が大きいという課題が存在している。また、プレート電極配線の駆動回路やセンスアンプはワード線方向に全て駆動しているために、消費電力が大きいという課題がある。
【００４２】
本発明の目的は以上のような従来技術の課題を解決することにある。特に本発明では、活性化されるメモリセル数を減少させ、消費電力が削減された強誘電体メモリを備えた半導体記憶装置を提供することを目的とする。
【００４３】
また、ディスターブを発生させる非選択セルで且つプレート線が活性化されるセル（半選択セル）の読み出し動作を防止して、ディスターブの生じない強誘電体メモリを備えた半導体記憶装置を提供することを目的とする。
【００４４】
【課題を解決するための手段】
本発明の一態様によれば、セルトランジスタのソース、ドレイン間に強誘電体キャパシタの両電極をそれぞれ接続させたメモリセルが複数個直列に接続され、その一端に選択トランジスタを備える複数のメモリブロックと、前記複数のメモリブロックのそれぞれの一端に接続され、前記メモリブロックの長手方向に沿った長手方向を有する複数のビット線と、前記複数のメモリブロックのそれぞれの他端に接続され、前記複数のビット線の長手方向に沿った長手方向を有する複数のプレート電極配線とを具備することを特徴とする半導体記憶装置が提供される。
【００４５】
また、本発明の別の一態様によれば、セルトランジスタのソース、ドレイン間に強誘電体キャパシタの両電極をそれぞれ接続させたメモリセルが複数個直列に接続され、その一端に選択トランジスタを備える複数のメモリブロックと、前記複数のメモリブロックのそれぞれの一端に接続され、前記メモリブロックの長手方向に沿った長手方向を有する複数のビット線と、前記複数のメモリブロックのそれぞれの他端に接続され、前記複数のビット線の長手方向に沿った長手方向を有する複数のプレート電極配線と前記メモリブロックが複数個直列に接続され、当該メモリブロックに同一の前記プレート電極配線及び同一の前記ビット線が接続された複数のメモリブロック群と、前記複数のビット線のうちの１つにそれぞれ接続された複数のセンスアンプと、前記メモリブロック群に属する前記メモリブロックにプレート電極駆動信号を前記プレート電極配線により伝達するプレート電極配線駆動回路とを具備することを特徴とする半導体記憶装置が提供される。
【００４８】
【発明の実施の形態】
次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。
（第１の実施の形態）
本発明にかかる第１の実施の形態にかかる半導体記憶装置を、図１を用いて説明する。
【００４９】
図１に本発明の第１の実施の形態の強誘電体メモリのメモリセルアレイを示す。
【００５０】
本発明の強誘電体メモリはワード線とビット線の交点に１つのNチャネルのセルトランジスタ１及びこのセルトランジスタ１のソース、ドレイン間に接続された１つの強誘電体キャパシタ２からなる強誘電体メモリセル（以後メモリセルと称する）を有する。
【００５１】
メモリセルの構成は、ここでは例えば８個のメモリセルを直列に接続したメモリセルブロック３を構成し、該メモリセルブロック３の１端はブロック選択信号ＢＳ０，ＢＳ１，ＢＳ２，ＢＳ３で制御される選択トランジスタ４を介して多段に設けられて、それぞれ対応するビット線BL０、ＢＢＬ０に接続され、他端はプレート線PL０に接続されている。ビット線は１対でセンスアンプ５に接続されている。
【００５２】
メモリセル内のセルトランジスタ１はゲートにワード線ＷＬが入力されていて、この信号が“H”レベルで導通して、ソース、ドレイン間に接続されたキャパシタ２の二つの電極を同電位に設定して、当該キャパシタ２を非選択状態とする。また、ワード線ＷＬが“L”レベルの場合にはセルトランジスタ１は非導通となり、非導通のセルトランジスタ１のソース、ドレイン間に接続されたキャパシタ２が選択される。ここで、メモリセルの個数は１６個でもよく、他の個数であっても構わない。
【００５３】
図１では、１つのビット線に接続されるメモリブロックは２つのみ示されているが、実際にはビット線の長手方向に多数個接続されている。すなわち、メモリブロック３は同一ビット線に複数個接続されていて、同一ビット線に接続されたメモリブロック３の集合をメモリブロック群６と呼ぶ。メモリブロック群６はワード線の長手方向に複数個直列に配置され、それぞれ１本のビット線に接続されている。
【００５４】
ここで、プレート電極配線ＰＬ０はビット線の長手方向に配設されている。プレート電極配線はこの実施の形態では、１対のビット線に接続された１対のメモリブロック群６に共通して接続されている。このため、この１対のメモリブロック群中の２つのメモリセルが同時に選択される。
【００５５】
この図１に示された回路図は図２に示されるメモリセルアレイ構成図のＢ部分に相当する。まず、図２に示される本実施の形態の強誘電体メモリでは、マトリックス構造のメモリセル７がそれぞれ、互いに直交するそれぞれ実線で示されるワード線ＷＬ８と相補ビット線ＢＬ、ＢＢＬ９の交点に配置され、破線で示されるプレート電極配線ＰＬ１０がビット線ＢＬ,ＢＢＬに平行に配置されている。
【００５６】
ここでは、ビット線ＢＬ，ＢＢＬ９ごとにプレート電極配線ＰＬ１０が分割配設されている。プレート電極配線ＰＬ１０は、プレート電極配線駆動回路１１によって、制御されている。図２に示されるようにワード線８の長手方向にメモリブロック群６はセンスアンプ５、プレート線駆動回路１１に対応した個数分設けられている。
【００５７】
プレート電極配線駆動回路１１はビット線対に接続され、１本のプレート電極配線１０に接続された１対のメモリブロック群６ごとに複数個設けられている。このプレート電極配線駆動回路１１は、例えばインバータ、バッファなどにより構成される。
【００５８】
また、相補ビット線ＢＬ、ＢＢＬ９はセンスアンプＳＡ５によって制御されている。メモリセルはワード線ＷＬ８、相補ビット線ＢＬ、ＢＢＬ９の交点に配置されている。センスアンプ５から読み書きされるデータは相補データ線ＤＱ，ＢＤＱ１２からカラム選択線ＣＳＬ0〜ＣＳＬｎ（ｎは自然数）２７を経て伝達されるカラム選択信号ＣＳＬ0〜ＣＳＬｎで制御されるカラム選択ゲート１６を介して入出力される。
【００５９】
ロウデコーダ１３はチップイネーブル信号線１４に伝達されるチップの起動を駆ける信号であるチップイネーブル信号ＣＥＢ１４及びロウアドレス信号線Aｄｒ２６に伝達されるロウアドレス信号Ａｄｒに基づいて制御されるロウ系制御回路１５によって制御される。このロウデコーダ１３はワード線８を制御している。
【００６０】
また、チップイネーブル信号ＣＥＢ１４、及びカラムアドレス信号Ａｄｃ線２５に伝達されるカラムアドレス信号Ａｄｃに基づいてカラム系制御回路１９が制御される。カラム系制御回路１９は複数個設けられたプレート電極配線駆動回路１１、複数個のセンスアンプ５及びカラムデコーダ２０を制御している。
【００６１】
また、チップイネーブル信号ＣＥＢ１４、及び読み出し／書き込み信号ＲＷ１７により読み出し／書き込み系制御回路２２を制御していて、読み出し／書き込み系制御回路２２が読み出しデータラッチ１８、書き込みデータラッチ２１を制御している。読み出しデータラッチ１８、書き込みデータラッチ２１は相補データ線ＤＱ、ＢＤＱ１２に接続している。また、読み出しデータラッチ１８は出力信号線Ｄｏｕｔ２３からデータを出力し、書き込みデータラッチ２１は入力信号線Ｄｉｎ２４からデータが入力される。
【００６２】
ここで、センスアンプ５の回路の例が図３に示される。センスアンプ５にはビット線対ＢＬ０，ＢＢＬ０  ９が接続されている。このビット線対９の間にはイコライズ信号ＥＱＬによって制御されるトランジスタＰＴ１，ＰＴ２，ＰＴ３が接続されている。ビット線対９にはビット線それぞれに接続されたトランジスタＴ１，Ｔ２を有する第１トランスファーゲート部がある。
【００６３】
この第１トランスファー部に続いて、ビット線対間にはＮチャネルトランジスタＴ３，Ｔ４からなる第１センス部と、それに並列接続されたＰチャネルトランジスタＴ５，Ｔ６からなる第２センス部が配置されている。
【００６４】
この第２センス部に続いて、ビット線対９には、ビット線それぞれに接続されたトランジスタＴ７，Ｔ８を有する第２トランスファー部が配置されている。このトランジスタＴ７は一対のデータ線対１２の一方側に接続され、トランジスタＴ８はデータ線対１２の他方側に接続されている。なお、強誘電体キャパシタとして用いられる強誘電体膜としては、ＰＺＴ（チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ3）膜やＳｒＢｉＴａＯの混成膜などが用いられる。
【００６５】
カラム系制御回路１９によって選択されたプレート電極配線駆動回路１１とセンスアンプ５だけが活性化される。この場合、選択されるプレート電極配線駆動回路１１とセンスアンプ５はそれぞれ１つに限られるものではなく、それぞれ複数個選択されて、複数個のメモリセルが選択されても構わない。
【００６６】
ただし、選択されるプレート電極配線駆動回路１１とセンスアンプ５はそれぞれ同一のメモリブロック群に接続されている必要がある。もし、選択されるプレート電極配線駆動回路１１とセンスアンプ５が別々のメモリブロック群に接続されている場合には、選択されるメモリセルのプレート電極配線１０とビット線９が同時に選択されない事態となる。
【００６７】
この実施の形態により図１０に示される従来の強誘電体メモリの利点であるメモリブロック単位で共有されたプレート電極配線をメモリブロック群単位で共有する構成に変えることによりプレート電極配線数を減少させられる。またプレート電極配線を駆動する駆動回路の数を減少させることによりチップサイズの縮小を実現するという利点を生かし、且つ１本のワード線が選択される際にアクセスされるセルの数を減らすことが可能となる。
【００６８】
センスアンプ５及びプレート電極駆動回路１１は選択されたメモリセルが含まれるメモリブロック群のみを活性化するようにカラムアドレスで制御される。
【００６９】
これによりメモリセルの読み出し書き込み疲労を減少させると共に消費電力の低減を可能とする。例えば、ビット線対の本数が３２本でそれに対応するセンスアンプも３２個ある場合、従来は読み出し／書き込み動作の際にはすべてのビット線対、センスアンプが活性化していたのに対して、本実施の形態では選択されたメモリセルに対応した１つのビット線対９、センスアンプ５のみが活性化され、消費電力を例えば１／３２に削減することが可能となる。
【００７０】
さらに、読み出し／書き込みされるメモリセル７のみが活性化されるため、活性化不要なメモリセル７を活性化させないため、各メモリセル７のアクセス回数の総和を減らすことができ、読み出し／書き込みの回数制限を緩和することが可能である。
【００７１】
また、図１１に示される従来の１トランジスタ１キャパシタ型の強誘電体メモリにおいてプレート電極配線１０をビット線９長手方向に配設した構成において問題になった半選択セルにおける読み出しディスターブの問題が全くなくなる。
【００７２】
本実施の形態のＴＣ並列ユニット直列接続型強誘電体メモリにおいては図１に示されるようにワード線８により駆動される直列接続されたセルトランジスタ１に強誘電体キャパシタ２が並列接続されており、ワード線８が非選択状態（待機状態）の時、ワード線８を“Ｈ”レベル状態にして全ての強誘電体キャパシタの両端を短絡状態にしている。従って、この状態でプレート電極配線１０が駆動されたとしても従来型の強誘電体メモリのような読み出しディスターブの問題は起きない。
【００７３】
動作時には、選択したワード線８のみを“Ｌ”レベル状態にして、ブロック選択信号ＢＳを“Ｈ”レベルにし、プレート電極配線１０を“Ｌ”レベルから“Ｈ”レベルに駆動することにより、選択した強誘電体キャパシタにだけ両電極間に電源電圧分の電圧が印加されメモリセルの蓄積情報が読み出される。
【００７４】
本構成においては、選択されるビット線対に対応するプレート電極配線の駆動回路１１やセンスアンプ５のみ駆動する構成を採ることによりさらなる消費電力の低減が出来る。
【００７５】
こうして、本実施の形態によれば、読み出し書き込み動作と無関係なメモリセルがアクセスされることを防止して、不要なアクセスの発生を減少させた半導体記憶装置を提供できる。これによりメモリセルの読み出し書き込み疲労を減少させると共に消費電力の低減が可能になる。また、ディスターブを発生させる半選択セルの読み出し動作を防止して、ディスターブを防止することが可能である。
【００７６】
このように消費電力を大幅に削減できることで、本実施の形態による強誘電体メモリを搭載した携帯情報端末などのシステム製品の消費電力削減、バッテリー電圧の低電圧化を図ることが可能となる。また、従来書き換え回数の制約や消費電力の大きさなどから強誘電体メモリが採用されていなかったシステム製品においても、本実施の形態に基づいた強誘電体メモリを搭載することが可能となる。
（第２の実施の形態）
本発明の第２の実施の形態は図４にその回路図が示される。第１の実施の形態では、相補ビット線対ＢＬ、ＢＢＬ９ごとに接続されるメモリセルのプレート電極配線を共通にしているが、第２の実施の形態では相補ビット線対ＢＬ、ＢＢＬの１本ごとにプレート電極配線を分離している。本実施の形態では、セルアレイの構成は、プレート電極配線がメモリブロック群ごとに個別に用意されて接続されている点のみが異なり、他の構成は第１の実施の形態と同様である。
【００７７】
図４に示されるように第１プレート電極配線ＰＬ０にビット線ＢＬ０に接続される第１のメモリブロック群６が接続され、第２プレート電極配線ＢＰＬ０にビット線ＢＢＬ０に接続される第２のメモリブロック群６が接続され、図中この第１のメモリブロック群６の下方位置に第２のメモリブロック群６が配置されている。
【００７８】
この回路図は図５中にＣで示される領域に対応している。図５に示されるようにプレート電極配線駆動回路３０は、一対のプレート電極配線ＰＬ，ＢＰＬ３１を駆動している。このプレート電極配線駆動回路３０と、一対のプレート電極配線ＰＬ，ＢＰＬ３１以外の点では図５の構成は図２の構成と同様である。
【００７９】
第１の実施の形態では相補ビット線対ＢＬ０、ＢＢＬ０につながる２つの選択メモリセルの一方が“０”、他方が“１”という相補データを保持して、いわゆる２トランジスタ・２キャパシタ構成で動作する場合は問題ないが、例えば１本のビット線ＢＬ０につながるセル情報を参照電位と比較して動作させるいわゆる１トランジスタ・１キャパシタ構成で動作する場合は次のような問題がある。
【００８０】
動作時に選択ワード線を“Ｌ”レベルに下げた時、参照電位側に接続されている単位セルの内部ノードがフローティング状態となり、プレート電極配線を駆動すると、非選択ワード線に接続されるセルの強誘電体キャパシタに電圧が印加され、蓄積情報が部分的に破壊される。
【００８１】
この問題を解決するため、この第２の実施の形態ではビット線に対応するプレート電極配線をＢＬ側のメモリブロック群とＢＢＬ側のメモリブロック群６とで分離し、選択側のメモリブロック群６に接続されるプレート電極配線のみ駆動するようにした。
【００８２】
本実施の形態においても、第１の実施の形態同様の効果を有している。
（第３の実施の形態）
第１の実施の形態又は第２の実施の形態に示されるように、ビット線対ごとあるいはビット線ごとにプレート電極配線とその駆動回路を設ける構成がアクセスされるセル数を最も少なくできる。
【００８３】
しかし、強誘電体メモリを有する半導体記憶装置全体のレイアウトを縮小させる観点から図６（Ａ），（Ｂ）に示されるようにセルアレイが複数個配置された半導体記憶装置に本発明を適用し、各セルアレイ内の強誘電体メモリのプレート電極配線を共通化する構成が可能である。
【００８４】
図６（Ａ）においては、半導体チップ３５上に一列に配列された複数個のセルアレイ３６が配置されている。図６（Ａ）の構成はセルアレイ３６の容量の大きさによっては、セルアレイの上方と下方あるいは中央部というようにビット線対の配置位置により、ワード線あるいはセンスアンプの駆動信号等に位置による遅延差が生じる可能性があり、駆動タイミングに不均衡が起こり易い。従って、小容量の半導体記憶装置で用いられることが多い。
【００８５】
また、図６（Ｂ）においては、半導体チップ３５上には複数個のセルアレイ３６は縦横４つずつ桝目状に配置されている。
【００８６】
大容量の半導体記憶装置ではさらにセルアレイ３６の分割数を増やし、最小セルアレイの容量を減らした図６（Ｂ）の構成を用いることが多い。
【００８７】
各セルアレイ３６は図７に示されるような構成となっているが、図７に示されるようにプレート電極配線３７、プレート電極配線駆動回路３８、及びカラム選択線ＣＳＬ２７が１つだけになっている点が第１の実施の形態又は第２の実施の形態と異なっている。
【００８８】
すなわち、図７に示される構成はプレート電極配線３７、プレート電極配線駆動回路３８、カラムデコーダ２０、カラム選択線ＣＳＬ２７の構成が図２に示される構成と異なり、他の点では共通している。
【００８９】
このように構成することで、セルアレイ単位でプレート電極配線を活性化して、プレート電極駆動回路が占める面積を縮小して高集積化を図ることが可能である。
【００９０】
本実施の形態においても、第１の実施の形態同様の効果を有している。
（第３の実施の形態の変形例）
本変形例では、図８に示されるようにセルアレイ内の複数個のビット線対同士のプレート電極配線を共通化する。これは同時に活性化するメモリセルブロック同士のプレート電極配線を共通化したものである。例えば、同一アドレスで選択されるカラム選択線ＣＳＬ２７に接続され且つ異なる相補データ線対ＤＱ、ＢＤＱ１２に接続される複数個のビット線対同士のプレート電極配線を共通化する。
【００９１】
図８では２個のビット線対同士のプレート電極配線を共通化しており、第１のプレート電極配線駆動回路３９が２つのメモリブロック群６に共通にプレート電極配線４０を接続している。ついで、第２のプレート電極配線駆動回路４１が２つのメモリブロック群に共通にプレート電極配線４２を接続している。以下この単位が複数個繰り返し配設された構成となっている。
【００９２】
図８に示された構成では、同一アドレスで選択されるカラム選択信号線ＣＳＬ２７に接続され且つ異なる相補データ線対ＤＱ、ＢＤＱ１２に接続される複数個のビット線対同士のプレート電極配線が２本となっている。
【００９３】
このように図８に示される構成では、プレート電極配線駆動回路３９．４１、プレート電極配線４０，４２、カラムデコーダ２０及びカラム選択線ＣＳＬ２７の構成が図２に示される構成と異なり、他の点では共通している。
【００９４】
プレート電極配線の共通化はこの例に限るものではなく、隣接するメモリブロック群６のいくつかの組ごとで共有化してもよいし、離間したメモリブロック群６同士で共有化してもよい。すなわち、カラムゲート１６を制御するカラム選択線ＣＳＬ２７ごとにメモリブロックを共有化して、プレート電極配線を共有化することができる。
【００９５】
このように構成することで、同時に活性化するメモリセルが複数メモリブロック群６にまたがって存在する半導体記憶装置において、そのメモリセルが活性化されるパターンに応じて、適宜、プレート電極駆動回路を共通化することで、高集積化がさらに促進される。本実施の形態においても、第１の実施の形態同様の効果を有している。
【００９６】
【発明の効果】
本発明により、活性化されるメモリセル数を減少させ、消費電力が削減された強誘電体メモリを備えた半導体記憶装置を提供することを可能とする。
【００９７】
また、ディスターブを発生させる非選択セルで且つプレート線が活性化されるセル（半選択セル）の読み出し動作を防止して、ディスターブの生じない強誘電体メモリを備えた半導体記憶装置を提供することを可能とする。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の回路図。
【図２】  本発明の第１の実施の形態のセルアレイの構成図。
【図３】  本発明の第１の実施の形態のセンスアンプの回路図。
【図４】  本発明の第２の実施の形態の回路図。
【図５】  本発明の第２の実施の形態のセルアレイの構成図。
【図６】  （Ａ）は、本発明の第３の実施の形態の半導体記憶装置の構成の１例を示す構成図であり、（Ｂ）は、本発明の第３の実施の形態の半導体記憶装置の構成の他の例を示す構成図である。
【図７】  本発明の第３の実施の形態のセルアレイの構成図。
【図８】  本発明の第３の実施の形態の変形例のセルアレイの構成図。
【図９】  従来の強誘電体メモリのセルアレイの構成図。
【図１０】  従来の強誘電体メモリの回路図。
【図１１】  従来の強誘電体メモリの回路図。
【図１２】  強誘電体メモリの動作を示す図。
【図１３】  従来のＴＣ並列ユニット直列接続型強誘電体メモリの回路図。
【符号の説明】
１  セルトランジスタ
２  キャパシタ
３  メモリブロック
４  ブロック選択トランジスタ
５  センスアンプ
６  メモリブロック群
７  メモリセル
８  ワード線
９  ビット線
１０，３１，３７，４０，４２  プレート電極配線
１１，３０，３８，３９，４１  プレート電極配線駆動回路
１２  データ線
１３  ロウデコーダ
１４  チップイネーブル信号線
１５  ロウ系制御回路
１６  カラム選択ゲート
１７  読み出し／書き込み信号線
１８  読み出しデータラッチ
１９  カラム系制御回路
２０  カラムデコーダ
２１  書き込みデータラッチ
２２  読み出し／書き込み系制御回路
２３  出力信号線
２４  入力信号線
２５，２６  アドレス信号線
２７  カラムセレクト信号線
３５  半導体チップ
３６  セルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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