(57)【特許請求の範囲】
【請求項１】
情報を記憶する内部ロジック回路に複数の電源印加基本回路が並列に接続され、
該電源印加基本回路は、電源電圧が印加されれば、所定の瞬時パルスを発生させるパルス発生手段と、前記電源電圧が直接入力されて該瞬時パルスが印加される間ターンオンし、前記電源電圧を直接内部ロジック回路に伝送して該内部ロジック回路をリセットするリセット手段と、を備えたことを特徴とする電源印加回路。
【請求項２】
前記パルス発生手段は、電源に接続されて電源電圧を遅延させるインバータと、該インバータの出力と前記電源電圧との論理積演算を行うＡＮＤゲートと、を備えて構成され、
前記リセット手段は、前記電源と出力間にＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが並列に接続され、前記ＰＭＯＳトランジスタのゲートに前記ＡＮＤゲートの出力がインバータを通って印加され、前記ＮＭＯＳトランジスタのゲートに前記ＡＮＤゲートの出力が印加されるように構成されたことを特徴とする請求項１記載の電源印加回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源印加回路に係るもので、詳しくは、電源を印加するとき、内部ロジック回路をリセットして製品の初期安定化を向上し得る電源印加回路に関する。
【０００２】
【従来の技術】
通常、電源が投入されたとき、内部のロジック回路中に内蔵された記憶素子には不要な情報が記憶されている。このような不要な情報を除去するように設計及び工程変更を施すことは難しいものである。
従来より、かかる不要な情報を除去するため、電源印加回路が備えられており、かかる電源印加回路には、製品に電源電圧を印加したときに、印加したオン状態の電源を感知するため感知回路が備えられている。
【０００３】
しかし、このような感知回路にはキャパシタ及び抵抗が備えられ、該キャパシタ及び抵抗は通常の拡散により形成され、このような拡散工程は約１０〜２０％の誤差を有している。
従って、工程中に発生する誤差を減らすため抵抗を大きく設計する方法を用いているが、このように設計された抵抗は大きいチップ面積を占めるという欠点があった。
【０００４】
そして、ＡＳＩＣ製品中、ゲートアレイ(Gate Array)の場合は、キャパシタ又は抵抗を配置することができないという欠点もあった。即ち、ゲートアレイは、ロジックエレメント(logic element) ゲートを有するウェーハを予め製造した後、所望の機能に従いメタル配線を１〜３段階のマスクステップを施して製造されるが、キャパシタ及び抵抗はメタル工程を施して構成されることができない。
【０００５】
【発明が解決しようとする課題】
従って、従来の電源印加回路においては、一旦電源電圧が印加されたとき、非括性化（ハイインピーダンス）状態を継続維持して、内部ロジック回路内の記憶素子の不必要な初期情報をクリヤ(clear) 又はリセット(reset) することができないという不都合があった。
【０００６】
本発明は、このような従来の課題に鑑みてなされたもので、内部ロジック回路をリセットし得る電源印加回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
このため、請求項１の発明にかかる電源印加回路は、情報を記憶する内部ロジック回路に複数の電源印加基本回路が並列に接続され、該電源印加基本回路は、電源電圧が印加されれば、所定の瞬時パルスを発生させるパルス発生手段と、前記電源電圧が直接入力されて該瞬時パルスが印加される間ターンオンし、前記電源電圧を直接内部ロジック回路に伝送して該内部ロジック回路をリセットするリセット手段と、を備えるようにした。
【０００８】
かかる構成によれば、電源印加基本回路では、パルス発生手段により電源電圧に入力時間差が与えられて電源電圧の瞬時パルスが発生する。この瞬時パルスが内部ロジック回路に出力されて内部ロジック回路がリセットされる。請求項２の発明にかかる装置では、前記パルス発生手段は、電源に接続されて電源電圧を遅延させるインバータと、該インバータの出力と前記電源電圧との論理積演算を行うＡＮＤゲートと、を備えて構成され、前記リセット手段は、前記電源と出力間にＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが並列に接続され、前記ＰＭＯＳトランジスタのゲートに前記ＡＮＤゲートの出力がインバータを通って印加され、前記ＮＭＯＳトランジスタのゲートに前記ＡＮＤゲートの出力が印加されるように構成されている。
【０００９】
かかる構成によれば、ＡＮＤゲートでは、電源電圧とインバータにより遅延された電源電圧との論理積演算が行われてＡＮＤゲートから瞬時パルスが出力される。この瞬時パルスがリセット手段に入力されたとき、電源と出力間に並列接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがターンオンし、電源電圧の瞬時パルスが内部ロジック回路に印加される。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図１〜図３に基づいて説明する。
本発明に係る電源印加回路においては、図１に示すように、複数の同様な電源印加基本回路（１、２、３）の出力が内部ロジック回路４に印加されるよう構成されている。
【００１１】
この内部ロジック回路には、記憶素子が含まれ、電源電圧が印加された後に、アドレス及びデータが入力され、必要なデータを指定されたアドレスに記憶する回路であり、電源印加基本回路は、電源電圧印加時に発生する不要なデータを初期に除去するための回路である。かかる電源印加基本回路は、図２に示すように、電源電圧Ｖｄｄが入力されるインバータ１０と、該インバータ１０に直列接続された複数のインバータ１１、１２と、インバータ１１、１２中、最後のインバータ１２の出力が一方の入力端ＩＮ１に印加され、電源電圧Ｖｄｄがもう一方の入力端ＩＮ２に印加され、両入力を論理積するＡＮＤゲート１３と、ＡＮＤゲート１３の出力データＯＵＴ１が入力されるインバータ１４と、ＡＮＤゲート１３から発生された瞬間的パルスＯＵＴ１によりターンオンし、直接入力された電源電圧Ｖｄｄを内部ロジック回路４のクリヤ又はリセット端子に入力する伝送ゲート１５と、を備えて構成されている。
【００１２】
また、伝送ゲート１５においては、ゲートにインバータ１４の出力ＯＵＴ２が印加されるＰＭＯＳトランジスタＰＭと、ＡＮＤゲート１３の出力ＯＵＴ１がゲートに印加されるＮＭＯＳトランジスタＮＭと、を備えている。
尚、インバータ１０〜１２及びＡＮＤゲート１３がパルス発生手段に相当し、インバータ１４及び伝送ゲート１５がリセット手段に相当する。
【００１３】
次に動作を説明する。先ず、ＡＮＤゲート１３の一方の入力端子ＩＮ１には電源電圧Ｖｄｄが各インバータ１０、１１、１２により夫々所定時間遅延されて印加され、ＡＮＤゲート１３のもう一方の入力端子ＩＮ２には、電源電圧Ｖｄｄが直接印加される。
【００１４】
即ち、ＡＮＤゲート１３の一方側入力端子ＩＮ１には、３個のインバータ１０、１１、１２により遅延した電源電圧Ｖｄｄが入力される。
従って、図３（Ａ）、（Ｂ）に示すように、各入力端子ＩＮ１、ＩＮ２の時間差により、ＡＮＤゲート１３は、図３（Ｃ）に示すような瞬間的のパルスＯＵＴ１を発生させ、このパルスＯＵＴ１が瞬間的に伝送ゲート１５に出力される。
【００１５】
次いで、伝送ゲート１５から伝達された出力値ＯＵＴが内部ロジック回路内のクリヤ又はリセット端子に入力され、電源電圧が印加されたとき、内部ロジック回路４の記憶素子の保有情報はクリヤ又はリセットされる。
このように、各インバータ１０、１１、１２の遅延効果を利用してＡＮＤゲート１３から瞬間的なパルスＯＵＴ１を発生させ、該パルスを伝送ゲート１５のスイッチ制御端子に印加し、伝送ゲート１５の出力ＯＵＴを内部ロジック４内のクリヤ又はリセット端子に印加し、記憶素子にラッチされた初期の情報を除去するようになっている。
【００１６】
その後、本発明の電源印加回路はハイインピーダンス状態を維持し、伝送ゲート１５は、瞬間的なパルスを発生した後、オフ状態を継続して維持するため、クリヤ又はリセットすることのできない非活性化状態になる。
そして、内部ロジック回路の初期動作が終了したとき、内部ロジック回路４の記憶素子はクリヤ又はリセットされる。
【００１７】
かかる構成によれば、電源印加基本回路に電源電圧が印加されたとき、ゲート遅延したパルスが１回発生し、かかるパルスを用いて記憶素子がクリアされるため、内部ロジック回路の記憶素子をリセットし、不要なデータを除去することができる。
【００１８】
【発明の効果】
以上説明したように、請求項１の発明にかかる電源印加回路によれば、電源が印加される初期状態において、不要なデータを除去することができるという効果がある。
請求項２の発明にかかる電源印加回路によれば、瞬時パルスを発生させて内部ロジック回路に印加することができる。
【図面の簡単な説明】
【図１】本発明に係る電源印加回路の実施の形態を示す回路図。
【図２】図１の電源印加基本回路の詳細回路図。
【図３】図２の回路の動作を示すタイミングチャート。
【符号の説明】
１０、１１、１２、１４  インバータ
１３  ＡＮＤゲート
１５  伝送ゲート
【図１】
0004009788.tif 000002
【図２】
0004009788.tif 000003
【図３】
0004009788.tif 000004