(57)【特許請求の範囲】
【請求項１】
送り手と、この送り手が取り扱う複数アドレス分のデータを１語長のデータとして取り扱う受け手との間に介在し、前記送り手からのデータを前記受け手側へ受け渡しを行うインターフェースであって、
前記送り手から、前記１語長のデータに対応する第１位及び第２位アドレスをこの順番に従って個々に取り込むアドレス入力手段と、
前記送り手からの書込イネーブルに応じて、前記アドレス入力手段で取り込まれたアドレスに対応するデータを前記受け渡しのために順次取り込んで保持する書込保持手段と、
前記アドレス入力手段で取り込まれたアドレスの順位を利用して、取り込まれたアドレスが前記第１位アドレスである場合には、使用不可の制御信号として、前記書込イネーブルの立ち上がり時点で立ち下がる信号を生成する一方、取り込まれたアドレスが前記第２位アドレスである場合には、使用可の制御信号として、前記書込イネーブルの立ち上がり時点で立ち上がる信号を生成し、生成した信号を前記書込保持手段で保持されている書込データに対する使用可否の制御信号として前記受け手側に送出するＪＫフリップフロップを有する制御手段と
を備えたことを特徴とするインターフェース。
【請求項２】
前記制御手段は、前記制御信号を前記受け手側のクロックに同期させることを特徴とする請求項１記載のインターフェース。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、送り手と、この送り手が取り扱う複数アドレス分のデータを１語長のデータとして取り扱う受け手との間に介在し、送り手からのデータを受け手側に受け渡しを行うインターフェースに関するものである。
【０００２】
【従来の技術】
従来より、インテリジェントビル等では、調光制御回路によって多数の照明装置の点灯状態等を管理する調光システムが広く採用されている。
図５は、上記のような調光制御回路に用いられるインターフェースの概略構成図である。インターフェース９０は、図外（左方）の中央処理装置（ＣＰＵ）からアドレス（Ａ）、チップセレクト（ＣＳ）、書込イネーブル（ＷＥ）及びデータ（Ｄ）を取り込んで、それぞれをシステムクロック（ＣＬＫ）の立ち上がり時に同期させて送出するＤフリップフロップ（ＤＦＦ）９１１，９１２，９１３，９１４によって構成される入力部９１と、ＤＦＦ９１１，９１２，９１３の各出力信号を取り込んでデコードに利用して書込条件（セレクタ９３１用の切替情報で、ＤＦＦ９１１で取り込まれたアドレスに対応する１面目レジスタ９３３を示す情報）を得るデコーダ９２と、セレクタ９３１，９３２、複数のレジスタ（ＤＦＦ）９３３（図５では１ブロックと点線で示されている。）及び複数のレジスタ（ＤＦＦ）９３４（図５では１ブロックと点線で示されている。）によって構成され、書込条件、ＤＦＦ９１３出力及びシステムクロックに応じて、ＤＦＦ９１４からのデータを順次取り込んで保持する書込保持部９３とを備えている。
【０００３】
図６は、上記構成における各入出力信号のタイミングを示す図である。この図を用いてインターフェース９０の概略動作について説明すると、ＣＰＵからのアドレス、チップセレクト及び書込イネーブルは、システムクロックに同期し（９１１，９１２，９１３出力）、この後、デコードに利用されて書込条件が得られる（９２出力）。
【０００４】
一方、ＣＰＵからのデータは、システムクロックに同期し（９１４出力）、この後、複数のレジスタ９３３のうち、書込条件に応じてセレクタ９３１によって切り替えられた１面目レジスタ９３３に渡され、次いで、システムクロックに従って送出され（９３３出力）、セレクタ９３２を経て１面目レジスタ９３３に対応する２面目レジスタ９３４に取り込まれて保持される。
【０００５】
このように、システムクロックとは非同期のＣＰＵからのデータをシステムクロックに同期させた上で使用する場合には、１面レジスタ構成であれば、図６の「９３３出力」に示される斜線部のように、１面目レジスタの出力に不定値が書き込まれるタイミングが必ず存在する。このような出力が有効データとして使用されると、書き込まれた不定値によって正常なシステム動作が阻害されてしまう不具合が発生する（特開平２−１８３８４４号公報参照）。
【０００６】
そこで、上記図５の構成では、このような不具合を防止するため、各アドレス毎に、ＤＦＦ９３３，９３４の２面レジスタ構成にし、書込イネーブルをシフトした条件（９１３出力）を用いて、１面目レジスタに書き込まれる不定値をマスクして有効データとして使用するようにしている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記図５の従来例では、例えば調光制御回路（受け手）側で２バイトのデータが１語長（ワード）として取り扱わる場合に、ＣＰＵ（送り手）側が１ワード１バイトで動作する８ビットのＣＰＵで構成されたとすると、送り手からの２アドレスに対応する２バイトのデータは、最終的に、２アドレスに対応するレジスタ９３４に取り込まれることになる。ところが、この場合、これらレジスタ９３４が、２アドレスのうちの時間的に後に取り込まれるアドレスに対応するデータを取り込む前に、これらレジスタ９３４のデータが受け手側によって使用されると、この受け手側では、１ワードの全データが未取込であることから正常な動作が得られないこととなる。このため、送り手側の複数アドレス分のデータが受け手側で１ワードのデータとして取り扱われる場合には、上記従来の構成を採用することができなかった。
【０００８】
また、上記構成では、各アドレス毎に、レジスタが２面配置されるので、レジスタの全体回路に占める面積の割合が非常に大きくなり、チップのコストアップの要因となっていた。
本発明は、上記事情に鑑みてなされたものであり、送り手側の複数アドレス分のデータが受け手側で１語長のデータとして取り扱われる場合に、完全な状態の書込データを好適なタイミングで使用可能にし得るとともに、不完全な状態の書込データの使用を禁止し得る他、各アドレス毎のデータ受け渡し用の構成を簡素化し得るインターフェースを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するための本発明は、送り手と、この送り手が取り扱う複数アドレス分のデータを１語長のデータとして取り扱う受け手との間に介在し、前記送り手からのデータを前記受け手側へ受け渡しを行うインターフェースであって、前記送り手から、前記１語長のデータに対応する第１位及び第２位アドレスをこの順番に従って個々に取り込むアドレス入力手段と、前記送り手からの書込イネーブルに応じて、前記アドレス入力手段で取り込まれたアドレスに対応するデータを前記受け渡しのために順次取り込んで保持する書込保持手段と、前記アドレス入力手段で取り込まれたアドレスの順位を利用して、取り込まれたアドレスが前記第１位アドレスである場合には、使用不可の制御信号として、前記書込イネーブルの立ち上がり時点で立ち下がる信号を生成する一方、取り込まれたアドレスが前記第２位アドレスである場合には、使用可の制御信号として、前記書込イネーブルの立ち上がり時点で立ち上がる信号を生成し、生成した信号を前記書込保持手段で保持されている書込データに対する使用可否の制御信号として前記受け手側に送出するＪＫフリップフロップを有する制御手段とを備えたものである。
【００１０】
この構成では、第１位アドレスに対応するデータが受け渡しのために書込保持手段に取り込まれて保持される時点から第２位アドレスに対応するデータが不完全な状態になるとともに書込保持手段で保持されている書込データの使用が禁止されるようになる一方、第２位アドレスに対応するデータが受け渡しのために書込保持手段に取り込まれて保持される時点から第１位及び第２位アドレスに対応する両データが完全な状態になるとともに好適なタイミングで書込保持手段で保持されている書込データの使用が許可されるようになる。これにより、送り手側の複数アドレス分のデータが受け手側で１語長のデータとして取り扱われる場合に、完全な状態の書込データを好適なタイミングで使用可能にすることが可能になるとともに、不完全な状態の書込データの使用を禁止することが可能になる。
【００１１】
また、制御信号は、受け手側とは非同期の送り手からのデータのデータ変化点に対してマスクを行う作用を有するので、マスク用の別の手段が不要となり、各アドレス毎のデータ受け渡し用の構成が簡素化されるようになる。
【００１２】
また、前記制御手段は、前記制御信号を前記受け手側のクロックに同期させるものでもよい。この構成によれば、制御信号が受け手側のクロックに同期していない場合に生じる可能性のある不具合が回避されるようになる。
【００１３】
【発明の実施の形態】
図１は、本発明の第１実施形態を示す概略構成図である。
インターフェース１０は、入力部１１、デコーダ１２、書込保持部１３及び制御部１４によって構成されており、図外（左方）のＣＰＵ（送り手）と、この送り手が取り扱う２アドレス分のデータを１ワードのデータとして取り扱う受け手（例えば調光システムの調光制御回路）との間に介在し、送り手からのデータを受け手側に受け渡しを行うものである。
【００１４】
入力部１１は、ＣＰＵから、各ワード毎に受け手側の１ワードのデータに対応する２アドレスを、上位アドレス（ＡＤＤＲＥＳＳ１）及び下位アドレス（ＡＤＤＲＥＳＳ２）の予め定められた取込順位に従って個々に取り込んで、システムクロック（ＣＬＫ）の立ち上がり時点に同期させて送出するアドレス入力手段としてのＤフリップフロップ（ＤＦＦ）１１１を有するとともに、ＣＰＵからチップセレクト（ＣＳ）、書込イネーブル（ＷＥ）及びデータ（Ｄ）を取り込んで、それぞれをシステムクロックの立ち上がり時点に同期させて送出するＤＦＦ１１２，１１３，１１４を具備している。
【００１５】
デコーダ１２は、ＤＦＦ１１１，１１２，１１３の各出力信号を取り込んで、デコードに利用して書込条件を得るものである。この書込条件は、後述のセレクタ１３１，１３２で使用される切替情報で、レジスタ１３３，１３４のうち、ＤＦＦ１１１で取り込まれたアドレスに対応する方を示すものである。
書込保持部１３は、セレクタ１３１，１３２及びレジスタ（ＤＦＦ）１３３，１３４によって構成され、ＤＦＦ１１４からのデータを取り込んで保持するものである。すなわち、ＤＦＦ１１４からのデータは、デコーダ１２からの書込条件に応じて、セレクタ１３１，１３２による切替先のレジスタ（ＤＦＦ１３３，１３４の一方）に取り込まれて保持される。なお、本実施形態では、最終的なデータ書込は、レジスタ１３３，１３４に対して、書込イネーブルの立ち上がり時点で実行されるように設計している（図２を参照）。これは、書込イネーブルに対するアドレス、チップセレクト及びデータ等のホールド時間を確保するためである。
【００１６】
制御部１４は、デコーダ１４１及びＪＫフリップフロップ（ＪＫＦＦ）１４２によって構成され、ＤＦＦ１１１からのアドレスの順位を利用して、書込イネーブルのエッジでトグルする信号を生成し、この信号を書込保持部１３で保持されている書込データに対する使用可否の制御信号として受け手側に送出するものである。
【００１７】
デコーダ１４１は、後段のＪＫＦＦ１４２のＫ入力に対して、ＤＦＦ１１１からのアドレスが上位アドレスであればＨＩＧＨ信号を送出し、そうでなければＬＯＷ信号を送出する一方、Ｊ入力に対しては、ＤＦＦ１１１からのアドレスが下位アドレスであればＨＩＧＨ信号を送出し、そうでなければＬＯＷ信号を送出するものである（図２を参照）。
【００１８】
ＪＫＦＦ１４２は、Ｋ入力がデコーダ１４１からのＨＩＧＨ信号によってＨＩＧＨになると、すなわちＤＦＦ１１１からのアドレスが上位アドレスである場合には、使用不可の制御信号として、書込イネーブルの立ち上がり時点で立ち下がる信号を生成する一方、Ｊ入力がデコーダ１４１からのＨＩＧＨ信号によってＨＩＧＨになると、すなわちＤＦＦ１１１からのアドレスが下位アドレスである場合には、使用可の制御信号として、書込イネーブルの立ち上がり時点で立ち上がる信号を生成するものである（図２を参照）。
【００１９】
これにより、書込保持部１３で保持されている２アドレス分の書込データは、上位アドレスに対応するデータが受け渡しのためにＤＦＦ１３３に取り込まれて保持される時点（図２のｔ１時点）から不完全な状態になるとともに制御信号によって使用が禁止される一方、下位アドレスに対応するデータが受け渡しのためにＤＦＦ１３４に取り込まれて保持される時点（図２のｔ２時点）から完全な状態になるとともに制御信号によって好適なタイミングで使用が許可されるようになる。すなわち、受け手側に対して、制御信号がＬＯＷであれば書込データの使用が禁止され、ＨＩＧＨであれば書込データの使用が許可される。
【００２０】
また、制御信号は、受け手側とは非同期の送り手からのデータのデータ変化点に対してマスクを行う作用を有するので、各アドレス毎のデータ受け渡し用の構成が簡素化されることとなる。例えば、受け手側で２バイトのデータが１ワードとして取り扱わる場合に、送り手側が１ワード１バイトで動作する８ビットのＣＰＵで構成されたとすると、従来では書込保持部が３２ビットのレジスタ構成になるのに対し、本実施形態では、書込保持部１３は１６ビットのレジスタ構成になる（これにＪＫＦＦ１４２を加えた場合でも１７ビット）。このように、書込レジスタの全体回路に占める面積の割合が小さくなる効果が得られる。
【００２１】
図２は、上記構成における各入出力信号のタイミングを示す図で、この図を参照しながらインターフェース１０の動作について説明する。
ＣＰＵからのアドレス、チップセレクト、書込イネーブル及びデータは、入力部１１に入力すると（Ａ，ＣＳ，ＷＥ，Ｄ）、システムクロックに同期する（１１１，１１２，１１３，１１４出力）。
【００２２】
この後、ＤＦＦ１１１，１１２，１１３の各出力は、デコードに利用されて、書込条件が得られる（１２出力）。次いで、システムクロックに同期したデータ（１１４出力）は、レジスタ１３３，１３４のうち、書込条件に応じてセレクタ１３１，１３２によって切り替えられた方に取り込まれて保持される。
一方、制御部１４側では、ＤＦＦ１１１からのアドレスが上位アドレスであれば（１１１出力）、ＪＫＦＦ１４２のＫ入力がＨＩＧＨになり（Ｋ入力）、ＪＫＦＦ１４２で書込イネーブルの立ち上がり時点で立ち下がる信号が生成されて使用不可の制御信号として受け手側に送出される（１４出力）。
【００２３】
これに対して、ＤＦＦ１１１からのアドレスが下位アドレスであれば（１１１出力）、ＪＫＦＦ１４２のＪ入力がＨＩＧＨになり（Ｊ入力）、ＪＫＦＦ１４２で書込イネーブルの立ち上がり時点で立ち上がる信号が生成されて使用可の制御信号として受け手側に送出される（１４出力）。
図３は、本発明の第２実施形態を示す概略構成図である。
【００２４】
インターフェース２０は、第１実施形態と同様に、入力部１１、デコーダ１２及び書込保持部１３を有する他、第１実施形態と構成が異なる制御部２４を備えている。そこで、第１実施形態と同様のブロックについての説明は省略し、異なるブロックについて説明すると、制御部２４は、デコーダ１４１及びＪＫＦＦ１４２を有する他、ＪＫＦＦ１４２からの制御信号をシステムクロック（受け手側のクロック）に同期させるＤＦＦ２４３を具備している。
【００２５】
なお、レジスタ構成の簡素化については、第１実施形態と同様に従来例と比較すると、書込保持部１３では２個のレジスタ１３３，１３４（１６ビット）が必要となる一方、制御部２４ではＪＫＦＦ１４２及びＤＦＦ２４３（２ビット）が必要となるので、全体で１８ビットの構成となって、図５の従来例よりも約４０％の削減効果が得られる。
【００２６】
図４は、上記構成における各入出力信号のタイミングを示す図で、この図を用いて制御部２４の動作について説明する。
ＤＦＦ１１１からのアドレスが上位アドレスであれば（１１１出力）、ＪＫＦＦ１４２のＫ入力がＨＩＧＨになり（Ｋ入力）、ＪＫＦＦ１４２で書込イネーブルの立ち上がり時点で立ち下がる信号が生成される（１４２出力）。次いで、この生成された信号は、システムクロックに同期した後、使用不可の制御信号として受け手側に送出される（２４出力）。
【００２７】
一方、ＤＦＦ１１１からのアドレスが下位アドレスであれば（１１１出力）、ＪＫＦＦ１４２のＪ入力がＨＩＧＨになり（Ｊ入力）、ＪＫＦＦ１４２で書込イネーブルの立ち上がり時点で立ち上がる信号が生成される（１４２出力）。次いで、この生成された信号は、システムクロックに同期した後、使用可の制御信号として受け手側に送出される（２４出力）。
【００２８】
これにより、制御信号が受け手側のクロックに同期していない場合に生じる可能性のある不具合が回避されることになる。
以上、上記第１及び第２実施形態によれば、例えば、高機能の調光システムを実現するために、受け手側である調光制御回路に高機能のＣＰＵを搭載する場合でも、このような高機能のＣＰＵを必要としない送り手側に対して、受け手側のＣＰＵ（例えば１６ビットのＣＰＵ）のビット数よりも少ないビット数のＣＰＵ（例えば８ビットのＣＰＵ）の搭載が可能となり、それぞれの機能に応じたバランスの良い調光システムの構築が可能になる。
【００２９】
なお、上記第１及び第２実施形態では、インターフェース１０に接続される受け手側は、送り手が取り扱う２アドレス分のデータを１ワードのデータとして取り扱うものであるが、これに限らず、本発明のインターフェースに接続される受け手側は、送り手が取り扱う“２”に限定されない複数アドレス分のデータを１ワードのデータとして取り扱うものでもよい。この場合、本発明の制御手段は、アドレス入力手段で取り込まれたアドレスが１語長のデータに対して最初に取り込まれるべき順位のアドレスである場合には、書込保持手段が当該順位のアドレスに対応するデータを受け渡しのために取り込んで保持する時点から、書込データの使用を禁止する制御信号を生成する一方、アドレス入力手段で取り込まれたアドレスが１語長のデータに対して最後に取り込まれるべき順位のアドレスである場合には、書込保持手段が当該順位のアドレスに対応するデータを受け渡しのために取り込んで保持する時点から、書込データの使用を許可する制御信号を生成する。
【００３０】
【発明の効果】
以上のことから明らかなように、請求項１記載の発明によれば、送り手側の複数アドレス分のデータが受け手側で１語長のデータとして取り扱われる場合に、完全な状態の書込データを好適なタイミングで使用可能にし得るとともに、不完全な状態の書込データの使用を禁止し得る他、各アドレス毎のデータ受け渡し用の構成を簡素化することが可能になる。
【００３１】
請求項２記載の発明によれば、制御信号が受け手側のクロックに同期していない場合に生じる可能性のある不具合を回避することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す概略構成図である。
【図２】図１の構成における各入出力信号のタイミングを示す図である。
【図３】本発明の第２実施形態を示す概略構成図である。
【図４】図３の構成における各入出力信号のタイミングを示す図である。
【図５】従来のインターフェースの概略構成図である。
【図６】図５の構成における各入出力信号のタイミングを示す図である。
【符号の説明】
１０，２０  インターフェース
１１  入力部
１２  デコーダ
１３  書込保持部
１４，２４  制御部
１４１  デコーダ
１４２  ＪＫＦＦ
１１１，１１２，１１３，１１４，２４３  ＤＦＦ
１３１，１３２  セレクタ
１３３，１３４  レジスタ（ＤＦＦ）
【図１】
0004012298.tif 000002
【図２】
0004012298.tif 000003
【図３】
0004012298.tif 000004
【図４】
0004012298.tif 000005
【図５】
0004012298.tif 000006
【図６】
0004012298.tif 000007