(57)【特許請求の範囲】
【請求項１】
再利用可能な論理回路モジュールを複数組合わせてシステムＬＳＩを構成する論理回路モジュールであって、前記論理回路モジュールは、演算処理回路と、他の論理回路モジュールとの信号の入出力を行う消費電力制御インタフェースと、前記他の論理回路モジュールの動作状況が設定され、前記演算処理回路から入力された信号に基づいてレジスタ値が変更される消費電力制御レジスタと、前記他の論理回路モジュールからの電圧を入力し、入力された電圧を前記消費電力制御レジスタからの制御信号に基づいて変換し、変換後の電圧を出力する電源回路と、前記消費電力制御レジスタからの制御信号に基づいてクロック信号を生成し、生成されたクロック信号を出力するクロック生成回路と、前記クロック生成回路で生成されたクロック信号に基づいて、他の倫理回路モジュールから入力された信号を同期化し、同期化されたクロック信号を出力する同期化回路と、を有することを特徴とする論理回路モジュール。
【請求項２】
請求項１記載の論理回路モジュールにおいて、前記他の論理回路モジュールから入力される電圧に対して、前記演算処理回路の電圧に信号の振幅変換を行う双方向電圧レベルシフタを有することを特徴とする論理回路モジュール。
【請求項３】
請求項１記載の論理回路モジュールにおいて、前記消費電力制御インタフェースは、前記他の論理回路モジュールから前記他の論理回路モジュールの消費電力を増加または減少させる要求信号を受信することを特徴とする論理回路モジュール。
【請求項４】
請求項１記載の論理回路モジュールにおいて、前記消費電力制御インタフェースは、前記電源回路から出力された電圧を前記他の論理回路モジュールへ出力することを特徴とする論理回路モジュール。
【請求項５】
請求項１記載の論理回路モジュールにおいて、前記消費電力制御インタフェースは、前記クロック生成回路で生成されたクロック信号を前記他の論理回路モジュールへ出力することを特徴とする論理回路モジュール。
【請求項６】
請求項１記載の論理回路モジュールにおいて、前記他の論理回路モジュールからの消費電力要求信号を記憶する消費電力要求状態レジスタを有し、前記演算処理回路は、前記消費電力要求状態レジスタのレジスタ値に基づいて、前記消費電力制御レジスタのレジスタ値を変更することを特徴とする論理回路モジュール。
【請求項７】
請求項１記載の論理回路モジュールにおいて、自己の処理負荷を判定し、判定結果を出力する負荷判定回路を有することを特徴とする論理回路モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、論理回路モジュールもしくは該モジュールを記憶した記憶媒体を有する半導体集積回路に関するものであり、更に詳細には自己以外の消費電力制御機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】
従来、半導体集積回路においてその消費電力を減少させる方法として、特開平０７−２０９６８号公報記載の例がある。これは電圧と周波数を動的に変更することによってコンピュータの消費電力を減少させる方法について述べた公報で、電圧およびクロック速度の両方を動的に減少させることにより、コンピュータシステムにおける電力消費を減少させることを目的としている。
【０００３】
外部とのインタフェースを設けたものとしては、特開平０６−２０２７５３号公報記載の「コンピュータシステム及びプロセッサのクロックを停止する方法」がある。これは論理回路の外部i/fとしてクロック制御信号入力を設けたものである。この外部i/fから入力する信号により、プロセッサが既知の状態にあることを保証しながら、プロセッサが現在実行している命令に関係なくＣＰＵのクロックを任意の時に停止することが可能となっている。
【０００４】
また特開平２０００-１３２２６３号公報に開示の「集積回路及びコンピュータシステム」では、個々の集積回路内の異なったモジュールにおいて、共通のモニタクロックを設け、能動的パワーダウン制御と受動的パワーダウン制御とを組合わせて、全体的電力消費を削減している。
【０００５】
【発明が解決しようとする課題】
しかしながら上記従来例では、再利用可能な論理回路モジュール（ＩＰコア、ＩＰとはIntellectual Propertyの略）を複数組み合わせることによって構成するシステムＬＳＩを作成する場合について十分な考慮がなされていない。一般にＩＰコアを組合わせてシステムＬＳＩを構成する場合、ＩＰコア設計時には、同一システムＬＳＩ内にどのようなＩＰコア配置されるかは、定まっていない（図２２）。また、上記従来例において、消費電力の制御のために電源電圧制御を行う技術について述べられているが、システムＬＳＩにおいて、一部の回路モジュールのみ電源電圧を変更し動作させる方法について開示されていない。
【０００６】
本発明の目的は、システムＬＳＩ化時の消費電力制御に対応する論理回路モジュールもしくは該モジュールを記憶した記憶媒体を提供することにある。
【０００７】
本発明の他の目的は、ＩＰコアレベルでの消費電力制御を可能とする論理回路モジュールもしくは該モジュールを記憶した記憶媒体を提供することにある。
【０００８】
本発明の他の目的は、システムＬＳＩ構成時に、システムＬＳＩ設計者がシステムＬＳＩの消費電力制御のための仕様入力を容易にする方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の特徴は、演算処理回路を内蔵する論理回路モジュールにおいて、他の論理回路モジュールにより制御される消費電力制御機能及びインタフェースを有することにある。
【００１０】
本発明の他の特徴は、演算処理回路を内蔵する論理回路モジュールにおいて、他の論理回路モジュールに対する消費電力制御機能及びインタフェースを有することにある。
【００１１】
本発明では、他ＩＰコアの消費電力制御のインタフェースやレジスタなどのハードウェア資源を用意し、それらをソフトウェアで制御することにより、システムＬＳＩ化時の消費電力制御に対応する。
【００１２】
また本発明では、ＩＰコアレベルでの消費電力制御を可能とする。また、システムＬＳＩ構成時に、システムＬＳＩ設計者がシステムＬＳＩの消費電力制御のための仕様入力を容易にする方法を提供する。
【００１３】
【発明の実施の形態】
以下、本発明の第一の実施例を図面を参照して詳細に説明する。
まずはじめに、本発明を適用したＩＰコアを用いてシステムＬＳＩを設計する過程について述べ、次に本発明を適用したシステムＬＳＩを用いたシステムの、全体の具体的構成について説明する。そして、システムの動作例について説明する。
【００１４】
図２２に本実施例のシステムＬＳＩとそれを構成するＩＰコアの関係の概要について示す。
図２２において、2201はシステムＬＳＩ、2202〜2205はシステムＬＳＩに配置されたコア、である。
【００１５】
システムＬＳＩ設計者は、設計しようとするシステムＬＳＩの仕様から、どのようなコアが必要であるか選定する。そして、図２２に示すように、コア提供者1〜4より、コアの提供を受ける（購入する）。一般的には、システムＬＳＩ設計者がＩＰコアの提供を受ける方法は、設計情報を記憶させた記憶媒体により提供を受けるか、またはネットワーク経由で前記記憶媒体に保存されている情報と同等の情報の提供を受ける。通常、ＩＰコア設計時には、どのようなシステムＬＳＩに使用されるのかは決まっていない。そのため、この点を考慮していない従来技術を用いて、ＩＰコアレベルで消費電力制御を行うシステムＬＳＩを設計することは容易ではない。本発明では、ＩＰコアに消費電力インタフェースを導入することにより、この問題を解決した。
【００１６】
図２６は、システムＬＳＩ設計作業に用いるワークステーション・システムである。
2604はディスプレイ装置、2603はワークステーション、2601はマウス、2602はキーボード、2605はネットワーク、である。前記ワークステーション2603上で実行されるシステムＬＳＩ設計ツール（ソフトウェア）の全体フローを図２５に示す。
【００１７】
図２５は、ワークステーション2603上で実行されるシステムＬＳＩ設計ツールの全体フローである。
図２５において、2501は設計ファイル入力処理、2502はコア仕様選択処理、2503はコア信号線接続処理、2504は設計ファイル出力処理、である。
【００１８】
設計ファイル入力処理2501は、コア提供者から受け取ったＩＰコアの情報を読み込む処理である。
【００１９】
コア仕様選択処理2502は、ＩＰコアの消費電力制御に関する仕様についてグラフィカルなインタフェースにより指定する処理である。本処理については図２０を用いて説明する（後述）。
【００２０】
コア信号線接続処理2503は、ＩＰコア間の消費電力制御以外の一般の信号線の接続をグラフィカルなインタフェースにより作業者が作業し、その結果と、コア仕様選択処理2503によって決定された結果と、これら２つの結果を用いてＩＰコア間の信号線及び電源線の接続を行う。さらにその際、ＩＰコア間の信号線接続の両端において、電源電圧に差異が発生する可能性がある場合には、レベルシフタ回路（後述）を自動的に挿入する処理を行う。例えば図２における242、243がレベルシフタ回路である。本実施例では、ＩＰコア間の接続信号線はすべて５Ｖの信号振幅で動作しているとする。また、各ＩＰコア内部では状況に応じて、１．８Ｖまたは３．３Ｖの信号振幅にて動作しているとする。
【００２１】
設計ファイル出力処理2504は、2501〜2503までの処理が終わった設計ファイルをファイルまたは記憶媒体に出力する処理である。ここで出力された設計ファイルは、システムＬＳＩ設計の次行程である、論理合成ツールによる処理の入力ファイルとなる。システムＬＳＩ設計の全行程が終了し、最終設計ファイルがシステムＬＳＩ製造行程に渡されると、半導体製造ラインでの製造作業の後、システムＬＳＩのチップが得られる。
【００２２】
図２０に、消費電力制御に関する仕様をグラフィカルなインタフェースによる操作により決定する様子を示す。
図２０において、2000はワークステーション表示画面、2001は主演算回路画像、2002は通信処理回路画像、2004はコーディング・デコーディング回路画像、2003はバッファ処理回路画像、2005は外部電源回路画像、2006は外部クロック生成回路画像、2017は消費電力制御レジスタ画像、2014は消費電力状態レジスタ画像、2015は電源出力画像、2016はクロック出力画像、2007、2009、2012は電源入力画像、2008、2010、2013はクロック入力画像、2011、2003は状態出力回路画像、2018〜2021は消費電力制御インタフェース、2024〜2033は接続画像、である。
【００２３】
システムＬＳＩ設計者は、主演算回路画像2001、通信処理回路画像2002、コーディング・デコーディング回路画像2004、バッファ処理回路画像2003、を表示画面2000に示す通りに配置する。
【００２４】
電源出力画像2015及びクロック出力画像2016に表示された”(2)狽ヘ、それぞれ出力が仕様として２本分あるという意味である。（同様に、消費電力制御レジスタ画像2017、消費電力状態レジスタ画像2014の”(6)狽ヘ、仕様として６本分のレジスタbitがあるということを示す。）ここでシステムＬＳＩ設計者は、主演算回路の電源出力とクロック出力により、バッファ処理回路とコーディングデコーディング処理回路を制御することと決めたとする。システムＬＳＩ設計者は、電源処理画像2015と電源入力画像2012、2009とを接続画像2031及び2028により接続する。また、システムＬＳＩ設計者は、クロック出力画像2016と、クロック入力2013、2010とを接続する。また、性能向上要求信号の接続として、状態出力回路画像2011、2003と、消費電力要求状態レジスタ2014とを接続する。次にシステムＬＳＩ設計者は、外部の電源とクロック生成回路を用意する。外部電源画像2005、外部クロック生成回路2006、とを画像内に配置し、消費電力制御レジスタ2017と外部電源回路画像2005、外部クロック生成回路2006とを接続する。また、システムＬＳＩ設計者は、接続画像2025及び接続画像2026により示される接続、さらに、接続画像2033により示される接続を行う。これらの作業により、消費電力制御インタフェース2018〜2021の部においては、自動的に消費電力制御のための信号接続及び電源接続が生成される。
【００２５】
図２１を用いて、自動的に生成された消費電力インタフェースである信号接続及び電源接続について説明する。
図２１(a)に、後述する図２の主演算回路についてのシステムＬＳＩ設計情報を示す。これはハードウェア記述言語により定義された情報である。
【００２６】
１行目は、主演算回路の名前が main であることを示している。また、図２の信号線106についての記述 sig106 があることがわかる。
２行目は、コメント文であり、設計情報としては意味はなく、ただ読みやすさのために出力されている行である。
【００２７】
３行目〜６行目は、消費電力インタフェースとして、sig113、sig111、sig123、sig121、sig114、sig122の信号線が割り当てられていることが分かる。これが入力信号線なのか、あるいは出力信号線なのか、あるいは入出力信号線なのか、については、７行目から１０行目の記述で指定している。
【００２８】
図２１(b)に、後述する図２のバッファ処理回路についてのシステムＬＳＩ設計情報を示す。これはハードウェア記述言語により定義された情報である。
【００２９】
１行目は、主演算回路の名前が buf であることを示している。また、図３の信号線117についての記述 sig117 があることがわかる。
２行目は、コメント文であり、設計情報としては意味はなく、ただ読みやすさのために出力されている行である。
【００３０】
３行目〜６行目は、消費電力インタフェースとして、sig144、sig123、sig113、sig118の信号線が割り当てられていることが分かる。これが入力信号線なのか、あるいは出力信号線なのか、あるいは入出力信号線なのか、については、５〜７行目の記述で指定している。図２１(a)、(b)において、同一の信号名（例えばsig113など）は、main と buf において sig113 と書いてある場所（ポート）が接続されていることを示している。
【００３１】
図７に、本発明を適用した情報処理回路の全体構成を示す。
図７において、701はディスプレイ装置、702は第一の情報処理装置、703はキーボード、704はマウス、705はエレベータ装置、706は第二の情報処理装置、 121から123はシリアル通信用の信号線、605はI/O用の信号線、610はネットワーク、である。
【００３２】
情報処理装置702は、キーボード703とマウス704から操作者の入力を受理し、信号線121、信号線122、信号線123より制御対象の各部位と通信を行い、信号線605経由でセンサ情報入力を受け付け、信号線605経由でエレベータに付属する表示器のための情報出力を行う。さらに情報処理回路702は、ネットワーク610経由で他の情報処理回路706と情報の授受を行い、ディスプレイ701に情報処理経過等を表示する。本発明の適用例として、エレベータの制御装置について示すが、エレベータ装置以外の制御対象であっても、同様に制御可能である。
【００３３】
図６に、本発明のシステムＬＳＩを利用したボードを示す。本ボードは、図７の情報処理回路702に内蔵されている。
図６において、601は情報処理ボード、602はリードオンリーメモリ（ＲＯＭ）、603はランダムアクセスメモリ（ＲＡＭ）、101は第一のシステムＬＳＩ、608は第二のシステムＬＳＩ、606はバス、610はネットワーク、である。
【００３４】
ＲＯＭ602及びＲＡＭ603には、システムＬＳＩ101、102に内蔵された演算装置のためのプログラムやデータが格納されおり、バス606経由で利用される。
【００３５】
システムＬＳＩ101は、信号線117を経由して、エレベータ装置にある各種センサから情報を受け取り、また、信号線117に対してエレベータ装置内の表示装置のための制御情報を出力する。さらにシステムＬＳＩ101は、ＲＯＭ602やＲＡＭ603に格納されたプログラムやデータを利用し、ＲＡＭ603に途中結果データを出力する。またシステムＬＳＩ608と、信号線140を経由して消費電力制御情報の授受を行い、ボード全体の消費電力管理を行う。システムＬＳＩ608はネットワーク接続機能を有するシステムＬＳＩで、システムＬＳＩ101と協調してエレベータ705の制御を行う。
【００３６】
図１に、本発明を用いたシステムＬＳＩの構成例を示す。
図１において、101はシステムＬＳＩ、102は主演算処理回路、103はバッファ処理回路、104は通信処理回路、105はコーディング・デコーディング（ＣＯＤＥＣ）処理回路、107はバス、130はクロック生成回路、131は電源回路である。
【００３７】
主演算処理回路102は、信号線106経由で、システムLSIに外付けのメモリと、命令アクセス及びデータアクセスを行い、信号線108にクロック周波数制御信号を出力し、信号線109に電源制御信号を出力する。信号線111から消費電力制御情報を受け取る。また主演算回路102は電源線123、122を経由して、バッファ処理回路103、ＣＯＤＥＣ処理回路105の電源供給を行い、信号線114、信号線121を経由して、バッファ処理回路103、ＣＯＤＥＣ処理回路105に、クロック信号を出力する。また主演算処理回路102は、信号線113からバッファ処理回路103の消費電力制御のための性能向上要求信号を受け取る。また主演算処理回路102は、信号線115とバス107を経由して、バッファ処理回路103、通信処理回路104、ＣＯＤＥＣ処理回路105と情報を交換し、演算処理を行う。
【００３８】
バッファ処理回路103は、信号線117から符号化データを受け取り、信号線118を通じて、ＣＯＤＥＣ処理回路105に符号化データを出力し、また、信号線118を通じて復号化データを受け取る。また、バッファ処理回路103は、信号線118を通じて符号化データを受け取り、信号線117に符号化データを出力する。
【００３９】
通信処理回路104は、３チャンネル分の信号線121、信号線122、信号線123から信号を受け取り、受信処理を行う。また信号線121、122、123へ信号を出力する送信処理を行う。
【００４０】
ＣＯＤＥＣ処理回路105は、信号線118を経由して符号化または復号化するためのデータの授受を行い、信号線121を通じて主演算回路102からクロック信号を受け取り、電源線122から電源の供給を受ける。
【００４１】
クロック生成回路130は、信号線108よりクロック周波数制御信号を受け取り、制御信号により指示された周波数のクロック信号を、信号線120に出力する。
【００４２】
電源回路131は、信号線109より電源制御信号を受け取り、制御信号により指示された電圧を生成し、電源を電源線119経由で通信処理回路に供給する。
【００４３】
通信処理回路104は、信号線121〜123経由でエレベータの制御用装置と通信を行い、信号線120よりクロック信号を受け取り、電源線119より電源の供給を受け、信号線111に性能向上要求信号を出力し、信号線124を経由して通信データを他論理回路モジュールとやりとりする。
【００４４】
図２に、図１における主演算処理回路102の構成例を示す。
図２において、201は中央演算装置（ＣＰＵ）、202は消費電力制御レジスタ、230は消費電力要求状態レジスタ、203は電源回路、204はクロック生成回路、222〜223、270は同期化回路、240〜241は双方向電圧レベルシフタ、242〜245は電圧レベルシフタ、260〜262は消費電力制御インタフェース、265と266はバッファ、である。双方向レベルシフタについては図４(b)で説明する。レベルシフタについては、図１７の説明のところで述べる。
【００４５】
ＣＰＵ201は、レジスタ202へのアクセスを信号線215経由で行い、信号線263経由でチップ外部へのアクセスを行い、信号線260経由で、センサ情報、エレベータ装置への表示情報の授受を行う。ＣＰＵ201は信号線210を経由してレジスタ230へのアクセスを行う。
【００４６】
消費電力制御レジスタ202は、信号線215を経由してレジスタセット信号またはレジスタリセット信号を受け取り、前記レジスタの値を変更する。消費電力制御レジスタ202には、システムＬＳＩ101内の各モジュール（主演算回路102、バッファ回路103、通信処理回路104、ＣＯＤＥＣ処理回路105）の現在の動作状況が保存されている。
【００４７】
電源203は、信号線217より制御信号を受け取り、図示されていない電源線よりシステムＬＳＩ外部から電源の供給を受け、電圧変換を行い、電源線230、電源線123、電源線121に電源を出力する。この電源出力は１．８Ｖまたは３．３Ｖであるとする。一般に、ある論理回路の消費電力は、電源電圧の二乗に比例することが知られている。ある論理回路の電源電圧を下げると、その論理回路の最高動作周波数は下がるが消費電力を減らすことができる。その電源線230に供給された電源により、主演算処理回路102(CPU201、レジスタ202など)が動作する。従来は電源203のような回路をIPコア内に配置するということはほとんど行われなかった。その主な理由は、電源を同一チップ上に形成することが技術的に困難だったからである。しかしながら、近年、電源を同一チップ上に形成することが可能となった。論理回路とともに電源も同一チップ上に形成できるならば、電源をIPコアに内蔵させることにより、電源についての取り扱いも、IPコア間を接続する信号線と統一的に取り扱うことが可能となるため、システムLSI設計者にとって、システムLSI設計作業が容易になる。なお、ここで述べた「電源」とは、「電圧変換回路」のことであり、例えばＤＣ／ＤＣコンバータや、ＶＲＭ（Voltage Regulation Module）のようなものを指す。
【００４８】
クロック生成回路204は、信号線218より制御信号を受け取り、信号線231、信号線114、信号線122にクロック信号を出力する。クロック信号は、15MHzまたは90MHzであるとする。信号線231に供給されたクロック信号により、主演算回路102(CPU201、レジスタ202など)が動作する。一般に、ある論理回路の消費電力は、動作クロック周波数に比例することが知られている。ある論理回路のクロック周波数を下げると、その演算処理性能（動作スピード）は下がるが消費電力を減らすことができる。先に延べた電源電圧の制御と、クロック周波数の制御を組み合わせることで、消費電力（すなわち性能）の制御を効果的に行うことができる。
【００４９】
消費電力要求状態レジスタ230は、信号線220及び信号線221からセット要求及びリセット要求を受け取り、レジスタの値を変更する。レジスタ230には、システムＬＳＩ内の各モジュール（主演算回路102、バッファ回路103、通信処理回路104、ＣＯＤＥＣ処理回路105）からの消費電力（すなわち性能）の要求信号が保存されている。
【００５０】
同期化回路222、223は、主演算回路102のクロック信号すなわち信号線231によって供給されるクロック信号により、信号線113、111、115からの入力信号を同期化し、それぞれ信号線220、221、260に出力する。
【００５１】
消費電力制御インタフェース260〜262は、これを経由して他コアの消費電力を制御し、システムＬＳＩ全体での消費電力制御を行うものである。
【００５２】
図３に、図１におけるバッファ処理回路103の構成図を示す。
図３において、301、302、306、307はファースト・イン・ファースト・アウト（ＦＩＦＯ）バッファ、144はクロック信号線、123は電源線、330〜334は電圧レベルシフタ、324はＯＲゲート、351は双方向電圧レベルシフタ、340、341は消費電力制御インタフェース、である。
【００５３】
ＦＩＦＯバッファ306は、信号線317より受け取ったデータをＦＩＦＯバッファリング処理をした後、信号線315にデータを出力する。またＦＩＦＯバッファ306は信号線322に「バッファにデータが存在する」ことを示すビジー信号を出力する。信号1がビジーを示す。
【００５４】
ＦＩＦＯバッファ301は、信号線312より受け取ったデータをＦＩＦＯバッファリング処理し、信号線116へ出力する。またFIFOバッファ301は信号線320に「バッファにデータが存在する」ことを示すビジー信号を出力する。信号1がビジーを示す。
【００５５】
ＦＩＦＯバッファ302は、信号線116からのデータを受け取り、ＦＩＦＯバッファリング処理を行い、信号線313にデータを出力する。またＦＩＦＯバッファ302は信号線321に「バッファにデータが存在する」ことを示すビジー信号を出力する。信号1がビジーを示す。
【００５６】
ＦＩＦＯバッファ307は、信号線312よりデータを受け取り、ＦＩＦＯバッファリング処理を行い、信号線318にデータを出力する。またFIFOバッファ307は信号線323に「バッファにデータが存在する」ことを示すビジー信号を出力する。信号1がビジーを示す。
【００５７】
レベルシフタ330は、入力信号の振幅を出力側電圧レベルまで引き上げて信号を出力側に出力する。
ＯＲゲート350は、ＦＩＦＯバッファからのビジー信号を受け、信号線113に対して、消費電力要求信号を出力する。
【００５８】
消費電力制御インタフェース340より、主演算回路102から、クロック信号と電源の供給を受ける。
消費電力制御インタフェース341より、主演算回路102に対して、消費電力要求信号を出力する。
【００５９】
図４に、図１における通信処理回路104の構成図を示す。
図４において、401は中央演算回路（ＣＰＵ）、402はリードオンリーメモリ（ＲＯＭ）、403はランダムアクセスメモリ（ＲＡＭ）、404から406は通信回路、423は負荷判定回路、433及び434はレベルシフタ、460、450〜452は双方向レベルシフタ、470は消費電力制御インタフェース、119は電源線、120はクロック信号線、である。
【００６０】
ＣＰＵ401は、ＲＯＭ402およびＲＡＭ403へアクセスを行い、プログラムの読み込み及びデータの読み書きを行い、情報処理を行う。ＣＰＵ401は、信号線481を通じて、負荷判定回路内の条件設定のためのレジスタに書き込みをし、条件設定を行うことが可能である。
【００６１】
通信回路404は、信号線121を経由して、エレベータ装置のマイコンから情報を受け取る。
通信回路405、通信回路405についても、通信回路404と同様である。
【００６２】
負荷判定回路423は、信号線420、信号線421、信号線422から情報を受け取り、通信処理回路104全体の負荷状況について判定し、判定結果を性能向上要求信号として、信号線443に出力する。具体的には、信号線430、431、432の３つのチャンネルすべて同時に受信または送信の動作を行う場合に、負荷高と判定し、信号線443に1を出力し、それ以外は0を出力する。負荷判定回路が負荷高と判定する条件は変更可能であり、負荷判定回路内にあるレジスタで、その判定条件（チャンネル数）を設定する。
【００６３】
図４(b)に、双方向電圧レベルシフタ460の構成図を示す。470、471はバッファ、472はレベルシフタである。信号線473から入力された信号は、バッファ471とレベルシフタ472を経由し、信号振幅を出力側（図４(a)の信号線124側）のレベルにアップさせて出力する。本実施例では、入力側は１．８Ｖまたは３．３Ｖ、出力側は５Ｖであるとしている。本明細書の双方向電圧レベルシフタは、すべて図４(b)に示したものと同様の構成である。
【００６４】
図５に、図１におけるＣＯＤＥＣ処理回路105の構成図を示す。
図５において、502はコーディング処理回路、508はデコーディング処理回路、121はクロック信号線、122は電源線、510と511はバッファ、520は消費電力制御インタフェース、である。
【００６５】
コーディング処理回路502は、信号線501から符号化前データを受け取り、信号線512に符号化データを出力する。
デコーディング処理回路508は、信号線505から復号化前データを受け取り、信号線506に復号化データを出力する。
本実施例では、符号として誤り訂正符号を用いることを想定している。
なお、ＣＯＤＥＣ処理回路105は、バッファ処理回路103と同じ電圧で動作するため、信号線にレベルシフタ回路は必要ない。
【００６６】
図１４に、消費電力要求状態レジスタ230の構成図を示す。
図１４において、1401は6bitのレジスタ、1403は定数出力回路、である。
レジスタ1401は、6bitのレジスタであり、各bitは信号入力によりセット及びリセットが可能なフリップフロップにより構成されている。それぞれのbitは、システムLSI内のコアの性能向上要求を記憶するためのbitである。1が性能向上要求ありで、0が性能向上要求なし、である。
【００６７】
定数出力回路1403は、0を出力しつづけ、レジスタ1401のbit2からbit5に0を供給しつづける。図１４(a)では、bit2からbit5までが使用されていない。使用されないbitに0を供給しつづける定数回路と、その定数回路出力のレジスタ入力への接続は、コア仕様選択処理2502のところで、入力仕様から自動的に生成されたものである。定数回路を自動的に生成するかわりに、図１４(b)のように、使用しないレジスタを削除した回路を生成する、という方法も考えられる。
【００６８】
図１５に、消費電力制御レジスタ202の構成図を示す。
図１５(a)において、1501は6bitのレジスタ、1503と1504、1510〜1513はタイミング調整回路、である。
【００６９】
レジスタ1501は、6bitのレジスタである、各bitは信号入力によりセット及びリセットが可能なフリップフロップにより構成されている。それぞれのbitは、システムLSI内のコア動作状況を記憶するためのbitである。1が消費電力大（高性能）モードで動作中、0が消費電力小（低性能）モードで動作中、である。本実施例では、bit0はバッファ処理回路103、bit1は通信処理回路104、のためのbitである。図１５(a)では、bit2からbit5までが使用されていない。よって、タイミング調整回路1510〜1513も使用されていない。
【００７０】
タイミング調整回路1503の動作について、図１９を参照して説明する。
信号線1505の信号が図に示すように0から1に立ち上がると(1)、信号線217がほぼ同時に0から1に立ち上がり、信号線218はクロック周期で数クロック程度遅れて立ち上がる(2)。また、信号線1505の信号が図に示すように1から0に立ち下がると(3)、信号線218がほぼ同時に1から0に立ち下がり、信号線217はクロック周期で数クロック程度遅れて立ち下がる(4)。高いクロック周波数で動作するためには、より高い電源電圧が必要であるため、電源の制御とクロック周波数の制御はこのタイミングで行っている。
【００７１】
図１７に、図２における電圧レベルシフタ回路241の構成例を示す。
入力信号としてHighが(1)から入力されると、(2)はLowとなり、(3)において右から左に電流が流れ、(5)がオン、(6)がオフとなり、信号出力側(7)もHighとなる。
一方、入力信号としてLowが(1)から入力されると、(2)はHighとなり、(3)はオフし、(5)はオフ、(6)はオンとなり、信号出力側(7)もLowとなる。
【００７２】
信号入力側よりも信号出力側の動作電圧が高い場合には(図２７(a))、図１７に示すようなレベルシフタ回路が必要となる(図２７(b))。図２７(b)において、2704は入力側電源線、2708は入力側信号線、2706は出力側電源線、2709は出力側信号線、である。一方、電圧の関係が逆の場合には、図１７(1)手前最終段の回路（図示せず）の論理閾値を図１７(2)の先（図示せず）の論理閾値を一致させ、図１７(2)の先の入力耐圧を図１７(1)手前側以上に定めれば、電圧レベルシフタ回路は不要である(図２７(c))。
【００７３】
また、電圧レベルシフタ回路241以外の本実施例で述べた電圧レベルシフタについても同様である。なお、本実施例では、入力側電源入力（１．８Ｖまたは３．３Ｖ）、出力側電源入力（５Ｖ）について図示を省略している。図２について、出力側電源入力を省略せずに表記したものを、図１６に示す。図１６において、2810、2811、2801、2802、2805が出力側電源入力である。入力側電源入力は電源線230により供給されているとする。
なお、双方向電圧レベルシフタの動作については、図４(b)で説明した通りである。
【００７４】
図１８に、同期化回路222の構成図を示す。
図１８において、1802、1803はフリップフロップ、1805はコア内部側クロック信号線である。
【００７５】
同期化回路222は、コア外部信号（他コアからの出力信号）側のクロックに同期して変化する信号を信号線1801経由で受け取り、フリップフロップ２段を経由して、信号線1804に出力することにより、同期化を行っている。フリップフロップ1802の入力信号は他コアのクロック信号に同期して変化する信号であるため、コア内部クロック信号の変化とほぼ同時に信号線1801の信号が変化する可能性がある。その場合、フリップフロップ1802の出力信号が確定するまでに通常より長い時間（ただし出力側クロックの１クロック未満）がかかることが知られている。そのため、フリップフロップ1802の信号をそのまま他論理回路で使用した場合、フリップフロップ間のディレイ値が容易に（出力側）クロック周期を超えてしまい、一般にフリップフロップ間を１クロック内のディレイ値とする同期式回路の制限に違反する。そこで、フリップフロップ1802の信号は、すぐにフリップフロップ1803で受けることとにより、同期化を行う。
【００７６】
本実施例のように、例えば主演算回路102がバッファ制御回路103のクロック信号を供給する場合には、バッファ制御回路103のクロック信号を主演算回路102が制御可能であり、図１８に示したような同期回路がいらないよう、そのクロック信号の制御を行うことも考えられる。
【００７７】
次に図８と図９を参照して、システムの動作例について説明する。
図８は、システムの第一の動作例で、信号線117経由でデータ受信動作を行った場合の動作を示すタイミングチャートである。
【００７８】
まず、データ受信動作のうち、データ受信開始時について説明する。
図８の(1)のタイミングからバッファ回路103にデータが受信されはじめる。ＦＩＦＯ306に受信データが溜まり始めると、信号線322が信号0から信号1に変更する。信号線320〜323の初期値は0であり、いま信号線322が信号1となったので、信号線113が0から1に変化する。これが主演算処理回路102への消費電力を増やす要求（性能向上の要求）信号となる。主演算処理回路102は信号線113の0から1への信号変化受理すると、レジスタ230のビット0に1がセットされる(図８の(2))。ビット0はバッファ処理回路用、ビット1は通信処理回路用のビットである。この割り当ては、信号線113がビット0に、信号線111がビット1に、接続されているということによりなされており、CPU201で実行されるソフトウェアによりその割り当てが認識されている。レジスタ230のビット0、すなわちレジスタ1401のビット0に、1がセットされると、CPU201で実行されているソフトウェアは、定期的にレジスタ230の値をリードしており、バッファ処理回路103からの性能向上要求を認識する。CPU201は、バッファ処理回路103からの性能向上要求を認識すると、レジスタ202のバッファ処理回路103の性能向上設定レジスタに1を設定する。レジスタ202においてバッファ処理回路103の性能向上設定レジスタが0から1に変化すると、性能指示回路1503から動作電圧及び動作周波数の変更要求が電源回路203とクロック生成回路204に出力される。消費電力を増やす場合（性能向上を行う場合）、電源電圧をあげ、その後にクロック周波数をあげる(図８の(3))。また、バッファ処理回路103についても、同様に電源電圧とクロック周波数があがる((図８の(3)')。これは、本システムLSIの構成から、バッファ処理回路103で受信したデータによりバッファ処理回路103の性能向上が必要であるからである。これはシステムLSIのソフトウェア開発時に、バッファ処理回路103の動作性能向上時には、ＣＯＤＥＣ回路105の性能向上も行うように、ソフトウェアを作成する。
【００７９】
また、両者の回路において動作速度の違いによる不具合が発生しないよう、主演算処理回路101で動作するソフトウェアが、例えば、動作が速い側から遅い側へアクセスを行う場合には、動作にウェイトを挿入するなどの適切な処理を行っている。
【００８０】
次に、データ受信動作のうち、データ受信終了時について説明する。
図８の(4)のタイミングで、バッファ回路103のデータ受信が終了したとする。
その場合、ＦＩＦＯ306の受信データは空となり、信号線322の信号1が信号0に変化し、ここでＦＩＦＯ301も空であれば、信号線113の性能向上要求が取り下げられ、そうでない場合には、ＦＩＦＯ301が空になった時点で前記性能向上要求が取り下げられる。前記性能向上要求信号が取り下げられると、レジスタ230のbit0がリセットされ、バッファ処理回路103に供給されるクロック周波数が低くなり、電源電圧も低くなる。ＣＯＤＥＣ処理回路105についても同様である。一般に、クロック生成回路において、クロック信号を変化させる場合には、変化後のクロック信号が出力されるまでに、ある短い一定時間の猶予が必要であり、本実施例ではその間のシステムの動作は安定に停止しているとする。
【００８１】
次に図９を参照して、第二の動作例である、信号線1021〜1023経由で通信処理回路109がデータを受信したときの動作例について説明する。
まず、データ受信動作のうち、データ受信開始時について説明する。
【００８２】
図９の(1)-1のタイミングから通信処理回路104にデータが受信されはじめる。
(1)-1のタイミング、(1)-2のタイミング、(1)-3のタイミングで、それぞれ信号線1021、信号線1022、信号線1023からデータが受信されはじめている。このとき、通信回路404、通信回路405、通信回路406の動作がそれぞれ開始される。前記３つの通信回路で受信されたデータは、ＣＰＵ401によってデータ種別の判定や必要な情報処理が施され、制御対象であるエレベータシステムにとって重要な情報は主演算回路の102へデータが伝えられる。ここで、CPU401の処理性能上、低消費電力の動作モードでは、通信回路２つ分までの同時処理が可能であり、通信回路３つ分の処理は高性能処理モードでのみ可能である。よって、(1)-3のタイミングで、負荷判定回路423が高負荷であることを判定し、信号線111に信号1を出力する。主演算回路102は信号線111から信号1により、レジスタ230内の通信処理回路のためのレジスタビットbit1に1がセットされる。CPU201で実行されているソフトウェアにより、通信処理回路104の消費電力を増やしたい（性能向上させたい）という要求を認識し、レジスタ202の通信処理回路のためのビットに1を設定する。その結果、信号線109の信号が0から1に変化し、その後、信号線108の信号が0から1に変化する。信号線109は通信処理回路104の動作電圧を指示し、信号線108は通信処理回路104の動作周波数を指示する。主演算処理回路102は、信号線111の0から1への信号変化を認識すると、レジスタ202の通信処理回路のbitを1に設定する。これによりタイミング調整回路1504から動作電圧及び動作周波数の変更要求が電源回路131とクロック生成回路130に出力される。消費電力を増やす場合（性能向上を行う場合）、電源電圧をあげ、その後にクロック周波数をあげる(図９の(3))。
【００８３】
次に、データ受信動作のうち、データ受信終了時について説明する。
図９の(4)-1のタイミングでch1が、(4)-2のタイミングでch2が、(4)-3のタイミングでch3が、受信終了したとする。その場合、通信処理回路404、通信処理回路405、通信処理回路406の処理負荷がなくなる。通信処理回路404の処理負荷がなくなった時点で、負荷判定回路423は、信号線111への出力信号を0にする。これは通信処理回路104の性能向上要求が取り下げられたことを意味する。前記性能向上要求信号が取り下げられると、ＣＰＵ401がそれぞれ認識し(5)レジスタ230のbit1がリセットされ、通信処理処理回路104に供給されるクロック周波数が低くなり、電源電圧も低くなる(6)。
以上が本発明の第一の実施例についての説明である。
【００８４】
次に本発明の第二の実施例について、図１０〜１３及び図２３、２４を参照して説明する。
図２３は、本発明の適用例であるシステムが使用される様子を示している。
2300は、システムインパッケージ・チップ（ＳＩＰ）、2301はパッケージ内のシステムチップ、2302はＲＦ(Radio Frequency）モジュール、2303は携帯端末、2304は携帯端末のための基地局、2307、2308は消費電力制御インタフェース、2305は消費電力制御のための信号線、2306はＲＦモジュール制御のための信号線、2309はバッテリ、2308はバッテリ制御のための信号線、2310は中央サーバ、である。
【００８５】
ＳＩＰ2300は、システムチップ2301とＲＦモジュール2302からなる。ＳＩＰ2300は、システム携帯端末2303に内蔵されている。
システムチップ2301は、主演算回路やバッテリ監視回路、バッファ処理回路、コーディング・デコーディング回路からなる。
【００８６】
ＲＦモジュール2302は、携帯端末2303の無線通信に関する回路を含んでおり、信号線2305と信号線2306によりシステムチップ2301によって制御される。
【００８７】
携帯端末2303は、表示画面１つ及び入力ボタンを複数個、さらに図示はしていないが、音声入出力手段を備えており、基地局2304の仲介により他の携帯端末や携帯電話機、一般の固定式電話機と通話する機能がある。また携帯端末2303は、基地局2303を経由してサーバから動画像情報や音声情報の配信を受けることが可能である。また携帯端末2303は、バッテリ切れにより電源断する直前に、「バッテリ切れ信号」を基地局2304に送信する機能がある。
【００８８】
基地局2304は、携帯端末の他端末や他電話機との通話機能をサポートし、携帯端末への情報配信を行う機能がある。また、基地局2304は、携帯端末2303が送信する「バッテリ切れ信号」を受信し、それを中央サーバ2310へ伝達する機能がある。
【００８９】
中央サーバ2310は、基地局同士を接続する役目を果たすほか、携帯端末2303から届いたバッテリ切れ信号を受理した後に、前記携帯端末2303への通話接続要求が来て、かつ、前記携帯端末2303との通信が確立できなかった場合に、「おかけになった電話は、現在バッテリ切れの可能性があります」というバッテリ切れアナウンスを通話接続要求者へ流す機能がある。
【００９０】
図１０は、システムチップ2301の構成図である。
図１０において、1050はメモリ、1002は主演算回路、1004はバッテリ監視回路、1003はバッファ処理回路、1005はコーディング・デコーディング（ＣＯＤＥＣ）回路、1051は消費電力制御インタフェース、である。
【００９１】
主演算回路1002は、メモリへプログラムアクセスまたはデータアクセスを行い、処理を進め、信号線1015を経由して、バッファ処理回路1003と情報の授受を行う。また主演算回路1002は、信号線1010を経由してバッテリの残容量状態の情報を受け取り、信号線1011を経由して、バッファ処理回路1003、ＣＯＤＥＣ処理回路1005に対して、強制低消費電力モードの指示を出す。このモードは、バッテリの残量が少ないときの動作モードである。また主演算回路1002は、信号線2306を通じてＲＦモジュール2302の制御を行う。
【００９２】
バッテリ監視装置1004は、信号線1010にバッテリ残容量情報を出力し、電源線2305を通じてバッテリの電圧監視を行い、バッテリ残容量を計算する。
【００９３】
ＣＯＤＥＣ処理回路1005は、バッファ処理回路1003で受け取ったデータの復号化及び符号化を行う。
【００９４】
バッファ処理回路1003は、信号線2306を通じてＲＦモジュールが受信したデータを受け取り、また主演算回路1002が出力したデータを信号線1015を通じて受け取る。
【００９５】
図１１は、主演算回路1002の構成図である。
図１１において、1101は中央演算処理ユニット（ＣＰＵ）、1102はレジスタ、1103は電源、1104はクロック生成回路、1106と1121は双方向レベルシフタである。
ＣＰＵ1101は、信号線2306を通じてＲＦモジュール2302を制御し、また、メモリ1050を利用して携帯端末2303全体の制御を行う。
【００９６】
レジスタ1102は、3 bitのフリップフロップからなるレジスタで、信号線1115経由のＣＰＵからの指示によりフリップフロップに保持する値をセットまたはリセットし、電源1103やクロック生成回路1104を制御するための信号を生成し、また、信号線1011に対して信号を出力する。
【００９７】
電源1103は、主演算回路1002内の各回路に電源を供給する。電源1103は、信号線1117の指示により、３．３Ｖ出力と１．８Ｖ出力とを切り替えて出力できる。
クロック生成回路1104は、主演算回路1002内のクロックが必要な各回路にクロック信号を供給する。クロック生成回路1104は、信号線1118の指示により、周波数15 MHzと90 MHzのクロック信号を出力することが可能である。
【００９８】
双方向電圧レベルシフタ1106は、主演算回路外部の電圧（５Ｖ）と、主演算回路内部の電圧（３．３Ｖまたは１．８Ｖ）とにおいて、信号の振幅変換を行う。
【００９９】
図１２は、バッファ処理回路1003の構成図である。
図１２において、1230はレベルシフタ、1201、1202、1206、1207はファーストイン・ファーストアウト（ＦＩＦＯ）バッファ、1224はＯＲゲート、1240は電源、1241はクロック生成回路、である。
【０１００】
ＦＩＦＯバッファ1201、1202、1206、1207は、通信により受信したデータを複合化し、主演算回路1101へ送る際や、主演算回路1101から来たデータを符号化する際に用いられる。また各ＦＩＦＯバッファは、それぞれ信号線1220、1221、1222、1223に対して、ビジー信号を出力する。
【０１０１】
ＯＲゲートは、信号線から入力されたデータのＯＲ（論理和）をとり、信号線1213に結果を出力する。
【０１０２】
電源1240は、バッファ処理回路1003内の各回路に電源を供給する。また、電源1240は、信号線1213から、性能向上要求信号を受理し、この信号が１のときに、電源電圧をアップ（１．８Ｖ→３．３Ｖ）する。ただし、信号線1011からの入力信号が１の際には、強制低消費電力モードであるとして、前記電源電圧アップ動作は行わない。
【０１０３】
クロック生成回路1241は、バッファ処理回路1003内のクロックが必要な各回路にクロック信号を供給する。また、クロック生成回路1241は、信号線1213から、性能向上要求信号を受理し、この信号が１のときに、クロック周波数をアップ（１５ＭＨｚ→９０ＭＨｚ）させる。ただし、信号線1011からの入力信号が１の際には、強制低消費電力モードであるとして、前記クロック周波数アップ動作は行わない。
【０１０４】
図１３は、ＣＯＤＥＣ処理回路1005の構成図である。
図１３において、1302はコーディング処理回路、1308はデコーディング処理回路、1308は負荷判定回路、1307は電源、1308はクロック生成回路、1320は消費電力制御インタフェース、である。
【０１０５】
コーディング処理回路1302は、送信するデータの符号化処理を行う。
デコーディング処理回路1308は、受信したデータの復号化処理を行う。
【０１０６】
負荷判定回路1308は、コーディング処理回路1302とデコーディング処理回路1308の負荷の大きさについて判定し、負荷大の場合には、電源1307とクロック生成回路1308に対して性能向上の指示を出す。
【０１０７】
電源1307は、ＣＯＤＥＣ処理回路1005内部に電源を供給し、負荷判定回路1308から性能向上の指示があった場合には、電源電圧をアップ（１．８Ｖ→３．３Ｖ）する。ただし、信号線1011からの入力信号が１の際には、強制低消費電力モードであるとして、前記電源電圧アップ動作は行わない。
クロック生成回路1308は、ＣＯＤＥＣ処理回路1005内部にクロック信号を供給し、負荷判定回路1308から性能向上の指示があった場合には、クロック周波数をアップ（１５ＭＨｚ→９０ＭＨｚ）する。ただし、信号線1011からの入力信号が１の際には、強制低消費電力モードであるとして、前記クロック周波数アップ動作は行わない。
【０１０８】
図２４を用いて、第二の実施例のＳＩＰ2300内の演算処理装置において動作するソフトウェアについて説明する。
図２４は、携帯端末2303で動作する５つの処理を優先度順に示したものである。
【０１０９】
通信制御処理2401は、ＲＦモジュールが受信したデータをデコーディングしたり、または携帯端末が送信するデータをコーディングする処理である。
ボタン入力受理処理2402は、携帯端末2303のボタンを操作者が押した際、それに対するレスポンス処理である。
【０１１０】
音声入出力処理2403は、携帯端末2303において、携帯電話機としての機能を実現する処理であり、また、受信した音声データを携帯端末の音声出力デバイスから出力する処理である。
【０１１１】
動画再生処理処理2403は、携帯端末2303が受信した動画像データを携帯端末の表示デバイスにて再生する処理である。
音声コマンド入力処理2405は、携帯端末2303に内蔵するマイクを経由して、操作者が入力した音声によるコマンドを解釈し実行する処理である。音声コマンドにより、ボタン入力と同等の操作が可能である。
【０１１２】
これらの処理には、図２４に示す通り、優先順位が決まっている。「バッテリ残量十分」である場合には、図２４のすべての処理が実行される。しかし、「バッテリ残量少」の場合には、通信制御処理2401、ボタン入力処理2402、音声入出力処理2403のみが実行される。
【０１１３】
本実施例では、バッテリ状態について、「バッテリ残量十分」「バッテリ残量少」の２通りについてのみであるとした。しかしながらバッテリ状態について前記２通り以外の中間状態について把握するようなバッテリ監視回路を導入することにより、先にのべたソフトウェアの優先順に、どの処理を優先させるかの判定をより柔軟に行うことが可能である。
【０１１４】
以上、第一の実施例と第二の実施例について説明した。第一の実施例は、システムＬＳＩ内部にマスターとなるモジュールがあり、それが他モジュールの消費電力と性能を制御する方式である。第二の実施例は、システムＬＳＩ内部の各モジュールが電源とクロック発生回路を持ち、各モジュールが独立して、消費電力と性能を制御する方式である。前者は、基本的にマスターとなるモジュール以外には電源とクロック発生回路は不要であり、マスター以外のモジュール（ＩＰ）設計工数が少なくて済む、あるいはシステムＬＳＩを設計する際に、電源線と信号線をほぼ同等に扱うことができ、システムＬＳＩの設計工数が少なくなるというメリットがある。後者は、各モジュール内において消費電力と性能の制御を行うため、各ＩＰコアの設計者があらかじめそのコアに特化した低消費電力方法を検討でき実装できる他、消費電力制御のためにＩＰコア間でやりとりすべき信号の本数が第一の実施例よりも少なくなる、というメリットがある。
【０１１５】
【発明の効果】
以上本発明によれば、他ＩＰコアの消費電力制御のインタフェースやレジスタなどのハードウェア資源を用意し、それらをソフトウェアで制御することにより、システムＬＳＩ化時の消費電力制御に対応する。また、電圧を変更する回路モジュールのインタフェースに電圧シフト回路を備えていることにより、一部の回路モジュールのみ電源電圧を変更して動作させることを可能とする。
【図面の簡単な説明】
【図１】  本発明の第一の実施例のシステムＬＳＩの構成図である。
【図２】  図１における主演算回路の構成図である。
【図３】  図１におけるバッファ処理回路の構成図である。
【図４】  図１における通信処理回路の構成図である。
【図５】  図１におけるコーディング・デコーディング処理回路の構成図である。
【図６】  本発明の第一の実施例のボードへの適用例である。
【図７】  本発明の第一の実施例の情報処理回路の全体構成である。
【図８】  システムの第一の動作例である。
【図９】  システムの第二の動作例である。
【図１０】  本発明の第二の実施例のシステムＬＳＩである。
【図１１】  図１０における主演算回路の構成図である。
【図１２】  図１０における通信処理回路の構成図である。
【図１３】  図１０におけるバッファ処理回路の構成図である。
【図１４】  図２におけるレジスタ230の構成図である。
【図１５】  図２におけるレジスタ202の構成図である。
【図１６】  図２において、出力側電源入力を省略しない図である。
【図１７】  図２における電圧レベルシフタの構成図である。
【図１８】  図１８は、図２における同期化回路の構成図である。
【図１９】  タイミング調整回路1503の動作を示す図である。
【図２０】  システムＬＳＩ設計ツールを操作する様子を説明する図である。
【図２１】  自動生成された消費電力インタフェースである信号接続及び電源接続について説明する図である。
【図２２】  本実施例のシステムＬＳＩとそれを構成するＩＰコアの関係図である。
【図２３】  本発明の第二の実施例であるシステムが使用される様子を示している図である。
【図２４】  第二の実施例のＳＩＰ2300内の演算処理装置において動作するソフトウェアについて説明する図である。
【図２５】  システムＬＳＩ設計ツールの全体フローである。
【図２６】  システムＬＳＩ設計作業に用いるワークステーション・システムである。
【図２７】  電圧レベルシフタが必要な場合について説明する図である。
【符号の説明】
101…システムＬＳＩ、102…主演算回路、103…バッファ処理回路、104…通信処理回路、105…コーディング・デコーディング処理回路、203…電源回路、204…クロック生成回路、241〜246…レベルシフタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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