(57)【特許請求の範囲】
【請求項１】
互いに同じ位相を有する複数の第１クロックをそれぞれ生成する第１クロック生成回路と、
一端で前記第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、前記第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成するチャージポンプとを備え、
前記第１クロック生成回路は、前記第１昇圧電圧が目標電圧より低いときに第１駆動能力で前記各第１クロックを出力し、前記第１昇圧電圧が前記目標電圧より高いときに前記第１駆動能力より弱い第２駆動能力で前記各第１クロックを出力する複数の第１クロック出力回路を前記第１クロックにそれぞれ対応して備え、
前記各第１クロック出力回路は、
第１弱クロックを前記第２駆動能力で常時出力する第１弱出力回路と、
第１強クロックを前記第１駆動能力で前記第１昇圧電圧が前記目標電圧より低いときに出力する第１強出力回路と、
前記第１弱出力回路の出力と前記第１強出力回路の出力とに接続され、前記第１弱クロックと前記第１強クロックとを前記各第１クロックとして合成する第１合成ノードとを備えていることを特徴とするチャージポンプ回路。
【請求項２】
各第１クロック生成回路は、第１昇圧電圧が目標電圧より低いとき第１弱クロックと第１強クロックとを合成し第１クロックを出力し、前記第１昇圧電圧が前記目標電圧より高いとき前記第１弱クロックを前記第１クロックとして出力する複数の第１クロック生成回路と、
前記複数の第１クロック生成回路が生成したそれぞれの前記第１クロックが入力する複数の第１容量素子を有し、前記複数の第１容量素子の充放電を利用して前記第１昇圧電圧を生成するチャージポンプと、を具備することを特徴とするチャージポンプ回路。
【請求項３】
請求項１記載のチャージポンプ回路において、
前記第１強出力回路にそれぞれ対応するフラグを有し、前記第１昇圧電圧が前記目標電圧より低いときに前記フラグを順次セットし、前記第１昇圧電圧が前記目標電圧より高いときに前記フラグを順次リセットするフラグ回路を備え、
前記各第１強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止することを特徴とするチャージポンプ回路。
【請求項４】
請求項１記載のチャージポンプ回路において、
前記第１昇圧電圧を分圧し、第１分圧電圧を生成する第１分圧回路と
前記第１分圧電圧を第１基準電圧と比較する電圧比較回路とを備え、
前記第１クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第１クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第１クロックを出力することを特徴とするチャージポンプ回路。
【請求項５】
請求項１記載のチャージポンプ回路において、
前記出力ノードと、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電圧供給線との間に接続されるスイッチと、
前記電圧供給線の電圧を分圧し、第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧が第２基準電圧より低いときに前記スイッチをオンさせるスイッチ制御回路とを備えていることを特徴とするチャージポンプ回路。
【請求項６】
互いに同じ位相を有する複数の第１クロックをそれぞれ生成する第１クロック生成回路と、
前記第１クロックにそれぞれ対応し、前記第１クロックとは逆の位相を有する複数の第２クロックをそれぞれ生成する第２クロック生成回路と、
一端で前記第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子と、一端で前記第２クロックをそれぞれ受け、他端が第２ノードに接続される複数の第２容量素子と、前記第１および第２ノードの間に接続され、前記第１クロックの有効期間中にオンする昇圧スイッチとを有し、前記第１容量素子の充放電を利用して前記第１ノードに第１昇圧電圧を生成し、前記第１昇圧電圧および前記第２容量素子の充放電を利用して出力ノードに前記第１昇圧電圧より高い第２昇圧電圧を生成するチャージポンプとを備え、
前記第１クロック生成回路は、前記第２昇圧電圧が目標電圧より低いときに第１駆動能力で前記各第１クロックを出力し、前記第２昇圧電圧が前記目標電圧より高いときに前記第１駆動能力より弱い第２駆動能力で前記各第１クロックを出力する複数の第１クロック出力回路を前記第１クロックにそれぞれ対応して備え、
前記第２クロック生成回路は、前記第２昇圧電圧が前記目標電圧より低いときに前記第１駆動能力で前記各第２クロックを出力し、前記第２昇圧電圧が前記目標電圧より高いときに前記第２駆動能力で前記各第２クロックを出力する複数の第２クロック出力回路を前記第２クロックにそれぞれ対応して備え、
前記各第１クロック出力回路は、
第１弱クロックを前記第２駆動能力で常時出力する第１弱出力回路と、
第１強クロックを前記第１駆動能力で前記第２昇圧電圧が前記目標電圧より低いときに出力する第１強出力回路と、
前記第１弱出力回路の出力と前記第１強出力回路の出力とに接続され、前記第１弱クロックと前記第１強クロックとを前記各第１クロックとして合成する第１合成ノードとを備え、
前記各第２クロック出力回路は、
第２弱クロックを前記第２駆動能力で常時出力する第２弱出力回路と、
第２強クロックを前記第１駆動能力で前記第２昇圧電圧が前記目標電圧より低いときに出力する第２強出力回路と、
前記第２弱出力回路の出力と前記第２強出力回路の出力とに接続され、前記第２弱クロックと前記第２強クロックとを前記各第２クロックとして合成する第２合成ノードとを備えていることを特徴とするチャージポンプ回路。
【請求項７】
各第１クロック生成回路は、第１昇圧電圧が目標電圧より低いとき第１弱クロックと第１強クロックとを合成し第１クロックとして出力し、前記第１昇圧電圧が前記目標電圧より高いとき前記第１弱クロックを前記第１クロックとして出力する複数の第１クロック生成回路と、
各第２クロック生成回路は、前記第１クロックとは逆相であって、第２昇圧電圧が目標電圧より低いとき第２弱クロックと第２強クロックとを合成し第２クロックとして出力し、前記第２昇圧電圧が前記目標電圧より高いとき前記第２弱クロックを前記第２クロックとして出力する複数の第２クロック生成回路と、
前記複数の第１クロック生成回路が生成したそれぞれの前記第１クロックが入力する複数の第１容量素子と、前記複数の第２クロック生成回路が生成したそれぞれの前記第２クロックが入力する複数の第２容量素子と、前記複数の第１容量素子の出力が共通に接続する第１ノードと前記複数の第２容量素子の出力が共通に接続する第２ノードとの間に接続され前記第１クロックの有効期間中にオンする昇圧スイッチと、を有し、前記複数の第１容量素子の充放電を利用して前記第１ノードに第１昇圧電圧を生成し、前記第１昇圧電圧および前記第２容量素子の充放電を利用して出力ノードに前記第１昇圧電圧より高い第２昇圧電圧を生成するチャージポンプと、を具備することを特徴とするチャージポンプ回路。
【請求項８】
請求項６記載のチャージポンプ回路において、
一対の前記第１および第２強出力回路にそれぞれ対応するフラグを有し、前記第２昇圧電圧が前記目標電圧より低いときに前記フラグを順次セットし、前記第２昇圧電圧が前記目標電圧より高いときに前記フラグを順次リセットするフラグ回路を備え、
前記各第１および第２強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止することを特徴とするチャージポンプ回路。
【請求項９】
請求項６記載のチャージポンプ回路において、
前記第２昇圧電圧を分圧し、第１分圧電圧を生成する第１分圧回路と
前記第１分圧電圧を第１基準電圧と比較する電圧比較回路とを備え、
前記第１クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第１クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第１クロックを出力し、
前記第２クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第２クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第２クロックを出力することを特徴とするチャージポンプ回路。
【請求項１０】
請求項６記載のチャージポンプ回路において、
前記出力ノードと、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電圧供給線との間に接続されるスイッチと、
前記電圧供給線の電圧を分圧し、第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧が第２基準電圧より低いときに前記スイッチをオンさせるスイッチ制御回路とを備えていることを特徴とするチャージポンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に搭載されるチャージポンプ回路に関する。
【０００２】
【従来の技術】
EEPROM（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリなどの不揮発性半導体メモリは、メモリセルにデータを書き込むときに、高電圧をワード線に供給する。一般に、これらの半導体メモリは、高電圧を生成するために、チャージポンプ回路を有している。バッテリーを使用する携帯機器に搭載される半導体メモリは、低消費電力であることが要求されており、チャージポンプ回路の消費電力を削減する必要がある。
【０００３】
消費電力を削減できるチャージポンプ回路の一例では、チャージポンプ内の昇圧ノードに接続された容量素子に所定の周波数のクロックを与えて昇圧電圧を生成し、昇圧電圧が目標電圧まで上昇した後にクロックの周波数を下げている（例えば、特許文献１参照）。
【特許文献１】
特開平６−６２５６２号公報
【０００４】
【発明が解決しようとする課題】
前述したチャージポンプ回路の一例では、昇圧電圧に応じて二つのクロックのいずれかを選択する必要があるため、周波数の異なる複数のクロックを生成する回路が必要となってしまう。また、チャージポンプの誤動作を回避するために、クロックの周波数の切り替え時にハザード等が発生するのを防止する必要がある。このため、ハザード等が発生するのを防止する回路を特別に設けなければならない。
【０００５】
本発明の目的は、消費電力を削減できるチャージポンプ回路を提供することにある。本発明の別の目的は、クロックの周波数を変更することなく、所定の昇圧電圧を生成できるチャージポンプ回路を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１のチャージポンプ回路では、第１クロック生成回路は、互いに同じ位相を有する複数の第１クロックをそれぞれ生成する。チャージポンプは、一端で第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成する。第１クロック生成回路は、複数の第１クロック出力回路を第１クロックにそれぞれ対応して有している。第１クロック出力回路は、第１昇圧電圧が目標電圧より低いときに第１駆動能力で各第１クロックを出力し、第１昇圧電圧が目標電圧より高いときに第１駆動能力より弱い第２駆動能力で各第１クロックを出力する。
【０００７】
第１クロック出力回路は、第１昇圧電圧に応じて駆動能力を変更しながら、各第１クロックを常時出力する。これにより、第１容量素子の一端の電圧は、常に同時に変化する。このため、第１容量素子は、同時に充放電される。この結果、第１容量素子において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子に充放電される電荷のほとんどを第１昇圧電圧の生成に寄与させることができる。第１昇圧電圧の生成効率が向上するため、例えば、第１容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。
【０００８】
第１クロック出力回路が駆動能力を変更することによって第１昇圧電圧が調整されるため、第１容量素子を充放電させるクロックの周波数を変更する回路は不要になる。
また、各第１クロック出力回路は、第１弱出力回路、第１強出力回路および第１合成ノードを有している。第１弱出力回路は、第２駆動能力で第１弱クロックを常時出力する。第１強出力回路は、第１駆動能力で第１強クロックを第１昇圧電圧が目標電圧より低いときに出力する。第１合成ノードは、第１弱出力回路の出力と第１強出力回路の出力とに接続され、第１弱クロックと第１強クロックとを各第１クロックとして合成する。
【０００９】
各第１クロック出力回路は、第１弱出力回路を常時動作させ、第１強出力回路の動作・非動作により駆動能力を変更する。すなわち、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。
請求項３のチャージポンプ回路では、フラグ回路は、第１強出力回路にそれぞれ対応するフラグを有している。フラグ回路は、第１昇圧電圧が目標電圧より低いときにフラグを順次セットし、第１昇圧電圧が目標電圧より高いときにフラグを順次リセットする。各第１強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止する。
【００１０】
フラグ回路を設けることで、動作させる第１強出力回路の数を簡易な回路で制御できる。
請求項４のチャージポンプ回路では、第１分圧回路は、第１昇圧電圧を分圧し、第１分圧電圧を生成する。電圧比較回路は、第１分圧電圧を第１基準電圧と比較する。第１クロック出力回路は、電圧比較回路により、第１分圧電圧が第１基準電圧より低いと判定されたときに第１駆動能力で各第１クロックを出力し、第１分圧電圧が第１基準電圧より高いと判定されたときに第２駆動能力で各第１クロックを出力する。
【００１１】
第１昇圧電圧と目標電圧との大小関係は、第１分圧電圧と第１基準電圧との比較により認識される。第１基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項５のチャージポンプ回路では、第２分圧回路は、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電源供給線の電圧を分圧し、第２分圧電圧を生成する。スイッチ制御回路は、第２分圧電圧が第２基準電圧より低いときにスイッチをオンさせ、出力ノードを電圧供給線に接続する。
【００１２】
スイッチはいわゆるレギュレータとして機能するため、第１昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。
電圧供給線の電圧と目標電圧との大小関係は、第２分圧電圧と第２基準電圧との比較により認識される。第２基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【００１３】
請求項６のチャージポンプ回路では、第１クロック生成回路は、互いに同じ位相を有する複数の第１クロックをそれぞれ生成する。第２クロック生成回路は、第１クロックにそれぞれ対応し、第１クロックとは逆の位相を有する複数の第２クロックをそれぞれ生成する。チャージポンプは、一端で第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子と、一端で第２クロックをそれぞれ受け、他端が第２ノードに接続される複数の第２容量素子と、第１および第２ノードの間に接続され、第１クロックの有効期間中にオンする昇圧スイッチとを有している。チャージポンプは、第１容量素子の充放電を利用して第１ノードに第１昇圧電圧を生成し、第１昇圧電圧および第２容量素子の充放電を利用して出力ノードに第１昇圧電圧より高い第２昇圧電圧を生成する。第１クロック生成回路は、複数の第１クロック出力回路を第１クロックにそれぞれ対応して有している。第１クロック出力回路は、第２昇圧電圧が目標電圧より低いときに第１駆動能力で各第１クロックを出力し、第２昇圧電圧が目標電圧より高いときに第１駆動能力より弱い第２駆動能力で各第１クロックを出力する。第２クロック生成回路は、複数の第２クロック出力回路を第２クロックにそれぞれ対応して有している。第２クロック出力回路は、第２昇圧電圧が目標電圧より低いときに第１駆動能力で各第２クロックを出力し、第２昇圧電圧が目標電圧より高いときに第２駆動能力で出力する。
【００１４】
第１クロック出力回路は、第２昇圧電圧に応じて駆動能力を変更しながら、各第１クロックを常時出力する。これにより、第１容量素子の一端の電圧は、常に同時に変化する。このため、第１容量素子は、同時に充放電される。この結果、第１容量素子において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子に充放電される電荷のほとんどを第２昇圧電圧の生成に寄与させることができる。また、第２クロック出力回路は、第２昇圧電圧に応じて駆動能力を変更しながら、各第２クロックを常時出力する。これにより、第２容量素子の一端の電圧は、常に同時に変化する。このため、第２容量素子は、同時に充放電される。この結果、第２容量素子において、一方の充放電が他方に影響を与えることはない。従って、第２容量素子に充放電される電荷のほとんどを第２昇圧電圧の生成に寄与させることができる。第２昇圧電圧の生成効率が向上するため、例えば、第１および第２容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。
【００１５】
第１および第２クロック出力回路が駆動能力を変更することによって第２昇圧電圧が調整されるため、第１および第２容量素子を充放電させるクロックの周波数を変更する回路は不要になる。
第２昇圧電圧は、第１昇圧電圧および第２容量素子の充放電を利用して生成されるため、高い昇圧電圧を生成できる。また、第２昇圧電圧を二段階の昇圧動作により生成することで、所定の昇圧電圧を高い精度で生成できる。
【００１６】
また、各第１クロック出力回路は、第１弱出力回路、第１強出力回路および第１合成ノードを有している。第１弱出力回路は、第２駆動能力で第１弱クロックを常時出力する。第１強出力回路は、第１駆動能力で第１強クロックを第２昇圧電圧が目標電圧より低いときに出力する。第１合成ノードは、第１弱出力回路の出力と第１強出力回路の出力とに接続され、第１弱クロックと第１強クロックとを各第１クロックとして合成する。各第２クロック出力回路は、第２弱出力回路、第２強出力回路および第２合成ノードを有している。第２弱出力回路は、第２駆動能力で第２弱クロックを常時出力する。第２強出力回路は、第１駆動能力で第２強クロックを第２昇圧電圧が目標電圧より低いときに出力する。第２合成ノードは、第２弱出力回路の出力と第２強出力回路の出力とに接続され、第２弱クロックと第２強クロックとを各第２クロックとして合成する。
【００１７】
各第１クロック出力回路は、第１弱出力回路を常時動作させ、第１強出力回路の動作・非動作により駆動能力を変更する。すなわち、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。同様に、各第２クロック出力回路は、第２弱出力回路を常時動作させ、第２強出力回路の動作・非動作により駆動能力を変更する。すなわち、第２クロック出力回路は、各第２クロックを常時出力しながら、その駆動能力を容易に変更できる。
【００１８】
請求項８のチャージポンプ回路では、フラグ回路は、一対の第１および第２強出力回路にそれぞれ対応するフラグを有している。フラグ回路は、第２昇圧電圧が目標電圧より低いときにフラグを順次セットし、第２昇圧電圧が目標電圧より高いときにフラグを順次リセットする。各第１および第２強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止する。
【００１９】
フラグ回路を設けることで、動作させる第１および第２強出力回路の数を簡易な回路で制御できる。
請求項９のチャージポンプ回路では、第１分圧回路は、第２昇圧電圧を分圧し、第１分圧電圧を生成する。電圧比較回路は、第１分圧電圧を第１基準電圧と比較する。第１クロック出力回路は、電圧比較回路により、第１分圧電圧が第１基準電圧より低いと判定されたときに第１駆動能力で各第１クロックを出力し、第１分圧電圧が第１基準電圧より高いと判定されたときに第２駆動能力で各第１クロックを出力する。第２クロック出力回路は、電圧比較回路により、第１分圧電圧が第１基準電圧より低いと判定されたときに第１駆動能力で各第２クロックを出力し、第１分圧電圧が第１基準電圧より高いと判定されたときに第２駆動能力で各第２クロックを出力する。
【００２０】
第２昇圧電圧と目標電圧との大小関係は、第１分圧電圧と第１基準電圧との比較により認識される。第１基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項１０のチャージポンプ回路では、第２分圧回路は、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電源供給線の電圧を分圧し、第２分圧電圧を生成する。スイッチ制御回路は、第２分圧電圧が第２基準電圧より低いときにスイッチをオンさせ、出力ノードを電圧供給線に接続する。
【００２１】
スイッチはいわゆるレギュレータとして機能するため、第２昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。
電圧供給線の電圧と目標電圧との大小関係は、第２分圧電圧と第２基準電圧との比較により認識される。第２基準電圧に、昇圧電圧を使用しなくてもよいため、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【００２２】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。以下の説明では、電圧線の電圧およびノードの電圧は、それぞれ電圧線およびノードと同一の符号を使用する。図中、太線で示した信号は、複数ビットで構成されている。
図１は、本発明のチャージポンプ回路の第１の実施形態を示している。この実施形態は、請求項１〜請求項５に対応している。このチャージポンプ回路は、例えば、フラッシュメモリ内に形成されている。このチャージポンプ回路が生成する昇圧電圧は、フラッシュメモリのプログラム動作に用いられる。
【００２３】
チャージポンプ回路１０は、第１クロック生成回路CPG1、チャージポンプCP1、第１分圧回路DV1、電圧比較回路CMP1、フラグ回路FC1、電圧比較回路CMP2（スイッチ制御回路）、スイッチSW、第２分圧回路DV2を有している。
第１クロック生成回路CPG1は、発振器（図示せず）から供給される第１基準クロックCK1Bを基に、互いに同じ位相を有する二本の第１クロックCK1[0]、CK1[1]を生成する。第１クロック生成回路CPG1の詳細については、図２で説明する。
【００２４】
チャージポンプCP1は、第１容量素子C00、C01、ｎＭＯＳトランジスタN00、N01を有している。
第１容量素子C00、C01は、一端で第１クロックCK1[0]、CK1[1]をそれぞれ受け、他端が第１ノードVN1に接続されている。第１容量素子C00、C01の容量は、第１ノードVN1に接続されている容量素子の容量（寄生容量）に比べて十分に大きい。
【００２５】
ｎＭＯＳトランジスタN00のゲートおよびドレインは、共に電源線VCCに接続されている。ｎＭＯＳトランジスタN00のソースは、第１ノードVN1に接続されている。これにより、第１ノードVN1の電圧は、電源電圧VCCからｎＭＯＳトランジスタN00の閾値電圧を引いた電圧より低くなることはない。
ｎＭＯＳトランジスタN01のゲートおよびドレインは、共に第１ノードVN1に接続されている。ｎＭＯＳトランジスタN01のソースは、チャージポンプCP1の出力ノードVO1に接続されている。ｎＭＯＳトランジスタN01の閾値電圧は、例えば、ｎＭＯＳトランジスタN00の閾値電圧と同一である。これにより、出力ノードVO1の電圧（第１昇圧電圧）は、電源電圧VCCからｎＭＯＳトランジスタN00の閾値電圧の２倍を引いた電圧より低くなることはない。
【００２６】
第１クロックCK1が高レベル（電源電圧VCC）から低レベル（接地電圧VSS）に変化すると、容量カップリングにより第１ノードVN1が降圧される。しかしながら、ｎＭＯＳトランジスタN00を介して電源線VCCから第１ノードVN1に電流が補充される。このため、第１ノードVN1は、電源電圧VCCからｎＭＯＳトランジスタN00の閾値電圧を引いた電圧になる。
【００２７】
第１クロックCK1が低レベルから高レベルに変化すると、容量カップリングにより第１ノードVN1が昇圧される。このとき、ｎＭＯＳトランジスタN01はオンし、第１ノードVN1から出力ノードVO1に電流が流れる。出力ノードVO1に接続されている容量素子（図示せず）は充電され、第１昇圧電圧VO1は上昇する。なお、ｎＭＯＳトランジスタN00、N01は、いわゆるダイオード接続されているため、出力ノードVO1から第１ノードVN1に電流は流れない。これらの動作が連続することで、第１昇圧電圧VO1は、第１クロックCK1の立ち上がりエッジ毎に徐々に上昇する。
【００２８】
第１分圧回路DV1は、出力ノードVO1と接地線VSSとの間にノードVD1を介して直列に接続された容量素子CD10、CD11を有している。第１分圧回路DV1は、第１昇圧電圧VO1を容量素子CD10、CD11の容量比で分圧し、ノードVD1に第1分圧電圧VD1を生成する。
電圧比較回路CMP1は、差動増幅器で構成されている。電圧比較回路CMP1は、第１分圧電圧VD1を基準電圧VREF（第１基準電圧）と比較し、比較結果を比較結果信号RES1としてフラグ回路FC1に出力する。電圧比較回路CMP1は、第１分圧電圧VD1が基準電圧VREFより低いと判定したときに、比較結果信号RES1を高レベル（電源電圧VCC）に固定する。電圧比較回路CMP1は、第１分圧電圧VD1が基準電圧VREFより高いと判定したときに、比較結果信号RES1を低レベル（接地電圧VSS）に固定する。第１昇圧電圧VO1と目標電圧との大小関係は、第１分圧電圧VD1と基準電圧VREFとの比較により認識される。このため、基準電圧VREFに昇圧電圧を使用しなくてもよい。
【００２９】
フラグ回路FC1は、図２で説明する第１クロック出力回路CO10、CO11の第１強出力回路S1にそれぞれ対応するフラグF0、F1を有している。フラグ回路FC1は、フラグF0、F1の論理値を２ビットのフラグ信号FLAG[0]、FLAG[1]として第１クロック生成回路CPG1に出力する。
フラグ回路FC1は、比較結果信号RES1が低レベルであるときに、フラグF0、F1を所定の周期（図３で説明するTcyc）で順次リセットする。すなわち、比較結果信号RES1が高レベルから低レベルに変化すると、まず、所定の時間間隔Tcycをおいてフラグ信号FLAG[1]が高レベルから低レベルに変化し、さらに所定の時間間隔Tcycをおいてフラグ信号FLAG[0]も高レベルから低レベルに変化する。
【００３０】
フラグ回路FC1は、比較結果信号RES1が高レベルであるときに、フラグF0、F1を所定の周期Tcycで順次セットする。すなわち、比較結果信号RES1が低レベルから高レベルに変化すると、まず、所定の時間間隔Tcycをおいてフラグ信号FLAG[0]が低レベルから高レベルに変化し、さらに所定の時間間隔Tcycをおいてフラグ信号FLAG[1]も低レベルから高レベルに変化する。
【００３１】
電圧比較回路CMP2は、差動増幅器で構成されている。電圧比較回路CMP2は、後述する第２分圧電圧VD2を基準電圧VREF（第２基準電圧）と比較し、比較結果を比較結果信号RES2としてスイッチSWに出力する。電圧比較回路CMP2は、第２分圧電圧VD2が基準電圧VREFより高いと判定したときに、比較結果信号RES2を高レベル（電源電圧VCC）に固定する。電圧比較回路CMP2は、第２分圧電圧VD2が基準電圧VREFより低いと判定したときに、比較結果信号RES2を低レベル（接地電圧VSS）に固定する。電圧比較回路CMP2は、電圧比較回路CMP1と共通の基準電圧VREFを比較基準電圧として受けるため、比較基準電圧を生成する回路の規模が削減される。
【００３２】
スイッチSWは、ｐＭＯＳトランジスタで構成されている。スイッチSWのドレインおよびソースは、それぞれ出力ノードVO1およびメモリコアCORE（内部回路）の電圧供給線VPRGに接続されている。スイッチSWのゲートは、比較結果信号RES2を受ける。スイッチSWは、比較結果信号RES2が低レベルであるとき（第２分圧電圧VD2が基準電圧VREFより低いとき）にオンする。
【００３３】
スイッチSWのオンにより、出力ノードVO1から電圧供給線VPRGに電流が流れ、電圧供給線VPRGの電圧は、比較結果信号RES2が高レベルに変化するまで上昇する。電圧供給線VPRGの電圧は、メモリコアCORE内に形成されたメモリセルのドレイン電圧として供給される。スイッチSWはいわゆるレギュレータとして機能するため、第１昇圧電圧VO1をメモリコアCOREに直接供給する場合に比べて、電圧供給線VPRGの電圧は、一定の電圧に安定する。
【００３４】
第２分圧回路DV2は、電圧供給線VPRGと接地線VSSとの間にノードVD2を介して直列に接続された容量素子CD20、CD21を有している。第２分圧回路DV2は、電圧供給線VPRGの電圧を容量素子CD20、CD21の容量比で分圧し、ノードVD2に第２分圧電圧VD2を生成する。
図２は、第１の実施形態における第１クロック生成回路CPG1の詳細を示している。
【００３５】
第１クロック生成回路CPG1は、第１クロックCK1[0]、CK1[1]にそれぞれ対応して第１クロック出力回路CO10、CO11を有している。
第１クロック出力回路CO10は、第１弱出力回路W1、第１強出力回路S1および第１合成ノードND1を有している。
第１弱出力回路W1は、インバータINVWおよび第１トランジスタサイズのインバータで構成される出力バッファBWを有している。インバータINVWは、第１基準クロックCK1Bの反転クロックを出力バッファBWに出力する。出力バッファBWは、第１基準クロックCK1Bの反転クロックを反転し、第１弱クロックCK1Wとして出力する。これにより、第１弱出力回路W1は、第１弱クロックCK1Wを常時出力する。
【００３６】
第１強出力回路S1は、インバータINVS、ＮＡＮＤ回路NAS、ＮＯＲ回路NRS、出力バッファを構成する第２トランジスタサイズのｐＭＯＳトランジスタPTSおよびｎＭＯＳトランジスタNTSを有している。なお、第２トランジスタサイズは、第１トランジスタサイズより大きい。インバータINVSは、フラグ信号FLAG[0]の反転論理をＮＯＲ回路NRSに出力する。ＮＯＲ回路NRSは、フラグ信号FLAG[0]の反転論理が低レベルであるとき（フラグ信号FLAG[0]が高レベルであるとき）に活性化され、第１基準クロックCK1Bの反転クロックをｎＭＯＳトランジスタNTSのゲートに出力する。ＮＡＮＤ回路NASは、フラグ信号FLAG[0]が高レベルであるときに活性化され、第１基準クロックCK1Bの反転クロックをｐＭＯＳトランジスタPTSのゲートに出力する。
【００３７】
ｐＭＯＳトランジスタPTSのソースおよびｎＭＯＳトランジスタNTSのソースは、それぞれ電源線VCCおよび接地線VSSに接続されている。ｐＭＯＳトランジスタPTSのドレインおよびｎＭＯＳトランジスタNTSのドレインは、共に第１合成ノードND1に接続されている。ｐＭＯＳトランジスタPTSおよびｎＭＯＳトランジスタNTSは、フラグ信号FLAG[0]が高レベルであるとき、第１基準クロックCK1Bの遷移エッジに同期して交互にオンし、第１強クロックCK1Sを生成する。すなわち、第１強出力回路S1は、フラグ信号FLAG[0]が高レベルであるときに、第１弱出力回路W1の駆動能力（第２駆動能力）より強い駆動能力（第１駆動能力）で第１強クロックCK1Sを出力する。
【００３８】
第１合成ノードND1は、第１弱出力回路W1の出力と第１強出力回路S1の出力とに接続され、第１弱クロックCK1Wと第１強クロックCK1Sとを第１クロックCK1[0]として合成する。これにより、第１クロック出力回路CO10は、フラグ信号FALG[0]が低レベルであるとき（第１昇圧電圧VO1が目標電圧より高いとき）に第１弱クロックCK1Wを第１クロックCK1[0]として出力し、フラグ信号FLAG[0]が高レベルであるとき（第１昇圧電圧VO1が目標電圧より低いとき）に第１弱クロックCK1Wおよび第１強クロックCK1Sを合成したクロックを第１クロックCK1[0]として出力する。第１弱出力回路W1および第１強出力回路S1は、第１基準クロックCK1Bを共通して使用するため、第１弱クロックCK1Wおよび第１強クロックCK1Sは、同位相になる。このため、後述のように、第１クロック生成回路CPG1内で貫通電流が生じることはない。このように、第１クロック出力回路CO10は、第１弱出力回路W1を常時動作させ、第１強出力回路S1の動作・非動作により駆動能力を変更する。
【００３９】
第１弱出力回路W1の駆動能力が弱過ぎると、第１強出力回路S1の停止中（フラグ信号FLAG[0]が低レベルであるとき）の第１クロックCK1[0]は、フローティングと同様の状態になる。この場合、チャージポンプCP1の第１ノードVN1の電圧が変化すると、容量カップリングにより第１合成ノードND1の電圧が電源電圧VCCより高い電圧または接地電圧VSSより低い電圧（負電圧）に変化する場合がある。第１合成ノードND1が電源電圧VCCより高い電圧になると、第１強出力回路S1におけるｐＭＯＳトランジスタPTSのドレイン・基板間のｐｎジャンクションに順方向電流が流れてしまう（順バイアス条件が生じてしまう）。第１合成ノードND1が接地電圧VSSより低い電圧になると、第１強出力回路S1のｎＭＯＳトランジスタNTSのドレイン・基板間のｐｎジャンクションに順方向電流が流れてしまう（順バイアス条件が生じてしまう）。
【００４０】
これを防止するため、第１弱出力回路W1は、第１強出力回路S1の停止中に、第１強出力回路S1のｐＭＯＳトランジスタPTSおよびｎＭＯＳトランジスタNTSのｐｎジャンクションが第１合成ノードND1の電圧変化によりオンしない最小の駆動能力に設定されている。第１弱出力回路W1をこのような最小の駆動能力に設定することで、チャージポンプ回路１０の消費電力は小さくなる。
【００４１】
第１クロック出力回路CO11は、第１クロック出力回路CO10と同様に動作し、第１基準クロックCK1Bおよびフラグ信号FLAG[1]を受け、第１クロックCK1[1]を出力する。第１クロック出力回路CO11の構成は、第１クロック出力回路CO10の構成と同一であるため、詳細な説明は省略する。
第１クロック出力回路CO10、CO11は、同一の回路構成であり、かつ第１基準クロックCK1Bを共通して使用するため、第１クロックCK1[0]、CK1[1]は、同位相になる。
【００４２】
図３は、第１の実施形態の動作概要を示している。
時刻T1において、第１昇圧電圧VO1が目標電圧VTより高くなると、電圧比較回路CMP1は、比較結果信号RES1を高レベルから低レベルに変化させる。
比較結果信号RES1の立ち下がりエッジから所定の時間間隔Tcycが経過した時刻T2において、フラグ回路FC1は、フラグF1をリセットする。このため、フラグ信号FLAG[1]は高レベルから低レベルに変化する。第１クロック出力回路CO11の第１強出力回路S1は、フラグ信号FLAG[1]の立ち下がりエッジに応答して停止する。すなわち、第１クロック出力回路CO11は、第１弱クロックCK1Wを第１クロックCK1[1]として出力する。この結果、第１昇圧電圧VO1の上昇速度が下がる。
【００４３】
フラグ信号FLAG[1]の立ち下がりエッジから所定の時間間隔Tcycが経過した時刻T3において、フラグ回路FC1は、フラグF0をリセットする。このため、フラグ信号FLAG[0]は高レベルから低レベルに変化する。第１クロック出力回路CO10の第１強出力回路S1は、フラグ信号FLAG[0]の立ち下がりエッジに応答して停止する。すなわち、第１クロック出力回路CO10は、第１弱クロックCK1Wを第１クロックCK1[0]として出力する。この結果、第１昇圧電圧VO1は、下降し始める。
【００４４】
時刻T4において、第１昇圧電圧VO1が目標電圧VTより低くなると、電圧比較回路CMP1は、比較結果信号RES1を低レベルから高レベルに変化させる。
比較結果信号RES1の立ち上がりエッジから所定の時間間隔Tcycが経過した時刻T5において、フラグ回路FC1は、フラグF0をセットする。このため、フラグ信号FLAG[0]は低レベルから高レベルに変化する。第１クロック出力回路CO10の第１強出力回路S1は、フラグ信号FLAG[0]の立ち上がりエッジに応答して動作を開始する。すなわち、第１クロック出力回路CO10は、第１弱クロックCK1Wおよび第１強クロックCK1Sを合成したクロックを第１クロックCK1[0]として出力する。この結果、第１昇圧電圧VO1は、下降から上昇に転じる。
【００４５】
フラグ信号FLAG[0]の立ち上がりエッジから所定の時間間隔Tcycが経過した時刻T6において、フラグ回路FC1は、フラグF1をセットする。このため、フラグ信号FLAG[1]は低レベルから高レベルに変化する。第１クロック出力回路CO11の第１強出力回路S1は、フラグ信号FLAG[1]の立ち上がりエッジに応答して動作を開始する。すなわち、第１クロック出力回路CO11は、第１弱クロックCK1Wおよび第１強クロックCK1Sを合成したクロックを第１クロックCK1[1]として出力する。この結果、第１昇圧電圧の上昇速度が上がる。
【００４６】
このように、チャージポンプ回路１０では、第１クロック出力回路CO10、CO11は、第１昇圧電圧VO1に応じて駆動能力を変更しながら、それぞれ第１クロックCK1[0]、CK1[1]を常時出力する。これにより、第１容量素子C00、C01の一端（第１クロックCK1[0]、CK1[1]を受ける側）の電圧は、同時に変化する。このため、第１容量素子C00、C01は、同時に充放電される。この結果、第１容量素子C00、C01において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子C00、C01に充放電される電荷のほとんどが第１昇圧電圧VO1の生成に寄与する。第１昇圧電圧VO1の生成効率が向上するため、例えば、第１容量素子C00、C01の容量は小さく設定される。この結果、チャージポンプ回路１０の消費電力が削減される。
【００４７】
また、フラグ回路FC1から出力されるフラグ信号FLAGを利用することで、動作させる第１強出力回路S1の数が簡易な回路で制御される。
なお、本発明者は、本発明をする前に、第１昇圧電圧VO1が目標電圧VTより高いときに、第１クロックCK1[0]、CK1[1]の少なくともいずれかを電源電圧VCC、接地電圧VSSまたはフローティングのいずれかに設定することで、第１昇圧電圧VO1の生成を抑制することを検討した。
【００４８】
第１昇圧電圧VO1が目標電圧VTより高いときに、第１クロックCK1[1]のみを電源電圧VCCまたは接地電圧に固定すると、第１クロックCK1[1]を受ける第１容量素子C01は、第１クロックCK1[0]による第１ノードVN1の昇圧動作の負荷になってしまう。このため、第１クロックCK1[0]の消費電流が増加してしまう。この結果、消費電力の削減効果は低下してしまう。
【００４９】
第１昇圧電圧VO1が目標電圧VTより高いときに、第１クロックCK1[1]のみをフローティングにすると、チャージポンプCP1の第１ノードVN1の電圧が変化することで、第１クロックCK1[1]は、容量カップリングにより、電源電圧VCCより高い電圧または接地電圧VSSより低い電圧（負電圧）になる場合がある。このとき、第１クロックCK1[1]を出力する出力バッファのｐｎジャンクションがオンし、順方向電流が流れてしまう。
【００５０】
これらに対して、本発明では、第１昇圧電圧VO1が目標電圧VTより高いときに、第１クロックCK1[1]は第２駆動能力で出力されているため、第１容量素子C01が第１クロックCK1[0]による第１ノードVN1の昇圧動作の負荷になることはない。また、第１クロックCK1[1]を出力する第１クロック出力回路CO10の第１弱出力回路W1は、第１クロック出力回路CO10の第１強出力回路S1におけるｐMOSトランジスタPTSおよびnＭＯＳトランジスタNTSのｐｎジャンクションがオンしない最小の駆動能力に設定されているため、第１クロックCK1[1]は、チャージポンプCP1の第１ノードVN1の電圧変化に影響されない。このため、チャージポンプ回路１０の消費電力が大幅に削減される。
【００５１】
以上、第１の実施形態では、次の効果が得られる。
第１クロック出力回路CO10、CO11は、それぞれ第１クロックCK1[0]、CK1[1]を常時出力するため、第１容量素子C00、C01は、同時に充放電される。このため、第１容量素子C00、C01において、一方の充放電が他方に影響を与えることはない。従って、第１容量素子C00、C01に充放電される電荷のほとんどを第１昇圧電圧VO1の生成に寄与させることができる。第１昇圧電圧VO1の生成効率が向上するため、例えば、第１容量素子C00、C01の容量を小さくできる。この結果、チャージポンプ回路１０の消費電力を削減できる。
【００５２】
第１クロック出力回路CO10、CO11が駆動能力を変更することで第１昇圧電圧VO1が調整されるため、第１容量素子C00、C01を充放電させるクロックの周波数を変更する回路は不要になる。
第１クロック出力回路CO10、CO11は、第１弱出力回路W1を常時動作させ、第１強出力回路S1の動作・非動作により駆動能力を変更する。すなわち、第１クロック出力回路CO10、CO11は、それぞれ第１クロックCK1[0]、CK1[1]を出力しながら、その駆動能力を容易に変更できる。
【００５３】
フラグ回路FC1から出力されるフラグ信号FLAGを利用することで、動作させる第１強出力回路S1の数を簡易な回路で制御できる。
第１昇圧電圧VO1と目標電圧との大小関係は第１分圧電圧VD1と基準電圧VREFとの比較により認識される。また、電圧供給線VPRGの電圧と目標電圧との大小関係は第２分圧電圧VD2と基準電圧VREFとの比較により認識される。基準電圧VREFに、昇圧電圧を使用しなくてもよいため、簡易な回路で基準電圧VREFを生成できる。従って、基準電圧VREFを精度よく、かつ安定して生成できる。
【００５４】
電圧比較回路CMP2は、電圧比較回路CMP1と共通の基準電圧VREFを比較基準電圧として受けるため、比較基準電圧を生成する回路の規模を削減できる。
チャージポンプCP1の出力ノードVO1と電圧供給線VPRGとの間にスイッチSWを設けることで、第１昇圧電圧VO1をメモリコアCOREに直接供給する場合に比べて、電圧供給線VPRGの電圧を一定の電圧に安定させることができる。
【００５５】
第１弱出力回路W1は、対応する第１強出力回路S1の停止中に、対応する第１強出力回路S1のｐＭＯＳトランジスタPTSおよびｎＭＯＳトランジスタNTSのｐｎジャンクションが第１合成ノードND1の電圧変化によりオンしない最小の駆動能力に設定されている。このため、ｐＭＯＳトランジスタPTSおよびｎＭＯＳトランジスタNTSのｐｎジャンクションに順方向電流が流れるのを防止できる。
【００５６】
図４は、本発明のチャージポンプ回路の第２の実施形態を示している。この実施形態は、請求項６、請求項７および請求項９に対応している。このチャージポンプ回路は、例えば、第１の実施形態と同様に、フラッシュメモリ内に形成されている。なお、第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。
【００５７】
チャージポンプ回路２０は、第１クロック生成回路CPG1、第２クロック生成回路CPG2、チャージポンプCP2、第１分圧回路DV3、電圧比較回路CMP1、ｎＭＯＳトランジスタNT0、NT1、NT2、ｐMOSトランジスタPT0、ラッチ回路LC、インバータINV0、INV1およびＮＡＮＤ回路NAを有している。
第１クロック生成回路CPG1は、第１の実施形態のフラグ信号FALG[0]、FLAG[1]の代わりに、許可信号EN0、EN1をそれぞれ受ける。許可信号EN0は、フラッシュメモリのプログラム動作中に低レベルから高レベルに変化する。第１クロック生成回路CPG1の詳細については、図５で説明する。
【００５８】
第２クロック生成回路CPG2は、発振器（図示せず）から供給される第２基準クロックCK2Bを基に、第１クロックCK1（CK1[0]、CK1[1]）にそれぞれ対応し、第１クロックCK1とは逆の位相を有する二本の第２クロックCK2（CK2[0]、CK2[1]）を生成する。第２クロック生成回路CPG2の詳細については、図６で説明する。なお、第１基準クロックCK1Bおよび第２基準クロックCK2Bは、配線遅延などにより、互いの有効期間（高レベル期間）が重なるのを防止するために、一方の立ち上がり変化は、他方の立ち下がり変化から所定の時間間隔をおいて発生する。このため、第１クロックCK1および第２クロックCK2は、互いの高レベル期間が重ならない。この結果、チャージポンプCP2の誤動作が防止される。
【００５９】
チャージポンプCP2は、第１クロックCK1および第２クロックCK2による昇圧動作を使用して、出力ノードVO2に第２昇圧電圧VO2を生成する。チャージポンプCP2の詳細については、図７で説明する。
第１分圧回路DV3は、出力ノードVO2と接地線VSSとの間にノードVD3を介して直列に接続された容量素子CD30、CD31を有している。第１分圧回路DV3は、第２昇圧電圧VO2を容量素子CD30、CD31の容量比で分圧し、ノードVD3に第1分圧電圧VD3を生成する。
【００６０】
ｎＭＯＳトランジスタNT0のドレインおよびソースは、それぞれ出力ノードVO2、接地線VSSに接続されている。ｎＭＯＳトランジスタNT0のゲートは、電圧比較回路CMP1から出力される比較結果信号RES1が印加されている。比較結果信号RES1が高レベルであるとき（第１分圧電圧VD3が基準電圧VREFより高いとき）に、ｎＭＯＳトランジスタNT0がオンすることで、出力ノードVO2から接地線VSSに電流が流れる。このため、第２昇圧電圧VO2が必要以上に上昇することが防止される。
【００６１】
ｐＭＯＳトランジスタPT0のソースおよびドレインは、それぞれ電源線VCCおよびｎＭＯＳトランジスタNT1のドレインに接続されている。ｐＭＯＳトランジスタPT0のゲートは、許可信号EN0を受けている。ｎＭＯＳトランジスタNT1のソースおよびドレインは、それぞれｎＭＯＳトランジスタNT2のドレインおよびｐＭＯＳトランジスタPT0のドレインに接続されている。ｎＭＯＳトランジスタNT1のゲートは、比較結果信号RES1を受けている。ｎＭＯＳトランジスタNT2のソースおよびドレインは、それぞれ接地線VSSおよびｎＭＯＳトランジスタNT1のソースに接続されている。ｎＭＯＳトランジスタNT2のゲートは、許可信号EN0を受けている。ラッチ回路LCは、環状に接続されたインバータINVL0、INVL1で構成されている。インバータINVL0の入力およびインバータINVL1の出力は、ｐＭＯＳトランジスタPT0のドレインおよびｎＭＯＳトランジスタNT1のドレインに接続されている。このため、ｐＭＯＳトランジスタPT0およびｎＭＯＳトランジスタNT1が共にオフしても、ラッチ回路LCから出力されるラッチ出力信号LOは、電源電圧VCCまたは接地電圧VSSに固定される。
【００６２】
インバータINV0は、ラッチ出力信号LOの反転論理をＮＡＮＤ回路NAに出力する。ＮＡＮＤ回路NAは、許可信号EN0が高レベルであるとき（フラッシュメモリのプログラム動作中）に活性化され、ラッチ出力信号LOと同一の論理を出力する。インバータINV1は、ＮＡＮＤ回路NAの出力論理を反転し、許可信号EN1として第１クロック生成回路CPG1および第２クロック生成回路CPG2に出力する。
【００６３】
許可信号EN0が低レベルであるときに、ｐＭＯＳトランジスタPT0はオンし、ｎＭＯＳトランジスタNT2はオフする。また、許可信号EN0が低レベルのときは、チャージポンプCP2の昇圧能力は低下し、第１分圧電圧VD3は基準電圧VREFより低くなる。このため、比較結果信号RES1は、接地電圧VSSに固定される。この結果、ｎＭＯＳトランジスタNT1はオフする。従って、許可信号EN0が低レベルであるときは、ラッチ回路LCの入力は、高レベルに固定される。
【００６４】
フラッシュメモリにプログラムコマンドが供給され、許可信号EN0が低レベルから高レベルに変化すると、ｐＭＯＳトランジスタPT0がオフする。ラッチ出力信号LOは、ラッチ回路LCにより低レベルに固定されたままである。このため、許可信号EN1は、許可信号EN0に同期して低レベルから高レベルに変化する。すなわち、チャージポンプCP2は、昇圧動作を開始する。
【００６５】
チャージポンプCP2の昇圧動作により第２昇圧電圧VO2の電圧が上昇し、第１分圧電圧VD3が基準電圧VREFより高くなると、比較結果信号RES1が電源電圧VCCに固定される。このため、ｎＭＯＳトランジスタNT1がオンする。従って、ラッチ出力信号LOは、低レベルから高レベルに変化する。この結果、許可信号EN1は、高レベルから低レベルに変化する。
【００６６】
図５は、第２の実施形態における第１クロック生成回路CPG1の詳細を示している。
第１クロック生成回路CPG1は、第１クロック出力回路CO10、CO11を有している。
第１クロック出力回路CO10は、許可信号EN0が低レベルであるときに第１弱クロックCK1Wを第１クロックCK1[0]として出力し、許可信号EN0が高レベルであるときに第１弱クロックCK1Wおよび第１強クロックCK1Sを合成したクロックを第１クロックCK1[0]として出力する。第１クロック出力回路CO10は、第１弱出力回路W1を常時動作させ、第１強出力回路S1をフラッシュメモリの動作状態に応じて動作または停止させることにより駆動能力を変更する。
【００６７】
第１クロック出力回路CO11は、第１クロック出力回路CO10と同様に動作し、第１基準クロックCK1Bおよび許可信号EN1を受け、第１クロックCK1[1]を出力する。第１クロック出力回路CO11は、第１弱出力回路W1を常時動作させ、第１強出力回路S1をフラッシュメモリの動作状態および第２昇圧電圧VO2に応じて動作または停止させることにより駆動能力を変更する。
【００６８】
図６は、第２の実施形態における第２クロック生成回路CPG2の詳細を示している。
第２クロック生成回路CPG2は、図５に示した第１クロック生成回路CPG1と同一の回路構成を有している。すなわち、第２クロック生成回路CPG2は、第２クロックCK2[0]、CK2[1]にそれぞれ対応して第２クロック出力回路CO20、CO21を有している。
【００６９】
第２クロック出力回路CO20、CO21は、第２弱出力回路W2、第２強出力回路S2および第２合成ノードND2を有している。
第２合成ノードND2は、第２弱出力回路W2の出力と第２強出力回路S2の出力とに接続され、第２弱クロックCK2Wと第２強クロックCK2Sとを第２クロックCK2として合成する。
【００７０】
第２クロックCK2に対する第２クロック生成回路CPG2の動作は、第１クロックCK1に対する第１クロック生成回路CPG1の動作と同様であるため、詳細な説明は省略する。
図７は、第２の実施形態におけるチャージポンプCP2の詳細を示している。
チャージポンプCP2は、第１容量素子C10、C11、第２容量素子C20、C21、容量素子C14、C24、C30、C31、ｎＭＯＳトランジスタN10〜N12、N20〜22、N30〜N32、N40を有している。ｎＭＯＳトランジスタN10〜N12、N20〜22、N30〜N32、N40は、例えば、論理回路を構成するｎＭＯＳトランジスタより低い閾値電圧を有している。
【００７１】
第１容量素子C10、C11は、一端で第１クロックCK1[0]、CK1[1]をそれぞれ受け、他端が第１ノードP1に接続されている。第１容量素子C10、C11の容量は、第１ノードP1に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
容量素子C14は、一端でクロックCK2Aを受け、他端がノードG1に接続されている。容量素子C14の容量は、ノードG1に接続される容量素子の容量（寄生容量）に比べて十分に大きい。クロックCK2Aは、第２クロックCK2の立ち上がりエッジに同期して低レベルから高レベルに変化し、第２クロックCK2の立ち下がりエッジから所定の時間間隔をおいて高レベルから低レベルに変化する。クロックCK2Aは、第２基準クロックCK2Bと同様に、発振器から供給される。
【００７２】
ｎＭＯＳトランジスタN10のゲート、ドレインおよびソースは、それぞれ第１ノードP1、電源線VCC、ノードG1に接続されている。ｎＭＯＳトランジスタN11のゲート、ドレインおよびソースは、それぞれノードG1、電源線VCC、第１ノードP1に接続されている。ｎＭＯＳトランジスタN12のゲート、ドレインおよびソースは、それぞれ電源線VCC、電源線VCC、第１ノードP1に接続されている。これにより、第１ノードP1は、電源電圧VCCからｎＭＯＳトランジスタN12の閾値電圧を引いた電圧より低くなることはない。
【００７３】
第２容量素子C20、C21は、一端で第２クロックCK2[0]、CK2[1]をそれぞれ受け、他端が第２ノードP2に接続されている。第２容量素子C20、C21の容量は、第２ノードP2に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
容量素子C24は、一端でクロックCK1Aを受け、他端がノードG2に接続されている。容量素子C24の容量は、ノードG2に接続される容量素子の容量（寄生容量）に比べて十分に大きい。クロックCK1Aは、第１クロックCK1の立ち上がりエッジに同期して低レベルから高レベルに変化し、第１クロックCK1の立ち下がりエッジから所定の時間間隔をおいて高レベルから低レベルに変化する。クロックCK1Aは、第１基準クロックCK1Bと同様に、発振器から供給される。
【００７４】
ｎＭＯＳトランジスタN20のゲート、ドレインおよびソースは、それぞれ第２ノードP2、第１ノードP1、ノードG2に接続されている。ｎＭＯＳトランジスタN21（昇圧スイッチ）のゲート、ドレインおよびソースは、それぞれノードG2、第１ノードP1、第２ノードP2に接続されている。ｎＭＯＳトランジスタN22のゲート、ドレインおよびソースは、それぞれ電源線VCC、電源線VCC、第２ノードP2に接続されている。これにより、第２ノードP2は、電源電圧VCCからｎＭＯＳトランジスタN22の閾値電圧を引いた電圧より低くなることはない。
【００７５】
容量素子C30は、第１クロックCK1[0]を受け、他端がノードP3に接続されている。容量素子C30の容量は、ノードP3に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
容量素子C34は、一端でクロックCK2Aを受け、他端がノードG3に接続されている。容量素子C34の容量は、ノードG3に接続される容量素子の容量（寄生容量）に比べて十分に大きい。
【００７６】
ｎＭＯＳトランジスタN30のゲート、ドレインおよびソースは、それぞれノードP3、第２ノードP2、ノードG3に接続されている。ｎＭＯＳトランジスタN31のゲート、ドレインおよびソースは、それぞれノードG3、第２ノードP2、ノードP3に接続されている。ｎＭＯＳトランジスタN32のゲート、ドレインおよびソースは、それぞれ電源線VCC、電源線VCC、ノードP3に接続されている。これにより、ノードP3は、電源電圧VCCからｎＭＯＳトランジスタN32の閾値電圧を引いた電圧より低くなることはない。
【００７７】
ｎＭＯＳトランジスタN40のゲート、ドレインおよびソースは、それぞれノードG3、第２ノードP2、出力ノードVO2に接続されている。
図８は、第２の実施形態におけるチャージポンプCP2の動作を示している。
まず、第１クロックCK1[0]、CK1[1]が高レベルから低レベルに変化すると、第１ノードP1は、第１容量素子C10、C11の容量カップリングにより降圧される（図８(a)）。このため、ｎＭＯＳトランジスタN10はオフする。同様に、ノードP3は、容量素子C30の容量カップリングにより降圧される（図８(b)）。このため、ｎＭＯＳトランジスタN30はオフする。この後、クロックCK1Aが高レベルから低レベルに変化すると、ノードG2は、容量素子C24の容量カップリングにより降圧される（図８(c)）。このため、ｎＭＯＳトランジスタN21はオフする。
【００７８】
次に、第２クロックCK2[0]、CK2[1]が低レベルから高レベルに変化すると、第２ノードP2は、第２容量素子C20、C21の容量カップリングにより昇圧される（図８(d)）。このため、ｎＭＯＳトランジスタN20はオンし、第１ノードP1からノードG2に電流が補充される。また、第２クロックCK2[0]、CK2[1]の立ち上がりエッジに同期してクロックCK2Aが低レベルから高レベルに変化すると、ノードG1は、容量素子C14の容量カップリングにより昇圧される（図８(e)）。このため、ｎＭＯＳトランジスタN11がオンし、電源線VCCから第１ノードP1に電流が補充される。同様に、ノードG3は、クロックCK2Aの立ち上がり変化による容量素子C34の容量カップリングにより昇圧される（図８(f)）。このため、ｎＭＯＳトランジスタN31がオンし、第２ノードP2からノードP3に電流が補充される。ｎＭＯＳトランジスタN40もノードG3の昇圧によりオンし、第２ノードP2から出力ノードVO2に電流が補充される。すなわち、出力ノードVO2に第２昇圧電圧VO2が生成される（図８(g)）。
【００７９】
次に、第２クロックCK2[0]、CK2[1]が高レベルから低レベルに変化すると、第２ノードP2は、第２容量素子C20、C21の容量カップリングにより降圧される（図８(h)）。このため、ｎＭＯＳトランジスタN20はオフする。この後、クロックCK2Aが高レベルから低レベルに変化すると、ノードG1は、容量素子C14の容量カップリングにより降圧される（図８(i)）。このため、ｎＭＯＳトランジスタN11はオフする。同様に、ノードG3は、クロックCK2Aの立ち下がり変化による容量素子C34の容量カップリングにより降圧される（図８(j)）。このため、ｎＭＯＳトランジスタN31はオフする。第２昇圧電圧VO2は、ｎＭＯＳトランジスタN40もノードG3の降圧によりオフするため下降せず、前述の図８(g)で発生した電圧は保持される。
【００８０】
次に、第１クロックCK1[0]、CK1[1]が低レベルから高レベルに変化すると、第１ノードP1は、第１容量素子C10、C11の容量カップリングにより昇圧される（図８(k)）。このため、ｎＭＯＳトランジスタN10はオンし、電源電圧VCCからノードG1に電流が補充される。同様に、ノードP3は、容量素子C30の容量カップリングにより昇圧される（図８(l)）。このため、ｎＭＯＳトランジスタN30はオンし、第２ノードP2からノードG3に電流が補充される。
【００８１】
また、第１クロックCK1の立ち上がりエッジに同期してクロックCK1Aが低レベルから高レベルに変化すると、ノードG2は、容量素子C24の容量カップリングにより昇圧される（図８(m)）。このため、ｎＭＯＳトランジスタN21がオンし、第１ノードP１から第２ノードP2に電流が補充される。
以上のような動作が繰り返されると、第１ノードP1は、第１クロックCK1[0]、CK1[1]の立ち下がりエッジ毎に降圧される（図８(n)）。ノードG1の昇圧によりｎＭＯＳトランジスタN11がオンすることで、電源線VCCから第１ノードP1に電流が補充される。このため、第１ノードP1の電圧は、1サイクル前より高くなる。このとき、ｎＭＯＳトランジスタN20もオンすることで、第１ノードP1からノードG2に電流が補充される。このため、ノードG2の電圧も、１サイクル前より高くなる。
【００８２】
ノードP3は、第１クロックCK1[0]、CK1[1]の立ち下がりエッジ毎に降圧される（図８(o)）。ノードG3の昇圧によりｎＭＯＳトランジスタN31がオンすることで、第２ノードP2からノードP3に電流が補充される。このため、ノードP3の電圧は、1サイクル前より高くなる。
また、第２ノードP2は、第２クロックCK2[0]、CK2[1]の立ち下がりエッジ毎に降圧される（図８(p)）。ノードG2の昇圧によりｎＭＯＳトランジスタN21がオンすることで、第１ノードP1から第２ノードP2に電流が補充される。このため、第２ノードP2の電圧は、1サイクル前より高くなる。このとき、ｎＭＯＳトランジスタN30もオンすることで、第２ノードP2からノードG3に電流が補充される。このため、ノードG3の電圧も、１サイクル前より高くなる。
【００８３】
従って、前述の図８(a)〜(m)の動作が繰り返されることで、第２昇圧電圧VO2は、第２クロックCK2および第２クロックCK2Aの立ち上がりエッジ毎に徐々に上昇する。
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、第１昇圧電圧（第１ノードP1の電圧）および第２容量素子C20、C21の充放電を利用して第２昇圧電圧VO2を生成するため、高い昇圧電圧を生成できる。第２昇圧電圧VO2を二段階の昇圧動作により生成することで、所定の昇圧電圧を高い精度で生成できる。
【００８４】
第１クロックCK1および第２クロックCK2は互いの高レベル期間が重ならないため、チャージポンプCP2の誤動作を防止できる。
図９は、本発明のチャージポンプ回路の第３の実施形態を示している。この実施形態は、請求項６〜請求項１０に対応している。このチャージポンプ回路は、例えば、第１の実施形態と同様に、フラッシュメモリ内に形成されている。なお、第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。
【００８５】
チャージポンプ回路１０は、第１クロック生成回路CPG1a、第２クロック生成回路CPG2a、チャージポンプCP2a、第１分圧回路DV4、電圧比較回路CMP1、フラグ回路FC1a、電圧比較回路CMP2（スイッチ制御回路）、スイッチSW、第２分圧回路DV5を有している。
第１分圧回路DV4は、出力ノードVO2aと接地線VSSとの間にノードVD4を介して直列に接続された容量素子CD40、CD41を有している。第１分圧回路DV4は、第２昇圧電圧VO2a（出力ノードVO2aの電圧）を容量素子CD40、CD41の容量比で分圧し、ノードVD4に第1分圧電圧VD4を生成する。
【００８６】
フラグ回路FC1aは、第１の実施形態のフラグ回路FC1にフラグF2、F3を加えて構成されている。その他の構成は、第１の実施形態のフラグ回路FC1と同一である。フラグ回路FC1aのフラグF0〜F3は、図１０で説明する第１クロック出力回路CO10〜CO13の第１強出力回路S1および図１１で説明する第２クロック出力回路CO20〜CO23の第２強出力回路S2の各対にそれぞれ対応している。フラグ回路FC1aは、フラグF0〜F3の論理値を４ビットのフラグ信号FLAGとして第１クロック生成回路CPG1aおよび第２クロック生成回路CPG2aにそれぞれ出力する。
【００８７】
フラグ回路FC1aは、電圧比較回路CMP1から出力される比較結果信号RES1が低レベルであるときに、フラグF0〜F3を所定の周期Tcycで順次リセットする。すなわち、比較結果信号RES1が高レベルから低レベルに変化すると、フラグ信号FLAGが所定の時間間隔Tcycをおいて高レベルから低レベルにフラグ信号FLAG[3]から順次変化する。
【００８８】
フラグ回路FC1aは、比較結果信号RES1が高レベルであるときに、フラグF0〜F3を所定の周期Tcycで順次セットする。すなわち、比較結果信号RES1が低レベルから高レベルに変化すると、フラグ信号FLAGが所定の時間間隔Tcycをおいて低レベルから高レベルにフラグ信号FLAG[0]から順次変化する。
第２分圧回路DV5は、メモリコアCOREの電圧供給線VPRGと接地線VSSとの間にノードVD5を介して直列に接続された容量素子CD50、CD51を有している。第２分圧回路DV5は、電圧供給線VPRGの電圧を容量素子CD50、CD51の容量比で分圧し、ノードVD5に第２分圧電圧VD5を生成する。
【００８９】
図１０は、第３の実施形態における第１クロック生成回路CPG1aの詳細を示している。
第１クロック生成回路CPG1aは、第１の実施形態の第１クロック生成回路CPG1に第１クロック出力回路CO12、CO13を加えて構成されている。第１クロック出力回路CO10〜CO13は、第１基準クロックCK1Bおよびフラグ信号FLAG[0]〜FLAG[3]をそれぞれ受け、第１クロックCK1[0]〜CK1[3]をそれぞれ出力する。第１クロック出力回路CO12、CO13の構成および動作は、第１クロック出力回路CO10の構成および動作と同様であるため、詳細な説明は省略する。
【００９０】
図１１は、第３の実施形態における第２クロック生成回路CPG2aの詳細を示している。
第２クロック生成回路CPG2aは、第２の実施形態の第２クロック生成回路CPG2に第２クロック出力回路CO22、CO23を加えて構成されている。第２クロック出力回路CO20〜CO23は、第２基準クロックCK2Bおよびフラグ信号FLAG[0]〜FLAG[3]をそれぞれ受け、第２クロックCK2[0]〜CK2[3]をそれぞれ出力する。第２クロック出力回路CO22、CO23の構成および動作は、第２クロック出力回路CO20の構成および動作と同様であるため、詳細な説明は省略する。
【００９１】
図１２は、第３の実施形態におけるチャージポンプCP2aの詳細を示している。チャージポンプCP2aは、第２の実施形態のチャージポンプCP2に第１容量素子C12、C13、第２容量素子C22、C23を加えて構成されている。その他の構成は、第２の実施形態のチャージポンプCP2と同一である。
【００９２】
第１容量素子C12、C13は、一端が第１クロックCK1[2]、CK1[3]をそれぞれ受け、他端が第１ノードP1に接続されている。すなわち、第１容量素子C10〜C13は、第１ノードP1に並列に接続されている。第１容量素子C12、C13の容量は、第１ノードP1に接続される容量素子の容量（寄生容量）に比べて十分に大きい。第１容量素子C12、C13は、第１容量素子C10、C11と同様に動作する。
【００９３】
第２容量素子C22、C23は、一端が第２クロックCK2[2]、CK2[3]をそれぞれ受け、他端が第２ノードP2に接続されている。すなわち、第２容量素子C20〜C23は、第２ノードP2に並列に接続されている。第２容量素子C22、C23の容量は、第２ノードP2に接続される容量素子の容量（寄生容量）に比べて十分に大きい。第２容量素子C22、C23は、第２容量素子C20、C21と同様に動作する。
【００９４】
チャージポンプCP2aの動作は、第２の実施形態のチャージポンプCP2の動作と同様であるため、詳細な説明は省略する。但し、第１ノードP1に接続された第１容量素子の数および第２ノードP2に接続された第２容量素子の数が増加したことで、第２昇圧電圧VO2aは、第２の実施形態のチャージポンプCP2に比べて、短時間で目標電圧まで上昇する。
【００９５】
以上、第３の実施形態でも、第１および第２の実施形態と同様の効果が得られる。
なお。前述の第１〜第３の実施形態では、本発明をフラッシュメモリに適用した例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、本発明を昇圧電圧を使用するその他の半導体デバイスに適用してもよい。
【００９６】
前述の第１〜第３の実施形態では、容量素子を用いて第１または第２分圧電圧を生成する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、抵抗素子を用いて第１または第２分圧電圧を生成してもよい。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  互いに同じ位相を有する複数の第１クロックをそれぞれ生成する第１クロック生成回路と、
一端で前記第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子を有し、前記第１容量素子の充放電を利用して出力ノードに第１昇圧電圧を生成するチャージポンプとを備え、
前記第１クロック生成回路は、前記第１昇圧電圧が目標電圧より低いときに第１駆動能力で前記各第１クロックを出力し、前記第１昇圧電圧が前記目標電圧より高いときに前記第１駆動能力より弱い第２駆動能力で前記各第１クロックを出力する複数の第１クロック出力回路を前記第１クロックにそれぞれ対応して備えていることを特徴とするチャージポンプ回路。
【００９７】
（付記２）  付記１記載のチャージポンプ回路において、
前記各第１クロック出力回路は、
第１弱クロックを前記第２駆動能力で常時出力する第１弱出力回路と、
第１強クロックを前記第１駆動能力で前記第１昇圧電圧が前記目標電圧より低いときに出力する第１強出力回路と、
前記第１弱出力回路の出力と前記第１強出力回路の出力とに接続され、前記第１弱クロックと前記第１強クロックとを前記各第１クロックとして合成する第１合成ノードとを備えていることを特徴とするチャージポンプ回路。
【００９８】
（付記３）  付記２記載のチャージポンプ回路において、
前記第１強出力回路にそれぞれ対応するフラグを有し、前記第１昇圧電圧が前記目標電圧より低いときに前記フラグを順次セットし、前記第１昇圧電圧が前記目標電圧より高いときに前記フラグを順次リセットするフラグ回路を備え、
前記各第１強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止することを特徴とするチャージポンプ回路。
【００９９】
（付記４）  付記２記載のチャージポンプ回路において、
前記各第１弱出力回路は、前記第１弱クロックを出力する第１トランジスタサイズの出力バッファを備え、
前記各第１強出力回路は、前記第１強クロックを出力する前記第１トランジスタサイズより大きい第２トランジスタサイズの出力バッファを備えていることを特徴とするチャージポンプ回路。
【０１００】
（付記５）  付記４記載のチャージポンプ回路において、
前記各第１強出力回路の出力バッファは、ドレインが前記第１合成ノードにそれぞれ接続されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備え、
前記各第１弱出力回路は、対応する第１強出力回路の停止中に、対応する第１強出力回路の出力バッファのｐｎジャンクションが前記第１合成ノードの電圧変化によりオンしない駆動能力に設定されていることを特徴とするチャージポンプ回路。
【０１０１】
（付記６）  付記１記載のチャージポンプ回路において、
前記第１昇圧電圧を分圧し、第１分圧電圧を生成する第１分圧回路と
前記第１分圧電圧を第１基準電圧と比較する電圧比較回路とを備え、
前記第１クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第１クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第１クロックを出力することを特徴とするチャージポンプ回路。
【０１０２】
（付記７）  付記１記載のチャージポンプ回路において、
前記出力ノードと、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電圧供給線との間に接続されるスイッチと、
前記電圧供給線の電圧を分圧し、第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧が第２基準電圧より低いときに前記スイッチをオンさせるスイッチ制御回路とを備えていることを特徴とするチャージポンプ回路。
【０１０３】
（付記８）  互いに同じ位相を有する複数の第１クロックをそれぞれ生成する第１クロック生成回路と、
前記第１クロックにそれぞれ対応し、前記第１クロックとは逆の位相を有する複数の第２クロックをそれぞれ生成する第２クロック生成回路と、
一端で前記第１クロックをそれぞれ受け、他端が第１ノードに接続される複数の第１容量素子と、一端で前記第２クロックをそれぞれ受け、他端が第２ノードに接続される複数の第２容量素子と、前記第１および第２ノードの間に接続され、前記第１クロックの有効期間中にオンする昇圧スイッチとを有し、前記第１容量素子の充放電を利用して前記第１ノードに第１昇圧電圧を生成し、前記第１昇圧電圧および前記第２容量素子の充放電を利用して出力ノードに前記第１昇圧電圧より高い第２昇圧電圧を生成するチャージポンプとを備え、
前記第１クロック生成回路は、前記第２昇圧電圧が目標電圧より低いときに第１駆動能力で前記各第１クロックを出力し、前記第２昇圧電圧が前記目標電圧より高いときに前記第１駆動能力より弱い第２駆動能力で前記各第１クロックを出力する複数の第１クロック出力回路を前記第１クロックにそれぞれ対応して備え、
前記第２クロック生成回路は、前記第２昇圧電圧が前記目標電圧より低いときに前記第１駆動能力で前記各第２クロックを出力し、前記第２昇圧電圧が前記目標電圧より高いときに前記第２駆動能力で前記各第２クロックを出力する複数の第２クロック出力回路を前記第２クロックにそれぞれ対応して備えていることを特徴とするチャージポンプ回路。
【０１０４】
（付記９）  付記８記載のチャージポンプ回路において、
前記各第１クロック出力回路は、
第１弱クロックを前記第２駆動能力で常時出力する第１弱出力回路と、
第１強クロックを前記第１駆動能力で前記第２昇圧電圧が前記目標電圧より低いときに出力する第１強出力回路と、
前記第１弱出力回路の出力と前記第１強出力回路の出力とに接続され、前記第１弱クロックと前記第１強クロックとを前記各第１クロックとして合成する第１合成ノードとを備え、
前記各第２クロック出力回路は、
第２弱クロックを前記第２駆動能力で常時出力する第２弱出力回路と、
第２強クロックを前記第１駆動能力で前記第２昇圧電圧が前記目標電圧より低いときに出力する第２強出力回路と、
前記第２弱出力回路の出力と前記第２強出力回路の出力とに接続され、前記第２弱クロックと前記第２強クロックとを前記各第２クロックとして合成する第２合成ノードとを備えていることを特徴とするチャージポンプ回路。
【０１０５】
（付記１０）  付記９記載のチャージポンプ回路において、
一対の前記第１および第２強出力回路にそれぞれ対応するフラグを有し、前記第２昇圧電圧が前記目標電圧より低いときに前記フラグを順次セットし、前記第２昇圧電圧が前記目標電圧より高いときに前記フラグを順次リセットするフラグ回路を備え、
前記各第１および第２強出力回路は、対応するフラグがセットされているときに動作し、対応するフラグがリセットされているときに停止することを特徴とするチャージポンプ回路。
【０１０６】
（付記１１）  付記９記載のチャージポンプ回路において、
前記各第１弱出力回路は、前記第１弱クロックを出力する第１トランジスタサイズの出力バッファを備え、
前記各第１強出力回路は、前記第１強クロックを出力する前記第１トランジスタサイズより大きい第２トランジスタサイズの出力バッファを備え、
前記各第２弱出力回路は、前記第２弱クロックを出力する前記第１トランジスタサイズの出力バッファを備え、
前記各第２強出力回路は、前記第２強クロックを出力する前記第２トランジスタサイズの出力バッファを備えていることを特徴とするチャージポンプ回路。
【０１０７】
（付記１２）  付記１１記載のチャージポンプ回路において、
前記各第１強出力回路の出力バッファは、ドレインが前記第１合成ノードにそれぞれ接続されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備え、
前記各第２強出力回路の出力バッファは、ドレインが前記第２合成ノードにそれぞれ接続されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを備え、
前記各第１弱出力回路は、対応する第１強出力回路の停止中に、対応する第１強出力回路の出力バッファのｐｎジャンクションが前記第１合成ノードの電圧変化によりオンしない駆動能力に設定され、
前記各第２弱出力回路は、対応する第２強出力回路の停止中に、対応する第２強出力回路の出力バッファのｐｎジャンクションが前記第２合成ノードの電圧変化によりオンしない駆動能力に設定されていることを特徴とするチャージポンプ回路。
【０１０８】
（付記１３）  付記８記載のチャージポンプ回路において、
前記第２昇圧電圧を分圧し、第１分圧電圧を生成する第１分圧回路と
前記第１分圧電圧を第１基準電圧と比較する電圧比較回路とを備え、
前記第１クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第１クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第１クロックを出力し、
前記第２クロック出力回路は、前記電圧比較回路により、前記第１分圧電圧が前記第１基準電圧より低いと判定されたときに前記第１駆動能力で前記各第２クロックを出力し、前記第１分圧電圧が前記第１基準電圧より高いと判定されたときに前記第２駆動能力で前記各第２クロックを出力することを特徴とするチャージポンプ回路。
【０１０９】
（付記１４）  付記８記載のチャージポンプ回路において、
前記出力ノードと、チャージポンプ回路と共に半導体集積回路に形成される内部回路の電圧供給線との間に接続されるスイッチと、
前記電圧供給線の電圧を分圧し、第２分圧電圧を生成する第２分圧回路と、
前記第２分圧電圧が第２基準電圧より低いときに前記スイッチをオンさせるスイッチ制御回路とを備えていることを特徴とするチャージポンプ回路。
【０１１０】
（付記１５）  付記８記載のチャージポンプ回路において、
前記第１および第２クロックは、互いの有効期間が重ならないことを特徴とするチャージポンプ回路。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１１１】
【発明の効果】
請求項１のチャージポンプ回路では、第１容量素子に充放電される電荷のほとんどを第１昇圧電圧の生成に寄与させることができる。第１昇圧電圧の生成効率が向上するため、例えば、第１容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。また、第１容量素子を充放電させるクロックの周波数を変更する回路は不要になる。
請求項２のチャージポンプ回路では、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。
【０１１２】
請求項３のチャージポンプ回路では、フラグ回路を設けることで、動作させる第１強出力回路の数を簡易な回路で制御できる。
請求項４のチャージポンプ回路では、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項５のチャージポンプ回路では、第１昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。また、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【０１１３】
請求項６のチャージポンプ回路では、第１および第２容量素子に充放電される電荷のほとんどを第２昇圧電圧の生成に寄与させることができる。第２昇圧電圧の生成効率が向上するため、例えば、第１および第２容量素子の容量を小さくできる。この結果、チャージポンプ回路の消費電力を削減できる。また、第１および第２容量素子を充放電させるクロックの周波数を変更する回路は不要になる。さらに、第１昇圧電圧および第２容量素子の充放電を利用して第２昇圧電圧を生成するため、高い昇圧電圧を生成できる。第２昇圧電圧を二段階の昇圧動作により生成することで、所定の昇圧電圧を高い精度で生成できる。
【０１１４】
請求項７のチャージポンプ回路では、第１クロック出力回路は、各第１クロックを常時出力しながら、その駆動能力を容易に変更できる。同様に、第２クロック出力回路は、各第２クロックを常時出力しながら、その駆動能力を容易に変更できる。
請求項８のチャージポンプ回路では、フラグ回路を設けることで、動作させる第１および第２強出力回路の数を簡易な回路で制御できる。
【０１１５】
請求項９のチャージポンプ回路では、簡易な回路で第１基準電圧を生成できる。従って、第１基準電圧を精度よく、かつ安定して生成できる。
請求項１０のチャージポンプ回路では、第２昇圧電圧を内部回路に直接供給する場合に比べて、電圧供給線の電圧を一定の電圧に安定させることができる。また、簡易な回路で第２基準電圧を生成できる。従って、第２基準電圧を精度よく、かつ安定して生成できる。
【図面の簡単な説明】
【図１】本発明のチャージポンプ回路の第１の実施形態を示すブロック図である。
【図２】第１の実施形態における第１クロック生成回路の詳細を示すブロック図である。
【図３】第１の実施形態の動作概要を示す説明図である。
【図４】本発明のチャージポンプ回路の第２の実施形態を示すブロック図である。
【図５】第２の実施形態における第１クロック生成回路の詳細を示すブロック図である。
【図６】第２の実施形態における第２クロック生成回路の詳細を示すブロック図である。
【図７】第２の実施形態におけるチャージポンプの詳細を示す回路図である。
【図８】第２の実施形態におけるチャージポンプの動作を示す波形図である。
【図９】本発明のチャージポンプ回路の第３の実施形態を示すブロック図である。
【図１０】第３の実施形態における第１クロック生成回路の詳細を示すブロック図である。
【図１１】第３の実施形態における第２クロック生成回路の詳細を示すブロック図である。
【図１２】第３の実施形態におけるチャージポンプの詳細を示す回路図である。
【符号の説明】
１０、２０、３０  チャージポンプ回路
CP1、CP2、CP2a  チャージポンプ
CK1、CK1[0]、CK1[1]、CK1[2]、CK1[3]  第１クロック
CPG1、CPG1a  第１クロック生成回路
CO10、CO11、CO12、CO13  第１クロック出力回路
S1  第１強出力回路
CK1S  第１強クロック
W1  第１弱出力回路
CK1W  第１弱クロック
ND1  第１合成ノード
C00、C01、C10、C11、C12、C13  第１容量素子
VN1、P1  第１ノード
CK2、CK2[0]、CK2[1]、CK2[2]、CK2[3]  第２クロック
CPG2、CPG2a  第２クロック生成回路
CO20、CO21、CO22、CO23  第２クロック出力回路
S2  第２強出力回路
CK2S  第２強クロック
W2  第２弱出力回路
CK2W  第２弱クロック
ND2  第２合成ノード
C20、C21、C22、C23  第２容量素子
P2  第２ノード
VO1、VO2、VO2a  出力ノード
FC1、FC1a  フラグ回路
F0、F1、F2、F3  フラグ
DV1、DV3、DV4  第１分圧回路
DV2、DV5  第２分圧回路
CMP1、CMP2  電圧比較回路
SW  スイッチ
VO1  第１昇圧電圧
VO2、VO2a  第２昇圧電圧
VT  目標電圧
VD1、VD3、VD4  第１分圧電圧
VD2、VD5  第２分圧電圧
VREF  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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