(57)【特許請求の範囲】
【請求項１】
異なる構成を持つ複数のメモリ回路を備え、前記複数のメモリ回路を試験する試験装置が外部端子に接続される半導体装置において、
前記複数のメモリ回路は、前記外部端子に並列に接続され、
所定構成のメモリと、
前記メモリの所定構成に基づくアドレス幅に対応する構成を持ち、シリアルのスキャンインアドレスが入力され、該スキャンインアドレスをパラレルに変換したアドレス信号を前記メモリに出力する第１スキャンチェーンと、
前記メモリの所定構成に基づくデータ幅に対応する構成を持ち、シリアルのスキャンインデータが入力され、該スキャンインデータをパラレルに変換したデータ入力信号を前記メモリに出力する第２スキャンチェーンと、をそれぞれ備え、
更に、
動作制御信号が入力され、該動作制御信号に基づいて前記複数のメモリ回路のそれぞれに対応するイネーブル制御信号を生成する動作制御用スキャンチェーンと、
前記複数のメモリ回路に対応して設けられ、前記複数のメモリ回路の制御信号が共通に入力され、それぞれ対応して入力される前記イネーブル制御信号に基づいて、対応するメモリ回路に対して前記制御信号を供給又は停止する複数の制御回路と、
を備えたことを特徴とする半導体装置。
【請求項２】
異なる構成を持つ複数のメモリ回路を備え、前記複数のメモリ回路を試験する試験装置が外部端子に接続される半導体装置において、
前記複数のメモリ回路は、前記外部端子に並列に接続され、
所定構成のメモリと、
前記メモリの所定構成に基づくアドレス幅に対応する構成を持ち、シリアルのスキャンインアドレスが入力され、該スキャンインアドレスをパラレルに変換したアドレス信号を前記メモリに出力する第１スキャンチェーンと、
前記メモリの所定構成に基づくデータ幅に対応する構成を持ち、シリアルのスキャンインデータが入力され、該スキャンインデータをパラレルに変換したデータ入力信号を前記メモリに出力する第２スキャンチェーンと、をそれぞれ備え、
更に、
前記複数のメモリ回路は、前記スキャンインアドレスのうちのロウ又はコラムアドレスの最下位ビットとパターン制御信号に基づいて前記スキャンインデータを反転して前記第２スキャンチェーンに出力する信号反転回路を備え、
動作制御信号が入力され、該動作制御信号に基づいて前記複数のメモリ回路のそれぞれに対応するイネーブル制御信号と前記パターン制御信号を生成する動作制御用スキャンチェーンと、
前記複数のメモリ回路に対応して設けられ、前記複数のメモリ回路の制御信号が共通に入力され、それぞれ対応して入力される前記イネーブル制御信号に基づいて、対応するメモリ回路に対して前記制御信号を供給又は停止する複数の制御回路と、
を備えたことを特徴とする半導体装置。
【請求項３】
請求項１又は２に半導体装置において、
前記各メモリ回路に対応して設けられ、各対応するメモリ回路のデータ出力信号と前記データ入力信号が入力され、両信号を比較した結果に基づく判定信号を出力する複数の故障判定回路と、
前記複数の故障判定回路からそれぞれから入力される判定信号を合成した合成判定信号を出力する信号合成回路と、
を備えたことを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記各メモリ回路に対応して設けられ、各対応するメモリ回路のデータ出力信号と前記データ入力信号が入力され、両信号を比較した結果に基づく判定信号を出力する複数の故障判定回路と、
前記複数の故障判定回路からそれぞれ入力されるパラレルの判定信号から生成したシリアルのスキャンアウト判定信号を出力する判定出力用スキャンチェーンと、を備えたことを特徴とする半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置において、
前記複数のメモリ回路の出力端子に接続され、該メモリ回路から出力されるパラレルのデータ出力信号から生成したシリアルのスキャンアウトデータ信号を出力するデータ出力用スキャンチェーンを備えたことを特徴とする半導体装置。
【請求項６】
請求項１又は２に記載の半導体装置において、
前記第１スキャンチェーンのシリアル出力端子と前記第２スキャンチェーンのシリアル入力端子を第３のスキャンチェーンを介して接続し、前記第１スキャンチェーンのシリアル入力端子から前記スキャンインデータ及びスキャンインアドレスをシリアル入力したことを特徴とする半導体装置。
【請求項７】
請求項１又は２に記載の半導体装置において、
前記第１スキャンチェーンのシリアル入力端子と前記第２スキャンチェーンのシリアル入力端子に接続され、前記スキャンインアドレス及び前記スキャンインデータがシリアル入力され、入力される選択信号に基づいて、前記スキャンインアドレスを前記第１スキャンチェーンに出力し、前記スキャンインデータを前記第２スキャンチェーンに出力する選択回路を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に備えられた構成の異なる複数のメモリ回路に対する試験方法に関するものである。
【０００２】
近年、半導体装置（ＬＳＩ）は、その製造技術の進展により高集積化され、１つのチップ上にロジック回路と大容量メモリ回路が混載されている。更に、ＬＳＩは、ユーザ仕様により搭載される機能の多様化に伴って、容量やバス幅等の構成の異なる複数のメモリ回路が搭載されている。
【０００３】
このようなＬＳＩでは、チップ外部にメモリを接続する場合に比べて、ロジック回路とメモリ回路の間で高い転送レート（単位時間あたりに転送するデータ量）を可能としている。また、このＬＳＩは、ロジック回路とメモリ回路の間に入出力回路が不要となるため、ロジック回路を搭載したＬＳＩとメモリ回路を搭載したＬＳＩを接続する場合に比べて全体の消費電力を少なくすることができる。
【０００４】
ところで、上記のＬＳＩは、出荷前に試験装置によりロジック回路及びメモリ回路が正常に動作しているか否かをテストする動作試験が実施される。そして、ＬＳＩに搭載されたメモリ回路、特にＤＲＡＭは、その構造に依存する微妙な不良モードが多数存在する。これらの不良モードを確実に除去するために、メモリ回路に対して各種条件下で多数の試験パターンデータを用いて試験を行う必要がある。そして、ＬＳＩに搭載されるメモリ回路が多くなると、それに伴い試験時間が長くなってＬＳＩチップのコスト上昇を招くことから、試験時間の短縮が要求されている。
【０００５】
【従来の技術】
図１２は、半導体装置１１の一部ブロック回路図であり、それに含まれる複数のメモリ回路１２，１３の試験に関わる部分のブロック回路図である。
【０００６】
メモリ回路１２，１３は、それぞれ異なる構成を持ち、RAM-SCAN方式により設計されている。
メモリ回路１２は、所定構成のメモリ部１４とスキャンチェーン１５を含む。スキャンチェーン１５は、メモリ部１４の入出力ビット数に対応する数のスキャンタイプフリップフロップ（以下、ＳＦＦという）１６を備え、全てのＳＦＦ１６はデイジーチェーン接続されている。スキャンチェーン１５は、図示しないスキャンクロックに同期して動作するＳＦＦ１６により、スキャンデータ入力端子ＳＤＩを入力として、スキャンデータ出力端子ＳＤＯを出力とするシフトレジスタとして動作する。メモリ回路１２の出力端子は、スキャンチェーン１７を構成するＳＦＦ１６に接続され、そのスキャンチェーン１７は、メモリ回路１２内部のスキャンチェーン１５と直列接続されている。
【０００７】
もう一方のメモリ回路１３は、他のメモリ回路１２と同様に、所定構成のメモリ部１８と、その入出力ビット数に対応する数のＳＦＦ１６をデイジーチェーン接続して構成されたスキャンチェーン１９を含む。そのスキャンチェーン１９は、図示しないスキャンクロックに応答してシフトレジスタとして動作する。メモリ回路１３の出力端子はスキャンチェーン２０を構成するＳＦＦ１６に接続され、そのスキャンチェーン２０は、内部のスキャンチェーン１９と直列接続されている。
【０００８】
テスト動作時には、両メモリ回路１２，１３には外部端子２１に接続された図示しない試験装置からシリアルのテスト信号ＴＩが供給される。スキャンチェーン１５，１９は、テスト信号ＴＩをシフト動作して生成したデータを各メモリ部１４，１８にアドレス及び入力データとして出力する。そして、スキャンチェーン１７，２０は、各メモリ回路１２，１３の出力データをシリアルのテスト出力データにして選択回路２２に出力する。
【０００９】
選択回路２２は、試験装置から外部端子２３を介して供給されるメモリセレクト信号ＭＳ０に基づいて選択したメモリ回路１２又はメモリ回路１３のテスト出力データを外部端子２４に出力する。試験装置は、外部端子２４を介してテスト出力データを受け取り、そのテスト出力データに基づいてメモリ回路１２，１３が正常か否かを判定する。
【００１０】
【発明が解決しようとする課題】
しかしながら、試験パターンデータは、メモリ回路１２，１３の容量やデータ幅等の構成により異なるため、試験装置は、構成の異なる複数のメモリ回路１２，１３の試験を同時に実施することができない。例えば、メモリ回路１２のための試験パターンデータをメモリ回路１３に供給した場合、メモリ回路１３のアドレス及び入力データのビット数がメモリ回路１２のそれらと異なるため、メモリ部１８に記録されるデータのパターンが所望のパターン形状と異なる。これにより、メモリ部１８の出力データが所望の期待データと異なるため、試験装置はメモリ部１８に対して誤判定を起こすことになるからである。このことは、メモリ回路１２，１３の試験時間を長くする。
【００１１】
また、各メモリ回路に対する試験パターンデータは、上記の理由により、各メモリ回路の容量等に合わせて個別に作成する必要がある。１つのメモリ回路に対する試験パターンデータは、複雑かつ多数の不良モードを確認するため、データ量が多くなり作成に長時間を要する。従って、全てのメモリ回路に対する試験パターンを作成するために多くの時間を必要とし、メモリ回路に対する総合の試験時間（準備期間＋実際の試験期間）を長くする。
【００１２】
従って、従来の試験方法には、各メモリ回路に必要なデータ作成時間、各メモリ回路の試験時間が長くなり、試験に要するコストが上昇するので、ＬＳＩのコストが上昇するという問題がある。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は構成が異なる複数のメモリ回路に対する試験時間の短縮を図ることのできる半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明は、異なる構成を持つ複数のメモリ回路を備え、前記複数のメモリ回路を試験する試験装置が外部端子に接続される半導体装置において、前記複数のメモリ回路は、前記外部端子に並列に接続され、所定構成のメモリと、それぞれの構成に基づくアドレス幅に対応する構成を持ち、シリアルのスキャンインアドレスが入力され、該スキャンインアドレスをパラレルに変換したアドレス信号を前記メモリに出力する第１スキャンチェーンと、それぞれの構成に基づくデータ幅に対応する構成を持ち、シリアルのスキャンインデータが入力され、該スキャンインデータをパラレルに変換したデータ入力信号を前記メモリに出力する第２スキャンチェーンと、をそれぞれ備える。これにより、試験装置は、１つのパターンを複数のメモリ回路に同時に供給して動作試験を実施するため、動作試験の時間を短縮できる。
【００１５】
また、本発明は、前記複数のメモリ回路には、前記スキャンインアドレスのうちのロウ又はコラムアドレスの最下位ビットとパターン制御信号に基づいて前記スキャンインデータを反転して前記第２スキャンチェーンに出力する信号反転回路を備える。これにより、所定位置のスキャンインデータを反転することで、異なる構成を持つ複数のメモリ回路に対してマーチパターン及びチェッカパターンの何れか一方を用意すればよい。
【００１６】
更に、本発明は、動作制御信号が入力され、該動作制御信号に基づいて前記複数のメモリ回路のそれぞれに対応するイネーブル制御信号を生成する動作制御用スキャンチェーンと、前記複数のメモリ回路に対応して設けられ、前記複数のメモリ回路の制御信号が共通に入力され、それぞれ対応して入力される前記イネーブル制御信号に基づいて、対応するメモリ回路に対して前記制御信号を供給又は停止する複数の制御回路と、を備える。これにより、複数の制御信号の供給／停止を１つの外部端子から動作制御用スキャンチェーンに供給する動作制御信号により制御できる。
【００１７】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図５に従って説明する。
図１は、半導体装置３１のブロック回路図である。
【００１８】
半導体装置３１は、複数（本実施形態では２個）のメモリ回路３２，３３と、それらの動作試験を実施するために動作制御用スキャンチェーン３４、信号制御回路３５，３６、故障判定回路３７，３８、信号合成回路としてのＯＲ回路３９を含み、これらは１つのチップ上に形成されている。尚、チップ上には、上記各回路とともに、メモリ回路３２，３３を使用する図示しないロジック回路と、半導体装置３１と外部装置を接続する外部端子が形成されているが、これらはメモリ回路３２，３３の動作試験に関わらないために図面及び詳細な説明を省略する。
【００１９】
尚、ここで通常動作について簡単に説明すると、メモリ回路３２，３３は、図示しないクロック信号に基づいて動作し、ロジック回路からアドレスＡＤＲａ，ＡＤＲｂに対応する領域に入力データＤＩａ，ＤＩｂに基づくセル情報を記憶し、アドレスＡＤＲａ，ＡＤＲｂの領域から読み出したセル情報に基づく出力データＤＯａ，ＤＯｂをロジック回路に出力する。
【００２０】
次に、試験動作にかかる接続及び動作を詳述する。
半導体装置３１は、そのチップ上に第１及び第２メモリ回路３２，３３の動作試験を行うために割り当てられた複数の外部端子Ｔ１〜Ｔ６を持つ。外部端子Ｔ１，Ｔ２は、第１及び第２メモリ回路３２，３３にアドレス及びライトデータを供給するため、外部端子Ｔ３，Ｔ４，Ｔ５は両メモリ回路３２，３３に制御信号を供給するため、外部端子Ｔ６は両メモリ回路３２，３３の故障判定結果を出力するために割り当てられている。
【００２１】
第１及び第２メモリ回路３２，３３は、外部端子Ｔ１，Ｔ２間に並列に接続されている。外部端子Ｔ１は、メモリ回路３２，３３にシリアルのスキャンインアドレスIA＿SIを供給するために用いられ、外部端子Ｔ２はメモリ回路３２，３３にシリアルのスキャンインデータID＿SIを供給するために用いられる。従って、第１及び第２メモリ回路３２，３３には、１パターンのスキャンインアドレスIA＿SI及びスキャンインデータID＿SIが同時に供給される。
【００２２】
動作制御用スキャンチェーン（以下、制御チェーンという）３４は第３外部端子Ｔ３に接続され、それを介して試験装置からシリアルの動作制御信号 C＿SIが入力される。制御チェーン３４は、第１及び第２メモリ回路３２，３３に対応する３つ（メモリ回路がｎ個の場合はｎ＋１個）のＳＦＦ４１，４２，４３を備え、これらはこの順番で直列に接続されている。即ち、第１ＳＦＦ４１のスキャンデータ入力端子ＳＩは外部端子Ｔ３に接続され、第１，第２ＳＦＦ４１，４２の出力端子Ｑは次段の第２，第３ＳＦＦ４２，４３のスキャンデータ入力端子ＳＩに接続されている。各ＳＦＦ４１〜４３は、第５外部端子Ｔ５を介して供給されるスキャンクロックSMCKに基づいて動作し、入力端子ＳＩをラッチしたレベルを持つ信号を出力する。
【００２３】
これにより、制御チェーン３４は、スキャンクロックSMCKに基づいて動作するシフトレジスタとして機能する。そして、制御チェーン３４は、第１ＳＦＦ４１にてラッチしたレベルを持つパターン制御信号C＿CTLを第１及び第２メモリ回路３２，３３に出力する。更に、制御チェーン３４は、第２ＳＦＦ４２にてラッチしたレベルを持つ第１イネーブル制御信号INB1を第１信号制御回路３５に、第３ＳＦＦ４３にてラッチしたレベルを持つ第２イネーブル制御信号INB2を第２信号制御回路３６に出力する。
【００２４】
即ち、制御チェーン３４は、シリアルの制御信号 C＿SIから生成したパラレルの制御信号C＿CTL，INB1，INB2を出力する。尚、各制御信号C＿CTL，INB1，INB2のための制御信号 C＿SIの各ビットは、第２イネーブル制御信号INB2，第１イネーブル制御信号INB1，パターン制御信号C＿CTLの順番で入力される。
【００２５】
第１及び第２信号制御回路３５，３６は、第４，第５外部端子Ｔ４，Ｔ５に接続され、それらを介して試験装置からライトイネーブル信号ＷＥ及びスキャンクロックSMCKが入力される。
【００２６】
第１信号制御回路３５はＯＲ回路４４，４５を備える。ＯＲ回路４４は第１イネーブル制御信号INB1とライトイネーブル信号ＷＥが入力され、それらを論理和演算して得たレベルを持つ信号を第１メモリ回路３２に供給する。ＯＲ回路４５は第２イネーブル制御信号INB2とスキャンクロックSMCKが入力され、それらを倫理和演算して得たレベルを持つ信号を第１メモリ回路３２に供給する。
【００２７】
このように構成された第１信号制御回路３５は、第１イネーブル制御信号INB1に応答し、第１メモリ回路３２に対するライトイネーブル信号ＷＥ及びスキャンクロックSMCKの供給／停止を制御する。即ち、第１信号制御回路３５は、Ｈレベルの第１イネーブル制御信号INB1に応答してＨレベルのイネーブル信号ＷＥ及びスキャンクロックSMCKを、Ｌレベルの第１イネーブル制御信号INB1に応答してそれぞれの入力レベルを持つイネーブル信号ＷＥ及びスキャンクロックSMCKを第１メモリ回路３２に出力する。
【００２８】
第２信号制御回路３６は、第１信号制御回路３５と同様にＯＲ回路４６，４７を持ち、第２イネーブル制御信号INB2に応答し、第２メモリ回路３３に対するライトイネーブル信号ＷＥ及びスキャンクロックSMCKの供給／停止を制御する。
【００２９】
第１メモリ回路３２は、Ｌレベルのライトイネーブル信号ＷＥに応答して書き込み動作し、Ｈレベルのライトイネーブル信号ＷＥに応答して読み出し動作する。書き込み動作において、第１メモリ回路３２は、スキャンインアドレスIA＿SIで示される領域に、スキャンインデータID＿SIで示される入力データに基づくセル情報を記憶する。そして、第１メモリ回路３２は、入力データを期待値データＯＤとして第１故障判定回路３７に出力する。
【００３０】
読み出し動作において、第１メモリ回路３２は、スキャンインアドレスIA＿SIで示される領域から読み出したセル情報に基づく出力データＤＯａを第１故障判定回路３７に出力する。
【００３１】
第１故障判定回路３７は、期待値データＯＤと出力データＤＯａを比較し、その比較結果に基づく第１判定信号ＣＨ１をＯＲ回路３９に出力する。詳しくは、第１故障判定回路３７は、期待値データＯＤの値と出力データＤＯａの値が一致する場合にＬレベルの第１判定信号ＣＨ１を出力し、それらが一致しない場合にＨレベルの第１判定信号ＣＨ１を出力する。
【００３２】
第２メモリ回路３３は、Ｌレベルのライトイネーブル信号ＷＥに応答して書き込み動作し、Ｈレベルのライトイネーブル信号ＷＥに応答して読み出し動作する。書き込み動作において、第２メモリ回路３３は、スキャンインアドレスIA＿SIで示される領域に、スキャンインデータID＿SIで示される入力データに基づくセル情報を記憶する。そして、第２メモリ回路３３は、入力データを期待値データＯＤとして第２故障判定回路３８に出力する。
【００３３】
読み出し動作において、第２メモリ回路３３は、スキャンインアドレスIA＿SIで示される領域から読み出したセル情報に基づく出力データＤＯｂを第２故障判定回路３８に出力する。
【００３４】
第２故障判定回路３８は、期待値データＯＤと出力データＤＯｂを比較し、その比較結果に基づく第２判定信号ＣＨ２をＯＲ回路３９に出力する。詳しくは、第２故障判定回路３８は、期待値データＯＤの値と出力データＤＯｂの値が一致する場合にＬレベルの第２判定信号ＣＨ２を出力し、それらが一致しない場合にＨレベルの第２判定信号ＣＨ２を出力する。
【００３５】
ＯＲ回路３９は、第１判定信号ＣＨ１と第２判定信号ＣＨ２が入力され、出力端子は第６外部端子Ｔ６に接続されている。ＯＲ回路３９は、第１判定信号ＣＨ１と第２判定信号ＣＨ２を論理和演算して得たレベルを持つ合成判定信号ＣＨＫを出力する。
【００３６】
第６外部端子Ｔ６に接続される試験装置は、合成判定信号ＣＨＫを受け取り、その合成判定信号ＣＨＫに基づいて第１及び第２メモリ回路３２，３３の少なくとも一方、ひいては半導体装置３１が故障しているか否かを判定する。Ｌレベルの第１及び第２判定信号ＣＨ１，ＣＨ２は、それぞれメモリ回路３２，３３の読み出しデータＤＯａ，ＤＯｂと期待値データとが一致していることを示し、Ｈレベルのそれは一致していないことを示す。従って、Ｈレベルの合成判定信号ＣＨＫは第１及び第２メモリ回路３２，３３の少なくとも一方に故障が存在することを示す。
【００３７】
次に、第１及び第２メモリ回路３２，３３、第１及び第２故障判定回路３７，３８の一具体例を説明する。
図２は、第１メモリ回路３２及び第１故障判定回路３７の回路構成及び接続を示す説明図である。
【００３８】
第１メモリ回路３２は、メモリ部５１と信号反転回路５２を備え、メモリ部５１は、メモリ５３、アドレス用の第１スキャンチェーン５４、データイン用の第２スキャンチェーン５５を備えている。
【００３９】
第１スキャンチェーン５４は、アドレス信号ＡＤＲａのビット数に合わせて３つのＳＦＦ６１，６２，６３を備え、それらは直列に接続されている。各ＳＦＦのデータ入力端子Ｄにはアドレス信号ＡＤＲａの各ビットＡ０，Ａ１，Ａ２が入力される。初段の第１ＳＦＦ６１は、スキャン入力端子ＳＩにスキャンインアドレスIA＿SIが入力され、第１，第２ＳＦＦ６２，６３の出力端子Ｑはそれぞれ次段の第２，第３ＳＦＦ６２，６３のスキャン入力端子ＳＩに接続され、最終段の第３ＳＦＦ６３の出力端子ＱからスキャンアウトアドレスIA＿SOが出力される。
【００４０】
第１スキャンチェーン５４は、スキャンクロックSMCKに基づいて動作するＳＦＦ６１〜６３によりシフトレジスタとして機能する。これにより、第１スキャンチェーン５４は、シリアルのスキャンインアドレスIA＿SIから生成したコラムアドレス信号Ｃ０及びロウアドレス信号Ｒ０，Ｒ１をメモリ５３に出力する。
【００４１】
第２スキャンチェーン５５は、入力データＤＩａのビット数に合わせて２つのＳＦＦ６４，６５を備え、それらは直列に接続されている。各ＳＦＦ６４，６５の入力端子Ｄには、入力データＤＩａの各ビットＤ０，Ｄ１が入力される。初段の第１ＳＦＦ６４はスキャン入力端子ＳＩにスキャンインデータID＿SIが入力され、第１ＳＦＦ６４の出力端子は次段の第２ＳＦＦ６５のスキャンデータ入力端子ＳＩに接続され、その第２ＳＦＦ６５の出力端子ＱからスキャンアウトデータID＿SOが出力される。
【００４２】
第２スキャンチェーン５５は、スキャンクロックSMCKに基づいて動作するＳＦＦ６４，６５によりシフトレジスタとして機能する。これにより、第２スキャンチェーン５５は、シリアルのスキャンインデータID＿SIから生成した入力データＤＩ０，ＤＩ１をメモリ５３に出力する。更に、第２スキャンチェーン５５は、入力データＤＩ０，ＤＩ１を期待値データとして第１故障判定回路３７に出力する。
【００４３】
メモリ５３は、入力されるライトイネーブル信号ＷＥに基づいて、書き込み動作或いは読み出し動作する。書き込み動作において、メモリ５３は、コラムアドレスＣ０及びロウアドレスＲ０，Ｒ１により示される領域に対して、入力データＤＩ０，ＤＩ１をセル情報として記憶する。読み出し動作において、メモリ５３は、コラムアドレスＣ０及びロウアドレスＲ０，Ｒ１により示される領域から読み出したセル情報を出力データＤＯ０，ＤＯ１として第１故障判定回路３７に出力する。従って、メモリ回路３２は、２ビットの期待値データと２ビットの出力データＤＯ０，ＤＯ１を第１故障判定回路３７に出力する。
【００４４】
信号反転回路５２は、スキャンインデータID＿SIを入力するパスに挿入接続されている。信号反転回路５２は、パターン制御信号C＿CTLと最下位ビットのロウアドレスＲ０が入力される。
【００４５】
信号反転回路５２は、ＡＮＤ回路６６とＥＯＲ回路６７を備え、ＡＮＤ回路６６にはロウアドレスＲ０とパターン制御信号C＿CTLが入力され、ＥＯＲ回路６７にはＡＮＤ回路６６の出力信号とスキャンインデータID＿SIが入力され、ＥＯＲ回路６７の出力端子は第２スキャンチェーン５５の第１ＳＦＦ６４のスキャンデータ入力端子ＳＩに接続されている。
【００４６】
信号反転回路５２は、パターン制御信号C＿CTLに基づいて、メモリ５３に書き込むセル情報のテストパターンを変更するために設けられている。メモリのテストパターンは、予め幾何学的に「０」と「１」のセル情報を配置することで、セル間の干渉等の検出を容易にするために用いられる。本実施形態では、このテストパターンに、チェッカパターンとマーチパターンを用いる。チェッカパターンは、図４（ａ）に示すように、メモリ素子の各ビットの信号値がチェッカー模様（格子模様）に「０」及び「１」のセル情報を書き込む。これに対し、マーチパターンは、ロウ又はカラム毎に「０」と「１」のセル情報を書き込む。従って、１ビット目のロウアドレスＲ０が「１」（図４（ａ）の２，４段目）の時のデータを反転するのことでチェッカパターンからマーチパターンが得られる（逆に、マーチパターンからチェッカパターンを得ることもできる）。
【００４７】
即ち、マーチパターン及びチェッカパターンの何れか一方の試験パターンデータを用意すれば、信号反転回路５２を用いることで、マーチパターン試験及びチェッカパターン試験を実施することができる。このことは、予め用意する試験パターンの数を少なくする。
【００４８】
第１故障判定回路３７は、第１メモリ回路３２の出力ビット数（２ビット）に対応する２つのＥＯＲ回路６８，６９とＯＲ回路７０を備える。各ＥＯＲ回路６８，６９には、それぞれ対応するビット位置の入力データ及び出力データが入力される。即ち、第１ＥＯＲ回路６８にはメモリ５３から出力される１ビット目の出力データＤＯ０と入力データＤＩ０が入力され、第２ＥＯＲ回路６９には２ビット目の出力データＤＯ１と入力データＤＩ１が入力される。両ＥＯＲ回路６８，６９は、それぞれの入力データの値と出力データの値が一致する場合にＬレベルの信号を、それらが一致しない場合にＨレベルの信号をＯＲ回路７０に出力する。ＯＲ回路７０は、入力信号を論理和演算して得たレベルを持つ第１判定信号ＣＨ１を出力する。従って、第１故障判定回路３７は、第１メモリ回路３２の入力データＤＩ０，ＤＩ１（書き込みデータであり期待値データ）と出力データＤＯ０，ＤＯ１（読み出しデータ）の各ビットがそれぞれ一致する場合にＬレベルの第１判定信号ＣＨ１を、一致しない場合にＨレベルの第１判定信号ＣＨ１を出力する。
【００４９】
図３は、第２メモリ回路３３及び第２故障判定回路３８の回路構成及び接続を示す説明図である。
第２メモリ回路３３は、メモリ部７１と信号反転回路７２を備え、メモリ部７１は、メモリ７３、アドレス用の第１スキャンチェーン７４、データイン用の第２スキャンチェーン７５を備えている。
【００５０】
第１スキャンチェーン７４は、アドレス信号ＡＤＲａのビット数に合わせて４つのＳＦＦ８１，８２，８３，８４を備え、それらは直列に接続されている。各ＳＦＦのデータ入力端子Ｄにはアドレス信号ＡＤＲａの各ビットＡ０，Ａ１，Ａ２，Ａ３が入力される。初段の第１ＳＦＦ８１は、スキャン入力端子ＳＩにスキャンインアドレスIA＿SIが入力され、第１〜第３ＳＦＦ８２〜８４の出力端子Ｑはそれぞれ次段の第２〜第４ＳＦＦ８２〜８４のスキャン入力端子ＳＩに接続され、最終段の第４ＳＦＦ８４の出力端子ＱからスキャンアウトアドレスIA＿SOが出力される。
【００５１】
第１スキャンチェーン７４は、スキャンクロックSMCKに基づいて動作するＳＦＦ８１〜８４によりシフトレジスタとして機能する。これにより、第１スキャンチェーン７４は、シリアルのスキャンインアドレスIA＿SIから生成したコラムアドレス信号Ｃ０，Ｃ１及びロウアドレス信号Ｒ０，Ｒ１をメモリ７３に出力する。
【００５２】
第２スキャンチェーン７５は、入力データＤＩａのビット数に合わせて１つのＳＦＦ８５を備えている。ＳＦＦ８５の入力端子Ｄには、入力データＤＩａのビットＤ０が入力される。ＳＦＦ８４はスキャン入力端子ＳＩにスキャンインデータID＿SIが入力され、出力端子ＱからスキャンアウトデータID＿SOが出力される。
【００５３】
第２スキャンチェーン７５は、スキャンクロックSMCKに基づいて動作するＳＦＦ８５によりシフトレジスタとして機能する。これにより、第２スキャンチェーン７５は、シリアルのスキャンインデータID＿SIから生成した入力データＤＩ０をメモリ７３に出力する。更に、第２スキャンチェーン７５は、入力データＤＩ０を期待値データとして第２故障判定回路３８に出力する。
【００５４】
メモリ７３は、図２のメモリ５３と同様に動作し、コラムアドレスＣ０，Ｃ１及びロウアドレスＲ０，Ｒ１により示される領域から読み出したセル情報を出力データＤＯ０として第２故障判定回路３８に出力する。従って、第２メモリ回路３３は、１ビットの期待値データと１ビットの出力データＤＯ０を第２故障判定回路３８に出力する。
【００５５】
信号反転回路７２は、スキャンインデータID＿SIを入力するパスに挿入接続されている。信号反転回路７２は、図２の信号反転回路５２と実質的に同一の構成を持つ。図４（ｂ）は、第２メモリ回路３３のメモリ７３に書き込むチェッカパターンを示す。この信号反転回路７２により、チェッカーパターンの試験データとマーチパターンの試験データの書き込みを１つのパターンデータにて行う。
【００５６】
第２故障判定回路３８は、第２メモリ回路３３の出力ビット数（１ビット）に対応する１つのＥＯＲ回路８６を備えている。ＥＯＲ回路８６には、メモリ７３から出力される１ビットの出力データＤＯ０と入力データＤＩ０が入力される。ＥＯＲ回路８６は、入力データの値と出力データの値が一致する場合にＬレベルの第２判定信号ＣＨ２を、それらが一致しない場合にＨレベルの第２判定信号ＣＨ２を出力する。
【００５７】
尚、メモリ回路３２，３３は、図示しない設計装置により、１つのメモリマクロデータを用いて作成される。設計装置は、入力される半導体装置３１の仕様データ（メモリ回路３２，３３の容量、アドレス構成等のデータ）に基づいて、メモリ５３，７３、第１スキャンチェーン５４，７４及び第２スキャンチェーン５５，７５の構成を決定し、それらをロジック回路との接続状態等を考慮して配置し、半導体装置３１のレイアウトデータを作成する。
【００５８】
次に、上記のように構成された半導体装置３１の動作試験を説明する。
［準備期間］
先ず、半導体装置３１（第１及び第２メモリ回路３２，３３）の動作試験に先だって、第１及び第２メモリ回路３２，３３を試験するパターンデータを作成する。このとき、第１及び第２メモリ回路３２，３３の構成に基づいて、アドレスビット数とデータビット数の最大値に基づく大きさを持つパターンデータをそれぞれ作成する。
【００５９】
第１メモリ回路３２は、３ビットのアドレス幅と２ビットのデータ幅を持ち、第２メモリ回路３３は、４ビットのアドレス幅と１ビットのデータ幅を持つ。従って、４ビットのアドレス幅を持つスキャンインアドレスIA＿SIのためのテストパターンデータと、２ビットのデータ幅を持つ大きさのスキャンインデータID＿SIのためのテストパターンデータを作成する。即ち、複数のメモリ回路３２，３３に対して１種類のテストパターンデータを作成する。このようにして作成されたテストパターンデータを図５の「アドレス」及び「データ入力」に示す。
【００６０】
［試験期間］
次に、半導体装置３１（第１及び第２メモリ回路３２，３３）の動作試験を開始する。
【００６１】
(1) 試験装置は、Ｌレベルのライトイネーブル信号ＷＥを外部端子Ｔ４を介して第１及び第２信号制御回路３５，３６に供給する。
(2) 試験装置は、外部端子Ｔ３を介して「０，０、１」の動作制御信号 C＿SIを制御チェーン３４に供給する。
【００６２】
制御チェーン３４は、動作制御信号 C＿SIに基づいて、Ｌレベルの第１及び第２イネーブル制御信号INB1，INB2と、Ｈレベルのパターン制御信号C＿CTLを出力する。第１及び第２信号制御回路３５，３６は、Ｌレベルのライトイネーブル信号ＷＥを第１及び第２メモリ回路３２，３３にそれぞれ供給する。このようにして、第１及び第２メモリ回路３２，３３を書き込み動作状態にする。
【００６３】
(3) 試験装置は、作成したテストパターンデータに基づいて、外部端子Ｔ１からスキャンインアドレスIA＿SIを、外部端子Ｔ２からスキャンインデータID＿SIを第１及び第２メモリ回路３２，３３に供給する。
【００６４】
例えば、試験装置は、テストパターンに基づいて、ビット列「０，０，０，１」からなるスキャンインアドレスIA＿SIと、ビット列「０，０」からなるスキャンインデータID＿SIを第１及び第２メモリ回路３２，３３に供給する（図５の２段目のパターン）。
【００６５】
第１メモリ回路３２の第１スキャンチェーン５４は、３つのＳＦＦ６１〜６３を持ち、スキャンクロックSMCKに基づいてスキャンインアドレスIA＿SIをシフト動作し、２ビット目から４ビット目までのビットデータをＳＦＦ６１〜６３にてラッチする。即ち、第１スキャンチェーン５４は、後ろ３ビットを有効とし、それらのビット値に基づくロウアドレスＲ１，Ｒ０（０，０）及びコラムアドレスＣ０（１）をメモリ５３に出力する。
【００６６】
第２メモリ回路３３の第１スキャンチェーン７４は、４つのＳＦＦ８１〜８４を持ち、スキャンクロックSMCKに基づいてスキャンインアドレスIA＿SIをシフト動作し、４ビット全てのビットデータをＳＦＦ８１〜８４にてラッチする。即ち、第１スキャンチェーン７４は、４ビット全てを有効とし、それらのビット値に基づくロウアドレスＲ１，Ｒ０（０，０）及びコラムアドレスＣ１，Ｃ０（０，１）をメモリ５３に出力する。
【００６７】
第１及び第２メモリ回路３２，３３の信号反転回路５２，７２は、ＬレベルのロウアドレスＲ０とＨレベルのパターン制御信号C＿CTLに基づいて、スキャンインデータID＿SIと同一レベルを有する信号を出力する。即ち、信号反転回路５２，７２は、スキャンインデータID＿SIを第２スキャンチェーン５５，７５にそれぞれ出力する。
【００６８】
第１メモリ回路３２の第２スキャンチェーン５５は、２つのＳＦＦ６４，６５を持ち、スキャンクロックSMCKに基づいてスキャンインデータID＿SIをシフト動作し、２ビット全てのビットデータをＳＦＦ６４，６５にてラッチする。即ち、第２スキャンチェーン５５は、２ビット全てを有効とし、それらのビット値に基づく入力データＤＩ１，ＤＩ０（０，０）をメモリ５３に出力する。
【００６９】
第２メモリ回路３３の第２スキャンチェーン７５は、１つのＳＦＦ８５を持ち、スキャンクロックSMCKに基づいてスキャンインデータID＿SIをシフト動作し、２ビット目のビットデータをＳＦＦ８５にてラッチする。即ち、第２スキャンチェーン７５は、後ろ１ビットを有効とし、そのビット値に基づく入力データＤＩ０（０）をメモリ５３に出力する。
【００７０】
このようにして、試験装置は、１種類のテストパターンデータに基づくスキャンインアドレスIA＿SI及びスキャンインデータID＿SIにより、第１及び第２メモリ回路３２，３３のアドレスび入力データの設定を同時に行う。
【００７１】
次に、試験装置は、テストパターンに基づいて、ビット列「００１０」からなるスキャンインアドレスIA＿SIと、ビット列「１１」からなるスキャンインデータID＿SIを第１及び第２メモリ回路３２，３３に供給する（図５の３段目のパターン）。
【００７２】
第１メモリ回路３２の第１スキャンチェーン５４は、後ろ３ビットを有効とし、それらのビット値に基づくロウアドレスＲ１，Ｒ０（０１）及びコラムアドレスＣ０（０）をメモリ５３に出力する。第２メモリ回路３３の第１スキャンチェーン７４は、４ビット全てを有効とし、それらのビット値に基づくロウアドレスＲ１，Ｒ０（００）及びコラムアドレスＣ１，Ｃ０（１０）をメモリ５３に出力する。
【００７３】
第１メモリ回路３２の信号反転回路５２は、ＨレベルのロウアドレスＲ０とＨレベルのパターン制御信号C＿CTLに基づいて、スキャンインデータID＿SIのレベルを反転したレベルを有する信号を出力する。信号反転回路５２は、スキャンインデータID＿SIを反転したビット列「００」からなる信号を第２スキャンチェーン５５に出力する。
【００７４】
第２メモリ回路３３の信号反転回路７２は、ＬレベルのロウアドレスＲ０とＨレベルのパターン制御信号C＿CTLに基づいて、スキャンインデータID＿SIと同一レベルを有する信号を出力する。即ち、信号反転回路７２は、スキャンインデータID＿SIを第２スキャンチェーン７５に出力する。
【００７５】
第１メモリ回路３２の第２スキャンチェーン５５は、２ビット全てを有効とし、それらのビット値に基づく入力データＤＩ１，ＤＩ０（００）をメモリ５３に出力する。第２メモリ回路３３の第２スキャンチェーン７５は、後ろ１ビットを有効とし、そのビット値に基づく入力データＤＩ０（１）をメモリ５３に出力する。
【００７６】
同様に、試験装置は、テストパタンに基づいて、ビット列「０１００」からなるスキャンインアドレスIA＿SIと、ビット列「１１」からなるスキャンインデータID＿SIを第１及び第２メモリ回路３２，３３に供給する（図５の５段目のパターン）。
【００７７】
第１メモリ回路３２の第１スキャンチェーン５４は、後ろ３ビットを有効とし、それらのビット値に基づくロウアドレスＲ１，Ｒ０（１０）及びコラムアドレスＣ０（０）をメモリ５３に出力する。第２メモリ回路３３の第１スキャンチェーン７４は、４ビット全てを有効とし、それらのビット値に基づくロウアドレスＲ１，Ｒ０（０１）及びコラムアドレスＣ１，Ｃ０（００）をメモリ５３に出力する。
【００７８】
第１メモリ回路３２の信号反転回路５２は、ＬレベルのロウアドレスＲ０とＨレベルのパターン制御信号C＿CTLに基づいて、スキャンインデータID＿SIと同一レベルを有する信号を出力する。即ち、信号反転回路５２は、スキャンインデータID＿SIを第２スキャンチェーン５５に出力する。
【００７９】
第２メモリ回路３３の信号反転回路７２は、ＨレベルのロウアドレスＲ０とＨレベルのパターン制御信号C＿CTLに基づいて、スキャンインデータID＿SIのレベルを反転したレベルを有する信号を出力する。信号反転回路７２は、スキャンインデータID＿SIを反転したビット列「００」からなる信号を第２スキャンチェーン７５に出力する。
【００８０】
第１メモリ回路３２の第２スキャンチェーン５５は、２ビット全てを有効とし、それらのビット値に基づく入力データＤＩ１，ＤＩ０（１１）をメモリ５３に出力する。第２メモリ回路３３の第２スキャンチェーン７５は、後ろ１ビットを有効とし、そのビット値に基づく入力データＤＩ０（０）をメモリ５３に出力する。
【００８１】
このように、第１メモリ回路３２の信号反転回路５２は、ロウアドレスＲ０（図５に示すアドレスの左から３つ目の値）が「１」の場合にデータ入力を反転する。これにより、第１メモリ回路３２のメモリ５３（図５ではＲＡＭ＿Ｘとして示す）に書き込まれたセル情報のパターンは、図４（ａ）に示すように、チェッカーパターンとなる。
【００８２】
同様に、第２メモリ回路３３の信号反転回路７２は、ロウアドレスＲ０（図５に示すアドレスの左から２つ目の値）が「１」の場合にデータ入力を反転する。これにより、第２メモリ回路３３のメモリ７３（図５ではＲＡＭ＿Ｙとして示す）に書き込まれたセル情報のパターンは、図４（ｂ）に示すように、チェッカーパターンとなる。
【００８３】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）異なる構成を持つ第１及び第２メモリ回路３２，３３はそれぞれ、アドレス用の第１スキャンチェーン５４，７４とデータイン用の第２スキャンチェーン５５，７５を持ち、外部端子Ｔ１，Ｔ２に並列に接続される。試験装置は、第１及び第２メモリ回路３２，３３に同時に１つの試験パターンデータを供給して両メモリ回路３２，３３の動作試験を実施する。その結果、１つの試験パターンデータを用意すれば良いために準備期間が短くなり、同時に試験することにより実際の試験期間が短くなる。これにより、構成が異なる複数のメモリ回路３２，３３に対する試験時間を短縮することができる。
【００８４】
（２）第１及び第２メモリ回路３２，３３に備えた信号反転回路５２，７２は、それぞれ最下位ビットのロウアドレスＲ０とパターン制御信号C＿CTLに基づいて、所定位置に書き込まれるスキャンインデータID＿SIを反転して第２スキャンチェーン５５，７５に出力する。この結果、試験装置から供給されるマーチパターンをチェッカパターンに、又はチェッカパターンをマーチパターンに容易に変更できるため、マーチパターンとチェッカパターンの何れか一方のパターンデータを用意すればよく、準備期間を短くすることができる。
【００８５】
（３）制御チェーン３４により、１つの外部端子Ｔ３から供給される動作制御信号 C＿SIから、第１及び第２メモリ回路３２，３３に供給するライトイネーブル信号ＷＥ及びスキャンクロックSMCKの供給／停止を制御する第１及び第２イネーブル制御信号INB1，INB2を生成するようにした。これにより、複数の制御信号ＷＥ，SMCKに対して供給／停止を制御する信号のための外部端子を必要とせず、半導体装置３１のチップサイズ増大を抑えることができる。
【００８６】
（４）第１及び第２メモリ回路３２，３３のデータ出力信号とデータ入力信号を比較して第１及び第２判定信号ＣＨ１，ＣＨ２を出力する第１及び第２故障判定回路３７，３８を設け、その第１及び第２判定信号ＣＨ１，ＣＨ２をＯＲ回路３９により１つの合成判定信号ＣＨＫに合成して出力するようにした。その結果、試験装置に判定結果を出力するための外部端子Ｔ６が１つですみ、各判定信号又は各データ出力信号に対して外部端子を設ける場合に比べて外部端子の数を少なくして半導体装置のチップサイズ増大を抑えることができる。
【００８７】
尚、前記実施形態は、以下の態様に変更してもよい。
上記実施形態の半導体装置に備えられた各メモリ回路の出力端子にスキャンチェーンを接続して実施する。即ち、上記実施形態の場合、図６に示すように、半導体装置９１は、第１メモリ回路３２の出力端子に接続されたスキャンチェーン９２と選択回路９３を含む。尚、図示しないが、半導体装置９１は、第２メモリ回路３３の出力端子に接続されたスキャンチェーンと選択回路を含む。
【００８８】
選択回路９３には、制御チェーン３４のＳＦＦ４２にてラッチして生成したイネーブル制御信号INB1を選択信号として供給する。選択回路９３の出力信号は、次段の選択回路、即ち第２メモリ回路３３の出力端子に接続されたスキャンチェーンの出力信号を受ける選択回路に接続される。
【００８９】
また、図７に示すように、半導体装置９４に備えられた複数のメモリ回路９５，９６，９７の出力端子にそれぞれ接続されたスキャンチェーン９８，９９，１００の出力を選択回路１０１，１０２，１０３にてシリアルに接続して１つのスキャンネットを構成する。尚、図７には、各メモリ回路９５，９６，９７に対応する故障判定回路を省略している。このスキャンネットのスキャンチェーン９８，９９，１００をスキャンクロックSMCKによりシフト動作させ、各メモリ回路９５，９６，９７の出力信号のビット列からなるシリアルのスキャンアウトデータCH＿SOを図示しない試験装置に出力する。
【００９０】
このように、構成された半導体装置９１，９４では、試験装置はそれらの半導体装置９１，９４から受け取る合成判定信号ＣＨＫにより各半導体装置９１，９４が故障しているか否かを判定する。そして、試験装置は、スキャンアウトデータCH＿SOにより、各メモリ回路の出力ビット毎に故障しているか否かを容易に判定することができる。
【００９１】
上記実施形態のアドレス幅の小さいメモリ回路のアドレス用スキャンチェーンに、アドレス幅の差の数だけスキャンタイプフリップフロップを直列接続する。即ち、上記実施形態の場合、図８に示すように、アドレス用の第１スキャンチェーン５４にＳＦＦ１１１のスキャンデータ入力端子ＳＩを接続する。更に、ＳＦＦ１０１の出力端子Ｑをデータ入力用スキャンチェーン５５の入力端子に接続する。そして、外部端子Ｔ１０からスキャンインデータとスキャンインアドレスをシリアルにしたスキャンイン信号DA＿SIを供給する。更に、メモリ部５１の出力端子にデータ出力用のスキャンチェーン１１２を接続し、これをデータ入力用のスキャンチェーン５５と直列接続する。
【００９２】
直列に接続したＳＦＦ１１１は、アドレス幅の差を吸収する。従って、第１メモリ回路３２のメモリ部５１（図２参照）には、スキャンインデータに基づく入力データが入力され、第１及び第２メモリ回路３２，３３を１つのパターンデータで同時に試験することができる。
【００９３】
更に、ＳＦＦ１１１の出力信号をメモリ回路３２にライトイネーブル信号ＷＥとして供給する。このＳＦＦ１１１の出力信号は、図５のアドレスの左端のビットのレベルを持つ。即ち、ＳＦＦ１１１の出力信号は、メモリ回路３２の有効なアドレス範囲（図５の上半分）のときにＬレベルを持つ。従って、メモリ回路３２は、この出力信号によりアドレス範囲が有効なときに書き込み動作する。これによって、ライトイネーブル信号を別に加える必要がなく、その分外部端子及び配線を省略して半導体装置のチップ面積の増加を抑える。
【００９４】
このように構成された半導体装置のメモリ回路を試験するパターンデータは、上記のようにスキャンインデータとスキャンインアドレスをシリアルにしたものである。即ち、従来の試験方法によるものと同じである。従って、従来の試験装置を用いることができ、設備にかかるコストの増加を抑えることができる。
【００９５】
上記実施形態では、スキャンインアドレスIA＿SIとスキャンインデータID＿SIを外部端子Ｔ１，Ｔ２からそれぞれ供給したが、これを１つの外部端子から供給する。即ち、図９に示すように、アドレス用の第１スキャンチェーン５４の入力端子とデータ用の第２スキャンチェーン５５の入力端子はセレクタ１２１に接続され、そのセレクタ１２１は外部端子Ｔ１２に接続されると共に、制御チェーン３４に設けられたＳＦＦ１２２の出力端子Ｑに接続される。
【００９６】
ＳＦＦは、動作制御信号 C＿SIをラッチして生成した選択信号ＳＬをセレクタ１２１に供給する。セレクタ１２１は、選択信号ＳＬに応答して、外部端子Ｔ１２から供給されるスキャンインデータとスキャンインアドレスをシリアルにしたスキャンイン信号DA＿SIを分離生成したスキャンインアドレスIA＿SIを第１スキャンチェーン５４に、スキャンインデータID＿SIを第２スキャンチェーン５５にそれぞれ供給する。
【００９７】
このように構成すれば、試験用に割り当てる外部端子の数を少なくし、半導体装置のチップサイズ増大を抑えることができる。尚、第２メモリ回路３３も同様に接続されることはいうまでもない。
【００９８】
上記実施形態において、図１０に示すように、パターン制御信号C＿CTLを供給する外部端子Ｔ１３を別に設けて実施する。このように構成すれば、第１及び第２メモリ回路３２，３３に書き込むパターンの変更を容易に行うことができる。
【００９９】
上記実施形態において、第１及び第２故障判定回路３７，３８の出力端子に判定出力用スキャンチェーン１３１を接続する。スキャンチェーン１３１は，第１故障判定回路３７に接続されたＳＦＦ１３２と、第２故障判定回路３８に接続されたＳＦＦ１３３を備える。ＳＦＦ１３２の出力端子ＱはＳＦＦ１３３のスキャン入力端子ＳＩに接続され、そのＳＦＦ１３３の出力端子Ｑは外部端子Ｔ１５に接続される。
【０１００】
このように構成すれば、複数のメモリ回路３２，３３の判定結果を１つの外部端子Ｔ１５から出力でき、半導体装置のチップサイズ増加を抑えるとともに、外部端子Ｔ１５から出力されるシリアルの判定信号ＳＨＯにより、メモリ回路３２，３３のいずれが故障しているか否かを判断することが容易にできる。
【０１０１】
上記各実施形態では、制御チェーン３４にて生成した第１及び第２イネーブル制御信号INB1，INB2により第１及び第２メモリ回路３２，３３を同時にテストするように動作制御信号 C＿SIを供給したが、第１又は第２メモリ回路３２，３３を動作させる、即ち、動作させたいメモリ回路に対応するビットのみを「０」にした動作制御信号 C＿SIを供給する。
【０１０２】
例えば、試験装置は、外部端子Ｔ３を介して「１，０、１」の動作制御信号 C＿SIを制御チェーン３４に供給し、制御チェーン３４は、動作制御信号 C＿SIに基づいて、Ｌレベルの第１イネーブル制御信号INB1とＨレベルの第２イネーブル制御信号INB2を出力する。これにより、第１メモリ回路３２がライト動作し、第２メモリ回路３３は動作しない。このように、動作制御信号 C＿SIのビット構成を適宜変更することで、任意のメモリ回路の試験を実施することができる。
【０１０３】
上記各実施形態では、第１及び第２メモリ回路３２，３３を備えた半導体装置に具体化したが、３つ以上複数のメモリ回路を備えた半導体装置に具体化して実施しても良い。
【０１０４】
【発明の効果】
以上詳述したように、本発明によれば、半導体装置に搭載された異なる構成を持つ複数のメモリ回路は、それぞれの構成に基づきスキャンインアドレスをパラレルに変換したアドレス信号を前記メモリに出力する第１スキャンチェーンと、それぞれの構成に基づきシリアルのスキャンインデータが入力され、該スキャンインデータをパラレルに変換したデータ入力信号を前記メモリに出力する第２スキャンチェーンと、をそれぞれ備える。そして、試験装置は、共通に用意した１つのパターンを構成の異なる複数のメモリ回路に同時に供給して実施する。このように、動作試験の時間を短くすることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  一実施の形態の半導体装置のブロック回路図である。
【図２】  第１メモリ回路及び故障判定回路の回路図である。
【図３】  第２メモリ回路及び故障判定回路の回路図である。
【図４】  チェッカーパターンの説明図である。
【図５】  チェッカーパターン試験時のデータ入力例の説明図である。
【図６】  別の半導体装置のブロック回路図である。
【図７】  別の半導体装置のブロック回路図である。
【図８】  別の半導体装置のブロック回路図である。
【図９】  別の半導体装置のブロック回路図である。
【図１０】  別の半導体装置のブロック回路図である。
【図１１】  別の半導体装置のブロック回路図である。
【図１２】  従来の半導体装置のブロック回路図である。
【符号の説明】
３２，３３  メモリ回路
５３，７３  メモリ
５４，７４  第１スキャンチェーン
５５，７５  第２スキャンチェーン
Ｔ１，Ｔ２  外部端子
【図１】
0003913413.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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