(57)【特許請求の範囲】
【請求項１】
ＳＯＩ集積回路への耐量を超えた印加電流を逃がすため絶縁膜上の単結晶膜に構成された保護素子であって、
内部回路への任意の信号の伝達経路途中に配線接続される第１導電型の第１半導体領域と、
前記第１半導体領域に平面方向に隣接した前記第１導電型とは逆導電型の第２導電型の第２半導体領域と、
少なくとも前記第２半導体領域に平面方向に隣接した第１導電型の第３半導体領域と、
少なくとも前記第３半導体領域に平面方向に隣接し、かつ一部が前記第２半導体領域の延在部と平面方向に隣接して所定の電位に配線接続される第２導電型の第４半導体領域と、を具備し、
前記第１半導体領域から前記第４半導体領域の並びは少なくとも前記耐量を超える事態にパンチスルーにより同通可能な寸法を介して形成されており、
前記第４半導体領域の一部が前記第２半導体領域の延在部と隣接する度合いに応じて、パンチスルー発生までの電流量のマージンであるノイズマージンが調整されることを特徴とするＳＯＩ集積回路用ＥＳＤ保護素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路の静電放電（ＥＳＤ：Electro Static Discharge）保護に適用され、特にＳＯＩ（Silicon On Insulator）技術により構成される集積回路のＳＯＩ集積回路用ＥＳＤ保護素子に関する。
【０００２】
【従来の技術】
ＳＯＩ（Silicon On Insulator）技術は、絶縁体層が半導体基板内に埋め込まれ、集積回路の活性領域下に広がっている構成をとる。素子の寄生容量が低いため、バルクシリコン基板上へ作製した回路素子よりも高速動作が期待できる。低電圧電源でも高速で動作するため、低消費電力ＬＳＩの応用が注目されている。そこで、帯電物から高電圧が印加され集積回路に致命的なダメージを与えるＥＳＤ（Electro Static Discharge）に対しては十分な保護対策が必要である。
【０００３】
ＳＯＩ技術に適用される従来のＥＳＤ保護回路として、例えば特開平１０−２９４４３０に開示されたものがある。これにはシリコン制御整流器（ＳＣＲ）を擬似的に利用した双安定疑似ＳＣＲスイッチによるＥＳＤ保護用の回路が構成されている。
【０００４】
上記開示技術では、ＮＰＮトランジスタ及びＰＮＰトランジスタの構成を備える。ＮＰＮトランジスタ及びＰＮＰトランジスタはフィールド酸化膜領域及び上層埋め込み酸化膜により互いに分離される独立した活性領域内に形成される。さらに、この２個のＮＰＮトランジスタ及びＰＮＰトランジスタを相互接続する、別の活性領域内で形成される任意の抵抗体を必要とする。
【０００５】
【発明が解決しようとする課題】
ＳＯＩ集積回路では、寄生容量の低減により、低消費電力による高速動作が期待されるが、基板浮遊効果による例えばドレイン破壊電圧の低下などが問題となる。上述した開示技術では、低い電圧で保護素子を動作させたいとき、耐圧の制御がしにくく適正な保護素子とし難い。
【０００６】
また、単なるＰＮ接合のブレークダウン現象を利用してＥＳＤ保護回路を構成する場合、接合の耐圧を考慮した濃度のＰ+ 、Ｎ+ 各々の領域を隣接させる。しかしこの構成では、特に低い電圧で保護素子を動作させたいときにはトンネル電流によるリークが多く発生するため、ＬＳＩの入力電流が不当に増えてしまう。
【０００７】
また、ＳＯＩ集積回路では、バルクシリコン基板と異なり、基板方向にはほとんど熱が逃げないため、熱集中による破壊が問題となる。これにより、ＥＳＤ耐量が確保し難い傾向にある。
【０００８】
本発明は、上記のような事情を考慮してなされたもので、耐圧の制御がし易くＥＳＤ耐量が大きくとれる低リークのＳＯＩ集積回路用ＥＳＤ保護素子を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明に係るＳＯＩ集積回路用ＥＳＤ保護素子は、ＳＯＩ集積回路への耐量を超えた印加電流を逃がすため絶縁膜上の単結晶膜に構成された保護素子であって、
内部回路への任意の信号の伝達経路途中に配線接続される第１導電型の第１半導体領域と、
前記第１半導体領域に平面方向に隣接した前記第１導電型とは逆導電型の第２導電型の第２半導体領域と、
少なくとも前記第２半導体領域に平面方向に隣接した第１導電型の第３半導体領域と、
少なくとも前記第３半導体領域に平面方向に隣接し、かつ一部が前記第２半導体領域の延在部と平面方向に隣接して所定の電位に配線接続される第２導電型の第４半導体領域と、を具備し、
前記第１半導体領域から前記第４半導体領域の並びは少なくとも前記耐量を超える事態にパンチスルーにより同通可能な寸法を介して形成されており、
前記第４半導体領域の一部が前記第２半導体領域の延在部と隣接する度合いに応じて、パンチスルー発生までの電流量のマージンであるノイズマージンが調整されることを特徴とする。
【００１３】
上記本発明に係るＳＯＩ集積回路用ＥＳＤ保護素子によれば、絶縁膜上に形成された第１半導体領域から第４半導体領域の並びによってサイリスタ構造を有する。このサイリスタ構造はパンチスルーによりトリガがかかる構造を持つ。第４半導体領域の一部が第２半導体領域の延在部と隣接する度合いが、ノイズマージンに関る保持電流調整に寄与する。すなわち、第２半導体領域の延在部に流れる電流はサイリスタ構造をバイパスするように流れ、サイリスタのオン動作への状態推移を抑制する。よって、第２半導体領域の延在部に流れる電流が大きければサイリスタの保持電流は大きくなる。第４半導体領域には第３半導体領域と第２半導体領域の延在部の２つの領域が繋げられている。この２つの領域と第４半導体領域とが隣接する度合い、つまり上記２つの領域それぞれが第４半導体領域に接する線分の比率がノイズマージンに関る保持電流調整に寄与する。
【００１５】
【発明の実施の形態】
図１は、本発明の一実施形態に係るＳＯＩ集積回路用ＥＳＤ保護素子の要部構成を示す断面図、図２は図１の概要を示す平面図（配線省略）である。ＳＯＩ集積回路への耐量を超えた印加電流を別経路で逃がすため絶縁膜（ＳＯＩ）上のシリコン単結晶膜に構成された保護素子を示している。
【００１６】
図１または図２を参照すると、この実施形態における保護素子は、例えば入力端子（入力ピン）ＩＮから入力バッファを介する内部ロジック回路ＩＬＧＣへの任意の信号の伝達経路途中に配線接続されるものであり、次のような構成を有する。
【００１７】
Ｐ+ 型領域１１は、例えば上記信号の伝達経路に繋がるアルミニウム配線１０に接続され、Ｐ型不純物が高濃度（５×１０20ｃｍ-3程度）で導入されている。このＰ+ 型領域１１にＮ- 型領域１２が隣接して形成されている。このＮ- 型領域１２は、Ｎ型不純物が低濃度（２×１０16ｃｍ-3程度）で導入されている。さらにＮ- 型領域１２にＰ- 型領域１３が隣接して形成されている。このＰ- 型領域１３は、Ｐ型不純物が低濃度（２×１０16ｃｍ-3程度）で導入されている。さらに並ぶＮ+ 型領域１４は、Ｎ型不純物が高濃度（５×１０20ｃｍ-3程度）で導入され、基準電位（接地電位ＧＮＤ）に繋がるアルミニウム配線１５に接続されている。
【００１８】
上記実施形態の構成によれば、絶縁膜（ＳＯＩ）上に形成されたＰ+ 型領域１１〜Ｎ+ 型領域１４の横方向の並びによってサイリスタ構造を有する。このサイリスタ構造は、ブレークダウンではなくパンチスルーによりトリガがかかる構造を持つ。上記Ｐ+ 型領域１１〜Ｎ+ 型領域１４の横方向並びは、少なくともＥＳＤの入力によって内部回路へ影響を与えるような耐量を超える事態にパンチスルーにより導通可能な寸法を有して形成されればよい。例えば、上記Ｐ+ 型領域１１とＰ- 型領域１３の間にあるＮ- 型領域１２の寸法は０．５μｍ程度にする。
【００１９】
図３は、図１または図２の構成の保護動作に関する電圧−電流特性図である。Ｎ- 型領域１２の延在部１２１によってノイズマージンが設けられる。過剰電圧Ｖp が印加されるような、パンチスルー発生の事態に至るまではジャンクションリークがほとんど発生しない。これにより、低リークのＥＳＤ保護素子が実現できる。
【００２０】
また、上記Ｐ+ 型領域１１〜Ｎ+ 型領域１４の横方向並びは、マスク寸法、ドーズ量を制御することでスナップオフ電圧Ｖsoを定められる。また、マスク形状を変更することでノイズマージンに関る保持電流を変更、調整することも可能である。このような点から、耐圧の制御がし易い。
【００２１】
図４は、図２の構成の変形例であり、同じく前記図１の概要を示す平面図（配線省略）である。ここでＮ+ 型領域１４は、上記Ｐ- 型領域１３に隣接し、かつ一部が上記Ｎ- 型領域１２の延在部１２１と隣接している。
【００２２】
すなわち、上述したように、マスク形状を変更することで保持電流、つまり、図３のノイズマージンを変更、調整することも可能である。これにより、耐圧の制御がし易い。
【００２３】
また、本発明に係る上記図２、図４に示す構成によれば、上記Ｐ+ 型領域１１〜Ｎ+ 型領域１４の横方向並びは、絶縁膜上に素子が構成され、接合容量が不当に増えることはないため、低寄生容量で動作する。さらに、このようなサイリスタ構造では、デバイス全体で電力を消費するため、ホットスポットが発生し難く、ＥＳＤ耐量が大きく取れる利点もある。
【００２４】
なお、上記Ｐ+ 型領域１１〜Ｎ+ 型領域１４の横方向並びのサイリスタ構造はそれぞれ逆の導電型で構成しても実現可能である。また、寸法、ドーズ量は限定されることはなく、使われるＳＯＩ集積回路の適性なＥＳＤ保護素子として働くように考慮すればよい。
【００２５】
【発明の効果】
以上説明したように、本発明に係るＳＯＩ集積回路用ＥＳＤ保護素子によれば、絶縁膜上に形成された各半導体領域の横方向並びによってサイリスタ構造を有する。このサイリスタ構造はパンチスルーによりトリガがかかる寸法を有して形成される。この結果、耐圧の制御がし易くＥＳＤ耐量が大きくとれる低リークのＳＯＩ集積回路用ＥＳＤ保護素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＳＯＩ集積回路用ＥＳＤ保護素子の要部構成を示す断面図である。
【図２】図１の概要を示す平面図である。
【図３】図１または図２の構成の保護動作に関する電圧−電流特性図である。
【図４】図２の構成の変形例であり、前記図１の概要を示す平面図である。
【符号の説明】
１０，１５…アルミニウム配線
１１…Ｐ+ 型領域
１２…Ｎ- 型領域
１２１…Ｎ- 型領域の延在部
１３…Ｐ- 型領域
１４…Ｎ+ 型領域
ＩＮ…入力端子（入力ピン）
ＩＬＧＣ…内部ロジック回路
【図１】
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【図２】
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【図３】
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【図４】
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