(57)【特許請求の範囲】
【請求項１】
第１の電極と、誘電体膜と、第２の電極とからなるキャパシタを有する半導体装置であって、該誘電体膜は、五酸化ニオブ膜又は、五酸化タンタルと五酸化ニオブとの混合物からなる膜のいずれかによる第１の膜と、該第１の膜上に形成された五酸化タンタル膜又は、五酸化ニオブ膜又は、五酸化タンタルと五酸化ニオブの混合物からなる膜のいずれかによる第２の膜との積層膜とを含み、該第１の膜は該第１の電極側にあり、前記第１の膜と前記第２の膜の結晶粒界は前記第１の膜と前記第２の膜の界面において分断されていることを特徴とする半導体装置。
【請求項２】
第１の電極と、誘電体膜と、第２の電極とからなるキャパシタを有する半導体装置であって、該誘電体膜は、五酸化ニオブ膜からなる第１の膜と該第１の膜上に形成された五酸化タンタル膜からなる第２の膜との積層膜とを含み、該第１の膜は該第１の電極側にあり、前記第１の膜と前記第２の膜の結晶粒界は前記第１の膜と前記第２の膜の界面において分断されていることを特徴とする半導体装置。
【請求項３】
第１の電極と、誘電体膜と、第２の電極とからなるキャパシタを有する半導体装置であって、該誘電体膜は、五酸化ニオブ膜からなる第１の膜と該第１の膜上に形成された五酸化ニオブ膜からなる第２の膜との積層膜とを含み、該第１の膜は該第１の電極側にあり、前記第１の膜と前記第２の膜の結晶粒界は前記第１の膜と前記第２の膜の界面において分断されていることを特徴とする半導体装置。
【請求項４】
第１の電極と、誘電体膜と、第２の電極とからなるキャパシタを有する半導体装置であって、該誘電体膜は、五酸化タンタルと五酸化ニオブとの混合物からなる第１の膜と該第１の膜上に形成された五酸化タンタルと五酸化ニオブの混合物からなる第２の膜との積層膜とを含み、該第１の膜は該第１の電極側にあり、前記第１の膜と前記第２の膜の結晶粒界は前記第１の膜と前記第２の膜の界面において分断されていることを特徴とする半導体装置。
【請求項５】
前記第１の膜と前記第２の膜は、ほぼ同じ五酸化タンタルと五酸化ニオブの組成比で構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の膜は、前記第１の電極上に形成された後に熱処理された膜であり、前記第２の膜は、該熱処理された第１の膜の上に形成された後に熱処理された膜であることを特徴とする請求項１から請求項５のいずれかに記載の半導体装置。
【請求項７】
前記誘電体膜を構成する前記第１の膜又は前記第２の膜のうち、いずれかは、その膜厚が５ｎｍ以下であることを特徴とする請求項１から請求項６のいずれかに記載の半導体装置。
【請求項８】
前記第２の電極は窒化チタンからなることを特徴とする請求項１から請求項７のいずれかに記載の半導体装置。
【請求項９】
前記第１の電極は多結晶シリコンからなることを特徴とする請求項１から請求項８のいずれかに記載の半導体装置。
【請求項１０】
前記第１の膜におけるニオブに対するタンタルの組成比は０原子パーセント以上４０原子パーセント以下であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１の電極表面には、粒状のシリコン結晶による凹凸が形成されていることを特徴とする請求項９または請求項１０に記載の半導体装置。
【請求項１２】
前記第１の電極はルテニウム、白金、銅のいずれかからなることを特徴とする請求項１から請求項８のいずれかに記載の半導体装置。
【請求項１３】
前記第１の膜におけるニオブに対するタンタルの組成比は０原子パーセント以上９０原子パーセント以下であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記キャパシタは、ルテニウムからなる前記第１の電極と多結晶シリコンからなるプラグを、窒化チタン、アルミを添加した窒化チタン、窒化タンタル、シリコンを添加した窒化タンタルのいずれかからなるバリアメタルを介して電気的に接続していることを特徴とする請求項１から請求項８または請求項１３のいずれかに記載の半導体装置。
【請求項１５】
前記半導体装置は、メモリ、ロジック回路、アナログ回路の何れかを含むことを特徴とする請求項１から請求項１４のいずれかに記載の半導体装置。
【請求項１６】
半導体基板上にキャパシタの第１の電極を形成する工程と、
前記第１の電極上に五酸化ニオブ膜又は、五酸化タンタルと五酸化ニオブとの混合物からなる膜のいずれかによる第１の膜を形成する工程と、
前記第１の膜上に五酸化タンタル膜又は、五酸化ニオブ膜又は、五酸化タンタルと五酸化ニオブの混合物からなる膜のいずれかによる第２の膜を形成する工程と、
前記第２の膜上に第２の電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１７】
前記第１の膜は、前記第１の電極上に形成された後に熱処理により結晶化され、前記第２の膜は、該結晶化された第１の膜の上に形成された後に熱処理されることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
誘電体膜を構成する前記第１の膜又は前記第２の膜のうち、いずれかは、その膜厚が５ｎｍ以下であることを特徴とする請求項１６または請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２の電極は窒化チタンからなることを特徴とする請求項１６から請求項１８のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記第１の電極は多結晶シリコンからなることを特徴とする請求項１６から請求項１９のいずれかに記載の半導体装置の製造方法。
【請求項２１】
前記第１の膜におけるニオブに対するタンタルの組成比は０原子パーセント以上４０原子パーセント以下であることを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記第１の電極はルテニウム、白金、銅のいずれかからなることを特徴とする請求項１６から請求項１９のいずれかに記載の半導体装置の製造方法。
【請求項２３】
前記第１の膜におけるニオブに対するタンタルの組成比は０原子パーセント以上９０原子パーセント以下であることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
メモリセルを有する半導体装置であって、
前記メモリセルは、
半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側の前記半導体基板中に形成された一対の半導体領域を有するメモリセル選択用電界効果トランジスタと、
前記一対の半導体領域の一方に電気的に接続された下部電極と、該下部電極表面に形成された容量絶縁膜と、該容量絶縁膜表面に形成された上部電極を有する情報蓄積用容量素子と、を有し、
前記容量絶縁膜は、五酸化タンタルと五酸化ニオブとの混合物からなる第１の層と、該第１の層上に形成され、五酸化タンタルと五酸化ニオブの混合物からなり、ニオブ／タンタル比が前記第１の層より小さい第２の層を有し、
前記第１の層は前記下部電極側に設けられ、前記第２の層は前記上部電極側に設けられていることを特徴とする半導体装置。
【請求項２５】
前記第２の層は、前記第１の層より厚いことを特徴とする請求項２４に記載の半導体装置。
【請求項２６】
前記第１の層の厚さは５ｎｍ以下であり、前記第２の層の厚さは５ｎｍより厚いことを特徴とする請求項２４に記載の半導体装置。
【請求項２７】
前記下部電極は、ルテニウム、白金、銅のいずれかからなることを特徴とする請求項２４から請求項２６のいずれかに記載の半導体装置。
【請求項２８】
前記第１の層におけるニオブに対するタンタルの組成比は９０原子パーセント以下であることを特徴とする請求項２７に記載の半導体装置。
【請求項２９】
前記上部電極は、窒化チタン、タングステン、ルテニウムのいずれかからなることを特徴とする請求項２４から請求項２８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にキャパシタを有する半導体装置、例えばＤＲＡＭ（Ｄｉｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、及びその製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化等のために、キャパシタ誘電体膜材料としてこれまで使用されてきたシリコン酸化膜（比誘電率：約４）やシリコン窒化膜（比誘電率：約７）の代わりに、比誘電率が数十と大きい五酸化タンタル膜を採用することが知られている（例えば、特開平８−１３９２８８）。
【０００３】
その五酸化タンタル誘電体膜を有するキャパシタを製造する方法として、キャパシタ下部電極上に五酸化タンタル膜を形成後、熱処理を行ってその膜を結晶化し、その上にキャパシタ上部電極を形成する方法がある。五酸化タンタル膜を熱処理する理由は、結晶化されると誘電率が大きくなる五酸化タンタルの特性を利用し、静電容量の大きなキャパシタを得るためである。しかし、この製造方法において、五酸化タンタル膜を十分に結晶化させるためには、７５０℃以上の高温での熱処理が必要となってしまうことが知られている（例えば、特開２０００−１２７９６）。以下、誘電体膜を結晶化するために行う熱処理の温度を結晶化熱処理温度という。
【０００４】
【発明が解決しようとする課題】
結晶化に比較的高温である７５０℃以上での熱処理が必要とされることによる問題点を説明する前に、キャパシタの構造について説明しておく。
【０００５】
五酸化タンタル膜を誘電体に用いるキャパシタは、多結晶シリコン膜を下部電極に用いるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と、金属膜を下部電極に用いるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造に大別される。ＭＩＳ構造とＭＩＭ構造の違いとして、下部電極材料が異なる点に加え、ＭＩＭ構造においてはバリアメタルが必要となる点があげられる。バリアメタルは、下部電極と下部電極に接続されるプラグの間に形成され、下部電極とプラグの反応を防ぐために必要なものである。プラグと下部電極が反応してしまうと、電気的導通に悪影響を与えてしまう。バリアメタルの例として、多結晶シリコンからなるプラグとルテニウムからなる下部電極との間に形成される窒化チタンがあげられる。
【０００６】
ここから、五酸化タンタル絶縁膜を形成するプロセス上において、結晶化に比較的高温である７５０℃以上での熱処理が必要とされることの問題点について説明する。ＭＩＳ構造においては、この熱処理によって下部電極のシリコンが酸化され、キャパシタ容量が低下してしまう。その理由は、シリコンはタンタルよりも熱力学的に酸化されやすいため、五酸化タンタルの結晶化熱処理中にシリコンが五酸化タンタル膜を還元する結果、比誘電率の小さいシリコン酸化膜が形成されてしまうからである。このキャパシタ容量低下の問題は、シリコンの酸化防止のために、下部電極界面にシリコン窒化膜を形成した場合においても発生する。なぜなら、同様の理由により、シリコン窒化膜が酸化してしまい、キャパシタ容量の低下を招くからである。また、ＭＩＭ構造においては、金属電極自身に酸化の問題がないとしても、電極中を拡散した酸素によって、バリアメタルが酸化される結果、電気的導通が損なわれてしまう。その理由は、例えば下部電極がルテニウムである場合、ルテニウムは酸素透過性が良く、五酸化タンタル膜の形成過程で下部電極中に酸素が溶存してしまうため、後の誘電体膜の結晶化熱処理中に、この溶存酸素によってバリアメタルが酸化されてしまうからである。
【０００７】
これらＭＩＳ構造、ＭＩＭ構造における各々の問題は、結晶化熱処理時の雰囲気には依存しない。五酸化タンタル膜を用いたキャパシタの形成に際して、酸素雰囲気中で熱処理を行うことがあるが、この酸化熱処理温度を低温化することで、下部電極及びバリアメタルの酸化を抑制できたとしても、結晶化温度を低温化できなければ問題点の根本的な解決策にはならない。
【０００８】
キャパシタ誘電体膜として五酸化タンタルを用いる以上、その結晶化温度を７５０℃以下に低温化することは極めて困難である。なお、酸素雰囲気中で行う熱処理には、キャパシタ誘電体膜中の酸素欠損を修復するために酸化雰囲気中で行う熱処理あるいは、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により形成されたキャパシタ誘電体膜中のリーク電流の原因となる残留炭素を除去するために酸化雰囲気中で行う熱処理等がある。
【０００９】
そこで我々は、五酸化タンタル絶縁膜を結晶化するための比較的高い熱処理温度に基づく課題を解決するため、五酸化タンタルに五酸化ニオブを添加し、種々の特性の変化を調べた。
【００１０】
まず、図１０にＭＩＭ構造における実験結果を示す。サンプルとしては、Ｐｔ（２００ｎｍ）／Ｔｉ（１０ｎｍ）／ＳｉＯ２（１００ｎｍ）／Ｓｉ構造上にスパッタリング法で五酸化タンタルと五酸化ニオブの混合物からなる膜を形成したものを用いた。形成条件は、１０ｍＴｏｒｒのＮ２／Ｏ２混合ガス(圧力比Ｎ２／Ｏ２＝１／１)、基板温度は３００℃、膜厚は２０ｎｍである。絶縁膜形成後、窒素気流中５００℃から８００℃の範囲で１分間熱処理し、その後、酸素気流中５００℃で２分間熱処理した。図１０は、上記の条件で形成された五酸化タンタルと五酸化ニオブの固溶体の結晶化温度と、結晶化後の比誘電率を、Ｎｂ比０％，１０％，５０％，９０％，及び１００％のそれぞれの場合において比較したものである。横軸はＮｂ添加量を示しており、縦軸は結晶化温度及び比誘電率を示している。Ｎｂ比が０％、すなわち五酸化タンタル膜の結晶化温度は約７５０℃であり、比誘電率は約３０である。Ｎｂの添加量を増やすと、結晶化温度は低温化し、同時に比誘電率は増大する。Ｎｂ比が１００％、すなわち五酸化ニオブ膜の結晶化温度は約５００℃であり、比誘電率は約６０である。下部電極及びバリアメタルの酸化を問題ない程度まで抑制することができる７００℃以下とするためには、Ｎｂを１０％以上添加すればよい。
【００１１】
次にＭＩＳ構造における実験結果を図１１に示す。図１１は、シリコン上に形成された五酸化タンタルと五酸化ニオブの固溶体の結晶化温度と、結晶化後の比誘電率を、Ｎｂ比０％，１０％，５０％，９０％，及び１００％のそれぞれの場合において比較したものである。横軸はＮｂ添加量を示しており、縦軸は結晶化温度及び比誘電率を示している。Ｎｂ比が０％、すなわち五酸化タンタル膜の結晶化温度は約７５０℃であり、比誘電率は約４０である。下部電極の酸化を問題ない程度まで抑制することができる７００℃以下とするためには、Ｎｂを６０％以上添加すればよい。Ｎｂの添加量を増やすと、結晶化温度は低温化し、同時に比誘電率は増大する傾向は図１０と同様であるが、Ｎｂ比５０％で結晶化温度が約７５０℃まで上昇している点が図１０と異なる。
【００１２】
一方、図１２は、Ｎｂ比の異なるそれぞれの絶縁体膜のリーク電流密度を比較したものである。横軸は電圧を示しており、縦軸はリーク電流密度を示している。熱処理温度は７００℃である。Ｎｂの添加量を増やすと、リーク電流密度が増大する。
【００１３】
以上のように、五酸化タンタル絶縁膜を誘電体膜に採用する際の比較的高い熱処理温度を回避するために、五酸化ニオブを添加した膜又は純粋な五酸化ニオブ膜の適用が有効であるが、図１２からわかるように、五酸化ニオブを添加するとリーク電流密度が増加するという課題を見出した。
【００１４】
【課題を解決するための手段】
上記の課題を解決するための代表的な手段を以下に説明する。
【００１５】
本発明の第１の手段によれば、キャパシタの絶縁体膜は、五酸化ニオブ膜と五酸化タンタル膜の積層膜によって形成される。
【００１６】
図１０，１１，１２から明らかなように、五酸化タンタル膜は、リーク電流は小さいが結晶化温度は高い。対照的に、五酸化ニオブ膜は、結晶化温度は低いがリーク電流は大きい。この結果を基に、五酸化タンタル膜と五酸化ニオブとの積層が有効であると考えた。具体的には、まず、五酸化ニオブ膜を下部電極上に形成し、７５０℃より低温の熱処理で結晶化させ、その上に五酸化タンタル膜を形成して熱処理を行う。そうすれば、五酸化ニオブによる結晶構造の下地の上に五酸化タンタルを積層することになり、五酸化タンタル膜の結晶化温度は五酸化ニオブ膜の結晶構造の影響を受けて低温化する。同時に、五酸化タンタル膜が積層膜中に存在するために、リーク電流密度も小さく保つことができる。
【００１７】
積層膜の効果を検証するために、五酸化タンタル単層膜（Ｔａ２Ｏ５）、五酸化タンタル膜と五酸化ニオブ膜の積層膜（Ｔａ２Ｏ５／Ｎｂ２Ｏ５）、および五酸化ニオブ単層膜（Ｎｂ２Ｏ５）を形成し、結晶化温度とリーク電流密度を比較した。五酸化タンタル単層膜と五酸化ニオブ単層膜は、膜厚は２０ｎｍの単層膜を形成後、窒素中５００℃〜７５０℃で１分間の熱処理をし、さらに酸素中５００℃で２分間の熱処理することにより形成した。五酸化タンタルと五酸化ニオブの積層膜は、シリコン基板上に膜厚が５ｎｍの五酸化ニオブ膜を形成後、窒素中５００℃で１分間の熱処理をする工程と、五酸化ニオブ膜上に膜厚が１５ｎｍの五酸化タンタル膜を形成後、窒素中５００℃〜７５０℃で1分間の熱処理をし、さらに酸素中５００℃で２分間の熱処理を行う工程とで形成した。
【００１８】
上記のそれぞれの誘電体膜における比誘電率の熱処理温度依存性を図１３に示す。横軸は熱処理温度を示しており、縦軸は比誘電率を示している。五酸化タンタル単層膜は、形成直後は非晶質であり、その比誘電率は約２０である。７５０℃の熱処理を行うと五酸化タンタル単層膜は結晶化し、比誘電率は約３０に増大する。一方、五酸化ニオブ単層膜は、形成直後は非晶質であり、その比誘電率は約３０であるが、少なくとも５００℃の熱処理で結晶化し、比誘電率は約６０に増大する。本発明で提案する五酸化タンタルと五酸化ニオブの積層膜は、五酸化タンタル膜の形成直後ですでに結晶化しており、比誘電率は約５０を示す。これは、既に結晶化している五酸化ニオブ膜の結晶構造上に五酸化タンタル膜を形成するために、五酸化タンタル膜の結晶化温度が低温化した結果である。通常、五酸化タンタルが結晶化されにくい温度での熱処理であっても、五酸化ニオブ膜上の五酸化タンタル膜は十分結晶化し、比誘電率は五酸化ニオブ単層膜とほぼ同程度まで増大している。
【００１９】
次に、リーク電流密度の比較を図１４に示す。横軸は電圧を示しており、縦軸はリーク電流密度を示している。結晶化熱処理温度は、五酸化タンタル単層膜では７５０℃、五酸化タンタル膜と五酸化ニオブ膜の積層膜と五酸化ニオブ単層膜では５００℃とした。五酸化ニオブ膜のリーク電流は五酸化タンタル膜に比べて非常に大きいが、五酸化タンタル膜と積層することによって、五酸化タンタル単層膜とほぼ同じ特性が得られている。これは、五酸化タンタルと五酸化ニオブの積層膜におけるリーク電流は五酸化タンタル膜に支配されていることを示す。
【００２０】
つまり、五酸化タンタル膜と五酸化ニオブ膜を積層することにより、それぞれの短所が打ち消される結果、五酸化タンタル膜の結晶化温度が五酸化ニオブ単層膜と同程度の結晶化温度まで低温下し、五酸化ニオブ膜と同程度の高い比誘電率が得られ、同時に、五酸化タンタル単層膜と同等の低いリーク電流密度を持つキャパシタが実現できた。
【００２１】
ここでは、五酸化タンタル膜と五酸化ニオブ膜の積層膜を用いた例を示したが、本発明はこれに限定されるものでは無い。その基本的な概念は、結晶化温度の低い材料を用いた誘電体膜上に、本来は結晶化温度が高い材料を用いた誘電体膜を形成することで、上層膜の結晶化温度を低温化し、下部電極又はバリアメタルの酸化を防ぎ、下層膜より優れたリーク電流特性を持つ上層膜により、下部電極と上部電極間のリーク電流を低減することができるものである。例えば、上層と下層の膜を共に五酸化タンタルと五酸化ニオブの固溶体により形成してもよい。この場合、上層膜／下層膜を（Ｔａ１−ｘＮｂｘ）２Ｏ５／（Ｔａ１−ｙＮｂｙ）２Ｏ５）と表記した場合、ｘ＜ｙの関係を保つようにすることが有効である。すなわち、下層膜中の五酸化ニオブ含有率が上層膜中の五酸化ニオブ含有率より多ければよい。上記の条件を満たす下層膜は上層膜より低い温度で結晶化し、上層膜の結晶化温度を低温化させ、下層膜より優れたリーク電流特性を有する上層膜によりリーク電流を低減することができる。ただし、形成された上層膜の五酸化ニオブ含有率と下層膜の五酸化ニオブ含有率との差が小さくなるにしたがい、この効果は減少する。
【００２２】
次に、本発明の第２の手段によれば、キャパシタの絶縁体膜は、五酸化ニオブ膜の積層膜によって形成される。
【００２３】
具体的には、まず五酸化ニオブ膜を下部電極上に形成し、低温の熱処理で結晶化させ、その上に五酸化ニオブ膜を形成して熱処理を行う。誘電体膜に結晶化温度の低い五酸化ニオブ膜を用いることにより、下部電極及びバリアメタルの酸化を防止することができる。また、誘電体膜を多段階形成することにより、リークパスとなる結晶粒界を分断し、１層当たりの膜厚を薄くすることにより、低温の熱処理時において特に問題となる膜中の残留炭素を除去し易くしているので、キャパシタのリーク電流を低減することができる。さらに、低リーク電流化に寄与するものとして、１層当たりの膜厚を薄くすることによる膜のストレス低減、膜質向上、モフォロジの改善があげられる。
【００２４】
五酸化二オブ膜の多段階形成の効果を検証するために、多結晶シリコン上に膜厚が１０ｎｍの五酸化二オブ膜を、１段階、２段階、および３段階で形成し、リーク電流密度を比較した。五酸化二オブ膜は、ペンタエトキシニオブと酸素を原料ガスとするＣＶＤ法によって、基板温度は４３０℃で形成した。熱処理条件は、酸素気流中６００℃で１分間である。多段階形成によるリーク電流密度の低減効果を図１５に示す。横軸は電圧を示しており、縦軸はリーク電流密度を示している。１段階形成の場合は、五酸化二オブ膜を１０ｎｍ形成して熱処理を行った。２段階形成の場合は、五酸化二オブ膜を５ｎｍ形成して熱処理し、その後、五酸化二オブ膜を５ｎｍ形成して再び熱処理を行った。３段階形成の場合は、五酸化二オブ膜を３ｎｍ形成して熱処理し、その後、五酸化二オブ膜を３ｎｍ形成して再び熱処理し、さらに、五酸化二オブ膜を４ｎｍ形成して熱処理を行った。図１５から明らかなように、五酸化二オブ膜を多段階形成することにより、リーク電流は低減している。この理由の１つに、熱処理温度を低温化すると、酸素が膜中に拡散しにくくなり、二酸化炭素として排出されるはずの炭素の除去効率が悪くなってしまう問題点を、多段形成により１層当たりの膜厚を薄くすることで解決していることがあげられる。
【００２５】
このリーク電流低減の効果を最大限に得るためには全ての層を薄くすることが望ましいが、キャパシタ中の複数の五酸化ニオブによる絶縁体膜の内、どれか一層の絶縁膜の厚さを薄くすることにより、この効果は得られる。一層でもリーク電流特性がよくなれば、全体としてリーク電流特性は改善されるからである。また、第１の手段として説明した五酸化タンタル膜と五酸化ニオブ膜の積層膜の場合、または、ｘ＜ｙの関係を保つような（Ｔａ１−ｘＮｂｘ）２Ｏ５／（Ｔａ１−ｙＮｂｙ）２Ｏ５）の場合であっても、膜厚を薄くすることにより炭素の除去効率を上げ、積層膜全体のリーク電流特性を向上することができる。
【００２６】
上述した手段を用いることにより、７００℃以下の低温の熱処理でも比誘電率が高く、リーク電流が小さいキャパシタが実現できる。
【００２７】
ここでは、五酸化ニオブ膜と五酸化ニオブ膜の積層膜を用いた例を示したが、本発明はこれに限定されるものではない。結晶化温度の低い材料として五酸化タンタルと五酸化ニオブの固溶体を用いた場合でも、上記の特性を持つキャパシタを実現することができる。
【００２８】
課題を解決するための第１の手段である五酸化ニオブ膜と五酸化タンタル膜を積層する方法と、課題を解決するための第２の手段である五酸化ニオブ膜と五酸化ニオブ膜を積層する方法の効果を比較検討しておく。
【００２９】
第１の手段と第２の手段共に、結晶化温度を低くし、下部電極及びバリアメタルの酸化を防ぎ、リーク電流を低減することができるが、リーク電流低減の観点においては、第１の手段が優れている。リーク電流の少ない五酸化タンタル膜を誘電体膜として使用するからである。半導体装置の製造容易性及びコスト低減の観点においてＣＶＤ法によって形成する場合は、第２の手段が優れている。積層された各々の誘電体膜を同一の材料で形成するため、五酸化ニオブ膜を形成するための原料ガスを供給する手段と、五酸化タンタル膜を形成するための原料ガスを供給する手段とを別に持つ必要が無い又は、積層膜を作るための異なる２種の原料ガスを扱う必要が無いからである。
【００３０】
以上、本発明の第１と第２の手段に共通する事項をまとめると、キャパシタの誘電体膜を多層の絶縁体とすることで、結晶粒界を分断し、かつキャパシタの下層の誘電体膜は五酸化二オブを含んだ膜とし、上層の誘電体膜は五酸化タンタル膜又は五酸化ニオブ膜又は五酸化タンタルと五酸化ニオブの混合物からなる膜のいずれかの膜とすることで、誘電体膜の結晶化温度を、五酸化タンタル膜を用いた場合より低下することができる。その結果として、下部電極もしくはバリアメタルの酸化を防ぐことができ、リーク電流特性の良いキャパシタが実現できる。
【００３１】
このキャパシタには、下層膜が五酸化タンタルと五酸化ニオブの混合物からなる膜であり、上層膜が五酸化ニオブ膜であるような誘電体膜を有するキャパシタを含んでいる。このキャパシタの場合、下層膜に用いる材料の結晶化温度は上層膜に用いる材料の結晶化温度より高いものとなっており、結晶化温度の低い材料を用いた誘電体膜上に、本来は結晶化温度が高い材料を用いた誘電体膜を形成することで、上層膜の熱処理温度を下層膜の熱処理温度まで低下させるという効果は有していない。しかし、誘電体膜を結晶化するための熱処理温度を、従来の五酸化タンタル膜を結晶化するための熱処理温度より低温とする効果を有している。その結果、熱処理による下部電極もしくはバリアメタルの酸化を防ぐことができる。
【００３２】
【発明の実施の形態】
（実施例１）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
発明の実施例１を図１で説明する。これは、五酸化ニオブ膜と五酸化タンタル膜との積層膜からなる誘電体膜を用いたＭＩＭキャパシタを有する半導体記憶装置、特にＤＲＡＭに適用した場合である。
【００３４】
以下、そのＤＲＡＭの製造工程を説明する。
【００３５】
図１は本願発明のキャパシタが適用されるＤＲＡＭの断面図である。まず、半導体基板１に素子分離領域および不純物が導入されたＰ型ウェル６を形成する。Ｐ型で比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を用意し、例えば８５０℃程度でウェット酸化して形成した膜厚１０ｎｍ程度の薄いシリコン酸化膜（図示せず）および例えばＣＶＤ法で形成した膜厚１４０ｎｍ程度のシリコン窒化膜（図示せず）を半導体基板１上に堆積する。ここでは単結晶シリコンの半導体基板１を例示するが、表面に単結晶シリコン層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、あるいは、表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
【００３６】
次に、フォトレジスト膜（図示せず）をマスクにして、溝２が形成される領域の前記シリコン窒化膜およびシリコン酸化膜をパターニングし、このシリコン窒化膜をマスクとして半導体基板１をドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００〜４００ｎｍ程度の溝２を形成する。
【００３７】
次に、前記フォトレジスト膜を除去した後、前記のエッチングによって溝２の内壁に生じたダメージ層を除去するために、例えば８５０〜９００℃程度のウェット酸化による薄い（膜厚１０ｎｍ程度の）シリコン酸化膜３を溝２の内壁に形成し、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積されたシリコン酸化膜を３００〜４００ｎｍ程度の膜厚で堆積する。このシリコン酸化膜は、１０００℃程度でドライ酸化によりシンタリング（焼き締め）を行ってもよい。
【００３８】
次に、このシリコン酸化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨して溝２以外の領域のシリコン酸化膜を除去し、溝２の内部にシリコン酸化膜４を残して素子分離領域を形成する。なお、このＣＭＰ法による研磨の前に、溝２の領域にシリコン窒化膜を形成して、溝２領域のシリコン酸化膜が過剰に深く研磨されるディッシングを防止することができる。
【００３９】
次に、半導体基板１の表面に残存しているシリコン酸化膜およびシリコン窒化膜を例えば熱リン酸を用いたウェットエッチングで除去した後、メモリセルを形成する領域（メモリアレイ）の半導体基板１にＮ型不純物、例えばＰ（リン）をイオン打ち込みしてＮ型半導体領域５を形成し、Ｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてＰ型ウエル６を形成する。また、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、例えばＢＦ2 （フッ化ホウ素）をＰ型ウエル６にイオン打ち込みする。Ｎ型半導体領域５は、入出力回路などから半導体基板１を通じてメモアレイのＰ型ウエル６にノイズが侵入するのを防止するために形成される。
【００４０】
次に、半導体基板１の表面を例えばＨＦ（フッ酸）系の洗浄液を使って洗浄した後、半導体基板１を８５０℃程度でウェット酸化してＰ型ウエル６の表面に膜厚５ｎｍ程度の清浄なゲート酸化膜７を形成する。特に限定はされないが、上記ゲート酸化膜７を形成した後、半導体基板１をＮＯ（酸化窒素）雰囲気中またはＮ２Ｏ（亜酸化窒素）雰囲気中で熱処理することによって、ゲート酸化膜７と半導体基板１との界面に窒素を偏析させてもよい（酸窒化処理）。ゲート酸化膜７が５ｎｍ程度まで薄くなると、半導体基板１との熱膨張係数差に起因して両者の界面に生じる歪みが顕在化し、ホットキャリアの発生を誘発する。半導体基板１との界面に偏析した窒素はこの歪みを緩和するので、上記の酸窒化処理は、極めて薄いゲート酸化膜７の信頼性を向上できる。
【００４１】
次に、ゲート酸化膜７の上部にゲート電極８を形成する。ゲート電極８は、メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線ＷＬとして使用される。このゲート電極８（ワード線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電圧を一定値以上に確保できる許容範囲内の最小寸法（例えば０．１２μｍ程度）で構成される。また、隣接するゲート電極８（ワード線ＷＬ）同士の間隔は、フォトリソグラフィの解像限界で決まる最小寸法（例えば０．１１μｍ）で構成される。ゲート電極８（ワード線ＷＬ）は、例えばＰ（リン）などのＮ型不純物がドープされた膜厚７０ｎｍ程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚５０ｎｍ程度のＷＮ（タングステンナイトライド）膜と膜厚１００ｎｍ程度のＷ膜とをスパッタリング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度のシリコン窒化膜９をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイトライド）膜などを使用することもできる。ゲート電極８（ワード線ＷＬ）の一部を低抵抗の金属（Ｗ）で構成した場合には、そのシート抵抗を２〜２.５Ω／□程度にまで低減できるので、ワード線遅延を低減することができる。また、ゲート電極８（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくともワード線遅延を低減できるので、メモリセルの上部に形成される配線層の数を１層減らすことができる。
【００４２】
次に、フォトレジスト膜を除去した後、フッ酸などのエッチング液を使って、半導体基板１の表面に残ったドライエッチング残渣やフォトレジスト残渣などを除去する。このウェットエッチングを行うと、ゲート電極８（ワード線ＷＬ）の下部以外の領域のゲート酸化膜７が削られると同時に、ゲート側壁下部のゲート酸化膜７も等方的にエッチングされてアンダーカットが生じるため、そのままではゲート酸化膜７の耐圧が低下する。そこで、半導体基板１を９００℃程度でウェット酸化することによって、削れたゲート酸化膜７の膜質を改善する。
【００４３】
次に、Ｐ型ウエル６にＮ型不純物、例えばＰ（リン）をイオン打ち込みして、ゲート電極８の両側のＰ型ウエル６にＮ型半導体領域１０を形成する。これにより、メモリアレイにメモリセル選択用ＭＩＳＦＥＴが形成される。
【００４４】
次に、半導体基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度のシリコン窒化膜１１を堆積した後、膜厚３００ｎｍ程度のＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜１２をスピン塗布した後、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜１２をシンタリングする。また、ＳＯＧ膜１２の上部に膜厚６００ｎｍ程度のシリコン酸化膜１３を堆積した後、このシリコン酸化膜１３をＣＭＰ法で研磨してその表面を平坦化する。さらに、シリコン酸化膜１３の上部に膜厚１００ｎｍ程度のシリコン酸化膜１４を堆積する。このシリコン酸化膜１４は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜１３の表面の微細な傷を補修するために堆積する。シリコン酸化膜１３、１４は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。シリコン酸化膜１４に代えてＰＳＧ(Ｐｈｏｓｐｈｏ ＳｉｌｉｃａｔｅＧｌａｓｓ)膜などを堆積してもよい。
【００４５】
このように、本実施の形態では、ゲート電極８（ワード線ＷＬ）の上部にリフロー性が高いＳＯＧ膜１２を塗布し、さらにその上部に堆積したシリコン酸化膜１３をＣＭＰ法で平坦化する。これにより、ゲート電極８（ワード線ＷＬ）同士の微細な隙間のギャップフィル性が向上すると共に、ゲート電極８（ワード線ＷＬ）の上部の絶縁膜の平坦化を実現することができる。
【００４６】
次に、フォトレジスト膜をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴのＮ型半導体領域１０（ソース、ドレイン）の上部のシリコン酸化膜１４、１３およびＳＯＧ膜１２を除去する。このエッチングは、シリコン窒化膜１１に対するシリコン酸化膜１４、１３およびＳＯＧ膜１２のエッチングレートが大きくなるような条件で行い、Ｎ型半導体領域１０や素子分離溝２の上部を覆っているシリコン窒化膜１１が完全には除去されないようにする。続いて、上記フォトレジスト膜をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴのＮ型半導体領域１０（ソース、ドレイン）の上部のシリコン窒化膜１１とゲート酸化膜７とを除去することにより、Ｎ型半導体領域１０（ソース、ドレイン）の一方の上部にコンタクトホール１５を形成し、他方の上部にコンタクトホール１６を形成する。このエッチングは、シリコン酸化膜（ゲート酸化膜７および素子分離溝２内のシリコン酸化膜４）に対するシリコン窒化膜１１のエッチングレートが大きくなるような条件で行い、Ｎ型半導体領域１０や素子分離溝２が深く削れないようにする。また、このエッチングは、シリコン窒化膜１１が異方的にエッチングされるような条件で行い、ゲート電極８（ワード線ＷＬ）の側壁にシリコン窒化膜１１が残るようにする。これにより、フォトリソグラフィの解像限界以下の微細な径を有するコンタクトホール１５、１６がゲート電極８（ワード線ＷＬ）に対して自己整合で形成される。コンタクトホール１５、１６をゲート電極８（ワード線ＷＬ）に対して自己整合で形成するには、あらかじめシリコン窒化膜１１を異方性エッチングしてゲート電極８（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。
【００４７】
次に、フォトレジスト膜を除去した後、フッ酸＋フッ化アンモニウム混合液などのエッチング液を使って、コンタクトホール１５、１６の底部に露出した基板表面のドライエッチング残渣やフォトレジスト残渣などを除去する。その際、コンタクトホール１５、１６の側壁に露出したＳＯＧ膜１２もエッチング液に曝されるが、ＳＯＧ膜１２は、前述した８００℃程度のシンタリングによってフッ酸系のエッチング液に対するエッチングレートが低減されているので、このウェットエッチング処理によってコンタクトホール１５、１６の側壁が大きくアンダーカットされることはない。これにより、次の工程でコンタクトホール１５、１６の内部に埋め込まれるプラグ同士のショートを確実に防止することができる。
【００４８】
次に、コンタクトホール１５、１６の内部にプラグ１７を形成する。プラグ１７は、シリコン酸化膜１４の上部にＮ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール１５、１６の内部に残すことにより形成する。
【００４９】
次に、シリコン酸化膜１４の上部に膜厚２００ｎｍ程度のシリコン酸化膜１８を堆積した後、半導体基板１を８００℃程度で熱処理する。シリコン酸化膜１８は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。この熱処理によって、プラグ１７を構成する多結晶シリコン膜中のＮ型不純物がコンタクトホール１５、１６の底部からメモリセル選択用ＭＩＳＦＥＴのＮ型半導体領域１０（ソース、ドレイン）に拡散し、Ｎ型半導体領域１０が低抵抗化される。
【００５０】
次に、フォトレジスト膜をマスクにしたドライエッチングで前記コンタクトホール１５の上部のシリコン酸化膜１８を除去してプラグ１７の表面を露出させる。フォトレジスト膜を除去した後、シリコン酸化膜１８の上部にビット線ＢＬを形成する。ビット線ＢＬを形成するには、まずシリコン酸化膜１８の上部に膜厚５０ｎｍ程度のＴｉ膜をスパッタリング法で堆積し、半導体基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の上部に膜厚５０ｎｍ程度のＴｉＮ膜をスパッタリング法で堆積し、さらにその上部に膜厚１５０ｎｍ程度のＷ膜と膜厚２００ｎｍ程度のシリコン窒化膜１９とをＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングする。シリコン酸化膜１８の上部にＴｉ膜を堆積した後、半導体基板１を８００℃程度で熱処理することにより、Ｔｉ膜と下地Ｓｉとが反応し、プラグ１７の表面に低抵抗のＴｉＳｉ２ （チタンシリサイド）層２０が形成される。これにより、プラグ１７に接続される配線（ビット線ＢＬ）のコンタクト抵抗を低減することができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω／□以下にまで低減できるので、情報の読み出し速度および書き込み速度を向上させることができる。ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減して情報の読み出し速度および書き込み速度を向上させるために、その間隔がその幅よりも長くなるように形成する。ビット線ＢＬの間隔は例えば0.１２μｍ程度とし、その幅は例えば０．１１μｍ程度とする。なお、ＴｉＳｉ２層２０は、熱処理による劣化が生じる可能性があるが、その熱処理として後に説明する情報蓄積用容量素子の容量絶縁膜の形成工程が考えられる。しかしながら、後に説明するように、本実施の形態においては容量絶縁膜の形成工程が低温化されるため、ＴｉＳｉ２ 層２０が熱処理により劣化し、接続抵抗の上昇等の不具合を生じることはない。
【００５１】
次に、ビット線ＢＬの側壁にサイドウォールスペーサ２１を形成する。サイドウォールスペーサ２１は、ビット線ＢＬの上部にＣＶＤ法でシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングして形成する。
【００５２】
次に、ビット線ＢＬの上部に膜厚３００ｎｍ程度のＳＯＧ膜２２をスピン塗布する。次いで、半導体基板１を８００℃、１分程度熱処理してＳＯＧ膜２２をシンタリングする。ＳＯＧ膜２２は、ＢＰＳＧ膜に比べてリフロー性が高く、微細な配線間のギャップフィル性に優れているので、フォトリソグラフィの解像限界程度まで微細化されたビット線ＢＬ同士の隙間を良好に埋め込むことができる。また、ＳＯＧ膜２２は、ＢＰＳＧ膜で必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるため、ビット線ＢＬの下層に形成されたメモリセル選択用ＭＩＳＦＥＴのソース、ドレインに含まれる不純物の熱拡散を抑制して浅接合化を図ることができる。さらに、ゲート電極８（ワード線ＷＬ）を構成するメタル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能化を実現することができる。また、ビット線ＢＬを構成するＴｉ膜、ＴｉＮ膜、Ｗ膜の劣化を抑制して配線抵抗の低減を図ることができる。
【００５３】
次に、ＳＯＧ膜２２の上部に膜厚６００ｎｍ程度のシリコン酸化膜２３を堆積した後、このシリコン酸化膜２３をＣＭＰ法で研磨してその表面を平坦化する。シリコン酸化膜２３は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。このように、本実施の形態では、ビット線ＢＬの上部に成膜直後でも平坦性が良好なＳＯＧ膜２２を塗布し、さらにその上部に堆積したシリコン酸化膜２３をＣＭＰ法で平坦化する。これにより、ビット線ＢＬ同士の微細な隙間のギャップフィル性が向上すると共に、ビット線ＢＬの上部の絶縁膜の平坦化を実現することができる。また、高温・長時間の熱処理を行わないため、メモリセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣化を防止して高性能化を実現することができると共に、ビット線ＢＬの低抵抗化を図ることができる。
【００５４】
次に、シリコン酸化膜２３の上部に膜厚１００ｎｍ程度のシリコン酸化膜２４を堆積する。このシリコン酸化膜２４は、ＣＭＰ法で研磨されたときに生じた前記シリコン酸化膜２３の表面の微細な傷を補修するために堆積する。シリコン酸化膜２４は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００５５】
次に、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール１６の上部のシリコン酸化膜２４、２３、ＳＯＧ膜２２およびシリコン酸化膜１８を除去してプラグ１７の表面に達するスルーホール２５を形成する。このエッチングは、シリコン酸化膜２４、２３、１８およびＳＯＧ膜２２に対するシリコン窒化膜のエッチングレートが小さくなるような条件で行い、スルーホール２５とビット線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬの上部のシリコン窒化膜１９やサイドウォールスペーサ２１が深く削れないようにする。これにより、スルーホール２５がビット線ＢＬに対して自己整合で形成される。
【００５６】
次に、フォトレジスト膜を除去した後、フッ酸＋フッ化アンモニウム混液などのエッチング液を使って、スルーホール２５の底部に露出したプラグ１７の表面のドライエッチング残渣やフォトレジスト残渣などを除去する。その際、スルーホール２５の側壁に露出したＳＯＧ膜２２もエッチング液に曝されるが、ＳＯＧ膜２２は、前記８００℃程度のシンタリングによってフッ酸系のエッチング液に対するエッチングレートが低減されているので、このウェットエッチング処理によってスルーホール２５の側壁が大きくアンダーカットされることはない。これにより、次の工程でスルーホール２５の内部に埋め込まれるプラグとビット線ＢＬとのショートを確実に防止することができる。また、プラグとビット線ＢＬとを十分に離間させることができるので、ビット線ＢＬの寄生容量の増加を抑制することができる。
【００５７】
次に、スルーホール２５の内部にバリアメタルであるプラグ２６を形成する。プラグ２６は、金属化合物例えば窒化チタン膜からなる。プラグ２６は、後に説明する下部電極２９とプラグ１７との反応を抑制することができる。これにより、プラグ１７とプラグ２６との間に、導通を阻害する物質、例えばシリコン酸化物の形成を抑制して、情報蓄積用容量素子とメモリセル選択用ＭＩＳＦＥＴとの接続を良好に維持することができる。プラグ２６は、シリコン酸化膜２４の上部に、例えば窒化チタン膜をスパッタ法あるいはＣＶＤ法により堆積し、これをエッチバックしてスルーホール２５の内部に残すことにより形成する。エッチバックに代えて、ＣＭＰ法により窒化チタン膜を研磨して除去してもよい。なお、プラグ２６は、前記窒化チタン膜等の金属化合物に限らず、アルミを添加した窒化チタンや窒化タンタル、シリコンを添加した窒化タンタル、などにより構成してもよい。
【００５８】
その後、シリコン窒化膜２７と絶縁膜２８を形成し、プラグ２６が露出するようにシリコン窒化膜２７と絶縁膜２８に溝を形成する。絶縁膜２８は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で形成する。また、溝はフォトレジスト膜をマスクとしたエッチングにより加工する。
【００５９】
次に、ルテニウムからなる下部電極２９を堆積する。まず、スパッタリング法によって、半導体基板１の全面に、膜厚が５０ｎｍのルテニウム膜を堆積する。スパッタリング法は段差被覆性に乏しいため、溝の内部には数ｎｍのルテニウム膜しか形成されない。このスパッタリング法によるルテニウム膜を種層として、ＣＶＤ法によって、半導体基板１の全面に、膜厚が２０ｎｍのルテニウム膜を堆積する。このＣＶＤ法によるルテニウム膜は、有機金属錯体Ｒｕ（Ｃ２Ｈ４Ｃ２Ｈ５）２ (ビスエチルシクロペンタジエニルルテニウム)を（Ｃ２Ｈ４）２Ｏ (テトラヒドロフラン)に０.１ｍｏｌ／ｌの濃度で溶解した溶液を液体搬送して形成する。基板と対面するシャワーヘッド内で、液体原料を酸素ガスおよび窒素ガスと混合し、基板に吹きつけた。形成温度は２９０℃、圧力は５Ｔｏｒｒである。ここで、後の熱処理によってルテニウム膜が変形するのを防ぐために、焼き締めておくことが望ましい。具体的には、不活性雰囲気中、例えばアルゴン中で、７００℃、１分間の熱処理を行えばよい。熱処理温度は、誘電体酸化膜の結晶化熱処理温度よりもやや高温であることが望ましい。
【００６０】
次に、半導体基板１の全面に絶縁膜（図示せず）を堆積する。絶縁膜は、溝の埋め込み性および絶縁膜２８とのエッチング選択性を考慮してＳＯＧ膜とすることが好ましい。ここで、溝の内部を除く絶縁膜２８上のルテニウム膜を除去する。これらの除去にはエッチバック法あるいはＣＭＰ法を用いることができる。溝の内部に残存する絶縁膜（図示せず）はウェットエッチングにより除去することが可能である。このようにしてルテニウムからなる下部電極２９が形成される。なお、下部電極２９を構成する材料としては、ルテニウム膜に代えて、白金膜、あるいは銅膜とすることができる。
【００６１】
次に、半導体基板１の全面に膜厚が５ｎｍ以下の五酸化ニオブ膜３０を堆積する。ここで、膜厚を５ｎｍ以下とするのは、膜密度向上及び、モフォロジの改善、酸化熱処理時における膜中の残留炭素を除去効率の向上によるリーク電流低減を達成するためである。五酸化ニオブ膜３０の堆積は、例えばペンタエトキシニオブ（Ｎｂ（Ｃ２Ｈ５Ｏ）５）を含むガスを原料ガスとし、５５０℃以下で減圧状態（例えば４００ｍＴｏｒｒ）における熱ＣＶＤ法により形成できる。また、ペンタエトキシニオブと酸化剤（例えばＨ２Ｏ）を交互に供給する原子層ＣＶＤ法によって形成することもできる。
【００６２】
次に、五酸化ニオブ膜３０に熱処理を施し、これを結晶化する。熱処理は、７００℃以下の温度条件で行われる。ここで、熱処理温度を７００℃以下とするのは、７００℃以下であれば下部電極及びバリアメタルの酸化を問題ない程度まで抑制することができるからである。この熱処理温度は、五酸化ニオブ膜が結晶化する温度であればよいが、良好な多結晶の五酸化ニオブ膜を得るためには５００℃以上であることが望ましい。熱処理の雰囲気は、酸化性雰囲気でも、不活性ガス雰囲気でも構わない。例えば、酸素、一酸化二窒素、アルゴン、および窒素ガス雰囲気における、処理温度５００℃〜７００℃、処理時間１分〜１０分の条件を例示できる。
【００６３】
次に、五酸化ニオブ膜３０上に膜厚５ｎｍ以下の五酸化タンタル膜３１を堆積する。五酸化タンタル膜３１の堆積は、例えばペンタエトキシタンタル（Ｔａ（Ｃ２Ｈ５Ｏ）５）を含むガスを原料ガスとし、５５０℃以下の減圧状態（例えば４００ｍＴｏｒｒ）における熱ＣＶＤ法により形成できる。また、ペンタエトキシタンタルと酸化剤（例えばＨ２Ｏ）を交互に供給する原子層ＣＶＤ法によって形成することもできる。
【００６４】
次に、五酸化タンタル膜３１に熱処理を施し、これを結晶化する。熱処理は、７００℃以下の温度条件で行われる。この熱処理温度は、五酸化ニオブ膜上の五酸化タンタル膜が結晶化する温度であればよいが、良好な結晶構造を持つ五酸化タンタル膜を得るためには５００℃以上であることが望ましい。熱処理の雰囲気は、酸化性雰囲気でも、不活性ガス雰囲気でも構わない。例えば、酸素、一酸化二窒素、アルゴン、および窒素ガス雰囲気における、処理温度５００℃〜７００℃、処理時間１分〜１０分の条件を例示できる。ただし、結晶化熱処理を不活性ガス雰囲気中で行った場合には、五酸化ニオブ膜３０および五酸化タンタル膜３１中に導入される酸素欠損を修復するために、酸化性雰囲気での熱処理を組み合わせる必要がある。この酸化性雰囲気での熱処理は、五酸化タンタル膜３１の結晶化を目的としたものではないため、温度は５００℃以下でも構わない。例えば、オゾン雰囲気における４００℃程度の条件を例示できる。
【００６５】
このように、多結晶化した五酸化ニオブ膜上に五酸化タンタル膜を形成して熱処理するため、五酸化タンタル膜の結晶化温度を低温化でき、同時に高い誘電率を実現できる。また、リーク電流の伝導機構は五酸化タンタル膜に支配されるため、五酸化タンタル膜と五酸化ニオブ膜の積層膜のリーク電流特性は、五酸化タンタル単層膜と同程度となる。
【００６６】
次に、五酸化タンタル膜３１上に窒化チタン膜を堆積し、前記窒化チタン膜上にフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして前記窒化チタン膜、五酸化タンタル膜３１および五酸化ニオブ膜３０をエッチングして容量絶縁膜および上部電極３２を形成する。窒化チタン膜の堆積には例えばＣＶＤ法を用いることができる。ここでは、溝型キャパシタ誘電体膜の狭い凹部に上部電極を形成しなければならないという、ＣＶＤの技術的課題を考慮して、上部電極を窒化チタンにより形成したが、上部電極３２を構成する材料は必ずしも窒化チタンである必要はなく、窒化チタン膜に代えて、タングステン膜、あるいはルテニウム膜とすることができる。また、ルテニウムによる上部電極を構成する場合は、下部電極２９と同様の条件で形成することができる。
【００６７】
このようにしてルテニウムからなる下部電極２９、五酸化ニオブ膜３０と五酸化タンタル膜３１の積層膜からなる容量絶縁膜および窒化チタンからなる上部電極３２で構成される情報蓄積用容量素子を形成する。この情報蓄積用容量素子と、これに直列に接続されたメモリセル選択用ＭＩＳＦＥＴとでＤＲＡＭのメモリセルが形成される。
【００６８】
次に、フォトレジスト膜を除去した後、情報蓄積用容量素子の上部に膜厚４０ｎｍ程度のシリコン酸化膜３３を堆積する。シリコン酸化膜３３は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。さらにＳＯＧ膜３４を塗布してメモリセルの形成された領域を平坦化すると同時に、周辺回路領域との段差を緩和する。
【００６９】
次に、フォトレジスト膜をマスクにしたドライエッチングでＳＯＧ膜３４、シリコン酸化膜３３を除去することにより、スルーホールを形成する。その後、スルーホールの内部にプラグ３５を形成し、続いてＳＯＧ膜３４の上部に第２層配線３６を形成する。プラグ３５は、ＳＯＧ膜３４の上部にスパッタリング法で膜厚１００ｎｍ程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５００ｎｍ程度のＷ膜を堆積した後、これらの膜をエッチバックしてスルーホールの内部に残すことにより形成する。第２層配線３６は、ＳＯＧ膜３４の上部にスパッタリング法で膜厚５０ｎｍ程度のＴｉＮ膜、膜厚５００ｎｍ程度のＡｌ（アルミニウム）膜、膜厚５０ｎｍ程度のＴｉ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
【００７０】
その後、層間絶縁膜を介して第３層配線を形成し、その上部にシリコン酸化膜とシリコン窒化膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。なお、第３層配線およびそれに接続するプラグは第２層配線の場合と同様に形成することができ、層間絶縁膜は、例えば膜厚３００ｎｍ程度のシリコン酸化膜、膜厚４００ｎｍ程度のＳＯＧ膜および膜厚３００ｎｍ程度のシリコン酸化膜で構成できる。シリコン酸化膜は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積できる。
【００７１】
以上の工程により、本実施の形態のＤＲＡＭが略完成する。
【００７２】
本実施例１によれば、容量絶縁膜を五酸化ニオブ膜３０と五酸化タンタル膜３１の積層膜とするため、容量絶縁膜の結晶化熱処理温度を低温化でき、プラグ２６の酸化による導通不良を回避できる。また、五酸化ニオブ膜３０の高い誘電率により、情報蓄積用容量素子の蓄積電荷量を増大でき、五酸化タンタル膜３１の高い絶縁特性により、上部電極３２と下部電極２９との間のリーク電流を低減し、ＤＲＡＭのリフレッシュ特性を改善できる。この結果、容量絶縁膜の膜質を総合的に良好にしてＤＲＡＭの性能および信頼性を向上できる。
【００７３】
上述した例では、容量絶縁膜を五酸化ニオブ膜３０と五酸化タンタル膜３１の積層膜としたが、積層膜の組成は、純粋な五酸化タンタル膜と純粋な五酸化ニオブ膜である必要はない。上層膜／下層膜を（Ｔａ１−ｘＮｂｘ）２Ｏ５／（Ｔａ１−ｙＮｂｙ）２Ｏ５）と表記した場合に、ｘ＜ｙの関係を保つものであればよい。言いかえれば、下層絶縁膜のＮｂ／Ｔａ比が上層絶縁膜のＮｂ／Ｔａ比よりも大きい積層膜であればよい。そのような積層膜であれば、下地である五酸化ニオブと五酸化タンタルの混合物からなる膜による結晶構造の影響を受けて、上層の五酸化ニオブと五酸化タンタルの固溶体の結晶化温度は低温化し、上層の五酸化ニオブと五酸化タンタルの混合物からなる膜によって、リーク電流密度も小さく保つことができる。
【００７４】
ここでは膜厚５ｎｍ以下である五酸化タンタル膜と膜厚５ｎｍ以下である五酸化ニオブ膜を２段階で形成したが、これに限らず、例えばキャパシタ誘電体膜の総膜厚一定の条件において、リーク電流低減の効果に着目し、誘電体膜の結晶化温度を下げるための下地である膜厚５ｎｍ以下の五酸化ニオブ膜の上にリーク電流を低減するために、膜厚５ｎｍより厚い五酸化タンタル膜を形成してもよい。また、高誘電率化の効果に着目し、膜厚５ｎｍより厚い五酸化ニオブ膜の上に、リーク電流低減のための膜厚５ｎｍ以下である五酸化タンタル膜を形成してもよい。
誘電体膜は２段階形成に限る必要は無く、３段階以上で形成し膜厚を薄くすることで、各膜密度もより向上し、モフォロジが改善され、酸化熱処理時に膜中の残留炭素が抜けやすくなり、リーク電流が低減する。ただし、形成する段数が多くなるとプロセスコストが増大するため、３段階以下とするのが望ましい。
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００７５】
（実施例２）
発明の実施例２を図２で説明する。これは、五酸化ニオブ膜と五酸化タンタル膜との積層膜からなる誘電体膜を用いたＭＩＳキャパシタを半導体記憶装置、特にＤＲＡＭに適用した例である。
【００７６】
本実施例のＤＲＡＭは、情報蓄積用容量素子の構造において相違するところを除き、実施例１と同様である。したがって、以下の説明ではその相違する部分についてのみ説明し、同様な部分の説明は省略する。
【００７７】
本実施例２のＤＲＡＭの製造方法は、実施例１における、スルーホール２５の内部にプラグ２６を形成するより前の工程までは同様である。実施例２では、プラグ２６は、Ｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール２５の内部に残すことにより形成する。エッチバックに代えて、ＣＭＰ法により多結晶シリコン膜を研磨して除去してもよい。
【００７８】
その後、実施例１と同様に、シリコン窒化膜２７と絶縁膜２８を形成し、プラグ２６が露出するようにシリコン窒化膜２７と絶縁膜２８に溝を形成する。
【００７９】
次に、膜厚２０ｎｍの導電性非晶質シリコン層を溝の内面および絶縁膜２８の上面に渡って形成し、フォトリソグラフィ法およびドライエッチング法により絶縁膜２８の上面の非晶質シリコン層を除去して、深孔の内面にのみ非晶質シリコン層を残す。溝内表面にシリコンの種付けをした後、６３０℃で熱処理して結晶化すると同時に表面を凹凸化して多結晶シリコンからなる下部電極２９を形成する。
【００８０】
次に、多結晶シリコンからなる下部電極２９の表面にＰＨ３を用いてＰをドープした後、ＮＨ３熱処理して表面に窒化シリコン膜を形成する。膜厚は２ｎｍ程度と非常に薄いため、図２中には図示していない。このシリコン窒化膜は、誘電体膜の形成時および熱処理時に、下部電極の多結晶シリコンが酸化されるのを抑制する効果がある。
【００８１】
次に、半導体基板１の全面に五酸化ニオブ膜３０を堆積する。五酸化ニオブ膜３０の堆積は、実施例１と同様に行う。さらに、実施例１と同様に、五酸化ニオブ膜３０に熱処理を施してこれを結晶化する。
【００８２】
次に、五酸化ニオブ膜３０上に五酸化タンタル膜３１を堆積する。五酸化タンタル膜３１の堆積は、実施例１と同様に行う。さらに、実施例１と同様に、五酸化タンタル膜３１に熱処理を施してこれを結晶化する。
【００８３】
この後の工程は、実施例１とほぼ同様である。
【００８４】
本実施例２によれば、容量絶縁膜を五酸化ニオブ膜３０と五酸化タンタル膜３１の積層膜とするため、容量絶縁膜の結晶化に要する熱処理温度を低温化でき、多結晶シリコンからなる下部電極２９の酸化による容量低下を回避できる。また、五酸化ニオブ膜の高い誘電率により、情報蓄積用容量素子の蓄積電荷量を増大でき、五酸化タンタルの高い絶縁特性により、上部電極３２と下部電極２９との間のリーク電流を低減し、ＤＲＡＭのリフレッシュ特性を改善できる。この結果、容量絶縁膜の膜質を総合的に良好にしてＤＲＡＭの性能および信頼性を向上できる。
【００８５】
上述した例では、容量絶縁膜を五酸化ニオブ膜３０と五酸化タンタル膜３１の積層膜としたが、積層膜の組成は、純粋な五酸化タンタル膜と純粋な五酸化ニオブ膜である必要はなく、上層膜／下層膜を（Ｔａ１−ｘＮｂｘ）２Ｏ５／（Ｔａ１−ｙＮｂｙ）２Ｏ５）と表記すれば、ｘ＜ｙの関係を保つものであればよい。言いかえれば、下層絶縁膜のＮｂ／Ｔａ比が上層絶縁膜のＮｂ／Ｔａ比よりも大きい積層膜であればよい。そのような積層膜であれば、下地の五酸化ニオブと五酸化タンタルの混合物からなる膜の結晶構造の影響を受けて、上層の五酸化ニオブと五酸化タンタルの固溶体の結晶化温度は低温化し、上層の五酸化ニオブと五酸化タンタルの混合物からなる膜により、リーク電流密度も小さく保つことができる。
【００８６】
ここでは膜厚５ｎｍ以下である五酸化タンタル膜と膜厚５ｎｍ以下である五酸化ニオブ膜を２段階で形成したが、これに限らず、例えばキャパシタ誘電体膜の総膜厚一定の条件において、リーク電流低減の効果に着目し、誘電体膜の結晶化温度を下げるための下地である膜厚５ｎｍ以下の五酸化ニオブ膜の上にリーク電流を低減するため、膜厚５ｎｍより厚い五酸化タンタル膜を形成してもよい。また、高誘電率化の効果に着目し、膜厚５ｎｍより厚い五酸化ニオブ膜の上に、リーク電流低減のための膜厚５ｎｍ以下である五酸化タンタル膜を形成してもよい。
【００８７】
誘電体膜は２段階形成に限る必要は無く、３段階以上で形成し膜厚を薄くすることで、各膜密度もより向上し、モフォロジが改善され、酸化熱処理時に膜中の残留炭素が抜けやすくなり、リーク電流が低減する。ただし、形成する段数が多くなるとプロセスコストが増大するため、３段階以下とするのが望ましい。
【００８８】
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００８９】
（実施例３）
図３は、実施例３の半導体装置であるＭＩＳＦＥＴの断面図である。これは、五酸化ニオブ膜と五酸化タンタル膜との積層膜からなる誘電体膜をＭＩＳＦＥＴのゲート絶縁膜として用いた例である。
【００９０】
まず、実施例１の半導体基板１と同様な半導体基板１０１を用意し、この半導体基板１０１の主面に素子分離領域の溝１０２およびその溝１０２内にシリコン酸化膜１０３を形成する。溝１０２およびシリコン酸化膜１０３の形成は実施例１の溝２およびシリコン酸化膜４と同様に行う。
【００９１】
次に、半導体基板１０１の全面に五酸化ニオブを堆積し、これを結晶化して五酸化ニオブ膜１０４を形成する。さらに五酸化ニオブ膜１０４上に五酸化タンタルを堆積し、これを結晶化して五酸化タンタル膜１０５を形成する。五酸化ニオブの堆積およびその結晶化は、実施例１の五酸化ニオブ膜３０を形成する工程と同様である。五酸化タンタルの堆積およびその結晶化は、実施例１の五酸化タンタル膜３１を形成する工程と同様である。五酸化ニオブ膜１０４と五酸化タンタル膜１０５は後に説明するようにＭＩＳＦＥＴのゲート絶縁膜となるものである。
【００９２】
次に、五酸化タンタル膜１０５上に、多結晶シリコンを堆積し、フォトレジスト膜をマスクとしてこの多結晶シリコン膜、五酸化タンタル膜１０５、五酸化ニオブ膜１０４をエッチングして除去する。これにより、多結晶シリコン膜からなるゲート電極１０６、および五酸化ニオブ膜１０４と五酸化タンタル膜１０５の積層膜からなるゲート絶縁膜を形成する。
【００９３】
次に、フォトレジスト膜およびゲート電極１０６をマスクとして不純物を低濃度にイオン注入し、半導体領域１０７を形成する。また、全面にシリコン窒化膜またはシリコン酸化膜を形成し、これを異方性エッチングすることにより、ゲート電極１０６の側壁にサイドウォールスペーサ１０８を形成する。さらに、フォトレジスト膜、ゲート電極１０６およびサイドウォールスペーサ１０８をマスクとして不純物を高濃度にイオン注入し、半導体領域１０９を形成する。半導体領域１０７、１０９はいわゆるＬＤＤ構造のソース・ドレイン領域を構成する。
【００９４】
このようにしてＭＩＳＦＥＴが形成される。この後、層間絶縁膜を形成し、半導体領域１０９に接する第１層配線を形成する。さらに上層の配線を、層間絶縁膜を介して形成する。これらの説明は実施例１の第１層配線等と同様であるため説明を省略する。
【００９５】
上述した例では、ゲート電極１０６に多結晶シリコンを用いたが、これに限る必要はなく、窒化チタン、タングステン、窒化タングステンなどの金属電極を用いることができる。
【００９６】
また、五酸化ニオブ膜１０４を形成する前に、半導体基板１０１の表面にシリコン窒化膜を形成してもよい。例えば、ＮＨ３熱処理して表面に窒化シリコン膜を形成する。このシリコン窒化膜は、誘電体膜の形成時および熱処理時に、チャネル領域である多結晶シリコンが酸化されるのを抑制する効果がある。
【００９７】
本実施例３によれば、ゲート絶縁膜を五酸化ニオブ膜１０４と五酸化タンタル膜１０５の積層膜とするため、ゲート絶縁膜の結晶化熱処理温度を低温化でき、シリコン基板１０１の酸化を回避できる。
【００９８】
また、五酸化ニオブ膜の高い誘電率によりゲート絶縁膜の容量を増大できるため、ゲート絶縁膜の膜厚を厚くし、リーク電流を低減することができる。すなわち、半導体装置の高集積化時にトランジスタの特性を維持するためには、従来のシリコン酸化膜で実現しようとすれば、膜厚を薄くして容量を維持しなければならず、トンネル電流が増加してしまうが、五酸化ニオブ膜１０４と五酸化タンタル膜１０５の積層膜によるゲート絶縁膜を用いると、容量が同じであれば膜厚を厚くすることができるので、トンネル電流を生じることの少ないＭＩＳＦＥＴを実現することができる。
【００９９】
ゲート絶縁膜を基板とゲートで挟んだ部分は、いわゆるＭＩＳ構造のキャパシタとなっており、その部分に種々のキャパシタを適用し、それぞれのキャパシタによる効果を奏することができる。
【０１００】
ここでは五酸化タンタル膜と五酸化ニオブ膜を２段階で形成したが、３段階以上で形成し膜厚を薄くすることで、各膜密度もより向上し、モフォロジが改善され、酸化熱処理時に膜中の残留炭素が抜けやすくなり、リーク電流が低減する。ただし、形成する段数が多くなるとプロセスコストが増大するため、３段階以下とするのが望ましい。
【０１０１】
また、キャパシタ誘電体膜の総膜厚一定の条件において、リーク電流低減の効果に着目し、誘電体膜の結晶化温度を下げるための下地である膜厚５ｎｍ以下の五酸化ニオブ膜の上にリーク電流を低減するため、膜厚５ｎｍより厚い五酸化タンタル膜を形成してもよい。また、高誘電率化の効果に着目し、膜厚５ｎｍより厚い五酸化ニオブ膜の上に、リーク電流低減のための膜厚５ｎｍ以下である五酸化タンタル膜を形成してもよい。
【０１０２】
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【０１０３】
（実施例４）
図４は、実施例４における半導体製造装置の断面図である。
【０１０４】
本実施の形態の製造装置は、五酸化ニオブ膜を形成する第１反応室１２０と、五酸化タンタル膜を形成する第２反応室１２１と、五酸化ニオブ膜および五酸化タンタル膜に熱処理を行う第３反応室１２２とを有し、第１反応室１２０と第２反応室１２１と第３反応室１２２とは真空搬送室１２３にゲートバルブを介して接続されている。なおゲートバルブは図示を省略している。
【０１０５】
第１反応室１２０、第２反応室１２１および第３反応室１２２には各々基板加熱機構とガス供給機構とを備える。第１反応室１２０のガス供給機構は五酸化ニオブ膜をＣＶＤ法により形成するための原料ガスを供給する手段を有する。また、第２反応室１２１のガス供給機構は五酸化タンタル膜をＣＶＤ法により形成するための原料ガスを供給する手段を有する。また、第３反応室１２２のガス供給機構には酸素、一酸化二窒素あるいはオゾン等の酸化性ガスまたは不活性ガスを供給する手段を有する。
【０１０６】
真空搬送室１２３には、図示しないゲートバルブを介してロードロック室１２４、１２５が接続され、ロードロック室１２４、１２５には、各々カセット室１２６、１２７が接続される。カセット室１２６、１２７には各々ウェハカセットに保持されたウェハ１２８、１２９がセットされる。
【０１０７】
ウェハ１２８は、カセット室１２６からロードロック室１２４を介して真空搬送室１２３に導入される。この際、ロードロック室１２４では真空排気が行われ、真空搬送室１２３には大気は混入しない。このため真空搬送室１２３、第１反応室１２０、第２反応室１２１、および第３反応室１２２の清浄度が高く維持される。
【０１０８】
真空搬送室１２３に導入されたウェハ１２８は、第１反応室１２０に搬入されて実施例１〜３で説明したように五酸化ニオブが堆積される。この後、ウェハ１２８は第１反応室１２０から真空搬送室１２３を介して第３反応室１２２に搬入される。第３反応室１２２においては、ウェハ１２８に実施例１〜３で説明した熱処理が施され、五酸化ニオブ膜が結晶化される。
【０１０９】
次に、ウェハ１２８は第３反応室１２２から真空搬送室１２３を介して第２反応室１２１に搬入される。第２反応室１２１に搬入されたウェハ１２８は、実施例１〜３で説明したように五酸化タンタルが堆積される。この後、ウェハ１２８は第２反応室１２１から真空搬送室１２３を介して第３反応室１２２に搬入される。第３反応室１２２においては、ウェハ１２８に実施例１〜３で説明した熱処理が施され、五酸化タンタル膜が結晶化される。
【０１１０】
結晶化した五酸化タンタル膜が形成されたウェハ１２８は、真空搬送室１２３からロードロック室１２５を介してカセット室１２７に搬出され、ウェハ１２９としてウェハカセットに保持される。
【０１１１】
以上の工程により、多結晶化した五酸化ニオブと多結晶化した五酸化タンタルの積層膜が形成される。この間、ウェハ１２８は、高真空度に保持された真空搬送室１２３を介して移動するため、五酸化ニオブ膜等の界面は清浄に保たれ、良質な結晶膜の形成がなされる。すなわち、一般的には大気中の不純物、塵等の異物は五酸化ニオブ膜と五酸化タンタル膜の異常結晶化等を促進し、好ましくない欠陥を生ずる恐れがあるが、本実施の形態の製造装置を用いれば、高い洗浄度が実現できる高真空環境下での一貫した膜形成および結晶化の工程を実現できる。
【０１１２】
本実施例４によると、良質な多結晶構造を持つ五酸化ニオブ膜と五酸化タンタル膜の積層膜を形成することが可能となり、これを用いたＤＲＡＭの性能および信頼性を向上することができる。また、この積層膜をゲート絶縁膜に用いたＭＩＳＦＥＴの性能および信頼性を向上することができる。
【０１１３】
上述した例に加えて、真空搬送室１２３にさらに第４反応室を備え、この第４反応室において実施例２または３で説明したシリコン窒化膜を形成するための窒化処理を行うこともできる。この窒化処理は、第１反応室１２０での処理に先だって行われる。
【０１１４】
さらに、真空搬送室１２３に第５反応室を備え、この第５反応室において実施例１〜３で説明した上部電極を構成する窒化チタンその他の導電膜の堆積を行ってもよい。この導電膜の堆積は、第３反応室１２２の処理の後に行われる。
本実施例４によれば、積層膜を構成する五酸化ニオブ膜と五酸化タンタル膜の清浄度を保持することができ、誘電体膜の絶縁耐圧を向上して半導体装置の性能および信頼性を向上できる。加えて、製造のスループットを向上させることができる。
【０１１５】
また、五酸化ニオブ膜の形成と五酸化タンタル膜の形成を一つの反応室で行ってもよい。この場合、例えば第１の反応室１２０のガス供給機構は、五酸化ニオブ膜をＣＶＤ法により形成するための原料ガスを供給する手段と、五酸化タンタル膜をＣＶＤ法により形成するための原料ガスを供給する手段との両方を有し、第３反応室１２２において五酸化ニオブ膜が結晶化された後、真空搬送室１２３を介して再び第１反応室１２０に搬入され、五酸化タンタル膜が堆積される。この後、真空搬送室１２３を介して第３反応室１２２に搬入され、五酸化タンタル膜が結晶化される。
【０１１６】
この方法によれば、五酸化ニオブと五酸化タンタルを同一の反応室で堆積できるため、製造装置のコスト、ひいてはかかる半導体製造装置を用いて製造した半導体装置のコストを減少させることができる。
【０１１７】
上述した例では、五酸化タンタル膜と五酸化ニオブ膜との積層膜を持つキャパシタの製造を例に示したが、五酸化ニオブの積層膜又は五酸化タンタルと五酸化ニオブの混合物からなる積層膜を製造することもできる。
【０１１８】
本発明の第２手段による五酸化ニオブを積層する方法のように、誘電体膜を同じ原料ガスを用いて積層する場合には、反応室が２つ必要ないことはもとより、異なる２種の原料ガスを扱う必要が無いので、より低コストとなる。また、五酸化タンタルと五酸化ニオブの混合物からなる膜により積層膜を形成する方法も同様に低コストとなる。ペンタエトキシタンタルとペンタエトキシニオブのカクテル原料はペンタエトキシニオブのみの原料より、混ぜなければならない等、取り扱いに若干の手間がかかるが、異なる原料ガスにより積層膜を形成する場合よりは製造工程が複雑とならないからである。
【０１１９】
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【０１２０】
（実施例５）
発明の実施例５を図５で説明する。これは、五酸化ニオブの積層膜からなる誘電体膜を用いたＭＩＭキャパシタである。例えば、このＭＩＭキャパシタは、図１に示した半導体記憶装置、特にＤＲＡＭ、のキャパシタに適用できるものである。図５中の下部電極２０６、五酸化ニオブ膜２０７、五酸化ニオブ膜２０８、上部電極２０９は図１中の下部電極２９、五酸化ニオブ膜３０、五酸化タンタル膜３１、上部電極３２の部分に対応するものである。
【０１２１】
まず、下部電極の形成までの工程について、図５（ａ）を用いて説明する。シリコン酸化膜からなるプラグ部層間絶縁膜２０１の内部にバリアメタルであるプラグ２０３を形成する。プラグ２０３は、下部電極２０６と多結晶シリコンからなるプラグ２０２との反応を抑制するために必要なものである。これにより、プラグ２０３とプラグ２０２との間に、導通を阻害する物質、例えばシリコン酸化物の形成を抑制して、情報蓄積用容量素子とメモリセル選択用ＭＩＳＦＥＴとの接続を良好に維持することができる。プラグ２０３は、プラグ部層間絶縁膜２０１及びプラグ２０２の上部に、例えば窒化チタン膜をスパッタリング法あるいはＣＶＤ法により堆積し、これをエッチバックしてプラグ２０２の上部に残すことによって形成する。エッチバックに代えて、ＣＭＰ法によって窒化チタン膜を研磨して除去してもよい。なお、プラグ２０３は、前記窒化チタン膜等の金属化合物に限らず、アルミを添加した窒化チタンや窒化タンタル、シリコンを添加した窒化タンタル、などにより構成してもよい。
【０１２２】
その後、シリコン窒化膜２０４とシリコン酸化膜からなるキャパシタ部層間絶縁膜２０５を形成し、プラグ２０３が露出するようにキャパシタ部層間絶縁膜２０５とシリコン窒化膜２０４に溝を形成する。キャパシタ部層間絶縁膜２０５は、例えばオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いるプラズマＣＶＤ法によって形成する。また、溝はフォトレジスト膜をマスクとしたエッチングにより加工する。
【０１２３】
次に、ルテニウムからなる下部電極２０６を堆積する。まず、スパッタリング法によって、基板の全面に、膜厚が５０ｎｍのルテニウム膜を堆積する。スパッタリング法は段差被覆性に乏しいため、溝の内部には数ｎｍのルテニウム膜しか形成されない。このスパッタリング法によるルテニウム膜を種層として、ＣＶＤ法によって、基板の全面に、膜厚が２０ｎｍのルテニウム膜を形成する。このＣＶＤ法によるルテニウム膜は、有機金属錯体Ｒｕ（Ｃ２Ｈ４Ｃ２Ｈ５）２ (ビスエチルシクロペンタジエニルルテニウム)を（Ｃ２Ｈ４）２Ｏ (テトラヒドロフラン)に０.１ｍｏｌ/ｌの濃度で溶解した溶液を液体搬送して形成する。基板と対面するシャワーヘッド内で、液体原料を酸素ガスおよび窒素ガスと混合し、基板に吹きつける。形成温度は２９０℃、圧力は５Ｔｏｒｒである。ここで、後の熱処理によってルテニウム膜が変形するのを防ぐために、焼き締めておくことが望ましい。具体的には、不活性雰囲気中、例えばアルゴン中で、７００℃、１分間の熱処理を行えばよい。
【０１２４】
次に、基板の全面に絶縁膜（図示せず）を堆積する。絶縁膜は、溝への埋め込み性およびキャパシタ部層間絶縁膜２０５とのエッチング選択性を考慮してＳＯＧ膜とすることが好ましい。ここで、溝の内部を除くキャパシタ部層間絶縁膜２０５上のルテニウム膜を除去する。これらの除去にはエッチバック法あるいはＣＭＰ法を用いることができる。溝の内部に残存する絶縁膜（図示せず）はウェットエッチングにより除去することが可能である。このようにしてルテニウムからなる下部電極２０６が形成される（図５（ａ））。
【０１２５】
次に、基板の全面に膜厚が５ｎｍ以下の五酸化ニオブ膜２０７を堆積する（図５（ｂ））。五酸化ニオブ膜２０７の堆積は、例えばペンタエトキシニオブ（Ｎｂ（Ｃ２Ｈ５Ｏ）５）を含むガスを原料ガスとし、５００℃以下の減圧状態（例えば４００ｍＴｏｒｒ）におけるＣＶＤ法により形成できる。また、例えばペンタエトキシニオブと酸化剤（例えばＨ２Ｏ）を交互に供給する原子層ＣＶＤ法によって形成することもできる。
【０１２６】
五酸化ニオブは結晶化温度が低いため、膜の形成直後に五酸化ニオブ膜は部分的に結晶化するが、十分な誘電特性を得るためにはさらに結晶化のための熱処理が必要である。また、有機化合物原料から炭素が膜中に多く混入しており、リーク電流増加等の電気的特性に悪影響を及ぼすので、五酸化ニオブ膜２０７を酸化熱処理する必要がある。ここでは、結晶化熱処理と酸化熱処理を同時に行う。この熱処理は、下部電極及びバリアメタルが酸化しない温度の目安である７００℃以下の温度で行われ、良好な多結晶構造を持つ五酸化ニオブ膜を得るために五酸化ニオブが十分に結晶化する目安である５００℃以上の温度で行われることが望ましい。例えば、酸素や一酸化二窒素ガス雰囲気中、処理温度５００℃〜７００℃、処理時間１分〜１０分の条件を例示できる。
【０１２７】
この熱処理によって、五酸化ニオブ膜２０７の結晶性の向上により誘電率が増加し、膜中の炭素量の減少によりリーク電流は減少する。
【０１２８】
次に、基板の全面に膜厚が５ｎｍ以下の五酸化ニオブ膜２０８を堆積する（図５（ｃ））。五酸化ニオブ膜２０８の堆積は、前述した五酸化ニオブ膜２０７の堆積と同様の条件で形成すればよい。
【０１２９】
次に、五酸化ニオブ膜２０８に熱処理を行う。この熱処理は、前述した五酸化ニオブ膜２０７の熱処理と同様の条件で行えばよい。
【０１３０】
次に、五酸化二オブ膜２０８上に窒化チタン膜を例えばＣＶＤ法により堆積し、その窒化チタン膜上にフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして窒化チタン膜、五酸化二オブ膜２０８及び五酸化ニオブ膜２０７をエッチングして容量絶縁膜および上部電極２０９を形成する（図５（ｄ））。
【０１３１】
このようにして、ルテニウムからなる下部電極２０６、五酸化ニオブ膜２０７と五酸化二オブ膜２０８の積層膜からなるキャパシタ誘電体膜、および窒化チタンからなる上部電極２０９で構成される情報蓄積用容量素子を形成できる。例えば、この情報蓄積用容量素子をＤＲＡＭメモリセル選択用ＭＩＳＦＥＴと直列に接続することとでＤＲＡＭのメモリセルが構成できる。
【０１３２】
なお、下部電極２０６を構成する材料としては、ルテニウム膜に代えて、白金膜、あるいは銅膜とすることができる。また、上部電極２０９を構成する材料としては、窒化チタン膜に代えて、タングステン膜、あるいはルテニウム膜とすることができる。ルテニウムからなる上部電極の場合は、下部電極２０６と同様の条件で形成すればよい。
【０１３３】
本実施例５によれば、キャパシタ誘電体膜として五酸化ニオブ膜を用いるため、キャパシタ誘電体膜の結晶化に要する熱処理温度を低温化でき、プラグ２０３の酸化による導通不良を回避できる。また、キャパシタ誘電体膜を積層膜により構成し、誘電体膜中の結晶粒界を分断することで、リーク電流を低減することができる。その積層膜を構成する五酸化ニオブ膜の膜厚を５ｎｍ以下にすることで、酸化熱処理の効率を良くし残留炭素を低減でき、膜のストレスが低減し、膜密度が向上し、モフォロジが改善される結果として、上部電極２０９と下部電極２０６との間のリーク電流をさらに低減し、ＤＲＡＭのリフレッシュ特性を改善できる。
【０１３４】
ここでは、膜厚５ｎｍ以下である五酸化ニオブ膜と膜厚５ｎｍ以下である五酸化ニオブ膜を２段階で形成したが、これに限らず、例えばキャパシタ誘電体膜の総膜厚一定の条件において、各層全てが薄ければ最大の効果が得られるが、膜厚５ｎｍ以下の五酸化ニオブ膜の上に膜厚５ｎｍより厚い五酸化ニオブ膜を形成する、もしくは膜厚５ｎｍより厚い五酸化ニオブ膜の上に、膜厚５ｎｍ以下である五酸化ニオブ膜を形成しても、上記の結晶粒界の分断によるリーク電流低減の効果と膜厚が薄いことによるリーク電流低減の効果を得ることができる。
【０１３５】
また、誘電体膜は２段階形成に限る必要は無く、３段階以上で形成し、１層当たりの膜厚を薄くすることで、結晶粒界の分断によるリーク電流低減の効果と残留炭素減少によるリーク電流低減の効果を大きくすることができる。ただし、形成する段数が多くなるとプロセスコストが増大するため、３段階以下とするのが望ましい。
【０１３６】
実施例５において、キャパシタ誘電体膜に使用した五酸化二オブ膜に代えて、五酸化二オブと五酸化タンタルの混合物からなる膜を用いることもできる。その効果を得るための二オブとタンタルの組成比は、キャパシタに要求される仕様に応じて任意に選択すればよいが、誘電体膜の結晶化温度を下部電極及びバリアメタルが酸化しない低温の目安である７００℃以下とするためには、下層の膜中の二オブに対するタンタルの組成比を９０％以下とする必要がある。
【０１３７】
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【０１３８】
（実施例６）
発明の実施例６を図６で説明する。これは、五酸化ニオブの積層膜からなる誘電体膜を用いて、多結晶シリコンを下部電極に用いるＭＩＳキャパシタを形成する工程である。例えば、このＭＩＳキャパシタは、図２に示した半導体記憶装置、特にＤＲＡＭ、のキャパシタに適用できるものである。図６中の下部電極２１０、五酸化ニオブ膜２０７、五酸化ニオブ膜２０８、上部電極２０９は図２の下部電極２９、五酸化ニオブ膜３０、五酸化タンタル膜３１、上部電極３２の部分に対応するものである。
【０１３９】
まず、シリコン酸化膜からなるプラグ部層間絶縁膜２０１の内部にプラグ２０２を形成する。プラグ２０２は、Ｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホールの内部に残すことにより形成する。エッチバックに代えて、ＣＭＰ法により多結晶シリコン膜を研磨して除去してもよい。
【０１４０】
その後、実施例５と同様に、シリコン窒化膜２０４とキャパシタ部層間絶縁膜２０５を形成し、プラグ２０２が露出するようにシリコン窒化膜２０４とキャパシタ部層間絶縁膜２０５に溝を形成する。
【０１４１】
次に、膜厚２０ｎｍの導電性非晶質シリコン層を溝の内面およびキャパシタ部層間絶縁膜２０５の上面に渡って形成し、フォトリソグラフィ法およびドライエッチング法によりキャパシタ部層間絶縁膜２０５の上面の非晶質シリコン層を除去して、深孔の内面にのみ非晶質シリコン層を残す。溝内表面にシリコンの種付けをした後、６３０℃で熱処理して結晶化すると同時に表面を凹凸化して多結晶シリコンからなる下部電極２１０を形成する（図６（ａ））。
【０１４２】
次に、多結晶シリコンからなる下部電極２１０の表面にＰＨ３を用いてＰをドープした後、ＮＨ３熱処理して表面に窒化シリコン膜を形成する。膜厚は２ｎｍ程度と非常に薄いため、図６中には図示していない。このシリコン窒化膜は、誘電体膜の形成時および熱処理時に、下部電極の多結晶シリコンが酸化されるのを抑制する効果がある。
【０１４３】
次に、基板の全面に膜厚が５ｎｍの五酸化ニオブ膜２０７を堆積する（図６（ｂ））。五酸化ニオブ膜２０７の堆積は、実施例５と同様に行う。さらに、実施例５と同様に、五酸化ニオブ膜２０７に熱処理を行う。
【０１４４】
次に、五酸化ニオブ膜２０７上に五酸化ニオブ膜２０８を堆積する（図６（ｃ））。五酸化ニオブ膜２０８の堆積は、実施例５と同様に行う。さらに、実施例５と同様に、五酸化ニオブ膜２０８に熱処理を行う。
【０１４５】
この後の工程は、実施例５とほぼ同様である（図６（ｄ））。
【０１４６】
このようにして、多結晶シリコンからなる下部電極２１０、五酸化ニオブ膜２０７と五酸化二オブ膜２０８の積層膜からなる容量絶縁膜、および窒化チタンからなる上部電極２０９で構成される情報蓄積用容量素子を形成できる。これにより、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルが完成する。
本実施例６によれば、キャパシタ誘電体膜として五酸化ニオブ膜を用いるため、キャパシタ誘電体膜の結晶化に要する熱処理温度を低温化でき、多結晶シリコンからなる下部電極２１０の酸化による容量低下を回避できる。また、キャパシタ誘電体膜を積層膜により構成し、誘電体膜中の結晶粒界を分断することで、リーク電流を低減することができる。その積層膜を構成する五酸化ニオブ膜の膜厚を５ｎｍ以下にすることで、酸化熱処理の効率を良くし残留炭素を低減でき、膜のストレスが低減し、膜密度が向上し、モフォロジが改善される結果として、上部電極２０９と下部電極２１０との間のリーク電流をさらに低減し、ＤＲＡＭのリフレッシュ特性を改善できる。
【０１４７】
ここでは、膜厚５ｎｍ以下である五酸化ニオブ膜と膜厚５ｎｍ以下である五酸化ニオブ膜を２段階で形成したが、これに限らず、例えばキャパシタ誘電体膜の総膜厚一定の条件において、各層全てが薄ければ最大の効果が得られるが、膜厚５ｎｍ以下の五酸化ニオブ膜の上に膜厚５ｎｍより厚い五酸化ニオブ膜を形成する、もしくは膜厚５ｎｍより厚い五酸化ニオブ膜の上に、膜厚５ｎｍ以下である五酸化ニオブ膜を形成しても、上記の結晶粒界の分断によるリーク電流低減の効果と膜厚が薄いことによるリーク電流低減の効果を得ることができる。
【０１４８】
また、誘電体膜は２段階形成に限る必要は無く、３段階以上で形成し、１層当たりの膜厚を薄くすることで、結晶粒界の分断によるリーク電流低減の効果と残留炭素減少によるリーク電流低減の効果を大きくすることができる。ただし、形成する段数が多くなるとプロセスコストが増大するため、３段階以下とするのが望ましい。
【０１４９】
実施例６において、キャパシタ誘電体膜に使用した五酸化二オブ膜に代えて、五酸化二オブと五酸化タンタルの混合物からなる膜を用いることもできる。その効果を得るための二オブとタンタルの組成比は、キャパシタに要求される仕様に応じて任意に選択すればよいが、誘電体膜の結晶化温度を下部電極及びバリアメタルが酸化しない低温の目安である７００℃以下とするためには、下層の膜中の二オブに対するタンタルの組成比を４０％以下とする必要がある。このタンタルの組成比の上限が発明の実施例５で示したものよりも小さい理由は、シリコン上ではルテニウム上に比べて、タンタルの添加によって結晶化温度が増大する効果が大きいためである。
【０１５０】
実施例３において、ゲート絶縁膜を基板とゲートで挟んだ部分は、ＭＩＳ構造のキャパシタとなっており、そのキャパシタの部分に発明の実施例６によるキャパシタを適用し、そのキャパシタによる効果を奏することができる。
【０１５１】
なお、本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【０１５２】
（実施例７）
発明の実施例７を図７で説明する。これは、五酸化ニオブ膜の積層からなる誘電体膜を用いて、多結晶シリコンを下部電極に用いるＭＩＳキャパシタを形成する工程である。例えば、このＭＩＳキャパシタは、図２に示した半導体記憶装置、特にＤＲＡＭ、のキャパシタに適用できるものである。図７中の下部電極２１０、五酸化ニオブ膜２０７、五酸化ニオブ膜２０８、上部電極２０９は図２の下部電極２９、五酸化ニオブ膜３０、五酸化タンタル膜３１、上部電極３２の部分に対応するものである。ただし、下部電極の外側の側壁の一部をキャパシタとして利用する点が発明の実施例２と異なる。
【０１５３】
まず、シリコン酸化膜からなるプラグ部層間絶縁膜２０１の内部にプラグ２０２を形成する。プラグ２０２の形成は、実施例６と同様の方法で行えばよい。
【０１５４】
その後、シリコン窒化膜２０４、キャパシタ部層間絶縁膜２０５、シリコン窒化膜２１１、シリコン酸化膜２１２を順次形成し、フォトレジスト膜をマスクとしたエッチングによりプラグ２０２が露出するように溝を形成する。
【０１５５】
次に、膜厚２０ｎｍの導電性非晶質シリコン層を溝の内面およびシリコン酸化膜２１２の上面に渡って形成する（図７（ａ））。ここで、熱処理によって非晶質シリコン層を結晶化させ、多結晶シリコンを形成する。この結晶化熱処理は、非晶質シリコン層を円筒型に加工した後に行ってもよい。
【０１５６】
次に、基板の全面にシリコン酸化膜２１３を堆積する。シリコン酸化膜は、溝への埋め込み性を考慮してＳＯＧ膜とすることが好ましい。ここで、溝の内部を除くシリコン酸化膜２１２上の多結晶シリコン膜を除去する。これらの除去にはエッチバック法あるいはＣＭＰ法を用いることができる（図７（ｂ））。
【０１５７】
ここで、溝の内部に残存するシリコン酸化膜２１３と、溝の外部のシリコン酸化膜２１２をウェットエッチングにより除去する。なお、シリコン窒化膜２１１がエッチングストッパーになるため、キャパシタ部層間絶縁膜２０５は除去されない。このようにして多結晶シリコンからなる円筒型の下部電極２１０が形成される（図７（ｃ））。
【０１５８】
次に、ＮＨ３熱処理によって、多結晶シリコンからなる下部電極２１０の表面に窒化シリコン膜を形成する。膜厚は２ｎｍ程度と非常に薄いため、図７中には図示していない。このシリコン窒化膜は、誘電体膜の形成時および熱処理時に、下部電極の多結晶シリコンが酸化されるのを抑制する効果がある。
【０１５９】
次に、基板の全面に膜厚が５ｎｍ以下の五酸化ニオブ膜２０７を堆積する。五酸化ニオブ膜２０７の堆積は、実施例５と同様に行う。さらに、実施例５と同様に、五酸化ニオブ膜２０７に熱処理を行う。
【０１６０】
次に、五酸化ニオブ膜２０７上に、膜厚が５ｎｍ以下の五酸化ニオブ膜２０８を堆積する。五酸化ニオブ膜２０８の堆積は、実施例５と同様に行う。さらに、実施例５と同様に、五酸化ニオブ膜２０８に熱処理を行う。
【０１６１】
この後の工程は、実施例５とほぼ同様である（図７（ｄ））。
【０１６２】
このようにして、多結晶シリコンからなる下部電極２１０、五酸化ニオブ膜２０７と五酸化二オブ膜２０８の積層膜からなる容量絶縁膜、および窒化チタンからなる上部電極２０９で構成される情報蓄積用容量素子を形成できる。これにより、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭのメモリセルが完成する。
【０１６３】
なお、容量絶縁膜を構成する材料や形成段数の範囲については、実施例６で述べた内容と同様であるため、ここでは省略する。
【０１６４】
また、本実施の効果についても、実施例６で述べた内容とほぼ同様であるが、下部電極の外側にも誘電体膜を形成しているため、キャパシタ容量が大きい。
【０１６５】
本実施例７によれば、キャパシタ誘電体膜として五酸化ニオブ膜を用いるため、キャパシタ誘電体膜の結晶化に要する熱処理温度を低温化でき、多結晶シリコンからなる下部電極２１０の酸化による容量低下を回避できる。また、キャパシタ誘電体膜を積層膜により構成し、誘電体膜中の結晶粒界を分断することで、リーク電流を低減することができる。その積層膜を構成する五酸化ニオブ膜の膜厚を５ｎｍ以下にすることで、酸化熱処理の効率を良くし残留炭素を低減でき、膜のストレスが低減し、膜密度が向上し、モフォロジが改善される結果として、上部電極２０９と下部電極２１０との間のリーク電流をさらに低減し、ＤＲＡＭのリフレッシュ特性を改善できる。
【０１６６】
ここでは、膜厚５ｎｍ以下である五酸化ニオブ膜と膜厚５ｎｍ以下である五酸化ニオブ膜を２段階で形成したが、これに限らず、例えばキャパシタ誘電体膜の総膜厚一定の条件において、各層全てが薄ければ最大の効果が得られるが、膜厚５ｎｍ以下の五酸化ニオブ膜の上に膜厚５ｎｍより厚い五酸化ニオブ膜を形成する、もしくは膜厚５ｎｍより厚い五酸化ニオブ膜の上に、膜厚５ｎｍ以下である五酸化ニオブ膜を形成しても、上記の結晶粒界の分断によるリーク電流低減の効果と膜厚が薄いことによるリーク電流低減の効果を得ることができる。
【０１６７】
また、誘電体膜は２段階形成に限る必要は無く、３段階以上で形成し、１層当たりの膜厚を薄くすることで、結晶粒界の分断によるリーク電流低減の効果と残留炭素減少によるリーク電流低減の効果を大きくすることができる。ただし、形成する段数が多くなるとプロセスコストが増大するため、３段階以下とするのが望ましい。
【０１６８】
実施例７において、キャパシタ誘電体膜に使用した五酸化二オブ膜に代えて、五酸化二オブと五酸化タンタルの混合物からなる膜を用いることもできる。その効果を得るための二オブとタンタルの組成比は、キャパシタに要求される仕様に応じて任意に選択すればよいが、誘電体膜の結晶化温度を下部電極及びバリアメタルが酸化しない低温の目安である７００℃以下とするためには、下層の膜中の二オブに対するタンタルの組成比を４０％以下とする必要がある。このタンタルの組成比の上限が発明の実施例５で示したものよりも小さい理由は、シリコン上ではルテニウム上に比べて、タンタルの添加によって結晶化温度が増大する効果が大きいためである。
【０１６９】
なお、本発明によれば、上述の実施例に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【０１７０】
（実施例８）
発明の実施例８を図８で説明する。これは、五酸化ニオブの積層からなる誘電体膜を用いて、例えばＲＦアナログデバイスとＣＭＯＳロジックデバイスをワンチップ内に集積する際に有効である平面型のＭＩＭキャパシタを形成する工程である。
【０１７１】
まず、銅（Ｃｕ）からなる下部電極２１４を形成する。Ｃｕは拡散係数が大きいため、誘電体膜を形成する前に、ＴａＮなどのバリア層２１５を形成する必要がある（図８（ａ））。
【０１７２】
次に、基板の全面に膜厚が５ｎｍ以下の五酸化ニオブ膜２０７を堆積する（図８（ｂ））。五酸化ニオブ膜２０７の堆積は、実施例５と同様に行う。さらに、実施例５と同様に、五酸化ニオブ膜２０７に熱処理を行う。
【０１７３】
次に、五酸化ニオブ膜２０７上に、膜厚が５ｎｍ以下の五酸化ニオブ膜２０８を堆積する（図８（ｃ））。五酸化ニオブ膜２０８の堆積は、実施例５と同様に行う。さらに、実施例５と同様に、五酸化ニオブ膜２０８に熱処理を行う。
【０１７４】
次に、ＴａＮなどのバリア層２１６を形成した後、Ｃｕからなる上部電極２１７を形成する。
【０１７５】
このようにして、Ｃｕからなる下部電極２１４、五酸化ニオブ膜２０７と五酸化二オブ膜２０８の積層膜からなる容量絶縁膜、およびＣｕからなる上部電極２１７で構成される情報蓄積用容量素子を形成できる。キャパシタの面積を規定するためにはそれぞれの層を加工する必要があるが、その工程は求められる形状に応じて任意に選択すればよい。
【０１７６】
本実施例８によれば、容量絶縁膜として五酸化ニオブ膜を用いるため、容量絶縁膜の結晶化に要する熱処理温度を低温化できる。また、多結晶化した五酸化二オブ膜を２段階で形成することにより、結晶性が高く、膜中の炭素量が少ない五酸化二オブ膜を形成できる。その結果、耐熱性の低いＣｕ電極上においても誘電率の大きい容量絶縁膜が得られるため、情報蓄積用容量素子の蓄積電荷量を増大できる。また、上部電極２１７と下部電極２１４との間のリーク電流を低減できる。
【０１７７】
なお、本実施例８のような平面キャパシタでは、五酸化二オブ膜の形成方法として、ＣＶＤ法ではなくスパッタリング法を用いることも十分考えられる。例えば、二オブ金属ターゲットを用いて、アルゴンと酸素の混合雰囲気中でスパッタリングすればよい。スパッタリング法では、有機金属化合物原料を用いないため、五酸化二オブ膜中に炭素は混入せず、結晶化温度を低温下する効果はあるが、膜中の残留炭素を低減する効果は有しない。しかし、多段階形成により、五酸化二オブ膜のリークパスとなる結晶粒界が分断されるため、キャパシタのリーク電流が低減できる。また、多段階形成し、一層当たりの膜厚を薄くすることで、五酸化二オブ膜のストレスが低減し、密度が向上し、モフォロジが改善され、リーク電流の低減に寄与する。
【０１７８】
本実施例８では、容量絶縁膜を構成する材料として五酸化ニオブを用いたが、五酸化二オブに代えて、五酸化二オブと五酸化タンタルの固溶体を用いてもよい。二オブとタンタルの組成比は、キャパシタに要求される仕様に応じて任意に選択すればよいが、誘電体膜の結晶化温度を下部電極及びバリアメタルが酸化しない低温の目安である７００℃以下とするためには、二オブに対するタンタルの組成比を９０％以下とする必要がある。
【０１７９】
また、誘電体膜は２段階形成に限る必要は無く、３段階以上で形成することで、結晶粒界の分断によるリーク電流低減の効果を大きくすることができ、１層当たりの膜厚を薄くすることで、膜質向上によるリーク電流低減の効果を大きくすることができる。ただし、形成する段数が多くなるとプロセスコストが増大するため、３段階以下とするのが望ましい。五酸化ニオブ膜の代わりに五酸化二オブと五酸化タンタルの混合物からなる膜を用いる場合でも同様である。
【０１８０】
本発明によれば、上述の実施形態に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。例えば、キャパシタ誘電体膜に実施例１の誘電体膜を用いて、その誘電体膜による効果を奏することができる。実施例８のＭＩＭ構造における下部電極をシリコンとし、ＭＩＳ構造としても、熱処理温度が低く、リーク電流の少ないキャパシタを構成することができる。
【０１８１】
（実施例９）
発明の実施例９は、ＲＦアナログデバイスとＣＭＯＳロジックデバイスをワンチップ内に集積した半導体集積回路の１例であり、そのロジック部、アナログ部、メモリ部の断面構造図である。この発明の実施例９においては、図９の３１２，３１３,３１４が発明の実施例８のＭＩＭキャパシタに対応したものとなっている。ここでは、ＣＭＯＳ構造を前提として説明するが、バイポーラトランジスタとＣＭＯＳとを混在したいわゆるＢｉＣＭＯＳ構造などにも本発明を適用できることはもちろんである。図９では、一つのＰ型シリコン基板Ｐ−ＳＵＢ上にロジック部、アナログ部、メモリ部が形成されている。一つのＰ型シリコン基板Ｐ−ＳＵＢ内部には、Ｎウェル領域３０２、３０３、３０４が島状に形成され、さらにそれぞれのＮウェル領域の中に、Ｎウェル領域３０５、３０６、３０７およびＰウェル領域３０８、３０９、３１０が図のように形成されている。またＮウェル領域３０５、３０６、３０７にはＰＭＯＳトランジスタ、Ｐウェル領域３０８、３０９、３１０にはＮＭＯＳトランジスタが形成され、トランジスタの隣接部にはＮウェル、Ｐウェル領域への給電部が示されている。さらに、アナログ部には多結晶シリコン配線層３１５で形成した抵抗成分が示されており、その他にはゲート酸化膜３２８、シリサイド層３２６、サイドスペーサ３２７、シリコン窒化膜３２５等が図に示されている。
【０１８２】
図９において、ロジック部のようにトランジスタをシリサイド化すると、拡散層領域におけるリーク電流が増加することがある。したがって、シリサイド化したトランジスタをメモリセルに利用すると、メモリセルのデータ保持特性を悪化させる場合がある。このような場合は、図９のようにＰウェル領域３１０に形成したＮＭＯＳトランジスタをシリサイド化せずにメモリセルを形成してもよい。また特に図示していないが、多結晶シリコン配線層３１５は、シリサイド化をしないと抵抗値が大きくなるので、多結晶シリコン配線３１５上にタングステンＷ等を積層した、いわゆるポリメタル構造としてもよい。さらに多結晶シリコン配線層３１５上だけを選択的にシリサイド化して、拡散層領域をシリサイド化しないトランジスタ構造としてもよい。もちろん、リーク電流が保持特性に悪影響を及ぼさない程度であれば、ロジック部のトランジスタと同様にシリサイドしてもよい。その場合、シリサイド化させないための追加マスクが不要となり、より低コスト化できる。
【０１８３】
また、図９におけるウエル構造は、いわゆる３重ウェル構造であり、ロジック部、アナログ部、メモリ部をそれぞれＮウェル領域３０２，３０３，３０４で分離している。これにより、ロジック部、アナログ部、メモリ部のそれぞれの領域は電気的に分離できるので互いの干渉を避けることができて安定に動作することが可能となる。また、それぞれの動作電圧に適したＮウェル、Ｐウェルの電位を設定できる。もちろん、このように３重ウェル構造が必要ない場合には、Ｎウェル領域３０２，３０３，３０４のないより単純な構成にしてもよいし、メモリ部のみ、あるいはメモリ部とアナログ部のみをＮウェル領域３０３，３０４で分離する、あるいは２つの領域を同じＮウェル領域で囲むなど必要に応じて種々の変形が可能である。
【０１８４】
図９において、基板の上に示した破線は、金属配線層(３２０〜３２４)とそのコンタクト層(３１６〜３１９)の位置を示している。ＭＩＭキャパシタ３１２，３１３，３１４は、それぞれロジック部、アナログ部、メモリ部で利用されている。例えば、ロジック部では電源に接続される配線にキャパシタを設けることにより、電源の静電容量を増加させて電源を安定化することに利用できる。これをアナログ部やメモリ部にも使うことももちろん可能である。さらにアナログ部のキャパシタ素子や後述するようにメモリ部におけるメモリセルに応用することができる。
【０１８５】
従来の１Ｔ１Ｃセルにおいては、下部電極としては耐熱性等に優れた多結晶シリコンが主に用いられ、上部電極としてはＴｉＮなどの耐酸化性を有する金属を用いてメモリキャパシタを形成していた。したがって、ロジックで用いられる金属配線層を、キャパシタの電極に用いることは困難であった。本実施例のＭＩＭキャパシタは、下部電極として例えば第３層の金属配線層３２２を利用する。下部電極を形成した後、積層膜からなるキャパシタ誘電体膜を形成してさらに上部電極を形成する。このとき上部電極は第４層の金属配線層３２３と配線層３２２の間のビアホール３１８の層に形成される。このように、キャパシタの下部電極に配線層を利用すれば、ロジック部、アナログ部、メモリ部におけるキャパシタの片方の電極形成において、特別なプロセスが不要となる。またメモリ部においては、従来の立体構造を有する１Ｔ１Ｃセルとは異なり、キャパシタが平面構造であるためロジックの金属配線層を容易に利用でき、さらに平面構造であることから加工が容易であり、歩留まり良くキャパシタを形成できる。また配線層としては、例えばＡｌやＣｕを主成分とする金属配線などを利用できる。図面には記載していないが、各配線層にバリアメタルを利用することもできる。バリアメタルとしては、ＴｉＮ、ＴａＮ等が挙げられる。
【０１８６】
本実施例９では、単純な平面構造のキャパシタであるといったことから、加工が容易であるためプロセスコストが低減できる。さらに、配線層をＭＩＭキャパシタの電極に利用することで、メモリ部、ロジック部、アナログ部のキャパシタを同様の構造、および同様の材料で形成、コスト低減、信頼性や歩留まりの向上が実現できる。また、高誘電体膜として、五酸化ニオブ膜の積層膜を利用するので、結晶化温度を下げることができ、下部電極及びバリアメタルの酸化を防ぐことができ、キャパシタ容量低下及び導通不良を回避できる。
【０１８７】
ここでは、五酸化ニオブ膜の積層膜を有する平面キャパシタを用いたが、各実施例で示したような五酸化タンタルと五酸化ニオブの積層膜，又はｘ＜ｙの関係を保つ（Ｔａ１−ｘＮｂｘ）２Ｏ５／（Ｔａ１−ｙＮｂｙ）２Ｏ５），又は五酸化ニオブの積層膜，又は五酸化タンタルと五酸化ニオブの混合物からなる積層膜を用いた平面キャパシタを適用しても、それぞれのキャパシタによる効果を奏することができる。
【０１８８】
実施例９のキャパシタ３１２,３１３,３１４は平面構造であるが、実施例１，２，５，６，７の溝型構造のキャパシタを適用して、それぞれのキャパシタの効果を奏することができる。
【０１８９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。以下、例をあげておく。
【０１９０】
実施例１，５，８はそれぞれＭＩＭ構造を有するキャパシタであるため、各実施形態のキャパシタ誘電体膜はそれぞれ置き換えて用いることができ、それぞれの膜による効果を得ることができる。同様に、実施例２，６，７はそれぞれＭＩＳ構造であるため、各実施形態のキャパシタ誘電体膜はそれぞれ置き換えて用いることができ、それぞれの膜による効果を得ることができる。
【０１９１】
実施例３のゲート絶縁膜を基板とゲートで挟んだ部分は、ＭＩＳ構造のキャパシタとなっており、そのキャパシタの部分に他の実施例２，６におけるキャパシタ誘電体膜を適用し、それぞれの誘電体膜による効果を奏することができる。
【０１９２】
実施例３において説明したＭＩＳＦＥＴは、はあらゆる半導体装置、例えばＳＲＡＭ、電気的書き換え可能な一括消去型の読み出し専用メモリ、例えばＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴや、周辺回路のＭＩＳＦＥＴに適用できる。
【０１９３】
実施例１，２，５，６，７，８のキャパシタは、ＤＲＡＭだけではなく、ＤＲＡＭを混載したあらゆる半導体装置、あるいは、キャパシタを有するあらゆる半導体装置に適用できる。
【０１９４】
本実施例においては、実施例１，２，３，４における五酸化タンタル膜と五酸化ニオブ膜との積層膜による例と、実施例５，６，７，８において五酸化ニオブ膜どうしの積層膜による例を中心に説明したが、それぞれの実施形態において本明細書の課題を解決する手段の欄に記載した膜の組合せ、あるいは他の実施の形態で説明した膜の組合せを適宜適用できるものであり、それぞれに記載した効果を奏することができる。
【０１９５】
【発明の効果】
本発明の代表的な実施形態によれば、キャパシタ絶縁膜の熱処理温度を低温化することができるので、多結晶シリコン下部電極の酸化による容量の低下（ＭＩＳ構造）や、バリアメタルの酸化によるコンタクト抵抗の増大（ＭＩＭ構造）の抑制が可能となる。つまり、半導体容量素子の微細化による高集積化、工程簡略化および高信頼化による歩留まりの向上、等を実現することができる。さらに、五酸化タンタル単層に比べて誘電率を大きくすることが可能となる。これにより、信号量を増大させてデバイス動作の信頼性を向上させることが可能である。あるいは、キャパシタ高さを低減してプロセス負荷を低減することができる。
【０１９６】
キャパシタ誘電体膜を積層膜により構成し、誘電体膜中の結晶粒界を分断することで、リーク電流を低減することができる。また、その積層膜を構成する絶縁膜の膜厚を薄くすることで、膜のストレスが低減し、膜密度が向上し、モフォロジが改善される結果として、さらにリーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施例１を説明する工程の縦断面図である。
【図２】本発明の実施例２を説明する工程の縦断面図である。
【図３】本発明の実施例３を説明する工程の縦断面図である。
【図４】本発明の実施例４を説明する工程の縦断面図である。
【図５】本発明の実施例５を説明する工程の縦断面図である。
【図６】本発明の実施例６を説明する工程の縦断面図である。
【図７】本発明の実施例７を説明する工程の縦断面図である。
【図８】本発明の実施例８を説明する工程の縦断面図である。
【図９】本発明の実施例８を用いた半導体集積回路のロジック部、アナログ部、メモリ部の断面構造図である。
【図１０】ＭＩＭ構造において、五酸化タンタル膜に添加するニオブの量が多いほど、結晶化温度が低温化し、同時に比誘電率が増大することを説明する図である。
【図１１】ＭＩＳ構造において、五酸化タンタル膜に添加するニオブの量が多いほど、結晶化温度が低温化し、同時に比誘電率が増大することを説明する図である。
【図１２】五酸化タンタル膜に添加するニオブの量が多いほど、リーク電流密度が増大することを説明する図である。
【図１３】五酸化タンタル膜と五酸化ニオブ膜の積層膜について、低温結晶化の効果を説明する図である。
【図１４】五酸化タンタル膜と五酸化ニオブ膜との積層膜について、低リーク電流化の効果を説明する図である。
【図１５】五酸化ニオブ膜の多段階形成によるリーク電流の低減の効果を説明する図である。
【符号の説明】
１・・・半導体基板、２・・・溝、３・・・シリコン酸化膜、４・・・シリコン酸化膜、５・・・Ｎ型半導体領域、６・・・Ｐ型ウエル、７・・・ゲート酸化膜、８・・・ゲート電極、９・・・シリコン窒化膜、１０・・・Ｎ型半導体領域、１１・・・シリコン窒化膜、１２・・・ＳＯＧ膜、１３・・・シリコン酸化膜、１４・・・シリコン酸化膜、１５・・・コンタクトホール、１６・・・コンタクトホール、１７・・・プラグ、１８・・・シリコン酸化膜、１９・・・シリコン窒化膜、２０・・・ＴｉＳｉ２層、２１・・・サイドウォールスペーサ、２２・・・ＳＯＧ膜、２３・・・シリコン酸化膜、２４・・・シリコン酸化膜、２５・・・スルーホール、２６・・・プラグ、２７・・・シリコン窒化膜、２８・・・絶縁膜、２９・・・下部電極、３０・・・五酸化ニオブ膜、３１・・・五酸化タンタル膜、３２・・・上部電極、３３・・・シリコン酸化膜、３４・・・ＳＯＧ膜、３５・・・プラグ、３６・・・第２層配線
１０１・・・半導体基板、１０２・・・溝、１０３・・・シリコン酸化膜、１０４・・・五酸化ニオブ膜、１０５・・・五酸化タンタル膜、１０６・・・ゲート電極、１０７・・・半導体領域、１０８・・・サイドウォールスペーサ、１０９・・・半導体領域、１２０・・・第１反応室、１２１・・・第２反応室、１２２・・・第３反応室、１２３・・・真空搬送室、１２４・・・ロードロック室、１２５・・・ロードロック室、１２６・・・カセット室、１２７・・・カセット室、１２８・・・ウェハ、１２９・・・ウェハ
２０１・・・プラグ部層間絶縁膜、２０２・・・プラグ、２０３・・・プラグ、２０４・・・シリコン窒化膜、２０５・・・キャパシタ部層間絶縁膜、２０６・・・下部電極、２０７・・・五酸化二オブ膜、２０８・・・五酸化二オブ膜、２０９・・・上部電極、２１０・・・下部電極、２１１・・・シリコン窒化膜、２１２・・・シリコン酸化膜、２１３・・・シリコン酸化膜、２１４・・・下部電極、２１５・・・バリア層、２１６・・・バリア層、２１７・・・上部電極
３０１・・・Ｐ型シリコン基板、３０２・・・Ｎウェル領域、３０３・・・Ｎウェル領域、３０４・・・Ｎウェル領域、３０５・・・Ｎウェル領域、３０６・・・Ｎウェル領域、３０７・・・Ｎウェル領域、３０８・・・Ｐウェル領域、３０９・・・Ｐウェル領域、３１０・・・Ｐウェル領域、３１１・・・素子分離酸化膜、３１２・・・ＭＩＭキャパシタ、３１３・・・ＭＩＭキャパシタ、３１４・・・ＭＩＭキャパシタ、３１５・・・多結晶シリコン配線層、３１６・・・ビアホール、３１７・・・ビアホール、３１８・・・ビアホール、３１９・・・ビアホール、３２０・・・第１層の金属配線層、３２１・・・第２層の金属配線層、３２２・・・第３層の金属配線層、３２３・・・第４層の金属配線層、３２４・・・第５層の金属配線層、３２５・・・シリコン窒化膜
３２６・・・シリサイド層、３２７・・・サイドスペーサ、３２８・・・ゲート酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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