(57)【特許請求の範囲】
【請求項１】
ワード線の下方に設けたゲート電極の両側方に一対のフィールド絶縁膜をワード線方向と交差させて配置することにより，メモリセルトランジスタのアクティブ領域を４つの領域に分離し，
それら４つに分離された領域の内，任意の１つの領域に不純物を拡散させてソース拡散層を形成すると共に，このソース拡散層に対して，ワード線を挟んで対向する領域とフィールド絶縁膜を挟んで対向する領域のいずれか一方に不純物を拡散させてドレイン拡散層を形成し，
かつ，ワード線を挟んで対向する領域にドレイン拡散層を形成した場合と，フィールド絶縁膜を挟んで対向する領域にドレイン拡散層を形成した場合とで，ドレイン拡散層からソース拡散層に至る電流経路の長さが互いに異なっていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
ワード線の下方に設けたゲート電極の両側方に一対のフィールド絶縁膜をワード線方向と交差させて配置することにより，メモリセルトランジスタのアクティブ領域を４つの領域に分離し，
それら４つに分離された領域の内，任意の１つの領域に不純物を拡散させてソース拡散層を形成すると共に，このソース拡散層に対して，ワード線を挟んで対向する領域とフィールド絶縁膜を挟んで対向する領域の両方に不純物を拡散させてドレイン拡散層を形成し，ゲート電極下のチャネル領域を共有する構造としたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記ゲート電極下のチャネル領域に形成される前記２つのドレイン拡散層からソース拡散層に至る電流経路の長さが互いに異なっていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
ワード線の下方に設けたゲート電極の両側方に一対のフィールド絶縁膜をワード線方向と交差させて配置することにより，メモリセルトランジスタのアクティブ領域を４つの領域に分離する工程と，
これら４つに分離された領域の内の任意の１つの領域であるソース拡散層形成領域と，このソース拡散層形成領域に対して，それぞれワード線を挟んで対応する領域及びフィールド絶縁膜を挟んで対向する領域である２つのドレイン拡散層形成領域に対して，ソース拡散層形成領域と２つのドレイン拡散層形成領域の内の少なくとも一方のドレイン拡散層形成領域とを露出させるレジストマスク，又は，ソース拡散層形成領域と２つのドレイン拡散層形成領域のすべてを露出させないレジストマスクを形成する工程と，
該レジストマスクの上から不純物を拡散させる工程とを含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，多値情報を記憶できる不揮発性半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は，読み出し専用に用いられるもので，ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と呼ばれている。そのうち，記憶装置製造のマスク工程の段階で情報を回路として書き込まれるマスクＲＯＭは，高集積化が可能であり，低コストが実現しやすいことから広く使用されている。そして，このマスクＲＯＭに記憶する情報を多値とする技術が従来公知になっている。
【０００３】
その第１例として，ＮＡＮＤ型又はＮＯＲ型のメモリセル構造のマスクＲＯＭにおいて，メモリセルトランジスタのゲート電極を形成する工程の前後に，ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のしきい値電圧Ｖｔ（以下，単に「Ｖｔ」と記す）を変えるためのイオン注入工程やそのホトリソグラフィー工程を複数回行い，不純物濃度の違いによりメモリセルトランジスタごとにＶｔを変えることで，多値情報の記憶を可能にする方法が知られている。例えば，チャネル領域のｐ型不純物濃度を４通りとし，Ｖｔの異なる４つのｎｃｈメモリセルトランジスタを形成する。これにより，４値の情報を記憶できるようになる。
【０００４】
第２例として，雑誌エレクトロニクス（Ｅｌｅｃｔｒｏｎｉｃｓ，Ｍａｒｃｈ２４，１９８３，ｐ１２１〜ｐ１２３）には，メモリセルトランジスタすなわちＭＩＳＦＥＴのゲート長（チャネル長）及びゲート幅（チャネル幅）をメモリセルトランジスタごとに変えることで，多値記憶を可能とする手段が開示されている。すなわち，フィールド絶縁膜形成時に情報を記憶する方法や，ポリシリコン・ワード線形成時に情報を記憶する方法についての提案もなされている。
【０００５】
第３例として，特開昭６２−２８７６６１号には，メモリセルトランジスタのソース・ドレイン領域を形成した後，ゲート電極側端に基板と同じ導電型の高濃度不純物拡散領域を形成するか，または，そのような領域を形成しないことで，多値情報を記憶可能としている。
【０００６】
【発明が解決しようとする課題】
しかし，これら従来の多値情報記憶技術には，次のような問題点がある。先ず１点目として，ＴＡＴ（ターンアラウンドタイム：プログラムデータを指定してから完成されるまでの時間）の問題があげられる。マスクＲＯＭでは，ウエハープロセス全般に費やす時間や，最終的なデータの書き込みから製品出荷までの時間であるＴＡＴを製品の性格上短くしたい。ところが，第１例で示したチャネル領域の不純物濃度を制御する方法や第３例で示したゲート電極側端に高濃度不純物層を形成する方法では，情報書き込みのための特別なイオン注入工程とそのホトリソグラフィー工程が必要となる。このため，ウエハープロセス全般に費やす時間が長くなり，情報を書き込むために，コストの負担も必要となる。また，第２例で示したゲート長及びゲート幅をメモリセルトランジスタごとに変える方法では，メモリセルトランジスタの形成終了前のゲート電極形成時に多値情報を書き込まなければならない。このようにメモリセルトランジスタ形成途中から最終的な情報の書き込みを行うのでは，書き込みから製品出荷までの時間（ＴＡＴ）を短くすることができない。
【０００７】
２点目として，多値情報の読み出しにおける問題点があげられる。多値情報を電気的信号として区別するには，メモリセルトランジスタごとに，ソース・ドレイン電流値（Ｉｄｓ値）の差が明確となる必要がある。ここで第１例では，メモリセルトランジスタのＩｄｓ値は，そのトランジスタのチャネル領域へイオン注入された不純物濃度に依存する。ところが，イオン注入工程が複数回続くと，近接効果によるレジストマスクの変形や，マスクの合わせずれにより，イオン注入有効面積が減少し，注入量不足が顕著となる。そのため，メモリセルトランジスタごとのＩｄｓ値差が不安定となり，多値情報の読み出しが困難となる。この読み出しの困難さが，多値情報記憶デバイスの製品化を妨げていた。
【０００８】
本発明の目的は，多値情報を記憶する半導体記憶装置の製造工程を短縮でき，特に，情報の書き込みから製品完成までに必要とされるＴＡＴを短くすることが可能で，多値情報の読み出しも容易な不揮発性半導体記憶装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
かかる課題を解決するために，請求項１の不揮発性半導体記憶装置は，ワード線の下方に設けたゲート電極の両側方に一対のフィールド絶縁膜をワード線方向と交差させて配置することにより，メモリセルトランジスタのアクティブ領域を４つの領域に分離し，それら４つに分離された領域の内，任意の１つの領域に不純物を拡散させてソース拡散層を形成すると共に，このソース拡散層に対して，ワード線を挟んで対向する領域とフィールド絶縁膜を挟んで対向する領域のいずれか一方に不純物を拡散させてドレイン拡散層を形成し，かつ，ワード線を挟んで対向する領域にドレイン拡散層を形成した場合と，フィールド絶縁膜を挟んで対向する領域にドレイン拡散層を形成した場合とで，ドレイン拡散層からソース拡散層に至る電流経路の長さが互いに異なっていることを特徴とする。この請求項１の不揮発性半導体記憶装置は，電流経路の長さの相違により，ワード線を挟んで対向する領域に形成されたドレイン拡散層からソース拡散層に流れ込むソース・ドレイン電流値（Ｉｄｓ値）と，フィールド絶縁膜を挟んで対向する領域に形成されたドレイン拡散層からソース拡散層に流れ込むソース・ドレイン電流値（Ｉｄｓ値）とが異なることとなるので，このＩｄｓ値の相違によって多値情報を電気的信号として区別することができるようになる。
【００１０】
請求項２の不揮発性半導体記憶装置は，ワード線の下方に設けたゲート電極の両側方に一対のフィールド絶縁膜をワード線方向と交差させて配置することにより，メモリセルトランジスタのアクティブ領域を４つの領域に分離し，それら４つに分離された領域の内，任意の１つの領域に不純物を拡散させてソース拡散層を形成すると共に，このソース拡散層に対して，ワード線を挟んで対向する領域とフィールド絶縁膜を挟んで対向する領域の両方に不純物を拡散させてドレイン拡散層を形成し，ゲート電極下のチャネル領域を共有する構造としたことを特徴とする。この請求項２の不揮発性半導体記憶装置は，ワード線を挟んで対向する領域に形成されたドレイン拡散層とフィールド絶縁膜を挟んで対向する領域に形成されたドレイン拡散層の両方からソース拡散層にソース・ドレイン電流が流れ込むので，請求項１の不揮発性半導体記憶装置に比べて，ソース・ドレイン電流値（Ｉｄｓ値）が大きくなる。なお，この請求項２の不揮発性半導体記憶装置において，請求項３に記載したように，ゲート電極下のチャネル領域に形成される２つ以上のドレイン拡散層からソース拡散層に至る電流経路の長さが，各ドレイン拡散層によってそれぞれ異なる長さになるように設定しても良い。
【００１１】
また，請求項４の製造方法は，ワード線の下方に設けたゲート電極の両側方に一対のフィールド絶縁膜をワード線方向と交差させて配置することにより，メモリセルトランジスタのアクティブ領域を４つの領域に分離する工程と，
これら４つに分離された領域の内の任意の１つの領域であるソース拡散層形成領域と，このソース拡散層形成領域に対して，それぞれワード線を挟んで対応する領域及びフィールド絶縁膜を挟んで対向する領域である２つのドレイン拡散層形成領域に対して，ソース拡散層形成領域と２つのドレイン拡散層形成領域の内の少なくとも一方のドレイン拡散層形成領域とを露出させるレジストマスク，又は，ソース拡散層形成領域と２つのドレイン拡散層形成領域のすべてを露出させないレジストマスクを形成する工程と，
該レジストマスクの上から不純物を拡散させる工程とを含むことを特徴とする。
【００１２】
この請求項４の製造方法により，請求項１〜３の不揮発性半導体記憶装置を短いＴＡＴで製造することが可能となる。なお，４つの領域の内の１つの領域だけを露出させないようにレジストマスクを形成した場合は，１つのソース拡散層と２つのドレイン拡散層を形成できる。また，４つの領域の内の２つの領域を露出させないようにレジストマスクを形成した場合は，１つのソース拡散層と１つのドレイン拡散層を形成できる。一方，４つの領域の全部を露出させないようにレジストマスクを形成した場合は，それらの領域には不純物拡散層が形成されない。本発明によれば，メモリーセルトランジスタにソース・ドレイン拡散層を形成させるための不純物注入が，同時にメモリーセル・トランジスタに対してはＲＯＭデータの書き込み記憶工程にもなるので，工程全般に費やすＴＡＴを短くできる。即ち，従来のマスクＲＯＭでは，通常，形成終了したメモリーセルトランジスタのゲート電極直上から，ＲＯＭデータ書き込みのためだけに，チャネル領域への不純物注入が行われる。その際，データを書き込みたくないメモリーセルトランジスタに対しては，レジストマスクを必要とし，そのためだけのホトリソグラフィー工程も必要になる。一方，本発明では，ＲＯＭデータの書き込み工程であるソース・ドレイン不純物注入が，書き込みのためだけに余計に設けられた工程でないために，特別な工程を加えて行う必要が無く，工程全般に費やすＴＡＴを短くでき，余分なコストを負担しない。
【００１３】
【発明の実施の形態】
以下，本発明の好ましい実施の形態にかかる不揮発性半導体記憶装置を，その製造工程に基づいて説明する。図１は，本発明の実施の形態にかかる不揮発性半導体記憶装置としてのマスクＲＯＭを製造するシリコン基板（Ｐ型単結晶シリコンウェハ）１の部分的な平面図である。
【００１４】
先ず，シリコン窒化膜をマスクとする選択酸化によって，シリコン基板１の表面に，図１のごとき形状のフィールド絶縁膜２を不連続に多数設け，素子分離を行う。なお，これから形成される４つのメモリセル１Ｃ，２Ｃ，３Ｃ及び４Ｃを具体例として，これらに基づいて説明を進める。ただし，実際には，シリコン基板１の表面には，これらメモリセル１Ｃ〜４Ｃ以外にも他のメモリセルが同じ工程によって同時に形成される。例えば，これらメモリセル１Ｃ〜４Ｃの中央にも，別のメモリセル５Ｃが形成される（更に，メモリセル１Ｃ〜４Ｃの周りにも，別のメモリセルが同様に隣接して形成されるが，それらのメモリセルは図示していない）。こうして形成されたフィールド絶縁膜２の無いシリコン基板１の表面の部分が各メモリセル１Ｃ，・・・のアクティブ領域３となる。図示の例では，フィールド絶縁膜２は，いずれも八角形状をなす絶縁膜部２ｂの両側方に絶縁膜部２ｂよりも面積の小さい四角形状の絶縁膜部２ａをそれぞれ配置した形状を有する。そして，各フィールド絶縁膜２は，図１中においてｘ方向（図１中の横方向）には，互いの絶縁膜部２ａ同士が隣り合うように所定の間隔をあけて配置され，ｙ方向（図１中の上下方向）には，絶縁膜部２ｂ，互いに隣り合うフィールド絶縁膜２の絶縁膜部２ａ，２ａ，絶縁膜部２ｂ・・・の順に交互に位置するように配置されている。更に，シリコン基板１の表面に形成された各メモリセル１Ｃ，・・・は，それぞれ上下左右の４つのフィールド絶縁膜２と隣接するように配置されている。そして，上方に位置するフィールド絶縁膜２の絶縁膜部２ｂ下部，左方に位置するフィールド絶縁膜２の右側の絶縁膜部２ａ，下方に位置するフィールド絶縁膜２の絶縁膜部２ｂ上部及び右方に位置するフィールド絶縁膜２の左側の絶縁膜部２ａが，各メモリセル１Ｃ，・・・を四方からそれぞれ囲む位置に形成されている。
【００１５】
次に，マスクとして用いたシリコン窒化膜を除去した後，シリコン基板１の全表面を熱酸化し，アクティブ領域３にゲート酸化膜４を形成する。その後，シリコン基板１の表面に例えばＣＶＤ法にてポリシリコン膜を形成し，ｎ型不純物のリンをポリシリコン膜に熱拡散する。そして，ホトリソグラフィー及びエッチング技術にてポリシリコン膜をパターニングし，図２に示すワード線Ｗ（Ｗ0，Ｗ1，Ｗ2，Ｗ3，Ｗ4）を形成する。
【００１６】
この場合，各ワード線Ｗ（Ｗ0〜Ｗ4）は，シリコン基板１の表面に形成された各メモリセルを上下方向（図２中のｙ方向）に接続するように延設する。具体的に説明すると，例えばワード線Ｗ1は，メモリセル１Ｃとメモリセル３Ｃを接続するように延設し，ワード線Ｗ3は，メモリセル２Ｃとメモリセル４Ｃを接続するように延設する。また，各ワード線Ｗ（Ｗ0〜Ｗ4）の幅は，各メモリセル内において互い隣り合って配置されたフィールド絶縁膜２の絶縁膜部２ａ，２ａに跨がるように設定する。ここでメモリセル１Ｃについて断面で説明すると，図３，４はいずれも図２のＡ−Ａ’断面矢視図であり，図３はポリシリコン膜をパターニングする前の状態を示し，図４はポリシリコン膜をパターニングしてワード線Ｗ1を形成した後の状態を示している。この図４に示したように，ワード線Ｗ1の幅をメモリセル１Ｃ内において隣り合っているフィールド絶縁膜２の絶縁膜部２ａ，２ａ同士の間隔よりも広く設定し，ワード線Ｗ1の両縁部が隣り合うフィールド絶縁膜２の絶縁膜部２ａ，２ａの両方に跨がるように配置する。
【００１７】
図４に符号を付したように，こうして絶縁膜部２ａ，２ａの間において露出するシリコン基板１の表面にゲート酸化膜４を介して成膜されたワード線Ｗ1の一部（即ち，ワード線Ｗ1の内，絶縁膜部２ａ，２ａの間において露出するシリコン基板１の表面に接触している部分）が，メモリセル１Ｃのゲート電極６となる。また，このゲート電極６の下方に位置するシリコン基板１の表面の部分がメモリセル１Ｃのチャネル領域５である。そして，このようにワード線Ｗ1を図２中のｙ方向に延設すると共に，ワード線Ｗ1の一部に形成したゲート電極６の両側方に互いに隣り合うフィールド絶縁膜２の絶縁膜部２ａ，２ａをワード線Ｗ1と交差させて（図示の例では，図２中のｘ方向）に配置したことにより，メモリセル１Ｃのアクティブ領域３は，これらワード線Ｗ1とフィールド絶縁膜２の絶縁膜部２ａ，２ａにより，ゲート電極６（チャネル領域５）を中心にして，４つの領域１Ｃ1，１Ｃ2，１Ｃ3及び１Ｃ4に分離された状態となる。
【００１８】
なお同様に，ワード線Ｗ1を成膜することによってメモリセル３Ｃにおいてもゲート電極６とチャネル領域５が形成され，メモリセル３Ｃのアクティブ領域３もゲート電極６（チャネル領域５）を中心にして，４つの領域３Ｃ1，３Ｃ2，３Ｃ3及び３Ｃ4に分離された状態となる。また，例えばワード線Ｗ3を成膜することによってメモリセル２Ｃ，４Ｃにおいてもゲート電極６とチャネル領域５がそれぞれ形成され，これらメモリセル２Ｃ，４Ｃのアクティブ領域３もゲート電極６（チャネル領域５）を中心にして，４つの領域２Ｃ1，２Ｃ2，２Ｃ3及び２Ｃ4と領域４Ｃ1，４Ｃ2，４Ｃ3及び４Ｃ4にそれぞれ分離された状態となる。
【００１９】
次に，シリコン基板１の表面の各メモリセル１Ｃ，・・・に，例えばｎ型不純物のヒ素をイオン注入し，ソース拡散層７ａ，７ｂ及びドレイン拡散層８ａ，８ｂを適宜形成する。ここで先に説明したように，ワード線Ｗ（Ｗ0〜Ｗ4）の両側方に一対のフィールド絶縁膜２を交差させて配置することにより各メモリセル１Ｃ，・・・をゲート電極６を中心に４つの領域（例えば領域１Ｃ1，１Ｃ2，１Ｃ3及び１Ｃ4）にそれぞれ分離しているので，１つのメモリセルにつき，２組のソース拡散層７ａ，７ｂ及びドレイン拡散層８ａ，８ｂをそれぞれ形成することが可能となる。この場合例えばメモリセル１Ｃについていえば，領域１Ｃ1をソース拡散層７ａ，領域１Ｃ2をドレイン拡散層８ａ，領域１Ｃ3をソース拡散層７ｂ，領域１Ｃ4をドレイン拡散層８ｂとし，ソース拡散層７ａに対しては，ゲート電極６（ワード線Ｗ1）を挟んだ反対側の位置にドレイン拡散層８ａを配置し，絶縁膜部２ａを挟んだ反対側の位置にドレイン拡散層８ｂを配置する。また，ソース拡散層７ｂに対しては，ゲート電極６（ワード線Ｗ1）を挟んだ反対側の位置にドレイン拡散層８ｂを配置し，絶縁膜部２ａを挟んだ反対側の位置にドレイン拡散層８ａを配置する。これにより，各メモリセル１Ｃ，・・・において，１つのソース拡散層７ａもしくは７ｂと２つのドレイン拡散層８ａ，８ｂによって，ゲート電極６下のチャネル領域５を共有する構造をそれぞれ形成することができる。
【００２０】
このようにメモリセルＣにソース拡散層７ａ，７ｂとドレイン拡散層８ａ，８ｂを形成する工程は，ＭＩＳＦＥＴを形成する工程であると同時に，シリコン基板１にＲＯＭデータを書き込み，多値情報を記憶する工程となる。ここで図５に示すように，シリコン基板１の表面に形成された４つのメモリセル１Ｃ，２Ｃ，３Ｃ及び４Ｃについて多値情報を記憶する場合を例として説明すると，次のよう
になる。
【００２１】
先ず，シリコン基板１の表面にレジスト膜を塗布した後，ホトリソグラフィー技術により各メモリセル１Ｃ，２Ｃ，３Ｃに対応するレジスト開口部９，１０，１１を有するレジストマスクを形成する。この場合，レジストマスクを形成することにより，前述のワード線Ｗ1とフィールド絶縁膜２の絶縁膜部２ａ，２ａによって４つに分離された領域１Ｃ1，１Ｃ2，１Ｃ3及び１Ｃ4の内の少なくとも任意の１つの領域を露出させないようにレジストマスクを形成する。なお，この例では，メモリセル１Ｃにおいてはレジスト開ロ部９から３つの領域１Ｃ1，１Ｃ2及び１Ｃ4が露出するように構成し，メモリセル２Ｃにおいてはレジスト開口部１０から２つの領域２Ｃ1及び２Ｃ2が露出するように構成し，メモリセル３Ｃにおいてはレジスト開口部１０から２つの領域３Ｃ1及び３Ｃ4が露出するように構成している。また，メモリセル４Ｃに対応するレジスト開口部は形成していない。
【００２２】
次に，Ｓ／Ｄ（ソース・ドレイン）イオン注入を行い，各開口部９，１０，１１内においてゲート電極６（ワード線Ｗ）とフィールド絶縁膜２の絶縁膜部２ａ，２ｂをマスクとするセルフアラインによってｎ＋拡散層を形成する。これにより，メモリセル１Ｃにおいてはソース７ａとドレイン８ａ，８ｂを有するメモリセルトランジスタ１２が形成され，メモリセル２Ｃにおいてはソース７ａとドレイン８ａを有するメモリセルトランジスタ１３が形成され，メモリセル３Ｃにおいてはソース７ａとドレイン８ｂを有するメモリセルトランジスタ１４が形成される。なお，メモリセル４Ｃはレジスト開ロ部が無くレジストマスクが塗布されたままなので，メモリセル４Ｃに形成されるメモリセルトランジスタ１５はｎ＋拡散層を有さない。
【００２３】
こうして，多値情報書き込みのＳ／Ｄイオン注入後，レジストマスクを除去する。次に，シリコン基板１の表面に，例えばＣＶＤ法にてＢＰＳＧ膜等の層間絶縁膜１６を生成する。ここで，図６は，図５のＢ−Ｂ’断面の一部を示す拡大図面である。この図６に示すように，更に，ホトリソグラフィー及びエッチング技術にて，各メモリセル１Ｃ，・・・の４つの領域（例えばメモリセル１Ｃについていえば領域１Ｃ1，１Ｃ2，１Ｃ3及び１Ｃ4）に連通する接続孔１７を層間絶縁膜１６に形成する。この場合，例えば互いに隣接するメモリセル１Ｃの領域１Ｃ1とメモリセル５Ｃの領域５Ｃ3に１つの接続孔１７を接続させて共有させるようなことができる（なお，説明は省略するが，他の隣接するメモリセルの領域同士においても同様に１つの接続孔を隣り合うメモリセルで共有させることが可能である）。
【００２４】
次に，シリコン基板１の表面に，スパッタ法にてアルミニウム膜を生成する。そして，ホトリソグラフィー及びエッチング技術にて，アルミニウム膜を選択的に除去し，図７に示すように，各メモリセル１Ｃ，・・・に形成されたメモリセルトランジスタ１２〜１５を電気的に接続するための金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2，Ｍ3及びＭ4）を形成する。ただし，各金属配線Ｍ（Ｍ0〜Ｍ4）は，いずれも各メモリセル１Ｃ，・・・のゲート電極６と斜めに交差させながら，ワード線Ｗ（Ｗ0〜Ｗ4）と垂直な方向へジグザクに延設させて設ける。これにより，金属配線Ｍ0は，メモリセル１Ｃの領域１Ｃ3及びメモリセル２Ｃの領域２Ｃ3を電気的に接続し，金属配線Ｍ1は，メモリセル１Ｃの領域１Ｃ2，１Ｃ4及びメモリセル２Ｃの領域２Ｃ2，２Ｃ4を電気的に接続し，金属配線Ｍ2は，メモリセル３Ｃの領域３Ｃ3，メモリセル１Ｃの領域１Ｃ1，メモリセル４Ｃの領域４Ｃ3及びメモリセル２Ｃの領域２Ｃ1を電気的に接続し，金属配線Ｍ3は，メモリセル３Ｃの領域３Ｃ2，３Ｃ4及びメモリセル４Ｃの領域４Ｃ2，４Ｃ4を電気的に接続し，金属配線Ｍ4は，メモリセル３Ｃの領域３Ｃ1及びメモリセル４Ｃの領域４Ｃ1を電気的に接続する。
【００２５】
図８は，以上のように構成された各メモリセルトランジスタ１２〜１５から多値情報を読み出す様子を説明するための等価回路図である。図中の四角形Ａは，シリコン基板１表面のメモリセル領域を示す。このメモリセル領域Ａには先に説明した各メモリセルトランジスタ１２〜１５が形成されている。また，図８ではメモリセル５Ｃに形成されたメモリセルトランジスタ２９も併せて示している。
【００２６】
図８に示すように，メモリセル領域Ａ外に延長した金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2，・・・）のそれぞれには，スイッチング・トランジスタＳＷ／Ｂ（ＳＷ／Ｂ０，ＳＷ／Ｂ1，ＳＷ／Ｂ2，・・・），スイッチング・トランジスタＳＷ／Ｆ（ＳＷ／Ｆ１，ＳＷ／Ｆ２，・・・）が接続されている。先に図７で説明したように，各金属配線Ｍ（Ｍ0〜Ｍ4）は，各メモリセル１Ｃ，・・・の各領域に適宜電気的に接続されている。
【００２７】
そして，偶数番目の金属配線Ｍ2m（ｍ＝０，１，２・・・）に接続されているスイッチング・トランジスタＳＷ／Ｂの各ゲートは，それぞれ偶数番目のワード線Ｗ２n（ｎ＝０，１，２・・・）に接続されている。一方，奇数番目の金属配線Ｍ2m＋１（ｍ＝０，１，２・・・）は，スイッチング・トランジスタＳＷ／Ｂの他接続端からさらに延長され，番数が一つ少ない偶数番目の金属配線Ｍ2m（ｍ＝０，１，２・・・）に接続されて金属配線ＭＭ（ＭＭ0，ＭＭ1，ＭＭ2，・・・）となっている（即ち，ｍが一致する金属配線Ｍ2m＋１と金属配線Ｍ2mが接続されて金属配線ＭＭmとなっている）。
【００２８】
金属配線Ｍ2m，Ｍ2m＋１（ｍ＝０，１，２・・・）に接続されたスイッチング・トランジスタＳＷ／Ｆ（ＳＷ／Ｆ１，ＳＷ／Ｆ２，・・・）の各ゲートは，金属配線ＭＧ22又は金属配線ＭＧ23を経由して，それぞれ金属配線Ｍ2m＋１又はＭ2m（ｍ＝０，１，２・・・）に接続されている。ただし接続箇所は，金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2，・・・）がメモリセル領域Ａ外に延長され，スイッチング・トランジスタＳＷ／Ｂ（ＳＷ／Ｂ0，ＳＷ／Ｂ1，ＳＷ／Ｂ2，・・・）に接続されるまでの間に設定されている。
【００２９】
また，スイッチング・トランジスタＳＷ／Ｆ（ＳＷ／Ｆ１，ＳＷ／Ｆ2，・・・）の他接続端からさらに延長された金属配線（Ｍ0，Ｍ1，Ｍ2，・・・）は，それぞれにおいて互いに接続されて，金属配線ＭＭＭ24，金属配線ＭＭＭ25となっている。これら金属配線ＭＭＭ24，ＭＭＭ25はさらに延長され，それぞれスイッチング・トランジスタＳＷ／Ｇ2，ＳＷ／Ｇ1に接続されている。このスイッチング・トランジスタＳＷ／Ｇ1，ＳＷ／Ｇ2のゲートはそれぞれ，ワード線Ｗ2n，Ｗ2n＋１（ｎ＝０，１，２・・・）に接続されている。又，スイッチング・トランジスタトランジスタＳＷ／Ｇ1，ＳＷ／Ｇ2の他接続端はそれぞれグラウンドに接地されている。
【００３０】
図８において，スイッチング・トランジスタＳＷ／Ｂ，スイッチング・トランジスタＳＷ／Ｇ1，ＳＷ／Ｇ2は例えばＰｏｌｙ  ＳｉゲートｎｃｈＭＩＳＦＥＴを形成し，また，スイッチング・トランジスタＳＷ／Ｆは例えばＡｌゲートｎｃｈＭＩＳＦＥＴを形成して実現することができる。
【００３１】
次に，図８に示した等価回路図をもとにして，書き込んだデータを読み出す動作を説明する。例えば，メモリセルトランジスタ１２に書き込まれたデータを読み出すためには，図８において，先ずワード線Ｗ1を選択し，ゲート電圧Ｖｇｓを印加する。このＶｇｓは，スイッチング・トランジスタＳＷ／Ｂ2n＋１（ｎ＝０，１，２・・・）に伝わりこれを開く。これにより，金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2・・・）のうち，Ｍ2m＋１（ｍ＝０，１，２・・・）のみがビット線Ｂ2m＋１（ｍ＝０，１，２・・・）として機能するようになる。従って金属配線ＭＭ0を選択すれば，ビット線Ｂ1を通じて，ドレイン電圧Ｖｄｓがメモリセルトランジスタ１２に印加される。
【００３２】
さらに，このＶｄｓは金属配線ＭＧ22を伝わって，スイッチング・トランジスタＳＷ／Ｆのうち，金属配線Ｍ2と接続したものだけを開く。さらに，ワード線Ｗ1がＶｇｓを印加することで，スイッチング・ゲートＳＷ／Ｇ2が開く。これにより金属配線Ｍ2は，スイッチング・トランジスタＳＷ／Ｂ2を閉じた状態でグラウンドに接地され，接地線Ｇ1となる。
【００３３】
続けて例えば，メモリセルトランジスタ２９に書き込まれたデータを読み出すためには，図８においてまずワード線Ｗ2を選択し，ゲート電圧Ｖｇｓを印加する。このＶｇｓは，スイッチング・トランジスタＳＷ／Ｂ2n（ｎ＝０，１，２・・・）に伝わりこれを開く。これにより，金属配線Ｍ（Ｍ0，Ｍ1，Ｍ2・・・）のうち，Ｍ2m（ｍ＝０，１，２・・・）のみがビット線Ｂ2m（ｍ＝０，１，２・・・）として機能するようになる。
【００３４】
従って金属配線ＭＭ1を選択すれば，ビット線Ｂ2を通じて，ドレイン電圧Ｖｄｓがメモリセルトランジスタ２９に印加される。さらに，このＶｄｓは金属配線ＭＧ23を伝わって，スイッチング・トランジスタＳＷ／Ｆのうち，金属配線Ｍ3と接続したものだけを開く。さらに，ワード線Ｗ2がＶｇｓを印加することで，スイッチング・ゲートＳＷ／Ｇ1が開く。これにより金属配線Ｍ3は，スイッチング・トランジスタＳＷ／Ｂ3を閉じた状態でグラウンドに接他され，接地線Ｇ2となる。
【００３５】
以上に説明した動作を参考にして，図８の等価回路において各メモリセルトランジスタからデータを読み出す動作を一般的に説明すると，次のようになる。即ち，ワード線Ｗ2ｎ＋１を選択すると，金属配線Ｍ2m＋１が，ビット線Ｂ2m＋１（ｍ＝０，１，２・・・）として機能し，金属配線Ｍ2m＋２（ｍ＝０，１，２・・・）が，接地線Ｇ2m＋１（ｍ＝０，１，２・・・）として機能する。又，ワード線Ｗ2ｎを選択すると，金属配線Ｍ2mがビット線Ｂ2m（ｍ＝０，１，２・・・）として機能し，金属配線Ｍ2m＋１が接地線Ｇ2m（ｍ＝０，１，２・・・）として機能する。従って，ワード線Ｗはロー（行）・データラインに，金属配線ＭＭはコラム（列）・データラインにそれぞれ相当する。加えて図７からもわかるように，選択するワード線Ｗ（Ｗ0，Ｗ1，Ｗ2・・・）の行番号が，偶数２ｎであるか，奇数２ｎ＋１であるか（ｎ＝０，１，２・・・）によって，同一の金属配線Ｍがビット線としても接地線としても機能する。
【００３６】
ここで，各メモリセルトランジスタから読み出されるデータが多値情報となることを説明する。先に図５で説明したように，メモリセルトランジスタ１２にはソース７ａとドレイン８ａ，８ｂにｎ＋拡散層が形成されている。ワード線Ｗ1
を選択するとゲート電圧Ｖｇｓがゲート電極６に，ビット線Ｂ1を選択するとドレイン電圧Ｖｄｓがドレイン８ａと８ｂに同時に印加される。すると，ゲート電極６と直角に交差してドレイン８ａからソース・ドレイン電流ＩｄｓＡが，また，ゲート電極６直下を途中通過しこれと交差してドレイン８ｂからソース・ドレイン電流ＩｄｓＢが，ソース７ａにソース・ドレイン電流ＩｄｓＨＨとして流れ込む。このＩｄｓＨＨは，接続孔１７を通じて接地線Ｇ1へ向かう。この時，ドレイン電圧Ｖｄｓはソース７ｂ・ドレイン間にも印加されるが，ここにはｎ＋拡散層が形成されていないため，ソース・ドレイン電流が流れ込むことはない。また，ソース７ｂは接続孔１７を通じて金属配線Ｍ0につながるが，このときＭ0は高抵抗（フローティング）状態であるため，これが接地線として働くことも無い。
【００３７】
また先に図５で説明したように，メモリセルトランジスタ１３にはソース７ａとドレイン８ａのみにｎ＋拡散層が形成されている。ワード線Ｗ3を選択するとゲート電圧Ｖｇｓがゲート電極６に，ビット線Ｂ1，を選択するとドレイン電圧Ｖｄｓがドレイン８ａに印加される。すると，ドレイン８ａからソース・ドレイン電流Ｉｄｓがソース７ａにソース・ドレイン電流ＩｄｓＨとして流れ込む。このＩｄｓＨは，接続孔１７を通じて接地線Ｇ1へ向かう。
【００３８】
また先に図５で説明したように，メモリセルトランジスタ１４にはソース７ａとドレイン８ｂのみにｎ＋拡散層が形成されている。ワード線Ｗ1を選択するとゲート電圧Ｖｇｓがゲート電極６に，ビット線Ｂ3を選択するとドレイン電圧Ｖｄｓがドレイン８ｂに引加される。すると，ドレイン８ｂからソース・ドレイン電流Ｉｄｓがソース７ａにソース・ドレイン電流をＩｄｓＬとして流れ込む。このＩｄｓＬは，接続孔１７を通じて接地線Ｇ３へ向かう。ただし，このソース・ドレイン電流ＩｄｓＬは，チャネル長に相当する距離がソース・ドレイン電流ＩｄｓＨに比べ長いため，電流値がより小さくなる。
【００３９】
また先に図５で説明したように，メモリセルトランジスタ１５上にはレジスト開口部が無く，ｎ＋拡散層が形成されていない。図８において，たとえワード線Ｗ3，ビット線Ｂ3を選択しても，ソース・ドレイン電流ＩｄｓＬＬは極微小な値をとる。従って，メモリセルトランジスタ１２，１３，１４，１５から読み出すソース・ドレイン電流のＩｄｓの値は，ＩｄｓＨＨ，ＩｄｓＨ，ＩｄｓＬ，ＩｄｓＬＬの順に小さくなり，それぞれデータＨＨ，Ｈ，Ｌ，ＬＬに相当する多値情報を与えることができる。これらを整理して表１に示す。
【００４０】
【表１】
0004024910.tif 000002
【００４１】
ところで，多値情報を容易に読み出すためには，各ソース・ドレイン電流ＩｄｓＨＨ，ＩｄｓＨ，ＩｄｓＬ，ＩｄｓＬＬの電流値差が明確にならねばならない。そのために寸法を規定する必要のある形状を，図９に示したメモリセルトランジスタ１２において説明する。図９において，ａ，ｂは，ドレイン８ａからソース７ａに流れ込むソース・ドレイン電流ＩｄｓＡの電流経路におけるゲート長ＬＡ（チャネル長）とゲート幅ＷＡ（チャネル幅）に相当する。又，ドレイン８ｂからソース７ａに流れ込むソース・ドレイン電流ＩｄｓＢの電流経路を例えば図中の実線矢印のように取れば，その電流経路におけるゲート長ＬＢ（チャネル長）とゲート幅ＷＢ（チャネル幅）はそれぞれａ＋２ｂ，ｘとなる。ｘはアクティブ領域の形成時に決まる寸法であり，必ずａよりも短い。この時，ＩｄｓＨＨはＩｄｓＨとＩｄｓＬの和であることから，
ＩｄｓＨ  ＝  ２×ＩｄｓＬ
であれば，ＩｄｓＨＨ，ＩｄｓＨ，ＩｄｓＬ，ＩｄｓＬＬの電流値それぞれの間に，ＩｄｓＬに相当する電流値差が発生する。
【００４２】
すなわち，
（ＷＡ／ＬＡ）  ＝  ２×（ＷＢ／ＬＢ）
となる必要がある。従って，
（ｂ／ａ）  ＝  ２×｛ｘ／（ａ＋２ｂ）｝
という関係が成立する。これより，ｘはａ，ｂを用いて，
ｘ  ＝  （ｂ／２ａ）×（ａ＋２ｂ）
と表すことが出来る。例えば，ｂ＝ａ／２とすれば，ｘ＝ａ／２となり，ｂ＝ａ／３とすれば，ｘ＝５ａ／１８を得る。すなわち，ａとｂの簡単な寸法比率からｘを想定し，電流値差を明確にすることが出来る。
【００４３】
以上，本発明の好ましい実施の形態を説明したが，本発明は以上の形態に限定されないことは勿論であり，当業者の想到し得る範囲において適宜変更することが可能である。
【００４４】
【発明の効果】
本発明によれば，ＲＯＭデータの書き込みをソース・ドレインの不純物注入工程にて行うので，特別なホトリソグラフィー工程や特別なエッチング又はイオン注入工程を，新たに設ける必要がない。従って，ウエハープロセス全般に費やすＴＡＴを短く，かつコストを安くできる。また，メモリセル領域及びその周辺へソース・ドレインの不純物注入を同時に行えば，トランジスタの形成は終了する。加えて，その後の配線工程が１層配線なので，ＲＯＭデータ書き込み後のＴＡＴも短くできる。
【００４５】
また，４値の多値情報を記憶するのであれば，ＲＯＭデータの書き込みはわずか１回のソース・ドレインの不純物注入で良い。従って，書き込むＲＯＭデータを多値情報とするために，複数回のホトリソグラフィー工程やエッチング又はイオン注入工程などを必要とせず，ＴＡＴを短くかつコストを安くできる。簡単な寸法比率によって，メモリセルトランジスタから読み出されるソース・ドレイン電流Ｉｄｓの電流値差を明確にすることができるため，多値情報の読み出しが容易である。また，このＩｄｓの相対的な電流値差は，メモリセルトランジスタのチャネル領域やＳ／Ｄ拡散層の不純物濃度に依存しないため，ＲＯＭデータ書き込み後のウエハープロセス処理条件，特に熱処理条件の変更等による影響を受けない。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる不揮発性半導体記憶装置としてのマスクＲＯＭを製造するシリコン基板の部分的な平面図である。
【図２】ワード線を形成したシリコン基板の部分的な平面図である。
【図３】図２のＡ−Ａ’断面矢視図であり，ポリシリコン膜をパターニングする前の状態を示している。
【図４】図２のＡ‐Ａ’断面矢視図であり，ボリシリコン膜をパターニングしてワード線を形成した後の状態を示している。
【図５】各メモリセルトランジスタを形成するためのレジスト開ロ部の説明図である。
【図６】図５のＢ−Ｂ’断面の一部を拡大して示した図面である。
【図７】各金属配線を形成したシリコン基板の部分的な平面図である。
【図８】メモリセルトランジスタから多値情報を読み出す様子を説明するための等価回路図である。
【図９】多値情報を記憶するためのメモリセルトランジスタの拡大図である。
【符号の説明】
２    フィールド絶縁膜
３    アクティブ領域
６    ゲート電極
Ｗ    ワード線
１Ｃ，２Ｃ，３Ｃ，４Ｃ  メモリセル
【図１】
0004024910.tif 000003
【図２】
0004024910.tif 000004
【図３】
0004024910.tif 000005
【図４】
0004024910.tif 000006
【図５】
0004024910.tif 000007
【図６】
0004024910.tif 000008
【図７】
0004024910.tif 000009
【図８】
0004024910.tif 000010
【図９】
0004024910.tif 000011