(57)【特許請求の範囲】
【請求項１】
ビット線に接続されたメモリセルと、
前記ビット線の電位差を増幅するセンスアンプと、
出力端子に電圧を生成し、前記センスアンプに供給する電圧発生器とを具備し、
前記電圧発生器は、
第１の端子が前記出力端子に接続された第１導電型の第１トランジスタと、
第１の端子が前記出力端子に接続され、第２の端子が第２電圧ノードに接続された第２導電型の第２トランジスタと、第１の端子が前記出力端子に接続された第１抵抗素子と、第１の端子が前記第１抵抗素子の第２の端子に接続され、第２の端子が第３電圧ノードに接続された第２抵抗素子と、第１の入力端子に基準電位が印加され、第２の入力端子が前記第１、第２抵抗素子の接続ノードに接続され、出力端子が前記第２トランジスタのゲートに接続された第１のコンパレータとを備えるフィードバックレギュレータと、
第１の端子が第１電圧ノードに接続され、第２の端子が前記第１トランジスタの第２の端子に接続され、ゲートにスイッチング信号を受ける第２導電型の第３トランジスタと、
ローアドレスストローブ信号の活性化に応答して前記スイッチング信号を生成して、前記第３トランジスタのゲートに供給するタイマーまたはカウンタ回路と、
前記基準電圧が供給され、電圧を生成して前記第１トランジスタのゲートに電圧を供給する電圧発生回路と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、それぞれがトレンチキャパシタとスイッチングトランジスタとを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電圧発生回路は、第１の端子が前記第１電圧ノードに接続され、第２の端子が前記第１トランジスタのゲートに接続された第２導電型の第４トランジスタと、
第１の端子が前記第１電圧ノードに接続され、ゲートが前記第４トランジスタの前記第２の端子に接続された第１導電型の第５トランジスタと、
第１の端子が前記第５トランジスタの第２の端子に接続された第３抵抗素子と、
第１の端子が前記第３抵抗素子の第２の端子に接続され、第２の端子が前記第３電圧ノードに接続された第４抵抗素子と、
第１の入力端子に前記基準電圧が印加され、第２の入力端子が前記第３、第４抵抗素子の接続ノードに接続され、出力端子が前記第４トランジスタのゲートに接続された第２のコンパレータと、
前記第１トランジスタのゲートと前記第３電圧ノード間に接続されたキャパシタと
を備えることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電圧発生器を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
図８は、半導体記憶装置におけるビット線対ＢＬ，／ＢＬの電位差を増幅するためのセンスアンプ回路１と、その周辺回路の一部を抽出して示す回路図である。ビット線対ＢＬ，／ＢＬには、例えばＤＲＡＭセルのようなメモリセル（図示せず）が接続されている。上記センスアンプ回路１は、ｐチャネル型ＭＯＳトランジスタ２，３とｎチャネル型ＭＯＳトランジスタ４，５とを備えている。ｐチャネル型ＭＯＳトランジスタ２のゲートはビット線／ＢＬに接続され、電流通路の一端はビット線ＢＬに接続されている。ｐチャネル型ＭＯＳトランジスタ３のゲートはビット線ＢＬに接続され、電流通路の一端はビット線／ＢＬに接続されている。上記ｐチャネル型ＭＯＳトランジスタ２，３の電流通路の他端は、共に駆動信号線７に接続され、選択的にセンスアンプ駆動信号ＳＡＰが供給される。ｎチャネル型ＭＯＳトランジスタ４のゲートは、ビット線／ＢＬに接続され、電流通路の一端はビット線ＢＬに接続されている。ｎチャネル型ＭＯＳトランジスタ５のゲートはビット線ＢＬに接続され、電流通路の一端はビット線／ＢＬに接続されている。上記ｎチャネル型ＭＯＳトランジスタ４，５の電流通路の他端はそれぞれ、駆動信号線８に接続され、選択的にセンスアンプ駆動信号／ＳＡＰが供給される。
【０００３】
上記センスアンプ回路１には、ｐチャネル型駆動ＭＯＳトランジスタ６とＶＢＬＨ（voltage bit line high）発生器１０が接続されている。上記ｐチャネル型駆動ＭＯＳトランジスタ６の電流通路の一端が駆動信号線７に接続され、電流通路の他端がＶＢＬＨ発生器１０に接続される。このｐチャネル型駆動ＭＯＳトランジスタ６のゲートには、上記ｐチャネル型ＭＯＳトランジスタ２，３の各電流通路の他端にセンスアンプ駆動信号ＳＡＰを供給するために、当該ｐチャネル型駆動ＭＯＳトランジスタ６をオン／オフ制御するためのスイッチング信号ＳＳが供給される。
【０００４】
図９は、上記図８に示した回路におけるＶＢＬＨ発生器１０として用いられる、従来のｐＭＯＳ電圧発生器を示している。このｐＭＯＳ電圧発生器１０は、コンパレータ１２、ｐチャネル型ＭＯＳトランジスタ１４、及び第１，第２の抵抗素子１６，１８を備えている。上記ｐチャネル型ＭＯＳトランジスタ１４と抵抗素子１６，１８は、電源ＶＣＣ（例えば３．３Ｖ）と電源ＶＳＳ（例えば接地）間に直列接続されており、ｐチャネル型ＭＯＳトランジスタ１４と抵抗素子１６との接続ノードを電圧ＶＢＬＨを出力するための出力端子としている。この出力電圧ＶＢＬＨは、例えば１．８Ｖである。コンパレータ１２の第１の入力端子には基準電位Ｖｒｅｆが供給され、第２の入力端子には第１，第２の抵抗素子１６，１８の接続ノードから、出力電圧ＶＢＬＨを抵抗素子１６，１８で分圧した電圧がフィードバックされ、その出力電圧が上記ｐチャネル型ＭＯＳトランジスタ１４のゲートに供給される。
【０００５】
しかしながら、図９に示したような構成のｐＭＯＳ電圧発生器１０では、フィードバック動作が比較的遅く、また必要とするピーク電流を得難いという問題がある。この問題を解決するために、図１０に示すようなアクティブキッカー（active−kicker）と呼ばれる素子を設けた構成が提案されている。このアクティブキッカーは、電流通路がｐＭＯＳ電圧発生器１０の出力端子と電源ＶＣＣ間に接続されたｐチャネル型ＭＯＳトランジスタ２０である。このｐチャネル型ＭＯＳトランジスタ２０がオンすることで出力端子に大きな電流が供給され、それにより電圧発生器１０の応答速度を向上できる。しかし、このアクティブキッカーを設けることはノイズの原因となり、また電流ＩＢＬＨ（current bit line high）が、例えばビット線に接続されているメモリセルに格納されているデータのデータパターン、メモリセル容量、及びビット線容量等の様々な要因に依存するため、適切な電流ＩＢＬＨを供給し難いという新たな問題を生ずる。
【０００６】
図１１は、従来のｎＭＯＳソースフォロワ型の電圧発生器の構成例を示している。この電圧発生器４０は、ＶｐｐＡ発生器３２とｎチャネル型駆動ＭＯＳトランジスタ３４とを備えている。上記ＶｐｐＡ発生器３２は、基準電位Ｖｒｅｆから電圧ＶｐｐＡ（例えば２．３Ｖ）を発生するものである。上記ｎチャネル型駆動ＭＯＳトランジスタ３４の電流通路の一端は電源ＶＣＣ（例えば３．３Ｖ）に接続され、ゲートには上記ＶｐｐＡ発生器３２の出力電圧ＶｐｐＡが供給される。ｎチャネル型駆動ＭＯＳトランジスタ３４は、例えばトータルのチャネル幅が約７４ｍｍ、チャネル長が約０．３６μｍの比較的大きなトランジスタである。この電圧発生器４０からは、例えば１．８Ｖの電圧ＶＢＬＨが出力される。
【０００７】
図１２（ａ），（ｂ）はそれぞれ、上記図１１に示した回路におけるＶｐｐＡ発生器３２の具体的な回路構成例を示している。図１２（ａ）に示すＶｐｐＡ発生器３２は、コンパレータ４１、ｐチャネル型ＭＯＳトランジスタ４２、及び第１，第２の抵抗素子４３，４４を備えている。上記ｐチャネル型ＭＯＳトランジスタ４２と抵抗素子４３，４４は、電源ＶＣＣ（例えば３．３Ｖ）と電源ＶＳＳ（例えば接地）間に直列接続されており、ｐチャネル型ＭＯＳトランジスタ４２と抵抗素子４３との接続ノードを電圧ＶｐｐＡを出力するための出力端子としている。コンパレータ４１の第１の入力端子には基準電位Ｖｒｅｆが供給され、第２の入力端子には第１，第２の抵抗素子４３，４４の接続ノードから、出力電圧ＶｐｐＡを抵抗素子４３，４４で分圧した電圧がフィードバックされ、その出力電圧が上記ｐチャネル型ＭＯＳトランジスタ４２のゲートに供給されるようになっている。
【０００８】
一方、図１２（ｂ）に示すＶｐｐＡ発生器３２は、コンパレータ４５、チャージポンプ型の昇圧回路４６、ｎチャネル型ＭＯＳトランジスタ４７、及び第１，第２の抵抗素子４８，４９を備えている。上記コンパレータ４５の第１の入力端子には基準電位Ｖｒｅｆが供給され、その出力電圧がチャージポンプ型の昇圧回路４６に供給されて昇圧される。この昇圧回路４６の出力端子と電源ＶＳＳ間には、上記ｎチャネル型ＭＯＳトランジスタ４７と抵抗素子４８，４９が直列に接続されており、上記ｎチャネル型ＭＯＳトランジスタ４７のゲートは昇圧回路４６の出力端子に接続されている。そして、上記抵抗素子４８，４９の接続ノードの電圧が上記コンパレータ４５の第２の入力端子にフィードバックされ、上記昇圧回路４６の出力端子から電圧ＶｐｐＡを出力する。
【０００９】
上記図１１及び図１２（ａ），（ｂ）に示した電圧発生器４０は、負荷電流の急峻な変化に敏感であるという点で優れている。しかし、図１４（ａ）を参照すれば明らかなように、ｎチャネル型駆動ＭＯＳトランジスタ３４のサブスレショルド電流は、プリチャージサイクル（スタンバイ状態を含む）と低周波動作状態において出力電圧ＶＢＬＨを徐々に上昇させる。この電圧クリープの度合いはｎチャネル型駆動ＭＯＳトランジスタの特性に依存するが、このようなクリープはリストアレベルやセンスマージンに悪影響を及ぼす。
【００１０】
この電圧クリープの解決手段の１つは、図１３に示すように電流ブリーダー（current bleeder）回路３６を設けることである。電流ブリーダー回路３６は、ｎチャネル型駆動ＭＯＳトランジスタ３４のサブスレショルド電流と同等の電流を流すように設計されていれば、図１４（ｂ）に示すように電圧クリープを解消できる。一般的に、サブスレショルド電流によるリークは、装置の動作／スタンバイ状態に依存しないが、電圧クリープを完全に解消するためには装置のスタンバイ状態においても大きなブリーダー電流が必要である。しかしながら、この電流ブリーダー回路は電圧発生器の消費電流を増加させる。例えば６４ＭビットＤＲＡＭの場合、電圧クリープを十分に抑えようとした場合にはスタンドバイ状態においても１ｍＡ程度のブリーダー電流を垂れ流すことが必要になる。もし大きな電流ＩＢＬＨを供給してそれにより応答速度を改善するために、ｎチャネル型駆動ＭＯＳトランジスタ３４のサイズを増大させると、ブリーダー電流はサブスレショルド電流の増加に対応させて増加させる必要がある。２５６ＭビットＤＲＡＭの場合、ｎチャネル型駆動ＭＯＳトランジスタ３４のサイズは６４ＭビットＤＲＡＭの４倍に増大し、その結果、ブリーダー電流も６４ＭビットＤＲＡＭの４倍に増加する。その上、実際のサブスレショルドリーク電流が設計値と異なっていた場合（例えばプロセスにおける誤差等）には、電流の補償は困難になり電圧ＶＢＬＨの特性が悪化するという問題がある。
【００１１】
特に、２５６ＭビットＤＲＡＭのような集積度の高い半導体記憶装置などの場合には、ビット線との接続により、電流ＩＢＬＨは非常に大きく、且つスパイク状の急峻な電流となることがある。従って、ＶＢＬＨ発生器の構造及び動作は、高集積度の半導体記憶装置において非常に重要な設計事項である。
【００１２】
【発明が解決しようとする課題】
この発明は上記事情に鑑みてなされたもので、その目的とするところは、装置のスタンバイ、プリチャージ、あるいは低周波動作時におけるサブスレショルドリークによる電圧上昇を最小限に抑えると共に安定な電圧を供給できる電圧発生器を用いた半導体記憶装置を提供することにある。
【００１３】
また、この発明の別の目的は、消費電流を小さくできる電圧発生器を用いた半導体記憶装置を提供することにある。
【００１４】
また、この発明の別の目的は、消費電流を小さくできる電圧発生器及びこの電圧発生器を用いた半導体記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】
この発明の半導体記憶装置は、ビット線に接続されたメモリセルと、前記ビット線の電位差を増幅するセンスアンプと、出力端子に電圧を生成し、前記センスアンプに供給する電圧発生器とを具備し、前記電圧発生器は、第１の端子が前記出力端子に接続された第１導電型の第１トランジスタと、前記出力端子に接続されたフィードバックレギュレータと、第１電圧ノードと前記第１トランジスタの第２の端子間に接続され、スイッチング信号を受けるスイッチとを備えることを特徴としている。
【００２３】
更に、上記構成の半導体記憶装置において、下記（ｆ）〜（ｊ）のような特徴を備えている。
【００２４】
（ｆ）前記フィードバックレギュレータは、第１の端子が前記出力端子に接続され、第２の端子が第２電圧ノードに接続された第２導電型の第２トランジスタと、第１の端子が前記出力端子に接続された第１抵抗素子と、第１の端子が前記第１抵抗素子の第２の端子に接続され、第２の端子が第３電圧ノードに接続された第２抵抗素子と、第１の入力端子に基準電位が印加され、第２の入力端子が前記第１、第２抵抗素子の接続ノードに接続され、出力端子が前記第２トランジスタのゲートに接続されたコンパレータとを備える。
【００２５】
（ｇ）前記メモリセルは、それぞれがトレンチキャパシタとスイッチングトランジスタとを備える。
【００２６】
（ｈ）前記スイッチは、第１の端子が前記第１電圧ノードに接続され、第２の端子が前記第１トランジスタの前記第２の端子に接続され、ゲートに前記スイッチング信号を受ける第２導電型の第２トランジスタを備える。
【００２７】
（ｉ）前記スイッチング信号を生成する回路を更に備え、この回路で生成したスイッチング信号により、前記第１トランジスタがオフの時は前記スイッチをオフに、前記第１トランジスタがオンの時は前記スイッチをオンにする。
【００２８】
（ｊ）基準電圧が供給され、電圧を生成して前記第１トランジスタのゲートに電圧を供給する電圧発生回路を更に備える。
【００２９】
上記のような構成の電圧発生器、及びこの電圧発生器を有する半導体記憶装置によれば、装置のスタンバイ、プリチャージ、及び／または低周波動作時におけるサブスレショルドリークによる電圧上昇を最小限に抑えることができる。従って、電圧クリープを十分に解消でき、安定な電圧を供給できる。また、消費電流を従来の電流ブリーダー回路を用いたものに比べて小さくできる。更に、第１のトランジスタのしきい値電圧を小さくできるので、第１のトランジスタのゲートに印加する電圧を昇圧する必要もない。
【００３０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００３１】
図１は、この発明の実施の形態に係る電圧発生器及び半導体記憶装置について説明するためのもので、半導体記憶装置における電源システムを抽出して概略的に示すブロック図である。この電源システム１００は、ＶＰＰ電源線１０２、ＶＣＣ電源線１０４、ＶＩＮＴ電源線１０６、ＶＢＬＨ電源線１０８、ＶＳＳ電源線１１０、及びＶＢＢ電源線１１２を備えている。ＶＰＰポンプ回路１１４は、ＶＣＣ電源線１０４に供給された電源電圧ＶＣＣ（例えば＋３．３Ｖ）を約３．４Ｖに昇圧する。この３．４Ｖの電圧ＶＰＰは、電源電圧ＶＣＣが２．８Ｖに低下した場合でも上記ＶＰＰポンプ回路１１４によって維持される。ＶＩＮＴ発生器１１６は、上記電源電圧ＶＣＣを降圧して約２．５Ｖの内部電圧ＶＩＮＴを生成し、上記ＶＩＮＴ電源線１０６に供給する。また、ＶＢＬＨ発生器１１８は、上記電源電圧ＶＣＣを降圧して約１．８Ｖの電圧ＶＢＬＨを生成し、上記ＶＢＬＨ電源線１０８に供給する。ＶＢＢポンプ回路は、上記ＶＳＳ電源線１１０の電圧ＶＳＳに基づいて約−０．８Ｖの電圧ＶＢＢを生成し、上記ＶＢＢ電源線１１２に供給する。
【００３２】
半導体記憶装置の各回路並びに各素子は、これらの様々な電源線にそれぞれ接続される。例えば、レシーバ１２０と周辺回路１２２（ロウデコーダ、カラムデコーダ等）はＶＩＮＴ電源線１０６とＶＳＳ電源線１１０間に接続される。上記レシーバ１２０は、入力信号線の変化を検出するための回路を備えている。この入力信号線に供給される入力信号としては、例えばローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、クロックイネーブル信号ＣＫＥ、クロック信号ＣＬＫ、アドレス信号ＡＤＤＲＥＳＳ、及び他の関連信号等が含まれている。ワード線駆動回路及びビット線分離回路１２４は、ＶＰＰ電源線１０２とＶＳＳ電源線１１０間に接続される。ビット線プリチャージ電圧発生器１２６は、ＶＢＬＨ電源線１０８とＶＳＳ電源線１１０間に接続される。カラム選択線駆動回路（ＣＳＬドライバ）１３０は、ＶＩＮＴ電源線１０６とＶＳＳ電源線１１０間に接続される。メモリセルアレイ１２８は、図示しない第２のセンスアンプを介してＶＢＬＨ電源線１０８、ウェルバイアス電圧を供給するためのＶＢＢ電源線１１２、転送トランジスタのゲートに接続されるＶＰＰ電源線１０２、及び図示しないセルキャパシタにプレート電圧を与えるためのＶＰＬ電源線等のいくつかの電圧レベル間に接続される。オフチップ駆動回路１３２はＶＣＣＱ電源線１０４’とＶＳＳＱ電源線１１０’間に接続される。
【００３３】
上記メモリセルアレイ１２８中には、図示しないメモリセルがマトリックス状に配置されている。このメモリセルアレイ１２８中のメモリセルは、例えばＤＲＡＭセル、好ましくはNesbit et al．"A 0．6μm２ 256Mb Trench DRAM Cell With Self−Aligned Buried Strap（BEST）"IEDM Digest of Technical Papers, December 1993, pp.627−620に開示されているようなトレンチキャパシタ型のＤＲＡＭセルである。トレンチキャパシタ型のメモリにこの発明を適用する１つの利点は、ＶＢＬＨ発生器１１８の出力電位の安定化のためのデカップリングキャパシタとしてトレンチキャパシタを利用できる点である。しかしながら、この構造は、スタックキャパシタ型のメモリセル構造に適用しても有用である。スタックキャパシタ型のメモリセルにおいては、ビット線容量はトレンチキャパシタ型のメモリセルより大きくなり、ＶＢＬＨ発生器１１８の負荷電流もトレンチセルメモリのそれより大きくなる。これらの高いピーク電流を供給するためにも、ここで述べたようなシステムが有効である。同様に、この発明はＳＲＡＭ、不揮発性メモリ、及びＦＲＡＭ等にも適用できる。
【００３４】
図２は、上記図１に示した回路におけるメモリセルアレイ１２８の一部を示す回路図である。この図２では隣接するセルアレイ間で共有されるセンスアンプと、ローカルデータ線ＬＤＱをマスタデータ線ＭＤＱに接続するマスタデータバススイッチＭＤＱＳＷを示している。図２におけるローカルデータ線ＬＤＱは、相補信号を伝送する配線である。同様に、マスタデータ線ＭＤＱも相補信号を伝送する配線である。マスタデータ線スイッチＭＤＱＳＷは２つのスイッチを有しており、これらのスイッチとしてはＭＯＳ型のトランジスタスイッチが望ましく、ローカルデータ線ＬＤＱの各相補配線をマスタデータ線ＭＤＱの相補配線にそれぞれ接続する。
【００３５】
センスアンプは、ｎ型センスアンプ部７０３とｐ型センスアンプ部７０４とを備えている。ｎ型センスアンプ部７０３は第１のセンスアンプドライバ７０１によって駆動される信号／ＳＡＮで制御され、ｐ型センスアンプ部７０４は第２のセンスアンプドライバ７０２によって駆動される信号ＳＡＰで制御される。この第２のセンスアンプドライバ７０２には、ＶＢＬＨ発生器１１８の出力電圧ＶＢＬＨが供給される。上記ｎ型及びｐ型センスアンプ部７０３，７０４によって、ラッチ型のセンスアンプ７０５が形成される。このセンスアンプ７０５にラッチされた信号は、カラム選択スイッチＣＯＬＳＷを介してローカルデータ線ＬＤＱに転送される。カラム選択スイッチＣＯＬＳＷは、カラム選択線駆動回路（ＣＳＬドライバ）１３０で生成されたカラム選択信号ＣＳＬによって制御される。上記ラッチ型のセンスアンプ７０５は、それぞれｎ型センスアンプ部７０３とｐ型センスアンプ部７０４に隣接して配置された２つのイコライザ／マルチプレクサ（ＥＱ／ＭＵＸ）回路７０６，７０７の一方を介してビット線対に接続される。
【００３６】
上記図１に示した回路おけるビット線分離回路及びビット線プリチャージ回路は、図３に示すマルチプレクサ及びイコライザ回路にそれぞれ対応している。この回路のマルチプレクサ部は、図３に示すように２つの相補信号線のそれぞれに直列に接続されたスイッチングトランジスタ対を有している。図３において、第１のマルチプレクサは信号ＭＵＸｉｌ（ｉ＝１，２，…）により制御され、第２のマルチプレクサはＭＵＸｉｒ（ｉ＝１，２，…）により制御される。図３では、ビット線イコライザＢＬＥＱはビット線対の２つの相補ビット線を短絡するブロックとして機能的に示されている。従来は、このようなビット線イコライザは、ビット線対の配線間を短絡する単一の短絡スイッチトランジスタか、あるいは直列接続された２つの短絡スイッチトランジスタである。勿論、この発明はこのようなビット線イコライザＢＬＥＱの配置に制限されるものではない。
【００３７】
図２及び図３では、２つのイコライザ／マルチプレクサＥＱ／ＭＵＸのそれぞれに接続された２つのビット線対を示している。また、図中にはイコライザ／マルチプレクサに接続されるビット線対に隣接して配置された未接続の２つのビット線対も示している。すなわち、図２及び図３のセンスアンプ回路は、隣接するセルアレイ間で共有されるセンスアンプ回路である。
【００３８】
なお、この発明は図２及び図３に示したような回路構成に限られるものではなく、他の回路構成のセンスアンプを有する記憶装置やセルアレイ毎に対応して設けられる回路構成のセンスアンプを有する記憶装置にも適用できるのは言うまでもない。
【００３９】
また、図３では、ローカルデータバスＬＤＱに接続されたマスタデータバススイッチＭＤＱＳＷについて示している。センスアンプＳ／Ａは、上述したようにｎ型及びｐ型のセンスアンプ部を有し、ビット線イコライザ回路ＢＬＥＱは、短絡トランジスタスイッチを有している。信号ＭＵＸｉｌ、ＭＵＸｉｒによって制御されるＭＯＳトランジスタは、センスアンプを２つのセルアレイ間で共有させるマルチプレクサを形成する。信号の転送前には、ローカルデータ線を含む２つの相補配線は、ビット線イコライザ回路ＢＬＥＱと同様のほぼ同様の形態で配置されたローカルデータ線イコライザＬＤＱＥＱと同電位にされる。マスタデータ線スイッチＭＤＱＳＷは、ローカルデータ線対ＬＤＱ，／ＬＤＱをマスタデータ線対ＭＤＱに接続する。この発明の半導体記憶装置におけるレイアウトの更なる詳細については、米国特許Ｎｏ．５，５４６，３４９に示されている。
【００４０】
図４は、上記図１に示した回路におけるＶＢＬＨ発生器１１８の構成例を示す回路図である。このＶＢＬＨ発生器１１８は、電源ＶＣＣと電源ＶＳＳ間に直列接続されたｐチャネル型ＭＯＳトランジスタ１４０、ｎチャネル型ＭＯＳトランジスタ１４２、及びキャパシタ１４４を備えている。しかしながら、この構成に限られることはなく、キャパシタ１４４はディープトレンチキャパシタで形成しても良い。上記ｐチャネル型ＭＯＳトランジスタ１４０のゲートにはＲＣ回路１４５を介してスイッチング信号／ＳＷが供給され、ｎチャネル型ＭＯＳトランジスタ１４２のゲートにはＶｐｐＡ発生器１４６の出力電圧ＶｐｐＡが供給される。ＲＣ回路１４５は、ｐチャネル型ＭＯＳトランジスタ１４０のオン／オフに伴う電流ピークを抑制する目的で付加しているが、このＣＲ回路はなくても良い。
【００４１】
上記ＶｐｐＡ発生器１４６は、電流通路の一端が電源ＶＣＣに接続され、電流通路の他端が上記ｎチャネル型ＭＯＳトランジスタ１４２のゲートに接続されたｐチャネル型ＭＯＳトランジスタ１６０を備えている。ｎチャネル型ＭＯＳトランジスタ１６２は、電流通路の一端が電源ＶＣＣに接続され、ゲートがｐチャネル型ＭＯＳトランジスタ１６０の電流通路の他端に接続されている。抵抗素子１６４の一端はｎチャネル型ＭＯＳトランジスタ１６２の電流通路の他端に接続され、抵抗素子１６６の一端は抵抗素子１６４の他端に接続され、他端は電源ＶＳＳに接続されている。コンパレータ１６８の第１の入力端子には基準電位ＲＥＦが印加され、第２の入力端子は抵抗素子１６４，１６６の接続ノードに接続されている。このコンパレータ１６８の出力端子は、ｐチャネル型ＭＯＳトランジスタ１６０のゲートに接続されている。キャパシタ１７０は、ｎチャネル型ＭＯＳトランジスタ１４２のゲートと電源ＶＳＳ間に接続されている。
【００４２】
出力電圧ＶＢＬＨは、ｎチャネル型ＭＯＳトランジスタ１４２とキャパシタ１４４との接続ノードから出力される。
【００４３】
フィードバックレギュレータ１４８は、上記出力電圧ＶＢＬＨを調整するものである。このフィードバックレギュレータ１４８は、内部電圧ＶＩＮＴとＶＳＳ間に直列に接続されたｐチャネル型ＭＯＳトランジスタ１５０、及び抵抗素子１５２，１５４を備えている。また、第１の入力端子には基準電位ＲＥＦが印加され、第２の入力端子に抵抗素子１５２，１５４の接続ノードの電圧が供給されるコンパレータ１５６を更に備えている。この実施例では、ｐチャネル型ＭＯＳトランジスタ１５０はＶＩＮＴに接続されているが、ＶＣＣに接続する場合の回路も同様に構成できる。
【００４４】
図５（ａ）〜（ｃ）はそれぞれ、ｐチャネル型ＭＯＳトランジスタ１４０のゲートに供給されるスイッチング信号／ＳＷと、メモリセルに接続されたワード線を選択するためのロウアドレスデコーダに供給され、ロウアドレスの取り込みのための同期信号である／ＲＡＳ信号との関係を示すタイミングチャートである。図５（ａ）に示すように、／ＲＡＳ信号がローレベル（＝アクティブレベル）に遷移すると、この／ＲＡＳ信号の活性化に応答して信号ＰＲＡＳが生成される。この信号ＰＲＡＳは、スイッチング信号／ＳＷをローレベルに遷移させるものである。これによって、ｐチャネル型ＭＯＳトランジスタ１４０がターンオンする。上記信号ＰＲＡＳはパルス信号であり、立ち上がりのエッジが／ＲＡＳ信号の立ち下がりに対応し、パルス幅は内部的に生成される。上記スイッチング信号／ＳＷの立ち下がりエッジはパルス信号ＰＲＡＳの立ち上がりエッジに対応している。スイッチング信号／ＳＷの立ち上がりエッジは、内部のディレイタイマーによる遅延によって生成される。ｐチャネル型ＭＯＳトランジスタ１４０はスイッチング信号／ＳＷがローレベルの間、オン状態にある。このスイッチング信号／ＳＷがローレベルである期間は、簡単なタイマーまたはパルス信号ＰＲＡＳにより活性化されるカウンタ回路によって決定される。このタイマーもしくはカウンタはＶＢＬＨ発生器に関する制御回路であり、図１のＶＢＬＨ発生器１１８の内部に配置される。タイマーまたはカウンタ回路によって決められた期間が終了すると、スイッチング信号／ＳＷはハイレベルに戻り、ｐチャネル型ＭＯＳトランジスタ１４０もターンオフする。
【００４５】
図６は信号ＳＡＰと、／ＲＡＳ、ＰＲＡＳ、／ＳＷ、ＶＢＬＨ、ＶｐｐＡ、及びビット線電位の関係を共通の時間を基準にして示すタイミングチャートである。
【００４６】
図５（ｂ）は、パルス信号ＰＲＡＳの連続的な出現の期間が上記カウンタ回路またはタイマーで決められた期間より短いショートサイクルの場合について示している。この場合、スイッチング信号／ＳＷは常にローレベルにあり、ｐチャネル型ＭＯＳトランジスタ１４０は常にオン状態にある。図５（ｃ）は、パルス信号ＰＲＡＳの連続的な出現の期間が、図５（ａ）に示したように、パルス信号ＰＲＡＳ間の期間より長いロングサイクルの場合について示している。サイクルはＲＡＳ活性状態と次のＲＡＳ活性状態の間の周期となる。オートプリチャージ状態においては、ＲＡＳ活性サイクル周期に対応している。バースト動作状態の場合、サイクルはＲＡＳとＲＡＳバンクアクティブ期間となる。
【００４７】
従って、比較的大きなｎチャネル型ＭＯＳトランジスタ１４２は制限された時間のイネーブル状態となり、最大の電流ＩＢＬＨを供給可能となる。他の時、例えばプリチャージ、または低周波動作時においては、フィードバックレギュレータ１４８はＶＢＬＨレベルを維持する。一例を挙げれば、電圧ＶＢＬＨとＶＢＬＨ発生器の電源はそれぞれ１．８Ｖと３．３Ｖである。従って、ｐチャネル型ＭＯＳトランジスタ１４０の電圧降下と配線抵抗はＶＢＬＨ特性に影響を与えない。
【００４８】
ここで、ｐチャネル型ＭＯＳトランジスタ１４０と配線抵抗が電圧降下を引き起こした場合を考える。この電圧降下はＶＢＬＨのｎＭＯＳドライバであるｎチャネル型ＭＯＳトランジスタ１４２のドレイン電位に影響を与える。そのため、もしＶＢＬＨ発生器の電源電圧が電圧ＶＢＬＨに近い場合、この電圧降下は電圧ＶＢＬＨに影響を与える。しかし、電源電圧がＶＢＬＨより十分に大きい場合は、ＶＢＬＨに影響を与えない。また、配線抵抗は回路の配置に左右されるが、通常ｎＭＯＳドライバはセルアレイ付近に配置されているため、ｎＭＯＳドライバのドレインは接続パッドから遠くなる。そのため、パッドとｎＭＯＳドライバの電源間の抵抗が比較的大きくなる。従って、ＶＢＬＨ発生器の電源電圧が電圧ＶＢＬＨに近い場合には、配線抵抗による電位降下が小さくなるようにレイアウトすることが必要になる。
【００４９】
上記ｐチャネル型ＭＯＳトランジスタ１４０は、センスアンプの動作により電流がピークに達する前にターンオンし、ピークに達した後ターンオフする。上述したように、このスイッチングは簡単なタイマーまたはカウンタ回路を用いることで実現できる。上記ｐチャネル型ＭＯＳトランジスタ１４０と、外部電圧ノードとアレイ電圧ノード間の配線抵抗は電流ピーク値を抑制する。ここで、ｐチャネル型ＭＯＳトランジスタ１４０の抵抗と配線抵抗は、ここで示したシステムにおいて副作用としてとらえることもできるが、内部ノイズを減少させる効果もある。もし、ｐチャネル型ＭＯＳトランジスタ１４０の抵抗がゼロであるとすれば、ｎＭＯＳドライバのターンオンは重大なｄｉ／ｄｔ雑音問題の原因となる。この雑音問題は、従来のｎＭＯＳ  ＶＢＬＨ配置における損失の１つである。従って、ここで、少なくとも一つの見方としては、このシステムでは従来のｎＭＯＳＶＢＬＨ配置における雑音問題を上記で定義した副作用により解消できるといえる。
【００５０】
また、フィードバックレギュレータ１４８は、ブリーダー回路としても動作するが、この電流消費量はｎＭＯＳドライバのサブスレショルドリーク電流に依存しない。電流ＩＢＬＨのほとんどはｎチャネル型ＭＯＳトランジスタ１４２によって供給される。従って、フィードバックレギュレータ１４８には、大きな電流許容量や高い応答能力を必要としない。この構成は、内部電圧ＶＩＮＴを含む他の電圧に対しても有効であり、例えば、高速デバイスには高い電流発生器を必要とする。この点から、ＶＩＮＴ電流の要求はＶＢＬＨの要求と同様であり、同様の構成が適用できる
［実施例］
図７（ａ）〜（ｃ）はそれぞれ、この発明の効果について説明するためのシミュレーション結果を示している。シミュレーションはＨＳＰＩＣＥシュミレーションソフトウェアを用いて行い、その際のパラメータについて下表１に示している。
【００５１】
【表１】
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【００５２】
図７（ａ）は、図４に示した電圧発生器がｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳスイッチ）１４０を含まないときのＶＢＬＨレベルとビット線ＢＬ，／ＢＬ（図１参照）を示しており、図７（ｂ）は、図４に示した電圧発生器がｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳスイッチ）１４０を含むときのＶＢＬＨレベルとビット線ＢＬ，／ＢＬ（図１参照）を示しており、図７（ｃ）はｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳスイッチ）１４０に供給されるスイッチング信号／ＳＷのタイミングを示している。図７（ａ）に示すように、スタンバイ状態では、出力電圧ＶＢＬＨが電圧クリープにより影響を受けており、電圧ＶＢＬＨのレベルは徐々に上昇している。図７（ｂ）では、ｐチャネル型ＭＯＳトランジスタ１４０を設けたことにより、スタンバイ状態の、ｐチャネル型ＭＯＳトランジスタ１４０がオフの時、出力電圧ＶＢＬＨのレベルはほぼ一定であり、電圧クリープが十分に解消されていることが分かる。
【００５３】
上記ＶＢＬＨ電圧発生器は、サブスレショルドのリークによる電圧上昇を最小限にできる。従って、電圧クリープを十分に解消でき、安定な電圧ＶＢＬＨを提供できる。加えて、従来のブリーダー回路を用いた電圧発生器に比べて消費電流も小さく（スタンバイ状態で５μＡ、動作状態で３５０μＡ）できる。更に、低しきい値電圧のｎチャネル型ＭＯＳトランジスタ１４０をｎＭＯＳドライバとして使用できるので、ｎＭＯＳドライバのゲートに印加する電圧を昇圧する必要がない。
【００５４】
この発明の実施の形態について述べてきたが、この発明は以上の実施の形態に制限されるものではなく、この発明の趣旨を変更しない範囲で適宜変形して実施できる。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、装置のスタンバイ、プリチャージ、または低周波動作時におけるサブスレショルドリークによる電圧上昇を最小限に抑えると共に安定な電圧を供給できる電圧発生器を備えた半導体記憶装置を提供できる。
【００５６】
また、消費電流を小さくできる電圧発生器を備えた半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る電圧発生器及び半導体記憶装置について説明するためのもので、半導体記憶装置における電源システムを抽出して概略的に示すブロック図。
【図２】図１に示した回路におけるメモリセルアレイの一部を示す回路図。
【図３】図１に示した回路におけるビット線分離回路及びビット線プリチャージ回路の詳細な構成例を示す回路図。
【図４】図１に示した回路におけるＶＢＬＨ発生器の構成例を示す回路図。
【図５】ｐチャネル型ＭＯＳトランジスタのゲートに供給されるスイッチング信号と、メモリセルに接続されたワード線を選択するためのロウアドレスデコーダに供給され、ロウアドレス内でクロッキングを行う／ＲＡＳ信号との関係を示すタイミングチャート。
【図６】図４に示したＶＢＬＨ発生器の動作を説明するためのタイミングチャート。
【図７】この発明の効果について説明するためのシミュレーション結果を示す図。
【図８】従来の半導体記憶装置におけるビット線対の電位差を増幅するためのセンスアンプ回路と、その周辺回路の一部を抽出して示す回路図。
【図９】図８に示した回路におけるＶＢＬＨ発生器として用いられる、従来のｐＭＯＳ電圧発生器を示す回路図。
【図１０】改良された従来の電圧発生器を示す回路図。
【図１１】従来の他の電圧発生器について説明するためのもので、ｎＭＯＳソースフォロワ型の電圧発生器の構成例を示す回路図。
【図１２】図１１に示した回路におけるＶｐｐＡ発生器の具体的な回路構成例を示す回路図。
【図１３】図１２に示したＶｐｐＡ発生器にブリーダー回路を加えて改良した電圧発生器を示す回路図。
【図１４】図１１及び図１３に示した従来の電圧発生器における電圧ＶＢＬＨと時間との関係を示す図。
【符号の説明】
１…センスアンプ回路
２，３，１４，２０，１４０，１６０…ｐチャネル型ＭＯＳトランジスタ
４，５，１４２，１５０，１６２…ｎチャネル型ＭＯＳトランジスタ
６…ｐチャネル型駆動ＭＯＳトランジスタ
７，８…駆動信号線
１０…ｐＭＯＳ電圧発生器
１２，１５６，１６８…コンパレータ
１６，４３，４８…第１の抵抗素子
１８，４４，４９…第２の抵抗素子
３２，１４６…ＶｐｐＡ発生器
３４…ｎチャネル型駆動ＭＯＳトランジスタ
３６…電流ブリーダー回路
４０…ｎＭＯＳソースフォロワ型の電圧発生器
１００…電源システム
１０２…ＶＰＰ電源線
１０４…ＶＣＣ電源線
１０４’…ＶＣＣＱ電源線
１０６…ＶＩＮＴ電源線
１０８…ＶＢＬＨ電源線
１１０…ＶＳＳ電源線
１１０’…ＶＳＳＱ電源線
１１２…ＶＢＢ電源線
１１４…ＶＰＰ昇圧回路
１１８…ＶＢＬＨ発生器
１２０…レシーバ
１２２…周辺回路
１２４…ワード線駆動回路とビット線分離回路
１２６…ビット線プリチャージ電圧発生器
１２８…メモリセルアレイ
１３０…カラム選択線駆動回路
１４４，１７０…キャパシタ
１４５…ＲＣ回路
１４８…フィードバックレギュレータ
１５２，１５４，１６４，１６６…抵抗素子
７０１…第１のセンスアンプドライバ
７０２…第２のセンスアンプドライバ
７０３…ｎ型センスアンプ部
７０４…ｐ型センスアンプ部
７０５…ラッチ型センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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