(57)【特許請求の範囲】
【請求項１】
複数のワードライン及びこのワードラインに各々接続される複数のメモリセルを有するメモリセルアレイと、
ノーマル動作モードの間にワードライン電圧を発生するワードライン電圧発生回路と、
前記複数のワードラインのうち一つを選択し、選択されたワードラインに電圧を供給するローデコーダと、
前記ワードライン電圧発生回路のワードライン電圧出力端に接続され、テストモードの間に外部からのテスト電圧を前記ワードライン電圧出力端に供給する第１スイッチング回路と、
この第１スイッチング回路と前記ワードライン電圧出力端の間に接続され、前記ワードライン電圧出力端で前記第１スイッチング回路への電流経路を遮断する第２スイッチング回路と、を具備し、
前記第２スイッチング回路は、 前記テストモードを知らせる信号が非活性化される時、前記ワードライン電圧発生回路の出力端電圧が電源電圧より高い場合、ワードライン電圧出力端と第１スイッチング回路との接続を断絶させる、ことを特徴とする半導体メモリ装置。
【請求項２】
前記ノーマル動作モードはプログラム検証モードであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記各メモリセルはマルチビットセルであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記第２スイッチング回路は、前記テストモードを知らせる信号が活性化される時、前記ワードライン電圧出力端にテスト電圧を供給する、ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
第１スイッチング回路は、
テストモードを知らせる信号を受け入れる入力端及び出力端を有するインバータと、
このインバータの入出力端に各々接続されるゲート及び相互並列に接続されるチャネルを有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、含み、
前記第２スイッチング回路は、前記テスト信号を受け入れるゲートと、前記第１スイッチング回路とワードライン電圧出力端の間に接続されるチャネルを有する空乏型トランジスタと、からなり、
前記第２スイッチング回路は、プログラム検証モードの間に、前記ワードライン電圧出力端で前記第１スイッチング回路への電流経路を遮断する、ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
複数のワードライン及びこのワードラインに各々接続される複数のメモリセルを有するメモリセルアレイ、前記ワードラインのうち一つを選択するためのローデコーダ、第１及び第２テスト信号に応答して外部からのテスト電圧を前記ローデコーダを通じて選択されたワードラインに供給するスイッチング回路、及びプログラム検証モードの間に前記ローデコーダを通じて選択されたワードラインに電圧を供給するワードライン電圧発生回路を有する半導体メモリ装置において、
前記スイッチング回路は、
前記第２テスト信号を受け入れるゲート、第１導電型基板内の第２導電型のウェルに形成されたドレイン及びソースを有する第１トランジスタと、
前記第１テスト信号を受け入れるゲート及び前記第２導電型のウェルと隔てて第１導電型のウェル内に形成されたドレイン及びソースを有する第２トランジスタと、
前記第１テスト信号を受け入れるゲート及び前記基板に形成されたドレイン及びソースを有し前記ドレインは前記ワードライン電圧発生回路の出力端に接続される第３トランジスタと、を含み、
前記第１ないし第３トランジスタのソースは相互接続され、前記第１及び第２トランジスタのドレインは外部パッドに接続され、
前記第２導電型ウエルは電源電圧が印加されるＮウエルであり、前記第１導電型ウエルは接地電圧が印加されるＰウエルであり、
前記第３トランジスタは空乏型トランジスタであり、
前記第３トランジスタは前記第１テスト信号が活性化される時ワードライン電圧発生回路の出力端にテスト電圧を供給し、前記第１テスト信号が非活性化される時前記ワードライン電圧発生回路の出力端で前記第１トランジスタへの電流経路を遮断する、ことを特徴とする半導体メモリ装置。
【請求項７】
外部電圧を受け入れる外部パッドと、
複数のワードライン及びこの複数のワードラインに各々接続される複数のマルチビットセルを有するメモリセルアレイと、
プログラム検証モードの間、ワードライン電圧出力端にワードライン電圧を供給するワードライン電圧発生回路と、
前記ワードラインのうち一つを選択し前記選択されたワードラインに電圧を供給するローデコーダと、
前記外部パッドとワードライン電圧発生回路のワードライン電圧出力端の間に接続されテストモードの間に前記ワードライン電圧出力端にテスト電圧を供給するスイッチング回路と、
前記スイッチング回路とワードライン電圧発生回路のワードライン電圧出力端の間に接続され前記プログラム検証モードの間に、前記ワードライン電圧が電源電圧より高い時前記ワードライン電圧回路の出力端でスイッチング回路への電流経路を遮断する遮断回路と、を具備し、
前記スイッチング回路は、テストモードを知らせる第１テスト信号を受け入れる入力端と前記第１テスト信号を反転させ第２テスト信号を出力する出力端を有するインバータと、このインバータの入出力端に各々接続されるゲートと前記外部パッドと遮断回路の間に相互並列に形成されるチャネルを有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、を含み、
前記遮断回路は、前記第１テスト信号を受け入れるゲート及び前記スイッチング回路とワードライン電圧出力端の間に形成されるチャネルを有するＮＭＯＳ空乏型トランジスタからなる、ことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、より具体的にはマルチビットセルアレイを有する不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
不揮発性メモリセルはよく知られたように第１端子又は高インピーダンスを有するフローティングゲート及び制御電圧によって駆動される第２端子又はコントロールゲートを有するＭＯＳトランジスタを含む。
【０００３】
近年、前記メモリ回路はマトリックス形態に配列される数千セルを含みながら高い圧縮率（ｈｉｇｈ  ｐａｃｋｉｎｇ  ｒａｔｅｓ）の半導体に集積される。
【０００４】
不揮発性メモリチップのセルはプログラム又は消去される。これはメモリセルアレイの個別セルが互いに異なって動作するからであり、そのときチップのプログラム消去マシーンは全てのセルが少なくともプログラム動作又は消去動作最少マージン内にあるようにすべきである。しかし、全てのセルがプログラム電圧又は消去電圧で同一のスレッショルド電圧を有しない。例えばメモリセルのプログラム動作の間に、プログラム消去マシーンはプログラムされる全てのセルを最少Ｖｔｈ５．５ｖに設定するが、多くプログラムされてセルがプログラム動作の終了時で７〜７．５ｖの範囲にあることがある。
【０００５】
プログラム及び消去後のメモリセルのＶｔｈの分布測定はメモリ製造者や設計者にとても重要である。Ｖｔｈの分布の状態はメモリが良好に製造されたか、そしてプログラム消去マシンがどのようによく機能するかの尺度になる。
【０００６】
メモリセルのＶｔｈテストはセルのゲート電圧調節によってなされる。ゲート電圧はテストの間に電源電圧とは違う外部を通じて供給される。メモリ回路によっては、端子はプログラム電圧を受け入れる端子になることもできる。
【０００７】
図１はメモリセルのスレッショルド電圧テストのためのスイッチング回路を有する半導体メモリ装置のブロック図である。テストモード（テスト信号がハイレベルに遷移する時）の間に、外部パッド１０からのテスト電圧がスイッチンッグ回路４０を介してワードライン電圧出力端１に伝達される。テスト電圧はローデコーダ３０を通じてメモリセルアレイ２０中の選択されたセルのゲート（ワードライン）に供給され、そのゲート電圧でセルがターンオンされ始まるとゲート電圧がすぐに選択されたメモリセルのスレッショルド電圧になる。
【０００８】
次に、テスト信号ＴＥがローレベルに非活性化される時即ち、プログラム検証モード（ｐｒｏｇｒａｍ  ｖｅｒｉｆｙ  ｍｏｄｅ）の間に、ワードライン電圧発生回路５０からワードライン電圧出力端１にワードライン電圧が供給される。ワードライン電圧はローデコーダ３０を通じて選択されたワードラインに伝達される。ローデコーダ３０はプログラムモード（又は読出しモード）の間に図面には図示されていないがプログラム電圧発生回路からプログラム電圧Ｖｐｇｍ（又は読出し電圧：Ｖｒｅａｄ）を受け入れて選択されたワードラインにこれを伝達し非選択されたワードラインにはパス電圧Ｖｐａｓｓを伝達する。
【０００９】
図２は図１のスイッチング回路４０の断面を示す図面である。図２を参照すると、スイッチング回路はＰ型基板６０内のＮウエル６２とＰウエル６４に各々形成されたＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１を含む。Ｎウエル６２は電源電圧ＶＣＣ（例えば２．１Ｖ以下）に接続され、Ｐウエル６４は接地ＧＮＤに接続される。
【００１０】
図１に図示されたように、半導体メモリ装置は外部パッド１０、メモリセルアレイ２０、ローデコーダ３０、スイッチング回路４０そしてワードライン電圧発生回路５０で構成される。スイッチング回路４０はＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１およびインバータＩＮＶ１を含む。
【００１１】
マルチビットセル（ｍｕｌｔｉ  ｂｉｔ  ｃｅｌｌ）を有するメモリ装置のスイッチング回路において、テスト信号ＴＥが非活性化される時（プログラム検証モードの間）、００状態にプログラムされたメモリセルのワードラインに例えば２．８Ｖの電圧が供給されると仮定しよう。参考までに、単一ビットセルのプログラム検証の間に、ワードラインには０．８Ｖ〜１．０Ｖの電圧が供給され、マルチビットセルのプログラム検証の間に、１０状態では０．４Ｖ、０１の状態では１．６Ｖ、そして００の状態では２．８Ｖの電圧が供給される。
【００１２】
【発明が解決しようとする課題】
テスト信号ＴＥが非活性化される時、スイッチング回路４０のＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１はターンオフされるが、図１のワードライン電圧発生回路５０の出力端１に００状態での２．８Ｖの電圧が供給され、Ｎウエル６２には約２．１Ｖ以下の低い電源電圧が供給されるので、ワードライン電圧出力端１に接続されるＰＭＯＳトランジスタＰＭ１のソース６６ｂとウエル６２の間のＰＮダイオードＤ１がターンオンされ漏洩電流が流れる。故に正常なプログラム検証を実行することができない。
【００１３】
本発明は上記の点に鑑みなされたもので、その目的は、ノーマル動作モードの間にワードライン電圧出力端のスイッチング回路での漏洩電流経路を防ぐことができる半導体メモリ装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の特徴によると、半導体メモリ装置は複数のワードワインに各々接続されるメモリセルを有するメモリセルアレイ、ワードライン電圧発生回路、ローデコーダ、第１スイッチング回路及び第２スイッチング回路を含む。ワードライン電圧発生回路はノーマル動作モードの間にワードライン電圧を発生する。ローデコーダは複数のワードラインのうち一つを選択し、選択されたワードラインにワードライン電圧を供給する。第１スイッチング回路は外部パッドに接続され、テストモードの間に外部からのテスト電圧をワードライン電圧出力端に供給する。第２スイッチング回路は第１スイッチング回路とワードライン電圧出力端の間に接続され、ワードライン電圧出力端の電圧レベルが電源電圧より高い場合ワードライン電圧出力端で
第１スイッチング回路への電流経路を遮断する。
【００１５】
この形態において、ノーマル動作モードはプログラム検証モードである。各メモリセルはマルチビットセルである。第２スイッチング回路はテストモードを知らせる信号が活性化される時ワードライン電圧出力端にテスト電圧を供給し、テストモードを知らせる信号が非活性化される時ワードライン電圧発生回路の出力端電圧が電源電圧より高い場合ワードライン電圧出力端と第１スイッチング回路との接続を断絶させる。第２スイッチング回路はテスト信号を受け入れるゲート、第１スイッチング回路とワードライン電圧出力端の間に接続されるチャネルを有する空乏型トランジスタからなる。
【００１６】
本発明の他の特徴によると、複数のワードラインに各々接続される複数のメモリセルを有するメモリセルアレイ、ワードラインのうち一つを選択するためのローデコーダ、第１及び第２テスト信号に応答して外部からのテスト電圧をローデコーダを通じて選択されたワードラインに供給するスイッチング回路及びプログラム検証モードの間にローデコーダを通じて選択されたワードラインに電圧を供給するワードライン電圧発生回路を有する半導体メモリ装置であって、スイッチング回路は第２テスト信号を受け入れるゲート、第１導電型基板内の第２導電型ウェルに形成されたドレイン及びソースを有する第１トランジスタ、第１テスト信号を受け入れるゲート及び第２導電型のウェルと隔てて第１導電型のウェル内に形成されたドレイン及びソースを有する第２トランジスタ及び、第１テスト信号を受け入れるゲート及び基板に形成されたドレイン及びソースを有しドレインはワードライン電圧発生回路の出力端に接続される第３トランジスタを含む。第１ないし第３トランジスタのソースは相互接続され、第１及び第２トランジスタのドレインは外部パッドに接続される。
【００１７】
この形態において、第２導電型ウエルは電源電圧が印加されるＮウエルであり、第１導電型ウエルは接地電圧が印加されるＰウエルである。第３トランジスタは空乏型トランジスタである。第３トランジスタは第１テスト信号が活性化される時ワードライン電圧発生回路の出力端にテスト電圧を供給し、第１テスト信号が非活性化される時ワードライン電圧発生回路の出力端で第１トランジスタへの電流経路を遮断する。
【００１８】
本発明のさらに他の特徴によると、半導体メモリ装置は外部電圧を受け入れる外部パッド、複数のワードラインに各々接続される複数のマルチビットセルを有するメモリセルアレイ、プログラム検証モードの間、ワードライン電圧出力端にワードライン電圧を供給するワードライン電圧発生回路、ワードラインのうち一つを選択し選択されたワードラインに電圧を供給するローデコーダ、外部パッドとワードライン電圧発生回路の出力端の間に接続されテストモードの間にワードライン電圧出力端にテスト電圧を供給するスイッチング回路及び、スイッチング回路とワードライン電圧発生回路の出力端の間に接続されプログラム検証モードの間に、ワードライン電圧が電源電圧より高い時ワードライン電圧回路の出力端でスイッチング回路への電流経路を遮断する遮断回路を含む。
【００１９】
以上のように本発明では、漏洩電流経路を遮断するためにワードライン電圧出力端と第１スイッチング回路の間に空乏型トランジスタを接続する。その結果、ワードライン電圧が電源電圧より高いとしてもワードライン電圧出力端で第１スイッチング回路への漏洩電流経路を遮断することができる。したがって、正常なプログラム検証を実行できる。
【００２０】
【発明の実施の形態】
以下本発明による実施の形態を添付された図３及び図４を参照して詳細に説明する。図３は本発明の好ましい実施の形態による半導体メモリ装置の構成を示すブロック図である。
【００２１】
図３を参照すると、半導体メモリ装置は外部パッド１００、メモリセルアレイ１１０、ローデコーダ１２０、第１スイッチング回路１３０、ワードライン電圧発生回路１４０及び第２スイッチング回路（遮断回路）１５０を含む。
【００２２】
メモリセルアレイ１１０はフローティングゲート及びコントロールゲートを有するマルチビットセルで構成される。ローデコーダ１２０はセルが各々接続される複数のワードラインのうち一つを選択及び駆動する。ワードライン電圧発生回路１４０はテスト信号ＴＥに応答してワードライン電圧をワードライン電圧出力端２に供給する。第１スイッチング回路１２０は外部パッド１００とワードライン電圧出力端２の間に接続され、テストモードを知らせるテスト信号ＴＥに応答して外部からのテスト電圧をワードライン電圧出力端２に供給する。
【００２３】
第１スイッチング回路１３０は、テスト信号ＴＥを受け入れる入力端と反転されたテスト信号を出力する出力端を有するインバータＩＮＶ１１、ＰＭＯＳトランジスタＰＭ１１及びＮＭＯＳトランジスタＮＭ１１を含む。ＰＭＯＳトランジスタＰＭ１１はインバータＩＮＶ１１の出力端に接続されるゲート及び外部パッド１００とワードライン電圧出力端２の間に形成されたチャネルを有する。そしてＮＭＯＳトランジスタＮＭ１１はインバータＩＮＶ１１の入力端に接続されるゲート及びＰＭＯＳトランジスタＰＭ１１のチャネルと並列に形成されたチャネルを有する。
【００２４】
第２スイッチング回路１５０はワードライン電圧出力端２の電圧が電源電圧より高い時ワードライン電圧ＶWLが第１スイッチング回路１３０に伝達されることを防ぐ役割をする。第２スイッチング回路１５０はテスト信号ＴＥを受け入れるゲートとＰＭＯＳ及びＮＭＯＳトランジスタＰＭ１１，ＮＭ１１のチャネルとワードライン電圧出力端２の間に形成されたチャネルを有するＮＭＯＳ空乏型トランジスタである。
【００２５】
図４は図３の第１及び第２スイッチング回路のトランジスタを示す断面図である。図４を参照すると、Ｐ型基板１７０にＮウエル１７２が形成されており、このＮウエル１７２との距離を置いてＰウエル１７４が形成されている。この時、Ｎウエル１７２は電源電圧ＶＣＣに接続され、Ｐウエル１７４は接地ＧＮＤに接続される。Ｎウエル１７２には第１スイッチング回路１３０のＰＭＯＳトランジスタＰＭ１１のドレイン／ソース領域がＰ＋不純物領域１７６ａ，１７６ｂで形成されており、Ｐウエル１７４には第１スイッチング回路１３０のＮＭＯＳトランジスタＮＭ１１のドレイン／ソース領域がＮ＋不純物領域１８０ａ，１８０ｂで形成されている。
【００２６】
基板１７０のＮウエル１７２とＰウエル１７４の間に第２スイッチング回路１５０としての空乏型トランジスタ１５０のドレイン／ソース１８４ａ，１８４ｂ及びチャネルが形成されている。ＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１のゲート１８６，１８８は第１スイッチング回路のインバータＩＮＶ１１の入出力端に各々接続され、両トランジスタＰＭ１１，ＮＭ１１の不純物領域１７６ａ，１８０ａは外部パッド１００に共通に接続され、不純物領域（ソース）１７６ｂ，１８０ｂは相互共通に接続される。また空乏型トランジスタ１５０のゲート１９０はテスト信号ＴＥを受け入れ、ドレイン１８４ａはワードライン電圧出力端２に接続され、ソース１８４ｂはＰＭＯＳ及びＮＭＯＳトランジスタの不純物領域（ソース）１７６ｂ、１８０ｂに接続される。
【００２７】
本発明の好ましい実施の形態によるテストモードとプログラム検証モードの間の半導体メモリ装置の動作は次のようである。
【００２８】
図３及び図４を参照すると、テストモードを知らせるテスト信号ＴＥがハイレベルＶｃｃ（例えば、２．０ｖ）に活性化される時、インバータＩＶ１１を通じてＰＭＯＳトランジスタＰＭ１１、ＮＭＯＳトランジスタＮＭ１１及び空乏型トランジスタ１５０がターンオンされる。これと同時にワードライン電圧発生回路１４０は非活性化される。もし、空乏型トランジスタ１５０のスレッショルド電圧が−１．５Ｖであり、ＶＣＣが２．０Ｖであると、空乏型トランジスタ１５０がシャットオフ（ｓｈｕｔ−ｏｆｆ）される時までワードライン電圧出力端２に最大３．５Ｖのテスト電圧が供給される。だからローデコーダ１２０は複数のワードラインのうち一つを選択し、ワードライン電圧出力端２に供給されるテスト電圧を選択されたワードラインに供給する。ローデコーダ１２０は図面には図示されていないが非選択されたワードラインにパス電圧Ｖｐａｓｓを供給する。
【００２９】
次に、テスト信号ＴＥがローレベルに非活性化ＧＮＤ（０ｖ）される時、即ち、プログラム検証モードである時ワードライン電圧発生回路１４０は活性化されＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１は全てターンオフされる。だからワードライン電圧発生回路１４０はプログラム検証のためのワードライン電圧ＶWLをワードライン電圧出力端２に供給する。例えば、００状態のセルに対したプログラム検証の間にワードライン電圧発生回路１４０は２．８Ｖのワードライン電圧ＶWLを供給する。この時、空乏型トランジスタ１５０のゲートには接地レベルのテスト信号ＴＥが印加されるのでＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１のソースには共通に１．５Ｖの電圧がチャージされる。即ち、ＰＭＯＳトランジスタＰＭ１１のソースにウエル電圧（ＶＣＣ＝２．１Ｖ）より低い１．５Ｖの電圧がチャージされるのでソース（図４の不純物領域１７６ｂ）とウエル１７２の間のダイオードがターンオンされ漏洩電流が流れることを防ぐことができる。
【００３０】
【発明の効果】
以上のように本発明によると、低い電源電圧でワードライン電圧が電源電圧より高いとしてもワードライン電圧出力端で第１スイッチング回路への漏洩電流を遮断することができる。したがって、正常なプログラム検証を実行できる。
【図面の簡単な説明】
【図１】従来技術による半導体メモリ装置を示すブロック図である。
【図２】図１の断面を示す図である。
【図３】本発明の好ましい実施の形態による半導体メモリ装置を示すブロック図である。
【図４】本発明の好ましい実施の形態による図３の第１及び第２スイッチング回路を示す断面図である。
【符号の説明】
２  ワードライン電圧出力端
１００  外部パッド
１１０  メモリセルアレイ
１２０  ローデコーダ
１３０  第１スイッチング回路
１４０  ワードライン電圧発生回路
１５０  第２スイッチング回路
【図１】
0003880293.tif 000002
【図２】
0003880293.tif 000003
【図３】
0003880293.tif 000004
【図４】
0003880293.tif 000005