(57)【特許請求の範囲】
【請求項１】
基板上に複数のゲート配線と複数のソース配線とがマトリクス状に設けられ、これらゲート配線とソース配線とで囲まれた複数の領域に各々画素が構成され、これら画素の各々に、前記ゲート配線と一体形成されたゲート電極と、前記ソース配線と一体形成されたソース電極と、前記ゲート配線、ゲート電極および前記ソース配線、ソース電極を覆う絶縁膜に形成したコンタクトホールを通して前記絶縁膜上に形成した画素電極に接続されたドレイン電極とを有する薄膜トランジスタが設けられ、
前記コンタクトホール近傍の前記ゲート電極、前記ゲート配線、前記ソース電極、および前記ソース配線の少なくとも一つの上に位置する前記絶縁膜部分だけを貫通して、これら電極または配線部分の上面を露出させたダミーホールが形成されたことを特徴とする薄膜トランジスタアレイ基板。
【請求項２】
対向配置した一対の基板の間に液晶を挟持する液晶表示装置において、前記基板対の一方の基板が請求項１に記載の基板であることを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタアレイ基板および液晶表示装置に関し、特に薄膜トランジスタ（Thin Film Transistor, 以下、ＴＦＴと記す）のコンタクトホールをドライエッチング技術を用いて形成する場合に生じる問題を解決し得るＴＦＴアレイ基板の構造に関するものである。
【０００２】
【従来の技術】
図７は、従来一般のＴＦＴ型液晶表示装置において液晶を挟持する一対の基板のうちの一方の基板であり、逆スタガ型のＴＦＴ、ゲート配線、ソース配線等を備えたＴＦＴアレイ基板の一構造例を示すものである。このＴＦＴアレイ基板６０では、図７に示すように、透明基板上にゲート配線５０とソース配線５１がマトリクス状に配設されている。そして、ゲート配線５０とソース配線５１とで囲まれた領域が一つの画素５２となり、各画素５２毎にＴＦＴ５３が設けられている。
【０００３】
このＴＦＴ５３では、図７に示すように、ゲート配線５０から引き出されたゲート電極５４が設けられ、ゲート電極５４を覆うようにゲート絶縁膜が全面に設けられている。ゲート電極５４上方のゲート絶縁膜上に半導体能動膜５５が設けられ、ゲート絶縁膜上から半導体能動膜５５上にわたってソース配線５１から引き出されたソース電極５６およびドレイン電極５７が設けられている。そして、これらソース電極５６、ドレイン電極５７、ゲート電極５４を有するＴＦＴ５３を覆うパッシベーション膜が設けられ、ドレイン電極５７上のパッシベーション膜にコンタクトホール５８が形成されている。さらに、このコンタクトホール５８を通じてドレイン電極５７と電気的に接続される透明導電膜からなる画素電極５９が設けられている。
【０００４】
また、図７は、ＴＦＴアレイ基板６０のＴＦＴマトリクス部を平面視した際の最も左上の画素を示したものであるが、ゲート配線５０の端部はＴＦＴマトリクス部の外側（図７における左側）に延在し、各ゲート配線５０を駆動するためのゲートドライバ（図示せず）に接続するゲート端子パッド６１が設けられている。また、ソース配線５１に関しても同様な構成となっており、ソース配線５１の端部はＴＦＴマトリクス部の外側（図７における上側）に延在し、各ソース配線５１に信号を供給するためのソースドライバ（図示せず）に接続するソース端子パッド６２が設けられている。これらゲート端子パッド６１およびソース端子パッド６２の箇所では、ゲート配線５０またはソース配線５１と一体の配線層からなる下部パッド層が設けられ、これを覆うパッシベーション膜がパッド上方で開口するようにコンタクトホールが設けられている。また、コンタクトホールを通じて下部パッド層と電気的に接続する透明導電膜からなる上部パッド層を設けてもよい。
【０００５】
【発明が解決しようとする課題】
上述したように、上記ＴＦＴアレイ基板には、ＴＦＴのドレイン電極と画素電極とを電気的に接続するコンタクトホールと、ゲート端子パッドおよびソース端子パッドの箇所で下部パッド層と上部パッド層とを電気的に接続するコンタクトホールとがある。ＴＦＴアレイ基板の製造工程において、通常、これらコンタクトホールはパッシベーション膜のドライエッチングにより形成される（正確にはゲート端子パッドに関しては、ゲート絶縁膜とパッシベーション膜の双方のドライエッチングとなる）。
ところが、一般にドライエッチングを行う場合、エッチング装置のチャンバー内で発生するプラズマに曝されることによって被処理基板が帯電するという現象が生じる。また、この被処理基板の帯電は基板の面内で均一に起こるわけではなく、種々の要因により帯電量はある面内分布を持っている。
【０００６】
したがって、上記コンタクトホール形成のドライエッチング工程においても、コンタクトホール形成時に露出するドレイン電極、またはゲート、ソース端子パッドの下部パッド層が帯電する（その結果、ゲート配線およびソース配線が帯電することになる）。しかしながら、ドレイン電極上のコンタクトホールとゲート端子パッド上のコンタクトホール、ソース端子パッド上のコンタクトホールでは孔の位置がそれぞれ離れているため、プラズマによる帯電量の面内分布の影響を受けてドレイン電極とゲート配線、ソース配線とではそれぞれ帯電量が異なり、これらの間に電位差が生じる。また、図７には一つの画素しか示していないが、上記帯電量の面内分布の影響によって実際には多数の画素におけるＴＦＴのドレイン電極がそれぞれ異なる帯電量を持つ。
【０００７】
すると、ＴＦＴアレイ基板駆動時の印加電圧の有無にかかわらず、ＴＦＴアレイ基板が完成した段階で既に各ＴＦＴのソース電極とドレイン電極との間には電位差が生じていることになる。しかも、ＴＦＴアレイ基板上のＴＦＴの位置によってソース電極とドレイン電極との間の電位差が異なる。そのため、ＴＦＴアレイ基板上のＴＦＴの特性の面内バラツキが大きくなるという問題があった。
また、ゲート端子パッドとソース端子パッドの帯電量が異なることに起因してゲート絶縁膜を挟む位置にあるゲート配線とソース配線との間にも電位差が生じるため、その電位差が充分大きい場合には、ゲート配線とソース配線が交差する箇所においてゲート絶縁膜の絶縁破壊が生じる恐れもあった。
【０００８】
通常、ドライエッチング時のプラズマによる帯電がＴＦＴ特性に与える悪影響を排除するためにはドライエッチング後の任意の工程でアニール処理を導入する対策が行われているが、工程数を増やすアニール処理を行うことなく、構造的にプラズマによる帯電の悪影響を排除することができるＴＦＴアレイ基板の提供が望まれていた。また、プラズマによる帯電量の面内バラツキは基板が大型化すればする程顕著になる問題であり、この問題に対する的確な対策が望まれていた。
【０００９】
本発明は、上記の課題を解決するためになされたものであって、ドライエッチング時のプラズマによる基板の帯電に起因するＴＦＴの特性バラツキやゲート絶縁膜の絶縁破壊を防止し得る構造を持つＴＦＴアレイ基板、および画質の均一性や信頼性に優れた液晶表示装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明のＴＦＴアレイ基板は、基板上に複数のゲート配線と複数のソース配線とがマトリクス状に設けられ、これらゲート配線とソース配線とで囲まれた複数の領域に各々画素が構成され、これら画素の各々に、前記ゲート配線と一体形成されたゲート電極と、前記ソース配線と一体形成されたソース電極と、前記ゲート配線、ゲート電極および前記ソース配線、ソース電極を覆う絶縁膜に形成したコンタクトホールを通して前記絶縁膜上に形成した画素電極に接続されたドレイン電極とを有するＴＦＴが設けられ、前記コンタクトホール近傍の前記ゲート電極、前記ゲート配線、前記ソース電極、および前記ソース配線の少なくとも一つの上に位置する前記絶縁膜部分に、これら電極、配線部分に達するダミーホールが形成されたことを特徴とするものである。
【００１１】
「発明が解決しようとする課題」の項で述べたように、従来一般のＴＦＴアレイ基板の構造では、ドレイン電極上のコンタクトホール、ゲート端子パッド上のコンタクトホール、ソース端子パッド上のコンタクトホールの位置がそれぞれ離れていたため、ドレイン電極、ゲート配線、ソース配線で帯電量が異なり、これらの間に電位差が生じていた。そこで、本発明のＴＦＴアレイ基板では、ドレイン電極上のコンタクトホール近傍のゲート電極、ゲート配線、ソース電極、およびソース配線の少なくとも一つの上に、絶縁膜を通してこれら電極、配線部分に達するダミーホールを形成した。この構成においては、ドレイン電極上のコンタクトホールの位置とダミーホールの位置が充分に近いため、これら各ホールをドライエッチングにより同時に形成しても、ドライエッチング時に露出する下地のドレイン電極、ゲート電極、ソース電極の帯電量はほとんど変わらず、電位差が生じることがない。つまり、ダミーホールとは、その名称が示すとおり、ＴＦＴとして意味のある機能を果たすわけではなく、ドライエッチングによるドレイン電極、ゲート電極、ソース電極それぞれの帯電量を等しくするためだけに設けたダミーの孔のことである。
【００１２】
ダミーホールを形成する箇所については、ＴＦＴのドレイン電極上のコンタクトホールに近い位置であれば、ゲート電極上であってもゲート配線上であっても差し支えない。また、ソース電極上であってもソース配線上であっても差し支えない。ただし、ダミーホールを形成するスペースを確保するためだけに配線を拡張する等の設計変更を行うのはあまり好ましくない。よって、従来のレイアウトによる電極または配線上にダミーホールを収めるように設計するのが好ましいことは勿論である。
【００１３】
したがって、少なくともソース電極またはソース配線上にダミーホールを設けた場合には、ＴＦＴのソース電極とドレイン電極との間にほとんど電位差が生じなくなるため、ＴＦＴアレイ基板上の多数のＴＦＴの特性バラツキを小さく抑えることが可能になる。また、少なくともゲート電極またはゲート配線上にダミーホールを設けた場合には、ＴＦＴのゲート電極とドレイン電極との間に挟まれたゲート絶縁膜に電位差が生じなくなるため、ＴＦＴ特性のバラツキを小さく抑えることができる。また、ソース電極またはソース配線上およびゲート電極またはゲート配線上の双方にダミーホールを設けた場合には、ソース配線とゲート配線が交差する箇所での電位差がほとんどなくなるため、ゲート絶縁膜の絶縁破壊を生じにくくすることができる。本発明のＴＦＴアレイ基板によれば、このような従来の問題点を解決することができ、基板の大型化にも適したものとなる。従来から、ドライエッチング時のプラズマ帯電によるＴＦＴ特性への悪影響を排除する目的でドライエッチング後の任意の工程でアニール処理を導入することが行われているが、本発明のＴＦＴアレイ基板の構造はコンタクトホール形成用のフォトマスクにダミーホールのパターンを追加するだけで容易に形成することができ、アニール処理を行うことなく、プラズマ帯電による悪影響を排除することができる。
【００１４】
そして、本発明の液晶表示装置は、対向配置した一対の基板の間に液晶を挟持する液晶表示装置において、前記基板対の一方の基板が上記ＴＦＴアレイ基板であることを特徴とするものである。
本発明の液晶表示装置においては、ＴＦＴの特性バラツキが小さく、ゲート絶縁膜の絶縁破壊が生じにくいＴＦＴアレイ基板を用いているため、画質の均一性や信頼性に優れた液晶表示装置を実現することができる。
【００１５】
【発明の実施の形態】
以下、本発明の一実施の形態を図１ないし図６を参照して説明する。
本実施の形態のＴＦＴ型液晶表示装置は、２枚のガラス基板を対向させ、その間隙に液晶を封入した構造となっており、一方のガラス基板に透明共通電極が形成され、他方のガラス基板には多数の透明画素電極およびＴＦＴが行列状に形成されるとともに各画素電極に電圧を印加するための回路が形成されている。
図１は、本実施の形態のＴＦＴ型液晶表示装置の上記画素電極が形成された側のＴＦＴアレイ基板の等価回路図を示している。
【００１６】
このＴＦＴアレイ基板１は、ｍ行ｎ列の画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）からなるＴＦＴマトリクス部を有しており、その一部を図１に示した。図中、縦横に配列された矩形を１点鎖線によって示したが、これらは各々画素２を表している。
各画素２は、水平方向（列方向）および垂直方向（行方向）に規則正しく配列されているが、これらの画素２の各列に対応しｎ本のソース線Ｓｊ（ｊ＝１〜ｎ）が形成され、さらに画素２の各行に対応しｍ本のゲート線Ｇｉ（ｉ＝１〜ｍ）が形成されている。ここで、各ソース線Ｓｊ（ｊ＝１〜ｎ）は、各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）に信号電圧を供給する線路である。また、ゲート線Ｇｉ（ｉ＝１〜ｍ）は、信号電圧を書き込むためのゲート電圧を各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）に供給する線路である。
【００１７】
各画素ＰＸ（ｉ，ｊ）は、上述の画素電極の他、ＴＦＴ３を有している。このＴＦＴ３においては、ソース電極がソース線Ｓｊに接続され、ゲート電極がゲート線Ｇｉに接続され、ドレイン電極が画素電極に接続されている。画素電極は上述した共通電極との間に液晶を挟んでおり、図１における容量４は、この画素電極と共通電極によって挟まれた液晶容量を表すものである。ＴＦＴ３は、画素２に対する書込みを行うか否か、すなわち、ソース線Ｓｊを介して供給される信号電圧をこの液晶容量４に印加するか否かを切り換えるためのスイッチング素子として機能する。
【００１８】
図２は図１のＴＦＴアレイ基板１のうち、図１における左上の画素２ＰＸ（ｉ−１，ｊ−１）の構成を拡大視したものである。また、図３はこのＴＦＴアレイ基板１を製造する手順を示すプロセスフロー図である。図３中符号ａはＴＦＴ部分の断面構造、符号ｂはソース端子パッド部分の断面構造、符号ｃはゲート端子パッド部分の断面構造をそれぞれ示している。
【００１９】
図２および図３（Ｃ）に示すように、ＴＦＴ３は逆スタガ型のものであり、透明基板５上にゲート配線１８から引き出されたゲート電極６が設けられ、ゲート電極６を覆うようにゲート絶縁膜７が設けられている。ゲート電極６上方のゲート絶縁膜７上にアモルファスシリコンからなる半導体能動膜８が設けられ、ゲート絶縁膜７上から半導体能動膜８上にわたってソース配線１９から引き出されたソース電極９およびドレイン電極１０が設けられている。そして、これらソース電極９、ドレイン電極１０、ゲート電極６等を有するＴＦＴ３を覆うパッシベーション膜１１が設けられ、ドレイン電極１０上のパッシベーション膜１１にコンタクトホール１２が形成されている。さらに、このコンタクトホール１２を通じてドレイン電極１０と電気的に接続されたインジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと記す）からなる画素電極１３が設けられている。なお、ゲート配線１８、ゲート電極６、ソース配線１９、ソース電極９、ドレイン電極１０等の配線層はアルミニウム等の金属で形成されている。
【００２０】
そして、本実施の形態においては、各ＴＦＴ３毎に、ゲート電極６上のゲート配線１８寄りの位置、およびソース電極９上のソース配線１９寄りの位置の双方にダミーホール１４、１５がそれぞれ設けられている。ゲート電極６上のダミーホール１４は、ゲート電極６を覆うゲート絶縁膜７およびパッシベーション膜１１を開口して設けられ、これらの膜７、１１を貫通してゲート電極６の表面に達している。また、ソース電極９上のダミーホール１５は、ソース電極９を覆うパッシベーション膜１１を開口して設けられ、ソース電極９表面に達している。
【００２１】
図２に示すように、ゲート配線１８の端部はＴＦＴマトリクス部の外側（図２における左側）に延在し、各ゲート配線１８を駆動するためのゲートドライバ（図示せず）に接続するゲート端子パッド１６が設けられている。また、ソース配線１９に関しても同様な構成となっており、ソース配線１９の端部はＴＦＴマトリクス部の外側（図２における上側）に延在し、各ソース配線１９に信号を供給するためのソースドライバ（図示せず）に接続するソース端子パッド１７が設けられている。図３（Ｃ）に示すように、ゲート端子パッド１６の箇所では、ゲート配線１８と一体の金属膜からなる下部パッド層２０が設けられ、その上方を覆うゲート絶縁膜７およびパッシベーション膜１１がパッド上方で開口するようにコンタクトホール２１が設けられ、コンタクトホール２１を通じて下部パッド層２０と電気的に接続するＩＴＯからなる上部パッド層２２が設けられている。ソース端子パッド１７の箇所では、ソース配線１９と一体の金属膜からなる下部パッド層２３が設けられ、その上方を覆うパッシベーション膜１１がパッド上方で開口するようにコンタクトホール２４が設けられ、コンタクトホール２４を通じて下部パッド層２３と電気的に接続するＩＴＯからなる上部パッド層２５が設けられている。
【００２２】
次に、上記構成のＴＦＴアレイ基板の製造方法について図３のプロセスフロー図を用いて説明する。
まず、図３（Ａ）に示すように、透明基板５上に金属膜を成膜し、これをパターニングしてゲート電極６およびゲート配線１８（図示せず）を形成する。次に、ゲート電極６を覆うＳｉＮx 膜からなるゲート絶縁膜７を成膜した後、ａ−Ｓｉ膜、ａ−Ｓｉ：ｎ+ 膜を順次成膜し、フォトリソグラフィー技術を用いてこれらａ−Ｓｉ膜、ａ−Ｓｉ：ｎ+ 膜を一括してパターニングすることによりゲート電極６上にゲート絶縁膜７を介してａ−Ｓｉ膜からなる半導体能動膜８を形成する。
【００２３】
次に、全面に金属膜を成膜した後、これをパターニングすることにより金属膜からなるドレイン電極１０、ソース電極９およびソース配線１９（図示せず）を形成し、さらに半導体能動膜８のチャネル部上のａ−Ｓｉ：ｎ+ 膜を除去することによりａ−Ｓｉ：ｎ+ 膜からなるオーミックコンタクト層２６を形成する。その後、全面にパッシベーション膜１１を成膜する。
【００２４】
次に、図３（Ｂ）に示すように、フォトリソグラフィー、ドライエッチング技術を用いて全面に成膜したパッシベーション膜１１をパターニングすることによりドレイン電極１０上のパッシベーション膜１１を開口し、ドレイン電極１０と画素電極１３を電気的に接続するためのコンタクトホール１２を形成する。この際同時に、ソース端子パッド部１７では、下部パッド層２３上のパッシベーション膜１１を開口し、後で形成する上部パッド層２５と下部パッド層２３とを電気的に接続するためのコンタクトホール２４を形成する。また、ゲート端子パッド部１６では、下部パッド層２０上のゲート絶縁膜７およびパッシベーション膜１１を開口し、後で形成する上部パッド層２２と下部パッド層２０とを電気的に接続するためのコンタクトホール２１を形成する。
【００２５】
さらにこの時、図示していないが、ゲート絶縁膜７およびパッシベーション膜１１を貫通してゲート電極６の表面に達するゲート電極６上のダミーホール１４、およびパッシベーション膜１１を貫通してソース電極９の表面に達するソース電極９上のダミーホール１５をそれぞれ形成する。
【００２６】
最後に、図３（Ｃ）に示すように、全面にＩＴＯ膜を成膜し、これをパターニングすることにより画素電極１３、ソース端子パッド１７の上部パッド層２５、ゲート端子パッド１６の上部パッド層２２をそれぞれ形成する。なお、各ダミーホール１４、１５上方の開口部分にはＩＴＯ膜を残してもよいし、残さなくてもよい。このような工程を経て、本実施の形態のＴＦＴアレイ基板が完成する。
【００２７】
次に、上記ＴＦＴアレイ基板１を用いた本実施の形態の液晶表示装置の構成について説明する。
図４（Ａ）および（Ｂ）は本実施の形態のＴＦＴ型液晶表示装置の構成を示すものであり、図４（Ａ）は同装置の平面図、図４（Ｂ）は図４（Ａ）のIV−IV線に沿う断面図である。これらの各図において、符号１は上記構成のＴＦＴアレイ基板であり、画素電極１３、ＴＦＴ３、ソース配線１７およびゲート配線１８等からなるＴＦＴマトリクス部２７が形成されている。なお、このＴＦＴマトリクス部２７は、図１および図２で示した上記構成のものである。したがって、ここでの説明は省略する。
【００２８】
また、符号２８は対向基板であり、ＴＦＴアレイ基板１の各画素電極１３と対向する共通電極（図示せず）が設けられている。これらＴＦＴアレイ基板１および対向基板２８は一定の間隙を隔てて対向しており、その間隙には液晶２９が封入されている。また、符号３０、３０はゲートドライバ、３１、３１、…はソースドライバであり、各々が例えば２４０本の出力端子を有している。
【００２９】
このＴＦＴ型液晶表示装置においては、ＴＦＴマトリクス部２７が例えば９６０本のソース線と９６０本のゲート線とを有している。
これら９６０本のソース線と接続するため、ＴＦＴアレイ基板１には４個のソース３１が外付けされている。一方、ゲート線は９６０本あるため、本来ならば４個のゲートドライバ３０が必要とされるところであるが、本実施の形態ではＴＦＴアレイ基板１上にデマルチプレクサ部３２を設けることでゲートドライバ３０の個数を半分の２個にしている。
このデマルチプレクサ部３２は、ＴＦＴアレイ基板１上にＴＦＴおよび信号配線を形成してなるものである。
【００３０】
本実施の形態のＴＦＴアレイ基板１においては、各ＴＦＴ３のゲート電極６上およびソース電極９上にダミーホール１４、１５をそれぞれ形成したが、図２に示したように、ドレイン電極１０上のコンタクトホール１２の位置とダミーホール１４、１５の位置が充分に近いため、これらコンタクトホール１２とダミーホール１４、１５をドライエッチングにより同時に形成しても、ドライエッチング時に露出するドレイン電極１０、ゲート電極６、ソース電極９の帯電量はほとんど変わらず、電位差が生じることがない。したがって、ＴＦＴ３のソース電極９とドレイン電極１０との間にほとんど電位差がなくなるため、ＴＦＴアレイ基板１上のＴＦＴ３の特性バラツキを小さく抑えることができる。また、ＴＦＴ３近傍のソース配線１９とゲート配線１８が交差する箇所での電位差もほとんどなくなるため、ゲート絶縁膜７の絶縁破壊が生じる恐れをなくすことができる。
【００３１】
図５は、本実施の形態のＴＦＴアレイ基板１において、ＴＦＴ３の基本的な特性としてソース−ゲート間の印加電圧（Ｖgs）とその時に流れるソース−ドレイン間電流（Ｉds）の関係（Ｉ−Ｖ特性）の面内バラツキを調べたものである。
図５において、横軸はＶgs（Ｖ）、縦軸はＩds（Ａ）である。ダミーホール１４、１５を有する本実施の形態のＴＦＴ３の構造を採用した場合、基板上のどのＴＦＴにおいても、ドライエッチング時のプラズマ帯電に起因するソース−ドレイン間の電位差がほとんどなくなるため、Ｉ−Ｖ特性の面内バラツキが充分小さくなることが確認された。
【００３２】
これに対して、従来のＴＦＴアレイ基板を用いて同様のＩ−Ｖ特性の面内バラツキを調べた結果が図６である。ダミーホールを持たない従来のＴＦＴアレイ基板では、基板上のＴＦＴの位置によってドライエッチング時のプラズマ帯電によるソース−ドレイン間電位差が異なるため、Ｉ−Ｖ特性の面内バラツキがかなり大きい。従来から、Ｉ−Ｖ特性の面内バラツキを低減するためにドライエッチング後にアニール処理を導入することが行われているが、本実施の形態のＴＦＴ３の構造はコンタクトホール１２形成用のフォトマスクにダミーホール１４、１５のパターンを追加するだけで容易に形成することができ、アニール処理を行うことなく、Ｉ−Ｖ特性の面内バラツキを低減することができる。
【００３３】
また、本実施の形態の場合、ゲート電極６上のゲート配線１８寄りの位置およびソース電極９上のソース配線１９寄りの位置、すなわち従来のゲート電極パターンおよびソース電極パターンの空いたスペースにダミーホール１４、１５を配置する設計としたため、従来のゲート層のマスクパターンおよびソース・ドレイン層のマスクパターンを設計変更する必要がないという利点も有している。
【００３４】
そして、本実施の形態の液晶表示装置においては、ＴＦＴ３の特性バラツキが小さく、ゲート絶縁膜７の絶縁破壊が生じにくいＴＦＴアレイ基板１を用いているため、画質の均一性や信頼性に優れた液晶表示装置を実現することができる。
【００３５】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施の形態ではゲート電極６上とソース電極９上の双方にダミーホール１４、１５を設けた例を示したが、少なくともいずれか一方の上にダミーホールを設けるようにしてもよい。また、ダミーホールを形成する箇所については、ゲート電極上またはソース電極上に限らず、ドレイン電極上のコンタクトホールに極力近い位置であればゲート配線上またはソース配線上であってもかまわない。
さらに、上記実施の形態では、ソース端子パッド部やゲート端子パッド部に、配線金属からなる下部パッド層上にコンタクトホールを介して電気的に接続するＩＴＯからなる上部パッド層を設けた構造を示したが、配線をドライバに接続するためにコンタクトホールが開口していさえすれば、上部パッド層は必ずしも設けなくてもよい。
【００３６】
【発明の効果】
以上、詳細に説明したように、本発明によれば、少なくともソース電極、配線上またはゲート電極、配線上にダミーホールを設けたことによって、ＴＦＴアレイ基板上のＴＦＴの特性バラツキを小さく抑えたり、ゲート絶縁膜の絶縁破壊を生じにくくする、といった効果を奏することができる。本発明のＴＦＴアレイ基板は、このような従来の問題点を解決することができ、基板の大型化にも適したものとなる。また、従来から、ドライエッチング時のプラズマ帯電による悪影響を排除するためにアニール処理が行われているが、本発明のＴＦＴアレイ基板の構造はコンタクトホール形成用のフォトマスクにダミーホールのパターンを追加するだけで容易に実現することができ、アニール処理を行うことなく、プラズマ帯電によるＴＦＴ特性への悪影響を排除することができる。さらに、本発明の液晶表示装置によれば、ＴＦＴの特性バラツキが小さく、ゲート絶縁膜の絶縁破壊が生じにくいＴＦＴアレイ基板の使用により、画質の均一性や信頼性に優れた液晶表示装置を実現することができる。
【図面の簡単な説明】
【図１】  本発明の一実施の形態であるＴＦＴアレイ基板の等価回路を示す図である。
【図２】  同、ＴＦＴアレイ基板の要部を示す平面図である。
【図３】  同、ＴＦＴアレイ基板の製造方法を工程順を追って示すプロセスフロー図である。
【図４】  本発明の一実施の形態であるＴＦＴ型液晶表示装置の構成を示す図であり、図４（Ａ）は同装置の平面図、図４（Ｂ）は図４（Ａ）のIV−IV線に沿う断面図である。
【図５】  本実施の形態のＴＦＴアレイ基板において、ＴＦＴの電流電圧特性の面内バラツキを調査した結果を示す図である。
【図６】  従来のＴＦＴアレイ基板において、ＴＦＴの電流電圧特性の面内バラツキを調査した結果を示す図である。
【図７】  従来のＴＦＴアレイ基板の要部を示す平面図である。
【符号の説明】
１  ＴＦＴアレイ基板
２  画素
３  ＴＦＴ
５  透明基板
６  ゲート電極
７  ゲート絶縁膜
９  ソース電極
１０  ドレイン電極
１１  パッシベーション膜
１２  コンタクトホール
１３  画素電極
１４，１５  ダミーホール
１６  ゲート端子パッド
１７  ソース端子パッド
１８  ゲート配線
１９  ソース配線
【図１】
0003969510.tif 000002
【図２】
0003969510.tif 000003
【図３】
0003969510.tif 000004
【図４】
0003969510.tif 000005
【図５】
0003969510.tif 000006
【図６】
0003969510.tif 000007
【図７】
0003969510.tif 000008