(57)【特許請求の範囲】
【請求項１】
１フィールド周期の１／ｎの周期で１フィールド分の光電変換を行う固体撮像素子と、
上記固体撮像素子の読出し出力を積算し、蓄積するための加算手段およびメモリと、
上記固体撮像素子から読出された出力を積算する積算手段と、
上記積算手段の積算値が、撮像信号の適正光量に対応する所定のしきい値を越えたときに、上記加算手段の積算動作を実質的に中止する手段と
からなることを特徴とする画像入力装置。
【請求項２】
１フィールド周期の１／ｎの周期で１フィールド分の光電変換を行い、上記１／ｎの周期で非破壊読出しがなされると共に、上記１フィールド周期でリセットされる固体撮像素子と、
上記固体撮像素子からの撮像信号を書き込むためのメモリと、
上記固体撮像素子から読出された出力を積算する積算手段と、
上記積算手段の積算値がしきい値を越えたときに、上記メモリに対する上記撮像信号の書込みを中止する手段と
からなることを特徴とする画像入力装置。
【請求項３】
１フィールド周期の１／ｎの周期で１フィールド分の光電変換を行う固体撮像素子と、
上記固体撮像素子の読出し出力を積算し、蓄積するための加算手段およびメモリと、
上記１／ｎの周期毎に、上記加算手段の出力中の最大値を検出し、ホールドする手段と、
上記最大値が、撮像信号の適正光量に対応する所定のしきい値を越えたときに、上記加算手段の積算動作を実質的に中止する手段と
からなることを特徴とする画像入力装置。
【請求項４】
請求項１または請求項３において、
上記積算動作を実質的に中止する手段は、上記固体撮像素子からの撮像信号に代えて｀0'データを選択する手段からなることを特徴とする画像入力装置。
【請求項５】
１フィールド周期の１／ｎの周期で１フィールド分の光電変換を行い、上記１／ｎの周期で非破壊読出しがなされると共に、上記１フィールド周期でリセットされる固体撮像素子と、
上記固体撮像素子からの撮像信号を書き込むためのメモリと、
上記１／ｎの周期毎に、上記固体撮像素子からの撮像信号の最大値を検出し、ホールドする手段と、
上記最大値がしきい値を越えたときに、上記メモリに対する上記撮像信号の書込みを中止する手段と
からなることを特徴とする画像入力装置。
【請求項６】
請求項２または請求項５において、
上記書込みを中止する手段は、上記メモリの書込みを中止するように制御するライト／リードコントロール手段であることを特徴とする画像入力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、固体撮像素子により被写体を撮影することによって画像を取り込むようにした画像入力装置に関する。
【０００２】
【従来の技術】
従来の固体撮像素子を使用した画像入力装置では、撮像素子側の１フィールドの走査が１／６０秒（ＮＴＳＣ方式の場合）で行われているのが普通であり、この１／６０秒間に撮像素子から信号電荷が取り出されるものである。
【０００３】
【発明が解決しようとする課題】
一般的に、固体撮像素子のダイナミックレンジが狭いために、高輝度の被写体を撮影した場合、撮像信号を飽和させないために、電子シャッターを用いるようにしていた。この電子シャッターは、マニュアル設定のスピードで使われるために、入力光のダイナミックレンジの変化に充分に対応できないという欠点があった。
【０００４】
従って、この発明の目的は、常に適正な光量で撮像することが可能で、固体撮像素子と一体的に集積化が可能な画像入力装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、１フィールド周期の１／ｎの周期で１フィールド分の光電変換を行う固体撮像素子と、
固体撮像素子の読出し出力を積算し、蓄積するための加算手段およびメモリと、
固体撮像素子から読出された出力を積算する積算手段と、
積算手段の積算値が、撮像信号の適正光量に対応する所定のしきい値を越えたときに、加算手段の積算動作を実質的に中止する手段と
からなることを特徴とする画像入力装置である。
【０００８】
請求項１の発明では、１／ｎの周期で読出された撮像信号の積算出力を加算手段およびメモリにより形成する。そして、この撮像信号の積算値が、撮像信号の適正光量に対応する所定のしきい値を越えると、加算手段の積算動作を実質的に中止する。それによって、撮像信号のＳ／Ｎを改善することができ、また、常に適正な光量で撮像すること（オートアイリスの機能）が可能となる。また、回路構成が簡単であり、固体撮像素子と一体的に集積化することが容易である。
【０００９】
請求項２に記載の発明は、１フィールド周期の１／ｎの周期で１フィールド分の光電変換を行い、１／ｎの周期で非破壊読出しがなされると共に、１フィールド周期でリセットされる固体撮像素子と、
固体撮像素子からの撮像信号を書き込むためのメモリと、
固体撮像素子から読出された出力を積算する積算手段と、
積算手段の積算値がしきい値を越えたときに、メモリに対する撮像信号の書込みを中止する手段と
からなることを特徴とする画像入力装置である。
【００１０】
請求項２の発明では、固体撮像素子が１／ｎの周期で読出された撮像信号を積算する機能を有する。この撮像信号の積算値がしきい値を越えると、撮像信号のメモリへの書込みを中止する。それによって、撮像信号のＳ／Ｎを改善することができ、また、常に適正な光量で撮像することが可能となる。また、回路構成が簡単であり、固体撮像素子と一体的に集積化することが容易である。
【００１１】
請求項３に記載の発明は、１フィールド周期の１／ｎの周期で１フィールド分の光電変換を行う固体撮像素子と、
固体撮像素子の読出し出力を積算し、蓄積するための加算手段およびメモリと、
１／ｎの周期毎に、加算手段の出力中の最大値を検出し、ホールドする手段と、
最大値が、撮像信号の適正光量に対応する所定のしきい値を越えたときに、加算手段の積算動作を実質的に中止する手段と
からなることを特徴とする画像入力装置である。
【００１２】
請求項３の発明では、１／ｎの周期で読出された撮像信号の積算出力を加算手段およびメモリにより形成する。そして、この撮像信号の１／ｎの周期毎に検出された最大値が、撮像信号の適正光量に対応する所定のしきい値を越えると、加算手段の積算動作を実質的に中止しする。それによって、撮像信号のＳ／Ｎを改善することができ、また、常に適正な光量で撮像することが可能となる。また、回路構成が簡単であり、固体撮像素子と一体的に集積化することが容易である。
【００１３】
請求項５に記載の発明は、１フィールド周期の１／ｎの周期で１フィールド分の光電変換を行い、１／ｎの周期で非破壊読出しがなされると共に、１フィールド周期でリセットされる固体撮像素子と、
固体撮像素子からの撮像信号を書き込むためのメモリと、
１／ｎの周期毎に、固体撮像素子からの撮像信号の最大値を検出し、ホールドする手段と、
最大値がしきい値を越えたときに、メモリに対する撮像信号の書込みを中止する手段と
からなることを特徴とする画像入力装置である。
【００１４】
請求項５の発明では、固体撮像素子が１／ｎの周期で読出された撮像信号を積算する機能を有する。この撮像信号の１／ｎの周期毎に検出された最大値がしきい値を越えると、撮像信号のメモリへの書込みを中止する。それによって、撮像信号のＳ／Ｎを改善することができ、また、常に適正な光量で撮像することが可能となる。また、回路構成が簡単であり、固体撮像素子と一体的に集積化することが容易である。
【００１５】
【発明の実施の形態】
以下、この発明の実施例について図面を参照しながら詳細に説明する。図１は、この発明の画像入力装置の第１の実施例のブロック図を示す。以下の説明では、説明を容易とするため単板の固体撮像素子を用い、輝度信号のみの処理系を示すが、色分解フィルタを用いてＲＧＢの３要素に入力光を分解し、各色光を別個の固体撮像素子でそれぞれ撮像し、各固体撮像素子に接続された処理系を並列で動作させることでカラー化できることは言うまでもない。また、一つの固体撮像素子上に市松格子の補色フィルタを配置させた単板のカラー撮像素子を用いても良い。
【００１６】
図１に示すように、レンズ１および光学的ローパスフィルタ（以下、ＬＰＦと称する）２を通って固体撮像素子３上に物体像が結像される。固体撮像素子３では、結像された像の光量に応じて信号電荷が蓄積され、１／（６０×ｎ）秒の周期でフィールド走査が行われて、蓄積された信号電荷が読出される。読出された信号電荷は、アンプ４で増幅されて映像信号として出力される。
【００１７】
従来の固体撮像素子においては、ｎの値は１であり、１／６０秒の１フィールドの周期でフィールド走査が行われ、固体撮像素子に結像された像が非常に明るい場合、信号電荷が飽和してしまい、白がつぶれるという欠点があった。この第１の実施例では、固体撮像素子の信号電荷が１／６０秒のｎ倍の速度で読出される。この発明では、ｎの最大値が例えば１０に設定され、（１＜ｎ≦１０）の範囲でｎを適正な値とすることによって、明るい被写体の場合でも撮像信号の飽和が起こることが防止できる。
【００１８】
固体撮像素子３としては、ＣＣＤ（Charge Coupled Device ）、ＣＭＤ（Charge Modulation Device）等を使用できる。固体撮像素子３は、タイミング発生器（ＴＧ）６から供給されるクロック信号によって駆動される。固体撮像素子３に蓄積された信号電荷は、撮像信号として読出され、アンプ４において増幅され、Ａ／Ｄ変換器５へ供給される。Ａ／Ｄ変換器５では、アナログ撮像信号が所定の周波数でサンプリングされ、例えば８ビットのディジタル信号に変換される。Ａ／Ｄ変換器５の出力は、加算器１２およびｍ決定回路１４へ供給される。
【００１９】
上述した固体撮像素子３として用いられるＣＣＤおよびＣＭＤを簡単に説明する。ＣＣＤは、フォトダイオードによって光電変換された信号電荷を、ＣＣＤ転送路を介して順次送りすることで読出すものである。これに対し、ＣＭＤは、光電変換するための各々の画素がトランジスタであり、水平・垂直走査回路により選択された画素から発生した電荷量に応じた信号を電流として読出す。この水平・垂直走査回路を工夫することにより、ＣＭＤでは、読出す画素を自由に選択できるランダムアクセスが可能となる。また、ＣＭＤでは、信号電荷を読出してもリセット動作を行わない限り蓄積電荷は、完全に保存される非破壊読出しが可能である。この第１の実施例では、固体撮像素子３としてＣＭＤを使用した場合、信号電荷が１／（６０×ｎ）秒毎に読出された後に、蓄積電荷を取り除くためのリセット動作を行う必要がある。
【００２０】
加算器１２では、後段のフィールドメモリ１３の一方の出力ポートから読出された出力out １とＡ／Ｄ変換器５からの８ビットのディジタル信号との加算が行われる。フィールドメモリ１３の出力out １は、１／（６０×ｎ）秒をフィールド周期とするデータである。加算器１２は、１フィールド内の同一位置の撮像信号のサンプルを積算する。この積算動作によって、相関がないノイズ成分を低減することができ、撮像信号のＳ／Ｎを改善することができる。フィールドメモリ１３の他方の出力ポートからの出力out ２は、１／６０秒をフィールド周期とする。
【００２１】
加算器１２の加算結果は、フィールドメモリ１３へ供給され、フィールドメモリ１３の読出しアドレスと同一のアドレスに再度記憶される。フィールドメモリ１３は、タイミング発生器６の出力が供給されるライト／リードコントロール回路１１によって制御され、１／６０秒の周期毎に全アドレスのデータが０にリセットされる。フィールドメモリ１３としては、２つの出力の読出し速度が異なることが許容されるメモリ例えばデュアルポートメモリが使用される。
【００２２】
フィールドメモリ１３の入力および出力out １の間に、１／（６０×ｎ）秒の遅延量が存在し、フィールドメモリ１３の入力および出力out ２の間に、１／６０秒の遅延量か存在する。従って、これらの機能を持つような二つのメモリを使用しても良い。また、フィールドメモリ１３の他方の出力ポートから読出された出力out ２は、８ビットよりビット数の多いビット数（Ｎビット）のデータとして出力端子１６から出力されると共に、スケールダウン回路１５へ供給される。従って、出力端子１６から取り出された撮像信号は、固体撮像素子３に固有のダイナミックレンジ以上にダイナミックレンジが拡大された信号である。また、上述したように、Ｓ／Ｎを改善することができる。
【００２３】
スケールダウン回路１５は、ｍ決定回路１４で決定されたｍが供給され、フィールドメモリ１３の出力out ２の各サンプルデータを１／ｍにスケールダウンする。ｍ決定回路１４には、Ａ／Ｄ変換器５からのディジタル信号が供給され、ｍ決定回路１４において、１／６０秒間の全光量が積算される。積算値に基づいて、後段のスケールダウン回路１５で用いられるｍが決定される。
【００２４】
ここで、ｍの求め方の一例を説明する。ｍ決定回路１４で形成された、１／６０秒間の全光量の積算値が所定値以下の場合、ｍを１とし、積算値が所定値以上の場合、積算値に応じてｍを１より大とする。これによって、明るい被写体を撮像した時に、８ビットデータに変換される撮像信号の飽和が防止される。
【００２５】
スケールダウン回路１５では、供給されたＮビットのデータが１／ｍされ、８ビットの画像データが出力端子１７から出力される。出力端子１７に８ビットのＤ／Ａ変換器を接続し、Ｄ／Ａ変換器の出力をディスプレイに供給することによって、撮像画像を表示することができる。また、出力端子１６にＮビットのＤ／Ａ変換器を接続し、Ｄ／Ａ変換器の出力をディスプレイに供給することによって、よりダイナミックレンジが拡大された画像を表示することができ、
図２は、上述した第１の実施例のタイミングチャートを示す。この図２は、ｎ＝ほぼ１０の場合の例である。フィールドＩＤは、１／６０秒の１フィールド周期毎にレベルが反転する。ｎ＝ほぼ１０とされているので、ほぼ１／６００秒の周期で固体撮像素子３から読出された１フィールド分のデータがＡ／Ｄ変換器５から出力される。フィールドメモリ１３の出力out １は、ほぼ１／６００秒の周期を有し、加算器１２においてＡ／Ｄ変換器５からのデータと加算され、加算出力がフィールドメモリ１３へ書込まれる。フィールドメモリ１３の出力out ２およびスケールダウン回路１５の出力は、１／６０秒の周期を有する。また、図２から分かるように、フィールドメモリ１３の出力out ２とｍ決定回路１４（スケールダウン回路１５）の出力は、１／６０秒遅れたデータである。
【００２６】
上述の第１の実施例の動作を説明する。固体撮像素子３から読出されて増幅された映像信号は、Ａ／Ｄ変換器５で例えば８ビットのディジタル信号に変換される。変換されたディジタル信号は、次に、加算器１２で後段のフィールドメモリ１３の出力out １と加算され、加算器１２の出力がフィールドメモリ１３に書込まれる。このようにフィールドメモリ１３に格納される画像データは、ほぼ１／６００秒を周期として積算される。この積算によって、Ｓ／Ｎを改善することができる。
【００２７】
フィールドメモリ１３は、１／６０秒の周期で０にリセットされる。１／６０秒の期間では、１／（６０×ｎ）秒毎に入力されてくるフィールドデータがｎ回積算される。フィールドメモリ１３および加算器１２のビット方向の深さは、ｎの設定によってオーバーフローしないように設定される。フィールドメモリ１３に格納されているデータをスケールダウンしないで読出した出力out ２は、ダイナミックレンジが拡大された撮像信号である。この出力out ２は、８ビットより長いビット数Ｎ例えば１２〜１３ビットのデータである。
【００２８】
さらに、Ａ／Ｄ変換器５からのディジタル撮像信号が光量を積算するブロック（ｍ決定回路１４）にも入力されており、１／６０秒間の全光量が積算される。この積算値に基づいて、後段のｍが決定される。例えば、明るい画面であって、全光量が大きい場合、ｍは、ｎに近い大きい値に設定される。一方、暗い画面であって、全光量が小さい場合には、ｍは、１あるいは１に近いより小さい値に設定され、フィールドメモリ内に積算された値に近いデータで出力される。以上のように、ｍの決定は、スケールダウンされた出力が８ビットに収まるように全光量に基づいてなされる。
【００２９】
上述した第１の実施例では、１フィールド（１／６０秒）分の全光量が積算されて、その積算値に応じて係数（１／ｍ）が求められているが、画面全体の平均的な光量で係数（１／ｍ）を求めることも可能である。また、上述した第１の実施例では、１フィールド分の全光量、すなわち画面全体の全光量から係数を求めているが、画面の１部、例えば画面の中央部分のみの光量によって制御しても良い。
【００３０】
図３は、この発明の第２の実施例のブロック図を示す。上述した第１の実施例と同一機能の部分には、同一の参照符号を付し、その説明を省略する。上述した第１の実施例で用いられるｍ決定回路１４およびスケールダウン回路１５の代わりに、この第２の実施例は、選択回路２２、加算器２３、比較器２４およびＤフリップフロップ２５を用いる。また、固体撮像素子３として、ＣＣＤまたはＣＭＤが使用される。
【００３１】
図３に示すように、Ａ／Ｄ変換器５の出力が加算器２３に一方の入力として供給され、加算器２３の出力が加算器２３の他方の入力として供給される。加算器２３の入力と出力とでは、１クロックの時間差があり、加算器２３では、１クロック毎に光量が積算される。加算器２３の出力が比較器２４に供給される。比較器２４では、積算された光量としきい値ｔｈが比較される。その比較結果は、Ｄフリップフロップ２５へ供給される。Ｄフリップフロップ２５は、比較結果を１／（６０×ｎ）秒毎に発生するクロックによって取り込む、このＤフリップフロップ２５の出力が選択回路２２へ選択制御信号として供給される。
【００３２】
選択回路２２では、選択制御信号に応答して、Ａ／Ｄ変換器５からの８ビットのディジタル信号と、`0' データとの一方を選択的に出力する。選択回路２２の代わりにゲート回路を使用しても良い。加算器２６では、選択回路２２からのデータと後段のフィールドメモリ２７からの出力out １とが加算され、その加算結果は、フィールドメモリ２７の同一のアドレスに書込まれる。ｍ回目の１／（６０×ｎ）秒の周期のとき、積算値がしきい値ｔｈに達したとすると、適正な光量であると判断される。ｍの値によるが、フィールドメモリ２７の出力を積算するので、撮像信号のＳ／Ｎを改善することができる。
【００３３】
このｍ／（６０×ｎ）秒の走査の終了以降は、選択回路２２から加算器２６に対して、`0' データが出力される。言い換えると、加算器２６への入力が切断され、それ以降の加算は行われなくなる。フィールドメモリ２７の出力out ２は、最適な入力光のデータとして１／６０秒周期で出力端子２８から出力される。フィールドメモリ２７は、上述のフィールドメモリ１３と同様のものである。
【００３４】
図４は、上述した第２の実施例のｎ＝ほぼ１０の場合のタイミングチャートを示す。フィールドＩＤは、１／６０秒のフィールド周期毎にレベルが反転する。固体撮像素子３からフィールド周期がほぼ１／６００秒の撮像信号が発生する。この撮像信号がＡ／Ｄ変換器５によりディジタル化され、ほぼ１／６００秒の周期の出力（Ａ／Ｄ out）が発生する。このＡ／Ｄ変換器５の出力が選択回路２２を介して加算器２６に供給される。加算器２６において、フィールドメモリ２７の出力out １と加算され、加算出力がフィールドメモリ２７へ書込まれる。
【００３５】
Ｄフリップフロップ２５には、ほぼ１／６００秒毎に比較器２４の比較出力が取り込まれ、Ｄフリップフロップ２５の出力（選択制御信号）に応じて、Ａ／Ｄ変換器５の出力（８ビットのディジタル信号）および`0' データの一方が選択される。一例として、選択制御信号がハイレベルのとき、Ａ／Ｄ変換器５の出力が選択され、これがローレベルのとき、`0' データが選択される。
【００３６】
このように、選択制御信号がローレベルとなった場合、`0' データが選択回路２２から出力されるため、選択制御信号がローレベルとなって以降、フィールドメモリ２７の入力および出力out １は、積算値（１＋２＋３）の状態が連続する。１／６０秒の期間の最後のほぼ１／６００秒の期間にフィールドメモリ２７に書込まれたデータが次の１／６０秒の期間で読出され、フィールドメモリ２７の出力out ２が発生する。
【００３７】
図５は、この発明の第３の実施例のブロック図を示す。上述した第１および第２の実施例と対応する部分には、同一の参照符号を付し、その説明を省略する。第３の実施例では、固体撮像素子３１が上述したＣＭＤである。固体撮像素子（ＣＭＤ）３１から信号電荷が１／（６０ｎ）秒をフィールド周期として非破壊で読出される。（ｎ＝ほぼ１０）であれば、固体撮像素子３１では、ほぼ１／６００秒毎に信号電荷（すなわち、輝度値）が積算される。さらに、１／６０秒毎に固体撮像素子３１がリセットされる。積算された輝度値は、増幅された後、Ａ／Ｄ変換器５により８ビットのディジタル信号へ変換される。Ａ／Ｄ変換器５の出力が加算器２３およびフィールドメモリ３３へ供給される。
【００３８】
固体撮像素子３１が積算機能を有するので、フィールドメモリ３３の出力を積算することが必要ない。フィールドメモリ３３の出力ポートから、出力端子３４にディジタル画像信号が取り出される。加算器２３は、第２の実施例と同様に、全データを積算し、積算値が比較器２４でしきい値ｔｈと比較される。比較出力がＤフリップフロップ２５に取り込まれ、Ｄフリップフロップ２５からメモリ制御信号が出力される。
【００３９】
Ｄフリップフロップ２５からのメモリ制御信号は、ライト／リードコントロール回路３２に供給される。ライト／リードコントロール回路３２は、フィールドメモリ３３の書込み動作／読出し動作を制御する。ライト／リードコントロール回路３２の制御によって、フィールドメモリ３３は、Ａ／Ｄ変換器５から供給される８ビットのディジタル信号を記憶し、フィールドメモリ３３から読出したディジタル画像信号が出力端子３４に最適な入力光のデータとして出力される。ライト／リードコントロール回路３２は、Ｄフリップフロップ２５からのメモリ制御信号に応答して、フィールドメモリ３３がオーバーフローしそうになると、フィールドメモリ３３の書込み動作を中止する。固体撮像素子３１における積算動作によって、撮像信号のＳ／Ｎを改善することができる。
【００４０】
図６は、上述した第３の実施例のｎ＝ほぼ１０の場合のタイミングチャートを示す。フィールドＩＤは、１／６０秒のフィールド周期毎にレベルが反転する。固体撮像素子３１がＣＭＤであり、ほぼ１／６００秒を周期として非破壊で読出しがなされる。従って、固体撮像素子３１によって輝度値が積算される。積算された輝度値がＡ／Ｄ変換器５によりディジタル化され、ほぼ１／６００秒の周期の出力（Ａ／Ｄ out）が発生する。このＡ／Ｄ変換器５の出力がフィールドメモリ３３に供給される。Ａ／Ｄ変換器５の出力とフィールドメモリ３３の入力データは、同一である。
【００４１】
比較器２４では、加算器２３からの積算値をしきい値ｔｈと比較し、積算値としきい値ｔｈとの比較出力の状態に応じたメモリ制御信号がＤフリップフロップ２５から発生する。積算値がしきい値ｔｈ以上となると、入力光量が適正値に到達したものと判断され、比較出力が反転し、メモリ制御信号が反転する。例えば積算値がしきい値ｔｈ以上となると、比較出力、メモリ制御信号がハイレベルからローレベルに変化する。
【００４２】
このメモリ制御信号を受け取ったライト／リードコントロール回路３２によって、フィールドメモリ３３の書込み動作が中止される。図６に示すように、比較出力がローレベルとなり、ほぼ１／６００秒周期のクロックと同期してメモリ制御信号がローレベルとなると、これ以降の書込みが中止される。従って、フィールドメモリ３３の入力が積算されていても、フィールドメモリ３３への書込みがされず、その内容は、（１＋２＋３）の値にホールドされる。このフィールドメモリ３３の内容は、出力out １として、次の１／６０秒の期間で読出される。
【００４３】
図７は、この発明の第４の実施例を示す。上述した第２の実施例（図３）と対応する部分には、同一の参照符号を付して示す。第２の実施例と同様に、固体撮像素子３として、ＣＣＤまたはＣＭＤが使用され、固体撮像素子３から１／（６０ｎ）秒の周期で撮像信号が読出される。そして、Ａ／Ｄ変換器５によりディジタル信号に変換された撮像信号が選択回路２２に供給される。選択回路２２は、Ａ／Ｄ変換器５の出力および`0' データの一方を選択する。加算器２６は、フィールドメモリ２７から１／（６０ｎ）秒周期で読出されたデータと選択回路２２の出力とを加算し、加算出力をフィールドメモリ２７に書込む。選択回路２２の代わりにゲート回路を使用することができる。
【００４４】
加算器２６からの積算出力が最大値検出回路を構成する比較器４１の一方の入力およびレジスタ４２に供給される。最大値検出回路は、１／（６０ｎ）秒の周期毎に加算器２６の出力中の最大値を検出し、ホールドする。最大値検出回路は、比較器４１と、レジスタ４２と、ＡＮＤゲート４３とからなる。ＡＮＤゲート４３の出力がレジスタ４２のリセット端子に供給される。リセット端子がローレベルの場合に、レジスタ４２がクロックに同期して入力サンプルを取り込むことが可能とされる。このレジスタ４２の出力が比較器４１にその他方の入力として供給されると共に、比較器４４に供給される。比較器４１は、加算器２６の出力のサンプル値とレジスタ４２に蓄えられているサンプル値とを比較する。
【００４５】
ＡＮＤゲート４３には、比較器４１の出力とタイミング発生器６からのリセット信号とが供給される。リセット信号は、１／（６０ｎ）秒毎にローレベルとなり、レジスタ４２が１／（６０ｎ）秒の周期の最初のサンプルデータを取り込むことを可能とする。すなわち、ＡＮＤゲート４３の出力は、入力の取り込みをレジスタ４２が選択的に行うことを可能とする入力イネーブル信号として働く。ＡＮＤゲート４３の出力がハイレベルの場合では、レジスタ４２が入力を取り込まない。
【００４６】
１／（６０ｎ）秒の最初のサンプルをレジスタ４２が取り込み、次に入力されるサンプル値とレジスタ４２に取り込まれたサンプル値とが比較される。次に入力されるサンプル値が最初のサンプル値より大きいと、比較器４１の出力がローレベルとなり、次に入力されるサンプル値がレジスタ４２に取り込まれる。このようにして、１／（６０ｎ）秒の周期の最後のサンプルが比較器４１およびレジスタ４２に供給された時点において、レジスタ４２には、この周期中の最大値がホールドされる。
【００４７】
この最大値が比較器４４に供給され、しきい値ｔｈと比較される。比較器４４の比較出力は、最大値がしきい値ｔｈ以上になると、ハイレベルからローレベルに変化する。比較出力がＤフリップフロップ４５に供給され、１／（６０ｎ）秒周期のタイミング信号に同期したものとされる。Ｄフリップフロップ４５から出力される選択制御信号により選択回路２２が制御される。選択制御信号がハイレベルからローレベルに変化すると、選択回路２２が`0' データを選択して加算器２６に供給し、積算動作が停止する。複数回数の積算がなされる時には、撮像信号のＳ／Ｎを改善することができる。
【００４８】
図８は、（ｎ＝ほぼ１０）の場合の第４の実施例の動作を示すタイミングチャートである。ほぼ１／６００秒毎に検出された最大値がしきい値ｔｈ以上になると（例えば図８に示すように、３回目のほぼ１／６００秒の周期）、比較器４４の比較出力がローレベルに立ち下がり、次に、選択制御信号がローレベルに立ち下がる。すなわち、入力光量が適正値になったことが検出される。従って、第４回目のほぼ１／６００秒の周期からは、フィールドメモリ２７に入力されるデータの積算が行われず、入力およびその出力out １が（１＋２＋３）の状態にホールドされる。このフィールドメモリ２７の内容が次の１／６０秒の周期で読出される。
【００４９】
図９は、この発明の第５の実施例を示す。上述した第３の実施例（図５）と対応する部分には、同一の参照符号を付して示す。第３の実施例と同様に、固体撮像素子３１として、ＣＭＤが使用され、固体撮像素子３１から１／（６０ｎ）秒の周期で撮像信号が非破壊で読出される。１／（６０ｎ）秒の周期の撮像信号が固体撮像素子３１において積算される。固体撮像素子３１は、１／６０秒毎にリセットされる。そして、Ａ／Ｄ変換器５によりディジタル信号に変換された撮像信号がフィールドメモリ３３に供給されると共に、最大値検出回路に供給される。
【００５０】
上述した第４の実施例と同様に、最大値検出回路は、比較器４１と、レジスタ４２と、ＡＮＤゲート４３とからなり、１／（６０ｎ）秒間の撮像信号中の最大値を検出し、ホールドする。この最大値が比較器４４に供給され、しきい値ｔｈと比較され、その比較出力がＤフリップフロップ４５に供給され、１／（６０ｎ）秒周期のタイミング信号に同期したものとされる。Ｄフリップフロップ４５から出力されるメモリ制御信号によりライト／リードコントロール回路３２が制御される。すなわち、メモリ制御信号がハイレベルからローレベルに変化すると、フィールドメモリ３３に対する撮像信号の書込みが中止される。固体撮像素子３１において、複数回数の積算がなされた撮像信号を出力する場合では、撮像信号のＳ／Ｎを改善することができる。
【００５１】
図１０は、（ｎ＝ほぼ１０）の場合の第５の実施例の動作を示すタイミングチャートである。ほぼ１／６００秒毎に検出された撮像信号の最大値がしきい値ｔｈ以上になると（例えば図１０に示すように、３回目のほぼ１／６００秒の周期）、比較器４４の比較出力がローレベルに立ち下がり、次に、メモリ制御信号がローレベルに立ち下がる。すなわち、入力光量が適正値になったことが検出される。従って、第４回目のほぼ１／６００秒の周期からは、フィールドメモリ３３に対する撮像信号の書込みが行われず、その出力out １が（１＋２＋３）の状態にホールドされる。このフィールドメモリ３３の内容が次の１／６０秒の周期で読出される。
【００５２】
なお、以上の説明では、フィールド周期が（１／６０）秒の場合について説明したが、これが（１／５０）秒等の場合に対してもこの発明を適用することができる。
【００５３】
【発明の効果】
この発明に依れば、１／（６０×ｎ）秒を１フィールドの周期とする撮像信号を積算するようになし、入力光量に応じて積算された撮像信号をスケールダウンし、またはｎの値を制御することによって、常に適正な光量の撮像を行うことが可能となる。また、この発明は、撮像信号を積算することによって、Ｓ／Ｎを改善することができる。さらに、この発明は、このような適正な光量での撮像信号を生成する機能（オートアイリス機能）をディジタル信号処理によって行うので、固体撮像素子と一体化して集積することが容易であり、構造が簡単である。
【図面の簡単な説明】
【図１】この発明の画像入力装置の第１の実施例を示すブロック図である。
【図２】この発明の画像入力装置の第１の実施例のタイミングチャートである。
【図３】この発明の画像入力装置の第２の実施例を示すブロック図である。
【図４】この発明の画像入力装置の第２の実施例のタイミングチャートである。
【図５】この発明の画像入力装置の第３の実施例を示すブロック図である。
【図６】この発明の画像入力装置の第３の実施例のタイミングチャートである。
【図７】この発明の画像入力装置の第４の実施例を示すブロック図である。
【図８】この発明の画像入力装置の第４の実施例のタイミングチャートである。
【図９】この発明の画像入力装置の第５の実施例を示すブロック図である。
【図１０】この発明の画像入力装置の第５の実施例のタイミングチャートである。
【符号の説明】
１・・・レンズ、２・・・光学的ローパスフィルタ、３・・・固体撮像素子、４・・・アンプ、５・・・Ａ／Ｄ変換器、６・・・タイミング発生器、１１・・・ライト／リードコントロール回路、１２・・・加算器、１３・・・フィールドメモリ、１４・・・ｍ決定回路、１５・・・スケールダウン回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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