(57)【特許請求の範囲】
【請求項１】
急峻な波形を持つ入力信号に応答して緩やかな波形を持つ信号を出力端子に出力する第１のドライブ回路と、
前記出力端子に接続され、前記第１のドライブ回路よりも出力インピーダンスが低く設定された第２のドライブ回路と
を備えた出力バッファ回路の制御方法であって、
前記第１のドライブ回路の出力信号を遅延した遅延信号に基づき、前記第１のドライブ回路が出力信号を充分に変化させた後に前記第２のドライブ回路を駆動するようにしたことを特徴とする出力バッファ回路の制御方法。
【請求項２】
急峻な波形を持つ入力信号に応答して緩やかな波形を持つ信号を出力端子に出力する第１のドライブ回路と、
前記出力端子に接続され、前記第１のドライブ回路よりも出力インピーダンスが低く設定された第２のドライブ回路と、
前記第１のドライブ回路の出力信号を遅延した遅延信号を出力する遅延回路と、
前記入力信号と前記遅延信号に基づいて、前記第１のドライブ回路が出力信号を充分に変化させた後に前記第２のドライブ回路を駆動するべく制御信号を生成する制御回路と、
を備えたことを特徴とする出力バッファ回路。
【請求項３】
前記第１のドライブ回路は、第１の電源と出力端子との間に接続された第１の出力トランジスタと、第２の電源と出力端子との間に接続された第２の出力トランジスタとを備え、第１及び第２の出力トランジスタは入力信号に基づいて制御端子に印加される急峻な波形を持つ信号に応答して緩やかな波形を持つ信号を出力するように設定され、
前記第２のドライブ回路は、第１の電源と出力端子との間に接続され第３の出力トランジスタと、第２の電源と出力端子との間に接続された第４の出力トランジスタとを備え、第３及び第４の出力トランジスタは前記第１及び第２の出力トランジスタよりも低いインピーダンスを持つように設定されたことを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
前記制御回路は、
前記第１の出力トランジスタを前記入力信号に基づいてオン状態に制御し、前記第３の出力トランジスタを前記遅延信号に基づいてオン状態に制御し、前記第１及び第３の出力トランジスタを前記入力信号に基づいてオフ状態に制御し、
前記第２の出力トランジスタをオン状態に制御した後、前記第４の出力トランジスタをオン状態に制御し、前記第２及び第４の出力トランジスタを前記入力信号に基づいてオフ状態に制御する
ことを特徴とする請求項３に記載の出力バッファ回路。
【請求項５】
前記第２のドライブ回路は、それぞれ異なるインピーダンスに設定された複数の副ドライブ回路から構成され、
前記複数の副ドライブ回路のうちの少なくとも一つを選択して出力インピーダンスを変更可能に構成した、ことを特徴とする請求項２に記載の出力バッファ回路。
【請求項６】
第１のドライブ回路と、
前記第１のドライブ回路よりも出力インピーダンスが低く設定された第２のドライブ回路と、
を備えた出力バッファ回路であって、
前記第１のドライブ回路は、入力信号に応答して第１のレベルをもつ第１の出力信号を出力し、
前記第２のドライブ回路は、前記第１の出力信号を遅延させることで生成されたドライブ信号に応答して、前記第１のレベルをもつ第２の出力信号を出力すること
を特徴とする出力バッファ回路。
【請求項７】
入力信号に応答して第１のレベルをもつ第１の出力信号を出力する第１のドライブ回路と、
前記第１のドライブ回路よりも出力インピーダンスが低く設定された第２のドライブ回路と、
前記第２のドライブ回路から前記第１のレベルをもつ第２の出力信号を出力させるための制御信号を、前記第１の出力信号を遅延させることで生成する制御回路と、
を備えたことを特徴とする出力バッファ回路。
【請求項８】
第１のドライブ回路と該第１のドライブ回路よりも出力インピーダンスが低く設定された第２のドライブ回路とを備える出力バッファ回路を制御する出力バッファ回路の制御方法であって、
前記第１のドライブ回路を使用して、入力信号に応答して第１のレベルを持つ第１の出力信号を生成し、
前記第１の出力信号を遅延させてドライブ信号を生成し、
前記ドライブ信号に応答して前記第２のドライブ回路に前記第１のレベルをもつ第２の出力信号を出力させること
を特徴とする出力バッファ回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は緩やかな立ち上がり・立ち下がり波形を持つ出力信号を出力するとともに、出力インピーダンスが低く設定された出力バッファ回路に関するものである。
【０００２】
近年、半導体集積回路装置には、その出力信号の遷移時間（立ち上がり時間・立ち下がり時間）が長い特性を持つ出力バッファ回路が設けられているものがある。例えば、コンピュータとキーボードの接続に用いられるＵＳＢ(Universal Serial Bus)等のように、低速なデータ転送を行うインタフェースには、信号波形の立ち上がり・立ち下がり時間を長くすることで、バスケーブルに不要輻射防止用のシールドを不用にしている。この様な出力バッファ回路において、プロセス等の要因による遷移時間のバラツキ低減が望まれている。
【０００３】
【従来の技術】
図６は、従来の出力バッファ回路の回路図である。
出力バッファ回路１１は、ドライブ回路１２、第１及び第２制御回路１３，１４を備えている。
【０００４】
ドライブ回路１２は、高電位電源ＶＤＤと出力端子１５の間に接続されたＰチャネルＭＯＳトランジスタＴＰ１と、低電位電源ＶＳＳと出力端子１５の間に接続されたＮチャネルＭＯＳトランジスタＴＮ１とから構成されている。両トランジスタＴＰ１，ＴＮ１のゲートはそれぞれ第１及び第２制御回路１３，１４に接続されている。
【０００５】
第１制御回路１３は、高電位電源ＶＤＤと出力トランジスタＴＰ１のゲートとの間に接続されたＰＭＯＳトランジスタＴＰ２と、低電位電源ＶＳＳと出力トランジスタＴＰ１のゲートとの間に直列接続された２つのＮＭＯＳトランジスタＴＮ２，ＴＮ３を備えている。各トランジスタＴＰ２，ＴＮ２，ＴＮ３のゲートには外部入力信号ＶＩＮが印加され、それに応答して制御信号ＶＰを出力トランジスタＴＰ１のゲートに供給する。
【０００６】
第２制御回路１４は、高電位電源ＶＤＤと出力トランジスタＴＮ１のゲートとの間に直列接続された２つのＰＭＯＳトランジスタＴＰ３，ＴＰ４と、低電位電源ＶＳＳと出力トランジスタＴＮ１のゲートとの間に接続されたＮＭＯＳトランジスタＴＮ４を備えている。各トランジスタＴＰ３，ＴＰ４，ＴＮ４のゲートには外部入力信号ＶＩＮが印加され、それに応答して制御信号ＶＮを出力トランジスタＴＮ１のゲートに供給する。
【０００７】
ドライブ回路１２の両トランジスタＴＰ１，ＴＮ１は、出力端子１５から見て低いインピーダンスを持つように、それぞれ大きなトランジスタサイズ（ゲート幅）に形成されている。従って、出力端子１５からの外部出力信号ＶＯＵＴが極めて緩やかな立ち上がり波形を持つように、第１制御回路１３は、直列に接続されたＮチャネルＭＯＳトランジスタＴＮ２，ＴＮ３により低電位電源ＶＳＳに流れ込む電流量を制御し、緩やかな立ち下がり波形を持つ制御信号ＶＰを生成する。
また、外部出力信号ＶＯＵＴが極めて緩やかな立ち下がり波形を持つように、第２制御回路１４は、直列に接続されたＰチャネルＭＯＳトランジスタＴＰ３，ＴＰ４により高電位電源ＶＤＤから流れ出す電流量を制御し、緩やかな立ち上がり波形を持つ制御信号ＶＮを生成する。
【０００８】
即ち、出力信号ＶＯＵＴの波形を緩やかな遷移とするための手段として、第１及び第２制御回路１３，１４は、出力トランジスタＴＰ１及びＴＮ１のゲートに印加する制御信号ＶＰ，ＶＮの波形遷移時間を制御している。
【０００９】
【発明が解決しようとする課題】
ところで、出力信号ＶＯＵＴの波形（立ち上がり時間及び立ち下がり時間）は、規格によりその最小値及び最大値が規定されている。しかしながら、製造プロセスのバラツキによる第１及び第２制御回路１３，１４の各トランジスタＴＰ２〜ＴＰ４，ＴＮ２〜ＴＮ４のサイズ，第１及び第２制御回路１３，１４と出力トランジスタＴＰ１，ＴＮ２の間の配線容量のバラツキ、電源電圧源のバラツキ、温度変化等の要因は、制御信号ＶＰ，ＶＮの波形に大きな影響を与える。これにより、外部出力信号ＶＯＵＴの波形（立ち上がり時間及び立ち下がり時間）のバラツキが大きくなり、それらが規格から外れる場合があった。
【００１０】
本発明は上記問題点を解決するためになされたものであって、その目的は遷移時間のバラツキが少ない信号を出力することのできる出力バッファ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、急峻な波形を持つ入力信号に応答して緩やかな波形を持つ信号を出力端子に出力する第１のドライブ回路と、前記出力端子に接続され、前記第１のドライブ回路よりも出力インピーダンスが低く設定された第２のドライブ回路とを備えた出力バッファ回路の制御方法であって、前記第１のドライブ回路の出力信号を遅延した遅延信号に基づき、前記第１のドライブ回路が出力信号を充分に変化させた後に前記第２のドライブ回路を駆動するようにした。これにより、第１ドライブ回路にて緩やかな波形を持つ出力信号を出力するとともに、第２ドライブ回路にて出力信号の静的状態において低インピーダンス特性を実現することができる。
【００１２】
請求項２に記載の発明は、急峻な波形を持つ入力信号に応答して緩やかな波形を持つ信号を出力端子に出力する第１のドライブ回路と、前記出力端子に接続され、前記第１のドライブ回路よりも出力インピーダンスが低く設定された第２のドライブ回路と、前記第１のドライブ回路の出力信号を遅延した遅延信号を出力する遅延回路と、前記入力信号と前記遅延信号に基づいて、前記第１のドライブ回路が出力信号を充分に変化させた後に前記第２のドライブ回路を駆動するべく制御信号を生成する制御回路とを備えている。これにより、第１のドライブ回路にて緩やかな波形を持つ出力信号を出力するとともに、出力信号の静的状態において第２のドライブ回路にて低インピーダンス特性を実現することができる。
【００１３】
請求項３に記載の発明のように、前記第１のドライブ回路は、第１の電源と出力端子との間に接続された第１の出力トランジスタと、第２の電源と出力端子との間に接続された第２の出力トランジスタとを備え、第１及び第２の出力トランジスタは入力信号に基づいて制御端子に印加される急峻な波形を持つ信号に応答して緩やかな波形を持つ信号を出力するように設定され、前記第２のドライブ回路は、第１の電源と出力端子との間に接続され第３の出力トランジスタと、第２の電源と出力端子との間に接続された第４の出力トランジスタとを備え、第３及び第４の出力トランジスタは前記第１及び第２の出力トランジスタよりも低いインピーダンスを持つように設定されている。これにより、第１及び第２の出力トランジスタにより出力信号の立ち上がり波形及び立ち下がり波形を緩やかにするとともに、第３及び第４の出力トランジスタにより低インピーダンス特性を実現できる。
【００１４】
制御回路は、請求項４に記載の発明のように、前記第１の出力トランジスタを前記入力信号に基づいてオン状態に制御し、前記第３の出力トランジスタを前記遅延信号に基づいてオン状態に制御し、前記第１及び第３の出力トランジスタを前記入力信号に基づいてオフ状態に制御し、前記第２の出力トランジスタをオン状態に制御した後、前記第４の出力トランジスタをオン状態に制御し、前記第２及び第４の出力トランジスタを前記入力信号に基づいてオフ状態に制御する。
【００１５】
第２のドライブ回路は、請求項５に記載の発明のように、それぞれ異なるインピーダンスに設定された複数の副ドライブ回路から構成され、前記複数の副ドライブ回路のうちの少なくとも一つを選択して出力インピーダンスを変更可能に構成した。
請求項６に記載の発明は、第１のドライブ回路と、前記第１のドライブ回路よりも出力インピーダンスが低く設定された第２のドライブ回路と、を備えた出力バッファ回路であって、前記第１のドライブ回路は、入力信号に応答して第１のレベルをもつ第１の出力信号を出力し、前記第２のドライブ回路は、前記第１の出力信号を遅延させることで生成されたドライブ信号に応答して、前記第１のレベルをもつ第２の出力信号を出力するようにした。
請求項７に記載の発明は、入力信号に応答して第１のレベルをもつ第１の出力信号を出力する第１のドライブ回路と、前記第１のドライブ回路よりも出力インピーダンスが低く設定された第２のドライブ回路と、前記第２のドライブ回路から前記第１のレベルをもつ第２の出力信号を出力させるための制御信号を、前記第１の出力信号を遅延させることで生成する制御回路と、を備えている。
請求項８に記載の発明は、第１のドライブ回路と該第１のドライブ回路よりも出力インピーダンスが低く設定された第２のドライブ回路とを備える出力バッファ回路を制御する出力バッファ回路の制御方法であって、前記第１のドライブ回路を使用して、入力信号に応答して第１のレベルを持つ第１の出力信号を生成し、前記第１の出力信号を遅延させてドライブ信号を生成し、前記ドライブ信号に応答して前記第２のドライブ回路に前記第１のレベルをもつ第２の出力信号を出力させるようにした。
【００１６】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
【００１７】
図１は、本実施形態の出力バッファ回路２１の回路図である。
この出力バッファ回路２１は、第１及び第２ドライブ回路２２，２３、第１及び第２制御回路２４，２５、及び遅延回路２６を備え、入力端子２７からの外部入力信号ＶＩＮに応答し、所定の規格に対応した緩やかな立ち上がり波形及び立ち下がり波形を持つ外部出力信号ＶＯＵＴを出力端子２８から出力する特性を持つとともに、出力端子２８から見て低いインピーダンス特性を持つ。
【００１８】
第１ドライブ回路２２は、所定の規格に対応した緩やかな立ち上がり波形及び立ち下がり波形を持つ外部出力信号ＶＯＵＴを出力する特性のために設けられ、第２ドライブ回路２３は、低いインピーダンス特性のために設けられている。
【００１９】
第１ドライブ回路２２は、高電位電源ＶＤＤと出力端子２８との間に接続されたＰチャネルＭＯＳトランジスタよりなる第１出力トランジスタＴ１と、低電位電源ＶＳＳと出力端子２８との間に接続されたＮチャネルＭＯＳトランジスタよりなる第２出力トランジスタＴ２とから構成されている。両出力トランジスタＴ１，Ｔ２は、入力信号の急峻な変化に対応して外部出力信号ＶＯＵＴが緩やかな立ち上がり波形及び立ち下がり波形となるように、即ち、高いインピーダンスを持つように設定されたそれぞれのトランジスタサイズ（ゲート幅）に形成されている。第１出力トランジスタＴ１のゲートには第１制御回路２４から第１制御信号Ｓ１が印加され、第２出力トランジスタＴ２のゲートには第１制御回路２４から第２制御信号Ｓ２が印加されている。
【００２０】
第２ドライブ回路２３は、高電位電源ＶＤＤと出力端子２８との間に接続されたＰＭＯＳトランジスタよりなる第３出力トランジスタＴ３と、低電位電源ＶＳＳと出力端子２８との間に接続されたＮＭＯＳトランジスタよりなる第４出力トランジスタＴ４とから構成されている。両出力トランジスタＴ３，Ｔ４は、外部出力信号ＶＯＵＴの静的状態において低いインピーダンス特性のために設定されたそれぞれのトランジスタサイズ（ゲート幅）に形成されている。第３出力トランジスタＴ３のゲートには第２制御回路２５から第３制御信号Ｓ３が印加され、第４出力トランジスタＴ４のゲートには第２制御回路２５から第４制御信号Ｓ４が印加されている。
【００２１】
第１制御回路２４は、２つのインバータ回路３１，３２から構成されている。第１インバータ回路３１は外部入力信号ＶＩＮに応答してその信号ＶＩＮを論理反転した第１制御信号Ｓ１を出力する。第２インバータ回路３２は、外部入力信号ＶＩＮに応答してその信号ＶＩＮを論理反転した第２制御信号Ｓ２を出力する。
【００２２】
第２制御回路２５は、ナンド回路３３とノア回路３４とから構成されている。ナンド回路３３は、外部入力信号ＶＩＮと遅延回路２６から遅延信号ＳＤが入力され、両信号ＶＩＮ，ＳＤを否定論理積演算して生成した第３制御信号Ｓ３を出力する。ノア回路３４は、外部入力信号ＶＩＮと遅延回路２６から遅延信号ＳＤが入力され、両信号ＶＩＮ，ＳＤを否定論理和演算して生成した第４制御信号Ｓ４を出力する。
【００２３】
遅延回路２６は、直列接続された偶数段（本実施形態では４段）のインバータ回路３５〜３８から構成されている。初段のインバータ回路３５には外部出力信号ＶＯＵＴが入力され、最終段のインバータ回路３８から遅延信号ＳＤが出力される。このように構成された遅延回路２６は、外部出力信号ＶＯＵＴをインバータ回路３５〜３８の段数に応じて所定時間遅延させ、その遅延信号ＳＤを出力する。
【００２４】
インバータ回路３５〜３８の段数は、第１ドライブ回路２２の特性に対応して、第１ドライブ回路２２が動作してから所定時間遅れて第２ドライブ回路２３が動作するように設定される。即ち、第１ドライブ回路２２による外部出力信号ＶＯＵＴの波形は、その第１ドライブ回路２２の出力トランジスタＴ１，Ｔ２が高インピーダンス特性であることから、極めて緩やかな立ち上がり及び立ち下がりを示す。この外部出力信号ＶＯＵＴが充分に立ち上がり又は立ち下がりしたのちに、第２ドライブ回路２３を駆動させる。この第２ドライブ回路２３は、低出力インピーダンス特性を持つ。従って、第１ドライブ回路２２により外部出力信号ＶＯＵＴの波形を極めて緩やかに立ち上がり及び立ち下がりさせ、第２ドライブ回路２３により低出力インピーダンス特性を満足させる訳である。
【００２５】
次に、上記のように構成された出力バッファ回路２１の作用を図２及び図３に従って説明する。
先ず、外部入力信号ＶＩＮがＬレベル（低電位電源ＶＳＳレベル）からＨレベル（高電位電源ＶＤＤレベル）へと立ち上がる場合について説明する。この場合、遅延回路２６により外部出力信号ＶＯＵＴの変化から遅延信号ＳＤが変化するまでの期間を第１期間（図２の期間Ａ１）、遅延信号ＳＤが変化した以降を第２期間（図２の期間Ｂ１）とする。
【００２６】
［第１期間］
第１制御回路２４は、入力信号ＶＩＮの立ち上がりに応答して第１及び第２制御信号Ｓ１，Ｓ２を立ち下げ、これにより第１ドライブ回路２２の第１出力トランジスタＴ１がオン状態となり、第２出力トランジスタＴ２がオフ状態になる。
【００２７】
第２制御回路２５は、Ｈレベルの第３制御信号Ｓ３を出力し、入力信号ＶＩＮの立ち上がりに応答して第４制御信号Ｓ４を立ち下げる。これにより、第３出力トランジスタＴ３はオフ状態が維持され、第４トランジスタＴ４はオフする。
【００２８】
この結果、外部出力信号ＶＯＵＴは、高インピーダンスを持つ第１出力トランジスタＴ１により極めて緩やかに変化してＬレベルからＨレベルへと立ち上がる。
【００２９】
この第１期間において、第１及び第２出力トランジスタＴ１，Ｔ２が同時にオン状態となり得るが、両出力トランジスタＴ１，Ｔ２は高インピーダンス特性を持つため、それらを流れる電流量は低インピーダンス特性を持つ従来の出力トランジスタＴＰ１，ＴＮ１を流れる電流量よりも極めて少ない。
【００３０】
［第２期間］
第２制御回路２５は、遅延信号ＳＤの立ち上がりに応答して第３制御信号Ｓ３を立ち下げる。これにより、第３出力トランジスタＴ３がオンする。この結果、オンした第３出力トランジスタＴ３により、出力バッファ回路２１は、低出力インピーダンス特性を持つ。
【００３１】
このように、第３及び第４出力トランジスタＴ３，Ｔ４は、先ず第４出力トランジスタＴ４がオフし、所定時間経過した後に第３出力トランジスタＴ３がオンする。従って、第３及び第４出力トランジスタＴ３，Ｔ４が同時にオン状態にならないため、両出力トランジスタＴ３，Ｔ４を流れる貫通電流はほとんど０（ゼロ）となる。
【００３２】
次に、外部入力信号ＶＩＮがＨレベルからＬレベルへと立ち下がる場合について説明する。この場合、遅延回路２６により外部出力信号ＶＯＵＴの変化から遅延信号ＳＤが変化するまでの期間を第３期間（図２の期間Ａ２）、遅延信号ＳＤが変化した以降を第４期間（図２の期間Ｂ２）とする。
【００３３】
［第３期間］
第１制御回路２４は、入力信号ＶＩＮの立ち下がりに応答して第１及び第２制御信号Ｓ１，Ｓ２を立ち上げ、これにより第１ドライブ回路２２の第１出力トランジスタＴ１がオフ状態となり、第２出力トランジスタＴ２がオン状態になる。
【００３４】
第２制御回路２５は、入力信号ＶＩＮの立ち下がりに応答して第３制御信号Ｓ３を立ち上げ、Ｌレベルの第４制御信号Ｓ４を出力する。これにより、第３出力トランジスタＴ３はオフされ、第４トランジスタＴ４はオフ状態を維持される。
【００３５】
この結果、外部出力信号ＶＯＵＴは、高インピーダンスを持つ第２出力トランジスタＴ２により極めて緩やかに変化してＨレベルからＬレベルへと立ち下がる。
【００３６】
［第４期間］
第２制御回路２５は、遅延信号ＳＤの立ち下がりに応答して第４制御信号Ｓ４を立ち上げる。これにより、第４出力トランジスタＴ４がオンする。この結果、オンした第４出力トランジスタＴ４により、出力バッファ回路２１は、低出力インピーダンス特性を持つ。
【００３７】
このように、第３及び第４出力トランジスタＴ３，Ｔ４は、先ず第３出力トランジスタＴ３がオフし、所定時間経過した後に第４出力トランジスタＴ４がオンする。従って、第３及び第４出力トランジスタＴ３，Ｔ４が同時にオン状態にならないため、両出力トランジスタＴ３，Ｔ４を流れる貫通電流はほとんど０（ゼロ）となる。
【００３８】
図３は、本実施形態の出力バッファ回路２１による外部出力信号ＶＯＵＴの最小値（Ｖ１ｍｉｎ）と最大値（Ｖ１ｍａｘ）と、従来の出力バッファ回路１１による外部出力信号ＶＯＵＴの最小値（Ｖ２ｍｉｎ）と最大値（Ｖ２ｍａｘ）を示す。尚、最小値は、製造プロセス等のバラツキ要因によって外部出力信号ＶＯＵＴの立ち上がり時間及び立ち下がり時間が最も短い値の時の波形を示し、最大値は逆にそれが最も長い値の時の波形を示す。
【００３９】
本実施形態の出力バッファ回路２１は、第１ドライブ回路２２を構成する第１及び第２出力トランジスタＴ１，Ｔ２を高インピーダンスに形成しているため、それらのゲートに印加する第１及び第２制御信号Ｓ１，Ｓ２の立ち上がり及び立ち下がりは急峻である。この様な制御信号Ｓ１，Ｓ２はバラツキ要因の影響を受け難いため、それによる遷移時間のバラツキは従来に比べて少なくなる。
【００４０】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第１ドライブ回路２２は、急峻な波形を持つ入力信号ＶＩＮに応答して緩やかな波形を持つ信号ＶＯＵＴを出力端子２８に出力し、第２ドライブ回路２３は、第１ドライブ回路２２よりも出力インピーダンスが低く設定されている。遅延回路２６は、出力信号ＶＯＵＴを遅延した遅延信号ＳＤを出力する。そして、制御回路２４，２５は、入力信号ＶＩＮと遅延信号ＳＤに基づいて、第１ドライブ回路２２が出力信号ＶＯＵＴを充分に変化させた後に第２ドライブ回路２３を駆動するようにした。第１ドライブ回路２２の出力トランジスタＴ１，Ｔ２のゲートに印加する制御信号Ｓ１，Ｓ２はバラツキ要因の影響を受け難い。その結果、第１ドライブ回路２２にて緩やかな波形を持つ出力信号ＶＯＵＴを出力するとともに、出力信号ＶＯＵＴの静的状態において第２ドライブ回路２３にて低インピーダンス特性を実現し、しかも出力信号ＶＯＵＴの遷移時間のバラツキを少なくすることができる。
【００４１】
（２）制御回路２５は、第３出力トランジスタＴ３がオフ状態に制御した後に第４出力トランジスタＴ４をオン状態に制御し、第４出力トランジスタＴ４をオフ状態に制御した後に第３出力トランジスタＴ３をオン状態に制御するようにした。その結果、第３及び第４出力トランジスタＴ３，Ｔ４が同時にオン状態にならないため、第３及び第４出力トランジスタＴ３，Ｔ４に貫通電流が流れず、それにより消費電流を低減することができる。
【００４２】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００４３】
図４は、本実施形態の出力バッファ回路４１の回路図であり、この出力バッファ回路４１は、出力インピーダンス値が変更可能に構成されている。
即ち、出力バッファ回路４１は、第１及び第２ドライブ回路２２，４２、第１及び第２制御回路２４，４３、遅延回路２６、３つのインバータ回路４４，４５，４６を備える。第２ドライブ回路４２は複数（本例では３つ）の副ドライブ回路４２ａ，４２ｂ，４２ｃから構成され、それに対応して第２制御回路４３は３つの副制御回路４３ａ，４３ｂ，４３ｃから構成されている。
【００４４】
各副ドライブ回路４２ａ〜４２ｃは、少なくとも一つが異なるインピーダンスを持つように設定されたＰＭＯＳトランジスタよりなる出力トランジスタＴ３ａ〜Ｔ３ｃとＮＭＯＳトランジスタよりなる出力トランジスタＴ４ａ〜Ｔ４ｃにより構成されている。
【００４５】
各副制御回路４３ａ〜４３ｃは、各出力トランジスタＴ３ａ〜Ｔ３ｃを制御する制御信号Ｓ３ａ〜Ｓ３ｃを生成するためのナンド回路４７ａ〜４７ｃと、各出力トランジスタＴ４ａ〜Ｔ４ｃを制御する制御信号Ｓ４ａ〜Ｓ４ｃを生成するためのノア回路４８ａ〜４８ｃとから構成されている。ナンド回路４７ａ〜４７ｃは３入力素子であり、外部入力信号ＶＩＮ、遅延信号ＳＤとともに、選択信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２がそれぞれ入力される。ノア回路４８ａ〜４８ｃは３入力素子であり、外部入力信号ＶＩＮ、遅延信号ＳＤとともに、選択信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２をインバータ回路４４，４５，４６により論理反転した信号が入力される。
【００４６】
従って、選択信号ＳＥＬ０〜ＳＥＬ２のうちの少なくとも一つをＨレベルにすることで、その選択信号ＳＥＬ０〜ＳＥＬ２に対応する制御信号Ｓ３ａ〜Ｓ３ｃ，Ｓ４ａ〜Ｓ４ｃが供給された各副ドライブ回路４２ａ〜４２ｃが活性化し、それにより所望の出力インピーダンス値を持つ。
【００４７】
以上記述したように、本実施の形態によれば、第一実施形態の効果に加えて、以下の効果を奏する。
（１）第２ドライブ回路４２をそれぞれ異なるインピーダンスを持つ３つの副ドライブ回路４２ａ〜４２ｃにて構成し、選択信号ＳＥＬ０〜ＳＥＬ２に基づいて副ドライブ回路４２ａ〜４２Ｃのうちの少なくとも一つを動作させるようにした。その結果、出力信号ＶＯＵＴの静的状態における出力インピーダンスを選択することができる。
【００４８】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態では、入力信号ＶＩＮと同相の出力信号ＶＯＵＴを出力する非反転出力バッファ回路２１，４１に具体化したが、入力信号ＶＩＮと逆相の出力信号ＶＯＵＴを出力する反転出力バッファ回路に具体化して実施してもよい。その反転出力バッファ回路を図５に示す。この出力バッファ回路５１は、第１及び第２ドライブ回路２２，２３、第１及び第２制御回路５２，５３、遅延回路５４を備える。第１制御回路５２は２つのバッファ回路５５，５６を備え、それらバッファ回路５５，５６により第１及び第２出力トランジスタＴ１，Ｔ２のゲートに印加する入力信号ＶＩＮと同相の第１及び第２制御信号Ｓ１１，Ｓ１２を生成する。第２制御回路５３は、第３出力トランジスタＴ３のゲートに印加する第３制御信号Ｓ１３を生成するオア回路５７と、第４出力トランジスタＴ４のゲートに印加する第４制御信号Ｓ１４を生成するアンド回路５８を備える。遅延回路５４は奇数段のインバータ回路３５，３６，３７から構成され、外部出力信号ＶＯＵＴを遅延させるとともに論理反転した信号を出力する。このように構成された出力バッファ回路５１は、上記第一実施形態の出力バッファ回路２１と同様の効果を奏する。
【００４９】
尚、この出力バッファ回路５１の構成（第１及び第２制御回路５２，５３、及び遅延回路５４）を第二実施形態の構成に適用してもよい。また、第１及び第２制御信号Ｓ１１，Ｓ１２は入力信号ＶＩＮと同相であるため、その入力信号ＶＩＮを第１及び第２出力トランジスタＴ１，Ｔ２のゲートに印加し、第１制御回路５２を省略してもよい。
【００５０】
○上記各実施形態を、高電位電源ＶＤＤ側の出力トランジスタＴ１，Ｔ３のみを備えた出力バッファ回路、又は低電位電源ＶＳＳ側のみ出力トランジスタＴ２，Ｔ４のみを備えた、所謂オープンドレイン型の出力バッファ回路に具体化してもよい。
【００５１】
以上の実施形態をまとめ、本発明の構成に関する以下の事項を開示する。
（１）  前記第１のドライブ回路は、第１の電源と出力端子との間に接続された第１の出力トランジスタと、第２の電源と出力端子との間に接続された第２の出力トランジスタとを備え、第１及び第２の出力トランジスタは入力信号に基づいて制御端子に印加される急峻な波形を持つ信号に応答して緩やかな波形を持つ信号を出力するように設定され、前記第２のドライブ回路は、第１の電源と出力端子との間に接続され第３の出力トランジスタと、第２の電源と出力端子との間に接続された第４の出力トランジスタとを備え、第３及び第４の出力トランジスタは前記第１及び第２の出力トランジスタよりも低いインピーダンスを持つように設定され、前記出力信号を所定時間遅延させた遅延信号と前記入力信号とに基づいて前記第３及び第４の出力トランジスタの制御端子にそれぞれ印加する制御信号を生成するようにした、ことを特徴とする請求項１に記載の出力バッファ回路の制御方法。
【００５２】
（２）  前記第１及び第３の出力トランジスタは、前記第１の出力トランジスタをオン状態に制御した後、前記第３の出力トランジスタをオン状態に制御し、前記第１及び第３の出力トランジスタを同時にオフ状態に制御し、前記第２及び第４の出力トランジスタは、前記第２の出力トランジスタをオン状態に制御した後、前記第４の出力トランジスタをオン状態に制御し、前記第２及び第４の出力トランジスタを同時にオフ状態に制御することを特徴とする上記（１）に記載の出力バッファ回路の制御方法。
【００５３】
（３）  前記制御回路は、前記入力信号を反転して前記第１及び第２の出力トランジスタに印加する第１及び第２の制御信号を生成する第１の制御回路と、前記入力信号と前記遅延信号とに基づいて、前記入力信号と逆相であり前記第３及び第４の出力トランジスタに印加する第３及び第４の制御信号を生成する第２の制御回路と、から構成されたことを特徴とする請求項４に記載の出力バッファ回路。
【００５４】
（４）  前記制御回路は、前記入力信号に基づいて前記第１及び第２の出力トランジスタをオン・オフ制御し、前記入力信号と前記遅延信号とに基づいて前記第３及び第４の出力トランジスタをオン・オフ制御するようにしたことを特徴とする請求項４に記載の出力バッファ回路。
【００５５】
（５）  前記制御回路は、前記入力信号と前記遅延信号と選択信号に基づいて前記各副ドライブ回路に制御信号を供給することを特徴とする請求項５に記載の出力バッファ回路。
【００５６】
【発明の効果】
以上詳述したように、本発明によれば、急峻な信号に応答して緩やかな波形を持つ信号を出力する第１のドライブ回路と、低インピーダンスに設定された第２のドライブ回路を備え、それらを制御することで、遷移時間のバラツキが少ない信号を出力することのできる出力バッファ回路を提供することができる。
【図面の簡単な説明】
【図１】  第一実施形態の出力バッファ回路の回路図である。
【図２】  出力バッファ回路の動作波形図である。
【図３】  出力信号の遷移期間の変動量を示す波形図である。
【図４】  第二実施形態の出力バッファ回路の回路図である。
【図５】  別の出力バッファ回路の回路図である。
【図６】  従来の出力バッファ回路の回路図である。
【符号の説明】
２２  第１のドライブ回路
２３，４２  第２のドライブ回路
２４，５２  第１の制御回路
２５，４３，５３  第２の制御回路
２６  遅延回路
４２ａ〜４２ｃ  副ドライブ回路
４３ａ〜４３ｃ  副制御回路
Ｓ１〜Ｓ４  制御信号
ＳＥＬ０〜ＳＥＬ２  選択信号
Ｔ１  第１出力トランジスタ
Ｔ２  第２出力トランジスタ
Ｔ３  第３出力トランジスタ
Ｔ４  第４出力トランジスタ
ＶＩＮ  入力信号
ＶＯＵＴ  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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