(57)【特許請求の範囲】
【請求項１】
ｎビット（ｎは３以上の整数）シフトレジスタと、そのレジスタの第１所定段及び第２所定段の出力値のいずれかを選択する選択手段と、この選択手段で選択された出力値と前記レジスタの最後段の出力値とを論理演算して前記レジスタの最前段に入力する演算手段とを含み、前記選択手段は前記演算手段から出力されるビット列が所定の並びになったときに選択を行い、前記第１及び第２所定段は前記最後段より出力されるＰＮ符号の符号長が相互に等しくなるよう段が選択されることを特徴とするＰＮ符号発生回路。
【請求項２】
前記演算手段は排他的論理和回路であることを特徴とする請求項１記載のＰＮ符号発生回路。
【請求項３】
前記排他的論理和回路は正論理で構成され、前記選択手段は前記演算手段から出力されるビットがｎビット連続して”１“のとき選択を行うことを特徴とする請求項２記載のＰＮ符号発生回路。
【請求項４】
前記ＰＮ符号の符号長は２n −１であることを特徴とする請求項１〜３いずれかに記載のＰＮ符号発生回路。
【請求項５】
前記選択手段は前記レジスタの３段以上の出力値のいずれかを選択することを特徴とする請求項１〜４いずれかに記載のＰＮ符号発生回路。
【請求項６】
スペクトラム拡散方式の送信機に用いられることを特徴とする請求項１〜４いずれかに記載のＰＮ符号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＮ（Ｐｓｅｕｄｏ  Ｎｏｉｓｅ  ｃｏｄｅ）符号発生回路に関し、特にスペクトラム拡散方式の通信装置に用いられ、異なる２種以上のＰＮ符号語を切替えて出力するＰＮ符号発生回路に関する。
【０００２】
【従来の技術】
この種のＰＮ符号発生回路の一例が特開昭６３−８４２２０号公報に記載されている。このＰＮ符号発生回路は２種のＰＮ符号語を発生させるために共通のシフトレジスタと、夫々の符号語を発生させるための２つの加算器と、初期値設定回路を含んで構成されている。
【０００３】
この回路の概略について説明する。図４は特開昭６３−８４２２０号公報記載のＰＮ符号発生回路の構成図である。
【０００４】
特開昭６３−８４２２０号公報記載のＰＮ符号発生回路は、ｎ段シフトレジスタ（ｎは３以上の整数）５０と、加算器５１，５２と、セレクタ５３と、初期値設定回路５４と、ＰＮ符号周期検出回路５５と、フリップフロップ（ＦＦ）５６とからなる。
【０００５】
この回路において、ｎ段シフトレジスタ５０のＤ１段の出力とＤｎ段の出力が加算器５２にて加算され、Ｄ３段の出力とＤｎ段の出力が加算器５１にて加算され、各々の加算器５１，５２の出力のいずれかがセレクタ５３で選択される。
【０００６】
そして、セレクタ５３の出力はｎ段シフトレジスタ５０のＤ１段に入力される。
【０００７】
これにより、クロックがｎ段シフトレジスタ５０に入力されるたびにＤｎ段よりＰＮ符号語が出力される。
【０００８】
本回路では２種類のＰＮ符号語を備えているため、そのいずれかをセレクタ５３で選択する構成となっている。
【０００９】
又、ｎ段シフトレジスタ５０のＤｎ段から出力されるＰＮ符号語よりＰＮ符号周期をＰＮ符号周期検出回路５５で検出し、フリップフロップ５６を介してセレクタ５３に所定ＰＮ符号語を選択させる。
【００１０】
そして、ＰＮ符号周期検出回路５５でＰＮ符号周期を検出したタイミングでｎ段シフトレジスタ５０を初期値に設定するために初期値設定回路５４を備えている。
【００１１】
この初期値設定回路５４は、ＰＮ符号語を切替える際、ＰＮ符号の位相を合わせるために設けられたものである。
【００１２】
すなわち、ｎ段シフトレジスタ５０を共用し、かつｎ段シフトレジスタ５０の最終段Ｄｎのビットの並びに基づきＰＮ符号語を切替える構成であるため、一方のＰＮ符号語の初期データ（Ｄ１〜Ｄｎの内容）が発生するタイミングと他方のＰＮ符号語の初期データ（Ｄ１〜Ｄｎの内容）が発生するタイミングとが必ずしも一致しない。これは、ＰＮ符号語の符号長（ＰＮ符号語の繰り返し周期を示す語長）が相互に異なることも一因となっている。
【００１３】
このため、この初期値設定回路５４が必要となるのである。
【００１４】
【発明が解決しようとする課題】
このように、特開昭６３−８４２２０号公報記載のＰＮ符号発生回路は初期値設定回路５４が必要であり、このため回路規模が大きくなるという欠点があった。
【００１５】
そこで本発明の目的は、初期値設定回路が不要なＰＮ符号発生回路を提供することにある。
【００１６】
【課題を解決するための手段】
前記課題を解決するために本発明は、ｎビット（ｎは３以上の整数）シフトレジスタと、そのレジスタの第１所定段及び第２所定段の出力値のいずれかを選択する選択手段と、この選択手段で選択された出力値と前記レジスタの最後段の出力値とを論理演算して前記レジスタの最前段に入力する演算手段とを含み、前記選択手段は前記演算手段から出力されるビット列が所定の並びになったときに選択を行い、前記第１及び第２所定段は前記最後段より出力されるＰＮ符号の符号長が相互に等しくなるよう段が選択されることを特徴とする。
【００１７】
本発明によれば、ＰＮ符号の符号長を相互に等しく設定するとともに、第１、第２所定段の出力と最後段の出力との論理演算結果のビット列が所定の並びになったときに所定符号語への切替えが行われる。
【００１８】
この所定の並びとなったときにＰＮ符号語の先頭のデータが夫々ｎビットシフトレジスタより出力され、かつ２つのＰＮ符号語の符号長が相互に等しく設定されているため、２つのＰＮ符号語の位相を一致させることができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。図１は本発明に係るＰＮ符号発生回路の第１の実施の形態の構成図である。なお、従来例（図４）と同様の構成部分には同一番号を付し、その説明を省略する。
【００２０】
本発明に係るＰＮ符号発生回路は、ｎ段シフトレジスタ（ｎは３以上の整数）５０と、セレクタ回路１と、ＥＸ・ＯＲ（排他的論理和）加算器２と、ＰＮ符号周期検出回路３と、フリップフロップ（ＦＦ）４とからなる。
【００２１】
このＰＮ符号発生回路が従来例と異なる点は、第１にＥＸ・ＯＲ加算器２から出力されるビット列に基づきＰＮ符号周期検出回路３によりＰＮ符号語の選択タイミングが設定されることであり、第２に２つのＰＮ符号語の符号長が等しく設定されることである。
【００２２】
２つのＰＮ符号語の符号長を等しくするには、ｎ段シフトレジスタ５０の段数ｎ及び第１段、第２段を適当に選択すればよい。このとき、符号長として最大符号長２n −１が得られる。なぜ”−１“となるかについては後述する。
【００２３】
例えば、段数ｎ＝７、第１段を最前段Ｄ１、第２段を最前段Ｄ１から２つ先のＤ３とすることにより２つのＰＮ符号語の符号長を等しくすることができる。
【００２４】
又、本発明ではＰＮ符号語を切替えるタイミングをｎ段シフトレジスタ５０の値が、ＰＮ符号発生回路が正論理で構成されている場合は、全て論理”１“になっている場合のタイミングに限定する。
【００２５】
即ち、２つのＰＮ符号語のｎ段シフトレジスタ５０の初期設定値を共通の値”１“とするのである。
【００２６】
これにより初期設定値の設定されるタイミングを一致させることができる。即ち、ｎ段シフトレジスタ５０を全て”１“に設定するとそれは一方のＰＮ符号語の初期設定値になるとともに他方のＰＮ符号語の初期設定値にもなるのである。
【００２７】
なお、ＰＮ符号発生回路が負論理で構成されている場合は、全て論理”０“になっている場合のタイミングに切替えを限定する。
【００２８】
又、ＰＮ符号発生回路の正論理及び負論理とは何かを説明すると、正論理のＰＮ符号回路とは、ｎ段シフトレジスタ５０の値が全て”０“になることを禁止したＰＮ符号発生回路をいう。
【００２９】
全て”０“であるとｎ段シフトレジスタ５０の内容はシフトしても常時”０“となり所望のＰＮ符号が得られなくなるからである。このため、前述のように最大符号長は２n から”−１“した値に設定されている。
【００３０】
一方、負論理のＰＮ符号回路とは、ｎ段シフトレジスタ５０の値が全て”１“になることを禁止したＰＮ符号発生回路をいう。全て”１“であるとｎ段シフトレジスタ５０の内容はシフトしても常時”１“となりＰＮ符号が得られなくなるからである。
【００３１】
次に、第１の実施の形態の動作について説明する。なお、ＰＮ符号発生回路が正論理で動作している場合について説明する。なお、負論理については説明を省略するが正論理の場合と同様に説明できる。
【００３２】
ｎ段シフトレジスタ５０はクロック入力に従い最前段Ｄ１に入力された２値データを順次Ｄ２〜Ｄｎへシフトし、最後段ＤｎよりＰＮ符号を出力する。
【００３３】
セレクタ回路１へはｎ段シフトレジスタ５０の最前段Ｄ１のデータ１１と第３段Ｄ３のデータ１２とが入力されている。
【００３４】
そして、セレクタ回路１がデータ１１を選択する場合、ＥＸ・ＯＲ加算器２はこのデータ１１とｎ段シフトレジスタ５０の最後段Ｄｎのデータ１３とを排他的論理和演算する。
【００３５】
即ち、ＥＸ・ＯＲ加算器２は入力が”１“と”０“の場合は”１“を出力し、両者ともに”１“の場合は”０“を出力する。
【００３６】
そして、ＥＸ・ＯＲ加算器２で加算された結果がｎ段シフトレジスタ５０の最前段Ｄ１に入力される。
【００３７】
そして、クロックが入力されるたびにＥＸ・ＯＲ加算器２でこの演算が行われ、その結果として最後段Ｄｎより符号長２n −１のＰＮ符号語が出力される。このＰＮ符号語を（ｎ，１）で表す。
【００３８】
一方、セレクタ回路１がデータ１２を選択する場合にｎ段シフトレジスタ５０の最後段Ｄｎから出力されるＰＮ符号語を（ｎ，３）で表す。この符号も符号長は２n −１である。
【００３９】
いま、ＰＮ符号周期検出回路３はＥＸ・ＯＲ加算器２の出力を監視しており、ＥＸ・ＯＲ加算器２よりｎビット連続して”１“が出力されるとクロックの入力タイミングと同期してＰＮ符号周期クロック１４を出力する。
【００４０】
一方、フリップフロップ４はＰＮ符号周期クロック１３が入力したタイミングでＰＮ選択信号１５をセレクタ回路１に選択信号１５´として出力する。
【００４１】
セレクタ回路１は選択信号１５´に従い信号を選択する。
【００４２】
いまセレクタ回路１でデータ１１が選択されているものとする。このとき、ｎ段シフトレジスタ５０の最後段ＤｎよりＰＮ符号語（ｎ，１）が出力されている。
【００４３】
ＰＮ符号周期検出回路３はＥＸ・ＯＲ加算器２よりｎビット連続して”１“が出力されるとＰＮ符号周期クロック１４をフリップフロップ４へ出力する。
【００４４】
このＰＮ符号周期クロック１４を受けたフリップフロップ４はＰＮ選択信号１５´をセレクタ回路１へ出力する。
【００４５】
このＰＮ選択信号１５´を受けたセレクタ回路１は選択信号をデータ１１からデータ１２に切替える。
【００４６】
このとき当然ながらｎビットシフトレジスタには全ての段に”１“がセットされている。従って、ＤｎからはＰＮ符号語（ｎ，３）が先頭のビットから順に出力される。
【００４７】
そして、ＥＸ・ＯＲ加算器２よりｎビット連続して”１“が再び出力され、これをＰＮ符号周期検出回路３が検出すると、セレクタ回路１は選択信号をデータ１２からデータ１１に切替える。従って、ＤｎからはＰＮ符号語（ｎ，１）が先頭のビットから順に出力される。
【００４８】
このように、ＰＮ符号切替え時にＰＮ符号語が先頭のビットから順に出力される構成であるため、ＰＮ符号語が途中のビットから出力され、このためＰＮ符号長より短かいＰＮ符号語が出力されるのを防止することができる。
【００４９】
これにより、初期値設定回路が不要となる。
【００５０】
又、ＰＮの符号長を等しくすることにより、ＰＮ符号語が２種以上あった場合でも、ＥＸ・ＯＲ加算器２は１回路で構成することができ、この点でも従来よりも回路規模を小さくすることができる。
【００５１】
次に、第２の実施の形態について説明する。図２は第２の実施の形態の構成図である。なお、図１と同様の構成部分には同一番号を付しその説明を省略する。
【００５２】
第２の実施の形態はＰＮ符号語を２つ追加し４種としたものである。この第２の実施の形態では、ＰＮ符号語を（ｎ，１），（ｎ，３）の他、（ｎ，４），（ｎ，６）を追加している。
【００５３】
即ち、ｎ段シフトレジスタ５０の第１段Ｄ１のデータ１１と、第３段Ｄ３のデータ１２と、第４段Ｄ４のデータ１６と、第６段Ｄ６のデータ１７とがセレクタ回路３１に入力される。
【００５４】
一方、フリップフロップ３４には２種類のＰＮ選択信号２１，２２が入力される。このＰＮ選択信号２１，２２にて２ビットの符号が形成され、合計４種の選択信号がフリップフロップ３４に入力されることになる。
【００５５】
この４種の選択信号はセレクタ回路１に入力される。
【００５６】
セレクタ回路１からはこの選択信号に応じた信号をデータ１１，１２，１６，１７のうちから１つ選択してＥＸ・ＯＲ加算器２へ出力する。
【００５７】
ＥＸ・ＯＲ加算器２では入力されたデータ１１，１２，１６，１７のうちの１つのデータとｎ段シフトレジスタ５０の最後段Ｄｎのデータ１３とが排他的論理和演算され、その結果が出力される。
【００５８】
その結果はｎ段シフトレジスタ５０の最前段Ｄｎに入力される。そして、最後段ＤｎよりＰＮ符号語が出力される。
【００５９】
このように、ＰＮ符号が２追加された結果、フリップフロップ３４は１フリップフロップ分の増加、さらにｎ段シフトレジスタ５０からセレクタ回路３１に出力される信号が２つ追加されたことに伴うセレクタ回路３１規模の増加は必要であるが、その他の回路は変更することなく４種のＰＮ符号語の切替えを可能とすることができる。
【００６０】
次に、第３の実施の形態について説明する。図３は第３の実施の形態の構成図である。
【００６１】
第３の実施の形態はこのＰＮ符号発生回路をスペクトラム拡散方式の送信機に用いたものである。
【００６２】
図３を参照して、スペクトラム拡散方式の送信機は送信データがＰＳＫ（Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調される１次変調器４１と、第１及び第２の実施の形態で説明したＰＮ符号発生回路４２と、１次変調器４１の出力とＰＮ符号発生回路４２の出力とを積算する積算器４３と、送信用アンテナ４４とを含んで構成されている。
【００６３】
送信データは２値信号であり、この送信データ１ビット分を送信するに等しい時間に１周期分のＰＮ符号が収まるようＰＮ符号の符号長が設定されている。
【００６４】
従って、送信データは１次変調器４１でＰＳＫ変調された後、さらに積算器４３にてＰＮ符号発生回路４１から出力されるＰＮ符号と変調され、スペクトラム拡散波となって送信用アンテナ４４より出力される。
【００６５】
【発明の効果】
本発明によれば、ｎビット（ｎは３以上の整数）シフトレジスタと、そのレジスタの第１所定段及び第２所定段の出力値のいずれかを選択する選択手段と、この選択手段で選択された出力値と前記レジスタの最後段の出力値とを論理演算して前記レジスタの最前段に入力する演算手段とを含み、前記選択手段は前記演算手段から出力されるビット列が所定の並びになったときに選択を行い、前記第１及び第２所定段は前記最後段より出力されるＰＮ符号の符号長が相互に等しくなるよう段が選択されるため、初期値設定回路が不要となる。これにより、回路規模を小さくすることができる。
【図面の簡単な説明】
【図１】本発明に係るＰＮ符号発生回路の第１の実施の形態の構成図である。
【図２】同回路の第２の実施の形態の構成図である。
【図３】同回路の第３の実施の形態の構成図である。
【図４】特開昭６３−８４２２０号公報記載のＰＮ符号発生回路の構成図である。
【符号の説明】
１，３１  セレクタ回路
２  ＥＸ・ＯＲ加算器
３  ＰＮ符号周期検出回路
４，３４  フリップフロップ
４１  １次変調器
４２  ＰＮ符号発生回路
４３  積算器
５０  ｎ段シフトレジスタ
【図１】
0003914626.tif 000002
【図２】
0003914626.tif 000003
【図３】
0003914626.tif 000004
【図４】
0003914626.tif 000005