(57)【特許請求の範囲】
【請求項１】
半導体基板上に電荷蓄積層と制御ゲートを積層して不揮発性メモリセルを形成し、このメモリセルを複数個直列に接続し、該直列接続部のドレイン側にドレイン側選択ゲートを設け、ソース側にソース側選択ゲートを設けたＮＡＮＤセルユニットを、マトリックス状に配置してなる半導体記憶装置において、
前記ドレイン側選択ゲートの前記直列接続部と反対側はビット線に接続され、前記ソース側選択ゲートの前記直列接続部と反対側は共通ソース線に接続され、
前記共通ソース線は、前記基板上に前記ソース側選択ゲートのゲート配線と別で平行に配置され、
複数のＮＡＮＤセルユニットに渡って、素子形成領域と素子分離領域が、共通ソース線の部分で分離されることなく連続に形成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する利用分野】
本発明は、半導体記憶装置に係わり、例えば電荷蓄積層と制御ゲートを積層した不揮発性メモリセルを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置の一種として、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートを積層した不揮発性半導体メモリセルを用いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が注目されている。このＥＥＰＲＯＭでは、ワード線とビット線の各交差部にメモリセルを配置することにより、メモリセルはマトリッリス状に配置される。このとき、一般に制御ゲートによってワード線を形成し、Ａｌ配線を各セルのドレイン部にコンタクトすることによってビット線を形成する。しかし、マトリックス状にメモリセルをつなぎ合せたＥＥＰＲＯＭにおいては、その微細化によって種々の問題点が起こっている。
【０００３】
例えば、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとって説明を以下に行う。ＮＡＮＤセル型ＥＥＰＲＯＭは、複数のメモリセルを直列に接続してＮＡＮＤセルを構成したものであり、各メモリセルの制御ゲートは、素子分離を挟んで隣り側のメモリセルと共通化されワード線となっている。また、各ＮＡＮＤセルのドレイン側には選択トランジスタを介して配線が接続されており、この配線はワード線と直交する方向に共通化されてビット線を構成している。さらに、各ＮＡＮＤセルのソース側は、選択トランジスタを介してワード線と平行方向のソース線に接続されている。
【０００４】
ここで、マトリックスを組んでいるＮＡＮＤセルアレイにおいては、各々のＮＡＮＤセルのドレインへのコンタクト部（ビット線コンタクト部）は、ワード線方向に隣り合ったＮＡＮＤセルに対して真横に位置している。コンタクト部ではＰＥＰのずれを見越して余裕を設ける必要があり、コンタクト部の拡散層領域は大きくせざるを得ない。このため、隣り合うビット線コンタクト部の拡散層領域は隣接するビット線間隔以上に近づくことになり、この部分での耐圧によりワード線方向に隣り合うＮＡＮＤセル間の耐圧が律速し、ワード線方向の素子分離領域の微細化が困難になるという欠点があった。
【０００５】
このような問題は、複数のメモリセルが直列接続されてメモリセルユニットを構成する他の半導体記憶装置、例えばＮＡＮＤ型ＤＲＡＭセルにおいても同様に生じる。例えば、ＮＡＮＤ型ＤＲＡＭセルのビット線コンタクト位置に関しては特開平4-147490号公報の第３図，第１３図，第１４図に示すように、従来は、隣接するビット線コンタクトは、ワード線方向に平行に配置されている。
【０００６】
また、ＮＡＮＤセル型ＥＥＰＲＯＭにおいては、各々のＮＡＮＤセルは同じカラムに属するもの同士でビット線を共有し、同じロウに属するもの同士でソース線を共用する形でアレイを構成している。このとき、従来の場合には、共通ソース線の部分には素子分離領域がなく、隣り合う同一ロウに属するＮＡＮＤセルのソース側選択トランジスタのソース拡散層がつながっているような構造になっており、素子分離領域は共通ソース線によって分断されている。
【０００７】
このような構成においては、素子分離領域の端がソース側選択トランジスタにかかることがあり、これが選択トランジスタの耐圧を落とす原因となっていた。図６に従来のＮＡＮＤセルアレイを示すが、図中破線のように共通ソース線の屈曲部がだれると、この部分がソース側選択トランジスタにかかることになる。これを防止するために、共通ソースとソース側選択トランジスタのゲート間距離を長くすることは、集積度の低下につながる。
【０００８】
また、素子分離領域形成のためのレジストパターン形成のプロセスにおいて、位相シフト法を用いる場合にも、共通ソース線のところで位相シフタがアブノーマル配置となるため、位相シフト法が用いにくいという欠点があった。
【０００９】
【発明が解決しようとする課題】
このように従来、マトリックス状にアレイを組んだＮＡＮＤセル型の半導体記憶装置においては、隣接するビット線コンタクトの部分でメモリセル間の耐圧が律速され、これによりメモリセル間の素子分離領域の縮小（ワード線方向）が困難になるという問題があった。
【００１０】
また、メモリセル同士を分けている素子分離領域が共通ソース線のところで途切れており、ＮＡＮＤセルを用いた場合は素子分離領域の端がソース側選択トランジスタにかかることがあり、これが選択トランジスタの耐圧を落とす原因となっていた。
【００１１】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、共通ソース線によるメモリセルの信頼性低下を防止することができ、集積度の向上及び信頼性の向上をはかり得る半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１３】
即ち、本発明は、半導体基板上に電荷蓄積層と制御ゲートを積層して不揮発性メモリセルを形成し、このメモリセルを複数個直列に接続し、該直列接続部のドレイン側にドレイン側選択ゲートを設け、ソース側にソース側選択ゲートを設けたＮＡＮＤセルユニットを、マトリックス状に配置してなる半導体記憶装置において、前記ＮＡＮＤセルユニットのドレイン側選択ゲートのドレインはビット線に接続され、ソース側選択ゲートのソースは共通接続線に接続され、前記共通ソース線は、前記基板上に前記ソース側選択ゲートのゲート配線と別で平行に配置され、複数のＮＡＮＤセルユニットに渡って、素子形成領域と素子分離領域が、共通ソース線の部分で分離されることなく連続に形成されていることを特徴とする。
【００１４】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【００１５】
(1) メモリセルは、単一セルを複数個直列に接続したＮＡＮＤセル構造を有すること。
【００１６】
(2) メモリセルは、ワード線とビット線の交差部毎に配置されていること。
【００１７】
(3) 共通ソース線をポリシリコン又はＡｌ配線で取るようにして、メモリセルアレイ中の素子分離領域が共通ソース線で途切れることなく続くようになっていること。
【００１８】
(4) セルアレイ中の素子分離領域が、いかなる部分をとっても必ずメモリセルの制御ゲート或いはワード線と直交するように作られていること。
【００１９】
(5) メモリセルは、不揮発性メモリセルでもよいし、他のメモリセル、例えばＤＲＡＭ、特にＮＡＮＤ型ＤＲＡＭセルでもよい。
【００２０】
【作用】
本発明においては、アレイ中の素子分離領域が共通ソース線で途切れることが無いため、素子分離領域の端がメモリセルアレイの一部（例えば、ＮＡＮＤセルではソース側選択トランジスタ）にかかったりすることがなく、素子特性が劣化（選択トランジスタの耐圧が悪化）したりすることはない。また、素子分離領域形成のためのレジストパターン形式のプロセスでも、共通ソース線による途切れに起因する、位相シフタのアブノーマル配置が現れることはなく、位相シフト法が使い易い。
【００２１】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
【００２２】
（参考例）
図１は、本発明の一参考例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのアレイ構成を示す平面図である。図中１はビット線、２はビット線コンタクト、３はソース線、４はメモリセル、５はドレイン側選択トランジスタ、６はソース側選択トランジスタを示している。
【００２３】
メモリセル４は、半導体基板上にトンネル酸化膜（例えば１０ｎｍ）を介してｐ型ポリシリコンからなる浮遊ゲート（電荷蓄積層）ＦＧを形成し、その上にゲート酸化膜（例えば膜厚２０ｎｍ）を介してポリシリコンからなる制御ゲートＣＧを形成したものである。制御ゲートＣＧはワード線となる。このメモリセル４を８個直列に接続し、さらにその前後に選択トランジスタ５，６を接続して１つのＮＡＮＤセルとする。
【００２４】
そして、上側の選択トランジスタ５のドレイン部にコンタクト（ビット線コンタクト）２をとり、ワード線と直交する方向のＡｌ配線を行い、これをビット線（ＢＬ）１とする。下側の選択トランジスタ６のソース部は、ワード線と平行方向のソース線３に接続する。
【００２５】
ここで本参考例では、ビット線コンタクト２をワード線方向に揃えるのではなく、ビット線方向に交互にずらしている。このようにすることで、各コンタクト間距離は、従来のようにコンタクトをとるよりも、より小さい素子分離領域で実現が可能である。なお、参考のために図７に、従来のＮＡＮＤ型ＥＥＰＲＯＭのアレイ平面図を示す。この図に示すように、ビット線コンタクト２がワード線方向に揃えて配置されている。
【００２６】
本参考例のように構成した場合のセル縮小を見積もってみる。まず、素子分離幅をＬ1 ，ＮＡＮＤセルのビット線方向の長さをＬ2 ，セルの幅をＬ3 とする。従来のＮＡＮＤセルアレイだと、素子分離領域を含めた１つのＮＡＮＤセルの面積Ｓ1 は、図７に示すように、
Ｓ1 ＝（Ｌ1 ＋Ｌ3 ）×Ｌ2
となる。本参考例のＮＡＮＤセルアレイだと、図１に示すように、
Ｓ2 ＝（Ｌ1 cos θ＋Ｌ3 ）×（Ｌ2 ＋Ｌ1 sin θ）
となる。従ってＬ1 ，Ｌ2 ，Ｌ3 ，θを、例えばＬ1 ＝１．８μｍ，Ｌ2 ＝１６μｍ，Ｌ3 ＝０．７μｍ，θ＝４５°とすると、本参考例と従来例との面積の差は、
Ｓ1 −Ｓ2 ＝４０．０−３４．０＝６．０
となり、６．０μｍ2 だけ縮小される。
【００２７】
なお、上記説明では、従来例のＬ1 を隣接ビット線間の長さ、参考例のＬ1 を隣接ビット線のコンタクト中心間を結ぶ長さとしたが、より正確に見積もるには従来例のＬ1'を隣接ビット線コンタクト間の長さ、参考例のＬ1'を隣接ビット線コンタクトのエッジ間最短長として計算すればよい。
【００２８】
（実施例１）
図２は、本発明の第１の実施例に係わるＥＥＰＲＯＭのアレイ構成を示す平面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００２９】
この実施例は、ビット線コンタクト２を交互にずらしたことに合わせて、制御ゲートＣＧ及び選択ゲートＳＧを交互に曲げて配設したことにある。このような構成にすれば、ビット線コンタクト２から選択ゲートＳＧD までの距離を各々のＮＡＮＤセルで等しく（コンタクトから選択トランジスタまでの抵抗を等しく）することができるので、セル特性の均一化に有効である。
【００３０】
また、本実施例では、ソース線として共通ソース線（拡散層）３を用いる代わりに、後述する実施例で説明するようにソースコンタクトを設けてワード線方向に隣接するソースを接続している。勿論これも、第１の実施例と同様に共通ソース線３を設けてもよい。
【００３１】
なお、参考例及び第１の実施例におけるレイアウトは、セルフアラインコンタクトプロセスを適用するにも適している。また、参考例，第１の実施例ではＮＡＮＤセルを用いたが、これに限らず不揮発性メモリセルを用いたＥＥＰＲＯＭに適用することができる。前記従来の技術で述べた特開平4-147940号公報に示された構成のＮＡＮＤ型セルに対しても、本発明の実施例を適用することができる。
【００３２】
（実施例２）
図３は本発明の第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのアレイ構成を示す平面図であり、図４（ａ）（ｂ）はその矢視Ａ−Ａ’，Ｂ−Ｂ’の断面図である。また、図５はＮＡＮＤセルの等価回路である。
【００３３】
この実施例では、４個のメモリセルＭ1 〜Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの同士で共用する形で直列接線されていてＮＡＮＤセルを構成している。このようなＮＡＮＤセルがマトリックス配列されてＮＡＮＤセルアレイが構成される。
【００３４】
ＮＡＮＤセルの一端のドレイン側は、選択ゲートＳＧD を介してビット線ＢＬに接続され、他端のソースは選択ゲートＳＧS を通じてポリシリコン配線等からる共通ソース線（接地線）に接続されている。各メモリセルの制御ゲートＣＧ1 〜ＣＧ4 は、ビット線ＢＬと交差する方向に配設されてワード線ＷＬとなる。
【００３５】
この実施例では、４個のメモリセルで１つのＮＡＮＤセルを構成しているが、一般に２のｎ乗個（ｎ＝１，２，…）のメモリセルで１つのＮＡＮＤセルを構成することができる。
【００３６】
具体的なメモリセル構造は、図４（ａ）（ｂ）に示す通りである。ｎ型シリコン基板１１にｐ型ウェル１１’が形成され、このｐ型ウェル１１’にメモリセルが配列形成されている。周辺回路は、メモリセルとは別のｐ型ウェルに形成されることになる。ｐ型ウェル１１’の素子分離絶縁膜１２で囲まれた領域に４個のメモリセルと２個の選択ゲートが形成されている。
【００３７】
各メモリセルは、ｐ型ウェル１１’上に５〜２０ｎｍの熱酸化膜からなる第１ゲート絶縁膜１３1 を介して形成された５０〜４００ｎｍの第１層多結晶シリコンにより浮遊ゲート１４（１４2 〜１４5 ）が形成され、この上に１５〜４０ｎｍの熱酸化膜からなる第２ゲート絶縁膜１５を介して形成された１００〜４００ｎｍの第２層多結晶シリコンにより制御ゲート１６（１６1 〜１６5 ）が形成されている。各メモリセルのソース，ドレイン拡散層となるｎ型層１９は、隣接するもの同士で共用する形で、４個のメモリセルが直列接続されている。
【００３８】
ＮＡＮＤセルのソース側端部には、ｐ型ウェル１１’上に５〜４０ｎｍの熱酸化膜からなるゲート絶縁膜１３2 を介して第１層多結晶シリコンにより形成されたゲート電極１４1 を持つ選択ゲート（ＳＧD ）と、ゲート電極１４6 を持つ選択ゲート（ＳＧS ）が形成されている。ここで、ゲート絶縁膜１３2 は第１のゲート絶縁膜１３1 と同じでもよい。ゲート電極１４1 と１４6 には第２多結晶シリコンによる配線１６1 と１６6 が重ねて配設されている。これらゲート電極１４1 と配線１６1 及び１４6 と１６6 は、所定間隔毎にスルーホールで接続されて低抵抗化される。
【００３９】
ここで、各メモリセルの浮遊ゲート１４2 〜１４5 と制御ゲート１６2 〜１６5 、及び選択ゲートのゲート電極１４1 ，１４6 、配線１６1 ，１６6 は、チャンネル長方向については同一エッチングマスクを用いてパターニングして揃えられている。ソース，ドレイン拡散層となるｎ型層１９は、これらの電極をマスクとして、砒素又はリンのイオン注入により形成されている。
【００４０】
素子形成された基板上は、ＣＶＤ絶縁膜１７により覆われ、この上に第３層多結晶シリコンにより共通ソース線２０が形成され、ソース拡散層とはコンタクトホール２１により接続される。またさらにこの上は、ＣＶＤ絶縁膜１７’により覆われこの上にＡｌ膜によりビット線１８が配設される。
【００４１】
このように構成されたＮＡＮＤセルアレイの動作は、従来のものと全く同様である。しかし、この実施例の構造では、ソース側選択ゲートの信頼性を従来の場合に比べて向上させることができる。
【００４２】
従来の場合には、前記図６に示すように共通ソース線によりＮＡＮＤセルを分離している素子分離領域が分断されている。素子分離領域が共通ソース線により切れている部分は、実際の場合には破線のように丸まっており、この丸みを帯びた部分がソース側選択ゲートにかかってしまい、これにより耐圧が劣化する。この傾向は、素子が微細化されソース側選択ゲートから共通ソース線までの距離が縮まるにつれて顕著になる。
【００４３】
これに対し本実施例の場合には、素子分離領域が共通ソース線２０により分断されないので、上記のような問題は起こらず、従来のものに対してソース側選択ゲートの耐圧が改善される。また本実施例では、素子分離領域が分断されることなく連続していることから、素子分離領域形成のためのレジストパターンをライン＆スペースに近いパターンで形成することができる。このため、位相シフト法を効果的に用いることが可能となり、パターン精度の向上をはかることも可能となる。
【００４４】
なお、本実施例では共通ソース線として第３多結晶シリコン線を用いたが、これは別に第２層Ａｌ線等でもよいし、またビット線の材質を変えることにより第１層Ａｌ配線でもよい。また、実施例ではＮＡＮＤセルを用いたが、これに限らず不揮発性メモリセルを用いたＥＥＰＲＯＭに適用することができる。
【００４５】
【発明の効果】
以上詳述したように本発明によれば、複数の不揮発性メモリセルに渡って、素子分離領域を共通ソース線によって分断されることなく連続的に形成しているので、ソース側選択ゲートの耐圧を向上させ、信頼性の高いＮＡＮＤセル型ＥＥＰＲＯＭを実現することができる。また、位相シフト法も用い易くなり、高集積化もより容易になる。
【図面の簡単な説明】
【図１】本発明の一参考例に係わるＥＥＰＲＯＭのアレイ構成を示す平面図。
【図２】第１の実施例に係わるＥＥＰＲＯＭのアレイ構成を示す平面図。
【図３】第２の実施例に係わるＥＥＰＲＯＭのアレイ構成を示す平面図。
【図４】図３のＮＡＮＤセルの矢視Ａ−Ａ’，Ｂ−Ｂ’の断面図。
【図５】図３のＮＡＮＤセルの等価回路図。
【図６】従来のＮＡＮＤセルのアレイ構成を示す平面図。
【図７】従来のＮＡＮＤセルのアレイ構成を示す平面図。
【符号の説明】
１…ビット線（ＢＬ）
２…ビット線コンタクト
３…ソース線
４…メモリセル
５…ドレイン側選択トランジスタ
６…ソース側選択トランジスタ
ＣＧ（ＣＧ1 〜ＣＧ8 ）…制御ゲート
ＦＧ…浮遊ゲート（電荷蓄積層）
ＳＧ（ＳＧD ，ＳＧS ）…選択ゲート
【図１】
0003866586.tif 000002
【図２】
0003866586.tif 000003
【図３】
0003866586.tif 000004
【図４】
0003866586.tif 000005
【図５】
0003866586.tif 000006
【図６】
0003866586.tif 000007
【図７】
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