(57)【特許請求の範囲】
【請求項１】
撮像素子を構成する画素の画像信号を読み出す画像読み出し手段と、上記画像読み出し手段による読み出し画素位置を計測する計測手段と、上記撮像素子における欠陥画素の画素位置を記憶するとともに、その画素位置の参照手順を画素の読み出しモード毎に記憶する記憶手段と、上記画像読み出し手段により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と上記計測手段により計測された読み出し画素位置を比較して欠陥画素を検出する欠陥画素検出手段と、上記画像読み出し手段から読み出された画像信号のうちの上記欠陥画素検出手段により検出された欠陥画素の画像信号を補正する補正手段とを備え、
上記記憶手段は、欠陥画素の画素位置と参照手順を対にして記憶することを特徴とする欠陥画素検出装置。
【請求項２】
記憶手段に記憶されている画素位置の参照手順は、欠陥画素の画素位置が記憶されている絶対アドレスを示す座標情報であることを特徴とする請求項１記載の欠陥画素検出装置。
【請求項３】
撮像素子を構成する画素の画像信号を読み出す画像読み出し手段と、上記画像読み出し手段による読み出し画素位置を計測する計測手段と、上記撮像素子における欠陥画素の画素位置を記憶するとともに、その画素位置の参照手順を画素の読み出しモード毎に記憶する記憶手段と、上記画像読み出し手段により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と上記計測手段により計測された読み出し画素位置を比較して欠陥画素を検出する欠陥画素検出手段と、上記画像読み出し手段から読み出された画像信号のうちの上記欠陥画素検出手段により検出された欠陥画素の画像信号を補正する補正手段とを備え、
上記記憶手段に記憶されている画素位置の参照手順は、欠陥画素の画素位置が記憶されている相対アドレスを示す座標情報であることを特徴とする欠陥画素検出装置。
【請求項４】
撮像素子を構成する画素の画像信号を読み出す画像読み出し手段と、上記画像読み出し手段による読み出し画素位置を計測する計測手段と、上記撮像素子における欠陥画素の画素位置を記憶するとともに、その画素位置の参照手順を画素の読み出しモード毎に記憶する記憶手段と、上記画像読み出し手段により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と上記計測手段により計測された読み出し画素位置を比較して欠陥画素を検出する欠陥画素検出手段と、上記画像読み出し手段から読み出された画像信号のうちの上記欠陥画素検出手段により検出された欠陥画素の画像信号を補正する補正手段とを備え、
上記記憶手段に記憶されている画素位置の参照手順は、所望する欠陥画素の画素位置であるか否かを示す識別情報であることを特徴とする欠陥画素検出装置。
【請求項５】
記憶手段に記憶されている欠陥画素の画素位置と参照手順を予め読み出して一時的に格納し、計測手段から読み出し画素位置が出力されると、その欠陥画素の画素位置と参照手順を欠陥画素検出手段に出力する一時的格納手段を設けたことを特徴とする請求項１から請求項４のうちのいずれか１項記載の欠陥画素検出装置。
【請求項６】
一時的格納手段は、複数の欠陥画素の画素位置と参照手順を一時的に格納することを特徴とする請求項５記載の欠陥画素検出装置。
【請求項７】
撮像素子を構成する画素の画像信号を読み出す画像読み出し処理手順と、上記画像読み出し処理手順による読み出し画素位置を計測する計測処理手順と、上記撮像素子における欠陥画素の画素位置を記憶するとともに、その画素位置の参照手順を画素の読み出しモード毎に記憶する記憶処理手順と、上記画像読み出し処理手順により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と上記計測処理手順により計測された読み出し画素位置を比較して欠陥画素を検出する欠陥画素検出処理手順と、上記画像読み出し処理手順により読み出された画像信号のうちの上記欠陥画素検出処理手順により検出された欠陥画素の画像信号を補正する補正処理手順とを備え、
上記記憶処理手順は、欠陥画素の画素位置と参照手順を対にして記憶することを特徴とする欠陥画素検出プログラムが記録された記録媒体。
【請求項８】
記憶処理手順に記憶されている画素位置の参照手順は、欠陥画素の画素位置が記憶されている絶対アドレスを示す座標情報であることを特徴とする請求項７記載の欠陥画素検出プログラムが記録された記録媒体。
【請求項９】
撮像素子を構成する画素の画像信号を読み出す画像読み出し処理手順と、上記画像読み出し処理手順による読み出し画素位置を計測する計測処理手順と、上記撮像素子における欠陥画素の画素位置を記憶するとともに、その画素位置の参照手順を画素の読み出しモード毎に記憶する記憶処理手順と、上記画像読み出し処理手順により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と上記計測処理手順により計測された読み出し画素位置を比較して欠陥画素を検出する欠陥画素検出処理手順と、上記画像読み出し処理手順により読み出された画像信号のうちの上記欠陥画素検出処理手順により検出された欠陥画素の画像信号を補正する補正処理手順とを備え、
上記記憶処理手順に記憶されている画素位置の参照手順は、欠陥画素の画素位置が記憶されている相対アドレスを示す座標情報であることを特徴とする欠陥画素検出プログラムが記録された記録媒体。
【請求項１０】
撮像素子を構成する画素の画像信号を読み出す画像読み出し処理手順と、上記画像読み出し処理手順による読み出し画素位置を計測する計測処理手順と、上記撮像素子における欠陥画素の画素位置を記憶するとともに、その画素位置の参照手順を画素の読み出しモード毎に記憶する記憶処理手順と、上記画像読み出し処理手順により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と上記計測処理手順により計測された読み出し画素位置を比較して欠陥画素を検出する欠陥画素検出処理手順と、上記画像読み出し処理手順により読み出された画像信号のうちの上記欠陥画素検出処理手順により検出された欠陥画素の画像信号を補正する補正処理手順とを備え、
上記記憶処理手順に記憶されている画素位置の参照手順は、所望する欠陥画素の画素位置であるか否かを示す識別情報であることを特徴とする欠陥画素検出プログラムが記録された記録媒体。
【請求項１１】
記憶処理手順に記憶されている欠陥画素の画素位置と参照手順を予め読み出して一時的に格納し、計測処理手順から読み出し画素位置が出力されると、その欠陥画素の画素位置と参照手順を欠陥画素検出処理手順に出力する一時的格納処理手順を設けたことを特徴とする請求項７から請求項１０のうちのいずれか１項記載の欠陥画素検出プログラムが記録された記録媒体。
【請求項１２】
一時的格納処理手順は、複数の欠陥画素の画素位置と参照手順を一時的に格納することを特徴とする請求項１１記載の欠陥画素検出プログラムが記録された記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、撮像素子の中の欠陥画素を検出する欠陥画素検出装置及び欠陥画素検出プログラムが記録された記録媒体に関するものである。
【０００２】
【従来の技術】
撮像素子のような光を電気信号に変換する素子は、その素子上に数十万から数百万程度の画素を有している。その画素中には白つぶれや黒つぶれなどの欠陥画素が存在する。これらの欠陥画素はないことが望ましいが、歩留まりのコスト面や技術的困難さからある程度の数を見越して製造されている。
この処理方法には欠陥画素の前画素のデータで、その欠陥画素のデータを置換する等の方策がある。そのためには、欠陥画素の位置情報を撮像素子の読み出し位置と照らし合わせて同定することが必要となる。
【０００３】
図２４は例えば特開昭６３−８６９７１号公報に示された従来の欠陥画素検出装置を示す構成図であり、図において、１は欠陥画素の存在する水平ライン番地の他、ブロック番地やセル番地が記憶されたＥＥＰＲＯＭを内臓するマイクロコンピュータ、２はバスインタフェース回路、３〜８はシフトレジスタ、９はカウンタ、１０はタイミングクロックを発生するタイミングクロック発生回路、１１はタイミングクロックに同期してＣＣＤセンサ１２の走査位置を制御する撮像素子ドライブ、１２は撮像素子であるＣＣＤセンサ、１３はサンプルホールド回路、１４はＣＣＤセンサ１２を構成する画素の画像データを出力する出力信号処理回路、１５〜１７はＣＣＤセンサ１２の走査位置を計数するカウンタ、１８〜２０はアドレスを比較するコンパレータ、２１はコンパレータ１８〜２０からアドレス一致信号を受けると、サンプルホールドパルスの出力を停止する論理回路である。
【０００４】
次に動作について説明する。
マイクロコンピュータ１には予め欠陥画素の存在する水平ライン番地、ブロック番地及びセル番地（以下、欠陥アドレスという）が記憶されており、電源投入後、バスインタフェース回路２を通じて、欠陥アドレスをシフトレジスタ３〜８にロードする。
【０００５】
この際、カウンタ９が欠陥アドレスの転送数を管理することにより、シフトレジスタ６〜８には、ＣＣＤセンサ１２に含まれる欠陥画素のうち、先に走査される欠陥画素のアドレスをロードし、シフトレジスタ３〜５には、その次に走査される欠陥画素のアドレスをロードする。
【０００６】
その後、カウンタ１５〜１７がＣＣＤセンサ１２の走査位置を管理し、ＣＣＤセンサ１２の走査位置がシフトレジスタ６〜８にロードされている欠陥アドレスと一致すると、コンパレータ１８〜２０の全てがアドレス一致信号を出力する。
このようにして、コンパレータ１８〜２０の全てからアドレス一致信号を受けると、論理回路２１がサンプルホールドパルスの出力を停止するので、サンプルホールド回路１３は、ＣＣＤセンサ１２から出力された欠陥画素の画像データを出力信号処理回路１４に出力せず、その欠陥画素の１つ前の画像データを続けて出力信号処理回路１４に出力する。
【０００７】
これにより、出力信号処理回路１４は、欠陥画素の１つ前の画像データを欠陥画素の画像データとして出力することになる。
なお、コンパレータ１８〜２０の全てがアドレス一致信号を出力すると、シフトレジスタ３〜５にロードされていた次の欠陥アドレスがシフトレジスタ６〜８にシフトされて、再び上記と同様の処理を繰り返し実行する。
【０００８】
【発明が解決しようとする課題】
従来の欠陥画素検出装置は以上のように構成されているので、ＣＣＤセンサ１２を構成する全画素の画像データを出力する場合には、欠陥画素の位置を逐次検出して、画像データを補正することができるが、特定の水平ライン上に存在する画素の画像データのみを出力する場合には、特定の水平ラインを指定する手段等を有していないため、欠陥画素の位置を検出することができず、様々な読み出し方式の撮像素子に対応する汎用性の高い欠陥画素検出装置を提供することができない課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、様々な読み出し方式の撮像素子に対応することができる汎用性の高い欠陥画素検出装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る欠陥画素検出装置は、画像読み出し手段により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測手段により計測された読み出し画素位置を比較して欠陥画素を検出するようにし、欠陥画素検出手段により検出された欠陥画素の画像信号を補正する補正手段を設け、欠陥画素の画素位置と参照手順を対にして記憶するようにしたものである。
【００１１】
この発明に係る欠陥画素検出装置は、記憶手段に記憶されている画素位置の参照手順が、欠陥画素の画素位置が記憶されている絶対アドレスを示す座標情報であるようにしたものである。
【００１２】
この発明に係る欠陥画素検出装置は、画像読み出し手段により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測手段により計測された読み出し画素位置を比較して欠陥画素を検出するようにし、欠陥画素検出手段により検出された欠陥画素の画像信号を補正する補正手段を設け、記憶手段に記憶されている画素位置の参照手順が、欠陥画素の画素位置が記憶されている相対アドレスを示す座標情報であるようにしたものである。
【００１３】
この発明に係る欠陥画素検出装置は、画像読み出し手段により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測手段により計測された読み出し画素位置を比較して欠陥画素を検出するようにし、欠陥画素検出手段により検出された欠陥画素の画像信号を補正する補正手段を設け、記憶手段に記憶されている画素位置の参照手順が、所望する欠陥画素の画素位置であるか否かを示す識別情報であるようにしたものである。
【００１４】
この発明に係る欠陥画素検出装置は、記憶手段に記憶されている欠陥画素の画素位置と参照手順を予め読み出して一時的に格納し、計測手段から読み出し画素位置が出力されると、その欠陥画素の画素位置と参照手順を欠陥画素検出手段に出力する一時的格納手段を設けたものである。
【００１５】
この発明に係る欠陥画素検出装置は、一時的格納手段が複数の欠陥画素の画素位置と参照手順を一時的に格納するようにしたものである。
【００１６】
この発明に係る欠陥画素検出プログラムが記録された記録媒体は、画像読み出し処理手順により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測処理手順により計測された読み出し画素位置を比較して欠陥画素を検出する欠陥画素検出処理手順を記録し、欠陥画素検出処理手順により検出された欠陥画素の画像信号を補正する補正処理手順を設け、欠陥画素の画素位置と参照手順を対にして記憶するようにしたものである。
【００１７】
この発明に係る欠陥画素検出プログラムが記録された記録媒体は、記憶処理手順に記憶されている画素位置の参照手順が、欠陥画素の画素位置が記憶されている絶対アドレスを示す座標情報であるようにしたものである。
【００１８】
この発明に係る欠陥画素検出プログラムが記録された記録媒体は、画像読み出し処理手順により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測処理手順により計測された読み出し画素位置を比較して欠陥画素を検出する欠陥画素検出処理手順を記録し、欠陥画素検出処理手順により検出された欠陥画素の画像信号を補正する補正処理手順を設け、記憶処理手順に記憶されている画素位置の参照手順が、欠陥画素の画素位置が記憶されている相対アドレスを示す座標情報であるようにしたものである。
【００１９】
この発明に係る欠陥画素検出プログラムが記録された記録媒体は、画像読み出し処理手順により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測処理手順により計測された読み出し画素位置を比較して欠陥画素を検出する欠陥画素検出処理手順を記録し、欠陥画素検出処理手順により検出された欠陥画素の画像信号を補正する補正処理手順を設け、所望する欠陥画素の画素位置であるか否かを示す識別情報であるようにしたものである。
【００２０】
この発明に係る欠陥画素検出プログラムが記録された記録媒体は、記憶処理手順に記憶されている欠陥画素の画素位置と参照手順を予め読み出して一時的に格納し、計測処理手順から読み出し画素位置が出力されると、その欠陥画素の画素位置と参照手順を欠陥画素検出処理手順に出力する一時的格納処理手順を設けたものである。
【００２１】
この発明に係る欠陥画素検出プログラムが記録された記録媒体は、一時的格納処理手順が複数の欠陥画素の画素位置と参照手順を一時的に格納するようにしたものである。
【００２２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による欠陥画素検出装置を示す構成図であり、図において、３１は被写体の光学像を結像させるレンズ系、３２は全画素読み出しモードと高速読み出しモードを備え、レンズ系３１により結像された被写体像を光電変換して電気信号を出力する撮像素子、３３は撮像素子３２から出力された電気信号に対して増幅やディジタルクランプなどのアナログ処理を行うアナログ処理部、３４はアナログ処理部３３から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器である。なお、アナログ処理部３３及びＡ／Ｄ変換器３４から画像読み出し手段が構成されている。
【００２３】
３５は撮像素子３２の読み出しモードに応じたタイミングで撮像素子３２を駆動するタイミング発生器、３６はタイミング発生器３５から出力される信号を元にして、撮像素子３２の読み出しモードに応じた撮像面の位置アドレスを計測する画素位置計測部である。なお、タイミング発生器３５及び画素位置計測部３６から計測手段が構成されている。
【００２４】
４０ａは縦横計２４ビットの欠陥画素の位置情報を登録する欠陥画素位置メモリであり、最大２５６個の欠陥画素位置を登録することが可能である。４０ｂは高速読み出しモードにおいて使用し、欠陥画素の位置情報を登録する欠陥画素位置メモリ４０ａの８ビットの絶対アドレスを指定するアドレスメモリである。４１は欠陥画素位置メモリ４０ａ及びアドレスメモリ４０ｂを制御するメモリ制御回路、４２はメモリ制御回路４１を経由して欠陥画素位置メモリ４０ａから読み出された欠陥画素の位置情報を一時的に記憶する欠陥画素位置レジスタ（一時格納手段）である。なお、欠陥画素位置メモリ４０ａ，アドレスメモリ４０ｂ及びメモリ制御回路４１から記憶手段が構成されている。
【００２５】
４３は画素位置計測部３６から出力される撮像素子３２の撮像面の位置アドレスと、欠陥画素位置レジスタ４２に格納されている欠陥画素の位置情報を比較し、一致した場合には欠陥画素であることを示す欠陥画素検出信号を出力する欠陥画素検出部（欠陥画素検出手段）、４４は欠陥画素検出部４３から出力される欠陥画素検出信号である。４５はＡ／Ｄ変換器３４から出力される１２ビットのデジタル画像データを、欠陥画素検出信号４４に基づいて同色成分隣接２画素から単純線形補間を実施して欠陥画素の補正を行う欠陥画素補正部（補正手段）である。
【００２６】
なお、図１では画像読み出し手段，計測手段，記憶手段，欠陥画素検出手段及び補正手段をハードウエアで構成するものについて説明するが、これらをソフトウエアで構成し、即ち、画像読み出し処理手順，計測処理手順，記憶処理手順，欠陥画素検出処理手順及び補正処理手順から構成された欠陥画素検出プログラムをコンピュータが読み取り可能な記録媒体に記録するようにしてもよい。
【００２７】
次に動作について説明する。
まず、欠陥画素補正を行う撮像素子３２について説明する。
近年、撮像素子３２の高画素化が進展している。これに伴って撮像素子３２からの画像データの読み出し時間も増加する傾向にある。このことは、例えば、デジタルスチルカメラにおける画角合わせ、いわゆるファインダ動作時において、レスポンスの低下を招くことになる。
そこで、最近では、通常撮影時には画質を優先して、全ての画素データを読み出す全画素読み出しモードと、ファインダ動作時には読み出し速度を優先して、垂直方向に間引きを行う高速読み出しモードの２つのモードを備えた撮像素子３２が製品化されている。これら２つのモードについても各種様々な読み出し方式が存在するが、ここでは各モード２種類の読み出し方式を例に説明する。
【００２８】
図２は全画素読み出しモードにおけるプログレッシブスキャン方式の撮像素子面の一部を表したものであり、図３は全画素読み出しモードにおけるフィールド読み出し方式の撮像面の一部を表したものである。
図４は高速読み出しモードにおける垂直単純間引き方式の撮像面の一部を表したものであり、図５は高速読み出しモードにおける垂直二画素加算方式の撮像面の一部を表したものである。図の黒丸は欠陥画素の位置を表し、付与された番号は後述する欠陥画素位置情報の登録順を示している。なお、撮像素子３２は４０９６画素×４０９６行の２次元ＣＣＤセンサとし、出力されるデジタル画像データは１２ビットとする。
【００２９】
図２のプログレッシブスキャン方式は、水平方向では図の左から右へ、垂直方向では１ライン目から順に上から下へ、各画素の画像データを読み出す方式である。
【００３０】
図３のフィールド読み出し方式は、４フィールド読み出しのものであり、水平方向に関してはプログレッシブスキャン方式と同様に、図の左から右の順で読み出す。垂直方向に関しては、まず、第一フィールド、第二フィールドの順にフィールド毎に第四フィールドまで読み出す。図２では１ライン，５ライン，９ライン…と第一フィールドを読み出した後、２ライン，６ライン，１０ライン…と第二フィールドを読み出し、最後に４ライン，８ライン，１２ラインの第四フィールドを読み出すことになる。
【００３１】
図４の垂直単純間引き方式は、水平方向に関しては全画素読み出しモードと同様に、図の左から右の順で読み出す。垂直方向に関しては、８ラインを一つの単位として、このうち斜線部分となる２ライン目と７ライン目を読み出す。図４では２ライン目，７ライン目，１０ライン目，１５ライン目，１８ライン目…の順に読み出すことになる。
【００３２】
図５の垂直二画素加算方式は、水平方向に関しては全画素読み出しモードと同様に、図の左から右の順で読み出す。垂直方向に関しては、１２ラインを一つの単位として、このうち斜線部分となる１ライン目と３ライン目及び８ライン目と１０ライン目の垂直二画素が加算され、その平均が読み出される。図５では１ライン目と３ライン目，８ライン目と１０ライン目，１３ライン目と１５ライン目，２０ライン目と２２ライン目…の垂直二画素の平均を読み出すことになる。
【００３３】
図６は欠陥画素位置メモリ４０ａを表したものである。登録する欠陥画素位置情報は一画面の絶対位置を示すものとする。従って、４０９６画素×４０９６行の二次元ＣＣＤセンサを使用した場合、一つの欠陥画素位置情報は水平方向１２ビット（０〜４０９５）、垂直方向１２ビット（０〜４０９５）の計２４ビット幅となる。また、８ビットのアドレス空間を有するため、最大２５６個の欠陥画素位置情報を登録することが可能である。
【００３４】
欠陥画素位置情報の登録順序については全画素読み出しモードの読み出し順とする。
即ち、図２のプログレッシブスキャン方式の撮像素子を使用する場合は、アドレス０番地からＤ１，Ｄ２，Ｄ３，Ｄ４…の図中左上から右下の順序に登録し、図３のフィールド読み出し方式の撮像素子を使用する場合には、図３に示した範囲のみを考えると、Ｄ１，Ｄ２，Ｄ３，Ｄ４（第一フィールド），Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９（第二フィールド）の順に登録する。
【００３５】
図７は垂直単純間引き方式、図８は垂直二画素加算方式におけるアドレスメモリ４０ｂを表したものであり、高速読み出しモードで使用する欠陥画素位置情報を欠陥画素位置メモリ４０ａから読み出す。アドレスメモリ４０ｂへの欠陥画素位置メモリアドレスの登録順序は高速読み出しモードの読み出し順とする。
即ち、図４の垂直単純間引き方式の撮像素子を使用する場合は、図７のようにアドレス０番地からＤ３，Ｄ４，Ｄ１０，Ｄ１４…が登録されている欠陥画素位置メモリアドレス２，３，９，１３…番地の順序に登録し、図５の垂直二画素加算方式の撮像素子を使用する場合には、図８のようにＤ５，Ｄ６，Ｄ１，Ｄ２，Ｄ７…が登録されている欠陥画素位置メモリアドレス４，５，０，１…番地の順序に登録する。
【００３６】
次に全画素読み出しモードにおける詳細な構成と動作について説明する。
図示しないスイッチあるいはシャッタなどにより全画素読み出しモードがスタートすると、タイミング発生器３５が撮像素子３２を駆動するためのタイミングクロックを発生する。
【００３７】
撮像素子３２は光の強弱に応じた撮像信号を出力し、アナログ処理部３３を経由してＡ／Ｄ変換器３４によってデジタル画像信号に変換され、欠陥画素補正部４５に転送される。これと同時にタイミング発生器３５がタイミングクロックに同期した画素クロックを発生すると、画素位置計測部３６は画素クロックを計測する。
画素位置計測部３６は全画素を計数可能であるように水平１２ビット（０〜４０９５）、垂直１２ビット（０〜４０９５）の計２４ビットのカウンタを備えており、全画素読み出しモードでは画素クロックにより１ずつインクリメントすることで、その計数結果は１画面の絶対位置を示すこととなる。その計測結果は順次欠陥画素検出部４３に転送される。
【００３８】
一方、欠陥画素位置メモリ４０ａからは全画素読み出しモードの最初の欠陥画素となる０番地のＤ１の位置情報が欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。
欠陥画素検出部４３は画素位置計測部３６から順次転送される計測結果と比較を行い、一致した場合には欠陥画素検出信号４４を出力する。この信号に基づき欠陥画素補正部４５は、デジタル画像信号のうち欠陥画素Ｄ１の画像信号に対し、水平方向の同色成分隣接二画素の画像信号を使用して線形補間を行った値に置換する。
【００３９】
同時に欠陥画素検出部４３より出力される欠陥画素検出信号４４が、メモリ制御回路４１に転送され、次の欠陥画素となる１番地のＤ２の位置情報を欠陥画素位置メモリ４０ａから読み出す。読み出されたＤ２の位置情報は欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。
欠陥画素検出部４３は、画素位置計測部３６から順次転送される計測結果とＤ２の位置情報の比較を行い、一致した場合には再び欠陥画素検出信号４４を出力する。
【００４０】
上記のように欠陥画素位置メモリ４０ａの０番地から読み出しを開始し、欠陥画素検出信号４４が出力される度に欠陥画素位置メモリ４０ａのアドレスを＋１インクリメントする動作を繰返すことにより、以下、欠陥画素Ｄ３，Ｄ４，Ｄ５…と全画素読み出しモードにおける欠陥画素の検出及び補正を行う。
【００４１】
次に高速読み出しモードの詳細な構成と動作について説明する。
まず、図４の垂直単純間引き方式における構成と動作について説明する。図示しないスイッチあるいはシャッタなどにより高速読み出しモードがスタートすると、タイミング発生器３５が撮像素子３２を駆動するためのタイミングクロックを発生する。
【００４２】
撮像素子３２は光の強弱に応じた撮像信号を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換器３４によってデジタル画像信号に変換され、欠陥画素補正部４５に転送される。これと同時にタイミング発生器３５がタイミングクロックに同期した画素クロックを発生すると、画素位置計測部３６は画素クロックを計測する。このとき図４の垂直単純間引き方式では、垂直方向に８ラインを単位として２ライン目と７ライン目のみを読み出すため、垂直方向のカウンタは２，７，１０，１５，１８…のように１画面の絶対位置を示すように計測されてゆく。その計測結果は順次欠陥画素検出部４３に転送される。
【００４３】
一方、高速読み出しモードがスタートすると、図７のようにアドレスメモリ４０ｂの０番地に登録されている８ビットのアドレス情報「２番地」、即ち、垂直単純間引き方式で最初に使用するＤ３が登録されている欠陥画素位置メモリ４０ａのアドレスがメモリ制御回路４１によって、欠陥画素位置メモリ４０ａに転送される。読み出された欠陥画素位置メモリ４０ａにおける「２番地」のＤ３の位置情報は、欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。
欠陥画素検出部４３は画素位置計測部３６から順次転送される計測結果と比較を行い、一致した場合には欠陥画素検出信号４４を出力する。この信号に基づき欠陥画素補正部４５は、デジタル画像信号のうち欠陥画素Ｄ３の画像信号に対し、水平方向の同色成分隣接二画素の画像信号を使用して線形補間を行った値に置換する。
【００４４】
同時に欠陥画素検出部４３より出力される欠陥画素検出信号４４が、メモリ制御回路４１に転送され、アドレスメモリ４０ｂの１番地に登録されている８ビットのアドレス情報「３番地」、即ち、垂直単純間引き方式で次に使用するＤ４が登録されている欠陥画素位置メモリ４０ａのアドレスがメモリ制御回路４１によって、欠陥画素位置メモリ４０ａに転送される。読み出された欠陥画素位置メモリ４０ａにおける「３番地」のＤ４の位置情報は、欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。欠陥画素検出部４３は画素位置計測部３６から順次転送される計測結果と比較を行い、一致した場合には再び欠陥画素検出信号４４を出力する。
【００４５】
上記のように、まず、アドレスメモリ４０ｂの０番地のアドレス情報を欠陥画素位置メモリ４０ａに転送し、欠陥画素検出信号４４が出力される度にアドレスメモリ４０ｂのアドレスを＋１インクリメントする動作を繰返す。これにより、以下、欠陥画素Ｄ１０，Ｄ１４…と垂直単純間引き方式における欠陥画素の検出及び補正を行う。
【００４６】
次に図５の垂直二画素加算方式における構成と動作について説明する。
図示しないスイッチあるいはシャッタなどにより高速読み出しモードがスタートすると、タイミング発生器３５が撮像素子３２を駆動するためのタイミングクロックを発生する。
【００４７】
撮像素子３２は光の強弱に応じた撮像信号を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換器３４によってデジタル画像信号に変換され、欠陥画素補正部４５に転送される。これと同時にタイミング発生器３５がタイミングクロックに同期した画素クロックを発生すると、画素位置計測部３６は画素クロックを計測する。このとき図５の垂直二画素加算方式では、１２ラインを一つの単位として１ライン目と３ライン目及び８ライン目と１０ライン目の垂直二画素が加算され、その平均が読み出される。
そこで、垂直方向のカウンタは１，８，１３，２０…のように、加算する２ラインのうちのいずれかのラインを基準として計測する。その計測結果は順次欠陥画素検出部４３に転送される。
【００４８】
一方、高速読み出しモードがスタートすると、図８のようにアドレスメモリ４０ｂの０番地に登録されている８ビットのアドレス情報「４番地」、即ち、垂直二画素加算方式で最初に使用するＤ５が登録されている欠陥画素位置メモリ４０ａのアドレスがメモリ制御回路４１によって、欠陥画素位置メモリ４０ａに転送される。読み出された欠陥画素位置メモリ４０ａにおける「４番地」のＤ５の位置情報は、欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。
【００４９】
ここで、画素位置計測部３６からは基準ラインとして１，８，１３，２０…の計測結果のみが出力されるが、２ラインに存在する欠陥画素を同時に検出するために、欠陥画素検出部４３では基準ラインに２を加算した比較条件、即ち、３，１０，１５，２２…の条件が新たに生成される。
これにより欠陥画素検出部４３は、欠陥画素位置メモリ４０ａからの位置情報が基準ラインまたは基準ライン＋２と一致する場合、欠陥画素検出信号４４を出力することが可能となる。Ｄ５の場合、１画面の絶対位置で３ライン目に存在するので、画素位置計測部３６から基準ラインである１が出力され、基準ライン＋２の比較条件で一致し、欠陥画素検出信号４４が出力される。欠陥画素検出信号４４が出力されると欠陥画素補正部４５は、デジタル画像信号のうち欠陥画素Ｄ５の画像信号に対し、水平方向の同色成分隣接二画素の画像信号を使用して線形補間を行った値に置換する。
【００５０】
同時に欠陥画素検出部４３より出力される欠陥画素検出信号４４が、メモリ制御回路４１に転送され、アドレスメモリ４０ｂの１番地に登録されている８ビットのアドレス情報「５番地」、即ち、垂直二画素加算方式で次に使用するＤ６が登録されている欠陥画素位置メモリ４０ａのアドレスがメモリ制御回路４１によって、欠陥画素位置メモリ４０ａに転送される。読み出された欠陥画素位置メモリ４０ａにおける５番地のＤ６の位置情報は、欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。欠陥画素検出部４３は、画素位置計測部３６から順次転送される計測結果を元に比較条件を生成し、一致した場合には再び欠陥画素検出信号４４を出力する。
【００５１】
上記のように、欠陥画素検出部４３で２ラインに存在する欠陥画素を検出するため、画素位置計測部３６からの計測結果を元に比較条件の追加を実施する。さらにアドレスメモリ４０ｂの０番地のアドレス情報を欠陥画素位置メモリ４０ａに転送し、欠陥画素検出信号４４が出力される度にアドレスメモリ４０ｂのアドレスを＋１インクリメントする動作を繰返す。これにより、以下、欠陥画素Ｄ１，Ｄ２，Ｄ７…と垂直二画素加算方式における欠陥画素の検出及び補正を行う。
【００５２】
以上から明らかなように、この実施の形態１によれば、高速読み出しモードにおける欠陥画素を検出するためのアドレスメモリ４０ｂを備えることにより、全画素読み出しモードと高速読み出しモードのモード別に欠陥画素の位置情報を登録する必要がなくなり、メモリ容量の削減が可能となる。
【００５３】
なお、この実施の形態１では、撮像素子は４０９６画素×４０９６行を有するものとしたが、画素数は任意でよく、それに応じて画素カウンタのビット数を変更すればよい。また、検出する欠陥画素の登録数も任意であり、メモリの容量を変更すればよい。
【００５４】
また、この実施の形態１における欠陥画素位置レジスタ４２は、１画素分の欠陥画素位置情報を記憶するものであるが、複数画素分の容量を備えることにより、欠陥画素の検出を行う前にアドレスメモリ４０ｂの情報に基づいて、あらかじめ複数画素分の欠陥画素位置情報を読み出すことが可能となり、欠陥画素位置メモリ４０ａの読み出し速度が遅い場合でもリアルタイムに欠陥画素の検出が可能となる。
【００５５】
さらに、この実施の形態１では、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能であり、この実施の形態１と同様の効果を得ることができる。
【００５６】
実施の形態２．
図９はこの発明の実施の形態２による欠陥画素検出装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
４０は縦横計２４ビットの欠陥画素の位置情報と、高速読み出しモードで使用する欠陥画素位置情報が登録されている８ビットのアドレスを登録するメモリであって、最大２５６個の欠陥画素位置情報を登録することが可能なアドレス／欠陥画素位置メモリ（記憶手段）である。５０は高速読み出しモードで最初に読み出す欠陥画素位置情報のアドレスが登録されている開始アドレスメモリ、５１はメモリ制御回路４１を経由してアドレス／欠陥画素位置メモリ４０から読み出されたアドレスを一時的に記憶するメモリアドレスレジスタ（一時格納手段）である。
【００５７】
次に動作について説明する。
上記実施の形態１は、検出手順となる座標情報を登録するアドレスメモリ４０ｂと、欠陥画素の位置情報を登録する欠陥画素位置メモリ４０ａをそれぞれ備えたものについて示したが、欠陥画素の位置情報と座標情報を対にして同じメモリに登録するようにしてもよい。
【００５８】
図１０は図４における垂直単純間引き方式、図１１は図５の垂直二画素加算方式の撮像素子を使用した場合のアドレス／欠陥画素位置メモリ４０を表したものである。８ビットのアドレス空間を有し、最大２５６個の欠陥画素位置情報を登録することができる。データ幅は３２ビットとし、このうち下位［２３：０］に欠陥画素位置情報を登録する。上位［３１：２４］には高速読み出しモードにおいて次に検出する欠陥画素位置情報のあるアドレスを登録する。即ち、この８ビットのアドレスは一旦アドレス／欠陥画素位置メモリ４０の外部に読み出され、アドレス／欠陥画素位置メモリ４０のアドレスを指定する。
【００５９】
図１０及び図１１の下位［２３：０］に登録する欠陥画素位置情報は全画素読み出しモードの一画面の絶対位置を示すものとする。従って、４０９６画素×４０９６行の二次元ＣＣＤセンサを使用した場合、一つの欠陥画素位置情報は水平方向１２ビット（０〜４０９５）、垂直方向１２ビット（０〜４０９５）の計２４ビット幅となる。
【００６０】
欠陥画素位置情報の登録順序については全画素読み出しモードの読み出し順とする。即ち、図２のプログレッシブスキャン方式の撮像素子を使用する場合はアドレス０番地からＤ１，Ｄ２，Ｄ３，Ｄ４…の図中左上から右下の順序に登録し、図３のフィールド読み出し方式の撮像素子を使用する場合には、図３に示した範囲のみを考えると、Ｄ１，Ｄ２，Ｄ３，Ｄ４（第一フィールド），Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ９（第二フィールド）の順に登録する。
【００６１】
図１０の上位［３１：２４］は図４の垂直単純間引き方式におけるアドレス登録方法を表したものであり、高速読み出しモードで使用する欠陥画素位置情報の読み出し順序を示している。図４の垂直単純間引き方式の場合、検出する欠陥画素はＤ３，Ｄ４，Ｄ１０，Ｄ１４…となり、最初に使用するＤ３のアドレス／欠陥画素位置メモリ４０のアドレスのみ、開始アドレスメモリ５０によって２番地と指定される。従って、２番地の上位［３１：２４］には次に使用するＤ４のアドレス３番地が、３番地の上位［３１：２４］にはその次に使用するＤ１０のアドレス９番地が登録され、以下、上位［３１：２４］には、次に使用する欠陥画素位置情報が登録されているアドレスが登録される。
【００６２】
図１１の上位［３１：２４］は図５の垂直二画素加算方式におけるアドレス登録方法を表したものであり、高速読み出しモードで使用する欠陥画素位置情報の読み出し順序を示している。図５の垂直単純間引き方式の場合、検出する欠陥画素はＤ５，Ｄ６，Ｄ１，Ｄ２…となり、最初に使用するＤ５のアドレス／欠陥画素位置メモリ４０のアドレスのみ、開始アドレスメモリ５０によって４番地と指定される。従って、４番地の上位［３１：２４］には次に使用するＤ６のアドレス５番地が、５番地の上位［３１：２４］にはその次に使用するＤ１のアドレス０番地が登録され、以下、上位［３１：２４］には、次に使用する欠陥画素位置情報が登録されているアドレスが登録される。
【００６３】
次に全画素読み出しモードにおける詳細な構成と動作について説明する。
図示しないスイッチあるいはシャッタなどにより全画素読み出しモードがスタートすると、タイミング発生器３５が撮像素子３２を駆動するためのタイミングクロックを発生する。
【００６４】
撮像素子３２は光の強弱に応じた撮像信号を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換器３４によってデジタル画像信号に変換され、欠陥画素補正部４５に転送される。これと同時にタイミング発生器３５がタイミングクロックに同期した画素クロックを発生すると、画素位置計測部３６は画素クロックを計測する。
画素位置計測部３６は全画素を計数可能であるように水平１２ビット（０〜４０９５）、垂直１２ビット（０〜４０９５）の計２４ビットのカウンタを備えており、全画素読み出しモードでは画素クロックにより１ずつインクリメントすることで、その計数結果は１画面の絶対位置を示すこととなる。その計測結果は順次欠陥画素検出部４３に転送される。
【００６５】
一方、アドレス／欠陥画素位置メモリ４０からは全画素読み出しモードの最初の欠陥画素となる０番地［２３：０］のＤ１の位置情報が欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。欠陥画素検出部４３は画素位置計測部３６から順次転送される計測結果と比較を行い、一致した場合には欠陥画素検出信号４４を出力する。この信号に基づき欠陥画素補正部４５は、デジタル画像信号のうち欠陥画素Ｄ１の画像信号に対し、水平方向の同色成分隣接二画素の画像信号を使用して線形補間を行った値に置換する。
【００６６】
同時に欠陥画素検出部４３より出力される欠陥画素検出信号４４が、メモリ制御回路４１に転送され、次の欠陥画素となる１番地［２３：０］のＤ２の位置情報をアドレス／欠陥画素位置メモリ４０から読み出す。読み出されたＤ２の位置情報は欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。
欠陥画素検出部４３は、画素位置計測部３６から順次転送される計測結果とＤ２の位置情報の比較を行い、一致した場合には再び欠陥画素検出信号４４を出力する。
【００６７】
上記のようにアドレス／欠陥画素位置メモリ４０の０番地から、下位［２３：０］の欠陥画素位置情報の読み出しを開始し、欠陥画素検出信号４４が出力される度にアドレス／欠陥画素位置メモリ４０のアドレスを＋１インクリメントする動作を繰返すことにより、以下、欠陥画素Ｄ３，Ｄ４，Ｄ５…と全画素読み出しモードにおける欠陥画素の検出及び補正を行う。
【００６８】
次に高速読み出しモードの詳細な構成と動作について説明する。
まず、図４の垂直単純間引き方式における構成と動作について説明する。図示しないスイッチあるいはシャッタなどにより高速読み出しモードがスタートすると、タイミング発生器３５が撮像素子３２を駆動するためのタイミングクロックを発生する。
【００６９】
撮像素子３２は光の強弱に応じた撮像信号を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換器３４によってデジタル画像信号に変換され、欠陥画素補正部４５に転送される。これと同時にタイミング発生器３５がタイミングクロックに同期した画素クロックを発生すると、画素位置計測部３６は画素クロックを計測する。このとき図４の垂直単純間引き方式では、垂直方向に８ラインを単位として２ライン目と７ライン目のみを読み出すため、垂直方向のカウンタは２，７，１０，１５，１８…のように１画面の絶対位置を示すように計測されてゆく。その計測結果は順次欠陥画素検出部４３に転送される。
【００７０】
一方、高速読み出しモードがスタートすると、開始アドレスメモリ５０のアドレス情報「２番地」、即ち、垂直単純間引き方式で最初に使用するＤ３が登録されているアドレス／欠陥画素位置メモリ４０のアドレスが、メモリ制御回路４１によってアドレス／欠陥画素位置メモリ４０に転送される。読み出されたアドレス／欠陥画素位置メモリ４０における「２番地」のＤ３の位置情報［２３：０］は、欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。同時に「２番地」のアドレス情報［３１：２４］（３番地）は、メモリアドレスレジスタ５１に転送される。
【００７１】
次に欠陥画素検出部４３は欠陥画素位置レジスタ４２と画素位置計測部３６から順次転送される計測結果の比較を行い、一致した場合には欠陥画素検出信号４４を出力する。この信号に基づき欠陥画素補正部４５は、デジタル画像信号のうち欠陥画素Ｄ３の画像信号に対し、水平方向の同色成分隣接二画素の画像信号を使用して線形補間を行った値に置換する。
【００７２】
同時に欠陥画素検出部４３より出力される欠陥画素検出信号４４が、メモリ制御回路４１に転送され、メモリアドレスレジスタのアドレス情報「３番地」がアドレス／欠陥画素位置メモリ４０のアドレス入力に転送される。これによりアドレス／欠陥画素位置メモリ４０の「３番地」、即ち、垂直単純間引き方式で次に使用するＤ４が読み出される。読み出されたアドレス／欠陥画素位置メモリ４０における「３番地」のＤ４の位置情報［２３：０］は、欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。同時に「３番地」のアドレス情報［３１：２４］（９番地）は、メモリアドレスレジスタ５１に転送される。
次に欠陥画素検出部４３は欠陥画素位置レジスタ４２と画素位置計測部３６から順次転送される計測結果の比較を行い、一致した場合には再び欠陥画素検出信号４４を出力する。
【００７３】
上記のように、開始アドレスメモリ５０のアドレス情報を元に、最初に必要な欠陥画素位置情報及び次に必要なアドレス情報をアドレス／欠陥画素位置メモリ４０から読み出す。次に欠陥画素検出信号４４が出力される度にメモリアドレスレジスタ５１のアドレス情報をアドレス／欠陥画素位置メモリ４０に転送する動作を繰返す。
これにより、欠陥画素位置情報及びアドレス情報は欠陥画素検出信号４４により常に更新され、以下、欠陥画素Ｄ１０，Ｄ１４…と垂直単純間引き方式における欠陥画素の検出及び補正を行う。
【００７４】
次に図５の垂直二画素加算方式における構成と動作、及び図１２のタイミングチャートについて説明する。
図示しないスイッチあるいはシャッタなどにより高速読み出しモードがスタートすると、タイミング発生器３５が撮像素子３２を駆動するためのタイミングクロックを発生する。
【００７５】
撮像素子３２は光の強弱に応じた撮像信号を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換器３４によってデジタル画像信号に変換され、欠陥画素補正部４５に転送される。これと同時にタイミング発生器３５がタイミングクロックに同期した画素クロックを発生すると、画素位置計測部３６は画素クロックを計測する。このとき図５の垂直二画素加算方式では、１２ラインを一つの単位として１ライン目と３ライン目及び８ライン目と１０ライン目の垂直二画素が加算され、その平均が読み出される。
そこで、垂直方向のカウンタは１，８，１３，２０…のように、加算する２ラインのうちのいずれかのラインを基準として計測する。その計測結果は順次欠陥画素検出部４３に転送される。
【００７６】
一方、高速読み出しモードがスタートすると、開始アドレスメモリ５０のアドレス情報「４番地」、即ち、垂直単純間引き方式で最初に使用するＤ５が登録されているアドレス／欠陥画素位置メモリ４０のアドレスが、メモリ制御回路４１によってアドレス／欠陥画素位置メモリ４０に転送される。読み出されたアドレス／欠陥画素位置メモリ４０における「４番地」のＤ５の位置情報［２３：０］は、欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。同時に「４番地」のアドレス情報［３１：２４］（５番地）は、メモリアドレスレジスタ５１に転送される。
【００７７】
ここで、画素位置計測部３６からは基準ラインとして１，８，１３，２０…の計測結果のみが出力されるが、２ラインに存在する欠陥画素を同時に検出するために、欠陥画素検出部４３では基準ラインに２を加算した比較条件、即ち、３，１０，１５，２２…の条件が新たに生成される。
これにより欠陥画素検出部４３は、アドレス／欠陥画素位置メモリ４０からの位置情報が基準ラインまたは基準ライン＋２と一致する場合、欠陥画素検出信号４４を出力することが可能となる。
【００７８】
Ｄ５の場合、１画面の絶対位置で３ライン目に存在するので、画素位置計測部３６から基準ラインである１が出力され、基準ライン＋２の比較条件で一致し、欠陥画素検出信号４４が出力される。欠陥画素検出信号４４が出力されると欠陥画素補正部４５は、デジタル画像信号のうち欠陥画素Ｄ５の画像信号に対し、水平方向の同色成分隣接二画素の画像信号を使用して線形補間を行った値に置換する。
【００７９】
同時に欠陥画素検出部４３より出力される欠陥画素検出信号４４が、メモリ制御回路４１に転送され、メモリアドレスレジスタのアドレス情報「５番地」がアドレス／欠陥画素位置メモリ４０のアドレス入力に転送される。これによりアドレス／欠陥画素位置メモリ４０の「５番地」、即ち、垂直単純間引き方式で次に使用するＤ６が読み出される。読み出されたアドレス／欠陥画素位置メモリ４０における「５番地」のＤ６の位置情報［２３：０］は、欠陥画素位置レジスタ４２を経由し、欠陥画素検出部４３に転送される。同時に「５番地」のアドレス情報［３１：２４］（０番地）は、メモリアドレスレジスタ５１に転送される。次に欠陥画素検出部４３は画素位置計測部３６から順次転送される計測結果を元に比較条件を生成し、一致した場合には再び欠陥画素検出信号４４を出力する。
【００８０】
上記のように、欠陥画素検出部４３で２ラインに存在する欠陥画素を検出するため、画素位置計測部３６からの計測結果を元に比較条件の追加を実施する。さらに、開始アドレスメモリ５０のアドレス情報を元に、最初に必要な欠陥画素位置情報及び次に必要なアドレス情報をアドレス／欠陥画素位置メモリ４０から読み出す。
次に欠陥画素検出信号４４が出力される度にメモリアドレスレジスタ５１のアドレス情報をアドレス／欠陥画素位置メモリ４０に転送する動作を繰返す。これにより、欠陥画素位置情報及びアドレス情報は欠陥画素検出信号４４により常に更新され、以下、欠陥画素Ｄ１，Ｄ２，Ｄ７…と垂直二画素加算方式における欠陥画素の検出及び補正を行う。
【００８１】
以上で明らかなように、この実施の形態２によれば、欠陥画素位置情報と、高速読み出しモードにおける欠陥画素を検出するための検出手順を同じメモリに登録することにより、メモリ領域を有効に活用することができ、全画素読み出しモードと高速読み出しモードのモード別に欠陥画素の位置情報を登録する必要がなくなり、メモリ容量の削減が可能となる。
【００８２】
なお、この実施の形態２では、撮像素子は４０９６画素×４０９６行を有するものとしたが、画素数は任意でよく、それに応じて画素カウンタのビット数を変更すればよい。また、検出する欠陥画素の登録数も任意であり、メモリの容量を変更すればよい。
【００８３】
また、この実施の形態２では、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能であり、この実施の形態２と同様の効果を得ることができる。
【００８４】
実施の形態３．
図１３はこの発明の実施の形態３による欠陥画素検出装置を示す構成図であり、図において、図９と同一符号は同一又は相当部分を示すので説明を省略する。
４０は縦横計２４ビットの欠陥画素の位置情報と、高速読み出しモードで使用する欠陥画素位置情報が登録されている４ビットの相対アドレスを登録するメモリであって、最大２５６個の欠陥画素位置情報を登録することが可能なアドレス／欠陥画素位置メモリ、６０はメモリアドレスレジスタ５１を経由してアドレス／欠陥画素位置メモリ４０から出力される４ビットの相対アドレスを、アドレス／欠陥画素位置メモリ４０の８ビットの絶対アドレスに変換するアドレス変換部である。６１は４ビットの相対アドレスから８ビットの絶対アドレスを生成できないとき、アドレス変換部６０から出力されるアドレスエラー信号である。
【００８５】
次に動作について説明する。
上記実施の形態１，２では、高速読み出しモードの検出手順情報として、メモリの絶対アドレスを使用するものであるが、検出手順としてメモリの相対アドレスを使用するようにしてもよい。
【００８６】
図１４は図４における垂直単純間引き方式、図１５は図５の垂直二画素加算方式の撮像素子を使用した場合のアドレス／欠陥画素位置メモリ４０を表したものである。アドレス／欠陥画素位置メモリ４０は８ビットのアドレス空間を有し、最大２５６個の欠陥画素位置情報を登録することができる。データ幅は２８ビットとし、このうち下位［２３：０］に欠陥画素位置情報を登録する。上位［２７：２４］には高速読み出しモードにおいて次に検出する欠陥画素位置情報のある相対アドレスを登録する。この４ビットのアドレスは一旦アドレス／欠陥画素位置メモリ４０の外部に読み出され、アドレス変換部６０によってアドレス／欠陥画素位置メモリ４０の絶対アドレスに変換される。
【００８７】
図１４及び図１５の下位［２３：０］に登録する欠陥画素位置情報については、上記実施の形態２と同様であるため説明を省略する。
図１４及び図１５の上位［２７：２４］４ビットは図４の垂直単純間引き方式における相対アドレス登録方法を表したものであり、高速読み出しモードで使用する欠陥画素位置情報の読み出し順序を示している。このうち［２６：２４］の３ビットは符号付きの相対アドレスを表し、−４〜＋３の範囲を指定することができ、この３ビットの相対アドレスはアドレス変換部６０に送られる。アドレス変換部６０では、現在読み出しを行っているアドレス／欠陥画素位置メモリ４０のアドレスの値に相対アドレスを加算し、絶対アドレスに変換した後にメモリ制御回路４１を経由してアドレス／欠陥画素位置メモリ４０に転送する。また、［２８］の１ビットは−４〜＋３の範囲で相対アドレスを表現できない場合、Ｈｉｇｈとしてアドレス変換部６０に通知する。
【００８８】
図４の垂直単純間引き方式の場合、検出する欠陥画素はＤ３，Ｄ４，Ｄ１０，Ｄ１４…となり、最初に使用するＤ３のアドレス／欠陥画素位置メモリ４０のアドレスは、開始アドレスメモリ５０によって２番地と指定される。従って、２番地の上位［２６：２４］には次に使用するアドレス３番地のＤ４の相対アドレス３（番地）−２（番地）＝＋１が登録されることになる。３番地の上位［２６：２４］には次に使用するアドレス９番地のＤ１０の相対アドレスを登録することになるが、９（番地）−３（番地）＝＋６となり、３ビットで表現することができないため［２７］はＨｉｇｈとする。以下、Ｄ１４以降についても［２６：２４］に相対アドレスを、［２７］には相対アドレスが登録可能であるかを登録する。
【００８９】
図５の垂直二画素加算方式の場合、検出する欠陥画素はＤ５，Ｄ６，Ｄ１，Ｄ２…となり、最初に使用するＤ５のアドレス／欠陥画素位置メモリ４０のアドレスは、開始アドレスメモリ５０によって４番地と指定される。従って、４番地の上位［２６：２４］には次に使用するアドレス５番地のＤ６の相対アドレス５（番地）−４（番地）＝＋１が登録されることになる。５番地の上位［２６：２４］には次に使用するアドレス０番地のＤ１の相対アドレスを登録することになるが、０（番地）−５（番地）＝−５となり、３ビットで表現することができないため［２７］はＨｉｇｈとする。以下、Ｄ１以降についても［２６：２４］に相対アドレスを、［２７］には相対アドレスが登録可能であるかを登録する。
【００９０】
図１６は図４における垂直単純間引き方式、図１７は図５の垂直二画素加算方式の撮像素子を使用した場合の開始アドレスメモリ５０を表したものである。開始アドレスメモリ５０はアドレス変換部６０からアドレスエラー信号が出力された場合、絶対アドレスをアドレス変換部６０及びアドレス／欠陥画素位置メモリ４０に送出する。
【００９１】
次に詳細な構成と動作について説明するが、全画素読み出しモードについては、上記実施の形態２と同様であるため説明を省略する。
高速読み出しモードの詳細な構成と動作について説明する。まず、図４の垂直単純間引き方式における構成と動作について説明する。図示しないスイッチあるいはシャッタなどにより高速読み出しモードがスタートすると、タイミング発生器３５が撮像素子３２を駆動するためのタイミングクロックを発生する。
【００９２】
撮像素子３２は光の強弱に応じた撮像信号を出力し、アナログ処理部３３を経由して、Ａ／Ｄ変換器３４によってデジタル画像信号に変換され、欠陥画素補正部４５に転送される。これと同時にタイミング発生器３５がタイミングクロックに同期した画素クロックを発生すると、画素位置計測部３６は画素クロックを計測する。このとき図４の垂直単純間引き方式では、垂直方向に８ラインを単位として２ライン目と７ライン目のみを読み出すため、垂直方向のカウンタは２，７，１０，１５，１８…のように１画面の絶対位置を示すように計測されてゆく。その計測結果は順次欠陥画素検出部４３に転送される。
【００９３】
一方、高速読み出しモードがスタートすると、開始アドレスメモリ５０の０番地のアドレス情報「２番地」、即ち、垂直単純間引き方式で最初に使用するＤ３が登録されているアドレス／欠陥画素位置メモリ４０のアドレスが、メモリ制御回路４１によってアドレス／欠陥画素位置メモリ４０に転送される。読み出されたアドレス／欠陥画素位置メモリ４０における「２番地」のＤ３の位置情報［２３：０］は、欠陥画素位置レジスタ４２を経由して、欠陥画素検出部４３に転送される。
【００９４】
同時に「２番地」の相対アドレス情報［２７］＝０、［２６：２４］＝＋１は、メモリアドレスレジスタ５１に転送される。アドレス変換部６０は２７ビット目がＬｏｗであることから、開始アドレスメモリ５０から出力されるアドレス情報（２番地）から次に指定すべきアドレス／欠陥画素位置メモリ４０のアドレス演算“２（番地）＋１＝３（番地）”を行う。Ｄ４アドレスとなる演算結果「３番地」はメモリ制御回路４１に送られ、アドレス／欠陥画素位置メモリ４０から読み出す準備を行う。また、欠陥画素検出部４３は欠陥画素位置レジスタ４２と画素位置計測部３６から順次転送される計測結果の比較を行い、一致した場合には欠陥画素検出信号４４を出力する。この信号に基づき欠陥画素補正部４５は、デジタル画像信号のうち欠陥画素Ｄ３の画像信号に対し、水平方向の同色成分隣接二画素の画像信号を使用して線形補間を行った値に置換する。
【００９５】
同時に欠陥画素検出部４３より出力される欠陥画素検出信号４４が、メモリ制御回路４１に転送され、アドレス変換部６０の演算結果である「３番地」がアドレス／欠陥画素位置メモリ４０のアドレス入力に転送される。これによりアドレス／欠陥画素位置メモリ４０の「３番地」、即ち、垂直単純間引き方式で次に使用するＤ４が読み出される。読み出されたアドレス／欠陥画素位置メモリ４０における「３番地」のＤ４の位置情報［２３：０］は、欠陥画素位置レジスタ４２を経由して、欠陥画素検出部４３に転送される。
【００９６】
同時に「３番地」のアドレス情報［２７］＝１、［２６：２４］＝ｄｏｎ’ｔ  ｃａｒｅは、メモリアドレスレジスタ５１に転送される。アドレス変換部６０は、２７ビット目がＨｉｇｈであることから絶対アドレスの生成ができず、アドレスエラー信号６１を出力する。アドレスエラー信号６１を受けた開始アドレスメモリ５０は、アドレスを＋１インクリメントして１番地のアドレス情報「９番地」をメモリ制御回路４１及びアドレス変換部６０に転送する。また、欠陥画素検出部４３は欠陥画素位置レジスタ４２と画素位置計測部３６から順次転送される計測結果の比較を行い、一致した場合には、再び欠陥画素検出信号４４を出力する。
【００９７】
上記のように、開始アドレスメモリ５０のアドレス情報を元に、最初に必要な欠陥画素位置情報及び次に必要な相対アドレス情報をアドレス／欠陥画素位置メモリ４０から読み出す。同時にアドレス変換部６０は絶対アドレスが生成可能な場合は開始アドレス５０のアドレス情報と相対アドレス情報を元に、次に検出を行う欠陥画素位置情報が登録されている絶対アドレスを演算し、絶対アドレスが生成不可能な場合はアドレスエラー信号６１を開始アドレスメモリ５０に出力して必要な絶対アドレスを読み出す。
【００９８】
次に欠陥画素検出信号４４が出力される度にアドレス変換部６０の絶対アドレス情報をアドレス／欠陥画素位置メモリ４０に転送する動作を繰返す。これにより、欠陥画素位置情報及びアドレス情報は欠陥画素検出信号４４により常に更新され、以下、欠陥画素Ｄ１０，Ｄ１４…と垂直単純間引き方式における欠陥画素の検出及び補正を行う。
【００９９】
図５の垂直二画素加算方式における構成と動作については、上記垂直単純間引き方式と同様であるため説明を省略する。
【０１００】
以上で明らかなように、この実施の形態３によれば、高速読み出しモードにおける欠陥画素検出のための検出手順を相対アドレスで登録することにより、検出手順用のメモリ容量を低減することが可能となり、かつ、全画素読み出しモードと高速読み出しモードのモード別に欠陥画素の位置情報を登録する必要がなくなることから、メモリ容量の削減が可能となる。
【０１０１】
なお、この実施の形態３では、撮像素子が４０９６画素×４０９６行を有するものとしたが、画素数は任意でよく、それに応じて画素カウンタのビット数を変更すればよい。また、検出する欠陥画素の登録数も任意であり、メモリの容量を変更すればよい。
【０１０２】
また、この実施の形態２では、登録する相対アドレスを４ビットとして指定できる範囲を−４〜＋３としたが、相対アドレスのビット幅は検出する欠陥画素の間隔など考慮して変更すればよい。
【０１０３】
また、この実施の形態３におけるアドレス変換部６０の演算及び処理は、Ｈ／Ｗまたはマイクロプロセッサのいずれでも実現可能である。
さらに、この実施の形態３では、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能であり、この実施の形態３と同様の効果を得ることができる。
【０１０４】
実施の形態４．
図１８はこの発明の実施の形態４による欠陥画素検出装置を示す構成図であり、図において、図１と同一符号は同一又は相当部分を示すので説明を省略する。
７０は縦横計２４ビットの欠陥画素の位置情報と、各モードで必要な欠陥画素位置情報を検出する５ビットの識別フラグ情報を登録するメモリであって、最大２５６個の欠陥画素位置情報を登録することが可能なフラグ／欠陥画素位置メモリ（記憶手段）である。７１ａ，７１ｂ，７１ｃ，７１ｄはフラグ／欠陥画素位置メモリ７０から読み出された欠陥画素位置情報を一時的に記憶する２４ビットの位置レジスタである。７２ａ，７２ｂ，７２ｃ，７２ｄはフラグ／欠陥画素位置メモリ７０から読み出された識別フラグ情報を一時的に記憶する５ビットのフラグレジスタである。７３はフラグレジスタ７２ａ〜７２ｄから出力されるフラグ情報を元に、フラグ／欠陥画素位置メモリ７０のアドレス更新信号などを生成するメモリアドレス更新部である。
【０１０５】
次に動作について説明する。
上記実施の形態１〜３では、検出手順として絶対アドレス情報あるいは相対アドレス情報を使用するものであるが、検出手順として、検出すべき欠陥画素位置情報であるか否かを示す識別情報を使用するようにしてもよい。
【０１０６】
欠陥画素位置情報のフラグ／欠陥画素位置メモリ７０への登録順序について説明する。上記実施の形態１〜３では全画素読み出しモードで読み出される順、即ち、プログレッシブスキャン方式では図２のように、フィールド読み出し方式では図３の順にメモリへの登録を行っている。しかし、検出手順として識別情報を使用する実施の形態４では、全画素読み出しモードの方式に拘わらず、撮像素子３２の左上から右下の順、即ち、プログレッシブスキャン方式では上記実施の形態１〜３と同様に図２の順で、フィールド読み出し方式では図１９の順で登録を行う。
【０１０７】
図２０に全画素読み出しモードにおいて４フィールドのフィールド読み出し方式、高速読み出しモードにおいて図４の垂直単純間引き方式の撮像素子を使用した場合のフラグ／欠陥画素位置メモリ７０を示す。８ビットのアドレス空間を有し、最大２５６個の欠陥画素位置情報を登録することができる。データ幅は２９ビットとし、このうち下位［２３：０］に図１９の順で欠陥画素位置情報を登録する。また、上位［２８：２４］には、読み出し方式に応じて検出が必要な欠陥画素位置情報に対し、識別フラグを登録する。
【０１０８】
２４ビット目には高速読み出しモードで有効なラインに存在する欠陥画素、即ち、２，７，１０，１５，１８，２３…ライン上に存在するＤ３，Ｄ４，Ｄ１０，Ｄ１４…を識別するためにＨｉｇｈを登録する。２５ビット目には全画素読み出しモードにおいて１フィールド目に存在する欠陥画素、即ち、１，５，９，１３，１７…ラインに存在するＤ１，Ｄ２，Ｄ８，Ｄ１２…を識別するためにＨｉｇｈを登録する。以下、同様に２６ビットから２８ビットに対しても２フィールドから４フィールド目に存在する欠陥画素を識別するために各々Ｈｉｇｈを登録する。
【０１０９】
次に詳細な構成と動作について、図４の単純間引き方式による高速読み出しモードを例に説明する。
レンズ系３１〜画素位置計測部３６及び欠陥画素検出部４３〜欠陥画素補正部４５の動作については、上記実施の形態１〜３における単純間引き方式の動作と同様であるため説明を省略する。
【０１１０】
高速読み出しモードにおいて必要な欠陥画素の検出方法ついて、位置レジスタ７１ａ〜７１ｄ及びフラグレジスタ７２ａ〜７２ｄの変化を示した図２１と、高速読み出しモードがスタートした直後の水平帰線期間（図２１の（１）に相当）におけるフラグ／欠陥画素位置メモリ７０のタイミングチャートを示した図２２を併用して説明する。
【０１１１】
高速読み出しモードがスタートするとメモリ制御回路４１は、図示しない水平／垂直同期信号から１フレームの最初の水平帰線期間を識別し、図２２のようにアドレスを連続転送するバーストリードモードでフラグ／欠陥画素位置メモリ７０の０番地から欠陥画素位置情報及び識別フラグ情報を読み出す。
次にメモリアドレス更新部７３は、フラグレジスタ７２ａを監視し、フラグ／欠陥画素位置メモリ７０の２４ビット目がＨｉｇｈの場合、即ち、高速読み出しモードで必要な欠陥画素位置情報Ｄ３が読み出されると、メモリ制御回路４１に対してバーストリードモード停止信号を発効し読み出しが停止する。
このとき停止信号の発効から実際に読み出しが停止するまで出力されるＤ６〜Ｄ３の欠陥画素位置情報及び識別フラグ情報は、図２１の（１）のように位置レジスタ７１ａ〜７１ｄ及びフラグレジスタ７２ａ〜７２ｄに保持される。
【０１１２】
次に高速読み出しモードにおいて最初のライン、即ち、２ライン目の水平有効期間が開始すると、欠陥画素検出部４３は画素位置計測部３６と位置レジスタ７１ｄの比較を開始する。一致した場合、即ち、画素位置計測部３６からＤ３の計測結果が出力されると、欠陥画素検出信号４４がメモリアドレス更新部７３に出力される。メモリアドレス更新部７３は、欠陥画素検出信号４４を受けるとメモリ制御回路４１に対してアドレス更新信号を発効する。
メモリ制御部４１はアドレス更新信号を受け、アドレスを＋１ずつインクリメントして一旦読み出し動作を停止するシングルリードモードでフラグ／欠陥画素位置メモリ７０の内容を読み出す。このとき位置レジスタ７１ｄには次の欠陥画素位置情報Ｄ４が保持されることになり、同様に欠陥画素の検出及びアドレスの更新が行なわれ、図２１の（２）の状態となる。
【０１１３】
次の水平帰線期間、即ち、７ライン目の水平帰線期間が開始されると、メモリアドレス更新部７３はフラグレジスタ７２ａ〜７２ｄの状態を監視する。この場合、フラグレジスタ７２ａ〜７２ｄのいずれもＬｏｗであるため、再び上記と同様にバーストリードモードによってフラグ／欠陥画素位置メモリ７０の欠陥画素位置情報及び識別フラグ情報を読み出し、図２１の（３）の状態となる。
【０１１４】
７ライン目、１０ライン目と画素位置計測部３６は計測を進め、１５ライン目の水平有効期間にＤ１０の欠陥画素が検出され、図２１の（４）の状態となる。この状態で１８ライン目の水平帰線期間が開始されると、メモリアドレス更新部７３は再びフラグレジスタ７２ａ〜７２ｄの状態を監視する。この場合、フラグレジスタ７２ａがＨｉｇｈとなっており、次に検出するＤ１４が位置レジスタ７１ａに保持されていることから、メモリアドレス更新部７３はメモリ制御回路４１に対してアドレスを＋３進めるよう命令を与え、図２１の（５）の状態となる。
【０１１５】
１８ライン目、２３ライン目と画素位置計測部３６は計測を進め、２６ライン目の水平有効期間にＤ１４の欠陥画素が検出され、図２１の（６）の状態となる。以上のようにメモリアドレス更新部７３が水平帰線期間にフラグレジスタ７２ａ〜７２ｄの状態を監視し、フラグ／欠陥画素位置メモリ７０の読み出し方法を制御することを繰返すことにより、高速読み出しモードにおける欠陥画素の検出及び補正を行うことが可能となる。
【０１１６】
以上のメモリアドレス更新部７３の制御フローチャートを図２３に示す。ここでは具体例として高速読み出しモードを挙げたが、上記のような識別フラグ情報を監視する制御を行うことにより、読み出しモードに依存しない欠陥画素の検出及び補正を行うことが可能となる。
【０１１７】
以上で明らかなように、この実施の形態４によれば、欠陥画素検出のための検出手順を識別フラグ情報とし、メモリアドレス更新部７３でフラグ／欠陥画素位置メモリ７０の読み出し方法を制御することにより、全画素読み出しモードと高速読み出しモードのモード別に欠陥画素の位置情報を登録する必要がなくなり、かつ、読み出しモードに依存しない制御が可能となることから、メモリ容量と回路規模の削減が可能となる。
【０１１８】
なお、この実施の形態４では、撮像素子が４０９６画素×４０９６行を有するものとしたが、画素数は任意でよく、それに応じて画素カウンタのビット数を変更すればよい。また、検出する欠陥画素の登録数も任意であり、メモリの容量を変更すればよい。
【０１１９】
また、この実施の形態４では、登録する識別フラグ情報を５ビットとしたが、２フィールドのフィールド読み出し方式の撮像素子３２を使用した場合は３ビットで、プログレッシブスキャン方式の撮像素子３２を使用した場合は２ビットで実現可能となる。
【０１２０】
また、この実施の形態４におけるメモリアドレス更新部７３は、Ｈ／Ｗまたはマイクロプロセッサのいずれでも実現可能である。
さらに、この実施の形態４では、撮像素子なる入力デバイスであったが、液晶やプラズマディスプレイ等の表示デバイスの欠陥画素検出にも適応可能であり、この実施の形態４と同様の効果を得ることができる。
【０１２１】
【発明の効果】
以上のように、この発明によれば、欠陥画素の画素位置を記憶する記憶手段に読み出しモード毎に前記画素位置の参照手順を記憶させるようにしたので、欠陥画素の位置を逐次検出せずとも画像読み出し手段により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測手段により計測された読み出し画素位置を比較して欠陥画素を検出することができ、また読み出しモード別に欠陥がその位置情報を登録する必要がないので、メモリ容量の削減が可能であり、全画素読み出し方式や高速読み出し方式といった様々な読み出し方式の撮像素子への対応が可能な汎用性の高い欠陥画素検出装置を得ることができる効果がある。
また、欠陥画素検出手段により検出された欠陥画素の画像信号を補正する補正手段を設けるように構成したので、画素の白つぶれや黒つぶれなどを見かけ上解消することができる効果がある。
さらに、欠陥画素の画素位置と参照手順を対にして記憶するように構成したので、メモリ容量を削減することができる効果がある。
【０１２２】
この発明によれば、記憶手段に記憶されている画素位置の参照手順が、欠陥画素の画素位置が記憶されている絶対アドレスを示す座標情報であるように構成したので、欠陥画素の画素位置を速やかに認識することができる効果がある。
【０１２３】
この発明によれば、欠陥画素の画素位置を記憶する記憶手段に読み出しモード毎に前記画素位置の参照手順を記憶させるようにしたので、欠陥画素の位置を逐次検出せずとも画像読み出し手段により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測手段により計測された読み出し画素位置を比較して欠陥画素を検出することができ、また読み出しモード別に欠陥がその位置情報を登録する必要がないので、メモリ容量の削減が可能であり、全画素読み出し方式や高速読み出し方式といった様々な読み出し方式の撮像素子への対応が可能な汎用性の高い欠陥画素検出装置を得ることができる効果がある。
また、欠陥画素検出手段により検出された欠陥画素の画像信号を補正する補正手段を設けるように構成したので、画素の白つぶれや黒つぶれなどを見かけ上解消することができる効果がある。
さらに、記憶手段に記憶されている画素位置の参照手順が、欠陥画素の画素位置が記憶されている相対アドレスを示す座標情報であるように構成したので、メモリ容量を削減することができる効果がある。
【０１２４】
この発明によれば、欠陥画素の画素位置を記憶する記憶手段に読み出しモード毎に前記画素位置の参照手順を記憶させるようにしたので、欠陥画素の位置を逐次検出せずとも画像読み出し手段により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測手段により計測された読み出し画素位置を比較して欠陥画素を検出することができ、また読み出しモード別に欠陥がその位置情報を登録する必要がないので、メモリ容量の削減が可能であり、全画素読み出し方式や高速読み出し方式といった様々な読み出し方式の撮像素子への対応が可能な汎用性の高い欠陥画素検出装置を得ることができる効果がある。
また、欠陥画素検出手段により検出された欠陥画素の画像信号を補正する補正手段を設けるように構成したので、画素の白つぶれや黒つぶれなどを見かけ上解消することができる効果がある。
さらに、記憶手段に記憶されている画素位置の参照手順が、所望する欠陥画素の画素位置であるか否かを示す識別情報であるように構成したので、メモリ容量と回路規模を削減することができる効果がある。
【０１２５】
この発明によれば、記憶手段に記憶されている欠陥画素の画素位置と参照手順を予め読み出して一時的に格納し、計測手段から読み出し画素位置が出力されると、その欠陥画素の画素位置と参照手順を欠陥画素検出手段に出力する一時的格納手段を設けるように構成したので、記憶手段からの読み出し速度が遅い場合でも、速やかに欠陥画素の画素位置と参照手順を欠陥画素検出手段に出力することができる効果がある。
【０１２６】
この発明によれば、一時的格納手段が複数の欠陥画素の画素位置と参照手順を一時的に格納するように構成したので、記憶手段からの読み出し速度が遅い場合でも、速やかに欠陥画素の画素位置と参照手順を欠陥画素検出手段に出力することができる効果がある。
【０１２７】
この発明によれば、画像読み出し処理手順により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測処理手順により計測された読み出し画素位置を比較して欠陥画素を検出するように構成したので、様々な読み出し方式の撮像素子に対応することが可能な汎用性の高い欠陥画素検出装置を得ることができる効果がある。
また、欠陥画素検出処理手順により検出された欠陥画素の画像信号を補正する補正処理手順を設けるように構成したので、画素の白つぶれや黒つぶれなどを見かけ上解消することができる効果がある。
さらに、欠陥画素の画素位置と参照手順を対にして記憶するように構成したので、メモリ容量を削減することができる効果がある。
【０１２８】
この発明によれば、記憶処理手順に記憶されている画素位置の参照手順が、欠陥画素の画素位置が記憶されている絶対アドレスを示す座標情報であるように構成したので、欠陥画素の画素位置を速やかに認識することができる効果がある。
【０１２９】
この発明によれば、画像読み出し処理手順により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測処理手順により計測された読み出し画素位置を比較して欠陥画素を検出するように構成したので、様々な読み出し方式の撮像素子に対応することが可能な汎用性の高い欠陥画素検出装置を得ることができる効果がある。
また、欠陥画素検出処理手順により検出された欠陥画素の画像信号を補正する補正処理手順を設けるように構成したので、画素の白つぶれや黒つぶれなどを見かけ上解消することができる効果がある。
さらに、記憶処理手順に記憶されている画素位置の参照手順が、欠陥画素の画素位置が記憶されている相対アドレスを示す座標情報であるように構成したので、メモリ容量を削減することができる効果がある。
【０１３０】
この発明によれば、画像読み出し処理手順により採用されている読み出しモードに対応する参照手順にしたがって欠陥画素の画素位置を取得し、その欠陥画素の画素位置と計測処理手順により計測された読み出し画素位置を比較して欠陥画素を検出するように構成したので、様々な読み出し方式の撮像素子に対応することが可能な汎用性の高い欠陥画素検出装置を得ることができる効果がある。
また、欠陥画素検出処理手順により検出された欠陥画素の画像信号を補正する補正処理手順を設けるように構成したので、画素の白つぶれや黒つぶれなどを見かけ上解消することができる効果がある。
さらに、記憶処理手順に記憶されている画素位置の参照手順が、所望する欠陥画素の画素位置であるか否かを示す識別情報であるように構成したので、メモリ容量と回路規模を削減することができる効果がある。
【０１３１】
この発明によれば、記憶処理手順に記憶されている欠陥画素の画素位置と参照手順を予め読み出して一時的に格納し、計測処理手順から読み出し画素位置が出力されると、その欠陥画素の画素位置と参照手順を欠陥画素検出処理手順に出力する一時的格納処理手順を設けるように構成したので、記憶処理手順からの読み出し速度が遅い場合でも、速やかに欠陥画素の画素位置と参照手順を欠陥画素検出処理手順に出力することができる効果がある。
【０１３２】
この発明によれば、一時的格納処理手順が複数の欠陥画素の画素位置と参照手順を一時的に格納するように構成したので、記憶処理手順からの読み出し速度が遅い場合でも、速やかに欠陥画素の画素位置と参照手順を欠陥画素検出処理手順に出力することができる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による欠陥画素検出装置を示す構成図である。
【図２】  全画素読み出しモードにおけるプログレッシブスキャン方式の撮像素子面の一部を表す説明図である。
【図３】  全画素読み出しモードにおけるフィールド読み出し方式の撮像面の一部を表す説明図である。
【図４】  高速読み出しモードにおける垂直単純間引き方式の撮像面の一部を表す説明図である。
【図５】  高速読み出しモードにおける垂直二画素加算方式の撮像面の一部を表す説明図である。
【図６】  欠陥画素位置メモリを表す説明図である。
【図７】  垂直単純間引き方式におけるアドレスメモリを表す説明図である。
【図８】  垂直二画素加算方式におけるアドレスメモリを表す説明図である。
【図９】  この発明の実施の形態２による欠陥画素検出装置を示す構成図である。
【図１０】  垂直単純間引き方式の撮像素子を使用した場合のアドレス／欠陥画素位置メモリを表す説明図である。
【図１１】  垂直二画素加算方式の撮像素子を使用した場合のアドレス／欠陥画素位置メモリを表す説明図である。
【図１２】  垂直二画素加算方式におけるタイミングチャートである。
【図１３】  この発明の実施の形態３による欠陥画素検出装置を示す構成図である。
【図１４】  垂直単純間引き方式の撮像素子を使用した場合のアドレス／欠陥画素位置メモリを表す説明図である。
【図１５】  垂直二画素加算方式の撮像素子を使用した場合のアドレス／欠陥画素位置メモリを表す説明図である。
【図１６】  垂直単純間引き方式の撮像素子を使用した場合の開始アドレスメモリを表す説明図である。
【図１７】  垂直二画素加算方式の撮像素子を使用した場合の開始アドレスメモリを表す説明図である。
【図１８】  この発明の実施の形態４による欠陥画素検出装置を示す構成図である。
【図１９】  欠陥画素位置情報の登録順を示す説明図である。
【図２０】  全画素読み出しモードにおいて４フィールドのフィールド読み出し方式を使用し、高速読み出しモードにおいて垂直単純間引き方式の撮像素子を使用した場合のフラグ／欠陥画素位置メモリを示す説明図である。
【図２１】  位置レジスタとフラグレジスタの変化を示す説明図である。
【図２２】  高速読み出しモードがスタートした直後の水平帰線期間におけるフラグ／欠陥画素位置メモリのタイミングチャートを示す説明図である。
【図２３】  メモリアドレス更新部の制御フローチャートである。
【図２４】  従来の欠陥画素検出装置を示す構成図である。
【符号の説明】
３１  レンズ系、３２  撮像素子、３３  アナログ処理部（画像読み出し手段）、３４  Ａ／Ｄ変換器（画像読み出し手段）、３５  タイミング発生器（計測手段）、３６  画素位置計測部（計測手段）、４０  アドレス／欠陥画素位置メモリ（記憶手段）、４０ａ  欠陥画素位置メモリ（記憶手段）、４０ｂ  アドレスメモリ（記憶手段）、４１  メモリ制御回路（記憶手段）、４２  欠陥画素位置レジスタ（一時格納手段）、４３  欠陥画素検出部（欠陥画素検出手段）、４４  欠陥画素検出信号、４５  欠陥画素補正部（補正手段）、５０  開始アドレスメモリ、５１  メモリアドレスレジスタ（一時格納手段）、６０  アドレス変換部、６１  アドレスエラー信号、７０  フラグ／欠陥画素位置メモリ（記憶手段）、７１ａ，７１ｂ，７１ｃ，７１ｄ  位置レジスタ、７２ａ，７２ｂ，７２ｃ，７２ｄ  フラグレジスタ、７３  メモリアドレス更新部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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