(57)【特許請求の範囲】
【請求項１】
所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、
前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させるアドレス制御手段を備え、
前記アドレス制御手段は、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むことを特徴とする記憶装置。
【請求項２】
前記アドレス制御手段は、アクティブコマンドの発行後に発行される前記第１リードコマンドに伴って、前記増加したｉビットの第１アドレスを取り込むことを特徴とする請求項１記載の記憶装置。
【請求項３】
前記第１アドレスはロウアドレスであり、前記第２アドレスはコラムアドレスであることを特徴とする請求項１記載の記憶装置。
【請求項４】
前記第２レイテンシは、モードレジスタに設定されていることを特徴とする請求項１記載の記憶装置。
【請求項５】
前記増加はページ長変化に伴いなされることを特徴とする請求項１記載の記憶装置。
【請求項６】
所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、
前記メモリセルアレイの論理アドレスマップ形状が、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更されたとき、該論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記（Ｎ−ｉ）ビットの第２アドレスの取り込み時に不要となる前記ｉビットの第２アドレスを無効化するアドレス無効化手段と、
前記論理アドレスマップ形状の変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させるアドレス制御手段と、を備え、
前記アドレス制御手段は、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むことを特徴とする記憶装置。
【請求項７】
所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、
前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更すること、
前記論理アドレスマップ形状の変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させること、
前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、
を備えたことを特徴とする記憶装置における内部制御方法。
【請求項８】
所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、
前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更すること、
前記論理アドレスマップ形状の変更に伴い不要となる前記ｉビットの第２アドレスを無効化すること、
前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、
を備えたことを特徴とする記憶装置における内部制御方法。
【請求項９】
所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段を備えたシステムにおいて、
前記記憶手段にアクセス形態情報を供給する制御手段を備え、
前記記憶手段は、前記アクセス形態情報に基づいて、前記メモリセルアレイの論理アドレスマップ形状を前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させ、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むことを特徴とするシステム。
【請求項１０】
前記制御手段は、前記アクセス形態情報を、アドレスとデコーダと制御信号によるコード情報のうちいずれかで行うことを特徴とする請求項９記載のシステム。
【請求項１１】
所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段と、該記憶手段を制御する制御手段とを備えたシステムにおける記憶手段の制御方法であって、
前記制御手段が、前記記憶手段にアクセス形態情報を供給すること、
前記記憶手段が、前記アクセス形態情報に基づいて、前記メモリセルアレイの論理アドレスマップ形状を前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させ、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、
を備えた、システムにおける記憶手段の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法に関するものである。
【０００２】
近年、データ保持動作が随時必要な半導体メモリ（ダイナミックＲＡＭ:Dynamic RAM）は、顧客（システム側）から要求される記憶容量の増大、アクセス高速化（動作周波数の高周波化）、Ｉ／Ｏバス幅の拡張（１アクセスでデータを扱うビット数幅の増大）などにより、消費電流が増大する傾向にある。これに伴い、メモリデバイスを搭載したシステム機器全体の消費電流も増加する傾向となっており、顧客からメモリデバイスの消費電力削減が求められている。
【０００３】
また、前述の消費電流の増大は、メモリデバイスのチップ温度上昇を招く場合がある。一般に、ＤＲＡＭセルのデータ保持特性（≒ Refresh特性：TREF）は高温で悪化する（保持時間が短くなる）ので、この理由からも消費電流の削減が求められる。
【０００４】
従って、半導体メモリは、記憶容量の増大やアクセスの高速化、Ｉ／Ｏバス幅の拡張などの性能の向上と、消費電力の削減が同時に求められている。
【０００５】
【従来の技術】
メモリデバイスは、複数のメモリセルがアレイ配置されたメモリセルアレイとセンスアンプを有している。各メモリセルはワード線とビット線に接続され、センスアンプはビット線に接続されている。センスアンプはビット線と対であり、１つのセルの情報（リードデータ）の増幅と保持を行う。
【０００６】
メモリセルアレイは行アドレスによりワード線が展開されるＸ展開方向と、列アドレスによりビット線とセンスアンプが展開されるＹ展開方向とにアレイ展開される。１Ｍビットのメモリ容量であれば、一例としてメモリデバイスの論理アドレスは、１０ビット（２10＝１０２４本のワード線：ＷＬ）のＸアドレス（Row Address ）を、１０ビット（２10＝１０２４本のビット線：ＢＬ（１０２４個のセンスアンプ））のＹアドレス（Column Address）から構成することができる（注：ビット線定義＝一対の相補ビット線）。このとき、仮にワード線とビット線の配線ピッチが同じであれば、論理的なメモリアレイは正方形にイメージされる。
【０００７】
メモリデバイスの内部動作を、システムクロックＣＬＫに対して同期型であるＳＤＲＡＭ（Synchronous ＤＲＡＭ）を例にして説明する。
ＳＤＲＡＭは、制御コマンドとしてメモリデバイスが活性／非活性するためのシステムクロックＣＬＫに同期したアクティブ／プリチャージコマンド（非同期型のメモリデバイスではチップイネーブル信号／ＣＥ（”／”はバーを示す）の立下りと立上り）と、メモリデバイスにデータを入出力する為のリード／ライトコマンドにより動作する。
【０００８】
システムクロックＣＬＫの立上りエッジに於いてアクティブコマンドを外部印加されると、Ｘアドレスを取り込みＸデコーダでデコードして一本のワード線を選択し、それを活性化させる。選択されたワード線に接続されたそれぞれのメモリセルがそれぞれのビット線にデータを出力し、それぞれのセンスアンプがデータを増幅し保持（データのラッチ）する。
【０００９】
その後、システムクロックＣＬＫの立上りエッジに於いて（アクティブコマンドから数ＣＬＫ遅れで）リードコマンドを外部印加されると、Ｙアドレスを取り込みＹデコーダでデコードして一つのセンスアンプの保持されたデータをメモリデバイス外部に出力する。また、ライトコマンドを外部印加されると、Ｙアドレスを取り込みＹデコーダでデコードして（ライトコマンド印加時に入力された）書込みデータを一つのセンスアンプを介してメモリセルに書き込む。その後、更に必要に応じてリード／ライトコマンドを随時行ない、希望のＹアドレスに応じたメモリセルと外部とのアクセスを行なう。
【００１０】
リード／ライトコマンドが終了した後は、システムクロックＣＬＫの立上りエッジに於いて（リード／ライトコマンドから数ＣＬＫ遅れで）プリチャージコマンドを印加して、活性化されたワード線とセンスアンプとビット線をリセット（イコライズ）してメモリアレイは初期状態（次のアクティブコマンドに備える）に戻る。
【００１１】
リセット動作までは内部時間が掛かり、プリチャージコマンドから次のアクティブコマンドを印加するには数ＣＬＫの猶予（待ち）が必要である。同様に、アクティブコマンドからリード／ライトコマンドまで数ＣＬＫの猶予（待ち）が必要である。
【００１２】
尚、ここでは説明の簡素化の為にメモリアレイの入出力ビット数が１の場合で説明したが、入出力のビット数がｎ（ｎＩ／Ｏと記す（ｅｘ．４Ｉ／Ｏ））の場合には、Ｙアドレスによって同時にｎ個のセンスアンプが選択される。そして、各センスアンプはそれぞれｎ個のＩ／Ｏバスを介してそれぞれｎ個のＩ／Ｏポートに接続される。
【００１３】
Ｙアドレスの深さは、ページ長と呼ばれる。メモリデバイスは、１回のアクティブコマンドに応答し、少なくともＩ／Ｏバス幅×ページ長の数のセンスアンプを動作させる。例えば、Ｙアドレスが８ビット（ＹＡ<0:7> ）に設定されたＳＤＲＡＭの場合、ページ長は２５６である。このＳＤＲＡＭが３２ビットのＩ／Ｏバス幅を持つ場合、アクティブコマンドに応答して少なくとも８，１９２（＝２５６×３２）個のセンスアンプが動作する。
【００１４】
ＳＤＲＡＭは、随時入力されるリードコマンドによりアクティブコマンドで選択したワード線に接続された複数のメモリセルの情報を複数のセンスアンプにそれぞれラッチする。従って、１本のワード線を活性化すれば、ページ長分のメモリセルの情報を適宜外部に読み出すことができる。詳述すると、随時入力されるリード／ライトコマンド毎に該コマンドと同時に入力されるＹアドレスによりＹデコーダで随時センスアンプを選択することで、任意のＹアドレスのメモリセルから情報を読み出す。即ち、Ｘアドレスは固定したままＹアドレスをランダムにアクセスすることができる。このような動作をＹアドレス優先動作と呼ぶ。尚、ライトコマンドに対しても同様に任意のＹアドレスのメモリセルに情報を書き込むことができる。
【００１５】
このＹアドレス優先動作では、ランダムアクセスの優位性に加えて、一回のアクティブコマンドにより動作するセンスアンプ群のそれぞれのセンスアンプにラッチした複数のデータを効率的に利用することができる。つまり、一回のワード線の充放電電流と一回の（複数）センスアンプによる（複数）ビット線充放電電流により、２５６ページに含まれるメモリセルに対してランダムなアクセスが可能となる。
【００１６】
故に、１回のアクセスに要する消費電流は、同じ時に活性化されるページ内へのアクセス回数でワード線の充放電とビット線の充放電による消費電流を割った値となる。従って、同時に活性化されるページ内のアクセス回数が多いほど、ＳＤＲＡＭのアクセス回数あたりの消費電流は少なくなる。
【００１７】
更に、Ｙアドレス優先動作では、アクティブコマンドからリード／ライトコマンドを印加するまでに必要なクロック数と、プリチャージコマンドから次のアクティブコマンドを印加するまでに必要なクロック数は、動作全体に占める割合が少ない。従って、入出力バスをデータが占有する割合（データ占有率）が高く、システムにおいてＩ／Ｏバスの効率がよい。これらは、システムクロックの周波数が高くなる（高周波になる）ほど、レイテンシを大きくとらなければならないＳＤＲＡＭでは入出力バスのデータ占有率が高くできるという効果がある。
【００１８】
【発明が解決しようとする課題】
ところで、ＳＤＲＡＭを使用する顧客のシステムによっては、アクセスするビット長が少ない（例えば連続した４ビット、８ビットなど）ものがある。このようなシステムによるＳＤＲＡＭのアクセスは、１回のアクティブコマンドからプリチャージコマンドの間に、ページ長より少ない数のリード／ライト動作しかせず、次のアクティブコマンドによりＸアドレスが変更される。このような動作を、便宜的にＸアドレス優先動作と呼ぶ。この動作では、１回のアクティブコマンドにより活性化されるセンスアンプが効率的に使用されていない。
【００１９】
例えば、Ｙアドレスを変更（Ｘアドレスは一定）して４つのメモリセルに対してアクセスする。この場合、Ｘアドレスにより選択される１本のワード線の充放電電流と、活性化するセンスアンプの数（８１９２個）（センスアンプによるビット線の充放電電流を含む）に対応する電流を消費する。このときの消費電流をＰ（ｙ）とする。従って１つのメモリセルに対するアクセスの消費電流は、Ｐ（ｙ）／４となる。
【００２０】
一方、Ｘアドレスを変更（Ｙアドレスは任意）して４つのメモリセルをアクセスする場合、Ｘアドレスを変更する毎にアクティブコマンドとプリチャージコマンドを必要とする。従って、このアクセス方法の場合、Ｘアドレスを固定してアクセスするときの４倍（４×Ｐ（ｙ））の消費電流となり、１つのメモリセルに対するアクセスの消費電流はＰ（ｙ）となる。
【００２１】
従って、Ｘアドレス優先動作を多用するシステムやアプリケーションの場合、Ｙアドレスが浅く（ページ数が少なく）Ｘアドレスが深いメモリデバイスが有効である。
【００２２】
しかし、メモリデバイスを使用するシステムのアクセス方法、アプリケーションのステップによりＸアドレス優先動作とＹアドレス優先動作が混在する場合がある。このような場合、Ｙアドレスが浅いメモリデバイスを使用すると、アクセスの順序によってアクセス速度が極めて遅くなる場合があり、速度向上の妨げとなる。一方、Ｘアドレスが浅いメモリデバイスを使用すると、消費電流低減の妨げとなる。
【００２３】
また、このようなＸアドレス、Ｙアドレスの深さが異なるメモリデバイスは標準品とピン配列やパッケージの大きさが異なり、メモリデバイスを単純に置き換えすることができない。このため、メモリデバイスを実装する基板等を作成しなおさなければならずコストの増加や開発期間の長期化を招いていた。
【００２４】
更に、Ｘアドレス優先動作のような消費電流の大きい動作を繰り返すと、メモリデバイスのチップの温度（ジャンクション温度）を上昇させることがある。この場合、温度上昇によってデータ保持特性が悪化し、データ保持動作であるリフレッシュ動作を頻繁に行なわなければならなくなる。すると、メモリデバイスへのアクセスによる温度上昇にメモリデバイスのリフレッシュ動作による自己発熱を加えたチップ温度となり、データ保持特性の悪化と頻繁なリフレッシュ動作による消費電流の更なる増大を招く。また、データ保持動作を顧客システム側の制御に関係なく非同期で行なう場合（セルフリフレッシュ動作）には、これらリフレッシュ動作における外部からのアクセスに応答しないビジー状態が増加することになり、システムのパフォーマンスが低下（Ｉ／Ｏバスのデータ占有率の低下）する。
【００２５】
本発明は上記問題点を解決するためになされたものであって、その目的はパッケージを変更することなく効率的なアクセスと消費電流の低減を図ることのできる記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法を提供することにある。
【００２６】
【課題を解決するための手段】
請求項１に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させるアドレス制御手段を備え、前記アドレス制御手段は、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込む。
請求項２に記載の発明によれば、前記アドレス制御手段は、アクティブコマンドの発行後に発行される前記第１リードコマンドに伴って、前記増加したｉビットの第１アドレスを取り込む。
請求項３に記載の発明によれば、前記第１アドレスはロウアドレスであり、前記第２アドレスはコラムアドレスである。
請求項４に記載の発明によれば、前記第２レイテンシは、モードレジスタに設定されている。
請求項５に記載の発明によれば、前記増加はページ長変化に伴いなされる。
請求項６に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、前記メモリセルアレイの論理アドレスマップ形状が、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更されたとき、該論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記（Ｎ−ｉ）ビットの第２アドレスの取り込み時に不要となる前記ｉビットの第２アドレスを無効化するアドレス無効化手段と、前記論理アドレスマップ形状の変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させるアドレス制御手段と、を備え、前記アドレス制御手段は、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込む。
請求項７に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更すること、前記論理アドレスマップ形状の変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させること、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、を備えた。
請求項８に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、前記メモリセルアレイの論理アドレスマップ形状を、アクセス形態情報に基づいて、前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更すること、前記論理アドレスマップ形状の変更に伴い不要となる前記ｉビットの第２アドレスを無効化すること、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、を備えた。
請求項９に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段を備えたシステムにおいて、前記記憶手段にアクセス形態情報を供給する制御手段を備え、前記記憶手段は、前記アクセス形態情報に基づいて、前記メモリセルアレイの論理アドレスマップ形状を前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させ、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込む。
【００２９】
請求項１０に記載の発明によれば、請求項９に記載の発明の作用に加えて、制御手段は、アクセス形態情報を、アドレスとデコーダと制御信号によるコード情報のうちいずれかで行う。
請求項１１に記載の発明によれば、所定数のアドレス端子を用いてＭビットの第１アドレスと該Ｍビットよりも少ないＮビットの第２アドレスとを取り込み、メモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段と、該記憶手段を制御する制御手段とを備えたシステムにおける記憶手段の制御方法であって、前記制御手段が、前記記憶手段にアクセス形態情報を供給すること、前記記憶手段が、前記アクセス形態情報に基づいて、前記メモリセルアレイの論理アドレスマップ形状を前記所定数のアドレス端子よりもｉビット多い（Ｍ＋ｉ）ビットの第１アドレスと前記Ｎビットよりもｉビット少ない（Ｎ−ｉ）ビットの第２アドレスとで表される論理アドレスマップ形状に変更し、該変更に伴い増加した前記ｉビットの第１アドレスを、前記Ｍビットの第１アドレスを発生させた後に時分割で発生させ、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第１リードコマンドの発行から第１データ出力までの第１レイテンシが、前記（Ｎ−ｉ）ビットの第２アドレスに対応する第２リードコマンドの発行から第２データ出力までの第２レイテンシよりも長くなるように、前記増加したｉビットの第１アドレスを取り込むこと、を備えた。
【００３０】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を説明する。
【００３１】
図１は、メモリデバイス（ＳＤＲＡＭ）１０の概略を説明するためのブロック図である。
メモリデバイス１０は、ＣＰＵ（図示略）に接続され、該ＣＰＵは、アクセス開始前の１回又は随時アクセス形態情報をメモリデバイス１０に与える。メモリデバイス１０は、アクセス形態情報に従って論理アドレスマップ形状を変更する機能を持つ。詳述すると、メモリデバイス１０は、外部（ＣＰＵ）より印加されるアクセス形態情報に応答して論理アドレスマップ形状を変更する。従って、ＣＰＵは、メモリデバイス１０の論理アドレスマップ形状を制御するメモリコントローラとして機能する。
【００３２】
論理アドレスマップ形状は、ＸアドレスとＹアドレスの深さにより決定される。メモリセルアレイの容量は一定である。従って、メモリデバイス１０は、Ｘアドレスの深さとＹアドレスの深さを相補的に変更する。
【００３３】
メモリデバイス１０は、複数の論理アドレスマップ形状により、Ｘアドレスの最大値とＹアドレスの最大値をそれぞれ指定するために必要なビット数のアドレス信号を外部アドレス端子から入力する。そして、このメモリデバイス１０は、実質的に同じメモリ容量を持つ規格化されたメモリデバイスと同じ外形形状を有している。
【００３４】
例えば、６４Ｍビットの容量を持つメモリデバイス（３２Ｉ／Ｏ，４バンク構成）は、一般的（標準規格）に、各バンクに１Ｉ／Ｏについて０．５ＭＢのメモリセルを持つ。各バンクは２ビットのバンクアドレスにより選択される。各バンクのメモリセルは、１１ビットのロウアドレス（Ｘアドレス）により選択される複数（２０４８本）のワード線と、８ビットのコラムアドレス（Ｙアドレス）により選択される複数（２５６本）のビット線によりアレイ配列されている。そして、ＳＤＲＡＭ等のメモリデバイスは、アドレスマルチプレクス方式によりＸアドレスとＹアドレスを取り込むように構成されている。従って、一般的なメモリデバイスは、１３本のアドレスピンを備え、それらから１３ビットのＸアドレス（うち２ビットのバンクアドレス）と、Ｙアドレスを時分割で取り込む。
【００３５】
次に、メモリデバイス１０の機能構成を説明する。
メモリデバイス１０は、クロックバッファ１１、コマンドデコーダ１２、アドレスバッファ１３、入出力バッファ１４、制御信号ラッチ１５、モードレジスタ１６、アドレス発生回路１７、書き込み・読み出し（Ｉ／Ｏ）制御回路１８及びＤＲＡＭコア１９を有する。
【００３６】
クロックバッファ１１は、クロックイネーブル信号ＣＫＥ及び外部クロック信号ＣＬＫを外部装置から入力し、それらに基づいて生成した内部クロック信号ＣＬＫ１を各回路へ出力する。
【００３７】
コマンドデコーダ１２は、クロックバッファ１１からの内部クロック信号ＣＬＫ１、つまりクロック信号ＣＬＫに応答して、外部装置から外部コマンドＣＯＭを入力する。外部コマンドＣＯＭは、本実施形態では、チップセレクト信号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びロウアドレスストローブ信号／ＲＡＳから構成されている。そして、コマンドデコーダ１２は、内部クロック信号ＣＬＫ１に応答して、その時に外部コマンドＣＯＭ、即ち、各信号／ＣＡＳ，／ＷＥ，／ＣＳ，／ＲＡＳの状態（Ｈレベル又はＬレベル）からライトコマンド、リードコマンド、リフレッシュコマンド等の各種のコマンドをデコードする。そして、コマンドデコーダ１２は外部コマンドＣＯＭからこれらデコードした各種コマンドを内部コマンド及びイネーブル信号等としてアドレスバッファ１３、入出力バッファ１４、制御信号ラッチ１５、モードレジスタ１６及びＩ／Ｏ制御回路１８に出力する。
【００３８】
アドレスバッファ１３は、バッファ機能及びラッチ機能を有し、コマンドデコーダ１２からの内部コマンドに基づいて外部装置からアドレス信号Ａ０〜Ａ１０とバンクアドレス信号ＢＡ０，ＢＡ１を入力する。アドレスバッファ１３は、入力したアドレス信号Ａ０〜Ａ１０及びバンクアドレス信号ＢＡ０，ＢＡ１を増幅し、それらに基づくアドレスデータをラッチするとともに制御信号ラッチ１５、モードレジスタ１６及びアドレス発生回路１７に出力する。
【００３９】
入出力バッファ１４は、コマンドデコーダ１２からのイネーブル信号に基づいて活性化され、外部装置からライトデータＤＱ０〜ＤＱ３１、マスク制御信号ＤＱＭを入力する。入出力バッファ１４は、内部クロック信号ＣＬＫ１に応答してライトデータＤＱ０〜ＤＱ３１をＩ／Ｏ制御回路１８に出力する。また、入出力バッファ１４は、内部クロック信号ＣＬＫ１に応答してＩ／Ｏ制御回路１８からのリードデータＤＱ０〜ＤＱ３１を外部装置に出力する。また、入出力バッファ１４は、マスク制御信号ＤＱＭに応答してライトデータＤＱ０〜ＤＱ３１をマスクする。
【００４０】
制御信号ラッチ１５は、コマンドデコーダ１２からの内部コマンド及びアドレスバッファ１３からのアドレスデータを入力する。そして、制御信号ラッチ１５は、これら内部コマンド及びアドレスデータに基づいてＤＲＡＭコア１９に対してライトデータの書き込み、リードデータの読み出し、リフレッシュ、セルフリフレッシュ等の各種の処理動作のための制御信号を出力する。
【００４１】
モードレジスタ１６は、コマンドデコーダ１２からの内部コマンド（モードレジスタセットコマンド）及びアドレスバッファ１３からのアドレスデータを入力する。そして、モードレジスタ１６は、これら内部コマンド及びアドレスデータに基づいてＤＲＡＭコア１９に対して行う各種の処理動作のモードを保持する。そして、モードレジスタ１６は、保持したモードの情報に基づく制御信号を出力する。
【００４２】
モードレジスタ１６が保持するモードの情報には、アクセス形態情報が含まれる。アクセス形態情報は、ＤＲＡＭコア１９の論理アドレスマップ形状を示す情報である。モードレジスタ１６は、そのアクセス形態情報に基づいて生成したアドレス構成選択信号をアドレス発生回路１７に出力する。
【００４３】
アドレス発生回路１７は、アドレスバッファ１３からアドレス信号Ａ０〜Ａ１０に基づくアドレスデータを入力する。そして、アドレス発生回路１７は、モードレジスタ１６のモードとアドレス構成選択信号に基づいて、その時々のＤＲＡＭコア１９の論理アドレスマップ形状に対応して生成したロウアドレスデータとコラムアドレスデータをＤＲＡＭコア１９に出力する。アドレス発生回路１７は、モードレジスタ１６に設定されたバースト長に基づいて入力アドレスからインクリメントしたコラムアドレスを自動生成する機能を有する。
【００４４】
Ｉ／Ｏ制御回路１８は、コマンドデコーダ１２からの内部コマンドに基づいて、入力又は出力制御する。Ｉ／Ｏ制御回路１８は、入出力バッファ１４からのライトデータ（３２ビット）をＤＲＡＭコア１９に出力し、ＤＲＡＭコア１９からのリードデータ（３２ビット）を入出力バッファ１４に出力する。
【００４５】
ＤＲＡＭコア１９は、複数（本実施形態では４つ）のバンクから構成され、各バンクには、制御信号ラッチ１５からの制御信号、アドレス発生回路１７からのロウアドレスデータとコラムアドレスデータをそれぞれ入力する。即ち、アドレスバッファ１３にはＤＲＡＭコアのバンクの数に対応するバンクアドレス信号ＢＡ０，ＢＡ１が入力され、制御信号ラッチ１５及びアドレス発生回路１７は、各バンク毎に設けられている。
【００４６】
ＤＲＡＭコア１９は、制御信号及びアドレスデータに基づいて内蔵したメモリセルアレイに対してライトデータの書き込み、リードデータの読み出し、リフレッシュ、セルフリフレッシュ等の各種の処理動作を実行する。従って、ＤＲＡＭコア１９は、入出力バッファ１４から入力されたライトデータＤＱ０〜ＤＱ３１を制御信号及びアドレスデータに基づいて所定のアドレスのメモリセルに書き込む。
【００４７】
図２は、ＤＲＡＭコア１９の概略構成図である。尚、説明の簡素化のため、ここではＤＲＡＭコア１９を構成する１つのバンクについて説明する。
ＤＲＡＭコア１９の各バンクはメモリセルアレイ２１を含み、メモリセルアレイ２１は、複数のメモリセルがアレイ配置されて構成されている。各メモリセルは、ワード線ＷＬとビット線（図示略）に接続され、ビット線はセンスアンプＳ／Ａに接続されている。センスアンプＳ／Ａにはコラム選択線ＣＬが接続されている。即ち、メモリセルアレイ２１は、Ｘアドレス（ロウアドレス）によりワード線ＷＬが展開されるＸ展開方向と、Ｙアドレス（コラムアドレス）によりコラム選択線ＣＬとセンスアンプＳ／Ａ（Ｓ／Ａ列）が展開されるＹ展開方向とにアレイ展開されている。
【００４８】
メモリセルアレイ２１は、そのＸ展開方向に区画される複数のロウブロック(Row Block )と、Ｙ展開方向に区画される複数のコラムブロック(Column Block)を有する。ここで、ロウブロックは、メモリセルアレイ２１のＸ展開方向に於いて各センスアンプＳ／Ａ（Ｓ／Ａ列）で区画される領域である。また、コラムブロックは、メモリセルアレイ２１のＹ展開方向に於いてワード線ＷＬに接続されるサブワード線ＳＷＬ単位で区画される領域である。
【００４９】
メモリセルアレイ２１は、モードレジスタ１６が保持するアクセス形態情報に応じて論理アドレスマップ形状を変更する機能を有し、この論理アドレスマップ形状は、モードレジスタ１６から出力されるアドレス構成選択信号（本実施形態では、以下、ページ(Page)長指定信号という）によって変更される。
【００５０】
詳述すると、メモリセルアレイ２１は、ページ長指定信号によりＸアドレスとＹアドレスとを可変して論理アドレスマップ形状を変更する。そして、ページ長指定信号によりページ長（Ｙアドレスの深さ）が変更されると、それに応じて活性化されるセンスアンプＳ／Ａの数が変更される。つまり、連続アクセスできるデータ数が変更される。
【００５１】
このように構成されるＤＲＡＭコア１９は、予め定められた本数の外部アドレス端子から入力されたアドレス信号Ａ０〜Ａ１０、バンクアドレス信号ＢＡ０〜ＢＡ１に基づく所定のＸアドレス、Ｙアドレスのメモリセルに対してデータの書き込み、読み出し等の各種の処理動作を実行する。
【００５２】
尚、外部アドレス端子の本数は、Ｘアドレスの取り込み時に必要とする端子数またはＹアドレスの取り込み時に必要とする端子数のいずれか多い方の端子数に設定されている。詳しくは、ＸアドレスがＭビット、ＹアドレスがＮビットに設定されたメモリデバイス１０において、例えばＭ＞Ｎの場合、外部アドレス端子の本数はＭ本に設定される。即ち、本実施形態のメモリデバイス（ＳＤＲＡＭ）１０では、最大で１３ビットのＸアドレス（ロウアドレス、バンクアドレスを含む）を取り込むための１３本の外部アドレス端子が備えられている。
【００５３】
図３は、メモリデバイス１０の制御方法を説明するブロック図である。
以下の説明では、外部アドレス端子の本数をＭ本とし、ページ長指定信号によりページ長が最大値（以下、フルページ）に設定される場合のＸアドレスをＭビット(XA<0:m>,(ｍ＝Ｍ−１))、ＹアドレスをＮビット(YA<0:n>,(ｎ＝Ｎ−１))とする（ただし、Ｍ＞Ｎ）。尚、同図では、説明の便宜上、アドレスバッファ１３（図１参照）は第１〜第３アドレスバッファ１３ａ〜１３ｃに機能的に分割した状態で示すが、分割しない状態で構成してもよい。
【００５４】
今、モードレジスタ１６からのページ長指定信号に基づいてフルページより短いページ長が設定され、そのページ長指定信号により増加するＸアドレスがｉビットとする。このとき、Ｙアドレスは、ｉビット減少する。これは、メモリセルアレイ２１の実質的な容量（２M+N）×Ｉ／Ｏ数が変化しないからである。そして、その増加したｉビットのＸアドレスは、Ｙアドレスの取り込み時に不要となる（Ｍ−Ｎ＋ｉ）本の外部アドレス端子のうちのｉ本から取り込まれる。
【００５５】
詳述すると、第１アドレスバッファ１３ａは、コマンドデコーダ１２からの内部コマンド（図中、Row Address 取り込み信号）に基づいてアドレス信号Ａ０〜Ａｍを入力する。第１アドレスバッファ１３ａは、入力したアドレス信号Ａ０〜Ａｍを増幅し、それらに基づくＸアドレスデータをラッチするとともにアドレス発生回路１７に出力する。
【００５６】
第２アドレスバッファ１３ｂは、コマンドデコーダ１２からの内部コマンド（図中、Column Address取り込み信号）に基づいてアドレス信号Ａ０〜Ａ(ｎ−ｉ)を入力する。第２アドレスバッファ１３ｂは、入力したアドレス信号Ａ０〜Ａ(ｎ−ｉ)を増幅し、それらに基づくＹアドレスデータをラッチするとともにアドレス発生回路１７に出力する。
【００５７】
第３アドレスバッファ１３ｃは、コマンドデコーダ１２からの内部コマンド（図中、Column Address取り込み信号）に基づいてアドレス信号Ａ(ｎ−ｉ＋１)〜Ａｎを入力する。第３アドレスバッファ１３ｂは、入力したアドレス信号Ａ(ｎ−ｉ＋１)〜Ａｎを増幅し、それらに基づくＸアドレスデータ又はＹアドレスデータをラッチするとともにアドレス発生回路１７に出力する。
【００５８】
アドレス発生回路１７は、第１〜第３デコーダ（図中、各選択回路）１７ａ〜１７ｃ、クランプ回路１７ｄ、及びスイッチ回路１７ｅを含む。
第１〜第３デコーダ１７ａ〜１７ｃは、第１〜第３アドレスバッファ１３ａ〜１３ｃからのアドレスデータに基づいて、バンク(BANK)、ロウブロック(Row Block )、ワード線ＷＬ、コラムブロック(Column Block)、コラム選択線ＣＬを各デコーダの機能に応じて適宜選択する。クランプ回路１７ｄは、入力した任意のアドレスデータを無効化し、デコードの圧縮率を可変させる。尚、説明の便宜上、本実施形態では、アドレス発生回路１７は第１〜第３デコーダ１７ａ〜１７ｃに機能的に分割した状態で構成したが、分割しない状態で構成してもよい。
【００５９】
以下、詳述すると、第１デコーダ１７ａは、第１アドレスバッファ１３ａから出力されるＸアドレスデータに基づいてバンク、ロウブロック、及びワード線ＷＬを選択し、それらに対応するＸアドレスをＤＲＡＭコア１９に出力する。
【００６０】
第２デコーダ１７ｂは、第２アドレスバッファ１３ｂから出力されるＹアドレスデータに基づいてコラム選択線ＣＬを選択し、それに対応するＹアドレスをＤＲＡＭコア１９に出力する。
【００６１】
ここで、ページ長指定信号によってフルページよりも短いページ長が指定される場合、そのページ長指定信号によりスイッチ回路１７ｅが所定の接続位置に切り替えられ、第３アドレスバッファ１３ｃが第３デコーダ１７ｃと接続される。
【００６２】
これにより、第３デコーダ１７ｃは、第３アドレスバッファ１３ｃから出力されるＸアドレスデータに基づいてコラムブロック（具体的にはワード線ＷＬ）を選択し、それに対応するＸアドレスをＤＲＡＭコア１９に出力する。つまり、ページ長指定信号により増加したｉビットのＸアドレスは、Ｙアドレスの取り込み時に不要となる（Ｍ−Ｎ＋ｉ）本の外部アドレス端子のうちのｉ本から取り込まれる。また、このときスイッチ回路１７ｅによって第２デコーダ１７ｂがクランプ回路１７ｄに接続される。これにより、クランプ回路１７ｄは、Ｙアドレスの取り込み時において、不要となるＹアドレスを無効化する。
【００６３】
尚、ページ長指定信号によってフルページが指定される場合には、第３アドレスバッファ１３ｃが第２デコーダ１７ｂと接続される。これにより、第２デコーダ１７ｂは、第３アドレスバッファ１３ｃから出力されるＹアドレスデータに基づいてコラム選択線ＣＬを選択し、それに対応するＹアドレスをＤＲＡＭコア１９に出力する。また、このとき、クランプ回路１７ｄは、第３デコーダ１７ｃに接続され、Ｙアドレスの取り込み時において、不要となるＸアドレスを無効化する。
【００６４】
尚、比較のため、従来のメモリデバイスの制御方法を説明するブロック図を図３３に示す。従来では、Ｘアドレスを取り込むためのアドレスバッファ５１と、Ｙアドレスを取り込むためのアドレスバッファ５２がそれぞれ設けられる。そして、ページ長を短く使用する際には、そのときに増加したＸアドレス又はＹアドレスのビット数に応じて外部アドレス端子の本数（Ｍ又はＮ）を増加させるようにする。
【００６５】
図７は、本実施形態のメモリデバイス１０の内部動作を示す波形図である。尚、ここでは、例として６４Mbit（メガビット）ＳＤＲＡＭ（３２Ｉ／Ｏ）の動作波形図を示す。
【００６６】
今、初期状態において、メモリデバイス１０は、１３ビットのＸアドレス（ロウアドレスRA<0:10>、バンクアドレスBA<0:1> ）、８ビットのＹアドレス（コラムアドレスCA<0:7> ）よりなる論理アドレスマップ形状を有し、ページ長が２５６（フルページ）に設定されている。
【００６７】
メモリデバイス１０は、モードレジスタセットコマンドＭＲＳに応答して、アドレス信号Ａ０〜Ａ１０をアドレスコードＣｏｄｅ(CodeA<0:10>) として取り込むとともに、バンクアドレスＢａｎｋ(BA<0:1>) を取り込む。そして、メモリデバイス１０は、アドレスコードＣｏｄｅ(CodeA<0:10>) に基づいて、ページ長Ｐａｇｅ、キャスレイテンシｔＣＬ、バースト長ＢＬ等の各種設定を行う。
【００６８】
今、キャスレイテンシｔＣＬ＝３、バースト長ＢＬ＝２、ページ長Ｐａｇｅ＝３２に設定される。このとき、メモリデバイス１０は、１６ビットのＸアドレス（ロウアドレスRA<0:13>、バンクアドレスBA<0:1> ）、５ビットのＹアドレス（コラムアドレスCA<0:4> ）よりなる論理アドレスマップ形状に変更する。即ち、ページ長可変に伴い、ロウアドレスが３ビット分増加する。
【００６９】
メモリデバイス１０は、アクティブコマンドＡＣＴに応答してアドレス信号Ａ０〜Ａ１０をロウアドレスＲｏｗ(RA<0:10>)として取り込むとともにバンクアドレスＢａｎｋ(BA<0:1>) を取り込む。尚、バンクアドレスの取り込みは、以降同じであるため省略する。
【００７０】
尚、モードレジスタセットコマンドＭＲＳ入力時に設定したページ長（＝３２）は、このアクティブコマンドＡＣＴ入力時に設定するようにしてもよい。この場合、ページ長を設定するために必要なビット数分取り込むロウアドレスが少なくなる。例えば、ページ長の設定に２ビット必要な場合、メモリデバイス１０は、アドレス信号Ａ０〜Ａ８をロウアドレスＲｏｗ(RA<0:8> )として取り込み、アドレス信号Ａ９，Ａ１０を設定情報として取り込む。又は、アクティブコマンドＡＣＴ入力時に使用しない他ピン（ＤＱマスクピンなど）から取り込んでもよい。
【００７１】
次いで、メモリデバイス１０は、アクティブコマンドＡＣＴ入力後の所定クロック後（例えば２クロック後）に入力されるリードコマンドＲＤ１に応答して、アドレス信号Ａ０〜Ａ５をコラムアドレスＣｏｌ(CA<0:4>) として、アドレス信号Ａ６〜Ａ８をロウアドレスＲｏｗ(RA<11:13>) として取り込む。
【００７２】
つまり、ページ長可変に伴い増加する３ビットのロウアドレスＲｏｗは、リードコマンドＲＤ１の入力時において、コラムアドレスＣｏｌ(CA<0:4>) の取り込み時に不要となる外部アドレス端子から取り込まれる。そして、メモリデバイス１０は、そのロウアドレスＲｏｗ(RA<11:13>) に基づいてコラムブロック、ワード線ＷＬを選択し、その選択したワード線ＷＬ及びそれに対応するセンスアンプＳ／Ａを活性化させる。
【００７３】
尚、アクティブコマンドＡＣＴに応答してアドレス信号Ａ０〜Ａ１０をロウアドレスＲｏｗ(RA<3:13>)として取り込み、リードコマンドＲＤ１に応答してアドレス信号Ａ６〜Ａ８をロウアドレスＲｏｗ(RA<0:2> )として取り込む構成としてもよい。また、リードコマンドＲＤ１に応答してアドレス信号Ａ６〜Ａ８をロウアドレスＲｏｗの任意のビット位置に取り込む構成としても良い。
【００７４】
メモリデバイス１０は、リードコマンドＲＤ１が発行されると、設定されたキャスレイテンシｔＣＬ（＝３）及びバースト長ＢＬ（＝２）に基づいて、該リードコマンドＲＤ１入力後の３クロック後にリードデータＤ１１，Ｄ１２を順次出力する。
【００７５】
その後、メモリデバイス１０は、リードコマンドＲＤ２，ＲＤ３に順次応答して、コラムアドレスＣｏｌ(CA<0:4>) 及びバンクアドレスＢａｎｋ(BA<0:1>) を取り込む。この際、２回目以降のリードコマンドＲＤ２，ＲＤ３では、増加したロウアドレスＲｏｗは取り込まれず、コラムアドレスＣｏｌ(CA<0:4>) 及びバンクアドレスＢａｎｋ(BA<0:1>) のみ取り込まれる。
【００７６】
尚、本実施形態では、リードコマンドＲＤ１〜ＲＤ３について説明したが、ライトコマンドの場合についても同様である。即ち、アクティブコマンドＡＣＴ入力後の最初のライトコマンドにて、増加したロウアドレスＲｏｗ(RA<11:13>) が取り込まれる。そして、２回目以降のライトコマンドでは、コラムアドレスＣｏｌ(CA<0:4>) 及びバンクアドレスＢａｎｋ(BA<0:1>) のみが取り込まれる。
【００７７】
尚、比較のため、従来のメモリデバイスの内部動作を示す波形図を図３４及び図３５に示す。
図３４は、ページ長Ｐａｇｅが２５６（フルページ）に設定される場合の６４Mbit（メガビット）ＳＤＲＡＭの動作波形図である。同図に示すように、モードレジスタセットコマンドＭＲＳ入力後において、メモリデバイスは、アクティブコマンドＡＣＴに応答して、ロウアドレスＲｏｗ(RA<0:10>)を取り込む。次いで、メモリデバイスは、リードコマンドＲＤ１〜ＲＤ３に順次応答して、コラムアドレスＣｏｌ(CA<0:7> )を取り込む。
【００７８】
図３５は、ページ長Ｐａｇｅが３２に設定された６４Mbit（メガビット）ＳＤＲＡＭの動作波形図である。同図に示すように、短いページ長（＝３２）を使用する場合には、ロウアドレスＲｏｗが３ビット増加する。即ち、メモリデバイスは、アクティブコマンドＡＣＴに応答してアドレス信号Ａ０〜Ａ１０をロウアドレスＲｏｗ(RA<0:10>)として取り込み、アドレス信号Ａ１３〜Ａ１５を増加したロウアドレスＲｏｗ(RA<11:13>) として取り込む。従って、従来では、短いページ長（＝３２）に設定されたメモリデバイスは、増加した３ビットのロウアドレスＲｏｗを取り込むための外部アドレス端子数が規格品に比べて増加する。
【００７９】
図８は、図７におけるアクティブコマンドＡＣＴ発行後のアクセス制御を説明するブロック図である。尚、同図において、図３と同様の構成部分には、同一符号を付してその詳細な説明を一部省略する。
【００８０】
コマンドデコーダ１２（図１参照）は、コマンド判定回路（図中、Command 判定回路）１２ａと、コマンド判定回路１２ａから出力される最初の活性化信号を検出するページコマンド１回目検出回路（図中、Page Command１回目検出回路）（以下、コマンド検出回路）１２ｂを含む。尚、本実施形態において、活性化信号は、ワード線ＷＬ及びセンスアンプＳ／Ａを活性化させる信号である。
【００８１】
コマンド判定回路１２ａは、内部クロック信号ＣＬＫ１に応答してデコードした各種コマンドのうち、リードコマンドとライトコマンドを判定し、判定に応じてリード活性化信号又はライト活性化信号を出力する。
【００８２】
今、図７に示すリードコマンドＲＤ１入力時においては、コマンド判定回路１２ａは、リード活性化信号を出力する。
第２アドレスバッファ１３ｂ（図中、Address Latch ）は、オア回路３１及び遅延回路３２を介して入力されるリード活性化信号（リードコマンドＲＤ１）に基づいてアドレス信号Ａ０〜Ａ４を入力する。そして、第２アドレスバッファ１３ｂは、それらアドレス信号Ａ０〜Ａ４に基づくコラムアドレスデータを第２デコーダ１７ｂ（図中、Column Address Decoder）に出力する。
【００８３】
第３アドレスバッファ１３ｃ（図中、Address Latch ）は、オア回路３１を介してコマンド検出回路１２ｂに入力される１回目のリード活性化信号（リードコマンドＲＤ１）により、当該コマンド検出回路１２ｂから出力される検出信号に基づいてアドレス信号Ａ５〜Ａ７を入力する。そして、第３アドレスバッファ１３ｃは、それらアドレス信号Ａ５〜Ａ７に基づくロウアドレスデータを第３デコーダ１７ｃ（図中、Column Block 選択用 Address Decoder）に出力する。
【００８４】
第２デコーダ１７ｂは、第２アドレスバッファ１３ｂから出力されるコラムアドレスデータに基づいてコラム選択線ＣＬを選択する。
第３デコーダ１７ｃは、第３アドレスバッファ１３ｃから出力されるロウアドレスデータに基づいてコラムブロック、ワード線ＷＬを選択する。これにより、ワード線ＷＬ及びセンスアンプＳ／Ａが活性化される。
【００８５】
このようにして、コマンド検出回路１２ｂは、コマンド判定回路１２ａから出力される１回目のリード活性化信号（リードコマンドＲＤ１）のみを検出し、そのコマンド検出回路１２ｂからの検出信号に基づいて、拡張されたロウアドレスＲｏｗ(RA<11:13>) が第３デコーダ１７ｃに保持される。
【００８６】
そして、２回目のリード活性化信号（図７に示すリードコマンドＲＤ２）ではコマンド検出回路１２ｂから検出信号が出力されない。つまり、２回目以降に発行されるリードコマンドＲＤ２，ＲＤ３では、アドレス信号Ａ５〜Ａ７は第３アドレスバッファ１３ｃに取り込まれない。
【００８７】
尚、図１３及び図１４は、上述した図８の具体的な回路構成の一例を示す回路図である。又、図１５は、図１３及び図１４に示す回路の内部動作の一例を示す波形図である。
【００８８】
尚、比較のため、従来のアクセス制御を説明するブロック図を図３６に示す。同図は、従来のアクセス制御の原理を説明するものであるので、同様の機能を持つ構成部分については、同一符号を付す。図３６に示すように、従来では、ページ長が２５６であるため、コラムアドレスＣｏｌ(CA<0:4>) とともにコラムアドレスＣｏｌ(CA<5:7>) がリード又はライト活性化信号（即ち、リード又はライトコマンド）の出力毎に取り込まれる。
【００８９】
図９は、図８にて説明したアクセス制御をページ長に応じて行う場合について説明するブロック図である。
この構成では、ページ長指定信号に基づいて各スイッチ回路３３ａ，３３ｂの接続位置を切替えることで、第２及び第３アドレスバッファ１３ｂ，１３ｃにてラッチするアドレス信号をページ長に応じて適宜変更することができる。これにより、第２及び第３デコーダ１７ｂ，１７ｃは、ページ長に応じたその時々のＤＲＡＭコア１９の論理アドレスマップ形状に対応して生成したロウアドレスとコラムアドレスをＤＲＡＭコア１９に出力する。
【００９０】
図１０は、ワード線ＷＬ及びセンスアンプＳ／Ａの活性化制御を説明する概略ブロック図である。
同図に示すように、ワード線活性化回路４１及びセンスアンプ活性化回路４２は、ページ長指定信号に応じて入力されるコマンド判定回路１２ａ又はコマンド検出回路１２ｂのいずれかの出力信号に応答してワード線ＷＬ、センスアンプＳ／Ａをそれぞれ活性化させる。
【００９１】
詳しくは、ページ長指定信号によりページ長Ｐａｇｅがフルページに設定される場合、各活性化回路４１，４２は、コマンド判定回路１２ａからのアクティブ信号（アクティブコマンド）に応答してワード線ＷＬ、センスアンプＳ／Ａをそれぞれ活性化させる。これは、アクティブコマンドの受け付け時にワード線ＷＬ及びセンスアンプＳ／Ａを選択するために必要なロウアドレスの全てのビットがそろうからである。
【００９２】
一方、ページ長指定信号によりページ長Ｐａｇｅがフルページよりも短いページ長に設定される場合、各活性化回路４１，４２は、検出回路１２ａからの検出信号、つまりリード又はライト活性化信号（リード又はライトコマンド）に応答してワード線ＷＬ、センスアンプＳ／Ａをそれぞれ活性化させる。これは、活性化するワード線ＷＬ及びセンスアンプＳ／Ａを選択するために、アクティブコマンドにより受け付けるロウアドレスと、ページコマンドにより受け付けるロウアドレスとが必要となるからである。
【００９３】
尚、比較のため、従来の活性化回路の制御方法を説明するブロック図を図３７に示す。同図は、従来の活性化制御の原理を説明するものであるので、同様の機能を持つ構成部分については、同一符号を付す。図３７に示すように、従来では、各活性化回路４１，４２は、コマンド判定回路１２ａからのアクティブ信号によってのみ、ワード線ＷＬ、センスアンプＳ／Ａをそれぞれ活性化させる。
【００９４】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリデバイス１０は、モードレジスタ１６から出力されるページ長指定信号に応じて、ＤＲＡＭコア１９の論理アドレスマップ形状を変更する。そして、ページ長がフルページより短く設定される場合には、それにより増加したロウアドレスＲｏｗが、最初のリードコマンドＲＤ１入力時に取り込まれる。このように、増加するロウアドレスＲｏｗが、その時に使用されていない外部アドレス端子を使用して時分割で取り込まれるため、外部アドレス端子の本数や配列を変更することなくページ長を変更でき、汎用パッケージを使用することができる。従って、開発期間の長期化やコスト増加を抑止することができる。
【００９５】
（２）パッケージを変更することなくページ長を変更することができるため、メモリデバイスを使用する顧客のシステムに応じた効率的なアクセス方法が実現可能となる。
【００９６】
（３）また、パッケージを変更することなく、ページ長を短く使用することができるため、センスアンプＳ／Ａの活性化数を必要最小限まで少なくすることができ、消費電流の低減化を図ることができる。
【００９７】
（第二実施形態）
以下、本発明を具体化した第二実施形態を説明する。
本実施形態は、第一実施形態のメモリデバイス１０を使用して、同様にページ長を２５６から３２に変更する場合に、そのページ長変更に伴い増加するロウアドレスの取り込み方法の他の制御方法を説明するものである。従って、同様な構成部分については、同一名称及び同一符号を付してその詳細な説明を一部省略する。
【００９８】
図１８は、第二実施形態の内部動作を示す波形図である。
本実施形態では、図１８に示すように、リードコマンドＲＤ１が、アクティブコマンドＡＣＴの１クロック後に入力される。つまり、アクティブコマンドＡＣＴが入力されてから最初のリードコマンドＲＤ１が入力されるまでの時間ｔＲＣＤがｔＲＣＤ＝１に設定され、当該リードコマンドＲＤ１が第一実施形態よりも１クロック早く入力される。（ちなみに、第一実施形態では、ｔＲＣＤ＝２（図７参照）。）
従って、ページ長変更（２５６から３２に変更）に伴い増加するロウアドレスＲｏｗ(RA<11:13> )が第一実施形態よりも１クロック分早く取り込まれ、それによりワード線ＷＬ及びそれに対応するセンスアンプＳ／Ａがほぼ１クロック分早く活性化される。
【００９９】
ところで、一般には、ワード線ＷＬの活性化動作を完全に終了させるために、アクティブコマンドＡＣＴ入力からリードコマンドＲＤ１入力によってアクセス動作が開始されるまでの猶予（待ち）が必要である。この猶予期間は、クロック信号の周波数により異なるが現在使用されている機器の一般的なクロック周波数では通常２クロック必要である。従って、リードコマンドＲＤ１に基づくアクセス動作の開始タイミングを、該リードコマンドＲＤ１入力時から実質的に１クロック分遅らせる必要がある。
【０１００】
一方、キャスレイテンシｔＣＬは、リードコマンドの入力からリードデータの出力までの期間（クロック数）を規定するものである。このため、図１８に示すように、最初のリードコマンドＲＤ１に対応するキャスレイテンシｔＣＬは、予め設定されたキャスレイテンシｔＣＬの値、ｔＣＬ＝３（設定値）からｔＣＬ＝４に変更される。従って、メモリデバイスは、リードコマンドＲＤ１発行後の４クロック後にリードデータＤ１１，Ｄ１２を順次出力する。
【０１０１】
その後、メモリデバイスはリードコマンドＲＤ２，ＲＤ３に応答してコラムアドレスＣｏｌ(CA<0:4>) とバンクアドレスＢａｎｋ(BA<0:1>) を順次取り込み、予め設定されたキャスレイテンシｔＣＬ（ｔＣＬ＝３：設定値）に従ってリードデータを順次出力する。
【０１０２】
この際、前記と同様に、２回目以降のリードコマンドＲＤ２，ＲＤ３では、増加したロウアドレスＲｏｗは取り込まれず、コラムアドレスＣｏｌ(CA<0:4>) とバンクアドレスＢａｎｋ(BA<0:1>) のみ取り込まれる。尚、本実施形態では、リードコマンドＲＤ１〜ＲＤ３について説明したが、ライトコマンドの場合についても同様である。
【０１０３】
図１９は、キャスレイテンシｔＣＬの制御方法を説明するブロック図である。本実施形態において、上記コマンドデコーダ１２（図１参照）は、前記コマンド判定回路１２ａ、ページコマンド１回目検出回路１２ｂ、及びキャスレイテンシ(Cas Latency )制御回路１２ｃを含む。
【０１０４】
前記と同様に、コマンド判定回路１２ａは、リードコマンド又はライトコマンドであるか否か判定し、リード活性化信号又はライト活性化信号を出力する。コマンド検出回路１２ｂは、コマンド判定回路１２ａから出力される最初のリード活性化信号又はライト活性化信号を検出し、その検出信号をキャスレイテンシ制御回路１２ｃに出力する。
【０１０５】
キャスレイテンシ制御回路１２ｃは、内部クロック信号ＣＬＫ１に応答して予め定められた所定のクロック数で出力制御信号を出力し、内部コマンド（図１８ではリードコマンドＲＤ１〜ＲＤ３）が発行されてからその出力データが確定されるまでの時間つまりキャスレイテンシｔＣＬを制御する。
【０１０６】
そして、キャスレイテンシ制御回路１２ｃは、コマンド検出回路１２ｂから検出信号が出力されると、その検出信号に応答してその時のキャスレイテンシｔＣＬの値を変更する。尚、具体的には、本実施形態のキャスレイテンシ制御回路１２ｃは、コマンド検出回路１２ｂからの検出信号に応答して、キャスレイテンシｔＣＬの値を予め定められた値（設定値）より１大きくする。
【０１０７】
つまり、図１８において、キャスレイテンシｔＣＬは、モードレジスタセットコマンドＭＲＳによりｔＣＬ＝３（設定値）に設定されている。次に、アクティブコマンドＡＣＴ発行後、最初のリードコマンドＲＤ１が入力されると、キャスレイテンシ制御回路１２ｃには、コマンド検出回路１２ｂから出力される検出信号が入力される。この検出信号に応答してキャスレイテンシ制御回路１２ｃは、キャスレイテンシｔＣＬの値（ｔＣＬ＝３：設定値）をｔＣＬ＝４に変更する。即ち、キャスレイテンシ制御回路１２ｃは、最初のリードコマンドＲＤ１入力時のみｔＣＬ＝４に変更し、２回目以降のリードコマンドＲＤ２，ＲＤ３ではｔＣＬ＝３にする。
【０１０８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態では、アクティブコマンドＡＣＴ入力後の最初のリードコマンドＲＤ１が第一実施形態よりも１クロック分早く入力されることで、ページ長可変に伴い増加するロウアドレスＲｏｗが第一実施形態よりも１クロック分早く取り込まれる。従って、ワード線ＷＬ及びセンスアンプＳ／Ａをほぼ１クロック分早く活性化させることができる。その際、キャスレイテンシ制御回路１２ｃによってリードコマンドＲＤ１に対応するキャスレイテンシｔＣＬがｔＣＬ＝４に変更されることで、ワード線ＷＬとセンスアンプＳ／Ａを活性化させてからリードデータを出力するまでの期間が十分に確保される。これにより、ページ長可変時において、リードコマンドＲＤ１に基づくアクセス動作の開始タイミングが遅れることはない。
【０１０９】
（第三実施形態）
以下、本発明を具体化した第三実施形態を説明する。
本実施形態は、第一実施形態のメモリデバイス１０を使用して、同様にページ長を２５６から３２に変更する場合に、そのページ長変更に伴い増加するロウアドレスの取り込み方法の他の制御方法を説明するものである。従って、同様な構成部分については、同一名称及び同一符号を付してその詳細な説明を一部省略する。
【０１１０】
図２０は、第三実施形態のアクセス制御を説明するブロック図である。
本実施形態において、上記コマンドデコーダ１２（図１参照）は、前記コマンド判定回路１２ａ及び所定時間検出回路（以下、時間検出回路）１２ｄを含む。
【０１１１】
検出回路１２ｄには、内部クロック信号ＣＬＫ１と、コマンド判定回路１２ａから出力されるアクティブ(Active)信号及びリード又はライト活性化信号が入力される。
【０１１２】
つまり、コマンド判定回路１２ａは、内部コマンドがアクティブコマンドＡＣＴである場合にアクティブ信号を出力する。時間検出回路１２ｄは、アクティブ信号に応答し、予め定めた所定時間（以下、アドレスレイテンシｔＡＬという）経過後に、増加したロウアドレスを取り込むためのアドレス取込信号を出力する。
【０１１３】
尚、本実施形態において、アドレスレイテンシｔＡＬは、内部クロック信号ＣＬＫ１に基づいて設定され、時間検出回路１２ｄは内部クロック信号ＣＬＫ１に基づく所定クロック数をカウントした後、アドレス取込信号を出力する。そして、このとき時間検出回路１２ｄは、コマンド判定回路１２ａから最初のリード活性化信号又はライト活性化信号が出力されるまで、アドレス取込信号を出力する。
【０１１４】
今、ページ長が３２に設定されるとき、そのページ長指定信号によりスイッチ回路３３が図２０に示す接続位置に切替えられる。
第３アドレスバッファ１３ｃは、時間検出回路１２ｄからのアドレス取込信号に基づいて入力したアドレス信号Ａ０〜Ａｎを増幅し、それらに基づくロウアドレスデータをラッチして第３デコーダ１７ｃに出力する。そして、第３デコーダ１７ｃは、ロウアドレスデータに対応するコラムブロック（ワード線ＷＬ）を指定するためのロウアドレス(RA<0:n> )をＤＲＡＭコア１９（図１）に出力する。
【０１１５】
ちなみに、図２０に示すように、時間検出回路１２ｄからの検出信号に基づいて取り込まれるロウアドレス（増加したロウアドレス）は、ページ長指定信号に基づいて第２及び第３バッファ１３ｂ，１３ｃのいずれかにて取り込まれる。尚、図２２は、図２０の時間検出回路１２ｄの具体的な回路構成の一例を示す回路図である。
【０１１６】
図２１は、本実施形態の内部動作を示す波形図である。尚、同図では、時間検出回路１２ｄのアドレスレイテンシｔＡＬが、例えばｔＡＬ＝１に設定される場合について説明する。
【０１１７】
図２１に示すように、ページ長可変（２５６から３２に変更）に伴い増加したロウアドレスＲｏｗ(RA<0:4>) は、アクティブコマンドＡＣＴ入力後の１クロック後に、時間検出回路１２ｄからのアドレス取込信号によって取り込まれる。これにより、コラムブロック及びワード線ＷＬが選択され、選択されたワード線ＷＬ及び対応するセンスアンプＳ／Ａが活性化される。
【０１１８】
その後、メモリデバイス１０は、リードコマンドＲＤ１〜ＲＤ３に順次応答してコラムアドレスＣｏｌ(CA<0:4> )及びバンクアドレスＢａｎｋ(BA<0:1>) を取り込み、予め設定されたキャスレイテンシ（ｔＣＬ＝３）、バースト長（ＢＬ＝２）に従ってリードデータを順次出力する。この際、前記同様に、各リードコマンドＲＤ１〜ＲＤ３において、増加したロウアドレスＲｏｗは取り込まれず、コラムアドレスＣｏｌ(CA<0:4>) 及びバンクアドレスＢａｎｋ(BA<0:1>) のみ取り込まれる。尚、本実施形態では、リードコマンドＲＤ１〜ＲＤ３について説明したが、ライトコマンドの場合についても同様である。
【０１１９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）コマンドデコーダ１２は、コマンド判定回路１２ａからのアクティブ信号に応答して所定時間（アドレスレイテンシｔＡＬ）経過後にアドレス取込信号を出力する時間検出回路１２ｄを備える。これにより、ページ長可変に伴い増加したロウアドレスＲｏｗは、アクティブコマンドＡＣＴの１クロック後（ｔＡＬ＝１）に取り込まれる。従って、第二実施形態と同様、ワード線ＷＬ及びセンスアンプＳ／Ａをはやく活性化させることができる。また、本実施形態では、増加したロウアドレスＲｏｗがリードコマンドＲＤ１入力よりも早いタイミングで取り込まれるため、その取り込み時において、外部アドレス端子の配列に左右されない。
【０１２０】
（２）アクティブコマンドＡＣＴとリードコマンドＲＤのタイミング、及びそれらの出力時に指定するアドレス信号はページ長（論理アドレスマップ形状）によらない。すなわち、メモリコントローラ（ＣＰＵ）アクティブコマンドＡＣＴとリードコマンドＲＤの間に拡張されるロウアドレスに対応するアドレス信号を出力するだけである。従って、変更が容易であり、手間をかけることなく新たな機能（論理アドレスマップ形状を変更する機能）を利用することができる。
【０１２１】
（第四実施形態）
以下、本発明を具体化した第四実施形態を説明する。
本実施形態は、第三実施形態における時間検出回路１２ｄのアドレスレイテンシｔＡＬが、例えばｔＡＬ＝０．５に設定される場合について説明するものである。
【０１２２】
図２３は、第四実施形態の内部動作を示す波形図である。
本実施形態では、図２３に示すように、ページ長変更（２５６から３２に変更）に伴い増加するロウアドレスＲｏｗは、アクティブコマンド入力後の０．５クロック後に、時間検出回路１２ｄからのアドレス取込信号によって取り込まれる。
【０１２３】
つまり、メモリデバイス１０は、アクティブコマンドＡＣＴの入力に基づくクロック信号ＣＬＫの立上がりエッジでロウアドレスＲｏｗ(RA<0:10>)を取り込み、その０．５クロック後におけるクロック信号ＣＬＫの立下がりエッジで増加したロウアドレスＲｏｗ(RA<0:4>) を取り込む。
【０１２４】
このように、本実施形態では、アドレスレイテンシｔＡＬ＝０．５に設定することにより、増加したロウアドレスＲｏｗが第三実施形態よりも０．５クロック分早く取り込まれ、それによりワード線ＷＬ及び対応するセンスアンプＳ／Ａがほぼ０．５クロック分はやく活性化される。
【０１２５】
その後、メモリデバイス１０は、リードコマンドＲＤ１〜ＲＤ３に順次応答してコラムアドレスＣｏｌ(CA<0:4> )及びバンクアドレスＢａｎｋ(BA<0:1>) を取り込み、予め設定されたキャスレイテンシ（ｔＣＬ＝３）、バースト長（ＢＬ＝２）に基づいてリードデータを順次出力する。この際、前記同様に、各リードコマンドＲＤ１〜ＲＤ３において、増加したロウアドレスＲｏｗは取り込まれず、コラムアドレスＣｏｌ(CA<0:4>) 及びバンクアドレスＢａｎｋ(BA<0:1>) のみ取り込まれる。尚、本実施形態では、リードコマンドＲＤ１〜ＲＤ３について説明したが、ライトコマンドの場合についても同様である。
【０１２６】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態では、アドレスレイテンシｔＡＬが、ｔＡＬ＝０．５に設定されるため、ページ長可変に伴い増加したロウアドレスＲｏｗが、アクティブコマンドＡＣＴの０．５クロック後に取り込まれる。従って、ワード線ＷＬ及びセンスアンプＳ／Ａを第三実施形態よりもほぼ０．５クロック分早く活性化させることができる。これにより、ページ長可変時において、リードコマンドＲＤ１に基づくアクセス動作の開始タイミングが遅れることはない。
【０１２７】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態において、メモリセルのビット数、アドレス構成、アドレス構成の切替え種類などは、この例に限定されない。
【０１２８】
・図３において、クランプ回路１７ｄは、アドレス発生回路１７内に設けたが、別途備えるようにしてもよい。
・図３の構成は、図４に示すように変更してもよい。即ち、アドレス信号Ａ(ｎ−ｉ＋１)〜Ａｎに基づくＹアドレス、Ｘアドレスを取り込むための専用のアドレスバッファ１３ｆ、１３ｇをそれぞれ設けるようにしてもよい。
【０１２９】
・図３の構成は、図５に示すように変更してもよい。即ち、各アドレスバッファ１３ｈ〜１３ｊが、それぞれＸアドレス又はＹアドレスを取り込むためのアドレスバッファを共有するように構成する。そして、それらの出力信号（Ｘアドレスデータ又はＹアドレスデータ）をＸＹ切替え信号によって適宜選択するようにしてもよい。
【０１３０】
・図３の構成は、図６に示すように変更してもよい。即ち、図５と同様に、各アドレスバッファ１３ｋ、１３ｌ、１３ｎが、それぞれＸアドレス又はＹアドレスを取り込むためのアドレスバッファを共有するように構成し、ページ長可変に伴い増加するアドレス（Ｘアドレス）のみを取り込むためのアドレスバッファ１３ｍを別途設けるようにしてもよい。
【０１３１】
・図８のコマンド判定回路１２ａ、コマンド検出回路１２ｂは、メモリデバイスが非同期型である場合には、クロック信号ＣＬＫ１に依存しない他の構成に代えてもよい。
【０１３２】
・図１０において、センスアンプ（Ｓ／Ａ）活性化回路４２のみ制御する構成としてもよい。
・図８の構成は、図１１に示すように変更してもよい。即ち、第３アドレスバッファ１３ｃは、コマンド判定回路１２ａからのリード／ライト活性化信号（即ちリード／ライトコマンド）毎にアドレス信号Ａ５〜Ａ７を毎回取り込む。そして、コマンド検出回路１２ｂからの検出信号に基づいて、第３デコーダ１７ｃが、２回目以降のリード／ライトコマンドでは、第３アドレスバッファ１３ｃからのロウアドレスデータを再ラッチしないようにしてもよい。尚、図１６及び図１７は、図１１の具体的な回路構成の一例を示す回路図である。
【０１３３】
・また、図１２は、図１１の構成によって行うアドレス制御をページ長に応じて行う場合について示す。この構成では、ページ長指定信号によりスイッチ回路３３ａ，３３ｂの接続位置が切替えられることにより、ページ長に応じたその時々のＤＲＡＭコア１９の論理アドレスマップ形状に対応して生成したロウアドレス、コラムアドレスが第２及び第３デコーダ１７ｂ，１７ｃからそれぞれ出力される。
【０１３４】
・第一及び第二実施形態では、ページ長可変に伴い増加したアドレスをアクティブコマンドＡＣＴ入力後の最初のリード／ライトコマンドで取り込まれるＹアドレスと同時に取り込むようにしたが、この例に限定されない。即ち、増加したアドレスを最初のリード／ライトコマンドにて取り込んだ後、当該コマンドの所定クロック後（例えば１クロック後）にＹアドレスが取り込まれるようにしてもよい。
【０１３５】
・第三及び第四実施形態では、時間検出回路１２ｄは、アクティブ信号に応答して所定クロック後に検出信号を出力するようにしたが、非同期型のメモリデバイスに具体化する場合には、内部クロック信号ＣＬＫ１に依らず所定時間（ｔＡＬ）経過後に検出信号を出力する構成としてもよい。
【０１３６】
・第四実施形態のように、アドレスレイテンシｔＡＬ＝０．５にて増加したロウアドレスＲｏｗを取り込む方法を実現するその他の手段として、ダブルデータレート（Double Date Rate，ＤＤＲ）方式を用いて具体化してもよい。即ち、クロック信号ＣＬＫ、／ＣＬＫ（／は、バー）で表現される２つのクロック信号を用いて、クロック信号ＣＬＫの立上りでロウアドレスを取り込み、直後の１８０度位相が異なるクロック信号／ＣＬＫの立上りで増加したロウアドレスを取り込むようにしてもよい。
【０１３７】
・上記各実施形態では、モードレジスタセットコマンドＭＲＳ入力時、又は１種類のアクティブコマンドＡＣＴ入力時にページ長を指定するようにしたが、２種類のアクティブコマンドＡＣＴを用いて、それらアクティブコマンドＡＣＴの入力に基づいてページ長を指定するようにしてもよい。
【０１３８】
・上記各実施形態では、同期型のメモリデバイスに具体化したが、非同期型メモリにて論理アドレスマップ形状を変更可能に構成してもよい。尚、非同期型メモリの概略構成は既に公知であるため図面及び説明を省略する。
【０１３９】
このメモリデバイスは、チップイネーブル信号（／ＣＥ）もしくはロウアドレスストローブ信号（／ＲＡＳ）の立ち下がりでアドレス信号ＡＤＤをＸアドレス（ロウアドレス）として確定する。次に、メモリデバイスは、リードもしくはライト制御信号等でアドレス信号をＹアドレス（コラムアドレス）として確定し、それらアドレスにて指定されるセルに対してアクセスを行なう。
【０１４０】
論理アドレスマップ形状の変更は、以下のイリーガルエントリー方式（通常外部からのアクセスでは使用しない外部からの制御方法）により行う。
イリーガルエントリー方式は、同期式でのモードレジスタセットコマンドを使用（ＭＲＳ方式）した場合と同様に、メモリデバイス内部のアドレス構成セレクト信号をチップイネーブル信号／ＣＥからのワード線活性化信号よりも早く生成する。これにより、アドレス発生回路もしくはその出力の切換え動作を遅らせることなくアクセス遅延を防止できる。
【０１４１】
イリーガルエントリー方式について詳述する。
図２４はアドレス構成の為のモード設定サイクルを説明する波形図である。
メモリデバイスは、アドレス構成の為のモード設定用の専用端子を備え、その専用端子からアドレス構成の種類毎を決める為の情報に必要な情報を取り込むことで、外部アクセス遅延を防止でき誤動作を防止し通常動作の安全動作を保証できる。
【０１４２】
即ち、メモリデバイスはチップイネーブル信号／ＣＥ１がＨレベルの時に通常動作を行わない。この期間に、専用端子から入力されるプログラムモード信号／ＰＥ(＝アドレス構成設定端子)に応答してアドレス信号ＡＤＤに基づくアドレスコードＣｏｄｅを取り込む。詳しくは、メモリデバイスは、プログラムモード信号／ＰＥの立ち下がりでアドレスコードの入力を活性化し、同信号／ＰＥの立ち上がりでアドレスコード情報をラッチする。
【０１４３】
一方、メモリデバイスは、チップイネーブル信号／ＣＥ１がＬレベルの時、外部アクセスに対応した動作状態となり外部アクセスに対応したアドレス信号ＡＤＤを取り込む。
【０１４４】
尚、図中ｔ１〜ｔ５は外部仕様タイミング条件である。
尚、図のタイミングにおいて、プログラムモード信号／ＰＥの立ち下がりで外部専用端子の入力回路を活性化し、アドレス信号に対するデコード動作を開始する。そして、プログラムモード信号／ＰＥの立ち上がりでデコード結果を確定し、前記入力回路を非活性化する。この動作によって、消費電力の低減を図ることができる。
【０１４５】
上記したアドレス構成の為のモード設定サイクルにおいて、プログラムモード信号／ＰＥの論理を反転してもよい。また、アドレスコードはデータ端子（ＤＱやＩ／Ｏピンと呼んでいる）から入力しても良い。
【０１４６】
更に、後述の様に、前記コード方式によるプログラムサイクルを数回繰り返した後に、モードを確定するようにしても良い。
図２５は、コマンドの説明図である。
【０１４７】
このコマンドを利用する場合は、基準クロック(システムクロックＣＬＫやチップイネーブル信号／ＣＥ１)に対して、コマンド認識して外部アクセス動作を行なう仕様方式のメモリデバイスが対象となる。
【０１４８】
よって、チップイネーブル信号／ＣＥ１に対してコマンドで動作しない仕様方式のメモリデバイスでは、前記図７を基本に単にアドレスをアドレス構成の種類毎を決める為の情報として対応し、モード設定の為の回数として利用すればよい。
【０１４９】
コマンド（１）〜（６），（８）〜（１０）は通常動作にて用いられるコマンドであり、コマンド（７），（１１）は通常動作では意味をなさないコマンドである。コマンド（７）は、ライト（ＷＲ）動作であるが信号／ＬＢ，／ＵＢがＨレベルであるためデータを入力しない（マスクされている）。コマンド（１１）は、リード（ＲＤ）動作であるが、同様に信号／ＬＢ，／ＩＢによりマスクされているためデータを出力しない。
【０１５０】
このように、通常動作に用いないコマンド（イリーガルコマンド）をアドレス構成の種類毎を決める為の情報として取り込むことで、専用端子を設けることなく情報の設定を行うことができる。
【０１５１】
図２６は、アドレス構成の為のモード設定サイクルを説明する波形図であり、図２５のコマンド（１１）を複数継続して入力することでアドレス構成の為のモード設定に必要な情報をアドレスコードとして取り込む場合を示す。
【０１５２】
メモリデバイスは、コマンド（１１）に応答してアドレス信号ＡＤＤをアドレスコードＣｏｄｅとして取り込む。この動作をＮ回繰り返す。１回目からＮ回目までコマンド（１１）に対応して取り込んだＮ個のアドレスコードＣｏｄｅが全て一致する場合に、そのアドレスコードＣｏｄｅを有効にしてアドレス構成の為のモード設定を行う。
【０１５３】
尚、コマンド（１１）がＮ？１回一致した場合に、Ｎ回目のコマンド（１１）に対応して取り込んだアドレスコードＣｏｄｅに基づいてアドレス構成の為のモード設定を行うようにしてもよい。また、アドレスコードＣｏｄｅの取り込みを任意のサイクル（例えば１回目）に変更して実施しても良い。他にも種々の応用が展開できる。
【０１５４】
モードを設定するアドレスコードは、アドレス構成の種類数に対応してアドレスＢｉｔ数を確定すればよい。
図２６の様にＮ回のモード設定サイクルの場合、デバイス内部ではカウンタ回路を用いる。Ｎ回のモード設定サイクルのエントリに対してカウンタ回路の上位ビットが変化したら、モードを確定する回路構成となる。
【０１５５】
図２７は、プログラムアドレス構成の為のモード設定回路であるエントリコントロール回路の動作波形図である。
図２７（ａ）に示すように、第１エントリ回路は、３回目のサイクルでＨレベルの第１のアドレスイネーブル信号proaddz を出力し、４回目のサイクルで第１のエントリ信号proentz を出力する。そして、第１エントリ回路は、第１のアドレスイネーブル信号proaddz 及び第１のエントリ信号proentz を同時にリセットする。これによりメモリデバイスは前に確定したアドレス構成の情報を、第１のエントリ信号proentz により４回目のサイクルで取り込んだアドレスコード情報に従った最新のアドレス構成の情報に変更される。
【０１５６】
図２７（ｂ）に示すように、第１エントリ回路は、カウントの途中でその他のコマンド（デバイス活性のアクティブコマンドやリード／ライトコマンド）を受け付けるとカウントをリセットする。その結果、第１のアドレスイネーブル信号proaddz 及びイネーブル信号proaddz をＬレベルに保持する。
【０１５７】
つまりアドレス構成の種類毎を決める為のモード設定において、その為の同じコマンドが連続して規定回数続かなければキャンセルされる。（メモリデバイスは前に確定したアドレス構成の情報を維持する）
図２８は、図２４に対応したプログラムアドレス構成の為のモード設定回路であるエントリコントロール回路（第２エントリ回路）の動作波形図である。
【０１５８】
第２エントリ回路は、Ｌレベルのプログラムモード信号／ＰＥに応答してＨレベルのアドレスイネーブル信号peaddzを出力した後、Ｈレベルのプログラムモード信号／ＰＥに応答してＨレベルのイネーブル信号peaddzを出力する。これによりメモリデバイスは前に確定したアドレス構成の情報を、第２のエントリ信号proentz により取り込んだアドレスコード情報に従った最新のアドレス構成の情報に変更される。
【０１５９】
図２９は、エントリ信号生成回路の動作波形図である。
図２９（ａ）に示すように、信号生成回路は、第１のエントリ信号proentz に応答して合成信号entzを出力する。また、図２９（ｂ）に示すように、信号生成回路は、エントリ信号peentzに応答して合成信号entzを出力する。
【０１６０】
図３０は、アドレス構成の為のモード設定用アドレスバッファの動作波形図である。
アドレスバッファは、Ｈレベルのアドレスイネーブル信号peaddzに応答して入力回路を活性化してアドレス信号az<0:3> を出力する。尚、第１のアドレスイネーブル信号proaddz に応答して同様に動作する。
【０１６１】
図３１は、アドレス構成の為のモード設定用アドレスラッチの動作波形図である。
アドレスラッチは、Ｈレベルのアドレスイネーブル信号peaddzに応答して出力されたアドレス信号az<0:3> を合成信号entzに応答してラッチしたコードＣｏｄｅをアドレス構成の為のモード設定用アドレス信号paz<0:3>として出力する。尚、第１のアドレスイネーブル信号proaddz に応答して同様に動作する。
【０１６２】
アドレス構成の為のモード設定用デコーダは、アドレス構成の為のモード設定用アドレス信号paz<0:3>をデコードして数種類のアドレスマップのためのアドレス構成セレクト信号を出力する。
【０１６３】
図３２は、モード設定用デコーダの動作波形図である。
デコーダは、モード設定用アドレス信号paz<0:3>をデコードして数種類のアドレスマップのためのアドレス構成セレクト信号のうちの１つを選択してそれをＨレベルにする。
【０１６４】
・Ｘアドレスの深さ＜Ｙアドレスの深さの場合は、アドレス構成設定端子は、アクティブ時に使用されないアドレス端子にて共用することも可能である。また、アドレス構成を設定するコマンドは、アクティブコマンドの他に、プリチャージコマンドや、別の新規コマンドでも可能である。
【０１６５】
・アドレスマップを変更できる機能は、バンク毎に独立して機能化されている。バンク毎に論理アドレスマップを（変更）設定できる事で、システムのパフォーマンスはさらに向上する。
【０１６６】
・クランプするアドレスビットの位置を適宜変更してもよい。
・無効化するアドレスビットの位置を適宜変更してもよい。
・上記各実施形態では、外部から論理アドレスマップ形状を随時変更可能に構成したが、ボンディングションもしくはＦｕｓｅなどのＲＯＭを備え、出荷時やユーザ使用時に論理アドレスマップ形状を所望の形状に変更し、その形状を維持するようにしてもよい。また、外部から書き換え可能なＲＯＭを備え、必要に応じて論理アドレスマップ形状を変更するようにしてもよい。これらの場合、論理アドレスマップ形状が短期又は長期に亘って固定される。従って、既存のプログラムやＣＰＵを使用することができる。また、行アクセスサイクル毎に論理アドレスマップ形状を変更する手間を省くことができる。
【０１６７】
本実施形態の特徴をまとめると以下のようになる。
（付記１）  Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、
前記メモリセルアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記アドレス端子から入力する外部アドレスの一部を第１アドレス又は第２アドレスに置き換えるアドレス制御手段を備えたことを特徴とする記憶装置。
（付記２）  Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、
前記メモリセルアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記アドレス端子から入力する外部アドレス又はその一部を無効化するアドレス無効化手段を備えたことを特徴とする記憶装置。
（付記３）  前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを取り込むための制御信号を、前記第１アドレス取り込み後における所定時間経過後に出力する所定時間検出手段を備えたことを特徴とする付記１又は２記載の記憶装置。
（付記４）  前記所定時間検出手段は、前記第１アドレスを取り込むためのアクティブコマンドに応答して、クロック信号の所定クロック後に前記制御信号を出力することを特徴とする付記３記載の記憶装置。
（付記５）  前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを取り込むための制御信号を、（Ｎ−ｉ）ビットの第２アドレスの取り込み制御時に発行されるコマンドに基づいて出力するコマンド検出手段を備えたことを特徴とする付記１又は２記載の記憶装置。
（付記６）  前記コマンド検出手段は、前記第１アドレスを取り込むアクティブコマンド後の最初のリード又はライトコマンドを検出し、該リード又はライトコマンドに基づいて前記制御信号を出力することを特徴とする付記５記載の記憶装置。
（付記７）  前記コマンド検出回路からの制御信号に基づいて前記最初のリード又はライトコマンドに対応するキャスレイテンシを遅らせるキャスレイテンシ制御手段を備えたことを特徴とする付記６記載の記憶装置。
（付記８）  前記ｉビットの増加アドレスを取り込むための制御信号に基づいてワード線を活性化させるワード線活性化手段を備えることを特徴とする付記３乃至６のいずれか一記載の記憶装置。
（付記９）  前記ｉビットの増加アドレスを取り込むための制御信号に基づいてセンスアンプを活性化させるセンスアンプ活性化手段を備えることを特徴とする付記３乃至６のいずれか一記載の記憶装置。
（付記１０）  前記アドレス無効化手段は、デコードの圧縮率を可変させるために任意のアドレスをクランプする手段を備えることを特徴とする付記２記載の記憶装置。
（付記１１）  前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成する手段を備え、
前記アドレス制御手段又は前記アドレス無効化手段は、前記アドレス構成選択信号に基づいて前記置き換え又は前記無効化を実行する付記１又は２記載の記憶装置。
（付記１２）  外部アドレスを入力し、前記アドレス構成選択信号に基づいて、その出力信号を、前記第１アドレス方向の選択信号を生成する第１信号生成回路と前記第２アドレス方向の選択信号を生成する第２信号生成回路とに切り替える切替回路を有するアドレス発生回路を備えたことを特徴とする付記１１記載の記憶装置。
（付記１３）  前記アドレス制御手段又は前記アドレス無効化手段は、前記アクセス形態情報を記憶するボンディングション又はＦｕｓｅなどのＲＯＭを備えることを特徴とする付記１又は２記載の記憶装置。
（付記１４）  前記アドレス制御手段又は前記アドレス無効化手段は、前記アクセス形態情報を記憶する外部から書き換え可能なＲＯＭを備えることを特徴とする付記１又は２記載の記憶装置。
（付記１５）  Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、
前記メモリセルアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記アドレス端子から入力する外部アドレスの一部を第１アドレス又は第２アドレスに置き換えることを特徴とする記憶装置における内部制御方法。
（付記１６）  Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置における内部制御方法であって、
前記メモリセルアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記アドレス端子から入力する外部アドレス又はその一部を無効化することを特徴とする記憶装置における内部制御方法。
（付記１７）  前記アクセス形態情報は、スタンバイ期間中もしくはアクティブ動作と同時に設定されることを設定されることを特徴とする付記１５又は１６記載の記憶装置における内部制御方法。
（付記１８）  前記論理アドレスマップ形状に応じてセンスアンプの活性化数を制御することを特徴とする付記１５乃至１７のいずれか一記載の記憶装置における内部制御方法。
（付記１９）  前記論理アドレスマップ形状に応じてデコードの圧縮率を可変させることを特徴とする付記１５乃至１８のいずれか一記載の記憶装置における内部制御方法。
（付記２０）  前記アクセス形態情報が印加される制御信号、又は複数の制御信号の組み合わせにより前記論理アドレスマップ形状の設定に応じたアドレス構成選択信号を生成し、該アドレス構成選択信号に基づいて前記置き換え又は前記無効化を実行することを特徴とする付記１５乃至１８のいずれか一記載の記憶装置における内部制御方法。
（付記２１）  前記第１及び第２アドレスは共通アドレス発生手段にて生成され、該共通アドレス発生手段の出力先を前記アドレス構成選択信号により切り替えることを特徴とする付記２０記載の記憶装置における内部制御方法。
（付記２２）  外部アドレスにより前記第１及び第２アドレスを生成する第１及び第２アドレス発生手段を備え、前記アドレス構成選択信号にて前記外部アドレスの入力先を切り替えることを特徴とする付記２０記載の記憶装置における内部制御方法。
（付記２３）  前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを、前記第１アドレスを取り込んだ後に時分割で取り込むことを特徴とする付記１５又は１６記載の記憶装置における内部制御方法。
（付記２４）  クロック信号に同期して前記第１アドレスを取り込んだ後、該クロック信号の所定クロック後に同期して前記ｉビットの増加アドレスを取り込むようにしたアドレスレイテンシ制御であることを特徴とする付記２３記載の記憶装置における内部制御方法。
（付記２５）  前記アドレスレイテンシ制御は、前記ｉビットの増加アドレスを取り込むための制御信号を発生させるべく、前記第１アドレス取り込み後における前記クロック信号の所定クロックの数を予め取り込むためのステップを含むことを特徴とする付記２４記載の記憶装置における内部制御方法。
（付記２６）  前記ステップは、前記第１アドレスを取り込む前又は取り込み時に行われることを特徴とする付記２５記載の記憶装置における内部制御方法。
（付記２７）  前記ステップは、コマンドで行われ、モードレジスタにセットされることを特徴とする付記２５又は２６記載の記憶装置における内部制御方法。
（付記２８）  前記ステップは、前記第１アドレスを取り込む前にはアドレスコードを含むコマンドで行われ、前記第１アドレスの取り込み時には２種類のアクティブコマンドで行われることを特徴とする付記２５又は２６記載の記憶装置における内部制御方法。
（付記２９）  前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを、（Ｎ−ｉ）ビットの第２アドレスの取り込み制御と同時に行うことを特徴とする付記１５又は１６記載の記憶装置における内部制御方法。
（付記３０）  前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを、前記Ｎ本のアドレス端子のうち、（Ｎ−ｉ）ビットの第２アドレスの取り込み時に使用されないアドレス端子から取り込むことを特徴とする付記１５又は１６記載の記憶装置における内部制御方法。
（付記３１）  前記論理アドレスマップ形状の変更に応じて増加するｉビットの増加アドレスを、前記第１アドレスを取り込むアクティブコマンド後の次のコマンド時に行われることを特徴とする付記１５又は１６記載の記憶装置における内部制御方法。
（付記３２）  前記ｉビットの増加アドレスを、前記アクティブコマンド後のリード又はライトコマンドと同時に取り込むことを特徴とする付記３１記載の記憶装置における内部制御方法。
（付記３３）  前記アクティブコマンド後の最初のリード又はライトコマンドを検出するコマンド検出手段を備え、前記コマンド検出手段の出力信号に基づいて前記最初のリード又はライトコマンドに対応するキャスレイテンシを遅らせることを特徴とする付記３２記載の記憶装置における内部制御手法。
（付記３４）  前記第１アドレス取り込み後の所定時間経過後に前記ｉビットの増加アドレスを取り込むための信号を出力する所定時間検出手段を備え、前記コマンド検出手段又は前記所定時間検出手段の出力信号に基づいてワード線を活性化させることを特徴とする付記３３記載の記憶装置における内部制御手法。
（付記３５）  前記コマンド検出手段又は前記所定時間検出手段の出力信号に基づいてセンスアンプを活性化させることを特徴とする付記３３又は３４記載の記憶装置における内部制御手法。
（付記３６）  Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段と、それへのアクセスと制御を行う制御手段を備えたシステムにおいて、前記制御手段は、前記記憶手段に対するその時々のアクセス形態情報を供給し、
前記記憶手段は、前記アクセス形態情報に基づいて変更した前記メモリセルアレイの論理アドレスマップ形状に応じて増加するｉビットの増加アドレスを、前記第１アドレスを発生させた後に時分割で発生させることを特徴とするシステム。
（付記３７）  前記制御手段は、前記アクセス形態情報を、アドレスとデコーダと制御信号によるコード情報のうちいずれかで行うことを特徴とする付記３６記載のシステム。
（付記３８）  前記制御手段は、前記アクセス形態情報の供給を、アクセスの開始と同時又はそれ以前に行うことを特徴とする付記３６又は３７記載のシステム。
（付記３９）  Ｍビットの第１アドレスとＮビットの第２アドレスを同時に取り込むアドレス端子を備えるか、或いはＭビットの第１アドレスとＮビットの第２アドレスのいずれか多い数のアドレス端子を備え、前記第１アドレスと前記第２アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶手段と、それへのアクセスと制御を行う制御手段を備えたシステムにおける記憶手段の制御方法であって、
前記制御手段は、その時々のアクセス形態情報に応じて前記記憶手段が有するメモリセルアレイの論理アドレスマップ形状を変更し、その論理アドレスマップ形状に応じて増加するｉビットの増加アドレスを、前記第１アドレスを発生させた後に時分割で発生させるよう制御するシステムにおける記憶手段の制御方法。
【０１６８】
【発明の効果】
以上詳述したように、本発明によれば、パッケージを変更することなく効率的なアクセスと消費電流の低減を図ることのできる記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法を提供することができる。
【図面の簡単な説明】
【図１】  ＳＤＲＡＭの概略を説明するためのブロック図である。
【図２】  ＤＲＡＭコアの概略構成図である。
【図３】  第一実施形態のメモリデバイスの制御方法を説明するブロック図である。
【図４】  別の制御方法を説明するブロック図である。
【図５】  別の制御方法を説明するブロック図である。
【図６】  別の制御方法を説明するブロック図である。
【図７】  第一実施形態のメモリデバイスの内部動作を示す波形図である。
【図８】  アクセス制御を説明するブロック図である。
【図９】  ページ長に応じたアクセス制御を説明するブロック図である。
【図１０】  活性化回路の制御方法を説明するブロック図である。
【図１１】  図８の別の構成を示すブロック図である。
【図１２】  ページ長に応じたアクセス制御を説明するブロック図である。
【図１３】  図８の具体的な構成例を示す回路図である。
【図１４】  図８の具体的な構成例を示す回路図である。
【図１５】  図１３及び図１４の内部動作を示す波形図である。
【図１６】  図１１の具体的な構成例を示す回路図である。
【図１７】  図１１の具体的な構成例を示す回路図である。
【図１８】  第二実施形態の内部動作を示す波形図である。
【図１９】  キャスレイテンシの制御方法を説明するブロック図である。
【図２０】  第三実施形態のアクセス制御を説明するブロック図である。
【図２１】  第三実施形態の内部動作を示す波形図である。
【図２２】  所定時間検出回路の具体的な構成例を示す回路図である。
【図２３】  第四実施形態の内部動作を示す波形図である。
【図２４】  モード設定サイクルを説明する波形図である。
【図２５】  コマンドの説明図である。
【図２６】  モード設定サイクルを説明する波形図である。
【図２７】  プログラムモード設定回路の動作波形図である。
【図２８】  プログラムモード設定回路の動作波形図である。
【図２９】  合成エントリ信号生成回路の動作波形図である。
【図３０】  モード設定用アドレスバッファの動作波形図である。
【図３１】  モード設定用アドレスラッチの動作波形図である。
【図３２】  モード設定用デコーダの動作波形図である。
【図３３】  従来のメモリデバイスの制御方法を説明するブロック図である。
【図３４】  従来の内部動作を示す波形図である。
【図３５】  従来のページ長可変時の内部動作を示す波形図である。
【図３６】  従来のアクセス制御を説明するブロック図である。
【図３７】  従来の活性化回路の制御方法を説明するブロック図である。
【符号の説明】
Ｒｏｗ  第１アドレスとしてのＸアドレス（ロウアドレス）
Ｃｏｌ  第２アドレスとしてのＹアドレス（コラムアドレス）
１０  記憶装置としてのメモリデバイス
２１  メモリセルアレイ
【図１】
0004012393.tif 000002
【図２】
0004012393.tif 000003
【図３】
0004012393.tif 000004
【図４】
0004012393.tif 000005
【図５】
0004012393.tif 000006
【図６】
0004012393.tif 000007
【図７】
0004012393.tif 000008
【図８】
0004012393.tif 000009
【図９】
0004012393.tif 000010
【図１０】
0004012393.tif 000011
【図１１】
0004012393.tif 000012
【図１２】
0004012393.tif 000013
【図１３】
0004012393.tif 000014
【図１４】
0004012393.tif 000015
【図１５】
0004012393.tif 000016
【図１６】
0004012393.tif 000017
【図１７】
0004012393.tif 000018
【図１８】
0004012393.tif 000019
【図１９】
0004012393.tif 000020
【図２０】
0004012393.tif 000021
【図２１】
0004012393.tif 000022
【図２２】
0004012393.tif 000023
【図２３】
0004012393.tif 000024
【図２４】
0004012393.tif 000025
【図２５】
0004012393.tif 000026
【図２６】
0004012393.tif 000027
【図２７】
0004012393.tif 000028
【図２８】
0004012393.tif 000029
【図２９】
0004012393.tif 000030
【図３０】
0004012393.tif 000031
【図３１】
0004012393.tif 000032
【図３２】
0004012393.tif 000033
【図３３】
0004012393.tif 000034
【図３４】
0004012393.tif 000035
【図３５】
0004012393.tif 000036
【図３６】
0004012393.tif 000037
【図３７】
0004012393.tif 000038