(57)【特許請求の範囲】
【請求項１】
発振信号を出力する発振回路と、
常時、外部から所定の周期でウェイクアップ信号が供給されるウェイクアップ端子と、
前記発振回路の発振を停止させるための発振停止信号を出力するとともに、前記発振回路の発振停止時に前記ウェイクアップ端子を介して入力されたウェイクアップ信号に基づいて前記発振停止信号を解除するクロック制御回路と、
を備え、
前記クロック制御回路は、前記発振回路から発信信号が出力されているときに受け取ったウェイクアップ信号を無効とすることを特徴とするマイクロコンピュータ。
【請求項２】
前記クロック制御回路により前記発振停止信号が解除されると、前記発振回路の発振が停止する直前の内部レジスタ値を用いて、前記発振回路の発振が停止する直前に実行された命令のつぎの命令から処理を実行することを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項３】
前記ウェイクアップ信号が割込み要求信号として入力される割込み制御回路をさらに備え、
外部割込み要求許可時に前記発振回路の発振が停止した場合、前記クロック制御回路により前記発振停止信号が解除されると、前記割込み制御回路への割込み要求信号の入力に基づいて割込み処理を実行することを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項４】
前記ウェイクアップ信号の入力に基づいて特定のアドレスを出力するアドレス発生回路をさらに備え、
前記クロック制御回路により前記発振停止信号が解除されると、前記アドレス発生回路は前記特定のアドレスを出力し、前記特定のアドレスに対応する処理を実行することを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項５】
前記発振回路、前記クロック制御回路および前記割込み制御回路を同一のＬＳＩチップに搭載した１チップ・マイコンであることを特徴とする請求項３に記載のマイクロコンピュータ。
【請求項６】
前記発振回路、前記クロック制御回路および前記アドレス発生回路を同一のＬＳＩチップに搭載した１チップ・マイコンであることを特徴とする請求項４に記載のマイクロコンピュータ。
【請求項７】
常時、所定の周期でウェイクアップ信号を供給するウェイクアップ信号供給手段と、
発振信号を出力する発振回路、前記ウェイクアップ信号が入力されるウェイクアップ端子、および前記発振回路の発振を停止させるための発振停止信号を出力するとともに、前記発振回路の発振停止時に前記ウェイクアップ端子を介して入力されたウェイクアップ信号に基づいて前記発振停止信号を解除するクロック制御回路を有し、前記クロック制御回路が、前記発振回路から発信信号が出力されているときに受け取ったウェイクアップ信号を無効とするマイクロコンピュータと、
を備えたことを特徴とするコンピュータシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータおよびコンピュータシステムに関し、特に原発振の停止解除機能を備えた、たとえば車載用の１チップ・マイクロコンピュータおよびそれを用いたコンピュータシステムに関する。
【０００２】
一般に、マイクロコンピュータの異常動作の一つとしてデッドロックと呼ばれる状態がある。これは、ＣＰＵの制御によらず、電源電圧の急激な変化や外来ノイズ等の影響によって一部のラッチ回路がデータ化けを起こしたために予想外に原発振が停止し、ストップ状態に遷移した状態のことである。自動車等に積載される電子機器を制御するための１チップ・マイクロコンピュータでは、デッドロックしないフェイルセーフ機能を内蔵していることが非常に重要である。
【０００３】
【従来の技術】
従来、デッドロックに対するフェイルセーフ機能として、マイクロコンピュータのリセット端子に外部からリセット信号を入力してＣＰＵを初期状態に戻す外部リセット機能がある。また、マイクロコンピュータの外部割込み（ＩＮＴ）端子またはノンマスカブル割込み（ＮＭＩ）端子に外部から割込み要求信号を入力し、割込みを発生させて割込み処理をおこなわせる外部割込み機能またはノンマスカブル割込み機能が知られている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した外部リセット機能では、リセットにより内部レジスタ値が初期化されてしまうので、ストップ解除後に必要となるデータが消失してしまうという問題点がある。そこで、リセット信号が入力されても必要リソース機能については初期化しない方法も考えられるが、マイクロコンピュータの用途ごとに初期化しないリソース機能が異なるため現実的でない。
【０００５】
また、上述した外部割込み機能では、ソフトウェアにより外部割込み許可が設定された後にストップ状態に遷移した場合にのみ、割込み要求信号の入力によってストップ状態が解除されるため、割込み許可の設定前にストップ状態となった場合には、それを解除することはできないという問題点がある。また、ノンマスカブル割込み機能では、ストップ状態に限らず正常なラン状態においても無条件に割込み処理が実行されるため、通常のラン状態において割込み処理が実行されることによって不要なコードが実行されるという問題点がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、ソフトウェア要因が介在することなくハードウェアのみでストップ状態を解除することができ、それによってデッドロック状態を回避するフェイルセーフ機能を備えたマイクロコンピュータを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかるマイクロコンピュータは以下のような構成となっている。すなわち、マイクロコンピュータはウェイクアップ（ＷＡＫＥ）端子を有し、そのウェイクアップ端子に外部から適当な周期でウェイクアップ信号が供給される。ウェイクアップ信号はクロック制御回路に供給される。発振回路には、発振端子を介して振動子が接続される。
【０００８】
通常のラン状態では、発振回路からクロック制御回路に発振信号が供給される。クロック制御回路はその発振信号に基づいてメインクロック信号を生成する。また、通常のラン状態では、その動作状態に影響をおよぼさないようにするため、クロック制御回路はウェイクアップ信号を無視する。
【０００９】
ストップ状態では、クロック制御回路は発振回路に発振停止信号を供給し、それによって発振回路は発振を停止している。この状態で、クロック制御回路にウェイクアップ信号が入力すると、クロック制御回路は発振停止信号を強制的に解除する。発振停止信号が解除されると、発振回路は発振を再開する。マイクロコンピュータは、発振安定待ち状態を経て通常のラン状態となる。
【００１０】
また、本発明にかかるマイクロコンピュータは、ソフトウェアにより外部割込み許可が設定された状態で、外部割込み端子を介して外部から割込み制御回路に割込み要求信号が供給されると、割込み処理を実行する。また、マイクロコンピュータは、リセット端子を介して外部からリセット信号が供給されると、初期状態に復帰する。
【００１１】
この発明によれば、ストップ状態において、クロック制御回路はウェイクアップ信号の入力に基づいて発振停止信号を強制的に解除するため、発振回路は、通常のラン状態から、電源電圧の急激な変化や外来ノイズ等の影響によって予想外に原発振が停止するストップ状態に遷移しても、ウェイクアップ信号の入力によって、速やかに発振を再開する。
【００１２】
また、本発明にかかるコンピュータシステムは、上記マイクロコンピュータと、常時、所定の周期でウェイクアップ信号を供給するウェイクアップ信号供給手段と、を備える。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態にかかるマイクロコンピュータおよびコンピュータシステムについて図面を参照しつつ詳細に説明する。
【００１４】
（本実施の形態の概要）
本実施の形態にかかるマイクロコンピュータは以下のような構成となっている。図１は、本実施の形態にかかるマイクロコンピュータの要部を示すブロック構成図である。また、図２はその状態遷移図である。マイクロコンピュータはウェイクアップ（ＷＡＫＥ）端子１１を有し、そのウェイクアップ端子１１に外部から適当な周期でウェイクアップ信号２１が供給される。ウェイクアップ信号２１はクロック制御回路１２に供給される。発振回路１３には、Ｘ０およびＸ１で示す発振端子１４，１５を介して図示しない振動子が接続される。
【００１５】
通常のラン状態では、発振回路１３からクロック制御回路１２に発振信号（ＨＣＬＫ）２２が供給される。クロック制御回路１２はその発振信号２２に基づいてメインクロック信号２３を生成し、それをマイクロコンピュータ内の図示しない種々の回路に供給する。また、通常のラン状態では、その動作状態に影響をおよぼさないようにするため、クロック制御回路１２はウェイクアップ信号２１を無視する。
【００１６】
ストップ状態では、クロック制御回路１２は発振回路１３に発振停止信号（ＫＬＨＩ）２６を供給し、それによって発振回路１３は発振を停止している。この状態で、クロック制御回路１２にウェイクアップ信号２１が入力すると、クロック制御回路１２は発振停止信号２６を強制的に解除する。発振停止信号２６が解除されると、発振回路１３は発振を再開する。マイクロコンピュータは、発振安定待ち状態を経て通常のラン状態となる。
【００１７】
また、マイクロコンピュータは、ソフトウェアにより外部割込み許可が設定された状態で、外部割込み（ＩＮＴ）端子１６を介して外部から割込み制御回路１７に割込み要求信号２４が供給されると、割込み処理を実行する。また、マイクロコンピュータは、リセット（ＲＳＴＸ）端子１８を介して外部からリセット信号２５が供給されると、初期状態に復帰する。
【００１８】
（実施の形態１）
図３は、本発明の実施の形態１にかかるマイクロコンピュータの要部を示すブロック構成図である。また、図４はその状態遷移図である。図３に示すマイクロコンピュータ１は、図１に示すマイクロコンピュータと同じ構成のものであるため、重複する説明を省略する。発振端子１４，１５には振動子２が接続される。振動子２は、たとえば発振周波数が４ＭＨｚの水晶振動子である。また、ウェイクアップ端子１１には、ウェイクアップ信号供給手段３が接続される。
【００１９】
ウェイクアップ信号供給手段３は、常時、一定周期、たとえば４秒ごとに電位レベルが相対的に高いＨレベルの信号を生成し、それをウェイクアップ端子１１に供給する。ウェイクアップ端子１１から入力された信号はウェイクアップ信号２１としてクロック制御回路１２に供給される。これら振動子２およびウェイクアップ信号供給手段３はマイクロコンピュータ１の外部に設けられる。なお、外部割込み端子、割込み制御回路およびリセット端子については図示省略している。
【００２０】
クロック制御回路１２は、通常のラン状態、すなわち発振回路１３から発振信号２２が供給されている状態では、入力されたウェイクアップ信号２１を無視する。つまり、通常のラン状態においてクロック制御回路１２にウェイクアップ信号２１が入力されても、マイクロコンピュータ１の状態はそのままであり、ストップ状態に遷移しない。クロック制御回路１２は、一部のラッチ回路でデータ化けが発生するなどの原因によりマイクロコンピュータ１がストップ状態に遷移する場合、発振回路１３に発振停止信号２６を供給する。発振停止信号２６の入力によって、発振回路１３は発振を停止し、マイクロコンピュータ１はストップ状態に遷移する。その際、内部レジスタ値はそのまま保持され、Ｉ／Ｏ状態が保存される。
【００２１】
その際、ソフトウェアにより外部割込み要求が禁止されたままストップ状態に遷移すると、図示しない外部割込み端子からマイクロコンピュータ１に割込み要求信号が入力されても割込みは発生しない。つまり、その場合には、外部割込みによってストップ状態を解除することはできない。しかし、本実施の形態では、クロック制御回路１２は、ストップ状態のときにウェイクアップ信号２１が入力されると、発振停止信号２６を強制的に解除する機能を備えている。
【００２２】
そのため、ウェイクアップ信号２１の入力によって発振停止信号２６が強制的に解除され、発振回路１３が発振を再開する。発振再開後、マイクロコンピュータ１は、発振安定待ち状態を経て通常のラン状態に復帰し、ストップ中に保持されていたレジスタ値等を用いて、ストップ状態になる直前に実行した命令のつぎの命令から処理を再開する。
【００２３】
上述した実施の形態１によれば、ストップ状態において、クロック制御回路１２はウェイクアップ信号２１の入力に基づいて発振停止信号２６を強制的に解除するため、発振回路１３は、通常のラン状態から外部割込み要求禁止のままストップ状態に遷移しても、ウェイクアップ信号２１の入力によって、速やかに発振を再開する。したがって、ソフトウェアによらず、ハードウェアのみで原発振の停止状態を解除することができるので、デッドロック状態を回避することができる。
【００２４】
（実施の形態２）
図５は、本発明の実施の形態２にかかるマイクロコンピュータの要部を示すブロック構成図である。また、図６はその状態遷移図である。実施の形態２が実施の形態１と異なるのは、実施の形態２にかかるマイクロコンピュータ１０１においては、ウェイクアップ信号供給手段３から供給されたＨレベルの信号がウェイクアップ信号２１としてクロック制御回路１２に供給されるとともに、割込み要求信号２４として外部割込み端子１６を介して割込み制御回路１７にも供給されるように構成されている点である。なお、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００２５】
このような構成となっていることによって、通常のラン状態から、ソフトウェアにより外部割込み要求が許可された後にストップ状態に遷移した場合に、ウェイクアップ信号２１の入力によって発振停止信号２６が強制的に解除され、発振回路１３が発振を再開する。その際、割込み制御回路１７に割込み要求信号２４が入力されているので、たとえばその割込み要求信号２４の立ち上がりエッジを検出して割込みが発生し、発振安定待ち状態を経た後、図示しないＣＰＵは割込み処理を実行する。
【００２６】
ソフトウェアにより外部割込み要求が禁止されたままストップ状態に遷移した場合には、原発振の再開と同時に割込み制御回路１７に割込み要求信号２４が入力されても割込みは発生しない。したがって、この場合には実施の形態１と同様にマイクロコンピュータ１０１は通常のラン状態に復帰する。また、実施の形態２では、通常のラン状態において外部割込み要求が許可された場合には、外部割込み端子１６から割込み要求信号２４として入力された信号によって割込みが発生する。
【００２７】
上述した実施の形態２によれば、ストップ状態において、クロック制御回路１２はウェイクアップ信号２１の入力に基づいて発振停止信号２６を強制的に解除するため、発振回路１３は、通常のラン状態からストップ状態に遷移しても、ウェイクアップ信号２１の入力によって、速やかに発振を再開する。その際、割込み要求信号２４が割込み制御回路１７に供給されるので、外部割込み要求の許可後にストップ状態に遷移した状態から原発振が再開すると、マイクロコンピュータ１０１は割込み処理を実行する。したがって、ソフトウェアによらず、ハードウェアのみで原発振の停止状態を解除し、割込み処理を実行させることができるので、デッドロック状態を回避することができる。
【００２８】
（実施の形態３）
図７は、本発明の実施の形態３にかかるマイクロコンピュータの要部を示すブロック構成図である。また、図８はその状態遷移図である。実施の形態３が実施の形態１と異なるのは、実施の形態３にかかるマイクロコンピュータ２０１が、所定のアドレスを出力するアドレス発生回路１９を備えており、ウェイクアップ信号供給手段３から供給されたＨレベルの信号がウェイクアップ信号２１としてクロック制御回路１２に供給されるとともに、アドレス発生回路１９にも供給されるように構成されている点である。なお、実施の形態１と同じ構成については同一の符号を付して説明を省略する。
【００２９】
このような構成となっていることによって、通常のラン状態から外部割込み要求禁止のままストップ状態に遷移した場合に、ウェイクアップ信号２１の入力によって発振停止信号２６が強制的に解除され、発振回路１３が発振を再開する。そして、マイクロコンピュータ２０１は発振安定待ち状態に遷移する。また、原発振の再開と同時に、アドレス発生回路１９にウェイクアップ信号２１がアドレス発生のトリガ信号として入力されているので、アドレス発生回路１９は、あらかじめ設定された特定のアドレス、特に限定しないが、たとえばＦＦＡ０００ｈを出力する。それによって、発振安定待ち状態を経た後、図示しないＣＰＵはたとえばメモリ空間ＦＦＡ０００ｈの命令から処理を実行する。
【００３０】
上述した実施の形態３によれば、ストップ状態において、クロック制御回路１２はウェイクアップ信号２１の入力に基づいて発振停止信号２６を強制的に解除するため、発振回路１３は、通常のラン状態から外部割込み要求禁止のままストップ状態に遷移しても、ウェイクアップ信号２１の入力によって、速やかに発振を再開する。その際、アドレス発生回路１９から特定のアドレスが出力されるので、マイクロコンピュータ２０１はそのアドレスに対応するメモリ空間の命令から処理を実行する。したがって、ソフトウェアによらず、ハードウェアのみで原発振の停止状態を解除し、特定のアドレスのメモリ空間の命令から処理を実行させることができるので、デッドロック状態を回避することができる。
【００３１】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、ストップ状態の解除後にプログラムが暴走した場合のフェイルセーフ機能として、発振回路１３が発振しているときには常に動作する自動起動型ウォッチドッグタイマがマイクロコンピュータに内蔵された構成としてもよい。また、本発明は、１チップ・マイコンに限らず、同一のＬＳＩパッケージに搭載したマイコン、１ボード・マイコンやシステム・マイコンにも適用できる。また、実施の形態３においてアドレス発生回路１９をマイクロコンピュータ２０１の外に設けてもよい。
【００３２】
【発明の効果】
本発明によれば、ストップ状態において、クロック制御回路はウェイクアップ信号の入力に基づいて発振停止信号を強制的に解除するため、発振回路は、通常のラン状態から、電源電圧の急激な変化や外来ノイズ等の影響によって予想外に原発振が停止するストップ状態に遷移しても、ウェイクアップ信号の入力によって、速やかに発振を再開する。したがって、ソフトウェアによらず、ハードウェアのみで原発振の停止状態を解除することができるので、デッドロック状態を回避するフェイルセーフ機能を備えたマイクロコンピュータが得られるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるマイクロコンピュータの要部を示すブロック構成図である。
【図２】本発明の実施の形態にかかるマイクロコンピュータの動作状態の遷移を説明するための状態遷移図である。
【図３】本発明の実施の形態１にかかるマイクロコンピュータの要部を示すブロック構成図である。
【図４】実施の形態１にかかるマイクロコンピュータの動作状態の遷移を説明するための状態遷移図である。
【図５】本発明の実施の形態２にかかるマイクロコンピュータの要部を示すブロック構成図である。
【図６】実施の形態２にかかるマイクロコンピュータの動作状態の遷移を説明するための状態遷移図である。
【図７】本発明の実施の形態３にかかるマイクロコンピュータの要部を示すブロック構成図である。
【図８】実施の形態３にかかるマイクロコンピュータの動作状態の遷移を説明するための状態遷移図である。
【符号の説明】
１，１０１，２０１  マイクロコンピュータ
３  ウェイクアップ信号供給手段
１１  ウェイクアップ端子
１２  クロック制御回路
１３  発振回路
１４，１５  発振端子
１６  外部割込み端子
１７  割込み制御回路
１８  リセット端子
１９  アドレス発生回路
２１  ウェイクアップ信号
２２  発振信号
２３  メインクロック信号
２４  割込み要求信号
２５  リセット信号
２６  発振停止信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003913991.tif 000008
【図８】
0003913991.tif 000009