(57)【特許請求の範囲】
【請求項１】
半導体基板の上に絶縁物層を形成し、該絶縁物層の上にゲート用の導電材料層を形成するステップと、
前記導電材料層の第１部分をマスクし第２部分を露出するステップと、
前記第２部分の厚さ方向の全部ではなく一部を除去するように異方性エッチングすることにより、前記第１部分に第１の高さの第１領域を残すと共に、前記第２部分に前記第１の高さよりも低い第２の高さの第２領域を形成するステップと、
前記第１領域の上面及び側壁をマスクして等方性エッチングすることにより、前記第２領域を前記半導体基板の上から除去すると共に、前記第１領域の下部にノッチ領域を形成してノッチ付きゲート構造を形成するステップと、
前記ノッチ付きゲート構造の基部から前記半導体基板内に横方向に延びるドープ領域を形成するステップと、
３未満の誘電率を有する低誘電率材料層を前記ノッチ領域を充填するように前記ノッチ付きゲート構造及び前記半導体基板の上に形成するステップと、
前記低誘電率材料層を前記ノッチ領域内に残すように異方性エッチングすることにより、前記低誘電率材料層を前記ノッチ付きゲート構造及び前記半導体基板の上から除去するステップと、
前記ノッチ付きゲート構造の側壁及び前記ノッチ領域内に残された前記低誘電率材料層の側壁にスペーサを形成するステップを含み、前記ノッチ領域内に残された前記低誘電率材料層が前記半導体基板と前記スペーサによりカプセル化されていることを特徴とする、ＭＯＳＦＥＴを製造する方法。
【請求項２】
前記低誘電率材料層が、リン・ドープ酸化物、ポリアリーレンエーテル及びフッ素化ケイ酸塩ガラスを含むグループから選択されることを特徴とする、請求項１に記載の方法。
【請求項３】
前記低誘電率材料層を前記ノッチ付きゲート構造及び前記半導体基板の上から除去するステップの直後に、前記ノッチ領域内に残された前記低誘電率材料層の基部から前記半導体基板内に横方向に延び且つ前記ドープ領域よりも深いソース／ドレインを形成するステップを行うことを特徴とする、請求項１に記載の方法。
【請求項４】
前記半導体基板の材料は、シリコン又はガリウムヒ素であることを特徴とする、請求項１に記載の方法。
【請求項５】
前記絶縁物層が、二酸化ケイ素であることを特徴とする、請求項１に記載の方法。
【請求項６】
前記スペーサが、窒化ケイ素であることを特徴とする、請求項１に記載の方法。
【請求項７】
前記導電材料層が、ポリシリコン又は金属であることを特徴とする、請求項１に記載の方法。
【請求項８】
前記ノッチ付きゲート構造を形成するステップにおいて、前記絶縁物層のうち前記ノッチ領域の下にある部分が除去されることを特徴とする、請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にコンピュータ・チップ製造に関し、特に、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの金属酸化物半導体（ＭＯＳ）素子のゲートとソース／ドレインとの間の側壁キャパシタンスを低減する構造及びプロセスに関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴでは、総オーバラップ・キャパシタンスが内縁成分及び外縁成分の両方から成る。従来、側壁材料の誘電率が外縁オーバラップ・キャパシタンスに大きな影響を与えることが認識されてこなかった。
【０００３】
Venkatesanらによる米国特許第５６２７０９７号は、基板とソース／ドレインとの間のＭＯＳＦＥＴ寄生キャパシタンスが低減された、相補金属酸化物半導体（ＣＭＯＳ）素子を形成する方法について述べている。しかしながらこの特許では、ゲートとソース／ドレインとの間のオーバラップ・キャパシタンスについては扱っていない。
【０００４】
Linによる米国特許第５６６３５８６号は、ＦＥＴにおけるスペーサの構成について詳細に述べている。そこではダブル・スペーサが提案されており、電流駆動が追加の導電スペーサの使用により改善される。しかしながら、この構成は追加のスペーサの存在により、側壁キャパシタンスを増大させる。
【０００５】
Manukondaらによる米国特許第５１０２８１６号は、精密な寸法制御により、ゲート側壁の近傍に薄いスペーサを形成する方法について述べている。しかしながらこの特許で提案される構造は、寄生側壁キャパシタンスの点では、従来設計と比較して何の利点も提供しない。
【０００６】
Burrによる米国特許第６１１０７８３号は、潜在的に従来素子よりも高いドライブ電流を提供する、ノッチ付きゲート酸化物非対称ＭＯＳ素子を形成する方法について述べている。ノッチ化構造は、非対称ソース／ドレイン・ドーピング・プロファイルを形成するために使用される。しかしながら、この特許では側壁キャパシタンスの低減について記述または提案していない。
【０００７】
ＭＯＳ素子を形成する技術レベルは向上し、ＭＯＳ素子のスペーサ、ノッチ構造、及び他の特徴の形成を制御する能力はよく理解されているが、従来、ゲートとソース／ドレインとの間のオーバラップ・キャパシタンスの識別及び低減の点ではほとんど進歩が見られなかった。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、ＭＯＳＦＥＴ素子において、ゲートとソース／ドレインとの間のオーバラップ・キャパシタンスを低減する構造及び方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明によれば、ＭＯＳＦＥＴにおいて、ゲートとソース／ドレインとの間のオーバラップ・キャパシタンスと、側壁スペーサ内で使用される材料の誘電率（ｋ）との間に比例関係が存在する。本発明は、ゲートとソース／ドレインとの間のキャパシタンスを低減するために、低誘電率ｋの側壁スペーサが使用可能であるという発見に由来する。総オーバラップ・キャパシタンスは、内縁成分及び外縁成分から成る。通常、窒化ケイ素がスペーサとして使用され、窒化ケイ素は４よりも僅かに高いｋを有する。窒化ケイ素スペーサを、低誘電率ｋの材料と置換することにより縁成分（fringing component）が低減される。例えば、低誘電率ｋの材料がｋ＝１の場合、縁成分は４分の１に低減し、これは潜在的に総オーバラップ・キャパシタンスを３０％低減させる。しかしながら低誘電率ｋの材料は一般に脆く、高温においてそれらの形状を維持するのが困難である。このことが高温処理において、及びケイ化物温度への露出の際に、或いは通常の熱接合温度サイクル（一般に１０００℃）の間に、低誘電率ｋの材料の使用を困難にする。
【００１０】
本発明は、リン・ドープ低温酸化物、ＳＩＬＫ、フッ素化ケイ酸塩ガラス（ＦＳＧ：fuluorinated silicate glass）、及び他の多孔質材料などの、低誘電率ｋの充填物により充填されたノッチ付きゲートを考慮する。一般に、このアプリケーションのために選択される低誘電率ｋ充填物は、３未満のｋを有し、ゲート材料と反応すべきでなく、通常の接合熱サイクルでは分解すべきでない。続いて、ケイ化との材料互換性に関連する問題、及び形状が高温で持続するか否かに関連する問題が軽減されるように、低誘電率ｋ充填物がカプセル化される。代替実施例として、空気または気体が充填されたキャビティがノッチの下に形成される。空気または他の気体の誘電率の欠如により、これはＣＭＯＳ技術において可能な最低のオーバラップ・キャパシタンスを提供する。
【００１１】
【発明の実施の形態】
図１を参照すると、シリコン、ガリウムヒ素、または任意の他の好適な材料から成り、ウエハ、チップ、または他の好適な形態を取る半導体基板１０が示される。基板１０はＮ＋、Ｐ＋または他のドーパント材料などのドーパントを注入されて、ＭＯＳＦＥＴなどのＭＯＳ素子を形成する。基板１０は、エピタキシャル成長された二酸化ケイ素または任意の好適な材料などの絶縁物１２を、その表面上に有する。ＭＯＳ素子のゲートを形成する導電材料１４の層が、絶縁物１２上を覆う。導電材料１４は好適にはポリシリコンであるが、金属などの他の導電材料であってもよい。
【００１２】
導電材料１４は層の一部を除去するために、最初にパターン化される。これはマスク及び他のリソグラフィック技術を用い、及び、露出部分から真下に向けて露出される材料をエッチングする異方性エッチングを用いて達成される。スタックの部分エッチングは、導電材料が低い高さ領域１６及び高い高さ領域１８を含むように行われる。実際、パターン化及びエッチング・プロセスは、基板１０上の複数のゲート導体、他の電子素子及びパスを画定するために使用される。従って、高い高さ領域１８はその両側において、低い高さ領域１６と境界し、スタックの表面上に、複数の高い高さ領域１８及び低い高さ領域１６が存在する（単純化のため、１つの低い高さ領域だけが示される）。部分エッチングは、様々な異なる方法により行われる。要求されることは、エッチングが異方性であり、ある持続期間、次のような条件、すなわち導電材料１４がスタックの表面から完全には除去されずに、１つ以上の低い高さ領域１６を有する構成を想定する条件の下で、行われることである。
【００１３】
導電材料１４は再度エッチングされる。しかしながら、今度は導電材料１４は等方性エッチングに晒され、全方向に均一にエッチングされる。図１の最後の部分で示されるように、導電材料１４はその高い高さ領域１８において、上面並びに低い高さ領域１６に伸びる側壁の両方において、マスク（または不動態化）される。等方性エッチングの結果、露出された全ての導電材料が、低い高さ領域から除去され、高い高さ領域１８の一部の下側にノッチ領域２０が形成される。破線２１により示されるように、回路設計に応じて、ノッチ領域２０'が基板１０の表面上の任意の他の位置に現れる。ノッチ領域２０と２０'の間の幅は、大幅に変化し得るが、異方性部分エッチングに続く、異方性部分エッチング箇所における導電材料の等方性エッチングにより、結果として導電材料１４がパターン化される。その頂部の幅（終点２２間の幅として定義される）が、底部の幅（終点２４間の幅として定義される）よりも広くなる。更に、終点２２は両方の終点２４を超えて延びる。本発明はノッチ領域２０において低誘電率ｋ充填物を使用することにより、ゲート電極−ソース／ドレイン間オーバラップ・キャパシタンスを低減することを意図する。
【００１４】
図２は、基板５４上の絶縁体パッド５２上に設けられるノッチ付きゲート構造５０を使用する本発明の第１の実施例である。ノッチ付きゲート構造５０は導電材料（好適にはポリシリコン）であり、好適には図１に関連して述べたプロシージャに従って得られ、図１に関連して前述したように、ノッチ付きゲート構造５０の両側に、ノッチ領域５６を有することが最も好ましい（図２では単純化のため２つのノッチ領域が示されていない）。注入により、基板５４内にドープ領域すなわち伸長インプラント５８が形成され、これがＭＯＳＦＥＴのソースまたはドレインの一部を形成する。インプラント５８は回路の必要性に応じて正または負であり、数多くの従来プロセスの任意のプロセスによって形成され、ヒ素、ホウ素及び他のドーパントを含む。ドープ領域５８はノッチ付きゲート５０の基部から、基板５４内において横方向に伸びる。リン・ドープ酸化物（Ｋドープ二酸化ケイ素、好適には低温酸化物）、ＳＩＬＫ（Spin-on Insulator with low k、例えば、ポリアリーレンエーテル）、ＦＳＧ、及び他の多孔質材料などの、低誘電率ｋ材料層６０が、基板５４をオーバコートする。低誘電率ｋ材料６０は、多くの従来のプロセスの任意のプロセスにより付着される。低誘電率ｋ材料６０の付着は、ノッチ領域５６が低誘電率ｋ材料により充填されるように行われる。
【００１５】
続いて、異方性エッチングが行われる。異方性エッチングは、ノッチ付きゲート構造５０及び基板５４の表面から、低誘電率ｋ材料６０を除去し、ノッチ付きゲート構造５０の上部の側壁をクリーンにする一方、低誘電率ｋ材料６０がノッチ領域に留まる。前述のように（等方性エッチングと異なり）異方性エッチングは、未露出の低誘電率ｋ材料６０をノッチ領域に残すために要求される。最後に、深いソース／ドレイン・インプラント６２が実施されて、ソース及びドレイン領域が形成され、ノッチ付きゲート構造５０に隣接してスペーサ６４が付着される。スペーサ６４は窒化ケイ素または他の好適な材料であり、層として付着され、続いてパターン化されるか、選択的に付着されるか他の手段による。スペーサ６４はノッチ領域５６内の低誘電率ｋ材料を、熱処理や別の処理で発生し得るケイ化露出から保護する役目をする。従って低誘電率ｋ材料６０は、スペーサ６４とノッチ付きゲート構造５０と基板５４との間に、完全にカプセル化されるべきである。
【００１６】
図３は、空気または他の気体（例えば窒素）が、低誘電率ｋ材料（図２参照）の代わりに、ノッチ領域内に配置される代替実施例を示す。空気及び他の気体は３以下の誘電率を有し、ゲート電極とソースまたはドレインとの間のオーバラップ・キャパシタンスを低減する同一の作用を司る。図３は、基板７４上の絶縁体パッド７２上に設けられるノッチ付きゲート構造７０を示す。ノッチ付きゲート構造７０は導電材料（好適にはポリシリコン）であり、好適には図１に関連して述べたプロシージャに従って得られ、図１に関連して前述したように、ノッチ付きゲート構造７０の両側に、ノッチ領域７６を有することが最も好ましい（図３では単純化のため２つのノッチ領域が示されていない）。
【００１７】
図２の実施例と図３の実施例との主な違いは、図３では、空気８２（または形成チェンバ内に存在する他の気体）が、酸化物層８０とノッチ付きゲート構造７０との間にトラップされるように（すなわち、この実施例では空気（または他の気体）が低誘電率ｋ充填物として作用するように）、酸化物８０の非共形の付着を考慮する。図２に関連して前述したように、伸長インプラント７８が基板７４内に形成される。伸長インプラント７８は、酸化物の付着前または付着後に追加される。構造全体は材料８４の層によりオーバコートされ、これが最終的に、ゲート電極のための外部スペーサとなる。例えば、層８４は窒化ケイ素または他の好適な材料である。続いて、異方性エッチングが実施されて、ノッチ付きゲート構造７０の上面、及び基板７４の上面の一部から、酸化物層８０及び層８４が除去される。その結果、酸化物８０及び材料８４から成るスペーサが取り残される。スペーサは空気または他の気体８２を、ノッチ付きゲート構造７０と、スペーサと、基板７４の間にトラップし、ケイ化などの続く処理ステップの間に、空気または他の気体８２を含む領域を保護する。深いソース／ドレイン注入が、ソースまたはドレイン８６を形成するために実施される。
【００１８】
何れの実施例においても、ゲート電極のノッチ領域内の低誘電率ｋ充填物（例えば低誘電率ｋ材料、空気、または他の気体）が、ゲート電極とソース／ドレイン領域との間のオーバラップ・キャパシタンスを低減する。
【００１９】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２０】
（１）半導体基板と、
頂部と、ノッチ部分を有する底部とを有し、前記半導体基板上に位置決めされるノッチ付きゲートと、
前記ノッチ付きゲートの前記ノッチ部分内に位置決めされ、ゲートとソース／ドレインとの間のオーバラップ・キャパシタンスを低減する、３以下の低い誘電率ｋを有する充填物と、
前記ノッチ付きゲート及び前記充填物に隣接して位置決めされるスペーサであって、前記低誘電率ｋの充填物を、該スペーサと前記ノッチ付きゲートとの間に完全にカプセル化するスペーサと
を含む、ＭＯＳ素子のゲート構造。
（２）前記低誘電率ｋの充填物が低誘電材料である、前記（１）記載のゲート構造。
（３）前記低誘電材料が、リン・ドープ酸化物、ＳＩＬＫ、フッ素化ケイ酸塩ガラス、及び多孔質材料を含むグループから選択される、前記（２）記載のゲート構造。
（４）前記低誘電率ｋの充填物が気体である、前記（１）記載のゲート構造。
（５）前記気体が空気である、前記（４）記載のゲート構造。
（６）前記半導体基板がシリコンである、前記（１）記載のゲート構造。
（７）前記スペーサが窒化ケイ素である、前記（１）記載のゲート構造。
（８）前記ノッチ付きゲートが導電材料である、前記（１）記載のゲート構造。
（９）前記導電材料がポリシリコンである、前記（８）記載のゲート構造。
（１０）前記低誘電率ｋの充填物の下方の前記半導体基板内に、前記ノッチ付きゲートから横方向に伸びるインプラント領域を含む、前記（１）記載のゲート構造。
（１１）ＭＯＳ素子のゲート構造を形成する方法であって、
基板の上面に設けられ、前記基板から第１の高さを有する導電層の第１の部分を異方性エッチングする一方、前記基板からの高さが、前記第１の高さよりも高い第２の高さを有する前記導電層の第２の部分を保護するステップと、
前記導電層の前記第１の部分を等方性エッチングして、前記基板を露出し、前記導電層の前記第２の部分の下側から、ノッチ領域を除去し、ゲート導体を画定する一方、前記第２の部分を保護するステップと、
３以下の誘電率を有する低誘電率充填物を、前記ノッチ領域内に配設するステップと、
前記基板上に、前記ゲート導体に隣接してスペーサを形成することにより、前記低誘電率ｋの充填物を、前記スペーサと前記ノッチ付きゲートとの間に完全にカプセル化するステップと
を含む方法。
（１２）前記配設ステップが、低誘電率ｋ材料が前記ノッチ領域を充填するように、前記基板上に前記低誘電率ｋ材料を付着し、続いて、前記ゲート電極の前記ノッチ領域内に前記低誘電率ｋ材料を取り残すように、前記低誘電率ｋ材料をパターン化するステップを含む、前記（１１）記載の方法。
（１３）前記低誘電率ｋ材料が、リン・ドープ酸化物、ＳＩＬＫ、フッ素化ケイ酸塩ガラス、及び多孔質材料を含むグループから選択される、前記（１２）記載の方法。
（１４）前記基板にイオンを注入するステップを含む、前記（１１）記載の方法。
（１５）前記配設ステップが、酸化物層と、前記ゲート導体と、前記基板との間の、前記ゲート電極の前記ノッチ領域内に気体をトラップすることにより行われる、前記（１１）記載の方法。
（１６）前記ゲート導体に酸化物層をオーバコートすることによりトラップされる、前記（１５）記載の方法。
（１７）前記スペーサを形成するステップが、前記基板及び前記導体を、前記スペーサとして作用する材料の層によりオーバコートし、次に前記層をエッチングして、前記ゲート導体の上面及び前記基板の一部から、前記材料を除去する一方、前記ゲート導体に隣接する前記基板上の前記材料を残すことにより実施される、前記（１１）記載の方法。
（１８）前記材料の層が窒化ケイ素である、前記（１７）記載の方法。
（１９）前記注入ステップが２つの異なる時刻に実施され、前記基板内に浅い伸長部分と深いソース／ドレイン領域とを生成する、前記（１４）記載の方法。
【図面の簡単な説明】
【図１】ＭＯＳ素子においてゲート電極として作用する、シリコン基板上の表面上のノッチ化ポリシリコン・ゲートの形成を示す図である。
【図２】低誘電率ｋの側壁スペーサがポリシリコン・ゲートのノッチ領域内に位置決めされ、ゲート−ソース／ドレイン間オーバラップ・キャパシタンスを低減する、本発明の実施例を示す図である。
【図３】低誘電率ｋ（３未満）特性を有する空気または別の気体が、ポリシリコン・ゲートのノッチ領域内に位置決めされ、ゲート−ソース／ドレイン間オーバラップ・キャパシタンスを低減する、本発明の代替実施例を示す図である。
【符号の説明】
１２  絶縁物
１４  導電材料層
２０、５６、７６  ノッチ領域
２２、２４  終点（endpoint）
５０、７０  ノッチ・ゲート構造
５２、７２  絶縁体パッド
５４、７４  基板
５８、７８  伸長インプラント
６２、８６  ソース／ドレイン・インプラント
６４  スペーサ
８０  酸化物
８２  空気
８４  窒化ケイ素
【図１】
0003996399.tif 000002
【図２】
0003996399.tif 000003
【図３】
0003996399.tif 000004