(57)【特許請求の範囲】
【請求項１】
主面上に形成されたパッド電極を有する半導体チップと、
前記半導体チップの主面上に形成され、前記パッド電極の上に設けられたコンタクトホールを有する絶縁性樹脂材からなる第１の絶縁膜と、
前記第１の絶縁膜の上に形成されたランド部と、
一端が前記コンタクトホールを介して前記パッド電極と接続され、他端が前記ランド部と接続された配線と、
前記第１の絶縁膜のインダクタ素子形成領域の上に形成され、その両端子が前記コンタクトホールを介してそれぞれ前記パッド電極と接続されたインダクタ素子とを備え、
前記第１の絶縁膜の前記インダクタ素子形成領域の厚さは、前記第１の絶縁膜の前記ランド部が形成された領域の厚さよりも大きくなるように形成されていることを特徴とする半導体装置。
【請求項２】
前記インダクタ素子形成領域の厚さは５μｍ以上且つ５０μｍ以下であり、前記コンタクトホールの周辺領域の形成部分の厚さは４μｍ以上且つ６μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ランド部の上に形成された突起電極をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の絶縁膜の上に形成され、前記インダクタ素子及び配線を覆う絶縁性樹脂材からなる第２の絶縁膜をさらに備えていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
主面上に形成されたパッド電極を有する半導体ウエハにおける前記主面の上に前記パッド電極を含む全面にわたって第１の絶縁膜を成膜する第１の工程と、
前記第１の絶縁膜のインダクタ素子形成領域をマスクして、前記第１の絶縁膜における前記インダクタ素子形成領域を除く領域の上部を除去する第２の工程と、
上部が選択的に除去された前記第１の絶縁膜における前記パッド電極の上側部分に前記パッド電極を露出するコンタクトホールを形成する第３の工程と、
前記第１の絶縁膜の前記インダクタ素子形成領域の上に、その両端子が前記コンタクトホールを介してそれぞれ前記パッド電極と接続されたインダクタ素子を形成する第４の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜は、ポジ型の感光性樹脂材からなることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の工程は、前記感光性樹脂材における前記インダクタ素子形成領域をマスクして前記感光性樹脂材を露光した後、前記感光性樹脂材の露光部分を現像により除去する工程を含み、
前記第３の工程は、現像によりその上部が選択的に除去された前記感光性樹脂材における前記パッド電極の上側部分を選択的に露光した後、その露光部分を現像により除去する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の工程における前記感光性樹脂材の露光部分の厚さは、前記感光性樹脂材の下部が前記パッド電極の上側部分に所定の解像度を得られる程度の厚さとなるように設定することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の工程は、前記感光性樹脂材の表面に焦点を合わせる工程を含み、
前記第３の工程は、上部が選択的に除去された前記感光性樹脂材の表面に焦点を合わせる工程を含むことを特徴とする請求項６〜８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記感光性樹脂材は、前記第３の工程の後に硬化させることを特徴とする請求項６〜８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第４の工程は、
前記第１の絶縁膜の上に前記コンタクトホールを含む全面にわたってめっきシード層を形成する工程と、
前記めっきシード層における前記インダクタ素子形成領域の上に前記インダクタ素子の素子パターンと、前記めっきシード層における前記インダクタ素子形成領域を除く領域の上にランド部及び配線の各パターンとを有するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記めっきシード層の上に金属膜をめっき法により成膜する工程と、
前記レジストパターンを除去した後、前記金属膜をマスクとして前記めっきシード層をエッチングにより除去することにより、前記金属膜から、前記インダクタ素子、ランド部及び配線を形成する工程とを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１２】
前記第４の工程よりも後に、前記第１の絶縁膜の上に前記インダクタ素子、ランド部及び配線を含む全面にわたって第２の絶縁膜を形成する工程と、
前記第２の絶縁膜における前記ランド部の上側部分に開口部を形成した後、形成した開口部に前記ランド部と接続され且つその上部が前記第２の絶縁膜から突き出すように突起電極を形成する工程とをさらに備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体ウエハは、複数の集積回路部を互いに区画するダイシングラインが設けられており、
前記第４の工程よりも後に、前記半導体ウエハを前記ダイシングラインにより分割して複数の半導体チップを形成する工程をさらに備えていることを特徴とする請求項５〜１１のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップに形成された集積回路部を保護すると共に該集積回路部と外部装置との電気的な接続をチップ状態で確保し且つ高密度な実装を可能とする半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置（半導体パッケージ）は、電子機器の小型化及び高機能化に伴って、パッケージ自体の小型化及び高密度化により多端子化を要求され、小型で且つ多端子を有するパッケージとして種々のチップスケールパッケージ（ＣＳＰ）が開発されている。
【０００３】
特に、複数の集積回路が形成された半導体ウエハの全面に、絶縁性樹脂膜を形成しておき、形成した絶縁性樹脂膜の上にコンタクトホールを介して集積回路のパッド電極とバンプ等の外部端子とを電気的に接続する配線を形成し、さらに、最終工程において、半導体ウエハをチップ状に分割して形成するウエハレベルＣＳＰ（ＷＬ−ＣＳＰ）は、ベアチップと同等の究極の小型パッケージを実現可能とする技術として近年注目されている。
【０００４】
加えて、従来は半導体チップとは別体で、いわゆる外づけ部品であったインダクタ素子を、ＷＬ−ＣＳＰ型の半導体装置における絶縁性樹脂膜の上に外部端子との配線材を利用して形成する半導体パッケージが発表されている。このインダクタ素子を有するＷＬ−ＣＳＰ型の半導体装置は、携帯機器又は無線ＬＡＮ装置等の数百ＭＨｚから数ＧＨｚのアプリケーションに適用できる超小型の半導体パッケージとしても期待されている。
【０００５】
以下、集積回路部を覆う絶縁性樹脂膜上に形成されたインダクタ素子を有する従来のＷＬ−ＣＳＰ型の半導体装置について図面を参照しながら説明する。
【０００６】
図７は従来のＷＬ−ＣＳＰ型の半導体装置を示す斜視図であって、インダクタ素子及び一部の配線を露出するように外部絶縁膜を部分的に切り欠いて示している。
【０００７】
図７に示すように、主面に集積回路が形成された半導体チップ１０１の主面上には、パッシベーション膜を介して、膜厚が４μｍ〜６μｍ程度の第１の絶縁性樹脂膜１０２が形成されている。第１の絶縁性樹脂膜１０２には、集積回路のパッド電極（図示せず）を露出する複数のコンタクトホール１０３が形成されている。
【０００８】
第１の絶縁性樹脂膜１０２の上には、平面円形状の複数のランド部１０４が形成されている。また、それぞれの一端が各コンタクトホール１０３と接続され、他端が各ランド部１０４と接続された配線１０５が形成されている。さらに、複数のランド部１０４が疎な領域上には、両端子がそれぞれコンタクトホール１０３を介してパッド電極と接続されたインダクタ素子１０６が形成されている。ここで、ランド部１０４、配線１０５及びインダクタ素子１０６は、レジストパターンをマスクとする銅（Ｃｕ）のめっき法によりパターニングされている。
【０００９】
第１の絶縁性樹脂膜１０２の上には、配線１０５及びインダクタ素子１０６を覆うと共に、各ランド部１０４を露出する複数の開口部１０７ａを有する第２の絶縁性樹脂膜１０７が形成されており、各開口部１０７ａの上には、印刷法を用いた半田ペースト材からなる外部端子１０８が形成されている。
【００１０】
【発明が解決しようとする課題】
一般に、インダクタ素子の特性はＱ値で表わされる。Ｑ値はインダクタ素子に入力される入力エネルギーの値を該インダクタ素子の損失エネルギーの値で除した値であり、従って、Ｑ値が大きい程、インダクタ素子の損失エネルギーは小さい。
【００１１】
前記従来のＷＬ−ＣＳＰ型の半導体装置において、インダクタ素子１０６の損失エネルギーは、該インダクタ素子１０６の抵抗成分による熱損失と、第１の絶縁性樹脂膜１０２及び第２の絶縁性樹脂膜１０７等の誘電損失と、インダクタ素子１０６から第１の絶縁性樹脂膜１０２を介して半導体チップ１０１へ信号が漏れることによる損失（以下、リーク損失と呼ぶ。）との合計値となる。
【００１２】
熱損失はインダクタ素子１０６の寸法によりほぼ決定され、誘電損失は第１の絶縁性樹脂膜１０２の材料によりほぼ決定される。また、リーク損失を低減するには、第１の絶縁性樹脂膜１０２の膜厚を大きくすれば良い。ここで、図８に第１の絶縁性樹脂膜１０２の膜厚をパラメータとしたインダクタ素子１０６におけるＱ値の周波数依存性の計算結果の一例を示す。図８に示すように、第１の絶縁性樹脂膜１０２の膜厚を４μｍから１０μｍとすると、Ｑ値が上昇することが分かる。
【００１３】
しかしながら、前記従来のＷＬ−ＣＳＰ型の半導体装置は、第１の絶縁性樹脂膜１０２に感光性樹脂材を用いており、該第１の絶縁性樹脂膜１０２に対してコンタクトホール１０３を形成する際に、その膜厚が露光時の解像度によって制限を受けるため、４μｍ〜６μｍ程度が上限となる。この上限値により、第１の絶縁性樹脂膜１０２の膜厚をインダクタ素子１０６のリーク損失が十分に低減できる程度に厚膜化できないため、インダクタ素子１０６から第１の絶縁性樹脂膜１０２を介して半導体チップ１０１に高周波信号が漏れる。この高周波信号の漏れによるインダクタ素子１０６のリーク損失が無視できない程に大きいため、図７に示すＷＬ−ＣＳＰ型の半導体装置を高周波装置に適用すると、高周波特性が大きく低下するという問題がある。
【００１４】
本発明は、前記従来の問題を解決し、インダクタ素子を半導体チップの絶縁性樹脂膜の上に設けるＷＬ−ＣＳＰ型の半導体装置においてインダクタ素子の絶縁性樹脂膜を介したリーク損失を低減できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体装置の上面を覆う絶縁性樹脂膜におけるインダクタ素子形成領域の膜厚を他の領域の膜厚と比べて大きくする構成とする。また、本発明は、半導体装置の製造方法を、厚膜化された絶縁性樹脂膜におけるインダクタ素子形成領域をマスクしてその周辺領域の上部を除去することにより、厚膜化された絶縁性樹脂膜におけるコンタクトホールの形成部分の膜厚を低減する構成とする。
【００１６】
具体的に、本発明に係る半導体装置は、主面に形成された集積回路部及び主面上に形成され且つ集積回路部と電気的に接続された複数のパッド電極を有する半導体チップと、半導体チップの主面上に形成され、集積回路部を覆うと共に各パッド電極の上に設けられた複数のコンタクトホールを有する絶縁性樹脂材からなる第１の絶縁膜と、第１の絶縁膜におけるインダクタ素子形成領域の上に形成され、その両端子がコンタクトホールを介してそれぞれパッド電極と接続されたインダクタ素子とを備え、第１の絶縁膜におけるインダクタ素子形成領域の厚さは、コンタクトホールの周辺領域の形成部分の厚さよりも大きくなるように形成されている。
【００１７】
本発明の半導体装置によると、第１の絶縁膜におけるインダクタ素子形成領域の厚さがコンタクトホールの周辺領域の形成部分の厚さよりも大きくなるように形成されているため、高周波信号がインダクタ素子から第１の絶縁膜を介して半導体チップへ漏れることによるリーク損失を低減することができる。逆に、第１の絶縁膜におけるコンタクトホールの周辺領域の形成部分は、その膜厚がインダクタ素子形成領域よりも小さいため、コンタクトホールを形成する際に、第１の絶縁膜が感光性樹脂材からなる場合であっても、該コンタクトホールの解像度の上限に影響されなくなるので、コンタクトホールを確実に形成することができる。
【００１８】
本発明の半導体装置において、インダクタ素子形成領域の厚さが５μｍ以上且つ５０μｍ以下であり、コンタクトホールの周辺領域の形成部分の厚さが４μｍ以上且つ６μｍ以下であることが好ましい。
【００１９】
本発明の半導体装置は、第１の絶縁膜の上に形成されたランド部と、一端がコンタクトホールを介してパッド電極と接続され、他端がランド部と接続された配線とをさらに備えていることが好ましい。
【００２０】
本発明の半導体装置は、ランド部の上に形成された突起電極をさらに備えていることが好ましい。
【００２１】
本発明の半導体装置は、第１の絶縁膜の上に形成され、インダクタ素子及び配線を覆う絶縁性樹脂材からなる第２の絶縁膜をさらに備えていることが好ましい。
【００２２】
本発明に係る半導体装置の製造方法は、主面に形成された複数の集積回路部及び主面上に形成され且つそれぞれが複数の集積回路部と電気的に接続された複数のパッド電極を有する半導体ウエハにおける主面の上に各パッド電極を含む全面にわたって第１の絶縁膜を成膜する第１の工程と、第１の絶縁膜のインダクタ素子形成領域をマスクして、第１の絶縁膜におけるインダクタ素子形成領域を除く領域の上部を除去する第２の工程と、上部が選択的に除去された第１の絶縁膜における各パッド電極の上側部分に各パッド電極を露出する複数のコンタクトホールを形成する第３の工程と、第１の絶縁膜のインダクタ素子形成領域の上に、その両端子がコンタクトホールを介してそれぞれパッド電極と接続されたインダクタ素子を形成する第４の工程とを備えている。
【００２３】
本発明の半導体装置の製造方法によると、半導体ウエハの主面の上に第１の絶縁膜を成膜し、その後、第１の絶縁膜のインダクタ素子形成領域をマスクして、第１の絶縁膜におけるインダクタ素子形成領域を除く領域の上部を除去する。続いて、上部が選択的に除去された第１の絶縁膜における各パッド電極の上側部分に各パッド電極を露出する複数のコンタクトホールを形成する。その結果、第１の絶縁膜におけるインダクタ素子形成領域の厚さは、コンタクトホールの形成部分の厚さよりも大きくなるため、本発明の半導体装置を確実に得ることができる。
【００２４】
本発明の半導体装置の製造方法において、第１の絶縁膜がポジ型の感光性樹脂材からなることが好ましい。このようにすると、ポジ型の感光性樹脂材は、露光部分のみが現像により除去されるため、第１の絶縁膜におけるマスク領域以外の部分（コンタクトホールの形成部分）であっても、その上部のみを露光するようにすると、第１の絶縁膜におけるコンタクトホール形成部分を現像時にも残すことができる。
【００２５】
この場合に、第２の工程が、感光性樹脂材におけるインダクタ素子形成領域をマスクして感光性樹脂材を露光した後、感光性樹脂材の露光部分を現像により除去する工程を含み、第３の工程が、現像によりその上部が選択的に除去された感光性樹脂材における各パッド電極の上側部分を選択的に露光した後、その露光部分を現像により除去する工程を含むことが好ましい。
【００２６】
この場合に、第２の工程における感光性樹脂材の露光部分の厚さを、感光性樹脂材の下部がパッド電極の上側部分に所定の解像度を得られる程度の厚さとなるように設定することが好ましい。
【００２７】
本発明の半導体装置の製造方法において、第２の工程が感光性樹脂材の表面の近傍に焦点を合わせる工程を含み、第３の工程がその上部が選択的に除去された感光性樹脂材の表面の近傍に焦点を合わせる工程を含むことが好ましい。
【００２８】
また、本発明の半導体装置の製造方法において、感光性樹脂材が第３の工程の後に硬化させることが好ましい。
【００２９】
本発明の半導体装置の製造方法において、第４の工程が、第１の絶縁膜の上にコンタクトホールを含む全面にわたってめっきシード層を形成する工程と、めっきシード層におけるインダクタ素子形成領域の上にインダクタ素子の素子パターンと、めっきシード層におけるインダクタ素子形成領域を除く領域の上にランド部及び配線の各パターンを有するレジストパターンを形成する工程と、レジストパターンをマスクとしてめっきシード層の上に金属膜をめっき法により成膜する工程と、レジストパターンを除去した後、金属膜をマスクとしてめっきシード層をエッチングにより除去することにより、金属膜からインダクタ素子、ランド部及び配線を形成する工程とを含むことが好ましい。
【００３０】
この場合に、第４の工程よりも後に、第１の絶縁膜の上にインダクタ素子、ランド部及び配線を含む全面にわたって第２の絶縁膜を形成する工程と、第２の絶縁膜におけるランド部の上側部分に開口部を形成した後、形成した開口部にランド部と接続され且つその上部が第２の絶縁膜から突き出すように突起電極を形成する工程とをさらに備えていることが好ましい。
【００３１】
本発明の半導体装置の製造方法は、半導体ウエハに複数の集積回路部を互いに区画するダイシングラインが設けられており、第４の工程よりも後に、半導体ウエハをダイシングラインにより分割して複数の半導体チップを形成する工程をさらに備えていることが好ましい。
【００３２】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００３３】
図１は本発明の一実施形態に係るＷＬ−ＣＳＰ型の半導体装置を示す斜視図であって、インダクタ素子及び一部の配線を露出するように外部絶縁膜を部分的に切り欠いて示している。
【００３４】
図２（ａ）は図１における半導体装置の左端の角部の断面を含む拡大斜視図であり、図２（ｂ）は図２（ａ）のIIｂ−IIｂ線における断面構成を示している。
【００３５】
図１、図２（ａ）及び図２（ｂ）に示すように、主面に集積回路（図示せず）が形成された半導体チップ１１の主面上には、パッシベーション膜２０を介して、膜厚が４μｍ〜６μｍ程度の第１の絶縁性樹脂膜１２が形成されている。第１の絶縁性樹脂膜１２には、集積回路のパッド電極（半導体素子電極）２１を露出する複数のコンタクトホール１３が形成されている。
【００３６】
第１の絶縁性樹脂膜１２の上には、それぞれの上面に外部端子となるボールバンプ（突起電極）１４が設けられるほぼ平面円形状の複数のランド部１５が形成されている。各ランド部１５は、配線１６により各コンタクトホール１３と接続されている。さらに、第１の絶縁性樹脂膜１２における複数のランド部１５が相対的に疎な領域には、その周辺領域よりも膜厚が大きいインダクタ素子形成領域１２ａが形成されている。該インダクタ素子形成領域１２ａの上には、両端子がそれぞれコンタクトホール１３を介してパッド電極２１と接続されたインダクタ素子１７が形成されている。
【００３７】
図１に示すように、第１の絶縁性樹脂膜１２の上には、配線１６及びインダクタ素子１７を覆うと共に、各ランド部１５と電気的に接続されるボールバンプ１４を設けるための複数の開口部１８ａを有する外部絶縁膜としての第２の絶縁性樹脂膜１８が形成されている。
【００３８】
また、図２（ｂ）に示すように、ランド部１５、配線１６及びインダクタ素子１７は、そのいずれもがパッド電極２１側から順次形成された、例えば１０％程度のチタンを含むタングステン合金（ＴｉＷ）からなるバリア層３１と、例えば銅（Ｃｕ）からなるめっきシード層３２と、銅からなる本体層３３とから構成されている。
【００３９】
このように、本実施形態に係る半導体装置は、第１の絶縁性樹脂膜１２におけるインダクタ素子形成領域１２ａの膜厚を、その周辺領域、すなわちコンタクトホール１３、ランド部１５及び配線１６の各形成領域よりも大きくすることにより、第１の絶縁性樹脂膜１２を介してインダクタ素子１７から半導体チップ１１への高周波信号の漏れを抑制することができるので、インダクタ素子１７による損失を低減することができる。
【００４０】
図３は本実施形態に係るインダクタ素子形成領域１２ａの膜厚をパラメータとしたインダクタ素子１７におけるＱ値の周波数依存性を従来例と比較して示している。図３に示すように、特に周波数が数ＧＨｚ以上の帯域においては、インダクタ素子形成領域１２ａの膜厚が大きい程、Ｑ値が大きくなることが分かる。
【００４１】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４２】
図４（ａ）〜図４（ｄ）乃至図６（ａ）〜図６（ｄ）は本発明の一実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４３】
まず、図４（ａ）に示すように、その主面に集積回路（図示せず）と、該集積回路に対する入出力用の複数のパッド電極２１と、各パッド電極２１を除く全面に堆積された、窒化シリコン（Ｓｉ3Ｎ4）等からなるパッシベーション膜２０とが形成された半導体ウエハ１１Ａを用意する。ここで、パッド電極２１は、例えば、アルミニウム（Ａｌ）とシリコン（Ｓｉ）との合金（Ａｌ−Ｓｉ合金）、又はアルミニウム（Ａｌ）とシリコン（Ｓｉ）と金（Ａｕ）との合金（Ａｌ−Ｓｉ−Ａｕ合金）を用いる。続いて、半導体ウエハ１１Ａの上にパッシベーション膜２０及びパッド電極２１を含む全面にわたって、ポジ型の感光性樹脂材である、例えばポリベンゾオキシゾール（ＰＢＯ）樹脂材からなる第１の絶縁性樹脂膜１２を塗布する。
【００４４】
次に、図４（ｂ）に示すように、インダクタ素子形成領域１２ａをマスクするマスクパターンを有する第１のマスク５１を用いて、第１の絶縁性樹脂膜１２に対して紫外光で１回目の露光を行なうことにより、第１の絶縁性樹脂膜１２に第１の感光部１２Ａを形成する。
【００４５】
次に、図４（ｃ）に示すように、第１の感光部１２Ａを１回目の現像により除去して、第１の絶縁性樹脂膜１２にインダクタ素子形成領域１２ａを形成する。
【００４６】
次に、図４（ｄ）に示すように、各パッド電極２１と対向する位置にコンタクトホールの開口パターンを有する第２のマスク５２を用いて、１回目の現像でその上部が除去された第１の絶縁性樹脂膜１２に対して紫外光で２回目の露光を行なうことにより、第１の絶縁性樹脂膜１２におけるコンタクトホール形成領域に第２の感光部１２Ｂを形成する。
【００４７】
次に、図５（ａ）に示すように、第２の感光部１２Ｂを２回目の現像により除去して、第１の絶縁性樹脂膜１２に、各パッド電極２１を露出するコンタクトホール１３を形成する。従って、これら２回の露光及び現像工程により、第１の絶縁性樹脂膜１２は、その膜厚を、インダクタ素子形成領域１２ａにおいてはインダクタ素子によるリーク損失を抑制できる程度に厚くできる一方、コンタクトホール１３の形成部分においては、コンタクトホール１３を所望の解像度で確実に形成できる程度に薄くすることができる。
【００４８】
ここで、図４（ｂ）に示す１回目の露光工程においては、第１の絶縁性樹脂膜１２の表面の近傍に露光光の焦点を合わせ、図４（ｄ）に示す２回目の露光工程においては、上部が選択的に除去された第１の絶縁性樹脂膜１２の表面の近傍に露光光の焦点を合わせている。
【００４９】
また、第１の絶縁性樹脂膜１２におけるコンタクトホール１３の形成部分の膜厚は、その絶縁性能から下限値が決定される。これに対し、インダクタ素子形成領域１２ａの膜厚の上限値は、コンタクトホール１３の露光処理及び現像処理を確実に行なえるか否かにより決定される。本実施形態においては、第１の絶縁性樹脂膜１２の膜厚の下限値を４μｍ〜６μｍ程度に設定することが好ましく、５μｍ程度がより好ましい。また、図３に示したように、インダクタ素子形成領域１２ａの膜厚が大きい程Ｑ値も大きくなるが、塗布時の膜厚の均一性並びに露光処理及び現像処理を確実に行なうには、５μｍ〜５０μｍ程度に設定することが好ましく、１０μｍ程度がさらに好ましい。なお、インダクタ素子形成領域１２ａの膜厚を５μｍに設定した場合には、コンタクトホール１３の形成部分の膜厚は５μｍよりも小さくすることはいうまでもない。さらに、本実施形態における第１の絶縁性樹脂膜１２の膜厚値は、該樹脂膜１２を加熱して硬化するポストキュア（ポストベーク）後の膜厚をいう。
【００５０】
また、第１の絶縁性樹脂膜１２の現像液には、現像時にパッド電極２１を溶解しない材料である弱アルカリ性又は有機系の現像液を用いる。
【００５１】
次に、図５（ｂ）に示すように、第１の絶縁性樹脂膜１２に対して所定のポストキュア処理を行なった後、例えばスパッタ法により、半導体ウエハ１１Ａの上に第１の絶縁樹脂膜１２、パッシベーション膜２０及びコンタクトホール１３から露出するパッド電極２１を含む全面にわたって、チタンタングステンからなるバリア層３１及び銅からなるめっきシード層３２を堆積する。
【００５２】
ここで、バリア層３１及びめっきシード層３２を堆積する前に、第１の絶縁性樹脂膜１２の表面に対してプラズマ処理を行なって、その表面を極めて微細な粗面化状態とすることにより、第１の絶縁性樹脂膜１２とバリア層３１との密着強度を向上させると共に、パッド電極２１上に残った第１の絶縁性樹脂膜１２の現像残渣及び該パッド電極２１の表面酸化膜を除去することにより、パッド電極２１とバリア層３１との接続抵抗を低減する。なお、プラズマ処理は、パッド電極２１及びパッシベーション膜２０のエッチング量に対して、第１の絶縁性樹脂膜１２を選択的にエッチングできれば良い。例えば、酸素（Ｏ2 ）ガス、酸素と四フッ化炭素（ＣＦ4 ）との混合ガス、又は酸素とアルゴン（Ａｒ）との混合ガスを用いた反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）を行なうと良い。
【００５３】
また、バリア層３１は、第１の絶縁性樹脂膜１２、パッシベーション膜２０及びパッド電極２１との密着性が高く、且つめっきシード層３２をエッチングするエッチング溶液に対するバリア性（耐性）を有する金属が好ましく、ここではチタンタングステン合金（１０％Ｔｉ−９０％Ｗ）を用いている。バリア層３１の厚さは、めっきシード層３２のエッチング溶液に対するバリア性を考慮すると、０．２μｍ〜０．５μｍ程度が好ましい。
【００５４】
めっきシード層３２は、配線１６及びインダクタ素子１７の本体層３３を電解めっき法により形成する際のシード層であり、シード層の機能を果たすため低抵抗率である金属が好ましく、ここでは銅を用いている。めっきシード層３２の厚さは、電気抵抗及び析出応力と堆積後のエッチングの容易さを考慮すると、０．３μｍ〜０．５μｍ程度が好ましい。
【００５５】
次に、図５（ｃ）に示すように、リソグラフィ法により、めっきシード層３２の上に、配線１６及びインダクタ素子１７の設計パターンを有するレジストパターン５３を形成する。ここで、レジストパターン５３は、第１の絶縁性樹脂膜１２におけるインダクタ素子形成領域１２ａの上面において８μｍ〜１０μｍ程度の厚さを持つように形成する。その後、酸素ガスを用いたプラズマ処理を行なってレジストパターン５３の現像による残渣を除去する。
【００５６】
次に、図５（ｄ）に示すように、電解めっき法により、レジストパターン５３をマスクとしてめっきシード層３２の上に、銅からなる配線等の本体層３３を形成する。本体層３３の厚さは、電気抵抗と機械的強度とを考慮して１０μｍ〜１４μｍ程度が好ましい。
【００５７】
次に、図６（ａ）に示すように、レジストパターン５３を除去した後、酸素ガスを用いたプラズマ処理により、レジストパターン５３の残渣を除去する。
【００５８】
次に、図６（ｂ）に示すように、それぞれが銅からなる本体層３３及びめっきシード層３２を、バリア層３１に対するエッチング選択比が高いエッチング溶液、例えば過硫酸ナトリウム（Ｎａ2Ｓ2Ｏ8 ）溶液を用いてエッチングを行なう。ここでは、めっきシード層３２の厚さが本体層３３よりも薄いため、めっきシード層３２の本体層３３からの露出部分が先に除去されて、その部分にバリア層３１が露出する。続いて、本体層３３をマスクとして、過酸化水素水（Ｈ2Ｏ2）を用いたエッチングを行なって、バリア層３１を除去することにより、第１の絶縁性樹脂膜１２におけるインダクタ素子形成領域１２ａの上に、両端子がコンタクトホール１３を介してパッド電極２１に接続された所望の設計パターンを有するインダクタ素子１７が形成される。これと同時に、第１の絶縁性樹脂膜１２におけるインダクタ素子形成領域１２ａを除く部分の上に、ランド部１５と、一端が該ランド部１５と接続され、他端がコンタクトホール１３を介してパッド電極２１と接続される配線１６とが形成される。ここで、ランド部１５、配線１６及びインダクタ素子１７は、そのいずれもが、下側から順次形成されたバリア層３１、めっきシード層３２及び本体層３３により構成される。
【００５９】
次に、図６（ｃ）に示すように、第１の絶縁性樹脂膜１２の上にパターニングされたインダクタ素子１７及びランド部１５等を含む全面にわたって感光性樹脂材からなる第２の絶縁性樹脂膜１８を塗布し、続いて、リソグラフィ法により、成膜された第２の絶縁性樹脂膜１８にランド部１５を露出する開口部１８ａを形成する。第２の絶縁性樹脂膜１８の膜厚は、塗付時における平坦性が維持される共に、露光処理及び現像処理を確実に行なえるように５μｍ〜１０μｍ程度とすることが好ましい。
【００６０】
次に、図６（ｄ）に示すように、第２の絶縁性樹脂膜１８から露出したランド部１５の上に、例えば印刷法により半田ペースト材を付着し、さらに加熱により溶融してその上部をほぼ半球状とすることにより、半導体装置の外部端子であるボールバンプ１４を形成する。なお、ボールバンプ１４は、印刷法（印刷溶融法）に限られず、半田ボール材を開口部１８ａに載置した後、加熱により溶融して形成してもよい。続いて、半導体ウエハ１１Ａにおける所定のダイシングライン１１ｂをダイシングソーにより切断して、複数の半導体チップ１１に分割する。
【００６１】
以上説明したように、本実施形態に係る製造方法によると、半導体ウエハ１１Ａの集積回路を覆う第１の絶縁性樹脂膜１２の上にインダクタ素子１７を形成する前に、第１の絶縁性樹脂膜１２におけるインダクタ素子形成領域１２ａの膜厚を、コンタクトホール１３の形成部分よりも大きくする方法として、第１の絶縁性樹脂膜１２にポジ型の感光性樹脂材を用いると共に、１回目の露光及び現像工程においてインダクタ素子形成領域１２ａをパターニングし、２回目の露光及び現像工程においてパッド電極２１を露出するコンタクトホール１３をパターニングする。その後、一括して第１の絶縁性樹脂膜１２を熱硬化（ポストキュア）するため、製造工程を簡略化することができ、より低コストな半導体装置を実現することができる。
【００６２】
さらに、１回目の露光時には第１の絶縁性樹脂膜１２の表面近傍に露光光の焦点を合わせ、２回目の露光時には、インダクタ素子形成領域１２ａのパターニングにより、その上部が選択的に除去された第１の絶縁性樹脂膜１２の表面近傍に露光光の焦点を合わせることにより、インダクタ素子形成領域１２ａとコンタクトホール１３のいずれに対しても、微細な加工を行なうことができる。その結果、コンタクトホール１３は、それを形成する露光及び現像工程において第１の絶縁性樹脂膜１２における成膜時の膜厚の制限を受けることがなくなる。その上、第１の絶縁性樹脂膜１２のインダクタ素子形成領域１２ａの膜厚は、インダクタ素子１７によるリーク損失を十分に抑制できる程度に厚くすることができる。
【００６３】
なお、本実施形態においては、インダクタ素子形成領域１２ａを第１の絶縁性樹脂膜１２と一体に形成しているが、必ずしも一体とする必要はなく、例えば、一様な膜厚を持つ第１の絶縁性樹脂膜のインダクタ素子形成領域に別体の絶縁膜を設けることにより、インダクタ素子形成領域をその周辺部の膜厚よりも厚くしてもよい。
【００６４】
また、ランド部１５、配線１６及びインダクタ素子１７を電界めっき法により形成したが、これに限られず、スパッタ法を用いてもよい。
【００６５】
【発明の効果】
本発明に係る半導体装置及びその製造方法によると、第１の絶縁膜におけるインダクタ素子形成領域の厚さがコンタクトホールの形成部分の厚さよりも大きいため、高周波信号がインダクタ素子から第１の絶縁膜を介して半導体チップへ漏れることによるリーク損失を低減することができる。逆に、第１の絶縁膜におけるコンタクトホールの形成部分の膜厚は、インダクタ素子形成領域よりも小さいため、コンタクトホールを形成する際に、第１の絶縁膜が感光性樹脂材からなる場合であっても、該コンタクトホールの解像度の上限に影響されなくなるので、コンタクトホールを確実に形成することができる。その結果、高いＱ値を持つインダクタ素子が実現されるため、高周波半導体装置としての動作特性が確実に向上する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置を示し、インダクタ素子及び一部の配線を露出するように外部絶縁膜を部分的に切り欠いた斜視図である。
【図２】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置を示し、（ａ）は図１の一部を拡大した断面斜視図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における構成断面図である。
【図３】本発明の一実施形態に係る半導体装置におけるインダクタ素子形成領域の膜厚をパラメータとしたインダクタ素子におけるＱ値の周波数依存性を従来例と比較したグラフである。
【図４】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図５】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）〜（ｄ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図７】従来のＷＬ−ＣＳＰ型の半導体装置を示し、インダクタ素子及び一部の配線を露出するように外部絶縁膜を部分的に切り欠いた斜視図である。
【図８】ＷＬ−ＣＳＰ型の半導体装置におけるインダクタ素子形成領域の膜厚をパラメータとしたインダクタ素子におけるＱ値の周波数依存性を示すグラフである。
【符号の説明】
１１      半導体チップ
１１Ａ    半導体ウエハ
１１ｂ    ダイシングライン
１２      第１の絶縁性樹脂膜（第１の絶縁膜）
１２ａ    インダクタ素子形成領域
１２Ａ    第１の感光部
１２Ｂ    第２の感光部
１３      コンタクトホール
１４      ボールバンプ（突起電極）
１５      ランド部
１６      配線
１７      インダクタ素子
１８      第２の絶縁性樹脂膜（第２の絶縁膜）
１８ａ    開口部
２０      パッシベーション膜
２１      パッド電極（半導体素子電極）
３１      バリア層
３２      めっきシード層
３３      本体層
５１      第１のマスク
５２      第２のマスク
５３      レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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