(57)【特許請求の範囲】
【請求項１】
１次電子ビームを試料上に照射するための１次電子光学系と、上記照射によって試料上から放出される２次電子を検出する検出器と、2次電子を試料から検出器まで導く２次電子光学系とを有する試料上の欠陥を検査する欠陥検査装置であって、
上記１次電子光学系の光軸に直交する平面内に設定され、同平面内及び上記光軸方向で移動可能とされ、上記試料を載置するためのＸ−Ｙ−Ｚステージを有し、該ステージを上記平面内で移動することにより、該ステージ上に載置した試料を上記１次電子ビームにより走査するようになされており、試料の所定の領域を走査する場合、当該試料と同試料からの２次電子の集光を行うためのレンズとの間の電界強度を一定とするように、上記光軸方向で変位するようにされており、
１次電子光学系が、試料上の所定の領域を１次電子ビームで照射する場合、当該ビームの照射スポットの面積を数１０μｍ2〜１００μｍ2とするようにしたことを特徴とする欠陥検査装置。
【請求項２】
請求項１に記載の欠陥検査装置において、前記Ｘ−Ｙ−Ｚステージ上に載置した試料の所定の領域を走査する場合、上記ステージの移動速度を１０ｍｍ／ｓｅｃ以下とするようにしたことを特徴とする欠陥検査装置。
【請求項３】
１次電子ビームを試料上に照射するための１次電子光学系と、上記照射によって試料上から放出される２次電子を検出する検出器と、2次電子を試料から検出器まで導く２次電子光学系とを有する試料上の欠陥を検査する欠陥検査装置であって、
上記欠陥検査装置は、上記１次電子光学系の光軸に直交する平面内に設定され、同平面内及び上記光軸方向で移動可能とされ、上記試料を載置するためのＸ−Ｙ−Ｚステージを有し、該ステージを上記平面内で移動することにより、該ステージ上に載置した試料を上記１次電子ビームにより走査するようになされており、試料の所定の領域を走査する場合、当該試料と同試料からの２次電子の集光を行うためのレンズとの間の電界強度を一定とするように、上記光軸方向で変位するようにしたことを特徴とする欠陥検査装置。
【請求項４】
１次電子ビームを試料上に照射するための１次電子光学系と、上記照射によって試料上から放出される２次電子を検出する検出器と、2次電子を試料から検出器まで導く２次電子光学系とを有する試料上の欠陥を検査する欠陥検査装置であって、
上記１次電子光学系の光軸に直交する平面内に設定され、同平面内及び上記光軸方向で移動可能とされ、上記試料を載置するためのＸ−Ｙ−Ｚステージを有し、該ステージを上記平面内で移動することにより、該ステージ上に載置した試料を上記１次電子ビームにより走査するようになされており、試料の所定の領域を走査する場合、当該試料と同試料からの２次電子の集光を行うためのレンズとの間の電界強度を一定とするように、上記光軸方向で変位するようにされており、
１次電子光学系が、試料上の所定の領域を照射するための特定の面積の照射スポットを形成するための電子源と、その他の領域を照射するための特定の面積の照射スポットを形成するための電子源とを有し、これら電子源を、照射する領域に応じて選択的に使用するようにしたことを特徴とする欠陥検査装置。
【請求項５】
半導体デバイスの製造方法において、製造プロセス途中の半導体デバイスの欠陥検査等の評価のために請求項１乃至４のいずれかに記載の欠陥検査装置を用いたことを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、最小線幅０．１μｍ以下のパターンが形成された半導体ウエーハあるいはマスクの欠陥を高スループット・高信頼性で検出する装置に関するものである。
【０００２】
【従来の技術】
半導体ウエーハやマスク等の試料表面に、電子ビームを照射し、該照射により発生する試料表面からの２次電子線を検出することにより、当該試料表面の欠陥を検出するための電子線装置が知られている。
【０００３】
【発明が解決すべき課題】
この種の電子線装置は、数百μm程度の長短径をもつ楕円や同程度の辺をもつ矩形状とした検査用の電子ビームを試料表面に照射し走査することにより所要の検査を行うものであり、スポット径０．１μｍ程度の１次電子ビームにより試料を照射走査するＳＥＭ(走査電子顕微鏡)に較べ、試料を走査する回数が少なくて済むために検査を高スループットで行うことができる。しかしながら、このような構成の電子線装置においては、例えば、半導体ウエーハを検査する場合に、該ウエーハ上のメモリ（ＲＡＭ）以外の制御部や、同ウエーハ上に配置されたダイの境界線部分等の検査を行う際に、それらの領域での表面電位の著しい不均一性や、局所的な大きな電界集中のために、当該領域表面と２次電子を集光するためのカソードレンズ電極との間で放電を生じ、電子光学系の結像障害等を起こしやすいことが問題となっていた。これらの現象は、該検査用電子ビームの照明スポットが６００×４００μｍ程度、または、それ以上である時に顕著であった。
【０００４】
また、このような構成の欠陥検査装置においては、ウエーハをＸ−Ｙステージ上に載置し、該ステージを例えばＹ方向で一定速度で往復駆動するとともに、各往路及び復路毎にＸ方向でシフトすることにより、当該ウエーハ表面の走査を行い、ＴＤＩなどのラインセンサーを用いて画像の形成を行っている。そして、高スループットが要求される欠陥検査装置においては、例えば８インチＤＲＡＭウエーハを検査する場合、その全面を１時間程度で検査する必要があり、この場合、ウエーハを載置したステージは、３０ｍｍ／ｓｅｃ程度の速度で移動する。しかし、このようなステージ速度では、ウエーハ表面とカソードレンズ電極との間に急激な電界強度の変化を生じ、このために、当該ウエーハ表面とカソードレンズ電極との間に放電が発生する虞があった。
【０００５】
本発明は、このような問題点を解決するためになされたもので、上述した電界不均一などの理由によって生じる放電の発生頻度を大幅に少なくすることを目的とする。
【０００６】
【課題を解決するための手段】
すなわち、本発明は、１次電子ビームを試料上に照射するための１次電子光学系と、上記照射によって試料上から放出される２次電子を検出する検出器と、2次電子を試料から検出器まで導く２次電子光学系とを有する試料上の欠陥を検査する欠陥検査装置であって、１次電子光学系が、試料上の所定の領域（例えば、ウエハ上のメモリ以外のメモリ制御部等）を１次電子ビームで照射する場合、当該ビームの照射スポットの面積を数１０μｍ2〜１００μｍ2とするようにしたことを特徴とする欠陥検査装置を提供する。
【０００７】
照射スポットを、１００μｍ2以下にすることにより、上述した電界不均一等を軽減することができ、放電の発生を抑制することができる。但し、照射ビーム面積を小さくすればするほど、試料走査にかかる時間は長くなるので、具体的な照射ビーム面積は、必要とされる走査時間を考慮して決定される。
【０００８】
また、この装置においては、１次電子光学系の光軸に交わる(通常は直交する)平面内に設定され、同平面内で移動可能とされ、上記試料を載置するためのＸ−Ｙステージを設け、該ステージを上記平面内で移動することにより、該ステージ上に載置した試料を１次電子ビームにより走査するようにする。そして、上述したメモリ制御部等の試料の所定の領域を走査する場合には、ステージの移動速度を１０ｍｍ／ｓｅｃ以下とするようにすることができる。このようにすることにより、電界強度の急激な変化の発生を抑えることができる。
【０００９】
また、ステージをＺ方向でも可動なるようにすることにより、試料の所定の領域を走査する場合に、当該試料と同試料からの２次電子の集光を行うためのレンズとの間の電界強度を一定とするように、当該ステージを上記Ｙ軸方向で変位するようにすることができる。
【００１０】
更に、１次電子光学系が、試料上の所定の領域を照射するための特定の面積の照射スポットを形成するための電子源と、その他の領域を照射するための特定の面積の照射スポットを形成するための電子源とを有し、これら電子源を、照射する領域に応じて選択的に使用するようにすることもできる。
【００１１】
更に本発明においては、半導体デバイスの製造方法において、製造プロセス途中の半導体デバイスの欠陥検査等の評価のために上記の如き検査装置を用いたことを特徴とする半導体デバイスの製造方法を提供する。
【００１２】
【発明の実施の形態】
以下、本発明を基板検査装置に適用した場合の実施形態につき説明する。
図１に示すように、本発明に係る基板検査装置は、電子銃１から放出された電子を１次電子ビーム３として基板６に照射するための１次電子光学系と、１次電子ビームの照射に基づき基板７から放出される２次電子を検出器１０，１１、１２に導くための２次電子光学系とを有している。
【００１３】
まず、１次電子光学系において、電子銃１から放出された１次電子は、加速電極２によって加速されて１次電子ビーム３として静電レンズ４に入射し、矩形状または楕円状にビーム形状に整形された後、Ｅ×Ｂフィルタ５に進入して偏向され、カソードレンズ８を通ってＸ−Ｙステージ６上の基板７上を照射する。電子ビーム３は、基板上に印加されたリターディング電圧によって所定のランディングエネルギーとされて基板を照射し、基板からはこれに基づき２次電子が放出され、該２次電子は、カソードレンズ８を通ってＥ×Ｂフィルタ５を直進して静電レンズ９を通過し、所定のレンズ倍率で拡大された後、ＭＣＰ（マイクロチャンネルプレート）１０上に結像する。ＭＣＰ１０によって増幅された２次電子は、蛍光板１１上に投影され光電変換された後、ＣＣＤカメラまたは、ラインセンサ１２によって出力され、基板画像情報としてＰＣ１３上のメモリにストアされる。
【００１４】
Ｘ−Ｙステージ６上に載置された８インチＤＲＡＭウエーハ７の走査は、次の通りである。
ウエーハ上の検査領域は、図２に示すように、約１３０ｍｍ×１３０ｍｍの領域１４とされ、該検査領域１４は、１チップを構成する複数個のダイ１７（２２ｍｍ×２６ｍｍ）からなり、図示の例では、各ダイは、メモリ（ＲＡＭ）部１８とメモリ制御部１９で構成されている。
【００１５】
１次電子ビーム３は、検査領域左上の検査開始点１５に照射される。ビームの照明スポットは、６００μｍ×４００μｍの楕円形状とされ、ステージ６がＹ方向（図矢印１６の方向）に３０ｍｍ／ｓｅｃで移動され、ウエーハの撮像が開始される。検査領域１４左下まで撮像を行った後、ステージを−Ｘ方向に５００μｍ移動して−Ｙ方向に折り返す（図３：ステップ１１―１６，１７，１８）。これを折り返しながら左端列のメモリ部１８全体の撮像を行う。
【００１６】
撮像領域がメモリ制御部１９に入ったと判断されると（ステップ１３）、検査用電子ビームは、１次光学系の静電レンズ４の印加電圧を制御し、ビーム形状を１０μｍφとして同メモリ制御部１９を照射して、ステージ６をＹ方向に５ｍｍ／ｓｅｃで移動し、撮像を行う。メモリ制御部の列の下端まで撮像を行った後、ステージを−Ｘ方向に５μｍ移動して−Ｙ方向に折り返す（ステップ１９−２２，１７，１８）。
【００１７】
このようにして当該メモリ制御部１９の列全体の走査撮像が終了し、ビーム照射位置が再び次の列のメモリ部１８に達すると、該メモリ部は上述した左端列のメモリ部の走査と同様のビームスポット形状とステージ移動速度で走査が行われる。
【００１８】
このようにしてメモリ部１８とメモリ制御部１９のそれぞれの領域において、検査用電子ビームスポット形状とステージ移動速度とを変えながらウエーハ全面の検査を行うた結果、ウエーハ７とカソードレンズ８との間で放電現象を発生することなく撮像を行うことができた。多くの試験の結果、ステージ速度は１０mm/sec以下とすることが好ましく、また、ビームスポットは、その面積が１０μm2〜１００μm2とすることが好ましいことが分かった。
【００１９】
また、上記実施の形態では、ウエーハを載置するステージがＸ−Ｙ平面内で移動可能なものを示したが、同平面に直交するＺ方向にも可動なるようにしメモリ制御部等を走査する場合には、当該試料と同試料からの２次電子の集光を行うためのレンズとの間の電界強度を一定とするように、上記Ｚ軸方向で変位するようにすることもできる。
【００２０】
また、上記の実施形態では、１つの電子銃を備えたものを示したが、上記したメモリ部用とメモリ制御部用の電子銃を用意しておき、走査する領域に応じて電子銃を選択的に使用することもできる。
【００２１】
図3及び図4は、上記した電子線装置を用いて、半導体デバイス製造工程におけるウエーハの評価を行う実施形態を示す。
デバイス製造工程の一例を図3のフローチャートに従って説明する。
【００２２】
この製造工程例は以下の各主工程を含む。
▲１▼  ウエーハを製造するウエーハ製造工程（又はウエーハを準備する準備工程）（ステップ１００）
▲２▼  露光に使用するマスクを製作するマスク製造工程（又はマスクを準備するマスク準備工程）（ステップ１０１）
▲３▼  ウエーハに必要な加工処理を行うウエーハプロセッシング工程（ステップ１０２）
▲４▼  ウエーハ上に形成されたチップを１個ずつ切り出し、動作可能にならしめるチップ組立工程（ステップ１０３）
▲５▼  組み立てられたチップを検査するチップ検査工程（ステップ１０４）
なお、各々の工程は、更に幾つかのサブ工程からなっている。
【００２３】
これらの主工程の中で、半導体デバイスの性能に決定的な影響を及ぼす主工程がウエーハプロセッシング工程である。この工程では、設計された回路パターンをウエーハ上に順次積層し、メモリやＭＰＵとして動作するチップを多数形成する。このウエーハプロセッシング工程は以下の各工程を含む。
▲１▼  絶縁層となる誘電体薄膜や配線部、或いは電極部を形成する金属薄膜等を形成する薄膜形成工程（ＣＶＤやスパッタリング等を用いる）
▲２▼  形成された薄膜層やウエーハを酸化する酸化工程
▲３▼  薄膜層やウエーハ等を選択的に加工するためにマスク（レチクル）を用いてレジストのパターンを形成するリソグラフィー工程
▲４▼  レジストパターンに従って薄膜層やウエーハを加工するエッチング工程（例えばドライエッチング技術を用いる）
▲５▼  イオン・不純物注入拡散工程
▲６▼  レジスト剥離工程
▲７▼  加工されたウエーハを検査する検査工程
なお、ウエーハプロセッシング工程は必要な層数だけ繰り返し行い、設計通り動作する半導体デバイスを製造する。
【００２４】
上記ウエーハプロセッシング工程の中核をなすリソグラフィー工程を図4のフローチャートに示す。このリソグラフィー工程は以下の各工程を含む。
▲１▼  前段の工程で回路パターンが形成されたウエーハ上にレジストをコートするレジスト塗布工程（ステップ２００）
▲２▼  レジストを露光する露光工程（ステップ２０１）
▲３▼  露光されたレジストを現像してレジストのパターンを得る現像工程（ステップ２０２）
▲４▼  現像されたパターンを安定化させるためのアニール工程（ステップ２０３）以上の半導体デバイス製造工程、ウエーハプロセッシング工程、リソグラフィー工程には周知の工程が適用される。
【００２５】
上記▲７▼のウエーハ検査工程において、本発明の上記各実施形態に係る電子線装置を用いた場合、微細なパターンを有する半導体デバイスでも、スループットよく検査できるので、全数検査が可能となり、製品の歩留向上、欠陥製品の出荷防止が可能となる。
【図面の簡単な説明】
【図１】本発明における写像投影型の欠陥検査装置の実施形態を示す図である。
【図２】本発明における検査の手順を示す図である。
【図３】本発明における検査の手順を示すフローチャートである。
【図４】半導体製造プロセスのフローチャートである。
【図５】リソグラフィー工程のフローチャートである。
【主要部分の符号の説明】
１：電子源
２：加速電極
３：電子ビーム
４：静電レンズ
５：Ｅ×Ｂフイルタ
６：Ｘ−Ｙステージ
７：ＤＲＡＭウエーハ
８：カソードレンズ
９：２次系静電レンズ
１０：ＭＣＰ（マイクロチャンネルプレート）
１１：蛍光板
１２：ＣＣＤまたはラインセンサ
１３：ＰＣ上メモリ
１４：ウエーハ検査領域
１５：検査開始点
１６：検査の方向を示す矢印
１７：１チップを示すダイ
１８：メモリ（ＲＡＭ）部
１９：メモリ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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