(57)【特許請求の範囲】
【請求項１】
プログラマブルコア領域およびプログラマブル冗長選択領域内のソース領域をエッチングおよび注入するための方法であって、
前記冗長選択領域および前記コア領域を有する半導体基板を設ける工程と、
前記基板上のフィールド酸化物を選択的に成長させて、前記冗長選択領域内に酸化物開口を形成し、前記コア領域内に１対の平行なフィールド酸化物線を形成する工程と、
前記酸化物開口内と前記基板上とにポリシリコンをパターン化して、前記冗長選択領域内にコントロールポリシリコン線を形成し、前記コア領域内に１対の平行なポリシリコンワード線を形成する工程とを含み、前記ポリシリコンワード線は、前記フィールド酸化物線に直角をなし、前記コントロールポリシリコン線は前記酸化物開口を２つの領域に分割し、さらに
前記半導体基板上における少なくとも前記酸化物開口、前記１対のフィールド酸化物線、前記コントロールポリシリコン線、および前記１対のポリシリコンワード線の各々の上にフォトレジストを置く工程と、
１枚のマスクを用いて前記フォトレジストを選択的に除去して、（ｉ）前記酸化物開口の２つの領域のうち１つの領域の一部と、（ｉｉ）前記１対のポリシリコンワード線の間の領域との上にあるフォトレジストに開口部を形成する工程と、
前記コア領域内の前記フォトレジストの開口部の下の前記フィールド酸化物線をプラズマエッチングし、同時に、前記冗長選択領域内の前記フォトレジストの開口部の下に形成された自然酸化物をエッチングする工程と、
前記フォトレジストの開口部の直接下の前記基板から、前記プラズマエッチング工程から生じる残留物を除去する工程と、
前記フォトレジストの開口部を介して前記基板に直接に不純物を注入して、前記冗長選択領域および前記コア領域内に、それぞれ第１および第２のソース領域を形成する工程とを含む、方法。
【請求項２】
前記冗長選択領域が、前記第１のソース領域を有する電気的プログラマブルトランジスタを含む、請求項１に記載の方法。
【請求項３】
前記コア領域が、複数個の行および列に配置された電気的プログラマブルトランジスタのアレイを含み、各前記プログラマブルトランジスタは、前記第２のソース領域を有する、請求項１に記載の方法。
【請求項４】
電気的プログラマブルトランジスタの前記アレイの行が、行デコーダから前記対のポリシリコンワード線の１対の１つの線を介して送られる電気信号によって制御される、請求項３に記載の方法。
【請求項５】
電気的プログラマブルトランジスタの前記アレイの列からの共通ビット線出力が、列デコーダに送られる、請求項３に記載の方法。
【請求項６】
電気的プログラマブルトランジスタの前記アレイの列からの共通ビット線出力が、前記冗長選択領域内の電気的プログラマブルトランジスタの前記第１のソース領域に接続される、請求項３に記載の方法。
【請求項７】
前記選択的に成長させる工程が、選択的に窒化珪素層を除去し、その後、窒化珪素のない領域内にある厚さで酸化物を成長させることを含む、請求項１に記載の方法。
【請求項８】
前記選択的に残留物を除去する工程が、前記半導体基板から前記残留物をウェットエッチングすることを含む、請求項１に記載の方法。
【請求項９】
前記選択的に残留物を除去する工程が、マスキングフォトレジストを除去しない、請求項１に記載の方法。
【請求項１０】
前記注入工程の後、前記半導体基板を加熱して、前記基板内を横方向に、前記ポリシリコンワード線の下に間隔を置かれた点に、前記不純物を追いやることをさらに含む、請求項１に記載の方法。
【請求項１１】
前記酸化物開口を介し前記冗長選択領域と、前記コア領域とに不純物をさらに注入して、前記コントロールポリシリコン線のそれぞれ対向する側と前記ポリシリコンワード線のそれぞれ対向する側とにソースおよびドレインドーパント領域を形成することをさらに含む、請求項１に記載の方法。
【請求項１２】
フラッシュＥＰＲＯＭコア領域および冗長領域内にソース領域をエッチングおよび注入するための方法であって、
冗長選択領域およびコア領域を有する半導体基板を設ける工程と、
前記基板上に列デコード回路および行デコード回路を設ける工程と、
前記基板上に電気的プログラマブルトランジスタの列を設ける工程と、
前記基板上にフィールド酸化物を選択的に成長させて、前記冗長選択領域内に酸化物開口を形成し、前記コア領域内に１対の平行なフィールド酸化物線を形成する工程と、
前記酸化物開口内と前記基板上とにポリシリコンをパターン化して、前記冗長選択領域内にコントロールポリシリコン線を形成し、前記コア領域内に１対の平行なポリシリコンワード線を形成する工程とを含み、前記コントロールポリシリコン線は、前記行デコード回路から電気信号を受けるのに適合し、かつ電気的プログラマブルトランジスタの前記列を前記列デコード回路にプログラマブルに接続するのに適合し、前記コントロールポリシリコン線は前記酸化物開口を２つの領域に分割し、さらに
前記基板上にフォトレジストをパターン化して、（ｉ）前記酸化物開口の２つの領域のうち一つの領域と、（ｉｉ）前記１対のポリシリコンワード線の間の領域との上にあるフォトレジストの開口部を同時に形成する工程と、
前記コア領域内の前記フォトレジストの開口部の間の前記フィールド酸化物線をプラズマエッチングし、同時に、前記冗長選択領域内の前記フォトレジストの開口部の下に形成された自然酸化物をエッチングする工程と、
前記フォトレジストの開口部の直接下の前記基板から、前記プラズマエッチング工程から生じる残留物を除去する工程と、
前記フォトレジストの開口部を介して前記基板に直接に不純物を注入して、前記冗長選択領域および前記コア領域内に、それぞれ第１および第２のソース領域を形成する工程とを含む、方法。
【請求項１３】
前記冗長選択領域が、電気的プログラマブルトランジスタを含み、前記電気的プログラマブルトランジスタは、前記トランジスタの一方の側に前記第２のソース領域を有する、請求項１２に記載の方法。
【請求項１４】
前記コア領域が、複数個の行および列に配置された電気的プログラマブルトランジスタのアレイを含み、トランジスタの行内の各前記プログラマブルトランジスタは、前記対のポリシリコンワード線の１つの一方の側に配置された前記第２のソース領域を有する、請求項１２に記載の方法。
【請求項１５】
電気的プログラマブルトランジスタの前記アレイの列からの共通ビット線出力が、前記列デコーダに送られる、請求項１４に記載の方法。
【請求項１６】
前記共通ビット線出力が、電気的プログラマブルトランジスタの前記第１のソース領域に接続され、それによって前記電気信号が、前記共通ビット線出力を前記列デコード回路にプログラマブルに接続する、請求項１５に記載の方法。
【請求項１７】
前記残留物を除去する工程が、前記半導体基板から前記残留物をウェットエッチングすることを含む、請求項１２に記載の方法。
【請求項１８】
前記残留物を除去する工程が、フォトレジストを除去しない、請求項１２に記載の方法。
【請求項１９】
前記注入工程の後、前記半導体基板を加熱して、前記基板の上表面に平行に前記基板内に、前記ポリシリコンワード線の下に間隔を置かれた点に、前記不純物を追いやることをさらに含む、請求項１２に記載の方法。
【請求項２０】
前記酸化物開口を介して前記冗長選択領域と、前記コア領域とに不純物をさらに注入して、前記コントロールポリシリコン線のそれぞれ対向する側と各前記ポリシリコンワード線のそれぞれ対向する側とにソースおよびドレインドーパント領域を形成することをさらに含む、請求項１２に記載の方法。
【請求項２１】
前記選択的に成長させる工程が、選択的に窒化珪素層を除去し、その後、窒化珪素のない領域内にある厚さに酸化物を成長させることを含む、請求項１２に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、集積回路に関し、より特定的には、冗長列を備えたフラッシュＥＰＲＯＭ回路およびそれを製造するための方法に関する。
【０００２】
【関連技術の背景】
プログラマブルリードオンリーメモリ（ＰＲＯＭ）およびそれと関連した技術は、よく知られている。ＰＲＯＭは、バイポーラ技術またはＭＯＳ技術において形成され得る。バイポーラＰＲＯＭは、一般的に、ヒューズリンク技術を用いてプログラムされる。逆に、ＭＯＳデバイスは、プログラム能力を更新するためにいくつかの元に戻せる書込手順を用いることができる。したがって、ＭＯＳ  ＰＲＯＭは、３つの現在利用可能な技術、すなわち、ＥＰＲＯＭ、ＥＥＰＲＯＭ、またはフラッシュＥＰＲＯＭの１つを用いて形成され得る。
【０００３】
ＥＰＲＯＭデバイスは、３つの特性的な特徴を有する。ＥＰＲＯＭは、不揮発性であり、紫外線によってバルク消去でき、一般的に、各メモリセルにトランジスタ１つのみを必要とする。そのような訳で、ＥＰＲＯＭは、ユーザが中に記憶されたプログラムを再規定するために、モノリシック回路を紫外線の中に通すことによって再プログラムできる。ＥＰＲＯＭデバイスをシステムから引抜き、紫外線に当てることは、電気的に消去可能なデバイス（「ＥＥＰＲＯＭ」と呼ばれる）の出現によってわかるとおり、厄介であることが多い。ＥＥＰＲＯＭは、一般的には、各セルに対して選択トランジスタとプログラマブル記憶トランジスタとの両方を必要とする。選択トランジスタは、記憶トランジスタと別々でもよいし、またはその一部でもよい。どちらの場合も、ＥＥＰＲＯＭデバイスの各セルは、一般的に、ＥＰＲＯＭデバイスのセルよりも大きい。したがって、ＥＥＰＲＯＭの記憶媒体は、ＥＰＲＯＭより密度が低く、ＥＥＰＲＯＭは、バルク消去能力を有さないものとして分類される。その代わり、ＥＥＰＲＯＭはバイト消去でき、多くの場合、従来の５ボルトレベルで動作できる。
【０００４】
ＥＰＲＯＭおよびＥＥＰＲＯＭの両方において見出されるいくつかの利点を獲得するために、フラッシュＥＰＲＯＭが開発された。フラッシュＥＰＲＯＭは、各セルに対してトランジスタを１つ用いる。したがって、フラッシュＥＰＲＯＭのセルは、各セル内にストアされたデジタルメモリを選択および制御するためのコントロールゲートに加えて、独立の制御可能な選択ゲートを有しない。こうして、フラッシュＥＰＲＯＭは、ＥＰＲＯＭ技術と同様に見える。ＥＥＰＲＯＭ技術と同様に、紫外線によって消去される代わりに、フラッシュＥＰＲＯＭは電気的に消去可能である。さらに、フラッシュＥＰＲＯＭは、バイト消去されるかわりにバルク消去される。
【０００５】
フラッシュＥＰＲＯＭのプログラムおよび消去は、（ｉ）フローティングゲートトンネル酸化物、（ｉｉ）テキスチャードポリ（ｔｅｘｔｕｒｅｄ  ｐｏｌｙ）、（ｉｉｉ）金属窒化物酸化物シリコン（ＭＮＯＳ）、および（ｉｖ）ＥＰＲＯＭトンネル酸化物（ＥＴＯＸ）のような周知の技術を用いて達成できる。フローティングゲートトンネル酸化物は、人気のある、プログラムおよび消去技術であり、ドレイン領域上薄い酸化物を成長させたフローティングゲートトランジスタを含む。プログラミング（電子をフローティングゲートに移動させること）は、コントロールゲートにバイアスをかけることによって達成され、一方、消去（電子をフローティングゲートから外に移動させること）は、ドレインにバイアスをかけることによって達成される。電子転送は、ドレインをフローティングゲートと隔てる薄いトンネル酸化物を介して達成される。トンネル酸化物は、ドレインの上にあり、より厚いゲート酸化物に隣接した小さい領域内にのみ存在する。テキスチャードポリは、一般的に、３つのトランジスタを直列に形成するために重なり合う３つのポリシリコンの層を用いる。プログラミングは、第１のポリシリコンから第２のポリシリコンへの電子のトンネリングによって達成され、一方、消去は、第２のポリシリコンから第３のポリシリコンへの電子のトンネリングによって達成される。金属窒化物酸化物シリコン（ＭＮＯＳ）は、薄い酸化物層の上に窒化シリコン誘電スタックを備えた単一のトランジスタを含み、酸化物は、シリコン基板上に置かれる。フローティングゲート技術と異なり、ＭＮＯＳデバイスの電荷は、大部分の窒化物の別個のトラップ内に蓄積される。フローティングゲートトンネル酸化物、テキスチャードポリ、およびＭＮＯＳ技術の比較は、エス・ライ（Ｓ．Ｌａｉ）他による、『国際電子デバイス会技術要約』（Ｉｎｔ′ｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  Ｔｅｃｈ．  Ｄｉｇｅｓｔ）、（１９８６年）ｐｐ．５８０−５８３の「今日の優勢なＥ2 技術における比較および傾向」（“Ｃｏｍｐａｒｉｓｏｎ  ａｎｄ  Ｔｒｅｎｄｓｉｎ  Ｔｏｄａｙ′ｓ  Ｄｏｍｉｎａｎｔ  Ｅ2   Ｔｅｃｈｎｏｌｏｇｉｅｓ”）（引用により援用される）によって説明される。
【０００６】
フラッシュＥＰＲＯＭ技術におけるより最近の進歩によってＥＰＲＯＭトンネル酸化物（ＥＴＯＸ）が製作されるようになった。前のものほど複雑でないため、ＥＴＯＸは、製造の信頼度が増し、高い密度および再生能力を達成できる。ＥＴＯＸは、一般的に、トンネル酸化物の上に置かれたフローティングゲートからなり、トンネル酸化物は、基板の表面上でかつソース領域とドレイン領域との間に形成される。コントロールゲートは、フローティングゲートの上に置かれ、誘電体によってそこから一定の間隔を置かれる。ソースおよびドレイン領域は、一般的に、基板の上表面に対し直角に注入され、ソースおよびドレイン領域が、フローティングゲートの外縁の下に横方向にわずかに延びることを可能にする。電子転送は、ソースおよび／またはドレインと対応するフローティングゲートとの間のトンネル酸化物領域を介して達成される。ＥＴＯＸ技術の説明は、ケイ・ロビンソン（Ｋ．Ｒｏｂｉｎｓｏｎ）による、『電子コンポーネントニュース』（Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔ  Ｎｅｗｓ）（１９８８年１１月）ｐｐ．１６７−１６９の「耐久性はフラッシュの未来を明るくする−−発展的マスク−記憶代替物としてのフラッシュメモリ」（“Ｅｎｄｕｒａｎｃｅ  Ｂｒｉｇｈｔｅｎｓ  ｔｈｅ  Ｆｕｔｕｒｅ  ｏｆ  Ｆｌａｓｈ−−Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ａｓ  ａ  Ｖｉａｂｌｅ  Ｍａｓｋ−Ｓｔｏｒａｇｅ  Ａｌｔｅｒｎａｔｉｖｅ”）（引用により援用される）によって与えられる。
【０００７】
フラッシュＥＰＲＯＭデバイスが、フローティングゲートトンネル酸化物、テキスチャードポリ、ＭＮＯＳ、またはＥＴＯＸ技術に従って形成されるかどうかに関係なく、プログラマブルトランジスタの密集したアレイ内に、フローティングゲート、コントロールゲート、トンネリング領域等を作るのに必要なリソグラフィー工程が多数がある。特に、できるだけ多くのトランジスタが、小さいアレイ内に置かれることが重要である。典型的には、これは、ワード線およびビット線が互いに接近して間隔を置かれ、ワード線およびビット線に結合された複数個のプログラマブルトランジスタが、ミスアライメントに対しわずかな許容範囲で形成されることを必要とする。上にあるポリシリコンでのフィールド酸化物ミスアライメントとしばしば関連する、ミスアライメントおよびバードビーク侵入の問題を克服しようとして、アリマ（Ａｒｉｍａ）他の米国特許番号第５、１０１、２５０号（引用により援用される）において示されるように、自己整列ソース領域は、そのような問題を克服するための機構として重要性を得た。自己整列ソースエッチングおよび注入技術の例が、タン（Ｔａｎｇ）他の米国特許番号第５、１２０、６７１号において示される（引用により援用される）。
【０００８】
しばしば、自己整列ソース領域は、ソース領域の上にあるフィールド酸化物をエッチングおよび完全に除去することにおいて困難を被る。二酸化シリコンのプラズマエッチングは、時々、レジストエッチングに対して選択性に乏しく、それによってソース注入を受ける基板上にレジスト残留物（ポリマー）が堆積してしまう。残留物は、ソース注入を妨げるかもしれず、消去ウィンドウ領域が減り、フローティングゲートとの消去ウィンドウオーバラップキャパシタンスが減り、かつ電圧分割によってフィールドが高くなりかつ消去が速くなる。電圧分割は、コントロールゲートとフローティングゲートとシリコン基板との間の直列接続を示す。さらに、二酸化シリコンのプラズマエッチングはまた、横方向にフィールド酸化物を等方性エッチングし、上にあるポリシリコンのアンダカッティングを引起こし、それによって注入ウィンドウ領域を増大してもよい。ウィンドウ領域の拡大は、フローティングゲートの下に注入された不純物の付加的な横方向拡散を引起こすかもしれないため、できれば避けられるべきである。いかなる付加的な横方向拡散も、トンネリング領域を増し、電圧分割を介して消去フィールドを減少させ、それによってアレイ内のあるプログラマブルトランジスタのより遅い消去を強いる。一様でない消去は、いくつかのセルが非常に速く消去されることを引起こし、他のトランジスタセルがデプリションモードに強いられ、さらに他のセルを消去されないままにするかもしれない。したがって、各セルが実質的に同じプログラムおよび消去電圧で動作するように、消去されたセルの各々のしきい値レベルが注意深く制御されることが重要である。注入ウィンドウのいかなる増大およびアンダカッティングもこれらのしきい値に悪影響を及ぼすと考えられる。
【０００９】
エッチングが最適に完了した（残留物が残っていない）ことを確実にするエッチングプロセスを綿密にモニタすることが重要なだけでなく、フラッシュＥＰＲＯＭアレイ全体にわたる自己整列ソースにおいて用いられるエッチング手順が、アレイに隣接した冗長選択領域に同時に与えられることも重要である。多くのフラッシュＥＰＲＯＭデバイスは、アレイに隣接して配置された冗長列または行を組入れる。冗長選択トランジスタは、アレイ内の欠陥行（または列）の代わりに冗長またはスペア行（または列）をプログラマブルに選択するために用いられ得る。冗長行または列は、通常は欠陥モノリシック回路になるものを救済するためにモノリシック回路が形成された後、有利に用いられる。冗長性は、メモリデバイスにおいて周知の概念であり、自己整列ソース領域とともにフラッシュＥＰＲＯＭを形成するとき、考慮に入れなければならない。冗長選択トランジスタも自己整列ソース領域を有してもよく、コアアレイの自己整列ソースがそれぞれエッチングおよび注入される同じ工程の間に、冗長選択領域の自己整列ソースがエッチングおよび注入されることが好ましい。コアアレイおよび冗長ソース領域が別個の工程においてエッチングおよび注入されると、上述の結果を達成するために２つの別個のマスクが必要である。加えられたマスキング工程およびリソグラフィー手順は、結果として生じる回路の複雑性と費用とを増す。したがって、結果として生じる回路の全費用を減らすために、冗長選択領域マスキングとコア領域マスキングを組合せることが有利である。マスキング工程と、冗長選択領域およびコア領域の両方における自己整列ソースエッチングならびに拡散を組合せると、さらなる利点が得られるであろう。
【００１０】
【発明の概要】
前述で概略を述べられた問題は、この発明の改良されたフラッシュＥＰＲＯＭ製造プロセスによって大部分は解決される。すなわち、この製造プロセスは、単一モノリシック回路上に配置された冗長選択領域およびコア領域を含み、両方の領域は、自己整列ソース領域を含む。両方の領域における自己整列ソース領域は、単一マスキング工程を用いて有利にエッチングされる。その後、両方の領域におけるエッチングされたソース領域は、微細線自己整列ソースでＥＴＯＸ技術の利点を達成するために同時に注入され得る。さらに、ソース領域に残っているいかなる残留物または不完全にエッチングされた物質も、既存のウェットエッチングプロセスを用いる便利な除去工程が不純物の注入より前に行なわれるのとともに選択的に除去され得る。こうして、ウィンドウ注入領域の拡大およびこれと関連する消去−プログラミングしきい値スキューを防ぐためにまたは実質的になくすために、等方性オーバエッチングより前にプラズマエッチングが最適に止められ得る。自己整列ソース領域についてエッチングおよび注入を注意深く制御することで、注入された原子のドライブイン拡散によって、ＥＴＯＸデバイスの外拡散量および結果として生じるプログラム／消去しきい値スキューのより注意深い制御が図られる。
【００１１】
概して、この発明は、フラッシュＥＰＲＯＭデバイスを含むモノリシック集積回路を作るための方法を考える。特に、フラッシュＥＰＲＯＭデバイスは、プログラマブルコア領域およびプログラマブル冗長選択領域を含む。コア領域および冗長選択領域のソース領域内のエッチングおよび注入は、一連の工程によって達成される。フィールド酸化物は、冗長選択領域内に酸化物開口を有する半導体基板上に選択的に形成され、１対の平行なフィールド酸化物線（フィールド酸化物ストリップ）は、コア領域内に選択的に形成される。次に、ポリシリコンは、酸化物開口内および基板上にパターン化されて、冗長選択領域内にコントロールポリシリコン線（コントロールポリシリコンストリップ）を形成する。同様に、１対の平行なポリシリコンワード線（ポリシリコンワードストリップ）は、コア領域内にパターン化される。ポリシリコンワードストリップは、フィールド酸化物ストリップに直角に形成される。コントロールポリシリコン線は酸化物開口を２つの領域に分割する。次にフォトレジストが半導体基板上における少なくとも酸化物開口、１対のフィールド酸化物線、コントロールポリシリコン線、および１対のポリシリコンワード線の各々の上に置かれ、フォトレジストの選択領域が、１枚のマスク（単一マスク）を用いて除去される。結果として生じるフォトレジストは、（ｉ）酸化物開口の２つの領域のうち１つの領域の一部と（ｉｉ）１対のポリシリコンワードストリップの間の領域との上にあるフォトレジストの開口部（フォトレジストウィンドウ）を有してパターン化される。次に、フィールド酸化物ストリップは、コア領域内のフォトレジストウィンドウの下の領域内でプラズマエッチングされ、自然酸化物もまた、冗長選択領域内のフォトレジストウィンドウの下で同時にエッチングされる。したがって、単一マスクがフォトレジストを形成するために用いられ、これは、自己整列ソース領域の中のフィールド酸化物および自然酸化物がエッチングされることを引起こす。その後、プラズマエッチング工程から生じる残留物は、フォトレジストウィンドウのすぐ下の基板から実質的に除去される。残留物が除去された後、フォトレジストウィンドウを介してベアシリコン基板に不純物を直接注入する次の工程を可能にするために、基板には、いかなるエッチングされない酸化物またはいかなるポリマー残留物も実質的にない。それによって、自己整列ソース領域は、冗長選択領域およびコア領域内に形成され、それぞれ第１および第２のソース領域になる。
【００１２】
冗長選択領域は、活性領域内に置かれたコントロールポリシリコンストリップを有する電気的プログラマブルトランジスタを具体化する基板領域を含み、第１のソース領域は、通常のＭＯＳ製作技術に従ってコントロールポリシリコンストリップの一方の側に構成される。その後、トランジスタ活性化のために必要なコントロールポリシリコンストリップの両側のソースおよびドレイン領域の両方を大量にドープするために、別の注入工程が用いられ得る。
【００１３】
コア領域は、複数個の行および列内に配置された電気的プログラマブルトランジスタのアレイを具体化する基板領域を含む。各プログラマブルトランジスタは、１対の平行なポリシリコンワードストリップの間に延びる細長い連続的な領域である自己整列ソース領域を有する。それによって、プログラマブルトランジスタの隣接した行は、高密度の構成を設けるために連続するソース領域を共有できる。各コントロールポリシリコンストリップの選択領域の下には、多数のフローティングゲートポリシリコン領域がある。各フローティングゲートポリシリコンは、フィールド酸化物ストリップの隣接した対の間に実質的に直角に延びる。
【００１４】
電気的プログラマブルトランジスタのコアアレイの行は、対のポリシリコンワードストリップの１つを介して行デコーダから送られる電気信号によって制御される。電気的プログラマブルトランジスタのアレイの列からの共通ビット線出力は、冗長選択領域内の電気的プログラマブルトランジスタの第１のソース領域に接続される。
【００１５】
この発明の他の目的および利点は、以下の詳細な説明を読み、添付の図面を参照すると明らかになるであろう。
【００１６】
この発明には種々の修正および代替の形態が可能である一方、その特定の実施例を図面における例として示し、ここに詳細に説明する。しかし、それへの図面および説明は、この発明を開示された特定の形態に制限することを意図せず、それどころか、その意図は、前掲の特許請求の範囲によって規定されるこの発明の精神および範囲内のすべての修正、均等物、および代替例を含む。
【００１７】
【詳細な説明】
さて、図１を参照すると、フラッシュＥＰＲＯＭデバイス１０の部分図が示される。ＥＰＲＯＭデバイス１０は、電気的プログラマブルトランジスタ１４のコアアレイ１２を有することが示される。アレイ１２は、トランジスタ１４の複数個の行および列を含む。各トランジスタのソースは接地に接続され、一方、各トランジスタのドレインはビット線１６に接続される。ビット線１６は、冗長選択領域２０内に置かれた冗長選択トランジスタを通して列デコード回路１８に接続される。各トランジスタ１４はまた、コントロールゲートおよびフローティングゲートを含み、フローティングゲートは点線で示される。各トランジスタのコントロールゲートは、行デコード回路２４に接続されたワード線２２に接続される。
【００１８】
フローティングゲートに蓄積された電荷を変更することによって、トランジスタ１４のコントロールゲートに与える必要があるしきい値電圧は、論理１を表わす電圧レベルまたは論理０を表わす電圧レベルに変更される。単一トランジスタメモリセルが読出のためにアクセスされると、注意深く制御された電圧量がコントロールゲートに与えられ、コントロールゲートがプログラムされてない選択トランジスタを活性化する（比較的低いコントロールゲートしきい値電圧ではフローティングゲートは荷電されない）。他の「プログラムされた」トランジスタは、オンとならず、それによってアレイ１２内に記憶されたプログラムされたデータへのアクセスを可能にする。消去の間、すべてのトランジスタ１４はプログラムされていない状態になるよう同時に消去される。これは、それぞれ各トランジスタのコントロールゲートおよびソースに接続されたワード線と共通のソース線とに選択電圧を与えることによって達成される。アレイ１２内のトランジスタ１４を、プログラム（書込）、アクセス（読出）および／またはバルク消去するのに必要な構成の詳細はよく知られており、さらに、例示の構成は、アーミーン（Ａｍｉｎ）の米国特許番号第４、９９９、８１２号において記載される（引用により援用される）。
【００１９】
アレイ１２の製作の間、１つまたは２つ以上のセルが、ミスアライメントまたは処理スキューによって、不適切に形成されるかもしれない。結果として生じる欠陥セルは、動作不能であり、適切に読出されず、書込まれず、または消去されないであろう。アレイ１２を具体化するモノリシック回路全体を捨てる代わりに、１つまたは２つ以上の欠陥セルがセルのスペア列または行によって代用され得る。したがって、オペレーターにほとんどまたは少しも認められる不便がなく、製造費用を最小にするために冗長性が必要である。図１で示される例では、冗長選択領域２０内のトランジスタは、列デコード回路１８から欠陥列を切断し、アレイに対してスペアまたは冗長列を代用するように動作する。トランジスタ１４の冗長列２６は、図１に示され、各トランジスタはドレインが、対応するビット線１６と、冗長選択領域２０とに接続される。ビット線１６と列デコード回路１８との間の接続は、単一コントロールポリシリコン線２８によって制御される。
【００２０】
さて、図２を参照すると、フィールド酸化物３２（クロスハッチングで示される）によって取囲まれた活性領域３０を有する冗長選択領域２０が上面図で示される。活性領域３０は、共通ソースおよび共通フローティングゲートを有する２つのトランジスタを収容する。両方のトランジスタは、コントロールポリシリコンストリップ２８によって制御される。ドレイン３４および共有ソース３６を有する第１のトランジスタは、活性領域３０と上にあるポリシリコン２８との間の隔たりに存在するフローティングゲート３８を電気的にプログラムするために用いられる。フローティングゲート３８は、ドレイン４０と共通ソース３６との間の接続または断線を可能にするために、周知のＥＰＲＯＭプログラミング技術に従ってプログラムされ得る。コントロール線２８で制御された電圧を読出すと、ドレイン４０とソース３６との間に導通経路が存在したりしなかったりすることで、列デコード回路１８とビット線１６との間の接続を結合または切断する。ビット線１６は、好ましくは共通ソース３６に接続され、一方、列デコード回路１８はドレイン４０に接続される。領域２０内の各選択トランジスタのプログラムドレイン３４は、それに接続された別個の信号によって制御される。信号は、対応する列内のそれぞれ動作可能または欠陥セルを示すために導通経路を活性化または不活性化する。
【００２１】
ここで、図２を参照すると、コアアレイ１２の一部の上面図が示される。特に、ポリシリコンストリップ内に形成された１対のワード線２２が、１対のフィールド酸化物ストリップ４２の上に直交に置かれて示される。周知の自己整列プロセスに従って、フィールド酸化物ストリップ４２は、隣接したトランジスタ１４の活性領域を分け、実質的に平行な対のポリシリコンストリップ２２の間でエッチング除去され得る。ポリシリコンの間に結果として生じる領域は、それによって、ソースとして連続した領域内に形成されることができ、ソース領域は、ポリシリコンストリップ２２に沿って形成された隣接したトランジスタに接地電圧を与えることができる。フローティングゲート４４は、フィールド酸化物ストリップ４２の間に形成され、ゲート４４は、ポリシリコン線２２と一直線になる。フローティングゲート４４は、以下で述べる理由でフィールド酸化物ストリップ４２の直接上の領域に十分の数ミクロン重なり合う。ここに規定した改良された自己整列ソース製作プロセスに従って、フローティングゲートおよび上にあるコントロールゲート領域が、互いに直接に１列になってＥＴＯＸ型フラッシュＥＰＲＯＭトランジスタを形成し、エッチングされたフィールド酸化物４２の端が、コントロール線２２の端縁で終わることが、図２から認められる。
【００２２】
今、図３を参照すると、面Ａ１−Ａ１および面Ａ２−Ａ２の各々に沿った図２の断面図が示される。薄いトンネル酸化物４６は、フローティングゲート３８と基板４８との間に置かれる。トンネル酸化物４６は、約１００Åの厚さで熱成長された二酸化シリコンからなる。別の誘電層５０は、フローティングゲート３８とコントロールゲート２８との間に介在する。誘電体５０は、フローティングゲート３８とコントロールゲート２８との間に酸化物−窒化物−酸化物層を形成するために、酸化物（二酸化シリコン）と窒化物を含み得る。酸化物の底層は、一般的に１２０Åの厚さであり、窒化物は約１９０Åであり、上にある酸化物は一般的に４０Åの厚さである。酸化物−窒化物−酸化物（ＯＮＯ）組成により、よいデータ保存特性が得られ、トランジスタのアレイの間により一様なしきい値電圧が維持される。ＯＮＯ組成を有する各トランジスタは、非ＯＮＯデバイスにおいてしばしば見出されるような、過消去されにくい、すなわち、デプリションモードデバイスになりにくい。したがって、窒化物層（図示されず）は、２つの薄い酸化物層の間に挟まれる。窒化物層は、一般的に、低圧化学気相成長（ＬＰＣＶＤ）技術を用いて形成され、一方、底酸化物は低温ドライ酸化によって成長され、上方酸化物は高温ウェット酸化で形成され得る。
【００２３】
フローティングゲート３８（とフローティングゲート４４）全体と基板４８（およびフィールド酸化物４２）との間に一様な厚さのトンネル酸化物４６を維持することによって、結果として生じるＥＰＲＯＭデバイスは、ＥＴＯＸ技術によるものとなり、それによって、フローティングゲート、テキスチャードポリ、またはＭＮＯＳ技術よりも動作するのがさらに一層簡単である。
【００２４】
今、図４を参照すると、図２の面Ｂ１−Ｂ１および面Ｂ２−Ｂ２の各々に沿って示される工程が示される。示される工程は、結果として生じるフラッシュＥＰＲＯＭデバイスを形成するのに必要な多くの工程における１つの工程だけである。特に、示される工程は、コントロートゲート２２および２８が形成された後、間のレベルの誘電体５０（ＯＮＯ形成を含む）が生成され、その後フローティングゲート領域３８および４４が形成され、その後選択フィールド酸化物３２および４２が成長された後に起こる。一旦内部に冗長選択領域２０およびコア領域１２が形成された基板トポグラフィが示されると、基板を横切る全領域内にフォトレジスト５２をパターン化するために単一マスクが用いられる。パターン化されたフォトレジスト５２は、下にある露出した二酸化シリコンのパターン化されたフォトレジストウィンドウを介してプラズマエッチングを可能にする。反応剤または非反応剤を用いるプラズマエッチングは、二酸化シリコンを選択的に除去するために用いられるが、レジスト５２または露出したコントロールゲート２２のポリシリコンと相互作用するためには用いられない。十分なエッチングのために、数種類の反応が望ましいかもしれず、その目的のためにプラズマへの多重の入力気体があってもよい。プラズマの生成物は、標的材料および周囲の材料をエッチングするかもしれず、副産物のいくつかまたは残留物は、エッチング表面上に堆積し、エッチング速度を遅らせるか、または止めるかもしれない。自然酸化物５４およびフィールド酸化物４２の下にある二酸化シリコンをエッチングするために、ＣＦ4、ＣＨＦ3、Ｃ2Ｆ6およびＣ3Ｆ8のような供給気体の使用の可能性が考えられる。例としてＣＦ4供給気体を用いると、以下の反応が二酸化シリコンの表面で起こる。
【００２５】
３ＳｉＯ2 ＋４ＣＦ3 + →２ＣＯ＋２ＣＯ2 ＋３ＳｉＦ4 
不幸にも、従来のＲＦプラズマ／ＲＩＥエッチャーのプラズマエッチング速度に影響を及ぼす多くの機械変数がある。それらの変数のいくつかは、運転圧力、ウェハ温度、電極電圧、インレット気体組成、気体流量、およびローディング（すなわち、電極の面積でエッチング可能な面積を割ったもの）を含む。エッチング速度は、一般的には、露出した表面上に衝突する活性種（遊離基および化学的に活性な反応イオン）のフラックスに依存することになる。ここで説明したエッチングプロセスは、選択性を維持しながら残留物またはポリマー５６形成を最小にするように意図される。したがって、故意に、約７００ｍＴｏｒｒという強めたチャンバ圧力がエッチング速度を増加するために用いられ、エッチング電極の間の１．０ｃｍの空隙で７００ワットのＲＦ出力を用いることによって選択性が維持される。さらに、ＣＨＦ3 は２７ｓｃｃｍの流量でウェハ上に流される。さらに、ＣＦ4 は１３ｓｃｃｍで流され、アルゴン（Ａｒ）は２００ｓｃｃｍで流される。エッチングプロセスは、約−５℃の温度で約５７秒間維持され、エッチャーの直流バイアス電圧はフローティング電圧に設定される。前述で示された基準に従い設定される適切なエッチャーは、ＬＡＭリサーチモデル番号ＲＡＩＮＢＯＷ４５００エッチャーであり、それによって、処理されたウェハのスループットを改良する。
【００２６】
選択性は、エッチングにさらされるが意図的に除去される対象でない層のエッチング速度に対するエッチングによって故意に除去される層のエッチング速度の比としてしばしば規定される。プラズマエッチングは、一般的に、対応するウェットエッチングプロセスほど選択的ではない。そのようなわけで、エッチングされる対象でない周囲の材料がエッチングされないままであることを確実にするために、プラズマエッチングプロセスを絶えずモニタすることが重要である。炭素、水素および／または塩素元素を有するエッチング液材料が、周囲のシリコンの約１５倍の速度、または周囲のポリシリコンの約５倍の速度で、熱成長された二酸化シリコンをエッチングすることはよく知られている。そのようなわけで、たとえプラズマエッチングが注意深くモニタされたとしても、周囲のシリコン（コントロールもしくはフローティングゲートポリシリコンからのシリコン、または基板からのシリコン）の少量は、除去される。そのようなわけで、ポリシリコンストリップは、幅が狭くなるかもしれず、それによってトランジスタ１４の動作を変えるかもしれない。さらに、フォトレジストもまた、図４で示されるように、ポリシリコンストリップ２２のより多くの上表面を露出するためにかなり速い速度でエッチングされ、露出したポリシリコンに薄くする効果を引起こすかもしれない。たとえプラズマエッチングが干渉計および楕円偏光計を用いて注意深くモニタされても、エッチングされている層に衝突しかつ留まる残留物は、干渉計および楕円偏光計読取をスキューできる。さらに、出口気体の流れを測定する質量分析計は、望ましくない副産物からの望ましいものへの除去された副産物における迅速な変化を容易に測定できない。したがって、プラズマエッチングプロセスを制御するために他の手段に目を向けることが必要である。たとえば、二酸化シリコンエッチングおよびフォトレジスト除去がかなりの量の一酸化炭素を作るために、各物質のためのＣＯ放出バンドはオペレータによって混乱されるかもしれず、それによって質量分析を無駄にするかもしれない。
したがって、エッチングされる対象ではない領域を除去する直前の適切に定められた瞬間に、図４で示されるプラズマエッチングの中止を行なうことが、この発明の望ましい局面である。こうして、７００ｍＴｏｒｒ、−５℃のウェハ温度、約１．０ｃｍに設定された電極空隙で、フローティング値で設定されたエッチャー電極電圧、インレット気体組成／流量はＣＨＦ3 が２７ｓｃｃｍ、ＣＦ4 が１３ｓｃｃｍ、Ａｒが２００ｓｃｃｍで動作し、かつＬＡＭリサーチコーポレイションによって製造されたモデル番号Ｒａｉｎｂｏｗ４５００のプラズマエッチャーを用いるとき、エッチング持続時間は、定められ、約５７秒に制限され得る。
【００２７】
プラズマエッチングが中止された後、少量の二酸化シリコンまたは残留物５６がエッチングされる領域内に残るかもしれない。その場合、二酸化シリコンまたは残留物５６に対し、先のプラズマエッチングより高い選択性のウェットエッチングまたは化学浴を行なってもよい。標準的なエッチング／水の公式の標準的なエッチング−濯ぎサイクルを用いると、残留物５６は図５で示されるウェットエッチングフローパターン５８に沿って選択的に除去される。好ましくは、２つの別個のマスクがエッチングおよび注入のために用いられると、２つのエッチング−濯ぎサイクルがあり、すなわち、第１のサイクルは有機残留化合物を除去するために用いられ、一方、第２のサイクルで無機化合物を除去できる。希釈水中に、水酸化アンモニウムを用いて、有機化合物を除去することができ、その後に水濯ぎが続く。その後、無機化合物を除去するために塩化水素を用いた後、もう一度水で濯ぐ。必要であれば、エッチング効果を高めるために攪拌または超音波かき混ぜもまた用いられてもよい。基板表面をほとんど損なわれないように維持する間、シリコン基板表面からレジストおよび／または二酸化シリコン残留物（ポリマー）を選択的にエッチングするために、水酸化アンモニウムおよび塩化水素が適切に選ばれる。しかし、単一マスクプロセスでは、プラズマエッチングによって形成される全ポリマーが水溶性であり、水酸化アンモニウムおよび塩化水素洗浄溶液は使用されないし、また使用できない。単一マスクのためのプラズマエッチングは、水溶性高分子のみを生じるはずで、これが、本明細書中に述べられるケースである。
【００２８】
プラズマエッチングおよびウェットエッチング（化学的濯ぎ）の両方が完了した後、図６で示されるように、実質的にクリーンなベアシリコン表面が注入に供される。基板４８のシリコン表面６０は、基板上に置かれた予備酸化層なしで不純物を直接に注入される。直接注入は、結晶シリコン内の格子損傷を防ぐように、予備酸化層がないため、注意深く行なわれなければならない。特に、そのような損傷を防ぐために少ない注入量が必要とされる。特に、注入量は、２．５×１０14原子／ｃｍ2 のリン（Ｐ31）を超えてはならない。さらに、注入エネルギは、６０ｋｅＶを超えてはならない。エッチングされた自己整列ソース領域内のリンの軽いドーピング濃度は、その後注入され、大量にドープされるソース領域の接合破壊を改良するために用いられることが認められる。自己整列領域を介するリン注入は、図７で示されるように、約０．１ミクロンの基板４８内に濃度ピーク密度で現れる。基板内に注入されたリン原子は、二重拡散注入領域６２を形成する。ソースおよびドレイン領域は、その後注入され、ソース領域は、二重拡散注入領域６２と同じ領域内に注入されて、より高い導電性砒素（Ａｓ75を形成する。砒素原子は、ソース領域を、リン二重拡散注入６２によって達成されるよりも一層導電性にする。砒素注入は、簡潔にするために示されないが、ＭＯＳ処理分野における当業者にはよく知られているように、多量のソースおよびドレイン注入がここで説明した工程に続くことを理解されたい。
【００２９】
二重拡散注入領域６２が置かれた後、比較的薄い自然酸化物６４が基板４８上に形成する。自然酸化物６４は、注入工程が完了した後、付加的不純物が基板４８上に置かれ、または基板４８に注入されるのを防ぐ。自然酸化物が成長された後、図８は、図２の面Ｃ１−Ｃ１および面Ｃ２−Ｃ２の各々に沿った断面図を図示する。基板４８は、約１，０００℃の熱サイクルを受けて、二重拡散注入６２を基板４８の上表面に平行に横方向に追いやる。特に、二重拡散注入６２は、注入領域６２の縁６６がフローティングゲート３８およびフローティングゲート４４の下に延びるように、基板に拡散し、横方向に外に拡散する。図８のドライブイン工程は、各プログラマブルフローティングゲートの下にトンネル領域６８を提示するために必要である。トンネル領域６８は、よく知られるファウラー−ノルドハイムトンネルメカニズムに従って、フローティングゲート４４とソース領域６２との間に電子がトンネルすることを可能にする。フィールド酸化物ストリップ４２の縁の位置およびジオメトリを注意深く制御し、アンダエッチング物質または残留物ソース／基板領域から除去することにより、前述の工程は、縁６６が、フローティングゲート４４の内縁の外に特定の距離で制御可能に置かれることを確実にする。さらに、縁の位置の注意深い制御は、コア領域１２内のトランジスタのアレイ内の各トランジスタと冗長選択領域２０内の選択トランジスタについて行なわれる。
【００３０】
図４−８で示される工程より前および後に多数の工程があることはよく知られており、一般的に認められる。ＥＴＯＸ二重ポリフラッシュＥＰＲＯＭデバイスを完成するために、周知のＭＯＳ処理技術に従って、ソースおよびドレイン領域を注入し、コントロールゲートとそれに続く金属層の間に層間誘電体を置き、メタライゼーションのために接触ウィンドウを置き、上部トポグラフィをパッシベートすることが必要である。この発明を不必要に曖昧にしないために、図４−８で教示されたものに先行しまたは後に続く周知の処理工程は詳細に説明しないが、そのような特定の工程が本件のフラッシュＥＰＲＯＭデバイスを提供するために用いられることは、当業者には自明であろう。
【００３１】
この発明が、ＥＴＯＸ技術を用い、かつ自己整列ソース領域を有する冗長性を備えた、フラッシュＥＰＲＯＭメモリデバイスとともに適用できると考えられることは、本件の開示の恩恵を受ける当業者には認められるであろう。さらに、図示し、説明した発明の形態が、現在のところ好ましい実施例と考えられることもまた理解されるべきである。当業者には自明であるように、特許請求の範囲で述べたこの発明の精神および範囲から逸脱することなしに、各および全処理工程に、種々の修正および変更が行なわれてもよい。前掲の特許請求の範囲が、そのような修正および変更をすべて含むと解釈されることが意図され、したがって明細書および図面は制限的意味ではなく例示的意味において見なされる。
【図面の簡単な説明】
【図１】  この発明に従う、冗長選択を備えたフラッシュＥＰＲＯＭの一部の概略図である。
【図２】  左半分はこの発明に従って形成された冗長選択領域の上面図であり、右半分はこの発明に従って形成されたＥＥＰＲＯＭコアメモリ領域の一部の上面図である。
【図３】  図２の面Ａ１−Ａ１に沿った断面図（ａ）、および面Ａ２−Ａ２に沿った断面図（ｂ）である。
【図４】  この発明に従う製作プロセスの１つの工程の間の図２の面Ｂ１−Ｂ１に沿った断面図（ａ）、および面Ｂ２−Ｂ２に沿った断面図（ｂ）である。
【図５】  この発明に従う製作プロセスのその後の工程の間の図２の面Ｂ１−Ｂ１に沿った断面図（ａ）、および面Ｂ２−Ｂ２に沿った断面図（ｂ）である。
【図６】  この発明に従う製作プロセスのさらにその後の工程の間の図２の面Ｂ１−Ｂ１に沿った断面図（ａ）、および面Ｂ２−Ｂ２に沿った断面図（ｂ）である。
【図７】  この発明に従う製作プロセスのさらに他のその後の工程の間の図２の面Ｂ１−Ｂ１に沿った断面図（ａ）、および面Ｂ２−Ｂ２に沿った断面図（ｂ）である。
【図８】  この発明に従う製作プロセスのさらに別のその後の工程の間の図２の面Ｃ１−Ｃ１に沿った断面図（ａ）、および面Ｃ２−Ｃ２に沿った断面図（ｂ）である。
【符号の説明】
１２  コア領域
２０  冗長選択領域
２２  ポリシリコンワードストリップ
２８  コントロールポリシリコンストリップ
３２  フィールド酸化物
４２  フィールド酸化物ストリップ
４８  半導体基板
５２  フォトレジスト
６４  自然酸化物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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