(57)【特許請求の範囲】
【請求項１】
相互平行に伸びて反復的に形成された多数の活性領域及び素子分離領域と、
前記活性領域の延伸方向に直交しながら反復的に配列された多数の第１ゲート電極と、
前記活性領域に、前記第１ゲート電極及び前記素子分離領域に自己整列的にイオン注入されて形成されたソース／ドレインと、
前記多数の第１ゲート電極間に位置し、前記第１ゲート電極と平行に伸びる多数の第２ゲート電極と、
前記第１ゲート電極と前記ソース／ドレインと前記ソース／ドレイン間に挟まれたチャネルとから構成される多数の第１セルトランジスタと、
前記第２ゲート電極をゲート電極とし、列を異にする前記活性領域に相対して形成された前記ソース／ドレインを共有のソース／ドレインとし、前記共有のソース／ドレイン間に挟まれた前記素子分離領域をチャネルとする多数の第２セルトランジスタとを具備し、
前記多数の第１セルトランジスタのうち、所与のプログラムにより選択された特定の第１セルトランジスタとその余の第１セルトランジスタとのスレショルド電圧が異なるレベルであり、
前記多数の第２セルトランジスタのうち、所与のプログラムにより選択された特定の第２セルトランジスタとその余の第２セルトランジスタとのスレショルド電圧が異なるレベルであることを特徴とする半導体メモリ装置。
【請求項２】
ビットラインに接続され空乏型及び増大型の一方よりなる第１ストリング選択トランジスタと、
前記第１ストリング選択トランジスタに直列に接続され空乏型及び増大型の他方よりなる第２ストリング選択トランジスタと、
前記第２ストリング選択トランジスタに直列に接続された多数の第１セルトランジスタと、
前記第１又は第２ストリング選択トランジスタと同一の構成をなし、前記多数の第１セルトランジスタと接地線との間に直列に接続された第３ストリング選択トランジスタと、
前記第１及び第２ストリング選択トランジスタと前記多数の第１セルトランジスタと前記第３ストリング選択トランジスタとによりそれぞれ構成され、素子分離領域を介して互いに平行に伸びる第１及び第２ストリングであって、共通のビットラインに接続されるとともに、互いに異なる接地線に接続され、かつ、前記第１ないし第３ストリング選択トランジスタの空乏型及び増大型が互いに逆に設定された第１及び第２ストリングと、
前記第１及び第２ストリング間に並列に設置された多数の第２セルトランジスタとを具備し、
前記第１セルトランジスタは、前記第１及び第２ストリングの延伸方向に直交して伸びる第１ゲート電極と、前記第１ゲート電極を挟む活性領域に相対して形成されたソース／ドレインと、前記ソース／ドレイン間に挟まれた活性領域のチャネルとから構成され、
前記第２セルトランジスタは、前記第１ゲート電極間に位置し、前記第１ゲート電極と平行に伸びる第２ゲート電極をゲート電極とし、前記第１ストリングの第１セルトランジスタのソース／ドレインと前記第１セルトランジスタに前記素子分離領域を介して隣接する前記第２ストリングの第１セルトランジスタのソース／ドレインとを共有のソース／ドレインとし、前記共有のソース／ドレイン間に挟まれた前記素子分離領域をチャネルとして構成され、
前記多数の第１セルトランジスタのうち、所与のプログラムにより選択された特定の第１セルトランジスタとその余の第１セルトランジスタとのスレショルド電圧が異なるレベルであり、
前記多数の第２セルトランジスタのうち、所与のプログラムにより選択された特定の第２セルトランジスタとその余の第２セルトランジスタとのスレショルド電圧が異なるレベルであることを特徴とする読取り専用メモリ装置。
【請求項３】
前記増大型ストリング選択トランジスタのスレショルド電圧は０．５〜２．０Ｖであることを特徴とする請求項２に記載の読取り専用メモリ装置。
【請求項４】
前記多数の第１セルトランジスタで“オン”されるセルトランジスタのスレショルド電圧は０〜−１０Ｖであることを特徴とする請求項２に記載の読取り専用メモリ装置。
【請求項５】
前記多数の第１セルトランジスタで“オフ”されるセルトランジスタのスレショルド電圧は０．５〜（Ｖｃｃ−１）Ｖであることを特徴とする請求項２に記載の読取り専用メモリ装置。
【請求項６】
前記多数の第２セルトランジスタで“オン”されるセルトランジスタのスレショルド電圧は０．５〜（Ｖｃｃ−１）Ｖであることを特徴とする請求項２に記載の読取り専用メモリ装置。
【請求項７】
前記多数の第２セルトランジスタで“オフ”されるセルトランジスタのスレショルド電圧はＶｃｃ〜（Ｖｃｃ＋１０）Ｖであることを特徴とする請求項２に記載の読取り専用メモリ装置。
【請求項８】
請求項１に記載の半導体メモリ装置の製造方法であって、
半導体基板上に素子分離膜を形成して前記素子分離領域及び相互平行に伸びる多数の前記活性領域を決める段階と、
前記活性領域上に第１ゲート誘電膜を形成した後、前記活性領域に前記多数の第１セルトランジスタを空乏型に初期化させるために第１導電型のイオン注入を行う段階と、
前記活性領域上に前記第１ゲート誘電膜を介して該上部が第１絶縁層よりキャッピングされた前記多数の第１ゲート電極を前記活性領域の延伸方向に直交して形成する段階と、
前記活性領域に、前記第１ゲート電極及び前記素子分離膜に自己整列的にソース／ドレイン領域を形成する段階と、
前記第１セルトランジスタをプログラミングするため、前記多数の第１セルトランジスタのうち、所与のプログラムにより選択された特定の第１セルトランジスタの前記第１ゲート電極下のチャネル領域に、第２導電型のイオン注入を行う段階と、
前記第２セルトランジスタをプログラミングするため、前記多数の第２セルトランジスタのうち、所与のプログラムにより選択された特定の第２セルトランジスタのチャネルが形成される領域であって、前記多数の第１ゲート電極間に挟まれた前記素子分離領域に、第１導電型のイオン注入を行う段階と、
前記多数の第１ゲート電極間に位置し、前記第１ゲート電極と平行に伸びる前記多数の第２ゲート電極を形成して、前記第２ゲート電極をゲート電極とし、列を異にする前記活性領域に相対して形成された前記ソース／ドレインを共有のソース／ドレインとし、前記共有のソース／ドレイン間に挟まれた前記素子分離領域をチャネルとする前記多数の第２セルトランジスタを形成する段階とを具備することを特徴とする半導体メモリ装置の製造方法。
【請求項９】
前記第２ゲート電極を不純物のドーピングされた多結晶シリコン又は金属ポリサイドより形成することを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項１０】
前記第１ゲート電極を金属ポリサイドより形成し、前記第２ゲート電極を不純物のドーピングされた多結晶シリコンより形成することを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項１１】
前記金属ポリサイドの金属はタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びモリブデン（Ｍｏ）からなる高融点金属群から選ばれたいずれか一つであることを特徴とする請求項９に記載の半導体メモリ装置の製造方法。
【請求項１２】
前記金属ポリサイドの金属はタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びモリブデン（Ｍｏ）からなる高融点金属群から選ばれたいずれか一つであることを特徴とする請求項１０に記載の半導体メモリ装置の製造方法。
【請求項１３】
前記第２セルトランジスタをプログラミングする段階は、
リソグラフィー工程により前記第２セルトランジスタのチャネルが形成される領域であって、前記第１ゲート電極間の素子分離領域における前記素子分離膜を取り除く段階と、
前記素子分離膜を取り除いた前記素子分離領域に第１導電型のイオン注入を施す段階とよりなることを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項１４】
前記素子分離膜を乾式食刻工程で取り除くことを特徴とする請求項１３に記載の半導体メモリ装置の製造方法。
【請求項１５】
前記第２セルトランジスタをプログラミングする段階は、
前記第２セルトランジスタのチャネルが形成される領域であって、前記第１ゲート電極間の素子分離領域における前記素子分離膜を貫通させて第１導電型のイオン注入を施す段階よりなることを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項１６】
前記ソース／ドレインを形成する段階は、
前記第１ゲート電極の形成された結果物の全面にＬＤＤイオン注入を施す段階と、
前記第１ゲート電極の側壁に第２絶縁層よりなるスペーサを形成する段階と、
前記スペーサをイオン注入マスクとして用いてソース／ドレインイオン注入を施す段階とよりなることを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項１７】
前記スペーサを形成する段階において、前記第１ゲート電極の上部に前記第１絶縁層及び前記第２絶縁層の少なくともいずれかを残すことを特徴とする請求項１６に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びその製造方法に係り、さらに詳細には集積度を向上させ、且つ高速動作及び優れた収率特性を確保できる読取り専用メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化のためにはメモリセルの面積の縮小が不可欠であり、これを達成するために様々な研究が行われている。
不揮発性メモリ装置、特にフラッシュメモリやマスクＲＯＭに用いられるＮＡＮＤ型セルは一つのビットラインコンタクトに多数のセルが直列に連結された二つのストリングが対向して反復的に配列された構造よりなる。
【０００３】
図１及び図２はかかる従来の単一ＮＡＮＤ型のマスクＲＯＭのレイアウト図及び等価回路図である。ここで、参照符号１はトランジスタのソース／ドレインとして用いられるＮ+ 活性領域、２は空乏型チャネルを有するようにイオン注入された領域、３はトランジスタのゲート電極及びチップの内部の連結手段に用いられる導電層、４は前記活性領域と金属層又は前記導電層と金属層とを電気的に連結するためのコンタクト、そして５は連結手段に用いられる金属層を示す。さらに、ＳＳＬ１及びＳＳＬ２はそれぞれ、第１及び第２ストリング選択トランジスタのゲート電極を示し、ＷＬ１、．．．、Ｗn-1 、ＷＬn はワードラインを示す。この際、前記ゲート電極及び導電層は単層の多結晶シリコン又は金属ポリサイドよりなる。
【０００４】
図１及び図２を参照すれば、ビットラインＢ／Ｌと接地線との間にセルトランジスタの長さと同一な第１及び第２ストリング選択トランジスタと８個、１６個、３２個などの多数のセルトランジスタが直列に連結されて一つのストリングを成しており、１／２個のビットラインコンタクトに二つのストリングが並列に連結されてメモリセルアレイの基本単位を成している。ここで、一つのストリング内の二つのストリング選択トランジスタにおいて一つは増大型チャネルを有するＮＭＯＳトランジスタ（参照符号Ｅ参照）であり、もう一つは空乏型ＮＭＯＳトランジスタ（参照符号Ｄ参照）である。
【０００５】
前記した単一ＮＡＮＤ型マスクＲＯＭの動作原理を調べてみれば、選択されたビットライン（Ｂ／Ｌ）に１Ｖ〜Ｖｃｃ程度の読取り電圧を印加し、選択された増大型ストリング選択トランジスタ（Ｅ）のゲート電極にＶｃｃを、選択されたストリングの空乏型ストリング選択トランジスタ（Ｄ）のゲート電極に０Ｖを印加する。その後、選択されたストリングを構成するセルトランジスタ中選択されたワードラインに０Ｖを、選択されないワードラインにＶｃｃを印加すれば、選択されたトランジスタが増大型の場合はビットラインに印加された電圧が接地線に放電されることが遮られ、空乏型の場合は接地線に読取り電圧が放電されることにより“オフ”と“オン”が感知される。
【０００６】
前記した単一ＮＡＮＤ型マスクＲＯＭはセルトランジスタが直列に連結されることにより集積度が上げられ、製造工程が単純なので低コストとなる長所がある。このような単一ＮＡＮＤ型マスクＲＯＭの集積度をさらに増加させたものが二重ＮＡＮＤ型マスクＲＯＭであって、図３及び図４に該レイアウト図及び等価回路図が示してある。
【０００７】
図３及び図４を参照すれば、二重ＮＡＮＤ型マスクＲＯＭは第１ゲート電極を有するセルトランジスタのＮ+ ソース／ドレイン領域にＮ+ ソース／ドレインを形成せずに第２ゲート電極を形成することにより同一のデザインルールの使用時単一ＮＡＮＤ型マスクＲＯＭに比し集積度が２倍に増加する。この際、前記第２ゲート電極は第１ゲート電極間に位置しながら前記第１ゲート電極に部分的にオーバーラップされる。このような二重ＮＡＮＤ型マスクＲＯＭの動作原理は前記した単一ＮＡＮＤ型マスクＲＯＭに類似している。
【０００８】
しかしながら、前記二重ＮＡＮＤ型マスクＲＯＭは次のような問題点を抱えている。
第一、セルトランジスタ数の増加によりチャネル抵抗が増加し、第１ゲート電極と第２ゲート電極との間のオーバーラップマージンの問題が生じ、Ｎ+ ソース／ドレインにイオン注入を行わないので電位障壁によりビットラインから接地線に放電されるセル電流が減って動作速度が制限される。
【０００９】
第二、最小デザインルールを使用するセルトランジスタのゲート電極を形成する時、第１ゲート電極はライン／スペース比率に起因する要素によりミスアラインマージンを確保し難く、これを勘案して設計すればセルの集積度は単一ＮＡＮＤ型マスクＲＯＭに比しあまり増加しない。
第三、最小デザインルールのセルトランジスタのゲート電極を形成した後、イオン注入により空乏型モードから増大型モードにプログラミングする時、ミスアラインマージン及び工程マージンの確保のために第１ゲート電極の形成前又は後プログラミングする段階と第２ゲート電極の形成前又は後プログラミングする段階とに分けて行われるべきである。この際、第１ゲート電極を有するセルトランジスタをプログラミングする時前記第１ゲート電極のエッジで第２ゲート電極を有するセルトランジスタのチャネルが露出されるので、イオン注入干渉現象が発生して均一性及びセル電流が低下される。
【００１０】
第四、第１ゲート電極の形成により第２ゲート電極のチャネルの長さが自己整列されて決定されるので、第１ゲート電極が長くなると第２ゲート電極のチャネルが短くなる。従って、メモリセルアレイ内で第１ゲート電極と第２ゲート電極を用いるセルトランジスタの特性が変わり、工程マージンが減る。
第五、最小デザインルールでセルのパンチマージンを確保するために第１ゲート電極と第２ゲート電極とを絶縁するための層間誘電膜をできるだけ薄く形成する時層間キャパシタンスによるワードラインの遅れ及び漏れ電流が発生する。
【００１１】
一方、日本のシャープ株式会社はＮＯＲ型フラットセル構造を有するマスクＲＯＭを提案した。図５及び図６に該レイアウト図及び等価回路図を示す（参照文献：日本特願平２−２８５５９４号）。
図５及び図６を参照すれば、参照符号５１はセルトランジスタのソース／ドレインとして用いられる埋没拡散層、５２はセルトランジスタのチャネル領域、５３は前記埋没拡散層と垂直に配置されるワードライン、５４はバンク選択器を示す。前記したＮＯＲ型フラットセルは大抵のセルアレイが活性領域であり、各セルがビットラインと接地線との間に並列に連結される通常的なＮＯＲ型セルの特徴をそのまま具備しながらセルの集積度を上げた構造である。前記埋没拡散層５１は縦方向に配列された多数のセルトランジスタのソース／ドレインをソース（Ｓ）はソース（Ｓ）と、ドレイン（Ｄ）はドレイン（Ｄ）と電気的に連結し、これら埋没拡散層５１の上下部にバンク選択器５４を配置することによりセルトランジスタが選択され、よって該選択されたセルトランジスタのソース／ドレインが選択される。前記ＮＯＲ型フラット構造のマスクＲＯＭは列に沿って展開されるマトリックスであり、メモリセルアレイの各列で分割される破線Ｂm2i-1 、Ｂm2i 、Ｂm2i+1 、．．．で示されるバンクを有する。ここで、参照番号Ｂm 、Ｂi はバンクＢがｍ列目とｉ列目上に位置することを意味する。バンクの一セットは例えば、バンクＢm2i-1 とＢm2i の奇数バンクと偶数バンクとより構成される。サブビットラインＳＢm2i-2 、ＳＢm2i-1 、ＳＢm2i 、ＳＢm2i+1 、．．．は行方向に位置する隣接バンク間に配置され、各サブビットラインＳＢは隣接バンクＢの各メモリセルＭ（ＭＯＳＦＥＴより構成されワードラインＷＬ1 、．．．、ＷＬn により選択される）に接続される。サブビットラインＳＢm2i の上部と下部はノードＸＯmiとＸＥmiでメインビットラインＭＢに接続される。バンクの他のセットにリンクされる三つのサブビットラインも同一な方法で各セットに隣接したメインビットラインに接続される。サブビットラインＳＢとノードＸＯとＸＥは埋没拡散層、ワードラインＷＬ、多結晶シリコン層のバンク選択線ＢＯ及びＢＥ、そして金属層のメインビットラインＭＢより構成される。全てのメモリセルは行に沿って相互隣接するサブビットライン間のワードラインＷＬ下に形成される。バンク選択器ＭＯＳＦＥＴ  ＱＯとＱＥはノードＸＯとＸＥの換算部分とサブビットラインＳＢとの間にそれぞれ形成され、埋没拡散層と金属層（メインビットラインＭＢ）は各ノードＸＯとＸＥ上のコンタクトホールを通じて接続される。
【００１２】
前記ＮＯＲ型フラットセル構造を有するマスクＲＯＭの動作原理を調べてみると、選択されたビットラインに一定電圧を印加し、隣接したビットライン（又は接地線）に０Ｖ、選択されたバンク選択器にＶｃｃ、選択されない選択器に０Ｖ、選択されたワードラインにＶｃｃ、そして選択されないワード線に０Ｖを印加する。この際、“オン”されるセルトランジスタのスレショルド電圧は（Threshold voltage:以下、Ｖｔｈと称する）はＶｃｃより低く、“オフ”されるセルトランジスタのＶｔｈはＶｃｃより高くなければならない。
【００１３】
前記したＮＯＲ型フラットセル構造のマスクＲＯＭはＮＡＮＤ型マスクＲＯＭに比しビットラインから接地線に流れるセル電流が高いという長所がある。しかしながら、セル電流が高いにも係わらず大面積の埋没拡散層によりＮＡＮＤ型マスクＲＯＭに比しセルの集積度が低い。さらに、選択されたワードラインがＶｃｃである時選択されないビットラインの“オン”セルがターンオンされながら生じる大きいビットラインローディングキャパシタンスにより動作速度が遅くなる。
【００１４】
【発明が解決しようとする課題】
従って、本発明の目的は前記した従来のＮＡＮＤ型マスクＲＯＭ及びＮＯＲ型マスクＲＯＭの問題を解決するためのものであり、高速動作と優れた収率特性が確保できる半導体メモリ装置を提供するにある。
本発明の他の目的は前記半導体メモリ装置を製造するに適した半導体メモリ装置の製造方法を提供するにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するために本発明による半導体メモリ装置は、相互平行に伸びて反復的に形成された多数の活性領域及び素子分離領域と、前記活性領域の延伸方向に直交しながら反復的に配列された多数の第１ゲート電極と、前記活性領域に、前記第１ゲート電極及び前記素子分離領域に自己整列的にイオン注入されて形成されたソース／ドレインと、前記多数の第１ゲート電極間に位置し、前記第１ゲート電極と平行に伸びる多数の第２ゲート電極と、前記第１ゲート電極と前記ソース／ドレインと前記ソース／ドレイン間に挟まれたチャネルとから構成される多数の第１セルトランジスタと、前記第２ゲート電極をゲート電極とし、列を異にする前記活性領域に相対して形成された前記ソース／ドレインを共有のソース／ドレインとし、前記共有のソース／ドレイン間に挟まれた前記素子分離領域をチャネルとする多数の第２セルトランジスタとを具備し、前記多数の第１セルトランジスタのうち、所与のプログラムにより選択された特定の第１セルトランジスタとその余の第１セルトランジスタとのスレショルド電圧が異なるレベルであり、前記多数の第２セルトランジスタのうち、所与のプログラムにより選択された特定の第２セルトランジスタとその余の第２セルトランジスタとのスレショルド電圧が異なるレベルであることを特徴とする。
【００１６】
さらに、前記目的を達成するために本発明による読取り専用メモリ装置は、ビットラインに接続され空乏型及び増大型の一方よりなる第１ストリング選択トランジスタと、前記第１ストリング選択トランジスタに直列に接続され空乏型及び増大型の他方よりなる第２ストリング選択トランジスタと、前記第２ストリング選択トランジスタに直列に接続された多数の第１セルトランジスタと、前記第１又は第２ストリング選択トランジスタと同一の構成をなし、前記多数の第１セルトランジスタと接地線との間に直列に接続された第３ストリング選択トランジスタと、前記第１及び第２ストリング選択トランジスタと前記多数の第１セルトランジスタと前記第３ストリング選択トランジスタとによりそれぞれ構成され、素子分離領域を介して互いに平行に伸びる第１及び第２ストリングであって、共通のビットラインに接続されるとともに、互いに異なる接地線に接続され、かつ、前記第１ないし第３ストリング選択トランジスタの空乏型及び増大型が互いに逆に設定された第１及び第２ストリングと、前記第１及び第２ストリング間に並列に設置された多数の第２セルトランジスタとを具備し、前記第１セルトランジスタは、前記第１及び第２ストリングの延伸方向に直交して伸びる第１ゲート電極と、前記第１ゲート電極を挟む活性領域に相対して形成されたソース／ドレインと、前記ソース／ドレイン間に挟まれた活性領域のチャネルとから構成され、前記第２セルトランジスタは、前記第１ゲート電極間に位置し、前記第１ゲート電極と平行に伸びる第２ゲート電極をゲート電極とし、前記第１ストリングの第１セルトランジスタのソース／ドレインと前記第１セルトランジスタに前記素子分離領域を介して隣接する前記第２ストリングの第１セルトランジスタのソース／ドレインとを共有のソース／ドレインとし、前記共有のソース／ドレイン間に挟まれた前記素子分離領域をチャネルとして構成され、前記多数の第１セルトランジスタのうち、所与のプログラムにより選択された特定の第１セルトランジスタとその余の第１セルトランジスタとのスレショルド電圧が異なるレベルであり、前記多数の第２セルトランジスタのうち、所与のプログラムにより選択された特定の第２セルトランジスタとその余の第２セルトランジスタとのスレショルド電圧が異なるレベルであることを特徴とする。
【００１７】
前記増大型ストリング選択トランジスタのＶｔｈは０．５〜２．０Ｖであることが好ましい。前記多数の第１セルトランジスタで“オン”されるセルトランジスタのＶｔｈは０〜−１０Ｖ、“オフ”されるセルトランジスタのＶｔｈは０．５〜（Ｖｃｃ−１）Ｖであることが好ましい。前記多数の第２セルトランジスタで“オン”されるセルトランジスタのＶｔｈは０．５〜（Ｖｃｃ−１）Ｖ、“オフ”されるセルトランジスタのＶｔｈはＶｃｃ〜（Ｖｃｃ＋１０）Ｖであることが好ましい。
【００１８】
前記他の目的を達成するために本発明による半導体メモリ装置の製造方法は、上記の半導体メモリ装置の製造方法であって、半導体基板上に素子分離膜を形成して前記素子分離領域及び相互平行に伸びる多数の前記活性領域を決める段階と、前記活性領域上に第１ゲート誘電膜を形成した後、前記活性領域に前記多数の第１セルトランジスタを空乏型に初期化させるために第１導電型のイオン注入を行う段階と、前記活性領域上に前記第１ゲート誘電膜を介して該上部が第１絶縁層よりキャッピングされた前記多数の第１ゲート電極を前記活性領域の延伸方向に直交して形成する段階と、前記活性領域に、前記第１ゲート電極及び前記素子分離膜に自己整列的にソース／ドレイン領域を形成する段階と、前記第１セルトランジスタをプログラミングするため、前記多数の第１セルトランジスタのうち、所与のプログラムにより選択された特定の第１セルトランジスタの前記第１ゲート電極下のチャネル領域に、第２導電型のイオン注入を行う段階と、前記第２セルトランジスタをプログラミングするため、前記多数の第２セルトランジスタのうち、所与のプログラムにより選択された特定の第２セルトランジスタのチャネルが形成される領域であって、前記多数の第１ゲート電極間に挟まれた前記素子分離領域に、第１導電型のイオン注入を行う段階と、前記多数の第１ゲート電極間に位置し、前記第１ゲート電極と平行に伸びる前記多数の第２ゲート電極を形成して、前記第２ゲート電極をゲート電極とし、列を異にする前記活性領域に相対して形成された前記ソース／ドレインを共有のソース／ドレインとし、前記共有のソース／ドレイン間に挟まれた前記素子分離領域をチャネルとする前記多数の第２セルトランジスタを形成する段階とを具備することを特徴とする。
【００１９】
前記第２ゲート電極を不純物のドーピングされた多結晶シリコン又は金属ポリサイドより形成することが好ましい。さらに、前記第１ゲート電極を金属ポリサイドより形成し、前記第２ゲート電極を不純物のドーピングされた多結晶シリコンより形成し得る。この際、前記金属ポリサイドの金属はタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）及びモリブデン（Ｍｏ）などの高融点金属を用いる。
【００２０】
本発明の好ましい一実施例によれば、前記第２セルトランジスタをプログラミングする段階は、リソグラフィー工程で前記第２セルトランジスタのチャネルの形成される領域であって、前記第１ゲート電極間の素子分離領域における前記素子分離膜を取り除く段階と、前記素子分離膜を取り除いた前記素子分離領域に第１導電型のイオン注入を施す段階とよりなる。この際、前記素子分離膜は乾式食刻工程で取り除くことが好ましい。
【００２１】
本発明の好ましい他の実施例によれば、前記第２セルトランジスタをプログラミングする段階は、前記第２セルトランジスタのチャネルが形成される領域であって、前記第１ゲート電極間の素子分離領域における前記素子分離膜を貫通させて第１導電型のイオン注入を施す段階よりなる。
前記ソース／ドレインを形成する段階は、前記第１ゲート電極の形成された結果物の全面にＬＤＤイオン注入を施す段階と、前記第１ゲート電極の側壁に第２絶縁層よりなるスペーサを形成する段階と、前記スペーサと第１ゲート電極をイオン注入マスクとして用いてソース／ドレインイオン注入を施す段階とよりなる。前記スペーサを形成する段階において、前記第１ゲート電極の上部に前記第１絶縁層及び前記第２絶縁層の少なくともいずれかを残す。
【００２２】
【発明の実施の形態】
以下添付した図面に基づき本発明を詳細に説明する。
図７及び図８は本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭ（以下、本発明によるマスクＲＯＭをＮＡＮＤ−ＮＯＲ型マスクＲＯＭと称する）のレイアウト図及び等価回路図である。
【００２３】
図７及び図８を参照すれば、参照符号７１はトランジスタのソース／ドレインとして用いられるＮ+ 活性領域を示す。参照符号７２、７３、７４は第１、第２及び第３ストリング選択ライン（ＳＳ１、ＳＳ２、ＳＳ３）であり、増大型チャネル（Ｅ）と空乏型チャネル（Ｄ）とがずれて配置され、上部に二本のライン、下部に一本のラインより構成されるか、又は上部に一本のライン、下部に二本のラインより構成される。参照符号７５はビットラインとして用いられる金属層であり、７６は接地線として用いられる金属層、７７は前記した金属層とＮ+ 活性領域を電気的に接続するためのコンタクトである。参照符号７８は第１セルトランジスタの垂直チャネルワードライン（ＶＷＬ）、即ち１、２、３、．．．、ｎ−１、ｎ個が配置されており、多結晶シリコン又は金属ポリサイドより形成される第１ゲート電極である（ここで、ｎは８、１６、３２などである）。参照符号７９は第２セルトランジスタの水平チャネルワードライン（ＨＷＬ）、即ち前記垂直チャネルワードライン（ＶＷＬ）の個数ほど多結晶シリコンまたは金属ポリサイドより形成される第２ゲート電極である。参照符号８０及び８１は第１ゲート電極（ＶＷＬ）と第２ゲート電極（ＨＷＬ）より形成される第１及び第２セルトランジスタのチャネル領域をそれぞれ示す。
【００２４】
図１及び図２に示された従来の単一ＮＡＮＤ型マスクＲＯＭと比較する時、本発明のＮＡＮＤ−ＮＯＲ型マスクＲＯＭは接地線が各ストリングに対して互いビットライン単位に分離されており、ストリング方向に展開される第１ゲート電極（ＶＷＬ）を用いる第１セルトランジスタ以外に前記第１セルトランジスタのＮ+ ソース／ドレイン領域を共有しながら第２ゲート電極（ＨＷＬ）を使用するさらに他の第２セルトランジスタがストリングとストリングとの間の素子分離領域に形成される。
【００２５】
図３及び図４に示された従来の二重ＮＡＮＤ型マスクＲＯＭと比較する時、本発明のＮＡＮＤ−ＮＯＲ型マスクＲＯＭはストリング方向、即ち縦方向の第１ゲート電極（ＶＷＬ）を用いる第１セルトランジスタのＮ+ ソース／ドレイン領域が第２ゲート電極（ＨＷＬ）の下部に位置し、第２ゲート電極（ＨＷＬ）を用いる第２セルトランジスタのチャネル領域８１はストリングとストリングとの間に水平方向に反復的な配列を有する。
【００２６】
図９及び図１０は本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭのセル構造のレイアウト図及び等価回路図である。
図９及び図１０を参照すれば、本発明のＮＡＮＤ−ＮＯＲ型マスクＲＯＭのセル構造は、第１ゲート電極、即ち第１ワードラインＶＷＬ１、ＶＷＬ２、．．．ＶＷＬn により縦方向に展開される第１セルトランジスタと、前記第１ゲート電極とＮ+ 活性領域により自己整列的に形成される前記第１セルトランジスタのＮ+ ソース／ドレイン領域を共有する第２ゲート電極、即ち第２ワードラインＨＷＬ１、ＨＷＬ２、．．．ＨＷＬｎにより横方向に展開される第２セルトランジスタより構成される。ここで、前記ＶＷＬ１、ＶＷＬ２、．．．ＶＷＬｎにより垂直方向に形成される第１セルトランジスタの“オン”セルは空乏型ＮＭＯＳトランジスタ（参照符号Ｄ参照）であり、“オフ”セルはＶｔｈが０．５〜２．０Ｖ程度の増大型ＮＭＯＳトランジスタ（参照番号Ｂ参照）である。前記増大型ＮＭＯＳトランジスタＢはボロンイオン注入でプログラミングされる。そして、ＨＷＬ１、ＨＷＬ２、．．．、ＨＷＬｎにより水平方向に形成される第２セルトランジスタの“オン”セルは燐（Ｐ）又は砒素（Ａｓ）イオン注入でプログラミングされ、そのＶｔｈが０．５Ｖ〜（Ｖｃｃ−１）Ｖであり（参照符号Ｐ参照）、“オフ”セルはフィールドトランジスタであり該Ｖｔｈは（Ｖｃｃ＋１）Ｖ以上（参照符号Ｆ参照）である。
【００２７】
本発明のＮＡＮＤ−ＮＯＲ型マスクＲＯＭの動作原理は図１及び図２に示された単一ＮＡＮＤ型マスクＲＯＭの動作と図５及び図６に示されたＮＯＲ型フラットセル構造のマスクＲＯＭの動作とが重畳された形態であり、前記図７及び図８を参照して詳細に調べてみれば、選択されたビットラインに１Ｖ〜Ｖｃｃの電圧が印加され、隣接した接地線に０Ｖが印加される。選択されるワードラインが垂直チャネルワード線ＶＷＬ１、ＶＷＬ２、．．．ＶＷＬｎの場合、第３ストリング選択ライン（ＳＳＬ３）にＶｃｃが印加され、第１及び第２ストリング選択ライン（ＳＳＬ１、ＳＳＬ２）には選択されるストリングに応じて０Ｖ又はＶｃｃが印加され、選択されるワードライン（ＶＷＬ）に０Ｖ、選択されないワードライン（ＶＷＬ）にはＶｃｃ、そしてその他の全ての水平チャネルワードラインＨＷＬ１、ＨＷＬ２、．．．、ＨＷＬｎには０Ｖが印加される。従って、選択される垂直チャネルワードライン（ＶＷＬ）が０Ｖなら、セルトランジスタの形態によりビットラインから接地線に放電される電流を感知して“オン”、“オフ”を読み取る。反面、選択されるワードラインが水平チャネルワードラインＨＷＬ１、ＨＷＬ２、．．．、ＨＷＬｎなら、第２ストリング選択ライン（ＳＳＬ２）にＶｃｃが印加され、第１及び第３ストリング選択ライン（ＳＳＬ１、ＳＳＬ３）には選択されるバンクにより０Ｖ又はＶｃｃが順に印加され、選択されるワードライン（ＨＷＬ）にＶｃｃ、選択されない（ＨＷＬ）に０Ｖ、そしてその他の全ての垂直チャネルワードラインＶＷＬ１、ＶＷＬ２、．．．、ＶＷＬｎにはＶｃｃが印加されることにより、ビットラインから接地線に流れる電流が感知される。
【００２８】
図１１及び図１２は本発明の他の実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭのレイアウト図及び等価回路図である。
図１１及び図１２は、前記図７及び図８に示された構造に第４ストリング選択ライン（ＳＳＬ４）を付け加えた構造である。前記第４ストリング選択ラインＳＳＬ４は前記した動作原理で垂直チャネルワードライン（ＶＷＬ）又は水平チャネルワードライン（ＨＷＬ）を選択する時ビットラインと接地線とのコーディングを同一にする。垂直チャネルワードライン（ＶＷＬ）を選択する時前記第４ストリング選択ライン（ＳＳＬ４）にはＶｃｃが印加され、水平チャネルワードライン（ＨＷＬ）を選択する時は０Ｖが印加される。前記第４ストリング選択ライン（ＳＳＬ４）は第２ゲート電極を構成する多結晶シリコン又は金属ポリサイドより形成される。
【００２９】
図１３及び図１４はそれぞれ、従来の二重ＮＡＮＤ型マスクＲＯＭ及び本発明のＮＡＮＤ−ＮＯＲ型マスクＲＯＭにおけるセル電流の経路を示す概略図であ。
図１３及び図１４を参照すれば、ｎ＝１６なら、従来の二重ＮＡＮＤ型マスクＲＯＭでは３２個のセルトランジスタが直列に連結されている反面、本発明のＮＡＮＤ−ＮＯＲ型マスクＲＯＭでは１７個のセルトランジスタが直列に連結される。即ち、従来の二重ＮＡＮＤ型マスクＲＯＭによれば、
ストリング（Ｒ）＝３２×単位セル（Ｒ）
により計算されるが、本発明のＮＡＮＤ−ＮＯＲ型マスクＲＯＭによれば、
ストリング（Ｒ）＝１７×単位セル（Ｒ）
により計算される。従って、本発明のＮＡＮＤ−ＮＯＲ型マスクＲＯＭが二重ＮＡＮＤ型マスクＲＯＭに比しセル集積度を増加させ得ることが判る。
【００３０】
図１５は本発明によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭのセル構造及び各部位別垂直構造を示す断面図である。ここで、断面Ａは第１ゲート電極１０６の垂直チャネルワードライン（ＶＷＬ）と、第１セルトランジスタのチャネル幅を示し、断面Ｂは前記第１セルトランジスタのチャネル長さであり空乏型及び増大型でデータがプログラミングされる。断面Ｃは第２ゲート電極１１４の水平チャネルワードライン（ＨＷＬ）と第２セルトランジスタの長さを示し、断面Ｄは前記第２セルトランジスタの幅であり、素子分離膜を取り除き該下部の高いボロン（Ｂ+）の濃度を相殺するための燐（Ｐｈ+）不純物をイオン注入することによりデータがプログラミングされる。参照符号１００は半導体基板、１０２は素子分離膜、１０４は第１ゲート誘電膜、１０６は第１ゲート電極、１０８は第１絶縁層、１１０はスペーサ、１１２は第２ゲート誘電膜、そして１１４は第２ゲート電極を示す。さらに、“ＤＥＰ”はセルトランジスタを空乏型に初期化させるためにイオン注入された領域を示し、“Ｂ+ＰＧＭ”は第１セルトランジスタでボロンイオン注入でプログラミングされた領域を、そして“Ｐｈ+ ＰＧＭ”は第２セルトランジスタで燐イオン注入でプログラミングされた領域を示す。
【００３１】
図１６〜図２１のＡ〜Ｄは本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの製造方法を説明するための断面図である。ここで、各Ａ、Ｂ、Ｃ及びＤは前記図１５の断面Ａ、Ｂ、Ｃ及びＤによる。
図１６Ａ〜図１６Ｄは第１ゲート誘電膜１０４を形成する段階を示す。半導体基板１００に通常の素子分離工程で素子分離膜１０２を形成することにより、活性領域及び素子分離領域を区分する。この際、前記素子分離膜１０２を形成するための酸化工程の前に素子分離特性を強化させるために前記基板１００のような導電型の不純物をイオン注入して素子分離膜１０２の下部にチャネルストップ層１０１を形成し得る。次いで、前記素子分離膜１０２の形成された結果物の全面にｎ型不純物、例えば砒素（Ａｓ+ ）をイオン注入してセルトランジスタを空乏型に初期化させるための不純物領域１０３を形成した後、熱酸化工程で結果物上に第１ゲート誘電膜１０４を形成する。
【００３２】
図１７Ａ〜図１７Ｄは第１ゲート電極１０６を形成する段階を示す。前記第１ゲート誘電膜１０４の形成された結果物上に多結晶シリコン又は金属ポリサイドを堆積してゲート物質層を形成した後、その上にシリコン酸化物又／及びシリコン窒化物を堆積してゲート電極の形成時食刻マスクとして用いられる第１絶縁層１０８を形成する。次いで、写真食刻工程で前記第１絶縁層１０８をゲートパターンにパタニングした後、前記パタニングされた第１絶縁層１０８を食刻マスクとして該下部のゲート物質層を食刻することにより第１ゲート電極１０６を形成する。
【００３３】
図１８Ａ〜図１８Ｄはソース／ドレイン領域（Ｎ+ 、Ｐ+ ）を形成する段階を示す。前記第１ゲート電極１０６をイオン注入マスクとして用いてＬＤＤ(Lightly Doped Drain) イオン注入を行った後、結果物の全面にシリコン酸化物のような絶縁物質を堆積して第２絶縁層を形成する。次いで、前記第２絶縁層をエッチバックして第１ゲート電極１０６の側壁にスペーサ１１０を形成した後、前記第１ゲート電極１０６及びスペーサ１１０をイオン注入マスクとして用いてソース／ドレインイオン注入を行うことによりＮＭＯＳトランジスタにはＮ+ ソース／ドレイン領域を、ＰＭＯＳトランジスタにはＰ+ ソース／ドレイン領域をそれぞれ形成する。この際、前記スペーサ１１０を形成するための食刻工程時、第１ゲート電極１０６の上部に前記第１絶縁層１０８を残す。図１９Ａ〜図１９Ｄは第１セルトランジスタをプログラミングする段階を示す。リソグラフィー工程で前記図１６Ａ〜図１６Ｄで空乏型に初期化された（参照符号“ＤＥＰ”参照）第１セルトランジスタの特定セル部位だけを開口し、残り領域は第１フォトレジストパターン（ＰＲ）で覆う。次いで、前記第１フォトレジストパターン（ＰＲ）をイオン注入マスクとして用いてｐ型不純物、例えばボロンを高エネルギでイオン注入することにより前記第１セルトランジスタを増大型に変換させる（参照番号“Ｂ+ ＰＧＭ”参照）。
【００３４】
図２０Ａ〜図２０Ｄは第２セルトランジスタをプログラミングする段階を示す。前記第１フォトレジストパターンを取り除いた後、リソグラフィー工程で第２セルトランジスタのチャネルの形成される領域を開口し、残り領域は第２フォトレジストパターン（ＰＲ）で覆う。次いで、前記第２フォトレジストパターン（ＰＲ）を食刻マスクとして用いて第２セルトランジスタのチャネル領域の素子分離膜を取り除いた後、高濃度のｎ型不純物、例えば燐又は砒素をイオン注入（参照符号“Ｐｈ+ ＰＧＭ”参照）することにより、選択される水平チャネルワードライン（ＨＷＬ）にＶｃｃが印加される時第２セルトランジスタがターンオンされるようにＶＴＨを最適化させる。同時に、水平チャネルワードライン（ＨＷＬ）の“オン”セルがプログラミングされる。
【００３５】
図２１Ａ〜図２１Ｄは第２ゲート電極１１４を形成する段階を示す。前記第２フォトレジストパターンを取り除いた後、結果物上に熱的酸化工程で第２ゲート絶縁膜１１２を形成した後、その上に導電物質、例えば多結晶シリコン又は金属ポリサイドを堆積する。次いで、写真食刻工程で前記導電物質層をパタニングして第２ゲート電極１１４を形成する。
【００３６】
図２２Ａ〜Ｄ乃至図２３Ａ〜Ｄは本発明の他の実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの製造方法を説明するための断面図である。
図２２Ａ〜図２２Ｄを参照すれば、図１６〜図１９のＡ〜Ｄで説明した製造工程を同一に行った後、リソグラフィー工程で第２セルトランジスタのチャネルの形成される領域を開口し、残り領域は第２フォトレジストパターン（ＰＲ）で覆う。次いで、前記第１フォトレジストパターン（ＰＲ）をイオン注入マスクとして用いて第２セルトランジスタのチャネル領域に高濃度のｎ型不純物、例えば燐又は砒素をイオン注入（参照符号“Ｐｈ+ ＰＧＭ”参照）する。その結果、第２セルトランジスタのＶｔｈが最適化されると共にデータがプログラミングされる。
【００３７】
図２３Ａ〜図２３Ｄを参照すれば、前記第２フォトレジストパターンを取り除いた後、結果物上に熱的酸化工程で第２ゲート絶縁膜１１２を形成する。次いで、前記第２ゲート絶縁膜１１２上に多結晶シリコン又は金属ポリサイドよりなる第２ゲート電極１１４を形成する。
【００３８】
【発明の効果】
従って、前記したように本発明によれば、通常的な単一ＮＡＮＤ型セルに水平方向のチャネルを具備した第２ゲート電極を使用する他のセルトランジスタを形成することにより、同一デザインルールで単一ＮＡＮＤ型セルのセル電流と対等な電流を保ちながら二重ＮＡＮＤ型セルに比し高い集積度が得られる。さらに、優れたセルの均一性か確保でき、プログラミングのマージン確保が容易となる。さらに、第１ゲート電極と第２ゲート電極とを絶縁させるための層間誘電膜を厚くしてもある程度のパンチマージンの確保が可能なので、ワードラインローディングキャパシタンスを減らして高速動作を容易にし、且つ優れた収率特性が得られる。
【００３９】
さらに、従来の二重ＮＡＮＤ型セルの製造工程と比較してみれば、第２ゲート電極を有する第２セルトランジスタをプログラミングする時第１ゲート電極とのオーバーラップマージンの確保が可能となる。しかも、第１及び第２セルトランジスタのプログラミング時互いに投射範囲の差が大きいボロンと燐（又は砒素）をイオン注入し、それぞれのプログラミング時素子分離膜と第１ゲート電極によりプログラム層が相互重畳されても第１及び第２セルトランジスタの特性に影響を及ぼさないので十分な工程マージンが確保できる。
【００４０】
本発明は前記実施例に限定されず、多様な変形が本発明の技術的思想内で当分野の通常の知識を持つ者により可能なことは明白である。
【図面の簡単な説明】
【図１】従来の単一ＮＡＮＤ型マスクＲＯＭのレイアウト図及び等価回路図である。
【図２】従来の単一ＮＡＮＤ型マスクＲＯＭのレイアウト図及び等価回路図である。
【図３】従来の二重ＮＡＮＤ型マスクＲＯＭのレイアウト図及び等価回路図である。
【図４】従来の二重ＮＡＮＤ型マスクＲＯＭのレイアウト図及び等価回路図である。
【図５】従来のＮＯＲ型フラットセル構造を有するマスクＲＯＭのレイアウト図及び等価回路図である。
【図６】従来のＮＯＲ型フラットセル構造を有するマスクＲＯＭのレイアウト図及び等価回路図である。
【図７】本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭのレイアウト図である。
【図８】本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの等価回路図である。
【図９】本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭのセル構造のレイアウト図である。
【図１０】本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭのセル構造の等価回路図である。
【図１１】本発明の他の実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭのレイアウト図である。
【図１２】本発明の他の実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの等価回路図である。
【図１３】従来の二重ＮＡＮＤ型マスクＲＯＭにおけるセル電流の経路を示した概略図である。
【図１４】本発明のＮＡＮＤ−ＮＯＲ型マスクＲＯＭにおけるセル電流の経路を示した概略図である。
【図１５】本発明によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭのセル構造及び各部位別垂直構造を示す断面図である。
【図１６】（Ａ）〜（Ｄ）は本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの製造方法を説明するための断面図である。
【図１７】（Ａ）〜（Ｄ）は本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの製造方法を説明するための断面図である。
【図１８】（Ａ）〜（Ｄ）は本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの製造方法を説明するための断面図である。
【図１９】（Ａ）〜（Ｄ）は本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの製造方法を説明するための断面図である。
【図２０】（Ａ）〜（Ｄ）は本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの製造方法を説明するための断面図である。
【図２１】（Ａ）〜（Ｄ）は本発明の一実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの製造方法を説明するための断面図である。
【図２２】（Ａ）〜（Ｄ）は本発明の他の実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの製造方法を説明するための断面図である。
【図２３】（Ａ）〜（Ｄ）は本発明の他の実施例によるＮＡＮＤ−ＮＯＲ型マスクＲＯＭの製造方法を説明するための断面図である。
【符号の説明】
７８    第１ゲート電極
７９    第２ゲート電極
１００    半導体基板
１０２    素子分離膜
１０４    第１ゲート誘電膜
１０６    第１ゲート電極
１０８    第１絶縁層
１１０    スペーサ
１１２    第２ゲート誘電膜
１１４    第２ゲート電極
【図１】
0003911044.tif 000002
【図２】
0003911044.tif 000003
【図３】
0003911044.tif 000004
【図４】
0003911044.tif 000005
【図５】
0003911044.tif 000006
【図６】
0003911044.tif 000007
【図７】
0003911044.tif 000008
【図８】
0003911044.tif 000009
【図９】
0003911044.tif 000010
【図１０】
0003911044.tif 000011
【図１１】
0003911044.tif 000012
【図１２】
0003911044.tif 000013
【図１３】
0003911044.tif 000014
【図１４】
0003911044.tif 000015
【図１５】
0003911044.tif 000016
【図１６】
0003911044.tif 000017
【図１７】
0003911044.tif 000018
【図１８】
0003911044.tif 000019
【図１９】
0003911044.tif 000020
【図２０】
0003911044.tif 000021
【図２１】
0003911044.tif 000022
【図２２】
0003911044.tif 000023
【図２３】
0003911044.tif 000024