(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に位置し、前記半導体基板と同じ導電型の少なくとも１つの島状半導体層と、前記島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された制御ゲートとから構成される少なくとも1つのメモリセルを有する半導体記憶装置であって、前記電荷蓄積層の少なくとも１つが、前記島状半導体層の側壁に形成された窪みの内部に配置されてなり、前記メモリセルが、前記島状半導体層と前記半導体基板の境界部分又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により又は前記島状半導体層と前記半導体基板の境界部分又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と前記逆導電型の不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層とにより、前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置。
【請求項２】
さらに、前記メモリセルの少なくとも一方の端部に形成され、前記メモリセルに対して直列に配置されてなる前記メモリセルを選択するためのゲート電極を備えてなる請求項１に記載の半導体記憶装置。
【請求項３】
前記制御ゲートが前記電荷蓄積層の側壁の周囲の全部又は一部に形成されるとともに、前記ゲート電極が前記島状半導体層の側壁の一部又はその周囲を取り囲むように形成されてなる請求項２に記載の半導体記憶装置。
【請求項４】
前記制御ゲートが前記電荷蓄積層の側壁の周囲の全部又は一部に形成されるとともに、前記ゲート電極が前記島状半導体層の側壁に形成された窪みの内部にその一部を配置してなる請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記メモリセルが１つの前記島状半導体層に対して複数個形成され、前記複数のメモリセルの少なくとも1つが他のメモリセルから、前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と前記不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層とにより、電気的に絶縁されてなる請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記メモリセルが、前記逆導電型の不純物拡散層と、前記逆導電型の不純物拡散層と前記半導体基板又は前記島状半導体層との接合部に形成される空乏層とにより前記半導体基板から電気的に絶縁されてなる請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記メモリセルが１つの前記島状半導体層に対して複数個形成され、前記複数のメモリセルの少なくとも1つが他のメモリセルから、前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と、前記逆導電型の不純物拡散層と前記島状半導体層との接合部に形成される空乏層とにより、電気的に絶縁されてなる請求項６に記載の半導体記憶装置。
【請求項８】
前記島状半導体層と前記半導体基板の境界部分に形成された前記半導体基板と逆導電型の不純物拡散層が、少なくとも１つの前記メモリセルに対する共通配線である請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
前記メモリセルが１つの前記島状半導体層に対して複数個形成され、かつこれらメモリセルが直列に配列されてなる請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１０】
前記島状半導体層がマトリクス状に複数個配列され、前記島状半導体層に、前記メモリセルの電荷蓄積状態を読み出すための配線が形成され、かつ複数の前記制御ゲートが一方向に連続的に配置されて制御ゲート線を構成し、前記制御ゲート線と交差する方向の複数の前記配線が接続されてビット線を構成する請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１１】
前記ゲート電極に対向する前記島状半導体層が、前記半導体基板又は前記メモリセルから、前記島状半導体層と前記半導体基板の境界部分又は前記島状半導体層に形成された前記半導体基板と逆導電型の不純物拡散層により電気的に絶縁されてなる請求項２〜１０のいずれか１つに記載の半導体記憶装置。
【請求項１２】
前記メモリセルが１つの前記島状半導体層に対して複数個形成され、前記メモリセル同士のチャネル層が電気的に接続するように、前記電荷蓄積層に対し自己整合で前記島状半導体層の側壁の周囲の一部又は全部に、前記半導体基板と逆導電型の不純物拡散層が又は前記半導体基板と逆導電型の不純物拡散層と前記不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層が形成されてなる請求項１〜１０のいずれか1つに記載の半導体記憶装置。
【請求項１３】
前記ゲート電極に対向する前記島状半導体層に配置するチャネル層と前記メモリセルのチャネル層とが電気的に接続するように、前記電荷蓄積層及び前記ゲート電極に対し自己整合で前記島状半導体層の側壁の周囲の一部又は全部に、前記半導体基板と逆導電型の不純物拡散層が又は前記半導体基板と逆導電型の不純物拡散層と前記不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層が形成されてなる請求項２〜１０のいずれか１つに記載の半導体記憶装置。
【請求項１４】
前記メモリセルが１つの前記島状半導体層に対して複数個形成され、前記メモリセル同士のチャネル層が電気的に接続するように、前記制御ゲート同士が近接して配置されてなる請求項１〜１０のいずれか1つに記載の半導体記憶装置。
【請求項１５】
前記ゲート電極に対向する前記島状半導体層に配置するチャネル層と前記メモリセルのチャネル層とが電気的に接続するように、前記制御ゲートと前記ゲート電極とが近接して配置されてなる請求項２〜１０のいずれか1つに記載の半導体記憶装置。
【請求項１６】
前記メモリセルが１つの前記島状半導体層に対して複数個形成され、前記制御ゲート間に、さらに、前記メモリセル同士のチャネル層を電気的に接続するための電位を前記島状半導体層に対して印加する電極を有する請求項１〜１０のいずれか1つに記載の半導体記憶装置。
【請求項１７】
前記制御ゲートと前記ゲート電極との間に、さらに、前記ゲート電極に対向する前記島状半導体層内に配置するチャネル層と前記メモリセルのチャネル層とを電気的に接続するための電位を前記島状半導体層に対して印加する電極を有する請求項２〜１０のいずれか１つに記載の半導体記憶装置。
【請求項１８】
前記制御ゲートと前記ゲート電極とが同じ材料を含む請求項２〜１０のいずれか1つに記載の半導体記憶装置。
【請求項１９】
前記電荷蓄積層と前記ゲート電極とが同じ材料を含む請求項２〜１０のいずれか1つに記載の半導体記憶装置。
【請求項２０】
前記島状半導体層がマトリクス状に複数個配列され、前記島状半導体層の一方向の幅が、同方向に隣接する前記島状半導体層間の距離よりも大きい請求項１〜１９のいずれか1つに記載の半導体記憶装置。
【請求項２１】
前記島状半導体層がマトリクス状に複数個配列され、一方向における前記島状半導体層間の距離が、異なる方向における前記島状半導体層間の距離よりも小さい請求項１〜２０のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より詳細には、電荷蓄積層と制御ゲートを備えるメモリトランジスタを用いた半導体記憶装置に関する。
【０００２】
【従来技術】
ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートをもち、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のものが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。
【０００３】
例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子の注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層又は基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【０００４】
以上の動作において、電子注入と放出、すなわち書き込みと消去を効率よく行うためには、浮遊ゲートと制御ゲート及び基板との間の容量結合の関係が重要である。いいかえると、浮遊ゲート−制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
【０００５】
しかし、近年の半導体技術の進歩、特に微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化が急速に進んでいる。
【０００６】
したがってメモリセル面積が小さくて、しかも浮遊ゲート−制御ゲート間の容量をいかに大きく確保するかが重要な問題となっている。
【０００７】
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか又は浮遊ゲートと制御ゲートとの対向面積を大きくすることが必要である。
【０００８】
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。
【０００９】
ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
【００１０】
したがって十分な容量を確保するためには、浮遊ゲートと制御ゲートとのオーバラップ面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る上で障害となる。
【００１１】
これに対し、特許第２８７７４６２号公報に記載されているＥＥＰＲＯＭは、半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層の側壁を利用してメモリ・トランジスタが構成される。すなわちメモリ・トランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層、溝底部に形成された共通ソース拡散層及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層と制御ゲートとをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となる。また、制御ゲート線と交差する方向の複数のメモリ・トランジスタのドレイン拡散層に接続されたビット線が設けられる。上述したメモリ・トランジスタの電荷蓄積層と制御ゲートが柱状半導体層の下部に形成される。また、１トランジスタ／１セル構成では、メモリ・トランジスタが過消去の状態、すなわち、読出し電位が０Ｖであって、しきい値が負の状態になると、非選択でもセル電流が流れることになり不都合である。これを確実に防止するために、メモリ・トランジスタに直列に重ねて、柱状半導体層の上部にその周囲の少くとも一部を取り囲むようにゲート電極が形成された選択ゲート・トランジスタが設けられている。
【００１２】
これにより、従来例であるＥＥＰＲＯＭのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。
【００１３】
円柱状の柱状シリコン層２を有する従来のＥＥＰＲＯＭを、図１６９に示す。また、図１６８（ａ）及び（ｂ）は、それぞれ図１６９のＥＥＰＲＯＭのＡ−Ａ′及びＢ−Ｂ′断面図である。なお、図１６９では、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
【００１４】
このＥＥＰＲＯＭでは、ｐ型シリコン基板１を用い、この上に格子縞状の溝３により分離された複数の柱状ｐ-型シリコン層２がマトリクス配列され、これら各柱状シリコン層２がそれぞれメモリセル領域となっている。各シリコン層２の上面にドレイン拡散層１０が形成され、溝３の底部に共通ソース拡散層９が形成され、溝３の底部に所定厚みの酸化膜４が埋込み形成されている。また、柱状シリコン層２の周囲を取り囲むように、柱状シリコン層２の下部に、トンネル酸化膜５を介して浮遊ゲート６が形成され、さらにその外側に層間絶縁膜７を介して制御ゲート８が形成されて、メモリ・トランジスタが構成される。
【００１５】
ここで、制御ゲート８は、図１６９及び図１７０（ｂ）に示すように、一方向の複数のメモリセルについて連続的に配設されて、制御ゲート線すなわちワード線ＷＬ（WL1,WL2,…）となっている。そして柱状シリコン層２の上部には、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜３１を介してゲート電極３２が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極３２は、メモリセルの制御ゲート８と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
【００１６】
このように、メモリ・トランジスタ及び選択ゲート・トランジスタが、溝の内部に重ねられた状態で埋込み形成される。制御ゲート線は、その一端部をシリコン層表面にコンタクト部１４として残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部１５を残して、これらにそれぞれワード線ＷＬ及び制御ゲート線ＣＧとなるＡｌ配線１３、１６をコンタクトさせている。
【００１７】
溝３の底部には、メモリセルの共通ソース拡散層９が形成され、各柱状シリコン層２の上面には各メモリセル毎のドレイン拡散層１０が形成されている。このように形成されたメモリセルの基板上はＣＶＤ酸化膜１１により覆われ、これにコンタクト孔が開けられて、ワード線ＷＬと交差する方向のメモリセルのドレイン拡散層１０を共通接続するビット線ＢＬ（BL1,BL2,…）となるＡｌ配線１２が配設されている。
【００１８】
制御ゲート線のパターニングの際に、セルアレイの端部の柱状シリコン層位置にＰＥＰによるマスクを形成し、その表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部１４を残し、ここにビット線ＢＬと同時に形成されるＡｌ膜によってワード線となるＡｌ配線１３をコンタクトさせている。
【００１９】
上記のＥＥＰＲＯＭは、以下のように製造することができる。
【００２０】
まず、高不純物濃度のｐ型シリコン基板１に低不純物濃度のｐ-型シリコン層２をエピタキシャル成長させたウェハを用い、その表面にマスク層２１を堆積し、公知のＰＥＰ工程によりフォトレジスト・パターン２２を形成して、これを用いてマスク層２１をエッチングする（図１７１（ａ））。
【００２１】
次いで、マスク層２１を用いて、反応性イオンエッチング法によりシリコン層２をエッチングして、基板１に達する深さの格子縞状の溝３を形成する。これにより、シリコン層２は、柱状をなして複数の島に分離される。その後、ＣＶＤ法によりシリコン酸化膜２３を堆積し、これを異方性エッチングにより各柱状シリコン層２の側壁に残す。そしてｎ型不純物をイオン注入によって、各柱状シリコン層２の上面にそれぞれドレイン拡散層１０を形成し、溝底部には共通ソース拡散層９を形成する（図１７１（ｂ））。
【００２２】
その後、等方性エッチングにより各柱状シリコン層２の周囲のに酸化膜２３をエッチング除去した後、必要に応じて斜めイオン注入を利用して各シリコン層２の側壁にチャネルイオン注入を行う。チャネルイオン注入に代えて、ＣＶＤ法によりボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。
【００２３】
そして、ＣＶＤシリコン酸化膜４を堆積し、これを等方性エッチングによりエッチングして、溝３の底部に所定厚み埋め込む。その後、熱酸化によって各シリコン層２の周囲に例えば１０ｎｍ程度のトンネル酸化膜５を形成した後、第１層多結晶シリコン膜を堆積する。この第１層多結晶シリコン膜を異方性エッチングによりエッチングして、柱状シリコン層２の下部側壁に残して、シリコン層２を取り囲む形の浮遊ゲート５を形成する（図１７２（ｃ））。
【００２４】
次に、各柱状シリコン層２の周囲に形成された浮遊ゲート６の表面に層間絶縁膜７を形成する。この層間絶縁膜７は、例えば、ＯＮＯ膜とする。そして、第２層多結晶シリコン膜を堆積して異方性エッチングによりエッチングすることにより、やはり柱状シリコン層２の下部に制御ゲート８を形成する（図１７２（ｄ））。このとき、制御ゲート８は、柱状シリコン層２の間隔を、図１６９の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成される。そして不要な層間絶縁膜７及びその下のトンネル酸化膜２をエッチング除去した後、ＣＶＤシリコン酸化膜１１１を堆積し、これをエッチングして溝３の途中まで、すなわちメモリセルの浮遊ゲート７及び制御ゲート８が隠れるまで埋め込む（図１７３（ｅ））。
【００２５】
その後、露出した柱状シリコン層２の上部に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成し、第３層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてＭＯＳトランジスタのゲート電極３２を形成する（図１７３（ｆ））。このゲート電極３２も制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート８の場合に比べて難しい。なぜなら、メモリ・トランジスタ部は２層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって確実にゲート電極３２を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜についてはマスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しの技術を利用すればよい。
【００２６】
なお、制御ゲート線及び選択ゲート線はそれぞれ異なる端部において、柱状シリコン層上面にコンタクト部１４、１５が形成されるように、多結晶シリコン膜エッチングに際してマスクを形成しておく。
【００２７】
最後に、ＣＶＤシリコン酸化膜１１２を堆積して、必要なら平坦化処理を行った後、コンタクト孔を開けて、Ａｌの蒸着、パターニングにより、ビット線ＢＬとなるＡｌ配線１２、制御ゲート線ＣＧとなるＡｌ配線１３及びワード線ＷＬとなるＡｌ配線１６を同時に形成する（図１７５）。
【００２８】
この従来例のＥＥＰＲＯＭの１メモリセルの要部断面構造を平面構造に置き換えたものを図１７５（ａ）に示し、図１７５（ｂ）に、等価回路を示す。
【００２９】
図１７５（ａ）及び（ｂ）を用いて、このＥＥＰＲＯＭの動作を説明すれば、次の通りである。
【００３０】
まず、書込みにホットキャリア注入を利用する場合の書込みは、選択ワード線ＷＬに十分高い正電位を与え、選択制御ゲート線ＣＧ及び選択ビット線ＢＬに所定の正電位を与える。これにより選択ゲート・トランジスタＱｓを介して正電位をメモリ・トランジスタＱｃのドレインに伝達して、メモリ・トランジスタＱｃでチャネル電流を流して、ホットキャリア注入が行われ、そのメモリセルのしきい値が正方向に移動する。
【００３１】
消去は、選択制御ゲートＣＧを０Ｖとし、ワード線ＷＬ及びビット線ＢＬに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去の場合には、共通ソースに高い正電位を与えてソース側に電子を放出させることもできる。これにより、メモリセルのしきい値は負方向に移動する。
【００３２】
読出し動作は、ワード線ＷＬにより選択ゲート・トランジスタＱｓを開き、制御ゲート線ＣＧの読出し電位を与えて、電流の有無により“０”、“１”判別を行う。電子注入にＦＮトンネリングを利用する場合には、選択制御ゲート線ＣＧ及び選択ワード線ＷＬに高い正電位を与え、選択ビット線ＢＬを０Ｖとして、基板から浮遊ゲートに電子を注入する。
【００３３】
また、このＥＥＰＲＯＭでは、選択ゲート・トランジスタがあるため、過消去状態になっても誤動作しない。
【００３４】
ところで、この従来例のＥＥＰＲＯＭでは、図１７５（ａ）に示したように、選択ゲート・トランジスタＱｓとメモリ・トランジスタＱｃの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。したがって、図１７０（ａ）及び（ｂ）の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“Ｈ”レベル電位を伝達するために、この分離酸化膜厚が３０〜４０ｎｍ程度であることが必要になる。
【００３５】
このような、微小間隔は、先の製造工程で説明したＣＶＤ法による酸化膜埋込みのみでは実際上は困難である。したがってＣＶＤ酸化膜埋込みは浮遊ゲート６及び制御ゲート８が露出する状態とし、選択ゲート・トランジスタ用のゲート酸化の工程で同時に浮遊ゲート６及び制御ゲート８の露出部に薄い酸化膜を形成する方法が望ましい。
【００３６】
また、この従来例によれば、格子縞状の溝底部を分離領域として、柱状シリコン層が配列され、この柱状シリコン層の周囲を取り囲むように形成された浮遊ゲートをもつメモリセルが構成されるから、メモリセルの占有面積が小さい、高集積化ＥＥＰＲＯＭが得られる。しかも、メモリセル占有面積が小さいにも拘らず、浮遊ゲート−制御ゲート間の容量は十分大きく確保することができる。
【００３７】
なお、従来例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向にそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線がマスクなしで自動的に得られる。これに対して例えば、柱状シリコン層の配置を対称的にした場合には、ＰＥＰ工程を必要とする。
【００３８】
具体的に説明すれば、第２層多結晶シリコン膜を厚く堆積して、ＰＥＰ工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。ついで第３層多結晶シリコン膜を堆積して、上記で説明したと同様に側壁残しのエッチングを行う。
【００３９】
柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては、従来例のように自動的に連続する制御ゲート線が形成できないこともある。
【００４０】
このような場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。
【００４１】
また、従来例では、浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばＭＮＯＳ構造の場合にも有効である。
【００４２】
このようなＭＮＯＳ構造のメモリセルを図１７６に示す。なお、図１７６のＭＮＯＳ構造のメモリセルは、図１７０（ａ）のメモリセルに対応するものである。
【００４３】
電荷蓄積層となる積層絶縁膜２４は、トンネル酸化膜とシリコン窒化膜の積層構造又はその窒化膜表面にさらに酸化膜を形成した構造とする。
【００４４】
上記ＭＮＯＳにおいて、メモリ・トランジスタと選択ゲート・トランジスタを逆にした従来例、すなわち、柱状シリコン層２の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成したメモリセルを図１７７に示す。
【００４５】
共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式が用いる場合に採用することができる。
【００４６】
図１７８は、一つの柱状シリコン層に複数のメモリセルを構成した従来例である。先の従来例と対応する部分には先の従来例と同一符号を付して詳細な説明は省略する。この従来例では、柱状シリコン層２の最下部に選択ゲート・トランジスタＱｓ１を形成し、その上に３個のメモリ・トランジスタＱｃ１、Ｑｃ２、Ｑｃ３を重ね、さらにその上に選択ゲート・トランジスタＱｓ２を形成している。この構造は基本的に先に説明した製造工程を繰り返すことにより得られる。
【００４７】
図１７７及び図１７８に示した従来例においても、メモリ・トランジスタとして浮遊ゲート構造に代え、ＭＮＯＳ構造を用いることができる。
【００４８】
このように、上記従来技術によれば、格子縞状溝によって分離された柱状半導体層の側壁を利用して、電荷蓄積層と制御ゲートとをもつメモリ・トランジスタを用いたメモリセルを構成することにより、制御ゲートと電荷蓄積層間の容量を十分大きく確保して、しかもメモリセル占有面積を小さくして高集積化を図ったＥＥＰＲＯＭを得ることができる。
【００４９】
【発明が解決しようとする課題】
上記従来例では、柱状半導体層に対して自己整合に電荷蓄積層及び制御ゲートが形成されるが、セルアレイの大容量化を考えた場合、柱状半導体層は最小加工寸法にて形成することが望ましい。ここで電荷蓄積層として浮遊ゲートを用いた場合、浮遊ゲートと制御ゲート及び基板との間の容量結合の関係は、柱状半導体層外周の面積と浮遊ゲート外周の面積、柱状半導体層と浮遊ゲートを絶縁するトンネル酸化膜厚、浮遊ゲートと制御ゲートを絶縁する層間絶縁膜厚で決まる。
【００５０】
従来例では、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有し、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することを目的としているが、柱状半導体層を最小加工寸法にて形成した場合でかつ、トンネル酸化膜厚と層間絶縁膜厚を固定とした場合、電荷蓄積層と制御ゲートの間の容量は単純に浮遊ゲート外周の面積、つまり浮遊ゲートの膜厚で決まる。したがって、これ以上、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量を増大させることは困難である。言換えれば、メモリセルの占有面積を増加させずに、浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることは困難である。
【００５１】
また、従来例では、1つの柱状半導体層に含まれるメモリセルとメモリセルの間に不純物拡散層を形成していないが、不純物拡散層を形成することが好ましい。
【００５２】
さらに、従来例では、１つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線ＣＧに読出し電位を与えて、電流の有無により“０”及び“１”判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルにおいては基板からのバックバイアス効果により閾値の変動が顕著となる。これにより、直列に接続するメモリセルの個数がデバイス上制約され、大容量化を行った際に問題となる。
【００５３】
このことは、一つの柱状半導体層に複数のメモリセルを直列に接続する場合のみならず、一つの柱状半導体層に一つのメモリセルが形成されている場合においても、面内方向における基板からのバックバイアス効果のばらつきに伴って、各メモリセルの閾値の変動が生じるという問題もある。
【００５４】
また、基板に対して垂直方向にトランジスタを形成していく際、段数が増加するにつれて柱状半導体層の高さは増加し、柱状半導体層を加工形成する上でより高度なトレンチエッチング加工技術が要求される。
【００５５】
さらに、柱状半導体層をトレンチエッチング加工により形成する上で、例えば柱状半導体層の形状を円柱とし、その直径と各柱状半導体層間との距離が等しい場合の開口率は約80.4％にもなり、半導体基板に対し、より垂直に近い形状で柱状半導体層を加工形成することが非常に困難となる。トレンチエッチングを行う際の開口率は低い方が望ましいが、従来例では制御ゲート線や選択ゲート線を自動的に連続するよう配置するため、電荷蓄積層と制御ゲートの間の容量を確保するために、メモリセルの占有面積を増加させずに柱状半導体層の径に対する各柱状半導体層間の距離を低減するには限界があり、開口率を低下させることは困難である。
【００５６】
また、各段毎にトランジスタのゲート電極を形成していくと、プロセスのばらつきによるゲート長の加工ばらつきが発生する。例えばゲート電極をサイドウオール状に形成していく場合、堆積された電極材料膜を柱状半導体層の高さに匹敵する程度のエッチバックを要する。つまり、大容量化を想定した場合、柱状半導体層に形成するメモリゲートの個数も増加するため、必然的に柱状半導体層の高さも高くなる。したがって、エッチバック量も増加するためプロセスばらつきも増加する。これらの影響はセルアレイの大容量化を考えた場合顕著になる。
【００５７】
基板に対して垂直方向にトランジスタを形成していく際、各段毎にトランジスタを形成していけば、各段毎の熱履歴の違いによるトンネル膜質の違いや拡散層のプロファイルの違いによるセル特性のばらつきが発生する。
【００５８】
本発明はこれらの課題に鑑みなされたものであり、電荷蓄積層と制御ゲートの間の容量を増大させる代わりに、制御ゲートからメモリセルの活性領域に伝達する電界を増加させる構造にし、高速なデバイス特性を獲得し、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を少なくすることにより集積度の向上を図り、柱状半導体層の高さを低減することにより、柱状半導体層のトレンチエッチング時における加工を容易にするとともに、メモリセルの占有面積を増加させずに柱状半導体層のトレンチエッチング時における開口率を減少させることで、半導体基板に対しより垂直に近い形状で柱状半導体層を加工形成し、さらに、各メモリセルトランジスタの熱履歴の遍歴を最小限に抑えることでメモリセルの特性のばらつきを抑えることができる半導体記憶装置を提供することを目的とする。
【００５９】
【課題を解決するための手段】
本発明によれば、半導体基板と、前記半導体基板上に位置し、前記半導体基板と同じ導電型の少なくとも１つの島状半導体層と、前記島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された制御ゲートとから構成される少なくとも1つのメモリセルを有する半導体記憶装置であって、前記電荷蓄積層の少なくとも１つが、前記島状半導体層の側壁に形成された窪みの内部に配置されてなり、前記メモリセルが、前記島状半導体層と前記半導体基板の境界部分又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により又は前記島状半導体層と前記半導体基板の境界部分又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と前記逆導電型の不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層とにより、前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置が提供される。
【００６０】
すなわち、本発明の半導体装置は、半導体基板若しくは半導体層を少なくとも一つの窪みを有する柱状に加工した側面を活性領域面とし、窪みの内部にトンネル酸化膜及び電荷蓄積層を配置してなる。
【００６１】
【発明の実施の形態】
本発明の半導体記憶装置においては、電荷蓄積層と制御ゲートとは、島状半導体層の側壁の全周囲にわたって形成されていてもよいし、周囲の一部の領域を除く領域に形成されていてもよい。
【００６２】
さらに、１つの島状半導体層には、メモリセルが１個のみ形成されていてもよいし、２個以上形成されていてもよい。メモリセルが３個以上形成されている場合には、メモリセルの下部及び／又は上部に選択ゲートが形成され、この選択ゲートと島状半導体層とにより構成される選択トランジスタが形成されていることが好ましい。
【００６３】
なお、本発明の半導体装置において、メモリセルの少なくとも１つが半導体基板から「電気的に絶縁」されているとは、半導体基板と島状半導体層との間が電気的に絶縁されているものでもよく、メモリセルが２個以上形成されている場合には、メモリセル間が電気的に絶縁されることにより、この絶縁された個所よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよく、また、後述するように、任意に、メモリセルの下部に選択ゲート（ゲート電極）が形成されている場合には、選択ゲートによって構成される選択トランジスタと半導体基板との間が電気的に絶縁されているものでもよく、選択トランジスタとメモリセルとの間が電気的に絶縁されることにより、この絶縁された領域よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよい。なかでも、半導体基板と島状半導体層との間、あるいはメモリセルの下部に選択トランジスタが形成されている場合であって、選択トランジスタと半導体基板との間が電気的に絶縁されているものが好ましい。電気的な絶縁は、例えば、半導体基板と異なる導電型の不純物拡散層を、絶縁しようとする領域の全部にわたって形成することにより行ってもよいし、絶縁しようとする領域の一部に不純物拡散層を形成し、その接合部における空乏層を利用して行ってもよいし、さらには、電気的に導電しない程度に間隔をあけることにより、結果的に電気的に絶縁されるようにしてもよい。また、半導体基板とセル又は選択トランジスタは、例えばＳｉＯ2等の絶縁膜で電気的に絶縁されていてもよい。なお、メモリセルが複数個形成されている場合、任意に、メモリセルの上下部に選択トランジスタが形成されている場合には、任意のメモリセル間及び／又は選択トランジスタとメモリセルとの間が、電気的に絶縁されていてもよい。
メモリセルアレイの平面図における実施の形態
以下の本発明の半導体記憶装置のメモリセルアレイにおいては、半導体基板面の垂線方向に電荷蓄積層及び制御ゲートとなる第三の電極を有する複数のメモリセルが直列に接続され、メモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に複数個、例えば２個形成され、かつ該電荷蓄積層の少なくとも一部は該島状半導体層の側壁部に形成された窪みの内部に備えられ、島状半導体層に配置された不純物拡散層であるメモリセルのソース若しくはドレインを有し、一方向の複数の島状半導体層について連続的に、かつ、半導体基板面に対し水平方向に配置されてなる第三の配線である制御ゲート線を有し、制御ゲート線と交差する方向に不純物拡散層と電気的に接続され、かつ、半導体基板面に対し水平方向に配置されてなる第四配線であるビット線を有し、さらに、第二の配線若しくは第五の配線である選択ゲート線及び第一の配線であるソース線を有する。なお、本発明においては、制御ゲート線及びこれに直交するビット線は、三次元的にいずれの方向に形成されていてもよい。
【００６４】
上記メモリセルアレイの平面図を図１〜図８にまとめて説明する。
【００６５】
図１〜図８は、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図である。なお、図１〜図８では、メモリセルを形成する島状半導体層１１０の径が小さい、すなわち窪みの部分での断面を示している。
【００６６】
図１は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列を有し、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。
【００６７】
また、第四の配線層840と交差する方向であるＡ−Ａ’方向と第四の配線層840方向であるＢ−Ｂ’方向とで島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図１ではＡ−Ａ’方向に、連続して形成されて第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成されて第二の配線層となる。
【００６８】
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ'側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図１においては第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。
【００６９】
また、第一の配線層と電気的に接続するための端子は、島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体部に被覆されてなる第二の導電膜で形成されている。また、第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932、933と接続している。
【００７０】
図１では、第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。なお、メモリセルを形成する円柱状の島状半導体部の配列は図１のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があれば、メモリセルを形成する円柱状の島状半導体部の配列は限定されない。
【００７１】
第一のコンタクト部910に接続されてなる島状半導体部は、図１ではＡ−Ａ’方向に接続するメモリセルのＡ'側の全ての端部に配置されているが、Ａ側の端部の一部若しくは全てに配置してもよいし、第四の配線層840と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。また、第二のコンタクト部921、924、第三のコンタクト部932、933に接続される第二の導電膜で被覆される島状半導体部は、第一のコンタクト部910が配置されない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部921や924、第三のコンタクト部932などを分割して配置してもよい。
【００７２】
また、第一の配線層810や第四の配線層840は、所望の配線が得られれば幅や形状は問わない。島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが、絶縁膜を介して接する状態であることを有する。例えば図１では第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、この第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、この第二の導電膜が第四の配線層840と交差する方向であるＡ−Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【００７３】
図１においては、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の配線層821、824、第三の配線層832などの上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。また、図１では選択ゲート・トランジスタは複雑になるため省略している。図１では製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断面、Ｅ−Ｅ’断面、Ｆ−Ｆ’断面を併記している。
【００７４】
図２は、図１に対し、Ａ−Ａ’方向に連続するメモリセルを図２に示すように２分割した場合の一例を示している。図２に示すように、Ａ−Ａ’方向に連続するメモリセルのすべてを分割してもよいし、Ａ−Ａ’方向に連続するメモリセルの少なくとも一つを分割してもよい。なお第一のコンタクト９１０及び第二のコンタクト９２１〜９２４を配置する位置は、所望の配線を引き出すことができるのであれば限定されない。
【００７５】
なお、図２では、製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００７６】
図３は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交せずに交差した点へそれぞれ配置するような配列を有し、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は、基板面に対し平行に配置されているメモリセルアレイを示す。
【００７７】
第四の配線層840と交差する方向であるＡ−Ａ’方向と図中のＢ−Ｂ’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図３ではＡ−Ａ’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。
【００７８】
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図３のＡ−Ａ’方向に接続するメモリセルのＡ'側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図３のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図３においては第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。
【００７９】
また、第一の配線層と電気的に接続するための端子は、島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体部に被覆されてなる第二の導電膜で形成されている。第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932、933と接続している。
【００８０】
図３では、第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。
【００８１】
なお、メモリセルを形成する円柱状の島状半導体部の配列は、図３のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定されない。また、第一のコンタクト部910に接続されてなる島状半導体部は、図３ではＡ−Ａ’方向に接続するメモリセルのＡ'側の全ての端部に配置されているが、Ａ側の端部の一部若しくは全てに配置してもよいし、第四の配線層840と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。第二のコンタクト部921、924、第三のコンタクト部932、933に接続されてなる第二の導電膜で被覆される島状半導体部は、第一のコンタクト部910が配置されてない側の端部に配置してもよし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部921、924、第三のコンタクト部932などを分割して配置してもよい。また、第一の配線層810や第四の配線層840は所望の配線が得られれば幅や形状は問わない。
【００８２】
島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが絶縁膜を介して接する状態であることを有する。例えば図３では、第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、該第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、該第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、該第二の導電膜は第四の配線層840と交差する方向であるＡ−Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。
【００８３】
また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。図３においては、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の配線層821、824、第三の配線層832などの上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。
【００８４】
図３では選択ゲート・トランジスタは複雑になるため省略している。また、製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００８５】
図４及び図５は、図１及び図３に対し、メモリセルを形成する島状半導体部の断面形状が四角形であった場合の一例として、図４と図５とで配置している向きがそれぞれ異なっている場合の例をそれぞれ示している。該島状半導体部の断面形状は円形や四角形に限らない。例えば楕円形や六角形あるいは八角形などでもよい。ただし、島状半導体部の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角をもつものであっても、フォト工程やエッチング工程などにより角が丸みを帯び、該島状半導体部の断面形状は円形や楕円形に近づく。また、図４及び図５では選択ゲート・トランジスタは複雑になるため省略している。
【００８６】
図６は、図１に対し、メモリセルを形成する島状半導体部に直列に形成するメモリセルの数を２つとし、選択ゲート・トランジスタを形成しない場合の一例を示している。図６では製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００８７】
図７は、図１に対し、メモリセルを形成する島状半導体部の断面形状が円形でなく、楕円であるときの一例として、楕円の長軸の向きがＢ−Ｂ’方向である場合の例を示す。図８は、図７に対し、楕円の長軸の向きがＡ−Ａ’方向である場合を示している。この楕円の長軸の向きはＡ−Ａ’方向及びＢ−Ｂ’方向に限らず、どの方向に向いていてもよい。また、図７及び図８では選択ゲート・トランジスタは複雑になるため省略している。
【００８８】
以上、電荷蓄積層として浮遊ゲートを有する半導体記憶装置の平面図について説明したが、図１〜図８の配置及び構造は種々組み合わせて用いてもよい。
メモリセルアレイの断面図における実施の形態
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を、図９〜図２２に示す。これらの図９〜図２２の断面図において、奇数の図面は、図１におけるＡ−Ａ′断面図であり、偶数の図面は図１におけるＢ−Ｂ′断面図である。
【００８９】
これらの実施の形態では、ｐ型シリコン基板１００上に複数の、例えば少なくとも一つの窪みを有する柱状の島状半導体層１１０がマトリクス配列され、これら各島状半導体層１１０の上部と下部に選択ゲートとなる第二の電極若しくは第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、図９〜図２２では、例えば２個配置し、各々トランジスタを島状半導体層に沿って直列に接続した構造となっている。すなわち、島状半導体層間の溝底部に所定厚みの第八の絶縁膜であるシリコン酸化膜４６０が配置され、島状半導体層１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚を介して選択ゲートとなる第二の電極５００が配置され選択ゲート・トランジスタとし、該選択ゲート・トランジスタ上方に、島状半導体層１１０の周囲を取り囲むように形成される窪みの内部にトンネル酸化膜４２０を介して浮遊ゲート５１０が配置され、さらにその外側に複層膜からなる層間絶縁膜６１０を介して制御ゲート５２０が配置されてメモリ・トランジスタとした構造となっている。
【００９０】
さらに、メモリ・トランジスタを同様に複数個配置した上方に、上記と同様に選択ゲートとなる第五の電極５００を有するトランジスタを配置する。
【００９１】
また、選択ゲート５００及び制御ゲート５２０は、図１及び図１０に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線若しくは第五の配線である選択ゲート線及び第三の配線である制御ゲート線となっている。
【００９２】
半導体基板面には、メモリセルのソース拡散層７１０が配置され、さらに、各々のメモリセル間及び選択ゲート・トランジスタとメモリセルとの間に、拡散層７２０が配置され、各島状半導体層１１０の上面には、各メモリセル毎のドレイン拡散層７２５が配置されている。なお、メモリセルのソース拡散層７１０を、メモリセルの活性領域が半導体基板に対してフローティング状態となるように配置する代わりに、半導体基板面の下方に絶縁性の膜を挿入するような構造、例えばＳＯＩ基板を用いてもよい。このように配置されたメモリセルの間にはドレイン拡散層７２５の上部が露出されるよう第八の絶縁膜である酸化膜４６０が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層７２５を共通接続するビット線となるＡｌ配線８４０が配設されている。
【００９３】
拡散層７２０の不純物濃度分布は、均一であるよりも、例えば、不純物を島状半導体層１１０に導入し、熱拡散処理を行うことにより、島状半導体層１１０の表面から内側へ進む方向につれて徐々に濃度が薄くなるような分布であることが好ましい。これにより拡散層７２０と島状半導体層１１０との接合耐圧が向上し、かつ寄生容量も減少する。また、同様にソース拡散層７１０の不純物濃度分布についても、半導体基板１００の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなるような分布であることが好ましい。これによりソース拡散層７１０と半導体基板１００との接合耐圧が向上し、かつ第一の配線層における寄生容量も減少する。
【００９４】
図９及び図１０は、浮遊ゲートの外周が島状半導体層１１０の外周と等しい（面一）場合の一例を示している。
【００９５】
図１１及び図１２は、各トランジスタの間には拡散層７２０が配置されない場合の一例を示している。
【００９６】
図１３及び図１４は、拡散層７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である５００、５１０、５２０の間に配置する第三の電極である多結晶シリコン膜５３０を形成した場合の一例を示している。なお、図１では第三の電極である多結晶シリコン膜５３０は複雑になるため省略している。
【００９７】
図１５及び図１６は、層間絶縁膜６１０を単層膜で形成した場合の一例を示している。
【００９８】
図１７及び図１８は、一つのゲートの材料が他のゲートの材料と異なる場合の一例として、メモリセルの制御ゲート５２０と浮遊ゲート５１０の材料が異なる場合を示している。
【００９９】
図１９及び図２０は、図９及び図１０に対し、浮遊ゲートの外周が島状半導体層１１０の外周より小さい場合の一例を示している。
【０１００】
図２１及び図２２は、図９及び図１０に対し、浮遊ゲートの外周が島状半導体層１１０の外周より大きい場合の一例を示している。
メモリセルアレイの動作原理における実施の形態
上記の半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、電荷蓄積層として浮遊ゲートを有するメモリセルを一例に、読み出し、書きこみ、消去の動作原理について説明する。
本発明の半導体記憶装置のアレイ構造は、ゲート電極として第2の電極を備えるトランジスタと、ゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体層を有し、該島状半導体層を複数個、例えばM×N個(M,Nは正の整数)備える。また、このメモリセルアレイでは、半導体基板に平行に配置される複数、例えばM本、の第４の配線が、該島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続している。さらに、半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばN×L個の第３の配線が、メモリセルの第3の電極と接続しており、第１の配線が第３の配線に対して平行に配置されている。
図２３に、上記メモリセルアレイ構造の等価回路を示す。なおメモリセルの書込みの定義は、例えばメモリセルの閾値を0.5V以上、消去の定義は、例えばメモリセルの閾値を−0.5V以下とする。
まず、読出し方法の一例として、図２８に、読出しにおける各電極に与える電位のタイミングの一例を示す。最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに、例えば０Vを与えた状態から、第4の配線(4-i）に、例えば3Vを与え、その後、第2の配線（2-j）に、例えば3Vを与え、第5の配線（5-j）に、例えば3Vを与え、第3の配線（3-j-h）以外である第3の配線（≠3-j-h）に、例えば3Vを与える。これにより、第4の配線（4-i）を流れる電流若しくは第1の配線（1-j）に流れる電流によって“0”、“1”を判定する。
【０１０１】
その後、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を、例えば０Vに戻し、第2の配線(≠2-j)及び第5の配線(≠5-j)を、例えば０Vに戻し、第４の配線(4-i)を、例えば０Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後してもよいし、同時でもよい。
【０１０２】
また、上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の読出し方法について述べたが、第3の配線(3-j-h)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合でも同様である。第3の配線(3-j-L)から第3の配線(3-j-1)まで連続して読み出してもよいし、逆の順番又はランダムでもよい。さらに、第３の配線(3-j-h)に接続している複数若しくは全てのメモリセルの読出しを同時に行ってもよい。
このように、複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわち、しきい値が負の状態である場合に、非選択セルが、例えば読出しゲート電圧０Vでセル電流の流れる現象を防止することができる。
【０１０３】
書込み方法の一例として、図２９に書込みにおける各電極に与える電位のタイミングの一例を示す。最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに、例えば０Vを与えた状態から、第4の配線(4-i)以外である第4の配線(≠4-i)に、例えば３Vを与え、その後、第5の配線(5-j)に、例えば１Vを与え、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)に、例えば3Vを与え、第3の配線(3-j-h)に、例えば２０Vを与える。この状態を所望の時間保持することにより、選択セルのチャネル部と制御ゲート間のみに高電位が印加される状態となり、Fowler-Nordheimトンネリング現象(以下F-Nトンネリング現象と称す)によりチャネル部から電荷蓄積層へ電子が注入される。なお、第４の配線(4-i)を除く第4の配線(≠4-i)に、例えば３Vを与えることにより、選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタはカットオフされ、書込みは行われない。
その後、例えば第3の配線(3-j-h)を、例えば０Vに戻してから、第2の配線(2-j)及び第5の配線(5-j) を、例えば０Vに戻し、その後、第３の配線(3-j-h)以外である第3の配線(≠3-j-h)を、例えば０Vに戻し第4の配線(4-i)を、例えば０Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後してもよいし、同時でもよい。また、与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならば、いかなる電位の組み合わせでもよい。
上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べたが、第3の配線(3-j-h)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。
【０１０４】
また、第3の配線(3-j-L)から第3の配線(3-j-1)まで連続して書き込みしてもよいし、逆の順番でも、ランダムでもよい。さらに、第３の配線(3-j-h)に接続している複数若しくは全てのメモリセルの書込みを同時に行ってもよい。
選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタをカットオフさせずに書込みを行う場合として、図３４に、各電極に与える電位のタイミングの一例を示す。
【０１０５】
最初に第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに、例えば０Vを与えた状態から、第4の配線(4-i)以外である第4の配線(≠4-i)に、例えば7Vを与え、その後、第5の配線(5-j)に、例えば20Vを与え、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)に、例えば3Vを与え、第3の配線(3-j-h)に、例えば20Vを与える。この状態を所望の時間保持することにより、選択セルのチャネル部と制御ゲートとの間に２０V程度の電位差を発生させ、F-Nトンネリング現象によりチャネル部から電荷蓄積層へ電子が注入され書込みが行われる。なお、第3の配線(3-j-h)に接続する非選択セルのチャネル部と制御ゲートとの間には１３V程度の電位差が発生するが、選択セルの書込み時間内にこのセルの閾値を変動させるほどの十分な電子の注入は行われなれず、よってこのセルの書込みは実現しない。
その後、例えば第3の配線(3-j-h)を、例えば０Vに戻してから、第5の配線(5-j) を、例えば0Vに戻し、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を、例えば0Vに戻し、第4の配線(≠4-i)を、例えば０Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また、与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならば、いかなる電位の組み合わせでもよい。
【０１０６】
上述においては、第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べたが、第3の配線(3-j-h)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。
【０１０７】
また、第3の配線(3-j-L)から第3の配線(3-j-1)まで連続して書き込みしてもよいし、逆の順番でも、ランダムでもよい。さらに第3の配線(3-j-h)に接続している複数若しくは全てのメモリセルの書込みを同時に行ってもよい。
消去方法の一例として、図３０に、消去における各電極に与える電位のタイミングの一例を示す。消去単位は図２５に示す選択範囲のように1ブロックあるいはチップ一括で行う。
【０１０８】
最初に、第1の配線(1-1〜1-N)、第2の配線(2-j)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-j)それぞれに、例えば０Vを与えた状態から、第4の配線(4-1〜4-M)に、例えば20Vを与え、第1の配線(1-ｊ)に、例えば20Vを与え、その後、第2の配線(2-j)に、例えば20Vを与え、第5の配線(5-j)に、例えば20Vを与える。この状態を所望の時間保持することにより、選択セルの電荷蓄積層内の電子をF-Nトンネリング現象により引き抜き、消去を行う。
その後、第2の配線(2-j)及び第5の配線(5-j) を、例えば0Vに戻し、第4の配線(4-1〜4-M) を、例えば０Vに戻し、第1の配線(1-ｊ) を、例えば０Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また与える電位は、所望のセルの閾値を下げるための条件を満たすならば、いかなる電位の組み合わせでもよい。
【０１０９】
また、上述においては第３の配線(3-j-1〜3-j-L)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第3の配線(3-j-1〜3-j-L)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０１１０】
第3の配線(3-j-1〜3-j-L)に接続している全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-1-1〜3-N-L)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよい。
【０１１１】
さらに、本発明の半導体記憶装置の別のアレイ構造での読み出し、書きこみ、消去の動作原理について説明する。
【０１１２】
この場合の半導体記憶装置は、電荷蓄積層を有し、制御ゲート電極として第3の電極を備えるメモリセルを2個直列に接続した島状半導体層を有し、該島状半導体層を複数個、例えばM×N個(M,Nは正の整数)備える。また、半導体基板に平行に配置される複数、例えばM本の第４の配線が該島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続している。さらに、半導体基板に平行で、かつ第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線はメモリセルの第3の電極と接続しており、第1の配線が第3の配線に対して平行に配置されている。
【０１１３】
図２４に、上記メモリセルアレイ構造の等価回路を示す。なおメモリセルの書込みの定義を、例えばメモリセルの閾値を4V以上、消去の定義を、例えばメモリセルの閾値を0.5V以上、3V以下とした場合について述べる。
【０１１４】
読出し方法の一例として、図３１に、読出しにおける各電極に与える電位のタイミングの一例を示す。最初に第1の配線(1-1〜1-N)、第3の配線(3-ｊ-1、3-ｊ-2)、第3の配線(≠3-ｊ-1、≠3-ｊ-2)、第4の配線(4-1〜4-M)それぞれに、例えば0Vを与えた状態から、第4の配線(4-i)に、例えば1Vを与え、その後、第3の配線(3-j‐2)に、例えば５Vを与えることにより、第4の配線（4-i）を流れる電流若しくは第1の配線（1-j） (jは1≦j≦Nの正の整数)に流れる電流により“0”、“1”を判定する。
【０１１５】
その後、第3の配線(3-j‐2)を、例えば0Vに戻し、第4の配線(4-i)を、例えば0Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
【０１１６】
また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の読出し方法について述べてきたが、第3の配線(3-j-1)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の読出し方法についても同様に行う。
【０１１７】
第3の配線(3-j-2)から第3の配線(3-j-1)まで連続して読み出してもよいし、逆の順番でも、ランダムでもよい。さらに第3の配線(3-j-1)に接続している複数若しくは全てのメモリセルの読出しを同時に行ってもよい。
【０１１８】
書込み方法の一例として、図３２に、書込みにおける各電極に与える電位のタイミングの一例を示す。最初に第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)、それぞれに、例えば0Vを与えた状態から、第4の配線(4-i)以外である第4の配線(≠4-i)を開放状態にし、その後、第4の配線(4-i)に、例えば6Vを与え、第3の配線(3-j-2)に、例えば6Vを与え、第3の配線(3-j-1)に、例えば１２Vを与え、この状態を所望の時間保持することにより選択セルの高電位側拡散層近傍にチャネルホットエレクトロンを発生させ、かつ、第3の配線(3-j-1)に印可される高電位により選択セルの電荷蓄積層へ発生した電子を注入させ書込みを行う。
【０１１９】
その後、例えば、第3の配線(3-j-1)を、例えば0Vに戻してから第3の配線(3-j-2)を、例えば0Vに戻し、第4の配線(4-i)を、例えば0Vに戻し、第4の配線(≠4-i)を、例えば0Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならば、いかなる電位の組み合わせでもよい。
【０１２０】
また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べてきたが、第3の配線(3-j-1)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。
【０１２１】
第3の配線(3-j-2)、第3の配線(3-j-1)の順序で書き込みしてもよいし、逆の順番でも良い。さらに第3の配線(3-j-1)に接続している複数若しくは全てのメモリセルの書込みを同時に行ってもよい。
【０１２２】
消去方法の一例として、図３３に、消去における各電極に与える電位のタイミングの一例を示す。消去単位はブロック単位、1ワードラインあるいはブロック内の上段のみあるいは下段のみで行う。
【０１２３】
最初に、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)それぞれに、例えば0Vを与えた状態から、第4の配線(4-1〜4-M)を開放状態にし、第1の配線(1-j)に、例えば5Vを与え、第3の配線(3-j-2)に、例えば５Vを与え、第3の配線(3-j-1)に、例えば−10Vを与え、この状態を所望の時間保持することにより選択セルの電荷蓄積層内の電子をF-Nトンネリング現象により引き抜き消去を行う。
【０１２４】
その後、第3の配線(3-j-1)を、例えば0Vに戻してから第3の配線(3-j-2)を、例えば0Vに戻し、第1の配線(1-j)を、例えば0Vに戻し、第4の配線(4-1〜4-M)を0Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また与える電位は所望のセルの閾値を下げるための条件を満たすならば、いかなる電位の組み合わせでもよい。
【０１２５】
また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第3の配線(3-j-1)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０１２６】
第３の配線(3-j-1〜3-j-2)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-1-1〜3-N-2)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよい。
【０１２７】
なお、上述の動作原理においては、Ｎ型半導体で形成される島状半導体層の場合のように、全ての電極の極性が入れ替わってもよい。電位の大小関係は上述したものに対して反対になる。
【０１２８】
また、上述の読出し、書込み及び消去の各動作例は、第1の配線を第3の配線と平行に配置した場合について述べたが、第1の配線を第4の配線と平行に配置した場合及び第1の配線をアレイ全体で共通にした場合においても、同様にそれぞれに対応する電位を与えることにより動作させることが可能である。第1の配線を第4の配線と平行に配置した場合は、ブロック単位でもビットライン単位でも消去が可能となる。
【０１２９】
図２６及び図２７は、図１３及び図１４で示される一実施例で、各トランジスタ間に拡散層720が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である500、510、520の間に配置する第三の導電膜である多結晶シリコン膜530を形成した場合のメモリセルアレイの一部分を示す等価回路図である。
【０１３０】
図２６は、一つの島状半導体層１１０に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第三の導電膜である多結晶シリコン膜530が形成される場合のメモリセルアレイの等価回路図を示す。
【０１３１】
図２７は、島状半導体層１１０が複数配置される場合の等価回路を示す。
【０１３２】
以下、図２６に示す等価回路について説明する。
【０１３３】
このメモリセルアレイは、ゲート電極として第32の電極32を備えるトランジスタとゲート電極として第35の電極35を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第33の電極(33-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個直列に配置し、かつ、各トランジスタの間にゲート電極として第36の電極を備えるトランジスタを配置した島状半導体層１１０を有する。第34の電極34が該島状半導体層１１０の各々の一方の端部に接続し、他方の端部には第31の電極31が接続し、かつ複数の36の電極が全て一つに接続し、第36の電極36として島状半導体層１１０に備えられる。
【０１３４】
次いで、図２７に示す等価回路について説明する。
【０１３５】
複数の島状半導体層１１０が配置されるメモリセルアレイにおいて、図２６で示される各島状半導体層１１０に配置される各回路素子の電極と各配線の接続関係を示す。
【０１３６】
このメモリセルアレイは、島状半導体層１１０を複数個、例えばM×N個(M、Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える。また、半導体基板に平行に配置される複数本、例えばM本の第34の配線が各々の島状半導体層１１０に備える上述の第34の電極34とそれぞれ接続する。半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN×L本の第33の配線は、各々のメモリセルの上述の第33の電極(33-h)と接続する。第34の配線と交差する方向に配置される複数本、例えばN本の第31の配線が各々の島状半導体層１１０に備える上述の第31の電極31と接続し、かつ、第31の配線を第33の配線と平行に配置する。また、半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第32の配線は各々のメモリセルの上述の第32の電極32と接続し、かつ、同様に半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第35の配線は各々のメモリセルの上述の第35の電極35と接続する。各々の島状半導体層１１０に備える上述の第36の電極36は第36の配線によって全て一つに接続する。
【０１３７】
なお、各々の島状半導体層１１０に備える上述の第36の電極36は、第36の配線によって全て一つに接続しなくてもよく、第36の配線によってメモリセルアレイを2つ以上に分割して接続してもよい。つまり、各々の第36の電極を、例えばブロック毎に接続するような構造をとってもよい。
【０１３８】
さらに、選択ゲート・トランジスタと選択ゲート・トランジスタに隣接するメモリセル及び隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセル及びメモリセル同士の間隔が、約30nm以下と選択トランジスタとメモリセル及びメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造を有するメモリセルアレイの動作原理について述べる。
【０１３９】
隣接する素子が十分接近していると、選択ゲート・トランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子をチャネルは繋がることになる。この状態は選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
【０１４０】
また、選択ゲート・トランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第三の導電膜が配置された構造を有するメモリセルアレイの動作原理について述べる。
【０１４１】
第三の導電膜は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。つまり、第三の導電膜と該絶縁膜と島状半導体層はＭＩＳキャパシタを形成している。第三の導電膜に島状半導体層と該絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは、隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第三の導電膜にチャネルを形成し得る電位が与えられている場合、 選択ゲート・トランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
【０１４２】
また、第三の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がＰ型半導体の場合、電荷蓄積層から電子を引き抜く際、選択ゲート・トランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
メモリセルアレイの製造方法における実施の形態
本発明の半導体記憶装置の製造方法及びこの方法により形成された半導体記憶装置の実施の形態を図面に基づいて説明する。
【０１４３】
従来例に対し、少なくとも一つの窪みを有した柱状に加工された半導体基板若しくは半導体層を形成し、各々の窪みの内部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを形成する半導体記憶装置の実施の形態について説明する。
【０１４４】
なお、以下の製造例で行われる各工程又は態様は、別の製造例で行われる各工程又は態様と種々組み合わせて適用することができる。
製造例1
この製造例における半導体記憶装置は、半導体基板を、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、該島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば２個配置され、各々トランジスタを該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【０１４５】
なお、図３５〜図６０及び図６１〜図８６は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１４６】
この製造例では、半導体基板となる、例えばｐ型シリコン基板１００の表面に、マスク層となる第一の絶縁膜として、例えばシリコン窒化膜３１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて(図３５及び図６１)、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングする。そして第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いて、反応性イオンエッチングにより半導体基板であるｐ型シリコン基板１００を2000〜20000nmエッチングして、格子縞状の第一の溝部２１０を形成する(図３６及び図６２)。これにより、半導体基板であるｐ型シリコン基板１００は、柱状をなして複数の島状半導体層１１０に分離される。
【０１４７】
その後、必要に応じて島状半導体層１１０の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜４１０を10nm〜100nm形成する。島状半導体層１１０が最小加工寸法で形成されていた場合、熱酸化膜４１０の形成により島状半導体層１１０の大きさが小さくなる。つまり、最小加工寸法以下に形成される。
【０１４８】
次に、例えば等方性エッチングにより各島状半導体層１１０の周囲の第二の絶縁膜である熱酸化膜４１０をエッチング除去し、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代えて、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては、島状半導体層１１０の表面を第二の絶縁膜である熱酸化膜４１０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、ゲート酸化膜を形成する直前に導入してもよい。島状半導体層１１０の不純物濃度分布が同等であればその方法は限定されない。
【０１４９】
続いて、第五の絶縁膜として、例えばシリコン酸化膜４３１を10〜100nm堆積し、さらに第四の絶縁膜として、例えばシリコン窒化膜３２１を10〜100nm堆積する(図３７及び図６３)。
【０１５０】
その後、第六の絶縁膜として、例えばシリコン酸化膜４４１を50〜500nm堆積し、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第六の絶縁膜であるシリコン酸化膜４４１を第一の溝部２１０に埋め込む(図３８及び図６４)。
【０１５１】
第六の絶縁膜であるシリコン酸化膜４４１をマスクにして、例えば等方性エッチングにより第四の絶縁膜であるシリコン窒化膜３２１の露出部を除去する(図３９及び図６５)。
【０１５２】
続いて、第十一の絶縁膜であるシリコン酸化膜４７１を50〜500nm堆積し(図４０及び図６６)、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第十一の絶縁膜であるシリコン酸化膜４７１を第一の溝部２１０に埋め込む(図４１及び図６７)。
【０１５３】
第五の絶縁膜として、例えばシリコン酸化膜４３２を10〜100nm堆積し、さらに第四の絶縁膜として、例えばシリコン窒化膜３２２を10〜100nm堆積する。その後、例えば異方性エッチングにより第四の絶縁膜であるシリコン窒化膜３２２を島状半導体層１１０の側壁に第五の絶縁膜であるシリコン酸化膜４３２を介してサイドウォール状に配置する。
【０１５４】
第六の絶縁膜として、例えばシリコン酸化膜４４２を50〜500nm堆積し、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第六の絶縁膜であるシリコン酸化膜４４２を第一の溝部２１０に埋め込む。
【０１５５】
続いて、第六の絶縁膜であるシリコン酸化膜４４２をマスクにして、例えば等方性エッチングにより第四の絶縁膜であるシリコン窒化膜３２２の露出部を除去する。
【０１５６】
第十一の絶縁膜であるシリコン酸化膜４７２を50〜500nm堆積した後、例えば等方性エッチングにより所望の高さまでエッチバックすることにより、第十一の絶縁膜であるシリコン酸化膜４７２を第一の溝部２１０に埋め込む(図４２及び図６８)。
【０１５７】
続いて、第五の絶縁膜として、例えばシリコン酸化膜４３３を10〜100nm堆積し、さらに第四の絶縁膜として、例えばシリコン窒化膜３２３を10〜100nm堆積する。その後、例えば異方性エッチングにより第四の絶縁膜であるシリコン窒化膜３２３を島状半導体層１１０の側壁に第五の絶縁膜であるシリコン酸化膜４３３を介してサイドウォール状に配置する(図４３及び図６９)。
【０１５８】
その後、等方性エッチングによりシリコン酸化膜を選択的に除去し(図４４及び図７０)、露出した島状半導体層１１０に対して、例えば熱酸化法を用いることにより、第七の絶縁膜として、例えばシリコン酸化膜４５０を30nm〜300nm程度成長させる(図４５及び図７１)。
【０１５９】
続いて、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に等方性エッチングを行うことにより第五の絶縁膜であるシリコン酸化膜４３１〜４３３、第四の絶縁膜であるシリコン窒化膜３２１〜３２３、第七の絶縁膜であるシリコン酸化膜４５０を除去する(図４６及び図７２)。なお、図４６及び図７２における島状半導体層１１０の形状を得るために、熱酸化法により第七の絶縁膜であるシリコン酸化膜４５０を形成する代わりに、例えば等方性エッチングを行うことにより島状半導体層１１０の側壁に深さ30nm〜300nm程度の窪みを形成してもよく、また熱酸化法と等方性エッチングを併用してもよい。所望の形状が得られればその方法は限定されない。
【０１６０】
次いで、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する。この際、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜又はオキシナイトライド膜でもよい。
【０１６１】
続いて、第一の導電膜となる例えば多結晶シリコン膜５１０を50nm〜200nm程度堆積し（図４７及び図７３）、例えば異方性エッチングを行うことにより、島状半導体層１１０の側壁に形成した窪み部に第一の導電膜である多結晶シリコン膜５１０を第三の絶縁膜であるシリコン酸化膜４２０を介して埋め込み、それぞれ第一の導電膜である多結晶シリコン膜５１２、５１３を分離形成する(図４８及び図７４)。なお、第一の導電膜である多結晶シリコン膜５１２、５１３の分離形成は異方性エッチングで行う代わりに、窪み部に達しないまでのエッチバックは等方性エッチングで行い、窪み部以下は異方性エッチングで行ってもよし、全て等方性エッチングで行ってもよい。
【０１６２】
第六の絶縁膜として、例えばシリコン酸化膜４４０を50〜500nm堆積させ、所望の深さまでエッチバックし埋め込みを行う（図４９及び図７５）。
【０１６３】
第五の絶縁膜であるシリコン酸化膜４３１を10〜100nm堆積し、続いて、第四の絶縁膜であるシリコン窒化膜３２１を10〜100nm堆積する。その後、第六の絶縁膜として、例えばシリコン酸化膜４４１を50〜500nm堆積し、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第六の絶縁膜であるシリコン酸化膜４４１を第一の溝部２１０に埋め込む。続いて、第六の絶縁膜であるシリコン酸化膜４４１をマスクにして、例えば等方性エッチングにより第四の絶縁膜であるシリコン窒化膜３２１の露出部を除去する(図５０及び図７６)。
【０１６４】
上述の工程を繰り返すことで、島状半導体層１１０の側壁に第四の絶縁膜であるシリコン窒化膜３２１、３２２をそれぞれ第五の絶縁膜であるシリコン酸化膜４３１、４３２を介して配置させ(図５１及び図７７)、等方性エッチングによりシリコン酸化膜を選択的に除去する。
【０１６５】
その後、島状半導体層１１０及び半導体基板１００に対し不純物導入を行い、N型不純物拡散層７１０〜７２４を形成する(図５２及び図７８)。例えば、0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０12〜１×１０15/cm2程度のドーズが挙げられる。ここで、N型不純物拡散層７１０〜７２４を形成するためのイオン注入は、島状半導体層１１０の全周囲に対して行ってもよく、一方向あるいは数方向からの注入だけでもよい。すなわちN型不純物拡散層７２１〜７２４は島状半導体層１１０の周囲を取り囲むように形成しなくてもよい。また第一の配線層である不純物拡散層７１０の形成するタイミングはN型半導体層７２１〜７２４の形成と同時でなくてもよい。
【０１６６】
続いて、第五の絶縁膜であるシリコン酸化膜４３１、４３２及び第四の絶縁膜であるシリコン窒化膜３２１、３２２を除去し、第八の絶縁膜として、例えばシリコン酸化膜４６１を50〜500nm堆積させ、所望の深さまでエッチバックし埋め込みを行う。その後、例えば熱酸化法を用いて島状半導体層１１０の周囲に、例えば10nm程度のゲート酸化膜となる第十三の絶縁膜として、例えばシリコン酸化膜４８１を形成する。この際、ゲート酸化膜は熱酸化膜に限らず、CVD酸化膜又はオキシナイトライド膜でもよい。また、ゲート酸化膜厚とトンネル酸化膜厚との大小関係は限定されないが、トンネル酸化膜厚よりゲート酸化膜厚の大きい方が望ましい。
【０１６７】
次いで、第二の導電膜となる、例えば多結晶シリコン膜５２１を15nm〜150nm堆積し、異方性エッチングによりサイドウォール状に形成し、選択ゲートとする。その際、島状半導体層１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０１６８】
その後、図７９のように、第二の導電膜である多結晶シリコン膜５２１と自己整合で半導体基板であるp型シリコン基板１００に第二の溝部２２０を形成し、不純物拡散層７１０を分離する(図５３及び図７９)。つまり、第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
【０１６９】
続いて、第八の絶縁膜であるシリコン酸化膜４６２を50nm〜500nm堆積し、異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜５２１の側部及び上部を埋設するように第八の絶縁膜であるシリコン酸化膜４６２を埋めこむ(図５４及び図８０)。
【０１７０】
その後、露出した第一の導電膜である多結晶シリコン膜５１２、５１３の表面に層間絶縁膜６１２を形成する。この層間絶縁膜６１２は、例えばＯＮＯ膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜と、CVD法により5〜10nmのシリコン窒化膜と、さらに5〜10nmのシリコン酸化膜を順次堆積する。
【０１７１】
続いて、同様に第二の導電膜となる多結晶シリコン膜５２２を15nm〜150nm堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜５１２の側部に層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２２を配置させる。このとき、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【０１７２】
その後、第八の絶縁膜であるシリコン酸化膜４６３を50nm〜500nm堆積し、異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜５２２の側部及び上部を埋設するように第八の絶縁膜である酸化膜４６３を埋めこむ(図５５及び図８１)。
【０１７３】
同様に繰り返すことで第一の導電膜である多結晶シリコン膜５１３の側部に層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２３を配置させ、第二の導電膜である多結晶シリコン膜５２３の側部及び上部を埋設するように第八の絶縁膜であるシリコン酸化膜４６４を埋めこむ(図５６及び図８２)。
【０１７４】
続いて、第二の導電膜である多結晶シリコン膜５２４を15nm〜150nm堆積し、異方性エッチングによりサイドウォール状に形成する(図５７及び図８３)。
【０１７５】
第二の導電膜である多結晶シリコン膜５２４の上層に第十の絶縁膜となる、例えばシリコン酸化膜４６５を100nm〜500nm堆積し、エッチバック若しくはCMP法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させる(図５８及び図８４)。
【０１７６】
必要に応じて、島状半導体層１１０の上部に対して、例えばイオン注入法により不純物濃度調整を行い、第四の配線層８４０を第二若しくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。
【０１７７】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図５９及び図８５)。
【０１７８】
なお、図５９及び図８５では、第四の配線層８４０が島状半導体層１１０に対してアライメントずれが発生した場合を示しているが、図６０及び図８６に示すように、アライメントずれなく形成することが好ましい。
【０１７９】
この製造例においては、ｐ型半導体基板上に格子島状の第一の溝部２１０を形成しているが、n型半導体基板内に形成されたp型不純物拡散層若しくはp型シリコン基板内に形成されたn型不純物拡散層内に、さらに形成されたp型不純物拡散層に格子島状の第一の溝部２１０を形成してもよい。各不純物拡散層の導電型は各々逆導電型でもよい。
【０１８０】
また、第一の絶縁膜であるシリコン窒化膜３１０のような半導体基板若しくは多結晶シリコン膜の表面に形成される膜は、シリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。シリコン酸化膜の埋め込みに用いるシリコン酸化膜はCVD法に限らず、例えばシリコン酸化膜を回転塗布により形成してもよい。
【０１８１】
この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二若しくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二若しくは第三の配線層方向に繋がる配線層がマスク無しで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合には、フォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０１８２】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が0Vであって、しきい値が負の状態になり、非選択セルでも、セル電流が流れる現象を防止することができる。
製造例２
この製造例では、半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、該島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートが形成されてなり、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば２個配置され、各々トランジスタを該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【０１８３】
この製造例で形成される半導体記憶装置は、図８７及び図８８に示されたように、島状半導体層１１０に形成される少なくとも一つの窪みの形状が単純な凹型ではない。より具体的には、熱酸化法により第七の絶縁膜であるシリコン酸化膜４５０を形成する際に、第四の絶縁膜であるシリコン窒化膜３２２の端部から酸化剤が入り、第四の絶縁膜であるシリコン窒化膜３２２の内側の島状半導体層１１０の一部が酸化されることによって、このような窪みの形状が発生する。窪みの形状は、特に限定されるものではなく、柱状に加工された島状半導体層１１０の側壁の一部の径が小さくなっていればよい。
【０１８４】
また、図８９及び図９０に示したように、浮遊ゲートと制御ゲートとが同一の窪みに配置されていてもよい。窪みの内部における浮遊ゲートと制御ゲートの配置関係は特に限定されない。
製造例３
この製造例では、半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状に島状半導体層に加工され、該島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートが形成されてなり、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば２個配置され、各々トランジスタが該島状半導体層に沿って直列に接続されており、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【０１８５】
なお、図９１及び図９２は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１８６】
この製造例で形成される半導体記憶装置は、Ａ−Ａ′方向に連続する島状半導体層を、例えばパターニングされたマスクを用いて少なくとも不純物拡散層７１０を分離するまで異方性エッチングを行い、第十五の絶縁膜として例えばシリコン酸化膜４９０を埋め込むことにより実現される。これにより製造例１と比較し、素子としての性能は劣ることが予想されるものの、同等の機能を有する半導体記憶装置が、倍の素子容量で得られる。
【０１８７】
なお、第十五の絶縁膜はシリコン酸化膜の代わり、シリコン窒化膜でもよく、絶縁膜であれば限定しない。
製造例４
この製造例では、半導体記憶装置は、酸化膜が挿入された半導体基板、例えばＳＯＩ基板の酸化膜上の半導体部が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、該島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば２個配置され、各々トランジスタを該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【０１８８】
なお、図９３及び図９４、図９５及び図９６は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１８９】
この製造例でも、製造例１と同様の効果が得られる。さらに、第一の配線層となる不純物拡散層７１０の接合容量が抑制若しくは除外される。
【０１９０】
また、ＳＯＩ基板を用いる際、第一の配線層である不純物拡散層７１０はＳＯＩ基板の酸化膜に達してもよいし(図９３及び図９４)、達しなくてもよい(図９５及び図９６)。
【０１９１】
なお、第一の配線層を分離形成するための溝は、ＳＯＩ基板の酸化膜に達してもよいし、達しなくてもよいし、ＳＯＩ基板の酸化膜を突き抜けるまで深く形成してもよいし、不純物拡散層７１０が分離されていれば限定されない。
【０１９２】
絶縁膜として基板に酸化膜が挿入されたＳＯＩ基板を用いたが、該絶縁膜はシリコン窒化膜でもよいし、絶縁膜の種類は問わない。
製造例５
この製造例では、半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、該島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートが形成され、島状半導体層にメモリ・トランジスタが複数個、例えば２個配置され、各々トランジスタが該島状半導体層に沿って直列に接続されてなる。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【０１９３】
なお、図９７及び図９８は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１９４】
この製造例で形成される半導体記憶装置は、島状半導体層１１０の側壁に形成した窪み部に第一の導電膜である多結晶シリコン膜５１０を第三の絶縁膜であるシリコン酸化膜４２０を介して埋め込み、それぞれ第一の導電膜である多結晶シリコン膜５１２、５１３を分離形成する(図４８及び図７４参照)。そのまま島状半導体層１１０及び半導体基板１００に対し不純物導入を行いN型不純物拡散層を形成する。その後、選択ゲート・トランジスタを形成する工程を省略すること以外は製造例１と同様に行うことにより実現される（図９７及び図９８）。
【０１９５】
この製造例では電荷蓄積層として浮遊ゲートを用いたが、電荷蓄積層は別の形態をとってもよい。
製造例６
この製造例では、半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、該島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば２個配置され、各々トランジスタが該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【０１９６】
なお、図９９及び図１００は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１９７】
この製造例で形成される半導体記憶装置は、島状半導体層１１０に配置される各メモリ・トランジスタ及び選択ゲート・トランジスタの素子間距離を20nm〜40nm程度に保ち、素子間拡散層７２１〜７２３を導入しないことにより実現される（図９９及び図１００）。
【０１９８】
この製造例によって製造例１（図３５〜図５３及び図６１〜図７９）と同様の効果が得られる。
【０１９９】
読み出しの際は、図９９に示すように、各々のゲート電極５２１、５２２、５２３、５２４にD1からD4に示す空乏層及び反転層が電気的に接続することにより、不純物拡散層７１０と７２５の間に電流が流れ得る経路が設定できる。この状態において、電荷蓄積層５１２、５１３の状態によりD2、D3に反転層が形成されるかどうかを選択できるようにゲート５２１、５２２、５２３、５２４の印加電圧を設定しておけばメモリセルの情報を読み出すことができる。
【０２００】
また、D2、D3の分布は、図１０１に示すように、完全空乏型になる方が望ましく、この場合メモリセルにおけるバックバイアス効果の抑制が期待され素子性能のばらつき低減等の効果が得られる。
【０２０１】
不純物導入量の調整若しくは熱処理の調整により不純物拡散層７１０〜７２４の拡散が抑制でき、島状半導体層１１０の高さ方向の距離を短く設定することができ、コストの削減及びプロセスのばらつき抑制を可能にする。
製造例７
この製造例では、第一の配線層の方向と第四の配線層の方向が平行である場合を説明する。
【０２０２】
なお、図１０２及び図１０３は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２０３】
製造例１で説明される半導体記憶装置において、Ａ−Ａ′線方向に連続する第一の配線を、例えばパターニングされたレジストを用いて異方性エッチングを行い、第八の絶縁膜として、例えばシリコン酸化膜４６０を埋め込むことで分離し、一方、Ｂ−Ｂ′線方向には第一の配線を分離しないよう、第二の導電膜である多結晶シリコン膜５２１をサイドウォール状に形成した後に行われる、自己整合による不純物拡散層７１０の分離工程を省略する。これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図１０２及び図１０３）。
製造例８
この製造例では、第一の配線層がメモリアレイに対し電気的に共通である場合を説明する。
【０２０４】
なお、図１０４及び図１０５は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２０５】
製造例１で説明される半導体記憶装置において、半導体基板１００に第二の溝部２２０を形成せず、製造例１（図３５〜図５９及び図６１〜図８５）から、これに関わる工程を省略することにより、少なくともアレイ内の第一の配線層が分割されずに共通となる、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図１０４及び図１０５）。
製造例９
この製造例では、メモリ・トランジスタ及び選択ゲート・トランジスタのゲートの垂直な方向の長さが異なる場合について説明する。
【０２０６】
なお、図１０６及び図１０７、図１０８及び図１０９は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２０７】
メモリセルのゲート若しくは選択ゲートとなる第一の導電膜である多結晶シリコン膜５１１〜５１４の半導体基板１００に対して垂直な方向の長さは図１０６及び図１０７に示すように、第一の導電膜である多結晶シリコン膜５１２、５１３のメモリセルのゲート長が異なっても、図１０８及び図１０９に示すように、第二の導電膜である多結晶シリコン膜５２１、５２４の選択ゲート長が異なっても、第二の導電膜である多結晶シリコン膜５２１〜５２４の垂直な方向の長さが同じ長さでなくてもよい。むしろ、島状半導体層１１０において直列に接続されてなるメモリセルを読み出す際の、基板からのバックバイアス効果によるしきい値低下を考慮して、各々のトランジスタのゲート長を変化させることで対応する方が望ましい。この際、階層毎にゲート長である第一及び第二の導電膜の高さが制御できるため、各メモリセルの制御は容易に行える。
製造例１０
島状半導体層１１０が、不純物拡散層７１０により電気的にフローティング状態になる場合について説明する。
【０２０８】
なお、図１１０及び図１１１、図１１２及び図１１３は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２０９】
この製造例では、不純物拡散層７１０、７２１〜７２３の配置を変更することにより実現される。
【０２１０】
図１１０及び図１１１に示されるように、半導体基板１００と島状半導体層１１０とが電気的に接続されないように不純物拡散層７１０を配置してもよいし、図１１２及び図１１３に示されるように、島状半導体層１１０に配置される各々のメモリセル及び選択ゲート・トランジスタの活性領域も電気的に絶縁されるよう、不純物拡散層７２１〜７２３を配置してもよいし、読み出し時若しくは消去時、書込み時に与える電位により広がる空乏層で同等の効果が得られるよう不純物拡散層７１０、７２１〜７２３を配置してもよい。
【０２１１】
この製造例によっても製造例１と同様の効果が得られ、さらに各メモリセルの活性領域を基板に対してフローティング状態となるように不純物拡散層を配置したことで基板からのバックバイアス効果がなくなり、読み出し時における各メモリセルのしきい値の低下によるメモリセルの特性のばらつきが抑制される。また、各メモリセル及び選択ゲート・トランジスタは完全空乏型になることが望ましい。
製造例１１
この製造例では、島状半導体層１１０の底部の形状が単純な円柱状でない場合について説明する。
【０２１２】
なお、図１１４及び図１１５、図１１６及び図１１７は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２１３】
格子縞状の第一の溝部２１０の底部形状は、図１１４及び図１１５に示すように部分的若しくは全体が丸みを帯びた傾斜構造を呈してもよい。また、第二の導電膜となる多結晶シリコン膜５２１の下端部が第一の溝部２１０の底部の傾斜部に差しかかっても、差しかからなくてもよい。
【０２１４】
同様に、格子縞状の第一の溝部２１０の底部形状は図１１６及び図１１７に示すような傾斜構造を呈してもよく、第二の導電膜となる多結晶シリコン膜５２１の下端部が第一の溝部２１０の底部の傾斜部に差しかかっても、差しかからなくてもよい。
製造例１２
この製造例では、島状半導体層１１０の形状が単純な円柱状でない場合について説明する。
【０２１５】
なお、図１１８及び図１１９、図１２０及び図１２１は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２１６】
反応性イオンエッチングにより第一の溝部２１０を形成する際、図１１８及び図１１９に示すように、島状半導体層１１０の上端部と下端部の水平方向の位置がずれてもよく、図１２０及び図１２１に示すように、島状半導体層１１０の上端部と下端部の外形が異なってもよい。
【０２１７】
例えば、上面からの図１のように島状半導体層１１０が円形を呈している場合は、図１１８及び１１９では斜め円柱を呈しており、図１２０及び図１２１では円錐形を呈している構造となる。また、半導体基板１００に対して垂直な方向に直列にメモリセルを配置できる構造であるならば、島状半導体層１１０の形状は特に限定しない。
製造例１３
この製造例では、半導体記憶装置は、柱状の島状半導体層の側面に少なくとも一つ形成された窪みの領域を、複層からなる積層膜によって事前に画定され、フォトレジストマスクにより開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に島状半導体層が形成され、この島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【０２１８】
なお、図１２２〜図１３０及び図１３１〜図１３９は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２１９】
この製造例では、ｐ型シリコン基板１００の表面に、例えばCVD法により第五の絶縁膜として、例えばシリコン酸化膜４３１を50〜500nm堆積し、続いて第四の絶縁膜として、例えばシリコン窒化膜３２１を10nm〜100nm堆積、第五の絶縁膜として、例えばシリコン酸化膜４３２を50〜500nm堆積、第四の絶縁膜として、例えばシリコン窒化膜３２２を10nm〜100nm堆積、第五の絶縁膜として、例えばシリコン酸化膜４３３を50〜500nm堆積、第四の絶縁膜として、例えばシリコン窒化膜３２３を100nm〜5000nm堆積する。なお第五の絶縁膜であるシリコン酸化膜４３２、４３３の堆積膜厚はメモリセルの浮遊ゲート高さになるよう設定する。
【０２２０】
続いて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて(図１２２及び図１３１)、例えば反応性イオンエッチングにより第四の絶縁膜であるシリコン窒化膜３２３及び第五の絶縁膜であるシリコン酸化膜４３３、第四の絶縁膜であるシリコン窒化膜３２２、第五の絶縁膜であるシリコン酸化膜４３２、第四の絶縁膜であるシリコン窒化膜３２１、第五の絶縁膜であるシリコン酸化膜４３１を順次エッチングして第三の溝部２３０を形成しレジストＲ２を除去する(図１２３及び図１３２)。
【０２２１】
次いで、第十五の絶縁膜として、例えばシリコン酸化膜４９１を20nm〜200nm堆積し、膜厚分程度の異方性エッチングを施すことにより、第三の溝部２３０の内壁に第十五の絶縁膜であるシリコン酸化膜４９１をサイドウォール状に配置する(図１２４及び図１３３)。
【０２２２】
その後、第三の溝部２３０に第十五の絶縁膜であるシリコン酸化膜４９１を介して島状半導体層１１０を埋め込む。例えば第三の溝部２３０の底部に位置するｐ型シリコン基板１００より半導体層を選択的にエピタキシャル成長させる(図１２５及び図１３４)。
【０２２３】
また、島状半導体層１１０を第四の絶縁膜であるシリコン窒化膜３２３に対して平坦化を行う。この際、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、CMPを用いた平坦化埋めこみでもよく、種々組み合わせてもよいし手段は問わない。
【０２２４】
この後、第一の絶縁膜として、例えばシリコン窒化膜３１０を100nm〜1000nm程度堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ３をマスクとして用いて(図１２６及び図１３５)、例えば反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０、第四の絶縁膜であるシリコン窒化膜３２３、第五の絶縁膜であるシリコン酸化膜４３３、第四の絶縁膜であるシリコン窒化膜３２２、第五の絶縁膜であるシリコン酸化膜４３２を順次エッチングし、第五の絶縁膜であるシリコン酸化膜４３２を露出させる。この際、第四の絶縁膜であるシリコン窒化膜３２１が露出するまで第五の絶縁膜であるシリコン酸化膜４３２をエッチングしてもよい。
【０２２５】
続いて、レジストＲ３を除去し(図１２７及び図１３６)、等方性エッチングによりシリコン酸化膜を全面除去し(図１２８及び図１３７)、露出した島状半導体層１１０に対して、例えば熱酸化法を用いることにより第七の絶縁膜として、例えばシリコン酸化膜４５０を形成する(図１２９及び図１３８)。
【０２２６】
以降は、製造例１に準じることにより第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図１３０及び図１３９)。
【０２２７】
これにより、製造例１と同様の効果が得られ、さらに、柱状に加工した島状半導体層の側面に少なくとも一つ形成する窪みの領域を、複層からなる積層膜によって精度よく画定できるため、素子性能のばらつきの低減が可能となる利点を有する。
製造例１４
この製造例では、半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、該島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば２個配置され、各々トランジスタが該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成され、各々のメモリ・トランジスタの活性領域に電位を伝達すべく各々のトランジスタの間に伝達ゲートが配置される。
【０２２８】
なお、図１４０及び図１４１、図１４２及び図１４３は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２２９】
この製造例では、不純物拡散層７２１〜７２３を導入せず、第二の導電膜である多結晶シリコン膜５２１，５２２、５２３、５２４を形成した後、第三の導電膜として、例えば多結晶シリコン膜５３０によるゲート電極の形成を行う工程が追加されたこと以外は製造例１と同様に行うことにより実現される（図１４０及び図１４１）。
【０２３０】
読み出しの際は、図１４０に示すように、各々のゲート電極５２１、５２２、５２３、５２４、５３０にD1からD7に示す空乏層及び反転層が電気的に接続することにより、不純物拡散層７１０と７２５の間に電流が流れ得る経路が設定できる。この状態において、電荷蓄積層５１２、５１３の状態によりD2、D3に反転層が形成されるかどうかを選択できるようにゲート電極５２１、５２２、５２３、５２４、５３０の印加電圧を設定しておけばメモリセルの情報を読み出すことができる。
【０２３１】
またD2、D3の分布は、図１４２に示すように、完全空乏型になる方が望ましく、この場合メモリセルにおけるバックバイアス効果の抑制が期待され素子性能のばらつき低減等の効果が得られる。
【０２３２】
この製造例によっても、製造例１と同様の効果が得られる。また製造工程が削減され、島状半導体層１１０の必要な高さを低くすることができプロセスばらつきが抑制される。
【０２３３】
なお、第三の導電膜である多結晶シリコン膜５３０の上端、下端の位置は、図１４１に示されるような位置でもよく、上端は少なくとも第二の導電膜である多結晶シリコン膜５２４の下端より上に、上端は少なくとも第二の導電膜である多結晶シリコン膜５２１の上端より下に位置しておけばよい。
製造例１５
この製造例では、第八の絶縁膜であるシリコン酸化膜４６１〜４６５の埋め込みが完全でない場合について説明する。
【０２３４】
なお、図１４３及び図１４４、図１４５及び図１４６は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２３５】
製造例１では、第二の溝部２２０の形成は、第二の導電膜である多結晶シリコン膜５２１をマスクにし、反応性イオンエッチングにより自己整合で形成したが、マスクにする部位は第二の導電膜である多結晶シリコン膜５２２でも、第二の導電膜である多結晶シリコン膜５２３でも、第二の導電膜である多結晶シリコン膜５２４でもよい。また公知のフォトリソグラフィ技術によりパターンニングされたレジストを用いて分離形成してもよい。
【０２３６】
なお、第二の溝部２２０の形成を第二の導電膜である多結晶シリコン膜５２４をマスクにし、自己整合で分離形成する場合、形成された第二の溝部２２０に第八の絶縁膜であるシリコン酸化膜４６５を埋め込む際に完全に埋め込むことができず、図１４３及び図１４４に示されるように中空が形成されることになっても、中空がエアギャップとして各制御ゲート線、選択ゲート線間の絶縁が実現できるのであればよい。
【０２３７】
また、図１４５及び図１４６に示されるように、第二の溝部２２０に第八の絶縁膜であるシリコン酸化膜４６５を埋め込む前にシリコン酸化膜を選択的に除去してもよい。
【０２３８】
このように中空を備えることで低誘電率化が実現され、寄生容量の抑制された高速なデバイス特性が期待される。
製造例１６
この製造例では、浮遊ゲートの外周が島状半導体層１１０の外周と異なる場合について示す。
【０２３９】
なお、図１４７〜図１４８及び図１４９〜図１５０は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２４０】
この製造例では、製造例１において、島状半導体層１１０の側面に形成した窪みに第一の導電膜である多結晶シリコン膜５１２、５１３を埋設した後、第六の絶縁膜であるシリコン酸化膜４４０を埋め込む際、島状半導体層１１０の側面に形成された窪みに埋め込まれていない部分の第三の絶縁膜であるシリコン酸化膜４２０は除去され、図１４７及び図１４９に示すように、第三の絶縁膜であるシリコン酸化膜４２０の厚さ分だけ、第一の導電膜である多結晶シリコン膜５１２、５１３の外周は島状半導体層１１０の外周よりも大きくなる。
【０２４１】
浮遊ゲートの外周は、島状半導体層１１０の外周より大きくても、また小さくてもよく、大小関係は問わない。
【０２４２】
図１４８及び図１５０に、浮遊ゲートの外周が島状半導体層１１０の外周より大きい場合の半導体記憶装置完成図を示す。
製造例１７
この製造例では、第六の絶縁膜であるシリコン酸化膜４４１〜４４２を用いる代わりに、レジストを用いる場合について説明する。
【０２４３】
なお、図１５１〜図１５５及び図１５６〜図１６０は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２４４】
この製造例では、製造例１において、第五の絶縁膜であるシリコン酸化膜３２１を堆積し、さらに第四の絶縁膜であるシリコン酸化膜４４１を堆積した後、例えばレジストＲ４を500〜25000nm程度塗布する(図１５１及び図１５６)。所望の深さまで感光するよう、例えば光light1を照射して露光を行う(図１５２及び図１５３)。なお所望の深さまで感光させる工程を露光時間によって制御してもよいし、露光量によって制御してもよいし、あるいは露光時間と露光量を併用して制御を行ってもよいし、露光後の現像工程を含めて制御方法は限定されない。
【０２４５】
続いて、公知の技術により現像を行い、レジストＲ４の感光した領域であるレジストＲ５を選択的に除去し、レジストＲ４の埋込みを行う(図１５３及び図１５８)。このように露光により、レジストエッチバックを制御よく行うことが可能となり、デバイスの性能のばらつきが抑制される効果が期待されるが、露光ではなく、例えばアッシングによりレジストＲ４のエッチバックを行ってもよい。あるいはエッチバックを行わず、レジスト塗布の時点で所望の深さになるような埋込みを行ってもよい。この場合、レジストは粘性の低いものを用いることが望ましい。これらの手法は種々組み合わせて用いてもよい。
【０２４６】
レジストＲ４の塗布表面は親水性にすることが望ましく、例えばシリコン酸化膜上に塗布することが望ましい。
【０２４７】
その後、レジストＲ４をマスクにして、例えば等方性エッチングにより第四の絶縁膜であるシリコン窒化膜３２１の露出部を除去する(図１５４及び図１５９)。
【０２４８】
レジストＲ４を除去した後、製造例１と同様に行うことにより同様の半導体記憶装置が実現される(図１５５及び図１６０)。
【０２４９】
このように第六の絶縁膜であるシリコン酸化膜４４１〜４４２を用いる代わりにレジストを用いることでトンネル酸化膜等に与える熱履歴は低減し、またリワークが容易に行えるようになる。
製造例１８
この製造例では、ｐ型シリコン基板１００を公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１を用いて島状半導体層１１０を加工形成する際、レジストＲ１のパターンニング時に画定される島状半導体層１１０の径をさらに増加させて加工形成する場合について説明する。
【０２５０】
なお、図１６１〜図１６３及び図１６４〜図１６６は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２５１】
製造例１では、メモリセルアレイにおける島状半導体層間のスペースは、浮遊ゲートが島状半導体層１１０の内部に備えられることにより余裕ができる。よって、島状半導体層１１０の配置間隔を変更することなく島状半導体層１１０の径を大きく形成してもよい。しかし、例えば最小加工寸法で島状半導体層１１０の径及び島状半導体層間のスペースを形成するような場合においては、島状半導体層間のスペースを最小加工寸法未満で形成することはできず、したがって島状半導体層１１０の径のみを増加させることになり、島状半導体層１１０の配置間隔は増加し、素子容量が減少する不具合が生じる。
【０２５２】
島状半導体層１１０の配置間隔を増加させることなく島状半導体層１１０の径を増加させる具体的な製造工程例を以下に示す。
【０２５３】
製造例１の工程にしたがって、例えばｐ型シリコン基板１００の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜３１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジスト Ｒ１をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングし、第一の絶縁膜として、例えばシリコン窒化膜３１１を50〜500nm堆積し、膜厚分程度の異方性エッチングを施すことにより、第一の絶縁膜であるシリコン窒化膜３１０の側壁に第一の絶縁膜であるシリコン窒化膜３１１をサイドウォール状に配置する(図１６１及び図１６４)。
【０２５４】
第一の絶縁膜であるシリコン窒化膜３１０及び第一の絶縁膜であるシリコン窒化膜３１１をマスクに用いて、反応性イオンエッチングにより半導体基板であるp型シリコン基板１００を2000〜20000nmエッチングして、格子縞状の第一の溝部２１０を形成することで、レジストＲ１のパターンニング時に画定される島状半導体層１１０の径をさらに増加させて加工形成する(図１６２及び図１６５)。
【０２５５】
以降の工程は製造例１に準じることにより第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図１６３及び図１６６)。
【０２５６】
これにより製造例１と同様の効果が得られ、さらに島状半導体層１１０の径が増加することで島状半導体層１１０の上端及び底部の抵抗、すなわちソース及びドレインの抵抗は低下し、ドライブ電流は増加しセル特性は向上する。またソース抵抗が低下することでバックバイアス低減も期待される。また島状半導体層１１０の加工において開口率が減少するためトレンチエッチング時の加工が容易となり、さらにそのエッチング時に用いる反応ガスも少なくでき、製造コストを低減することが可能となる利点を有する。
【０２５７】
製造例１９
この製造例では、図１６７及び図１６８に示したように、選択ゲートが、電荷蓄積層と同様に、島状半導体層１１０の窪みに形成されること以外は、製造例１と実質的に同様の構造を有し、製造例１に準じて製造することができる。
【０２５８】
本発明においては、製造例１〜１９に記載のメモリセルトランジスタにおける各電荷蓄積層及び制御ゲートと、選択ゲートトランジスタにおける各選択ゲートの構造とは、任意の組み合わせとすることができる。
【０２５９】
【発明の効果】
本発明の半導体記憶装置によれば、メモリ・トランジスタを島状半導体層に形成することにより、メモリ・トランジスタの大容量化が可能となり、ビット当りのセル面積が縮小し、チップの縮小化及び低コスト化が図れる。特に、メモリ・トランジスタを備える島状半導体層が、最小加工寸法の直径（長さ）となるように形成され、互いの半導体基板柱とのスペース幅の最短距離を最小加工寸法で構成した場合には、島状半導体層当りのメモリ・トランジスタの段数が２段であれば、従来の２倍の容量が得られる。よって、島状半導体層当りのメモリ・トランジスタ段数倍の大容量化が実現する。また、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持できる。
【０２６０】
また、本発明の半導体記憶装置によれば、メモリセルの特性ばらつきが抑制され、デバイスの性能のばらつきが抑制され、制御が容易となり、低コスト化が実現する。つまり、電荷蓄積層が島状半導体層内に内蔵されることにより、メモリセルアレイにおける島状半導体層間のスペースに余裕ができるため、半導体基板円柱を加工するためのハードマスクを、例えばサイドウォールとなる絶縁膜をマスクの側壁に形成しトレンチエッチングすることで、最小加工寸法においても柱状に加工された半導体基板円柱の各配置間隔を変更することなく半導体基板円柱の径を大きく形成することが可能となる。その際半導体基板円柱の上端及び底部の抵抗、すなわちソース及びドレインの抵抗は低下し、ドライブ電流は増加しセル特性は向上する。またソース抵抗が低下することでバックバイアス低減も期待される。
【０２６１】
また、半導体基板円柱の加工において開口率が減少するため、トレンチエッチング時の加工が容易となる。さらに、半導体基板円柱の径を大きくする代わりに、最小加工寸法において半導体基板円柱の配置間隔を低減することが可能であれば、さらなる大容量化が実現し、ビット当りのセル面積が縮小され、チップの縮小化及び低コスト化が図れる。
【０２６２】
さらに、電荷蓄積層を半導体基板円柱に内蔵する場合、周辺回路のトランジスタも同様の構造で内臓することができるとともに、そのトランジスタを、選択ゲート・トランジスタのゲート電極を形成する際に同時に形成することができ、整合性の取れた集積回路が実現される。また、メモリセル部は多結晶シリコンにより埋め込まれているため、選択ゲート・トランジスタのチャネル部のみにチャネルイオン注入を行うことが容易となる。
【０２６３】
また、各メモリセルの活性領域を基板に対してフローティング状態となるように不純物拡散層を形成することで基板からのバックバイアス効果が無くなり、読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなり、ビットラインとソースライン間に直列に接続するセルの数を多くでき大容量化が可能となる。
【０２６４】
さらに、半導体基板円柱の側面に形成する窪みの内部に電荷蓄積層をトンネル酸化膜を介して埋め込み、柱状に加工した側面に沿って例えば異方性エッチングを行うことで、浮遊ゲートの加工が一括で行える。つまり、トンネル酸化膜及び電荷蓄積層は各々のメモリセルに対して同質のものが得られる。
【０２６５】
しかも、半導体基板を少なくとも一つの窪みを有した柱状に加工するため、絶縁膜によるマスクを半導体基板円柱の側面に形成し、窪みを形成する箇所のみを開口させ、該開口部に対し熱酸化を行い、あるいは等方性エッチングと熱酸化と併用し、基板表面のダメージや欠陥及び凹凸を取り除くことで、良好な活性領域面として用いることができる。特に、円形のパターンを用いてくぼみを囲うする場合には、活性領域面に局所的な電界集中の発生が回避でき、電気的制御が容易に行える。さらに、柱状の半導体基板にトランジスタのゲート電極を取り囲むように配置することで駆動電流の向上及びS値の増大が実現する。これら駆動電流向上及びS値増大の効果は、窪みを形成する際の熱酸化膜厚あるいは等方性エッチング量と熱酸化膜厚とで制御される、メモリセルの活性領域部における柱直径低減による電界集中効果の増加及びメモリセルの活性領域が半導体基板円柱の高さ方向に湾曲することによる3次元的な電界集中効果によって一層増加し、書込み時においてより高速なデバイス特性が実現する。
【０２６６】
メモリセルの活性領域が湾曲することによってメモリセルを形成する単位高さ当りの活性領域が長く形成でき、その分、半導体基板円柱に沿ったゲート長さ、つまりゲート下端から上端までの高低差が小さく設定でき、半導体基板円柱の高さは低減する。これにより半導体基板円柱の異方性エッチングによる形成が容易になり、また、エッチングに用いる反応ガスが少なくなり、製造コストが低減する。さらに、メモリセルの活性領域が湾曲することによって不純物拡散層の端部がメモリセルの活性領域面よりゲート電極側に位置するため、パンチスルーによる電流の経路が活性領域表面に沿い、ゲート電極電圧による制御が容易となりパンチスルー耐圧が向上する。
【図面の簡単な説明】
【図１】  本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図である。
【図２】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図３】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図４】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図５】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図６】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図７】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図８】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図９】  本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１０】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１１】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１２】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１３】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１４】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１５】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１６】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１７】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１８】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１９】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２０】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２１】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２２】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２３】  本発明の半導体記憶装置の等価回路図である。
【図２４】  本発明の半導体記憶装置の等価回路図である。
【図２５】  本発明の半導体記憶装置の等価回路図である。
【図２６】  本発明の半導体記憶装置の等価回路図である。
【図２７】  本発明の半導体記憶装置の等価回路図である。
【図２８】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図２９】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図３０】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図３１】  本発明の半導体記憶装置の別の読み出し時のタイミングチャートの一例を示す図である。
【図３２】  本発明の半導体記憶装置の別の書き込み時のタイミングチャートの一例を示す図である。
【図３３】  本発明の半導体記憶装置の別の消去時のタイミングチャートの一例を示す図である。
【図３４】  本発明の半導体記憶装置のさらに別の書き込み時のタイミングチャートの一例を示す図である。
【図３５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図３６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図４０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図４１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図４２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図４３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図４７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８７】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図８８】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８９】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図９０】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９１】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図９２】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図９４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図９６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９７】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図９８】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９９】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１００】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０１】  図９９において、空乏層の位置を説明するための図である。
【図１０２】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０３】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０４】  本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０５】  本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０６】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０７】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０８】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０９】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１０】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１１】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１２】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１３】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１４】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１５】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１６】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１７】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１８】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１９】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２０】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２１】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２２】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２３】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２４】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２５】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２６】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２７】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２８】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２９】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３０】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３１】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３２】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３３】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３４】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３５】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３６】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３７】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３８】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３９】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４０】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４１】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４２】  図１４０における空乏層を説明するための図である。
【図１４３】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４４】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４５】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４６】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４７】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４８】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４９】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５０】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５１】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５２】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５３】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５４】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５５】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５６】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５７】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５８】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５９】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６０】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６１】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６２】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６３】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６４】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６５】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６６】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６７】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６８】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６９】  従来のＥＥＰＲＯＭを示す平面図である。
【図１７０】  図８００のＡ−Ａ’及びＢ−Ｂ’断面図である。
【図１７１】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図１７２】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図１７３】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図１７４】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図１７５】  従来のＥＥＰＲＯＭの平面図及び対応する等価回路図である。
【図１７６】  従来のMNOS構造のメモリセルの断面図である
【図１７７】  従来の別のMNOS構造のメモリセルの断面図である
【図１７８】  一つの柱状シリコン層に複数のメモリセルを形成した半導体装置の断面図である。
【符号の説明】
100  P型半導体基板
101  P型SOI半導体基板層
110  島状半導体層
210、220、250  溝部
400、410、420、431、432、433、440、441、442、450、460、461、462、463、464、465、471、472、481、484、490  シリコン酸化膜
310、311、321、322、323  シリコン窒化膜
500、510、512、513、520、521、522、523、524、530  多結晶シリコン膜
612、613  層間絶縁膜
622、623  積層絶縁膜
710、720、721、722、723、724  不純物拡散層
810、821、824、832、833、840  配線層
910、921、932、933、924  コンタクト部
R1、R2、R3、R4、R5  レジスト
light1  光
【図１】
0003957481.tif 000002
【図２】
0003957481.tif 000003
【図３】
0003957481.tif 000004
【図４】
0003957481.tif 000005
【図５】
0003957481.tif 000006
【図６】
0003957481.tif 000007
【図７】
0003957481.tif 000008
【図８】
0003957481.tif 000009
【図９】
0003957481.tif 000010
【図１０】
0003957481.tif 000011
【図１１】
0003957481.tif 000012
【図１２】
0003957481.tif 000013
【図１３】
0003957481.tif 000014
【図１４】
0003957481.tif 000015
【図１５】
0003957481.tif 000016
【図１６】
0003957481.tif 000017
【図１７】
0003957481.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
0003957481.tif 000051
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１６】
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【図１２０】
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【図１７８】
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