(57)【特許請求の範囲】
【請求項１】
通信ラインに１ビットデータをシリアル伝送する送信器と、該通信ラインのデータを受信する受信器と、１ビットデータを時分割するクロックを有し、該時分割により得られる中央部の複数個のデータの状態によりビットデータを確定するビットシリアル通信制御を行う複数の通信装置が１つの通信ラインで接続される多重通信装置におけるデータ破壊防止方法であって、
送信器は送信データを送信後、受信器がデータを受信した時点で送信のクロックをスタートし、
前記受信器は、受信データが非優先のデータになった時点で受信のクロックをリセットし、
前記送信のクロックにより確定された送信データと受信のクロックにより確定された受信データとをビットシリアルに比較し、不一致が検出された時点で送信を停止するようにしたことを特徴とする多重通信装置におけるデータ破壊防止方法。
【請求項２】
請求項１に記載の多重通信装置におけるデータ破壊防止方法であって、
前記送信器が送信する通信フォーマットは、送信の優先度を決めるユニットアドレスの後に、非優先状態のビット信号を備えていることを特徴とする多重通信装置におけるデータ破壊防止方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は多重通信装置におけるデータ破壊防止方法に関し、特に、ＣＳＭＡ／ＣＤ方式のネットワーク通信において、衝突検出の遅れのために、勝ち残った送信データが、送信を停止したデータによって破壊されるのを防止するようにした多重通信装置におけるデータ破壊防止方法に関する。
【０００２】
【従来の技術】
ＣＳＭＡ／ＣＤ方式のネットワーク通信においては、ネットワークに接続された複数の通信装置が同時に伝送データの送信を開始したような場合、ネットワーク上を同じ伝送データが流れている間は、該複数の通信装置は伝送データの送信を継続し、その後、伝送データが一致しなくなると、伝送データの送信を同時に開始した前記複数の通信装置のうちの優先順位の高い伝送データを送信した通信装置が勝ち残り、最終的には一番優先度の高い通信装置が伝送データの送信を継続することになる。
【０００３】
この通信方式においては、他の通信装置がネットワーク上に伝送データを出力していない場合には、いつでも伝送データを出力することができるため、例えば、図１４に示されているように、時刻ｔ1 に、送信端子Ｔｘ1 から送信を開始したある通信装置Ａの伝送データａが送信器と受信器の間でのハード上の時間遅延のため各通信装置の受信端子ＲX1、Ｒｘ2 に入力される時刻ｔ3 までは、他の通信装置は誰も送信を開始していないと判断し、送信を開始することができる。このため、時刻ｔ1 と時刻ｔ3 の間のある時刻ｔ2 に、他の通信装置Ｂはその送信端子Ｔｘ2 から伝送データｂの送信を開始する場合が生ずる。
【０００４】
このような事態が発生すると、各通信装置の受信端子ＲX1、Ｒｘ2 の受信データｃは、図示されているように、送信された伝送データよりもＨ（ハイ）レベルの幅がΔｔ1 だけ長くなる。この結果、通信装置ＡとＢは自分が送信した伝送データとは異なる伝送データを受信したと判断して、通信装置Ａ、Ｂは共に伝送データの送信を停止してしまうことが生ずる。
【０００５】
特開平５ー２１１５１１号公報は、この不具合を解消するために、図１５に示されているように、通信装置の受信端子ＲX1、Ｒｘ2 が先に送信を開始された伝送データａを受信した時点ｔ3 から、デジタルデータのビット情報に対応した時間Ｔから伝送データの受信遅れ時間Δｔ1 を引いた時間Δαだけ経過した時点で、通信装置の送信端子Ｔｘ1 、Ｔｘ2 から送信された伝送データａ、ｂの立ち下がりが起こるようにパルス幅を制御している。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記した従来装置は、デジタルデータのビット情報が０であればパルス幅（すなわち、Ｈレベル時間）を１ビット時間に対して２／３とし、ビット情報が１であればパルス幅を１ビット時間に対して１／３とする、いわゆるパルス幅デジタル変調方式（ＰＷＭ方式）には有用であるが、このＰＷＭ方式はビット情報がＰＷＭ制御されるため、伝送データの送受信の制御が複雑であるという問題があった。一方、デジタルデータのビット情報が０であればパルス幅は０、すなわち１ビット時間Ｌ（ロウ）レベル、ビット情報が１であればパルス幅は１ビット時間Ｈレベルとするビットシリアル方式では、１ビット情報のパルス幅を可変しないので伝送データの送受信の制御が簡単であるという利点を有しているが、前記の公報に開示された技術は、送信器と受信器のタイムラグにて生じるデータのずれをパルス幅を可変して修正するものであり、ビットシリアル方式には適用できないという問題があった。
【０００７】
本発明は、前記従来技術に鑑みてなされたものであり、その目的は、送信および受信器間の伝送データの時間遅れに起因する伝送データの衝突破壊を防止できる、ビットシリアル方式において有用な多重通信装置におけるデータ破壊防止方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記した目的を達成するために、本発明は、１ビットデータを時分割するクロックを有し、該時分割により得られる中央の複数個のデータの状態によりビットデータを確定する通信制御を行う多重通信装置におけるデータ破壊防止方法であって、送信器は送信データを送信後、受信器がデータを受信した時点で送信のクロックをスタートし、前記受信器は、受信データが非優先のデータになった時点で受信のクロックをリセットし、前記送信データと受信データとを比較し、不一致が検出された時点で送信を停止するようにした点に第１の特徴がある。
【０００９】
この特徴によれば、送信器と受信器のクロックを同期させることができると共に、送信器と受信器との間に１ビット時間未満の時間遅延があり、該時間遅延の間に複数の通信装置が送信を開始しても、データの衝突によるデータ破壊を防止することができるようになる。
【００１０】
また、本発明は、前記送信器が送信する通信フォーマットは、送信の優先度を決めるユニットアドレスの後に、非優先状態のビット信号を備えさせた点に、第２の特徴がある。この特徴によれば、多重通信システムに接続できる通信装置の個数をさらに増やすことができるようになる。
【００１１】
【発明の実施の形態】
以下に、図面を参照して、本発明を詳細に説明する。図１は、本発明の通信制御装置が適用される一具体例のブロック図であり、車輌に搭載された複数のユニットを制御する車輌用制御システムを示している。
【００１２】
この車輌用制御システムでは、１個のＣＰＵ１０からの命令により、高速の処理を必要とする点火ドライバ２０、ＦＩ（Fuel Injection）ドライバ３０、ＡＢＳドライバ４０等のユニットを多重通信で制御し、前記各ユニットにＣＰＵを持たせないことにより、コストの低廉化を図っている。
【００１３】
点火ドライバ２０にはＩＧ（イグニッション）コイル２２が接続されており、入出力ユニット２１中の通信ＩＣ２１ａを介してＣＰＵ１の通信ＩＣ１１と通信が行われる。また、ＦＩドライバ３０にはインジェクタ３２、フューアルカットリレー３３、インジケータ３４等が接続されており、入出力ユニット３１中の通信ＩＣ３１ａを介してＣＰＵ１の通信ＩＣ１１と通信される。また、ＡＢＳドライバ４０にはモータ４２、インジケータ４３が接続されており、入出力ユニット４１中の通信ＩＣ４１ａを介して前記通信ＩＣ１１と通信される。前記通信ＩＣ１１と、通信ＩＣ２１ａ、３１ａおよび４１ａとは、デジタル通信ライン１で接続されている。
【００１４】
また、高速のタイミングでの処理を必要としない要素、例えば点火のニュートラルＳＷ（スイッチ）２３、サイドスタンドＳＷ２４等は入出力ユニット２１中のＣＨ（チャンネル）切換え２１ｂを介して、ＦＩの大気温、水温、大気圧などを測定する各センサ３５、３６、３７等は入出力ユニット３１中のＣＨ切換え３１ｂを介して、また、ＡＢＳのＡＢＳオン／オフセンサ４４等は入出力ユニット４１中のＣＨ切換え４１ｂを介して、アナログ通信ライン２で一つにまとめられて、ＣＰＵ１０に内蔵されているＡ／Ｄ変換器１３の一つのポートに接続されている。
【００１５】
一方、高速のタイミングでの処理を必要とする要素、例えばＡＢＳモータポテンショ５１、ＦＲ車速センサ５２、ＲＲ車速センサ５３、スロットル開度（θTH）５４、クランクパルス（Ｎe ）５５、カムパルサ５６、吸気圧（ＰB ）５７、ノックセンサ５８等は、ＣＰＵ１０に内蔵されている前記Ａ／Ｄ変換器１３に直接接続されている。
【００１６】
次に、前記車輌用制御システムの構成を、図２を参照してより詳細に説明する。親である中央制御ユニット６０は、３個の子である入出力ユニット２１、３１、４１と、デジタル通信ライン１とアナログ通信ライン２を介して接続されている。
【００１７】
中央制御ユニット６０は、前記ＣＰＵ１０、通信ＩＣ１１、レジスタ１２、Ａ／Ｄ変換器１３、およびＲＡＭ１４から構成されており、Ａ／Ｄ変換器１３の入力ポート０〜４には、高速のタイミングで処理する必要のあるアナログ信号が入力する。例えば、ＡＢＳポテンショ５１、スロットル開度５４、吸気圧５７、カムパルサ５６、ノックセンサ５８等のクランク１回転内で処理が要求される高速アナログ信号である。Ａ／Ｄ変換器１３の入力ポート０〜４に入力したアナログ入力はデジタル信号に変換されて、それぞれレジスタＲ1 〜Ｒ５に保持され、ＣＰＵ１０によって必要なタイミングで読みだされる。また、Ａ／Ｄ変換器１３の入力ポート５には、入出力ユニット２１、３１、４１からアナログ通信ライン２を介して送られてくる高速のタイミングでの処理を必要としない要素からのアナログデータが入力する。このアナログデータはＡ／Ｄ変換器１３でデジタルデータに変換された後、レジスタＲ６に格納され、ＣＰＵ１０によって所望のタイミングで読み出され、演算等に使用される。
【００１８】
前記入出力ユニット２１、３１、４１は同等の構成を有しているので、入出力ユニット２１を代表としてその構成を説明すると、該入出力ユニット２１は、通信ＩＣ２１ａと、例えば８チャンネル（０〜７）のＣＨ切換え部２１ｂから構成されている。通信ＩＣ２１ａはデジタル通信ライン１を介して中央制御ユニット６０の通信ＩＣ１１と信号のやり取りをし、受信した制御信号を選別して点火ドライバ２０とＣＨ切換え部２１ｂに送る。点火ドライバ２０は通信ＩＣ２１ａから送られてきた制御信号によって制御されて動作し、切換え部２１ｂは指示されたチャンネルをアナログ通信ライン２に接続する。指示されたチャンネルがアナログ通信ライン２に接続されると、通信ＩＣ２１ａは通信ＩＣ１１を介して、該接続が成立した旨の応答をＣＰＵ１０に返す。ＣＰＵ１０はこの応答を確認してからレジスタＲ６のデータを読みに行くので、要求したデータを間違いなく取得することができる。ＣＰＵ１０は、取得したデータを演算に使用したり、ＲＡＭ１４に格納したりする。
【００１９】
次に、前記通信ＩＣ２１ａ、３１ａ、および４１ａの一具体例の構成を図３に示す。これらの構成はほぼ同一であるので、前記ＡＢＳ入出力ユニット４１の通信ＩＣ４１ａを例に上げて説明すると、該通信ＩＣ４１ａは、前記ＣＨ切換え部４１ｂに接続されるＩ／Ｆ（インタフェース）６１と、ＡＢＳドライバ６２に接続される駆動回路６２と、バスコントローラ６３と、送信器６４と、受信器６５と、送信データを記憶する第１のバッファ６６と、受信データを記憶する第２のバッファ６７と、該第１、第２のバッファに記憶されたデータを比較するコンパレータ６８から構成されている。
【００２０】
送信器６４から、後述する通信フォーマットで通信を開始すると、通信データは双方向のデジタル通信ライン１を通って、中央制御ユニット６０の通信ＩＣ１１、他の入出力ユニット２１、３１の通信ＩＣに伝達される。いま、入出力ユニット４１からのみ送信が開始されたとすると、前記コンパレータ６８によって第１バッファ６６と第２バッファ６７に記憶されるデータが一致していると判断され、入出力ユニット４１は送信動作を継続する。しかし、同時またはほぼ同時に二つ以上のユニットから送信が開始されると、データが衝突を起こし、データが破壊されて、正常な通信ができなくなる。そこで、本発明では、この問題を解決するためのアクセス方法を提案するものであり、以下に説明する。
【００２１】
まず、前記各ユニット（中央制御ユニット６０、入出力ユニット２１、３１、４１）が出力する通信フォーマットを図４に示す。図示されているように、１ビットのスタートビット、２ビットのユニットアドレス、１ビットのシンクロビット、２ビットのデータアドレス、８ビットのデータ、１ビットのパリティビット、およびストップビットから構成されている。
【００２２】
前記スタートビットは送信の開始を知らせるビットであり、０データが割当てられている。ユニットアドレスは、送信の優先順位を示すものであり、図５に示されているように、優先順位の高い順から、「００」、「０１」、「１０」、「１１」となっている。すなわち、０が１より優先度が高くなっている。そこで、例えば、ユニットアドレス「００」は親の中央制御ユニット６０に割り当てられ、「０１」、「１０」、「１１」は、子の入出力ユニット２１、３１、４１に割り当てられる。前記シンクロビットは後述する説明から明らかになるように、データが衝突した時に優先度の高い方のデータが破壊されないように設けられたものであり、１データが割当てられている。データアドレスはデータの格納先を示し、パリティビットはデータの誤り検出をするためのものであり、奇偶パリティが使用される。また、ストップビットは送信データの終了を示すものであり、１データが割当てられている。
【００２３】
また、本発明では、デジタルデータのビット情報が０であれば１ビット時間“０”レベル、ビット情報が１であれば１ビット時間“１”レベルとするビットシリアル方式を用いている。この方式では、１ビット情報のパルス幅が可変できないのは明らかである。
【００２４】
また、ビットが０であるか１であるかの認識は図６のように行われる。すなわち、１ビット時間は、第０〜第７クロックステージの８クロック時間からなり、第３、第４、第５クロックステージで読まれたデータの多数決により、第７クロックステージのタイミングで、ビットデータが１であるか０であるかが確定される。図示の場合には、第３〜第５クロックステージで読まれたデータは全て“１”であるので、多数決により第７クロックステージのタイミングで、ビットデータが１であると確定される。また、例えば、第３、第４クロックステージで読まれたデータが０、第５クロックステージで読まれたデータが１の場合が生じたとすれば、ビットデータは多数決により０と確定される。
【００２５】
さて、システムの構成上、例えばユニット４１の送信器６４から出力されたデータが、自身の受信器６５あるいは他のユニット６０、２１、３１の受信器に届くまでに時間遅延が生ずる。いま、この遅延が４クロックであるとした場合に、図７(a) に示されているように、ユニットアドレス「１０」を割当てられたユニットＡがある時点ｔ0 で送信を始めたとすると、該ユニットＡの送信器はスタートビット（＝０）に続いてユニットアドレス（＝１０）を出力する。これらのデータが、各ユニットの受信器で受信されるタイミングは同図(b) のように４クロック遅れとなる。ユニットＡ以外のユニットは、ユニットＡのスタートビット０を受信すると、先に送信を始めたユニットが居ることを認識して、送信開始を断念する。しかしながら、ユニットＡが送信を開始してから４クロックが経過するまで、すなわちユニットＡのスタートビットを受信するまでは、どのユニットも送信をしていないと認識して送信を開始することができる。
【００２６】
他のユニット、例えば、Ａユニットより高い優先度のユニットアドレス「０１」を割当てられたユニットＢが、同図(c) に示されているように、ユニットＡの送信開始よりも４クロック遅れで送信を開始したとすると、各ユニットの受信器は同図(d) のようなデータを受信する。
【００２７】
各ユニットの受信器が実際に受信するデータは、前記(b) と(d) を合成（論理積）したデータとなるから、同図(e) に示すデータとなる。前述のように、ビットデータは第３、４、５クロックステージの各データの多数決で第７クロックステージのタイミングで確定されるので、各ユニットの受信器は、タイミングｔ1 で０のビットデータ（スタートビット）を受信し、タイミングｔ2 で０のビットデータを受信し、タイミングｔ3 で１のビットデータ（ユニットアドレス）を受信したと認識する。
【００２８】
そこで、ユニットＡは前記タイミングｔ2 で自分が出力したユニットアドレス１と異なるデータ０を受信したと認識して、換言すれば自分より優先度の高い他のユニットが同時に送信を開始したと認識して、送信を停止する。しかしながら、このタイミングｔ2 では、ユニットＡは既に０データを第３クロックステージまで送出している。この第３クロックステージまでの０データは、デジタル通信ライン１上に送り出され、ユニットＢから送信されているデータと衝突することになるが、ユニットＢの受信器は同図(d) に示されているように、タイミングｔ3 で１のビットデータを受信する。このため、ユニットＢが出力したデータはこの衝突によって破壊されることなく受信器に受信され、ユニットＢは自分が送信したのと同じデータを受信するので、送信を続行する。
【００２９】
しかしながら、送信器と受信器間の時間遅延が５クロック以上になると、ユニットＢのユニットアドレス「０１」の「１」の第０〜第４クロックステージのデータが０、第５〜第７クロックステージのデータが１となり、多数決によりデータが０と確定されてユニットＢの受信器にも自分が出したデータとは異なるデータが返ってくることになり、換言すればデータが破壊されたことになり、送信を停止してしまうという不具合が生ずる。
【００３０】
その様子は、図８に示されているようになる。図８は、送信器と受信器間の時間遅延が７クロックである場合のタイミングチャートである。同図(e) に示されているように、タイミングｔ3 において、ユニットＢの受信器は０のビットデータを受信したと判断するので、ユニットＢは自分が送信したデータ「１」と異なるデータが返って来たと認識して送信を停止する。
【００３１】
そこで、本発明では、この不具合を解消するために、図９で示すようにした。図９は、図８と同様に、前記送信器と受信器間の時間遅延が５クロック以上である７クロックの場合を想定したタイミングチャートである。
【００３２】
本発明では、同図(a) 、(c) から明らかなように、送信器は、受信器がいずれかのユニットの送信器が出力したデータを受信した時点から送信クロックを開始するようにした。具体的には、受信器がスタートビットの立ち下がりを受信した時点から送信クロックを開始し、送信を開始することにした。また、同図(e) に示されているように、受信器のクロックは、非優先信号、すなわち１のデータの立上がりでリセットするようにした。
【００３３】
送信器の送信クロックを自分が出したデータを受信器で受信した時点から開始するようにすると、送信クロックと受信クロックが同期することになり、優先度の低いユニットの送信器がデータの送信を停止するタイミングがビットの途中にならないというメリットがある。また、受信器のクロックを、非優先信号の立上がりでリセットしないと、受信された３個目のビットデータは、同図(e) のタイミングｔ4 （すなわち、第７クロックステージ）で０と確定され、図８で説明したようにユニットＢは送信を停止することになるが、受信器のクロックを、非優先信号の立上がりでリセットすると、タイミングｔ4 で第７クロックステージが存在しなくなるからビットデータの確定は行われず、タイミングｔ5 まで延ばされることになる。そうすると、タイミングｔ5 では、受信データは１のビットデータと認識され、ユニットＢは自分が出力したのと同じデータが返ってきたと認識して、送信を続行することになる。すなわち、受信器のクロックを、非優先信号の立上がりでリセットすることにより、データの衝突によるデータ破壊が補償されたことになる。
【００３４】
以上の対策により、ユニットアドレスが「００」、「０１」、「１０」または「１１」の３個のユニットの多重通信は可能になるが、ユニットアドレスが「１０」と「１１」のユニットＣ，Ｄがほぼ同時に送信を開始すると、ユニットＤがスタートビットの０に続いて「１１０」と出力し、ユニットＣがスタートビットの０に続いて「１０１」と出力した場合に、不具合が生ずる。その不具合を、図１０のタイミングチャートに示す。
【００３５】
いま、ユニットＣが、同図(a) に示されているように「０１１０」とデータを出力し、ユニットＤが、同図(c) に示されているように「０１０１」とデータを出力したとすると、各ユニットＣ，Ｄの受信器は、同図(e) に示されているように、タイミングｔ2 で０、ｔ3 で１、ｔ4 で０を受信したと認識する。そこで、ユニットＣはタイミングｔ4 の時点で送信を断念するが、既に０データを６クロックステージまで出力している。この０データがユニットＤの１データと衝突し、前記デジタル通信ライン１上では、同図(f) に示されているように、０データとなって、ユニットＤの１データが破壊されてしまう。
【００３６】
そこで、本発明では、先に図４で説明したように、ユニットアドレスの次に、１データのシンクロビットを設けた（図１２参照）。このようにすると、前記ユニットＤの１データが破壊を免れる理由を、図１１を参照して説明する。
【００３７】
ユニットＣは、同図(e) に示されているタイミングｔ4 で、自分が送出したデータとは異なるデータが返ってきたと判断して送信を停止するが、この送信停止時に、ユニットＣは１データである前記シンクロビットを６クロックステージまで出力している。同様に、ユニットＤも、同図(c) に示されているように同時刻にシンクロビットを出力し、続いて１データを出力する。したがって、同図(f) から明らかなように、デジタル通信ライン１上の信号は、「０１０１１」となって、ユニットＤのデータは破壊されずに伝送されることになる。
【００３８】
以上のように、通信フォーマットに、ユニットアドレスに続いて１データであるシンクロビットを１ビット入れると、ユニットアドレス「１０」と「１１」のユニットＣ，Ｄが同時に送信を開始しても、データの破壊は防止され、本発明のシステムに、ユニットアドレスが「００」、「０１」、「１０」、および「１１」の４個のユニットの多重通信が可能になる。
【００３９】
以上は、ユニットアドレスを２ビットとした、４個のユニットの多重通信システムについて説明したが、本発明はこれに限定されず、さらに拡張することができる。例えば、図１３に示すように、ユニットアドレスを３ビットとし、１データであるシンクロビットを付加すると、ユニットアドレスが「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、および「１１１」の７個のユニットを接続したシステムの多重通信が可能になる。なお、この場合、ユニットアドレスが「１１０」と「１００」、および「１１０」と「１０１」が衝突するとデータが破壊される恐れが生ずるので、「１１０」は設定から外されている。
【００４０】
【発明の効果】
前記の説明から明らかなように、請求項１の発明によれば、通信装置の送信器と、送信器から送出されデータを受信する受信器との時間遅延が１ビット時間未満であれば、該時間遅延内に複数の送信器が送信を開始しても、データの衝突によるデータ破壊を防止し、正常な通信ができるようになるという効果がある。
【００４１】
また、請求項２の発明によれば、ユニットアドレスビットが２ビットの場合に４個の通信装置を、３ビットの場合に７個の通信装置を接続できるという効果がある。
【図面の簡単な説明】
【図１】  本発明が適用される装置の一例である車輌用制御システムの構成を示すブロック図である。
【図２】  図１の一部の詳細構成を示すブロック図である。
【図３】  通信ＩＣの一具体例の詳細構成を示すブロック図である。
【図４】  本発明の通信フォーマットの説明図である。
【図５】  送信優先順位とユニットアドレスとの関係を示す図である。
【図６】  １ビットデータと、これを時分割するクロックとの関係を示す図である。
【図７】  送信器と受信器の時間遅延が４クロックである場合のタイミングチャートである。
【図８】  送信器と受信器の時間遅延が７クロックである場合のタイミングチャートである。
【図９】  送信器と受信器の時間遅延が７クロックである場合に、本発明による対策を講じた場合のタイミングチャートである。
【図１０】  送信器と受信器の時間遅延が７クロックである場合に、ユニットＣ、Ｄの各送信器から、「０１１０」、「０１０１」のデータを送出した場合に不具合が生ずる理由を示すタイミングチャートである。
【図１１】  本発明の対策により、図１０の不具合を解消されたことを示すタイミングチャートである。
【図１２】  ２ビットのユニットアドレスにシンクロビットを付加した状態の説明図である。
【図１３】  ３ビットのユニットアドレスにシンクロビットを付加した状態の説明図である。
【図１４】  従来のパルス幅デジタル変調方式による多重通信の不具合を説明する波形図である。
【図１５】  図１４の不具合を解消する従来方法を示す説明図である。
【符号の説明】
１…デジタル通信ライン、２…アナログ通信ライン、１０…ＣＰＵ、１１…通信ＩＣ、１３…Ａ／Ｄ変換器、２０…点火ドライバ、３０…ＦＩドライバ、４０…ＡＢＳドライバ、２１、３１、４１…入出力ユニット、６０…中央制御ユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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