(57)【特許請求の範囲】
【請求項１】
複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、
前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、
前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、
前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第１のスイッチ素子と、
前記複数のブロックのうち、非選択保持状態とするブロックのアドレスを記憶する記憶部と、
前記各ブロックデコーダに設けられ、前記記憶部から供給されるアドレスに応じて前記第１のスイッチ素子をオフ状態に設定する設定回路と、
前記第１のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第２のスイッチ素子と、
前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第１のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、
前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、
前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、
前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第１のスイッチ素子と、
前記メモリセルアレイに設けられ、非選択保持状態とする前記ブロックのアドレスを記憶する記憶部と、
前記各ブロックデコーダに設けられ、前記記憶部から供給されるアドレスに応じて前記第１のスイッチ素子をオフ状態に設定する設定回路と、
前記第１のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第２のスイッチ素子と、
前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第１のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】
複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、
前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、
前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、
前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第１のスイッチ素子と、
非選択保持状態とする前記ブロックのアドレスを記憶する記憶部と、
前記各ブロックデコーダに設けられ、前記第１のスイッチ素子をオン又はオフ状態に設定する設定回路と、
前記各ブロックデコーダの前記デコード回路に接続され、前記第１のスイッチ素子が前記設定回路によりオン状態に設定された状態において、前記デコード回路の出力信号に応じて、対応するブロックを選択状態に保持する保持回路と、
前記第１のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第２のスイッチ素子と、
前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第１のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記各ブロックデコーダに設けられた前記非選択ブロック検出回路に接続され、前記非選択ブロック検出回路の接続ノードの電位をモニタする検出回路をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記記憶部は、電源投入直後に前記ブロックデコーダに非選択保持ブロックのアドレス信号を供給することを特徴とする請求項１乃至３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば複数本のワード線を含む複数のブロックを有し、これらブロック単位でワード線を選択するブロックデコード回路を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性半導体記憶装置としてＥＥＰＲＯＭを用いたＮＡＮＤ型フラッシュメモリが提案されている。このＮＡＮＤ型フラッシュメモリは、隣接して配置された複数のメモリセルのソース、ドレインが直列接続され、この直列接続された複数のメモリセル（以下、ＮＡＮＤセルと称す）が１単位としてビット線に接続される。このＮＡＮＤ型フラッシュメモリは、ロウ方向に配列された複数のセルに対して一括してデータの書き込み、又は読み出し動作が行なわれる。
【０００３】
また、データの消去は、ロウ方向に配置された複数のＮＡＮＤセルを含むブロック単位で行われる。このため、ロウデコーダは、ＮＡＮＤセル単位を選択するブロックデコーダと、個々のワード線を選択する回路を有している。
【０００４】
また、一般に、この種のＮＡＮＤ型フラッシュメモリは、例えばテストモードで用いられる全ブロック消去や、全ブロック書き込み時などにおいて、他のブロックの動作に悪影響を及ぼさないようにしている。すなわち、不良ワード線を含む不良ブロックの場合、この不良ワード線からリークが生じる。このため、テスト時にワード線に昇圧回路から電位を供給してもワード線を所定の電位に昇圧することができず、種々の試験の効率を落とす原因となる。
【０００５】
そこで、メモリセルアレイは、複数の通常のブロックとリダンダンシブロックとを有している。例えばダイソートテストにおいて不良ブロックが検出された場合、不良ブロックがリダンダンシブロックに置き換えられる。ブロックデコーダはフューズを有しており、ダイソートテストにおいて、不良ブロックが検出された場合、不良ブロックを選択するブロックデコーダに含まれるフューズが切断される。このため、このブロックデコーダにより不良ブロックの選択が回避される。
【０００６】
図１０は、従来のブロックデコーダの一例を示している。デコーダ１０１は、ブロックアドレスをデコードする。このデコードの結果、デコーダ１０１の出力信号がハイレベルの選択状態であり、信号ＢＬＫＡＤがハイレベルの場合、トランジスタ１０２、１０３がオンする。フューズ素子１０４が切断されていない場合、ラッチ回路１０５の出力ノードＢoutがハイレベルとなる。このため、レベルシフタ１０６の出力電圧により、転送ゲート１０７を構成する各トランジスタがオンとされる。このため、これらトランジスタを介してワード線ＷＬ０〜ＷＬ１５に制御電圧ＣＧ１〜ＣＧ１５が供給されるとともに、第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２に、制御電圧ＳＧＤ、ＳＧＳがそれぞれ供給される。このようにして、ロウ方向に配置された複数のＮＡＮＤセルが選択される。これらＮＡＮＤセルは、第１の選択ゲート線ＳＧ１の信号に応じてビット線に接続され、第２の選択ゲートＳＧ２の信号に応じて共通ソース線に接続される。
【０００７】
一方、不良ブロックに対応して前記フューズ素子１０４が切断されている場合、デコーダ１０１の出力信号がハイレベルの選択状態であっても、ラッチ回路１０５の出力信号Ｂoutがローレベルである。このため、レベルシフタ１０６は非動作であり、転送ゲート１０７を構成する複数のトランジスタはオフ状態である。したがって、不良ブロックは非選択状態に保持される。
【０００８】
【発明が解決しようとする課題】
ところで、これら不良ブロックに関わる対処において、従来は、レーザによりフューズを切断していた。しかし、ダイソートテストによる不良ブロックの判定とレーザによるフューズの切断は別工程であるため効率が悪い。
【０００９】
また、チップをパッケージにより封止した後、バーンイン試験により不良ブロックが判明した場合、この不良ブロックをリダンダンシブロックにより救済することができない。このため、この不良ブロックに例えばオール“０”データが書き込まれマーキングされる。この場合、不良ブロックか否かは、書き込まれたデータをユーザが判別することとなる。しかし、誤って不良ブロックに書き込んだデータを消去したり、別のデータにより上書きした場合、不良ブロックの判別が不可能となってしまう。
【００１０】
このように、従来の不揮発性半導体記憶装置は、不良ブロックが生じた場合、製造効率が低下するとともに、パッケージ後に検出された不良ブロックを確実に非選択状態に保持することが困難であった。
【００１１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、製造効率の低下を招来することがなく、しかも、パッケージ後に検出された不良ブロックを確実に非選択状態に保持することが可能な不揮発性半導体記憶装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の第１の態様は、複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第１のスイッチ素子と、前記複数のブロックのうち、非選択保持状態とするブロックのアドレスを記憶する記憶部と、前記各ブロックデコーダに設けられ、前記記憶部から供給されるアドレスに応じて前記第１のスイッチ素子をオフ状態に設定する設定回路と、前記第１のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第２のスイッチ素子と、前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第１のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路とを具備している。
【００１３】
本発明の不揮発性半導体記憶装置の第２の態様は、複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第１のスイッチ素子と、前記メモリセルアレイに設けられ、非選択保持状態とする前記ブロックのアドレスを記憶する記憶部と、前記各ブロックデコーダに設けられ、前記記憶部から供給されるアドレスに応じて前記第１のスイッチ素子をオフ状態に設定する設定回路と、前記第１のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第２のスイッチ素子と、前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第１のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路とを具備している。
【００１４】
本発明の不揮発性半導体記憶装置の第３の態様は、複数のブロックを有し、各ブロックは複数のワード線と、これらワード線に接続された複数のメモリセルを有するメモリセルアレイと、前記各ブロックに対応して配置され、アドレス信号に応じて対応するブロックを選択する複数のブロックデコーダと、前記各ブロックデコーダに設けられ、前記アドレス信号をデコードするデコード回路と、前記デコード回路に直列接続され、前記デコード回路を活性化又は非活性化する第１のスイッチ素子と、前記メモリセルアレイに設けられ、非選択保持状態とする前記ブロックのアドレスを記憶する記憶部と、前記各ブロックデコーダに設けられ、前記記憶部から供給されるアドレスに応じて前記第１のスイッチ素子をオフ状態に設定する設定回路と、前記第１のスイッチ素子に並列接続され、非選択保持ブロックの検出時にオン状態とされる第２のスイッチ素子と、前記デコード回路及び前記設定回路に接続され、前記非選択保持ブロックの検出時に、前記設定回路が前記第１のスイッチ素子をオフ状態に設定している場合において、前記デコード回路の出力信号に基づき、非選択保持ブロックを検出する非選択ブロック検出回路とを具備している。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態を示している。図１において、メモリセルアレイＭＣＡは複数のブロック（ＢＬＫ）１０、及び複数のリダンダンシブロック（ＲＢＬＫ）１１を有している。各ブロック１０及びリダンダンシブロック１１は、図示せぬ複数のＮＡＮＤセルを有している。各ＮＡＮＤセルはロウ方向に配置されている。ロウデコーダＲＤＣは複数のブロックデコーダ（ＢＬＤ）１２を有している。これらブロックデコーダ１２は、前記各ブロック１０及びリダンダンシブロック１１に対応して配置されている。
【００１９】
制御回路１３は、アドレス信号以外の各種制御信号を出力する。これら制御信号は前記ロウデコーダＲＤＣを構成するブロックデコーダ１２及びアドレスレジスタ１５等に供給される。入出力バッファ１４は外部から供給されるアドレス信号を受けるとともに、外部から供給される書き込みデータ及びメモリセルから読み出されたデータを受ける。
【００２０】
前記アドレスレジスタ１５は、入出力バッファ１４から供給されるロウアドレス信号及びカラムアドレス信号を保持する。ロウアドレス信号はロウデコーダＲＤＣに供給され、カラムアドレス信号はカラムデコーダ１６に供給される。
【００２１】
ページバッファ及びセンスアンプ１７において、ページバッファは、メモリセルにデータを書き込んだり読み出したりするためのデータを保持する。センスアンプはメモリセルから読み出されたデータを検知し増幅する。カラムデコーダ１６は、アドレスレジスタ１５から供給されるカラムアドレス信号をデコードし、メモリセルアレイＭＣＡのカラム（に相当するページバッファ）を選択する。
【００２２】
データ記憶部１８は、例えば不揮発メモリにより構成され、メモリセルアレイＭＣＡに含まれる非選択保持ブロックのアドレスを記憶する。非選択保持ブロックとしては、例えばダイソートテストやバーンインテストにおいて、検出された不良ブロックや、セキュリティ情報等のデータが記憶され、書き込み、消去時にアクセス禁止とされた所謂ＲＯＭブロック、チップの識別符号や特定の動作を設定する情報が記憶され、書き込み、消去時にアクセス禁止とされたブロック等が含まれる。
【００２３】
尚、前記アドレスレジスタ１５は、ロウ系のアドレスレジスタとカラム系のアドレスレジスタを含んでおり、カラム系のアドレスレジスタにより、ページバッファ及びセンスアンプ１７の所定の位置を指示し、ロウ系のアドレスレジスタにより、ロウデコーダＲＤＣのブロックデコーダ１２を指示するように構成されている。
【００２４】
図２は、図１に示すブロックデコーダ１２の回路構成を示している。
【００２５】
端子２０には電源電圧ＶＤＤが供給されている。この端子２０と接地間にはＰチャネルＭＯＳトランジスタ２１、ＮチャネルＭＯＳトランジスタ２２〜２８が直列接続されている。前記トランジスタ２１及び２７のゲートには、ロウデコーダＲＤＣを活性化するための信号ＲＤＥＣ１が供給されている。また、トランジスタ２２〜２６のゲートには、前記アドレスレジスタ１５から供給されるアドレス信号又はプリデコードされたアドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥが供給される。これらトランジスタ２２〜２６は、デコード回路２９を構成している。前記トランジスタ２８のゲートには非選択保持解除信号ＲＯＭＢＡＥＮが供給されている。
【００２６】
前記端子２０と接続ノードＮＤの相互間には、ＰチャネルＭＯＳトランジスタ３０が接続されている。さらに、前記接続ノードＮＤにはインバータ回路３１の入力端が接続されている。このインバータ回路３１の出力端は前記トランジスタ３０のゲートに接続されるとともに、レベルシフタ３２の入力端に接続されている。このレベルシフタ３２は、インバータ回路３１の出力信号ＲＤＥＣＡＤに応じて端子ＶＲＤＥＣから供給される電源電圧より高い電圧を出力する。このレベルシフタ３２の出力端は、転送ゲート３３を構成する複数のトランジスタ３３ａ、３３ｂ、３３0〜３３15のゲートに接続されている。
【００２７】
前記トランジスタ３３ａ，３３ｂの電流通路の一端には、選択電圧ＳＧＤ、ＳＧＳがそれぞれ供給され、前記トランジスタ３３0〜３３15の電流通路の一端には、制御電圧ＣＧ０〜ＣＧ１５が供給されている。これら選択電圧ＳＧＤ、ＳＧＳ、及び制御電圧ＣＧ０〜ＣＧ１５は、図示せぬ昇圧回路によりメモリセルの動作モードに応じて所定の電位に設定される。
【００２８】
前記トランジスタ３３ａ，３３ｂの電流通路の他端は、選択線ＳＧ１、ＳＧ２に接続されている。これら選択線ＳＧ１、ＳＧ２は、ＮＡＮＤセル３４を構成する選択トランジスタ３４ａ、３４ｂのゲートに接続されている。選択トランジスタ３４ａはＮＡＮＤセル３４をビット線ＢＬに接続し、選択トランジスタ３４ｂはＮＡＮＤセル３４をソース線ＳＬに接続する。
【００２９】
また、前記トランジスタ３３0〜３３15の電流通路の他端は、ワード線ＷＬ０〜ＷＬ１５に接続されている。これらワード線ＷＬ０〜ＷＬ１５は前記ＮＡＮＤセル３４を構成するメモリセル３４0〜３４15の制御ゲートに接続されている。
【００３０】
一方、前記トランジスタ２８には、ブロックデコーダ１２の選択、非選択保持状態を設定するためのＮチャネルＭＯＳトランジスタ３５が並列接続されている。このトランジスタ３５のゲートには、ラッチ回路３６が接続されている。
【００３１】
このラッチ回路３６の接続ノードＮＦには、ラッチ回路３６をセット状態とするためのセット回路ＳＥＴが接続されている。すなわち、接続ノードＮＦと接地間にはＮチャネルＭＯＳトランジスタ３７、３８が直列接続されている。前記トランジスタ３７のゲートは前記インバータ回路３１の出力端に接続され、前記トランジスタ３８のゲートにはセット信号ＦＲＳＥＴが供給されている。
【００３２】
また、前記ラッチ回路３６の接続ノードｂＮＦと接地間には、ＮチャネルＭＯＳトランジスタ３９が接続されている。このトランジスタ３９のゲートにはリセット信号ＦＲＲＳＥＴが供給されている。トランジスタ３９はこのリセット信号ＦＲＲＳＥＴに応じてリセットされる。
【００３３】
さらに、前記接続ノードｂＮＦと前記インバータ回路３１の相互間には、非選択保持ブロックを検出するための非選択保持ブロック検出回路ＢＤが接続されている。この非選択保持ブロック検出回路ＢＤは、ＮチャネルＭＯＳトランジスタ４０、４１、４２と検出回路４３により構成されている。すなわち、接続ノードＢＤＮＤと接地間には、前記トランジスタ４０、４１、４２が直列接続されている。前記トランジスタ４０のゲートには前記インバータ回路３１の出力信号ＲＤＥＣＡＤが供給され、トランジスタ４１のゲートには制御信号ＢＬＫＳＥＮＳが供給されている。さらに、トランジスタ４２のゲートは前記ラッチ回路３６の接続ノードｂＮＦが接続されている。また、前記接続ノードＢＤＮＤは、図示せぬ他のブロックデコーダに接続されるともに、ロウデコーダの外部に配置された検出回路４３に接続されている。
【００３４】
上記構成において、ブロックデコーダ１２の動作について説明する。
【００３５】
（ブロックが選択可能状態の場合）
まず、図３を参照して、このブロックデコーダ１２に対応するブロックが選択可能状態にある場合について説明する。この場合、ラッチ回路３６の接続ノードＮＦはハイレベルであり、トランジスタ３５はオンしている。したがって、このブロックデコーダ１２は、従来のフューズが切断されていない選択状態と同様の状態に設定される。
【００３６】
通常の読み出し動作や、書き込み動作において、デコード回路２９を構成するトランジスタ２２〜２６には、アドレスレジスタ１５から出力されるアドレス信号、又はプリデコードされたアドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥが供給される。トランジスタ２１と２７のゲートに供給される信号ＲＤＥＣ１は、アドレス信号ＡＲＯＷが確定した後にデコード動作をイネーブルにする信号である。この信号ＲＤＥＣ１がローレベル時、ノードＮＤはトランジスタ２１を介してハイレベルにプリチャージされている。
【００３７】
上記のように、このブロックデコーダ１２は選択可能な状態であるため、トランジスタ３５はオンしている。このため、信号ＲＤＥＣ１がハイレベルになり、トランジスタ２１がオフとされた状態において、アドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥが全てハイレベルであれば、デコード回路２９を構成するトランジスタ２２〜２６が全てオンして、接続ノードＮＤがローレベルになる。すると、インバータ回路３１の出力信号ＲＤＥＣＡＤがハイレベルになる。この信号ＲＤＥＣＡＤに応じてレベルシフタ３２より、転送ゲート３３に所定の電圧が供給される。このため、転送ゲート３３を介してＮＡＮＤセル３４の選択トランジスタ３４ａ、３４ｂのゲート、及びメモリセル３４0〜３４15の制御ゲートに所定の電圧が供給される。すなわち、ラッチ回路３６の接続ノードＮＦがハイレベルのとき、入力されたアドレス信号がブロックアドレスと一致すると、信号ＲＤＥＣＡＤがハイレベルとなり、対応するブロックが選択状態となる。
【００３８】
（ブロックが非選択保持状態の場合）
次に、図４を参照して、このブロックが非選択保持状態の場合について説明する。
【００３９】
この時、ラッチ回路３６の接続ノードＮＦはローレベルである。このため、トランジスタ３５はフューズが切断されたと同様のオフ状態である。この状態において、デコード回路２９に、このブロックと一致するアドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥが印加された場合、トランジスタ２２〜２６が全てオンする。しかし、トランジスタ３５がオフ状態であるため、接続ノードＮＤはハイレベルのままである。このため、インバータ回路３１の出力信号ＲＤＥＣＡＤはローレベルであり、レベルシフタ３２、転送ゲート３３を介してＮＡＮＤセルが選択されることがない。すなわち、ラッチ回路３６の接続ノードＮＦがローレベルにセットされていると、ブロックを選択することができない。
【００４０】
（ラッチ回路の接続ノードＮＦにデータをセットする）
次に、図５を参照して、ラッチ回路３６の接続ノードＮＦにデータをセットする場合について説明する。
【００４１】
ラッチ回路３６のデータを初期化する際、まず、ラッチ回路３６がリセットされる。このため、信号ＦＲＲＳＴをハイレベルとして、トランジスタ３９をオンさせ、ラッチ回路３６の接続ノードＮＦをハイレベルにする。ロウデコーダ１２内に設けられた全てのブロックデコーダの接続ノードＮＦがハイレベルになると、全ブロックがアドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥによって選択可能な状態とされる。
【００４２】
不良ブロックや書き込み、消去時にアクセス禁止とされたブロックを非選択保持状態にする場合、データ記憶部１８から非選択保持ブロックのアドレス信号が読み出され、アドレスレジスタ１５に供給される。このアドレス信号はアドレスレジスタ１５から各ブロックデコーダに供給される。このため、このアドレス信号に対応する非選択保持ブロックに含まれるデコード回路２９のトランジスタ２２〜２６が全てオンとなる。この後、信号ＲＤＥＣ１がハイレベルとされると、トランジスタ２１がオフ、トランジスタ２７がオンとされる。トランジスタ３５はラッチ回路３６の接続ノードＮＦがハイレベルであるため、オンとされる。したがって、非選択保持ブロックに対応するブロックデコーダの接続ノードＮＤはローレベルとなり、インバータ回路３１の出力信号ＲＤＥＣＡＤはハイレベルとなる。このため、トランジスタ３７がオンする。この後、信号ＦＲＳＥＴをハイレベルにすると、非選択保持ブロックに対応するブロックデコーダのラッチ回路３６のみ接続ノードＮＦがローレベルとなり、トランジスタ３５がオフとされる。
【００４３】
このようにして、非選択保持ブロックのラッチ回路３６の接続ノードＮＦにデータを設定することができる。その後、通常動作において、この非選択保持ブロックのアドレス信号がデコード回路２９に供給された場合においても、トランジスタ３５がオフしている。このため、このブロックは選択されない。
【００４４】
また、非選択保持ブロックのデータ設定の制御方法において、信号ＦＲＳＥＴと信号ＲＯＭＢＡＥＮをハイレベルにしたまま、信号ＲＤＥＣ１に応じてデコーダ２９にアドレスを取り込んでもよい。
【００４５】
通常のアドレス入力時に非選択保持状態とするブロックが複数ある場合、前述した非選択保持ブロックのアドレスからラッチ回路３６へのデータセット動作を繰り返すことにより、対応するブロックデコーダのラッチ回路３６へ連続的にデータをセットすることができる。
【００４６】
上記ラッチ回路３６へのデータのセットは、不揮発性半導体記憶装置に電源が投入される毎に実行される。
【００４７】
尚、前記ラッチ回路３６が保持するデータは、テスト時の動作で全ブロック消去や全ブロック書き込みをする場合、外部から入力してもよい。しかし、製品を出荷する場合において、不良ブロックは常に不良ブロックでなければならない。このため、出荷される製品のデータ記憶部１８には不良ブロックのアドレスが記憶されている。
【００４８】
（非選択保持ブロックの検出動作）
前記データ記憶部１８には、非選択保持状態とするブロックのアドレスを記憶する必要がある。このデータ記憶部１８にブロックアドレスを書き込むタイミングは、種々考えられる。例えば消去、書き込み、読み出し等のテスト工程で選択中のブロックが正常か否かを判定した直後に実施しても良いし、全てのブロックが正常か否かを判定した後に、まとめて書き込みを行ってもよい。ブロックアドレスをまとめて書き込む方法は、後述するように、不良ブロックの検出動作が必要となる。しかし、データ記憶部１８へのアドレスの書き込み時間を短縮することができるため効率がよい。
【００４９】
上記ブロックアドレスをまとめて書き込む方法は、テスト中に選択ブロックが不良ブロックと判定された場合に、前述した非選択保持ブロックに対するデータ設定を行い、不良ブロックのデコーダのラッチ３６に非選択保持データを設定しておく。全ブロックに対して、テストを終えると、不良ブロックのデコーダは非選択保持状態に設定されている。この時点において、データ記憶部１８には、不良ブロックのアドレスデータが記憶されていない。このため、メモリセルアレイ内のどこに不良ブロックがあるか検出する必要がある。
【００５０】
図６は、上記非選択保持状態のブロックの検出方法を示している。
【００５１】
この場合、非選択保持ブロックに対応するブロックデコーダを一時的に選択可能とする必要がある。このため、非選択保持解除信号ＲＯＭＢＡＥＮをハイレベルにする。すると、トランジスタ２８がオン状態となり、トランジスタ３５がオフに設定されている場合においても、ブロックデコーダが選択可能とされる。
【００５２】
非選択保持ブロックが、メモリセルアレイ内のどこにあるか分からないため、ブロックアドレスの先頭番地からアドレスをスキャンしながら、非選択保持ブロック検出回路ＢＤにおける接続ノードＢＤＮＤの電位を検出回路４３によりモニタする。
【００５３】
接続ノードＢＤＮＤは、アドレス信号を切り替える毎にハイレベルにプリチャージされる。ラッチ回路３６が非選択保持状態に設定されている場合、ラッチ回路３６の接続ノードｂＮＦはハイレベルである。このため、トランジスタ４２はオンとされている。また、制御信号ＢＬＫＳＥＮＳは、ブロック検出時のイネーブル信号であり、アドレス信号を切り替える毎にハイレベルとされる。このため、トランジスタ４１がオンとされる。この状態において、アドレス信号がブロックデコーダのアドレスと一致すると、非選択保持状態であるにも拘わらずインバータ回路３１の出力信号ＲＤＥＣＡＤがハイレベルとなる。このため、トランジスタ４０がオンとなる。このように、アドレス信号が非選択保持ブロックのアドレスと一致すると、トランジスタ４０、４１、４２が全てオンする。したがって、接続ノードＢＤＮＤがローレベルとなる。
【００５４】
図６は、ブロックアドレス０のブロックが、非選択保持ブロックとして検出されている。ブロックアドレス１のブロックの非選択保持ブロックである場合、信号ＢＤＮＤの波形は、図６に破線で示すようになる。図６において、添え字“_０”はブロック０に関する信号を示し、添え字“_１”はブロック１に関する信号を示している。
【００５５】
アドレス信号がブロックのアドレスと一致しても、ラッチ回路３６に選択可能状態のデータがラッチされている場合、接続ノードｂＮＦはローレベルである。このため、トランジスタ４２がオンしないため、接続ノードＢＤＮＤはハイレベルのままである。
【００５６】
このようにして、ブロックアドレス信号を切り替えながら検出回路４３により、接続ノードＢＤＮＤの電位をモニタすることにより、非選択保持ブロックの位置を検出することができる。
【００５７】
上記第１の実施形態によれば、ブロックアドレス信号が供給されるデコード回路２９と直列にトランジスタ３５を設け、このトランジスタ３５をラッチ回路３６にラッチされたデータに応じてオフとすることにより、このブロックデコーダ１２に対応するブロックを非選択保持状態に設定している。このため、ラッチ回路３６にラッチされるデータを書き換えることにより、選択可能なブロックを非選択保持状態に設定することができる。したがって、例えばパッケージ後のバーンイン試験により不良ブロックが検出された場合においても、この不良ブロックを容易に非選択保持状態に設定することができる。
【００５８】
また、従来のように、フューズを使用していないため、レーザによりフューズを切断する工程を必要としない。したがって、従来に比べて製造効率を向上することが可能である。
【００５９】
さらに、非選択保持ブロック検出回路ＢＤを用いることにより、非選択保持状態のブロックがメモリセルアレイ内のどこに設定されているかを容易に検出できる。このため、非選択保持ブロックのアドレスをテスタや使用者が失った場合においても、容易に検出することができる。
【００６０】
また、データ記憶部１８、又はラッチ回路３６の非選択保持ブロックデータを、このメモリを使用するシステム側から追加することにより、非選択保持ブロックを設定することができる。したがって、このチップを使用するシステムから、メモリセルアレイの任意のブロックをライトプロテクト領域にすることができる。この場合も前述したように、特定のブロックアドレスに対して読み出し動作のみ実行することが可能である。
【００６１】
尚、不良ブロックを置き換え可能なリダンダンシブロックがある場合、置き換え先のリダンダンシブロックがアクセスの対象となり、不良ブロックがアクセスされることはない。しかし、不良ブロックの数が多く、リダンダンシブロックヘの置き換えが不可能な場合、不良ブロックが非選択保持状態のままアクセスされる。例えば読み出しの場合、不良ブロックのアドレスが入力されても前述したようにブロックデコーダは活性化されないため、ブロックが非選択の状態で読み出し動作が行われる。この場合、不良ブロックからの読み出しデータはオール“０”となる。このように、リダンダンシの置き換えをしない不良ブロックが存在する場合、このメモリを使用するシステムは、不良ブロックを検出する必要がある。
【００６２】
この場合、全ブロックの消去を行った後、読み出し動作を行うと、正常なブロックの読み出しデータは、消去状態を示すオール“１”となり、不良ブロックの読み出しデータは、オール“０”となる。このため、不良ブロックの判別が可能となる。
【００６３】
また、前述したデータ記憶部１８に、セキュリティ情報等のデータが記憶されるブロックのアドレスや、チップの識別符号や特定の動作を設定する情報が記憶されるブロックのアドレスが記憶される場合、これらブロックは消去や書き込み動作に対して非選択状態となり、読み出し動作に対しては選択可能な状態にする必要がある。本発明の場合、トランジスタ３５に並列接続されたトランジスタ２８を非選択解除信号ＲＯＭＢＡＥＮにより活性化することにより、非選択保持状態のブロックに対する読み出し動作が可能である。したがって、これらのブロックから読み出したデータにより所要の動作を行うことが可能である。
【００６４】
（第２の実施形態）
図７は、本発明の第２の実施形態を示している。図７において、図１と同一部分には、同一符号を付し異なる部分についてのみ説明する。
【００６５】
第１の実施形態において、非選択保持ブロックのアドレスは、メモリセルアレイＭＣＡとは別の不揮発性メモリにより構成されたデータ記憶部１８に記憶した。これに対して、第２の実施形態では、図７に示すように、メモリセルアレイＭＣＡの例えば１つのブロックをデータ記憶部５０とし、このデータ記憶部５０に非選択保持ブロックのアドレスを記憶している。
【００６６】
この場合、電源投入後、先ず、パワーオンリセット信号を検出した後、予め設定されたアドレスに従ってデータ記憶部５０がアクセスされる。このデータ記憶部５０から読み出された非選択保持ブロックのアドレスは、ページバッファ及びセンスアンプ１７に供給される。この非選択保持ブロックのアドレス信号は、制御回路１３の制御に従いカラムデコーダ１６を介してアドレスレジスタ１５に供給される。この後、前述した動作により非選択保持ブロックに対応したブロックデコーダのラッチ回路３６に、非選択保持のデータが設定される。
【００６７】
（第３の実施形態）
図８は、本発明の第３の実施形態を示しており、図２と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００６８】
第３の実施形態は、大多数の正常なブロックにおいて、複数のブロックを同時に選択状態として消去動作、あるいは書き込み動作を可能としている。
【００６９】
図８において、前記インバータ回路３１の出力端には、複数ブロック同時選択回路ＭＢＳが接続されている。この複数ブロック同時選択回路ＭＢＳはＮチャネルＭＯＳトランジスタ６０、６２、６３、６４、及びラッチ回路６１により構成されている。前記トランジスタ６０のゲートは前記インバータ回路３１の出力端に接続されている。このトランジスタ６０の電流通路の一端は前記ラッチ回路６１の入力ノードＢｉｎに接続され、電流通路の他端は前記トランジスタ６２を介して接地されている。このトランジスタ６２のゲートには信号ＢＬＫＡＤが供給されている。
【００７０】
前記ラッチ回路６１の出力ノードＢｏｕｔは前記トランジスタ６３を介して接地されている。このトランジスタ６３のゲートには信号ＢＬＫＲＳＴが供給されている。さらに、前記出力ノードＢｏｕｔは前記トランジスタ６４のゲートに接続されるとともに、ナンド回路６５の一方入力端に接続されている。このナンド回路６５の他方入力端は前記インバータ回路３１の出力端に接続されている。このナンド回路６５の出力端は、インバータ回路６６を介して前記レベルシフタ３２に接続される。さらに、前記トランジスタ４１とトランジスタ４２の接続ノードはトランジスタ６４を介して接地されている。このトランジスタ６４のゲートは前記ラッチ回路６４の出力ノードＢｏｕｔに接続されている。
【００７１】
図９を参照して図８の動作について説明する。なお、図９は、例えばブロック０とブロック１を同時に選択する場合について示しており、ブロック０に関する信号には添え字“_０”を付し、ブロック１に関する信号には添え字“_１”を付しているが、ブロック０とブロック１で共通の動作については、これらを区別せずに説明する。
【００７２】
初期状態において、ブロックをリセットするための信号ＢＬＫＲＳＴはハイレベルとされている。このため、トランジスタ６３はオンとされ、ラッチ回路６１の入力ノードＢｉｎはハイレベル、出力ノードＢｏｕｔはローレベルに設定される。また、インバータ回路３１の出力信号ＲＤＥＣＡＤはローレベルに設定されている。このため、ナンド回路２２の出力信号はハイレベル、インバータ回路６６の出力信号ＮＮはローレベルとなり、このブロックデコーダに対応するブロックは非選択保持状態とされている。
【００７３】
複数のブロックを選択する場合、イネーブル信号ＢＬＫＡＤがハイレベルとされる。このため、トランジスタ６２がオンとされる。この状態において、前述したようにアドレスレジスタ１５からデコード回路２９にアドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥが供給される。正常なブロックで、アドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥがブロックアドレスと一致すると、接続ノードＮＤがローレベルとなりインバータ回路３１の出力信号ＲＤＥＣＡＤ（_０）がハイレベルになる。このため、トランジスタ６０がオンし、ラッチ回路６１の入力ノードＢｉｎはローレベルになり、出力ノードＢｏｕｔはハイレベルにセットされる。アドレス信号ＡＲＯＷＡ〜ＡＲＯＷＥを切り替えて上記デコード動作を繰り返すと、複数の正常なブロックにおいて、ラッチ回路６１の出力ノードＢｏｕｔ（_０、_１）がハイレベルになる。
【００７４】
消去動作や書き込み動作を開始するとき、信号ＢＬＫＡＤがローレベルとされ、アドレスレジスタ１５の出力は全選択状態とされる。アドレスレジスタ１５の全選択状態に伴い、ラッチ回路３６により設定された非選択保持ブロックを除く全てのブロックデコーダにおいて信号ＲＤＥＣＡＤ（_０、_１）がハイレベルになる。ラッチ回路６１の出力信号はナンド回路６５で受けているため、ラッチ回路６１の出力ノードＢｏｕｔ（_０、_１）がハイレベルに設定されたブロックデコーダのみ、インバータ回路６６の出力信号ＮＮ（_０、_１）がハイレベルになる。したがって、レベルシフタ３２を介して転送ゲート３３が活性化され、この転送ゲート３３に接続されたブロックが選択される。このようにして、ラッチ回路６１の出力ノードＢｏｕｔがハイレベルに設定された複数のブロックデコーダが同時に選択され、消去動作や書き込み動作が行われる。
【００７５】
この実施形態において、選択された複数のブロックを後から検出する場合、前述した非選択保持ブロックの検出動作と同様の動作を行えばよい。すなわち、選択されているブロックは、インバータ回路３１の出力信号ＲＤＥＣＡＤがハイレベルであり、ラッチ回路６１の出力ノードＢｏｕｔがハイレベルである。このため、信号ＢＬＫＳＥＮＳをハイレベルとすると、トランジスタ４０、４１、６４が全てオンとなり、接続ノードＢＤＮＤの電位がローレベルとなる。この接続ノードＢＤＮＤの電位の変化を検出回路４３によって検出することにより、選択されたブロックを知ることができる。したがって、複数個選択されたブロックに対する消去や書き込みが終了した後、これらブロックを検出して順次ベリファイすることができる。
【００７６】
なお、第３の実施形態においても、ラッチ回路３６にラッチされたデータを用いて、第１の実施形態と同様にして非選択保持状態のブロックを検出できる。
【００７７】
また、上記第１乃至第３の実施形態において、非選択保持ブロックを設定するデータはラッチ回路３６にラッチした。しかし、これに限定されるものではなく、非選択保持ブロックを設定するデータを、第２の実施形態のように、メモリセルアレイの所要のブロックに記憶するように構成することも可能である。
【００７８】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００７９】
【発明の効果】
以上、詳述したように本発明によれば、製造効率の低下を招来することがなく、しかも、パッケージ後に検出された不良ブロックを確実に非選択状態に保持することが可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す概略構成図。
【図２】図１のブロックデコーダの一例を示す回路図。
【図３】図２の動作を示すタイミング図。
【図４】図２の動作を示すタイミング図。
【図５】図２の動作を示すタイミング図。
【図６】図２の動作を示すタイミング図。
【図７】本発明の第２の実施形態を示す概略構成図。
【図８】本発明の第３の実施形態を示すものであり、ブロックデコーダの一例を示す回路図。
【図９】図８の動作を示すタイミング図。
【図１０】従来のブロックデコーダの一例を示す回路図。
【符号の説明】
ＭＣＡ…メモリセルアレイ、
ＲＤＣ…ロウデコーダ、
１０…ブロック、
１１…リダンダンシブロック、
１２…ブロックデコーダ、
１３…制御回路、
１５…アドレスレジスタ、
１８、５０…データ記憶部、
２９…デコード回路、
３５…トランジスタ、
３６…ラッチ回路、
ＳＥＴ…セット回路、
ＢＤ…非選択保持ブロック検出回路、
ＭＢＳ…複数ブロック同時選択回路、
６１…ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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