(57)【特許請求の範囲】
【請求項１】
行列状に配置された単位画素が、光電変換素子と、前記光電変換素子から信号電荷を読み出す読み出しゲート部と、前記読み出しゲート部によって前記光電変換素子から読み出される信号電荷を蓄積する蓄積部を有し、当該蓄積部の信号電荷を電気信号に変換する増幅素子と、前記増幅素子からの画素信号を選択的に垂直信号線に出力する選択スイッチとを具備してなる固体撮像素子であって、
前記単位画素の各々を列選択し、当該単位画素の各々において画素信号を出力するごとに各増幅素子の蓄積部をリセットする水平走査回路を備え、
前記水平走査回路は、前記読み出しゲート部を駆動する読み出し走査パルスを順次出力し、１列前の読み出しタイミングでの読み出し走査パルスによって各単位画素の蓄積部のリセット動作を行う
ことを特徴とする固体撮像素子。
【請求項２】
前記水平走査回路は、画素信号を読み出す直前にリセット動作を行う
ことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記垂直信号線と水平信号線との間に、前記垂直信号線に導出された前記水平走査回路によるリセット前の信号とリセット後の信号とを共通に出力する水平選択スイッチ
を備えたことを特徴とする請求項１記載の固体撮像素子。
【請求項４】
前記水平選択スイッチによって前記水平信号線に出力されたリセット前の信号とリセット後の信号のそれぞれの差分をとる差分回路
を備えたことを特徴とする請求項３記載の固体撮像素子。
【請求項５】
前記差分回路は、相関二重サンプリング回路である
ことを特徴とする請求項４記載の固体撮像素子。
【請求項６】
行列状に配置された単位画素が、光電変換素子と、前記光電変換素子から信号電荷を読み出す読み出しゲート部と、前記読み出しゲート部によって前記光電変換素子から読み出される信号電荷を蓄積する蓄積部を有し、当該蓄積部の信号電荷を電気信号に変換する増幅素子と、前記増幅素子からの画素信号を選択的に垂直信号線に出力する選択スイッチとを具備してなる固体撮像素子であって、
前記読み出しゲート部は、前記光電変換素子の過剰信号電荷のオーバーフロー動作を兼ねる
ことを特徴とする固体撮像素子。
【請求項７】
前記光電変換素子は、埋め込みフォトダイオードからなる
ことを特徴とする請求項１又は６記載の固体撮像素子。
【請求項８】
単位画素の各々を行選択するための垂直走査回路を有し、
前記垂直走査回路は、垂直選択走査パルスおよび垂直読み出し走査パルスの２種類の垂直走査パルスを別々の信号線を介して前記単位画素の前記選択スイッチおよび前記読み出しゲート部に与えるとともに、２種類の垂直走査パルスのタイミング関係を任意に設定可能である
ことを特徴とする請求項１又は６記載の固体撮像素子。
【請求項９】
前記光電変換素子が電子を信号電荷として蓄積する場合において、
前記読み出しゲート部のポテンシャルが、前記光電変換素子の素子分離領域のポテンシャルよりも高い電位に設定されている
ことを特徴とする請求項６記載の固体撮像素子。
【請求項１０】
前記光電変換素子が電子を信号電荷として蓄積する場合において、
前記蓄積部をリセットするリセットゲート部のポテンシャルが、前記読み出しゲート部のポテンシャルよりも高い電位に設定されている
ことを特徴とする請求項６記載の固体撮像素子。
【請求項１１】
行列状に配置された単位画素が、前記光電変換素子から信号電荷を読み出す読み出しゲート部と、前記読み出しゲート部によって前記光電変換素子から読み出される信号電荷を蓄積する蓄積部を有し、当該蓄積部の信号電荷を電気信号に変換する増幅素子と、前記増幅素子からの画素信号を選択的に垂直信号線に出力する選択スイッチとを具備してなる固体撮像素子の駆動方法であって、
前記単位画素の各々を列選択し、当該単位画素の各々において画素信号を出力するごとに各増幅素子の蓄積部をリセットするに当たって、前記読み出しゲート部を駆動する読み出し走査パルスを順次出力し、１列前の読み出しタイミングでの読み出し走査パルスによって各単位画素の蓄積部のリセット動作を行い、
前記単位画素の各々からリセット前の信号とリセット後の信号とを導出しかつ共通の伝送路を経由して伝送し、しかる後リセット前の信号とリセット後の信号のそれぞれの差分をとる
ことを特徴とする固体撮像素子の駆動方法。
【請求項１２】
前記単位画素の各々において各増幅素子の蓄積部のリセット動作を画素信号を読み出す直前に行う
ことを特徴とする請求項１１記載の固体撮像素子の駆動方法。
【請求項１３】
行列状に配置された単位画素が、前記光電変換素子から信号電荷を読み出す読み出しゲート部と、前記読み出しゲート部によって前記光電変換素子から読み出される信号電荷を蓄積する蓄積部を有し、当該蓄積部の信号電荷を電気信号に変換する増幅素子と、前記増幅素子からの画素信号を選択的に垂直信号線に出力する選択スイッチとを具備してなる固体撮像素子の駆動方法であって、
前記読み出しゲート部に、前記光電変換素子の過剰信号電荷のオーバーフロー動作を兼ねさせる
ことを特徴とする固体撮像素子の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子およびその駆動方法に関し、特に増幅機能を持つ単位画素が行列状に配置されてなるＭＯＳ型イメージセンサなどの増幅型固体撮像素子およびその駆動方法に関する。
【０００２】
【従来の技術】
従来、この種の増幅型固体撮像素子として、図１２に示す構成のものが知られている。すなわち、図１２において、フォトダイオード１０１、ＦＤ(Floating Diffusion)読み出しＭＯＳトランジスタ１０２、ＦＤアンプＭＯＳトランジスタ１０３、ＦＤリセットＭＯＳトランジスタ１０４および垂直選択ＭＯＳトランジスタ１０５によって単位画素１０６が構成され、ＦＤ読み出しＭＯＳトランジスタ１０２のゲート電極が垂直読み出し線１０７に、ＦＤリセットＭＯＳトランジスタ１０４のゲート電極が垂直リセット線１０８に、垂直選択ＭＯＳトランジスタ１０５のゲート電極が垂直選択線１０９に、垂直選択ＭＯＳトランジスタ１０５のソース電極が垂直信号線１１０にそれぞれ接続されている。
【０００３】
また、垂直信号線１１０の一端と水平信号線１１１の間には、水平選択ＭＯＳトランジスタ１１２が接続されている。そして、行選択をする垂直走査回路１１３から出力される３種類の垂直走査パルスφＶＳn ，φＶＴn ，φＶＲにより各行ごとに画素の動作が制御され、列選択をする水平走査回路１１４から出力される水平走査パルスφＨm により制御される水平選択ＭＯＳトランジスタ１１２を介して画素信号が水平信号線１１１に出力される。その際、光電変換によってフォトダイオード１０１に蓄積された信号電荷が、ＦＤアンプＭＯＳトランジスタ１０３によって信号電流に変換されて撮像素子の出力信号として導出される。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の増幅型固体撮像素子では、各画素を構成する能動素子、主にＦＤアンプＭＯＳトランジスタ１０３の特性の画素ごとのバラツキ、特にＭＯＳトランジスタのＶｔｈ（閾値）バラツキがそのまま撮像素子の出力信号に乗ってきてしまう。この特性のバラツキは、画素ごとに固定の値を持つため、画面上に固定パターンノイズ（ＦＰＮ；Fixed Patern Noise) として現れる。この固定パターンノイズを抑圧するためには、デバイスの外部にフレームメモリやラインメモリを用いたノイズ除去回路を設けて画素の特性のバラツキに起因するノイズ成分を除去する必要があり、したがってカメラシステムとしては、ノイズ除去回路を外付けとする分だけ規模が大きくなってしまう。
【０００５】
これに対し、固定パターンノイズをデバイスの内部で抑圧できるようにした増幅型固体撮像素子として、図１３に示す構成のものが考えられる。この増幅型固体撮像素子においては、単位画素１０６の構成は図１２と同じであるが、各画素１０６の特性のバラツキに起因する固定パターンノイズを抑圧するための水平出力回路１１５を設け、この水平出力回路１１５で画素１０６の読み出し前後（リセット前後）の信号の差分をとる処理を行うようにしている点が違う。
【０００６】
図１３において、垂直信号線１１０とグランドとの間には、ＦＤアンプＭＯＳトランジスタ１０３のソースフォロワ動作の負荷として働く負荷ＭＯＳトランジスタ１１６が接続されている。また、垂直信号線１１０には、一対の信号スイッチＭＯＳトランジスタ１１７，１１７′の各一方の主電極が接続されている。この一対の信号スイッチＭＯＳトランジスタ１１７，１１７′の各他方の主電極とグランドとの間には、一対の信号保持キャパシタ１１８，１１８′がそれぞれ接続されている。
【０００７】
また、一対の信号スイッチＭＯＳトランジスタ１１７，１１７′の各他方の主電極と一対の水平信号線１１１，１１１′との間には、一対の水平選択ＭＯＳトランジスタ１１２，１１２′がそれぞれ接続されている。一対の水平信号線１１１，１１１′には、差動アンプ１１９の非反転（＋）入力端および反転（−）入力端がそれぞれ接続されている。
【０００８】
上記構成の増幅型固体撮像素子においては、画素リセット前とリセット後のそれぞれの信号が、信号スイッチＭＯＳトランジスタ１１７，１１７′を介して信号保持キャパシタ１１８，１１８′に保持され、水平選択ＭＯＳトランジスタ１１２，１１２′および水平信号線１１１，１１１′を介して差動アンプ１１９に供給される。そして、差動アンプ１１９において、画素リセット前とリセット後のそれぞれの信号の差分がとられることにより、単位画素ごとの特性のバラツキに起因する固定パターンノイズが除去される。
【０００９】
しかしながら、上記構成の増幅型固体撮像素子では、単位画素ごとの特性のバラツキに起因する固定パターンノイズについては抑圧することはできるものの、画素リセット前とリセット後のそれぞれの信号が別々の信号経路を通って差動アンプ１１９に至ることから、一対の信号スイッチＭＯＳトランジスタ１１７，１１７′や一対の水平選択ＭＯＳトランジスタ１１２，１１２′の特性のバラツキが、垂直に相関を持つ縦筋状の固定パターンノイズとして画面上に現れることになる。したがって、この構成の場合にも、縦筋状の固定パターンノイズを抑圧するための補正回路がデバイスの外部に必要となる。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、単位画素ごとの特性のバラツキに起因する固定パターンノイズのみならず、縦筋状の固定パターンノイズをもデバイス内部で抑圧可能な増幅型固体撮像素子およびその駆動方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明による固体撮像素子は、行列状に配置された単位画素が、光電変換素子と、この光電変換素子から信号電荷を読み出す読み出しゲート部と、この読み出しゲート部によって光電変換素子から読み出される信号電荷を蓄積する蓄積部を有し、光電変換素子から転送される信号電荷を蓄積する蓄積部を有し、当該蓄積部の信号電荷を電気信号に変換する増幅素子と、この増幅素子からの画素信号を選択的に垂直信号線に出力する選択スイッチとを具備する固体撮像素子であって、前記単位画素の各々を列選択し、当該単位画素の各々において画素信号を出力するごとに各増幅素子の蓄積部をリセットする水平走査回路を備え、前記水平走査回路が、前記読み出しゲート部を駆動する読み出し走査パルスを順次出力し、１列前の読み出しタイミングでの読み出し走査パルスによって各単位画素の蓄積部のリセット動作を行う、または、前記読み出しゲート部が前記光電変換素子の過剰信号電荷のオーバーフロー動作を兼ねる構成となっている。
【００１２】
本発明による駆動方法は、上記構成の固体撮像素子において、単位画素の各々を列選択し、当該単位画素の各々で画素信号を出力するごとに各増幅素子の蓄積部をリセットするに当たって、前記読み出しゲート部を駆動する読み出し走査パルスを順次出力し、１列前の読み出しタイミングでの読み出し走査パルスによって各単位画素の蓄積部のリセット動作を行い、単位画素の各々からリセット前の信号とリセット後の信号とを導出しかつ共通の伝送路を経由して伝送し、しかる後リセット前の信号とリセット後の信号のそれぞれの差分をとる、または、読み出しゲート部に光電変換素子の過剰信号電荷のオーバーフロー動作を兼ねさせるようにする。
【００１３】
上記構成の固体撮像素子の単位画素の各々において、画素信号を出力するごとに各増幅素子の蓄積部をリセットすることで、各単位画素からはリセット前とリセット後の信号が１画素ごとに順次出力される。このとき、画素の特性のバラツキに起因する固定パターンノイズが、各画素の増幅素子からオフセット成分として発生することから、リセット前とリセット後の信号の差分をとることで、ノイズ成分をキャンセルできる。また、リセット前とリセット後の信号を垂直信号線から水平信号線へ同一の信号経路を経由して出力することで、垂直に相関を持つ縦筋状のノイズ成分も原理的に発生しない。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１５】
図１は、本発明の第１実施形態を示す構成図である。図１において、単位画素１６は、光電変換素子であるフォトダイオード１１、ＦＤ読み出しＭＯＳトランジスタ１２、増幅素子であるＦＤアンプＭＯＳトランジスタ１３、ＦＤリセットＭＯＳトランジスタ１４および選択素子である垂直選択ＭＯＳトランジスタ１５によって構成され、行列状に２次元配置されている。なお、図面上においては、簡略化のため、ｎ行‐ｍ列目の単位画素１６のみを示している。
【００１６】
この単位画素１６において、ＦＤ読み出しＭＯＳトランジスタ１２のゲート電極が垂直読み出し線１７に、ＦＤリセットＭＯＳトランジスタ１４のゲート電極が水平リセット線１８に、垂直選択ＭＯＳトランジスタ１５のゲート電極が垂直選択線１９に、垂直選択ＭＯＳトランジスタ１５のソース電極が垂直信号線２０にそれぞれ接続されている。また、垂直信号線２０の一端と水平信号線２１との間には、水平選択ＭＯＳトランジスタ２２が接続されている。
【００１７】
また、行選択のための垂直走査回路２３および列選択のための水平走査回路２４が設けられている。そして、垂直走査回路２３から出力される垂直読み出し走査パルスφＶＴn が垂直読み出し線１７に、垂直選択走査パルスφＶＳn が垂直選択線１９にそれぞれ印加される。水平走査回路２４から出力される水平リセットパルスφＨＲm が水平リセット線１８に、水平選択走査パルスφＨＳm が水平選択ＭＯＳトランジスタ２２のゲート電極にそれぞれ印加される。すなわち、水平走査回路２４が、水平リセットパルスφＨＲm を発生するリセット回路を兼ねることにより、回路構成の簡略化を図っている。
【００１８】
水平信号線２１の出力端側には、画素リセット前とリセット後のそれぞれの信号の差分をとる差分回路として、例えば回路構成が簡単な相関二重サンプリング回路（以下、ＣＤＳ(Correlated Double Sampling)回路と称する）２５が設けられている。このＣＤＳ回路２５の具体的な回路構成およびその回路動作については、後で詳細に説明する。ＣＤＳ回路２５の出力端は、本撮像素子の出力端子２６に接続されている。
【００１９】
次に、上記構成の第１実施形態に係る増幅型固体撮像素子の動作について、図２のタイミングチャートを用いて説明する。
【００２０】
先ず、光電変換によってフォトダイオード１１に蓄積された信号電荷（電子）は、垂直走査回路２３から垂直読み出し走査パルスφＶＴn （φＶＴ1 ，…，φＶＴn ，φＶＴn+1 ，…，φＶＴN ）が出力され、各画素行ごとにＦＤ読み出しＭＯＳトランジスタ１２が順に導通することにより、ＦＤ（ＭＯＳトランジスタ１２のドレイン電極＝フォトダイオード１１と反対側の主電極）に転送される。フォトダイオード１１からＦＤへの信号電荷の転送は水平ブランキング（Ｈ‐ＢＬＫ）期間中に行われる。
【００２１】
ＦＤに信号電荷が転送されることで、ＦＤの電位が変化する。このＦＤの信号電圧は、ＦＤにゲート電極が接続されたＦＤアンプＭＯＳトランジスタ１３によって信号電流に変換される。そして、水平映像期間に入ると、垂直走査回路２３から垂直選択走査パルスφＶＳn （φＶＳ1 ，…，φＶＳn ，φＶＳn+1 ，…，φＶＳN ）が出力され、垂直選択ＭＯＳトランジスタ１５が導通状態になることにより、信号電流が垂直信号線２０に現れる。
【００２２】
この水平映像期間中に、水平走査回路２４から水平選択走査パルスφＨＳm （φＨＳ1 ，…，φＨＳm ，φＨＳm+1 ，…，φＨＳM ）が出力され、水平選択ＭＯＳトランジスタ２２が導通状態になることにより、垂直信号線２０に現れた信号電流は、水平選択ＭＯＳトランジスタ２２を通して水平信号線２１に流れ、この水平信号線２１を経てＣＤＳ回路２５に供給される。
【００２３】
その後すぐに、信号電流を出力したその同一画素に対して、水平走査回路２４から水平リセットパルスφＨＲm （φＨＲ1 ，…，φＨＲm ，φＨＲm+1 ，…，φＨＲM ）が出力され、ＦＤリセットＭＯＳトランジスタ１４が導通状態になることにより、ＦＤがリセットされる。この水平リセットパルスφＨＲm は、図２のタイミングチャートから明らかなように、水平選択走査パルスφＨＳm の発生期間のほぼ中間で発生される。
【００２４】
したがって、水平リセットパルスφＨＲm の消滅後、即ちリセット後のＦＤの信号電荷がＦＤアンプＭＯＳトランジスタ１３によって信号電流に変換され、その信号電流が垂直選択ＭＯＳトランジスタ１５から垂直信号線２０および水平選択ＭＯＳトランジスタ２２を通して水平信号線２１に流れ、この水平信号線２１を経てＣＤＳ回路２５に供給される。
【００２５】
このように、１つの画素１６に対して信号出力→ＦＤリセット→信号出力という一連の動作を、水平走査回路２４から水平リセットパルスφＨＲm および水平選択走査パルスφＨＳm を出力することにより、同一画素行について順次行う。また、垂直走査回路２３から垂直読み出し走査パルスφＶＴn および垂直選択走査パルスφＶＳn を出力し、選択する画素行を変えて同じ動作を行うことで、１画面分の信号電流が画素単位で出力される。
【００２６】
今、ｎ行‐ｍ列目の画素に注目すると、水平選択走査パルスφＨＳm が立ち上がってｍ列目の画素が選択されている状態で、ＦＤのリセット前とリセット後の画素の信号電流が水平信号線２１に出力されることになる。すなわち、信号電荷が蓄積された状態の画素の信号電流と、信号電荷がリセットされた状態の画素の信号電流とが続けて出力されてＣＤＳ回路２５に供給される。そして、このＣＤＳ回路２５において、リセット前とリセット後の画素信号を使って相関二重サンプリングを行うことにより、主にＦＤアンプＭＯＳトランジスタ１３の特性のバラツキ成分を除去することができる。
【００２７】
図３に、ＣＤＳ回路２５の具体的な回路構成の一例を示す。このＣＤＳ回路２５は、入力端子３１に入力端が接続された電流電圧変換回路３２と、この電流電圧変換回路３２の出力端に一端が接続されたクランプキャパシタ３３と、このクランプキャパシタ３３の他端に一方の主電極が接続されたクランプＭＯＳトランジスタ３４と、クランプキャパシタ３３の他端に一方の主電極が接続されたサンプルホールドＭＯＳトランジスタ３５と、このサンプルホールドＭＯＳトランジスタ３５の他方の主電極とグランドとの間に接続されたサンプルホールドキャパシタ３６と、サンプルホールドＭＯＳトランジスタ３５の他方の主電極と出力端子３８との間に接続されたバッファアンプ３７とから構成されている。
【００２８】
このＣＤＳ回路２５において、電流電圧変換回路３２は、入力端子３１を介して供給される信号電流を反転（−）入力とし、所定のバイアス電圧Ｖｂを非反転（＋）入力とする差動アンプ３９と、この差動アンプ３９の反転入力端と出力端間に接続された帰還抵抗４０とからなり、信号電流を信号電圧に変換する。クランプＭＯＳトランジスタ３４の他方の主電極にはクランプ電圧Ｖｃｌが、そのゲート電極にはクランプパルスφＣＬがそれぞれ印加される。また、サンプルホールドＭＯＳトランジスタ３５のゲート電極には、サンプルホールドパルスφＳＨが印加される。
【００２９】
次に、上記構成のＣＤＳ回路２５の回路動作について、図４のタイミングチャートを用いて説明する。
【００３０】
水平選択走査パルスφＨＳm が立ち上がると、画素がリセットされる前の信号電流Ｉｓｉｇが入力端子３１に入力され、電流電圧変換回路３２によって逆の極性で信号電圧Ｖｓｉｇに変換される。この画素リセット前の信号電圧Ｖｓｉｇが出力されている期間に合わせてクランプパルスφＣＬが立つ。すると、クランプＭＯＳトランジスタ３４が導通状態となり、クランプキャパシタ３３をクランプ電圧Ｖｃｌにクランプする。
【００３１】
続いて、水平リセットパルスφＨＲm が立ち上がることで、画素がリセットされる。そして、この画素リセット後の信号電圧Ｖｓｉｇに合わせてサンプルホールドパルスφＳＨが立ち、サンプルホールドＭＯＳトランジスタ３５が導通状態となることで、サンプルホールドキャパシタ３６にサンプルホールドされ、相関二重サンプリングが行われる。このように、リセット前とリセット後の画素信号を使って相関二重サンプリングを行うことにより、主にＦＤアンプＭＯＳトランジスタ１３の特性のバラツキ成分を除去することができる。
【００３２】
上述したように、各画素１６のＦＤのリセットを、１画素の信号が出力されるごとに行うようにするとともに、リセット前とリセット後の画素信号を使って相関二重サンプリングを行うようにしたことにより、画素の特性のバラツキに起因する固定パターンノイズおよび垂直信号線２０に接続されたスイッチ素子（水平選択ＭＯＳトランジスタ２２）の特性のバラツキに起因する縦筋状の固定パターンノイズを抑圧できる。
【００３３】
すなわち、画素の特性のバラツキに起因する固定パターンノイズについては、画素１６のＦＤアンプＭＯＳトランジスタ１３からオフセット成分として発生するが、原理的に、画素リセット前とリセット後の信号を相関二重サンプリングすることによって除去できる。また、垂直信号線２０に接続されたスイッチ素子の特性のバラツキに起因する縦筋状の固定パターンノイズについては、画素リセット前とリセット後の信号が同一の信号経路を通る構成となっており、別々のスイッチ素子（水平選択ＭＯＳトランジスタなど）を通ることがないため、これも原理的に発生することがない。
【００３４】
図５は、本発明の第２実施形態を示す構成図である。図５において、単位画素５８は、光電変換素子であるフォトダイオード５１、読み出しゲート部５２、Ｎ+ 層からなるＦＤ５３、ＦＤアンプＭＯＳトランジスタ５４、ＦＤリセットゲート部５５、垂直選択ＭＯＳトランジスタ５６および読み出し制御ＭＯＳトランジスタ５７から構成され、行列状に２次元配置されている。なお、図面上においては、簡略化のため、ｎ行‐ｍ列目の単位画素５８のみを示している。
【００３５】
この単位画素５８において、フォトダイオード５１は、基板表面側がＰ+ 層によって覆われた埋め込み型となっている。読み出しゲート部５２は、フォトダイオード５１とＦＤ５３の間のチャネルの上方に位置し、フォトダイオード５１で光電変換された信号電荷をＦＤ５３に読み出す動作を行う。ＦＤ５３は、フォトダイオード５１から読み出された信号電荷を信号電圧に変換する。ＦＤアンプＭＯＳトランジスタ５４は、ＦＤ５３で変換された信号電圧を信号電流に変換して出力する。
【００３６】
そして、ＦＤリセットゲート部５５のゲート電極が１列前の水平読み出し線５９m-1 に、垂直選択ＭＯＳトランジスタ５６のゲート電極が垂直選択線６０に、そのソース電極が垂直信号線６１にそれぞれ接続され、読み出し制御ＭＯＳトランジスタ５７のゲート電極が垂直読み出し線６２に、そのドレイン電極が水平読み出し線５９m にそれぞれ接続されている。また、垂直信号線６１の一端と水平信号線６３との間には、水平選択ＭＯＳトランジスタ６４が接続されている。
【００３７】
また、行選択のための垂直走査回路６５および列選択のための水平走査回路６６が設けられている。そして、垂直走査回路６５から出力される垂直読み出し走査パルスφＶＴn が垂直読み出し線６２に、垂直選択走査パルスφＶＳn が垂直選択線６０にそれぞれ印加され、水平走査回路６６から出力される水平読み出し走査パルスφＨＲm が水平読み出し線５９m に、水平選択走査パルスφＨＳm が水平選択ＭＯＳトランジスタ６４のゲート電極にそれぞれ印加される。
【００３８】
なお、水平走査回路６６はリセット回路を兼ねており、この水平走査回路６６から出力される水平読み出し走査パルスφＨＲm は、水平読み出し線５９m に与えられるとともに、次の列の水平読み出し線５９m+1 にリセットパルスとして与えられる。このとき、水平読み出し線５９m+1 は、水平リセット線として機能することになる。
【００３９】
ここで、配線構造について説明する。配線構造の一例としては、図の上下方向に延在する垂直信号線６１と水平読み出し線５９を第１層目の配線、図の左右方向に延在する垂直選択線６０と垂直読み出し線６２を第２層目の配線、画素５８および画素間の遮光層を兼ねる電源線を第３層目の配線によってそれぞれ形成する３層配線構造とする。他の例としては、図の左右方向に延在する垂直選択線６０と垂直読み出し線６２を第１層目の配線、図の上下方向に延在する垂直信号線６１と水平読み出し線５９を第２層目の配線、画素５８および画素間の遮光層を兼ねる電源線を第３層目の配線によってそれぞれ形成する３層配線構造とする。
【００４０】
水平信号線６３の出力端側には、画素リセット後とリセット前のそれぞれの信号の差分をとる差分回路として、例えば回路構成が簡単なＣＤＳ回路６７が設けられている。このＣＤＳ回路６７としては、例えば、先の実施形態で用いた図３に示す回路構成のものが用いられる。ＣＤＳ回路６７の出力端は、本撮像素子の出力端子６８に接続されている。
【００４１】
次に、上記構成の第２実施形態に係る増幅型固体撮像素子の動作について、図６のタイミングチャートを用いて説明する。
【００４２】
ある一定期間入射した光が埋め込みフォトダイオード５１で光電変換され、そこに信号電荷として蓄積される。ここで、フォトダイオード５１からＦＤ５３に信号電荷を読み出す前に（１画素前の信号が出力されている間に）、水平走査回路６６から１列前の水平読み出し走査パルスφＨＲm-1 が出力され、水平読み出し線５９m-1 を介してＦＤリセットゲート部５５のゲート電極に印加されることで、ＦＤ５３が前もってＶＤＤレベルにリセットされる。
【００４３】
そのすぐ後に、水平走査回路６６からｍ列目の水平選択走査パルスφＨＳm が出力されることで、ｎ行‐ｍ列目の画素の信号出力期間となる。このとき、垂直選択走査パルスφＶＳn が“Ｈ”レベルの状態にあり、垂直選択ＭＯＳトランジスタ５６がオン状態にあることから、この信号出力期間中の前半では、ＦＤ５３がリセットされた状態の信号がＦＤアンプＭＯＳトランジスタ５４および垂直選択ＭＯＳトランジスタ５６を介して垂直信号線６１に出力される。
【００４４】
また、この信号出力期間中の後半では、水平走査回路６６から水平読み出し走査パルスφＨＲm が出力され、水平読み出し線５９m を介して読み出し制御ＭＯＳトランジスタ５７のドレイン電極に印加されることで、そのゲート電極には垂直読み出し走査パルスφＶＴn が印加されていることから、当該ＭＯＳトランジスタ５７がオン状態となり、フォトダイオード５１からＦＤ５３へ信号電荷が読み出され、さらにＦＤアンプＭＯＳトランジスタ５４および垂直選択ＭＯＳトランジスタ５６を介して垂直信号線６１に出力される。
【００４５】
その結果、出力しようとしているｎ行‐ｍ列目の画素の信号出力期間中に、ＦＤ５３は画素の信号電荷を読み出す前と後の２つの電位状態をとることになる。そして、それらの電位状態をＦＤアンプＭＯＳトランジスタ５４により増幅して得られる信号電流が、垂直信号線６１から水平選択ＭＯＳトランジスタ６４および水平信号線６３を介してＣＤＳ回路６７へ、画素の信号電荷を読み出す前と後の２つの電位状態に相当するノイズ成分と信号成分として順次供給される。
【００４６】
すなわち、ｎ番目の水平走査期間（１Ｈ）において、垂直走査回路６５から出力される垂直読み出し走査パルスφＶＴn および垂直選択走査パルスφＶＳn がそれぞれ立ち上がることによってｎ行目の画素行が選択される。この１Ｈ期間における水平ブランキング期間を除く水平映像期間では、ｎ行目の画素行を水平に走査するために、水平走査回路６６から出力される水平選択走査パルスφＨＳm および水平読み出し走査パルスφＨＲm がそれぞれ立ち上がることによって信号電流が順次出力される。
【００４７】
１画素の信号の内訳は、信号出力期間の前半がＦＤリセット直後の信号（ノイズ成分）レベルで、その後半が画素信号電荷をＦＤ５３に読み出した信号（信号成分）レベルになる。このような動作を実現するために、水平選択走査パルスφＨＳm および水平読み出し走査パルスφＨＲm は違うタイミングで出力されるようになっている。すなわち、水平選択走査パルスφＨＳm については１画素の期間全体で“Ｈ”レベルになり、水平読み出し走査パルスφＨＲm については１画素の期間の後半、即ち信号成分が出力される期間にのみ“Ｈ”レベルになるタイミング関係となっている。
【００４８】
その結果、先述したように、出力しようとしている画素のＦＤ５３は予めその一つ前の画素から信号成分が出力されている期間（水平読み出し走査パルスφＨＲm-1 が“Ｈ”レベルの期間）においてリセットされ、その画素の信号出力期間に入ると先ず、ＦＤ５３がリセットされた状態の信号、即ちノイズ成分が出力される。
【００４９】
そして、信号出力期間の後半では、垂直読み出し走査パルスφＶＲn がゲート電極に印加されることによってオン状態にある読み出し制御ＭＯＳトランジスタ５７を通して、水平読み出し走査パルスφＨＲm が読み出しゲート部５２のゲート電極に与えられることにより、埋め込みフォトダイオード５１からＦＤ５３に信号電荷が読み出され、この信号電荷の読み出しによって変動するＦＤ５３の電位がＦＤアンプＭＯＳトランジスタ５４で信号電流に変換され、画素の信号、即ち信号成分として出力される。
【００５０】
このようにして出力された信号電流を、一例として、図３に示す回路構成のＣＤＳ回路６７を通すことにより、各画素のＦＤアンプＭＯＳトランジスタ５４の持つバラツキ、特にＶｔｈバラツキに起因する固定パターンノイズを抑圧した映像信号を得ることができる。
【００５１】
ここで、図３に示す回路構成のＣＤＳ回路６７における回路動作について、図７のタイミングチャートを用いて説明する。
【００５２】
水平選択走査パルスφＨＳm が“Ｈ”レベル状態にあるその期間の前半に、ノイズ成分の信号電流Ｉｓｉｇが入力端子３１に入力され、電流電圧変換回路３２によって極性の反転した信号電圧Ｖｓｉｇに変換される。このノイズ成分の信号電圧Ｖｓｉｇが出力されている期間に合わせてクランプパルスφＣＬが立つ。すると、クランプＭＯＳトランジスタ３４が導通状態となり、クランプキャパシタ３３とサンプルホールドＭＯＳトランジスタ３５の接続点の電位をクランプ電圧Ｖｃｌに初期化する。
【００５３】
その後、水平選択走査パルスφＨＳm が“Ｈ”レベル状態にあるその期間の後半、即ち水平読み出し走査パルスφＨＲm が“Ｈ”レベル状態にある期間に、信号成分の信号電流Ｉｓｉｇが入力端子３１に入力されると、電流電圧変換回路３２からそれに相当する信号電圧Ｖｓｉｇがクランプキャパシタ３３の入力端側に与えられる。これにより、クランプキャパシタ３３の出力端側の電位が、そのノイズ成分と信号成分の差分に相当する電圧だけクランプ電圧Ｖｃｌを基準に変化する。
【００５４】
そして、サンプルホールドパルスφＳＨが立ち上がり、これに応答してサンプルホールドＭＯＳトランジスタ３５が導通状態になることで、クランプ電圧Ｖｃｌを基準に変化する電圧がサンプルホールドキャパシタ３６に保持される。これにより、画素５８のＦＤアンプＭＯＳトランジスタ５４の持つ特性のバラツキ成分、主にＶｔｈバラツキを除去することができる。
【００５５】
上述したように、第２実施形態においては、フォトダイオード５１として、埋め込みフォトダイオードを用いたことにより、暗電流による固定パターンノイズを効果的に抑えることができる。すなわち、半導体表面の準位から熱励起によって暗電流の支配的な発生要因となる電子が発生するが、フォトダイオード５１の表面のＰ+ 層に存在する自由な電荷は正孔だけで、電子は枯渇状態にあるため、表面準位は正孔で満たされ、表面準位からの電子の発生が著しく減少する。したがって、暗電流むらや暗電流によるショットノイズを大幅に軽減できる。
【００５６】
また、フォトダイオード５１からＦＤ５３への信号電荷の読み出しを画素信号期間に行い、信号電荷の読み出し前後の信号（ノイズ成分と信号成分）を順次出力し、その出力信号を相関二重サンプリングすることにより、各画素のＦＤアンプＭＯＳトランジスタ５４のＶｔｈバラツキによる固定パターンノイズを抑圧できる。しかも、信号電荷の読み出し前後の信号が同一の信号経路を通る構成となっており、別々のスイッチ素子（水平選択ＭＯＳトランジスタ）を通ることがないため、垂直信号線６１に接続されたスイッチ素子の特性のバラツキに起因する縦筋状の固定パターンノイズについても抑圧できる。
【００５７】
次に、第２実施形態における他の駆動タイミング例について説明する。図８は他の駆動タイミング例を示すタイミングチャートであり、図９はその駆動タイミング例におけるＣＤＳ回路６７の回路動作に係るタイミングチャートである。この駆動タイミング例では、水平読み出し走査パルスφＨＲm が“Ｌ”レベルに遷移した後に信号成分を読み出すようにした点を特徴としている。
【００５８】
先ず、水平走査回路６６から１列前の水平読み出し走査パルスφＨＲm-1 が出力され、水平読み出し線５９m-1 を介してＦＤリセットゲート部５５のゲート電極に印加されることで、ＦＤ５３がＶＤＤレベルにリセットされる。そのすぐ後に、水平走査回路６６からｍ列目の水平選択走査パルスφＨＳm が出力されることで、ｎ行‐ｍ列目の画素の信号出力期間となる。このとき、リセットされたＦＤ５３のレベルに応じてＦＤアンプＭＯＳトランジスタ５４で増幅されたノイズ成分が、垂直選択ＭＯＳトランジスタ５６を介して垂直信号線６１へ、さらに水平選択ＭＯＳトランジスタ６４を通して水平信号線６３へ出力される。
【００５９】
また、この信号出力期間中に、水平走査回路６６から水平読み出し走査パルスφＨＲm が出力され、水平読み出し線５９m を介して読み出し制御ＭＯＳトランジスタ５７のドレイン電極に印加されることで、当該ＭＯＳトランジスタ５７がオン状態となる。そして、この読み出し制御ＭＯＳトランジスタ５７を通して水平読み出し走査パルスφＨＲm が印加されることで、読み出しゲート部５２がオン状態となるため、フォトダイオード５１に蓄積されていた信号電荷が読み出しゲート部５２によってＦＤ５３へ読み出される。
【００６０】
続いて、水平読み出し走査パルスφＨＲm が消滅（“Ｌ”レベルへ遷移）し、読み出し制御ＭＯＳトランジスタ５７を通して読み出しゲート部５２がオフ状態となった後、ＦＤ５３へ読み出された信号電荷に応じてＦＤアンプＭＯＳトランジスタ５４で増幅された信号成分が、垂直選択ＭＯＳトランジスタ５６を介して垂直信号線６１へ、さらに水平選択ＭＯＳトランジスタ６４を通して水平信号線６３へ出力される。
【００６１】
このようにして、画素の信号電荷を読み出す前と後の２つの電位状態に相当するノイズ成分と信号成分が水平信号線６３へ出力され、さらにＣＤＳ回路６７へ順次供給されて相関二重サンプリングが行われることで、各画素のＦＤアンプＭＯＳトランジスタ５４の持つバラツキ、特にＶｔｈバラツキに起因する固定パターンノイズが抑圧される。
【００６２】
特に、本駆動タイミング例では、ノイズ成分の読み出し時と信号成分の読み出し時で読み出しゲート部５２に印加されている電位が共に“Ｌ”レベル、即ち同電位になるように、水平読み出し走査パルスφＨＲm が“Ｌ”レベルに遷移してから信号成分を読み出すような駆動タイミングとしているので、読み出しゲート部５２を構成するＭＯＳトランジスタに起因する固定パターンノイズをも確実に抑圧できる。
【００６３】
また、本発明に係る固体撮像素子においては、垂直選択走査パルスφＶＳn および垂直読み出し走査パルスφＶＴn のタイミングに工夫を凝らすことによって電子シャッタ動作も実現できる。図１０は、電子シャッタ動作を行うときの垂直選択走査パルスφＶＳn および垂直読み出し走査パルスφＶＴn のタイミングチャートである。
【００６４】
電子シャッタ動作を行うときは、垂直読み出し走査パルスφＶＴn のタイミングが通常動作のときと違う。すなわち、ｎ行目の画素行が読み出されるタイミングの前に、シャッタスピードに相当する時間だけ前もって、垂直選択走査パルスφＶＳn はそのままに、垂直読み出し走査パルスφＶＴn だけ立たせ、フォトダイオード５１からＦＤ５３への信号電荷の読み出しのみを行う。
【００６５】
このとき、ｋ行目の画素信号が出力されているとしたら、ｎ行目の画素のＦＤアンプＭＯＳトランジスタ５４によって増幅された信号電流は、垂直選択走査パルスφＶＳn が立たないので、ｎ行目の画素信号がｋ行の画素信号に混ざって出力されることはない。その結果、フォトダイオード５１に蓄積された信号電荷はこの時点で読み出され（リセットされ）、ここから信号電荷の蓄積が再度開始され、ｎ行目の画素行が読み出されるときになって、シャッタスピードの時間分だけ蓄積した信号電荷に対応した信号電流が出力される。
【００６６】
また、電子シャッタ動作を目的としてフォトダイオード５１をリセットするために予めＦＤ５３に読み出された不要な信号電荷は、水平読み出し走査パルスφＨＲm によってＦＤ５３が水平走査ごとにリセットされ、電源ＶＤＤに接続されたリセットドレイン（Ｎ+ 層）に吸収される。
【００６７】
図１１は、読み出しゲート部５２がフォトダイオード５１に過剰な光が入射して光電変換した信号電荷（電子）が隣接する画素などに漏れ混むなどのブルーミングという現象を抑止するオーバーフロー（アンチブルーミング）動作を行える様子を示した図である。同図では、フォトダイオード５１からＦＤリセットゲート部５５にかけてのポテンシャルダイアグラムを、蓄積状態（Ａ）、読み出し状態（Ｂ）、ＦＤリセット状態（Ｃ）、オーバーフロー状態（Ｄ）の４状態について示している。
【００６８】
ここで、蓄積状態（Ａ）におけるＦＤ読み出しゲート部５２のポテンシャルφＲＯＧが、０Ｖ（フォトダイオード５１の素子分離領域の電位）よりも高く設定されていることにより、強い入射光によって過剰に発生した信号電荷が、ＦＤ読み出しゲート部５２を通してＦＤ５３にオーバーフローする（オーバーフロー動作）。このときに、オーバーフローした信号電荷は、水平走査ごとおよび画素信号がＦＤ５３に読み出される直前に行われるＦＤリセット動作によりリセットされ、映像信号に悪影響を与えないようにすることができる。
【００６９】
さらには、オーバーフロー動作によりＦＤ５３までも溢れてしまうような強い光が入射するような場合は、蓄積状態（Ａ）におけるＦＤリセットゲート部５５のポテンシャルφＲＧを、蓄積状態（Ａ）におけるＦＤ読み出しゲート部５２のポテンシャルφＲＯＧよりも高く設定しておくことにより、ＦＤ５３で溢れた信号電荷がフォトダイオード５１に逆流することなく、ＦＤリセットゲート部５５を通してリセットドレインに吸収され、映像信号に悪影響を与えないようにすることができる。
【００７０】
このように、垂直走査パルスを垂直選択走査パルスφＶＳn および垂直読み出し走査パルスφＶＴn の２系統に分け、そのタイミング関係を適当に設定することにより、電子シャッタ動作を行うことも可能となる。しかも、読み出しゲート部５２に対して読み出し動作の他に、画素信号のオーバーフロー動作をも持たせる構造としたことで、画素サイズを小さくすることができる。
【００７１】
なお、上記各実施形態においては、単位画素を構成する増幅素子として、ＦＤアンプ（フローティング・ディフュージョン・アンプ）を用いた構成の増幅型固体撮像素子に適用した場合について説明したが、本発明は、これに限定されるものではなく、例えばＦＧアンプ（フローティング・ゲート・アンプ）を増幅素子として用いた構成の増幅型固体撮像素子にも同様に適用可能である。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、増幅機能を持つ単位画素が行列状に配置されてなる固体撮像素子において、単位画素の各々で画素信号を出力するごとに各増幅素子の蓄積部をリセットするようにしたことにより、各単位画素からはリセット前とリセット後の信号が１画素ごとに順次出力されるので、リセット前とリセット後の信号の差分をとることによって固定パターンノイズを抑圧でき、しかもリセット前とリセット後の信号を垂直信号線から水平信号線へ同一の信号経路を経由して出力することができるため、縦筋状の固定パターンノイズの発生も抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す構成図である。
【図２】第１実施形態の動作説明のためのタイミングチャートである。
【図３】ＣＤＳ回路の構成の一例を示す回路図である。
【図４】第１実施形態におけるＣＤＳ回路の動作説明のためのタイミングチャートである。
【図５】本発明の第２実施形態を示す構成図である。
【図６】第２実施形態の動作説明のためのタイミングチャートである。
【図７】第２実施形態におけるＣＤＳ回路の動作説明のためのタイミングチャートである。
【図８】第２実施形態に係る他の駆動タイミング例を示すタイミングチャートである。
【図９】第２実施形態に係る他の駆動タイミング例におけるＣＤＳ回路の動作説明のためのタイミングチャートである。
【図１０】電子シャッタ動作時の垂直走査パルスのタイミングチャートである。
【図１１】アンチブルーミング動作を説明するポテンシャル図である。
【図１２】従来例を示す構成図である。
【図１３】課題を説明するための構成図である。
【符号の説明】
１１…フォトダイオード、１２…ＦＤ読み出しＭＯＳトランジスタ、１３，５４…ＦＤアンプＭＯＳトランジスタ、１４…ＦＤリセットＭＯＳトランジスタ、１５，５６…垂直選択ＭＯＳトランジスタ、１６，５８…単位画素、１７，６２…垂直読み出し線、１８…水平リセット線、１９，６０…垂直選択線、２０，６１…垂直信号線、２１，６３…水平信号線、２２，６４…水平選択ＭＯＳトランジスタ、２３，６５…垂直走査回路、２４，６６…水平走査回路、２５，６７…ＣＤＳ（相関二重サンプリング）回路、５１…埋め込みフォトダイオード、５２…読み出しゲート部、５３…ＦＤ（フローティングディフュージョン）、５５…ＦＤリセットゲート部、５９…水平読み出し線（水平リセット線）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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