(57)【特許請求の範囲】
【請求項１】
一定長のビット列からなり該ビット列の特定位置に特定パターンデータが設定されたフレームを、ｍ×ｎ個、時系列順に並べてなるマルチフレームであって、前記ｍ×ｎ個のフレームの内、ｎ個置きのフレームの先頭ビットに、ｍビットの同期パターンを構成するビットデータが設定され、データ受信時に前記同期パターンを検出することにより当該マルチフレームの先頭タイミングを検出できるように構成されたマルチフレーム
を用いて生成されたシリアルデータを受信し、該受信したシリアルデータの中から前記マルチフレームの先頭タイミングを検出するマルチフレーム同期検出方法であって、
前記シリアルデータの中から前記特定パターンデータを検出し、
前記特定パターンデータが検出されると、該検出タイミングに基づき、前記シリアルデータの内、後続のフレームの先頭ビットを選択的に、順次、記憶手段に格納し、
前記記憶手段に格納した先頭ビットの内、ｎ個置きのｍ個の先頭ビットが前記同期パターンに一致すると、その一致したタイミングに基づき、前記マルチフレームの先頭タイミングを検出することを特徴とするマルチフレーム同期検出方法。
【請求項２】
請求項１に記載のマルチフレーム同期検出方法において、
前記先頭ビットの格納は、前記特定パターンデータが前記フレームの送信周期と同じ時間間隔で複数検出されたときに行うことを特徴とするマルチフレーム同期検出方法。
【請求項３】
一定長のビット列からなり該ビット列の特定位置に特定パターンデータが設定されたフレームを、ｍ×ｎ個、時系列順に並べてなるマルチフレームであって、前記ｍ×ｎ個のフレームの内、ｎ個置きのフレームの先頭ビットに、ｍビットの同期パターンを構成するビットデータが設定され、データ受信時に前記同期パターンを検出することにより当該マルチフレームの先頭タイミングを検出できるように構成されたマルチフレーム
を用いて生成されたシリアルデータを受信し、該受信したシリアルデータの中から前記マルチフレームの先頭タイミングを検出するマルチフレーム同期検出装置であって、
前記シリアルデータの中から前記特定パターンデータを検出する特定パターン検出手段と、
該特定パターン検出手段により前記特定パターンデータが検出されると、該検出タイミングに基づき、前記シリアルデータの内、後続のフレームの先頭ビットを選択的に、順次、記憶手段に格納する読込手段と、
前記記憶手段に格納された先頭ビットの内、ｎ個置きのｍ個の先頭ビットが前記同期パターンに一致すると、その一致したタイミングに基づき、前記マルチフレームの先頭タイミングを検出する先頭タイミング検出手段と、
を備えたことを特徴とするマルチフレーム同期検出装置。
【請求項４】
請求項３に記載のマルチフレーム同期検出装置において、
前記読込手段は、前記先頭ビットの格納を、前記特定パターン検出手段により前記特定パターンデータが前記フレームの送信周期と同じ時間間隔で複数検出されたときに行うことを特徴とするマルチフレーム同期検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、シリアルデータ伝送に用いられるマルチフレームの同期を検出するマルチフレーム同期検出方法及び装置に関する。
【０００２】
【従来の技術】
従来より、シリアル伝送に用いられるマルチフレームとして、一定数の連続したフレームから構成され、その１フレームを構成するビット列中の先頭に１ビットのフレームビット（「Ｆビット」ともいう。）が付加されたものが知られている。
【０００３】
例えば、ＩＳＤＮの１次群インターフェースのうち、ＩＴＵ−Ｔ．Ｉ．４３１に規定された１．５４４Ｍｂｐｓインターフェースでは、マルチフレームの構成は次の様に規定されている。すなわち、１フレームは、図７（ｃ）に示す様に、１ビットのフレームビットと２４個のタイムスロット（８ビット）から構成され、１フレーム全体のビット数は１９３ビットである。そして、２４フレームで、１つのマルチフレームを構成することが規定されている（図７（ａ）、（ｂ）参照）。
【０００４】
１マルチフレームには２４個のフレームビットが含まれることとなるが、それらは各々用途が規定されている。図８に示す様に、ｅ１〜ｅ６で示されるフレームビットは、ＣＲＣ−６（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋｉｎｇ−６）手順による受信側での伝送誤り検出のために用いられ、ＤＬで示されるフレームビットは、主に故障切り分けのための保守情報等を伝達するために使用される。そして、第４フレームから４つ毎のフレーム、即ち第４、第８、第１２、第１６、第２０および第２４フレームのフレームビットは、ＦＡＳ（Ｆｒａｍｅ  Ａｌｉｇｎｍｅｎｔ  Ｓｉｇｎａｌ）と呼ばれ、マルチフレームの同期検出を行うためのビットであり、順に「０」、「０」、「１」、「０」、「１」、「１」という様に格納される。つまり６ビットのＦＡＳには「００１０１１」のパターンが格納されている。
【０００５】
このＦＡＳを利用すれば、次の様にしてマルチフレームの同期検出、即ちマルチフレームの先頭タイミングの検出を行うことができる。即ち、ＦＡＳは４フレーム毎のフレームビットであるので、順次伝送されてくるシリアルデータのビット情報を４フレームの伝送時間に相当する時間間隔（即ち、４フレーム分のビット間隔）で抽出して、「００１０１１」のパターン（以下、同期パターンという。）と一致するか否かを調べる。一致すれば、その一致したタイミングに基いて、マルチフレームの先頭タイミングを検出できる。そして、一致しない場合にはビット情報の抽出タイミングを１ビット分ずつずらして、同期パターンと一致するか否かを調べるという動作を行い、そこで一致すれば、その一致タイミングに基いて、マルチフレームの先頭タイミングを検出する。
【０００６】
この様にすれば、マルチフレームの同期検出を行うことができるが、同期パターンを構成するビット情報が格納されているビットは、４フレームに含まれるビット数の内の１ビットだけであるので、上述の方法では、検出時間が最大（１マルチフレームの伝送時間）＋（４フレーム分のビット数）×（アクセス時間）と長くなってしまう。そこで、短時間でマルチフレームの同期検出を行うために、次のような方法が考えられる。
【０００７】
即ち、まず、伝送されてきたシリアルデータから、１マルチフレーム分のデータを読み込む。そして、読み込んだビット列の先頭から、７７２（＝１９３×４：即ち４フレーム分のビット数）ビットの間隔で１ビットずつ（即ち６ビット）抽出し、その抽出したビット情報が同期パターンと一致するか否か比較する。一致していなければ、抽出するビット位置を１つずつずらして、再び同期パターンとの比較を繰り返す。そして、同期パターンが検出されれば、マルチフレームの先頭の、格納したビット列内でのビット位置を算出でき、先頭のタイミングを求めることができる。
【０００８】
このとき、ＦＡＳ以外の部分からビット情報の抽出した場合であっても、偶然、同期パターンと一致する可能性があり、その時には誤ったビット位置をマルチフレームの先頭として算出してしまうことになるので、そうした誤りの発生を抑制するためには、数マルチフレーム分のビット情報を読込んでおき、同期パターンが数マルチフレームに亘って同じ位置に連続して検出されるかどうかを判断すればよい。
【０００９】
【発明が解決しようとする課題】
しかし、マルチフレームの同期検出を速やかに行うには、多くのデータ量を必要とし、そして誤った同期検出の発生を抑制するためには、更に多くのデータ量が必要となる。そのため、マルチフレームの同期検出回路においては、それをデータを読み込むための大きなメモリ資源が必要となり、マルチフレーム同期検出を行うための装置全体の規模が大きくなるという問題が生じる。
【００１０】
本発明は、上記問題に鑑みなされたものであり、大容量のメモリを必要とすることなく、速やかにマルチフレームの同期検出可能なマルチフレーム同期検出方法及び装置を提供することを目的とする。
【００１１】
【課題を解決するための手段及び発明の効果】
上記課題を解決するためになされた請求項１記載のマルチフレーム同期検出方法においては、マルチフレームが用いられたシリアルデータの中から特定パターンデータを検出し、特定パターンデータが検出されると、その検出タイミングに基づき、後続のフレームの先頭ビットを選択的に、順次、記憶手段に格納する。そして、記憶手段に格納した先頭ビットの内、ｎ個置きのｍ個の先頭ビットが同期パターンに一致すると、その一致したタイミングに基づき、マルチフレームの先頭タイミングを検出する。
【００１２】
すなわち、従来は、シリアルデータから、少なくとも１マルチフレーム分のビット情報を読込んでおき、読込んだデータから単純に一定ビット間隔毎のビット情報を抽出して、同期検出パターンを検出するようにしていたことから、マルチフレーム全体のビット情報を格納可能な記憶手段が必要であった。そこで、本発明では、シリアルデータからビット情報を読み込む前に、まず特定パターンデータを検出するようにする。制御信号がない場合において、特定パターンは、フレーム内の予め定められた特定位置にあるから、その検出タイミングに基づいて、後続のフレームの先頭のビット位置（即ち先頭タイミング）を導出できる。つまり、特定パターンデータの検出タイミングに基いて、後続のフレームの先頭ビットだけを記憶手段に格納し、その記憶手段に格納した先頭ビットの中から同期検出パターンを検出して、マルチフレームの先頭のタイミングを検出するのである。
【００１３】
このように、本発明のマルチフレーム同期検出方法では、マルチフレーム全体のビット情報を記憶手段に格納するのではなく、各フレームの先頭ビットのみを格納し、その格納したビット情報の中から、同期パターンを検出し、更にマルチフレームの同期検出を行うようにしていることから、記憶手段に格納すべきビット情報が少なく、それを格納するための記憶容量が小さくて良いので、マルチフレームの同期検出を行うための装置の規模を抑えることができる。
【００１４】
さて、先頭ビットを選択的に読込む（記憶手段に格納する）ことができるのは、特定パターンデータが各フレーム内の予め定められた特定位置にあるからであるが、その所定の位置以外にも、偶然、特定パターンデータと同じパターンが現れる可能性がある。その場合には、先頭ビットでないビットを、先頭ビットとして格納してしまうこととなり、誤った同期検出をしてしまう可能性がある。
【００１５】
そこで、請求項２に記載の様に、先頭ビットの記憶手段への格納は、特定パターンデータが、フレームの送信周期と同じ時間間隔で複数検出されたときに行うようにすればよく、この様にすれば、誤った同期検出をしてしまう可能性を抑制できる。
すなわち、特定パターンデータはフレーム内の特定位置にあるから、真の特定パターンデータであればフレームの送信周期と同じ時間間隔で検出されるはずであり、一方、偽の特定パターンデータであれば、フレームの送信周期と同じ時間間隔で検出される可能性は低い。従って、請求項２記載の様にすれば、より確実に先頭ビットの取り込みができ、その結果、信頼性の高い同期検出をすることができる。
【００１６】
こうしたマルチフレーム同期検出方法は、請求項３に記載のマルチフレーム同期検出装置により実現できる。即ち、請求項３記載のマルチフレーム同期検出装置においては、特定パターン検出手段が、シリアルデータの中から特定パターンデータを検出し、読込手段が、特定パターン検出手段による特定パターンデータの検出タイミングに基づき、後続のフレームの先頭ビットを選択的に、順次、記憶手段に格納する。そして、先頭タイミング検出手段が、記憶手段に格納された先頭ビットの内、ｎ個置きのｍ個の先頭ビットが同期パターンに一致すると、その一致したタイミングに基づき、マルチフレームの先頭タイミングを検出する。
【００１７】
従って、請求項３に記載のマルチフレーム同期検出装置によれば、請求項１に記載のマルチフレーム同期検出方法によりマルチフレームの同期検出を行うので、マルチフレームを速やかに検出するために必要なデータの記憶量が少なくてよく、装置規模の拡大を抑制できる。
【００１８】
そして、請求項４に記載の様に、読込手段を、特定パターン検出手段により特定パターンデータがフレームの送信周期と同じ時間間隔で複数検出されたときに、先頭ビットの記憶手段への格納を行うよう構成すれば、請求項２に記載のマルチフレーム同期検出方法を実現して、信頼性の高い同期検出をすることができる。
【００１９】
【発明の実施の形態】
以下に、本発明の一実施例を図面と共に説明する。
図１は、一実施例としてのマルチフレーム同期検出装置の全体的構成を示す図である。このマルチフレーム同期検出装置は、ＩＳＤＮの１次群インターフェースのうち１．５４４Ｍｂｐｓインターフェースにて規定された構成のマルチフレームを用いて生成されたシリアルデータを受信し、その受信したシリアルデータの中からマルチフレームの先頭タイミングを検出するための装置である。尚、この図では、通信網側からのデータを受信する受信側についてのみ示すものであり、送信側については省略している。
【００２０】
また、マルチフレームの構成のうち、従来の技術の欄にて行った部分についての説明は省略するが、上記インターフェースでは、マルチフレームの構成に関して、更に次の様な規定がある。すなわち、このインターフェースでは、各フレームの第２４タイムスロットには機器の制御情報等を入れることが規定されているが、伝送すべき制御情報がない状態（例えば、通信端末側と通信網側との同期がとられていない場合等）においては、第２４タイムスロットには、”０１１１１１１０”（ＨＤＬＣパターンデータ）というパターンデータを入れるよう定められている。
【００２１】
さて、図１に示す様に、マルチフレーム同期検出装置には、受信部２、同期検出部４、同期判定部６、ＣＲＣチェック部８、チャネル分解部１０およびクロック発生部１２が設けられている。
受信部２は、２線のメタリック平衡対を介して通信網側から伝送されてくる、「０」、「＋１」および「−１」の３値からなるＢ８ＺＳ符号形式の信号を、「０」および「１」の２値からなる信号（以下、「ビットストリーム信号」という）に変換する。
【００２２】
同期検出部４は、後に詳述する様に、そのビットストリーム信号に含まれるＦＡＳと同期パターンとの比較によって、同期パターンを検出するものである。同期検出部４による検出結果は、同期判定部６にて正しいかどうか判断される。
すなわち、同期判定部６は、同期検出部４から同期パターンを検出した旨の情報を受けると、その検出タイミングに基いてマルチフレーム同期信号（以下、単に「同期信号」という。）を発生して、ＣＲＣチェック部８に出力する。
【００２３】
そしてＣＲＣチェック部８では、同期判定部６からの同期信号に同期して、ビットストリーム信号に対してＣＲＣチェック（即ち、ＣＲＣ−６手順による伝送誤り検出）を行い、ＣＲＣチェックにより伝送誤りが検出されなければ、その旨の情報を同期判定部６に転送する。ＣＲＣチェックにより伝送誤りが検出されなかったことは、同期判定部６からＣＲＣチェック部８に出力された同期信号が正しいものであることを意味する。つまり、ＣＲＣチェック部８は、伝送誤りの有無を検査するだけでなく、同期検出部４の同期検出の結果が正しいかどうかを判断し、擬似同期を防止する。
【００２４】
同期判定部６は、伝送誤りが検出されなかった旨の情報をＣＲＣチェック部８から受けると、マルチフレームの同期が確立されたと判定し、同期信号をチャネル分解部１０に対して出力する。
チャネル分解部１０では、同期判定部６からの同期信号に基き、ＣＲＣチェック部８を通過したビットストリーム信号を、フレームビットおよび第１〜第２４のタイムスロットに分解して、図示しない通信端末装置に伝送する。
【００２５】
なお、クロック発生部１２は、Ｂ８ＺＳ符号形式の受信信号から、ビットストリーム信号の１ビット幅の周期のクロック信号（以下、「ビットクロック信号」）を抽出し、上記各部に転送している。
次に、同期検出部４および同期判定部６について、図２と共に説明する。図２に示す様に、同期検出部４は、８ビットのシリアル／パラレル変換部２２（Ｓ／Ｐ変換部）、特定パターン記憶部２４、特定パターン比較部２６、第１シフトレジスタ２８、メモリ回路３２、第２シフトレジスタ、同期パターン比較部およびサイクルカウンタ３８、同期検出制御部４０を備えている。これら各部には、クロック発生部１２にて発生されたビットクロック信号が入力されている。
【００２６】
Ｓ／Ｐ変換部２２は、ビットクロック信号に同期して、受信部２からシリアルに伝送されてくるビットストリーム信号を取込むと共にシフトさせ、８ビットのデータとしてパラレルに出力する。
一方、特定パターン記憶部２４には、特定パターンデータとしてのＨＤＬＣパターンデータ「０１１１１１１０」が格納されている。特定パターン比較部２６は、Ｓ／Ｐ変換部２２により出力される８ビットのビット列と、特定パターン記憶部２４に格納されたＨＤＬＣパターンデータとを比較し、全８ビットが一致しているときには「１」を出力し、一致していないときには「０」を出力する。
【００２７】
第１シフトレジスタ２８は、「（１フレーム分のビット数）＋１」のビット数（即ち、１９３＋１＝１９４ビット）のシフトレジスタであり、ビットクロック信号に同期して特定パターン比較部２６からの出力を取込むと共にシフトさせ、最下位ビットおよび最上位ビットの値を出力する。即ち、第１シフトレジスタ２８は、ＨＤＬＣパターンデータが、２つの連続するフレーム内の同じ位置に検出されたかどうか（即ちＨＤＬＣパターンデータがフレームの送信周期と同じ時間間隔で２回検出されたかどうか）を判断するためのものであり、検出された場合には、最下位ビットおよび最上位ビットの値として、共に「１」を出力することとなる。
【００２８】
なお、以上説明したＳ／Ｐ変換部２２、特定パターン比較部２６、特定パターン記憶部２４および第１シフトレジスタ２８が、シリアルデータの中から特定パターンデータを検出する特定パターン検出手段として機能する。
さてメモリ回路３２は、シリアルデータの中から、フレームの先頭ビットを順次読込む読込手段の一部として機能するものであり、図３（ａ）に示す様に、４×６ビットのメモリアレイとして構成されている。メモリ回路３２は、外部から書込信号と共にアドレスＣａｄｄおよびビット番号Ｃｎが指定されると、その指定されたビットに、ビットストリーム信号を格納する。外部から読出信号と共にアドレスＣａｄｄを指定されると、その指定されたアドレスに格納された６ビットのビット列をパラレルに出力する。なお、ビット番号Ｃｎが小さいほど上位ビットである。
【００２９】
第２シフトレジスタ３４は、同期パターンの１つである「００１０１１」が予め格納された６ビットのシフトレジスタであって、最上位ビットと最下位ビットとが接続されたもの（所謂、循環レジスタ）である。第２シフトレジスタ３４は、内部にてビットクロック信号の６倍のクロック信号を発生しており、ビットクロック信号の６倍のクロックタイミングで、同期パターン「００１０１１」を循環してシフトさせると共に６ビットのビット列をパラレルに出力する。即ち、第２シフトレジスタ３４は、ビットクロック信号の１周期の間に「００１０１１」、「１００１０１」、「１１００１０」、「０１１００１」、「１０１１００」、「０１０１１０」の６つの同期パターン（夫々、「同期パターンＡ」〜「同期パターンＦ」とする）のビット列を順次出力する。
【００３０】
サイクルカウンタ３８は、第２シフトレジスタ３４のシフトタイミングに同期して、「０」〜「５」の間でカウントを繰り返す（即ち、その値Ｃｓｉｆｔを「０」から１ずつ増加させ、「５」の後「０」に戻す）。従って、サイクルカウンタ３８の値Ｃｓｉｆｔが取り得る「０」〜「５」は、夫々「同期パターンＡ」〜「同期パターンＦ」に対応する。
【００３１】
同期パターン比較部３６は、メモリ回路３２から出力された６ビット長のビット列と、第２シフトレジスタ３４から出力された６ビット長のビット列（即ちパターンＡ〜Ｆの同期パターン）とを比較し、その比較結果として、全６ビットが一致しているときには「１」を出力し、一致していないときには「０」を出力する。
【００３２】
さて、同期判定部６には、ビットクロック信号に同期して動作するビット位置カウンタ６ａが設けられている。ビット位置カウンタ６ａは、１マルチフレームのビット数（４６３２）を計数するためのダウンカウンタであり、「０」〜「４６３１」の間でダウンカウントを繰り返し（即ち、その値を「０」から１ずつ減少させ、「０」の後「４６３１」に戻す）、その値が「０」となる毎に、マルチフレームデータの先頭のタイミングを示す同期パルスを出力する。
【００３３】
同期判定部６は、同期パターン比較部３６からの比較結果として「１」が出力されると、後に詳述する様に、同期検出制御部４０が指定したビット番号Ｃｎおよびサイクルカウンタ３８の値Ｃｓｉｆｔとに基いて、マルチフレームの先頭のタイミングを算出する。そして、その算出したタイミングで、ビット位置カウンタ６ａの値が０となるよう、ビット位置カウンタ６ａをセットすることにより、ビット位置カウンタ６ａに、マルチフレーム同期信号を出力させる。
【００３４】
この様に構成されたマルチフレーム同期検出装置において、同期検出制御部４０は、図４、５に示す処理によりメモリ回路の入出力制御を行う。図４は、クロック発生部１２にて発生されるビットクロック信号に同期して起動されるビットクロック同期処理である。
【００３５】
このビットクロック同期処理が起動されると、まず、現在、同期外れの状態であるか否かを判断する（ステップ１０。以下「ステップ」を単に「Ｓ」と記す）。同期外れかどうかは、ＣＲＣチェック部８にて伝送誤りが検出されたかどうかにより判断する。同期外れの状態でない（伝送誤りが未検出）と判断すると（Ｓ１０：ＮＯ）、直ちにビットクロック同期処理を終了するが、同期外れの状態である（伝送誤りが検出された）と判断した場合には（Ｓ１０：ＹＥＳ）、ＨＤＬＣパターンデータが２フレーム連続して検出されたどうか（即ち、ＨＤＬＣパターンデータがフレームの送信周期と同じ時間間隔で２回検出されたかどうか）を判断する（Ｓ２０）。この判断は、第１シフトレジスタ２８の出力（最上位ビットおよび最下位ビットの値）により行う。上述の様に、第１シフトレジスタ２８の最上位ビットおよび最下位ビットの値が共に「１」であることは、連続する２フレームの同じビット位置にＨＤＬＣパターンデータが検出されたことを示すからである。
【００３６】
ＨＤＬＣパターンデータが連続して検出されたと判断しなかった場合（Ｓ２０：ＮＯ）には直ちにＳ３０に移行するが、ＨＤＬＣパターンデータが連続して検出されたと判断した場合（Ｓ２０：ＹＥＳ）には、カウンタＣｏｕｔ＝「１」とした後（Ｓ２５）、Ｓ３０に移行する。ここで、カウンタＣｏｕｔは、同期検出制御部４０内部にて定義され、１フレーム分のビット数（１９３）を計数することを目的として「０」〜「１９２」の値をとるカウンタであり、本マルチフレーム同期検出回路起動の際に、その最大値である「１９２」がセットされる。
【００３７】
Ｓ３０では、カウンタＣｏｕｔ＝「０」であるか否かを判断する。カウンタＣｏｕｔ＝「０」でない場合（Ｓ３０：ＮＯ）には、直ちにＳ４０に移行するが、カウンタＣｏｕｔ＝「０」である場合（Ｓ３０：ＹＥＳ）には、次に説明するビットストリーム抽出処理を起動し、その処理の終了後、上記Ｓ４０の処理を行う。
【００３８】
信号抽出転送処理が起動されると、まず、メモリ回路３２に書込信号を入力すると共にアドレスＣａｄｄおよびビット番号Ｃｎを指定して、その時メモリ回路３２に転送されてきたビットストリーム信号の１ビットを、その指定した位置に格納させる（Ｓ１１０）。次に、読出信号の入力と共にアドレスＣａｄｄを指定して、そのＳ１１０にて書込まれたビットを含むアドレスＣａｄｄの６ビットのビット列を同期パターン比較部３６に転送させる（Ｓ１２０）。ここで、アドレスＣａｄｄおよびビット番号Ｃｎは、同期検出制御部４０内部にて定義されたカウンタであり、本マルチフレーム同期検出装置が起動された際に、共に「０」に初期化されている。
【００３９】
Ｓ１２０の後、アドレスＣａｄｄを「１」増加させ（Ｓ１３０）、その結果アドレスＣａｄｄが４以上になったか否か判断する（Ｓ１４０）。アドレスＣａｄｄが４未満であると判断した場合（Ｓ１４０：ＮＯ）には、直ちに信号抽出転送処理を終了するが、４以上であると判断した場合（Ｓ１４０：ＹＥＳ）には、アドレスＣａｄｄを「０」に戻す（Ｓ１５０）。つまり、Ｓ１３０〜Ｓ１５０の処理により、アドレスＣａｄｄは、順次「０」〜「３」の値をとることとなる。
【００４０】
Ｓ１５０の終了後、更に、ビット番号Ｃｎを「１」増加させ（Ｓ１６０）、その結果ビット番号Ｃｎが６以上になったか否か判断する（Ｓ１７０）。ビット番号Ｃｎが６未満であると判断した場合（Ｓ１７０：ＮＯ）には、直ちに信号抽出転送処理を終了するが、６以上であると判断した場合（Ｓ１７０：ＹＥＳ）には、ビット番号Ｃｎを「０」に戻す（Ｓ１８０）。つまり、Ｓ１３０〜Ｓ１５０の処理により、アドレスＣａｄｄは、順次「０」〜「３」の値をとることとなる。
【００４１】
さて、Ｓ３０或いはＳ３５の終了後、カウンタＣｏｕｔの値を「１」減らして（Ｓ４０）、その結果カウンタＣｏｕｔの値が「−１」以下となったか否かを判断する（ＳＳ５０）。カウンタＣｏｕｔの値が「−１」以下でない場合（Ｓ５０）には、ビットクロック同期処理を直ちに終了するが、「−１」以下である場合には、カウンタＣｏｕｔの値を「１９２」とした（Ｓ５５）後に終了する。
【００４２】
つまり、ビットクロック同期処理及び信号抽出転送処理によれば、例えば次の様な処理が行われる。即ち、ＨＤＬＣパターンデータが、フレームの送信周期と同周期（即ち、同じ時間間隔）で検出される（Ｓ２０：ＹＥＳ）と、カウンタＣｏｕｔに「１」を格納し（Ｓ２５）た後、その値を「１」減らした（即ち、「０」とする）後（Ｓ４０）、一旦ビットクロック処理は終了される。そして、次のビットクロック信号のタイミングで、再びビットクロック処理が起動された際には、カウンタＣｏｕｔは「０」であるので、Ｓ３０にてＹＥＳと判断され、信号抽出転送処理が起動される（Ｓ３５）こととなる。従って、ＨＤＬＣパターンデータがフレームの送信周期と同じ時間間隔で２回検出されると、次のビットクロック信号のタイミングにおいて、ビットストリーム信号のビット情報がメモリ回路３２に格納されると共に、同期パターン比較部３６にて、同期パターンの検出が行われるのである。
【００４３】
また、ＨＤＬＣパターンデータの検出・未検出に関わらず、カウンタＣｏｕｔの値は「０」〜「１９２」の間でダウンカウントされており、「０」となる毎に信号抽出転送処理が起動される。従って、少なくとも２つのＨＤＬＣパターンデータが、フレームの周期と同じ時間間隔で検出されたと一旦判断されれば、その後、仮に現れなくなったとしても後続のフレームのフレームビットはメモリ回路３２に格納されると共に、同期パターンとの比較が同期パターン比較部３６にて行われることとなる。
【００４４】
なお、以上説明したビットクロック同期処理、信号抽出転送処理を実行する同期検出制御部はメモリ回路３２と共に、特定パターン検出手段により前記特定パターンデータが、フレームの送信周期と同じ時間間隔で複数検出されたときに、先頭ビットの順次読込みを行う読込手段として機能する。
【００４５】
同期検出制御部４０により上記処理が行われた結果、同期パターン比較部３６から、比較結果として「１」が出力されると、同期判定部６では、図６に示す同期信号設定処理が行われる。すなわち、同期検出制御部４０が指定したビット番号Ｃｎおよびサイクルカウンタ３８の値Ｃｓｉｆｔとに基いて、現在のタイミングを算出する（Ｓ２１０）。例えば、サイクルカウンタ３８の値Ｃｓｉｆｔが「５」であった場合、メモリ回路３２の何れかのアドレスＣａｄｄに、同期パターンＦ「０１０１１０」の形で格納されていること、即ちビット番号「０」〜「５」に、順に第８、第１２、第１６、第２０、第２４及び第４フレームのフレームビットが格納されていることが分かる。そして、同期検出制御部４０により指定されたビット番号Ｃｎが、例えば「２」であれば、メモリ回路３２に格納された第１６フレームのフレームビットであることが分かる。即ち、現在のタイミングが第１６フレームの先頭のタイミングであることが分かるのである。これを例示したのが図３（ｂ）であり、「Ｆ１」〜「Ｆ２４」は夫々第１〜第２４フレームのフレームビットを示す。
【００４６】
こうして算出された現在のタイミングに基いて、何ビット後（即ち何ビットクロック後）が、マルチフレームの先頭のタイミングであるかを算出して、ビット位置カウンタ６ａの値をセットする（Ｓ２２０）。例えば、第１６フレームのフレームビットであると算出した場合には、マルチフレームの先頭のタイミングは、１７３７（＝９×１９３）ビット後であると算出し、ビット位置カウンタ６ａに「１７３７」を設定する。ここで、「９」とは、次のマルチフレームの第１フレームが、９フレーム後であることによる。Ｓ２２０の後、当該同期信号設定処理を終了する。こうして、同期信号設定処理の後、マルチフレームの先頭のタイミングの同期信号が、ビット位置カウンタ６ａから発生されることとなる。つまり、同期判定部６は、読込まれた先頭ビットの内、ｎ個置きのｍ個の先頭ビットが同期パターンに一致すると、その一致したタイミングに基づき、マルチフレームの先頭タイミングを検出する先頭タイミング検出手段として機能する。
【００４７】
なお、同期判定部６は、ビット位置カウンタ６ａに発生させた同期信号に基いて、まず、ＣＲＣチェック部８に出力してＣＲＣチェックを行わせる。そして、ＣＲＣチェックにより伝送誤りが検出されなければ、マルチフレームの同期が確立されたと判定し、同期信号をチャネル分解部１０や、通信端末側に出力させる。
【００４８】
以上の様に、本実施例のマルチフレーム同期検出装置においては、上記インターフェースで規定された構成のマルチフレームの特徴、すなわち、伝送すべき制御情報がない状態においては、第２４タイムスロットには、ＨＤＬＣパターンデータが入れられるという特徴に着目し、ＨＤＬＣパターンデータを検出すると、次のビットクロックタイミングのビットを、各フレームのフレームビットと判断する。そして、メモリ回路３２に、マルチフレーム全体のビット情報を取込むのではなく、そのフレームビットと判断したビットのみを取り込み、その取込んだ内容に基いて、マルチフレームの先頭のタイミングを検出するようにしている。そのため、ビットストリーム信号（シリアルデータ）を記憶するためのメモリ回路３２の記憶容量が少なくてよく、装置の回路規模を小型化することができる。
【００４９】
また、ＨＤＬＣパターンデータが連続する２フレームの同じ位置に検出されると（即ち、ＨＤＬＣパターンデータがフレームの送信周期と同じ時間間隔で２回検出されると）、その検出タイミングに基いて、メモリ回路３２に後続のフレームの先頭ビットを読込むようにしているので、より確実にフレームビットの取り込みができ、その結果、より信頼性の高い同期検出をすることができる。
【００５０】
また従来は、誤った同期検出の発生を抑制するためには、メモリ回路３２を数マルチフレーム分のビット情報を格納なものとする必要があったが、ＨＤＬＣパターンデータが、フレームの送信周期と同じ時間間隔で２回検出されたかどうかを判断するようにすれば良い。フレームの送信周期と同じ時間間隔で２回検出されたかどうかを判断するには、第１シフトレジスタ２８の記憶可能なビット数は「（１フレームのビット数）＋１ビット」あれば良く、大容量の記憶手段を必要とせずに、誤った同期検出の発生を抑制することができる。
【００５１】
以上、本発明の一実施例について説明したが、本発明は上記実施例に限定される物ではなく、種々の態様を取ることができる。
例えば、上記実施例では、第１シフトレジスタ２８を「（１フレームのビット数）＋１ビット」のものとして説明したが、これに限られるものではなく、例えば、第１シフトレジスタ２８のビット数を「（２フレームのビット数）＋１ビット」としてもよい。この場合、最下位ビット（第１ビット）、中央のビット（第１９４ビット）及び最上位ビット（第３８５ビット）が全て「１」であるかどうか（即ち、３フレーム連続して同じ位置にＨＤＬＣパターンデータが検出されたかどうか）を判断して、全て「１」であるときに、所定のタイミングでメモリ回路３２にビットストリーム信号を格納するようにすれば、更に正確にフレームビットを抽出でき、同期検出の信頼性を高めることができる。
【００５２】
また、上記実施例のマルチフレーム同期検出装置は、特定パターンデータとしてのＨＤＬＣパターンデータが各フレームの最後に含むよう構成されたマルチフレームの同期検出を行うものとし、特定パターンデータを検出した次のビットクロックタイミングで、ビットストリーム信号をメモリ回路３２に格納するものとして説明したが、これに限られるものではない。特定パターンデータのフレーム内での位置が規定されていれば、その位置と先頭ビットであるフレームビットの位置関係から、特定パターンデータが検出されたタイミング（即ち、特定パターンデータが検出された位置）に基いて、フレームビットを読込むようにすればよい。
【００５３】
また、上記実施例のマルチフレーム同期検出装置は、「ｎ個置きのフレームの先頭ビットに、ｍビットの同期パターンを構成するビットデータが設定されたマルチフレーム」として、「４個置きのフレームの先頭ビットに、６ビットの同期パターンを構成するビットデータが設定されたマルチフレーム」の同期検出を行うものとして説明したが、これに限られるものではない。
【図面の簡単な説明】
【図１】  一実施例のマルチフレーム同期検出装置の全体的構成を示すブロック図である。
【図２】  同期検出部及び同期判定部を詳細に示す説明図である。
【図３】  メモリ回路の構成を示す説明図である。
【図４】  実施例のマルチフレーム同期検出装置にて実行されるビットクロック同期処理を示すフローチャートである。
【図５】  同じく信号抽出転送処理を示すフローチャートである。
【図６】  同じく同期信号設定処理を示すフローチャートである。
【図７】  マルチフレームの構成を示す説明図である。
【図８】  各フレームビットの割当てを示す説明図である。
【符号の説明】
２…受信部、４…同期検出部、６…同期判定部、６ａ…ビット位置カウンタ、２２…Ｓ／Ｐ変換部、２２…シリアル／パラレル変換部、２４…特定パターン記憶部、２６…特定パターン比較部、２８…第１シフトレジスタ、３２…メモリ回路、３４…第２シフトレジスタ、３６…同期パターン比較部、３８…サイクルカウンタ、４０…同期検出制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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