(57)【特許請求の範囲】
【請求項１】
入力端及び出力端を備える記憶部と、前記記憶部の前記入力端に接続されたヒューズ素子と、前記記憶部の前記入力端と第１の出力線とを接続する第１の手段と、前記記憶部の前記出力端と第２の出力線とを接続する第２の手段と、アドレス信号を受け、前記記憶部の前記出力端に現れた情報が一方の論理レベルである場合には前記アドレス信号を反転させて出力し、他方の論理レベルである場合には前記アドレス信号を反転させることなく出力するセレクト部と、前記第１および第２の出力線に各々接続されるカレントミラー回路とを備える冗長プログラム回路。
【請求項２】
前記第１および第２の手段はダイオード接続されたトランジスタ素子であることを特徴とする請求項１に記載の冗長プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、冗長プログラム回路及びこれを内蔵した半導体記憶装置に関する。
【０００２】
【従来の技術】
ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）やＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に代表される半導体記憶装置の記憶容量は、年々飛躍的に増大している。これは、微細加工技術の進歩に負うところが大きく、半導体記憶装置のうち特にメモリセル領域における配線、トランジスタ等のサイズは年々微細化している。
【０００３】
このため、全ての記憶素子に全く不良のない半導体記憶装置を作製することは極めて困難となっているが、１個でも正常に動作しない記憶素子が存在すれば、その半導体記憶装置は不良品となってしまうため、何らの対策も施さなければ製品の歩留まりは極めて低いものとなってしまう。かかる問題を解決する手段として、半導体記憶装置内に冗長回路を設けることが一般に行われている。
【０００４】
冗長回路とは、半導体記憶装置内に正常動作をしない記憶素子（不良セル）が存在する場合、これを予備の記憶素子（冗長セル）に置き換える回路であり、不良セルに対応するアドレスが入力されると、これを検出して当該不良セルへのアクセスを禁止し、その代わりに冗長セルをアクセスすることによって、外部からはあたかも不良セルが存在しないかのように見せる回路である。このように、冗長回路を用いれば、製造ばらつき等に起因して不良セルがある程度発生しても、これを救済し、良品として半導体記憶装置を出荷することが可能となるので、製品の歩留まりは飛躍的に向上する。
【０００５】
ところで、上述のとおり、冗長回路は不良セルを冗長セルに置き換えるものであるから、半導体記憶装置の外部より供給されるアドレスを常時監視し、不良セルに対応するアドレスが入力された場合、これを検出する機能を備える必要がある。このような検出機能を実現する手段としては、ヒューズによる冗長プログラム回路を用いるのが一般的である。
【０００６】
ヒューズによる冗長プログラム回路の例として、図７に示す冗長プログラム回路１６０がある。冗長プログラム回路１６０は、メモリセルに高抵抗ポリシリコンを用いたＳＲＡＭにおいて使用されるプログラム回路である。ここで、冗長プログラム回路１６０について説明する前に、高抵抗ポリシリコンを用いたＳＲＡＭセルについて説明する。
【０００７】
図９は、高抵抗ポリシリコンを用いたＳＲＡＭセル２００を示す回路図である。図９に示すように、ＳＲＡＭセル２００はワード線Ｗとディジット線対Ｄ，ＤＢの交点に配置されており、Ｎチャンネル型ＭＯＳトランジスタ２０６〜２１２と高抵抗２０２，２０４からなる。高抵抗２０２，２０４は、いずれも高抵抗ポリシリコンからなり、その抵抗値はＴΩのオーダである。Ｎチャンネル型ＭＯＳトランジスタ２０６，２０８は、一方が導通状態、他方が非導通状態となって安定し、いずれのトランジスタが導通状態となるかによって１ビットの情報を記憶している。Ｎチャンネル型ＭＯＳトランジスタ２１０，２１２はトランスファトランジスタであり、ワード線Ｗがハイレベルに活性化されるとＳＲＡＭセル２００とディジット線対Ｄ，ＤＢとを電気的に接続し、これによってＳＲＡＭセル２００に保持された情報をディジット線対Ｄ，ＤＢに伝達し（読出し）、またディジット線対Ｄ，ＤＢ上の情報をＳＲＡＭセル２００に伝達する（書込み）。
【０００８】
図７に戻って、冗長プログラム回路１６０について説明する。図７に示すように、冗長プログラム回路１６０は、インバータ１６６及びＮチャンネル型ＭＯＳトランジスタ１６８からなる記憶部を備え、かかる記憶部に保持される情報はヒューズ素子１６２が切断されているか否かによって決まる。さらに、冗長プログラム回路１６０は、インバータ１６６の入力端と接地電位（ＧＮＤ）との間に接続されている抵抗１６４と、インバータ１６６の出力端と電源電位（ＶＤＤ）との間に接続されている抵抗１７０とを備え、インバータ１６６の出力端はインバータ１７２に接続されてその出力は選択信号Ｓとなる。
【０００９】
ここで、抵抗１６４，１７０は、ＳＲＡＭセル２００内の高抵抗２０２，２０４と同時に作製される高抵抗ポリシリコンである。すなわち、抵抗１６４，１７０に用いられている抵抗体は、ＳＲＡＭセル２００内の高抵抗２０２，２０４に用いられている抵抗体と実質的に同じ抵抗値を有し、その値はＴΩのオーダである。
【００１０】
冗長プログラム回路１６０においてインバータ１６６及びＮチャンネル型ＭＯＳトランジスタ１６８からなる記憶部にいかなる情報が保持されるかは、上述のとおりヒューズ素子１６２が切断されているか否かによって、電源投入と同時に決まる。すなわち、ヒューズ素子１６２が切断されている場合には、インバータ１６６の入力端は電源電位（ＶＤＤ）が供給されることがないので抵抗１６４によって接地電位（ＧＮＤ）に駆動され、その結果インバータ１６６はハイレベル、インバータ１７２はローレベルを出力し、Ｎチャンネル型ＭＯＳトランジスタ１６８はオンとなってこの記憶部は安定する。この場合、選択信号Ｓはローレベルとなる。逆に、ヒューズ素子１６２が切断されていない場合には、インバータ１６６の入力端はヒューズ素子１６２と抵抗１６４の抵抗比によって決まる電位に駆動されるが、上述のとおり抵抗１６４に用いられている抵抗体はその抵抗値がＴΩのオーダをもつ高抵抗であるので、インバータ１６６の入力端は実質的に電源電位（ＶＤＤ）に駆動され、その結果インバータ１６６はローレベル、インバータ１７２はハイレベルを出力し、Ｎチャンネル型ＭＯＳトランジスタ１６８はオフとなってこの記憶部は安定する。この場合、選択信号Ｓはハイレベルとなる。この時、ヒューズ素子１６２及び抵抗１６４を介した電流、抵抗１７０及びインバータ１６６の出力トランジスタを介した貫通電流が流れ続けることになるが、抵抗１６４，１７０の抵抗値が極めて高いため、その電流量もごく僅かなものである。
【００１１】
このようにして生成される選択信号Ｓは、不良アドレスを構成する各ビット毎に生成され、これらによって表現されるアドレスとアクセスすべきアドレスとが一致すると、不良セルへのアクセスであると判断し、図示しない回路により、当該不良セルへのアクセスを禁止し代わりに冗長セルにアクセスする。
【００１２】
【発明が解決しようとする課題】
しかし近年、トランジスタサイズの微細化、低消費電力の要請等により、ＳＲＡＭにおいて使用される電源は徐々に低電圧化されている。電源の低電圧化は、ＳＲＡＭセル２００内の高抵抗２０２，２０４に流れる電流量の減少を意味し、かかる電流量の減少はＳＲＡＭの動作速度の低下及びメモリセルのデータ保持特性の悪化をもたらしてしまう。これでは、ＳＲＡＭの特徴である高速動作が実現できない。
【００１３】
このため近年、図１０に示すＣＭＯＳタイプのＳＲＡＭセル２２０が用いられる傾向にある。ＣＭＯＳタイプのＳＲＡＭセル２２０は、図１０に示すように、Ｎチャンネル型ＭＯＳトランジスタ２２６〜２３２と、Ｐチャンネル型ＭＯＳトランジスタ２２２，２２４からなり、ちょうどＳＲＡＭセル２００における高抵抗２０２，２０４をＰチャンネル型ＭＯＳトランジスタ２２２，２２４に置き換えた構成となっている。ＣＭＯＳタイプのＳＲＡＭセル２２０は、トランジスタが６個必要であり、面積的には図９に示す高抵抗タイプのＳＲＡＭセルに比べてやや不利となるが、上述した電源の低電圧化に伴う動作速度の低下及びメモリセルのデータ保持特性の悪化を回避することができる。
【００１４】
ところが、ＣＭＯＳタイプのＳＲＡＭセル２２０を用いた場合、高抵抗２０２，２０４が不要であることから、その製造プロセスに高抵抗ポリシリコン層を作製する工程がない。このため、冗長プログラム回路として、図７に示す冗長プログラム回路１６０を採用することができなくなってしまう。敢えて採用するとすれば、抵抗１６４，１７０を高抵抗でない抵抗体で構成するほかなく、その場合には消費電力の大幅な増大をもたらしてしまう。このため、ＣＭＯＳタイプのＳＲＡＭにおいては、図８に示す冗長プログラム回路１８０が用いられる。
【００１５】
図８に示す冗長プログラム回路１８０は、アドレスの１ビットに対して２つのヒューズ素子１８２，１９０を用い、これらの一方を切断することによって不良セルのアドレスを記憶するものである。各ヒューズ素子と接地電位（ＧＮＤ）との間にはＮチャンネル型ＭＯＳトランジスタ１８６，１９２が接続されており、対応するビットがハイレベルであるかローレベルであるかによって、ヒューズ素子１８２，１９０のいずれかが接地されるようになっている。そして、接地された全てのヒューズ素子が切断されていれば、節点１８４の電位はＰチャンネル型ＭＯＳトランジスタ１９４によって駆動される電源電位（ＶＤＤ）となり、不良セルに対応するアドレスが供給されたことが検出される。Ｒはその検出信号である。一方、接地されたヒューズ素子のうち、ひとつでも切断されていないものがあれば、節点１８４の電位は低下し、不良セルではないセル（通常セル）に対応するアドレスが供給されたことが検出される。
【００１６】
しかし、図８に示す冗長プログラム回路１８０は、アドレス信号を構成する各ビットについてそれぞれ２個のヒューズ素子が必要であるという欠点がある。例えば、図８に示すようにアドレス信号がｍ＋１ビットで構成される場合には、１つの不良アドレスをプログラムするのに２×（ｍ＋１）本のヒューズ素子を必要とする。一般に、ヒューズ素子は、チップ上における占有面積がかなり大きいため、このような多数のヒューズ素子を設けることはチップ面積の増大に直結し、好ましくない。
【００１７】
以上、ＳＲＡＭについて説明したが、ＤＲＡＭにおいてはもともと高抵抗ポリシリコンを作製する工程がないので、図７に示す冗長プログラム回路１６０を採用することはできず、図８に示す冗長プログラム回路１８０を採用せざるを得ない。
【００１８】
したがって、本発明の目的は、少ないヒューズ数で低消費電力の冗長プログラム回路及びそのような冗長プログラム回路を内蔵した半導体記憶装置を提供することである。
【００１９】
また、本発明の目的は、高抵抗ポリシリコン層を作製する工程を経ずに製造される半導体記憶装置の冗長プログラム回路において、少ないヒューズ数で低消費電力の冗長プログラム回路及びそのような冗長プログラム回路を内蔵した半導体記憶装置を提供することである。
【００２０】
【課題を解決するための手段】
本発明によれば、それぞれアドレス信号の対応するビットを受け、ヒューズ素子が切断されているか否かにより前記対応するビットをそのまま出力するか反転させて出力するかを決定する複数のヒューズブロックと、前記ヒューズブロック内の前記ヒューズ素子に電流を供給する手段と、前記複数のヒューズブロックの前記出力を受けこれらが所定の論理レベルとなったことに応答して検出信号を発生する一致検出回路とを備え、前記手段は前記電流の量を所定の電流量に制限することを特徴とする冗長プログラム回路が提供される。
【００２１】
前記手段はカレントミラー回路を含み、前記所定の電流量は前記カレントミラー回路に流れる電流に基づいて定めることが好ましい。また、前記複数のヒューズブロックの各々は、電源と前記手段との間に直列に接続された前記ヒューズ素子及びトランジスタ素子と、前記ヒューズ素子と前記トランジスタ素子との節点の電位を受ける記憶部と、前記記憶部に一方の情報が保持されている場合には前記対応するビットをそのまま出力し、他方の情報が保持されている場合には前記対応するビットを反転させて出力するセレクト部とを備えることが好ましい。
【００２２】
さらに、本発明によれば、入力端及び出力端を備える記憶部と、前記記憶部の前記入力端に接続されたヒューズ素子と、前記記憶部の前記入力端と第１の出力線とを接続する第１の手段と、前記記憶部の前記出力端と第２の出力線とを接続する第２の手段と、アドレス信号を受け、前記記憶部の前記出力端に現れた情報が一方の論理レベルである場合には前記アドレス信号を反転させて出力し、他方の論理レベルである場合には前記アドレス信号を反転させることなく出力するセレクト部と、前記第１の手段に流れる電流量及び前記第２の手段に流れる電流量を制限する電流制限部とを備える冗長プログラム回路が提供される。
【００２３】
さらに、本発明によれば、メモリセルアレイと、冗長メモリセルアレイと、アドレス信号に基づき前記メモリセルアレイ内の所定のメモリセルにアクセスする手段と、前記アドレス信号を受けこれが不良アドレスであるか否かを判別する冗長プログラム回路と、前記冗長プログラム回路が不良アドレスであると判別した場合前記冗長メモリセルアレイ内の所定の冗長メモリセルにアクセスする手段とを備え、前記冗長プログラム回路は、それぞれ前記アドレス信号の対応するビットを受け、これが不良アドレスのビットであるか否かを判断する複数のヒューズブロックと、前記ヒューズブロックに電流を供給する電流供給手段と、前記各ヒューズブロックが不良アドレスの供給を検出したことに応答して検出信号を発生する一致検出回路とを備え、前記電流供給手段は前記電流の量を所定の電流量に制限することを特徴とする半導体記憶装置が提供される。
【００２４】
前記電流供給手段はカレントミラー回路を含み、前記所定の電流量は前記カレントミラー回路に流れる電流に基づいて定めることが好ましい。また、前記メモリセル及び前記冗長メモリセルは、高抵抗タイプのＳＲＡＭセルとは異なるセル構造であることが好ましい。さらに、前記メモリセル及び前記冗長メモリセルは、ＣＭＯＳタイプのＳＲＡＭセル構造であることが好ましい。
【００２５】
【発明の実施の形態】
本発明の実施の形態につき、図面を参照しながら説明する。
【００２６】
図１は、本発明による半導体記憶装置１０の全体を示すブロック図である。半導体記憶装置１０は、メモリセルアレイ１２及び冗長メモリセルアレイ２６を備え、これらメモリセルアレイ１２及び冗長メモリセルアレイ２６は、多数のＳＲＡＭセルを含んで構成される。
【００２７】
これらメモリセルアレイ１２及び冗長メモリセルアレイ２６に含まれるＳＲＡＭセルは、図１０に示したＣＭＯＳタイプのＳＲＡＭセル２２０である。既に説明したとおり、ＳＲＡＭセル２２０は、Ｎチャンネル型ＭＯＳトランジスタ２２６〜２３２と、Ｐチャンネル型ＭＯＳトランジスタ２２２，２２４からなる。ＣＭＯＳタイプのＳＲＡＭセル２２０はＭＯＳトランジスタが６個必要であり、高抵抗ポリシリコンを用いたＳＲＡＭセルに比べると面積的にはやや不利となるが、電源の低電圧化に伴う動作速度の低下を回避することができる。但し、本発明の適用範囲はＣＭＯＳタイプのＳＲＡＭに限定されるものではなく、例えばＴＦＴタイプのＳＲＡＭであってもよく、高抵抗ポリシリコンを用いたＳＲＡＭであってもよい。さらに、ＤＲＡＭやＦＲＡＭ（強誘電体メモリ）等、他の種類の半導体記憶装置に適用してもよい。すなわち、ＣＭＯＳタイプのＳＲＡＭへの適用は本発明の最も好ましい一例にすぎない。
【００２８】
さて、半導体記憶装置１０は、外部より行アドレス及び列アドレスを受け、これらはそれぞれ行アドレスバッファ１４及び列アドレスバッファ１６に供給される。行アドレスを受けた行アドレスバッファ１４は、これをバッファリングし、内部行アドレスＸＡＤとして行デコーダ１８及び冗長プログラム回路２８に共通に供給する。一方、列アドレスを受けた列アドレスバッファ１６は、これをバッファリングし、内部列アドレスＹＡＤとして列デコーダ２０に供給する。
【００２９】
行デコーダ１８は、内部行アドレスＸＡＤを受けてこれをデコードし、デコード結果をワードドライバ３２に供給する。ワードドライバ３２は、デコード結果を受けて複数のワード線Ｗのうち特定のワード線を駆動する。一方、冗長プログラム回路２８は、内部行アドレスＸＡＤを受けて、そのアドレスが不良アドレスとして既にプログラムされているアドレスであるか否かを検出する。冗長プログラム回路２８の詳細については後述するが、冗長プログラム回路２８は供給された内部行アドレスＸＡＤが不良アドレスであることを検出すると、検出信号Ｒを活性化する。検出信号Ｒは冗長ワードドライバ３０に供給され、冗長ワードドライバ３０は検出信号Ｒに基づいて複数の冗長ワード線ＲＷのうち特定の冗長ワード線を駆動する。
【００３０】
列デコーダ２０は、内部列アドレスＹＡＤを受けてこれをデコードして所定のカラム選択線ＹＳＬを活性化し、これを列スイッチ２２に供給する。列スイッチ２２は、かかるカラム選択信号を受け、これに基づき複数のディジット線対Ｄ，ＤＢのうちの特定のものを選択して入出力回路２４に接続する。入出力回路２４は、データ入出力端子ＤＱに接続されている。
【００３１】
尚、図１に示す半導体記憶装置１０では、ロウ側にのみ冗長回路を配しているが、本発明はこれに限定されず、カラム側にも冗長回路を設けることが好ましい。この場合は、カラム方向にも冗長メモリセルアレイが設けられ、内部列アドレスＹＡＤはカラム側の冗長プログラム回路にも供給されて不良カラムアドレスの供給が検出されることになる。
【００３２】
次に、図２を用いて冗長プログラム回路２８の内部構成について説明する。図２に示すように、冗長プログラム回路２８は、それぞれ内部行アドレスＸＡＤを共通に受けるｎ＋１個のプログラム回路４０−０〜４０−ｎからなる。各プログラム回路４０には不良セルに対応する不良行アドレスがプログラムされており、供給された内部行アドレスＸＡＤが不良アドレスであることを検出すると、対応する検出信号Ｒを活性化する。したがって、冗長プログラム回路２８は、不良アドレスをｎ＋１アドレス分記憶することができる。
【００３３】
次に、図３を用いてプログラム回路４０−０の具体的な回路構成について説明する。尚、図３にはプログラム回路４０−０〜４０−ｎのうち、プログラム回路４０−０を代表として示しているが、他のプログラム回路４０−１〜４０−ｎも同様の回路構成である。
【００３４】
図３に示すように、プログラム回路４０−０は、電流制限部５０と、電流制限部５０からの出力線７０と７２との間に接続された複数のヒューズブロック５２−０〜５２−ｍと、一致検出回路５４とからなる。ヒューズブロック５２−０〜５２−ｍは、各プログラム回路４０ごとに内部行アドレスＸＡＤのビット数と同数だけ設けられており、各ヒューズブロック５２−０〜５２−ｍには内部行アドレスＸＡＤのうちそれぞれ対応するビットが供給される。例えば、ヒューズブロック５２−０には、内部行アドレスＸＡＤのうち対応するビットＸＡＤ０が供給され、ヒューズブロック５２−１には、内部行アドレスＸＡＤのうち対応するビットＸＡＤ１が供給される。また、ヒューズブロック５２−０〜５２−ｍは、それぞれ冗長アドレス信号ＲＸＡＤ０〜ＲＸＡＤｍを出力する。一致検出回路５４は、冗長アドレス信号ＲＸＡＤ０〜ＲＸＡＤｍを受け、これらが全てハイレベル（ローレベルでもよい）となると、検出信号Ｒを活性化する。
【００３５】
電流制限部５０は、図３に示すようにカレントミラー構成の回路であり、カレントミラー部５６と、出力線７０を駆動するＰチャンネル型ＭＯＳトランジスタ６６と、出力線７２を駆動するＮチャンネル型ＭＯＳトランジスタ６８とからなる。
【００３６】
カレントミラー部５６は、ゲート電極が共通接続されたＰチャンネル型ＭＯＳトランジスタ５８及び６０と、ゲート電極が共通接続されたＮチャンネル型ＭＯＳトランジスタ６２及び６４とからなり、Ｐチャンネル型ＭＯＳトランジスタ５８及び６０の共通ゲートは、Ｐチャンネル型ＭＯＳトランジスタ６０のドレイン及びＰチャンネル型ＭＯＳトランジスタ６６のゲートに接続され、Ｎチャンネル型ＭＯＳトランジスタ６２及び６４の共通ゲートは、Ｎチャンネル型ＭＯＳトランジスタ６２のドレイン及びＮチャンネル型ＭＯＳトランジスタ６８のゲートに接続されている。尚、Ｐチャンネル型ＭＯＳトランジスタ５８，６０，６６のソースは電源電位（ＶＤＤ）に、Ｎチャンネル型ＭＯＳトランジスタ６２，６４，６８のソースは接地電位（ＧＮＤ）に接続されている。
【００３７】
さらに、図４を用いてヒューズブロック５２−０の具体的な回路構成について説明する。尚、図４にはヒューズブロック５２−０〜５２−ｍのうち、ヒューズブロック５２−０を代表として示しているが、他のヒューズブロック５２−１〜５２−ｍも同様の回路構成である。
【００３８】
図４に示すように、ヒューズブロック５２−０はヒューズ部８０及びセレクト部８２からなる。ヒューズ部８０はヒューズ素子８４を含み、これが切断されているか否かによって、内部行アドレスＸＡＤのうち対応するビットＸＡＤ０をそのまま冗長アドレス信号ＲＸＡＤ０として出力するか、反転させて出力するかが決定される。かかる通過／反転の制御を行うのがセレクト部８２である。
【００３９】
ヒューズブロック５２−０の回路構成につきより詳細に説明する。まず、ヒューズ部８０は、インバータ９２及びＮチャンネル型ＭＯＳトランジスタ９０からなる記憶部を備え、かかる記憶部に保持される情報は上記ヒューズ素子８４が切断されているか否かによって決まる。かかるヒューズ素子８４は、特に限定されないが典型的にはポリシリコンからなり、切断する場合には、製造工程においてレーザ照射により溶断するか、大電流を流して溶断する。但し、本発明はこれに限定されるものではなく、ヒューズ素子としていかなる材質のものを用いてもよく、また切断方法としてどのような手法を採用しても構わない。
【００４０】
さらに、ヒューズ部８０は、インバータ９２の入力端と出力線７２との間にダイオード接続されたＮチャンネル型ＭＯＳトランジスタ８６と、インバータ９２の出力端と出力線７０との間にダイオード接続されたＰチャンネル型ＭＯＳトランジスタ８８とを備え、インバータ９２の出力端はインバータ９４に接続されてその出力はセレクト部８２に供給される。
【００４１】
尚、ヒューズ部８０において、インバータ９２及びＮチャンネル型ＭＯＳトランジスタ９０からなる記憶部にいかなる情報が保持されるかは、上述のとおりヒューズ素子８４が切断されているか否かによって決まるのであるが、その動作については後述する。
【００４２】
次に、セレクト部８２は、内部行アドレスＸＡＤ０を受けるインバータ１００と、内部行アドレスＸＡＤ０をそのまま通過させて冗長アドレス信号ＲＸＡＤ０とするトランスファゲート９８と、インバータ１００によって反転された内部行アドレスＸＡＤ０を通過させて冗長アドレス信号ＲＸＡＤ０とするトランスファゲート９６とからなる。トランスファゲート９６及び９８は、その一方が導通、他方が非導通となり、その制御はヒューズ部８０の出力により行われる。
【００４３】
さて、図３及び図４を用いて、プログラム回路４０−０の動作について説明する。尚、他のプログラム回路４０−１〜４０−ｎの動作も、以下に説明するプログラム回路４０−０の動作と同様である。
【００４４】
まず、電流制限部５０の動作について説明する。電流制限部５０に含まれるカレントミラー部５６において、上述のとおりＰチャンネル型ＭＯＳトランジスタ５８と６０のゲートが共通接続され、かかる共通ゲートがＰチャンネル型ＭＯＳトランジスタ６０のドレインに接続されているので、Ｐチャンネル型ＭＯＳトランジスタ６０のドレイン電圧は、電源電位（ＶＤＤ）からＰチャンネル型ＭＯＳトランジスタ６０のしきい値電圧Ｖｔｐ分下がった電圧となり、Ｐチャンネル型ＭＯＳトランジスタ５８及び６０に流れる電流は実質的に等しくなる。同様に、カレントミラー部５６において、Ｎチャンネル型ＭＯＳトランジスタ６２と６４のゲートが共通接続され、かかる共通ゲートがＮチャンネル型ＭＯＳトランジスタ６２のドレインに接続されているので、Ｎチャンネル型ＭＯＳトランジスタ６２のドレイン電圧は、接地電位（ＧＮＤ）からＮチャンネル型ＭＯＳトランジスタ６２のしきい値電圧Ｖｔｎ分上がった電圧となり、Ｎチャンネル型ＭＯＳトランジスタ６２及び６４に流れる電流は実質的に等しくなる。以上より、これらトランジスタ５８〜６４に流れる電流は実質的に同じとなる。
【００４５】
そして、Ｐチャンネル型ＭＯＳトランジスタ６６のゲートもＰチャンネル型ＭＯＳトランジスタ６０のドレインに接続されていることから、これに流れる電流、すなわち出力線７０に供給する電流量は、トランジスタ５８〜６４に流れる電流に比例することとなる。つまり、Ｐチャンネル型ＭＯＳトランジスタ６６のディメンジョンがＰチャンネル型ＭＯＳトランジスタ５８及び６０のそれと等しければ、その電流量はトランジスタ５８〜６４に流れる電流と実質的に一致し、Ｐチャンネル型ＭＯＳトランジスタ６６のディメンジョンがＰチャンネル型ＭＯＳトランジスタ５８及び６０のディメンジョンの２倍であれば、その電流量は実質的にトランジスタ５８〜６４に流れる電流の２倍となる。
【００４６】
同様にして、Ｎチャンネル型ＭＯＳトランジスタ６８のゲートもＮチャンネル型ＭＯＳトランジスタ６２のドレインに接続されていることから、これに流れる電流、すなわち出力線７２から引き抜く電流量も、トランジスタ５８〜６４に流れる電流に比例する。つまり、Ｎチャンネル型ＭＯＳトランジスタ６８のディメンジョンがＮチャンネル型ＭＯＳトランジスタ６２及び６４のそれと等しければ、その電流量はトランジスタ５８〜６４に流れる電流と実質的に一致する。
【００４７】
ここで、トランジスタ５８〜６４は、実質的にそのしきい値近傍にて動作していることから、これらに流れる電流は非常に少ない。またその電流量はカレントミラー回路を構成するトランジスタ５８〜６４のゲート長ＬやトランジスタサイズＷを調整することによってある程度調整できる。本実施の形態においてはこれらトランジスタ５８〜６４に流れる電流量は約１００ｎＡ程度になるように調整している。
【００４８】
このようにして電流量の決定された出力線７０及び７２は、図４に示すようにヒューズ部８０の動作電流となる。まず、ヒューズ素子９２が切断されている場合には、インバータ９２の入力端は電源電位（ＶＤＤ）が供給されることがない一方、ダイオード接続されたＮチャンネル型ＭＯＳトランジスタ８６によって電荷が引き抜かれるので、インバータ９２はハイレベル、インバータ９４はローレベルを出力し、Ｎチャンネル型ＭＯＳトランジスタ９０はオンとなって安定する。この場合、インバータ９４の出力がローレベルであることからトランスファゲート９６が導通、トランスファゲート９８が非導通となり、冗長アドレス信号ＲＸＡＤ０は内部行アドレスＸＡＤ０の反転信号となる。
【００４９】
また、この場合、インバータ９２の出力端はハイレベルであるが、Ｐチャンネル型ＭＯＳトランジスタ８８がダイオード接続されていることから、インバータ９２の出力レベルが出力線７０に影響を与えることはない。同様に、インバータ９２の入力端はＮチャンネル型ＭＯＳトランジスタ９０の導通によりローレベルであるが、Ｎチャンネル型ＭＯＳトランジスタ８６がダイオード接続されていることから、インバータ９２の入力レベルが出力線７２に影響を与えることはない。
【００５０】
逆に、ヒューズ素子８４が切断されていない場合、インバータ９２の入力端へはヒューズ素子８４を介して電源電位（ＶＤＤ）から電流が供給されるとともにダイオード接続されたＮチャンネル型ＭＯＳトランジスタ８６を介して電荷が流出することとなるが、上述のとおり出力線７２からＮチャンネル型ＭＯＳトランジスタ６８を介して流れる電流はカレントミラー部５６に流れる電流に比例する。しかも、出力線７２は各ヒューズブロック５２−０〜５２−ｍに共通であるので、各ヒューズブロック５２−０〜５２−ｍにおいて出力線７２に流れる電流量は大きく制限される。よって、カレントミラー部５６を構成するトランジスタのディメンジョンの設定、若しくはこれらトランジスタのディメンジョンとＮチャンネル型ＭＯＳトランジスタ６８のディメンジョンの比の設定により、Ｎチャンネル型ＭＯＳトランジスタ６８に流れる電流を非常に小さく設定しておけば、インバータ９２の入力端の電位は実質的に電源電位（ＶＤＤ）となる。
【００５１】
その結果ヒューズ部８０においては、インバータ９２はローレベル、インバータ９４はハイレベルを出力し、Ｎチャンネル型ＭＯＳトランジスタ９０はオフとなっては安定する。この場合、インバータ９４の出力がハイレベルであることからトランスファゲート９８が導通、トランスファゲート９６が非導通となり、冗長アドレス信号ＲＸＡＤ０は内部行アドレスＸＡＤ０そのものとなる。
【００５２】
尚、この時、出力線７０からＰチャンネル型ＭＯＳトランジスタ８８及びインバータ９２の出力トランジスタを介した電流経路も形成されることになるが、出力線７２と同様、出力線７０より供給される電流量も電流制限部５０によって制限されているので、その電流量もごく僅かなものとなる。
【００５３】
そして、このようにして生成される冗長アドレス信号ＲＸＡＤ０〜ＲＸＡＤｍは一致検出回路５４に供給され、これらが全てハイレベル（ローレベルでもよい）となると、検出信号Ｒ０が活性化される。かかる検出信号Ｒ０は、図１に示す冗長ワードドライバ３０に供給され、これに対応する冗長ワード線ＲＷが選択されて、冗長メモリセルアレイ２６内の対応する冗長メモリセルがディジット線対Ｄ，ＤＢに接続され、データの読出し／書込みが行われることとなる。尚、図示しないが、冗長プログラム回路２８により検出信号Ｒが活性化された場合、ワードドライバ３２の動作は禁止される。このため、冗長ワード線ＲＷとワード線Ｗが同時に活性化されることはない。
【００５４】
以上のような動作を行うプログラム回路４０においては、各ヒューズブロック５２−０〜５２−ｍに含まれるヒューズ部８０の動作電流が電流制限部５０によって制限されるとともに、各ヒューズ部８０は１つのヒューズ素子８４しか必要としないので、冗長プログラム回路２８は、少ないヒューズ数で且つ低消費電力となる。特に、電流制限部５０は各ヒューズブロック５２−０〜５２−ｍへの動作電流を共通に供給しているので、内部行アドレスＸＡＤを構成するビット数が多くてもその消費電力は変わらない。つまり、プログラム回路４０の電力消費量は、アドレスを構成するビット数（ｍ＋１）とは実質的に無関係となる。したがって、本実施例による冗長プログラム回路は、内部行アドレスＸＡＤを構成するビット数が多ければ多いほど、また冗長プログラム回路のプログラム数が多ければ多いほど、低消費電力という効果が相対的に大きくなる。
【００５５】
このように、本実施例によれば、メモリセルとして高抵抗タイプのＳＲＡＭを用いない場合であっても、冗長プログラム回路による消費電力を低く抑えることができ、且つチップ上における面積的な増大も少ない。
【００５６】
尚、上記実施例においては、電流制限部５０を各プログラム回路４０に１個設けているが、本発明はこれに限定されるものではない。すなわち、電流制限部５０を複数のプログラム回路４０、例えばプログラム回路４０−０と４０−１に共通としてもよく、逆に、各プログラム回路４０に複数の電流制限部５０を設け、内部行アドレスＸＡＤのうち一部のビットに対応するヒューズブロック５２への電流供給と、他のビットに対応するヒューズブロック５２への電流供給を別々の電流制限部５０により行ってもよい。
【００５７】
複数のプログラム回路４０に１個の電流制限部５０を共用した場合、各ヒューズブロック５２に割り当てられる電流量はさらに制限される。したがって、内部行アドレスＸＡＤのビット数が少なく、各プログラム回路４０毎に電流制限部５０を設けると各ヒューズブロック５２に割り当てられる電流量が十分すぎる場合に有効である。また、Ｐチャンネル型ＭＯＳトランジスタ６６及びＮチャンネル型ＭＯＳトランジスタ６８の駆動能力が大きい場合にも有効である。
【００５８】
逆に、１個のプログラム回路４０に複数の電流制限部５０を用いることは、内部行アドレスＸＡＤのビット数が非常に長い場合や、Ｐチャンネル型ＭＯＳトランジスタ６６及びＮチャンネル型ＭＯＳトランジスタ６８の駆動能力が小さく、各ヒューズブロック５２に割り当てられる電流量が不足する場合に有効である。
【００５９】
次に、図５及び図６を用いて、本発明の他の実施の形態による冗長プログラム回路について説明する。
【００６０】
図５は、プログラム回路１１０を示す回路図であり、図２に示す各プログラム回路４０と置き換えられるべき回路である。図５に示すように、プログラム回路１００は、電流制限部１１２と、電流制限部１１２からの出力線１２４と１２６との間に接続された複数のヒューズブロック１２２−０〜１２２−ｍと、一致検出回路１２８とからなる。ヒューズブロック１２２−０〜１２２−ｍは、各プログラム回路１１０ごとに内部行アドレスＸＡＤのビット数と同数だけ設けられており、各ヒューズブロック１２２−０〜１２２−ｍには内部行アドレスＸＡＤのうちそれぞれ対応するビットが供給される。また、ヒューズブロック１２２−０〜１２２−ｍは、それぞれ冗長アドレス信号ＲＸＡＤ０〜ＲＸＡＤｍを出力する。一致検出回路１２８は、冗長アドレス信号ＲＸＡＤ０〜ＲＸＡＤｍを受け、これらが全てハイレベル（ローレベルでもよい）となると、検出信号Ｒを活性化する。
【００６１】
電流制限部１１２は、カレントミラー構成の回路であり、ゲート電極が共通接続されたＰチャンネル型ＭＯＳトランジスタ１１４及び１１６と、ゲート電極が共通接続されたＮチャンネル型ＭＯＳトランジスタ１１８及び１２０とからなる。Ｐチャンネル型ＭＯＳトランジスタ１１４及び１１６の共通ゲートは、Ｐチャンネル型ＭＯＳトランジスタ１１６のドレインに接続され、Ｎチャンネル型ＭＯＳトランジスタ１１８及び１２０の共通ゲートは、Ｎチャンネル型ＭＯＳトランジスタ６２のドレインに接続されている。かかるＰチャンネル型ＭＯＳトランジスタ１１４及び１１６の共通ゲートはそのまま出力線１２４となり、Ｎチャンネル型ＭＯＳトランジスタ１１８及び１２０の共通ゲートはそのまま出力線１２６となる。尚、Ｐチャンネル型ＭＯＳトランジスタ１１４及び１１６のソースは電源電位（ＶＤＤ）に、Ｎチャンネル型ＭＯＳトランジスタ１１８及び１２０のソースは接地電位（ＧＮＤ）に接続されている。
【００６２】
次に、図６を用いてヒューズブロック１２２−０の具体的な回路構成について説明する。尚、図６にはヒューズブロック１２２−０〜１２２−ｍのうち、ヒューズブロック１２２−０を代表として示しているが、他のヒューズブロック１２２−１〜１２２−ｍも同様の回路構成である。
【００６３】
図６に示すように、ヒューズブロック１２２−０はヒューズ部１３０及びセレクト部１３２からなる。ヒューズ部１３０はヒューズ素子１３４を含み、これが切断されているか否かによって、内部行アドレスＸＡＤのうち対応するビットＸＡＤ０をそのまま冗長アドレス信号ＲＸＡＤ０として出力するか、反転させて出力するかが決定される。また、ヒューズ部１３０の回路構成は、Ｐチャンネル型ＭＯＳトランジスタ１３８のソースが電源電位（ＶＤＤ）に、ゲートが出力線１２４に接続され、Ｎチャンネル型ＭＯＳトランジスタ１３６のソースが接地電位（ＧＮＤ）に、ゲートが出力線１２６に接続されている以外、図４に示したヒューズ部８０と同様の回路構成である。セレクト部１３２の回路構成はセレクト部８２と同一である。
【００６４】
次に、図５及び図６を用いて、プログラム回路１１０の動作について説明する。  プログラム回路１１０の動作は、基本的にプログラム回路４０の動作と同様であるが、各ヒューズブロック１２２内のＰチャンネル型ＭＯＳトランジスタ１３８のゲートが出力線１２４により直接制御される点、及びＮチャンネル型ＭＯＳトランジスタ１３６のゲートが出力線１２６により直接制御される点が異なる。すなわち、各ヒューズブロック１２２内のＭＯＳトランジスタ１３６及び１３８に流れる電流は、電流制限部１１２を構成する各トランジスタに流れる電流に直接比例する。したがって、プログラム回路１１０全体の電流量はヒューズブロック１２２の個数、すなわち内部行アドレスＸＡＤのビット数に比例するので、本実施例においては電流制限部１１２を構成するカレントミラー回路に流れる電流を極めて小さくするか、各ヒューズブロック１２２内のＭＯＳトランジスタ１３６及び１３８のディメンジョンを小さく設定する必要があり、これによって、他のヒューズブロック１２２内のヒューズ素子１３４が切断されているか否かにかかわらず、各ヒューズブロック１２２毎に正確な量の電流を供給することができる。
【００６５】
尚、本実施例においても、電流制限部１１２を各プログラム回路１１０に１個設けているが、これに限定されるものではなく、複数のプログラム回路１１０に１個の電流制限部１１２を設けて共用してもよく、逆に、各プログラム回路１１０に複数の電流制限部１１２を設け、内部行アドレスＸＡＤのうち一部のビットに対応するヒューズブロック１２２への制御と、他のビットに対応するヒューズブロック１２２への制御を別々の電流制限部１１２により行ってもよい。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、高抵抗体を用いることなく、低消費電力でかつ占有面積の小さい冗長プログラム回路及びこれを内蔵した半導体記憶装置が提供される。このため、メモリセルに高抵抗タイプのＳＲＡＭを採用しない場合であっても、冗長プログラム回路による消費電力を低く抑えることができ、且つチップ面積の増大も抑制できる。
【図面の簡単な説明】
【図１】  本発明による半導体記憶装置１０の全体を示すブロック図である。
【図２】  図１に示した冗長プログラム回路２８の構成を示すブロック図である。
【図３】  図２に示したプログラム回路４０−０の構成を示す回路図である。
【図４】  図３に示したヒューズブロック５２−０の構成を示す回路図である。
【図５】  プログラム回路１１０の構成を示す回路図である。
【図６】  ヒューズブロック１２２−０の構成を示す回路図である。
【図７】  従来の冗長プログラム回路１６０を示す回路図である。
【図８】  従来の冗長プログラム回路１８０を示す回路図である。
【図９】  高抵抗タイプのＳＲＡＭセルを示す回路図である。
【図１０】  ＣＭＯＳタイプのＳＲＡＭセルを示す回路図である。
【符号の説明】
１０  半導体記憶装置
１２  メモリセルアレイ
１４  行アドレスバッファ
１６  列アドレスバッファ
１８  行デコーダ
２０  列デコーダ
２２  列スイッチ
２４  入出力回路
２６  冗長メモリセルアレイ
２８  冗長プログラム回路
３０  冗長ワードドライバ
３２  ワードドライバ
４０  プログラム回路
５０，１１２  電流制限部
５２，１２２  ヒューズブロック
５４，１２８  一致検出回路
５６  カレントミラー部
５８，６０，６６，８８，１１４，１１６，１３８  Ｐチャンネル型ＭＯＳトランジスタ
６２，６４，６８，８６，９０，１１８，１２０，１３６，１４２  Ｎチャンネル型ＭＯＳトランジスタ
７０，７２，１２４，１２６  出力線
８０，１３０  ヒューズ部
８２，１３２  セレクト部
８４，１３４  ヒューズ素子
９２，９４，１００，１０２，１４０，１４４，１５０，１５２  インバータ
９６，９８，１４６，１４８  トランスファゲート
ＸＡＤ  内部行アドレス
ＹＡＤ  内部列アドレス
ＹＳＬ  カラム選択線
Ｒ  検出信号
Ｗ  ワード線
ＲＷ  冗長ワード線
Ｄ，ＤＢ  ディジット線対
ＤＱ  データ入出力端子
ＲＸＡＤ  冗長アドレス信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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