(57)【特許請求の範囲】
【請求項１】
ディスプレイ表示用の同期信号を生成するために用いられるピクセルクロック信号を生成する同期信号生成装置において、
第１の分周比指示信号が示す分周比で基準クロック信号を分周して第１のクロック信号を生成する第１の分周回路と、
前記第１のクロック信号と第２のクロック信号との位相比較を行う位相比較回路と、前記位相比較の結果に応じて発振した第３のクロック信号を生成する電圧制御発振回路と、前記第３のクロック信号を第２の分周比指示信号が示す分周比で分周して前記第２のクロック信号を生成する第２の分周回路とを有するＰＬＬ回路と、
前記第２のクロック信号を初段の分周回路に入力する直列に接続された複数の分周回路と、前記複数の分周回路から各々出力される複数のクロック信号を入力し、当該複数のクロック信号のうち一のクロック信号を、第３の分周比指示信号に基づいて選択して前記ピクセルクロック信号として出力する選択回路とを有し、前記第３の分周比指示信号が示す分周比で前記第２のクロック信号を分周して前記ピクセルクロック信号を生成する第３の分周回路と
を有するピクセルクロック信号生成装置。
【請求項２】
前記第１の分周比指示信号、前記第２の分周比指示信号および前記第３の分周比指示信号が示す分周比を組み合わせることで、コンピュータ用のディスプレイ表示に用いられるピクセルクロック信号およびテレビ用のディスプレイ表示に用いられるピクセルクロック信号のうち一のピクセルクロック信号を選択して生成する
請求項１に記載のピクセルクロック信号生成装置。
【請求項３】
前記第１の分周比指示信号、前記第２の分周比指示信号および前記第３の分周比指示信号が示す分周比を組み合わせることで、前記コンピュータ用のディスプレイ表示に用いられる相互に周波数の異なる複数のピクセルクロック信号のうち一のピクセルクロック信号を選択して生成する
請求項１に記載のピクセルクロック信号生成装置。
【請求項４】
前記基準クロック信号は、コンピュータ内部で生成されたクロック信号である
請求項１に記載のピクセルクロック信号生成装置。
【請求項５】
ピクセルクロック信号をピクセルクロック信号生成回路で生成し、前記ピクセルクロック信号を用いて同期信号生成回路でディスプレイ表示用の同期信号を生成する同期信号生成装置において、
前記ピクセルクロック信号生成回路は、
第１の分周比指示信号が示す分周比で基準クロック信号を分周して第１のクロック信号を生成する第１の分周回路と、
前記第１のクロック信号と第２のクロック信号との位相比較を行う位相比較回路、前記位相比較の結果に応じて発振した第３のクロック信号を生成する電圧制御発振回路および、前記第３のクロック信号を第２の分周比指示信号が示す分周比で分周して前記第２のクロック信号を生成する第２の分周回路を有するＰＬＬ回路と、
第３の分周比指示信号が示す分周比で前記第２のクロック信号を分周して前記ピクセルクロック信号を生成する第３の分周回路と
を有し、
前記同期信号生成回路は、
前記ピクセルクロック信号に基づいて、水平同期信号および水平ブランク信号を生成する水平同期信号生成回路と、
前記ピクセルクロック信号および前記水平同期信号に基づいて、垂直同期信号および垂直ブランク信号を生成する垂直同期信号生成回路と、
前記水平同期信号および前記垂直同期信号に基づいてコンポジット同期信号を生成するコンポジット同期信号生成回路と
を有する同期信号生成装置。
【請求項６】
前記水平同期信号および水平ブランク信号に基づいて、色副搬送波基準信号を生成する色副搬送波信号生成回路
をさらに有する請求項５に記載の同期信号生成装置。
【請求項７】
前記第３の分周回路は、
前記第２のクロック信号を初段の分周回路に入力する直列に接続された複数の分周回路と、
前記複数の分周回路から各々出力される複数のクロック信号を入力し、当該複数のクロック信号のうち一のクロック信号を、前記第３の分周比指示信号に基づいて選択して前記ピクセルクロック信号として出力する選択回路と
を有する請求項５に記載の同期信号生成装置。
【請求項８】
前記ピクセルクロック信号生成回路は、
前記第１の分周比指示信号、前記第２の分周比指示信号および前記第３の分周比指示信号が示す分周比を組み合わせることで、コンピュータ用のディスプレイ表示に用いられるピクセルクロック信号およびテレビ用のディスプレイ表示に用いられるピクセルクロック信号のうち一のピクセルクロック信号を選択して生成する
請求項５に記載の同期信号生成装置。
【請求項９】
前記ピクセルクロック信号生成回路は、
前記第１の分周比指示信号、前記第２の分周比指示信号および前記第３の分周比指示信号が示す分周比を組み合わせることで、前記コンピュータ用のディスプレイ表示に用いられる相互に周波数の異なる複数のピクセルクロック信号のうち一のピクセルクロック信号を選択して生成する
請求項５に記載の同期信号生成装置。
【請求項１０】
前記基準クロック信号は、コンピュータ内部で生成されたクロック信号である
請求項５に記載の同期信号生成装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ピクセルクロック信号生成装置および同期信号生成装置に関する。
【０００２】
【従来の技術】
例えぱ、コンピュータなどで生成した文字データや画像データをディスプレイに表示する表示装置には、ディスプレイ表示に必要な各種の同期信号を生成する同期信号生成装置が組み込まれている。
ところで、このような同期信号の周波数は、ＮＴＳＣ（National Television System Committee）方式やＰＡＬ（Phase Alternation by Line ）方式などのテレビ方式およびパーソナルコンピュータのモニタ規格によるＶＥＳＡ(Video Electronics Standards Association) 方式などの各表示方式で相互に異なっている。
従って、従来では、以下に説明するように、各表示方式で独自の同期信号生成装置を用いて、同期信号を生成している。
同期信号は、ＮＴＳＣ方式およびＰＡＬ方式の場合、コンポジット同期信号ＣＳｙｎｃおよび色副搬送波基準信号Ｆｓｃであり、ＶＥＳＡ方式の場合、水平同期信号ＨＳｙｎｃ、水平ブランク信号ＨＢ１ａｎｋ、垂直同期信号ＶＳｙｎｃ、垂直水平ブランク信号ＶＢｌａｎｋおよびフィールド信号Ｆｉｅｌｄである。
【０００３】
図８は、従来のＮＴＳＣ方式の同期信号生成装置１の構成図である。
同期信号生成装置１は、原発振回路２および同期信号生成回路３を有する。
原発振回路２は、例えばＮＴＳＣ方式用の１４．３１８１８ＭＨｚの原発振信号Ｓ２を生成し、原発振信号Ｓ２を同期信号生成回路３に出力する。
同期信号生成回路３は、原発振信号Ｓ２に基づいて、同期信号Ｓ３を生成している。同期信号生成回路３では、例えば、内蔵する水平同期信号生成カウンタにおいて、原発振信号Ｓ２に含まれる９１０個のパルスをカウントしたときに１個のパルスを発生する水平同期信号ＨＳｙｎｃを生成する。
なお、従来のＰＡＬ方式の同期信号生成装置は、図８に示す原発振回路２として、ＰＡＬ方式用の１７．７３４５ＭＨｚの原発振信号Ｓ２を出力するものを用いる点を除いて、図８に示す同期信号生成装置１と同じである。
ＰＡＬ方式の場合には、同期信号生成回路３では、例えば、内蔵する水平同期信号生成カウンタにおいて、原発振信号Ｓ２に含まれる９０８個のパルスをカウントしたときに１個のパルスを発生する水平同期信号ＨＳｙｎｃを生成する。
【０００４】
図９は従来のＶＥＳＡ方式の同期信号生成装置１１の構成図、図１０はＶＥＳＡ方式で選択できる実用的な、垂直同期信号の周波数（Ｖ周波数）、水平同期信号の周波数（Ｈ周波数）、解像度およびピクセルクロック信号の周波数の対応関係を示す図である。
ＶＥＳＡ方式では、図１０に示すように、周波数が相互に異なる種々のピクセルクロック信号が用いられ、同期信号生成装置１１は、ピクセルクロック信号の周波数として、これらの周波数の中から任意の周波数を選択できる。
ここで、ピクセルクロック信号は、コンピュータ用のディスプレイにピクセル単位で表示を行う際に基準となる同期信号を生成するために用いられる信号である。
【０００５】
同期信号生成装置１１は、ＰＬＬ回路５および同期信号生成回路３を有する。ＰＬＬ回路５は、例えぱ、パーソナルコンピュータのシステムクロック信号Ｓ６を、外部から入力した分周比選択信号Ｓ１２が示す分周比に応じた周波数で位相同期させてピクセルクロック信号Ｓ５を生成し、ピクセルクロック信号Ｓ５を同期信号生成回路７に出力する。
同期信号生成回路７は、ピクセルクロック信号Ｓ５を用いて同期信号Ｓ７を生成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述した図８に示すＮＴＳＣ方式およびＰＡＬ方式の同期信号生成装置１では、原発振回路２を使うため、周波数の決定が困難であると共に、大規模および高価格化するという問題がある。
また、前述した図９に示すＶＥＳＡ方式の同期信号生成装置１１では、ＰＬＬ回路だけでは、システムクロック信号Ｓ６を、図１０に示す実用的な周波数のピクセルクロック信号Ｓ５に高精度に引き込むことができないという問題がある。
【０００７】
本発明は上述した従来技術の問題点に鑑みてなされ、小規模および低価格な装置構成で、実用上用いられる多様な周波数のピクセルクロック信号を高精度に生成可能なピクセルクロック信号生成装置および同期信号生成装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明のピクセルクロック信号生成装置は、ディスプレイ表示用の同期信号を生成するために用いられるピクセルクロック信号を生成する同期信号生成装置であって、第１の分周比指示信号が示す分周比で基準クロック信号を分周して第１のクロック信号を生成する第１の分周回路と、前記第１のクロック信号と第２のクロック信号との位相比較を行う位相比較回路と、前記位相比較の結果に応じて発振した第３のクロック信号を生成する電圧制御発振回路と、前記第３のクロック信号を第２の分周比指示信号が示す分周比で分周して前記第２のクロック信号を生成する第２の分周回路とを有するＰＬＬ回路と、前記第２のクロック信号を初段の分周回路に入力する直列に接続された複数の分周回路と、前記複数の分周回路から各々出力される複数のクロック信号を入力し、当該複数のクロック信号のうち一のクロック信号を、第３の分周比指示信号に基づいて選択して前記ピクセルクロック信号として出力する選択回路とを有し、前記第３の分周比指示信号が示す分周比で前記第２のクロック信号を分周して前記ピクセルクロック信号を生成する第３の分周回路とを有する。
【０００９】
本発明のピクセルクロック信号生成装置では、第１の分周比指示信号、第２の分周比指示信号および第２の分周比指示信号が、それぞれ第１の分周回路、ＰＬＬ回路および第３の分周回路に入力される。
そして、第１の分周回路において、前記第１の分周比指示信号が示す分周比で、基準クロック信号が分周されて第１のクロック信号が生成される。
当該第１のクロック信号はＰＬＬ回路に出力され、ＰＬＬ回路の電圧制御発振回路において、前記第１のクロック信号の周波数を、第２の分周比指示信号が示す分周比で逓倍した第２のクロック信号が生成される。
次に、第３の分周回路において、前記第３の分周比指示信号が示す分周比で、前記第２のクロック信号が分周されてピクセルクロック信号が生成される。
【００１０】
本発明のピクセルクロック信号生成装置は、好ましくは、前記第１の分周比指示信号、前記第２の分周比指示信号および前記第３の分周比指示信号が示す分周比を組み合わせることで、コンピュータ用のディスプレイ表示に用いられるピクセルクロック信号およびテレビ用のディスプレイ表示に用いられるピクセルクロック信号のうち一のピクセルクロック信号を選択して生成する。
【００１１】
また、本発明の同期信号生成装置は、ピクセルクロック信号をピクセルクロック信号生成回路で生成し、前記ピクセルクロック信号を用いて同期信号生成回路でディスプレイ表示用の同期信号を生成する同期信号生成装置であって、前記ピクセルクロック信号生成回路は、第１の分周比指示信号が示す分周比で基準クロック信号を分周して第１のクロック信号を生成する第１の分周回路と、前記第１のクロック信号と第２のクロック信号との位相比較を行う位相比較回路と、前記位相比較の結果に応じて発振した第３のクロック信号を生成する電圧制御発振回路と、前記第３のクロック信号を第２の分周比指示信号が示す分周比で分周して前記第２のクロック信号を生成する第２の分周回路とを有するＰＬＬ回路と、第３の分周比指示信号が示す分周比で前記第２のクロック信号を分周して前記ピクセルクロック信号を生成する第３の分周回路とを有する。また、前記同期信号生成回路は、前記ピクセルクロック信号に基づいて、水平同期信号および水平ブランク信号を生成する水平同期信号生成回路と、前記ピクセルクロック信号および前記水平同期信号に基づいて、垂直同期信号および垂直ブランク信号を生成する垂直同期信号生成回路と、前記水平同期信号および前記垂直同期信号に基づいてコンポジット同期信号を生成するコンポジット同期信号生成回路とを有する。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態に係わるピクセルクロック信号生成回路および同期信号生成装置について説明する。
図１は本実施形態の同期信号生成装置３１の構成図、図２および図３は図１に示すシステムクロック信号の周波数、表示方式、分周比指示信号Ｓ６０，Ｓ６１，Ｓ６２で指定される分周比、ＶＣＯ４３から出力されるクロック信号の周波数、ピクセルクロック信号Ｓ３２の周波数およびピクセルクロック信号Ｓ３２と予め決められている実用的な値との誤差との関係を示す図である。
同期信号生成装置３１は、ピクセルクロック信号生成回路３２、同期信号生成回路３３およびカウント値記憶用メモリ３７を有する。
同期信号生成装置３１は、例えば、パーソナルコンピュータ内に設けられ、パーソナルコンピュータが生成した画像信号をディスプレイに表示する際に用いられる同期信号Ｓ３３を生成し、同期信号Ｓ３３をディスプレイに出力する。同期信号生成装置３１は、ＮＴＳＣ方式、ＰＡＬ方式およびＶＥＳＡ方式のいずれディスプレイにも対応可能である。
【００１３】
同期信号生成装置３１は、ピクセルクロック信号生成回路３２において分周比指示信号Ｓ６０，Ｓ６１，Ｓ６２およびシステムクロック信号Ｓ６３を用いてピクセルクロック信号Ｓ３２を生成し、同期信号生成回路３３において、カウント値記憶用メモリ３７から読み出したカウント値信号Ｓ３７およびピクセルクロック信号Ｓ３２を用いて同期信号Ｓ３３を生成する。
【００１４】
ピクセルクロック信号生成回路３２
図１に示すように、ピクセルクロック信号生成回路３２は、第１の分周回路としての分周回路３４、ＰＬＬ回路３５および第３の分周回路としての分周回路３６を有する。
〔分周回路３４〕
分周回路３４は、外部から分周比指示信号Ｓ６０を入力し、分周比指示信号Ｓ６０が示す分周比Ｒを用いて、基準クロック信号としてのシステムクロック信号Ｓ６３の周波数を１／Ｒ倍にしたクロック信号Ｓ３４を生成し、クロック信号Ｓ３４をＰＬＬ回路３５に出力する。
ここで、分周比指示信号Ｓ６０は、例えば８ビットであり、「０」〜「２５５」の分周比Ｒを指定できる。
分周比指示信号Ｓ６０が示す分周比Ｒは、システムクロック信号Ｓ６３およびピクセルクロック信号Ｓ３２に応じて、図２および図３に示すように決定される。
なお、システムクロック信号Ｓ４３は、パーソナルコンピュータ内で生成される。
分周器３４は、システムクロック信号Ｓ６３を、ＰＬＬ回路３５において高精度に処理が可能な周波数のクロック信号Ｓ３４に分周するために用いられる。
【００１５】
〔ＰＬＬ回路３５〕
ＰＬＬ回路３５は、位相比較回路４０、チャージポンプ４１、ループフィルタ４２、電圧制御発振回路としてのＶＣＯ（Voltage Controlled 0scillator ）４３および第２の分周回路としての分周回路４４を有する。
ＰＬＬ回路３５では、ＶＣＯ４３と位相比較回路４０との間にＬ分周を行う分周回路４４が設けられているので、ＶＣＯ４３から出力されるクロック信号Ｓ４３が、クロック信号Ｓ３４のＬ倍の周波数になったときに、クロック信号Ｓ３４とクロック信号Ｓ４４とが位相同期してロック状態になる。
【００１６】
位相比較回路４０は、分周回路３４からのクロック信号Ｓ３４と分周回路４４からのクロック信号Ｓ４４との位相比較を行い、当該位相比較の結果の位相差に比例した振幅を持つ信号Ｓ４０を生成し、信号Ｓ４０をチャージポンプ４１に出力する。
【００１７】
チャージポンプ４１は、例えば、信号Ｓ４０のレベルの正負を検出し、当該検出結果に応じてコンデンサへの電流の流入および当該コンデンサからの電流の流出を切り換え、コンデンサに蓄積されている電荷に応じた電圧を示す信号Ｓ４１をループフィルタ４２に出力する。
【００１８】
ループフィルタ４２は、チャージポンプ４１からの信号Ｓ４１に対してロ一パスフィルタ処理を行い、当該ローパスフィルタ処理された直流電圧信号Ｓ４２をＶＣＯ４３に出力する。
【００１９】
ＶＣＯ４３は、直流電圧信号Ｓ４２が持つ直流電圧に応じた周波数で発振し、当該周渡数を持つクロック信号Ｓ４３を分周回路４４および分周回路３6 に出力する。
【００２０】
分周回路４４は、ＶＣＯ４３からのクロック信号Ｓ４３を入力し、分周比指示信号Ｓ６１が示す分周比Ｌを用いて、クロック信号Ｓ４３をＬ分周することで、クロック信号Ｓ４３の１／Ｌ倍の周波数を持つクロック信号Ｓ４４を生成し、クロック信号Ｓ４４を位相比較回路４０に出力する。
ここで、分周比指示信号Ｓ６１は、例えば１３ビットであり、「０」〜「８１９１」の分周比Ｌを指定できる。
分周比指示信号Ｓ６１が示す分周比Ｌは、システムクロック信号Ｓ６３およびピクセルクロック信号Ｓ３２に応じて、図２および図３に示すように決定される。
【００２１】
〔分周回路３６〕
分周回路３６は、２分周を行う分周回路５０，５１，５２およびマルチプレクサ５３を有する。
マルチプレクサ５３は、２ビットの分周比指示信号Ｓ６２を入力し、ＶＣＯ４３からのクロック信号Ｓ４３、分周回路５０からのクロック信号Ｓ５０、分周回路５１からのクロック信号Ｓ５１および分周回路５２からのクロック信号Ｓ５２のうち一のクロック信号を選択し、当該選択したクロック信号をピクセルクロック信号Ｓ３２として同期信号生成回路３３に出力する。
具体的には、マルチプレクサ５３は、分周比指示信号Ｓ６２が「１」、「２」、「４」および「８」を示すときに、それぞれクロック信号Ｓ４３、Ｓ５０、Ｓ５１およびＳ５２をそれぞれ選択する。
分周比指示信号Ｓ６２が示す値は、システムクロック信号Ｓ６３およびピクセルクロック信号Ｓ３２に応じて、図２および図３に示すように決定される。
なお、分周器３６は、ＰＬＬ回路３５から出力されるクロック信号Ｓ４３に含まれるジッタなどを除去して波形整形された高精度なピクセルクロック信号Ｓ３２を生成する役割もある。
【００２２】
カウント値記憶用メモリ３７
カウント値記憶用メモリ３７は、同期信号生成回路３３において同期信号Ｓ３３を生成する際に使用される各種のカウント値を記憶している。
カウント値記憶用メモリ３７に記憶されているカウント値には、後述するＨＦＰ，ＨＳ，ＨＢＰ，ＨＦ，ＨＢ，ＶＦＰ，ＶＦＰＥ，ＶＳ，ＶＢＦＥ，ＶＢＰ，ＶＤＰ，ＨＳ，ＨＳＥＱ，ＨＳＶＳなどがある。
【００２３】
同期信号生成回路３３
図４は、同期信号生成回路３３の構成図である。
図４に示すように、同期信号生成回路３３は、水平同期信号生成回路としてのＨカウンタ７０、垂直同期信号生成回路としてのＶカウンタ７１、色副搬送波信号生成回路としてのＦＳＣ発生回路７２およびコンポジット同期信号回路としてのコンポジットカウンタ７３を有する。
〔Ｈカウンタ７０〕
Ｈカウンタ７０は、以下に示すように、水平ブランク信号ＨＢｌａｎｋ、水平同期信号ＨＳｙｎｃおよびハーフ水平同期信号ＨａｌｆＨを生成する。
Ｈカウンタ７０は、水平ブランク信号ＨＢｌａｎｋおよび水平同期信号ＨＳｙｎｃを同期信号生成回路３３の外部に出力する。
Ｈカウンタ７０は、水平同期信号ＨＳｙｎｃおよびハーフ水平同期信号ＨａｌｆＨの双方を、Ｖカウンタ７１およびコンポジットカウンタ７３に出力する。
【００２４】
Ｈカウンタ７０は、図５（Ａ），（Ｃ）に示すように、ピクセルクロック信号Ｓ３２に含まれるパルスをカウント値ＨＦＰとカウント値ＨＳとカウント値ＨＢＰとの和に相当するカウント値だけカウントするまでの期間中ハイレベルを保持した後、ピクセルクロック信号Ｓ３２に含まれるパルスをカウント値ＨＦとカウント値ＨＢとの和に相当するカウント値だけカウントするまでの期間中ローレベルを保持する水平ブランク信号ＨＢｌａｎｋを生成する。
【００２５】
また、Ｈカウンタ７０は、図５（Ｂ）に示すように、水平ブランク信号ＨＢｌａｎｋの立ち上がりから、ピクセルクロック信号Ｓ３２に含まれるパルスをカウント値ＨＦＰだけカウントした後、当該パルスをカウント値ＨＳだけカウントするまでの間ローレベルを保持し、それ以外の期間でハイレベルを保持する水平同期信号ＨＳｙｎｃを生成する。
【００２６】
また、Ｈカウンタ７０は、図５（Ｄ）に示すように、水平ブランク信号ＨＢｌａｎｋの立ち上がりタイミングで立ち上がり、水平ブランク信号ＨＢｌａｎｋの立ち下がりタイミングからピクセルクロック信号Ｓ３２に含まれるパルスをカウント値ＨＦだけカウントするまでハイレベルを保持し、その後、ピクセルクロック信号Ｓ３２に含まれるパルスをカウント値ＨＢだけカウントするまでローレベルを保待し、その後、立ち上がるハーフ水平同期信号Ｈａｌｆを生成する。
【００２７】
〔Ｖカウンタ７１〕
Ｖカウンタ７１は、以下に示すように、垂直ブランク信号ＶＢｌａｎｋ、垂直同期信号ＶＳｙｎｃ、フィールド信号Ｆｉｅｌｄ、ＶＦＰＥ信号およびＶＢＰＥ信号を生成する。
Ｖカウンタ７１は、ピクセルクロック信号Ｓ３２、水平同期信号ＨＳｙｎｃ、ハーフ水平同期信号ＨａｌｆＨおよびカウント値ＶＦＰ，ＶＦＰＥ，ＶＳ，ＶＢＦＥ，ＶＢＰ，ＶＤＰを入力し、垂直ブランク信号ＶＢｌａｎｋ、垂直同期信号ＶＳｙｎｃおよびフィールド信号Ｆｉｅｌｄを同期信号生成回路３３の外部に出力する。
Ｖカウンタ７１は、垂直同期信号ＶＳｙｎｃ、フィールド信号Ｆｉｅｌｄ、ＶＦＰＥ信号およびＶＢＰＥ信号をコンポジットカウンタ７３に出力する。
【００２８】
Ｖカウンタ７１は、ピクセルクロック信号Ｓ３２に含まれるパルスをカウントし、水平同期信号ＨＳｙｎｃ、ハーフ水平同期信号ＨａｌｆＨおよびカウント値ＶＦＰ，ＶＦＰＥ，ＶＳ，ＶＢＦＥ，ＶＢＰ，ＶＤＰに応じてレベルを切り換えることで、図６（Ａ），（Ｄ）に示す垂直ブランク信号ＶＢｌａｎｋ、図６（Ｂ）、図７（Ｂ），（Ｅ）に示す垂直同期信号ＶＳｙｎｃ、図７（Ｃ），（Ｆ）に示すフィールド信号Ｆｉｅｌｄを生成する。
【００２９】
このとき、ブランク信号ＶＢｌａｎｋは、パルス幅が図６（Ａ）に示すようにカウント値ＶＦＰ，ＶＦＰＥ，ＶＳ，ＶＢＦＥ，ＶＢＰによって決定され、ローレベルの幅が図６（Ｄ）に示すようにカウント値ＶＤＰによって決定される。
また、ブランク信号ＶＢｌａｎｋは、水平同期信号ＨＳｙｎｃと同期して生成される。
また、図６（Ｂ）に示すように、垂直同期信号ＶＳｙｎｃの立ち下がりタイミングは、ブランク信号ＶＢｌａｎｋの立ち上がりタイミングと、カウント値ＶＦＰ，ＶＦＰＥとによって決定され、立ち上がりタイミングは、立ち下がりタイミングとカウント値ＶＳとによって決定される。また、垂直同期信号ＶＳｙｎｃが立ち下がるタイミングは、図７（Ｂ），（Ｅ）に示すように、奇数フィールドの場合と偶数フィールドの場合とで、１／２水平周期（Ｈ／２）だけずれており、当該ずれは、ハーフ水平同期信号ＨａｌｆＨを用いて調整される。
【００３０】
また、Ｖカウンタ７１は、垂直同期信号ＶＳｙｎｃの立ち下がりタイミングでレベルを切り換えるフィールド信号Ｆｉｅｌｄを生成する。
【００３１】
また、Ｖカウンタ７１は、カウント値ＶＦＰＥおよびＶＢＦＥを用いて、図６に示すＶＦＰＥおよびＶＢＰＥに対応する期間だけハイレベルを保持するＶＦＰＥ信号およびＶＢＦＥ信号を生成する。
【００３２】
〔コンポジットカウンタ７３〕
コンポジットカウンタ７３は、ピクセルクロック信号Ｓ３２、水平同期信号ＨＳｙｎｃ、ハーフ水平同期信号ＨａｌｆＨ、垂直同期信号ＶＳｙｎｃ、ＶＦＰＥ信号、ＶＢＦＥ信号、カウント値ＨＳ，ＨＳＥＱ，ＨＳＶＳを入力し、コンポジット信号ＣＳｙｎｃを生成する。
コンポジットカウンタ７３は、図６（Ｃ）に示すように、ＶＦＰＥ信号がハイレベルの期間において、カウント値ＨＳＥＱを用いてパルスを発生し、垂直同期信号ＶＳｙｎｃがローレベルの期間において、カウント値ＨＳＶＳを用いてパルスを発生し、ＶＢＦＥ信号がハイレベルの期間において、カウント値ＨＳＥＱを用いてパルスを発生してコンポジット信号ＣＳｙｎｃを生成する。また、コンポジットカウンタ７３は、図６（Ｃ）に示すように、コンポジット信号ＣＳｙｎｃのＶＦＰＥ，ＶＳ，ＶＢＦＥ期間以外の期間では、水平同期信号ＨＳｙｎｃに基づいてパルスを発生する。
【００３３】
〔ＦＳＣ発生回路７２〕
ＦＳＣ発生回路７２は、カウント値記憶用メモリ３７からの表示方式信号がＮＴＳＣを示す場合に、水平同期信号ＨＳｙｎｃと同期した周波数３．５７９５４５ＭＨｚの色副搬送波基準信号ＦＳＣを出力し、表示方式信号がＰＡＬを示す場合に、水平同期信号ＨＳｙｎｃと同期した周波数４．４３３６１８ＭＨｚの色副搬送波基準信号ＦＳＣを出力する。
【００３４】
以下、同期信号生成装置３１の動作について説明する。
第１の動作例
本例では、図３に示す周波数１３．５ＭＨｚのシステムクロック信号Ｓ６３を用いて、ＮＴＳＣ方式の同期信号Ｓ３３を生成する場合の同期信号生成装置３１の動作について説明する。
この場合には、図３に示すように、分周比「１９８」を示す分周比指示信号Ｓ６０が分周回路３４に入力され、分周比「１５７５」を示す分周比指示信号Ｓ６１がＰＬＬ回路３５に入力され、分周比「２」を示す分周比指示信号Ｓ６２が分周回路３６に入力される。
【００３５】
そして、システムクロック信号Ｓ６３が図１に示す分周回路３４において分周され、システムクロック信号Ｓ６３の周波数を「１／１９８」倍にしたクロック信号Ｓ３４が生成され、当該クロック信号Ｓ３４がＰＬＬ回路３５に出力される。
次に、クロック信号Ｓ３４が図１に示すＰＬＬ回路３５においてＰＬＬ処理され、クロック信号Ｓ３４の周波数を「１５７５」倍にした周波数１０７．３８６３６４ＭＨｚのクロック信号Ｓ４３がＶＣＯ４３で生成され、当該クロック信号Ｓ４３が分周回路３６に出力される。
次に、クロック信号Ｓ４３が図１に示す分周回路３６の分周回路５０，５１，５２において順次に周波数を「１／２」倍にする分周が行われ、分周比「２」を示す分周比指示信号Ｓ６２に基づいて、分周回路５０から出力されたクロック信号Ｓ５０がマルチプレクサ５３で選択されてピクセルクロック信号Ｓ３２として同期信号生成回路３３に出力される。このとき、ピクセルクロック信号Ｓ３２の周波数はＮＴＳＣ方式用の５３．６９３１８２ＭＨｚとなる。
【００３６】
そして、図４に示す同期信号生成回路３３において、ピクセルクロック信号Ｓ３２に基づいて、カウント値記憶用メモリ３７に記憶されているカウント値Ｓ３７を用いて、コンポジット信号ＣＳｙｎｃおよび色副搬送波基準信号ＦＳＣが生成され、これらが後段のＮＴＳＣ方式のディスプレイに出力される。
後段のディスプレイでは、コンポジット信号ＣＳｙｎｃおよび色副搬送波基準信号ＦＳＣを用いてＮＴＳＣ方式の表示信号が生成される。
このとき、ＮＴＳＣ方式のディスプレイでは、サブピクセル単位で表示が行われる。
【００３７】
第２の動作例
本例では、図３に示す周波数１３．５ＭＨｚのシステムクロック信号Ｓ６３を用いて、ＰＡＬ方式の同期信号Ｓ３３を生成する場合の同期信号生成装置３１の動作について説明する。
この場合には、図３に示すように、分周比「１６１」を示す分周比指示信号Ｓ６０が分周回路３４に入力され、分周比「１２６９」を示す分周比指示信号Ｓ６１がＰＬＬ回路３５に入力され、分周比「２」を示す分周比指示信号Ｓ６２が分周回路３６に入力される。
【００３８】
そして、システムクロック信号Ｓ６３が図１に示す分周回路３４において分周され、システムクロック信号Ｓ６３の周波数を「１／１６１」倍にしたクロック信号Ｓ３４が生成され、当該クロック信号Ｓ３４がＰＬＬ回路３５に出力される。
次に、クロック信号Ｓ３４が図１に示すＰＬＬ回路３５においてＰＬＬ処理され、クロック信号Ｓ３４の周波数を「１２６９」倍にした周波数１０６．４０６８３２ＭＨｚのクロック信号Ｓ４３がＶＣＯ４３で生成され、当該クロック信号Ｓ４３が分周回路３６に出力される。
次に、クロック信号Ｓ４３が図１に示す分周回路３６の分周回路５０，５１，５２において順次に周波数を「１／２」倍にする分周が行われ、分周比「２」を示す分周比指示信号Ｓ６２に基づいて、分周回路５０から出力されたクロック信号Ｓ５０がマルチプレクサ５３で選択されてピクセルクロック信号Ｓ３２として同期信号生成回路３３に出力される。このとき、ピクセルクロック信号Ｓ３２の周波数はＰＡＬ方式用の５３．２０３４１６ＭＨｚとなる。
【００３９】
そして、図４に示す同期信号生成回路３３において、ピクセルクロック信号Ｓ３２に基づいて、カウント値記憶用メモリ３７に記憶されているカウント値Ｓ３７を用いて、コンポジット信号ＣＳｙｎｃおよび色副搬送波基準信号ＦＳＣが生成され、これらが後段のＰＡＬ方式のディスプレイに出力される。
後段のディスプレイでは、コンポジット信号ＣＳｙｎｃおよび色副搬送波基準信号ＦＳＣを用いてＰＡＬ方式の表示信号が生成される。
このとき、ＰＡＬ方式のディスプレイでは、サブピクセル単位で表示が行われる。
【００４０】
第３の動作例
本例では、図３に示す周波数１３．５ＭＨｚのシステムクロック信号Ｓ６３を用いて、ＶＥＳＡ方式の同期信号Ｓ３３を生成する場合の同期信号生成装置３１の動作について説明する。
この場合には、図３に示すように、分周比「３」を示す分周比指示信号Ｓ６０が分周回路３４に入力され、分周比「１００７」を示す分周比指示信号Ｓ６１がＰＬＬ回路３５に入力され、分周比「４」を示す分周比指示信号Ｓ６２が分周回路３６に入力される。
【００４１】
そして、システムクロック信号Ｓ６３が図１に示す分周回路３４において分周され、システムクロック信号Ｓ６３の周波数を「１／３」倍にしたクロック信号Ｓ３４が生成され、当該クロック信号Ｓ３４がＰＬＬ回路３５に出力される。
次に、クロック信号Ｓ３４が図１に示すＰＬＬ回路３５においてＰＬＬ処理され、クロック信号Ｓ３４の周波数を「１００７」倍にした周波数１００．７０００００ＭＨｚのクロック信号Ｓ４３がＶＣＯ４３で生成され、当該クロック信号Ｓ４３が分周回路３６に出力される。
次に、クロック信号Ｓ４３が図１に示す分周回路３６の分周回路５０，５１，５２において順次に周波数を「１／２」倍にする分周が行われ、分周比「４」を示す分周比指示信号Ｓ６２に基づいて、分周回路５１から出力されたクロック信号Ｓ５０がマルチプレクサ５３で選択されてピクセルクロック信号Ｓ３２として同期信号生成回路３３に出力される。このとき、ピクセルクロック信号Ｓ３２の周波数はＶＥＳＡ方式用の２５．１７５０００ＭＨｚとなる。
【００４２】
そして、図４に示す同期信号生成回路３３において、ピクセルクロック信号Ｓ３２に基づいて、カウント値記憶用メモリ３７に記憶されているカウント値Ｓ３７を用いて、水平ブランク信号ＨＢｌａｎｋ、水平同期信号ＨＳｙｎｃ、垂直ブランク信号ＶＢｌａｎｋ、垂直同期信号ＶＳｙｎｃおよびフィールド信号Ｆｉｅｌｄが生成され、これらが後段のＶＥＳＡ方式のディスプレイに出力される。
後段のディスプレイでは、水平ブランク信号ＨＢｌａｎｋ、水平同期信号ＨＳｙｎｃ、垂直ブランク信号ＶＢｌａｎｋ、垂直同期信号ＶＳｙｎｃおよびフィールド信号Ｆｉｅｌｄを用いてＶＥＳＡ方式の表示信号が生成される。
このとき、ＶＥＳＡ方式のディスプレイでは、ピクセル単位で表示が行われる。
【００４３】
以上説明したように、ピクセルクロック信号生成器３２によれば、分周比指示信号Ｓ６０，Ｓ６１，Ｓ６２に基づいて、ＮＴＳＣ方式、ＰＡＬ方式およびＶＥＳＡ方式の任意のピクセルクロック信号Ｓ３２を生成できる。
また、図２および図３に示す「誤差」の項目からも分かるように、予め決められている実用的な周波数と殆ど誤差のない高精度な周波数を持つピクセルクロック信号Ｓ３２を生成できる。
すなわち、ピクセルクロック信号生成器３２によれば、システムクロック信号Ｓ６３を分周器３４で分周して生成したクロック信号Ｓ３４をＰＬＬ回路３５に供給するため、ＰＬＬ回路３５の特性（能力）に合わせた周波数を持つクロック信号Ｓ３４をＰＬＬ回路３５に供給でき、ＰＬＬ回路３５におけるＰＬＬ処理の精度を高めることができる。また、ピクセルクロック信号生成器３２によれば、ＰＬＬ回路３５の出力であるクロック信号Ｓ４３を分周器３６でさらに分周してピクセルクロック信号Ｓ３２を生成するため、ＰＬＬ回路３５におけるＰＬＬ処理が発生したジッタを分周器３６で除去することができ、高精度なピクセルクロック信号Ｓ３２を生成できる。
【００４４】
また、同期信号生成装置３１によれば、分周比指示信号Ｓ６０，Ｓ６１，Ｓ６２に基づいて、ＮＴＳＣ方式、ＰＡＬ方式およびＶＥＳＡ方式の任意の同期信号Ｓ３３を高精度に生成できる。
その結果、ＮＴＳＣ方式、ＰＡＬ方式およびＶＥＳＡ方式の任意のピクセルクロック信号を生成する場合に、単体の同期信号生成装置３１を設ければ良く、小規模化および低価格化が図れる。
【００４５】
本発明は上述した実施形態には限定されない。
上述した実施形態の動作例では、図２に示す周波数３．５７９５４５ＭＨｚのシステムクロック信号Ｓ６３を用いた場合について例示したが、システムクロック信号Ｓ６３の周波数は任意であり、例えば、図２および図３に示すように、周波数４．４３３６１８７５ＭＨｚ、１３．５ＭＨｚあるいは３３．０ＭＨｚなどのシステムクロック信号Ｓ６３を用いてもよい。その場合には、図２および図３に示すように、分周比指示信号Ｓ６０，Ｓ６１，Ｓ６２の分周比を変える必要がある。
また、ＶＥＳＡ方式のピクセルクロック信号Ｓ３２としても種々の周波数のものを選択できる。
【００４６】
【発明の効果】
以上説明したように、本発明のピクセルクロック信号生成装置によれば、複数の表示方式に対応した多様なピクセルクロック信号を、小規模かつ安価な構成で高精度に生成できる。
また、本発明の同期信号生成装置によれば、複数の表示方式に対応したディスプレイ表示用の同期信号を、小規模かつ安価な構成で高精度に生成できる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態の同期信号生成装置の構成図である。
【図２】図２は図１に示すシステムクロック信号の周波数、表示方式、分周比指示信号で指定される分周比、ＶＣＯから出力されるクロック信号の周波数、ピクセルクロック信号生成回路３２から出力されるピクセルクロック信号の周波数および当該ピクセルクロック信号と実用値との誤差との関係を示す図である。
【図３】図３は図１に示すシステムクロック信号の周波数、表示方式、分周比指示信号で指定される分周比、ＶＣＯから出力されるクロック信号の周波数、ピクセルクロック信号生成回路３２から出力されるピクセルクロック信号の周波数および当該ピクセルクロック信号と実用値との誤差との関係を示す図である。
【図４】図４は、図１に示す同期信号生成回路の構成図である。
【図５】図５は、図４に示す水平ブランク信号ＨＢｌａｎｋ、水平同期信号ＨＳｙｎｃおよびハーフ水平同期信号ＨａｌｆＨの波形図である。
【図６】図５は、図４に示す垂直ブランク信号ＶＢｌａｎｋ、垂直同期信号ＶＳｙｎｃおよびコンポジット同期信号ＣＳｙｎｃの波形図である。
【図７】図７は、奇数フィールドと偶数フィールドにおける図４に示すコンポジット同期信号ＣＳｙｎｃ、垂直同期信号ＶＳｙｎｃおよびフィールド信号Ｆｉｅｌｄの波形図である。
【図８】図８は、従来のＮＴＳＣ／ＰＡＬ方式の同期信号生成装置の構成図である。
【図９】図９は、従来のＶＥＳＡ方式の同期信号生成装置の構成図である。
【図１０】図１０はＶＥＳＡ方式で選択できる実用的な、垂直同期信号の周波数（Ｖ周波数）、水平同期信号の周波数（Ｈ周波数）、解像度およびピクセルクロック信号の周波数の対応関係を示す図である。
【符号の説明】
３１…同期信号生成装置、３２…ピクセルクロック信号生成回路、３３…同期信号生成回路、３４，４４，５０，５１，３７…カウント値記憶用メモリ、５２…分周回路、４０…位相比較回路、４１…チャージポンプ、４２…ループフィルタ、４３…ＶＣＯ、５３…マルチプレクサ、７０…Ｈカウンタ、７１…Ｖカウンタ、７２…ＦＳＣ発生回路、７３…コンポジットカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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