(57)【特許請求の範囲】
【請求項１】
複数のワード線と、複数のビット線と、それぞれ対応する１本のワード線および１本のビット線に接続され、それぞれが不揮発性記憶素子である複数のメモリセルとを含むメモリアレイと、
前記各ビット線ごとに設けられ、前記メモリセルからの読み出しデータを感知・増幅するラッチ回路と、前記ラッチ回路と対応するビット線との間に直列に接続された転送ゲートと、前記ラッチ回路と前記転送ゲート間のノードを接地するリセット回路とを含む複数のセンスアンプとを有し、
前記メモリセルからのデータを読み出す読み出し動作を２つのフェーズに分けて行い、
前記複数のビット線は、第１と第２のビット線とが交互に配置され、
前記第１のビット線に接続されたメモリセルを第１フェーズにおける読み出し対象とし、前記第１のビット線に接続された第１のセンスアンプを動作させ、前記第２のビット線に接続されたメモリセルを第２フェーズにおける読み出し対象とし、前記第２のビット線に接続された第２のセンスアンプを動作させ、
前記第１フェーズにおいては、前記第１のセンスアンプに前記第１のビット線からの読み出しデータを転送する前から前記転送された読み出しデータを前記第１のセンスアンプのラッチ回路で感知・増幅して前記第１フェーズの読み出しが終了するまでの期間、前記第２のセンスアンプのラッチ回路をフローティングの状態として、前記第２のセンスアンプのリセット回路を活性化し、
前記第２フェーズにおいては、前記第１のセンスアンプのラッチ回路が感知・増幅した読み出しデータを維持する、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の読み出し技術に関し、特に２フェーズに分けて読み出し動作を行うフラッシュメモリなどのような不揮発性半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、半導体装置の一例としてのフラッシュメモリについては、以下のような技術が考えられる。
【０００３】
たとえば、フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、１個のトランジスタでメモリセルを構成することができる。このメモリセルは、それぞれ対応する１本のワード線および１本のビット線に接続されている。このような複数のワード線と、複数のビット線と、複数のメモリセルとからメモリアレイが構成されている。
【０００４】
このようなフラッシュメモリにおいては、メモリアレイ内の任意のメモリセルからの読み出し動作時に、ビット線を交互にフェーズ０とフェーズ１とし、隣接ビット線間のカップリングを避けるために読み出しをフェーズ０と１に分けて行っている。たとえば、これに限定されるものではないが、２５６Ｍｂｉｔまでの読み出し方法では、フェーズ１の読み出し時はフェーズ０のセンスアンプ内のデータは確定しているが、フェーズ０の読み出し時はフェーズ１のデータは確定しておらず、フローティング状態である。
【０００５】
なお、このようなフラッシュメモリなどのような不揮発性半導体装置に関する技術としては、たとえば１９９４年１１月５日、株式会社培風館発行の「アドバンスト  エレクトロニクスＩ−９  超ＬＳＩメモリ」Ｐ２３〜Ｐ２８に記載される技術などが挙げられる。
【０００６】
【発明が解決しようとする課題】
ところで、前記のようなフラッシュメモリの読み出し技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００７】
たとえば、前記のようなフラッシュメモリの読み出し動作においては、フローティング状態であるフェーズ１のビット線は隣接するフェーズ０のビット線よりカップリングを受けることがある。そのため、たとえば図６に一例を示すように、フェーズ０のビット線ＢＬ１，ＢＬ３，ＢＬ５，・・・はフローティング状態のフェーズ１のビット線ＢＬ２，ＢＬ４，・・・からカップリングノイズを受け、ビット線ＢＬ１，ＢＬ３，ＢＬ５，・・・の浮き上がりが生じる。これは、配線ピッチが狭くなると容量が増加し、カップリングノイズは大きくなるため、データの反転が起こることにつながるものと考えられる。
【０００８】
そこで、本発明者は、センスアンプ内の異フェーズビット線を介して受けるカップリングノイズへの対策として、あるフェーズの読み出しを行う際、異フェーズをリセットすることを考え付いた。これは、特に限定されるものではないが、たとえば５１２Ｍｂｉｔでは、２５６Ｍｂｉｔに比べてビット配線ピッチが狭くなったことにより発生したと考えられ、今後、配線の微細化が進むにつれ、異フェーズから受けるカップリングノイズの影響をキャンセルすることは重要な技術と考えられる。
【０００９】
そこで、本発明の目的は、２フェーズに分けて行う読み出し動作において、カップリングノイズの影響を抑制して読み出し不良を低減することができるフラッシュメモリなどのような半導体装置の読み出し方法、および半導体装置を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明による半導体装置の読み出し方法は、複数のワード線と、複数のビット線と、それぞれ対応する１本のワード線および１本のビット線に接続される複数のメモリセルとを含むメモリアレイと、このメモリアレイ内の任意のメモリセルから読み出したデータを検知・増幅する複数のセンスアンプとを有し、メモリセルからの読み出し動作を２フェーズに分けて行い、第１フェーズの読み出し時に第２フェーズのセンスアンプ内をリセットするようにしたものである。
【００１３】
さらに、前記半導体装置の読み出し方法において、メモリセルからの読み出し動作時は、メモリセルからセンスアンプに読み出しデータを転送する前に第２フェーズのビット線を基準電位にするようにしたものである。また、センスアンプは、対となる第１ビット線と第２ビット線とに接続され、第１ビット線に接続されるメモリセルからの読み出し時には、第２ビット線に接続されるメモリセルをプリチャージするようにしたものである。特に、メモリセルは、コントロールゲートおよびフローティングゲートを有する不揮発性記憶素子に適用するようにしたものである。
【００１４】
また、本発明による半導体装置は、複数のワード線と、複数のビット線と、それぞれ対応する１本のワード線および１本のビット線に接続される複数のメモリセルとを含むメモリアレイと、このメモリアレイ内の任意のメモリセルから読み出したデータを検知・増幅する複数のセンスアンプと、メモリセルからの読み出し動作を２フェーズに分けて行い、第１フェーズの読み出し時に第２フェーズのセンスアンプ内をリセットするセンスアンプリセット手段とを有するものである。
【００１５】
よって、前記半導体装置の読み出し方法、および半導体装置によれば、読み出し不良の低減が可能となり、この結果、信頼度の向上を実現することができる。すなわち、読み出し時にセンスアンプ内の異フェーズがリセットされ、基準電位に固定となるため、異フェーズを介して受ける同フェーズのカップリングノイズが低減する。そのため、従来、信号量の減少が生じてセンスアンプ内のデータ反転が起きた状態でも、ノイズが減少してデータの反転が起きにくくなる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は本発明の一実施の形態の半導体装置において、メモリアレイを示す構成図、図２は２フェーズに分けて行う読み出し動作を説明するためのメモリアレイ内の配置図、図３はリセットシーケンスを導入した読み出し動作を示す説明図、図４はセンスアンプ周辺を示す回路図、図５は読み出しシーケンスを示すタイミング図である。
【００１７】
まず、図１により、本実施の形態の半導体装置において、メモリアレイの構成の一例を説明する。
【００１８】
本実施の形態の半導体装置は、特に限定されるものではないが、たとえばフラッシュメモリとされ、メモリアレイが、上下（ビット線方向）、左右（ワード線方向）に分割されて配置された４つのメモリマットＭＭＵＬ／Ｒ，ＭＭＤＬ／Ｒと、上下のメモリマットに挟まれて中央側に配置された複数のセンスアンプＳＡＬ／Ｒと、上下のメモリマットの外側にそれぞれ配置された複数のデータラッチＤＬＵＬ／Ｒ，ＤＬＤＬ／Ｒと、左右のメモリマットに挟まれた中央側と外側にそれぞれ配置されたサブデコーダＳＤＣ／Ｌ／Ｒと、左側のサブデコーダの外側に配置されたメインデコーダＭＤなどから構成されている。図示しないが、さらに制御回路、電源回路などの間接系回路も含めてフラッシュメモリが構成され、これらの各回路を構成する回路素子は公知の半導体集積回路の製造技術によって単結晶シリコンのような１個の半導体基板上に形成されている。
【００１９】
メモリマットＭＭＵＬ／Ｒ，ＭＭＤＬ／Ｒは、複数のワード線ＷＬと、複数のビット線ＢＬと、それぞれ対応する１本のワード線ＷＬおよび１本のビット線ＢＬに接続される複数のメモリセルＭＣなどから構成されている。メモリセルＭＣは、コントロールゲートおよびフローティングゲートを有する不揮発性記憶素子からなる。
【００２０】
図１では、並列形態の複数のメモリセルＭＣからなるメモリセル列がワード線方向およびビット線方向にそれぞれ複数個配設されている。各メモリセル列は、複数のメモリセルＭＣのドレインが共通に接続され、選択信号線ＳｉＤにより駆動される選択ＭＯＳトランジスタＱＤを介してビット線ＢＬに接続され、またソースが共通に接続され、選択信号線ＳｉＳにより駆動される選択ＭＯＳトランジスタＱＳを介してグランド電位に接続されている。
【００２１】
センスアンプＳＡＬ／Ｒは、読み出し時にビット線ＢＬのレベルを検出するとともに、書き込み時に書き込みデータに応じた電位を与える。データラッチＤＬＵＬ／Ｒ，ＤＬＤＬ／Ｒは、書き込みデータおよび読み出しデータを保持する。また、各メモリマットＭＭＵＬ／Ｒ，ＭＭＤＬ／Ｒ内の任意のメモリセルＭＣに接続されるワード線ＷＬは、サブデコーダＳＤＣ／Ｌ／ＲおよびメインデコーダＭＤのデコード結果に従って選択される。
【００２２】
次に、図２および図３により、本実施の形態のフラッシュメモリにおいて、２フェーズに分けて行う読み出し動作の一例を説明する。
【００２３】
フラッシュメモリにおいては、メモリマットＭＭ内の任意のメモリセルＭＣからのデータの読み出し動作時に、ビット線ＢＬを交互にフェーズ０とフェーズ１とし、隣接ビット線間のカップリングを避けるために読み出しをフェーズ０と１に分けて行っている。
【００２４】
たとえば、図２に示すように、読み出し順序は、最初にフェーズ０の読み出しにおいて、奇数番目のビット線ＢＬ１，ＢＬ３，ＢＬ５，・・・に接続されたメモリセルＭＣのデータを読み出す。次に、フェーズ１の読み出しにおいて、偶数番目のビット線ＢＬ２，ＢＬ４，・・・に接続されたメモリセルＭＣのデータを読み出す。
【００２５】
この際に、通常、カップリング容量はビット線ＢＬ１とビット線ＢＬ２との間は大きく、これに比べて、ビット線ＢＬ１とビット線ＢＬ３との間は小さい。また、フェーズ１の読み出し時はフェーズ０のセンスアンプＳＡ内のデータは確定しているが、フェーズ０の読み出し時はフェーズ１のデータは確定しておらず、フローティング状態である。このフローティング状態であるフェーズ１のビット線ＢＬは、隣接するフェーズ０のビット線ＢＬよりカップリングを受けることがあるので、本実施の形態においては、図３のようにして対策を施している。
【００２６】
すなわち、図３に示すように、読み出し動作時にセンスアンプＳＡのリセットシーケンスを導入し、フェーズ０の読み出し時にフェーズ１のセンスアンプＳＡ内を基準電位（グランド電位）に固定し、フェーズ０へのカップリングノイズを低減する方法を採用する。
【００２７】
次に、図４および図５により、２フェーズに分けて行う読み出しシーケンスの一例を詳細に説明する。なお、この２フェーズに分けて行う読み出しシーケンス、さらにセンスアンプのリセットシーケンスは、間接系回路内の制御回路により制御される。
【００２８】
図４（ａ）に示すように、センスアンプＳＡは、対となるビット線ＢＬＤとビット線ＢＬＵとに挟まれて接続され、ビット線ＢＬＤに接続されるメモリセルＭＣからの読み出し時には、ビット線ＢＬＵに接続されるメモリセルＭＣをプリチャージし、反対にビット線ＢＬＵに接続されるメモリセルＭＣからの読み出し時には、ビット線ＢＬＤに接続されるメモリセルＭＣをプリチャージするように動作する。また、各ビット線ＢＬＤ，ＢＬＵはセンスアンプＳＡと反対側においてデータラッチＤＬＤ，ＤＬＵにそれぞれ接続されている。
【００２９】
具体的に、図４（ｂ）において、センスアンプＳＡとメモリマットＭＭの上側（ＭＭＵ）の回路構成を説明する。センスアンプＳＡは、ビット線ＢＬＵ，ＢＬＤにつながる信号線ＳＬＵ，ＳＬＤの間に接続され、２つのＰＭＯＳトランジスタＱ１，Ｑ２と２つのＮＭＯＳトランジスタＱ３，Ｑ４からなるＣＭＯＳ構成のラッチ型（ゲート・ドレイン交差型）の回路形式となっており、ＰＭＯＳトランジスタＱ１，Ｑ２は信号線ＳＬＰ、ＮＭＯＳトランジスタＱ３，Ｑ４は信号線ＳＬＮにそれぞれ接続されている。このセンスアンプＳＡとメモリセルＭＣとの間には、センスアンプリセット回路、データ転送回路、プリチャージ回路が接続されている。
【００３０】
センスアンプリセット回路は、センスアンプＳＡをリセットするための手段となる回路であり、信号線ＳＬＵに接続され、センスアンプリセット信号線ＲＳＡにより駆動されるＮＭＯＳトランジスタＱ５から構成されている。
【００３１】
データ転送回路は、メモリセルＭＣからセンスアンプＳＡに読み出しデータを転送するための回路であり、信号線ＳＬＵとビット線ＢＬＵとの間に接続され、信号線ＴＲにより駆動されるＮＭＯＳトランジスタＱ６と、このＮＭＯＳトランジスタＱ６の両端に接続され、信号線ＰＣにより駆動されるＮＭＯＳトランジスタＱ７、信号線ＦＰＣにつながるＮＭＯＳトランジスタＱ８から構成されている。
【００３２】
プリチャージ回路は、ダミー側のメモリセルＭＣをプリチャージするための回路であり、ビット線ＢＬＵに接続され、信号線ＲＰＣにより駆動されるＮＭＯＳトランジスタＱ９から構成されている。
【００３３】
以上のように構成されるセンスアンプＳＡとその周辺回路においては、図５に示すように、２フェーズに分けた読み出しシーケンスが実行される。なお、図５において、各信号線語尾のＵ，ＤはメモリマットＭＭの上側（ＭＭＵ），下側（ＭＭＤ）を示し、また［０］，［１］内の数字はフェーズを示す。
【００３４】
フェーズ０の読み出し時には、信号線ＳＬＤ／Ｕを、ＶＳＳからＶＲＤ２、ＶＳＳに変位させた後、メモリマットＭＭＵはＶＢＣＵＴ−Ｖｔｈ、メモリマットＭＭＤはＶＳＳにする。このとき、ビット線ＢＬＤはＶＳＳからＶＲＤ２に変位した後にＶＳＳとなり、またビット線ＢＬＵはＶＳＳからＶＲＤ１Ｌに変位した後に、“０”または“１”の比較を行い、その後ＶＳＳとなる。信号線ＳＬＰ／Ｎは、信号線ＳＬＤ／Ｕに同期し、ＶＳＳからＶＲＤ２に変位させた後、メモリマットＭＭＵはＶＢＣＵＴ−Ｖｔｈ、メモリマットＭＭＤはＶＳＳにする。信号線ＲＰＣＤは、ビット線ＢＬＤに同期し、ＶＳＳからＶＲＤ２に変位させ、その後ＶＳＳにする。信号線ＲＰＣＵは、ビット線ＢＬＵに同期し、ＶＳＳからＶＲＤ１Ｌ、ＶＳＳ、ＶＲＤ１Ｌに変位させ、その後ＶＳＳにする。
【００３５】
また、信号線ＴＲは、信号線ＳＬＤ／Ｕの、ＶＢＣＵＴ−Ｖｔｈ（メモリマットＭＭＵ）、ＶＳＳ（メモリマットＭＭＤ）への変位に同期して、ＶＳＳからＶＲＴに変位させ、その後ＶＳＳにする。信号線ＲＳＡＤ／Ｕは、信号線ＴＲがＶＳＳからＶＲＴに変位する前に、ＶＳＳからＶＣＣに変位させ、その後ＶＳＳにする。このとき、フェーズ１のセンスアンプＳＡにおいては、通常、フェーズ０の信号線ＲＳＡＤ／ＵがＶＣＣに変位した時にはＶＳＳの状態であるが、本実施の形態においては、フェーズ１の信号線ＲＳＡＤ／Ｕを破線で示すようにＶＣＣに変位させ、その後のフェーズ１の読み出し時までＶＣＣを維持させるようにシーケンス制御する。
【００３６】
このように、読み出しシーケンスにおいて、フェーズ０の読み出し時にフェーズ１の信号線ＲＳＡＤ／Ｕ［１］＝“Ｌ”の区間を“Ｈ”とする変更を行い、センスアンプＳＡのリセットを行うことにより、センスアンプＳＡ内をＶＳＳに固定し、フェーズ０へのカップリングノイズを低減することができる。
【００３７】
なお、フェーズ１の読み出し時には、前述したフェーズ０の読み出し動作の後に、フェーズ０と同様のタイミングで読み出しが行われる。ただし、フェーズ１の読み出し時には、フェーズ０のセンスアンプＳＡ内のデータが確定しているので、フェーズ０の読み出し動作のようなシーケンス制御は不要である。
【００３８】
従って、本実施の形態によれば、２フェーズに分けて行う読み出し動作において、読み出し時にセンスアンプＳＡ内の異フェーズがリセットされ、基準電位に固定となるため、異フェーズを介して受ける同フェーズのカップリングノイズが低減するため、信号量の減少が生じてセンスアンプＳＡ内のデータ反転が起きた状態でも、ノイズが減少してデータの反転が起きにくくなるので、読み出し不良を低減することができる。
【００３９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４０】
たとえば、前記実施の形態においては、フラッシュメモリに適用した場合について説明したが、これに限定されるものではなく、他の不揮発性メモリやメモリ全般、さらにメモリ・ロジック混載半導体装置などに広く適用可能であり、特に配線の微細化が進む半導体記憶装置に良好に適用することができる。
【００４１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００４２】
（１）２フェーズに分けて行う読み出し動作において、あるフェーズの読み出しを行う際、異フェーズのセンスアンプ内をリセットし、基準電位に固定する読み出し方法を採用することで、異フェーズを介して受けるカップリングノイズを低減することが可能となる。
【００４３】
（２）前記（１）により、カップリングノイズの影響の抑制によってデータの反転が起きにくくなるので、読み出し不良を低減することができ、この結果、信頼度の向上を実現することができるフラッシュメモリなどのような半導体装置の読み出し方法、および半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置において、メモリアレイを示す構成図である。
【図２】本発明の一実施の形態の半導体装置において、２フェーズに分けて行う読み出し動作を説明するためのメモリアレイ内の配置図である。
【図３】本発明の一実施の形態の半導体装置において、リセットシーケンスを導入した読み出し動作を示す説明図である。
【図４】（ａ），（ｂ）は本発明の一実施の形態の半導体装置において、センスアンプ周辺を示す回路図である。
【図５】本発明の一実施の形態の半導体装置において、読み出しシーケンスを示すタイミング図である。
【図６】本発明の前提として検討した半導体装置において、読み出し動作を示す説明図である。
【符号の説明】
ＭＭＵＬ／Ｒ，ＭＭＤＬ／Ｒ  メモリマット
ＳＡＬ／Ｒ  センスアンプ
ＤＬＵＬ／Ｒ，ＤＬＤＬ／Ｒ  データラッチ
ＳＤＣ／Ｌ／Ｒ  サブデコーダ
ＭＤ  メインデコーダ
ＷＬ  ワード線
ＢＬ  ビット線
ＭＣ  メモリセル
ＱＤ，ＱＳ  選択ＭＯＳトランジスタ
Ｑ１，Ｑ２  ＰＭＯＳトランジスタ
Ｑ３〜Ｑ９  ＮＭＯＳトランジスタ
【図１】
0003892728.tif 000002
【図２】
0003892728.tif 000003
【図３】
0003892728.tif 000004
【図４】
0003892728.tif 000005
【図５】
0003892728.tif 000006
【図６】
0003892728.tif 000007