(57)【特許請求の範囲】
【請求項１】
出力イネーブル信号の状態に従ってデータの出力を制御するための第１出力制御信号と第２出力制御信号とを出力するドライバー駆動制御部、及び
該ドライバー駆動制御部から伝送される前記第１出力制御信号及び前記第２出力制御信号に従って、前記データをデータ出力端に伝送するデータ出力ドライバーを備え、
前記ドライバー駆動制御部が、
前記出力イネーブル信号に応答し、入力電圧レベルをシフティングして前記第１出力制御信号を出力するレベルシフター、及び
前記第１出力制御信号とディープパワーダウンモード時にイネーブルされるディープパワーダウン信号の状態に従い、前記ディープパワーダウンモード時に前記データ出力端をハイインピーダンス状態に制御する出力制御手段で構成され、
該出力制御手段が、
前記ディープパワーダウンモード時に、前記ディープパワーダウン信号に応答し、前記第１出力制御信号を接地電圧レベルにプルダウンさせるイネーブル素子、及び
前記第１出力制御信号を反転し、前記第２出力制御信号を出力する第１インバータで構成されていることを特徴とするデータ出力バッファ。
【請求項２】
出力イネーブル信号の状態に従ってデータの出力を制御するための出力制御信号を出力するドライバー駆動制御部、及び
前記出力制御信号と前記データとを論理演算し、ディープパワーダウンモード時にイネーブルされるディープパワーダウン信号の状態に従い、前記ディープパワーダウンモード時に、データ出力端をハイインピーダンス状態に制御するデータ出力ドライバーを備え、
該データ出力ドライバーが、
前記出力制御信号と前記データとを論理演算し、プルアップ信号及びプルダウン信号を出力する論理部、
前記ディープパワーダウン信号に応答して、前記プルアップ信号及び前記プルダウン信号をそれぞれ特定のレベルに設定する出力制御手段、及び
前記プルアップ信号及び前記プルダウン信号に応答して、前記データの出力を制御する出力ドライバーを含んで構成されていることを特徴とするデータ出力バッファ。
【請求項３】
前記論理部が、
前記出力制御信号を反転して出力するインバータ、
該インバータから伝送される信号と前記データ信号とを論理演算して、前記プルアップ信号を出力する第１論理部、及び
前記出力制御信号と前記データ信号とを論理演算し、前記プルダウン信号を出力する第２論理部を含んで構成されていることを特徴とする請求項２に記載のデータ出力バッファ。
【請求項４】
前記第１論理部が、
ナンドゲートを含んで構成されていることを特徴とする請求項３に記載のデータ出力バッファ。
【請求項５】
前記第２論理部が、
ノアゲートを含んで構成されていることを特徴とする請求項３に記載のデータ出力バッファ。
【請求項６】
前記出力制御手段が、
前記ディープパワーダウン信号を反転して反転されたディープパワーダウン信号を出力するインバータ、
電源電圧端と前記論理部のプルアップ信号出力端に接続され、ゲートを介して前記反転されたディープパワーダウン信号が入力されるプルアップ部、及び
前記論理部のプルダウン信号出力端と接地電圧端の間に接続され、ゲートを介して前記ディープパワーダウン信号が入力されるプルダウン部を含んで構成されていることを特徴とする請求項２に記載のデータ出力バッファ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ出力バッファに関し、特に、低電力を用いる回路の電力消費量を減少させるため、内部で用いられる全ての電源電圧をオフにした状態（Deep Power Down Mode）でデータ出力バッファドライバーをオフにし、出力データがハイインピーダンス状態になるようにするデータ出力バッファに関する。
【０００２】
【従来の技術】
一般に、ＤＲＡＭ等のメモリ素子は、ローアドレス経路でビットラインセンスアンプにより増幅されたセルのデータ信号を、カラムデコーダの出力信号であるカラム選択信号がデータバスラインゲートをターンオンさせることにより、ビットラインからデータバスラインに伝送させる。
【０００３】
その後、データバスラインセンスアンプがデータ信号を受信すると、データバスラインセンスアンプが活性化され、信号を再び増幅してリードドライバーに伝送する。ただし、この場合には、データ出力のビット組合せに従って選択されたリードドライバーだけが活性化され、データ出力バッファにデータが伝送される。データ出力バッファは出力イネーブル信号（ＯＥ）とカスバー信号との制御を受けて活性化され、データ信号を外部に出力する。このようなデータの出力経路を‘リード経路’といい、このうちデータ出力バッファに関し、図面を参照しながら詳しく検討する。
【０００４】
図１は、このような従来のデータ出力バッファに関する回路図である。従来のデータ出力バッファは、データ出力ドライバー２０の出力を制御するドライバー駆動制御部１０と、ドライバー駆動制御部１０の制御信号に従って、リードデータをデータ出力端に伝送するデータ出力ドライバー２０とで構成されている。
【０００５】
その構成の詳細は次のとおりである。ドライバー駆動制御部１０は第１レベルシフター１１と、第１出力制御部１２とで構成されている。先ず、第１レベルシフター１１はクロスカップルド構造を有するｐＭＯＳトランジスタＰ１、Ｐ２と、それぞれ出力イネーブル信号ＯＥとインバータＩＶ１により反転された出力イネーブル信号／ＯＥを受信するｎＭＯＳトランジスタＮ１、Ｎ２とで構成されている。
【０００６】
さらに、第１出力制御部１２は、第１レベルシフター１１の出力信号である出力制御信号ＤＯＦＦＺを反転して、出力制御信号ＤＯＦＦを出力するインバータＩＶ２で構成されている。
【０００７】
データ出力ドライバー２０は、第２レベルシフター２１、第３レベルシフター２２、第１プルアップ制御部２３、第１プルダウン制御部２４及び第１出力ドライバー２５で構成されている。先ず、第２レベルシフター２１は、クロスカップルド構造を有するｐＭＯＳトランジスタＰ３、Ｐ４と、それぞれデータ信号ＲＤＯ及びインバータＩＶ３により反転されたデータ信号／ＲＤＯを受信するｎＭＯＳトランジスタＮ３、Ｎ４と、パイプカウンター信号ＰＣＮＴの入力に伴ってデータ信号ＲＤＯの出力を制御するｎＭＯＳトランジスタＮ５とで構成されている。
【０００８】
なお、第３レベルシフター２２は、クロスカップルド構造を有するｐＭＯＳトランジスタＰ５、Ｐ６と、それぞれデータ信号ＲＤＯ、インバータＩＶ４により反転されたデータ信号／ＲＤＯを受信するｎＭＯＳトランジスタＮ６、Ｎ７と、パイプカウンター信号ＰＣＮＴの受信に伴ってデータ信号ＲＤＯの出力を制御するｎＭＯＳトランジスタＮ８とで構成されている。第１プルアップ制御部２３は、ドライバー駆動制御部１０の第１出力制御部１２から伝送される出力制御信号ＤＯＦＦＺに従って、プルアップ信号を出力するｐＭＯＳトランジスタＰ７で構成されている。
【０００９】
第１プルダウン制御部２４は、ドライバー駆動制御部１０の第１出力制御部１２から伝送される出力制御信号ＤＯＦＦに従って、プルダウン信号を出力するｎＭＯＳトランジスタＮ９で構成されている。第１出力ドライバー２５は、ｐＭＯＳトランジスタＰ８及びｎＭＯＳトランジスタＮ１０で構成され、それぞれプルアップ制御部２０及びプルダウン制御部２４から伝送されるプルアップ信号ＵＰＺ及びプルダウン信号ＤＮに応答して出力データをデータ出力ピンＤＱに出力する。
【００１０】
図２は、上記のような構成を有する従来のデータ出力バッファの動作を説明するためのタイミングチャートである。
【００１１】
先ず、リード命令（ＲＥＡＤ）を受信すると出力イネーブル信号ＯＥがハイとなり、第１レベルシフター１２の出力がハイとなって、第１出力制御部１２に出力制御信号ＤＯＦＦＺが入力される。第１出力制御部１２は、インバータＩＶにより出力制御信号ＤＯＦＦＺを反転して、ローの出力制御信号ＤＯＦＦを出力する。このとき、メモリセルから受信したデータ信号ＲＤＯが、データ出力ドライバー２０のデータ出力端に伝送される。
【００１２】
その後、リード命令（ＲＥＡＤ）を受信しない動作区間であるＮＯＰの間に出力制御信号ＤＯＦＦがハイとなり、第１出力ドライバー２５の出力がハイインピーダンス状態になるようにする。
【００１３】
次に、半導体素子が用いられないときの電力消費を減少させるために、ディープパワーダウン（Deep Power Down : DPD）モードに進むと、半導体メモリ素子の内部で用いられる全ての内部電源電圧の供給が中断される。このとき、データ出力ドライバー２０の出力を制御する出力制御信号ＤＯＦＦ及び出力制御信号ＤＯＦＦＺのレベルが不安定になる。したがって、データ出力ドライバー２０の第１プルアップ制御部２３のプルアップ信号ＵＰＺ及び第１プルダウン制御部２４のプルダウン信号ＤＮが安定したレベルの状態を維持することができなくなる。
【００１４】
ここで、データ出力ドライバー２０に外部電源を用いる場合、プルアップ信号ＵＰＺがローになると、第１出力ドライバー２５のｐＭＯＳトランジスタＰ８がオンの状態（ケース１）であるため、出力データはハイになる。なお、プルダウン信号ＤＮがハイになると、第１出力ドライバー２５のｎＭＯＳトランジスタＮ１０がオンの状態（ケース２）であるため、出力データがローになる。さらに、プルアップ信号ＵＰＺがローでプルダウン信号ＤＮがハイになると、ｐＭＯＳトランジスタＰ８及びｎＭＯＳトランジスタＮ１０が全てオンの状態（ケース３）であるため、出力ドライバー２５の出力端に電流経路が形成される。
【００１５】
その反面、データ出力ドライバー２０に内部電源を用いる場合には、前述のケース１、２の場合、データバスラインと、それぞれｐＭＯＳトランジスタＰ８、ｎＭＯＳトランジスタＮ１０により電流経路が形成される。さらに、前述のケース３の場合、データバスラインと内部電源電圧との間に電流経路が形成される。
【００１６】
したがって、ディープパワーダウンモード時には、出力データがハイインピーダンス状態を維持していなければならないが、電流経路が形成されるので、出力データがハイインピーダンス状態を維持することができない。その結果、出力端に出力データが発生し、データバスラインではデータコンテンション問題が発生して、電力の消費が生じるという問題点がある。
【００１７】
【発明が解決しようとする課題】
本発明は、前述のような問題点を解決するためなされたもので、ディープパワーダウンモード時に、データ出力ドライバーを制御する出力制御部を改良して、データ出力ドライバーをハイインピーダンス状態に維持することにより、データバスラインのコンテンション問題を解決し、電流経路を遮断して不要な電力消費を抑制することができるデータ出力バッファを提供することを目的としている。
【００１８】
【課題を解決するための手段】
本発明に係るデータ出力バッファは、出力イネーブル信号の状態に従ってデータの出力を制御するための第１出力制御信号と第２出力制御信号とを出力するドライバー駆動制御部、及び該ドライバー駆動制御部から伝送される前記第１出力制御信号及び第２出力制御信号に従って、前記データをデータ出力端に伝送するデータ出力ドライバーを備え、前記ドライバー駆動制御部が、前記出力イネーブル信号に応答し、入力電圧レベルをシフティングして第１出力制御信号を出力するレベルシフター、及び前記第１出力制御信号とディープパワーダウンモード時にイネーブルされるディープパワーダウン信号の状態に従い、前記ディープパワーダウンモード時に、データ出力端をハイインピーダンス状態に制御する出力制御手段で構成され、該出力制御手段が、前記ディープパワーダウンモード時に、前記ディープパワーダウン信号に応答し、前記第１出力制御信号を接地電圧レベルにプルダウンさせるイネーブル素子、及び前記第１出力制御信号を反転し、前記第２出力制御信号を出力する第１インバータで構成されていることを特徴としている。
【００１９】
さらに、本発明に係る別のデータ出力バッファは、出力イネーブル信号の状態に従って、データの出力を制御するための出力制御信号を出力するドライバー駆動制御部、及び前記出力制御信号と前記データとを論理演算し、ディープパワーダウンモード時にイネーブルされるディープパワーダウン信号の状態に従い、前記ディープパワーダウンモード時に、データの出力端をハイインピーダンス状態に制御するデータ出力ドライバーを備え、該データ出力ドライバーが、前記出力制御信号と前記データとを論理演算し、プルアップ信号及びプルダウン信号を出力する論理部、前記ディープパワーダウン信号に応答して、前記プルアップ信号及び前記プルダウン信号をそれぞれ特定のレベルに設定する出力制御手段、及び前記プルアップ信号及び前記プルダウン信号に応答して、前記データの出力を制御する出力ドライバーを含んで構成されていることを特徴としている。
【００２０】
【発明の実施の形態】
以下、図面を参照し、本発明のデータ出力バッファに係る実施の形態について、詳しく説明する。
【００２１】
図３は、本発明の実施の形態に係るデータ出力バッファの構成を示す回路図である。本実施の形態に係るデータ出力バッファは、出力イネーブル信号の状態に従って、データの出力を制御するための制御信号を出力することにより、データ出力ドライバー２００の出力を制御するドライバー駆動制御部１００と、ドライバー駆動制御部１００からの制御信号に従って、リードデータをデータ出力端に伝送するデータ出力ドライバー２００とで構成されている。
【００２２】
ここで、ドライバー駆動制御部１００は、出力イネーブル信号に応答して入力電圧レベルをシフティングして出力する第４レベルシフター１１１と、第４レベルシフター１１１の出力信号とディープパワーダウンモード時にイネーブルされるディープパワーダウン信号の状態に従い、ディープパワーダウンモード時にデータ出力ドライバー２００の出力をハイインピーダンス状態に制御する第２出力制御部（出力制御手段）１１２とを含んで構成されている。先ず、第４レベルシフター１１１は、クロスカップルド構造を有するｐＭＯＳトランジスタＰ９、Ｐ１０と、出力イネーブル信号ＯＥを受信するｎＭＯＳトランジスタＮ１１と、インバータＩＶ５により反転された出力イネーブル信号／ＯＥを受信するＮＭＯＳトランジスタＮ１２とを含んで構成されている。
【００２３】
さらに、第２出力制御部１１２は、ディープパワーダウン信号ＤＰＤを反転して出力するインバータＩＶ６（第１インバータ）と、インバータＩＶ６を介して反転されたディープパワーダウン信号／ＤＰＤと第４レベルシフター１１１の出力信号とをナンド演算し、出力制御信号ＤＯＦＦ（第１出力制御信号）を出力するナンドゲートＮＤ１と、ナンドゲートＮＤ１からの出力制御信号ＤＯＦＦを反転して、出力制御信号ＤＯＦＦＺ（第２出力制御信号）を出力するインバータＩＶ７（第２インバータ）とを含んで構成されている。ここで、ディープパワーダウンモード時には、データ出力ドライバー２００の出力端はハイインピーダンス状態に制御される。また、データ出力ドライバー２００の出力を制御する第２出力制御部１１２は、全ての内部電源電圧がオフにされた状態であるため、電源には外部電源が用いられる。
【００２４】
なお、データ出力ドライバー２００は、第５レベルシフター２０１、第６レベルシフター２０２、第２プルアップ制御部２０３、第２プルダウン制御部２０４及び第２出力ドライバー２０５を含んで構成されている。先ず、第５レベルシフター２０１は、クロスカップルド構造を有するｐＭＯＳトランジスタＰ１１、Ｐ１２と、それぞれデータ信号ＲＤＯ及びインバータＩＶ８により反転されたデータ信号／ＲＤＯを受信するｎＭＯＳトランジスタＮ１３、Ｎ１４と、パイプカウンター信号ＰＣＮＴの入力に伴いデータ信号ＲＤＯの出力を制御するｎＭＯＳトランジスタＮ１５とを含んで構成されている。そして、第６レベルシフター２０２は、クロスカップルド構造を有するｐＭＯＳトランジスタＰ１３、Ｐ１４と、データ信号ＲＤＯを受信するｎＭＯＳトランジスタＮ１６と、インバータＩＶ９により反転されたデータ信号／ＲＤＯを受信するｎＭＯＳトランジスタＮ１７と、パイプカウンター信号ＰＣＮＴの受信に伴いデータ信号ＲＤＯの出力を制御するｎＭＯＳトランジスタＮ１８とを含んで構成されている。
【００２５】
第２プルアップ制御部２０３は、ドライバー駆動制御部１００の第２出力制御部１１２から伝送される出力制御信号ＤＯＦＦＺに従って、プルアップ信号ＵＰＺを出力するｐＭＯＳトランジスタＰ１５を含んで構成されている。第２プルダウン制御部２０４は、ドライバー駆動制御部１００の第２出力制御部１１２から伝送される出力制御信号ＤＯＦＦに従って、プルダウン信号ＤＮを出力するｎＭＯＳトランジスタＮ１９を含んで構成されている。第２出力ドライバー２０５は、それぞれｐＭＯＳトランジスタＰ１６、ｎＭＯＳトランジスタＮ２０でを含ん構成され、それぞれプルアップ信号ＵＰＺ、プルダウン信号ＤＮを受信して出力データを出力する。
【００２６】
図４は、上記構成を有する本実施の形態に係るデータ出力バッファの動作を説明するためのタイミングチャートである。
【００２７】
先ず、ディープパワーダウンモードではない場合に、リード命令（ＲＥＡＤ）を受信すると、出力イネーブル信号ＯＥがハイにイネーブルされて、第４レベルシフター１１１の出力がハイになる。なお、ディープパワーダウンモードである場合、ハイにイネーブルされるディープパワーダウン信号ＤＰＤがローで入力され、インバータＩＶ６により反転されてナンドゲートＮ１にハイの信号が伝送される。第２出力制御部１１２のナンドゲートＮ１は、第４レベルシフター１１１及びインバータＩＶ６から伝送される信号をナンド演算し、ロー状態の出力制御信号ＤＯＦＦを出力する。この出力制御信号ＤＯＦＦは、インバータＩＶ７に伝送されて、ハイ状態の出力制御信号ＤＯＦＦＺになる。
【００２８】
したがって、出力制御信号ＤＯＦＦ、出力制御信号ＤＯＦＦＺに従って、それぞれデータ出力ドライバー２００の第２プルダウン部２０４、第２プルアップ部２０３がターンオフされる。そして、半導体素子のメモリセルから伝送されたデータ信号ＲＤＯは、それぞれ第５レベルシフター２０１、第６レベルシフター２０２を介して出力ドライバー２０５に伝送され、出力ドライバー２０５によりデータが出力される。
【００２９】
さらに、ディープパワーダウンモードではない状態では、ロー状態のディープパワーダウン信号ＤＰＤが伝送され、インバータＩＶ６により反転されたハイ状態の信号がナンドゲートＮ１に伝送される。なお、リードではない命令が伝送されるＮＯＰの場合には、出力イネーブル信号ＯＥがローにディスエーブルされ、第４レベルシフター１１１の出力が、ローの状態で第２出力制御部１１２のナンドゲートＮ１に伝送される。これに従い、ナンドゲートＮ１は、ハイの状態の出力制御信号ＤＯＦＦを出力し、インバータＩＶ７により反転されてロー状態の出力制御信号ＤＯＦＦＺになる。
【００３０】
したがって、データ出力ドライバー２００の第２プルアップ部２０３にロー状態の信号が伝送され、第２プルダウン部２０４にハイ状態のの信号が伝送されて、プルアップ信号ＵＰＺ及びプルダウン信号ＤＮが、それぞれハイ、ローの状態で、第２出力ドライバー２０５に伝送される。結局、出力ドライバー２０５のｐＭＯＳトランジスタＰ１６及びｎＭＯＳトランジスタＮ２０がそれぞれターンオフされ、出力データがハイインピーダンス状態になる。
【００３１】
一方、データ出力バッファがディープパワーダウンモードに進むと、内部電源電圧が全てオフの状態になる。このとき、ディープパワーダウン信号ＤＰＤがハイにイネーブルされると、インバータＩＶ６によりローの信号がナンドゲートＮ１に伝送される。したがって、ナンドゲートＮ１は出力制御信号ＤＯＦＦにハイの信号を出力し、インバータＩＶ７により反転されて、ロー状態の出力制御信号ＤＯＦＦＺが出力される。
【００３２】
第２出力制御部１１２の出力制御信号ＤＯＦＦ、出力制御信号ＤＯＦＦＺがそれぞれハイ、ローになると、第２プルアップ制御部２０３及び第２プルダウン制御部２０４のｐＭＯＳトランジスタＰ１５及びｎＭＯＳトランジスタＮ１９がターンオンされる。プルアップ信号ＵＰＺが出力ドライバー２０５のｐＭＯＳトランジスタＰ１６にハイで伝送され、プルダウン信号ＤＮが出力ドライバー２０５のｎＭＯＳトランジスタＮ２０にローで伝送されると、ｐＭＯＳトランジスタＰ１６及びｎＭＯＳトランジスタＮ２０が全てターンオフされた状態になる。したがって、ディープパワーダウンモード時に出力ドライバー２０５の出力をハイインピーダンス状態に維持させることができるようになる。
【００３３】
結局、ディープパワーダウンモード時に、不要な出力データが発生することによるデータコンテンション問題を解決することができるとともに、出力ドライバーに電流経路が存在しないので、電力の消費を抑制することができるようになる。
【００３４】
図５は、本発明のデータ出力バッファに係る別の実施の形態を示す回路図である。
【００３５】
図５に示した実施の形態の場合には、出力イネーブル信号の状態に従って、データの出力を制御するための出力制御信号を出力するドライバー駆動制御部３００と、ドライバー駆動制御部３００から伝送される出力制御信号と前記データ信号とを論理演算し、前記ディープパワーダウンモード時にイネーブルされるディープパワーダウン信号の状態に従い、前記ディープパワーダウンモード時に前記データの出力端をハイインピーダンス状態に制御するデータ出力ドライバー４００とを含んで構成されている。
【００３６】
ここで、ドライバー駆動制御部３００は、第７レベルシフター３０１と、第３出力制御部３０２とを含んで構成されている。先ず、第７レベルシフター３０１は、クロスカップルド構造を有するｐＭＯＳトランジスタＰ１７、Ｐ１８と、出力イネーブル信号ＯＥを受信するｎＭＯＳトランジスタＮ２１とインバータＩＶ１０により反転された出力イネーブル信号／ＯＥを受信するｎＭＯＳトランジスタＮ２２とを含んで構成されている。
【００３７】
さらに、第３出力制御部３０２は、第７レベルシフター３０１の出力端と接地端との間に接続され、ゲートを介してディープパワーダウン信号ＤＰＤを受信するｎＭＯＳトランジスタ（イネーブル素子）Ｎ２３と、第７レベルシフター３０１から出力される出力制御信号ＤＯＦＦＺ（第３出力制御信号）を反転して、出力制御信号ＤＯＦＦ（第４出力制御信号）を出力するインバータ（第３インバータ）ＩＶ１１とを含んで構成されている。この構成において、ディープパワーダウンモード時には、データ出力ドライバー４００の出力端は、ハイインピーダンス状態に制御される。
【００３８】
なお、データ出力ドライバー４００は、第８レベルシフター４０１、第９レベルシフター４０２、第３プルアップ制御部４０３、第３プルダウン制御部４０４及び第３出力ドライバー４０５を含んで構成されている。先ず、第８レベルシフター４０１は、クロスカップルド構造を有するｐＭＯＳトランジスタＰ１９、Ｐ２０と、データ信号ＲＤＯを受信するｎＭＯＳトランジスタＮ２４及びインバータＩＶ１２により反転されたデータ信号／ＲＤＯを受信するｎＭＯＳトランジスタＮ２５と、パイプカウンター信号ＰＣＮＴの受信に伴って、データ信号ＲＤＯの出力を制御するｎＭＯＳトランジスタＮ２６とを含んで構成されている。
【００３９】
また、第９レベルシフター４０２は、クロスカップルド構造を有するｐＭＯＳトランジスタＰ２１、Ｐ２２と、データ信号ＲＤＯを受信するｎＭＯＳトランジスタＮ２７、インバータＩＶ１３により反転されたデータ信号／ＲＤＯを受信するｎＭＯＳトランジスタＮ２８と、パイプカウンター信号ＰＣＮＴの受信に伴って、データ信号ＲＤＯの出力を制御するｎＭＯＳトランジスタＮ２９とを含んで構成されている。第３プルアップ制御部４０３は、ドライバー駆動制御部３００の第３出力制御部３０２から伝送される出力制御信号ＤＯＦＦＺに従って、プルアップ信号ＵＰＺを出力するｐＭＯＳトランジスタＰ２３を含んで構成されている。
【００４０】
第３プルダウン制御部４０４は、ドライバー駆動制御部３００の第３出力制御部３０２から伝送される出力制御信号ＤＯＦＦに従って、プルダウン信号ＤＮを出力するｎＭＯＳトランジスタＮ３０を含んで構成されている。第３出力ドライバー４０５は、電源電圧端と接地電圧端との間に直列に接続されたｐＭＯＳトランジスタＰ２４及びｎＭＯＳトランジスタＮ３１を含んで構成され、それぞれプルアップ信号ＵＰＺ、プルダウン信号ＤＮを受信して出力データＤＱを出力する。
【００４１】
上記構成を有する本実施の形態に係るデータ出力バッファにおいては、ディープパワーダウンモード時には、ディープパワーダウン信号ＤＰＤがハイにイネーブルされて、ｎＭＯＳトランジスタＮ２３がターンオンされる。このとき、出力制御信号ＤＯＦＦＺがローにディスエーブルされ、インバータＩＶ１１により出力制御信号ＤＯＦＦはハイにイネーブルされる。そして、第３プルアップ部４０３、第３プルダウン部４０４が、それぞれロー、ハイの信号を受信すると、ｐＭＯＳトランジスタＰ２３及びｎＭＯＳトランジスタＮ３０がそれぞれターンオンされる。結局、プルアップ信号ＵＰＺ、プルダウン信号ＤＮにより、それぞれ出力ドライバー４０５のｐＭＯＳトランジスタＰ２４、ｎＭＯＳトランジスタＮ３１が全てターンオフ状態になり、ディープパワーダウンモード時に、出力ドライバー４０５の出力をハイインピーダンス状態に維持することができるようになる。
【００４２】
図６は、本発明のデータ出力バッファに用いられるデータ出力ドライバーに係る別の実施の形態を示す回路図である。
【００４３】
図６に示したデータ出力ドライバー５００は、出力制御信号ＤＯＦＦとデータ信号ＤＯとを論理演算し、プルアップ信号ＵＰＺ及びプルダウン信号ＤＮを出力する論理部５０１と、論理部５０１から伝送されるプルアップ信号ＵＰＺ、プルダウン信号ＤＮ及びディープパワーダウン信号ＤＰＤに応答して、出力ドライバー５０３の出力を制御する第４出力制御部５０２と、第４出力制御部５０２から伝送される制御信号に従って、出力データＤＱの出力を制御する第４出力ドライバー５０３とを含んで構成されている。
【００４４】
ここで、論理部５０１は、出力制御信号ＤＯＦＦを反転して出力するインバータＩＶ１４と、インバータＩＶ１４から伝送される信号とデータ信号ＤＯとをナンド演算し、プルアップ信号ＵＰＺを出力するナンドゲート（第１論理部）ＮＤ２と、出力制御信号ＤＯＦＦとデータ信号ＤＯとをオア演算し、プルダウン信号ＤＮを出力するノアゲート（第２論理部）ＮＯＲ１とを含んで構成されている。
【００４５】
なお、第４出力制御部５０２は、ディープパワーダウン信号ＤＰＤを反転して出力するＩＶ１５と、電源電圧端とナンドゲートＮＤ２の出力端に接続され、ゲートを介して反転されたディープパワーダウン信号／ＤＰＤを受信するｐＭＯＳトランジスタＰ２５と、ノアゲートＮＯＲ１の出力端と接地電圧端との間に接続され、ゲートを介してディープパワーダウン信号ＤＰＤを受信するｎＭＯＳトランジスタＮ３２とを含んで構成されている。
【００４６】
さらに、第４出力ドライバー５０３は、電源電圧端と接地電圧端との間に直列に接続されたｐＭＯＳトランジスタＰ２６およびｎＭＯＳトランジスタＮ３３とを含んで構成され、それぞれのゲートを介して、それぞれ第４出力制御部５０２から伝送されるプルアップ信号ＵＰＺ、プルダウン信号ＤＮを受信して出力データを出力する。
【００４７】
前述の構成を有する論理部５０１は、出力制御信号ＤＯＦＦとデータ信号ＤＯの論理演算により、それぞれプルアップ信号ＵＰＺとプルダウン信号ＤＮを出力する。そして、ディープパワーダウンモード時には、ディープパワーダウン信号ＤＰＤがハイにイネーブルされて、第４出力制御部５０２のｎＭＯＳトランジスタＮ３２をターンオンさせ、インバータＩＶ１５により反転されたディープパワーダウン信号／ＤＰＤによりｐＭＯＳトランジスタＰ２５をターンオフさせる。したがって、出力ドライバー５０３のｐＭＯＳトランジスタＰ２６にはハイの信号が伝送され、ｎＭＯＳトランジスタＮ３３にはローの信号が伝送されて、出力データをハイインピーダンス状態に維持させることができるようになる。
【００４８】
【発明の効果】
前述のように、本発明に係るデータ出力バッファにおいては、低電力を用いる機器で、内部で用いられる全ての電源電圧装置をオフにしたディープパワーダウンモード状態でデータ出力ドライバーの最終ドライバーをオフにする。したがって、出力データをハイインピーダンス状態に維持することにより、データ出力端でのデータコンテンションを防止し、電流経路を遮断して不要な電力消費を防止することができるという効果が得られる。
【図面の簡単な説明】
【図１】従来のデータ出力バッファに関する回路図である。
【図２】図１に示したデータ出力バッファの動作を説明するためのタイミングチャートである。
【図３】本発明の実施の形態に係るデータ出力バッファの構成を示す回路図である。
【図４】本発明の実施の形態に係るデータ出力バッファの動作を説明するためのタイミングチャートである。
【図５】本発明に係るデータ出力バッファに関する別の実施の形態を示す回路図である。
【図６】本発明のデータ出力バッファに用いられるデータ出力ドライバーに係る別の実施の形態を示す回路図である。
【符号の説明】
１００   ドライバー駆動制御部
１１１   第４レベルシフター
１１２   第２出力制御部
２００   データ出力ドライバー
２０１   第５レベルシフター
２０２   第６レベルシフター
２０３   第２プルアップ制御部
２０４   第２プルダウン制御部
２０５   第２出力ドライバー
【図１】
0003985152.tif 000002
【図２】
0003985152.tif 000003
【図３】
0003985152.tif 000004
【図４】
0003985152.tif 000005
【図５】
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【図６】
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