(57)【特許請求の範囲】
【請求項１】
複数の遅延段を直列形態に接続してなる第１遅延手段と、
これら複数の遅延段の出力をそれぞれ分岐出力可能な信号取出手段と、複数の駆動回路が並列に接続された第１駆動手段およびこの第１駆動手段と対称的に複数の駆動回路が並列に接続された第２駆動手段を有し、これら第１駆動手段および第２駆動手段の出力ノードが共通にされるとともに上記複数の駆動回路がそれぞれアクティブ又は非アクティブに制御されることで出力遅延が変化される第２遅延手段とを備え、
上記第２遅延手段の各駆動回路のうちアクティブのものと非アクティブのものとが上記第１駆動手段と第２駆動手段とで正反対になるように制御されるとともに、上記第１遅延手段から連続する２つの遅延段の出力が選択されてそれぞれ上記第１駆動手段と第２駆動手段の動作タイミング信号として供給されることで、上記第１遅延手段の遅延と第２遅延手段の遅延とが加算された遅延信号が上記第２遅延手段から出力されるように構成された遅延回路
を備えた半導体集積回路であって、
上記信号取出手段は、上記複数の遅延段の各出力ノードにそれぞれ１個ずつ接続された複数のトライステートバッファ回路であり、各トライステートバッファ回路の出力が上記第１駆動手段或いは第２駆動手段の何れかに固定的に入力されるように構成され、
上記遅延回路には、
上記第２遅延回路の各駆動回路のうちアクティブにする駆動回路の選択情報を含む選択信号と、該選択信号を上記第１駆動手段側と第２駆動手段側の何れに供給するかを指示する反転制御信号とが入力される排他的論理和回路と、
上記第１駆動手段と第２駆動手段に供給される制御信号を互いに逆相関係にする反転器と、が設けられていることを特徴とする半導体集積回路。
【請求項２】
上記第２遅延手段には、上記第１駆動手段および第２駆動手段により駆動され、その駆動力により出力遅延を変化させるバッファ回路が設けられていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記第２遅延手段の各駆動回路と上記バッファ回路とは各々ＣＭＯＳインバータにより構成されていることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
上記遅延回路と、該遅延回路の遅延量を決定するバイナリコードが格納されるカウンタと、基準クロックの周波数と上記遅延回路から出力された出力クロックに基づく信号の周波数とを比較する周波数比較器と、該周波数比較器の比較結果に基づき上記カウンタの値を制御する制御回路とを有するＤＬＬ回路が設けられていることを特徴とする請求項１〜３の何れかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デジタル制御によって遅延時間を変化させることが可能な遅延回路に関し、高周波出力を行うＤＬＬ（Delay Locked Loop）回路に利用して特に有用な技術に関する。
【０００２】
【従来の技術】
デジタル制御により遅延時間を変化させる従来の遅延回路として、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.31, NO.7, JULY 1996, PP.958-965に掲載の技術がある。
【０００３】
この遅延回路は、図５と図６に示すように、複数の遅延段Ａ１，Ａ２，…，Ａｎを直列形態に接続し、且つ各段からその出力が取り出せるように構成された粗調整用の遅延線（図５）と、この遅延線から取り出した信号にさらに細分化した遅延を付加する微調整用の補間遅延回路（図６）とから構成される。
【０００４】
図５の遅延線において、遅延段Ａ１〜Ａｎの各出力ノードには、遅延出力を取り出すために２個ずつトライステートインバータＤ１〜Ｄｎ，Ｅ１〜Ｅｎが設けられている。これらのうち、一方のトライステートインバータＤ１〜Ｄｎの出力は図６の第１系統の駆動回路２１へ、他方のトライステートインバータＥ１〜Ｅｎの出力は第２系統の駆動回路２２へ出力されるように接続されている。
【０００５】
さらに、図５の遅延線では、外部から入力される選択信号SELECT X，SELECT X+1により、連続する２個の遅延段の各出力が選択出力されるように構成されている。これら２個の遅延信号は、前段の信号が補間遅延回路の第１系統の駆動回路２１の入力端子Ａへ、後段の信号が第２系統の駆動回路２２の入力端子Ｂへ出力されるように選択される。
【０００６】
図６の補間遅延回路は、複数のインバータ２１ａ〜２１ｅ，２２ａ〜２２ｅがそれぞれ並列接続された第１系統および第２系統の駆動回路２１，２２と、これら第１系統と第２系統の駆動回路２１，２２の両出力により駆動されるＣＭＯＳインバータからなるバッファ回路２３とを備えた構成である。第１系統の駆動回路２１と第２系統の駆動回路２２は、並列接続されるインバータ２１ａ〜２１ｅ，２２ａ〜２２ｅの数や各インバータの駆動力がそれぞれ対称的な構成にされ、且つ、各インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅは制御信号ＣＯＭ１，ＣＯＭ２によりアクティブ又は非アクティブに制御可能で、両系統に同一の制御信号が入力された場合には互いに対応するインバータがアクティブになるように構成されている。
【０００７】
補間遅延回路の実際の制御では、外部から入力される制御信号ＳＥＬ２は、第２系統側へはそのまま、第１系統側へはインバータ４２により反転されて入力され、それにより、アクティブにされるインバータと非アクティブにされるインバータとが、第１系統側と第２系統側とで正反対になるようにされる。例えば、第１系統側で上から２つのインバータ２１ａ，２１ｂがアクティブにされたときは、第２系統側では下から３つのインバータ２２ｃ，２２ｄ，２２ｅがアクティブにされる。つまり、このような制御により、第１系統と第２系統の駆動回路２１，２２がともに動作したときには、常に同一の駆動力が得られるようになっている。
【０００８】
上記のような構成によれば、図５の遅延線から取り出された２個の遅延信号のうち、前段の信号は第１系統の駆動回路２１の入力端子Ａに、後段の信号は第２系統の駆動回路２２の入力端子Ｂに、それぞれ供給される。
【０００９】
その結果、先ず、第１系統の駆動回路２１に遅延線からの遅延信号が入力されて、駆動回路２１のうちアクティブに制御されているインバータが動作する。それによりバッファ回路２３の駆動が開始される。端子Ａに信号が入力されてもバッファ回路２３の出力は、その入力端子の寄生容量Ｃ１により直ぐには変化しない。
【００１０】
次に、後段の遅延信号が第２系統の駆動回路２２に入力されて、第２系統側でアクティブにされているインバータが動作する。ここで第１系統と第２系統の駆動回路２１，２２で動作するインバータの駆動力、すなわち、寄生容量Ｃ１を充放電する電流値の合計は、制御信号ＳＥＬ２によらず常に一定となる。そして、この動作によりバッファ回路２３の駆動が加速されてバッファ回路２３から反転信号が出力される。
【００１１】
このように、図６の補間遅延回路においては、１個目の遅延信号の入力から２個目の遅延信号の入力までの間に、動作させるインバータの駆動力を制御信号ＳＥＬ２により変化させることで、バッファ回路２３の動作遅延時間が変化し、遅延量の微調整が可能になっている。
【００１２】
そして、図５の遅延線における遅延量の大きな調整と図６の補間遅延回路における微調整とが合わされて、比較的大きな範囲で且つ高い分解能で遅延量の調整を行うことが出来るようになっている。
【００１３】
【発明が解決しようとする課題】
上記のような遅延回路を例えば周波数レンジの広いリングオシレータのようなクロック発生回路に利用するためには、遅延線に設ける遅延段の数を増加させたり、補間遅延回路で調整可能な遅延時間の分解能をさらに細分化する必要がある。
【００１４】
しかしながら、上記従来の遅延回路では、遅延線に設けられた複数の遅延段の各出力ノードに２個のトライステートインバータをそれぞれ設ける必要があったため、各遅延段の出力ノードの寄生容量が大きくなる上、遅延段の数を増加させればそれに比例して回路の寄生容量が大きな割合で増加してしまう。そのため、回路固有の固定遅延が大きくなってしまい、高周波の信号を生成する場合に障害になるという問題があった。
【００１５】
この発明の目的は、複数の遅延段を直列形態に接続してなる遅延線と、遅延量をさらに細分化して調整可能な補間遅延回路とを備えた遅延回路において、回路固有の固定遅延の低減を図り、遅延回路をクロック発生回路に利用する場合などに従来と比較してより高周波動作を可能とすることにある。
【００１６】
この発明のその他の目的は、固定遅延の小さな遅延回路を用いて高周波クロックの生成が可能なＤＬＬ回路を備えた半導体集積回路を提供することにある。
【００１７】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、複数の遅延段を直列形態に接続してなる第１遅延手段と、これら複数の遅延段の出力をそれぞれ分岐出力可能な信号取出手段と、複数の駆動回路が並列に接続された第１駆動手段および第２駆動手段を有し、これらの駆動回路がそれぞれアクティブ又は非アクティブに制御されることで出力遅延が変化される第２遅延手段とを備え、上記第１遅延手段から連続する２つの遅延段の出力が選択されてそれぞれ上記第１駆動手段と第２駆動手段の動作タイミング信号として供給されることで、第１遅延手段の遅延と第２遅延手段の遅延とが加算された遅延信号が上記第２遅延手段から出力されるように構成された遅延回路を備えた半導体集積回路において、上記信号取出手段は、上記複数の遅延段の各出力ノードにそれぞれ１個ずつ接続された複数のトライステートバッファ回路であり、各トライステートバッファ回路の出力が上記第１駆動手段或いは第２駆動手段の何れかに固定的に入力される構成である。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施例を図１〜図４の図面に基づいて説明する。
図１は、本発明の実施例の遅延回路を用いたリングオシレータの構成を示す概略図である。
このリングオシレータは、本発明に係る遅延回路１００と、遅延回路１００の出力を一方の入力としリセット信号を他方の入力とするＮＡＮＤ回路等の論理ゲート２とにより構成され、遅延回路１００の出力を論理ゲート２で反転して入力側に帰還させることで、遅延回路１００の遅延量に応じた周波数で発振動作を行うようにしたものである。
【００２０】
遅延回路１００は、複数の遅延段Ａ１〜Ａｎを直列形態に接続してなる第１遅延手段としての粗調整用の遅延ブロック１０と、駆動回路として複数の駆動用インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅを並列接続してなる第１系統の駆動回路（第１駆動手段）２１および第２系統の駆動回路（第２駆動手段）２２を備えた第２遅延手段としての微調整用の補間遅延ブロック２０とから構成される。
【００２１】
図２には、遅延ブロック１０の詳細な回路図の一例を示す。
遅延ブロック１０を構成する各遅延段Ａ１〜Ａｎは、例えばＣＭＯＳインバータを２段縦続に接続したもので、それぞれ同一の遅延量を有するように構成されている。この遅延ブロック１０には、信号取出手段として各遅延段Ａ１〜Ａｎの出力を取り出すトライステートインバータ（トライステートバッファ回路）Ｂ１〜Ｂｎが、各遅延段Ａ１〜Ａｎの出力ノードに１個ずつ接続されており、これらのうち何れかのトライステートインバータＢ１〜Ｂｎが選択されることで、そこから遅延信号が取り出されるようになっている。
【００２２】
遅延ブロック１０には、図示しないデコード回路を介して選択信号SELECT X，SELECT X+1…の何れかが入力され、トライステートインバータＢ１〜Ｂｎのうち連続する何れか２個が選択されて、その箇所の遅延信号が取り出されるようになっている。また、上記のデコード回路に入力される選択信号ＳＥＬ１によりそれら連続する２個の遅延段が何段目のものか選択されるようになっている。
【００２３】
選択された遅延信号は、対応するトライステートインバータＢ１〜Ｂｎから出力されて補間遅延ブロック２０に送られるが、各トライステートインバータＢ１〜Ｂｎの出力端子は、例えば、奇数番目の遅延段Ａ１，Ａ３，Ａ５…から出力を取り出すトライステートインバータＢ１，Ｂ３，Ｂ５…が第１系統の駆動回路２１の入力端子Ａに、偶数番目の遅延段Ａ２，Ａ４，Ａ６…から出力を取り出すトライステートインバータＢ２，Ｂ４，Ｂ６…が第２系統の駆動回路２２の入力端子Ｂに、それぞれ固定的に接続されている。
【００２４】
図３には、補間遅延ブロック２０の詳細な回路図の一例を示す。
補間遅延ブロック２０は、第１系統および第２系統の駆動回路２１，２２と、これら駆動回路２１，２２により駆動されるＣＭＯＳインバータからなるバッファ回路２３と、上記駆動回路２１，２２の状態を制御する制御回路３０から構成される。
【００２５】
駆動回路２１，２２を構成する駆動用インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅは、例えば電源線をスイッチにより接続或いは遮断可能に構成されたトライステートのＣＭＯＳインバータであり、スイッチの切換制御によりアクティブ／非アクティブの制御が可能になっている。
【００２６】
第１系統の駆動回路２１は、例えば５ビットの制御信号ＣＯＭ１の各ビット信号によりそれぞれ切換制御される５組の駆動用インバータ２１ａ〜２１ｅを並列接続したものである。これら５組の駆動用インバータ２１ａ〜２１ｅは、ＭＯＳＦＥＴの素子定数又はＣＭＯＳインバータの数を異ならせて形成することで、１組目から５組目にかけて駆動力が順に２倍ずつ大きくなるように設定されている。
【００２７】
第２系統の駆動回路２２は、第１系統の駆動回路２１と対称的な構成にされたものである。すなわち、駆動回路２２の５組の駆動用インバータ２２ａ〜２２ｅと、それに対応する駆動回路２１の５組の駆動用インバータ２１ａ〜２１ｅとは、それぞれ同一の駆動力に形成され、また、各駆動回路２１，２２にそれぞれ入力される制御信号ＣＯＭ１，ＣＯＭ２は、同一ビットの信号が、第１系統と第２系統とで同じ駆動力に形成された２組の駆動用インバータにそれぞれ同様に作用するように構成されている。
【００２８】
バッファ回路２３は、上記第１系統と第２系統の駆動回路２１，２２により駆動され、補間遅延ブロック２０から遅延信号の出力を行うものである。バッファ回路２３には寄生容量Ｃ１などの入力負荷があるため、入力端子の駆動力に応じて動作遅延が異なってくる。
【００２９】
制御回路３０は、アクティブにする駆動用インバータの選択パターンを示す選択信号ＳＥＬ２と反転制御信号ＲＥＶとを外部入力し、駆動用インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅの状態をアクティブ又は非アクティブにする制御信号ＣＯＭ１，ＣＯＭ２を生成する。詳細には、上記の選択信号ＳＥＬ２と反転制御信号ＲＥＶとを入力する排他的論理和回路３１と、第１系統側と第２系統側とに入力される制御信号が互いに逆相関係になるように選択信号を反転させる反転器３２とから構成される。
【００３０】
ここで、反転制御信号ＲＥＶとは、選択信号ＳＥＬ２を反転させるか否かを示す２値の信号であり、粗調整用の遅延ブロック１０に入力される選択信号ＳＥＬ１に基づき一義的に決定されるものである。つまり、遅延ブロック１０で選択された２個の遅延信号の出力先が、出力順にみて入力端子Ａ，Ｂの順である場合には、反転制御信号ＲＥＶは“０”（反転せず）にされ、入力端子Ｂ，Ａの順である場合には、反転制御信号ＲＥＶは“１”（反転）とされるように設定されている。
【００３１】
上記のような構成の遅延回路１００によれば、選択信号ＳＥＬ１，ＳＥＬ２が入力された状態で、ディレイブロック１０に信号が入力されると、先ず、複数の遅延段Ａ１〜Ａｎの中から選択信号ＳＥＬ１により選択状態にある連続する２個の遅延段の出力が取り出され、補間遅延ブロック２０に出力される。ここで、遅延ブロック１０のうち何段目の遅延段の出力が取り出されるかが選択されることにより、先ず、比較的大きな遅延量の調整が行われる。
【００３２】
次いで、補間遅延ブロック２０において、次のような処理が行われる。すなわち、先ず、第１系統および第２系統の駆動用インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅのうち、選択信号ＳＥＬ２と反転制御信号ＲＥＶにより選択された駆動用インバータがアクティブに、その他が非アクティブに制御される。ここで、第１系統側と第２系統側とでは、反転器３２により制御信号ＣＯＭ１，ＣＯＭ２が互いに反転関係にされることで、アクティブにされる駆動用インバータと、非アクティブにされる駆動用インバータとが正反対になるように制御される。
【００３３】
そして、この状態において、遅延ブロック１０から取り出された出力タイミングの異なる２個の遅延出力が、補間遅延ブロック２０の第１系列の駆動回路２１と第２系列の駆動回路２２へ、所定の遅延時間隔てて、それぞれ入力される。
【００３４】
例えば、図２のセレクト信号Ｘにより遅延ブロック１０の１段目と２段目の遅延出力が選択された場合には、先ず、１段目の遅延出力が第１系統の駆動回路２１に入力され、その後、所定の遅延時間を隔てて、２段目の遅延出力が第２系統の駆動回路２２に入力される。また、図２のセレクト信号Ｘ＋１により遅延ブロック１０の２段目と３段目の遅延出力が選択された場合には、先ず、２段目の遅延出力が第２系統の駆動回路２２に入力され、その後、所定の遅延時間を隔てて、３段目の遅延出力が第１系統の駆動回路２１に入力される。
【００３５】
このように、第１系統および第２系統の駆動回路２１，２２のうち先に遅延出力が入力される方は、遅延ブロック１０における遅延信号の選択位置により入れ替わるのであるが、例えば、遅延信号が先に第１系統側へ入力される場合には、それにより、先ず、第１系統の駆動用インバータ２１ａ〜２１ｅのうち制御信号によりアクティブに選択されているものが動作して、補間遅延ブロック２０のバッファ回路２３の駆動が開始される。バッファ回路２３には寄生容量Ｃ１などの入力負荷があり、それに対して駆動回路２１，２２の駆動力は比較的小さく設定されているので、バッファ回路２３の入力電位はしきい値Ｖｔｈを超えないところまで変位される。
【００３６】
次いで、２番目の遅延出力が第２系統の駆動回路２２に入力されるが、それにより、第２系統の駆動用インバータ２２ａ〜２２ｅのうちアクティブに選択されていたものが動作して、バッファ回路２３の駆動が加速される。ここで、動作される第１系統と第２系統の駆動回路の総合的な駆動力は、選択信号ＳＥＬ２に関わらず一定のものとなる。そして、それにより、バッファ回路２３の入力電位がしきい値Ｖｔｈを超えてバッファ回路２３から信号出力がなされる。
【００３７】
遅延信号が先に第２系統側へ入力される場合には、第１系統の駆動回路２１と第２系統の駆動回路２２との動作順序が入れ替わるだけで、その他は同様に動作を行う。
【００３８】
このようにして、補間遅延ブロック２０では、最初の遅延信号が入力されてから２番目の遅延信号が入力されるまでの間に、動作する駆動回路２１又は２２の駆動力を変化させることで、バッファ回路２３の動作遅延をほぼ一定間隔毎に変化させて、信号遅延の微調整が可能になっている。
【００３９】
以上のように、この実施例の遅延回路１００によれば、粗調整用の遅延ブロック１０における比較的大きな遅延量の調整と、補間遅延ブロック２０における遅延量の微調整とが合わされて、比較的大きな範囲で且つ高い分解能で遅延量の調整を行うことが出来る。さらに、粗調整用の遅延ブロック１０から遅延信号を取り出すためのトライステートインバータＢ１〜Ｂｎの数が、図５の従来例に較べて２分の１に削減されているので、回路に寄生する寄生容量を小さくすることができ、回路の固定遅延を小さくすることが出来る。また、チップ占有面積や消費電力の低減も図れる。
【００４０】
次に、上記遅延回路１００の遅延量と選択信号ＳＥＬ１，ＳＥＬ２との関係について説明する。
先にも述べたが、遅延回路１００の遅延量は、粗調整用の遅延ブロック１０に供給される選択信号ＳＥＬ１と、補間遅延ブロック２０の制御回路３０に入力される選択信号ＳＥＬ２および反転制御信号ＲＥＶにより決定される。
【００４１】
選択信号ＳＥＬ１，ＳＥＬ２は、例えば、所定ビットのバイナリコードにより表現され、これらのうち上位数ビットが選択信号ＳＥＬ１に、残りの下位数ビット（図３の場合は５ビット）が選択信号ＳＥＬ２に当てられる。そして、このバイナリコードの大きさに比例して遅延回路１００の遅延量が大きくなるように構成されている。
【００４２】
具体的には、選択信号ＳＥＬ１は、図示しないデコード回路を介して、実際にトライステートインバータＢ１〜Ｂｎを選択する信号に変換されるが、このデコード回路の構成が、選択信号ＳＥＬ１により表される値が１ずつ大きくなるに従って、遅延信号の選択箇所が１段ずつ前段にずれていくように設定されている。
【００４３】
選択信号ＳＥＬ２は、その各ビットの信号が、第１系統および第２系統の駆動回路２１，２２に設けられた５組の駆動インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅのそれぞれをアクティブ、又は非アクティブに制御する信号になっている。そして、この選択信号ＳＥＬ２により派生された制御信号ＣＯＭ１，ＣＯＭ２のうち、上位１ビットの信号が駆動力の一番大きな駆動インバータ２１ｅ，２２ｅに、上位２ビット目の信号が２番目に駆動力が大きな駆動インバータ２１ｄ，２２ｄｉに対応するというように、各ビットの信号が各組の駆動インバータにそれぞれ対応付けられている。そして、反転器３２により制御信号ＣＯＭ１とＣＯＭ２とが反転関係にされ、さらに、反転制御信号ＲＥＶにより、セレクト信号ＳＥＬ２と制御信号ＣＯＭ２とが同一又は反転関係になるように制御される。
【００４４】
反転制御信号ＲＥＶは、例えば選択信号ＳＥＬ１の下位１ビットの信号と同一の信号とすることが可能である。それにより、選択信号ＳＥＬ１により選択される２個の遅延段のうち前段のものが、奇数番目の遅延段Ａ１，Ａ３…である場合には反転制御信号ＲＥＶは“０”（反転せず）に、偶数番目の遅延段Ａ２，Ａ４…である場合には反転制御信号ＲＥＶは“１”（反転）にされる。
【００４５】
このような制御信号の構成において、遅延回路１００の遅延量を次第に大きくしていくには、選択信号ＳＥＬ１，ＳＥＬ２により表される数値を１ずつ大きくしていくことで達成される。すなわち、上位複数ビットの選択信号ＳＥＬ１は固定にして、下位複数ビットの選択信号ＳＥＬ２を「０００００」から「１」ずつ加算していく。そして、選択信号ＳＥＬ２の値が「１１１１１」になったら、次は、選択信号ＳＥＬ１の値を「１」加算すると共に、選択信号ＳＥＬ１の値を再び「０００００」に戻す。その後は、これの繰返しにより遅延量が次第に大きくなっていく。
【００４６】
このように遅延量を次第に大きくしていくと、選択信号ＳＥＬ２の値が「１１１１１」から「０００００」へ変化する場合が生じる。このとき、本実施例の遅延回路１００では、選択信号ＳＥＬ1の値が「１」加算されるので、反転制御信号ＲＥＶが“０”（反転せず）から“１”（反転）に変化する。それゆえ、選択信号ＳＥＬ２が上記のように変化した場合でも、排他的論理和回路３１を通過した信号は、変化の前後でともに「１１１１１」となる。
【００４７】
つまり、この実施例の遅延回路１００では、選択信号ＳＥＬ２が「１１１１１」から「０００００」へ変化する前後で、補間遅延ブロック２０の駆動用インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅの状態に変化は生じない。
【００４８】
一方、図６の従来例では、選択信号ＳＥＬ１が「１１１１１」から「０００００」へ変化した場合には、その信号の変化は、そのまま第１系統と第２系統の駆動回路２１，２２に伝わるので、第１系統の駆動用インバータ２１ａ〜２２ｅでは全て非アクティブの状態からアクティブの状態に変化し、第２系統の駆動用インバータ２２ａ〜２２ｅでは全てアクティブの状態から非アクティブの状態に変化する。このように多くの回路状態を一度に変化させるには、必要な電流量も大きくなることから、状態の遷移にかかる時間は他の場合に較べて大きくなってしまう。そのため、従来の遅延回路では、選択信号ＳＥＬ１が「０００００」から「１１１１１」に変化する際に、信号の通過タイミングに状態の遷移が間に合わず、遅延量にトビが生じてしまうと云う恐れがあった。
【００４９】
しかしながら、本実施例の遅延回路１００では、上記のような場合においても、駆動用インバータ２１ａ〜２１ｅ，２２ａ〜２２ｅの急激な状態変化が発生しないので、遅延量を滑らかに増減させる場合に、遅延量のトビが発生する恐れがないという効果がもたらされる。
【００５０】
図４には、本実施例のリングオシレータを周波数可変発振器として用いたＤＬＬ回路のブロック図を示す。
この図において、７０は遅延ブロック１０と補間遅延ブロック２０とを備えた遅延回路１００と信号反転する論理ゲート２とを環状に接続してなるリングオシレータ、７１はリングオシレータ８０からの逓倍クロックφｎを計数して逓倍数n回目のクロックを検出しn回カウント信号を出力するn進カウンタ、７２はｎ回カウント信号と基準クロックφｒとの時間差を比較してその比較結果信号を出力する周波数比較器、遅延回路１００の遅延時間をデジタル信号に換算した値が格納される遅延制御カウンタ、７３は比較結果信号に基づき周波数比較器７２での比較結果が「０」になるように遅延制御カウンタ７５の加算・減算値を決定する制御回路としての加算値制御論理、７４は加算値制御論理７３の制御に基づき遅延制御カウンタ７５の値を加算・減算するｙ値加算器、７６は選択信号ＳＥＬ１をデコードして遅延ブロック１０のトライステートインバータＢ１〜Ｂｎの選択信号を生成するデコード回路である。
【００５１】
このようなＤＬＬ回路によれば、基準クロックφｒとの同期を図りつつ基準クロックφｒをｎ逓倍した高周波クロックφｎを安定して生成することが出来る。また、デジタル制御によりクロック信号を生成するので、アナログ制御のＰＬＬ（Phase locked loop）回路などに較べて温度特性や電圧特性についても安定した結果が得られるという効果がある。さらに、この実施例の遅延回路１００を用いていることで、その固定遅延が小さい分、より高周波のクロック信号に対応することができ、さらに、遅延回路１００の遅延量をなだらかに変化させたときに遅延量のトビが発生する恐れがないので、安定した高周波動作が可能であるという効果がある。
【００５２】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施例では、補間遅延ブロック２０の制御回路３０に制御信号ＣＯＭ１とＣＯＭ２を反転関係にする反転器３２を設けているが、制御回路３０と駆動用インバータ２１ａ〜２１ｅの各制御端子とを結ぶ制御線の配線態様をオン・オフが逆さになるように変えることで、反転器３２を設けないでも同様の作用を得ることが出来る。
【００５３】
また、実施例では、補間遅延ブロック２０に、反転制御信号ＲＥＶと選択信号ＳＥＬ２を入力する排他的論理和回路を設けた例を示したが、遅延制御カウンタの下位５ビットの値が下位６ビット目の信号に応じて反転されるようなカウント制御を行えば、上記排他的論理和回路のような構成をなくすことも出来る。
【００５４】
また、上記実施例のＤＬＬ回路では、遅延回路１００を用いたリングオシレータの発振動作により出力クロックを生成する構成について説明したが、本発明のＤＬＬ回路には、基準クロックを遅延回路１００を通過させて出力クロックを生成するとともに、出力クロックを帰還させて基準クロックと比較し、この比較結果により遅延回路１００の遅延量を制御するように構成されたＤＬＬ回路も含まれる。
【００５５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＬＬ回路に適用した例について説明したがこの発明はそれに限定されるものでなく、例えば、周波数可変のクロックジェネレータなどに広く利用することができる。
【００５６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、第１遅延手段における比較的大きな遅延量の調整と、第２遅延手段における遅延量の微調整とを合わせて、比較的大きな範囲で且つ高い分解能で遅延量の調整が出来るとともに、第１遅延手段から２個の遅延信号を取り出すためのトライステートバッファの数を、従来のものに較べて半分にすることが出来るので、その分、回路の占有面積や消費電力の低減が図れるとともに、回路の固定遅延が低減されるので、回路をより高い周波数の動作に対応させることが可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例の遅延回路を用いたリングオシレータの回路構成を示す図である。
【図２】図１の遅延回路のうち粗調整用の遅延ブロックの詳細を示す回路図である。
【図３】図１の遅延回路のうち微調整用の補間遅延ブロックの詳細を示す回路図である。
【図４】実施例の遅延回路を用いたＤＬＬ回路の構成例を示すブロック図である。
【図５】デジタル信号により遅延制御を行う従来の遅延回路の粗調整用の遅延線を示す回路図である。
【図６】同、従来の遅延回路の微調整用の補間遅延回路を示す回路図である。
【符号の説明】
１０      遅延ブロック（第１遅延手段）
Ａ１〜Ａｎ  遅延段
Ｂ１〜Ｂｎ  トライステートインバータ
２０      補間遅延ブロック（第２遅延手段）
２１      第１系統の駆動回路（第１駆動手段）
２２      第２系統の駆動回路（第２駆動手段）
２１ａ〜２１ｅ    駆動用インバータ
２２ａ〜２２ｅ    駆動用インバータ
２３      バッファ回路
３０      制御回路
７０      リングオシレータ
７１      ｎ進カウンタ
７２      周波数比較器
７３      加算値制御論理
７４      ｙ値加算器
７５      遅延制御カウンタ
７６      デコード回路
１００    遅延回路
ＳＥＬ１，ＳＥＬ２    選択信号
ＲＥＶ    反転制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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