(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に順次形成された第１絶縁層及び第２導電型の表面シリコン層と、
素子分離領域として使用される複数の部分の前記表面シリコン層、前記第１絶縁層、及び前記半導体基板の一部が食刻されて形成された複数のトレンチと、
前記複数のトレンチの内面に形成された第１酸化層と、
前記複数のトレンチ内に前記第１酸化層で囲まれて第２絶縁層が充填されて形成され、上面が少なくとも前記表面シリコン層の表面まで延長された高さを有する複数のSTIと、
前記複数のSTIによってそれぞれ分離された第１、第２及び第３領域と、
前記第１絶縁層と前記複数のSTIの一によりそれぞれ底面と側面が覆われた前記第１領域の前記表面シリコン層に形成され、中央部にはゲート絶縁膜を介してゲート電極が置かれ、前記ゲート電極の側壁にはスペーサが形成され、前記ゲート電極の両エッジ外側の前記表面シリコン層の内部には底面が前記第１絶縁層と接するように第１導電型のソース/ドレイン領域が形成された構造の第１トランジスタと、
前記第３領域に形成された第２トランジスタと、
前記複数のSTIの一を介して前記第１領域に隣接して形成された前記第２領域の前記表面シリコン層と前記第１絶縁層の食刻により形成された第１凹溝部と、
前記複数のSTIの一を介して前記第２領域に隣接して形成された前記第３領域の前記表面シリコン層と前記第１絶縁層の食刻により形成された第２凹溝部と、
前記第１凹溝部底面の前記半導体基板内に形成された第２導電型ウェル及び前記第２導電型ウェルの表面に形成された第１導電型の第１ダイオード拡散領域と、
前記第２凹溝部底面の前記半導体基板表面に形成された第２導電型の第２ダイオード拡散領域と
を具備することを特徴とするSOI構造を有する半導体素子。
【請求項２】
前記第２凹溝部底面の前記半導体基板内に第１導電型ウェルが設けられ、前記第２ダイオード拡散領域が前記ウェル表面に形成されることを特徴とする請求項１に記載のSOI構造を有する半導体素子。
【請求項３】
前記第２導電型ウェルと前記第１導電型ウェルとの間の前記複数のSTIの一の下段所定部分に、前記第１導電型ウェルと所定部分だけオーバーラップされると同時に、一側が前記第２導電型ウェルと接する構造の第１導電型不純物ドーピング領域がさらに設けられることを特徴とする請求項２に記載のSOI構造を有する半導体素子。
【請求項４】
前記第２導電型ウェルと第２ダイオード拡散領域との間に位置した前記複数のSTIの一の下段の所定部分に、前記第２導電型ウェルと接する第１導電型の不純物ドーピング領域がさらに設けられることを特徴とする請求項１に記載のSOI構造を有する半導体素子。
【請求項５】
前記ゲート電極の上面、前記ソース/ドレイン領域の上面、及び前記第１と第２ダイオード拡散領域の上面にそれぞれシリサイド膜がさらに設けられることを特徴とする請求項１に記載のSOI素子を有する半導体素子。
【請求項６】
第１導電型の半導体基板上に、第１絶縁層、表面シリコン層、ＣＭＰ処理時のストッパ層及び酸化層を順次形成する段階と、
感光膜パターンをマスクとして複数の素子分離領域部分の前記酸化層と前記ストッパ層を食刻し、さらには前記表面シリコン層、前記第１絶縁層及び前記半導体基板の一部を順次食刻して複数のトレンチを形成する段階と、
前記感光膜パターン除去後、酸化工程を用いて前記複数のトレンチ内面に沿って第１酸化層を形成する段階と、
前記第１酸化層が内面に形成された前記複数のトレンチ内部が充分に充填されるように前記半導体基板上の全面に第２絶縁層を形成し、前記ストッパ層が所定厚さだけ残存するように、前記第２絶縁層、前記酸化層及び前記ストッパ層を順次CMP処理して前記複数のトレンチ内部のそれぞれに複数のSTIを形成すると共に、前記複数のSTIによってそれぞれ分離された第１、第２及び第３領域を形成する段階と、
残存する前記ストッパ層を除去する段階と、
前記半導体基板上の第１トランジスタが形成される部分である前記第１領域と、前記複数のＳＴＩの一を介して前記第１領域に隣接する前記第２領域に選択的に第２導電型の不純物を複数回イオン注入して、前記第１及び第２領域の前記表面シリコン層に第２導電型の不純物をドーピングすると共に、前記第１及び第２領域の前記表面シリコン層の下段の前記半導体基板内には第２導電型ウェルを形成する段階と、
前記第１領域の前記表面シリコン層上にゲート絶縁膜を介してゲート電極を形成する段階と、
前記ゲート電極の側壁にスペーサを形成する段階と、
前記第２領域の前記第２導電型ウェル表面と前記複数のＳＴＩの一を介して前記第２領域に隣接する前記第３領域の前記半導体基板表面が前記複数のSTIの一を介して相互所定間隔だけ離隔して露出されるように前記第２及び第３領域の前記表面シリコン層と前記第１絶縁層を選択食刻してそれぞれ第１及び第２凹溝部を形成する段階と、
前記半導体基板上の前記第１及び第２領域に選択的に高濃度に第１導電型の不純物をイオン注入して、前記ゲート電極両エッジ外側の前記表面シリコン層内には底面が前記第１絶縁層と接するソース/ドレイン領域を形成し、前記第１凹溝部底面の前記第２導電型ウェル表面には第１ダイオード拡散領域を形成する段階と、
前記半導体基板上の第２トランジスタが形成される部分である前記第３領域に選択的に高濃度に第２導電型の不純物をイオン注入して、前記第２凹溝部底面の前記半導体基板表面に第２ダイオード拡散領域を形成する段階と
を具備することを特徴とするSOI構造を有する半導体素子の製造方法。
【請求項７】
前記ストッパ層は窒化膜で形成することを特徴とする請求項６に記載のSOI構造を有する半導体素子の製造方法。
【請求項８】
前記トレンチ内部が充分に充填されるように前記半導体基板上の全面に前記第２絶縁層を形成した後、前記第２絶縁層の段差形成部のみに選択的に感光膜を充填させる段階をさらに備えることを特徴とする請求項６に記載のSOI構造を有する半導体素子の製造方法。
【請求項９】
前記第２絶縁層はPTEOS,USG,SINの単層構造か又はこれらが組み合わせられた積層構造に形成することを特徴とする請求項８に記載のSOI構造を有する半導体素子の製造方法。
【請求項１０】
前記ストッパ層は燐酸をエッチャントとして用いた湿式食刻法により除去することを特徴とする請求項６に記載のSOI構造を有する半導体素子の製造方法。
【請求項１１】
前記第２導電型ウェル形成後に、前記基板上の第２トランジスタが形成される部分である前記第３領域に選択的に第１導電型の不純物を複数回イオン注入して、前記第３領域の前記表面シリコン層に第１導電型の不純物をドーピングすると同時に、前記第３領域の前記表面シリコン層の下段の前記半導体基板内には第１導電型ウェルを形成する段階をさらに備えることを特徴とする請求項６に記載のSOI構造を有する半導体素子の製造方法。
【請求項１２】
前記第１及び第２導電型ウェルの形成後、前記第１及び第２導電型ウェル間の前記複数のSTIの一の下の所定部分に前記第２導電型ウェルと接するように第１導電型の不純物ドーピング領域を形成する段階をさらに備えることを特徴とする請求項１１に記載のSOI構造を有する半導体素子の製造方法。
【請求項１３】
前記第２導電型ウェルの形成後、前記第２領域と前記第３領域との間に位置した前記複数のSTIの一の下の所定部分に前記第２導電型ウェルと接するように第１導電型の不純物ドーピング領域を形成する段階をさらに備えることを特徴とする請求項６に記載のSOI構造を有する半導体素子の製造方法。
【請求項１４】
前記ゲート電極の形成後、酸化工程により前記ゲート電極と前記表面シリコン層上に第２酸化層を形成する段階をさらに備えることを特徴とする請求項６に記載のSOI構造を有する半導体素子の製造方法。
【請求項１５】
前記スペーサを形成する段階は、前記ゲート電極形成後、前記基板上の全面に第３絶縁層を形成する段階と、
前記表面シリコン層表面が露出するように前記第３絶縁層を異方性乾式食刻する段階とからなることを特徴とする請求項６に記載のSOI構造を有する半導体素子の製造方法。
【請求項１６】
前記第３絶縁層は酸化膜及び窒化膜材質で形成することを特徴とする請求項１５に記載のSOI構造を有する半導体素子の製造方法。
【請求項１７】
前記第１トランジスタはPMOSトランジスタであることを特徴とする請求項６に記載のSOI構造を有する半導体素子の製造方法。
【請求項１８】
前記第２トランジスタはNMOSトランジスタであることを特徴とする請求項６に記載のSOI構造を有する半導体素子の製造方法。
【請求項１９】
前記第２ダイオード拡散領域の形成後、前記ゲート電極の上面、前記ソース/ドレイン領域の上面、及び前記第１、第２ダイオード拡散領域の上面にそれぞれシリサイド膜を形成する段階をさらに備えることを特徴とする請求項６に記載のSOI構造を有する半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びその製造方法に係るもので、特に絶縁特性の低下なしにSOI(Silicon On Insulator)素子をなすダイオード間の距離を減らして半導体素子の高集積化を図り得るSOI構造を有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
最近、絶縁層上に単結晶シリコン層を形成し、前記シリコン層上に単位素子を集積するSOI技術が注目を浴びている。これは前記技術を適用して半導体素子(SOI素子)を製造すると、素子駆動のときに接合容量が減るようになって、一般のバルク素子(bulk device)と比べスピードの向上を図り得るためである。
【０００３】
しかし、前記SOI素子は、シリコン基板と上層部の単位素子が絶縁層（BOX
(buried oxide)層とも言われる）により完全に分離される構造の特性上、SOI基板上に電子回路を集積するとき、ダイオードのような単位素子を上部シリコン層にラテラルデバイス(lateral device)形態に実現するしかなく、集積回路のようにウェル構造をレジスタなどの素子として使用する場合にも制約が伴う。そこで、ESD(Electro Static Discharge)回路において通常使用されるダイオードをバーティカルNPN（或いはPNP）構造にするしかないため、集積回路を製作するのに多くの難しさが発生している。
【０００４】
バーティカルNPN（又はPNP）ダイオード構造をラテラルNPN又はPNP構造と対比すると、その電流駆動能力が約1/2水準に落ちる。これを挽回するためには単位素子（ダイオード）のサイズを大略２倍以上に大きくしなければならなく、このように単位素子のサイズを大きくする場合、素子製作に必要な面積も２倍確保しなければならないため、集積回路の高集積化の面で不利となる。
【０００５】
従って、現在は通常の半導体製造時のような構造及び同一面積内にこれらの単位素子を実現するため、ESD回路のNPN（或いはPNP）ダイオード及びウェル構造のレジスタをラテラル構造にせず、上部シリコン層とBOX層を所定部分選択食刻して下部シリコン層内にこれらを形成する方法によりSOI素子を製造する。
【０００６】
図14は、前記方法に基づき製造された従来のSOI素子構造を示した断面図である。ここでは、ダイオードを具備した半導体素子について説明する。
図14に示すように、従来のSOI素子は、P型半導体基板10a上に絶縁層10bを介して表面シリコン層10cが形成されるように構成されたSOI基板10において前記表面シリコン層10c内の所定部分（素子分離領域）には底面が前記絶縁層10bと接するように素子隔離膜12が形成され、前記表面シリコン層10c上の所定部分にはゲート絶縁膜14を介してゲート電極16が形成され、このゲート電極16の両側壁には絶縁材質のスペーサ20が形成され、前記ゲート電極16の両エッジ外側の表面シリコン層10c内には底面が絶縁層10bと接するようにソース/ドレイン領域22が形成され、前記ゲート電極16の一側には半導体基板10a内に形成されたNウェル24のアクティブ領域が所定部分だけ露出するように表面シリコン層10cと絶縁層10bを貫通する第１凹溝部g1が形成され、この第１凹溝部g1底面のNウェル24内にはP+型の第１拡散領域26が形成され、この第１拡散領域26の一側にはこれと隣接した半導体基板10a上のアクティブ領域が所定部分だけ露出するように表面シリコン層10cと絶縁層10bを貫通して第２凹溝部g2が形成され、この第２凹溝部g2底面の半導体基板10a内にはN+型の第２拡散領域28が形成され、前記結果物上には第1及び第２拡散領域26,28の表面がそれぞれ所定部分だけ露出するように複数のコンタクトホールhが具備された層間絶縁層30が形成され、この層間絶縁層30上にはコンタクトホールhを通して第1及び第２拡散領域26,28と個別的に接続される金属配線32が形成されるように素子が設計されている。図中、未説明符号18はゲート電極の低抵抗とコンタクト配線の低抵抗化のために形成されたシリサイド膜を示す。
従って、この場合は絶縁層10bと素子隔離膜12により覆われた表面シリコン層10cがトランジスタのチャンネル領域として用いられ、第１拡散領域26とNウェル24はP+/Nダイオードをなし、第２拡散領域28とP型半導体基板10aはN+/Pダイオードをなす。
【０００７】
【発明が解決しようとする課題】
しかるに、前記構造を有するようにSOI素子を製造する場合、素子設計の時に下記のような問題が発生する。
P+/NダイオードをなすNウェル24とN+/Pダイオードをなす第２拡散領域28との間隔（図14において符号Ｉで示した部分）が近くなって、これらがシリコン半導体基板10a内で近接する場合、シリコン半導体基板10aがアイソレーションの役割をすることができなくて半導体素子の動作特性が低下する。したがって、SOI素子を図14の構造にする場合、これらのダイオード間の十分な距離確保が重要な問題となっている。
つまり、前記方法に基づきSOI素子を製造する場合、ダイオード間の距離を減らすのに限界があるだけでなく、微細デザインルールを有する高集積化された素子製造の時には前記技術をそのまま適用することが難しいという問題点があった。
【０００８】
本発明の目的は、SOI素子の設計のときにP+/NダイオードとN+/Pダイオードが半導体基板内でSTI（Shallow Trench Isolation）により分離されるようにその構造を変更して、前記ダイオード間の距離を短くしても半導体基板内でこれらのダイオード間の実際離隔された距離、即ち、有効離隔距離を充分長く確保することにより、絶縁特性の低下なしに前記ダイオード間の距離を減らし、通常のSOI構造で要求される集積回路の面積よりも小さい面積で同一性能の素子を実現し得るSOI構造を有する半導体素子を提供することにある。
本発明の他の目的は、前記構造の半導体素子を効果的に製造し得る製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係るSOI構造を有する半導体素子は、第１導電型の半導体基板と、前記半導体基板上に順次形成された第１絶縁層及び第２導電型の表面シリコン層と、素子分離領域として使用される複数の部分の前記表面シリコン層、前記第１絶縁層、及び前記半導体基板の一部が食刻されて形成された複数のトレンチと、前記複数のトレンチの内面に形成された第１酸化層と、前記複数のトレンチ内に前記第１酸化層で囲まれて第２絶縁層が充填されて形成され、上面が少なくとも前記表面シリコン層の表面まで延長された高さを有する複数のSTIと、前記複数のSTIによってそれぞれ分離された第１、第２及び第３領域と、前記第１絶縁層と前記複数のSTIの一によりそれぞれ底面と側面が覆われた前記第１領域の前記表面シリコン層に形成され、中央部にはゲート絶縁膜を介してゲート電極が置かれ、前記ゲート電極の側壁にはスペーサが形成され、前記ゲート電極の両エッジ外側の前記表面シリコン層の内部には底面が前記第１絶縁層と接するように第１導電型のソース/ドレイン領域が形成された構造の第１トランジスタと、前記第３領域に形成された第２トランジスタと、前記複数のSTIの一を介して前記第１領域に隣接して形成された前記第２領域の前記表面シリコン層と前記第１絶縁層の食刻により形成された第１凹溝部と、前記複数のSTIの一を介して前記第２領域に隣接して形成された前記第３領域の前記表面シリコン層と前記第１絶縁層の食刻により形成された第２凹溝部と、前記第１凹溝部底面の前記半導体基板内に形成された第２導電型ウェル及び前記第２導電型ウェルの表面に形成された第１導電型の第１ダイオード拡散領域と、前記第２凹溝部底面の前記半導体基板表面に形成された第２導電型の第２ダイオード拡散領域とを具備することを特徴とする。
【００１０】
このとき、第２凹溝部下段の半導体基板内には第１導電型ウェルが設けられるようにして、第２ダイオード拡散領域が前記ウェル内に形成されるように素子を構成するか、又は、第２導電型ウェルと第２ダイオード拡散領域間の前記STI下段の所定部分に、前記第２導電型ウェルと接する第１導電型の不純物ドーピング領域が設けられるように素子を構成することができる。場合によってはこれらの二つの要素が両方とも設けられるように素子を構成することもできる。
【００１１】
本発明のSOI構造を有する半導体素子の製造方法は、第１導電型の半導体基板上に、第１絶縁層、表面シリコン層、ＣＭＰ処理時のストッパ層及び酸化層を順次形成する段階と、感光膜パターンをマスクとして複数の素子分離領域部分の前記酸化層と前記ストッパ層を食刻し、さらには前記表面シリコン層、前記第１絶縁層及び前記半導体基板の一部を順次食刻して複数のトレンチを形成する段階と、前記感光膜パターン除去後、酸化工程を用いて前記複数のトレンチ内面に沿って第１酸化層を形成する段階と、前記第１酸化層が内面に形成された前記複数のトレンチ内部が充分に充填されるように前記半導体基板上の全面に第２絶縁層を形成し、前記ストッパ層が所定厚さだけ残存するように、前記第２絶縁層、前記酸化層及び前記ストッパ層を順次CMP処理して前記複数のトレンチ内部のそれぞれに複数のSTIを形成すると共に、前記複数のSTIによってそれぞれ分離された第１、第２及び第３領域を形成する段階と、残存する前記ストッパ層を除去する段階と、前記半導体基板上の第１トランジスタが形成される部分である前記第１領域と、前記複数のＳＴＩの一を介して前記第１領域に隣接する前記第２領域に選択的に第２導電型の不純物を複数回イオン注入して、前記第１及び第２領域の前記表面シリコン層に第２導電型の不純物をドーピングすると共に、前記第１及び第２領域の前記表面シリコン層の下段の前記半導体基板内には第２導電型ウェルを形成する段階と、前記第１領域の前記表面シリコン層上にゲート絶縁膜を介してゲート電極を形成する段階と、前記ゲート電極の側壁にスペーサを形成する段階と、前記第２領域の前記第２導電型ウェル表面と前記複数のＳＴＩの一を介して前記第２領域に隣接する前記第３領域の前記半導体基板表面が前記複数のSTIの一を介して相互所定間隔だけ離隔して露出されるように前記第２及び第３領域の前記表面シリコン層と前記第１絶縁層を選択食刻してそれぞれ第１及び第２凹溝部を形成する段階と、前記半導体基板上の前記第１及び第２領域に選択的に高濃度に第１導電型の不純物をイオン注入して、前記ゲート電極両エッジ外側の前記表面シリコン層内には底面が前記第１絶縁層と接するソース/ドレイン領域を形成し、前記第１凹溝部底面の前記第２導電型ウェル表面には第１ダイオード拡散領域を形成する段階と、前記半導体基板上の第２トランジスタが形成される部分である前記第３領域に選択的に高濃度に第２導電型の不純物をイオン注入して、前記第２凹溝部底面の前記半導体基板表面に第２ダイオード拡散領域を形成する段階とを具備することを特徴とする。
【００１２】
このとき、前記半導体素子の製造方法は、▲１▼第２導電型ウェル形成後に第２トランジスタが形成される部分のみに選択的に第１導電型の不純物をイオン注入して前記表面シリコン層の所定部分に第１導電型の不純物をドーピングされるようにすると共に、その下段の半導体基板内部には第１導電型ウェルが形成されるように工程を実施し、▲２▼又は、第２導電型ウェル形成後に直ちにフィールドイオン注入工程を施して第２導電型ウェルと第２ダイオード拡散領域間に位置した前記STI下段の所定部分に第２導電型ウェルと接する第１導電型の不純物ドーピング領域がさらに形成されるように工程を実施し、▲３▼又は、第２導電型ウェル形成後に前記▲１▼の工程に基づき第１導電型ウェルを形成し、次いで前記▲２▼の工程に基づき第２導電型ウェルと接するように前記STI下段所定部分に第１導電型の不純物ドーピング領域をさらに形成する方法により工程を実施することもできる。
【００１３】
このようにSOI構造の半導体素子を製造すると、第１ダイオード拡散領域と第２ダイオード拡散領域が半導体基板内でSTIにより絶縁される構造を有するように素子が製造されるので、前記拡散領域間の距離を既存よりも短くしても半導体基板内でこれらのダイオード間の実際離隔された距離、即ち、実際有効離隔距離を既存よりも長く確保することができる。従って、前記工程技術を適用すると、通常のSOI構造で要求される集積回路の面積よりも小さい面積で既存と同一性能のSOI素子を実現できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明に係るSOI素子構造の実施の形態を示した断面図で、これを参照してその断面構造を具体的に説明する。
図１に示すように、本発明で提案したSOI素子は、P型半導体基板100a上に絶縁層100bを介して表面シリコン層100cが形成されるように構成されたSOI基板100において、所定部分（素子分離領域）には表面シリコン層100c、絶縁層100b及び半導体基板100aの一部が食刻されて形成された所定深さのトレンチtが設けられ、このトレンチt内にはSTI112aが形成され、前記絶縁層100bとSTI112aにより底面と側面が覆われた表面シリコン層100c上にはゲート絶縁膜118を介してゲート電極120が形成され、このゲート電極120の両エッジ外側の表面シリコン層100c内部には底面が前記絶縁層100bと接するようにソース/ドレイン領域126が形成され、前記ゲート電極120の一側には半導体基板100a内に形成されたNウェル114のアクティブ領域が露出されるように表面シリコン層100cと絶縁層100bが食刻されて形成された第１凹溝部g1が設けられ、この第１凹溝部g1底面のNウェル114内にはP+型の第１拡散領域128が形成され、この第１拡散領域128の一側には半導体基板100a内に形成されたPウェル116のアクティブ領域が露出されるように表面シリコン層100cと絶縁層100bが食刻されて形成された第２凹溝部g2が設けられ、この第２凹溝部g2底面のPウェル116内にはN+型の第２拡散領域130が形成され、前記結果物上にはゲート電極120とソース/ドレイン領域126、第１拡散領域128及び第２拡散領域130の表面がそれぞれ所定部分だけ露出されるように複数のコンタクトホールhを具備した層間絶縁層134が形成され、この絶縁層134上にコンタクトホールhを通してこれらの単位素子と個別的に接続される複数の金属配線136が形成されるように構成される。
前記図中未説明符号124は酸化層122を挟んで設けられた酸化膜及び窒化膜材質のスペーサを示し、符号132はゲート電極の低抵抗とコンタクト配線の低抵抗化のために形成したシリサイド膜を示し、符号110はSTI112aと半導体基板100a間の界面に沿って形成された酸化層を示す。
【００１５】
従って、この場合は絶縁層100bとSTI112aにより底面と側面が覆われた表面シリコン層100cがゲート電極120とソース/ドレイン領域126でなるPMOSトランジスタのチャンネル領域として用いられ、第１拡散領域128と第２拡散領域130は相互間に位置するSTI112aにより電気的に分離され、第１拡散領域128とNウェル114はP+/Nダイオードをなし、第２拡散領域130とPウェル116はN+/Pダイオードをなす。
【００１６】
ここでは、一例としてNウェル114とPウェル116の両方が形成された場合について説明したが、前記Pウェル116は半導体基板100a自体がP型であるので素子の設計のときに別途に形成しなくてもよく、第１拡散領域128と第２拡散領域130間の絶縁特性を強化させる目的としてPウェル116の代わりに前記Nウェル114と接するSTI112aの下段の所定部分（符号IIで示した部分）にP型不純物ドーピング領域（図示せず）をさらに形成するように素子を設計することもできる。また、場合によってはこれらの二つの要素（PウェルとP型不純物ドーピング領域）の両方を備えるように素子を設計することもできる。
【００１７】
前記構造のSOI素子は、図２乃至図13に示した工程断面図のように製造される。
まず、図２に示すように、P型半導体基板100a上には酸化膜材質の絶縁層100bが形成され、その上にはP型表面シリコン層100cが形成された構造のSOI基板100を準備した後、この基板100上に酸化工程によって薄い厚さのバッファ層102を形成する。
【００１８】
次に、図３に示すように、前記バッファ層102上に窒化膜材質のエッチストッパ層104と酸化層106を順次形成した後、その上にアクティブ領域を限定する感光膜パターン108を形成する。
【００１９】
次に、図４に示すように、前記感光膜パターン108をマスクとして酸化層106、エッチストッパ層104、及びバッファ層102を順次食刻する。
【００２０】
次に、図５に示すように、前記感光膜パターン108を除去し、食刻処理された酸化層106をマスクとして前記バッファ102下段の表面シリコン層100c、絶縁層100b、及び半導体基板100aの一部を一挙に乾式食刻して所定深さのトレンチｔを形成する。このとき、前記感光膜パターン108はトレンチt形成の前に除去せず、トレンチt形成の完了した状態で除去する方法により工程を実施することもできる。
【００２１】
次に、図６に示すように、トレンチt形成過程で惹起されたSOI基板100の表面損傷を治癒するために酸化工程を施す。その結果、半導体基板100aと表面シリコン層100cの表面露出部に沿って薄い厚さの第１酸化層110が作られる。次いで、トレンチt内部が充分に充填されるように前記結果物全面に絶縁層112を形成する。この絶縁層112としてはPTEOS,USG,SIN,HDPなどの単層構造及びこれらが組み合わせられた積層構造が用いられる。
【００２２】
次に、図７に示すように、バッファ層102上に所定厚さのエッチストッパ層104が残存するように前記絶縁層112をCMP処理してトレンチt内にSTI112aを形成する。このとき、前記絶縁層112のCMP処理は、図６の段差形成部sのみに選択的に感光膜を充填させて膜質平坦化をなした状態の上で実施してもよい。
【００２３】
次に、図８に示すように、燐酸をエッチャントとして用いた湿式食刻法により残存エッチストッパ層104を除去した後、次いでバッファ層102を除去する。この過程でSTI112aが一部食刻されるが、その食刻量は極微なので考慮しなくてもよい。
【００２４】
次に、図９に示すように、NMOSトランジスタ形成部Bをマスキングした状態で前記結果物にN型不純物をイオン注入することにより、PMOSトランジスタ形成部A部分の表面シリコン層100cの内部にN型不純物をドーピングすると同時に、その下段の半導体基板100a内にはNウェル114を形成する。
【００２５】
次いで、PMOSトランジスタ形成部Aをマスキングし前記結果物にP型不純物をイオン注入することにより、NMOSトランジスタ形成部B部分の表面シリコン層100cの内部にP型不純物をドーピングすると同時に、その下段の半導体基板100a内にはPウェル116を形成する。このとき、前記N型及びＰ型不純物のイオン注入は、表面シリコン層100cと半導体基板100a内に不純物が均等にドーピングされるように2〜3回（表面イオン注入、ディップイオン注入）に亘って実施される。
【００２６】
また、図示していないが、Pウェル116の形成後にSTI112aの絶縁特性を強化させる目的でフィールドイオン注入工程をさらに実施してNウェル114とPウェル116間に設けられたSTI112aの下段所定部分（図１に符号IIで表示した部分）にＮウェル114と接する構造のP型不純物ドーピング領域をさらに形成するようにしてもよいし、場合によっては、Nウェル114の形成後に直ぐにフィールドイオン注入工程を施して、Pウェル116の代わりにP型不純物ドーピング領域（図示せず）だけを形成するようにすることもできる。
【００２７】
次に、図10に示すように、PMOSトランジスタ形成部Aの表面シリコン層110c上にゲート絶縁膜118を介してポリシリコン材質のゲート電極120を形成した後、酸化工程によって、ゲート電極120を含めた表面シリコン層100c上に薄い厚さの第２酸化層122を形成する。
【００２８】
次に、図11に示すように、前記結果物全面に酸化膜及び窒化膜材質の絶縁層を形成し、これを異方性乾式食刻してゲート電極120の両側壁に絶縁材質のスペーサ124を形成する。この過程で第２酸化層122の一部も食刻されるため、乾式食刻が完了すると、ゲート電極120の上面と表面シリコン層100cの表面が露出される。
【００２９】
次に、図12に示すように、半導体基板100a内に形成されたNウェル114とPウェル116のアクティブ領域がそれぞれ所定部分だけ露出するように、ダイオード形成部を限定する感光膜パターンをマスクとして用いて表面シリコン層100cと絶縁層100bの所定部分を選択食刻する。その結果、ゲート電極120の一側にはSTI112aを介してNウェル114表面が露出されるように第１凹溝部g1が形成され、この第１凹溝部g1の一側にはSTI112aを介してPウェル116表面が露出されるように第２凹溝部g2が形成される。次いで、NMOSトランジスタ形成部Ｂをマスキングした後前記結果物上に高濃度P型不純物をイオン注入することにより、前記ゲート電極120両エッジ外側の表面シリコン層100c内部にはP+型のソース/ドレイン領域126を形成し、第１凹溝部g1底面のNウェル114内にはP+型の第１ダイオード拡散領域128を形成する。
【００３０】
次いで、PMOSトランジスタ形成部Aをマスキングし、前記結果物に高濃度N型不純物をイオン注入することにより、ゲート電極（図示せず）両エッジ外側の表面シリコン層内にはN+型のソース/ドレイン領域（図示せず）を形成し、第２凹溝部g2底面のpウェル116内にはN+型の第２ダイオード拡散領域130を形成する。続いて、ゲート電極120及び以後に形成されるコンタクト配線の低抵抗化のために、前記ゲート電極120とソース/ドレイン領域126を含めた第１及び第２拡散領域128,130上に自己整合的にシリサイド膜132を形成する。
【００３１】
次に、図13に示すように、前記結果物全面に層間絶縁層134を形成し、ゲート電極120、ソース/ドレイン領域126、第１拡散領域128及び第２拡散領域130の表面がそれぞれ所定部分だけ露出するように前記絶縁層134を選択食刻して複数のコンタクトホールhを形成した後、前記絶縁層134上にこれら単位素子と個別的に接続される複数のコンタクト配線136を形成して、全工程を完了する。このとき、コンタクト配線136は主にAl及びCu合金材質で形成される。
【００３２】
前記工程を適用してSOI素子を製造すると、図１の構造に示すように第１拡散領域128と第２拡散領域130が半導体基板100a内でSTI112aにより絶縁される構造を有するように素子が製造されるので、P+/NダイオードをなすNウェル114とN+/Pダイオードをなす第２拡散領域130が“l”サイズだけ離れて素子が設計されても、これらの間の実際離隔距離の有効離隔距離は“l+α”を確保することができるようになる。従って、前記ダイオード間の離隔距離を既存よりも短くしても、絶縁特性の低下に基づいたSOI素子の動作特性低下が誘発されないようになる。又、通常のSOI構造で要求される集積回路の面積よりも小さい面積で既存と同一性能のSOI素子を実現できるので、半導体素子の高集積化が図られ、微細デザインルールを有する素子の製造のときにも前記工程技術の適用が可能となる。
【００３３】
【発明の効果】
以上詳細に説明したように本発明によれば、SOI素子においてP+/NダイオードとN+/Pダイオードが基板内でSTIにより分離されるように構造を変更させたので、SOI素子において前記ダイオード間の離隔距離を従来よりも短くしてもダイオード間の実有効離隔距離を既存より長く確保することができ、その結果、絶縁特性の低下なしに前記ダイオード間の距離を減らしてSOI構造半導体素子の高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明によるSOI構造を有する半導体素子の実施の形態を示す断面図。
【図２】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図３】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図４】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図５】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図６】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図７】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図８】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図９】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図１０】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図１１】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図１２】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図１３】本発明によるSOI構造を有する半導体素子の製造方法の実施の形態を示す断面図。
【図１４】従来のSOI素子の構造を示す断面図
【符号の説明】
100  SOI基板
100a   P型半導体基板
100b  絶縁層
100ｃ  表面シリコン層
120  ゲート電極
126  ソース/ドレイン領域
112a  STI
114  Nウェル
116  Pウェル
128  第１拡散領域
130  第２拡散領域
t  トレンチ
g1  第１凹溝部
g2  第２凹溝部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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