(57)【特許請求の範囲】
【請求項１】
外部に対してデータを入出力するデータバッファと、
複数のブロックからなるＤＲＡＭセル配列と、
該ＤＲＡＭセル配列の各ブロックに対してブロック周辺部に配置されるＳＲＡＭ冗長セルと、
該ＤＲＡＭセル配列の欠陥メモリセルのアドレスを記憶するフューズ回路と、
入力アドレスと該フューズ回路が記憶するアドレスとを比較する比較回路と、
該比較回路がアドレス一致を検出すると該ＳＲＡＭ冗長セルを該データバッファに接続するＩ／Ｏバスと、
該ＤＲＡＭセル配列の各ブロックに対して設けられるセンスアンプ列
を含み、該ＳＲＡＭ冗長セルは該センスアンプ列の領域の一部に配置されることを特徴とする半導体記憶装置。
【請求項２】
外部に対してデータを入出力するデータバッファと、
複数のブロックからなるＤＲＡＭセル配列と、
該ＤＲＡＭセル配列の各ブロックに対してブロック周辺部に配置されるＳＲＡＭ冗長セルと、
該ＤＲＡＭセル配列の欠陥メモリセルのアドレスを記憶するフューズ回路と、
入力アドレスと該フューズ回路が記憶するアドレスとを比較する比較回路と、
該比較回路がアドレス一致を検出すると該ＳＲＡＭ冗長セルを該データバッファに接続するＩ／Ｏバスと、
該ＤＲＡＭセル配列の各ブロックに対して設けられるサブワードデコーダ
を含み、該ＳＲＡＭ冗長セルは該サブワードデコーダの領域の一部に配置されることを特徴とする半導体記憶装置。
【請求項３】
外部に対してデータを入出力するデータバッファと、
複数のブロックからなるＤＲＡＭセル配列と、
該ＤＲＡＭセル配列の各ブロックに対してブロック周辺部に配置されるＳＲＡＭ冗長セルと、
該ＤＲＡＭセル配列の欠陥メモリセルのアドレスを記憶するフューズ回路と、
入力アドレスと該フューズ回路が記憶するアドレスとを比較する比較回路と、
該比較回路がアドレス一致を検出すると該ＳＲＡＭ冗長セルを該データバッファに接続するＩ／Ｏバスと、
該ＤＲＡＭセル配列の各ブロックに対して設けられるセンスアンプ列及びサブワードデコーダ
を含み、該ＳＲＡＭ冗長セルは該センスアンプ列と該サブワードデコーダとの交差部に配置されることを特徴とする半導体記憶装置。
【請求項４】
外部に対してデータを入出力するデータバッファと、
複数のブロックからなるＤＲＡＭセル配列と、
該ＤＲＡＭセル配列の各ブロックに対してブロック周辺部に配置されるＳＲＡＭ冗長セルと、
該ＤＲＡＭセル配列の欠陥メモリセルのアドレスを記憶するフューズ回路と、
入力アドレスと該フューズ回路が記憶するアドレスとを比較する比較回路と、
該比較回路がアドレス一致を検出すると該ＳＲＡＭ冗長セルを該データバッファに接続するＩ／Ｏバスと、
該ＤＲＡＭセル配列の各ブロックに対して設けられるワードデコーダ
を含み、該ＳＲＡＭ冗長セルは該ワードデコーダの領域の一部に配置されることを特徴とする半導体記憶装置。
【請求項５】
外部に対してデータを入出力するデータバッファと、
複数のブロックからなるＤＲＡＭセル配列と、
該ＤＲＡＭセル配列の各ブロックに対してブロック周辺部に配置されるＳＲＡＭ冗長セルと、
該ＤＲＡＭセル配列の欠陥メモリセルのアドレスを記憶するフューズ回路と、
入力アドレスと該フューズ回路が記憶するアドレスとを比較する比較回路と、
該比較回路がアドレス一致を検出すると該ＳＲＡＭ冗長セルを該データバッファに接続するＩ／Ｏバス
を含み、該ＤＲＡＭセル配列の各ブロックに対してブロック周辺部に配置されるＳＲＡＭ冗長セルは、該ＤＲＡＭセル配列の単一の欠陥箇所を冗長する容量であり、該ＤＲＡＭセル配列の任意のブロックの欠陥メモリセルを冗長可能であることを特徴とする半導体記憶装置。
【請求項６】
該フューズ回路は、該ＤＲＡＭセル配列のあるセルマットに２箇所以上欠陥箇所が存在する場合には、そのうちの少なくとも１つの欠陥箇所のアドレスを他のセルマットのＳＲＡＭ冗長セルに冗長するように設定されることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
該比較回路の比較結果に関わらず該入力アドレスのローアドレスに応じてワード線を選択活性化するワードデコーダと、
該比較回路がアドレス不一致を検出すると該入力アドレスのコラムアドレスに対応するコラム線を選択活性化し、該比較回路がアドレス一致を検出すると該ＳＲＡＭ冗長セルに対応する冗長コラム線を選択活性化するコラムデコーダと、
該入力アドレスのブロックアドレスに応じて該ＳＲＡＭ冗長セルをワード方向に選択するブロック信号線
を更に含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
該冗長コラム線で選択される該ＳＲＡＭ冗長セルのビット数は、該コラム線で選択されるデータのビット数に等しいことを特徴とする請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは欠陥セルを冗長セルで置き換える半導体記憶装置に関する。
【従来の技術】
半導体記憶装置においては、欠陥セルが存在する場合には、それを予備のセルである冗長セルで置き換え、欠陥セルのアドレスに対するアクセスを冗長セルに振り替えることで、欠陥セルのアドレスを救済する処理が行われる。この際、欠陥ビットを含む行（ワード線）又は列（コラム線又はデータ線）を一括して、冗長のための予備の行又は列に置換するのが一般的である。このような一括的な置換方法は、ワード線、コラム線、データ線等に断線やショート不良が生じた場合には有効な置換方法であるが、単一のビット毎におこるランダム欠陥に対しては、単一のビットに対しても一括して線全体の置換が行われるために救済効率が悪くなってしまう。
【０００２】
これに対して、欠陥ビットを行と列の交点として指定して、予備の行又は列に用意される冗長ビットと一対一に対応させて置換する方式が、例えば特開平１−３０３６９９及び特開平６−２０４９４に開示されている。
【０００３】
ランダム欠陥の程度としては、完全な動作不良を生じる欠陥とまではいかなくとも、低消費電力化等の要求を満足するために設定したリフレッシュ間隔よりもセルのデータ保持時間が短い場合があり、このようなセルも不良ビットとして扱われる。ＤＲＡＭにおけるセルのデータ保持時間はチップ内である程度の分布を持っており、データ保持時間が短いセルを冗長セルにより救済する際に、この冗長セル自体がデータ保持時間の短い問題のあるセルである場合がある。この場合には、上記特開平１−３０３６９９及び特開平６−２０４９４の冗長技術では、期待される冗長の効果が得られない可能性がある。
【０００４】
これに対して、例えば特開昭６４−５９７００及び特開平６−２６９２９９に記載の技術によると、ビット単位で冗長を行う際の冗長セルとしてＳＲＡＭセルを使用しており、データ保持時間が短い問題のあるセルで置換されることを回避することができる。
【発明が解決しようとする課題】
特開昭６４−５９７００に記載の技術では、不良アドレスへのメモリアクセスの検出手段として、内容読み出しメモリ（連想メモリ：ＣＡＭ）を使用するか、或いは適当な記憶手段と排他的論理和とから構成される回路を使用して、ＤＲＡＭのメモリアレイとは異なったアドレス選択形態とすることにより、ＤＲＡＭへのアクセスをそのままにしながら冗長ビットに対するアクセスへ切り換えを行い、ＤＲＡＭのタイミング制御を容易にしている。しかしながら、内容読み出しメモリＣＡＭは、論理ゲート部分とメモリセル部分との組合せで構成されるので、置換可能なビット数を増やそうとすると、回路構成が複雑となり、回路規模が増大するという問題がある。
【０００５】
また特開昭６４−５９７００及び特開平６−２６９２９９に記載の技術では、主メモリと予備メモリとを分離して配置し、更に、主メモリをアクセスする選択線及びその駆動回路と、予備メモリをアクセスする選択線及びその駆動回路とを別々に設けている。そして、これらの回路を同時に動作させて、双方から出力されたデータを選択する構成となっている。この構成では、主メモリと予備メモリとに夫々別の回路を設けるために、チップ面積及び消費電力が増大するという問題がある。
【０００６】
以上を鑑みて、本発明は、チップ面積及び消費電力を増大させること無く単ビット不良を効率的に救済する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明の少なくとも一つの実施例による半導体記憶装置は、外部に対してデータを入出力するデータバッファと、複数のブロックからなるＤＲＡＭセル配列と、該ＤＲＡＭセル配列の各ブロックに対してブロック周辺部に配置されるＳＲＡＭ冗長セルと、該ＤＲＡＭセル配列の欠陥メモリセルのアドレスを記憶するフューズ回路と、入力アドレスと該フューズ回路が記憶するアドレスとを比較する比較回路と、該比較回路がアドレス一致を検出すると該ＳＲＡＭ冗長セルを該データバッファに接続するＩ／Ｏバスと、該ＤＲＡＭセル配列の各ブロックに対して設けられるセンスアンプ列を含み、該ＳＲＡＭ冗長セルは該センスアンプ列の領域の一部に配置されることを特徴とする。
【０００７】
上記発明では、アドレス信号の全ビット（ローアドレス、ブロックアドレス、及びコラムアドレス）を欠陥アドレスと比較して冗長処理が必要か否かを決定し、冗長処理時には、ＳＲＡＭ冗長セルに対してデータ書き込み／データ読み出しを実行する。また本発明のある形態によれば、入力アドレスの全ビットと欠陥アドレスとを比較して、通常のコラム線の選択／非選択及び冗長コラム線の選択／非選択を決定して、冗長処理時には、選択活性化した冗長コラム線及び選択活性化したブロック線によって、ＳＲＡＭ冗長セルに対してデータ書き込み／データ読み出しを実行する。従って、メモリセルに対する一対一の冗長セルの置き換えが可能になると共に、ＳＲＡＭの使用によって信頼性のある冗長処理が可能になる。またＳＲＡＭ冗長セルに対して、ＤＲＡＭメモリと別個にＳＲＡＭ専用のアドレス選択回路及びデータアクセス回路を設ける必要が無いので、効率的なチップ面積の使用が可能になると共に、消費電力の増大を抑えることが出来る。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００８】
図１は、本発明による半導体記憶装置の構成を示すブロック図である。
【０００９】
図１の半導体記憶装置１０は、アドレスバッファ１１、データバッファ１２、コマンドデコーダ１３、制御信号生成ユニット１４、クロックバッファ１５、複数のコラムデコーダ１６、複数のワードデコーダ１７、複数のＤＲＡＭセル配列１８、複数のＳＲＡＭ冗長セル１９、及び複数のフューズボックス２０を含む。
【００１０】
ＤＲＡＭセル配列１８には、キャパシタをメモリ素子とする複数のセルが縦横に配置され、ワード線、コラム線、セルトランジスタ、センスアンプ等、各セルに対してデータを読み書きするためのアドレス指定やデータ増幅等のための回路や配線が設けられている。各ＤＲＡＭセル配列１８は、一纏まりのブロックとして提供され、各ＤＲＡＭセル配列１８の間には、図示されないセンスアンプ列が配置される。図１の例では、各センスアンプ列を配置する位置の一部を、ＳＲＡＭ冗長セル１９を設けるための領域としている。
【００１１】
アドレスバッファ１１は、外部からアドレス信号ＡＤＤＲを受け取り、適当なタイミングでアドレスを制御信号生成ユニット１４、コラムデコーダ１６、及びワードデコーダ１７に供給する。
【００１２】
データバッファ１２は、外部から書き込まれるデータを、図示されない経路を介してＤＲＡＭセル配列１８に適切なタイミングで供給すると共に、ＤＲＡＭセル配列１８から読み出されるデータを、適切なタイミングで外部に出力する。
【００１３】
コマンドデコーダ１３は、外部からコントロール信号／ＲＡＳ、／ＣＡＳ、／ＷＥ等を受け取り、コントロール信号で示されるコマンドをデコードして解釈し、デコード結果を制御信号生成ユニット１４に供給する。制御信号生成ユニット１４は、デコード結果に従って、コラムデコーダ１６やワードデコーダ１７等の各ユニットの動作及び動作タイミングを制御する。即ち制御信号生成ユニット１４が、制御タイミング信号を半導体記憶装置１０内の各ユニットに供給し、各ユニットが適切なタイミングで動作することによって、半導体記憶装置１０のデータ書き込み・データ読み出し動作が実現される。
【００１４】
クロックバッファ１５は、外部からクロック信号ＣＬＫを受け取り、このクロック信号を、アドレスバッファ１１、データバッファ１２、コマンドデコーダ１３等に供給する。これによって、各ユニットでのデータ取り込みタイミングや動作タイミング等が制御される。
【００１５】
ワードデコーダ１７は、アドレスバッファ１１から供給されたローアドレスをデコードし、一つのローアドレスに対応するワード線を活性化する。活性化ワード線に接続されるセルトランジスタが導通され、選択されたワードアドレスのメモリセルのデータがビット線に読み出される。
【００１６】
コラムデコーダ１６は、アドレスバッファ１１から供給されたコラムアドレスをデコードし、一つのコラムアドレスに対応するコラム線を活性化する。これによって対応するコラムトランジスタが導通され、対応するセンスアンプとデータバッファ１２との間でデータ伝送が行われる。
【００１７】
読み出し動作の場合、活性化されたワード線に接続されるメモリセルからビット線にデータが読み出され、センスアンプによってビット線のデータが増幅される。活性化されたコラム線に対応するセンスアンプから増幅されたデータが読み出され、データバッファ１２に供給される。書き込み動作の場合は、読み出し動作の場合と逆に、活性化されたコラム線で選択されるセンスアンプに、データバッファ１２からデータが供給され、活性化されたワード線に接続されるメモリセルにセンスアンプからビット線を介してデータが書き込まれる。
【００１８】
ＳＲＡＭ冗長セル１９は、後述するようにセンスアンプ列を配置する位置の一部にスペースを設け、そのスペースに構成される。ＳＲＡＭ冗長セル１９は、ＤＲＡＭセル配列１８の各セルマットに対して所定の個数が設けられ、基本的に、対応するセルマット内の欠陥メモリセルに対して、一対一に割り当てられる冗長セルとして機能する。フューズボックス２０は、内部に設定されるフューズの切断／非切断状態に応じて、欠陥セルに対するメモリアクセスをＳＲＡＭ冗長セル１９に対するメモリアクセスに切り換えるよう機能する。
【００１９】
図２は、ＤＲＡＭセル配列及びＳＲＡＭ冗長セルの配置を示す図である。
【００２０】
図２には、ＤＲＡＭセル配列１８の１つのセルマットを示す。この例のＤＲＡＭセル配列１８においては、２５６本のワード線に対応する２５６ワードが６４個のセンスアンプに対応して６４ビット分配置され、２５６×６４ビット構成となっている。ＤＲＡＭセル配列１８の上下には、複数のセンスアンプからなるセンスアンプ列２１が配置される。この例では、１つのセンスアンプ列２１は、１６個のセンスアンプを含み、１６ビットのデータに対する信号増幅動作を行う。
【００２１】
ここでＤＲＡＭセル配列１８は、図１に示されるように、上下方向に隣接して設けられる。図２は、このＤＲＡＭセル配列１８の１つのセルマットを示し、センスアンプ列２１は、隣接するＤＲＡＭセル配列１８の間に設けられることになる。
【００２２】
図２に示されるように、隣接するＤＲＡＭセル配列１８の間でセンスアンプ列２１が配置されるチップ領域の一部を、ＳＲＡＭ冗長セル１９用の領域として使用する。この領域に設けられるＳＲＡＭ冗長セル１９は、ＤＲＡＭセル配列１８に欠陥セル２２が存在すると、この欠陥セル２２に対する冗長セルとして機能する。図２の例では、各ＳＲＡＭ冗長セル１９は２ビットのＳＲＡＭセルを含む。図示される４つのＳＲＡＭ冗長セル１９のうちで、内側に設けられる２つのＳＲＡＭ冗長セル１９が、図示されるＤＲＡＭセル配列１８の冗長を行う。外側に設けられる２つのＳＲＡＭ冗長セル１９は、隣接する図示されないＤＲＡＭセル配列１８の冗長を行う。
【００２３】
データを４ビット単位で読み出す構成であるとすると、欠陥セル２２を含む４ビットのメモリセルが、それぞれが２ビットである２つのＳＲＡＭ冗長セル１９に冗長される。このようにして、図２の例では、図示される１つのＤＲＡＭセル配列１８に対して、一箇所の欠陥に対する冗長処理が可能になる。
【００２４】
図３は、ＳＲＡＭ冗長セル１９周辺の回路構成を示す回路図である。
【００２５】
図３では、説明の都合上、ＳＲＡＭ冗長セル１９を１９−１乃至１９−４として示している。ＳＲＡＭ冗長セル１９−１及びＳＲＡＭ冗長セル１９−２は、図３に示されるＤＲＡＭセル配列１８を冗長するためのものである。ＳＲＡＭ冗長セル１９−３は、図示されるＤＲＡＭセル配列１８の図面上方向に隣接するＤＲＡＭセル配列を冗長し、ＳＲＡＭ冗長セル１９−４は、図示されるＤＲＡＭセル配列１８の図面下方向に隣接するＤＲＡＭセル配列を冗長する。
【００２６】
各ＳＲＡＭ冗長セル１９−１乃至１９−４は、２つのインバータ３２及び３３からなるラッチを２つ含み、２ビットのデータを格納する。
【００２７】
ＤＲＡＭセル配列１８のメモリセルのデータは、データ読み出し時に選択的に活性化されるワード線によってワード選択される。選択されたワード線のデータは、ビット線を介してセンスアンプ３１に供給され増幅される。ここでセンスアンプ３１は、１６個が一纏まりとして、図２に示されるセンスアンプ列２１を形成する。
【００２８】
図４は、ＤＲＡＭセル配列とセンスアンプ及びＳＲＡＭ冗長セルとの関係を示す図である。
【００２９】
図４には、説明の便宜上一本のワード線４１だけが示してある。データ読み出し時にワード線４１が選択されると、ワード線４１に対応するメモリセルからデータが読み出される。読み出されたデータは、ビット線ＢＬ及び／ＢＬを介して、対応するセンスアンプ３１に供給される。センスアンプ３１は、ビット線ＢＬ及び／ＢＬの電位差が大きくなる方向に、ビット線ＢＬ及び／ＢＬに現れたデータを増幅する。図４に示されるように、ビット線ＢＬ及び／ＢＬの対は、ＤＲＡＭセル配列１８の図面上方向のセンスアンプ３１と図面下方向のセンスアンプ３１とに交互に接続される。
【００３０】
選択ワード線４１に対応するメモリセルに欠陥がある場合、図４に点線枠及び太矢印で示されるように、例えば４ビット分のデータが、ＳＲＡＭ冗長セル１９−１及び１９−２で冗長される。
【００３１】
図３を再び参照して、データ読み出し動作に関して説明する。
【００３２】
上記のようにして、ＤＲＡＭセル配列１８のメモリセルのデータがセンスアンプ３１に格納されると、図１のコラムデコーダ１６によってコラムアドレスに対応するコラム線が活性化される。例えば、図３に示されるコラム線ＣＡｉが活性化されると、コラム線ＣＡｉがゲートに接続されるＮＭＯＳトランジスタ３５が導通され、対応するセンスアンプ３１のデータがＩ／ＯバスＩ／Ｏ０乃至Ｉ／Ｏ３に供給される。このＩ／ＯバスＩ／Ｏ０乃至Ｉ／Ｏ３のデータは、アンプなどを介して図１のデータバッファ１２に供給され、半導体記憶装置１０の外部に出力される。このように図３の例では、１つのコラムアドレスに対して、４ビットのデータが読み出される。
【００３３】
選択されたワードに欠陥セルが存在する場合、この欠陥セルを含む４ビットのデータが、ＳＲＡＭ冗長セル１９−１及び１９−２によって冗長される。具体的には、欠陥セルのアドレス情報を図１のフューズボックス２０が保持している。欠陥セルのアドレス（ローアドレス及びコラムアドレス）が選択されると、そのコラムアドレスに対応するコラム線を選択活性化するのではなく、対応する冗長コラム線ＲＣＡｊが選択活性化されるように動作する。結果として、冗長コラム線ＲＣＡｊがゲートに接続されるＮＭＯＳトランジスタ３５が導通される。また選択されるローアドレスに基づいて、対応するＤＲＡＭセル配列１８のブロックを指定するブロック信号が選択活性化される。図３の構成では、図示されるＤＲＡＭセル配列１８に対応して、ブロック信号ＢＬＢが選択される。このブロック信号ＢＬＢをゲート入力とするＮＭＯＳトランジスタ３６が導通し、ＳＲＡＭ冗長セル１９−１及び１９−２のデータが、Ｉ／ＯバスＩ／Ｏ０乃至Ｉ／Ｏ３に供給される。このＩ／ＯバスＩ／Ｏ０乃至Ｉ／Ｏ３のデータは、アンプなどを介して図１のデータバッファ１２に供給され、半導体記憶装置１０の外部に出力される。
【００３４】
なおブロック信号ＢＬＡは、図示されるＤＲＡＭセル配列１８の図面上方向に隣接するＤＲＡＭセル配列を選択する際に活性化される信号である。図面上方向に隣接するＤＲＡＭセル配列に対して冗長処理が実行される場合には、ブロック信号ＢＬＡによって、ＳＲＡＭ冗長セル１９−３のデータがＩ／ＯバスＩ／Ｏ０乃至Ｉ／Ｏ４に供給される。また同様に、ブロック信号ＢＬＣは、図示されるＤＲＡＭセル配列１８の図面下方向に隣接するＤＲＡＭセル配列を選択する際に活性化される信号である。
【００３５】
このようにして、正常セルのアドレスが指定される場合には、センスアンプ３１からデータが読み出され、欠陥セルのアドレスが指定される場合には、冗長処理によりＳＲＡＭ冗長セル１９からデータが読み出される。なおデータ書き込みの場合には、データ読み出しの場合と逆方向にデータが伝播して、指定アドレスのＤＲＡＭメモリセル或いは対応するＳＲＡＭ冗長メモリセルにデータが格納される。
【００３６】
図５は、本発明における冗長処理の制御を模式的に示した図である。
【００３７】
図５の冗長処理制御機構は、フューズＲＯＭ５１、比較回路５２、コラムアドレスバッファ５３、ブロックアドレスバッファ５４、ローアドレスバッファ５５、インバータ５６、及びＡＮＤ回路５７及び５８を含む。これらによって、冗長コラム線５９、ブロック線６０、コラム線６１、及びワード線６２を制御する。なおフューズＲＯＭ５１及び比較回路５２は、図１のフューズボックス２０に含まれる。またコラムアドレスバッファ５３、ブロックアドレスバッファ５４、及びローアドレスバッファ５５は、例えば図１のアドレスバッファ１１内部に設けられる構成でよい。
【００３８】
フューズＲＯＭ５１は、内部に設けられるフューズの切断／非切断状態に基づいて欠陥アドレスを示す情報を保持し、この情報を比較回路５２に供給する。比較回路５２は、フューズＲＯＭ５１から供給される欠陥アドレスを示す情報と、コラムアドレスバッファ５３、ブロックアドレスバッファ５４、及びローアドレスバッファ５５から供給されるアクセス対象のアドレスとを比較する。
【００３９】
欠陥アドレスとアクセス対象のアドレスとが異なる場合には、比較回路５２は、冗長判定信号ｃｏｍｏｒｚをＬＯＷとする。この場合、インバータ５６の出力はＨＩＧＨとなり、コラムアドレスバッファ５３の格納するコラムアドレスに対応したコラム線６１が選択活性化される。この時、ローアドレスバッファ５５のローアドレスとブロックアドレスバッファ５４のブロックアドレスとに基づいて、ワード線６２が選択活性化される。従って、選択活性化されたワード線６２と選択活性化されたコラム線６１とによって、指定されたアドレスに対するデータ読み出し或いはデータ書き込みが実行される。
【００４０】
欠陥アドレスとアクセス対象のアドレスとが同一の場合には、比較回路５２は、冗長判定信号ｃｏｍｏｒｚをＨＩＧＨとする。この場合、インバータ５６の出力はＬＯＷとなり、正常なメモリセルに対応するコラム線６１は選択活性化されない。また比較回路５２は、冗長コラム線選択信号ｃｏｍ０ｚ乃至ｃｏｍ７ｚのうちで、アクセス対象のアドレスに対応する選択信号を活性化する。これによって、冗長コラム線５９（ＲＣＡｊ：ｊ＝０〜７）のうちの対応する一本が選択活性化される。またこの時、ブロックアドレスバッファ５４のブロックアドレスに対応するブロック線６０が選択活性化される。従って、選択活性化された冗長コラム線５９と選択活性化されたブロック線６０（図３のブロック信号ＢＬＡ乃至ＢＬＣに対応）とによって、指定アドレスが欠陥アドレスである場合の冗長セルに対するデータ読み出し或いはデータ書き込みが実行される。
【００４１】
なおここでワード線６２は、入力アドレスが欠陥セルのアドレスであるか否かに関わらず、即ち冗長処理が実行されるか否かに関わらず、常に選択活性化される。これによって、例えばデータ読み出し時には、欠陥セルのデータがセンスアンプに読み出される。しかし冗長処理が実行される場合、このセンスアンプの欠陥セルのデータは無視されて、ＳＲＡＭ冗長セルのデータがＩ／Ｏバスを介してデータバッファに供給される。
【００４２】
図６は、フューズボックス及びその周辺を示す回路図である。
【００４３】
図６の構成は、１２８個のフューズボックスによって、１２８個の欠陥セルに対応できる構成を示す。１２８個のフューズボックスは、説明の便宜上、フューズボックス２０−１乃至２０−１２８として示される。各フューズボックスは同一の構成を有する。
【００４４】
フューズボックス２０−１は、冗長判定回路７１と、２０個のフューズ回路７２−１乃至７２−２０、複数のＮＡＮＤ回路７３、複数のＮＯＲ回路７４、ＮＡＮＤ回路７５、及びＮＭＯＳトランジスタ７６を含む。冗長判定回路７１は、内部フューズの切断／非切断状態に応じて、冗長処理を実行するか否かを決定する。各フューズ回路７２−１乃至７２−２０は、内部フューズの切断／非切断状態に応じて、２０ビットのアドレス情報を記憶する。このアドレス情報は、欠陥があるセルのアドレスに対応する。複数のＮＡＮＤ回路７３、複数のＮＯＲ回路７４、及びＮＡＮＤ回路７５が、図５の比較回路５２に対応し、アドレス信号ｒａ００ｚ乃至ｒａ１２ｚ及びｃａ００ｚ乃至ｃａ０６ｚで示される入力アドレスと欠陥メモリセルのアドレスとを比較する。
【００４５】
冗長判定回路７１は、ＰＭＯＳトランジスタ８１及び８２、ＮＡＮＤ回路８３及び８４、及びフューズ８５を含む。ＮＡＮＤ回路８３及び８４は、互いの出力を入力として、ラッチを形成する。信号ｃｒｓｔｘは、装置立ち上げ時にＬＯＷでその後ＨＩＧＨになる信号である。信号ｃｓｅｔｚは、装置立ち上げ時にＬＯＷで、その後、フューズの切断／非切断を検出する際にＨＩＧＨになるパルス信号である。装置立ち上げ時には、信号ｃｒｓｔｘ及び信号ｃｓｅｔｚがＬＯＷであるので、ノードＮ１及びＮ２がＬＯＷ及びＨＩＧＨとなるように、ＮＡＮＤ回路８３及び８４からなるラッチがリセットされる。その後、信号ｃｒｓｔｘがＨＩＧＨになるが、ラッチの状態は不変である。
【００４６】
フューズ８５が接続されている場合、フューズの切断／非切断を検出する為に信号ｃｓｅｔｚがＨＩＧＨになると、ＮＭＯＳトランジスタ７６が導通して、ノードＡの電位がＬＯＷに落とされる。これによって、ノードＮ１及びＮ２がＨＩＧＨ及びＬＯＷとなるように、ＮＡＮＤ回路８３及び８４からなるラッチがリセットされる。その後はｃｓｅｔｚが再びＬＯＷになり、ノードＡは再びＨＩＧＨ電位となるが、ノードＮ１及びＮ２のＨＩＧＨ及びＬＯＷ電位は維持される。この場合、アドレス比較が実行されないので、冗長処理は行われない。
【００４７】
フューズ８５が切断されている場合、信号ｃｓｅｔｚがＨＩＧＨになっても、ノードＡのＨＩＧＨ電位はそのまま変化しない。従って、ノードＮ１及びＮ２がＬＯＷ及びＨＩＧＨであるラッチの状態が維持される。この場合、アドレス比較が実行され、冗長処理が行われる。
【００４８】
このようにして冗長判定回路７１は、フューズ８５を切断するか否かに応じて、冗長処理を実行するか否かを決定する。
【００４９】
フューズ回路７２−１は、ＰＭＯＳトランジスタ９１及び９２、ＮＡＮＤ回路９３及び９４、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるトランスファーゲート９５及び９６、インバータ９７、及びフューズ９８を含む。ＮＡＮＤ回路９３及び９４は、互いの出力を入力としてラッチを形成する。フューズ回路７２−１におけるラッチ動作は、冗長判定回路７１の動作と同様である。
【００５０】
フューズ９８が接続されているときには、ノードＭ１及びＭ２がＨＩＧＨ及びＬＯＷとなるように、ラッチ状態が設定される。この場合、アドレスｒａ００ｚは、トランスファーゲート９６を介して、ＮＡＮＤ回路７３に供給される。フューズ９８が切断されているときには、ノードＭ１及びＭ２がＬＯＷ及びＨＩＧＨとなるように、ラッチ状態が設定される。この場合、アドレスｒａ００ｚの反転信号が、トランスファーゲート９５を介して、ＮＡＮＤ回路７３に供給される。
【００５１】
同様の動作が、フューズ回路７２−１乃至７２−２０の全てにおいて実行される。従って、アドレス信号ｒａ００ｚ乃至ｒａ１２ｚ及びｃａ００ｚ乃至ｃａ０６ｚの２０ビットのうちで、値が０である全てのビットに対応するフューズ回路のフューズ９８が切断され、それ以外ではフューズ９８が切断されていない場合に、全てのフューズ回路７２−１乃至７２−２０の出力がＨＩＧＨになる。
【００５２】
このとき全てのＮＡＮＤ回路７３の出力はＬＯＷになり、全てのＮＯＲ回路７４の出力はＨＩＧＨになる。従って、ＮＡＮＤ回路７５の出力はＬＯＷとなる。
【００５３】
このように、フューズ回路７２−１乃至７２−２０のフューズ９８の切断／非切断の状態が入力アドレスと一致すると、フューズボックス２０−１はＬＯＷを出力する。なおアドレス信号ｒａ００ｚ乃至ｒａ１２ｚのうちで、例えば５ビットがブロックアドレスに対応する。
【００５４】
１つのＮＯＲ回路１０２は、４つのＮＡＮＤ回路１０１からの出力を入力とする。４つのＮＡＮＤ回路１０１は、１６個のフューズボックスからの出力を入力とする。これによって、１つのＮＯＲ回路１０２は、対応する１６個のフューズボックスのうちの１つにおいてアドレス一致が検出されその出力がＬＯＷとなると、ＬＯＷを出力する。いずれのフューズボックスにおいてもアドレス一致が検出されなければ、ＮＯＲ回路１０２の出力はＨＩＧＨとなる。
【００５５】
アドレス一致に対応してＮＯＲ回路１０２から出力されるＬＯＷ信号は、３つのインバータ１０４を介して、冗長コラム線選択信号ｃｏｍ０ｚ乃至ｃｏｍ７ｚの何れかとして出力される。結果として、冗長コラム線ＲＣＡｊ（ｊ＝０〜７）のうちの対応する一本が選択活性化される。
【００５６】
またＮＯＲ回路１０２の出力は、ＮＡＮＤ回路１０３、ＮＯＲ回路１０５、及びインバータ１０６によって１つに纏められる。結果として、インバータ１０６の出力である冗長判定信号ｃｏｍｏｒｚは、冗長アドレスと入力アドレスとが一致した場合にＨＩＧＨとなる。この結果、図５で説明したように、正常なメモリセルに対応するコラム線は選択活性化されない。
【００５７】
以上の構成において、複数のＮＡＮＤ回路１０１、複数のＮＯＲ回路１０２、複数のＮＡＮＤ回路１０３、複数のインバータ１０４、ＮＯＲ回路１０５、及びインバータ１０６は、例えば図１のコラムデコーダ１６内に設けられる構成としてよい。
【００５８】
なお冗長コラム線選択信号ｃｏｍ０ｚ乃至ｃｏｍ７ｚの１つが、図２に示される２５６×６４のＤＲＡＭセル配列１８に対応する。詳しくは、２５６×６４のＤＲＡＭセル配列１８に対応して一本の冗長コラム線ＲＣＡｊが設けられ、この一本の冗長コラム線ＲＣＡｊで、コラム線の延長方向（図面上下方向）に並べられた複数のＤＲＡＭセル配列１８を選択する。更に、このコラム線の延長方向に並べられた複数のＤＲＡＭセル配列１８のうちの１つを、前述の図３で説明したようにブロック信号で選択する。
【００５９】
以上のようにして、本発明では、ローアドレス、ブロックアドレス、及びコラムアドレスを含むアドレス信号の全ビットを、冗長アドレスと比較することで、通常のコラム線の選択／非選択及び冗長コラム線の選択／非選択を決定して、冗長処理時には、選択活性化した冗長コラム線及び選択活性化したブロック線に対応するＳＲＡＭ冗長セルに対してデータ書き込み／データ読み出しを実行する。従って、メモリセルに対する一対一の冗長セルの置き換えが可能になると共に、ＳＲＡＭの使用によって信頼性のある冗長処理が可能になる。またＳＲＡＭ冗長セルに対して、ＤＲＡＭメモリと別個にＳＲＡＭ専用のアドレス選択回路及びデータアクセス回路を設ける必要が無いので、効率的なチップ面積の使用が可能になると共に、消費電力の増大を抑えることが出来る。
【００６０】
図７は、ＤＲＡＭセル配列及びＳＲＡＭ冗長セルの配置を示す図である。
【００６１】
前述の図２に示される構成では、２５６×６４のＤＲＡＭセル配列１８に対して、２ビットのＳＲＡＭ冗長セル１９を２つ割り当てている。これに対して図７の構成では、図２の構成をワード線延長方向に８個並べて、合計で２５６×５１２のＤＲＡＭセル配列１８Ａとしている。また、３２ビットのセンスアンプ及び２ビットのＳＲＡＭ冗長セルを２つ含むセンスアンプ列＆ＳＲＡＭ冗長セルユニット１１１が、上下各８個ずつで計１６個設けられる。
【００６２】
図７において点線で囲まれた部分１１２が、図２に示される構成全体に対応する。即ち、点線で囲まれた部分１１２内に含まれるＤＲＡＭセル配列１８Ａの部分が、ＤＲＡＭセル配列１８の２５６×６４の一纏まりに対応する。また、１つのセンスアンプ列＆ＳＲＡＭ冗長セルユニット１１１は、２つのセンスアンプ列２１と２つのＳＲＡＭ冗長セル１９に対応する。
【００６３】
このような構成にすると、欠陥セルを救済する自由度を高くすることが出来る。即ち、前述の図２の構成では、２５６×６４のＤＲＡＭセル配列１８に対して、４ビットの一纏まりを救済するための冗長セルしか用意されていない。従って、２５６×６４のＤＲＡＭセル配列１８において、離れた２箇所において欠陥セルが存在すると、一方の欠陥セルは救済できないことになる。これに対して図７の構成で、２５６×５１２のＤＲＡＭセル配列１８Ａにおいて、例えばＸ印で示される２箇所に欠陥セルが存在するとする。この時、２５６×６４の纏まりで考えた場合に対応するセンスアンプ列＆ＳＲＡＭ冗長セルユニット１１１のＳＲＡＭ冗長セルを一方の欠陥セルに使用してしまっても、もう一方の欠陥セルは、矢印で示すように別の２５６×６４の纏まりに対応するＳＲＡＭ冗長セルを用いて救済することが出来る。
【００６４】
このような冗長処理を行うためには、図２に示されるような２５６×６４のＤＲＡＭセル配列１８の範囲で２つの欠陥セルが検出された場合には、この欠陥セルのアドレスを、当該ＤＲＡＭセル配列１８に対応する冗長コラム線選択信号ｃｏｍｊｚではなく、異なった冗長コラム線選択信号ｃｏｍｉｚ（ｉ≠ｊ）に割り振るようにフューズボックス２０にアドレス設定を行えばよい。例えば、図６に示される１２８個のフューズボックス２０−１乃至２０−１２８のうちで、１６個の隣接するフューズボックスが同一の冗長コラム線選択信号に対応するとすれば、１番目の欠陥アドレスを指定したフューズボックスから１６個以上離れたフューズボックスに２番目の欠陥アドレスを設定するようにすればよい。同様にすることで、図７のＤＲＡＭセル配列１８Ａの範囲で、任意の８箇所の欠陥セルを冗長することが出来る。
【００６５】
図８は、ＤＲＡＭセル配列及びＳＲＡＭ冗長セルの配置の変形例を示す図である。
【００６６】
図８に示されるＤＲＡＭセル配列１８は、図２の構成と同様に、２５６本のワード線に対応する２５６ワードが６４個のセンスアンプに対応して６４ビット分配置され、２５６×６４ビット構成となっている。ＤＲＡＭセル配列１８の上下には、複数のセンスアンプからなるセンスアンプ列２１が配置される。この例では、１つのセンスアンプ列２１は、１６個のセンスアンプを含み、１６ビットのデータに対する信号増幅動作を行う。またＤＲＡＭセル配列１８の図面左側には、ＤＲＡＭセル配列１８に隣接する形でサブワードデコーダ１２０が設けられる。
【００６７】
図８に示されるように、ＳＲＡＭ冗長セル１９は、センスアンプ列２１とサブワードデコーダ１２０とのクロス領域に設けられる。即ち、センスアンプ列２１上をその延長方向（ワード線延長方向）に延びる線と、サブワードデコーダ１２０上を図面縦方向（コラム線延長方向）に延びる線とを考えたときに、それらの線が交差する領域に、ＳＲＡＭ冗長セル１９が設けられる。図２の例では、各ＳＲＡＭ冗長セル１９は２ビットのＳＲＡＭセルを含む。データを４ビット単位で読み出す構成であるとすると、欠陥セルを含む４ビットのメモリセルが、それぞれが２ビットである２つのＳＲＡＭ冗長セル１９に冗長される。このようにして、図８の例では、図示される１つのＤＲＡＭセル配列１８に対して、一箇所の欠陥に対する冗長処理が可能になる。
【００６８】
図８の例のように、センスアンプ列２１とサブワードデコーダ１２０とのクロス領域にＳＲＡＭ冗長セル１９を設ける構成としても、図２の構成と同様に効率的にチップ面積を使用することが出来る。また図８の更なる変形例として、サブワードデコーダ１２０が占める領域の一部を、ＳＲＡＭ冗長セル１９を配置するための領域として用いても良い。また或いは、図１のコラムデコーダ１６が占める領域の一部を、ＳＲＡＭ冗長セル１９を配置するための領域としてもよい。また或いは、図１のワードデコーダ１７が配置される領域の一部を、ＳＲＡＭ冗長セル１９のための領域として使用しても良い。
【００６９】
図９は、ＳＲＡＭ冗長セルをワードデコーダ領域の一部に配置した構成を示す図である。
【００７０】
ＤＲＡＭセル配列１８は、２５６本のワード線に対応する２５６ワードが５１２個のセンスアンプに対応して５１２ビット分配置され、２５６×５１２ビット構成となっている。ＤＲＡＭセル配列１８の上下には、複数のセンスアンプからなるセンスアンプ列１２１が配置される。この例では、１つのセンスアンプ列１２１は、２５６個のセンスアンプを含み、２５６ビットのデータに対する信号増幅動作を行う。またＤＲＡＭセル配列１８の図面左側には、ＤＲＡＭセル配列１８に隣接する形でワードデコーダ１７が設けられる。
【００７１】
図９の構成では、ＤＲＡＭセル配列１８に対してワード選択を行うワードデコーダ１７の領域の一部にスペースを設け、そのスペースにＳＲＡＭ冗長セル１９を配置している。ここで各ＳＲＡＭ冗長セル１９は２ビットのＳＲＡＭセルを含む。データを４ビット単位で読み出す構成であるとすると、欠陥セルを含む４ビットのメモリセルが、それぞれが２ビットである２つのＳＲＡＭ冗長セル１９に冗長される。図９の例では、ＳＲＡＭ冗長セル１９の対が８セット設けられているので、図示される２５６×５１２のＤＲＡＭセル配列１８に対して、合計８箇所の欠陥に対する冗長処理が可能になる。
【００７２】
図９の例のように、ワードデコーダ１７の領域にＳＲＡＭ冗長セル１９を設ける構成としても、効率的にチップ面積を使用することが出来る。また図９の更なる変形例として、センスアンプ列１２１とワードデコーダ１７とのクロス領域にＳＲＡＭ冗長セル１９を設ける構成としてもよい。
【００７３】
以上説明した実施例は、本発明を実現する形態の例を示すものであり、本発明を限定するものではない。本発明においては、ワードデコーダ、サブワードデコーダ、コラムデコーダ、センスアンプ列等の領域の一部をＳＲＡＭ冗長セル１９配置用の領域とするか、或いはセンスアンプ列とワードデコーダとのクロス部にＳＲＡＭ冗長セル１９を設けることが出来る。また或いは図８に示されるように、ワードストラップ部（ワード線裏打ち領域）の領域の一部をＳＲＡＭ冗長セル１９配置用の領域とするか、或いはセンスアンプ列とワードストラップ部とのクロス部にＳＲＡＭ冗長セル１９を設けることも出来る。このように本発明においては、ＤＲＡＭにおいて従来から存在する構成要素であるデコーダやセンスアンプ等の領域を効率的に使用して、ＤＲＡＭセル配列の各ブロックの周辺領域にＳＲＡＭ冗長セル１９を配置する。
【００７４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００７５】
なお本発明は、以下の内容を含むものである。
（付記１）外部に対してデータを入出力するデータバッファと、
複数のブロックからなるＤＲＡＭセル配列と、
該ＤＲＡＭセル配列の各ブロックに対してブロック周辺部に配置されるＳＲＡＭ冗長セルと、
該ＤＲＡＭセル配列の欠陥メモリセルのアドレスを記憶するフューズ回路と、
入力アドレスと該フューズ回路が記憶するアドレスとを比較する比較回路と、
該比較回路がアドレス一致を検出すると該ＳＲＡＭ冗長セルを該データバッファに接続するＩ／Ｏバス
を含むことを特徴とする半導体記憶装置。
（付記２）該ＤＲＡＭセル配列の各ブロックに対して設けられるセンスアンプ列を更に含み、該ＳＲＡＭ冗長セルは該センスアンプ列の領域の一部に配置されることを特徴とする付記１記載の半導体記憶装置。
（付記３）該ＤＲＡＭセル配列の各ブロックに対して設けられるサブワードデコーダを更に含み、該ＳＲＡＭ冗長セルは該サブワードデコーダの領域の一部に配置されることを特徴とする付記１記載の半導体記憶装置。
（付記４）該ＤＲＡＭセル配列の各ブロックに対して設けられるセンスアンプ列及びサブワードデコーダを更に含み、該ＳＲＡＭ冗長セルは該センスアンプ列と該サブワードデコーダとの交差部に配置されることを特徴とする付記１記載の半導体記憶装置。
（付記５）該ＤＲＡＭセル配列の各ブロックに対して設けられるワードストラップ部を更に含み、該ＳＲＡＭ冗長セルは該ワードストラップ部の領域の一部に配置されることを特徴とする付記１記載の半導体記憶装置。
（付記６）該ＤＲＡＭセル配列の各ブロックに対して設けられるセンスアンプ列及びワードストラップ部を更に含み、該ＳＲＡＭ冗長セルは該センスアンプ列と該ワードストラップ部との交差部に配置されることを特徴とする付記１記載の半導体記憶装置。
（付記７）該ＤＲＡＭセル配列の各ブロックに対して設けられるコラムデコーダを更に含み、該ＳＲＡＭ冗長セルは該コラムデコーダの領域の一部に配置されることを特徴とする付記１記載の半導体記憶装置。
（付記８）該ＤＲＡＭセル配列の各ブロックに対して設けられるワードデコーダを更に含み、該ＳＲＡＭ冗長セルは該ワードデコーダの領域の一部に配置されることを特徴とする付記１記載の半導体記憶装置。
（付記９）該ＤＲＡＭセル配列の各ブロックに対してブロック周辺部に配置されるＳＲＡＭ冗長セルは、該ＤＲＡＭセル配列の単一の欠陥箇所を冗長する容量であることを特徴とする付記１記載の半導体記憶装置。
（付記１０）該ＳＲＡＭ冗長セルは、該ＤＲＡＭセル配列の任意のブロックの欠陥メモリセルを冗長可能であることを特徴とする付記９記載の半導体記憶装置。
（付記１１）該フューズ回路は、該ＤＲＡＭセル配列のあるセルマットに２箇所以上欠陥箇所が存在する場合には、そのうちの少なくとも１つの欠陥箇所のアドレスを他のセルマットのＳＲＡＭ冗長セルに冗長するように設定されることを特徴とする付記１０記載の半導体記憶装置。
（付記１２）該比較回路は、該入力アドレスのローアドレス、ブロックアドレス、及びコラムアドレスの全てと該フューズ回路が記憶するアドレスとを比較することを特徴とする付記１記載の半導体記憶装置。
（付記１３）該比較回路の比較結果に関わらず該入力アドレスのローアドレスに応じてワード線を選択活性化するワードデコーダと、
該比較回路がアドレス不一致を検出すると該入力アドレスのコラムアドレスに対応するコラム線を選択活性化し、該比較回路がアドレス一致を検出すると該ＳＲＡＭ冗長セルに対応する冗長コラム線を選択活性化するコラムデコーダと、
該入力アドレスのブロックアドレスに応じて該ＳＲＡＭ冗長セルをワード方向に選択するブロック信号線
を更に含むことを特徴とする付記１２記載の半導体記憶装置。
（付記１４）該冗長コラム線で選択される該ＳＲＡＭ冗長セルのビット数は、該コラム線で選択されるデータのビット数に等しいことを特徴とする付記１３記載の半導体記憶装置。
（付記１５）該ＤＲＡＭセル配列の各ブロックに対して設けられるセンスアンプ列と、該ＤＲＡＭセル配列の各ブロックに対して設けられるワードデコーダを更に含み、該ＳＲＡＭ冗長セルは該センスアンプ列と該ワードデコーダとの交差部に配置されることを特徴とする付記１記載の半導体記憶装置。
【発明の効果】
以上のようにして、本発明では、ローアドレス、ブロックアドレス、及びコラムアドレスを含むアドレス信号の全ビットを、冗長アドレスと比較することで、通常のコラム線の選択／非選択及び冗長コラム線の選択／非選択を決定して、冗長処理時には、選択活性化した冗長コラム線及び選択活性化したブロック線に対応するＳＲＡＭ冗長セルに対してデータ書き込み／データ読み出しを実行する。従って、メモリセルに対する一対一の冗長セルの置き換えが可能になると共に、ＳＲＡＭの使用によって信頼性のある冗長処理が可能になる。またＳＲＡＭ冗長セルに対して、ＤＲＡＭメモリと別個にＳＲＡＭ専用のアドレス選択回路及びデータアクセス回路を設ける必要が無いので、効率的なチップ面積の使用が可能になると共に、消費電力の増大を抑えることが出来る。
【００７６】
また本発明においては、ＤＲＡＭにおいて従来から存在する構成要素であるデコーダやセンスアンプ等の領域を効率的に使用して、各ＤＲＡＭセル配列の各ブロックの周辺にＳＲＡＭ冗長セルを配置するようにしたので、チップ面積を効率的に使用することが可能になる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の構成を示すブロック図である。
【図２】ＤＲＡＭセル配列及びＳＲＡＭ冗長セルの配置を示す図である。
【図３】ＳＲＡＭ冗長セル周辺の回路構成を示す回路図である。
【図４】ＤＲＡＭセル配列とセンスアンプ及びＳＲＡＭ冗長セルとの関係を示す図である。
【図５】本発明における冗長処理の制御を模式的に示した図である。
【図６】フューズボックス及びその周辺を示す回路図である。
【図７】ＤＲＡＭセル配列及びＳＲＡＭ冗長セルの配置を示す図である。
【図８】ＤＲＡＭセル配列及びＳＲＡＭ冗長セルの配置の変形例を示す図である。
【図９】ＳＲＡＭ冗長セルをワードデコーダ領域の一部に配置した構成を示す図である。
【符号の説明】
１０  半導体記憶装置
１１  アドレスバッファ
１２  データバッファ
１３  コマンドデコーダ
１４  制御信号生成ユニット
１５  クロックバッファ
１６  コラムデコーダ
１７  ワードデコーダ
１８  ＤＲＡＭセル配列
１９  ＳＲＡＭ冗長セル
２０  フューズボックス
【図１】
0003892678.tif 000002
【図２】
0003892678.tif 000003
【図３】
0003892678.tif 000004
【図４】
0003892678.tif 000005
【図５】
0003892678.tif 000006
【図６】
0003892678.tif 000007
【図７】
0003892678.tif 000008
【図８】
0003892678.tif 000009
【図９】
0003892678.tif 000010