(57)【特許請求の範囲】
【請求項１】
１以上の冗長用ワード線を含む複数のワード線と、
複数のビット線対と、
前記複数のワード線の１端にそれぞれ接続され、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、
前記複数のワード線のうちの１本と前記複数のビット線対のうちの１対とにそれぞれ接続される複数のメモリセルと、
前記複数のワード線がすべて非活性状態であるときに常に活性状態となりかつ前記複数のビット線対をプリチャージするためのビット線プリチャージ制御信号と、少なくとも一本の前記ワード線に断線不良が発生しているときに活性状態となる冗長選択信号とに基づいて、ワード線制御素子制御信号を発生する発生手段と、
前記複数のワード線の他端にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数のワード線制御素子とを備え、
前記発生手段は、前記ビット線プリチャージ制御信号が活性状態であり、かつ前記冗長選択信号が活性状態であるときに、前記複数のワード線制御素子を活性状態にするためのワード線制御素子制御信号を発生することを特徴とする半導体装置。
【請求項２】
前記複数のワード線制御素子は、前記複数のメモリセルによって構成されるメモリセルアレイの周辺に配置されたダミーメモリセルが有する素子を用いて形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
１以上の冗長用ワード線を含む複数のワード線と、
複数のビット線対と、
前記複数のワード線の１端にそれぞれ接続され、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、
前記複数のワード線のうちの１本と前記複数のビット線対のうちの１対とにそれぞれ接続される複数のメモリセルと、
前記複数のワード線がすべて非活性状態であるときに常に活性状態となりかつ前記複数のビット線対をプリチャージするためのビット線プリチャージ制御信号と、少なくとも一本の前記ワード線に断線不良が発生しているときに活性状態となる冗長選択信号とに基づいて、ワード線制御素子制御信号を発生する発生手段と、
前記複数のワード線の他端にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数の第１のワード線制御素子と、
前記複数のワード線の両端以外の箇所にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数の第２のワード線制御素子とを備え、
前記発生手段は、前記ビット線プリチャージ制御信号が活性状態であり、かつ前記冗長選択信号が活性状態であるときに、前記第１及び第２のワード線制御素子を活性状態にするためのワード線制御素子制御信号を発生することを特徴とする半導体装置。
【請求項４】
前記複数の第１のワード線制御素子と前記複数の第２のワード線制御素子とは、前記複数のメモリセルによって構成されるメモリセルアレイの周辺に配置されたダミーメモリセルが有する素子を用いて形成されていることを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、冗長救済回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、スタティックランダムアクセスメモリ（ＳＲＡＭ）やダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置は、製品の歩留まりを向上させるため、正規のメモリセルアレイ以外にあらかじめ予備のメモリセルアレイを搭載している。半導体記憶装置の検査工程において正規のメモリセルアレイ中に欠陥のあるメモリセルが存在すると判定した場合、その欠陥箇所を予備のメモリセルに置換してその半導体記憶装置を良品として完成させる、いわゆる冗長救済が行われる。
【０００３】
以下、従来の半導体記憶装置の技術について説明する。
図７に、従来の半導体記憶装置（ＳＲＡＭ）の構成図を示す。図７の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線ＷＬ１、ＷＬ２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１、／ＢＬ１及びＢＬ２、／ＢＬ２、ビット線プリチャージ制御信号線ＰＣＧＬを有する。
尚、ＷＬＣＧ１〜３はワード線制御信号、ＰＣＧはビット線プリチャージ制御信号を示し、Ａはワード線に断線が発生していることを示している。
【０００４】
ワード線ドライバ２はワード線ＷＬ１〜２に接続するバッファであって、入力するワード線制御信号ＷＬＣＧ１〜２をワード線ＷＬ１〜２を通じて各メモリセル１に伝送する。
冗長用ワード線ドライバ３は冗長用ワード線ＲＷＬに接続するバッファであって、ワード線ＷＬ１〜２等に欠陥がある場合に、入力するワード線制御信号ＷＬＣＧ３を冗長用ワード線ＲＷＬを通じて各メモリセル１に伝送する。
ビット線プリチャージ制御信号線ドライバ４はビット線プリチャージ制御信号線ＰＣＧＬに接続するバッファであって、入力するビット線プリチャージ制御信号ＰＣＧをビット線プリチャージ制御信号線ＰＣＧＬに出力し、ビット線プリチャージ回路５を活性化又は非活性化する。
各メモリセル１は、ワード線（冗長用ワード線を含む。）の１つとビット線対の１つとに接続している。
【０００５】
図８はメモリセル１の具体的構成を示した回路図である。図８において、Ｑ１とＱ２はアクセストランジスタ、Ｑ３とＱ４はドライブトランジスタ、Ｑ５とＱ６はロードトランジスタ、ＷＬはワード線、ＢＬ、／ＢＬはビット線対、ＶＤＤは電源端子である。
アクセストランジスタＱ１とＱ２のゲート端子はワード線ＷＬ又は冗長用ワード線ＲＷＬに接続し、ドレイン端子はビット線対ＢＬ、／ＢＬにそれぞれ接続している。
また、ドライブトランジスタＱ３とロードトランジスタＱ５で第１のインバータ、ドライブトランジスタＱ４とロードトランジスタＱ６とで第２のインバータを構成する。
第１のインバータの出力端子が第２のインバータの入力端子に接続し、第２のインバータの出力端子が第１のインバータの入力端子に接続してラッチ回路を構成している。ラッチ回路はデータの記憶保持を行う。ワード線ＷＬ又はＲＷＬ（冗長用ワード線を含む。）がＨレベルになったメモリセル１は、記憶するデータをビット線対ＢＬ、／ＢＬに出力し、又はビット線対ＢＬ、／ＢＬを通じて伝送された相補の信号（データ）を入力する。
【０００６】
図９は、ビット線プリチャージ回路５の具体的構成を示した回路図である。図９で、Ｑ７とＱ８はプリチャージトランジスタ、Ｑ９はイコライズトランジスタ、ＢＬと／ＢＬはビット線対、ＰＣＧＬはビット線プリチャージ制御信号線、ＶＤＤは電源端子である。
プリチャージトランジスタＱ７、Ｑ８、イコライズトランジスタＱ９の各ゲート端子はビット線プリチャージ制御信号線ＰＣＧＬに接続しており、ビット線プリチャージ制御信号ＰＣＧを入力する。プリチャージトランジスタＱ７とＱ８のドレイン端子はビット線対ＢＬ、／ＢＬに、ソース端子は電源端子ＶＤＤにそれぞれ接続している。また、イコライズトランジスタＱ９のソース端子とドレイン端子は、ビット線対ＢＬ、／ＢＬにそれぞれ接続している。
ビット線プリチャージ回路５はビット線プリチャージ制御信号ＰＣＧがＬレベルの時に活性化されてビット線対ＢＬ１、／ＢＬ１及びＢＬ２、／ＢＬ２をプリチャージする。ビット線プリチャージ制御信号ＰＣＧがＨレベルの時に非活性化されてハイインピーダンス状態になる。
【０００７】
以上のように構成された半導体記憶装置について、以下その動作を説明する。まず、ワード線に断線Ａが発生していない場合について説明する。
全てのワード線ドライバ２と冗長用ワード線ドライバ３とがＬレベルのワード線制御信号ＷＬＣＧ１〜３を出力する時、全てのメモリセル１がハイインピーダンス状態（データ入出力をしない状態）となる。その時、ビット線プリチャージ制御信号ＰＣＧ（ビット線プリチャージ制御信号線ドライバ４の出力信号）がＬレベルとなり、ビット線プリチャージ回路５が活性状態となる。全てのビット線対ＢＬ、／ＢＬはビット線プリチャージ回路５によってＨレベル（ＶＤＤレベル）にプリチャージされる。
【０００８】
次にビット線プリチャージ制御信号ＰＣＧがＨレベルとなると、ビット線プリチャージ回路５が非活性状態（ハイインピーダンス状態）となる。
全てのワード線ドライバ２及び冗長用ワード線ドライバ３のうち、いずれか１つのワード線ドライバ２又は３がＨレベルを出力すると、ワード線ＷＬ又はＲＷＬを通じてＨレベルを入力したメモリセル１が活性化する（データの書き込み又は読み出しを実行する。）。Ｈレベルのワード線制御信号ＷＬＣＧを入力したメモリセル１においては、アクセストランジスタＱ１及びＱ２のゲートがＯＮになり、アクセストランジスタＱ１及びＱ２にそれぞれ接続するビット線対ＢＬ、／ＢＬを介して、ラッチ回路Ｑ３〜Ｑ６に対するデータの書き込み又は読み出しが実行される。
メモリセル１に対するデータの書き込み又は読み出しが完了すれば、ワード線制御信号ＷＬＣＧはＨレベルからＬレベルに戻り、メモリセル１はハイインピーダンス状態になる。再び、ビット線プリチャージ制御信号ＰＣＧがＬレベルとなってビット線プリチャージ回路５が活性化され、ビット線対ＢＬ、／ＢＬはＨレベルにプリチャージされる。以下、上記の処理を繰り返す。
【０００９】
次に、ワード線に断線Ａが発生している場合について説明する。
図７のＡで示された部分に断線が発生したとする。ワード線ドライバ２が、断線が発生しているワード線ＷＬ１を通じてＨレベルのワード線制御信号を伝送しても、断線箇所Ａより右側のワード線ＷＬ１に接続するメモリセルにおいてデータの書き込み及び読み出しが正常に行えない。
このような場合、通常下記の方法により冗長救済を行って良品の半導体記憶装置を完成させる。断線が発生しているワード線ＷＬ１をＬレベルにし（そのワード線ＷＬ１のワード線ドライバ２の入力端子を接地し）、そのワード線ＷＬ１に接続する全てのメモリセル１をハイインピーダンス状態にする。断線が発生していなければそのワード線ＷＬ１のワード線ドライバ２に入力したワード線制御信号ＷＬＣＧを、冗長用ワード線ドライバ３に入力する。その冗長用ワード線ドライバ３が冗長用ワード線ＲＷＬを通じてメモリセル１にワード線制御信号ＷＬＣＧを伝送することにより、その冗長用ワード線ＲＷＬに接続するメモリセル１がデータの書き込み又は読み出しを実行する。断線が発生しているワード線ＷＬ１に接続するメモリセルを冗長用ワード線ＲＷＬに接続するメモリセルに置換することによって、半導体記憶装置は正常なデータの書き込み及び読み出しが出来る。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、以下に述べるような問題点がある。
図７において、断線が発生しているワード線ＷＬ１のワード線ドライバ２の入力端子を接地しても、断線箇所Ａ点より右側のワード線ＷＬ１は常にフローティング状態となっている。フローティング状態におけるワード線ＷＬ１の電位が、メモリセル１のアクセストランジスタＱ１とＱ２のゲートの閾値以上であった場合、断線箇所Ａ点より右側に接続した全てのメモリセル１は、常に活性状態（データの書き込み又は読み出しを常に実行している状態）となる。
【００１１】
断線が発生しているワード線ＷＬ１に接続するメモリセルを冗長用ワード線ＲＷＬに接続するメモリセルに置換したとしても、フローティング状態のワード線に接続したメモリセル１は、常に活性状態でメモリセルアレイ中に残存する恐れがある。断線したワード線ＷＬ１以外の、正常なワード線（図７の場合はワード線ＷＬ２又は冗長用ワード線ＲＷＬ）がＨレベルになった場合に、フローティング状態のワード線ＷＬ１に接続して常に活性状態となっているメモリセル１と、正常なワード線に接続しておりワード線制御信号に従って活性化されたメモリセル１との間で、ビット線対（図７の場合、ＢＬ２と／ＢＬ２）を介して、メモリセルデータが衝突し、正常なワード線に接続したメモリセル１のデータが破壊される可能性がある。
【００１２】
更に、ビット線プリチャージ制御信号ＰＣＧがＬレベルとなって、ビット線対がＨレベルにプリチャージされる期間では、フローティング状態となったワード線に接続したメモリセルと、ビット線プリチャージ回路との間で、貫通電流が流れてしまうという問題が生じる。上記問題は、ワード線が断線した場合についての説明であるが、冗長用ワード線が断線した場合でも同様の問題が発生する。
本発明は、前記従来の問題点を解決するものであり、ワード線の断線不良を、より確実に冗長救済可能な半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するため本発明は以下の構成を有する。請求項１記載の半導体記憶装置は、１以上の冗長用ワード線を含む複数のワード線と、複数のビット線対と、前記複数のワード線の１端にそれぞれ接続され、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、前記複数のワード線のうちの１本と前記複数のビット線対のうちの１対とにそれぞれ接続される複数のメモリセルと、前記複数のワード線がすべて非活性状態であるときに常に活性状態となりかつ前記複数のビット線対をプリチャージするためのビット線プリチャージ制御信号と、少なくとも一本の前記ワード線に断線不良が発生しているときに活性状態となる冗長選択信号とに基づいて、ワード線制御素子制御信号を発生する発生手段と、前記複数のワード線の他端にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数のワード線制御素子とを備え、前記発生手段は、前記ビット線プリチャージ制御信号が活性状態であり、かつ前記冗長選択信号が活性状態であるときに、前記複数のワード線制御素子を活性状態にするためのワード線制御素子制御信号を発生することを特徴とする。
【００１４】
請求項２記載の半導体記憶装置は、前記請求項１記載の半導体記憶装置において、前記複数のワード線制御素子は、前記複数のメモリセルによって構成されるメモリセルアレイの周辺に配置されたダミーメモリセルが有する素子を用いて形成されていることを特徴とする。
【００１６】
請求項３記載の半導体記憶装置は、１以上の冗長用ワード線を含む複数のワード線と、複数のビット線対と、前記複数のワード線の１端にそれぞれ接続され、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、前記複数のワード線のうちの１本と前記複数のビット線対のうちの１対とにそれぞれ接続される複数のメモリセルと、前記複数のワード線がすべて非活性状態であるときに常に活性状態となりかつ前記複数のビット線対をプリチャージするためのビット線プリチャージ制御信号と、少なくとも一本の前記ワード線に断線不良が発生しているときに活性状態となる冗長選択信号とに基づいて、ワード線制御素子制御信号を発生する発生手段と、前記複数のワード線の他端にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数の第１のワード線制御素子と、前記複数のワード線の両端以外の箇所にそれぞれ接続され、前記ワード線制御素子制御信号によって各々活性状態又は非活性状態にされる複数の第２のワード線制御素子とを備え、前記発生手段は、前記ビット線プリチャージ制御信号が活性状態であり、かつ前記冗長選択信号が活性状態であるときに、前記第１及び第２のワード線制御素子を活性状態にするためのワード線制御素子制御信号を発生することを特徴とする。
【００１７】
請求項４記載の半導体記憶装置は、前記請求項３記載の半導体記憶装置において、前記複数の第１のワード線制御素子と前記複数の第２のワード線制御素子とは、前記複数のメモリセルによって構成されるメモリセルアレイの周辺に配置されたダミーメモリセルが有する素子を用いて形成されていることを特徴とする。
【００１９】
以上の構成により、請求項１及び２記載の半導体記憶装置では、冗長用ワード線を含む全てのワード線の遠端（ワード線ドライバの接続端と反対の端。他端）に、ビット線プリチャージ時に活性化される制御信号によって制御されるワード線制御素子を接続する。ワード線制御素子は、ビット線対のプリチャージ期間に全てのワード線を、メモリセルが非活性状態になるレベルにする。ワード線制御素子は、ビット線対のプリチャージ期間以外の期間においては、ハイインピーダンス状態になる。これにより、断線不良が発生したワード線に接続したメモリセルと正常なワード線に接続したメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間において断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止している。半導体記憶装置におけるワード線の断線不良を確実に冗長救済できる。
【００２０】
特に、請求項１記載の半導体記憶装置では、ワード線制御素子を冗長選択信号で制御し、ワード線に断線不良が発生していない場合、ビット線プリチャージ制御反転信号の変化をなくす。これにより、ビット線プリチャージ制御反転信号の充放電電流が発生しなくなるため、半導体記憶装置の低消費電力化が可能となる。更に、請求項２記載の半導体記憶装置では、ワード線制御素子を、ダミーメモリセルを使用して構成することにより、半導体記憶装置のレイアウト面積の増加を抑制できる。好ましくは、半導体基板のパターンを変更することなくアルミ配線のみを変更して、ダミーメモリセルの素子をワード線制御素子として使用する。これによりダミーメモリセルの素子をワード線制御素子に転用することが、メモリセルアレイの形状加工に悪影響を与えない。
【００２１】
請求項３及び４記載の半導体記憶装置では、冗長用ワード線を含む全てのワード線の遠端（ワード線ドライバの接続端と反対の端。他端）と、遠端以外の箇所とに、ビット線プリチャージ時に活性化される制御信号によって制御されるワード線制御素子を接続する。これにより、複数の断線不良が発生した１本のワード線に接続したメモリセルと正常なワード線に接続したメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間において複数の断線不良が発生した１本のワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止する。半導体記憶装置における、ワード線の断線不良を冗長救済できる確率を向上させることが可能となる。
【００２２】
特に、請求項３記載の半導体記憶装置では、ワード線制御素子を冗長選択信号で制御し、ワード線に断線不良が発生していない場合、ビット線プリチャージ制御反転信号の変化をなくす。これにより、ビット線プリチャージ制御反転信号の充放電電流が発生しなくなるため、半導体記憶装置の低消費電力化が可能となる。更に、請求項４記載の半導体記憶装置では、ワード線制御素子を、ダミーメモリセルを使用して構成することにより、半導体記憶装置のレイアウト面積の増加を抑制できる。
【００２３】
【発明の実施の形態】
以下本発明の実施をするための最良の形態を具体的に示した実施例について図面とともに記載する。
【００２４】
《実施例１》
図１に本発明の実施例１の半導体記憶装置（ＳＲＡＭ）の構成図を示す。
図１の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御素子６、インバータ７、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜２及び／ＢＬ１〜２、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、／ＰＣＧはビット線プリチャージ制御反転信号を、Ａはワード線に断線が発生していることを示している。
【００２５】
ワード線ドライバ２はワード線ＷＬ１〜２の１端に接続するバッファであって、入力するワード線制御信号ＷＬＣＧ１〜２をワード線ＷＬ１〜２を通じて各メモリセル１に伝送する。
冗長用ワード線ドライバ３は冗長用ワード線ＲＷＬの１端に接続するバッファであって、入力するワード線制御信号ＷＬＣＧ３を冗長用ワード線をＲＷＬを通じて各メモリセル１に伝送する。
ビット線プリチャージ制御信号線ドライバ４は、ビット線プリチャージ制御信号線ＰＣＧＬに接続するバッファであって、入力するビット線プリチャージ制御信号ＰＣＧをビット線プリチャージ制御信号線ＰＣＧＬに出力し、ビット線プリチャージ回路５を活性化又は非活性化する。各メモリセル１は、ワード線ＷＬ及びＲＷＬ（冗長用ワード線を含む。）の１つとビット線対の１つとに接続している。インバータ７は、ビット線プリチャージ制御信号ＰＣＧを入力し、その反転信号であるビット線プリチャージ制御反転信号／ＰＣＧを各ワード線制御素子６に伝送する。
【００２６】
冗長用ワード線を含む全てのワード線ＷＬ１〜２及びＲＷＬの他端（ワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線等の１端と反対の端。遠端）に接続するワード線制御素子６（実施例においてはＦＥＴ（Field Effect Transistor））は、ビット線プリチャージ制御信号ＰＣＧがＬレベル（ビット線プリチャージ制御反転信号／ＰＣＧがＨレベル）の時、冗長用ワード線を含む全てのワード線ＷＬ１〜２及びＲＷＬをＬレベルにし、ビット線プリチャージ制御信号ＰＣＧがＨレベル（ビット線プリチャージ制御反転信号／ＰＣＧがＬレベル）の時、ハイインピーダンス状態になる。
メモリセル１の具体的回路構成を図８に示し、ビット線プリチャージ回路５の具体的回路構成を図９に示す。それらの説明は従来例と同じであるので省略する。
【００２７】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
まず、ワード線に断線が発生していない場合について説明する。
全てのワード線ドライバ２及び冗長用ワード線ドライバ３がＬレベルのワード線制御信号ＷＬＣＧ１〜３を出力する時、全てのメモリセル１がハイインピーダンス状態（データ入出力をしない状態）となる。次に、ビット線プリチャージ制御信号ＰＣＧ（ビット線プリチャージ制御信号線ドライバ４の出力信号）がＬレベルとなり、ビット線プリチャージ回路５が活性状態となる。全てのビット線対ＢＬ、／ＢＬはビット線プリチャージ回路５によってＨレベル（ＶＤＤレベル）にプリチャージされる。このとき、ビット線プリチャージ制御反転信号／ＰＣＧは、インバータ７によってＨレベルとなり、全てのワード線制御素子６はゲートがＯＮになり、冗長用ワード線を含む全てのワード線ＷＬ１〜２及びＲＷＬをＬレベルにする。このとき全てのワード線ドライバ２及び冗長用ワード線ドライバ３は同じＬレベルを出力する（２つの出力信号は競合しない。）故に、ワード線制御素子６の出力信号は、ワード線ドライバ２及び冗長用ワード線ドライバ３の出力信号と衝突しない。
【００２８】
次に、ビット線プリチャージ制御信号ＰＣＧがＨレベルになると、ビット線プリチャージ回路５が全て非活性状態（ハイインピーダンス状態）となる。全てのワード線ドライバ２及び冗長用ワード線ドライバ３のうち、いずれか１つのワード線ドライバ２又は３がＨレベルを出力すると、ワード線（冗長用ワード線を含む。）ＷＬ又はＲＷＬを通じてＨレベルを入力したメモリセル１が活性化する（データの書き込み又は読み出しを実行する。）。このとき、ビット線プリチャージ制御反転信号／ＰＣＧはＬレベルに変化しているため、冗長用ワード線を含む全てのワード線に接続したワード線制御素子６のゲートは、全てＯＦＦ（ハイインピーダンス状態）となる。それ故、ワード線制御素子６は、活性化されたメモリセル１がワード線ＷＬ又はＲＷＬ（冗長用ワード線を含む。）を通じて行うデータの書き込み又は読み出しを妨害しない。Ｈレベルのワード線制御信号ＷＬＣＧを入力したメモリセル１においては、アクセストランジスタＱ１及びＱ２のゲートがＯＮになり、アクセストランジスタＱ１及びＱ２にそれぞれ接続するビット線対ＢＬ、／ＢＬを介して、ラッチ回路Ｑ３〜Ｑ６に対するデータの書き込み又は読み出しが実行される。
【００２９】
メモリセル１に対するデータの書き込み又は読み出しが完了すれば、ワード線制御信号はＨレベルからＬレベルに戻り、メモリセル１は非活性状態（ハイインピーダンス状態）になる。再び、ビット線プリチャージ制御信号ＰＣＧがＬレベルとなってビット線プリチャージ回路５が活性化され、全てのビット線対ＢＬ、／ＢＬはＨレベル（ＶＤＤレベル）にプリチャージされる。このとき、ビット線プリチャージ制御反転信号／ＰＣＧはＨレベルとなり、全てのワード線制御素子６はゲートがＯＮになり、全てのワード線ＷＬ１〜２及び冗長用ワード線ＲＷＬをＬレベルにする。全てのワード線ドライバ２及び冗長用ワード線ドライバ３は同じＬレベルを出力する（２つの出力信号は競合しない。）故に、ワード線制御素子６は、ワード線ドライバ２及び冗長用ワード線ドライバ３によるワード線の信号レベルに影響を与えない。以下、上記の処理を繰り返す。
以上に述べたように、ワード線に断線が発生していない場合の本実施例の半導体記憶装置の動作は従来例と変わらない。
【００３０】
ワード線に断線Ａが発生している場合について説明する。
断線Ａの発生しているワード線（図１の場合ＷＬ１）は、冗長救済により、冗長用ワード線ＲＷＬに置換される。断線Ａが発生しているワード線ＷＬ１をＬレベルにし（そのワード線ＷＬ１のワード線ドライバ２の入力端子を接地し）、そのワード線ＷＬ１に接続するメモリセル１を非活性状態（ハイインピーダンス状態）にする。
全てのワード線ドライバ２及び冗長用ワード線ドライバ３がＬレベルのワード線制御信号ＷＬＣＧ１〜３を出力する時、全てのメモリセル１がハイインピーダンス状態（データ入出力をしない状態）となる。次に、ビット線プリチャージ制御信号ＰＣＧ（ビット線プリチャージ制御信号線ドライバ４の出力信号）がＬレベルとなり、ビット線プリチャージ回路５が活性状態となる。全てのビット線対ＢＬ、／ＢＬはビット線プリチャージ回路５によってＨレベル（ＶＤＤレベル）にプリチャージされる。このとき、ビット線プリチャージ制御反転信号／ＰＣＧは、インバータ７によってＨレベルとなり、全てのワード線制御素子６はゲートがＯＮになり、冗長用ワード線を含む全てのワード線ＷＬ１〜２及びＲＷＬをＬレベルにする。このとき全てのワード線ドライバ２及び冗長用ワード線ドライバ３は同じＬレベルを出力する故に、ワード線制御素子６の出力信号は、ワード線ドライバ２及び冗長用ワード線ドライバ３の出力信号と競合しない。ワード線ＷＬ１に断線Ａが発生していたとしても、ワード線制御素子６が活性状態になることで、ワード線ＷＬ１の断線箇所Ａより右側の部分もＬレベルとなり、フローティング状態にはならない。
【００３１】
次に、ビット線プリチャージ制御信号ＰＣＧがＨレベルになると、ビット線プリチャージ回路５が全て非活性状態（ハイインピーダンス状態）となる。その後、全てのワード線ドライバ２及び冗長用ワード線ドライバ３のうち、いずれか１つのワード線ドライバ２又は３がＨレベルを出力すると、ワード線ＷＬ又はＲＷＬ（冗長用ワード線を含む。）を通じてＨレベルを入力したメモリセル１が活性化する（データの書き込み又は読み出しを実行する。）。このとき、ビット線プリチャージ制御反転信号／ＰＣＧはＬレベルに変化しているため、冗長用ワード線を含む全てのワード線に接続したワード線制御素子６のゲートは、全てＯＦＦ（ハイインピーダンス状態）となる。それ故、ワード線ＷＬ１の断線箇所Ａより右側の部分は、フローティング状態となってしまう（ワード線ＷＬ１の断線箇所Ａより左側の部分はワード線ドライバ２によってＬレベルにされている。）。しかし、直前のビット線対ＢＬ、／ＢＬをＨレベルにプリチャージする期間で、ワード線ＷＬ１の断線箇所Ａより右側の部分を、ワード線制御素子６によりＬレベルにディスチャージしたため、他のいずれかのワード線がＨレベルになる期間に（ビット線プリチャージ制御信号ＰＣＧがＨレベルになる期間に）、ワード線ＷＬ１の断線箇所Ａより右側の部分が、メモリセル１のアクセストランジスタＱ１及びＱ２のゲートの閾値以上の電位まで上昇することはない。
よって、ワード線ＷＬ１に断線Ａが存在する場合でも、Ｈレベルとなる他のいずれかのワード線に接続したメモリセル１のアクセストランジスタＱ１及びＱ２のみがＯＮになり、アクセストランジスタＱ１及びＱ２にそれぞれ接続するビット線対ＢＬ、／ＢＬを介して、ラッチ回路Ｑ３〜Ｑ６に対するデータの書き込み又は読み出しが実行される（メモリセル１が活性化する。）。
【００３２】
メモリセル１に対するデータの書き込み又は読み出しが完了すれば、そのワード線制御信号はＨレベルからＬレベルに戻り、全てのメモリセル１は非活性状態（ハイインピーダンス状態）になる。再び、ビット線プリチャージ制御信号ＰＣＧがＬレベルとなってビット線プリチャージ回路５が活性化され、全てのビット線対ＢＬ、／ＢＬはＨレベル（ＶＤＤレベル）にプリチャージされる。このとき、ビット線プリチャージ制御反転信号／ＰＣＧはＨレベルとなり、全てのワード線制御素子６はゲートがＯＮになり、冗長用ワード線を含む全てのワード線ＷＬ１〜２及びＲＷＬをＬレベルにする。ワード線ＷＬ１に断線Ａが発生していたとしても、断線箇所Ａより右側のワード線ＷＬ１はワード線制御素子６によりＬレベルとなり、フローティング状態となることはない。全てのワード線ドライバ２及び冗長用ワード線ドライバ３は同じＬレベルを出力する故に、ワード線制御素子６の出力信号は、ワード線ドライバ２及び冗長用ワード線ドライバ３の出力信号と競合しない。以下、上記の処理を繰り返す。
【００３３】
ワード線の断線不良を確実に救済するために、ワード線制御素子６は冗長用ワード線を含む全てのワード線に接続し、且つワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線の１端から最も遠い箇所（ワード線等の遠端。他端）に接続される。もし、ワード線制御素子６がワード線又は冗長用ワード線の遠端に接続されていないとすれば、ワード線制御素子６の接続箇所からワード線又は冗長用ワード線の遠端までの間でワード線の断線不良が発生した場合、半導体記憶装置の救済ができなくなるからである。
【００３４】
本発明の内容を分かりやすく説明するために、図１の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御素子等で構成されているが、各素子数がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
以上のように、冗長用ワード線を含む全てのワード線の遠端（ワード線ドライバの接続端から最も遠い箇所）にビット線プリチャージ制御信号によって制御されるワード線制御素子を接続することにより、本発明の半導体記憶装置において、断線不良が発生したワード線に接続したメモリセルと正常なワード線に接続したメモリセルとの間でビット線対を介したデータの衝突が発生すること、及びビット線対がプリチャージされる期間において断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間で貫通電流が流れることを防止している。ワード線の断線不良を高い確率で冗長救済できる。
全てのワード線制御素子は共通の信号（ビット線プリチャージ制御反転信号）によって制御される故に、半導体記憶装置の配線密度が増えることはない。例えば全てのワード線及び冗長用ワード線の両端にそれぞれワード線ドライバを接続する半導体記憶装置と比較して、本発明の半導体記憶装置のアルミ配線パターン設計は容易である。
【００３５】
《実施例２》
図２は本発明の実施例２の半導体記憶装置（ＳＲＡＭ）の構成図である。
図２の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御素子６、ＮＯＲ回路８、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜２及び／ＢＬ１〜２、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、／ＰＣＧはビット線プリチャージ制御反転信号を、ＲＥＤは冗長選択信号を、Ａはワード線に断線が発生していることを示している。
【００３６】
メモリセル１の具体的回路構成を図８に示し、ビット線プリチャージ回路５の具体的回路構成を図９に示す。各ワード線制御素子６は、ワード線ドライバ２及び冗長用ワード線ドライバ３がそれぞれ接続するワード線（冗長用ワード線を含む。）の１端から最も遠い箇所（遠端）に接続されている。
本実施例の半導体記憶装置は、図１で示した実施例１の半導体記憶装置のインバータ７の部分をビット線プリチャージ制御信号ＰＣＧと、冗長選択信号ＲＥＤとで制御されるＮＯＲ回路８に置き換えた構成である。
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
【００３７】
実施例１の場合、ビット線プリチャージ制御信号ＰＣＧが変化すると、その信号の変化に伴い、ビット線プリチャージ制御反転信号／ＰＣＧも同時に変化する。しかし、全てのワード線に断線不良が発生していない場合には、ワード線制御素子６は常に非活性状態（ＯＦＦ状態）でよいため、ビット線プリチャージ制御反転信号／ＰＣＧは変化する必要はなく、常にＬレベルに固定となっていればよい。
そこで、ワード線に断線不良が発生していない場合（冗長用ワード線を使用しない場合）にはＨレベルを、ワード線に断線不良が発生している場合（冗長用ワード線を使用する場合）にはＬレベルを出力する冗長選択信号ＲＥＤと、ビット線プリチャージ制御信号ＰＣＧとを入力とするＮＯＲ回路８によって、ビット線プリチャージ制御反転信号を制御する。すなわち、ビット線プリチャージ制御信号ＰＣＧがＬレベルとなり、且つ冗長選択信号ＲＥＤがＬレベルになったときのみ、ビット線プリチャージ制御信号／ＰＣＧがＨになり、ワード線制御素子６が全て活性状態（ＯＮ状態）となり、全てのワード線がＬレベルになる。
断線不良が発生している場合、ＮＯＲ回路８は、インバータと同一の役割を担い、図２に示した本実施例の回路図は図１に示した実施例１の回路図と同一動作を行う。
ワード線に断線不良が発生していない場合は、冗長選択信号ＲＥＤはＨレベル出力であるため、ビット線プリチャージ制御反転信号／ＰＣＧはＬレベルに固定され、ワード線制御素子６は全て常に非活性状態（ＯＦＦ状態）となる。
【００３８】
また、実施例１でも説明したように、ワード線の断線不良を確実に救済するために、ワード線制御素子６は冗長用ワード線を含む全てのワード線に接続し、且つワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線等の１端から最も遠い箇所（ワード線等の遠端）に接続される。
本発明の内容を分かりやすく説明するために、図２の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御素子等で構成されているが、各素子がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
以上のように本発明の半導体記憶装置においては、ワード線に断線不良が発生していない場合に、冗長選択信号によってビット線プリチャージ制御反転信号の変化をなくしている。これにより、ビット線プリチャージ制御反転信号の充放電電流が発生しなくなり、半導体記憶装置の低消費電力化が可能となる。
【００３９】
《実施例３》
図３に本発明の実施例３の半導体記憶装置（ＳＲＡＭ）の構成図を示す。
図３の半導体記憶装置は、メモリセル１、ダミーメモリセル１ｄ、ワード線ドライバ２、冗長用ワード線ドライバ３、メモリセルアレイ９、ダミーメモリセルアレイ１０、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜２及び／ＢＬ１〜２、並びにダミービット線対ＤＢＬ１〜２及び／ＤＢＬ１〜２を有する（ビット線プリチャージ回路５等も有するが、図示していない。）。
また、図３において、メモリセル１とダミーメモリセル１ｄの具体的回路構成は、図８で示した構成と同一である。
近年の半導体記憶装置においては、プロセスの微細化に伴い、メモリセルアレイ９の形状を安定して加工するために、図３に示すように、メモリセルアレイ９の周辺にダミーメモリセルアレイ１０を配置することが一般的に行われる。通常、ダミーメモリセル１ｄはメモリセル１と同一の構成を有する。ダミーメモリセル１ｄは、メモリセルアレイ１０の周辺に配置されているだけで、メモリセル１のように、データの記憶保持には使用されず、回路動作には無関係なものである。
【００４０】
図４に実施例３の半導体記憶装置のダミーメモリセルの具体的回路図の一例を示す。本実施例の半導体記憶装置はダミーメモリセルのアクセストランジストランジスタの１つをビット線制御素子として使用することを特徴とする。
図４において、Ｑ１はアクセストランジスタ、Ｑ３とＱ４はドライブトランジスタ、Ｑ５とＱ６はロードトランジスタであって、ＷＬはワード線、ＤＢＬと／ＤＢＬはダミービット線対、ＶＤＤは電源端子を示している。
通常アクセストランジスタとして働くＱ２が、実施例３においてはワード線制御素子として使用される。
アクセストランジスタＱ２のゲート端子にはビット線プリチャージ制御反転信号／ＰＣＧが入力され、そのドレイン端子はワード線ＷＬに接続し、ソース端子は接地されている。このような構成にすることにより、ダミーメモリセル１ｄを使用してワード線制御素子６を構成できる。好ましくは、アクセストランジスタＱ２をビット線制御素子に転換することを、半導体基板のパターンを変更することなくアルミ配線の変更のみで実行する。このようにすることにより、アクセストランジスタＱ２をビット線制御素子として使用してもメモリセルアレイ９の形状加工の安定性が損なわれない。
以上のように、実施例１及び実施例２で示したワード線制御素子６を、図３のダミーメモリセル１ｄを構成するいずれか１つのトランジスタを使用することで、レイアウト面積の増加を抑制することが可能となる。
【００４１】
《実施例４》
図５に本発明の実施例４の半導体記憶装置（ＳＲＡＭ）の構成図を示す。
図５の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御素子６、インバータ７、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜４及び／ＢＬ１〜４、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、／ＰＣＧ１〜２はビット線プリチャージ制御反転信号を、Ａ及びＢは同一ワード線に複数断線が発生していることを示している。
【００４２】
メモリセル１の具体的回路構成を図８に示し、ビット線プリチャージ回路５の具体的回路構成を図９に示す。
本実施例の半導体記憶装置は、実施例１と類似の構成を有する。実施例１においては、ワード線ドライバ及び冗長用ワード線ドライバが接続するワード線の１端から最も遠い箇所（遠端）のみにワード線制御素子６が接続されていたが、本実施例においては、ワード線の両端以外の箇所（ワード線ドライバ及び冗長用ワード線ドライバが接続するワード線の１端及びその遠端以外の箇所）にも、ワード線制御素子が接続されている。
図５に示すように、複数のインバータ７はビット線プリチャージ制御信号ＰＣＧを入力して、それぞれビット線プリチャージ制御反転信号／ＰＣＧ１及び／ＰＣＧ２を出力する。各ワード線制御素子６は、ビット線プリチャージ制御反転信号／ＰＣＧ１及び／ＰＣＧ２によって制御される。各ワード線制御素子６の動作は実施例１と同一である。
【００４３】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
実施例１及び実施例２の回路構成では、同一ワード線中に１カ所のみ断線が発生した場合（図１のＡ）には対応できるが、図５に示すように、ワード線の断線が、同一ワード線中で複数箇所（ＡとＢ）に発生した場合には対応できない。つまり、図５において、ビット線プリチャージ制御反転信号／ＰＣＧ２で制御されるワード線制御素子６が接続されていなかったとすると、断線箇所ＡとＢ間のワード線がフローティング状態となってしまう。そのため、メモリセルデータの衝突が発生し、正常なワード線に接続したメモリセル１のデータが破壊されること、及びビット線対がプリチャージされる期間にメモリセルとビット線プリチャージ回路との間で貫通電流が流れることの問題が発生する恐れがある。
本実施例においては図５に示すように、冗長用ワード線を含む全てのワード線の遠端（ワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線等の１端と反対の他端）と、全てのワード線の両端以外の箇所とに、ワード線制御素子６を接続することにより上記問題を解決している。
また、本実施例では、図５に示すように、同一ワード線中に２カ所の断線が発生した場合であるが、３カ所以上の断線が発生するような場合には、ワード線制御素子６を、冗長用ワード線を含む全てのワード線の遠端と、ワード線の両端以外の複数箇所とに接続することで、より高い確率で、上記問題を解決することができる。
【００４４】
本発明の内容を分かりやすく説明するために、図５の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御素子等で構成されているが、各素子がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
以上のように本発明の半導体記憶装置においては、冗長用ワード線を含む全てのワード線の遠端と、ワード線の両端以外の１以上の箇所とに、ビット線プリチャージ制御信号によって制御されるワード線制御素子を接続することで、複数の断線不良が発生した１本のワード線に接続するメモリセルと正常なワード線に接続するメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間に複数の断線不良が発生した１本のワード線に接続するメモリセルとビット線プリチャージ回路との間で貫通電流が流れることを防止している。半導体記憶装置におけるワード線の断線不良を冗長救済できる確率を向上できる。
本実施例に実施例３の発明を組み合わせて、図３に示すダミーメモリセル１ｄを構成するいずれか１つのトランジスタ（図８のＱ１〜Ｑ６のトランジスタ）をワード線制御素子６として使用することで、半導体記憶装置のレイアウト面積の増加を抑制できる。
【００４５】
《実施例５》
図６は本発明の実施例５の半導体記憶装置（ＳＲＡＭ）の構成図を示す。
図６の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御素子６、ＮＯＲ回路８、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜４及び／ＢＬ１〜４、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、／ＰＣＧ１〜２はビット線プリチャージ制御反転信号を、Ａ及びＢは同一ワード線に複数断線が発生していることを示している。
また、メモリセル１の具体的回路構成を図８に示し、ビット線プリチャージ回路５の具体的回路構成を図９に示す。
【００４６】
本実施例の半導体記憶装置は、実施例２と同様の構成を有する。実施例２においては、ワード線制御素子６はワード線のワード線ドライバ２又は冗長用ワード線ドライバ３の接続端から最も遠い箇所（遠端）のみに接続されていたが、本実施例においては、ワード線のワード線ドライバ又は冗長用ワード線ドライバの接続端から最も遠い箇所（遠端）以外の箇所（ワード線の両端以外の箇所）にも、ワード線制御素子６を接続することを特徴とする。
図６に示される本実施例の半導体記憶装置の回路図は、図５で示した実施例４の半導体記憶装置の回路図のインバータ７を、ビット線プリチャージ制御信号ＰＣＧと、冗長選択信号ＲＥＤとで制御されるＮＯＲ回路８に置き換えた構成である。
【００４７】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
実施例４の場合、ビット線プリチャージ制御信号ＰＣＧが変化すると、その信号の変化に伴い、ビット線プリチャージ制御反転信号／ＰＣＧ１と／ＰＣＧ２も同時に変化する。しかし、ワード線に断線不良が発生していない場合には、ワード線制御素子６は常に非活性状態でよいため、ビット線プリチャージ制御反転信号／ＰＣＧ１と／ＰＣＧ２は変化する必要はなく、常にＬレベルに固定となっていればよい。
【００４８】
そこで本実施例においては、ワード線に断線不良が発生していない場合にはＨレベルを、ワード線に断線不良が発生している場合にはＬレベルを出力する冗長選択信号ＲＥＤと、ビット線プリチャージ制御信号ＰＣＧとを入力とするＮＯＲ回路８によって、ビット線プリチャージ制御反転信号を制御する。ビット線プリチャージ制御信号ＰＣＧがＬレベルとなり、且つ冗長選択信号ＲＥＤがＬレベルになったときのみ、ビット線プリチャージ制御反転信号／ＰＣＧ１、／ＰＣＧ２がＨになり、ワード線制御素子６が全て活性状態となり、全てのワード線がＬレベルになる。
断線不良が発生している場合（冗長選択信号ＲＥＤがＬレベルになる。）、ＮＯＲ回路８は、インバータと同一の役割を担い、図６に示した本実施例の回路図は図５に示した実施例４の回路図と同一動作を行う。
ワード線に断線不良が発生していない場合は、冗長選択信号ＲＥＤはＨレベル出力であるため、ビット線プリチャージ制御反転信号／ＰＣＧ１、／ＰＣＧ２はＬレベルに固定され、ワード線制御素子６は全て非活性状態（ハイインピーダンス状態）となる。
【００４９】
また、本実施例では、図６に示すように、同一ワード線中に２カ所の断線が発生した場合であるが、３カ所以上の断線が発生するような場合には、ワード線制御素子６を、冗長用ワード線を含む全てのワード線の遠端と、遠端以外の複数箇所に接続することで、より高確率で、上記問題（メモリセルのデータが衝突して破壊すること及びビット線対がプリチャージされる期間に貫通電流が流れること）を解決することが可能となる。
本発明の内容を分かりやすく説明するために、図６の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御素子等で構成されているが、各素子がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
【００５０】
以上のように本発明の半導体記憶装置においては、ワード線に断線不良が発生していない場合に、冗長選択信号を用いてビット線プリチャージ制御反転信号の変化をなくしている。これにより、ビット線プリチャージ制御反転信号の充放電電流が発生しなくなり、半導体記憶装置の低消費電力化が可能となる。
本実施例に実施例３の発明を組み合わせて、図３に示すダミーメモリセル１ｄを構成するいずれか１つのトランジスタ（図８のＱ１〜Ｑ６のトランジスタ）をワード線制御素子６として使用することで、半導体記憶装置のレイアウト面積の増加を抑制できる。
上記の実施例の半導体記憶装置はＳＲＡＭであったが、これに限られるものではなく、例えばＤＲＡＭであっても良い。
【００５１】
【発明の効果】
以上説明したように、本実施例の半導体記憶装置では、冗長用ワード線を含む全てのワード線の遠端に、ビット線プリチャージ制御信号によって制御されるワード線制御素子を接続することで、断線不良が発生したワード線に接続したメモリセルと正常なワード線に接続したメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間において断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間で貫通電流が流れることを防止している。これにより、半導体記憶装置におけるワード線の断線不良を確実に冗長救済することが可能となる。
【００５２】
本発明の半導体記憶装置では、冗長用ワード線を含む全てのワード線の遠端と、ワード線の両端以外の１以上の箇所とに、ビット線プリチャージ制御信号によって制御されるワード線制御素子を接続することで、複数の断線不良が発生した１本のワード線に接続したメモリセルと、正常なワード線に接続したメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間に複数の断線不良が発生した１本のワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止できる。これにより、半導体記憶装置におけるワード線の断線不良を冗長救済できる確率を向上させることが可能となる。
更に、ワード線制御素子を冗長選択信号で制御し、ワード線に断線不良が発生していない場合、ビット線プリチャージ制御反転信号の変化をなくす。これにより、ビット線プリチャージ制御反転信号の充放電電流が発生しなくなるため、半導体記憶装置の低消費電力化が可能となる。
更に、ワード線制御素子を、ダミーメモリセルを使用して構成することにより、半導体記憶装置のレイアウト面積の増加を抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例１の半導体記憶装置の構成図
【図２】本発明の実施例２の半導体記憶装置の構成図
【図３】本発明の実施例３の半導体記憶装置のメモリセルアレイを示す構成図
【図４】本発明の実施例３の半導体記憶装置におけるダミーメモリセルを使用してワード線制御素子を構成する具体的回路構成の一例を示す図
【図５】本発明の実施例４の半導体記憶装置の構成図
【図６】本発明の実施例５の半導体記憶装置の構成図
【図７】従来例の半導体記憶装置の構成図
【図８】メモリセルの具体的回路構成を示す図
【図９】ビット線プリチャージ回路の具体的回路構成を示す図
【符号の説明】
１  メモリセル
１ｄ  ダミーメモリセル
２  ワード線ドライバ
３  冗長用ワード線ドライバ
４  ビット線プリチャージ制御信号線ドライバ
５  ビット線プリチャージ回路
６  ワード線制御素子
７  インバータ
８  ＮＯＲ回路
９  メモリセルアレイ
１０  ダミーメモリセルアレイ
Ｑ１、Ｑ２  アクセストランジスタ
Ｑ３、Ｑ４  ドライブトランジスタ
Ｑ５、Ｑ６  ロードトランジスタ
Ｑ７、Ｑ８  プリチャージトランジスタ
Ｑ９  イコライズトランジスタ
ＷＬ、ＷＬ１〜２  ワード線
ＲＷＬ 冗長用ワード線
ＢＬ、ＢＬ１〜４、／ＢＬ、／ＢＬ１〜４  ビット線対
ＤＢＬ１〜２、／ＤＢＬ１〜２  ダミービット線対
ＰＣＧ  ビット線プリチャージ制御信号
／ＰＣＧ、／ＰＣＧ１〜２  ビット線プリチャージ制御反転信号
ＲＥＤ  冗長選択信号
Ａ、Ｂ  ワード線の断線箇所
ＶＤＤ  電源端子
【図１】
0003911440.tif 000002
【図２】
0003911440.tif 000003
【図３】
0003911440.tif 000004
【図４】
0003911440.tif 000005
【図５】
0003911440.tif 000006
【図６】
0003911440.tif 000007
【図７】
0003911440.tif 000008
【図８】
0003911440.tif 000009
【図９】
0003911440.tif 000010