(57)【特許請求の範囲】
【請求項１】
マザーボード上に複数の集積回路装置が搭載される集積回路装置モジュールにおいて、
前記複数の集積回路が複数の群に分けられ、
前記マザーボードに設けられ、共通の分岐ノードからそれぞれの先端部まで延びて、前記集積回路装置の群それぞれに対して共通の信号を供給する複数の分岐信号線を有し、
前記複数の分岐信号線は、前記分岐ノードから先端部まで第１の距離を有する第１の分岐信号線と、前記分岐ノードから先端部まで前記第１の距離よりも短い第２の分岐信号線とを有し、前記第１の分岐信号線の単位長当たりのインダクタンスが前記第２の分岐信号線の単位長当たりのインダクタンスよりも小さいことを特徴とする集積回路装置モジュール。
【請求項２】
請求項１において、
前記第１の分岐信号線の線幅が、前記第２の分岐信号線の線幅よりも太いことを特徴とする集積回路装置モジュール。
【請求項３】
請求項１において、
前記マザーボードは、前記分岐信号線に絶縁膜を介して対向する位置に形成された電源配線層を有し、前記第１の分岐信号線の対向する該電源配線層の単位長さ当たりの対向面積が、前記第２の分岐信号線の対向面積よりも大きいことを特徴とする集積回路装置モジュール。
【請求項４】
請求項１において、
前記マザーボードは、前記分岐信号線に絶縁膜を介して対向する位置に形成された電源配線層を有し、前記第２の分岐信号線に対向する領域において、前記電源配線層が除去されていることを特徴とする集積回路装置モジュール。
【請求項５】
請求項１において、
前記第２の分岐信号線の少なくとも一部がニッケル又はそれ以外の強磁性体物質を含む材料を有することを特徴とする集積回路装置モジュール
【請求項６】
請求項１〜５において、
前記マザーボードは、更に前記共通の信号を出力するドライブデバイスを搭載し、前記ドライブデバイスが前記共通のノードに前記共通の信号を出力することを特徴とする集積回路装置モジュール。
【請求項７】
マザーボード上に複数の集積回路装置が搭載される集積回路装置モジュールにおいて、
前記複数の集積回路が複数の群に分けられ、
前記マザーボードに設けられ、共通の分岐ノードからそれぞれの先端部まで延びて、集積回路装置の群それぞれに対して共通の信号を供給する複数の分岐信号線を有し、
前記複数の分岐信号線は、前記分岐ノードから先端部まで第１の距離を有する第１の分岐信号線と、前記分岐ノードから先端部まで前記第１の距離よりも短い第２の分岐信号線とを有し、前記第１及び第２の分岐信号線の先端部が接続されて信号線ループを構成してなることを特徴とする集積回路装置モジュール。
【請求項８】
請求項７において、
前記信号線ループを複数有し、それら複数の信号線ループの長さがほぼ同じであることを特徴とする集積回路装置モジュール。
【請求項９】
請求項７または８において、
前記マザーボードは、更に前記信号を出力するドライブデバイスを搭載し、前記ドライブデバイスが前記共通のノードに前記信号を出力することを特徴とする集積回路装置モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ等の複数の集積回路装置を搭載した集積回路装置モジュールに関し、特に複数の集積回路装置に並列に信号を供給する信号線上のリンギングを防止する新規な構成に関する。
【０００２】
【従来の技術】
半導体メモリモジュール等、複数の集積回路装置を１枚の基板上に搭載してより大規模なモジュール構成にして、マザーボード上に搭載されることがしばしば行われる。かかる集積回路モジュールは、搭載されている複数の集積回路装置に対して、例えば、アドレス信号や、コントロール信号や、クロック等の共通信号が、基板上に形成され分岐された信号線を介して供給される。
【０００３】
図１は、その一例である半導体メモリモジュールの平面図と一部信号線を示す図である。マザーボード１０の表面に、ドライバデバイス１２と９つの半導体メモリデバイス１４〜３０が搭載されている。また、図示しないが、マザーボード１０の裏面に、同様に９個の半導体メモリデバイスが搭載されている。そして、マザーボード１０の外部端子３２が、メインのマザーボードのコネクタに接続される。
【０００４】
メモリデバイス１４〜３０に対して、例えばアドレス信号が、ドライバ１２の出力端子Ｎ１から共通信号線３６及び分岐ノードＮ３で表面側の分岐信号線３８，４０と裏面側の分岐信号線４２，４４を介して、４つの群に分けられた合計１８個のメモリデバイスに供給される。出力端子Ｎ１と共通信号線３６の一端Ｎ２との間に、ダンピング抵抗Ｒ１が接続される。また、ノードＮ３から４方向に分岐した分岐信号線３８，４０．４２．４４には、メモリデバイスそれぞれの対応する入力端子が接続される。
【０００５】
図１の例では、マザーボード１０の長手方向に、複数のメモリデバイス等の集積回路装置１４〜３０が搭載されている。また、マザーボード１０の裏面には、それらと同様の位置関係に、別の９個の集積回路装置が搭載されている。従って、ドライバ装置１２を長手方向の中央部に搭載し、そこからの供給信号を、長手方向の中央部に配置した供給信号線３６及び分岐ノードＮ３から、上下の長手方向に配した分岐信号線３８，４０，４２，４４に与えている。こうすることにより、できるだけ全てのメモリデバイスに対して、供給信号をシンメトリに供給できるようにする。
【０００６】
上記のダンピング抵抗Ｒ１は、分岐信号線３８〜４４の先端Ｎ４，Ｎ５，Ｎ６，Ｎ７での伝搬信号の反射信号を考慮して設けられる。即ち、ドライバ１２の出力端子Ｎ１でのフルスイングの供給信号の振幅を、ダンピング抵抗Ｒ１を設けることにより半分の振幅にし、分岐信号線３８〜４４の先端部Ｎ４〜Ｎ７での反射信号の重畳により、最終的に、分岐信号線上の電位がフルスイングの電位にされる。即ち、供給信号は、出力端子Ｎ１、ノードＮ２、分岐ノードＮ３を経て、それぞれの分岐信号線３８〜４４を伝搬する。そして、それぞれの分岐信号線の先端部Ｎ４〜Ｎ７で反射し、それぞれの分岐信号線を経由して再度ノードＮ３に戻ってくる。
【０００７】
【発明が解決しようとする課題】
しかしながら、図１から明らかな通り、必ずしも分岐信号線３８〜４４の長さは等しくない。これは、マザーボード１０上に搭載されるメモリデバイス等の集積回路装置１４〜３０の方向が同じであるため、それぞれの対応する外部端子の位置関係が、図１に示される通りマザーボードの上下で逆になるからである。その結果、マザーボード１０の表面側でいえば、ノードＮ３からそれぞれの先端部Ｎ４、Ｎ５までの距離が異なり、先端部に位置する集積回路装置に到達する信号に時間差（スキュー）が発生する。この先端部に達した供給信号は、先端部で反射して反対側の先端部Ｎ４，Ｎ５にそれぞれ伝搬する。その結果、本来の供給信号にスキューを持つ反射信号が重畳され、その位相差を持つ反射信号同士の干渉により、リンギングと呼ばれる振動波形が発生することが見いだされた。
【０００８】
図２は、図１のモジュールにおける各ノードＮ１〜Ｎ５でのシミュレーションによる信号波形を示す図である。また、図３は、図２の最初の４ｎｓｅｃの期間を時間軸に関して拡大した信号波形を示す図である。図２の信号波形に示される通り、ドライバデバイス１２の出力端子Ｎ１では、短時間で立ち上がり、短時間で立ち下がる振幅３Ｖのパルス信号である。それに対して、ノードＮ２は、ダンピング抵抗Ｒ１によりその立ち上がりの傾きが１／２になっている。
【０００９】
ノードＮ２は、ダンピング抵抗Ｒ２の存在により、出力端子Ｎ１の立ち上がりの傾きの半分の傾きで半分の振幅１．５Ｖまで立ち上がる。図１のモジュールは、供給信号の往復伝搬時間よりも立ち上がり時間のほうが短くなるように設計されているので、ノードＮ２の電位は、一端１．５Ｖで静止する。その後、先端部Ｎ４，Ｎ５からの反射信号が重畳されて、ノードＮ２の電位は更に３Ｖまで上昇する。供給信号の立ち下がりも、上記の立ち上がりと同様に、出力端子Ｎ１での３Ｖの立ち下がりに対して、ノードＮ２では、ダンピング抵抗Ｒ１により、一端１．５Ｖまで立ち下がってから、先端部Ｎ４，Ｎ５での反射信号の重畳により、０Ｖまで立ち下がる。
【００１０】
分岐ノードＮ３から先端部Ｎ４及びＮ５までの距離は、先端部Ｎ４までのほうが短いので、先端部Ｎ４での信号の立ち上がりが先行し、わずかなスキューの後に、先端部Ｎ５での信号が立ち上がる。先端部Ｎ４，Ｎ５では、即、反射信号が重畳するので、ノードＮ２の如き階段状の波形にはならず、実質的に出力端子Ｎ１と同等の傾きで立ち上がり、立ち下がる。
【００１１】
しかしながら、上記の先端部Ｎ４とＮ５の信号のスキューにより、その後に反射してきた信号との干渉により、図に示される通り、先端部Ｎ４，Ｎ５での信号にリンギングが発生する。かかるリンギングは、先端部Ｎ４，Ｎ５のメモリデバイス３０（Ｉ）と１４（Ａ）の入力信号の振動の原因となり、誤動作の原因となる。
【００１２】
上記の入力信号の振動の問題は、アドレス信号に限らず、ドライバデバイス１２から共通に供給されるコントロール信号やクロック信号の場合も同様に発生する。即ち、複数のロジックデバイスが搭載されるモジュールの場合も、共通のコントロール信号やクロック信号に振動の問題が発生する。
【００１３】
そこで、本発明の目的は、上記従来の問題点を解決し、マザーボード上の分岐配線の長さの違いに伴う、分岐配線の先端部に配置される集積回路装置の入力信号の振動をなくすことができる集積回路装置モジュールを提供することにある。
【００１４】
更に、本発明の別の目的は、分岐信号配線の先端部での反射信号どうしの干渉の問題を解決した集積回路装置モジュールを提供することにある。
【００１５】
更に、本発明の別の目的は、分岐信号配線の先端部でのスキューをなくした集積回路装置モジュールを提供することにある。
【００１６】
更に、本発明の別の目的は、分岐信号配線に発生する信号の干渉をなくした集積回路装置モジュールを提供することにある。
【００１７】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、複数の集積回路装置を並列に搭載したモジュールにおいて、マザーボード上の分岐信号線の単位長さ当たりのインダクタンスを、分岐点から先端部までの長さが長い分岐信号線では小さく、同長さが短い分岐信号線では大きくして、各分岐信号線上の分岐点と先端部間での供給信号の伝搬時間を同等にすることを特徴とする。
【００１８】
別の観点からすると、マザーボード上の長さの異なる分岐信号線に対して、分岐点から先端部までの長さが長い分岐信号線は、同長さが短い分岐信号線よりもその特性インピーダンスが小さく、その結果、各分岐信号線上の分岐点から先端部間での信号の伝搬時間を等しくすることを特徴とする。
【００１９】
より具体的には、長い分岐信号線の幅を短い分岐信号線の幅よりも大きくする。その結果、長い分岐信号線の単位長さ当たりのインダクタンスが短い分岐信号線の単位長さ当たりのインダクタンスよりも小さくなる。単純に信号線の幅を大きくすると、そのインダクタンスは小さくなるが、同時にグランド等の電源配線層に対向して形成される分岐信号線の容量も大きくなる。しかし、分岐信号線には、かかる信号線容量よりも大きい複数の集積回路装置の端子容量も接続されている。したがって、信号線容量が増大しても、端子容量も合わせた全体の容量値の増大の割合はそれほどでもない。したがって、長い分岐信号線の幅を太くすることにより、そのインダクタンスを小さくして、分岐信号線の信号の伝搬時間を短縮することができる。もちろん、短い分岐信号線の幅を細くしてもよい。
【００２０】
更に、別の方法は、短い分岐信号線に対向して設けられるグランド等の電源配線層との対向面積を、かかる短い分岐信号線では小さくした構造にする。一方、長い分岐信号線は対向面積を大きくした構造とする。より具体的な構造は、短い分岐信号線に対向する電源配線層を間欠的に除去した構成とする。一方、長い分岐信号線に対向する電源配線層は連続的に形成されれた構成とする。
【００２１】
かかる構成にすることで、短い分岐信号線における単位長さ当たりのインダクタンスが増大する。その結果、その短い分岐信号線における信号伝搬時間は長くなる。長い分岐信号線における信号伝搬遅延時間と短い分岐信号線における信号伝搬時間とを同等にすることで、反射信号による干渉を防止することができる。その結果、従来の先端部での信号の振動の問題を解決することができる。
【００２２】
更に、別の方法では、短い方の分岐信号線の一部を強磁性物質を含む材料で形成する。より具体的な例では、短い方の分岐信号線を、銅薄膜上に選択的にＮｉ等の強磁性材料をメッキした構成とする。強磁性体を付加することにより、短い方の分岐配線のインダクタンスを大きくすることができる。
【００２３】
更に、別の方法では、分岐信号線の先端部を接続する構成にする。即ち、マザーボードの表面側と裏面側に形成される分岐信号線の先端部を接続して、ループ状の形状にすることで、分岐点から分離した分岐信号線は同じ長さのループ構造となる。その結果、同じ長さのループ上の信号線を伝搬してきた信号どうしが干渉しあうことがなくなり、従来の干渉によるリンギングの問題を解決することができる。
【００２４】
本発明によれば、マザーボード上に複数の集積回路装置が搭載される集積回路装置モジュールにおいて、
前記複数の集積回路が複数の群に分けられ、
前記マザーボードに設けられ、共通の分岐ノードからそれぞれの先端部まで延びて、前記集積回路装置の群それぞれに対して共通の信号を供給する複数の分岐信号線を有し、
前記複数の分岐信号線は、前記分岐ノードから先端部まで第１の距離を有する第１の分岐信号線と、前記分岐ノードから先端部まで前記第１の距離よりも短い第２の分岐信号線とを有し、前記第１の分岐信号線の単位長当たりのインダクタンスが前記第２の分岐信号線の単位長当たりのインダクタンスよりも小さいことを特徴とする。
【００２５】
また、別の発明によれば、マザーボード上に複数の集積回路装置が搭載される集積回路装置モジュールにおいて、
前記複数の集積回路が複数の群に分けられ、
前記マザーボードに設けられ、共通の分岐ノードからそれぞれの先端部まで延びて、集積回路装置の群それぞれに対して共通の信号を供給する複数の分岐信号線を有し、
前記複数の分岐信号線は、前記分岐ノードから先端部まで第１の距離を有する第１の分岐信号線と、前記分岐ノードから先端部まで前記第１の距離よりも短い第２の分岐信号線とを有し、前記第１及び第２の分岐信号線の先端部が接続されて信号線ループを構成してなることを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２７】
図４は、本発明の第１の実施の形態例の集積回路装置のモジュールの平面図である。図１と同じ部分には同じ引用番号を付した。本実施の形態例では、モジュールのマザーボード１０の表面側に形成される分岐信号線３８，４０に対して、ノードＮ３から先端Ｎ４，Ｎ５までの距離が長い分岐信号線４０の線幅を短い分岐信号線３８よりも太くして、その単位長さ当たりのインダクタンスＬ0 を小さくする。同様に、マザーボード１０の裏面側に形成される分岐信号線４２，４４（図中破線）に対しても、ノードＮ３から先端Ｎ６，Ｎ７までの距離が長い分岐信号線４４の線幅を短い分岐信号線４２よりも太くして、その単位長さ当たりのインダクタンスＬ0 を小さくする。
【００２８】
図５は、図４のマザーボードの分岐信号線の等価回路図である。図５には、マザーボード１０の表面側の分岐信号線３８，４０が例として示される。ドライバデバイス１２の出力端子Ｎ１は、例えばトランジスタ５０，５１からなるＣＭＯＳインバータ回路によりドライブされる。出力端子Ｎ１には、ダンピング抵抗Ｒ１が直列に接続され、ノードＮ２に接続される。ノードＮ２と分岐ノードＮ３との間には、共通信号線３６が設けられ、分岐ノードＮ３から、分岐信号線３８と４０に分岐される。分岐信号線３８，４０それぞれの先端ノードがＮ４，Ｎ５である。分岐信号線３８，４０は、その信号線自体の持つインダクタンスＬ38、Ｌ40と、図示しないマザーボード１０内に形成されたシールド用のグランド配線層（電源配線層）５３との間の信号線容量Ｃ38，Ｃ40とを有する。更に、分岐信号線３８は、図４に示される通り、集積回路デバイス２４，２６，２８，３０のそれぞれの入力端子１２４，１２６，１２８，１３０に接続され、それぞれの端子容量Ｃ124 、Ｃ126 、Ｃ128 、Ｃ130 を有する。同様に、分岐信号線４０は、図４に示される通り、集積回路デバイス１４，１６，１８，２０，２２のそれぞれの入力端子１１４，１１６，１１８，１２０，１２２に接続され、それぞれの端子容量Ｃ114 、Ｃ116 、Ｃ118 、Ｃ120 、Ｃ122 を有する。
【００２９】
そこで、分岐ノードＮ３から先端ノードまでの距離が長い分岐信号線４０の信号線幅を、短い分岐信号線３８の線幅よりも太くすることにより、分岐信号線４０におけるインダクタンスＬ40を小さくすることができる。
【００３０】
図５に示される通り、信号線における伝搬時間Ｔｄは、
【００３１】
【数１】
0003957237.tif 000002
【００３２】
で示される。また、信号線における特性インピーダンスＺ0 は、
【００３３】
【数２】
0003957237.tif 000003
【００３４】
で示される。ここで、Ｌ0 は信号線のインダクタンス、Ｃ0 は信号線の容量Ｃ38、Ｃ40、Ｃｄは接続される入力端子容量（Ｃ124 ＋Ｃ126 ＋Ｃ128 ＋Ｃ130 、またはＣ114 ＋Ｃ116 ＋Ｃ118 ＋Ｃ120 ＋Ｃ122 ）である。
【００３５】
図４に示される通り、分岐信号線４０の線幅を太くすることにより、高周波の信号に対するインダクタンスＬ0 は、小さくなる。しかし、マザーボード内のグランド配線５３との間の信号線容量Ｃ0 は、逆に大きくなる。但し、上記式（１）に示される通り、信号伝搬時間Ｔｄの容量成分は、信号線容量Ｃ0 に加えて端子容量Ｃｄを有する。通常信号線容量Ｃ0 に対して端子容量Ｃｄのほうが大きな値を持つ。したがって、分岐信号線４０の線幅を太くしてそのインダクタンスＬ0 を小さくした場合、信号伝搬時間Ｔｄの容量成分の増大の割合はそれほど大きくない。したがって、上記の実施の形態例の、分岐信号線４０の線幅を太くすることにより、分岐信号線４０における分岐ノードＮ３から先端Ｎ５までの信号伝搬時間Ｔｄを短くして、分岐信号線３８と同等にすることができる。
【００３６】
図６は、分岐信号線の線幅に対する信号伝搬時間を示す図表である。この図表は、マザーボード１０のグランド配線層５３と分岐信号線との間の絶縁膜の誘電率が４．４×１０-11 Ｆ／ｍ、膜厚が０．２ｍｍで、その分岐信号線３８，４０を例えば厚み６０μｍの銅配線で構成した場合の例を示す。図表には、端子容量Ｃｄ、信号線容量Ｃ0 、インダクタンスＬ0 、特性インピーダンスＺ0 （図５中参照）、端子容量Ｃｄを考慮しない場合の信号伝搬時間Ｔｄ、端子容量Ｃｄを考慮した場合の信号伝搬時間Ｔｄｌが示される。いずれも単位長さ当たりの値である。
【００３７】
図６の図表には、分岐信号線の線幅を０．０５ｍｍ、０．１０ｍｍ、０．２０ｍｍ、０．４０ｍｍ及び０．８０ｍｍとした時の、それぞれの値が示される。図表から明らかな通り、分岐信号線幅を太くすることにより、インダクタンスＬ0 を小さくすることができ、端子容量を考慮した信号伝搬時間Ｔｄｌの値がそれぞれ小さくなることが理解される。
【００３８】
この図表の例において、長さが約５２ｍｍの分岐信号線３８の線幅は０．１０ｍｍが選択され、長さが約６１ｍｍの分岐信号線４０の線幅は０．４０ｍｍが選択される。その結果、単位長さ当たりの信号伝搬時間Ｔｄｌは、それぞれ１２．２２ｎｓ／ｍ、１０．３７ｎｓｍとなる。その結果、それぞれの分岐信号線３８，４０での信号伝搬時間は、
５２ｍｍ×１２．２２ｎｓ／ｍ＝０．６３５ｎｓ
６１ｍｍ×１０．３７ｎｓ／ｍ＝０．６３３ｎｓ
と同程度の時間となることが確認される。
【００３９】
図７は、図４の第１の実施の形態例において、上記の分岐信号線幅を採用したモジュールにおける、各ノードの信号波形図である。従来例の図２の信号波形図に対応する。また、図８は、図７の最初の立ち上がり時間の４ｎｓｅｃの期間を時間軸に関して拡大した信号波形を示す図である。
【００４０】
図７，図８を、従来例の図２，図３と対比すると明らかな通り、第１の実施の形態例では、先端ノードまでの長さが長い分岐信号線４０の線幅を太くして、そのインダクタンスＬ0 を小さくしたことで、両分岐信号線３８，４０の信号伝搬時間が同等となった。その結果、先端部のノードＮ４，Ｎ５での信号波形が、ほぼ一致して、従来例の両信号のスキューがなくなった。そして、それに伴い、両先端部でのリンギングによる振動波形もなくなっている。また、ノードＮ３，Ｎ４，Ｎ５の信号は、ほぼ同時に振幅３Ｖの半分の電圧１，５Ｖに達している。即ち、それぞれの集積回路装置１４〜３０のそれぞれの入力端子１１４〜１３０において、立ち上がり信号及び立ち下がり信号は、ほぼ同時に電圧１．５Ｖに達する。このことは、９個の集積回路装置１４〜３０に対して、ほぼ同時に入力回路の閾値電圧近傍の信号を供給することができることを意味する。
【００４１】
図８に示される通り、図２の従来例と同様に、ダンピング抵抗Ｒ１によりノードＮ２の電圧は一端１．５Ｖで止まり、反射信号により再度３．０Ｖまで上昇している。
【００４２】
［第２の実施の形態例］
図９は、第２の実施の形態例の集積回路装置のモジュールの平面図である。図９において、図１、図４と同じ部分には同じ引用番号を付した。第２の実施の形態例では、モジュールのマザーボード１０内に形成されるグランド配線層５３を、短い分岐信号線３８、４２に対向する領域をスリット状に除去した構成をとる。その結果、短い分岐信号線３８，４２に対向するグランド配線層５３の面積は、長い分岐信号線４０，４４よりも小さくなり、短い分岐信号線３８，４２における単位長さ当たりのインダクタンスＬ0 を大きくすることができる。図９中、それぞれ短い方の分岐信号線３８，４２に沿って、複数の丸が示されるのが、上記のグランド配線層をスリット状に除去した構成を示す。
【００４３】
図１０は、一般的なモジュールのマザーボード１０の断面図である。この例では、マザーボード１０は、絶縁層５２，５４の間に、グランド配線層５３が形成され、絶縁層５２の表面側に分岐信号線３８が形成され、絶縁層５４の表面側（マザーボードの裏面）に分岐信号線４４が形成される。それぞれの分岐信号線３８，４４には、集積回路装置２０，２２，２４等の端子が接続される。
【００４４】
このグランド配線層５３は、通常絶縁層５２，５４の間に全面に形成され、分岐信号線間のシールド効果を提供し、分岐信号線と共に実質的にストリップラインを構成する。その結果、高周波信号に対してインピーダンス整合された信号線構造を提供することができる。
【００４５】
図１１は、図９に示された第２の実施の形態例におけるマザーボード１０の断面図である。また、図１２は、その一部平面図である。図１１及び図１２から明らかな通り、第２の実施の形態例では、マザーボード１０内のグランド配線層５３に対して、短い分岐信号線３８、４４に対向する位置を、スリット状に除去する。図中６０で示された部分が、除去された領域である。かかる構成にすることにより、短い分岐信号線３８とグランド配線層５３との間の絶縁層５２の膜厚が実質的に厚くなったことになる。一般に、ストリップライン構造において、その絶縁膜（或いは誘電膜）の膜厚を大きくすると、そのインダクタンスＬ0 が大きくなることが知られている。また、それに伴い信号容量Ｃ0 は小さくなることが知られている。
【００４６】
従って、上記の式（１）から明らかな通り、短い分岐信号線におけるインダクタンスＬ0 の増大は、その信号伝搬時間の増大を招く。上記の第１の実施の形態例の場合と同様に、信号容量Ｃ0 は端子容量Ｃｄより小さいので、上記のグランド配線層５３のスリット構造６０により信号容量Ｃ0 が小さくなっても、インダクタンスＬ0 の増大のほうが、信号伝搬時間Ｔｄｌの増大に寄与する。その結果、短い分岐信号線３８，４２の信号伝搬時間Ｔｄｌが大きくなり、適切なスリット構造を選択することにより、分岐ノードＮ３から分岐する４つの分岐信号線を伝搬する時間は、同程度になり、反射波どうしの干渉によるリンギングは防止される。
【００４７】
図１３は、グランド配線層を一部除去した時の信号伝搬時間が遅くなることを概念的に示す図である。一般にストリップライン構造の場合、信号線３８を伝搬した信号は、対向するグランド配線５３に沿って帰還する。その場合、図９，図１２の如くグランド配線層５３を部分的に除去（領域６０）すると、その分帰還路の迂回路が必要になる。このことからも、グランド配線層５３を部分的に除去することにより、信号の伝搬時間が遅くなることが理解される。
【００４８】
［第３の実施の形態例］
第３の実施の形態例では、図１に示された様に、それぞれの分岐信号線の線幅は同等であり、また、マザーボード内のグランド配線層も特別のスリット構造は有しない。但し、短い分岐信号線３８，４２は、銅等の導電性の薄膜で形成され、更に強磁性体であるニッケルＮｉ等のメッキ層が形成される。その結果、この短い方の分岐信号線３８，４２は、強磁性体を有し、そのインダクタンスＬ0 を大きくすることができる。その結果、短い分岐信号線における単位長さ当たりの信号伝搬時間Ｔｄｌは、長い分岐信号線よりも長くなり、両分岐信号線での分岐ノードＮ３から先端部までの伝搬時間は同程度となる。
【００４９】
［第４の実施の形態例］
上記の第１〜第３の実施の形態例では、分岐信号線３８〜４４は全て先端部で開放されている構造を前提に考えた。従って、開放端での反射信号間の干渉の発生をなくす構造をそれぞれ備えた。第４の実施の形態例では、分岐信号線の先端部をそれぞれマザーボードの表面側と裏面側とで接続して、信号線ループの構成をとる。かかる信号線ループの構成をとることにより、開放端での反射信号の問題を考慮する必要はない。但し、分岐ノードＮ３から２つに分かれる信号線ループでの信号伝搬時間を同程度にして、信号線ループを伝搬して戻ってきた信号が、分岐ノードＮ３で干渉しないようにする。即ち、同じ材料で同じ構造であるならば、両信号線ループの長さを同じにすることが必要である。
【００５０】
図１４は、第４の実施の形態例のマザーボードの平面図である。図４，９と同じ部分には同じ引用番号を付している。第４の実施の形態例では、分岐ノードＮ３から下側に分岐する表面側の分岐信号線３８と裏面側の分岐信号線４４とを先端部で接続する。即ち、ノードＮ４とノードＮ７との間を接続する追加の配線７０ａとスルーホール７０ｂとを形成することにより、分岐信号線３８，４４とで、第１の信号線ループ７０を形成する。同様に、分岐ノードＮ３から上側に分岐する表面側の分岐信号線４０と裏面側の分岐信号線４２とを先端部で接続する。即ち、ノードＮ５とノードＮ６との間を接続する追加の配線７２ａとスルーホール７２ｂとを形成することにより、分岐信号線４０，４２とで、第２の信号線ループ７２を形成する。両信号線ループ７０，７２は、分岐ノードＮ３に対して対称形であり、同じ長さである。
【００５１】
図１５は、図１４の信号線の等価回路図である。図５と同じ部分には同じ引用番号を付した。図１５に示される通り、分岐ノードＮ３の左側に、分岐信号線３８，追加の信号線７０ａ及びスルーホール７０ｂと分岐信号線４４により、第１の信号線ループ７０が形成される。同様に、分岐ノードＮ３の右側に、分岐信号線４０，追加の信号線７２ａ及びスルーホール７２ｂと分岐信号線４２により、第２の信号線ループ７２が形成される。そして、両信号線ループ７０，７２は同じ特性インピーダンスであり同じ長さである。従って、分岐ノードＮ３に供給された信号は、それぞれの信号線ループ７０，７２を時計回り及び反時計回りに伝搬し、それぞれのノードＮ４〜Ｎ７を通過して、再度分岐ノードＮ３に戻る。即ち、先端ノードでの反射波の発生はない。そして、その伝搬時間は等しいので、ノードＮ３においてループを伝搬してきた信号どうしが干渉しあうことはない。その結果、ノードＮ４〜Ｎ７でのリンギングによる振動の問題は解決される。
【００５２】
【発明の効果】
以上説明した通り、本発明によれば、複数の集積回路装置をマザーボード上に並列に搭載したモジュールにおいて、それぞれの集積回路装置に共通に信号を供給する為の複数の分岐信号線での分岐点から先端部までの信号伝搬時間を同程度にしたので、先端部で反射する信号同士による干渉がなくなり、リンギングによる信号の振動を防止することができる。
【００５３】
本発明によれば、複数の集積回路装置をマザーボード上に並列に搭載したモジュールにおいて、それぞれの集積回路装置に共通に信号を供給する為の複数の分岐信号線に関し、分岐点から先端までの長さが長い分岐信号線の単位長さ当たりのインダクタンスを短い分岐信号線よりも小さくしたので、両分岐信号線の伝搬時間を同程度にして、位相ずれした反射波の干渉によるリンギングの現象をなくすことができる。
【００５４】
更に、本発明によれば、複数の集積回路装置をマザーボード上に並列に搭載したモジュールにおいて、それぞれの集積回路装置に共通に信号を供給する為の複数の分岐信号線を先端部で接続して、信号線ループ構造とした。その結果、先端部での信号の反射がなくなり、且つ信号線ループの長さを同程度にしてループを帰還してくる信号間の干渉をなくしたので、従来のリンギングによる信号の振動をなくすことができる。
【図面の簡単な説明】
【図１】半導体メモリモジュールの平面図と一部信号線を示す図である。
【図２】図１のモジュールにおける各ノードＮ１〜Ｎ５でのシミュレーションによる信号波形を示す図である。
【図３】図２の最初の４ｎｓｅｃの期間を時間軸に関して拡大した信号波形を示す図である。
【図４】第１の実施の形態例の集積回路装置のモジュールの平面図である。
【図５】図４のマザーボードの分岐信号線の等価回路図である。
【図６】分岐信号線の線幅に対する信号伝搬時間を示す図表である。
【図７】第１の実施の形態例における、各ノードの信号波形図である。
【図８】図７の最初の立ち上がり時間の４ｎｓｅｃの期間を時間軸に関して拡大した信号波形を示す図である。
【図９】第２の実施の形態例の集積回路装置のモジュールの平面図である。
【図１０】一般的なモジュールのマザーボード１０の断面図である。
【図１１】第２の実施の形態例におけるマザーボード１０の断面図である。
【図１２】第２の実施の形態例におけるマザーボード１０の一部平面図である。
【図１３】グランド配線層を一部除去した時の信号伝搬時間が遅くなることを概念的に示す図である。
【図１４】第４の実施の形態例のマザーボードの平面図である。
【図１５】図１４の信号線の等価回路図である。
【符号の説明】
１０          マザーボード
１２          ドライバデバイス
１４〜３０    集積回路装置
３８〜４４    分岐信号線
５３          電源配線層、グランド配線層
Ｎ１          出力端子
Ｎ３          分岐ノード
Ｎ４〜Ｎ７    先端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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