(57)【特許請求の範囲】
【請求項１】
複数のＤＲＡＭのモジュールと複数の不揮発性メモリのモジュールを有するシステムの前記各モジュールのメモリデバイスの区別方法において、
前記不揮発性メモリよりなるモジュールに、前記システム内部で発生されるＲＡＳ信号とＣＡＳ信号間のタイミングがＣＢＲリフレッシュタイミングであるのを検出する検出手段を設けると共に、該検出手段が前記ＣＢＲリフレッシュタイミングを検出したときに、該検出手段が前記ＣＢＲリフレッシュタイミングを再度検出するまで、出力信号をハイインピーダンス状態に維持する制御手段を設け、
ＣＢＲリフレッシュカウンタテストタイミング時、前記ＣＢＲリフレッシュタイミングを表す前記ＲＡＳ信号とＣＡＳ信号を前記各モジュールに印加し、
前記ＣＢＲリフレッシュカウンタテストタイミング時における前記各モジュールの各メモリデバイスの出力信号の状態から、前記メモリデバイスがＤＲＡＭであるのか不揮発性メモリであるのかを区別することを特徴とするメモリデバイスの区別方法。
【請求項２】
前記ＣＢＲリフレッシュタイミングは、前記ＲＡＳ信号がイネーブルされる前に前記ＣＡＳ信号がイネーブルされるタイミングである請求項１に記載のメモリデバイスの区別方法。
【請求項３】
前記出力信号の状態が、論理“ハイ”レベルまたは論理“ロウ”レベルのデータ出力状態であるときに前記メモリデバイスをＤＲＡＭ、前記出力信号の状態がハイインピーダンス状態であるときに前記メモリデバイスを不揮発性メモリ、と区別する請求項１に記載のメモリデバイスの区別方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリデバイスの区別方法に関する。
【０００２】
【従来の技術】
コンピュータシステムにおける半導体メモリデバイスは、印刷基板上に半導体メモリデバイスを多数接合して一つの単位として用いるのが一般的であり、これをメモリモジュール（Module）という。メモリモジュールは、システム内部の多数のスロットに差し込んで使用する。
【０００３】
図１は、従来のＤＲＡＭモジュール４０とこれを制御する周辺回路のブロック図であり、システム内部から発生する信号によりメモリデバイスを制御する書込バッファ１０と、ＤＲＡＭ制御器２０と、バッファ３０とが示されている。
【０００４】
以下、図１に基づいて従来のモジュール構成を説明する。
【０００５】
モジュールが接続できるスロットＡ〜Ｄには、全て同じ動作モードを有するＤＲＡＭモジュールを使用しなければならない。もし、異なる動作モードを有するＤＲＡＭモジュールを取り付けた場合、ＤＲＡＭ制御器２０はこれが区別できず、各モジュールに同じ動作信号を印加し、動作しないか、或いは動作した場合でも、それぞれのモジュールを構成するデバイスの最適の動作信号を一種にすることができなければ、システム全体の最適化が難しくなる。ＤＲＡＭ制御器２０がそれぞれのスロットに接続されたモジュールに対して確認可能なのは、それぞれのモジュールを選択してアドレスを変化させながらデータ出力の有無を判断（ＤＲＡＭの場合には、データ出力のタイミングからデータ出力の電圧レベルを感知して出力の有無を判断する）し、データからモジュール容量を確認する程度である。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、異なる動作モードを有するモジュールを感知して、それに相応する信号を印加し得るＤＲＡＭメモリデバイスの区別方法を提供することにある。
【０００７】
【課題を解決するための手段】
以上のような課題を解決する本発明のメモリデバイスの区別方法は、複数のＤＲＡＭのモジュールと複数の不揮発性メモリのモジュールを有するシステムのメモリデバイスの区別方法において、前記不揮発性メモリに、前記システム内部で発生される入力信号間のタイミングが所定のタイミングであるのを検出する検出手段を設けると共に、該検出手段が前記所定のタイミングを検出したときに出力信号が無効となるように制御し、前記所定のタイミングの入力信号を各モジュールに印加し、各メモリデバイスの出力信号の状態から、メモリデバイスがＤＲＡＭであるのか不揮発性メモリであるのかを区別することを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面を参照しつつ詳細に説明する。
【００１０】
本発明は、ＤＲＡＭとインタフェースされるフラッシュメモリ（以下、“ＤＩＦ”）に関するもので、ＤＩＦデバイスから構成されたメモリモジュールをシステムで使用する時、このＤＩＦモジュールをどのようにＤＲＡＭモジュールと区別するかを提示することにより、各モジュールに最適の信号タイミングを設定してシステムの性能を向上させるものである。まず、ＤＩＦデバイスの特性は、１９９５年４月２６日付韓国特許出願第９９７２号に出願された“ＤＲＡＭバスに直接接続可能な不揮発性半導体メモリ装置”に記載されているので、詳細な説明は省略し、本発明の説明のためにＤＩＦデバイスの特徴を説明する。
【００１１】
第１に、ＤＩＦデバイスにおけるデータ処理時、一般的に用いられるＤＲＡＭデバイスと互換性を有する。即ち、ＤＲＡＭモジュールの代わりにＤＩＦモジュールを装着した場合でも別の制御器を用いずにデータ処理が行える。第２に、ＤＩＦデバイスとＤＲＡＭとの差異は、リフレッシュ動作の必要性である。即ち、ＤＩＦデバイスは、不揮発性メモリセルを使用したフラッシュメモリデバイスなのでリフレッシュする必要がない。第３に、ＤＩＦデバイスの場合、データ書込時にＤＲＡＭにない動作モードが存在する。即ち、フラッシュデバイスには、ページ消去、ブロック消去、チップ消去及びプログラムモードが存在する。
【００１２】
ＤＲＡＭとＤＩＦは、データ読出しを同じ制御信号により実行できる。しかし、システムでＤＩＦモジュールが装着された場合には、ＤＲＡＭに必要なリフレッシュが不要になる。さらに、ＤＩＦは、データを修正及び記憶する際、ページ消去、ブロック消去、チップ消去のような動作モードが必要になる。従って、システム側からみれば、モジュールの種類を検出することによって不要な動作を省略でき、データ処理時間もそれぞれのデバイスに合うように最適化できるので、システム効率を最大にすることができる。
【００１３】
従来のＤＲＡＭから構成されたモジュールのうち、ＦＰ（Fast Page） モードのデバイスからなるモジュール（以下、“Ｆ／Ｐモジュール”）と、ＥＤＯ（Extended Data Output）モードのデバイスからなるモジュール（以下、“ＥＤＯモジュール”）との区別方法を図２を参照して説明する。
【００１４】
図２は、データ処理の制御信号によるＦ／ＰモジュールとＥＤＯモジュールのデータ出力タイミング図である。
【００１５】
従来のＤＲＡＭで用いる用語（ローアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、アドレス信号ＡＤＤＲＥＳＳ、出力イネーブル信号ＯＥ、書込みイネーブル信号Ｗ等）の説明は省略し、時間Ｔｏｆｆ及び時間ＴＤＯＨを説明する。
【００１６】
時間Ｔｏｆｆは、Ｆ／ＰモードでＣＡＳが論理“ハイ”レベルに遷移した後、データ出力がハイインピーダンス状態になるまでの時間である。時間ＴＤＯＨは、ＥＤＯモードでＣＡＳが論理“ロウ”レベルに遷移した後、次のデータ出力に変わるまでの時間である。ＤＲＡＭにおけるＦ／ＰモードとＥＤＯモードとの最も大きい差異は、ＣＡＳ信号が論理“ハイ”レベルに遷移する時、データ出力がハイインピーダンス状態になるかデータ出力をそのまま保持しているかということにある。
【００１７】
ＥＤＯモードは、次の周期によるデータが出力されるまで前のデータを保持しているので、ＣＡＳ信号によるプリチャージ時間が不要である。よって、ＥＤＯモードＤＲＡＭがＦ／ＰモードＤＲＡＭよりＣＡＳプリチャージ時間だけサイクル時間を速められる。なお、メモリスロットに装着されたモジュールが同じＤＲＡＭモジュールであるとしても、システムの立場からメモリを使用する前にＥＤＯモジュールか或いはＦ／Ｐモジュールかを予め知っていれば、選択されたモジュールに最適のタイミングで印加することにより、最大のデータ処理速度が確保できるので、システム効率を最大化できる。
【００１８】
具体的な動作は以下のようになる。
【００１９】
まず、ＲＡＳ、ＣＡＳに同期したローアドレスとカラムアドレスをデコードして、ローアドレス及びカラムアドレスに該当するメモリセルのデータをデータ出力バスに出力した後ＣＡＳを論理“ハイ”レベルに遷移させ、時間Ｔｏｆｆ以後にデータ出力バスの出力電圧レベルを調べると、ＥＤＯモジュールの場合は論理“ハイ”レベルまたは論理“ロウ”レベルの電圧値であり、Ｆ／Ｐの場合にはハイインピーダンス状態であるので、２つのデバイスが区別できる。
【００２０】
次に、同様な方法によってＤＲＡＭとインタフェースされるＤＩＦモジュールとＤＲＡＭのＥＤＯ及びＦ／Ｐモジュールとを区別する方法について説明する。
【００２１】
ＤＲＡＭとＤＩＦデバイスの最も大きい差異は、リフレッシュ動作が必要かということにある。従って、デバイスにＤＲＡＭにおけるリフレッシュタイミングを印加して、そのデータ出力を調べることによりＤＩＦモジュールとＤＲＡＭモジュールとが区別できる。ＤＲＡＭデバイスでリフレッシュ動作のために用いられるタイミングとしては、ＲＡＳ Only Refresh Timing、ＣＡＳ−Before−ＲＡＳ Refresh Timing（以下、“ＣＢＲ”）、ＣＡＳ−Before−ＲＡＳ Self Refresh Timing, Hidden Refreshなどがある。
【００２２】
図３を参照して、ＤＲＡＭのリフレッシュ動作時にデータが出力されるＣＢＲリフレッシュ（読出し）カウンタテストタイミングにより、ＤＲＡＭモジュールとＤＩＦモジュールを区別する方法について説明する。
【００２３】
ＤＩＦデバイスは不揮発性メモリセルから構成されているので、セルのリフレッシュが不要である。よって、ＤＲＡＭモジュールとＤＩＦモジュールが一つのシステム内で同じ制御信号により動作する場合、制御器がＣＢＲカウンタテストタイミングをＤＩＦデバイスに印加すると、ＤＩＦデバイスがリフレッシュ動作を認識して動作するので、消費電流が正常な読出動作時より減少する。さらに図３に示すように、データも出力されないようにすることにより、時間Ｔｒａｃ以後にＣＡＳが論理“ハイ”レベルに遷移した後、時間Ｔｏｆｆ以内にそれぞれのデバイス出力の電圧レベルを調べると、ＣＢＲカウンタテストタイミングの入力時にＤＲＡＭとＤＩＦデバイスが区別できる。
【００２４】
ＣＢＲカウンタテストタイミングの入力時のＤＲＡＭ動作は公知の技術なので詳細な説明は省略し、ただ、ＤＩＦデバイスでＣＢＲカウンタテストタイミングが印加される時に内部的にデータ出力をどのように制御するかについて説明する。
【００２５】
図４は、本発明の実施形態に係るブロック図を示す。このブロック図は、外部制御信号のＲＡＳ信号、ＣＡＳ信号及びＷ信号の印加を受けるクロック制御部５０と、ＣＢＲモード発生部６０と、読出データ経路７０と、データ出力制御部８０と、ＣＢＲモード感知部９０、データ出力バッファ１００とから構成されている。
【００２６】
ＤＩＦデバイス内の入力信号中、ＲＡＳ信号よりＣＡＳ信号が先に論理“ロウ”レベルへ遷移するタイミングを感知できるＣＢＲ感知部９０を備えることにより、ＣＢＲ感知部９０の出力を制御してＤＩＦデバイスからデータが出力されないようにできる。
【００２７】
図５はＣＢＲ感知部９０とデータ出力バッファ１００の具体的な回路を示し、図６は、図５に示した回路で用いられる制御信号のタイミング図である。
【００２８】
図５Ａに示す論理ゲートＧ１〜Ｇ１６からなるＣＢＲ感知部９０は、図６に示すように、ＲＡＳ信号によって発生するＰＩＲ信号とＣＡＳ信号によって発生するＰＩＣ信号の時間間隔を感知して、ＰＩＲ信号がＰＩＣ信号より先に遷移する正常動作モードか、或いはＰＩＣ信号がＰＩＲ信号より先に遷移するＣＢＲモードかを判断する。ＣＢＲモードの場合、時間Ｔ２区間でＣＢＲ感知出力φＣＢＲの位相が変わり、論理“ロウ”になると、論理ゲートＧ１９〜Ｇ２５、トランジスタＴ１及びＴ２、抵抗Ｒ１、及びキャパシタＣ１から構成された図５Ｂのデータ出力制御部８０のデータ出力ＤＯＵＴがハイインピーダンス状態になる。
【００２９】
このようにして、ＤＩＦデバイスは、ＤＲＡＭからリフレッシュ用のＣＢＲカウンタテストタイミングが入力されると、これを感知してＤＩＦデバイスの出力をハイインピーダンス状態にする。これにより、同じシステム内にＤＲＡＭモジュールとＤＩＦモジュールが混在している時、データ出力制御部８０へＣＢＲカウンタテストタイミングを印加してデバイスの出力を感知することにより、モジュールに装着されたデバイスを容易に区別できる。また、このようなモジュールデバイスの区別方法を用いて、ＤＲＡＭデバイスにはＤＲＡＭデバイスに最も適切なタイミングを、ＤＩＦデバイスにはＤＩＲデバイスに最も適合なタイミングを印加してシステムの性能を最大にできる。
【００３０】
図７は、本発明の他の実施形態のＤＲＡＭ及びＤＩＦデバイスの区別のためのタイミング図である。
【００３１】
ＤＲＡＭデバイスとＤＩＦデバイスを区別するために、ＤＲＡＭデバイス及びＤＩＦデバイスの特定アドレスにデータを書き込み、一定時間経過後に書き込んだデータを読み出すもので、これは、ＤＲＡＭデバイスとＤＩＦデバイスの書込み時間が異なることを利用したものである。
【００３２】
ＤＩＦデバイスのような不揮発性メモリセルを有するフラッシュメモリデバイスは、ホットキャリアまたはＦ−Ｎトンネリング（Fowler Nordheim Tunneling） 電流を用いたプログラム及び消去動作を行なわなければセルへのデータの書込みが行えないので、ＤＲＡＭデバイスより書き込みにかかる時間が数十倍〜数百倍になる。
【００３３】
従って、メモリセルにデータを書き込み（Din） 、一定時間後にＴｒａｃで書き込んだデータＤＯＵＴを読出すと、ＤＲＡＭデバイスの場合には書き込んだデータが出力されるので、システムではパスするが、ＤＩＦデバイスの場合にはＲ／Ｂが論理“ハイ”レベルになるまではデータの書込動作を行っているので、データの読出動作はフェイルになる。これはＥＤＯモードのＤＲＡＭでも同じ結果が得られる。
【００３４】
このような方法でメモリデバイスを区別して、システムの効率を最大化できるように各々のメモリデバイスに最適の信号タイミングが印加できるようにする。
【００３５】
動作モード（Operation Mode）に応じて制御器から特定制御信号を印加することにより、各モジュールに装着されたＤＲＡＭの動作モードが区別できる。しかし、新たな動作モードのデバイスによるモジュールが開発されたとき、従来方法と異なる方法にて新開発のデバイスから構成されたモジュールを区別しなければならない。
【００３６】
【発明の効果】
本発明により、同じシステム内で異なる動作モードを有するメモリモジュールを区別して、各々に相応する信号を印加してシステムの効率を極大化できる。
【図面の簡単な説明】
【図１】従来のモジュール及び制御回路のブロック図。
【図２】Ｆ／ＰモードとＥＤＯモードのタイミング図。
【図３】ＣＢＲリフレッシュカウンタテスト入力タイミング図。
【図４】本発明のデバイス区別のブロック図。
【図５】分図Ａは図４のＣＢＲ感知部の具体的回路図、分図Ｂは図４のデータ出力バッファの具体的回路図。
【図６】図５に示した回路から発生する信号のタイミング図。
【図７】本発明の他のＤＲＡＭとＤＩＦデバイスの区別のためのタイミング図。
【符号の説明】
５０  クロック制御部
６０  ＣＢＲモード発生部
７０  読出データ経路
８０  データ出力制御部
９０  ＣＢＲモード感知部
１００  データ出力バッファ
【図１】
0003957008.tif 000002
【図２】
0003957008.tif 000003
【図３】
0003957008.tif 000004
【図４】
0003957008.tif 000005
【図５】
0003957008.tif 000006
【図６】
0003957008.tif 000007
【図７】
0003957008.tif 000008