(57)【特許請求の範囲】
【請求項１】
ソレノイド用インタフェース回路であって、
（ａ）前記ソレノイドに選択的に電流を流すためのスイッチング手段と、
（ｂ）前記ソレノイドを流れる電流の量を検出し、前記電流の量を表す電流検出信号を出力する検出手段と、
（ｃ）前記電流検出信号を、前記ソレノイドを流れる電流の予め決められた量を表す基準電流信号と比較し、比較の結果を表す比較信号を出力する比較手段であって、前記電流検出信号が前記基準電流信号を超過する場合、超過した量の前記電流が前記ソレノイドを流れている過電流状態が生じており、前記電流検出信号が前記基準電流信号より小さい場合、前記電流が超過しない量で前記ソレノイドを流れている非過電流状態が生じている、前記比較手段と、
（ｄ）前記スイッチング手段を作動させて、前記過電流状態の発生の有無にかかわらず、複数の反復時間ウィンドウの各々の間で第１の予め決められた期間に亘って前記ソレノイドに電流を流す信号処理手段であって、前記反復時間ウィンドウの各々の長さが、前記第１の予め決められた期間よりも長い第２の予め決められた期間が前記各々の反復時間ウィンドウに存在し、前記第２の予め決められた期間は、前記第１の予め決められた期間以外の前記各々の反復時間ウィンドウの長さを有する、前記信号処理手段と、を有し、
前記信号処理手段が、
前記比較信号に応じて、前記過電流状態が該反復時間ウィンドウに先行する反復時間ウィンドウのいずれの時点においても生じていない場合、該反復時間ウィンドウの前記第２の予め定められた期間に亘って前記ソレノイドに電流を流すべく前記スイッチング手段を作動させるイネーブル手段と、
前記過電流状態が、該反復時間ウィンドウに対し先行する前記反復ウィンドウのいずれかの時点において生じている場合、該反復時間ウィンドウの前記第２の予め定められた期間に亘って前記ソレノイドに流れる電流を遮断するべく前記スイッチング手段を禁止するディスエーブル手段と、
前記ソレノイドのオープンコイル状態を検出する第２検出手段と、を有することを特徴とするソレノイド用インタフェース回路。
【請求項２】
前記ソレノイドのオープンコイル状態を検出するための前記第２検出手段が、予め決められた数の前記反復時間ウィンドウが発生した後に生ずる一つの前記反復時間ウィンドウの間に起こる第３の予め決められた期間の間に前記ソレノイドのオープンコイル状態を検出し、
前記第３の予め決められた期間の間にオープンコイル状態が生じていれば、前記ソレノイドに流れる電流を遮断するべく前記スイッチング手段を禁止する第２ディスエーブル手段をさらに有することを特徴とする請求項１に記載のインタフェース回路。
【請求項３】
前記第３の予め決められた期間に前記ソレノイドのオープンコイル状態を検出する前記第２検出手段が、
前記ソレノイドの一端の電圧をオープンソレノイドコイルの電圧値を表す基準ソレノイド電圧と比較する第２比較手段と、
比較の結果を表す結果信号を出力する出力手段と、を有し、
前記第２比較手段において、前記ソレノイドの一端の前記電圧が前記基準ソレノイド電圧より小さい場合、オープンコイル状態が前記ソレノイドに生じており、前記ソレノイドの一端の電圧が、前記基準ソレノイド電圧よりも大きい場合、オープンコイル状態が前記ソレノイドに生じていないと判断され、
前記ソレノイドの一端の電圧には前記ソレノイドの高圧側の電圧と低圧側の電圧のうちのいずれかが選択可能であり、
前記オープンコイル状態の検出にあたっては、前記第２比較手段において前記高圧側の電圧を選択した場合と前記低圧側の電圧を選択した場合の双方が実行されることを特徴とする請求項２に記載のインタフェース回路。
【請求項４】
前記信号処理手段が、
ソレノイドコイルの電圧が適正であるか否かを判断するために、第４の予め決められた期間に前記ソレノイドを流れる電流を流すべく前記スイッチング手段を作動させる第２イネーブル手段を更に有し、
前記第４の予め決められた期間は、前記ソレノイドがオン状態であることが知られている任意の反復時間ウィンドウの間に起こることを特徴とする請求項１に記載のインタフェース回路。
【請求項５】
前記スイッチング手段が、前記ソレノイドと直列に接続されたトランジスタを有することを特徴とする請求項１に記載のインタフェース回路。
【請求項６】
前記検出手段が、前記ソレノイドと直列に接続された抵抗器を有し、
前記電流検出信号が前記抵抗器の両端の電圧からなることを特徴とする請求項１に記載のインタフェース回路。
【請求項７】
前記反復時間ウィンドウの１つのウィンドウに対して１つ前の前記反復時間ウィンドウの間に予め決められた時間の間に前記過電流状態が生じた場合、前記反復時間ウィンドウの前記１つのウィンドウの前記第２の予め決められた期間に前記ソレノイドを流れる電流を遮断するべく前記スイッチング手段を停止させるために、前記比較信号に応答して前記信号処理手段を停止するフィルタ手段を更に有することを特徴とする請求項１に記載のインタフェース回路。
【請求項８】
前記第１の予め決められた期間が、前記反復時間ウィンドウの各々の開始部分から始まり、
前記第２の予め決められた期間が、前記各々の反復時間ウィンドウの対応する反復時間ウィンドウの前記第１の予め決められた期間の終了時点から始まりかつ前記対応する反復時間ウィンドウの終了時点まで継続することを特徴とする請求項１に記載のインタフェース回路。
【発明の詳細な説明】
技術分野
本発明は、ソレノイド用の電子的駆動回路に関し、より詳しくは、パルス幅変調法を用いた電子的駆動回路に関する。
背景技術
ソレノイドは、その巻き線に入力された電気信号を、巻き線のコイル内に配置されたロッドなどの金属部材の対応する機械的な運動に変換する若しくは変化させる電気機械的装置である。巻き線を流れる電流によって、この金属部材を引き寄せる若しくは遠ざける磁界が発生する。この金属部材は通常アクチュエータなどの機械的装置に連結されており、この機械的装置は、磁界によってソレノイドコイルの金属部材とともに物理的に移動するものである。
ソレノイドは、民生用及び軍事用装置の両方の広い範囲に亘って用いられている。例えば、ソレノイドは航空機において様々な機械的装置及び変数を制御するために用いられている。
これらのソレノイドコイルを駆動若しくは制御するために、様々な電子回路が用いられている。例えば、米国特許第４，３８１，５３２号、４，５４６，４０３号、４，５５６，９２６号、４，７６４，８４０号、４，９４９，２１５号、及び５，３４５，１８１号が参照される。通常の回路は、電源、トランジスタ、及びセンス抵抗器に直列に接続されたソレノイドを有する。このセンス抵抗器の両端の電圧は、ソレノイドコイルを流れる電流を表している。このソレノイドの巻き線が損傷することのないように、ソレノイドを流れる電流がある値を超過することのないよう電流を制御することが必要とされている。
センス抵抗器の両端の電圧は、比較器の一方の入力に供給され、この比較器のもう一方の入力には基準電圧が供給されている。センス抵抗器の両端の電圧が基準電圧を超過した場合、この比較器は、その出力の状態をトグル（ｔｏｇｇｌｅ）若しくはスイッチする。この比較器の出力が供給された次段の信号処理回路によって、ソレノイドに直列に接続されたトランジスタのオフ状態へのスイッチングが制御される。これによって、ソレノイドのコイルの過電流状態が防止される。
従って、本発明の主要な目的は、パルス幅変調法を用いて、ソレノイド用の回路を電子的に駆動若しくは制御する回路を提供することである。
本発明のより広い目的は、ソレノイドが適正に動作するような予め決められた最大の値にソレノイドの巻き線を流れる電流を制限することである。
本発明の他の目的は、ソレノイドのオープンコイル状態を検出することである。
本発明の更に他の目的は、ソレノイドにおいて過電流状態が生じているか否かにかかわらず、各時間ウィンドウの一部分に亘って、電流が供給されているソレノイドのコイルに反復時間周期つまりウィンドウにおいて作用する、ソレノイドを駆動するためのバルス幅変調法を用いることである。
本発明の上述された目的及び他の目的は、添付の図面を参照した以下の詳細な説明によって明らかとなる。
発明の開示
従来技術の欠点を解消し上述された本発明の目的を達成するために、本件出願の出願人は、パルス幅変調法を用いたソレノイド用の電子的駆動回路を考案した。
好適な実施例では、ソレノイドの巻き線コイルは、電圧源、第１トランジスタ、及び第１センス抵抗器に直列に接続されている。第１トランジスタ及び第１センス抵抗器はソレノイドのコイルの低圧側に接続されている。第２トランジスタ及び第２センス抵抗器は、対応するソレノイド過電流回路と共に、ソレノイドのコイルの高圧側に接続されている。ソレノイドのコイルを流れる電流は、第１センス抵抗器の対応する電圧として検出される。この検出された電圧は、比較器によってソレノイドの過電流状態を表す基準電圧と比較される。このセンス抵抗器の両端の電圧が基準電圧を超過している場合、ソレノイドの過電流状態が生じている。次に、第１トランジスタが遮断され、これによってソレノイドのコイルには、電流が過電流レベルを下回るまで、電圧が供給されないことになる。
反復時間ウィンドウ法が用いられ、この方法においては、過電流状態が生じているか否かにかかわらず、ウィンドウの１周期の初めの２５％の間ではソレノイドに常に電圧が供給されている。ウィンドウの１周期の残りの７５％の間では、１つ前のウィンドウの周期の間に過電流状態が生じていない場合、ソレノイドに電圧が供給される。一方、１つ前のウィンドウの周期において過電流状態が生じていた場合には、電圧は供給されない。予め決められた数のウィンドウの周期の後方部分の近くでは、特定の時間に亘ってソレノイドには電圧が供給されず、オープンソレノイド状態のチェックが行われる。このチェックは、ソレノイドのコイルの一方の端部の電圧を、オープンコイル状態を表示する基準電圧と比較することによって行われる。オープンコイル状態が生じている場合、比較器の出力の状態が変化し、この比較器の出力の信号が供給された信号処理回路によって、ソレノイドのコイルへの電流の供給が停止される。更に、ソレノイドコイルに電圧が供給されている間の任意の時刻において、ソレノイドコイルの電圧が適正であるか否かの検査が行われる。
【図面の簡単な説明】
図は、本発明に基づくソレノイドのコイルを流れる電流を制御するパルス幅変調方法を用いた電子的駆動回路の模式図である。
発明を実施するための最良の形態
図には、符号１００を付された本発明に基づくソレノイド用の電子的駆動回路の好適な実施例が表されている。ソレノイドコイル１０４は、電圧源１０８、第１トランジスタ１１２及び第１センス抵抗器１１６に直列接続されている。センス抵抗器１１６の両端の電圧は、ソレノイド１０４を流れる電流を表している。この電圧は、比較器１２０に供給され、この比較器によって基準電圧と比較され、センス抵抗器１１６の両端の電圧がこの基準電圧を超過した場合、過電流状態が生じていることになる。比較器１２０の出力は、ゲートアレイ集積回路１２４内の次段の信号処理回路に供給されている。このゲートアレイ回路は、第１トランジスタ１１２をターンオフし、これによってソレノイド１０４を流れる電流が遮断される。
第１のトランジスタ１１２は一対の出力端子を有し、その一方はソレノイドコイル１０４の低圧側に接続されており、もう一方は、第１センス抵抗器１１６の一方の端子に接続されている。第１センス抵抗器１１６のもう一方の端子は、電気的なグランドに接続されている。ソレノイド１０４の上側端子は、第２トランジスタ１２８の一対の出力端子の一方に接続されており、トランジスタ１２８のもう一方の出力端子は第２センス抵抗器１３２に接続されている。第２センス抵抗器１３２の上側端子は、電源電圧１０８に接続されている。第２トランジスタ１２８のゲート端子は、第２センス抵抗器１３２の両方の端子と共に、ソレノイドインタフェース集積回路１４０内に設けられた高圧側ソレノイドインタフェース回路１３６に接続されている。この高圧側インタフェース回路１３６は更に、ゲートアレイ１２４内に設けられた高圧側制御回路１４４に接続されている。高圧側インタフェース回路１３６と高圧側制御回路１４４とは、以下に詳しく説明される。
ソレノイド１０４の上側端子は更に、一対の抵抗器１４８及び１５２に直列接続されている。これらの２つの抵抗器１４８及び１５２の中間点は、ソレノイドインタフェース回路１４０内に設けられたマルチプレクサ１５６の１つの入力端子に接続されている。更に、ソレノイド１０４の下側端子は、一対の抵抗器１６０及び１６４に直列接続されている。これら２つの抵抗器１６０及び１６４の中間点は、マルチプレクサ１５６の第２の入力端子に接続されている。抵抗器１４８と１５２とからなる回路と抵抗器１６０と１６４とからなる回路、ソレノイド１０４、２つのトランジスタ１１２及び１２８、２つのセンス抵抗器１１６及び１３２、及び電源電圧１０８は、ソレノイドインタフェース回路１４０の外部に設けられてもよい。更に、ソレノイドインタフェース回路１４０は、ゲートアレイ集積回路１２４とは別個に設けられた集積回路に設けられていてもよい。しかし、１つもしくは複数の集積回路に設けられた図に例示された全ての回路構成は、一つの例示であることが理解されなければならない。
第１トランジスタ１１２の出力端子の一方の端子と、第１センス抵抗器１１６の端子との間のノードもしくは接続点における電圧の大きさは、ソレノイドコイル１０４を流れる電流の量に比例する。この電圧は、比較器１２０として構成された演算増幅器の反転入力に供給されている。比較器１２０の非反転入力には、一対の抵抗器１６８及び１７２によって構成された抵抗分圧回路から供給された一定の基準電圧が供給されている。この基準電圧は、ソレノイドコイル１０４の過電流状態を表すものである。抵抗器１７６は、比較器１２０の非反転入力と、比較器１２０の出力との間に接続されている。更に、プルアップ用抵抗器１８０が比較器の出力に接続されている。
ソレノイド１０４を流れる電流が過電流レベル以下である限り、比較器１２０の非反転入力の電圧は、比較器１２０の反転入力の電圧を超過し、比較器１２０の出力は論理高となる。一方、過電流状態が生じた場合、反転入力の電圧は、非反転入力の電圧を超過し、比較器の出力は論理低状態へトグル若しくはスイッチする。
比較器１２０の出力は信号線１８４を介してゲートアレイ１２４内のフィルタ回路１８８に供給されている。フィルタ回路１８８は、比較器の出力信号１８４が予め決められた個数のクロックサイクルの間は２つの論理状態の一方に止まるというヒステリシス関数を実施するものである。そのために、約１．２５ＭＨｚ（「ＣＬＫ」）のクロック信号がフィルタ回路１８８に供給されている。クロック信号の各パルスの周期は約０．８マイクロ秒となっている。例示された実施例では、比較器の出力の状態は、初めにフィルタ１８８によって処理され信号線１９２にフィルタの出力として出力されることになる新たに入力された論理状態に対して、少なくとも３クロック周期、つまり２．４マイクロ秒の間は以前と等しい状態に止まる。従って、もし比較器の出力信号１８４が次の２つのクロック周期、つまり１．６マイクロ秒（全体で４．０マイクロ秒）の間においても等しい状態を保つと、この比較器への論理状態が、フィルタ回路１８８を通過し、信号線１９２にフィルタの出力として出力される。即ち、フィルタ回路１８８は、およそ２クロック周期つまり１．６マイクロ秒のヒステリシスバンドを実行する。
好適な実施例では、フィルタ１８８は「一方向」フィルタからなり、この一方向フィルタではソレノイドを流れる電流を表す比較器の出力信号１８４の論理状態が、過電流状態を表す論理状態となったときにのみ、ヒステリシスバンドが実行される。即ち、フィルタ１８８によって実行されるヒステリシスバンドは、過電流状態の間のみに実行される。このヒステリシスバンドは、比較器１２０の出力が論理低から論理高にトグルする場合には動作しない。このような論理状態の変化は、フィルタ回路１８８を通って直接出力信号線１９２へ伝達される。しかし、必要に応じて、フィルタ１８８は、ヒステリシスバンドが適用される「双方向」フィルタからなるものであってもよい。
信号線１９２のフィルタ１８８の出力の論理状態は、２入力ＡＮＤゲート１９６の一方の入力に供給されている。ＡＮＤゲート１９６の出力は、２入力ＯＲゲート２００の一方の入力に供給されている。ＯＲゲート２００の出力は、第１フリップフロップ２０４のデータ入力つまり「Ｄ」入力に供給されている。第１フリップフロップ２０４のＱ出力は、２入力ＡＮＤゲート１９６の第２入力端子に接続されている。この第１フリップフロップ２０４は、エッジトリガ型フリップフロップからなり、クロック信号の反転信号、即ち、ＣＬＫ／によってクロックされている。２入力ＯＲゲート２００の出力は更に、３入力ＡＮＤゲート２０８の１つの入力端子に接続されている。この３入力ＡＮＤゲート２０８の出力端子は、第１トランジスタ１１２のゲート端子に接続された信号線２１２に接続されている。
ソレノイド１０４に電流を流すためには、第１トランジスタ１１２をターンオンしなければならない。即ち、第１トランジスタ１１２のゲート端子の電圧が論理高とならなければならない。３入力ＡＮＤゲート２０８の出力が論理高となるためには、３入力ＡＮＤゲート２０８の３つの入力が同時に論理高とならなければならない。３入力ＡＮＤゲート２０８に接続されたこれら３つの入力を供給する回路が以下に説明される。
ゲートアレイ１２４は、本発明の電子的駆動回路１００の様々な機能を制御する中央処理ユニット（「ＣＰＵ」）２１６を含む。ＣＰＵ２１６はバス２２０を介して様々な構成要素と接続されており、その構成要素の一つにソレノイドイネーブルレジスタ２２４がある。このバス２２０は、アドレス、データ、及び制御ラインを含む複数の信号線を表している。
ソレノイドイネーブルレジスタ２２４は、各々、ソレノイド１０４の１つ及び関連する図１に例示された回路に割り当てられた複数のビットを有するレジスタからなる。各々が本発明の回路１００に基づいて制御される複数のソレノイド１０４の個数に応じて、図に例示された回路１００を設けることができることが、理解されなければならない。このソレノイドイネーブルレジスタ２２４は、ＣＰＵ２１６によって書き込み及び読み出しが行われる。ＣＰＵ２１６によって本発明のパルス幅変調方法が行われる場合、このＣＰＵ２１６は、制御されるべき特定のソレノイド１０４に対するソレノイドイネーブルレジスタ２２４の適切なビットに論理高を書き込む。一方、パルス幅変調モード以外のモードがソレノイド１０４に実施される場合（例えばＤＣ動作モードが実施される場合）、ＣＰＵ２１６はソレノイドイネーブルレジスタ２２４の適切なビットに論理低を書き込む。このビットは、ソレノイドイネーブルレジスタ２２４の出力から信号線２２８を介して３入力ＡＮＤゲート２０８の中間の入力端子に供給される。即ち、ソレノイドイネーブルレジスタ２２４のこのビットは、本発明のパルス幅変調方法が実行される場合に論理高とされなければならない。
信号線２２８上のソレノイドイネーブルレジスタ２２４からの出力は更に、カウンタ２３２のイネーブル入力に供給されている。このカウンタ２３２は、ＣＰＵ２１６のバス２２０に接続されている。カウンタ２３２は図の回路１００の電源投入時に、または回路１００のリセット時にソレノイド１０４を作動させる。
回路１００の電源投入時、またはリセット時には、初めにＣＰＵ２１６がソレノイドイネーブルレジスタ２２４の適切なビットに論理低を書き込む。このレジスタ２２４の出力信号線２２８は第２のフリップフロップ２３６のクリア（ＣＬＲ）入力に接続されているので、フリップフロップ２３６のＱ出力もまた論理低となる。これによって第２のフリップフロップ２３６がリセットされる。次にＣＰＵ２１６がソレノイドイネーブルレジスタ２２４のその適切なビットに論理高を書き込む。これによって、カウンタ２３２が、バス２２０を介してＣＰＵ２１６によってプログラムされた初期値からのカウントダウンを開始する。ある例示的な実施例では、カウンタ２３２は全体で５１２ミリ秒（「８ミリ秒刻みで」）をカウントダウンし、この間にカウンタ２３２の出力（信号線２４０上の）は論理低に保たれている。信号線２４０上のこのカウンタの出力は、第２のフリップフロップ２３６のクロック入力に供給される。カウンタ２３２がカウントダウンを行っている間、第２のフリップフロップ２３６のＱ出力は論理低に留まる。第２のフリップフロップ２３６のＱ出力は、２入力ＮＡＮＤゲート２４４の一方の入力に接続されている。２入力ＮＡＮＤゲート２４４の出力は、２入力ＯＲゲート２００の一方の入力に供給されている。２入力ＮＡＮＤゲート２４４の入力の論理低が、このＮＡＮＤゲート２４４の出力を論理高とし、ＯＲゲート２００の出力を論理高にする。
同時に、タイミング回路２４８（公知のステートマシンによって実施されてもよい）が、信号線２５２を介して３入力ＡＮＤゲート２０８の第３の入力に信号を供給する。カウンタ２３２がカウントダウンを行っている間、タイミング回路２４８は信号線２５２を介して論理高の信号をＡＮＤゲート２０８の第３の入力に供給する。
即ち、これまでの説明からわかるように、カウンタ２３２が５１２ミリ秒に亘ってカウントダウンする間に、第１のトランジスタ１１２はターンオンし、これによりソレノイドコイル１０４を電流が流れる。通常、この初期オンタイム期間は、ソレノイド１０４の「プルイン」を確実にするためにソレノイド１０４がターンオンするための最小の時間に対応する。しかし、カウンタ２３２はＣＰＵ２１６によってバス２２０を介してプログラムされるので、このカウンタ２３２は、ソレノイド１０４のプルインが行われるための十分な値に設定される限り所望の値に設定できる。
この５１２ミリ秒の期間の終わりにおいて、カウンタ２３２はカウントダウンを終了し、信号線２４０上のカウンタ２３２の出力信号は論理高状態にトグルする。この第２のフリップフロップ２３６はリーディングエッジトリガ型（立ち上がりトリガ型）の装置であり、フリップフロップ２３６のデータ入力つまりＤ入力が抵抗器２５６を介して論理高レベル（即ち＋５Ｖ）にプルアップされているので、カウンタの出力信号２４０の論理低から論理高への遷移によって、第２のフリップフロップ２３６のＱ出力の論理状態は論理低から論理高にトグルする。この時点において、ソレノイド１０４は「プルイン」されており、本発明の回路１００の通常の動作が開始できる。
通常動作の間、本発明の回路１００は、複数の反復時間周期つまり「ウィンドウ」に亘って動作するパルス幅変調方法を実行する。一つの例としての好適な実施例では、各ウィンドウは、１６０マイクロ秒の期間を有する。各ウィンドウの初めの２５％または４０マイクロ秒の間、ソレノイドコイル１０４には、過電流状態が生じているか否かにかかわらず電流が供給される。各々の１６０マイクロ秒のウィンドウの残りの７５％つまり１２０マイクロ秒の間に電流が供給されるか否かは、一つ前の１６０マイクロ秒のウィンドウの間に過電流状態が検出されたか否かによって決定される。
本発明の回路１００は、クロック信号が供給されているＰＷＭカウンタ２６０を用いて反復時間周期のパルス幅変調方法を実行する。このＰＷＭカウンタ２６０は、各々の反復時間ウィンドウの開始点からカウントダウンを開始する。ＰＷＭカウンタ２６０は例えば、４０マイクロ秒のカウント期間を有する。カウンタ２６０がカウントダウンを行っている間、このカウンタの出力は論理高に保たれている。このカウンタの出力はインバータ２６４に供給され、これによりＰＷＭカウンタ２６０の論理高の出力が、ＰＷＭカウンタ２６０がカウントダウンをしている間は論理低に保たれる。インバータ２６４の出力は、２入力ＮＡＮＤゲート２４４の第２入力に供給されている。この入力端子の論理低の信号によって、２入力ＮＡＮＤゲート２４４の出力は、ＮＡＮＤゲート２４４の第２の入力の論理状態とは無関係に、論理高となる。ＮＡＮＤゲート２４４の出力の論理高の信号によって、２入力ＯＲゲート２００の出力が論理高となる。このＯＲゲート２００の出力は３入力ＡＮＤゲート２０８の１つの入力に供給されているので、第１のトランジスタ１１２は、各々の１６０マイクロ秒のウィンドウの始めの４０マイクロ秒に亘ってターンオンされる。それによって、この期間の間にソレノイド１０４に電流が流れる。
ＰＷＭカウンタ２６０が４０マイクロ秒の期間の終わりでカウントダウンを終了すると、ＰＷＭカウンタ２６０の出力が論理低にトグルされる。そして、インバータ２６４の出力が論理高となる。２入力ＮＡＮＤゲート２４４の両方の入力が論理高となったので、ＮＡＮＤゲート２４４の出力が論理低となる。
２入力ＯＲゲート２００の１つの入力が論理低なので、ＯＲゲート２００の出力が論理高となるか否かは、もう一方の入力の論理レベルに応じて決まる。上述されたように、ＯＲゲート２００の第２の入力には、その一方の入力にフィルタ回路１８８の出力が供給された２入力ＡＮＤゲート１９６の出力が供給されている。ＡＮＤゲート１９６のもう一方の入力には第１のフリップフロップ２０４のＱ出力が供給されている。
即ち、ＯＲゲート２００の第２の入力は、ソレノイドコイル１０４において過電流状態が生じていない場合のみに論理高となる。第１のフリップフロップ２０４を用いることによって、回路１００には、１つ前の１６０マイクロ秒の時間ウィンドウの間に過電流状態が検出された場合にソレノイド１０４に流れる電流を遮断するように動作するメモリが設けられたことになる。そのような過電流状態が生じている場合、本発明の回路１００は、過電流状態が検出された１つ前の１６０マイクロ秒の時間ウィンドウに続く１６０マイクロ秒の時間ウィンドウの始めの４０マイクロ秒の期間の終了時にソレノイドコイル１０４を流れる電流を遮断する。
一方、１つ前の１６０マイクロ秒の時間ウィンドウの間に過電流状態が検出されなかった場合、本発明の回路１００は、次の１６０マイクロ秒の時間ウィンドウの始めの４０マイクロ秒の経過した後もソレノイドコイル１０４に電流を流し続ける。
回路１００が上述されたように通常動作で動作している間、タイミング回路２４８は、３入力ＡＮＤゲート２０８の第３の入力に接続された信号線２５２へ論理高の信号を出力する。このタイミング回路２４８は、開いたソレノイドコイル１０４に対するチェックが実行されるような予め決められた期間においてソレノイドコイル１０４を流れる電流を遮断する。１つの例としての本発明の好適な実施例では、このタイミング回路２４８は合計時間１０．２４ミリ秒に亘って６４個の１６０マイクロ秒の時間ウィンドウをカウントする。最後の６４番目の４０マイクロ秒の時間ウィンドウの間、タイミング回路２４８は、３入力ＡＮＤゲート２０８の第３の入力へ論理低の信号を供給する。この４０マイクロ秒の期間において、タイミング回路２４８は、一対のデマルチプレクサ回路２７２と２７６、及びマルチプレクサ回路１５６に接続されたバス２６８へアドレス信号及び制御信号を出力する。タイミング回路２４８は、ソレノイドコイル１０４の高圧側からのフィードバックつまりラップアラウンド信号２８０（「ＨＩ  Ｗ／Ａ」）を選択するための適切なアドレスをマルチプレクサ１５６に供給する。この電圧信号２８０はマルチプレクサ１５６を通り信号線２８４へ出力される。マルチプレクサの出力２８４は比較器２８８として構成された演算増幅器の反転入力に供給される。基準電圧「ＶＲＥＦ」は、この比較器２８８の非反転入力に接続されている。オープンコイル状態が生じている場合、比較器２８８の反転入力の電圧は、比較器２８８の非反転入力の基準電圧未満である。従って、信号線２９２上の比較器の出力は論理高となる。一方、オープンコイル状態が生じていない場合（即ち、ソレノイド１０４が適切に動作している場合）、比較器２８８のライン２９２上の出力は論理低となる。
タイミング回路２４８が、マルチプレクサ１５６に対して高圧側のラップアラウンド信号２８０（ＨＩ  Ｗ／Ａ）を選択するように命令すると同時に、タイミング回路２４８は複数のビットを有するシフトレジスタを含む上側デマルチプレクサ２７２をアドレス指定する。ライン２９２上の比較器の出力は上側デマルチプレクサ２７２へシフトインされる。このデマルチプレクサ２７２は複数のビットを含み、各ビットは、本発明の回路１００と同様の複数の回路からの高圧側及び低状態のラップアラウンド信号（「ＨＩ  Ｗ／Ａ」２８０、「ＬＯ  Ｗ／Ａ」２９６）の１つに割り当てられている。デマルチプレクサのシフトレジスタ２７２の内容は、デマルチプレクサの出力端にパラレルに出力される。このパラレルに出力された信号は、ＣＰＵ２１６によって読み出される「オフ」レジスタ３００へ供給される。このレジスタ３００は、ソレノイド１０４に流れる電流が遮断される間（即ち、ソレノイドの「オフ」状態の間）、ソレノイドコイル１０４の状態を記憶するので、「オフ」レジスタ３００と呼ばれている。
同様に、６４番目の１６０マイクロ秒のウィンドウの終了直前の４０マイクロ秒の間に、タイミング回路２４８は、マルチプレクサ１５６へ低圧側のラップアラウンド信号２９６（ＬＯ  Ｗ／Ａ）を信号線２８４を介して出力するように命令し、この低圧側のラップアラウンド信号は比較器２８８によって基準電圧と比較される。同様に、オープンコイル状態が生じている場合、比較器２８８の出力は論理高となる。一方、ソレノイド１０４が適正に動作している場合、比較器２８８の出力は論理低となる。何れの場合にしても、比較器２８８の状態は上側デマルチプレクサ２７２へシフトインされ、次に「オフ」レジスタ３００へシフトインされる。
６４個の１６０マイクロ秒ウィンドウからなる１０．２４ミリ秒の間のある時刻において、タイミング回路２４８は、マルチプレクサ１５６に対して高圧側のラップアラウンド信号２８０の電圧レベルと、低圧側のラップアラウンド信号２９６の電圧レベルとを通過させ（ただし同時にではない）、比較器２８８において基準電圧と比較するように命令する。タイミング回路２４８は、ソレノイド１０４がオン状態であることが知られている任意のウインドウの始めの４０マイクロ秒の間に以上の動作を行う。この試験は、ソレノイドの電圧の「電圧オン」試験を表す。タイミング回路２４８は、下側デマルチプレクサ２７６をアドレス指定して、これらの２つのラップアラウンド信号の試験の結果をデマルチプレクサ２７６を通して「オン」レジスタ３０４へシフトインし、このレジスタ３０４もまたＣＰＵ２１６によって読み出される。
本発明の回路１００はまた、ソレノイドインタフェース集積回路１４０内に設けられた高圧側インタフェース回路１３６と、ゲートアレイ１２４内に設けられた高圧側制御回路１４４とを有し、この２つの回路１３６及び１４４は、ソレノイド１０４の上側つまり「高圧側」を制御する。この高圧側制御回路１４４は、ソレノイド１０４の低圧側の制御に用いられている上述されたレジスタ２２４と同様のソレノイドイネーブルレジスタを有するものであってもよい。高圧側制御回路１４４の出力は、高圧側インタフェース回路１３６に供給され、その高圧側インタフェース回路は、その２つの入力が上側センス抵抗器１３２の両端に接続された比較器を有するものであってよい。
高圧側においてソレノイド１０４の過電流状態が生じている場合、この上側センス抵抗器１３２の両端の電位差は、予め決められた値を超過し、トランジスタ１２８のゲート端子に論理低レベルの電圧を供給することによってこの上側トランジスタ１２８を遮断する。一方、ソレノイド１０４が適正に動作している場合、この上側センス抵抗器１３２の両端の電圧は、過電流状態を表す閾値を超過せず、第２のトランジスタ１２８がオン状態となり、これによってソレノイド１０４に電流が流れる。ソレノイドの下側をオン制御する回路に対して、ソレノイド上側を制御する回路は、パルス幅変調モードで動作する必要はない。即ち、ＤＣモードで動作してもよい。高圧側制御回路１４４と高圧側インタフェース回路１３６は公知の回路から構成されてもよく、これらの制御回路は本発明の広範囲に亘る技術的範囲の一部をなすものではない。しかし、そのような回路は、制御方法に応じて省略することができ、例えば、ソレノイド１０４の高圧側は直接電圧源１０８に接続されていてもよい。
本発明のパルス幅変調された電子的駆動回路１００が、ソレノイドコイルの低圧側を制御するために用いられるものとして説明された。しかし、これは全くの例示を意図するものであり、この回路はソレノイドコイル１０４の高圧側もしくは上側に接続されてもよい。更に、本発明の回路１００の特定の機能を実施するために説明され且つ例示された特定の構成要素は、全くの例示であり、本発明の技術的範囲を逸脱せずに他の構成要素を用いることができることは理解されなければならない。このような構成要素は、当業者には明らかである。更に、反復時間「ウィンドウ」の長さも全くの例示であり、各ウィンドウの２５％から７５％であってよい。
本発明の技術的範囲を逸脱せずに様々な変形変更が可能なことは当業者には明らかである。従って、本発明の技術的範囲は、上述された記載ではなく、特許請求の範囲に基づいて定められなければならない。
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