(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数のメモリセルが配列形成され、各メモリセル間の少なくとも一部の半導体基板に、該メモリセルを構成するセルトランジスタのチャネル長方向に沿って素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が導電性膜で埋め込まれた半導体記憶装置であって、
前記導電性膜で埋め込まれた前記素子分離用溝の側面の少なくとも一部をトランジスタのチャネル部の一部とし、そのしきい値を選択された前記セルトランジスタのゲート電極に印加する読出し電圧よりも高く設定したことを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に第１の絶縁膜を介して第１の導電層が、この第１の導電層上に第２の絶縁膜を介して第２の導電層がそれぞれ形成されてなるメモリセルを複数個接続しマトリックス状に配設してメモリアレイを構成してなり、前記メモリセルの分離領域の少なくとも一部の半導体基板に、該メモリセルを構成するセルトランジスタのチャネル長方向に沿って素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が前記第２の導電層で埋め込まれた不揮発性半導体記憶装置であって、
前記第１の導電層は、基板表面の第１のチャネル領域をチャネル幅方向に少なくとも部分的に覆い、前記第１の導電層を電荷蓄積層、第２の導電層を制御ゲ−トとする２準位のメモリセルを構成し、前記第２の導電層で埋め込まれた前記素子分離用溝の側面の少なくとも一部を第２のチャネル領域の一部とし、前記第２の導電層をゲ−トとするトランジスタを構成し、前記第２の導電層をゲートとするトランジスタのしきい値電圧を、読出し時に選択された前記制御ゲートに印加する電圧よりも高くしたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板上に第１の絶縁膜を介して第１の導電層が、この第１の導電層上に第２の絶縁膜を介して第２の導電層がそれぞれ形成されてなるメモリセルを複数個接続しマトリックス状に配設してメモリアレイを構成してなり、前記メモリセルの分離領域の少なくとも一部の半導体基板に、該メモリセルを構成するセルトランジスタのチャネル長方向に沿って素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が前記第２の導電層で埋め込まれた不揮発性半導体記憶装置であって、
前記第１の導電層は、基板表面の第１のチャネル領域をチャネル幅方向に少なくとも部分的に覆い、前記第１の導電層を電荷蓄積層、第２の導電層を制御ゲ−トとし、２準位以上のｎ個の準位を記憶するメモリセルを構成し、前記第２の導電層で埋め込まれた前記素子分離用溝の側面の少なくとも一部を第２のチャネル領域の一部とし、前記第２の導電層をゲ−トとするトランジスタを構成し、前記第２の導電層をゲートとするトランジスタのしきい値電圧を、しきい値の低い方からｎ−１番目とｎ番目の準位を判定する読出し時に選択された前記制御ゲートに印加する電圧よりも高くしたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記素子分離用溝の側面の少なくとも一部をチャネル部とするトランジスタが、前記セルトランジスタとソース及びドレイン拡散層を共有していることを特徴とする請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】
前記メモリセルは、複数個並列接続されてＮＯＲ型セルを構成することを特徴とする請求項１〜３の何れかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ構造の半導体記憶装置に係わり、特に浮遊ゲート（電荷蓄積層）と制御ゲートを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性メモリの分野で、浮遊ゲートを有するＭＯＳＦＥＴ構造のメモリセルを用いた電気的書替え可能な不揮発性メモリ装置は、ＥＥＰＲＯＭとして知られている。この種のＥＥＰＲＯＭのメモリアレイは、互いに交差する行線と列線の各交点にメモリセルを配置して構成される。実際のパターン上では、二つのメモリセルのドレインを共通にし、ここに列線がコンタクトするようにしてコンタクト部のセル占有面積をできるだけ小さくしている。しかし、このようにしても、二つのメモリセルの共通ドレイン毎に列線とのコンタクト部を必要とし、このコンタクト部がセル占有面積の大きい部分を占めている。
【０００３】
これに対して最近、メモリセルを直列接続してＮＡＮＤセルを構成し、コンタクト部を大幅に減らすことを可能としたＥＥＰＲＯＭが提案されている。このＮＡＮＤセルでは、一括して浮遊ゲートから電子を放出する全面消去（一括消去）を行った後、選択されたメモリセルだけについて、浮遊ゲートに電子を注入させる書込みを行う。全面消去時には、制御ゲートを“Ｌ”レベルにして、ウエルは“Ｈ”レベルにする。選択書込みでは、ソース側のセルからドレイン側のセルへと順番に書込んで行く。その場合、選択されたセルの電位は、ドレインが“Ｌ”レベルから中間レベル、制御ゲートは“Ｈ”レベルとなり、これにより浮遊ゲートに基板から電子が注入される。
【０００４】
選択されたセルよりもドレイン側にある非選択セルでは、ドレインに印加された電位を選択されたセルまで伝達するために、制御ゲートの電位をドレインに印加する電位と同程度にする必要がある。何故なら、ドレインに印加された電圧は、制御ゲートに印加された電圧からセルのしきい値電圧を差引いた電圧までしかソース側に伝達されないからである。
【０００５】
ところが、従来提案されているＮＡＮＤセルでは、浮遊ゲートがチャネル領域を横切って配設されているため、セルのしきい値電圧は浮遊ゲートの電位によって一義的に決定される。従って、読出し時に、非選択セルの制御ゲートに印加する電圧（通常Ｖcc）よりもセルのしきい値電圧が高くなった場合は、非選択セルはＯＮせず、選択セルのデータは読出せない。
【０００６】
図１４に、この場合のメモリセルのしきい値分布を示す。読出し時、非選択セルの制御ゲ−ト（ＣＧ）にＶcc＝４．５〜５．５Ｖを印加し、書込み側，消去側両方のメモリセルをＯＮさせる。もし、書込み側のメモリセルしきい値がＶccより高くなる（例えば６Ｖ）と、選択セルはＯＮせずに読出せない。
【０００７】
このようにメモリセルのしきい値電圧が浮遊ゲート電位で決定されると、書込みを行った時のしきい値電圧のバラツキの結果、あるメモリセルのしきい値電圧が高くなり、読出しを行う時の非選択セルの制御ゲート電圧ではメモリセルがＯＮできなくなる可能性が生じる。
【０００８】
そこで従来、図１１〜１３に平面図，等価回路図及び断面図を示すようなＮＡＮＤセルが提案されている。即ち、素子分離領域２により分離された基板１の領域には、ソ−ス・ドレインを構成する拡散層７が形成されていると共に、第１のゲ−ト絶縁膜３2 を介して浮遊ゲート４（４1 〜４4 ）、第２のゲ−ト絶縁膜３1 及び第３のゲ−ト絶縁膜３3 を介して制御ゲ−ト６（６1 〜６4 ）が設けられ、層間絶縁膜８を介してビット線９が配置されている。このＮＡＮＤセルは、浮遊ゲート４がチャネル部の一部にかかった構造を有しており、浮遊ゲート４がチャネル領域を完全に横切っていない状態、即ちチャネル領域をそのチャネル幅方向に関して部分的に覆う状態とし、覆っていない部分に図１１，１２に示すトランジスタ（Ｔ1 〜Ｔ4 ）を形成し、メモリセルの正方向のしきい値電圧がこの浮遊ゲート４が覆っていないチャネル領域部分で決定されるようにしたことを特徴としている。
【０００９】
しかしながら、このセルでは次のような問題がある。即ち、素子領域と浮遊ゲートの合わせずれが生じると素子特性が大きく変化するという問題がある。図１１及び図１３（ａ）に示すように、素子領域と浮遊ゲートの合わせずれにより浮遊ゲート４とゲート絶縁膜３2 とのオーバーラップｘが変化してしまい、このｘの変化により、浮遊ゲート部分のメモリセルの特性、特にカップリング比が変化し、それによって書込み電圧，読出し電流が大きく変化する。また、浮遊ゲートで覆っていない部分のＴｒ（図１１，１２でＴ1 〜Ｔ4 ）の特性もバラつき、この合わせずれのため、全体としてメモリセルの特性が大きく変化してしまう。
【００１０】
また、高集積化に伴ってチャネル幅を小さくすると、この合わせずれはさらに大きくなり、メモリセルの特性に影響を与える。このため、高集積化，微細化すると、この合わせずれの問題はさらに顕在化し、高集積化，微細化の妨げになっていた。さらに、この合わせずれの問題は、ＮＡＮＤセルに限らずＮＯＲセルに関しても同様に言えることである。
【００１１】
【発明が解決しようとする課題】
このように、従来の浮遊ゲートがチャネル部の一部にかかるメモリセルでは、浮遊ゲートと素子領域の合わせずれにより、メモリセルの特性が大きく変化するという問題があった。さらに、微細化に伴いこの問題は大きくなり、微細化を妨げる大きな要因になっている。
【００１２】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、合わせずれによるメモリセル特性のバラツキをなくし、高集積化，高信頼化をはかり得る半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１４】
即ち本発明は、半導体基板上に複数のメモリセルが配列形成され、各メモリセル間の少なくとも一部の半導体基板に、該メモリセルを構成するセルトランジスタのチャネル長方向に沿って素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が導電性膜で埋め込まれた半導体記憶装置であって、前記導電性膜で埋め込まれた前記素子分離用溝の側面の少なくとも一部をトランジスタのチャネル部の一部とし、そのしきい値を選択された前記セルトランジスタのゲート電極に印加する読出し電圧よりも高く設定したことを特徴とする。
【００１５】
また本発明は、半導体基板上に第１の絶縁膜を介して第１の導電層が、この第１の導電層上に第２の絶縁膜を介して第２の導電層がそれぞれ形成されてなるメモリセルを複数個接続しマトリックス状に配設してメモリアレイを構成してなり、前記メモリセルの分離領域の少なくとも一部の半導体基板に、該メモリセルを構成するセルトランジスタのチャネル長方向に沿って素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が前記第２の導電層で埋め込まれた不揮発性半導体記憶装置であって、前記第１の導電層は、基板表面の第１のチャネル領域をチャネル幅方向に少なくとも部分的に覆い、前記第１の導電層を電荷蓄積層、第２の導電層を制御ゲ−トとする２準位のメモリセルを構成し、前記第２の導電層で埋め込まれた前記素子分離用溝の側面の少なくとも一部を第２のチャネル領域の一部とし、前記第２の導電層をゲ−トとするトランジスタを構成し、前記第２の導電層をゲートとするトランジスタのしきい値電圧を、読出し時に選択された前記制御ゲートに印加する電圧よりも高くしたことを特徴とする。
【００１６】
また本発明は、半導体基板上に第１の絶縁膜を介して第１の導電層が、この第１の導電層上に第２の絶縁膜を介して第２の導電層がそれぞれ形成されてなるメモリセルを複数個接続しマトリックス状に配設してメモリアレイを構成してなり、前記メモリセルの分離領域の少なくとも一部の半導体基板に、該メモリセルを構成するセルトランジスタのチャネル長方向に沿って素子分離用溝が形成され、この素子分離用溝の一部が素子分離用絶縁膜で埋め込まれ、かつ素子分離用溝の残部が前記第２の導電層で埋め込まれた不揮発性半導体記憶装置であって、前記第１の導電層は、基板表面の第１のチャネル領域をチャネル幅方向に少なくとも部分的に覆い、前記第１の導電層を電荷蓄積層、第２の導電層を制御ゲ−トとし、２準位以上のｎ個の準位を記憶するメモリセルを構成し、前記第２の導電層で埋め込まれた前記素子分離用溝の側面の少なくとも一部を第２のチャネル領域の一部とし、前記第２の導電層をゲ−トとするトランジスタを構成し、前記第２の導電層をゲートとするトランジスタのしきい値電圧を、しきい値の低い方からｎ−１番目とｎ番目の準位を判定する読出し時に選択された前記制御ゲートに印加する電圧よりも高くしたことを特徴とする。
【００１７】
（作用）
本発明の半導体記憶装置によれば、半導体基板に形成された素子分離溝の側面をトランジスタのチャネルとして用い、基板表面を浮遊ゲートを介してメモリセルとして構成しているために、基板表面の浮遊ゲートで覆われない部分をチャネルとする従来のメモリセルのように、合わせずれによる特性のバラツキを生じることがなく、均一な特性を有するメモリセルを得ることができる。
【００１８】
また、溝の側面をチャネルとして用いているため、メモリセルの面積を増加させることなく、微細なメモリを形成することができ、低コスト化を図ることが可能である。
【００１９】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２０】
図１〜図３は、本発明の実施形態に係わる不揮発性半導体記憶装置（ＮＡＮＤ型ＥＥＰＲＯＭ）を説明するためのもので、図１は２つのＮＡＮＤセル部分を示す平面図、図２は図１の矢視Ａ−Ａ′断面図（メモリセル部分）、図３は図１の矢視Ｂ−Ｂ′断面図である。なお、図１において、Ｍ（Ｍ1 〜Ｍ8 ）はメモリセル、Ｓ（Ｓ1 ，Ｓ2 ）は選択トランジスタをそれぞれ示している。
【００２１】
図１〜３において、ｎ型シリコン基板１０には素子分離用溝（トレンチ）１１が設けられ、この素子分離用溝（トレンチ）１１には、絶縁膜１２が埋め込まれている。ｎ型シリコン基板１０の表面には第１のゲート絶縁膜（トンネル酸化膜）１３が形成され、このゲート絶縁膜１３上には、第１層導電膜からなる第１のゲート電極（浮遊ゲ−ト）３０（３０1 〜３０8 ）が形成されている。また、更に、第２のゲート絶縁膜を介して、トレンチ内を埋め込むように第２層導電膜からなる第２のゲート電極（制御ゲ−ト）２９が設けられ、その上には層間絶縁膜２４が形成されている。なお、参照数字１７は素子分離領域、１８は素子領域、２３はソース・ドレイン拡散層をそれぞれ示している。
【００２２】
以上のように、本実施形態では、基板表面にトンネル酸化膜１３を介して浮遊ゲート３０、及び制御ゲート２９が形成され、素子分離に用いている溝の側面を覆う制御ゲート２９をゲート電極として含むトランスファートランジスタとしている。このような構造により、合わせずれによるメモリセルの特性変化は抑制されるようになっている。また、本実施形態に係わるメモリセルにおいては、浮遊ゲートの側壁部も浮遊ゲートと制御ゲート間の容量として利用するために、カップリング比を大きくでき、かつゲート幅との兼ね合いによりカップリング比を制御することが出来るという特徴を有する。
【００２３】
図４に、図１〜３に示すＮＡＮＤセルの等価回路の一例を示す。図４は、４つのセルを直列につないだものである。Ｔ1 〜Ｔ4 はトレンチ分離の側面をチャネルとするトランスファートランジスタ、Ｍ1 〜Ｍ4 は基板上に形成したフローティングゲートを有するメモリセル部である。
【００２４】
図１〜３に示すＮＡＮＤセルの各部の動作電圧は、下記の（表１）の通りである。
【００２５】
【表１】
0003914170.tif 000002
本実施形態のメモリセルのしきい値分布について、図１５に示す。メモリセルのしきい値（浮遊ゲ−ト部のしきい値）は、非選択ゲ−トに印加するＶcc以上になってもメモリセルのＴｒ（Ｔ1 〜Ｔ4 ）部がＯＮ状態になるため（Ｔ1 〜Ｔ4 のしきい値は０〜４Ｖ程度）、しきい値を０．５〜３．５Ｖの範囲に入れる必要はない。図１５では、書込み後は約１〜７Ｖの範囲に入っている。
【００２６】
Ｔ1 〜Ｔ4 部のしきい値は、以下のような範囲に設定される。しきい値の下限は、読出す時の選択された制御ゲートに印加される電圧で決まる。この場合は０Ｖである。しきい値の上限は、読出す時の非選択の制御ゲートに印加される電圧で決まる。この場合は４．５〜５．５Ｖである。即ち、しきい値を０〜４．５Ｖの範囲に設定しなければならない。
【００２７】
次に、本実施形態のメモリセルの製造工程について、図５を参照して説明する。なお、これらの図は、図１の矢視Ａ−Ａ′断面に相当している。
【００２８】
まず、図５（ａ）に示すように、例えばｎ型シリコン基板（図示せず）に、例えば表面硼素濃度１×１０16ｃｍ-3のｐウエル４０を形成し、ゲートが形成される領域にしきい値を調節するために適当なチャネルインプラを行う。続いて、ｐウエル４０の表面に、例えば１０ｎｍの厚さの熱酸化膜（ゲート絶縁膜）１３を形成し、ゲート電極として第１層多結晶シリコン膜３０を例えば４００ｎｍの厚さに堆積する。次いで、多結晶シリコン膜３０上に酸化膜（図示せず）を例えば１８ｎｍの厚さに形成した後、その上にトレンチＲＩＥ時のマスクとなる酸化膜１９をＣＶＤ法により例えば３５０ｎｍの厚さに堆積する。
【００２９】
次いで、図５（ｂ）に示すように、フォトリソグラフィ工程により素子分離領域形成のためのレジストのパターニングを行った後、このレジストパタ−ン（図示せず）をマスクとして用いてＣＶＤ酸化膜１９、多結晶シリコン膜３０、ゲート酸化膜１３を異方性エッチングにより選択エッチングし、更にｐウエル４０表面を異方性エッチングにより選択エッチングして、素子分離用溝（トレンチ）１１を形成する。このときのエッチングは、レジストパタ−ンをマスクとして用いてＣＶＤ酸化膜１９からシリコン基板１０までをエッチングし、最後にレジストパタ−ンを剥離してもよいし、レジストパタ−ンをマスクとして用いてＣＶＤ酸化膜１９をエッチングした後にレジストパタ−ンを剥離し、ＣＶＤ酸化膜１９をマスクとして用いて多結晶シリコン膜３０、ゲート酸化膜１３、シリコン基板１０をエッチングしてもよい。
【００３０】
次いで、トレンチ形成時に発生したダメージを除去するために、例えば窒素雰囲気或いは不活性ガス雰囲気中で熱処理を行い、またゲート酸化膜１３のエッジを保護する意味も含めて、例えば塩化水素或いは水蒸気を含む酸化雰囲気中でトレンチ側壁部を熱酸化する。ここで、フィールド反転を防止するためにトレンチの側壁或いはトレンチの底に不純物を注入してもよい。
【００３１】
その後、図５（ｃ）に示すように、トレンチを埋め込むように、例えばＴＥＯＳガスを用いたＣＶＤ法により、ＳｉＯ2 膜１２を例えば１０００ｎｍの厚さに堆積する。次いで、多結晶シリコン膜３０が露出し、トレンチの側壁のＳｉ基板の一部が露出するまで、酸化膜１２をＲＩＥによりエッチバックする。このとき、多結晶シリコン膜３０がエッチバックのストッパとして働く。このエッチバックには、レジストを用いたエッチバックの技術を用いてもよいし、またポリッシングを用いてもよい。
【００３２】
次に、多結晶シリコン膜３０に例えば燐のドーピングを行い、多結晶シリコン膜３０の燐濃度を１×１０20ｃｍ-3とする。この多結晶シリコンのドーピングは多結晶シリコン膜３０を堆積した直後に行ってもよい。次いで、例えばＢ（ボロン）を３０ｋｅＶ，１×１０13ｃｍ-2斜め６０度からイオン注入し、トレンチ側壁部のしきい値を例えば２Ｖになるようにする。さらに、多結晶シリコン膜３０上及びトレンチ側壁部にシリコン酸化膜或いはＯＮＯ等の酸化膜３１を、例えば２０ｎｍの厚さに形成する。このとき、例えば８５０〜９００℃のドライＯ2 中で熱酸化すると、多結晶シリコン上には約１０〜２０ｎｍ厚形成されるが、トレンチ側壁部では約４０ｎｍ厚の酸化膜が成長する。この膜は、浮遊ゲート上では制御ゲートとの間の容量膜として働き、トレンチ側壁部では、トランスファートランジスタのゲート絶縁膜になる。
【００３３】
次いで、図６（ａ）に示すように、セル部には制御ゲートとなる第２層多結晶シリコン膜２９を、周辺部にはゲート電極となる第２層多結晶シリコン膜を、例えば２００ｎｍの厚さに堆積する。
【００３４】
次いで、図６（ｂ）に示すように、ワード線方向のライン状レジストパターンをマスクとして用いて、第２層多結晶シリコン膜２９（２０）、酸化膜３１、第１層多結晶シリコン膜３０（１５）をＲＩＥにより選択エッチングし、ワード線方向にメモリセル及び選択トランジスタを分離する。そして、ソース・ドレイン拡散層を形成し、全面をＣＶＤ酸化膜で覆い、コンタクト孔を開けてＡｌ膜によりビット線２８を配設することによりメモリセルが完成する。
【００３５】
次に、他の実施形態に係わるメモリセルについて、図７を説明する。
【００３６】
図７（ａ）に示す例では、トレンチ素子分離（溝）に埋め込まれたＳｉＯ2 膜を、トレンチ１つおきに深くエッチングし、溝の側壁Ｔｒ（トランスファートランジスタ）のチャネル部を形成する。このように制御ゲ−ト３０の片側のみＳｉＯ2 膜を深くエッチングすることで、両側を深くエッチングする場合に比べ、トランスファートランジスタのチャネル幅は制御性がさらに向上する。
【００３７】
図７（ｂ）に示す例では、トレンチ素子分離（溝）に埋め込まれたＳｉＯ2 膜の幅方向の約半分を深くエッチングしている。図のように、ＳｉＯ2 膜の幅方向の約半分をトレンチの底までエッチングすることで、チャネル幅はさらに制御性が向上する。
【００３８】
次に、本発明の更に他の実施形態について説明する。
【００３９】
以上の実施形態に係わるメモリセルでは、浮遊ゲートと制御ゲートとの間の絶縁膜と、トランスファートランジスタのゲート絶縁膜とを同時に形成していたが、この実施形態では、それらを別々に形成している。
【００４０】
図８（ａ）（ｂ）までの工程は、図５（ａ）（ｂ）と同じ工程であるので、説明を省略する。本実施形態では、トレンチを埋めこんだＣＶＤＳｉＯ2 膜の１２のエッチバック工程が異なる。即ち、図８（ｃ）に示すように、エッチバックＲＩＥを多結晶シリコン膜３０の側壁で止めるようにＲＩＥを調節する。
【００４１】
次いで、図９（ａ）に示すように、浮遊ゲートと制御ゲートとの間の絶縁膜となる膜、例えば２０ｎｍの厚さのＯＮＯ膜７１を形成し、例えば多結晶シリコン膜７２を５０ｎｍの厚さに堆積し、次いで耐酸化性膜である、例えばＳｉＮ膜７３を３０ｎｍの厚さに堆積形成する。このときＳｉＮ膜７３は、浮遊ゲート３０上は厚く、トレンチ上は薄く堆積する。
【００４２】
次いで、図９（ｂ）に示すように、ＲＩＥによりトレンチ素子分離上のＳｉＮ膜７３を除去する。このとき、浮遊ゲート上は厚く堆積されているため、ＳｉＮ膜７３は全部除去されずに残すことができる。次に、トレンチ素子分離上の多結晶シリコン膜７２、ＯＮＯ膜７１、及びトレンチ上部埋め込みＳｉＯ2 膜をエッチング除去する。
【００４３】
その後、図１０（ａ）に示すように、例えば熱酸化により、トランスファートランジスタのゲート酸化膜７４を例えば５０ｎｍの厚さに形成する。さらに、浮遊ゲート３０の側壁部のＳｉＮ膜７３を、例えばホットリン酸で選択的に除去する。
【００４４】
次いで、図１０（ｂ）に示すように、例えば多結晶シリコン膜７５を３００ｎｍの厚さに堆積し、ドーピングを行う。このとき、先に形成した多結晶シリコン膜７２と多結晶シリコン膜７５とは電気的に接触し、制御ゲートとなる。以下は、前の実施形態と同様の工程により、メモリセル構造が得られる。
【００４５】
この実施形態では、浮遊ゲートと制御ゲートとの間の絶縁膜とトランスファーゲート絶縁膜とが別々に形成できるため、それぞれのトランジスタの設計が容易になるという利点がある。
【００４６】
次に、図１６及び図１７を参照して本発明の他の実施形態を示す。この実施形態では、１セルに４つのメモリ−レベルを作る、いわゆる多値論理セルを示している。図１６に従来の４値のメモリセルのしきい値を示す。従来のメモリセルのＶthは、例えば“０”レベルはＶth＜−１Ｖ、“１”レベルは０．５Ｖ＜Ｖth＜１．５Ｖ、“２”レベルは２．５Ｖ＜Ｖth＜３．５Ｖ、“３”レベルは４．５Ｖ＜Ｖth＜５．５Ｖである。これは、図１４で示したのと同様に、非選択セル（ＣＧ）に印加する電圧（この場合は６．５〜７．５Ｖ）でメモリセルがＯＮしなければならないためである。読出し時の電圧関係を下記の（表２）に示す。
【００４７】
【表２】
0003914170.tif 000003
図１７に、本実施形態のセルを多値論理に適用した場合のメモリセルのしきい値を示している。メモリセルのしきい値が非選択ワ−ドライン電圧６．５〜７．５Ｖより高くなっても、トランスファーＴｒ（Ｔ1 〜Ｔ4 ）がＯＮとなるため、レベル“３”のしきい値幅を狭く制御する必要はなく、この例では５．５〜９Ｖ程度にとれる。このため、レベル“１”、“２”のしきい値幅を広くとることが可能となる。この例では、レベル“１”が０．５Ｖ〜１．５Ｖ、“２”レベルは３．０Ｖ〜４．５Ｖと従来例に比べ０．５Ｖ広くとることが可能となる。
【００４８】
また、トランスファーＴｒのしきい値は、この実施形態では５Ｖ以上、６．５Ｖ以下である。なぜなら、もし５Ｖ以下であれば、浮遊ゲ−トのしきい値が“３”にあってもトランスファーゲ−トがＯＮしてしまい、“２”以下のレベルとされる。また、もし６．５Ｖ以上であれば、非選択時にＯＮせず、選択セルが読出せない。即ち、トランスファーＴｒのしきい値は“２”と“３”を判定する読出し時選択されたＮＡＮＤセルの選択された制御ゲートに印加する電圧よりも高く、選択されたＮＡＮＤセルの選択されていない制御ゲートに印加する電圧よりも低くする必要がある。
【００４９】
本実施形態では、４値の多値論理セルを示したが、３値、８値、１６値の多値論理セルに対しても、本発明を適用することが可能である。例えば、ｎ値の多値論理セルを考える。この場合のトランスファーＴｒのしきい値はしきい値の低い側からｎ−１番目とｎ番目を判定する読出し時、選択されたＮＡＮＤセルの選択された制御ゲートに印加する電圧より高く、選択されたＮＡＮＤセルの非選択の制御ゲートに印加する電圧より低い値に設定しなければならない。
【００５０】
次に、ＮＯＲ型のセルの場合について示す。
【００５１】
図１８（ａ）は上記セルを示す平面図、図１８（ｂ）はその等価回路図、図１９（ａ）は図１８（ａ）のＸ−Ｘ′方向断面図、図１９（ｂ）は図１８（ａ）のＺ−Ｚ′方向の断面図である。図２０に４値の場合のしきい値分布を示す。
【００５２】
この場合、トランスファーＴｒのしきい値は、“２”と“３”の準位を判定する制御ゲート電圧以上、即ち６Ｖ以上でなければならない。６Ｖ以上であるとトランスファーＴｒがＯＮしてしまい正常な読出しができない。ｎ値の場合についていえば、しきい値の低い方からｎ−１番目とｎ番目を判定する読出し動作のとき選択された制御ゲートに印加する電圧より高いしきい値のトランスファーＴｒにしなければならない。
【００５３】
また、図２１（ａ）に素子構造断面図を、（ｂ）に等価回路図を示すように、フローティングゲート部のトランジスタに直列なトランジスタを、基板に形成した溝内にゲート電極（制御ゲート）を埋め込んで形成することも可能である。溝部に形成されたトランジスタはメモリセル（フローティングゲートを有する）トランジスタと直列接続している。このセルは前記図１８に示したＮＯＲ型セルに適用可能である。この場合には、微細化の妨げになっていたソース・ドレイン間のパンチスルー耐性が向上し、より一層の微細化が可能になる。
【００５４】
なお、図２１には溝部全体に制御ゲートのポリＳｉが埋められた構造を示したが、溝内の一部でも構わない。また、フローティングゲートのポリＳｉが一部溝内に形成されていても構わない。また、図２２にこのセルをＮＡＮＤ型に適用した場合の等価回路図を示す。
【００５５】
図２３〜２５には、フローティングゲートトランジスタと、トランスファートランジスタが直列に接続されたセルをソース・ドレインを共通化した、いわゆるグランドアレイセルに適用した場合の実施形態を示す。図２３に平面図、図２４に等価回路図、図２５に図２３のＡ−Ａ′断面図を示す。図２３中斜線部はフローティングゲートである。図２５中８０は溝部に埋め込まれた制御ゲートをゲート電極とするＴｒのゲート酸化膜である。
【００５６】
本実施形態の動作を説明する。動作電圧は下記の（表３）に示す通りである。
【表３】
0003914170.tif 000004
図２４中の○印のセルを選択した場合である。
【００５７】
読出しはＢＬ１からセルを介してソースに電流を流し検知する。消去はフローティングゲートに電子を注入して行われる。書込みはＢＬ及びＷＬ２に電圧を印加し、フローティングゲートからドレイン（図２５中のｎ+ ）に電子を抜く。書込み時ＢＬに５Ｖ或いは０Ｖを印加し、電子を抜きさるところ、電子を抜かずに消去状態のままを保つ。
【００５８】
図２６〜２９に更に他の実施形態を示す。これらのセルは図２３〜２６で示した実施形態のセル部を置き換えることで実施できる。
【００５９】
図２６は溝底部のみにフローティングゲートを形成し、側壁部をトランジスタとしたもの、図２７は片側のｎ+ 層をフローティングゲート部まで延ばしたもの、図２８はフローティングゲートを基板表面に形成したもの、図２９（ａ）（ｂ）はフローティングゲートを基板表面に形成し、溝の底部にｎ+ 層を形成したものである。
【００６０】
また、図３０（ａ）（ｂ）はグランドアレイのｎ+ 部分を隣のセルと分離した場合の等価回路図である。これらは図３１（ａ）（ｂ）及び図３２（ａ）（ｂ）に示した断面構造で実施できる。即ち、溝の側面部にｎ+ 部を形成し、ソース或いはドレインとし、溝分離により隣りのｎ+ 層と分離する。これらの動作は前記（表３）に示したものと同様である。
【００６１】
図３３には更に他の実施形態を示す。図３４には図３３に示したセルをアレイ状に配置した図を示す。消去ゲート（ＥＧ）はＣＧと平行に配設している。下記の（表４）に動作電圧を示す。
【００６２】
【表４】
0003914170.tif 000005
program はホットエレクトロン注入でフローティングゲートに電荷を注入し、Erase はフローティングゲートからＥＧにエレクトロンを抜く。このセルの場合にも、前記図２３〜２９に示したよう溝の側面ゲート電極を配設することが可能である。そうすることで、フローティングゲート部もコントロールゲート部も実効的なゲート長を長くとることができ、微細化したときにもソース・ドレイン間パンチスルー等の問題が回避できる。
【００６３】
なお、本発明は上述した各実施形態に限定されるものではない。以上の実施形態では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとり説明したが、本発明はこれに限らず、各種のＥＥＰＯＲＯＭ及びＥＰＲＯＭに適用することができる。具体的には、制御ゲート型ＥＥＰＲＯＭに限らず、ＭＮＯＳ型のメモリセルを用いたＥＥＰＲＯＭに適用することもできる。また、ＥＥＰＲＯＭではなく、チャネルイオン注入等により情報を固定的に書き込んだＭＯＳトランジスタをメモリセルとする所謂マスクＲＯＭに適用することも可能である。
【００６４】
更に、拡散層ビット線を有するグランドアレイ型、ＦＡＣＥ型、ＡＮＤ型セルに適用することが可能である。更にまた、サブビット線を有するＤＩＮＯＲ型にも適用可能である。その他、本発明は、以上挙げた以外の種々のメモリに広範に適用することができ、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６５】
【発明の効果】
以上詳述したように本発明によれば、トレンチ素子分離側面をトランスファートランジスタとして用いているため、合わせずれによる素子特性のバラツキ、不均一性を生じることなく、安定した特性のメモリセルを形成することができる。また、そのその結果、占有面積の増加も起こらず、高密度で低コストのメモリの実現が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係わるメモリセルを示す平面図。
【図２】図１の矢視Ａ−Ａ′断面図。
【図３】図１の矢視Ｂ−Ｂ´断面図。
【図４】本発明の一実施形態に係わるメモリセルの等価回路図。
【図５】本発明の一実施形態に係わるメモリセルの製造工程を示す断面図。
【図６】本発明の一実施形態に係わるメモリセルの製造工程を示す断面図。
【図７】本発明の他の実施形態に係わるメモリセルを示す断面図。
【図８】本発明の更に他の実施形態に係わるメモリセルの製造工程を示す断面図。
【図９】本発明の更に他の実施形態に係わるメモリセルの製造工程を示す断面図。
【図１０】本発明の更に他の実施形態に係わるメモリセルの製造工程を示す断面図。
【図１１】従来のメモリセルの平面図。
【図１２】従来のメモリセルの等価回路図。
【図１３】図１０の矢視Ａ−Ａ′、Ｂ−Ｂ′断面図。
【図１４】従来のメモリセルのしきい値分布を示す図。
【図１５】本発明の一実施形態に係わるメモリセルのしきい値分布を示す図。
【図１６】従来のメモリセルを多値論理に適用した場合のしきい値分布を示す図。
【図１７】本発明の一実施形態に係わるメモリセルを多値論理に適用した場合のしきい値分布を示す図。
【図１８】本発明をＮＯＲ型セルに適用した場合の平面図と等価回路図。
【図１９】図１８（ａ）のＸ−Ｘ′方向及びＺ−Ｚ′方向の断面図。
【図２０】ＮＯＲ型セルにおける４値の場合のしきい値分布を示す図。
【図２１】フローティングゲート部のトランジスタに直列なトランジスタを、溝内に制御ゲートを埋め込んで形成した例を示す素子構造断面図と等価回路図。
【図２２】図２１の構成をＮＡＮＤ型に適用した場合の等価回路図。
【図２３】本発明をグランドアレイセルに適用した場合の実施形態を示す平面図。
【図２４】本発明をグランドアレイセルに適用した場合の実施形態を示す等価回路図。
【図２５】図２３のＡ−Ａ′断面図。
【図２６】本発明の更に別の実施形態を示す素子構造断面図と等価回路図。
【図２７】本発明の更に別の実施形態を示す素子構造断面図。
【図２８】本発明の更に別の実施形態を示す素子構造断面図。
【図２９】本発明の更に別の実施形態を示す素子構造断面図。
【図３０】グランドアレイのｎ+ 部分を隣りのセルと分離した場合の等価回路図。
【図３１】図３０の回路を実現するための素子構造断面図。
【図３２】図３０の回路を実現するための素子構造断面図。
【図３３】本発明の更に他の実施形態を示す等価回路図。
【図３４】図３３に示したセルをアレイ状に配置した図。
【符号の説明】
１，４０…ｐ型ウエル、
２，１７…素子分離領域
３…ゲート絶縁膜
３1 …ゲート絶縁膜
３2 …トンネル絶縁膜
３3 …側壁絶縁膜
４，３０…第１層導電膜からなる浮遊ゲート
６，２９…第２導電膜からなる制御ゲート
７，２３…ソース・ドレイン拡散層
８，２４…層間絶縁膜
９…ビット線
１１…素子分離用溝（トレンチ）
１２…埋め込み絶縁膜
１３…ゲート絶縁膜
２０…第２層導電膜からなるゲート電極
７２…ポリシリコン膜
７３…ＳｉＮ膜
７４…トランスファーゲート絶縁膜
７５…多結晶膜
【図１】
0003914170.tif 000006
【図２】
0003914170.tif 000007
【図３】
0003914170.tif 000008
【図４】
0003914170.tif 000009
【図５】
0003914170.tif 000010
【図６】
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【図７】
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【図８】
0003914170.tif 000013
【図９】
0003914170.tif 000014
【図１０】
0003914170.tif 000015
【図１１】
0003914170.tif 000016
【図１２】
0003914170.tif 000017
【図１３】
0003914170.tif 000018
【図１４】
0003914170.tif 000019
【図１５】
0003914170.tif 000020
【図１６】
0003914170.tif 000021
【図１７】
0003914170.tif 000022
【図１８】
0003914170.tif 000023
【図１９】
0003914170.tif 000024
【図２０】
0003914170.tif 000025
【図２１】
0003914170.tif 000026
【図２２】
0003914170.tif 000027
【図２３】
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【図２４】
0003914170.tif 000029
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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