(57)【特許請求の範囲】
【請求項１】
通常動作時、外部から供給される基準信号を参照するとともに、外部から供給される入力信号に基づいて動作する内部回路と、
前記基準信号が、通常動作時の高レベルと低レベルとの間である中間レベルとは異なるテスト動作時の前記低レベルを満足したことを検出する検出回路と、
前記検出回路の検出結果に基づいて、前記内部回路中の内部信号を外部に転送する転送回路と、
を具備することを特徴とする半導体装置。
【請求項２】
前記転送回路は、前記内部信号と、前記内部回路からの正規の出力信号とが入力され、前記検出回路の検出結果に基づいて、前記内部信号および前記正規の出力信号のいずれかを選択する選択回路を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記検出回路は複数あることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記入力信号の組み合わせを判別する判別回路と、前記検出回路の検出結果に前記判別回路の判別結果を反映させる回路とを更に具備することを特徴とする請求項１乃至３記載の半導体装置。
【請求項５】
前記内部回路は、前記正規の出力信号を外部端子に出力する出力バッファを含み、前記出力バッファは、前記基準信号を参照して前記正規の出力信号の論理レベルを判定し、この論理レベルに応じて前記外部端子を駆動することを特徴とする請求項１乃至４記載の半導体装置。
【請求項６】
通常動作時、外部から供給される基準信号を参照するとともに、外部から供給される入力信号に基づいて動作する内部回路を有する半導体集積回路装置の内部信号をモニタする方法であって、
前記基準信号が通常動作時の高レベルと低レベルとの間である中間レベルとは異なるテスト動作時の前記低レベルを満足したことを検出したとき、通常動作時には外部に出力されることがない前記内部回路中の内部信号を外部に転送することを特徴とする半導体装置の内部モニタ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、通常動作時には外部に出力されることのない内部信号をモニタするための内部信号モニタ機能を備えた半導体集積回路装置およびその内部信号をモニタする方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の特性評価や不良解析を行う場合、シリコンチップ上に形成された回路の内部信号をモニタするのが通例である。内部信号をモニタする方法として、回路配線にたとえばピコプローブを接触させて、オシロスコープなどで信号波形を観測する方法や、観測しようとする回路ノードに予めモニタ用のパッドを作り込んでおき、このモニタ用パッドに現れる信号波形をテスタなどで観測する方法がある。これらのモニタ方法によれば、シリコンチップを露出させた状態でしか内部信号をモニタすることができず、シリコンチップがパッケージに封入された状態ではモニタできない。
ところで、近年、微細化が押し進められる一方、信頼性の確保が益々重要な課題となっており、各種の信頼性試験が行われている。この信頼性試験で発生した不良を解析する場合、その不良を再現する必要がある。しかし、上述の方法によれば、パッケージを開封してシリコンチップを露出させる必要があり、この結果、シリコンチップ上に形成された回路の環境が変わり、不良が再現されなくなる場合がある。そこで、予め半導体集積回路装置に動作モードのひとつとして内部信号をモニタするためのテストモード（内部信号モニタ機能）を設けておき、このモードを起動させることにより内部信号を外部端子に出力させ、パッケージに封入した状態で内部信号を観測する方法が採られている。このテストモードは、ベンダーが不良解析時に使用するためのものであって、通常、ユーザーに開放されることはない。
【０００３】
図１は、内部信号をモニタするモニタ機能を備えた半導体集積回路装置の構成を示すブロック図である。なお、図１は半導体メモリを例としている。
図１に示すように、パッド１０には、外部から電源電圧の中間のレベルを持つ所定の基準信号が印加される。入力バッファー回路群３０は、パッド１０に印加された基準信号を参照して、外部からパッド群２０に印加された入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の論理レベルを判別し、この入力信号をこの装置内部で取り扱うのに適した信号レベルに変換する。メモリ回路４０は、通常動作時に機能する回路部分であり、入力バッファー回路群３０を介して外部からアドレスを入力して所定の動作を行い、記憶データ（出力信号）を出力する。テストモード制御回路５０は、この装置に、テストモードをエントリするためのものであり、入力バッファー回路群３０を介して外部から入力された信号に基づき動作モードを判別し、テストモードを示すテスト信号を出力する。選択回路７０は、テストモード制御回路５０からのテスト信号が活性化されたとき、メモリ回路４０の所定の内部ノード４０Ｎに現れる内部信号を選択し、テスト信号が非活性化されたときに、メモリ回路４０の正規の出力信号を選択する。
【０００４】
従来装置によれば、通常動作時には、外部からの入力信号が入力バッファー回路群３０を介してメモリ回路４０に取り込まれ、メモリ回路４０は所定の動作を行う。この場合、テストモード制御回路５０からのテスト信号は非活性化されており、選択回路５０はメモリ回路４０の正規の出力信号を選択する。したがって、正規の出力が、パッド８０を介して外部に出力される。
次に、メモリ回路４０の内部信号をモニタする場合、外部から所定の条件（入力信号の組み合わせや信号を印加する順番）を満足するように、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］を設定する。これにより、テストモード制御回路５０にテストモードがエントリされ、このテストモード制御回路５０からのテスト信号が活性化される。テストモードがエントリされると、テスト信号が活性状態に維持され、選択回路６０が内部信号を選択する結果、この内部信号のモニタが可能な状態となる。
【０００５】
【発明が解決しようとする課題】
ところで、通常、半導体装置は、例えばprinted  circuit  board（ＰＣＢ）上に、他のデバイスと共に搭載され、バスなどを共用する。この場合、バスを介して他のデバイスの動作ノイズが入力され、誤ってテストモードがエントリされる場合がある。一旦テストモードがエントリされると、テストモードを終了させるためのシーケンスが実行されない限り、テストモードが起動された状態に維持され、半導体装置が誤作動する。また、テストモードが誤ってエントリされると、半導体装置は正規の出力信号に代わって、内部信号を外部に出力してしまう。出力された内部信号を受けた他の半導体装置は、その動作が破綻する。具体的には、内部信号を出力した外部端子が、通常動作時に入力端子として機能する場合、この入力端子に接続されたバスを共用する他の半導体装置の入力レベルを阻害する。また、内部信号を出力した外部端子が、通常動作時に出力端子として機能する場合、この出力端子からの信号を入力する他のデバイスの入力レベルを阻害する。
この発明は、上記事情を考慮してなされたもので、内部信号をモニタするためのテストモードが誤って起動されることがなく、テストモードの起動に起因した誤作動を防止できる半導体集積回路装置およびその内部信号をモニタする方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体集積回路装置では、通常動作時、外部から供給される基準信号を参照するとともに、外部から供給される入力信号に基づいて動作する内部回路と、前記基準信号が、通常動作時の高レベルと低レベルとの間である中間レベルとは異なるテスト動作時の前記低レベルを満足したことを検出する検出回路と、前記検出回路の検出結果に基づいて、前記内部回路中の内部信号を外部に転送する転送回路と、を具備する。上記構成を有する半導体集積回路装置によれば、基準信号の電圧レベルを検出し、基準信号の電圧レベルが通常動作時の高レベルと低レベルとの間である中間レベルとは異なるテスト動作時の低レベルを満足したとき、内部回路中の内部信号を外部に転送する。このように基準信号の電圧レベルを利用して、内部回路中の内部信号を外部に転送するモード、たとえば内部信号をモニタするためのテストモードを起動するようにしたことで、通常動作時に内部信号が誤って出力されるような事情を解消することができる。よって、内部信号をモニタするためのテストモードが誤って起動されることがなく、テストモードの起動に起因した誤動作を防止することができる。
【０００７】
【発明の実施の形態】
以下、図面を参照しながら、基準信号を参照して外部から入力信号を取り込む高速型の入力バッファ回路を備えた半導体メモリを例とし、この発明の実施形態を説明する。なお、必要に応じて、各図に共通する要素に対して同一符号を付し、その重複する説明を省略する。
［第１の実施形態］
図２は、この発明の第１の実施形態にかかる半導体メモリの構成を示すブロック図である。第１の実施形態にかかる半導体メモリは、外部から印加される基準信号１０Ｓの電圧レベルを検出し、基準信号１０Ｓの電圧レベルが通常動作モード時とは異なる電圧レベルを満足したとき、テストモードが起動される。
図２に示すように、メモリチップ１はパッケージ２に収容されている。チップ１にはパッド１０、２０、８０が形成されている。パッド１０、２０、８０はそれぞれ、パッケージ２に形成された外部端子３に電気的に接続されている。基準信号１０Ｓは、外部から外部端子３を介してパッド１０に印加される。アドレス信号などの入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］は、外部から外部端子３を介してパッド群２０に印加される。通常動作モード時、基準信号１０Ｓの電圧レベルは、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の“Ｌ”レベルと“Ｈ”レベルとの中間レベル（たとえば電源電圧Ｖｃｃの２分の１）に設定され、テストモード時、“Ｌ”レベルに設定される。入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］は、入力バッファ回路３０に供給される。
【０００８】
入力バッファ回路３０は、複数のコンパレータ３３を含む。コンパレータ３３はそれぞれ、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の論理レベルを、基準信号１０Ｓを参照して判定する。さらに入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の信号レベル（電圧レベル）を、チップ１内部で取り扱うのに適したレベルに変換する。入力バッファ回路３０の出力は、メモリ回路４０およびテストモード制御回路５０に供給される。
メモリ回路４０は、入力バッファ回路３０とともに、通常動作モード時に、装置本来の機能を実現するための内部回路を構成する。メモリ回路４０は、テストモード時にモニタの対象とされる。通常動作モード時、メモリ回路４０は、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］に基づき所定の動作を行う。たとえばリードモード時、メモリ回路４０は、記憶データとして出力信号４０Ｓを出力する。出力信号４０Ｓは、装置本来の出力であり、以下、正規の出力信号と呼ぶ。また、テストモード時、メモリ回路４０内部の所定ノード４０Ｎに現れる内部信号４０ＮＳがモニタされる。内部信号４０ＮＳは、メモリ回路４０が動的状態、および静的状態のいずれの場合でもモニタすることができる。メモリ回路４０を動的状態、または静的状態のいずれかの状態とするかは、基準信号１０Ｓの“Ｌ”レベルと、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の“Ｌ”レベルとの大小関係に応じて設定される。詳しくは後述する。
【０００９】
テストモード制御回路５０は、テストモード時、いくつかあるテストモードを、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］組み合わせに応じてエントリする。なお、テストモード時、内部信号４０ＮＳを外部端子３を介して出力するのみであれば、テストモード制御回路５０は無くても良い。即ち、テストモード制御回路５０は、チップ１に必要に応じて搭載される。
レベル検出回路６０は、基準信号１０Ｓが“Ｌ”レベルとなり、所定の電圧レベルを満足したことを検出し、所定の電圧レベルを満足したことを検出したとき、検出信号６０Ｓを活性化する。
選択回路７０は、検出信号６０Ｓに基づきメモリ回路４０の内部信号４０ＮＳ、またはメモリ回路４０の正規の出力信号４０Ｓのいずれかを選択し、パッド８０、外部端子３を介して、外部に転送する。選択回路７０は検出信号６０Ｓが活性化したとき、内部信号４０ＮＳを選択し、検出信号６０Ｓが非活性化したとき、正規の出力信号４０Ｓを選択する。
図３は、第１の実施形態にかかる半導体メモリを使用したメモリモジュールの一構成例を示すブロック図である。なお、図３は、メモリモジュールの一部分のみを示している。
【００１０】
図３に示すように、printed  circuit  board（ＰＣＢ）４上には、メモリチップ１を収容したパッケージ２（以下、便宜上、半導体メモリ２と呼ぶ）が複数搭載されている。これら半導体メモリ２はそれぞれ、ＰＣＢ４上にプリントされたバス５を介して互いに接続され、メモリモジュールを構成している。また、ＰＣＢ４上には、分圧回路６が搭載、または形成されている。分圧回路６は、電源電圧Ｖｃｃを抵抗分割し、たとえば電源電圧Ｖｃｃの２分の１の電圧レベルの基準信号１０Ｓを生成する。基準信号１０Ｓは、ＰＣＢ４上に形成された配線７に供給される。配線７は、半導体メモリ２それぞれに接続されている。
また、分圧回路６および配線７は、基準信号１０Ｓに、ノイズが含まれないようなノイズ対策が講じられている。したがって、同一のシステム、たとえばＰＣＢ４上に搭載された他のデバイスの動作がどのような状態であっても、基準信号１０Ｓが、他のデバイスの動作の影響を受けることは、ほとんどない。
半導体メモリ２をテストするときには、たとえばＰＣＢ４から、テストしたい半導体メモリ２を取り外し、基準信号１０Ｓが入力される外部端子に“Ｌ”レベルの信号を与えれば良い。
【００１１】
次に、具体的な回路例を説明する。
図４（ａ）は、入力バッファ回路３０に含まれるコンパレータ３３の一回路例を示す回路図である。
図４（ａ）に示すように、コンパレータ３３は、基準信号１０Ｓと入力信号ＡＤＲとの信号レベルを比較して、その大小関係に応じた論理レベルを出力する。一回路例にかかるコンパレータ３３は、周知のカレントミラー型の差動増幅器３１と、差動増幅器３１の出力を波形整形するためのインバータ３２とから構成されている。
図４（ｂ）は、レベル検出回路６０の一回路例を示す回路図である。
図４（ｂ）に示すように、一回路例にかかるレベル検出回路６０は、“Ｌ”レベル側（接地電位側）にシフトされた入力しきい値を有するＣＭＯＳ型のインバータ６１と、インバータ６１の出力を波形整形するためのバッファ６２とからなる。レベル検出回路６０は、基準信号１０Ｓがインバータ６１の入力しきい値よりも低くなったとき、検出信号６０Ｓを活性化して“Ｈ”レベルを出力し、基準信号１０Ｓが所定の電圧レベルを満足したことを検出する。インバータ６１は、電流経路を互いに直列に接続した３個のｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳ）と、１個のｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）とからなる。ＰＭＯＳの相互コンダクタンスは、ＮＭＯＳの相互コンダクタンスに対して、相対的に小さく設定されている。これにより、インバータ６１の入力しきい値は、“Ｌ”レベル側にシフトされている。
【００１２】
図４（ｃ）は、選択回路７０の一回路例を示す回路図である。
図４（ｃ）に示すように、一回路例にかかる選択回路７０は、内部信号４０ＮＳをパッド８０に転送するためのトランスファゲート７１と、正規の出力信号４０Ｓをパッド８０に転送するためのトランスファゲート７２と、検出信号６０Ｓのレベルを反転させ、逆相の信号を得るためのインバータ７３とを含む。トランスファゲート７１、７２はそれぞれ、検出信号６０Ｓに基づき、相補的に導通する。また、トランスファゲート７１、７２は各々、電流通路を互いに並列に接続したＰＭＯＳおよびＮＭＯＳからなり、これらＰＭＯＳおよびＮＭＯＳの導通状態は、検出信号６０Ｓにより同時に制御される。
図５は、メモリ回路４０の一構成例を示すブロック図である。なお、一構成例は、パケット入力型のメモリ回路を示している。
図５に示すように、メモリ回路４０は、クロックバッファ４１を介して入力されるクロック信号ＣＬＫに同期して、コマンド信号ＣＭＤに基づき、所定の動作を実行するように構成されている。クロック信号ＣＬＫ、コマンド信号ＣＭＤは、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］として、外部から入力される。コマンドデコーダ４２は、コマンド信号ＣＭＤをデコードして動作モードを解読する。ライト信号の活性／非活性によりライトモード／リードモードの動作モードを選択する。モードレジスタ４３は、例えばマスク機能やバースト長の設定などの特殊な動作モードに用いられる。コントロール信号ジェネレータ４５は、モードレジスタ４３が定める動作モードに基づき、コマンドデコーダ４２のデコード信号から、各種の制御信号を生成する。アドレスジェネレータ４４は、コマンドデコーダ４２のデコード信号からアドレスを生成する。メモリブロック４６は、ロウデコーダ、カラムデコーダ、メモリセルアレイ、センスアンプを含む。ロウデコーダおよびカラムデコーダはアドレスをデコードし、メモリセルアレイ上のメモリセルを特定する。特定されたメモリセルのデータは、リードモード時、ビット線（図示せず）、センスアンプ、データバッファ４８、およびＩ／Ｏバッファ４９を介して出力信号４０Ｓとして出力される。レベルジェネレータ４７は、たとえばビット線をプリチャージするための所定のＤＣレベルを生成し、電源投入時に活性化する電源投入信号ＰＷＲＯＮによりセットされる。
【００１３】
なお、図２に示すメモリ回路４０の所定ノード４０Ｎは、モニタの対象とされる内部信号が現れるノードであれば任意である。第１の実施形態では、この所定ノード４０Ｎの一例として、レベルジェネレータ４７が生成するＤＣレベルの信号が現れるノードを選び、このＤＣレベルの信号を内部信号４０ＮＳとしてモニタするものとしている。
次に、動作を説明する。
図６は、第１の実施形態にかかる半導体集積回路装置の動作を示すタイミングチャートである。
［通常動作モード］
図６に示すように、通常動作モード時、基準信号１０Ｓは、所定の中間のレベル（たとえば電源電圧の２分の１）に設定される（ｔ１０）。レベル検出回路６０は、中間のレベルの基準信号１０Ｓを“Ｈ”レベルと検出する。インバータ６１の入力しきい値が“Ｌ”レベル側にシフトされているためである。これにより、検出信号６０Ｓは非活性化されて“Ｌ”レベルとなる。検出信号６０Ｓが“Ｌ”レベルとなることで、選択回路７０は、メモリ回路４０の正規の出力信号４０Ｓを選択する。
このとき、入力バッファ回路３０は、中間のレベルの基準信号１０Ｓを参照して、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の論理レベルを判定する。基準信号１０Ｓのレベルは、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の“Ｌ”レベルと“Ｈ”レベルとの間に設定されている。このため、入力バッファ回路３０から出力される論理信号には、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の論理レベルが反映される。これらの論理信号が入力されたメモリ回路４０は、通常動作を行い、その動作モードに応じた出力信号４０Ｓを出力する。このようにして通常動作モード時、正規の出力信号４０Ｓが、選択回路７０およびパッド８０を介して外部に出力される。
【００１４】
［テストモード］
次に、テストモードを起動して、内部信号４０ＮＳをモニタする場合、外部の基準信号１０Ｓを、インバータ６１の入力しきい値以下の“Ｌ”レベルに設定する（ｔ１１）。この場合、レベル検出回路６０は、基準信号１０Ｓが所定の電圧レベルを満足したことを検出する。これにより、検出信号６０Ｓは活性化されて“Ｈ”レベルとなる。検出信号６０Ｓが“Ｈ”レベルとなることで、選択回路７０は、メモリ回路４０の内部信号４０ＮＳを選択する。
ここで、基準信号１０Ｓの“Ｌ”レベルが、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の“Ｌ”レベルよりも低く設定されたとき、入力バッファ回路３０は、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］を全て“Ｈ”レベルと判定する。この結果、入力バッファ回路３０からの論理信号が全て“Ｈ”レベルに固定される。これらの論理信号が入力されたメモリ回路４０は静的状態、つまり静止した状態に保持される。この状態で、内部信号４０ＮＳが、選択回路７０およびパッド８０を介して外部に出力される。このようにして、メモリ回路４０を静止させた状態で、内部信号４０ＮＳをモニタすることができる。
また、基準信号１０Ｓの“Ｌ”レベルが、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の“Ｌ”レベルよりも高く、かつインバータ６１の入力しきい値よりも低く設定されたとき、入力バッファ回路３０は、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の論理レベルに応じた論理信号を出力する。これらの論理信号が入力されたメモリ回路４０は動的状態、つまり動作した状態に保持される。この状態で、内部信号４０ＮＳが、選択回路７０およびパッド８０を介して外部に出力される。このようにして、メモリ回路４０を動作させた状態で、内部信号４０ＮＳをモニタすることができる。
【００１５】
テストモードから通常動作に戻る場合、基準信号１０Ｓを、所定の中間のレベルに戻す（ｔ１２）。この結果、選択回路７０は、正規の出力信号４０Ｓを選択し、正規の出力信号４０Ｓをパッド８０を介して外部に出力する。
第１の実施形態では、内部信号４０ＮＳをパッド８０を介して外部に出力するものとしたが、パッド８０に接続される外部端子は、通常動作時に入力端子として使用されるもの、通常動作時に出力端子として使用されるもののいずれでも良い。また、non  connection（ＮＣ）端子など、余剰の外部端子でも良い。
また、レベル検出回路６０は基準信号１０Ｓが“Ｌ”レベルに設定されたとき、検出信号６０Ｓを活性化するものとした。しかし、レベル検出回路６０は基準信号１０Ｓが“Ｈ”レベルに設定されたとき、検出信号６０Ｓを活性化するように構成しても良い。つまり、基準信号１０Ｓは、通常動作時に基準信号１０Ｓが設定される中間レベルと異なる電圧レベルであって、レベル検出回路６０により検出可能な電圧レベルであれば良い。
第１の実施形態によれば、同一システム上、たとえばＰＣＢ４上で、ノイズに対して保護されている基準信号１０Ｓの電圧レベルに基づき、テストモードを起動する。このため、たとえばＰＣＢ４上に搭載された他のデバイスの動作に起因して、テストモードが誤って起動されることがない。また、基準信号１０Ｓ用の外部端子を、テストモード起動用の外部端子とを共用することができ、内部信号４０ＮＳをモニタするための専用の外部を設ける必要もない。
【００１６】
［第２の実施形態］
図７は、この発明の第２の実施形態にかかる半導体メモリの構成を示すブロック図である。第２の実施形態にかかる半導体メモリは、外部から印加される複数の基準信号１０Ｓ、１１０Ｓの電圧レベルを検出し、基準信号１０Ｓ、１１０Ｓそれぞれの電圧レベルが通常動作モード時とは異なる電圧レベルを満足したとき、テストモードが起動される。
図７に示すように、パッド１０には外部から基準信号１０Ｓが印加され、パッド１１０には基準信号１１０Ｓが印加される。パッド群２０には外部から入力信号が印加される。通常動作モード時、基準信号１０Ｓの電圧レベルは、パッド群２０に印加される入力信号の“Ｌ”レベルと“Ｈ”レベルとの間に設定され、テストモード時、“Ｌ”レベルに設定される。また、通常動作モード時、基準信号１１０Ｓの電圧レベルは、バスにターミネーションレベルを与える中間レベルに設定され、テストモード時、“Ｌ”レベルに設定される。
メモリ回路４１は、メモリ回路４０と同様に構成され、パッド群２０に印加された入力信号が、入力バッファ回路３０を介してアドレスとして入力され、データとして出力信号４１Ｓなどを出力する。出力バッファ回路１２０は、複数のコンパレータ１３３を含む。コンパレータ１３３は、メモリ回路４１の出力信号の論理レベルを、基準信号１１０Ｓを参照して判定する。そして、この論理レベルに基づきパッド群１３０を駆動する。
【００１７】
レベル検出器６００は、基準信号１０Ｓおよび１１０Ｓがともに、所定の電圧レベルを満足したことを検出し、所定の電圧レベルを満足したことを検出したとき、検出信号６００Ｓを活性化する。レベル検出器６００は、レベル検出回路６０１、６０２およびＡＮＤ回路６０３からなる。レベル検出回路６０１、６０２それぞれの回路構成は、レベル検出回路６０と同様である。レベル検出回路６０１は、基準信号１０Ｓが所定の電圧レベルを満足したことを検出したとき、検出信号６０１Ｓを活性化する。また、レベル検出回路６０２は、基準信号１１０Ｓが所定の電圧レベルを満足したことを検出したとき、検出信号６０２Ｓを活性化する。ＡＮＤ回路６０３は、検出信号６０１Ｓ、６０２Ｓがそれぞれ入力されるＮＡＮＤゲートと、その出力レベルを反転させるインバータとからなる。ＡＮＤ回路６０３は、検出信号６０１Ｓと検出信号６０２Ｓとの論理積を演算して検出信号６００Ｓを出力する。選択回路７１０は、選択回路７０と同様に構成され、検出信号６００Ｓに基づき、メモリ回路４１の内部ノード４１Ｎに現れる内部信号４１ＮＳ、または正規の出力信号４１Ｓを選択し、パッド８１０を介して外部に出力する。
【００１８】
次に、動作を説明する。
図８は、第２の実施形態にかかる半導体集積回路装置の動作を示すタイミングチャートである。
［通常動作モード］
通常動作モード時、基準信号１０Ｓおよび１１０Ｓはそれぞれ、所定の中間レベルに設定される（ｔ２０）。この結果、検出信号６０１Ｓ、６０２Ｓはそれぞれ非活性化され、これら検出信号６０１Ｓ、６０２Ｓを受けるＡＮＤ回路６０３は、その出力、即ち検出信号６００Ｓを非活性化する。したがって、選択回路７１０は、メモリ回路４１の正規の出力信号４１Ｓを選択して出力する。
［テストモード］
基準信号１０Ｓのみが“Ｌ”レベルに設定されると（ｔ２１）、検出信号６０１Ｓが活性化される。しかし、基準信号１１０Ｓが“Ｌ”レベルに設定されていないので、検出信号６０２Ｓは活性化されない。この結果、ＡＮＤ回路６０３は、検出信号６００Ｓを非活性化された状態に維持する。したがって、選択回路７１０は、正規の出力信号４１Ｓを、引き続き選択する。
次いで、基準信号１１０Ｓが“Ｌ”に設定されると（ｔ２２）、検出信号６０２Ｓが活性化される。この結果、ＡＮＤ回路６０３は、検出信号６００Ｓを活性化する。したがって、選択回路７１０は、ＤＣレベルの内部信号４１ＮＳを選択して外部に出力する。即ち、テストモードが起動された状態となる。
【００１９】
また、基準信号１０Ｓが中間レベルに回復されると（ｔ２３）、検出信号６０１Ｓが活性化される。この結果、検出信号６００Ｓは非活性化され、選択回路７１０は正規の出力信号４１Ｓを選択する。即ち、通常動作モードに戻る。
次いで、基準信号１１０Ｓがターミネーションレベルを与える中間レベルに回復されると（ｔ２４）、出力バッファ回路１２０は、メモリ回路４１の出力信号の論理レベルを判定してパッド群１３０を駆動し、メモリ回路４１の出力信号を外部に出力する。
第２の実施形態によれば、２種類の基準信号１０Ｓおよび１１０Ｓがともに“Ｌ”レベルに設定されて所定の電圧レベルを満足した場合にのみ、装置がテストモードで動作する。したがって、通常動作モード時、基準信号１０Ｓ、１１０Ｓの一方に、たとえばノイズが与えられ、異常な電圧レベルとなっても、基準信号の他方が正常である限り、テストモードが誤って起動されることがない。このため、通常動作モード時の動作が極めて安定する。
なお、この実施形態では、基準信号１０Ｓおよび１１０Ｓがともに“Ｌ”レベルに設定された場合、テストモードが起動されるものとしたが、これに限られることはなく、それぞれ“Ｌ”レベルまたは“Ｈ”レベルのいずれかに設定されるようにしても良い。
【００２０】
［第３の実施形態］
図９は、この発明の第３の実施形態にかかる半導体メモリの構成を示すブロック図である。第３の実施形態にかかる半導体メモリは、外部から印加される基準信号１０Ｓが所定の電圧レベルを満足したことに加え、外部から印加される入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］が所定の組み合わせとなったことを判別して、テストモードを起動する。
図９に示すように、レベル検出回路６１０は、前述のレベル検出回路６０と同様に構成され、パッド１０に印加された基準信号１０Ｓが“Ｌ”レベルとなり、所定の電圧レベルを満足した場合に検出信号６１０Ｓを活性化して出力する。
判別回路（テストモード制御回路）２００は、入力バッファ回路３０を介して外部から入力された入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］の組み合わせを判別する。そして、入力信号ＡＤＲ［０］〜ＡＤＲ［ｎ］が、所定の組み合わせのときに、判別信号２００Ｓを活性化させて出力する。ＡＮＤ回路６１１は、検出信号６１０Ｓおよび判別信号２００Ｓが入力されるＮＡＮＤゲートと、ＮＡＮＤゲートの出力を反転させるインバータとを含む。ＡＮＤ回路６１１は、検出信号６１０Ｓと判別信号２００Ｓとの論理積を演算して検出信号６１１Ｓを出力する。
【００２１】
選択回路７２０は、前述の選択回路７０と同様に構成され、検出信号６１１Ｓに基づきメモリ回路４０の内部信号４０ＮＳ、またはその正規の出力信号４０Ｓを選択し、パッド８２０を介して外部に出力する。
図１０は、判別回路２００の一回路例を示す回路図である。
図１０に示すように、判別回路２００は、入力信号ＡＤＲ［０］、ＡＤＲ［１］およびＡＤＲ［２］の組み合わせを判別する。そして、入力信号ＡＤＲ［０］、ＡＤＲ［１］およびＡＤＲ［２］の論理値が所定の組み合わせとなったときに、テスト信号Ｔ１、またはテスト信号Ｔ２を活性化する。
判別回路２００は、入力信号ＡＤＲ［０］、ＡＤＲ［１］およびＡＤＲ［２］のレベルを反転させるインバータ群２０１と、インバータ群２０１からの信号（入力信号の反転信号）をクロック信号ＣＬＯＣＫに基づき転送するトランスファーゲート回路群２０２と、これらトランスファ回路群２０２により転送された入力信号を保持するフリップフロップ回路群２０３と、フリップフロップ回路群２０３に保持された入力信号をデコードしてテスト信号Ｔ１またはＴ２を出力するゲート回路２０４とからなる。
【００２２】
テスト信号Ｔ１は、判別信号２００Ｓとして判別回路２００からＡＮＤ回路６１１に与えられる。この例では、フリップフロップ回路群２０３に保持された入力信号ＡＤＲ［０］〜ＡＤＲ［２］が全て“Ｈ”レベル（論理値１）の組み合わせ（所定の組み合わせ）となったときに、テスト信号Ｔ１（判別信号２００Ｓ）が活性化される。また、入力信号ＡＤＲ［２］のみが“Ｌ”レベル（論理値０）の組み合わせとなったときにテスト信号Ｔ２が活性化される。フリップフロップ回路群２０３の回路状態は、電源投入信号ＰＷＲＯＮによりセットされる。
次に、判別回路２００の動作を説明する。
図１１は、判別回路２００の動作を示すタイミングチャートである。
図１１に示すように、装置の電源を立ち上げると、電源投入信号ＰＷＲＯＮが所定の期間、“Ｌ”レベルに固定される。これにより、判別回路２００の回路状態が強制的にリセットされ、テスト信号Ｔ１、Ｔ２がともに非活性状態に初期化される（ｔ３０）。
次いで、入力信号ＡＤＲ［０］、ＡＤＲ［１］およびＡＤＲ［２］が全て“Ｈ”レベル（論理値１）にセットアップされ（ｔ３１）、クロック信号ＣＬＯＣＫが立ち上げられると（ｔ３２）、入力信号ＡＤＲ［０］、ＡＤＲ［１］およびＡＤＲ［２］がインバータ回路群２０１およびトランスファゲート回路群２０２を介してフリップフロップ回路群２０３に取り込まれる。この場合、ゲート回路２０４は、フリップフロップ回路群２０４に取り込まれた論理値１の組み合わせ（所定の組み合わせ）からなる入力信号をデコードして、テスト信号Ｔ１（判別信号２００Ｓ）を活性化する。
【００２３】
また、入力信号ＡＤＲ［２］のみが“Ｌ”レベル（論理値０）にセットアップされた場合（ｔ３３）、クロック信号ＣＬＯＣＫが立ち上がって（ｔ３４）、この入力信号がフリップフロップ回路群２０３に取り込まれる。この結果、ゲート回路２０４はテスト信号Ｔ２を活性化し、テスト信号Ｔ１を非活性化する。
さらに入力信号ＡＤＲ［０］、ＡＤＲ［１］およびＡＤＲ［２］が全て“Ｌ”レベル（論理値０）にセットアップされた場合（ｔ３５）、テスト信号Ｔ１、Ｔ２がともに非活性化される。判別信号２００Ｓとしてテスト信号Ｔ２を用いる場合には、入力信号ＡＤＲ［２］のみが“Ｌ”レベル（論理値０）となる入力信号の組み合わせを所定の組み合わせとすれば良い。
次に、第３の実施形態にかかる半導体メモリの動作を説明する。
図１２は、この発明の第３の実施形態にかかる半導体メモリの動作を示すタイミングチャートである。
［通常動作モード］
図１２に示すように、通常動作モード時、基準信号１０Ｓは、所定の中間のレベルに設定される（ｔ４０）。これにより、検出信号６１０Ｓが“Ｌ”レベルに固定され、検出信号６１１Ｓが非活性化される。検出信号６１１Ｓを受けた選択回路７２０は、メモリ回路４０の正規の出力信号４０Ｓを選択する。
【００２４】
［テストモード］
次に、基準信号１０Ｓが“Ｌ”レベルに設定されると（ｔ４１）、検出信号６１０Ｓが活性化される。続いて、入力信号ＡＤＲ［０］、ＡＤＲ［１］およびＡＤＲ［２］が全て“Ｈ”レベル（論理値１）にセットアップされ、これら入力信号が所定の組み合わせとされる（ｔ４２）。続いて、クロック信号ＣＬＯＣＫが立ち上げられると（ｔ４３）、判別回路２００は、これら入力信号の組み合わせを判別して判別信号２００Ｓを活性化する。これら活性化された検出信号６１０Ｓおよび判別信号２００Ｓを受けたＡＮＤ回路６１１は、検出信号６１１Ｓを活性化する。この結果、選択回路７２０は、メモリ回路４０の内部信号４０ＮＳを選択する。
次に、通常動作モードに戻る場合、基準信号１０Ｓが中間レベルに再設定される（ｔ４４）。これにより、検出信号６１１Ｓが非活性化され、選択回路７２０は、メモリ回路４０の正規の出力信号４０Ｓを選択する。このとき、判別回路２００を構成するフリップフロップ回路群２０３には、所定の組み合わせの入力信号が取り込まれており、判別信号２００Ｓが活性化された状態に維持される。したがって、仮にこの状態で基準信号１０Ｓが“Ｌ”レベルになると、テストモードが再起動される。
【００２５】
そこで、基準信号１０Ｓのみによるテストモードの再起動を避ける必要がある場合には、外部からの入力信号ＡＤＲ［０］、ＡＤＲ［１］およびＡＤＲ［２］を“Ｌ”レベル（論理値０）に設定して、判別回路２００に入力する。これにより、判別回路２００の回路状態は、電源投入時と同様の初期状態に設定され、基準信号１０Ｓ、入力信号ＡＤＲ［０］、ＡＤＲ［１］およびＡＤＲ［２］とが所定の条件を満足した場合にのみテストモードが起動される。
［第４の実施形態］
図１３は、この発明の第４の実施形態にかかる半導体メモリの構成を示すブロック図である。
上述した第１の実施形態において、図１３に示すように、メモリ回路４０に内蔵された出力バッファ回路４０Ｂが、基準信号１０Ｓを参照してメモリ回路４０の内部の出力信号４００Ｓの論理レベルを判別し、この判別結果に基づき出力信号４０Ｓを出力するようにしても良い。これにより、テストモード時に内部の出力信号４００Ｓが変化しても、出力バッファ回路４０Ｂがスイッチング動作することがない。よって、出力バッファ回路４０Ｂの動作ノイズの発生を迎えることができる。したがって、出力バッファ回路４０Ｂの動作ノイズの影響を受けることなく、内部信号４０ＮＳを精度良くモニタすることが可能となる。
【００２６】
なお、第４の実施形態は、第２、第３の実施形態にも適用できる。
また、第１〜第４の実施形態は、内部信号をモニタするためのテストモードを例示して説明したが、この発明は、他のテストモードを起動する場合にも応用することができる。
以上説明したように、この発明によれば、通常動作時に参照される外部からの基準信号の電圧レベルを検出して、テストモードを起動するようにしたので、他のデバイスの動作に起因してテストモードが誤って起動されることを抑制できる。よって、テストモードが不慮に起動されることによる装置の誤動作を防止することができる。
【００２７】
【発明の効果】
本発明によれば、内部信号をモニタするためのテストモードが誤って起動されることがなく、テストモードの起動に起因した誤動作を防止することが可能となる。
【図面の簡単な説明】
【図１】  従来の半導体集積回路装置の構成を示すブロック図。
【図２】  本発明の第１の実施形態にかかる半導体メモリの構成を示すブロック図。
【図３】  本発明の第１の実施形態にかかる半導体メモリを使用したメモリモジュールの一構成例を示すブロック図。
【図４】（ａ）は入力バッファ回路の一回路例を示す回路図。（ｂ）はレベル検出回路の一回路例を示す回路図。（ｃ）は選択回路の一回路例を示す回路図。
【図５】  メモリ回路の一構成例を示すブロック図。
【図６】  本発明の第１の実施形態にかかる半導体メモリの動作を示すタイミングチャート図。
【図７】  本発明の第２の実施形態にかかる半導体メモリの構成を示すブロック図。
【図８】  本発明の第２の実施形態にかかる半導体メモリの動作を示すタイミングチャート図。
【図９】  本発明の第３の実施形態にかかる半導体メモリの構成を示すブロック図。
【図１０】  判別回路の一回路例を示す回路図。
【図１１】  判別回路の動作を示すタイミングチャート図。
【図１２】  本発明の第３の実施形態にかかる半導体メモリの動作を示すタイミングチャート図。
【図１３】  本発明の第４の実施形態にかかる半導体メモリの構成を示すブロック図。
【符号の説明】
１０、２０、８０、１１０、８１０、８２０・…パッド、３０・…入力バッファ回路、４０、４１・…メモリ回路、６０、６０１、６０２、６１０・…レベル検出回路、７０、７１０、７２０・…選択回路、４０Ｂ・…出力バッファ回路、７００、７１０、７２０・…選択回路、６０３、６１１・…ＡＮＤ回路、２００・…判別回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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