(57)【特許請求の範囲】
【請求項１】
出力ノードを共有し、相補的な開閉動作によりその出力ノードからデータを出力するプルアップトランジスタ及び第１のプルダウントランジスタを備え、所定の制御信号に従って動作するようになったデータ出力バッファにおいて、
セルアレイから読出されたデータ及び前記制御信号を入力とする入力手段と、
この入力手段の出力信号を所定時間遅延させる遅延回路と、
入力手段の出力信号及び遅延回路の出力信号を入力として前記第１のプルダウントランジスタを駆動する論理手段と、
前記出力ノードと接地端との間にチャネルが形成され、遅延回路の出力信号により動作する第２のプルダウントランジスタと、
第２のプルダウントランジスタに直列接続された抵抗と、を備え、
遅延回路による遅延時間の間の前記第１のプルダウントランジスタの導通の終了に合わせて前記第２のプルダウントランジスタが導通するようにして出力ノードを２段階でプルダウンするようにしたことを特徴とするデータ出力バッファ。
【請求項２】
遅延回路が、少なくとも３個のインバータで構成されることを特徴とする請求項１記載のデータ出力バッファ。
【請求項３】
メモリセルの記憶に基づく入力データ及び外部へのデータ出力動作を制御する制御信号を受けて外部への出力データを発生するデータ出力バッファであって、
入力データ及び制御信号の論理組合せによりプルアップ信号を発生するプルアップ論理手段、及び、入力データ及び制御信号の論理組合せにより所定のパルス幅の第１プルダウン信号を発生すると共に該第１プルダウン信号のパルス終了に合わせて第２プルダウン信号を発生するプルダウン論理手段を有するプルアップ及びプルダウン制御部と、
電源電圧端と出力データを発生する出力ノードとの間に設けられてプルアップ信号により動作するプルアップトランジスタと、
出力ノードと接地端との間に設けられて第１プルダウン信号により動作する第１プルダウントランジスタと、
出力ノードと接地端との間に設けられて第２プルダウン信号により動作する第２プルダウントランジスタと、
第２プルダウントランジスタに直列接続された抵抗と、を備えることを特徴とするデータ出力バッファ。
【請求項４】
プルアップ及びプルダウン制御部のプルダウン論理手段は、
入力データ及び制御信号を入力とするＮＡＮＤゲートと、
このＮＡＮＤゲートの出力を遅延及び反転させて第２プルダウン信号を発生する遅延回路と、
ＮＡＮＤゲート及び遅延回路の各出力を入力として第１プルダウン信号を発生するＮＯＲゲートと、から構成されることを特徴とする請求項３記載のデータ出力バッファ。
【請求項５】
プルダウン論理手段の遅延回路が、奇数個のインバータから構成されることを特徴とする請求項４記載のデータ出力バッファ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はデータ出力バッファに関し、特に、半導体集積回路におけるセルアレイから読出されたデータをチップ外部に出力するために設けられるデータ出力バッファに関するものである。
【０００２】
【従来の技術】
半導体集積回路の集積度が増加して動作速度が高速化するのに伴い、信号雑音が大きな問題になってきている。この雑音問題は、半導体集積回路の高集積化及び高速化が更に進むにつれより深刻になっていくことが予想される。半導体集積回路で信号雑音が発生する要因は多様であるが、中でも、セルアレイ中の所定のメモリセルから読出されたデータがデータ入出力線に設けられた入出力線センスアンプを通過して最終的にデータ出力バッファからチップ外部に伝送されるときの、該データ出力バッファの出力端（通常、“データ出力ドライバ”といわれる）によるものが大きな要因である。
【０００３】
すなわち、データ出力バッファの出力端を構成するトランジスタは、チップ外部と内部のインピーダンスを緩衝し、また、データアクセス動作の高速化のために、チップ内の他の構成素子に比べてかなり大きなチャネル幅を有している。したがって、所定の出力動作時（すなわち、論理“ハイ”から論理“ロウ”へ、又は、論理“ロウ”から論理“ハイ”へスイング動作するとき）に、瞬間的に多くの電流が流れて過度の消費電流が発生し、これが雑音の要因になる。
【０００４】
そして特に、このような雑音のうちでも接地端雑音は、同じチップに形成されて接地電圧の供給を受けるすべての回路に対し大きな雑音を発生させてしまうので、一層深刻な問題となる。
【０００５】
これに関連して図３に、従来における一般的なデータ出力バッファを示す。この図３に示す回路は、この分野でよく知られている技術によるものであって、ＤＯ、バーＤＯは所定のメモリセルから読出されたデータで、また、ＣＬＫは、データ出力バッファのプルアップ及びプルダウン制御部１００の制御動作をエネーブルさせるクロック信号である。データ出力バッファの出力端を構成する出力用プルアップトランジスタ２及びプルダウントランジスタ４の制御信号として印加される信号ＰＵ、ＰＤはプルアップ及びプルダウン制御部１００から出力され、これに従って出力データＤＯＵＴがデータ出力パッド（ＰＡＤ又はＰＩＮ：図示せず）に出力される。尚、プルアップ及びプルダウン制御部１００の回路構成については、この分野ですでによく知られているものなので、その細部の説明は省略する。
【０００６】
この図３に示す回路の動作特性を、その動作タイミング図である図４を参照して次に簡単に説明する。
【０００７】
まず、出力されるデータＤＯＵＴが論理“ハイ”のデータである場合を説明する。最初に、データ出力バッファの出力動作がディスエーブルとされるとき、信号ＰＵ、ＰＤがすべて論理“ロウ”となって出力用プルアップ、プルダウントランジスタ２、４はＯＦＦになっている。この状態から、外部アドレス信号が変化し、信号ＣＬＫがアクティブ信号として供給されると、プルアップ及びプルダウン制御部１００がエネーブルされてデータＤＯ、バーＤＯに従って論理“ハイ”及び“ロウ”の信号ＰＵ、ＰＤを出力し、これにより出力用プルアップトランジスタ２がＯＮ、プルダウントランジスタ４がＯＦＦとなる。したがって、出力ノード６は論理“ハイ”のレベルにチャージアップされ、出力データＤＯＵＴは論理“ハイ”として出力される。このとき、プルアップトランジスタ２のチャネルを通して電源電圧Ｖｃｃ端から多量の電流が一度に流れることになる。
【０００８】
次に、出力データＤＯＵＴが論理“ロウ”のデータである場合を説明する。外部アドレス信号が変化し、信号ＣＬＫがアクティブ信号として印加されると、プルアップ及びプルダウン制御部１００がエネーブルされてデータＤＯ、バーＤＯに従って論理“ロウ”及び“ハイ”レベルの信号ＰＵ、ＰＤを出力し、これにより出力用プルダウントランジスタ４がＯＮ、プルアップトランジスタ２がＯＦＦとなる。したがって、出力ノード６にのっていた所定の電圧がプルダウントランジスタ４のチャネルを通して接地電圧Ｖｓｓ端に放電され、出力データＤＯＵＴは論理“ロウ”として出力される。このとき、プルダウントランジスタ４のチャネルを通して接地電圧Ｖｓｓ端へ多量の電流が一度に流れることになる。その際、図４に示すように、接地電圧Ｖｓｓ端へ流れる多量の電流により接地電圧Ｖｓｓ端に大きな雑音が発生する。
【０００９】
このように、特に接地電圧Ｖｓｓ端へ流れる多量の電流から発生する接地端雑音は、図４に示すように、出力ノード６に好ましくない誤データを発生させてしまう。そしてこの誤データがシステムに認識されてしまうと誤動作を起こすことになる。このような現象は、データ出力バッファがデータを出力するたびにプルダウントランジスタ４の大きなチャネルを通じて発生するので、これを補うためにチップの動作速度が低下することになる。また、特にバイトワイド（byte  wide）メモリのように、一つのチップ内に多数のデータ出力バッファを備える高集積半導体集積回路の場合にはより深刻な問題となり、チップの誤動作が発生しやすくなってしまう。加えて、図１のような構成では、データ出力バッファの出力端の負荷が大きくなると、それに従ってデータの遷移時間が相当に遅延することにもなる。
【００１０】
一方、このような問題を解決するために本願出願人により１９９１年１２月２８日付で出願された韓国特許出願第１９９１−２４８０２号に、出力端に設けられたプリセット回路を備えるデータ出力バッファについての技術が開示されている。この技術は、データ出力バッファのデータ出力動作時に予めデータ出力バッファの出力線を所定の電圧レベルにプリセットすることにより、出力動作時に発生する雑音を抑制する、という方法で雑音問題の解決を図っている。
【００１１】
しかしながら、最近のバイトワイドメモリ化の傾向にあっては、同一のチップ内に多数のデータ出力バッファを備える必要があり、その多数のデータ出力バッファに対しそれぞれプリセット回路を設けなければならないことになる。さらに、各データ出力バッファごとに備えられるプリセット回路に対し、それぞれ制御信号が必要となるため、その制御信号を供給するための回路を必要とする。したがって、プリセット関連の回路によるチップ占有面積が超高集積化の制限要素となり得る。また、このような回路構成においても、論理“ロウ”のデータの出力動作時に発生する接地端雑音への対策について、従来よりは勝っているものの未だ満足のいくものではない。
【００１２】
【発明が解決しようとする課題】
したがって本発明の目的は、論理“ロウ”のデータ出力動作時に接地端雑音から出力ノードを保護して安定させされるようなデータ出力バッファを提供することにある。また、本発明の他の目的は、論理“ロウ”のデータ出力動作時に発生し得る接地端雑音による誤データの出力を防止できるデータ出力バッファを提供することにある。さらに、本発明のまた他の目的は、論理“ロウ”のデータ出力動作時にプルダウンされた出力ノードの電圧レベルを維持するべく更なるプルダウン動作を遂行し、雑音の影響を減少させ得るデータ出力バッファを提供することにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するために本発明は、出力ノードを共有し、相補的な開閉動作によりその出力ノードからデータを出力するプルアップトランジスタ及び第１のプルダウントランジスタを備え、所定の制御信号に従って動作するようになったデータ出力バッファにおいて、セルアレイから読出されたデータ及び前記制御信号を入力とする入力手段と、この入力手段の出力信号を所定時間遅延させる遅延回路と、入力手段の出力信号及び遅延回路の出力信号を入力として前記第１のプルダウントランジスタを駆動する論理手段と、前記出力ノードと接地端との間にチャネルが形成され、遅延回路の出力信号により動作する第２のプルダウントランジスタと、第２のプルダウントランジスタに直列接続された抵抗と、を備え、遅延回路による遅延時間の間の前記第１のプルダウントランジスタの導通の終了に合わせて前記第２のプルダウントランジスタが導通するようにして出力ノードを２段階でプルダウンするようにしたことを特徴とする。
【００１４】
また、遅延回路が、少なくとも３個のインバータで構成されることを特徴とする。
【００１５】
本発明のデータ出力バッファの構成によれば、論理“ロウ”のデータを出力する際、まず１段目のプルダウン動作を通じて出力ノードをプルダウンして論理“ロウ”のデータを出力し、これに続いて２段目のプルダウン動作を行い、１段目のプルダウン動作による論理“ロウ”のデータ出力を保護、安定させ、維持することにより、従来の接地端雑音による問題を解決できるようになる。これは以下の説明から明らかになる。
【００１６】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。以下の説明では、本発明のより全般的な理解のために、遅延回路、プルダウントランジスタ、プルアップ及びプルダウン制御部等について特定の詳細が示されている。しかしながら、当該技術分野における通常の知識を有する者ならば、これら特定の詳細でなくとも、あるいはこれら特定の詳細の変形によっても、本発明を実施し得ることを理解できるであろう。
【００１７】
ここで使用される“データ出力バッファ”とは、メモリセルから読出されたデータをチップ外部に出力するための回路をいい、データ出力バッファの出力端を構成するデータ出力ドライバまでを含んでいる。また、“２段階プルダウン（two step pull-down）動作”とは、本発明によるデータ出力バッファが１回の論理“ロウ”データの出力を行う際に相互に連続して発生する動作で、連続した２回のプルダウン動作を通じて論理“ロウ”データの出力及びレベル維持を行う動作を意味している。
【００１８】
図１は、本発明によるデータ出力バッファの実施例を示す回路図である。この例のデータ出力バッファは次のように構成されている。セルアレイから読出されてデータ入出力線により伝送される一方のデータＤＯとデータ出力バッファエネーブル信号ＣＬＫはＮＡＮＤゲート２２に入力され、このＮＡＮＤゲート２２の出力端にはインバータ２４が接続される。そしてインバータ２４の出力信号がプルアップトランジスタ４０の制御信号であるプルアップ信号ＰＵになる。すなわち、ＮＡＮＤゲート２２、インバータ２４によりプルアップ論理手段が構成されている。
【００１９】
セルアレイから読出されデータ入出力線により伝送される他方のデータバーＤＯとデータ出力バッファエネーブル信号ＣＬＫは、入力手段であるＮＡＮＤゲート２６に入力される。このＮＡＮＤゲート２６の出力信号は、遅延回路３６及び論理手段であるＮＯＲゲート２８にそれぞれ入力される。遅延回路３６は、相互に直列接続された３個のインバータ３０、３２、３４で構成され、インバータ３４の出力信号がＮＯＲゲート２８に入力される。そして、ＮＯＲゲート２８の出力信号は、第１プルダウントランジスタ４２の制御信号である第１プルダウン信号ＰＤ１となる。また、遅延回路３６の出力信号は、第２プルダウントランジスタ４４の制御信号である第２プルダウン信号ＰＤ２にもなる。これらＮＡＮＤゲート２６、ＮＯＲゲート２８、遅延回路３６によりプルダウン論理手段が構成されている。
【００２０】
このような構成におけるＮＡＮＤゲート２６及びＮＯＲゲート２８が、前述した本発明の技術的思想での第１プルダウン制御手段としての役割を行い、また、ＮＡＮＤゲート２６及び遅延回路３６が第２プルダウン制御手段としての役割を行う。
【００２１】
図１において一点鎖線のブロックで示す部分がプルアップ及びプルダウン制御部１００′となる。そして、このプルアップ及びプルダウン制御部１００′を駆動するための制御信号であるエネーブル信号ＣＬＫは、本願出願人により１９９３年３月３１日付で出願された韓国特許出願第１９９３−５３２８号に開示された技術によるものであって、信号ＰＩＴＲＳＴにより容易に実現することができる。
【００２２】
次に、この例のデータ出力バッファにおけるデータ出力時の動作特性を、そのデータ出力時の動作タイミング図である図２を参照して説明する。この図２に示す動作タイミング図は、出力データＤＯＵＴが論理“ハイ”のレベルから論理“ロウ”のレベルになる場合のものである。簡単に言うと、本実施例のデータ出力バッファは、論理“ロウ”のデータの出力動作時に２段階プルダウン動作を行うようになっている。
【００２３】
まず、エネーブル信号ＣＬＫが論理“ハイ”にエネーブルされる前には、ＮＡＮＤゲート２２、２６はそれぞれ論理“ハイ”レベルの信号を出力しており、これにより遅延回路３６が論理“ロウ”の信号を出力している。したがって、図２に示すように、信号ＰＵ及び信号ＰＤ１、ＰＤ２はそれぞれ論理“ロウ”の状態に維持され、プルアップトランジスタ４０、第１プルダウントランジスタ４２、及び第２プルダウントランジスタ４４はＯＦＦ、つまり非導通状態にある。
【００２４】
このような状態から、入力データＤＯ、バーＤＯが論理“ロウ”、“ハイ”で入力されるとする。このとき、エネーブル信号ＣＬＫが論理“ハイ”に遷移することによりＮＡＮＤゲート２２、２６がエネーブルされ、入力データＤＯ、バーＤＯに従ってその各出力レベルが決定される。
【００２５】
最初に、論理“ハイ”の出力データＤＯＵＴを出力するためにデータＤＯ及びバーＤＯがそれぞれ論理“ハイ”及び“ロウ”で入力されると、信号ＰＤ１、ＰＤ２は論理“ロウ”に維持され、一方、信号ＰＵが論理“ハイ”となる。すると、プルアップトランジスタ４０がＯＮして導通すると共に、第１プルダウントランジスタ４２及び第２プルダウントランジスタ４４がＯＦＦとなり、したがって論理“ハイ”の出力データＤＯＵＴが発生される。
【００２６】
その後、図２に示すように、入力データＤＯ及びバーＤＯがそれぞれ論理“ロウ”及び“ハイ”になると、ＮＡＮＤゲート２２は論理“ハイ”、ＮＡＮＤゲート２６は論理“ロウ”の各信号を出力する。そして、論理“ロウ”の信号ＰＵがインバータ２４を通じて発生してプルアップトランジスタ４０がＯＦＦになる。
【００２７】
一方、ＮＡＮＤゲート２６の論理“ロウ”の信号によって信号線Ｌ１が論理“ロウ”の状態になる。このとき、信号線Ｌ２はその前の論理“ロウ”の状態に維持されているので、ＮＯＲゲート２８は一時的に論理“ハイ”の信号を出力する。このＮＯＲゲート２８から出力される信号ＰＤ１が論理“ハイ”を維持する時間（パルス幅）を適切に調節できるようになっている点が重要である。すなわち、遅延回路３６に備えられるインバータの数により信号ＰＤ１の論理“ハイ”の時間を決定できるようになっており、この時間は、データ出力ドライバを構成するトランジスタのサイズ及び電源電圧（Ｖｃｃ）の電圧レベル等を考慮して適切に設定されるもので、これに合わせて遅延回路３６に備えられるインバータの数が調整されている（この例の場合、インバータは３個とされている）。
【００２８】
その後、信号線Ｌ２の論理“ロウ”の信号は、ＮＡＮＤゲート２６の論理“ロウ”の出力がインバータ３０、３２、３４を通過すると論理“ハイ”に遷移する。これによりＮＯＲゲート２８の出力は論理“ロウ”になり、この時点で、図２に示すように信号ＰＤ２が論理“ハイ”になる。したがって、第１プルダウントランジスタ４２が非導通状態になるとほぼ同時に第２プルダウントランジスタ４４が導通する。
【００２９】
つまり、信号ＰＤ１が論理“ハイ”を維持する時間で第１プルダウントランジスタ４２が瞬間的な導通動作を遂行し、出力ノード４８の電圧レベルを十分に論理“ロウ”へ降下させる１段目のプルダウン動作を行う。このとき、接地端、すなわち接地電圧Ｖｓｓ端に雑音が発生し得るが、前述のように信号ＰＤ１の論理“ハイ”時間が適切に調整され、第１プルダウントランジスタ４２がタイミングよくＯＦＦして非導通となるため、その雑音が第１プルダウントランジスタ４２のチャネルを通過することはない。そして、この１段目のプルダウン動作に続いて、信号ＰＤ２により第２プルダウントランジスタ４４がＯＮとなり、継続して出力ノード４８と接地電圧Ｖｓｓ端をつないで２段目のプルダウン動作を行う。このとき、第２プルダウントランジスタ４４に直列接続された抵抗Ｒが備えられているので、接地電圧Ｖｓｓ端で発生した雑音から出力ノード４８が効果的に保護され、出力ノード４８のレベルが安定して維持されるようになっている。すなわち、２段目のプルダウン動作に際して、出力ノード４８と接地電圧Ｖｓｓ端との間（この例では第２プルダウントランジスタ４４と接地電圧Ｖｓｓ端との間）に抵抗Ｒを介在させることにより、２段階プルダウン動作の１段目のプルダウン動作により発生した接地端雑音の出力ノード４８への伝達を効果的に防止できるようにされている。
【００３０】
このように、この実施例におけるデータ出力バッファは、２段階プルダウン動作を遂行することにより、データ出力動作時に発生する接地端雑音から出力ノード４８を保護し、誤データの出力を防止できるようになっている。
【００３１】
本実施例で示したデータ出力バッファは、本発明の技術的な思想に立脚して実現した最適の実施例であって、これに限られるものではなく、本発明の技術的な範囲内で論理等を考慮して多様な変形例が可能である。例えば、遅延回路３６のインバータ個数は、データ出力ドライバを構成するトランジスタ等のサイズ及び電源電圧の電圧レベルを考慮し、他の適当な数で実施可能である。また、本実施例のデータ出力バッファの出力端を構成する出力ドライバにおいて、プルアップトランジスタ４０及びプルダウントランジスタ４２をＮＭＯＳトランジスタで構成しているが、例えばプルアップトランジスタをＰＭＯＳトランジスタとし、それに従って信号ＰＵの論理を適切に変更して実現する等も可能である。
【００３２】
【発明の効果】
以上述べてきたように本発明は、データ出力動作時に、出力データを出力する出力ノードにおける電圧を論理“ロウ”レベルにする１段階と、この１段階より時間を長くし、１段階で発生し得る接地端雑音から出力ノードを保護しつつ電圧レベルを維持する２段階と、にわたって放電を行う２段階プルダウン動作を遂行するデータ出力バッファとしたことにより、特に出力動作時に問題になる接地端の雑音による影響を極力抑制することができるようになり、誤動作を防止できる。また、上述のようなプリセット回路の構成を不要とでき、より簡単な回路構成でデータ出力バッファを形成できるので、高集積化に適している。そして、論理“ロウ”のデータ出力動作時に接地端雑音から出力ノードを保護して安定なものとでき、誤データの出力を防止できるデータ出力バッファを実現可能である。
【図面の簡単な説明】
【図１】本発明によるデータ出力バッファの実施例を示す回路図。
【図２】図１に示すデータ出力バッファのデータ出力動作時の要部電圧波形を示す動作タイミング図。
【図３】従来技術によるデータ出力バッファを示す回路図。
【図４】図３に示すデータ出力バッファのデータ出力動作時の要部電圧波形を示す動作タイミング図。
【符号の説明】
２２、２６  ＮＡＮＤゲート
２４  インバータ
２８  ＮＯＲゲート
３６  遅延回路
３０、３２、３４  インバータ
４０  プルアップトランジスタ
４２  第１プルダウントランジスタ
４４  第２プルダウントランジスタ
Ｒ  抵抗
ＰＵ  プルアップ信号
ＰＤ１  第１プルダウン信号
ＰＤ２  第２プルダウン信号
ＣＬＫ  エネーブル信号（制御信号）
【図１】
0003866776.tif 000002
【図２】
0003866776.tif 000003
【図３】
0003866776.tif 000004
【図４】
0003866776.tif 000005