(57)【特許請求の範囲】
【請求項１】
複数の絶縁層が積層されて成る絶縁基板の上面に半導体素子接続用電極および下面に半導体素子に電源供給するための外部電極が設けられ、内部に電源配線層と接地配線層とが前記絶縁層を挟んで対向配置されて形成された複数の内蔵キャパシタを具備し、前記外部電極より前記内蔵キャパシタを介して複数の前記半導体素子に電源供給する多層配線基板であって、複数の前記内蔵キャパシタは、複数の前記半導体素子に対応させて形成されており、複数の前記半導体素子のそれぞれの動作周波数帯域から高調波成分の周波数帯域の範囲において異なる共振周波数を有するようにキャパシタンス値およびインダクタンス値が設定された複数のものが並列接続されて形成され、かつ前記異なる共振周波数間に発生する反共振周波数における合成インピーダンス値が１Ω以下であることを特徴とする多層配線基板。
【請求項２】
前記複数の内蔵キャパシタは、前記電源配線層もしくは前記接地配線層が上面に形成された前記絶縁層の厚みを変えること、または前記電源配線層もしくは前記接地配線層の面積を変えること、または前記電源配線層もしくは前記接地配線層が上面に形成された前記絶縁層の比誘電率を変えることにより、前記異なる共振周波数を有するように前記キャパシタンス値が設定されていることを特徴とする請求項１記載の多層配線基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子をはじめとする電子部品が搭載される多層配線基板に関し、より詳細には高速で動作する複数の半導体素子を搭載するのに好適な配線構造を有する多層配線基板に関するものである。
【０００２】
【従来の技術】
従来、マイクロプロセッサやASIC（Application Specific Integrated Circuit）等に代表される半導体素子をはじめとする電子部品が搭載され、電子回路基板等に使用される多層配線基板においては、内部配線用の配線導体の形成にあたって、アルミナセラミックス等のセラミックスから成る絶縁層とタングステン（Ｗ）等の高融点金属から成る配線導体層とを交互に積層して多層配線基板を形成していた。
【０００３】
一方、情報処理能力の向上の要求が高まる中で、半導体素子の動作速度の高速化が進み、内部配線用の配線導体のうち信号配線には、特性インピーダンスの整合や信号配線間のクロストークノイズの低減等の電気特性の向上が求められてきた。そこで、このような要求に対応するために信号配線の配線構造はストリップ線路構造とされ、信号配線の上下に絶縁層を介して広面積の電源配線層もしくは接地（グランド）配線層を形成していた。
【０００４】
しかしながら、このような多層配線基板は、絶縁層の比誘電率が10程度のアルミナセラミックス等から成るために、信号配線間の電磁気的な結合が大きくなることからクロストークノイズが増大し、その結果、半導体素子の動作速度の高速化に対応できないという問題点が発生する。
【０００５】
そこで、比誘電率が10程度のアルミナセラミックスに代えて比誘電率が３〜５と比較的小さいガラスエポキシ樹脂基材，ポリイミドまたはエポキシ樹脂等の有機系材料を絶縁層とする多層配線基板が用いられるようになってきた。
【０００６】
このような多層配線基板は、有機系材料から成る絶縁層上にメッキ法，蒸着法またはスパッタリング法等による薄膜形成技術を用いて銅（Ｃｕ）から成る内部配線用導体膜を形成し、フォトリソグラフィ法やエッチング法により微細なパターンの配線導体を有する配線導体層を形成して、この絶縁層と配線導体層とを交互に積層することによって、半導体素子の高速動作が可能な多層配線基板を作製することが行なわれている。
【０００７】
また、一方では半導体素子への電源供給に関する問題点として、半導体素子の動作速度の高速化に伴い同時スイッチングノイズの問題点が発生してきた。これは、半導体素子のスイッチングに必要な電源電圧が、多層配線基板の外部から電源配線および接地配線を通って供給されるため、電源配線もしくは接地配線のインダクタンス成分により、半導体素子のスイッチング動作が複数の信号配線で同時に起きた場合に電源配線および接地配線にノイズが発生するものである。
【０００８】
このような問題点を解決するため、多層配線基板内に広面積の電源配線層と接地配線層とが絶縁層を介して対向形成されて成るキャパシタを内蔵する方法が行なわれている。このように、広面積の電源配線層と接地配線層とを対向形成することで数ｎＦという大きな容量のキャパシタンス値のキャパシタを多層配線基板内に内蔵することができ、内蔵キャパシタのインピーダンス値が小さくなることから同時スイッチングノイズを低減することが可能となる。ここで、インピーダンス値はインダクタンス値の平方根に比例し、キャパシタンス値の平方根に反比例する。一般的に、内蔵キャパシタのインピーダンス値が小さくなると同時スイッチングノイズが低減されることが知られている。
【０００９】
また、多層配線基板を搭載する電気システムに対する小型化の要求からＭＣＭ(Multi Chip Module)等に代表されるように多層配線基板上に複数の半導体素子や電子部品を搭載することも行なわれてきた。この複数の半導体素子の動作周波数は、同一の場合や異なる場合等、電気システムに応じて選択される。
【００１０】
【発明が解決しようとする課題】
しかしながら、更なる情報処理能力の向上が求められる中で、半導体素子の動作周波数が１ＧＨｚを超えるといった動作速度の高速化が急激に進んできた。このような中で、多層配線基板内に伝送される電気信号の高調波成分により同時スイッチングノイズが大きくなるという新たな問題点が発生してきた。この高調波成分とはデジタル信号に含まれるより高周波の周波数成分のことであり、半導体素子の動作周波数（基本波）の整数倍の周波数で大きな成分を有し、高調波成分の周波数が大きくなるに連れ成分が減少するものである。特に動作周波数の５倍程度までの周波数の高調波成分が大きな成分を有することが知られている。従って、半導体素子の動作周波数の５倍程度までの周波数帯域においてもインピーダンス値を小さくする必要があることがわかってきた。
【００１１】
このとき、従来の構造の多層配線基板においては、単一のキャパシタンス値を有する複数の内蔵キャパシタを形成した構造のため、その内蔵キャパシタのインピーダンス特性が有する共振周波数を半導体素子の動作周波数付近に設定することで、動作周波数付近のインピーダンス値を小さくすることはできたが、高調波成分の周波数帯域のインピーダンス値に関しては考慮されていなかった。従って、半導体素子の動作周波数が低い領域では同時スイッチングノイズを低減することができたが、動作周波数が数ＧＨｚ以上となる高周波領域では内蔵キャパシタのインピーダンス値が大きくなり、同時スイッチングノイズが大きくなるという問題点を有していた。特に、複数の半導体素子を搭載した多層配線基板においては、異なる動作周波数の半導体素子が同一の内蔵キャパシタを共有していたため、内蔵キャパシタの共振周波数を複数の半導体素子の動作周波数付近に合わせることは困難であった。また、動作周波数が異なる半導体素子の高調波成分により、同時スイッチングノイズが大きくなるという問題点を有していた。
【００１２】
また、内蔵キャパシタのインピーダンス特性に含まれる反共振周波数が、高調波成分の周波数と一致する場合には、その高調波が電源配線および接地配線の電磁気的ノイズとして作用するため、ＥＭＩ（Electro Magnetic Interference）ノイズが大きくなってしまうという問題点があることも分かってきた。
【００１３】
本発明は上記問題点を解決すべく完成されたものであり、その目的は、同時スイッチングノイズとＥＭＩノイズを共に低減することができる、高速で動作する半導体素子等の電子部品を搭載する電子回路基板等に好適な多層配線基板を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の多層配線基板は、複数の絶縁層が積層されて成る絶縁基板の上面に半導体素子接続用電極および下面に半導体素子に電源供給するための外部電極が設けられ、内部に電源配線層と接地配線層とが前記絶縁層を挟んで対向配置されて形成された複数の内蔵キャパシタを具備し、前記外部電極より前記内蔵キャパシタを介して複数の前記半導体素子に電源供給する多層配線基板であって、複数の前記内蔵キャパシタは複数の前記半導体素子に対応させて形成されており、複数の前記半導体素子のそれぞれの動作周波数帯域から高調波成分の周波数帯域の範囲において異なる共振周波数を有するようにキャパシタンス値およびインダクタンス値が設定された複数のものが並列接続されて形成され、かつ前記異なる共振周波数間に発生する反共振周波数における合成インピーダンス値が１Ω以下であることを特徴とするものである。
【００１５】
本発明の多層配線基板によれば、絶縁基板の内部に電源配線層と接地配線層とが絶縁層を挟んで対向配置されて形成された内蔵キャパシタを複数の半導体素子のそれぞれに対応させて形成し、この内蔵キャパシタを、それぞれの半導体素子の動作周波数領域から高調波成分の範囲において異なる共振周波数を有するようにキャパシタンス値およびインダクタンス値が設定された複数のものが並列接続されるように形成したことから、インピーダンス値が最も低い共振周波数をそれぞれの内蔵キャパシタ毎に半導体素子の動作周波数から高調波成分の周波数帯域の範囲で分散させて設定することができ、さらに、異なる共振周波数間に発生する反共振周波数における合成インピーダンス値を１Ω以下としたことから、それぞれの半導体素子の動作周波数領域から高調波成分の広い周波数範囲において、内蔵キャパシタのインピーダンス値を小さくすることができる。
【００１６】
また、複数の内蔵キャパシタの反共振周波数における合成インピーダンス値を１Ω以下としたときには、電源配線層および接地配線層のインダクタンス成分が小さくなり、複数の半導体素子の動作周波数が数ＧＨｚ以上の高周波帯域においても、その高調波成分の周波数帯域を含めて同時スイッチングノイズを低減することが可能となる。
【００１７】
また、電源配線層および接地配線層を広面積として数ｎＦという大きなキャパシタンス値を有する内蔵キャパシタを形成することができるため、半導体素子の動作周波数が数ＭＨｚと低い周波数帯域においても同時スイッチングノイズを低減することが可能である。
【００１８】
さらには、内蔵キャパシタのインピーダンス特性に含まれる反共振周波数を、複数の内蔵キャパシタのキャパシタンス値を制御することによって、電気信号に含まれる高調波成分の周波数と一致しない周波数に設定できることから、ＥＭＩノイズを低減することも可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の多層配線基板について添付図面に基づき詳細に説明する。
【００２０】
図１は本発明の多層配線基板の実施の形態の一例を示す断面図である。
【００２１】
図１において、１は多層配線基板、２は絶縁基板であり、絶縁基板２は複数の絶縁層２ａ〜２ｈが積層されて形成されている。この例の多層配線基板１においては、絶縁層２ａ〜２ｈは基本的には同じ比誘電率を有する絶縁材料で形成されている。絶縁層２ｂ上には信号配線群３が形成され、絶縁層２ｃ上には信号配線群３に対向させて広面積の電源配線層もしくは接地配線層４が形成されており、信号配線群３はマイクロストリップ線路構造を有している。
【００２２】
このように信号配線群３に対向して広面積の電源配線層もしくは接地配線層４を形成すると、信号配線群３に含まれる信号配線間の電磁気的な結合が小さくなるため、信号配線間に生じるクロストークノイズを低減することが可能となる。また、信号配線の配線幅および信号配線群３と電源配線層もしくは接地配線層４との間に介在する絶縁層２ｂの厚みを適宜設定することで、信号配線群３の特性インピーダンスを任意の値に設定することができるため、良好な伝送特性を有する信号配線群３を形成することが可能となる。信号配線群３の特性インピーダンスは、一般的には50Ωに設定される場合が多い。
【００２３】
なお、信号配線群３に含まれる複数の信号配線は、それぞれ異なる電気信号を伝送するものとしてもよい。
【００２４】
この例では、多層配線基板１の上面にはマイクロプロセッサやＡＳＩＣ等の複数の半導体素子11ａ・11ｂが搭載され、錫−鉛合金（Ｓｎ−Ｐｂ）等の半田や金（Ａｕ）等から成る導体バンプ12および複数の半導体素子11ａ・11ｂを接続するための半導体素子接続用電極13を介して多層配線基板１と電気的に接続されている。また、多層配線基板１の複数の半導体素子11ａ・11ｂを搭載する上面と反対側の下面には複数の半導体素子11ａ・11ｂに電源供給を行なうための外部電極10を有している。
【００２５】
また、５〜９は４と同じく広面積の電源配線層もしくは接地配線層であり、この例では、これら電源配線層もしくは接地配線層４〜６により、２個の内蔵キャパシタが形成され、電源配線層もしくは接地配線層７〜９により、２個の内蔵キャパシタが形成されている。このとき、電源配線層もしくは接地配線層４，６,７および９と電源配線層もしくは接地配線層５および８は異なるものである。つまり、４，６，７および９が電源配線層の場合、５および８は接地配線層であり、４，６，７および９が接地配線層の場合、５および８は電源配線層である。
【００２６】
これを図５（ａ）および図５(ｂ)を用いて詳細に説明する。
【００２７】
図５（ａ）は、本発明の多層配線基板の実施の形態の一例を示す要部断面図であり、図１における４，６，７および９が接地配線層であり、５および８が電源配線層の場合のものである。図５（ａ）において、接地配線層69，67，65，63は図１に示す電源配線層もしくは接地配線層４，６，７および９に相当するものである。また、電源配線層76および74は図１に示す電源配線層もしくは接地配線層５および８に相当するものである。図５（ａ）において、接地配線は外部電極61からビアホール62を通じて接地配線層63へ接続され、ビアホール64を通じて接地配線層65へ接続され、ビアホール66を通じて接地配線層67へ接続され、ビアホール68を通じて接地配線層69に接続されるとともに、ビアホール70を通じて半導体素子接続用電極71に接続されている。また、電源配線は外部電極72からビアホール73を通じて電源配線層74へ接続され、ビアホール75を通じて電源配線層76へ接続されるとともにビアホール77を通じて半導体素子接続用電極78に接続されている。これにより、接地配線層69と電源配線層76との間に第一の内蔵キャパシタ、接地配線層67と電源配線層76との間に第二の内蔵キャパシタ、接地配線層65と電源配線層74との間に第三の内蔵キャパシタ、接地配線層63と電源配線層74との間に第４の内蔵キャパシタが形成されており、これらの電気回路は図５（ｂ）と同様の電気回路図で表すことができる。従って、この場合においても４個の内蔵キャパシタは並列に接続されている。
【００２８】
また、図１に示す例においては、上面に電源配線層もしくは接地配線層５が形成された絶縁層２ｄの厚みは、上面に電源配線層もしくは接地配線層４が形成された絶縁層２ｃの厚みより大きく設定されている。同様に上面に電源配線層もしくは接地配線層８が形成された絶縁層２ｇの厚みは、上面に電源配線層もしくは接地配線層７が形成された絶縁層２ｆの厚みより大きく設定されている。これにより、電源配線層もしくは接地配線層４と電源配線層もしくは接地配線層５との間に形成された第一の内蔵キャパシタと、電源配線層もしくは接地配線層５と電源配線層もしくは接地配線層６の間に形成された第二の内蔵キャパシタのキャパシタンス値は異なるものとなり、電源配線層もしくは接地配線層７と電源配線層もしくは接地配線層８の間に形成された第三の内蔵キャパシタと、電源配線層もしくは接地配線層８と電源配線層もしくは接地配線層９の間に形成された第四の内蔵キャパシタとのキャパシタンス値もそれぞれ異なるため、図２に示すように、それぞれの内蔵キャパシタは異なる共振周波数を含むインピーダンス特性となる。
【００２９】
図２は、本発明の多層配線基板における内蔵キャパシタのインピーダンス特性の一例を示す線図である。図２において横軸は周波数を表し、縦軸は内蔵キャパシタのインピーダンス値を表している。ここで、異なる共振周波数を有する複数のキャパシタが並列に形成されている場合は、それぞれの内蔵キャパシタが有する共振周波数はそのままに、インピーダンス特性の交点（反共振点）においてインピーダンス特性が合成され、反共振点の周波数、つまり反共振周波数はそれぞれのインピーダンス特性の交差する近傍の周波数となる。
【００３０】
また、同時スイッチングノイズは広面積の電源配線層もしくは接地配線層４〜９で形成された内蔵キャパシタのインピーダンス値が小さいほど低減することができる。とりわけ、複数の半導体素子11ａ・11ｂの各動作周波数が数ＧＨｚ以上の高周波領域においては、動作周波数の整数倍の周波数において大きな成分をもつ高調波成分が含まれ、特に高調波成分が大きくなる複数の半導体素子11ａ・11ｂの各動作周波数の５倍程度までの周波数帯を含む周波数領域のインピーダンス値を低減することで、高速で動作する複数の半導体素子11ａ・11ｂの同時スイッチングノイズの低減が可能である。
【００３１】
ここで、内蔵キャパシタのインピーダンス値は共振周波数において最も小さくなる。本発明の多層配線基板１によれば、異なる共振周波数を有する複数の内蔵キャパシタを並列に形成したことにより、それぞれの内蔵キャパシタ毎に共振周波数を複数の半導体素子11ａ・11ｂの各動作周波数帯域から高調波成分の周波数帯域の間の範囲で任意に設定することが可能である。図２に示す例では、第一の内蔵キャパシタおよび第二の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を半導体素子11ａの動作周波数帯域から高調波周波数帯域に合わせ、第三の内蔵キャパシタおよび第四の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を半導体素子11ｂ高調波成分の周波数帯域に合わせている。内蔵キャパシタのインピーダンス特性に含まれる共振周波数は、広面積の電源配線層もしくは接地配線層４〜９で形成された内蔵キャパシタのキャパシタンス値およびインダクタンス値を変えることで任意に設定することが可能である。この例では、上面に電源配線層もしくは接地配線層５が形成された絶縁層２ｄの厚みおよび上面に電源配線層もしくは接地配線層８が形成された絶縁層２ｇの厚みを変えることで、内蔵キャパシタのキャパシタンス値を変えて、内蔵キャパシタのインピーダンス特性に含まれる共振周波数を所望の値に設定している。なお、この例では、第二の内蔵キャパシタが形成された絶縁層２ｄの厚みは、第一の内蔵キャパシタが形成された絶縁層２ｃの厚みの1.5倍、第四の内蔵キャパシタが形成された絶縁層２ｇの厚みは、第三の内蔵キャパシタが形成された絶縁層２ｆの厚みの1.5倍としている。
【００３２】
さらに、これらの共振周波数間に発生する反共振周波数における合成インピーダンス値を所定値以下としたことから、半導体素子11ａ・11ｂの各動作周波数から高調波成分の周波数帯域の範囲における合成インピーダンス値を広い周波数帯域で小さくすることができる。ここで、複数の内蔵キャパシタのそれぞれのインピータンス特性に含まれる共振周波数間に発生する反共振周波数における合成インピーダンス値は、それぞれの内蔵キャパシタのキャパシタンス値，tａnδ，抵抗成分および内蔵キャパシタの個数により、任意に設定することが可能である。本発明の多層配線基板１における合成インピーダンス値の値は、半導体素子11ａ・11ｂの各動作周波数と許容される同時スイッチングノイズ量と、その要求特性を満たすように適宜設定される。
【００３３】
また、反共振周波数における合成インピーダンス値を１Ω以下とすることにより、複数の半導体素子11ａ・11ｂの各動作周波数が数ＧＨｚ以上の高周波領域においても十分に効果的な同時スイッチングノイズの低減を行なうことが可能となる。ここで、合成インピーダンス値を１Ω以下とすることが効果的な半導体素子11ａ・11ｂの各動作周波数は１〜10ＧＨｚ程度であり、その時の高調波成分の周波数は半導体素子11ａ・11ｂの各動作周波数の５倍で換算すると５〜50ＧＨｚ程度となる。
【００３４】
また、電源配線層および接地配線層４〜９を広面積として数ｎＦという大きなキャパシタンス値を有する内蔵キャパシタを形成することができるため、半導体素子の動作周波数が数ＭＨｚと低い周波数帯域においても同時スイッチングノイズを低減することが可能である。
【００３５】
なお、多層配線基板１内に形成された広面積の電源配線層および接地配線層４〜９によって形成された内蔵キャパシタのインピーダンス特性に含まれる反共振周波数が複数の半導体素子11ａ・11ｂの各動作周波数と一致すると、ＥＭＩノイズが大きくなる傾向がある。従って、内蔵キャパシタが有するインピーダンス特性の反共振周波数は複数の半導体素子11ａ・11ｂの各動作周波数と一致しない周波数に設定することが好ましく、これによりさらに効果的にＥＭＩノイズを低減することが可能となる。
【００３６】
本発明の多層配線基板では、複数の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を適宜設定することにより、反共振周波数を複数の半導体素子11ａ・11ｂの各動作周波数と一致しない周波数に設定することが可能なため、効果的にＥＭＩノイズを低減することが可能となる。
【００３７】
次に、図３および図４を用いて、本発明の多層配線基板の実施の形態の他の例を説明する。
【００３８】
図３は図１と同様の断面図である。図３において、31は多層配線基板、32は絶縁基板であり、絶縁基板32は複数の絶縁層32ａ〜32ｈが積層されて形成されている。この例の多層配線基板31においては、絶縁層32ａ〜32ｈは基本的には同じ比誘電率を有する絶縁材料で形成されている。絶縁層32ｂ上には信号配線群23が形成され、絶縁層32ｃ上には信号配線群33に対向させて広面積の電源配線層もしくは接地配線層34が形成されており、信号配線群33はマイクロストリップ線路構造を有している。
【００３９】
なお、信号配線群33に含まれる複数の信号配線は、それぞれ異なる電気信号を伝送するものとしてもよい。
【００４０】
この例では、多層配線基板31の上面にはマイクロプロセッサやＡＳＩＣ等の半導体素子311ａおよび311ｂが搭載され、錫鉛合金（Ｓｎ−Ｐｂ）等の半田や金（Ａｕ）等から成る導体バンプ312および半導体素子311ａおよび311ｂを接続するための半導体素子接続用電極313を介して多層配線基板31と電気的に接続されている。また、多層配線基板31の半導体素子311ａおよび311ｂを搭載する上面と反対側の下面には半導体素子311ａおよび311ｂに電源供給を行なうための外部電極310を有している。
【００４１】
また、35〜39は34と同じく広面積の電源配線層もしくは接地配線層であり、この例では、これら電源配線層もしくは接地配線層34〜36により、２個の内蔵キャパシタが形成され、電源配線層もしくは接地配線層37〜39により、２個の内蔵キャパシタが形成されている。このとき、電源配線層もしくは接地配線層34，36，37および39と電源配線層もしくは接地配線層35および38は異なるものである。つまり、34，36，37および39が電源配線層の場合、35および38は接地配線層であり、34，36，37および39が接地配線層の場合、35および38は電源配線層である。
【００４２】
また、この例において、電源配線層もしくは接地配線層34〜35および37〜38は略同一面積の広面積配線層であり、電源配線層もしくは接地配線層36および39は電源配線層もしくは接地配線層34〜35および37〜38と比較して面積が小さい広面積配線層で形成されている。これにより、電源配線層もしくは接地配線層34と電源配線層もしくは接地配線層35との間に第一の内蔵キャパシタが形成され、電源配線層もしくは接地配線層35と電源配線層もしくは接地配線層36の間に第一の内蔵キャパシタより電源配線層と接地配線層の対向する面積が小さい第二の内蔵キャパシタが形成されることとなる。同様に電源配線層もしくは接地配線層37と電源配線層もしくは接地配線層38との間に第三の内蔵キャパシタが形成され、電源配線層もしくは接地配線層38と電源配線層もしくは接地配線層39の間に第三の内蔵キャパシタより電源配線層と接地配線層の対向する面積が小さい第四の内蔵キャパシタが形成されることとなる。そして、それぞれの内蔵キャパシタは電源配線層と接地配線層の対向する面積が異なるために、異なるキャパシタンス値を有するものとなり、それぞれの内蔵キャパシタは異なる共振周波数を含むインピーダンス特性となる。
【００４３】
この例では、第一の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を半導体素子311ａの各動作周波数帯域に合わせ、第二の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を高調波成分の周波数帯域に合わせている。同様に第三の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を半導体素子311ｂの各動作周波数帯域に合わせ、第二の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を高調波成分の周波数帯域に合わせている。内蔵キャパシタのインピーダンス特性に含まれる共振周波数は、広面積の電源配線層もしくは接地配線層34〜39で形成された内蔵キャパシタのキャパシタンス値を変えることで任意に設定することが可能である。この例では、電源配線層もしくは接地配線層36または39の広面積配線層の面積を変えることで、内蔵キャパシタのキャパシタンス値を変えて、内蔵キャパシタのインピーダンス特性に含まれる共振周波数を所望の値に設定している。
【００４４】
また、これらの共振周波数間に発生する反共振周波数における合成インピーダンス値を所定値以下として、複数の半導体素子311ａ・311ｂの各動作周波数から高調波成分の周波数帯域の範囲における合成インピーダンス値を広い周波数帯域で小さくしている。特に、反共振周波数における合成インピーダンス値を１Ω以下とすることにより、複数の半導体素子311ａ・311ｂの各動作周波数が数ＧＨｚ以上の高周波領域においても十分に効果的な同時スイッチングノイズの低減を行なうことが可能となる。
【００４５】
また、電源配線層および接地配線層を広面積として数ｎＦという大きなキャパシタンス値を有する内蔵キャパシタを形成することができるため、複数の半導体素子の動作周波数が数ＭＨｚと低い周波数帯域においても同時スイッチングノイズを低減することが可能である。
【００４６】
さらに、複数の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を適宜設定することにより、反共振周波数を複数の半導体素子311ａ・311ｂの各動作周波数と一致しない周波数に設定すると、さらに効果的にＥＭＩノイズを低減することが可能となる。
【００４７】
このような構造とすると、絶縁層厚みを変えて異なる共振周波数を有する複数の内蔵キャパシタを形成する場合に比べて、インピーダンス特性に含まれる共振周波数の設定周波数範囲をより広げることが可能なため、複数の半導体素子311ａ・311ｂの動作周波数の高速化により対応し易くなる。
【００４８】
なお、この例では電源配線層もしくは接地配線層35に対して電源配線層もしくは接地配線層36の広面積配線層の面積を小さくしているが、電源配線層もしくは接地配線層36に対して電源配線層もしくは接地配線層35の広面積配線層の面積を小さくしても同様の効果が得られる。また、電源配線層もしくは接地配線層38に対して電源配線層もしくは接地配線層39の広面積配線層の面積を小さくしているが、電源配線層もしくは接地配線層39に対して電源配線層もしくは接地配線層38の広面積配線層の面積を小さくしても同様の効果が得られる。
【００４９】
次に、図４は図１と同様の断面図である。図４において、41は多層配線基板、42は絶縁基板であり、絶縁基板42は複数の絶縁層42ａ〜42ｈが積層されて形成されている。この例の多層配線基板41においては、絶縁層42ａ〜42ｃ，42ｅ，42fおよび42hは基本的には同じ比誘電率を有する絶縁材料で形成されている。絶縁層42ｂ上には信号配線群43が形成され、絶縁層42ｃ上には信号配線群43に対向させて広面積の電源配線層もしくは接地配線層44が形成されており、信号配線群43はマイクロストリップ線路構造を有している。
【００５０】
なお、信号配線群43に含まれる複数の信号配線は、それぞれ異なる電気信号を伝送するものとしてもよい。
【００５１】
この例では、多層配線基板41の上面にはマイクロプロセッサやＡＳＩＣ等の複数の半導体素子411ａおよび411ｂが搭載され、錫鉛合金（Ｓｎ−Ｐｂ）等の半田や金（Ａｕ）等から成る導体バンプ412および複数の半導体素子411ａ・411ｂを接続するための半導体素子接続用電極413を介して多層配線基板41と電気的に接続されている。また、多層配線基板41の複数の半導体素子411ａ・411ｂを搭載する上面と反対側の下面には複数の半導体素子411ａ・411ｂに電源供給を行なうための外部電極410を有している。
【００５２】
また、45〜49は44と同じく広面積の電源配線層もしくは接地配線層であり、この例では、これら電源配線層もしくは接地配線層44〜46により、２個の内蔵キャパシタが形成され、電源配線層もしくは接地配線層47〜49により、２個の内蔵キャパシタが形成されている。このとき、電源配線層もしくは接地配線層44，46，47および49と電源配線層もしくは接地配線層45および48は異なるものである。つまり、44，46，47および49が電源配線層の場合、45および48は接地配線層であり、44，46，47および49が接地配線層の場合、45および48は電源配線層である。
【００５３】
また、この例において、上面に電源配線層もしくは接地配線層45が形成された絶縁層42ｄは、上面に電源配線層もしくは接地配線層44が形成された絶縁層42ｃより比誘電率が大きい絶縁材料で形成されている。これにより、電源配線層もしくは接地配線層44と電源配線層もしくは接地配線層45との間に形成された第一の内蔵キャパシタと、電源配線層もしくは接地配線層45と電源配線層もしくは接地配線層46の間に形成された第二の内蔵キャパシタとのキャパシタンス値が異なるものとなり、それぞれの内蔵キャパシタは異なる共振周波数を含むインピーダンス特性となる。同様に上面に電源配線層もしくは接地配線層48が形成された絶縁層42ｇは、上面に電源配線層もしくは接地配線層47が形成された絶縁層42ｆより比誘電率が大きい絶縁材料で形成されている。これにより、電源配線層もしくは接地配線層47と電源配線層もしくは接地配線層48との間に形成された第三の内蔵キャパシタと、電源配線層もしくは接地配線層48と電源配線層もしくは接地配線層49の間に形成された第四の内蔵キャパシタとのキャパシタンス値が異なるものとなり、それぞれの内蔵キャパシタは異なる共振周波数を含むインピーダンス特性となる。
【００５４】
この例では、第一の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を半導体素子411ａの各動作周波数帯域に合わせ、第二の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を高調波成分の周波数帯域に合わせている。同様に、第三の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を半導体素子411ｂの各動作周波数帯域に合わせ、第四の内蔵キャパシタのインピーダンス特性に含まれる共振周波数を高調波成分の周波数帯域に合わせている。内蔵キャパシタのインピーダンス特性に含まれる共振周波数は、広面積の電源配線層もしくは接地配線層44〜49で形成された内蔵キャパシタのキャパシタンス値を変えることで任意に設定することが可能である。この例では、上面に電源配線層もしくは接地配線層45が形成された絶縁層42ｄ、同様に上面に電源配線層もしくは接地配線層48が形成された絶縁層42ｇの比誘電率を変えることで、内蔵キャパシタのキャパシタンス値を変えて、内蔵キャパシタのインピーダンス特性に含まれる共振周波数を所望の値に設定している。
【００５５】
また、電源配線層および接地配線層を広面積として数ｎＦという大きなキャパシタンス値を有する内蔵キャパシタを形成することができるため、複数の半導体素子の動作周波数が数ＭＨｚと低い周波数帯域においても同時スイッチングノイズを低減することが可能である。
【００５６】
さらに、これらの共振周波数間に発生する反共振周波数における合成インピーダンス値を所定値以下として、複数の半導体素子411ａ・411ｂの各動作周波数から高調波成分の周波数帯域の範囲における合成インピーダンス値を広い周波数帯域で小さくしている。特に、反共振周波数における合成インピーダンス値を１Ω以下とすることにより、複数の半導体素子411ａ・411ｂの各動作周波数が数ＧＨｚ以上の高周波領域においても十分に効果的な同時スイッチングノイズの低減を行なうことが可能となる。
【００５７】
本発明の多層配線基板においては、同様の配線構造をさらに多層に積層して多層配線基板を構成してもよい。
【００５８】
また、信号配線の構造は、信号配線に対向して形成された電源配線層もしくは接地配線層を有するマイクロストリップ構造の他、信号配線の上下に電源配線層もしくは接地配線層を有するストリップ構造、信号配線に隣接して電源配線層もしくは接地配線層を形成したコプレーナ構造であってもよく、多層配線基板に要求される仕様等に応じて適宜選択して用いることができる。
【００５９】
また、チップ抵抗・薄膜抵抗・コイルインダクタ・クロスインダクタ・チップコンデンサまたは電解コンデンサ等といったものを取着して多層配線基板を構成してもよい。
【００６０】
また、各絶縁層の平面視における形状は、正方形状や長方形状の他に、菱形状、六角形状または八角形状等の形状であってもよい。
【００６１】
そして、このような本発明の多層配線基板は、半導体素子収納用パッケージ等の電子部品収納用パッケージや電子部品搭載用基板、多数の半導体素子が搭載されるいわゆるマルチチップモジュールやマルチチップパッケージ、あるいはマザーボード等として使用される。
【００６２】
本発明の多層配線基板おいて、各絶縁層は、例えばセラミックグリーンシート積層法によって、酸化アルミニウム質焼結体・窒化アルミニウム質焼結体・炭化珪素質焼結体・窒化珪素質焼結体・ムライト質焼結体またはガラスセラミックス等の無機絶縁材料を使用して、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料を使用して、あるいはセラミックス粉末等の無機絶縁物粉末をエポキシ樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料などの電気絶縁材料を使用して形成される。
【００６３】
これらの絶縁層は以下のようにして作製される。例えば酸化アルミニウム質焼結体から成る場合であれば、まず、酸化アルミニウム・酸化珪素・酸化カルシウムまたは酸化マグネシウム等の原料粉末に適当な有機バインダや溶剤等を添加混合して泥漿状となすとともに、これを従来周知のドクターブレード法を採用してシート状となすことによってセラミックグリーンシートを得る。そして、各信号配線群および各配線導体層と成る金属ペーストを所定のパターンに印刷塗布して上下に積層し、最後にこの積層体を還元雰囲気中、約1600℃の温度で焼成することによって製作される。
【００６４】
また、例えばエポキシ樹脂から成る場合であれば、一般に酸化アルミニウム質焼結体から成るセラミックスやガラス繊維を織り込んだ布にエポキシ樹脂を含浸させて形成されるガラスエポキシ樹脂等から成る絶縁層の上面に、有機樹脂前駆体をスピンコート法もしくはカーテンコート法等の塗布技術により被着させ、これを熱硬化処理することによって形成されるエポキシ樹脂等の有機樹脂から成る絶縁層と、銅を無電解めっき法や蒸着法等の薄膜形成技術およびフォトリソグラフィー技術を採用することによって形成される薄膜配線導体層とを交互に積層し、約170℃程度の温度で加熱硬化することによって製作される。
【００６５】
これらの絶縁層の厚みとしては、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性等の条件を満たすように適宣設定される。
【００６６】
また、異なる比誘電率を有する絶縁層を得るための方法としては、例えば酸化アルミニウム・窒化アルミニウム・炭化珪素・窒化珪素・ムライトまたはガラスセラミックス等の無機絶縁材料や、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料にチタン酸バリウム・チタン酸ストロンチウム・チタン酸カルシウムまたはチタン酸マグネシウム等の高誘電体材料の粉末を添加混合し、しかるべき温度で加熱硬化することによって、所望の比誘電率のものを得るようにすればよい。
【００６７】
このとき、無機絶縁材料や有機絶縁材料に添加混合する高誘電体材料の粒径は、無機絶縁材料あるいは有機絶縁材料に高誘電体材料を添加混合したことによって起こる絶縁層内の比誘電率のバラツキの発生の低下や、絶縁層の粘度変化による加工性の低下を低減するため、0.5μｍ〜50μｍの範囲とすることが望ましい。
【００６８】
また、無機絶縁材料や有機絶縁材料に添加混合する高誘電体材料の含有量は、絶縁層の比誘電率を大きな値とするためと、無機絶縁材料や有機絶縁材料と高誘電体材料の接着強度の低下を防止するために、５重量％〜75重量％とすることが望ましい。
【００６９】
また、各信号配線群や電源層もしくは接地層としての広面積パターンは、例えばタングステン（Ｗ）・モリブデン（Ｍｏ）・モリブデンマンガン（Ｍｏ−Ｍｎ）・銅（Ｃｕ）・銀（Ａｇ）または銀パラジウム（Ａｇ−Ｐｄ）等の金属粉末メタライズ、あるいは銅（Ｃｕ）・銀（Ａｇ）・ニッケル（Ｎｉ）・クロム（Ｃｒ）・チタン（Ｔｉ）・金（Ａｕ）またはニオブ（Ｎｂ）やそれらの合金等の金属材料の薄膜等により形成すればよい。
【００７０】
具体的には各信号配線群や電源層もしくは接地層としての広面積パターンをＷの金属粉末メタライズで形成する場合は、Ｗ粉末に適当な有機バインダや溶剤等を添加混合して得た金属ペーストを絶縁層と成るセラミックグリーンシートに所定のパターンに印刷塗布し、これをセラミックグリーンシートの積層体とともに焼成することによって形成することができる。
【００７１】
他方、金属材料の薄膜で形成する場合は、例えばスパッタリング法・真空蒸着法またはメッキ法により金属膜を形成した後、フォトリソグラフィ法により所定の配線パターンに形成することができる。
【００７２】
このような多層配線基板は、各信号配線群が配設されている絶縁層の比誘電率に応じて、各信号配線群の配線幅を適宣設定することで、各信号配線群の信号配線の特性インピーダンス値を同一値とすることができる。
【００７３】
なお、本発明は上記の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を行なうことは何ら差し支えない。例えば、３つ以上の信号配線群を異なる絶縁層間に形成したものについて適用してもよい。また、多層配線基板内に形成するキャパシタの数を３個以上としてもよい。さらに、電源層もしくは接地層のパターンの形状を、多数の開口部を有するいわゆるメッシュパターンの形状としてもよい。
【００７４】
【発明の効果】
本発明の多層配線基板によれば、複数の絶縁層が積層されて成る絶縁基板の上面に半導体素子接続用電極および下面に半導体素子に電源供給するための外部電極が設けられ、内部に電源配線層と接地配線層とが前記絶縁層を挟んで対向配置されて形成された複数の内蔵キャパシタを具備し、前記外部電極より前記内蔵キャパシタを介して複数の前記半導体素子に電源供給する多層配線基板であって、複数の前記内蔵キャパシタは、複数の前記半導体素子に対応させて形成されており、複数の前記半導体素子のそれぞれの動作周波数帯域から高調波成分の周波数帯域の範囲において異なる共振周波数を有するようにキャパシタンス値およびインダクタンス値が設定された複数のものが並列接続されて形成され、かつ前記異なる共振周波数間に発生する反共振周波数における合成インピーダンス値が１Ω以下であるものとしたことから、インピーダンス値が最も低い共振周波数をそれぞれの内蔵キャパシタ毎に半導体素子の動作周波数から高調波成分の周波数帯域の範囲で分散させて設定することができ、それぞれの半導体素子の動作周波数領域から高調波成分の広い周波数範囲において、内蔵キャパシタのインピーダンス値を小さくすることができる。
【００７５】
また、複数の内蔵キャパシタの反共振周波数における合成インピーダンス値を１Ω以下としたときには、電源配線層および接地配線層のインダクタンス成分が小さくなり、複数の半導体素子の動作周波数が数ＧＨｚ以上の高周波帯域においても、その高調波成分の周波数帯域を含めて同時スイッチングノイズを低減することが可能となる。
【００７６】
また、電源配線層および接地配線層を広面積として数ｎＦという大きなキャパシタンス値を有する内蔵キャパシタを形成することができるため、半導体素子の動作周波数が数ＭＨｚと低い周波数帯域においても同時スイッチングノイズを低減することが可能である。
【００７７】
さらには、内蔵キャパシタのインピーダンス特性に含まれる反共振周波数を、複数の内蔵キャパシタのキャパシタンス値を制御することによって、電気信号に含まれる高調波成分の周波数と一致しない周波数に設定できることから、ＥＭＩノイズを低減することも可能となる。
【００７８】
以上の結果、本発明によれば、同時スイッチングノイズとＥＭＩノイズを共に低減することができる、高速で動作する半導体素子等の電子部品を搭載する電子回路基板等に好適な多層配線基板を提供することができた。
【図面の簡単な説明】
【図１】本発明の多層配線基板の実施の形態の一例を示す断面図である。
【図２】本発明の多層配線基板における内蔵キャパシタのインピーダンス特性の一例を示す線図である。
【図３】本発明の多層配線基板の実施の形態の他の例を示す断面図である。
【図４】本発明の多層配線基板の実施の形態の他の例を示す断面図である。
【図５】（ａ）は本発明の多層配線基板の実施の形態の一例を示す要部断面図であり、（ｂ）は、本発明の多層配線基板の内蔵キャパシタのインピーダンス特性の一例を示す図である。
【符号の説明】
１、31、41・・・多層配線基板
２、32、42・・・絶縁基板
２ａ〜２ｈ、32ａ〜32ｈ、42ａ〜42ｈ・・・絶縁層
４〜９、34〜39、44〜49・・・電源配線層もしくは接地配線層
10、310、410・・・外部電極
13、313、413・・・半導体素子接続用電極
11ａ、11ｂ、311ａ、311ｂ、411ａ、411ｂ・・・半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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