(57)【特許請求の範囲】
【請求項１】
浮遊ゲートを有する不揮発半導体メモリにおける浮遊ゲート電位不正測定防止装置であって、前記浮遊ゲート上部を一定電位が印加される導電性薄膜で覆い、この導電性薄膜と前記浮遊ゲート間の双方に対して容量結合する浮遊電極を設け、かつ、この浮遊電極と導電性薄膜間の容量を浮遊電極と浮遊ゲート間の容量より大として前記導電性薄膜が除去されたとき浮遊電極と浮遊ゲート間の容量が破壊されるようにしたことを特徴とする浮遊ゲート電位不正測定防止装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲートを利用した不揮発半導体メモリにおいて、秘密情報として保持された浮遊ゲートの電位情報を外部から不正に読み取ることを防止する浮遊ゲート電位不正測定防止装置に関するものである。
【０００２】
【従来の技術】
従来の浮遊ゲートを利用した不揮発半導体メモリとしてはＥＥＰＲＯＭやフラッシュメモリがある。これらのメモリでは浮遊ゲートに電荷を保持し、浮遊ゲートの電位の高い場合と、低い場合との２状態を使って２値情報を記憶していた。このような不揮発半導体メモリに秘密情報を記憶させた場合、電子回路で不正に読み出せないようにしていたとしても、浮遊ゲートの電位に外部から電子線を照射して反射電子を測定したり、浮遊ゲートの周囲の電界を測定することで、浮遊ゲートの２値情報を読み取ることができるので、記憶情報を秘密にすることができないという欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、浮遊ゲートに保持された２値情報を外部から不正に読み取ることができるという従来の欠点を解決した秘密保持性に優れた不揮発半導体メモリの提供を可能とした浮遊ゲート電位不正測定防止装置を得ることにある。
【０００４】
【課題を解決するための手段】
本発明は、浮遊ゲートを有する不揮発半導体メモリにおける浮遊ゲート電位不正測定防止装置であって、前記浮遊ゲート上部を一定電位が印加される導電性薄膜で覆い、この導電性薄膜と前記浮遊ゲート間の双方に対して容量結合する浮遊電極を設け、かつ、この浮遊電極と導電性薄膜間の容量を浮遊電極と浮遊ゲート間の容量より大として前記導電性薄膜が除去されたとき浮遊電極と浮遊ゲート間の容量が破壊されるようにしたものである。
【０００５】
【発明の実施の形態】
本発明の浮遊ゲート電位不正測定防止装置の基本構成の断面略図を図１に示す。この図において、１は半導体基板で、ＭＯＳトランジスタ部２が形成されている。ＭＯＳトランジスタ部２は図示しないソース，ドレインの他、下記３〜６の各部からなる。すなわち半導体基板１の上部に浮遊ゲート３を設け、その上部に制御ゲート４を設ける。従来技術ではこの浮遊ゲート３と制御ゲート４とソース，ドレインとでＭＯＳトランジスタ部２が構成されていた。本発明では浮遊ゲート３の上部にさらに、浮遊電極５と金属薄膜６を設ける。金属薄膜６は半導体基板１に接続して一定電位に保持する。このようにすると、浮遊ゲート３の電荷による電界は半導体基板１と金属薄膜６との間に集中し、外部から浮遊ゲート３の電位を測定することは困難である。しかし、金属薄膜６を除去すれば、浮遊ゲート３の電位を測定することが可能になってしまう。そこで、浮遊電極５と金属薄膜６の間、並びに浮遊電極５と浮遊ゲート３の間を容量結合し、浮遊電極５に電荷を注入しておく。
【０００６】
ここで、図３の等価回路に示すように、半導体基板１と浮遊ゲート３間の容量をＣ１、浮遊ゲート３と制御ゲート４間の容量をＣ２、浮遊ゲート３と浮遊電極５間の容量をＣ３、浮遊電極５と金属薄膜６間の容量をＣ４とする。条件として、Ｃ４＞＞Ｃ３としておく。すると、もし、金属薄膜６が除去されると、それまで浮遊電極５と金属薄膜６間の容量Ｃ４に蓄積していた電荷が、浮遊電極５と浮遊ゲート３との容量Ｃ３に集中し、浮遊電極５と浮遊ゲート３との電圧が増大して、容量Ｃ３およびＣ１において静電破壊をおこす。そのため、浮遊ゲート３の電位が大きく変化し、それまでの記憶情報が破壊される。すなわち、浮遊ゲート３の電位を測定するために、邪魔になっている金属薄膜６を除去すると、浮遊電極５に蓄積されていた電荷によって浮遊ゲート３の電荷が大きく変化し、記憶情報が破壊されて読み取ることができなくなる。なお、図１では、半導体基板１上の各部１，３〜６間の絶縁膜は省略してある。
【０００７】
【実施例】
図２は、図１のＭＯＳトランジスタ部２の平面図に相当するもので、３〜６は図１に示すものと同じであり、７はソース、８はドレイン、９はソース電極、１０はドレイン電極を示す。なお、図２の金属薄膜６は浮遊電極５より寸法を大きくして見易くしてある。
【０００８】
本発明の浮遊ゲート電位不正測定防止装置の構成ならびに動作を図１および図２の実施例にしたがって詳細に説明する。半導体基板１の上部に浮遊ゲート３を設け、その上部に制御ゲート４を設ける。そして、さらに浮遊ゲート３の上部に、浮遊ゲート３と制御ゲート４を覆い隠すようにして、浮遊電極５と金属薄膜６を設ける。金属薄膜６は半導体基板１に接続して一定電位に保持する。そして、浮遊電極５と金属薄膜６の間、並びに浮遊電極５と浮遊ゲート３の間を容量結合し、浮遊電極５に電荷を注入しておく。この等価回路ももちろん図３に示すようになる。また、容量Ｃ１〜Ｃ４も前述したとおりである。また、制御電極の制御性をよくするためには、Ｃ２＞＞Ｃ３とする。浮遊ゲート３の電位をＶｇ、浮遊電極５の電極をＶｈ、浮遊電極５の電荷量をＱｈとすると、Ｑｈ＝Ｃ３（Ｖｈ−Ｖｇ）＋Ｃ４Ｖｈの関係がある。
【０００９】
図１，図２において、もし、金属薄膜６が除去されると、それまで浮遊電極５と金属薄膜６間の容量Ｃ４に蓄積していた電荷が、浮遊電極５と浮遊ゲート３との容量Ｃ３に集中する。このとき、浮遊電極５の電荷量Ｑｈは変わらないが、容量Ｃ４は０になり、電位ＶｈはＶｈ′、電位ＶｈはＶｇ′に変化し、Ｑｈ＝Ｃ３（Ｖｈ′−Ｖｇ′）の状態になる。したがって、容量Ｃ３における電位差は（Ｖｈ′−Ｖｇ′）＝（１＋Ｃ４／Ｃ３）Ｖｈ−Ｖｇとなるので、Ｃ４／Ｃ３＞＞１の関係より、浮遊電極５と浮遊ゲート３との電圧が増大して、容量Ｃ３において静電破壊をおこす。また、浮遊ゲート３への電荷の流入により、Ｖｇが増大し、さらに容量Ｃ１においても静電破壊を生じる。そのため、浮遊ゲート３の電位が大きく変化し、それまでの記憶情報が破壊される。
【００１０】
なお、上記の実施例では金属薄膜６を用いたため、これはポリゴンシリコン等でもよく、要は導電性薄膜であればよい。
【００１１】
【発明の効果】
以上説明したように、本発明は、浮遊ゲートを有する不揮発半導体メモリにおける浮遊ゲート電位不正測定防止装置であって、前記浮遊ゲート上部を一定電位が印加される導電性薄膜で覆い、この導電性薄膜と前記浮遊ゲート間の双方に対して容量結合する浮遊電極を設け、かつ、この浮遊電極と導電性薄膜間の容量を浮遊電極と浮遊ゲート間の容量より大として前記導電性薄膜が除去されたとき浮遊電極と浮遊ゲート間の容量が破壊されるようにしたので、浮遊ゲートの電位を不正に測定するために、邪魔になっている導電性膜膜を除去すると、浮遊電極に蓄積されていた電荷によって浮遊電極と浮遊ゲートの間で静電破壊をおこして浮遊ゲートの電位を読めなくすることができる。また、このような静電破壊を回避して不正な読み出しを行うためには技術的にかなりの手間がかかるので、不正行為を防止する効果がある。
【図面の簡単な説明】
【図１】本発明の基本構成を示す断面略図である。
【図２】本発明の一実施例の平面略図である。
【図３】本発明の動作を示す等価回路図である。
【符号の説明】
１  半導体基板
２  ＭＯＳトランジスタ部
３  浮遊ゲート
４  制御ゲート
５  浮遊電極
６  金属薄膜
７  ソース
８  ドレイン
９  ソース電極
１０  ドレイン電極
【図１】
0003914976.tif 000002
【図２】
0003914976.tif 000003
【図３】
0003914976.tif 000004