(57)【特許請求の範囲】
【請求項１】
入力制御信号ライン、出力制御信号ライン、制御信号ライン及び共通ラインを備え、複数のコントローラと接続可能な半導体メモリ装置において、
状態確認信号ラインをさらに備え、
前記半導体メモリ装置は、
前記接続されるいずれか１つのコントローラでアクセスされている時は、前記接続される他のコントローラからのアクセスを待機させるように前記状態確認信号ラインに状態確認信号を発生し、かつ、
前記アクセスしているコントローラから提供される出力制御信号に従い発振器による基準信号を発生し、読出データが用意されると前記制御信号ラインに制御信号を発生するとともに、前記基準信号に前記読出データを同期させて両方とも前記アクセスしているコントローラへ出力する、ように構成されているとを特徴とする半導体メモリ装置。
【請求項２】
入力制御信号ライン、出力制御信号ライン、制御信号ラインおよび共通ラインとで接続された半導体メモリ装置と複数のコントローラと、を備えるメモリシステムにおいて、
前記半導体メモリ装置と前記複数のコントローラを接続する状態確認信号ラインをさらに備え、
前記複数のコントローラのなかで前記半導体メモリ装置をアクセスするコントローラは、状態確認信号ラインの状態を点検して前記半導体メモリ装置が他の前記コントローラによるアクセス状態でないことを確認したあと、前記入力制御信号ラインの入力制御信号に同調させて動作制御命令、アドレス、データを前記半導体メモリ装置へ入力し、かつ該半導体メモリ装置内の読出動作後に前記出力制御信号ラインに出力制御信号を提供し、
前記半導体メモリ装置は、前記出力制御信号が提供されると前記半導体メモリ装置内で発振器による基準信号を発生し、読出データが用意されると前記制御信号ラインに制御信号を発生するとともに、前記基準信号に前記読出データを同期させて両方とも前記アクセスするコントローラへ伝送する、ことを特徴とするメモリシステム。
【請求項３】
前記アクセスするコントローラから前記半導体メモリ装置へ送る動作制御命令、アドレス、データと、前記半導体メモリ装置から前記アクセスするコントローラへ送る前記読出データとが前記共通ラインを通して伝送される請求項２記載のメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、中でも特に、ＤＲＡＭとこれによるメモリシステムに関する。
【０００２】
【従来の技術】
半導体メモリ装置の代表格であるＤＲＡＭでは、アドレス多重化方式(Address Multiplexing)を採用しものが主流をなしている。すなわち、行および列アドレスを同じアドレスピンから入力し、ローアドレスストローブ信号ＲＡＳＢ（Ｂは反転の意味）とカラムアドレスストローブ信号ＣＡＳＢとを使用して両アドレスを区別する方式である。したがって一般には、ローアドレスを信号ＲＡＳＢに同期させ、カラムアドレスを信号ＣＡＳＢに同期させてそれぞれ入力し、データアクセスを行う。この場合、メモリの内部動作では、まずローアドレスを入力してラッチし、これに該当する一連のセルデータをビットラインへ読出して増幅した後に、カラムアドレスの入力により必要なデータを取り出す動作となる。この際、新たなローアドレス入力のためには、前にラッチされているローアドレスをリセットしなければならない。
【０００３】
図１を参照すると分かるように、ＤＲＡＭからデータを読出すときには、信号ＲＡＳＢのアクティブ時間（ＴＲＡＳ）と、ローアドレスのリセットおよびデータリストア(Restore) のためのＲＡＳＢプリチャージ時間（ＴＲＰ）と、が必要であり、且つそのＴＲＡＳ中に、連続してカラムデータを読出すための時間（ＴＣＡＳ）と、新しいカラムアドレスを受け入れるための時間（ＴＣＰ）が必要である。そしてこのときに、ローアドレスの入力からデータ出力が始まるまでの時間がＴＲＡＣ(Access Time from RASB) 、カラムアドレスの入力からデータ出力が始まるまでの時間がＴＡＡ(Access Time from ADDRESS)とされる。現在主流の１６メガビットメモリの場合、ＴＲＡＣは５０ｎｓ(nano second) 、ＴＡＡは２５ｎｓほどで、その秒あたりの伝送データを計算してみると、連続動作でデータ出力ピンＤＱが１６ピンの場合であれば、１６×１／（２５×１０9 ）＝４０×１０6 ×１６＝８Ｍbyte／ｓになる。
【０００４】
最近のメモリシステムにおける主要問題は、ＤＲＡＭとＣＰＵとの速度差である。これを解消するためにメモリシステムでは、容量は小さいが速度は速いキャッシュメモリを使用している。しかし、キャッシュメモリを使用するとシステムのコストが高くつき、また、キャッシュ内に必要なデータがないキャッシュミスの場合に、使用中のメインメモリのＤＲＡＭからデータを読出さなければならないので、システムの速度は遅く、つまり待ち時間(Latency) の増加となる。したがって、システムのパフォーマンスを向上させるためには、ＤＲＡＭの速度（バンド幅）の向上が必要とされる。
【０００５】
システムパフォーマンスを向上させるために、速いシステムクロックを用いメモリシステムを制御してデータを転送するメモリとして、同期式ＤＲＡＭ(Synchronous DRAM)とＲＡＭＢＵＳ  ＤＲＡＭが登場している。これらメモリを使用すると、最大データ伝送を、秒あたり２５０メガバイトあるいは５００メガバイトで行えるので、キャッシュミス時の待ち時間が短縮され、メモリシステムの全体的パフォーマンスを向上させることができる。
【０００６】
しかし、システムクロックを用いるメモリは、消費電力が増加するという課題を一方でもっている。すなわち、メモリ制御のためにシステムクロックを使用するので、コントローラとメモリとの間のシステムバスラインが常時システムクロック周波数でスイングし、メモリへのアクセスが行われない場合にも常時動作する部分が生じるためである。これについて、同期式ＤＲＡＭの動作タイミングを示した図２を参照して説明する。
【０００７】
図２中のＡ期間は、クロックＣＬＫに同期してデータ０とデータ１が出力される期間で、Ｂ期間は、クロックＣＬＫは動作しているがデータは出力されない期間である。このアクセス動作が行われない場合でも常時動作する部分としては、クロックバッファなどがある。このために、メモリのスペックチャートを比較してみると同期式ＤＲＡＭでは、クロック入力がなくメモリがスタンバイ状態にある場合には、最大許容電流値が数ｍＡであるのに対し、クロック入力があってメモリがスタンバイ状態にある場合には、数十ｍＡである。
【０００８】
また、このようなメモリでは、クロックに同期するアドレスおよびデータのセットアップ時間およびホールド時間のマージンについての課題も上げられている。これに関し、アドレスセットアップ時間およびホールド時間を示した動作タイミング図の図３を参照すると、クロックＣＬＫの周波数が２５０ＭＨｚであり、該クロックの両エッジでデータを読出しあるいは書込む場合、アドレスのセットアップ時間１０およびホールド時間２０の最大値は１ｎｓほどしかない。この１ｎｓのホールド時間（アドレス信号が維持される時間）２０の間に有効アドレスをラッチするのはかなり難しい。すなわち、クロックバッファにおけるＴＴＬレベルからＣＭＯＳレベルへのクロックレベルの変換に時間がかかるため、その変換後の内部クロックに従いアドレスをラッチするには、１ｎｓはかなり短い。
【０００９】
図４は、内部クロック発生遅延によるエラー発生を説明したタイミングチャートである。たとえば、内部信号の発生遅延はメモリチップが大きくなるほど長くなるので、これを解決するために、ＰＬＬ（位相同期ループ）やＤＬＬ（遅延同期ループ）を使用している。これらＰＬＬやＤＬＬを使用すると内部クロック発生遅延が解消され、アドレスラッチ信号(LATCH SIGNAL)の遅延時間ＴＤがなくなって有効アドレス（ここでは外部アドレスEXTERNAL ADDRESS）ホールド時間内に発生されるので、誤動作は防止される。しかしながらこの場合、ＰＬＬやＤＬＬを設けたために、これらによる消費電力が増加することになり（ＲＡＭＢＵＳ  ＤＲＡＭの場合）、パワーダウンモード(Power Down Mode) で新たに動作を始めるときに、ＰＬＬやＤＬＬのセットアップ時間を要することになるので、最初のデータに遅延が発生する結果となる。
【００１０】
【発明が解決しようとする課題】
上記のように、非同期式ＤＲＡＭのデータ転送速度の遅さをカバーするために同期式ＤＲＡＭが従来提案されているが、引き続いて動作するクロックによる電力消費、高速クロックに対するセットアップ時間およびホールド時間の不足、そして、ＰＬＬやＤＬＬの使用による消費電力増加やレイアウト面積の増加という課題が残されている。
【００１１】
【課題を解決するための手段】
このような課題の解決のために本発明では、外部システムから提供される制御信号に従い発振器による基準信号を発生し、該基準信号に読出データを同期させて両方とも前記外部システムへ出力するようにしたことを特徴とする半導体メモリ装置を提供する。すなわち、非同期式でメモリを動作させると共にデータ出力に際してはメモリ内発振器による基準信号に読出データを同期させて出力し、該基準信号ごと読出データを外部システムへ提供することにより、高速動作を可能としつつもセットアップ時間およびホールド時間を確保し、必要時のみメモリ外部へデータ出力してバスを使用し、同期式メモリのように常時動作するメモリバスラインをなくした半導体メモリ装置とする。
【００１２】
また、本発明によるメモリシステムは、コントローラから入力制御信号に同調させて動作制御命令、アドレス、データを半導体メモリ装置へ入力し、そして、該半導体メモリ装置内の読出動作後に前記コントローラから出力制御信号を提供することで前記半導体メモリ装置内で発振器による基準信号を発生し、該基準信号に読出データを同期させて両方とも前記コントローラへ伝送するようになっていることを特徴とする。この場合、コントローラから半導体メモリ装置へ送る動作制御命令、アドレス、データと、前記半導体メモリ装置からコントローラへ送る読出データとが同じ共通ラインを通し伝送されるものとすることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して説明する。
【００１４】
図５の信号波形図に、本発明によるＤＲＡＭの動作タイミングを示す。同図を参照すると、非同期式のように十分なタイムマージン（セットアップ時間およびホールド時間）をもってアドレス（および入力データ）が入力される。そして、その十分余裕をもったセットアップおよびホールド時間をもって入力が行われ転送可能な状態になると、メモリ内蔵の高速発振器が、出力動作を示す制御信号ＤＲＡＭＤに従い動作して基準信号φＯＳＣｉを発生し、チップ外部へのデータＤＱはその基準信号φＯＳＣｉに同期して出力される。この基準信号φＯＳＣｉは、外部システムが出力データＤＱをフェッチ(Fetch) する際に使用される。これにより、高速データ転送時の問題が解決される。
【００１５】
外部高速クロックに同期させて（外部の高速クロックはＤＲＡＭとコントローラに同時に関与する）データを送出する場合、外部コントローラでＤＲＡＭからのデータを安定フェッチしようとすると、クロックを基準としたデータのセットアップおよびホールド時間が重要で、特にホールド時間は、外部コントローラがデータを実際にフェッチし得る時間なのでより重要である。ところが、ＤＲＡＭにおいて、与えられる外部の高速クロックへ正確にデータをのせることは温度や工程にも影響されるためにかなり難しく、外部クロックの周波数が上がればそれだけ困難性が増すことになる。一方、本例のように、外部クロックに同期させるのではなく、メモリ内で発生させた基準信号にのせてデータを同時送出するようにすれば、外部コントローラはその基準信号でデータをフェッチすればよく、またＤＲＡＭも基準信号とデータを同時送出するだけでよい。このため、最大のホールド時間を確保することができ、温度や工程変化があっても基準信号とデータが共にメモリから送出されるのでホールド時間の確保には影響がない。温度や工程の影響を受けるのは発振器出力の基準信号周期であるが、これは外部コントローラに許容される最大周波数内におさまるようにしておけばよい。
【００１６】
このように、本例のＤＲＡＭの動作は非同期式であるが、データ出力を高速の内部発振器によって行い、必要なときにはその基準信号をデータと共にチップ外部へ転送する（データ出力時のみ）方式である。このため、出力データＤＱは外部クロックへの同期なしで転送可能であり、制御が容易でＰＬＬやＤＬＬの必要がなく、また必要時にのみデータバスラインを駆動させればすむので、消費電力を抑制することができる。したがって、低消費電力化やセットアップおよびホールド時間の増加、容易な制御の実現が可能であるという利点をもつ。さらに、パケット(Packet)方式を使用したＤＲＡＭへ適用する場合には、それら利点の他にピン数を減らせられるという利点ももつ。
【００１７】
図６に示すのは、本発明に係るＤＲＡＭシステムの構成例の模式図である。また図７は、図６のメモリシステムにおけるデータアクセス時のタイミング波形を示している。図７Ａはコントローラ１００，２００からＤＲＡＭ３００へデータ書込を行うときのタイミング、図７ＢはＤＲＡＭ３００の読出データをコントローラ１００，２００へ転送するときのタイミングである。図６のように、ＤＲＡＭコントローラ１００およびグラフィックコントローラ２００がＤＲＡＭ３００を共用するとすれば、該システムは次のように動作する。
【００１８】
ＤＲＡＭコントローラ１００、グラフィックコントローラ２００、およびＤＲＡＭ３００には、それぞれの状態を表示するピンが存在する。より詳細には、このＤＲＡＭシステムでは、他のコントローラ（１００または２００）によりＤＲＡＭ３００がアクセスされているかどうかを示すための状態確認信号ＤＲＡＭＦが用意されており、この信号ＤＲＡＭＦにより、ＤＲＡＭ３００がコントローラ１００，２００とのデータやり取りが可能な状態にあるかが確認される。また、信号ＣＴＲＬＦにより、コントローラ１００，２００がＤＲＡＭ３００からデータを受けているかどうかが示される。
【００１９】
たとえば、ＤＲＡＭコントローラ１００がＤＲＡＭ３００をアクセスして読出を行う場合は、まず始めに信号ＤＲＡＭＦの状態が点検され、信号ＤＲＡＭＦが論理ハイにあれば他のコントローラ２００によるＤＲＡＭ３００のアクセスと判断され、信号ＤＲＡＭＦが論理ロウにあればＤＲＡＭ３００はアクセスされていないと判断される。この信号ＤＲＡＭＦの論理ロウ確認によりＤＲＡＭコントローラ１００はＤＲＡＭ３００をアクセスし、ＤＲＡＭ３００は、信号ＤＲＡＭＦを論理ハイにしてアクセス中であることを表示する。これにより、もし他のコントローラ２００がＤＲＡＭ３００をアクセスしようとしても、信号ＤＲＡＭＦが論理ハイなのでアクセスを行わずに待機する。
【００２０】
ＤＲＡＭコントローラ１００は、ＤＲＡＭ３００を制御するために、動作制御命令の読出／書込信号、ローおよびカラムアドレスの開始アドレスおよび終了アドレス、データシーケンス(Data Sequence) などの情報をパケット形式でＤＲＡＭＣピンの信号に同調させて送出する。すなわちたとえば、入力制御信号ＤＲＡＭＣの最初の論理ロウエッジでロー開始アドレス、信号ＤＲＡＭＣの続く論理ロウエッジで読出／書込信号を含んだＯＰコード、信号ＤＲＡＭＣのその後の論理ロウエッジでカラム開始アドレスなどの順番で、コントローラ１００，２００とＤＲＡＭ３００との間の共通ラインＣＬｉを介して送出する。この共通ラインＣＬｉは、ＤＲＡＭ３００からＤＲＡＭコントローラ１００へデータを伝送する際にも使用される。すなわち、同じラインでアドレスや制御信号、データを交信するので、アドレスピン、制御ピン、データピンがそれぞれ存在する既存のＤＲＡＭに比べてピン数を大幅に減らすことができる。また、コントローラ１００，２００からＤＲＡＭ３００への情報伝達はそれほど速い必要はなく、同期式ではないコントローラ１００，２００により、ＤＲＡＭ３００にＰＬＬやＤＬＬを備えずとも十分フェッチし得る周波数とした信号ＤＲＡＭＣに合わせて行うので、従来のように非常に速いクロックに同期させて入力する場合の問題点を解決することができる。
【００２１】
コントローラ１００からＤＲＡＭ３００へのデータ伝送は信号ＣＴＲＬＤ（ラインＣＬｉを通じて伝送可）に関連して実行されるが、この周波数もＤＲＡＭ３００の能力に応じて決定することができる。これ以後に、ＤＲＡＭ３００内の動作を経て出力データが用意されると制御信号ＤＲＡＭＤが発生され、このときに出力制御信号ＣＴＲＬＦによりコントローラ１００の状態を確認してからＤＲＡＭ３００内で発生した基準信号φＯＳＣｉと共に共通ラインＣＬｉを介し出力データが送出される。すなわち、コントローラ１００がデータ受け入れ可能な状態となると信号ＣＴＲＬＦが論理ハイとされ、これに応じてＤＲＡＭ３００内で高速発振器による基準信号φＯＳＣｉが発生されることにより、該基準信号φＯＳＣｉと共にデータＤＱが共通ラインＣＬｉを通して送出される。もし、出力制御信号ＣＴＲＬＦが論理ロウにあればコントローラ１００，２００がデータ受入態勢になっていないことを示しているので、ＤＲＡＭ３００はデータ出力を待機する。このように、信号ＤＲＡＭＤ、基準信号φＯＳＣｉとデータが同時に伝送されるので、コントローラ１００，２００からみたＤＲＡＭ３００のデータホールド時間は十分確保されることになり、システムにおける確実なデータフェッチが保障される。
【００２２】
信号φＯＳＣｉは、上述のようにＤＲＡＭ内の発振器によるクロックであって、温度および工程変化の補償回路を経て発生することができる。また、その速度（データ伝送速度）は、システムバスの種類およびコントローラの能力に従って可変調整することができる。
【００２３】
ＤＲＡＭ３００からコントローラ１００へのデータ転送が完了すると信号ＣＴＲＬＦは論理ロウになり、したがってシステムバスのスイングが防止される。そして、信号ＤＲＡＭＦが論理ロウになって次の動作が可能なことが示される。
【００２４】
【発明の効果】
従来の非同期式メモリではアクセス速度が遅いために高速データ伝送の点で問題があり、また同期式メモリでは、連続する高速クロックによる問題や回路の複雑性の問題があった。これに対し本発明によれば、非同期式であることから、同期式で発生し得るセットアップおよびホールド時間の問題が解決される。また、内部高速発振器による基準信号と共にデータを送出する同期形態とすることにより、十分なホールド時間を確保しつつ高速データ伝送が可能であり、必要時にのみデータバスを使用するようにできるので、常時バススイングの問題を解決することができる。さらに、ＰＬＬやＤＬＬのような回路は不要なので、余分な消費電力およびレイアウト面積の増加を防ぐことができることになる。
【図面の簡単な説明】
【図１】従来におけるＤＲＡＭの動作タイミングを示した信号波形図。
【図２】従来における同期式ＤＲＡＭの動作を説明する信号波形図。
【図３】従来における同期式ＤＲＡＭのアドレスセットアップ時間およびホールド時間を説明する信号波形図。
【図４】従来における同期式ＤＲＡＭの内部クロック発生遅延によるエラー状態を説明する信号波形図。
【図５】本発明に係るＤＲＡＭの動作タイミングを示した信号波形図。
【図６】本発明に係るＤＲＡＭシステムを示したブロック図。
【図７】図６のメモリシステムにおけるアクセスタイミングを示した信号波形図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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