(57)【特許請求の範囲】
【請求項１】
１個のメモリセルに４値のデータを格納するＥＥＰＲＯＭ装置において、
時間幅が異なる第一の書き込み動作と第二の書き込み動作とが、重ならずに連続して行われる一連の書き込み手段を備え、
入力データに応じて、前記一連の書き込み手段による前記第一及び第二の書き込み動作それぞれの実行の可否を組み合わせることで、４種の状態を実現し、当該４種の状態のそれぞれを前記４値のデータに対応させることを特徴とするＥＥＰＲＯＭ装置。
【請求項２】
前記メモリセルに実現される前記４種の状態が、前記第一の書き込み動作と前記第二の書き込み動作とを行う場合と、前記第一の書き込み動作のみ行う場合と、前記第二の書き込み動作のみ行う場合と、どちらの書き込み動作も行わない場合との４つの状態であることを特徴とする請求項１に記載のＥＥＰＲＯＭ装置。
【請求項３】
それぞれの前記書き込み動作の前記時間幅を規定する時間データを記憶する記憶手段と、この時間データに基づいてそれぞれの前記時間幅を可変する手段とを備え、
前記時間データが、前記メモリセルに電子を注入及び放出させる際の特性に合わせて決定され、前記特性が良く電子を注入及び放出しやすい場合には前記時間幅のそれぞれが狭く、前記特性が悪く電子を注入及び放出しにくい場合には前記時間幅のそれぞれが広く設定されることを特徴とする請求項１又は請求項２に記載のＥＥＰＲＯＭ装置。
【請求項４】
前記記憶手段は２値状態でデータを格納するメモリセルから成ることを特徴とする請求項３に記載のＥＥＰＲＯＭ装置。
【請求項５】
前記時間幅を可変する手段は、前記時間データに応じてクロックジェネレータから発振されるクロックをカウントするカウンタから成ることを特徴とする請求項３又は請求項４のいずれかに記載のＥＥＰＲＯＭ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性のメモリセルを有するＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）装置に関し、特に１個のメモリセルに３値以上の多値状態でデータを格納することができるＥＥＰＲＯＭ装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ装置のメモリセルの断面構造を図１０に示し、動作原理について説明する。各メモリセルではＰ型基板８２の上にソース８３及びドレイン８４が設けられ、これらと互いに酸化膜で絶縁されるようにコントロールゲート８０とフローティングゲート８１が設けられている。フローティングゲート８１とドレイン８４の間にある酸化膜の一部が薄くなっており、トンネル効果によりこの部分を介して電子の注入や放出が行われる。
【０００３】
図１０（ａ）に示すように、１個のメモリセルにおいてデータを消去するときには、コントロールゲート８０に２０Ｖ程度の高電圧Ｖｐｐを印加し、ドレイン８４を０Ｖ（グランドレベル）とする。これにより、電子がドレイン８４からフローティングゲート８１に酸化膜を介して注入され、データの消去が行われる。
【０００４】
一方、書き込みを行うときには、図１０（ｂ）に示すようにコントロールゲート８０を０Ｖにしてドレイン８４に電圧Ｖｐｐを印加する。これにより、フローティングゲート８１から電子が放出される。このようにして、ＥＥＰＲＯＭ装置では電気的にデータの消去や書き込みが行われる。
【０００５】
各メモリセルでは消去状態と書き込み状態でしきい値電圧に違いが発生するので、このしきい値電圧の差を電流で検出することによりデータを読み出すことができる。
【０００６】
通常の１ビット／セル方式のＥＥＰＲＯＭ装置では、メモリセルのしきい値電圧の分布は、図１１（ａ）に示すように基準電圧Ｖ０で２値状態に分離された状態となる。この一方のグループを「０」、他方のグループを「１」とする。ところで、メモリセルの微細化等にともない、１ビット／セル方式から例えば２ビット／セル方式のように３値以上の多値状態でデータを格納するＥＥＰＲＯＭ装置の研究が従来より行われている。
【０００７】
例えば、２ビット／セル方式では、ＥＥＰＲＯＭ装置のセルは図１１（ｂ）に示すように、４つのしきい値電圧のグループに分けて、それぞれ「０、０」「０、１」「１、０」「１、１」の４値状態とする。データの読み出しには、各しきい値電圧の間の３つの基準電圧Ｖ１〜Ｖ３を用いて判別する。
【０００８】
具体的にいうと、図１３に示すように各メモリセルでは、しきい値電圧の違いによりそれぞれ異なる４つの特性曲線が得られるので、ＥＥＰＲＯＭ装置はコントロールゲート８０の電圧ＶＧをそれぞれ基準電圧Ｖ１〜Ｖ３としてメモリセルに電流ＩＤが流れるか否かを検出することによりデータを読み出す。
【０００９】
ところが、ＥＥＰＲＯＭ装置は製造段階でのばらつきが比較的大きく、製造ロット間のばらつきによって、図１２に示すように、全メモリセルの分布が「０、０」と「０、１」の間、「０、１」と「１、０」の間、「１、０」と「１、１」の間でそれぞれ重複する部分が発生してしまう。そのため、多値化にともなってデータを誤検出する可能性が大きくなるので、単純に製造段階で基準電圧Ｖ１〜Ｖ３を一律に設定するということができなかった。
【００１０】
そこで、従来では例えば特開平７−９３９７９号公報に記載されているように、データの書き込み後に正しく書き込みが行われたか否かをベリファイし、データが正しく書き込まれていなければ再度データの書き込みを行なうようにしたＥＥＰＲＯＭ装置があった。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来のＥＥＰＲＯＭ装置（特開平７−９３９７９号公報）では、書き込みと読み込み処理以外にベリファイする処理が追加されており、そのためにデータの格納に要する時間が増大するという問題があった。
【００１２】
本発明は上記課題を解決するもので、メモリセルにおいて３値以上の多値状態でデータを格納することができ、そのデータの格納に要する時間を短縮したＥＥＰＲＯＭ装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため本発明では、１個のメモリセルに３値以上の多値状態でデータを格納することができるＥＥＰＲＯＭ装置において、複数の時間幅が異なる書き込み動作を特定のタイミングで行う一連の書き込み手段を備え、入力データに応じて、一連の書き込み手段による複数の書き込み動作それぞれの実行の可否を組み合わせることで、３種類以上となる複数の書き込み状態を実現し、当該複数の書き込み状態のそれぞれを入力データの値のそれぞれに対応させることとした。
【００１４】
このような構成によると、ＥＥＰＲＯＭ装置が例えば２ビット／セル方式であるときには、入力データをメモリセルに格納するときにはＥＥＰＲＯＭ装置は各メモリセルに対応して２ビットずつのデータに変換する。そして、それぞれ時間幅が異なる２種の書き込み動作を用いれば最大で４種の書き込み時間を設定することができるので、この変換後の入力データによって書き込み時間を設定して書き込みを行うと、メモリセルでは４値の多値状態が実現できる。
【００１５】
また、本発明では上記構成において、さらに、上記書き込み動作の時間幅とタイミングを規定する時間データを記憶する記憶手段と、この時間データに基づいて前記時間幅を可変する手段とを備え、時間データが、前記メモリセルに電子を注入及び放出させる際の特性に合わせて決定され、特性が良く電子を注入及び放出しやすい場合にはそれぞれの時間幅を狭くし、特性が悪く電子を注入及び放出しにくい場合にはそれぞれの時間幅を広く設定する。
【００１６】
このような構成によると、ＥＥＰＲＯＭ装置は２値状態で記憶するメモリセル等の記憶手段から書き込み時間幅の時間データを読み出して、このデータで書き込み時間を例えばカウンタで制御してデータの格納を行う。ＥＥＰＲＯＭ装置は製造ロット間でメモリセルの特性は比較的大きくばらつくが、製造段階での検査により時間データを適切に設定するようにすると、ＥＥＰＲＯＭ装置はこのデータを読み出して自動的に適切な書き込みを行うようになる。
【００１７】
本発明の一実施形態について図１〜図９を用いて説明する。なお、例として２ビット／セル方式で、一つのセルに４値を格納する場合について説明する。図１は本実施形態のＥＥＰＲＯＭ装置のブロック図である。本実施形態のＥＥＰＲＯＭ装置は２ビット／セル方式であり、シリアル信号でデータの入出力を行う。モードデコードロジック回路５はチップセレクト信号（ＣＳ）及びデータ入力信号（ＤＩＮ）の入力により各種命令コードやアドレス等を識別してデータの書き込みや読み出し等を行う。
【００１８】
ＥＥＰＲＯＭ装置はチップセレクト信号（ＣＳ）によりアクティブとされたものだけが使用可能となるので、複数のＥＥＰＲＯＭ装置より特定の装置を選んで使用するときにチップセレクト信号（ＣＳ）が用いられる。
【００１９】
クロックジェネレータ４はクロックを発振する発振回路であり、入力されるクロック（ＣＬＫ）に同期したクロック（ＣＫ）をモードデコードロジック回路５に送出する。また、クロックジェネレータ４は昇圧用にそのクロック（ＣＫ）を昇圧回路１に送出する。
【００２０】
タイミング制御メモリ回路１３はデータの消去や書き込みの時間幅のデータを記憶する記憶手段であり、２値状態でデータを格納する通常のメモリセルから成る。そして、タイミング制御メモリ回路１３に記憶されているデータは電源導通時にモードデコードロジック回路５で読み取られ、書き込み時間の幅の制御が行われる。昇圧回路１は、例えば複数段の昇圧用のコンデンサを備えたもので、これらのコンデンサの両極間に保持されている電圧にクロックを加えることにより段階的に昇圧を行う。このように、昇圧回路１では高電圧Ｖｐｐが生成される。
【００２１】
高電圧スイッチング回路／デコーダ２は、電源として用いる電圧を通常の電源電圧又は高電圧Ｖｐｐのいずれか一方に切り換える回路と、モードデコードロジック回路５からのアドレス信号をデコードするデコーダとを有する。また、この高電圧Ｖｐｐにより書き込み等が行われるが、書き込み時間の幅は後述するようにタイミング制御メモリ回路１３に記憶されている時間データにより可変する。
【００２２】
メモリセルアレイ７は電気的に書き換え可能な不揮発性記憶素子から成り、３値状態でデータを記憶する。Ｙゲート８はモードデコードロジック回路５からのアドレス信号をデコードする。センス回路９はメモリセルアレイ７から高電圧スイッチング回路／デコーダ２とＹゲート８で指定されたアドレスのデータの判別を行う。
【００２３】
データ変換回路１０はデータの書き込み時にはモードデコードロジック回路５から送られてくるデータを図６に示すように２ビット／セル方式に適合するように変換する。一方、データの読み出し時には読み出されたデータをシリアル信号に変換して出力バッファ１１に出力する。出力バッファ１１は読み出したデータを一時的に記憶するものでシリアル信号（ＤＯＵＴ）を出力する。
【００２４】
このＥＥＰＲＯＭ装置よりデータを読み出すときには、クロック（ＣＬＫ）に同期してモードデコードロジック回路５に読み出し命令コード及びアドレスを含む信号（ＤＩＮ）をモードデコードロジック回路５に入力する。モードデコードロジック回路５は読み出し命令コードを認識すると、高電圧スイッチング回路／デコーダ２とＹゲート８で指定したアドレスのデータを読み取り、データをセンス回路９で判別する。そして、データ変換回路１０でシリアル信号に変換し、出力バッファ１１から信号（ＤＯＵＴ）として出力する。
【００２５】
タイミング制御メモリ回路１３に時間データを記憶するときには、クロック（ＣＬＫ）に同期してそのことを示す命令コードとそのデータを含む信号ＤＩＮをモードデコードロジック回路５に入力する。これにより、モードデコードロジック回路５はそのデータをタイミング制御メモリ回路１３に書き込む。
【００２６】
データの消去及び書き込みを行うには昇圧回路１で生成される高電圧Ｖｐｐが使用される。そして、電源導通開始時にはモードデコードロジック回路５はタイミング制御メモリ回路１３からその書き込み時間幅のデータを読み出して消去及び書き込み時間の幅を制御する。
【００２７】
メモリセルアレイ７に書き込み等を行うときには、クロック（ＣＬＫ）に同期して書き込み命令コード、アドレス及びデータを含む信号（ＤＩＮ）をモードデコードロジック回路５に入力する。モードデコードロジック回路５は書き込み命令コードを認識すると、入力されたデータをデータ変換回路１０で２ビット／セル方式に適合するように変換した後、高電圧スイッチング回路／デコーダ２及びＹゲート８で指定したメモリセルに書き込み等を行う。
【００２８】
尚、高電圧スイッチング回路／デコーダ２では例えばスイッチング動作をするトランジスタを用いることにより通常の電源電圧と高電圧Ｖｐｐとの切り換えを行うことができる。
【００２９】
クロックジェネレータ４には、例えば図３に示すようにリングオシレータが用いられる。リングオシレータは、奇数段のインバータ（反転増幅器）２０、２１・・・２２を直列に接続し、その出力を遅延回路２３を介して入力側に帰還する構成となっている。これにより、クロックジェネレータ４よりクロック（ＣＫ）が出力される。尚、クロックジェネレータ４は外部より入力されるクロック（ＣＬＫ）に同期するように動作する。
【００３０】
このＥＥＰＲＯＭ装置について基本的な時間データの決定方法を図２に示す。まだ時間データが記憶されていない状態のＥＥＰＲＯＭ装置に、まずステップＳ１で、ある時間データを入力する。尚、タイミング制御メモリ回路１３を通常の１ビット／セル方式のメモリセルで構成するのは、データの誤検出の発生を防止するためである。また、記憶すべきデータ量は小さいのでチップ面積の増大等の問題はない。
【００３１】
そして、ステップＳ２でその時間データで書き込みや読み出し動作等を行い、しきい値のマージンが最適の状態にあるか否かをチェックする。もしマージンが最適の状態でなければステップＳ６で時間データを変更して再度ステップＳ１でそのデータをＥＥＰＲＯＭ装置に入力する。
【００３２】
一方、ステップＳ３でマージンが最適の状態であればステップＳ４に進み、論理検査やＤＣ検査等のその他の項目の検査をする。ここまでがウエハ状態で検査するＥＤＳ（Electrical Die SORT）であり、これにて不良ならば不良を示すマークが付されることとなる。
【００３３】
そして、パッケージング等を行い、ステップＳ５で機能テスト（ＦＴ）を行う。前述の不良を示すマークが付されたものも取り除かれ、機能テストに合格したものだけが出荷される。これにより、製品として出荷されるＥＥＰＲＯＭ装置は自動的に最適な書き込みの時間幅となるように制御を行うようになる。
【００３４】
次に書き込み動作について説明する。図５はメモリセルアレイ７のメモリセルとその周辺部の回路図である。データの書き換えや消去に必要な高電圧Ｖｐｐは昇圧回路１により得られ、高電圧スイッチング回路（ＨＶＳ）３２〜３６によりメモリセル４０・・４１に印加される。Ｘデコーダ３０及びＹデコーダ３１はモードデコードロジック回路５からのアドレス信号により動作する。Ｘデコーダ３０はアドレスの指定に従ってセレクトゲート３９を開き、一方、Ｙデコーダ３１はＹゲート８を開く。
【００３５】
データの消去を行うときには、メモリセル４０・・・４１の各コントロールゲートに高電圧スイッチング回路３４により高電圧Ｖｐｐを印加し、ドレインに０Ｖ（グランドレベル）を印加する。これにより、各メモリセルでは消去が行われる。書き込みを行うときには、アドレスで指定されたメモリセル４０・・・４１の各コントロールゲートに０Ｖ（グランドレベル）を印加し、各ドレインに高電圧Ｖｐｐを印加する。
【００３６】
尚、制御信号によりトランジスタ４２がオフしたときはメモリセル４０・・・４１の動作は禁止された状態となる。バイアス回路６０やセンスアンプ回路３７・・・３８等は後述するように読み出し動作に利用される回路である。
【００３７】
２ビット／セル方式なので前述したように図６に示すようなデータの並び変えが必要となる。入力データが８ビットであるバイナリデータＤ１〜Ｄ８は４セル分のデータ「Ｄ１、Ｄ２」、「Ｄ３、Ｄ４」、「Ｄ５、Ｄ６」、「Ｄ７、Ｄ８」に変換される。図５においてメモリセル４０・・４１で格納できるデータが８ビットであると考えると、メモリセル４０・・４１の個数は４個となる。メモリセル４１にデータＤ１、Ｄ２が格納され、以降順番にメモリセル４０ではデータＤ７、Ｄ８が格納される。
【００３８】
各メモリセル４０・・４１では２ビットの４値状態を次のように実現する。まず図７（ａ）に示すように各セルにおいてコントロールゲート８０に電圧Ｖｐｐを印加し、ドレイン８４を０Ｖ（グランドレベル）とすることによりフローティングゲート８１に電子を注入し、データの消去を行う。その後、図７（ｂ）と（ｃ）の２種の書き込みを組み合わせる。
【００３９】
図７（ｂ）と（ｃ）ではコントロールゲート８０を０Ｖとし、ドレイン８４を電圧Ｖｐｐとする。上記２種の書き込みである書き込み１と書き込み２では書き込み時間が異なっており、書き込み１、２のいずれも行わない場合も含めて４つの書き込み時間で書き込みが行えるので、４値の状態でデータを格納することができる。
【００４０】
すなわち、「消去」、「消去＋書き込み１」、「消去＋書き込み２」及び「消去＋書き込み１＋書き込み２」ではそれぞれ電子の放出量が異なるために図１１（ｂ）に示すような４値状態を実現することができる。しきい値状態が得られる。
【００４１】
次に、図６に示すようにデータを変換するデータ変換回路１０の一例を図４に示す。クロック（ＣＫ）と入力データ（ＤＡＴＡ）はシフトレジスタ２７に入力される。そして、奇数側のレジスタ２５と偶数側のレジスタ２６にデータが分配される。信号（／ＳＴＢ１）と信号（／ＳＴＢ２）はタイミング制御メモリ回路１３に記憶されているデータに基づいてカウンタ６を使ってモードデコードロジック回路５により生成される。
【００４２】
信号（／ＳＴＢ１）は後述するように期間Ｋ２（図８参照）の時間幅を持つ信号で、レジスタ２５はこの期間中にデータの出力をする。信号（／ＳＴＢ１）は図８では期間Ｋ３の時間幅を持つ信号で、レジスタ２６はこの期間Ｋ３に記憶している偶数番目のデータを出力する。
【００４３】
レジスタ２５、２６の各出力はＯＲ回路１５、１６・・・１７で図６に示す例では４セル分の信号に変換される。これらの信号によりメモリセルアレイ７（図１参照）への書き込みが行われる。逆にメモリセルアレイ７から読み出されたデータは図示しないがデータ変換回路１０ではシフトレジスタ等によりシリアル信号に変換されて出力バッファ１１に出力される。
【００４４】
次に、メモリセルアレイ７へのデータ格納の処理について図８を用いて説明する。各メモリセルにおいて２ビットのデータが「１、１」であるときは図８（ａ）に示すように消去時間Ｋ１の後に期間Ｋ２で書き込み１を行い、期間Ｋ３で書き込み２を行う。尚、フローティングゲート８１（図７参照）での電子の注入量と放出量を等しくするために、消去期間Ｋ１は期間Ｋ２、Ｋ３の合計と等しくしている。
【００４５】
データが「１、０」であるときは図８（ｂ）に示すように消去期間Ｋ１の後に書き込み１を行い、書き込み２を行わない。データが「０、１」であるときは図８（ｃ）に示すように消去期間Ｋ１の後に書き込み２を行い、書き込み１を行わない。データが「０、０」であるときは図８（ｄ）に示すように消去期間Ｋ１の後に書き込み１と書き込み２のいずれも行わない。
【００４６】
書き込み１と書き込み２で４値のデータが書き込まれるようにするため、期間Ｋ２とＫ３の時間幅は異なっている。図６（ｂ）に示す場合では、「書き込み１」でＤ１、Ｄ３、Ｄ５、Ｄ７のデータが書き込まれ、「書き込み２」でＤ２、Ｄ４、Ｄ６、Ｄ８のデータが書き込まれる。
【００４７】
前述のようにタイミング制御メモリ回路１３に記憶されているデータにより、モードデコードロジック回路５ではカウンタ６を用いてクロックジェネレータ４からのクロック（ＣＫ）をカウントすることにより期間Ｋ１、Ｋ２、Ｋ３の幅を可変している。すなわち、電子の放出や注入量の特性が良い場合には期間Ｋ１、Ｋ２、Ｋ３の時間幅を全体に狭くし、逆にその特性が悪い場合にはその時間幅を広くする。タイミング制御メモリ回路１３にはカウンタ６をリセットする値を記憶しておけばよい。
【００４８】
次に読み出し回路について述べる。あるメモリセルのデータを読み出す回路の回路図を図９に示す。４値のデータを上述のように３つの基準電圧Ｖ１、Ｖ２、Ｖ３（図１３参照）で判別するため、３個のセンスアンプ６４〜６６が設けられている。センスアンプ６４〜６６にはそれぞれスイッチ素子ＳＷ１〜ＳＷ３が設けられていて、データを読み出すときには順番に１つずつオンする。
【００４９】
メモリセル６３からデータを読み出すときには、そのＸデコーダ３０でセレクトゲート３９を開き、Ｙデコーダ３１でＹゲート８を開く。そして、例えばセンスアンプ６４とバイアス回路６０によりメモリセル６３のドレインとコントロールゲートに電圧を印加すると、メモリセル６３に流れる電流値によってセンスアンプ６４の出力ＯＵＴ１がロウレベルか又はハイレベルとなる。
【００５０】
センスアンプ６５、６６についても同様に動作する。ここで、センスアンプ６４〜６６をそれぞれしきい値電圧の異なるトランジスタで構成すれば、センスアンプ６４〜６６ではそれぞれ異なる基準電圧Ｖ１、Ｖ２、Ｖ３で判別することができるようになる。
【００５１】
センスアンプ６４では基準電圧Ｖ１によりデータ「０、０」と「０、１」「１、０」「１、１」の判別をする。センスアンプ６５では基準電圧Ｖ２で「０、０」「０、１」と「１、０」「１、１」の判別をする。センスアンプ６６では基準電圧Ｖ３で「０、０」「０、１」「１、０」と「１、１」の判別をする。
【００５２】
センスアンプ６４〜６６の出力ＯＵＴ１〜３により２ビットデータの判別が可能となる。そして、判別されたデータはデータ変換回路１０でシリアル信号に変換され、出力バッファ１１に一時的に記憶される。出力バッファ１１よりシリアル信号（ＤＯＵＴ）が出力される。スイッチ素子ＳＷ１〜ＳＷを同時にオンしてもデータの判別ができないため、タイミングをシフトさせて個別に判別を行う。
【００５３】
以上説明したように本実施形態によれば、入力されるデータをデータ変換回路１０で２ビット／セル方式に適合するように変換し、各セルでは２ビットのデータに応じて図８に示すように段階的に書き込みの時間が変化するので、２ビット／セル方式のように３値以上の多値状態でデータを格納することができるようになる。
【００５４】
ＥＥＰＲＯＭ装置において製造段階でロット間にメモリセルのばらつきがあっても出荷前に書き込み時間幅のデータを設定することができるので、ＥＥＰＲＯＭ装置を量産してもこのデータを調整することによりあらかじめ設定された基準電圧に対応して安定した特性が得られるようになる。これにより、歩留まりが向上する。また、データの格納に際してベリファイするような処理が不要となるので処理時間の短縮が図られる。
【００５５】
また、２ビット／セル方式に限らず、一般に３ビット／セル方式等の３値以上の多値状態でメモリセルにデータを格納する場合でも、検査により適切な時間データをＥＥＰＲＯＭ装置に記憶しておけば、データの格納の際には安定した特性が得られるようになる。
【００５６】
本実施形態のようにシリアル信号でデータの入出力が行われるＥＥＰＲＯＭ装置でなく、パラレル信号で入出力が行われるＥＥＰＲＯＭ装置としてもよい。時間データの読み出しのタイミングは電源導通時に限らず、例えば書き込み等が行われたかどうかを監視しておいて最初に書き込み等を行う時にデータを読み出すようにしてもよい。
【００５７】
タイミング制御メモリ回路１３に記憶されるデータはＥＤＳにおいて設定されるので、代わりに例えばポリヒューズを使用して、レーザートリマーでチップごとに時間データを決定するようにしてもよい。ただし、レーザーカット用の位置を認識するマークのため及び周囲に影響しないようにするためにチップ面積が増大する可能性があり、本実施形態のように２値状態でデータを格納するメモリセルでタイミング制御メモリ回路１３を構成した方が有利である。
【００５８】
【発明の効果】
＜請求項１の効果＞
以上説明したように本発明によれば、ＥＥＰＲＯＭ装置に入力される信号に応じて段階的に書き込みが行われる時間が変化するので、１つのメモリセルに３値以上の多値状態でデータを格納することができる。
【００５９】
＜請求項２の効果＞
例えば２値状態でデータを記憶するメモリセルに書き込み時間幅のデータを、検査により製造段階において適切な時間となるように設定すると、このデータに応じてＥＥＰＲＯＭ装置は自動的に適切な書き込み時間でデータの変換を行う。これにより、メモリセルのしきい値電圧の分布幅を小さくでき、基準電圧の書き込みの精度が上昇する。そのため、歩留まりも向上する。また、データの格納時にベリファイ動作が不要となるので、データの格納に要する時間が短縮される。
【００６０】
＜請求項３の効果＞
例えば、レーザートリマーで前記時間データを決定することができるが、２値状態のメモリセルに前記時間データを記憶することにより、確実に記憶することができるとともに、チップ面積の拡大が抑制される。
【００６１】
＜請求項４の効果＞
上述の書き込み時間の幅をカウンタを用いて可変するので、記憶手段にはカウントを行う値を記憶すればよい。
【図面の簡単な説明】
【図１】  本発明の一実施形態のブロック図。
【図２】  その書き込み時間の基準となるデータを決定する基本的な方法のフローチャート。
【図３】  そのクロックジェネレータの一例の回路図。
【図４】  そのデータ変換回路の一例の回路図。
【図５】  そのメモリセルの周辺の回路図。
【図６】  そのデータ変換回路での動作を説明する図。
【図７】  そのメモリセルの断面構造図。
【図８】  そのデータ格納処理を説明するための波形図。
【図９】  そのセンスアンプ回路の周辺の回路図。
【図１０】  ＥＥＰＲＯＭの動作原理を説明するためのメモリセルの断面構造図。
【図１１】  その１ビット／セル方式と２ビット／セル方式での各しきい値電圧についてのメモリセルの分布図。
【図１２】  その２ビット／セル方式のメモリセルの製造ロット間のしきい値電圧についての分布図。
【図１３】  その２ビット／セル方式のメモリセルのゲート電圧と電流の特性図。
【符号の説明】
１    昇圧回路
２    高電圧スイッチング回路／デコーダ
４    クロックジェネレータ
５    モードデコードロジック回路
６    カウンタ
７    メモリセルアレイ
８    Ｙゲート
９    センス回路
１０    データ変換回路
１１    出力バッファ
１３    タイミング制御メモリ回路
６４〜６６    センスアンプ
８０    コントロールゲート
８１    フローティングゲート
【図１】
0003880133.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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