(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、前記主表面に形成された第１及び第２の負荷トランジスタ並びに第１及び第２のドライバトランジスタと、を備えた半導体メモリ装置であって、
（ａ）前記主表面に形成され、前記第１の負荷トランジスタの活性領域となる第１の負荷トランジスタ活性領域と、
前記主表面に形成され、前記第２の負荷トランジスタの活性領域となる第２の負荷トランジスタ活性領域と、
前記主表面に形成され、前記第１のドライバトランジスタの活性領域となる第１のドライバトランジスタ活性領域と、
前記主表面に形成され、前記第２のドライバトランジスタの活性領域となる第２のドライバトランジスタ活性領域と、
前記主表面に形成され、前記第１の負荷トランジスタ活性領域と前記第１のドライバトランジスタ活性領域とを分離する第１の素子分離領域と、
前記第１の負荷トランジスタ活性領域上から前記第１のドライバトランジスタ活性領域上まで延び、かつ前記第１の負荷トランジスタ及び前記第１のドライバトランジスタのゲート電極となる第１の導電層と、
前記第１の素子分離領域上で前記第１の導電層から分岐し、前記第２のドライバトランジスタ活性領域と電気的に接続される第２の導電層と、
前記第１の負荷トランジスタ活性領域と電気的に接続され、前記第２の負荷トランジスタ活性領域上を通り、さらに前記第２のドライバトランジスタ活性領域上まで延びており、前記第２の負荷トランジスタ及び前記第２のドライバトランジスタのゲート電極となる第３の導電層とを、それぞれ含む第１及び第２のメモリセルと、
（ｂ）前記主表面に形成され、前記第１のメモリセルの前記第１及び第２の負荷トランジスタ活性領域と前記第２のメモリセルの前記第１及び第２の負荷トランジスタ活性領域とを分離する第２の素子分離領域と、
を備え、
前記第２のメモリセルの前記第１、第２及び第３の導電層のパターンは、前記第１のメモリセルの前記第１、第２及び第３の導電層のパターンを前記主表面に垂直な軸を中心として、１８０度回転させたパターンであり、
前記第１のメモリセルの前記第２の負荷トランジスタ活性領域は、前記第２の素子分離領域を介して前記第２のメモリセルの前記第１の負荷トランジスタ活性領域と対向する第１の対向領域を有し、
前記第１のメモリセルの前記第３の導電層のパターンは、前記第１の対向領域上を横断し、
前記第１の対向領域上にある前記第１のメモリセルの前記第３導電層のパターン下には、前記第１のメモリセルの前記第２の負荷トランジスタ活性領域は形成されておらず、
前記第２のメモリセルの前記第２の負荷トランジスタ活性領域は、前記第２の素子分離領域を介して前記第１のメモリセルの前記第１の負荷トランジスタ活性領域と対向する第２の対向領域を有し、
前記第２のメモリセルの前記第３の導電層のパターンは、前記第２の対向領域上を横断し、
前記第２の対向領域上にある前記第２のメモリセルの前記第３導電層のパターン下には、前記第２のメモリセルの前記第２の負荷トランジスタ活性領域は形成されていない、半導体メモリ装置。
【請求項２】
請求項１において、
前記第１のメモリセルの前記第３の導電層の側面には第１のサイドウォール絶縁層が形成されており、
前記第１のサイドウォール絶縁層は前記第１の対向領域上に位置しており、
前記第２のメモリセルの前記第３の導電層の側面には第２のサイドウォール絶縁層が形成されており、
前記第２のサイドウォール絶縁層は前記第２の対向領域上に位置している半導体メモリ装置。
【請求項３】
請求項１又は２において、
前記第１の対向領域において、前記第１のメモリセルの前記第３の導電層の一部は前記第２の素子分離領域上にのりあげており、
前記第２の対向領域において、前記第２のメモリセルの前記第３の導電層の一部は前記第２の素子分離領域上にのりあげている半導体メモリ装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１及び第２の導電層からなるパターンは、ｈ形状をし、前記第３の導電層のパターンは、７形状をしている、半導体メモリ装置。
【請求項５】
第１及び第２の負荷トランジスタ並びに第１及び第２のドライバトランジスタを含むメモリセルを複数有するメモリセルアレイを備えた半導体メモリ装置であって、
（ａ）前記メモリセルは、
主表面を有する半導体基板と、
前記主表面に形成され、前記第１の負荷トランジスタの活性領域となる第１の負荷トランジスタ活性領域と、
前記主表面に形成され、前記第２の負荷トランジスタの活性領域となる第２の負荷トランジスタ活性領域と、
前記主表面に形成され、前記第１のドライバトランジスタの活性領域となる第１のドライバトランジスタ活性領域と、
前記主表面に形成され、前記第２のドライバトランジスタの活性領域となる第２のドライバトランジスタ活性領域と、
前記主表面に形成され、前記第１の負荷トランジスタ活性領域と前記第１のドライバトランジスタ活性領域とを分離する第１の素子分離領域と、
前記第１の負荷トランジスタ活性領域上から前記第１のドライバトランジスタ活性領域上まで延び、かつ前記第１の負荷トランジスタ及び前記第１のドライバトランジスタのゲート電極となる第１の導電層と、
前記第１の素子分離領域上で前記第１の導電層から分岐し、前記第２のドライバトランジスタ活性領域と電気的に接続される第２の導電層と、
前記第１の負荷トランジスタ活性領域と電気的に接続され、前記第２の負荷トランジスタ活性領域上を通り、さらに前記第２のドライバトランジスタ活性領域上まで延びており、前記第２の負荷トランジスタ及び前記第２のドライバトランジスタのゲート電極となる第３の導電層と、を含み、
（ｂ）前記メモリセルアレイは、
前記メモリセルを含む第１及び第２の行と、
前記第１の行と前記第２の行とを分離する第２の素子分離領域と、
含み、
前記第２の行の前記メモリセルの前記第１、第２及び第３の導電層のパターンは、前記第１の行の前記メモリセルの前記第１、第２及び第３の導電層のパターンを前記主表面に垂直な軸を中心として、１８０度回転させたパターンであり、
前記第１の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は、前記第２の素子分離領域を介して前記第２の行の前記メモリセルの前記第１の負荷トランジスタ活性領域と対向する第１の対向領域を有し、
前記第１の行の前記メモリセルの前記第３の導電層のパターンは、前記第１の対向領域上を横断し、
前記第１の対向領域上にある前記第１の行の前記メモリセルの前記第３導電層のパターン下には、前記第１の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は形成されておらず、
前記第２の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は、前記第２の素子分離領域を介して前記第１の行の前記メモリセルの前記第１の負荷トランジスタ活性領域と対向する第２の対向領域を有し、
前記第２の行の前記メモリセルの前記第３の導電層のパターンは、前記第２の対向領域上を横断し、
前記第２の対向領域上にある前記第２の行の前記メモリセルの前記第３導電層のパターン下には、前記第２の行の前記メモリセルの前記第２の負荷トランジスタ活性領域は形成されていない、半導体メモリ装置。
【請求項６】
請求項５において、
前記第１の行の前記メモリセルの前記第３の導電層の側面には第１のサイドウォール絶縁層が形成されており、
前記第１のサイドウォール絶縁層は前記第１の対向領域上に位置しており、
前記第２の行の前記メモリセルの前記第３の導電層の側面には第２のサイドウォール絶縁層が形成されており、
前記第２のサイドウォール絶縁層は前記第２の対向領域上に位置している半導体メモリ装置。
【請求項７】
請求項５又は６において、
前記第１の対向領域において、前記第１の行の前記メモリセルの前記第３の導電層の一部は前記第２の素子分離領域上にのりあげており、
前記第２の対向領域において、前記第２の行の前記メモリセルの前記第３の導電層の一部は前記第２の素子分離領域上にのりあげている半導体メモリ装置。
【請求項８】
請求項５〜７のいずれかにおいて、
前記第１及び第２の導電層からなるパターンは、ｈ形状をし、前記第３の導電層のパターンは、７形状をしている、半導体メモリ装置。
【請求項９】
第１の負荷トランジスタ、第２の負荷トランジスタ、第１のドライバトランジスタ及び第２のドライバトランジスタをそれぞれ含む第１及び第２のメモリセルを有する半導体メモリ装置の製造方法であって、
半導体基板の主表面に、第１の素子分離領域、第２の素子分離領域、第１の負荷トランジスタ活性領域、第２の負荷トランジスタ活性領域、第１のドライバトランジスタ活性領域及び第２のドライバトランジスタ活性領域を形成する工程を備え、
前記第１のドライバトランジスタ及び前記第２のドライバトランジスタと前記第１の負荷トランジスタ及び前記第２の負荷トランジスタとの間には前記第１の素子分離領域が位置しており、
前記第１のメモリセルの前記第１の負荷トランジスタ及び前記第２の負荷トランジスタと前記第２のメモリセルの前記第１の負荷トランジスタ及び前記第２の負荷トランジスタとの間には前記第２の素子分離領域が位置しており、
半導体メモリ装置の製造方法は、さらに、
前記主表面を覆う導電層を形成する工程と、
前記導電層をパターンニングし、前記第１及び前記第２のメモリセルの第１、第２及び第３の導電層を形成する工程と、を備え、
前記第１の導電層は前記第１の負荷トランジスタ活性領域上から前記第１のドライバトランジスタ活性領域上まで延びており、
前記第１の導電層は前記第１の負荷トランジスタ及び前記第１のドライバトランジスタのゲート電極となり、
前記第２の導電層は前記第１の素子分離領域上で前記第１の導電層から分岐したものであり、かつ前記第２のドライバトランジスタ活性領域上まで延びており、
前記第３の導電層は前記第２の負荷トランジスタ活性領域上から前記第２のドライバトランジスタ活性領域上まで延びており、
前記第３の導電層は前記第２の負荷トランジスタ及び前記第２のドライバトランジスタのゲート電極となり、
前記第２のメモリセルの前記第１、前記第２及び前記第３の導電層のパターンは、前記第１のメモリセルの前記第１、前記第２及び前記第３の導電層のパターンを前記主表面に垂直な軸を中心として、１８０度回転させたパターンであり、
半導体メモリ装置の製造方法は、さらに、
前記第２の導電層を前記第２のドライバトランジスタ活性領域と電気的に接続する工程と、
前記第３の導電層を前記第１の負荷トランジスタ活性領域と電気的に接続する工程と、
を備え、
前記第１のメモリセルの前記第２の負荷トランジスタ活性領域は、前記第２の素子分離領域を介して前記第２のメモリセルの前記第１の負荷トランジスタ活性領域と対向する第１の対向領域を有するように形成され、
前記第１のメモリセルの前記第３の導電層のパターンは、前記第１の対向領域上を横断するように形成され、
前記第１の対向領域上にある前記第１のメモリセルの前記第３導電層のパターン下には、前記第１のメモリセルの前記第２の負荷トランジスタ活性領域は形成されず、
前記第２のメモリセルの前記第２の負荷トランジスタ活性領域は、前記第２の素子分離領域を介して前記第１のメモリセルの前記第１の負荷トランジスタ活性領域と対向する第２の対向領域を有するように形成され、
前記第２のメモリセルの前記第３の導電層のパターンは、前記第２の対向領域上を横断するように形成され、
前記第２の対向領域上にある前記第２のメモリセルの前記第３導電層のパターン下には、前記第２のメモリセルの前記第２の負荷トランジスタ活性領域は形成されない、半導体メモリ装置の製造方法。
【請求項１０】
請求項９において、
前記第１及び第２の導電層からなるパターンは、ｈ形状をし、前記第３の導電層のパターンは、７形状をしている、半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体メモリ装置、特にＳＲＡＭ及びその製造方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
ＳＲＡＭの一つのタイプとして各メモリセルが、２個の負荷トランジスタ、２個のドライバトランジスタ及び２個のトランスファトランジスタで構成される６トランジスタ型がある。各メモリセル、特に隣接する各メモリセルの活性領域は、フィールド酸化膜等からなる素子分離領域で分離される。
【０００３】
ところで、素子分離領域間に電流が流れる現象をパンチスルーという。パンチルーは、ＳＲＡＭの誤動作の原因となる。セルサイズ縮小化の要請により素子分離領域の幅も縮小化している。素子分離領域の幅が縮小化すると、パンチスルーが発生しやすくなる。
【０００４】
この発明は以上の課題を解決するためになされたものであり、メモリセル間のパンチスルーを防ぐことができる半導体メモリ装置及びその製造方法を提供することを課題とする。
【０００５】
【課題を解決するための手段】
［１］この発明は、主表面を有する半導体基板と、主表面に形成された第１及び第２の負荷トランジスタ並びに第１及び第２のドライバトランジスタと、を備えた半導体メモリ装置であって、第１及び第２のメモリセル並びに第２の素子分離領域を備える。
【０００６】
（ａ）第１及び第２のメモリセルは、それぞれが主表面に形成され、第１の負荷トランジスタの活性領域となる第１の負荷トランジスタ活性領域と、主表面に形成され、第２の負荷トランジスタの活性領域となる第２の負荷トランジスタ活性領域と、主表面に形成され、第１のドライバトランジスタの活性領域となる第１のドライバトランジスタ活性領域と、主表面に形成され、第２のドライバトランジスタの活性領域となる第２のドライバトランジスタ活性領域と、主表面に形成され、第１の負荷トランジスタ活性領域と第１のドライバトランジスタ活性領域とを分離する第１の素子分離領域と、第１の負荷トランジスタ活性領域上から第１のドライバトランジスタ活性領域上まで延び、かつ第１の負荷トランジスタ及び第１のドライバトランジスタのゲート電極となる第１の導電層と、第１の素子分離領域上で第１の導電層から分岐し、第２のドライバトランジスタ活性領域と電気的に接続される第２の導電層と、第１の負荷トランジスタ活性領域と電気的に接続され、第２の負荷トランジスタ活性領域上を通り、さらに第２のドライバトランジスタ活性領域上まで延びており、第２の負荷トランジスタ及び第２のドライバトランジスタのゲート電極となる第３の導電層と、を含む。
【０００７】
（ｂ）第２の素子分離領域は、主表面に形成され、第１のメモリセルの第１及び第２の負荷トランジスタ活性領域と第２のメモリセルの第１及び第２の負荷トランジスタ活性領域とを分離する。
【０００８】
（ｃ）この発明に係る半導体メモリ装置は、第２のメモリセルの第１、第２及び第３の導電層のパターンが、第１のメモリセルの第１、第２及び第３の導電層のパターンを半導体基板の主表面に垂直な軸を中心として、１８０度回転させたパターンであることを特徴とする。
【０００９】
この１８０度回転させたパターンにより、第２のメモリセルの第１及び第２の負荷トランジスタ活性領域と第１のメモリセルの第１及び第２の負荷トランジスタ活性領域との間のパンチスルーを防ぐことができる。
【００１０】
すなわち、第１のメモリセルの第１及び第２の負荷トランジスタ活性領域のうちのドレイン領域と、第２のメモリセルの第１及び第２の負荷トランジスタ活性領域のうちのドレイン領域と、の距離は、第２の素子分離領域の幅と第３の導電層の幅との和とほぼ同じ値にできる。つまり、上記距離は、第３の導電層の存在により長くでき、この領域間でパンチスルーを防ぐことができるのである。
【００１１】
［２］この発明に係る半導体メモリ装置は、以下の構成が好ましい。第１のメモリセルの第２の負荷トランジスタ活性領域は、第２の素子分離領域を介して第２のメモリセルの第１の負荷トランジスタ活性領域と対向する第１の対向領域を有し、第１のメモリセルの第３の導電層のパターンは、第１の対向領域上を横断している。第２のメモリセルの第２の負荷トランジスタ活性領域は、第２の素子分離領域を介して第１のメモリセルの第１の負荷トランジスタ活性領域と対向する第２の対向領域を有し、第２のメモリセルの第３の導電層のパターンは、第２の対向領域上を横断する。
【００１２】
第１のメモリセルの第３の導電層のパターンは、第１の対向領域上を横断しているので、第２のメモリセルの第１の負荷トランジスタ活性領域のうちのドレイン領域と、第１のメモリセルの第２の負荷トランジスタ活性領域のうちのドレイン領域と、の距離は、この横断している第３の導電層の存在により長くできる。つまり、この距離を第２の素子分離領域の幅と第１のメモリセルの第３の導電層の幅との和と、ほぼ同じ値にできる。よって、この領域間でパンチスルーを防ぐことができる。
【００１３】
また、第２のメモリセルの第３の導電層のパターンは、第２の対向領域上を横断しているので、第２のメモリセルの第２の負荷トランジスタ活性領域のうちのドレイン領域と、第１のメモリセルの第１の負荷トランジスタ活性領域のうちのドレイン領域と、の距離は、この横断している第３の導電層の存在により長くできる。つまり、この距離を第２の素子分離領域の幅と第２のメモリセルの第３の導電層の幅との和と、ほぼ同じ値にできる。よって、この領域間でパンチスルーを防ぐことができる。
【００１４】
この発明に係る半導体メモリ装置は、第１のメモリセルの第３の導電層の側面には第１のサイドウォール絶縁層が形成されており、第１のサイドウォール絶縁層は第１の対向領域上に位置しており、第２のメモリセルの第３の導電層の側面には第２のサイドウォール絶縁層が形成されており、第２のサイドウォール絶縁層は第２の対向領域上に位置している、のが好ましい。
【００１５】
この発明に係る半導体メモリ装置は、第１の対向領域において、第１のメモリセルの第３の導電層の一部は第２の素子分離領域上にのりあげており、第２の対向領域において、第２のメモリセルの第３の導電層の一部は第２の素子分離領域上にのりあげている、のが好ましい。
【００１６】
この発明に係る半導体メモリ装置において、第１及び第２の導電層のパターンは、ｈ形状をし、第３の導電層のパターンは、７形状をしているのが好ましい。ｈ形状とは、第１及び第２の導電層のパターンがアルファベットの「ｈ」形状をし、７形状とは、第３の導電層のパターンが数字の「７」形状をしているという意味である。よって、第１、第２及び第３の導電層のパターンは、ｈ７形状をしている。
【００１７】
［３］この発明は、第１及び第２の負荷トランジスタ並びに第１及び第２のドライバトランジスタを含むメモリセルを複数有するメモリセルアレイを備えた半導体メモリ装置であって、以下の構成を備える。
【００１８】
（ａ）それぞれのメモリセルは、主表面を有する半導体基板と、主表面に形成され、第１の負荷トランジスタの活性領域となる第１の負荷トランジスタ活性領域と、主表面に形成され、第２の負荷トランジスタの活性領域となる第２の負荷トランジスタ活性領域と、主表面に形成され、第１のドライバトランジスタの活性領域となる第１のドライバトランジスタ活性領域と、主表面に形成され、第２のドライバトランジスタの活性領域となる第２のドライバトランジスタ活性領域と、主表面に形成され、第１の負荷トランジスタ活性領域と第１のドライバトランジスタ活性領域とを分離する第１の素子分離領域と、第１の負荷トランジスタ活性領域上から前記第１のドライバトランジスタ活性領域上まで延び、かつ第１の負荷トランジスタ及び第１のドライバトランジスタのゲート電極となる第１の導電層と、第１の素子分離領域上で第１の導電層から分岐し、第２のドライバトランジスタ活性領域と電気的に接続される第２の導電層と、第１の負荷トランジスタ活性領域と電気的に接続され、第２の負荷トランジスタ活性領域上を通り、さらに第２のドライバトランジスタ活性領域上まで延びており、第２の負荷トランジスタ及び第２のドライバトランジスタのゲート電極となる第３の導電層と、を含む。
【００１９】
（ｂ）メモリセルアレイは、上記（２）（ａ）メモリセルを含む第１及び第２の行と、第１の行と第２の行とを分離する第２の素子分離領域と、含む。第２の行のメモリセルの第１、第２及び第３の導電層のパターンは、第１の行のメモリセルの第１、第２及び第３の導電層のパターンを半導体基板の主表面に垂直な軸を中心として、１８０度回転させたパターンである。
【００２０】
この発明に係る半導体メモリ装置の構成は、メモリセルアレイという観点からのものである。パンチスルーを防ぐことができる理由は、上記［１］の発明と同じである。この発明に係る半導体メモリ装置にも、上記［２］で説明した好ましい構成を適用することができる。この場合、上記［２］で説明した第１のメモリセル、第２のメモリセルは、それぞれ第１の行のメモリセル、第２の行のメモリセルを意味する。
【００２１】
［４］この発明に係る半導体メモリ装置の製造方法は、それぞれが第１の負荷トランジスタ、第２の負荷トランジスタ、第１のドライバトランジスタ及び第２のドライバトランジスタを含む第１及び第２のメモリセルを有する半導体メモリ装置の製造方法であって、
半導体基板の主表面に、第１の素子分離領域、第２の素子分離領域、第１の負荷トランジスタ活性領域、第２の負荷トランジスタ活性領域、第１のドライバトランジスタ活性領域及び第２のドライバトランジスタ活性領域を形成する工程を備え、
第１のドライバトランジスタ及び第２のドライバトランジスタと第１の負荷トランジスタ及び第２の負荷トランジスタとの間には第１の素子分離領域が位置しており、
第１のメモリセルの第１の負荷トランジスタ及び第２の負荷トランジスタと第２のメモリセルの第１の負荷トランジスタ及び第２の負荷トランジスタとの間には第２の素子分離領域が位置しており、
半導体メモリ装置の製造方法は、さらに、
主表面を覆う導電層を形成する工程と、
導電層をパターンニングし、第１及び第２のメモリセルの第１、第２及び第３の導電層を形成する工程と、を備え、
第１の導電層は第１の負荷トランジスタ活性領域上から第１のドライバトランジスタ活性領域上まで延びており、
第１の導電層は第１の負荷トランジスタ及び第１のドライバトランジスタのゲート電極となり、
第２の導電層は第１の素子分離領域上で第１の導電層から分岐したものであり、かつ第２のドライバトランジスタ活性領域上まで延びており、
第３の導電層は第２の負荷トランジスタ活性領域上から第２のドライバトランジスタ活性領域上まで延びており、
第３の導電層は第２の負荷トランジスタ及び第２のドライバトランジスタのゲート電極となり、
第２のメモリセルの第１、第２及び第３の導電層のパターンは、第１のメモリセルの第１、第２及び第３の導電層のパターンを主表面に垂直な軸を中心として、１８０度回転させたパターンであり、
半導体メモリ装置の製造方法は、さらに、
第２の導電層を第２のドライバトランジスタ活性領域と電気的に接続する工程と、
第３の導電層を第１の負荷トランジスタ活性領域と電気的に接続する工程と、
を備える。
【００２２】
この発明に係る半導体メモリ装置の製造方法において、第１及び第２の導電層からなるパターンはｈ形状をし、第３の導電層のパターンは７形状をしている、のが好ましい。
【００２３】
【発明の実施の形態】
［第１の実施の形態］
｛平面構造の説明｝
図１及び図１３は、この発明の第１の実施の形態に係るＳＲＡＭのメモリセルアレイの一部を示す平面図である。図１は、素子形成層を示す。図１３は、図１の素子形成層上に形成される配線層を示している。まず、図１に示す構造を、図２〜図７を用いて、下層から順に説明する。
【００２４】
図２は、ｐ型ウェル１０ａ、ｎ型ウェル１０ｂ、ｐ型ウェル１０ｃのパターンを示す平面図である。図３は、半導体基板の一例であるシリコン基板２８の主表面に、ｐ型ウェル１０ａ、ｎ型ウェル１０ｂ、ｐ型ウェル１０ｃのパターンを形成した状態を示す平面図である。
【００２５】
図４は、活性領域１２ａ〜１２ｉ及びフィールド酸化領域１３のパターンを示す平面図である。活性領域１２ａ〜１２ｉは、それぞれ、フィールド酸化領域１３によって、他の活性領域から分離されている。図５は、図３に示すシリコン基板２８の主表面に、図４に示すパターンを形成した状態を示す平面図である。
【００２６】
図６は、ワード線１４ａ、１４ｂ及び４個のメモリセル形成領域１５ａ〜１５ｄの第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃのパターンを示す平面図である。ワード線１４ａ、１４ｂ及び第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃは、例えば、ポリシリコンからできている。第１の導電層１６ａと第２の導電層１６ｂとで、「ｈ」形状を構成し、第３の導電層１６ｃで、「７」形状を構成している。
【００２７】
メモリセル形成領域１５ｂ、１５ｄの第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃのパターンは、メモリセル形成領域１５ａ、１５ｃの第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃのパターンを、パターンが形成された面（シリコン基板の主表面）に垂直な軸を中心として、１８０度回転させたパターンである。
【００２８】
図７は、図５に示すシリコン基板２８の主表面に、図６に示すパターンを形成した状態を示す平面図である。メモリセル形成領域１５ａ、１５ｃは、メモリセルアレイの第１の行の一部である。メモリセル形成領域１５ｂ、１５ｄは、メモリセルアレイの第２の行の一部である。第１の行のメモリセルの活性領域に対する第１の導電層、第２の導電層、第３の導電層、ワード線の配置関係を、メモリセル形成領域１５ａに注目して説明する。第１の導電層１６ａは、活性領域１２ｄ上から活性領域１２ａ上まで延び、かつ負荷トランジスタＱ6及びドライバトランジスタＱ4のゲート電極となる。
【００２９】
第２の導電層１６ｂは、フィールド酸化領域１３上で第１の導電層１６ａから分岐し、活性領域１２ｂとコンタクト部１８ｂで電気的に接続される。
【００３０】
第３の導電層１６ｃは、活性領域１２ｄとコンタクト部１８ａで電気的に接続され、活性領域１２ｅ上を通り、さらに活性領域１２ｂ上まで延びている一本の線状をしている。第３の導電層１６ｃは、負荷トランジスタＱ5及びドライバトランジスタＱ3のゲート電極となる。
【００３１】
Ｅで示す領域は、第１の対向領域、すなわち第１のメモリセルの第２の負荷トランジスタ活性領域のうち、第２の素子分離領域を介して第２のメモリセルの第１の負荷トランジスタ活性領域と対向する領域、を示している。第３の導電層１６ｃのパターンは、第１の対向領域上を横断している。
【００３２】
ワード線１４ａは、活性領域１２ａ上から活性領域１２ｂ上まで延び、かつトランスファトランジスタＱ2及びＱ1のゲート電極となる。
【００３３】
次に、第２の行のメモリセルの活性領域に対する第１の導電層、第２の導電層、第３の導電層、ワード線の配置関係を、メモリセル形成領域１５ｂに注目して説明する。第１の導電層１６ａは、活性領域１２ｅ上から活性領域１２ｈ上まで延び、かつ負荷トランジスタＱ6及びドライバトランジスタＱ4のゲート電極となる。
【００３４】
第２の導電層１６ｂは、フィールド酸化領域１３上で第１の導電層１６ａから分岐し、コンタクト部１８ｄで活性領域１２ｇと電気的に接続される。
【００３５】
第３の導電層１６ｃは、コンタクト部１８ｃで活性領域１２ｅと電気的に接続され、活性領域１２ｄ上を通り、さらに活性領域１２ｇ上まで延びている一本の線状をしている。第３の導電層１６ｃは、負荷トランジスタＱ5及びドライバトランジスタＱ3のゲート電極となる。
【００３６】
Ｆで示す領域は、第２の対向領域、すなわち第２のメモリセルの第２の負荷トランジスタ活性領域のうち、第２の素子分離領域を介して第１のメモリセルの第１の負荷トランジスタ活性領域と対向する領域、を示している。第３の導電層１６ｃのパターンは、第２の対向領域上を横断している。
【００３７】
ワード線１４ｂは、活性領域１２ｈ上から活性領域１２ｇ上まで延び、かつトランスファトランジスタＱ2及びＱ1のゲート電極となる。
【００３８】
これらのメモリセルの第１の導電層、第２の導電層、第３の導電層及びワード線並びにコンタクト部は、以下の工程により形成される。図５で示す構造を形成後、シリコン基板の主表面を覆うポリシリコン等の導電層を形成する。次に、導電層をパターンニングし、第１の導電層、第２の導電層、第３の導電層及びワード線を形成する。第１の導電層、第２の導電層、第３の導電層及びワード線をマスクとして、シリコン基板の主表面にイオン注入し、ソース領域、ドレイン領域を形成する。シリコン基板の主表面を覆うシリコン酸化膜等の絶縁層を形成する。第２の導電層を第２のドライバトランジスタの活性領域と電気的に接続するためのコンタクトホール及び第３の導電層を第１の負荷トランジスタ活性領域と電気的に接続するためのコンタクトホールを絶縁層に形成する。そして、コンタクトホールに導電層を充填し、コンタクト部を形成する。
【００３９】
次に、図１を説明する。図１は、図７に示すシリコン基板２８の主表面に、ワード線１４ａ、１４ｂ及び第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃをマスクとして、活性領域１２ａ〜１２ｉにソース領域、ドレイン領域を形成した状態を示す平面図である。活性領域１２ａ〜１２ｉの斜線で示した領域がソース領域、ドレイン領域である。活性領域１２ａ〜１２ｃ、１２ｇ〜１２ｉのソース領域、ドレイン領域は、ｎ型であり、活性領域１２ｄ〜１２ｆのソース領域、ドレイン領域は、ｐ型である。
【００４０】
図１に示す構造の説明は、以上のとおりである。次に、図１３に示す構造を、図８〜図１２を用いて、下層から順に説明する。
【００４１】
図８は、ドレインコンタクト層３０ａ、３０ｂ、コンタクト層３２のパターンを示す平面図である。図９は、図１に示すシリコン基板２８の主表面に、図８に示すパターンを形成した状態を示す平面図である。但し、図１に示す構造のうち活性領域１２ａ〜１２ｉ以外は、省略している。また、活性領域１２ａ〜１２ｉのソース領域、ドレイン領域を示す斜線は、省略している。また、図８に示すコンタクト層３２は、省略している。
【００４２】
図９を参照して、ドレインコンタクト層は、活性領域のドレイン領域と電気的に接続されている。例えば、ドレインコンタクト層３０ａに注目すると、ドレインコンタクト層３０ａは、コンタクト部３１ａで活性領域１２ａのドレイン領域と電気的に接続され、コンタクト部３１ｂで活性領域１２ｄのドレイン領域と電気的に接続される。
【００４３】
図１０は、配線層３４ａ〜３４ｅ、コンタクト層３６のパターンを示す平面図である。配線層３４ａ〜３４ｅ、コンタクト層３６は、例えば、アルミニウムやアルミニウムに銅等を混ぜたアルミ合金からなる。図１１は、図９に示すシリコン基板２８の主表面に、図１０に示すパターンを形成した状態を示す平面図である。但し、図１０に示すコンタクト層３６は、省略している。
【００４４】
配線層３４ａ〜３４ｅは、活性領域のソース領域と電気的に接続されている。例えば、配線層３４ａに注目すると、配線層３４ａは、コンタクト部４０ａで、コンタクト層３２、コンタクト層３２下に設けられた図示しないコンタクト部を介して、活性領域１２ａのソース領域と電気的に接続される。配線層３４ａは、接地Ｖｓｓと電気的に接続されている。また、配線層３４ｃに注目すると、配線層３４ｃは、コンタクト部４０ｂで活性領域１２ｄのソース領域と電気的に接続される。配線層３４ｃは、電源ＶDDと電気的に接続されている。
【００４５】
図１２は、ビット線３８ａ〜３８ｄのパターンを示す平面図である。ビット線３８ａ〜３８ｄは、例えば、アルミニウムやアルミニウムに銅等を混ぜたアルミ合金からなる。
【００４６】
図１３は、図１１に示すシリコン基板２８の主表面に、図１２に示すパターンを形成した状態を示す平面図である。ビット線３８ａ〜３８ｄは、活性領域と電気的に接続されている。例えば、ビット線３８ａに注目すると、ビット線３８ａは、コンタクト部４２で、コンタクト層３６、コンタクト層３６下に設けられた図示しないコンタクト部、コンタクト層３２、コンタクト層３２下に設けられた図示しないコンタクト部を介して、活性領域１２ａと電気的に接続される。
【００４７】
｛等価回路の説明｝
図１４は、図１及び図１３に示すＳＲＡＭのメモリセルの等価回路図である。負荷トランジスタＱ5とドライバトランジスタＱ3とでインバータを構成し、負荷トランジスタＱ6とドライバトランジスタＱ4とでインバータを構成する。これらインバータどうしが電気的に接続され、フリップフロップを構成している。
【００４８】
トランスファトランジスタＱ2のソース／ドレインは、負荷トランジスタＱ6とドライバトランジスタＱ4とで構成されるインバータ及びビット線に電気的に接続されている。トランスファトランジスタＱ2のゲート電極は、ワード線に電気的に接続されている。
【００４９】
負荷トランジスタＱ5及びＱ6のソースは、電源ＶDDに電気的に接続されている。ドライバトランジスタＱ3及びＱ4のソースは、接地ＶSSに電気的に接続されている。
【００５０】
トランスファトランジスタＱ1のソース／ドレインは、負荷トランジスタＱ5とドライバトランジスタＱ3とで構成されるインバータ及びビット線に電気的に接続されている。トランスファトランジスタＱ1のゲート電極は、ワード線に電気的に接続されている。
【００５１】
｛断面構造の説明｝
図１５は、図１に示すＳＲＡＭのメモリセルを、Ａ−Ａ線に沿って切断した断面図である。図１６は、図１に示すＳＲＡＭのメモリセルを、Ｂ−Ｂ線に沿って切断した断面図である。
【００５２】
図１５及び図１６を参照して、シリコン基板２８の主表面には、ｐ型ウェル１０ａ、ｎ型ウェル１０ｂ及びｐ型ウェル１０ｃが形成されている。ｎ型ウェル１０ｂには、活性領域１２ｄ、１２ｅが形成されている。活性領域１２ｄ、１２ｅは、フィールド酸化領域１３によって二つの領域に分離されている。
【００５３】
図１５を参照して、活性領域１２ｄ上には、第３の導電層１６ｃが形成され、第３の導電層１６ｃの一部は、フィールド酸化領域１３上に位置している。第３の導電層１６ｃの側面にはサイドウォール酸化膜５２が形成されている。サイドウォール酸化膜５２は第２の対向領域（活性領域１２ｄ）上に位置している。また、ｐ型ウェル１０ａとｎ型ウェル１０ｂとにまたがって形成されているフィールド酸化領域１３上には、第２の導電層１６ｂが形成されている。
【００５４】
図１６を参照して、活性領域１２ｅ上には、第３の導電層１６ｃが形成され、第３の導電層１６ｃの一部は、フィールド酸化領域１３上に位置している。第３の導電層１６ｃの側面にはサイドウォール酸化膜５０が形成されている。サイドウォール酸化膜５０は第１の対向領域（活性領域１２ｅ）上に位置している。また、ｐ型ウェル１０ｃとｎ型ウェル１０ｂとにまたがって形成されているフィールド酸化領域１３上には、第２の導電層１６ｂが形成されている。
【００５５】
｛効果の説明｝
（効果１）
図１を参照して、メモリセル形成領域１５ｂ、１５ｄの第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃのパターンは、メモリセル形成領域１５ａ、１５ｃの第１の導電層１６ａ、第２の導電層１６ｂ、第３の導電層１６ｃのパターンを、シリコン基板２８の主表面に垂直な軸を中心として、１８０度回転させたパターンである。この構造により、フィールド酸化領域１３下のＣ、Ｄで示す領域において、パンチスルーを防ぐことができる。
【００５６】
すなわち、メモリセル形成領域１５ｂの活性領域１２ｄとメモリセル形成領域１５ａの活性領域１２ｄとは、Ｃで示す領域で対向している。メモリセル形成領域１５ｂの第３の導電層１６ｃのパターンは、第２の対向領域（図７のＦで示す領域）上を横断している。このため、図１５を参照して、メモリセル形成領域１５ｂのドレインとなる領域（斜線で示す領域）とメモリセル形成領域１５ａのドレインとなる領域（斜線で示す領域）との間には、フィールド酸化領域１３のほか、第３の導電層１６ｃがあるので、その分だけ距離Ｌを長くできる。図１及び図１６のＤで示す領域においてをも同じことがいえる。よって、フィールド酸化領域１３下のＣ、Ｄで示す領域において、パンチスルーを防ぐことができる。
【００５７】
（効果２）
図１７は、図１に示す活性領域１２ｄの端部３９を現している。端部３９では、図８に示すドレイン接続配線３０ａが電気的に接続されたり、図１に示す第３の導電層１６ｃが電気的に接続されたりする。
【００５８】
活性領域１２ｄは、設計上、実線４１で囲まれた領域となる。しかし、バーズビーク４６のため、活性領域１２ｄは、実際上、点線４３で囲まれた領域となる。
【００５９】
第１の実施の形態では、端部３９の幅Ｗ5は、その他の部分の幅Ｗ6より大きくされている。このようにすれば、端部３９の面積を大きくすることができ、バーズビーク４６が形成されても、端部３９の面積を、ドレイン接続配線３０ａや第３の導電層１６ｃと良好にコンタクトできる面積にすることができる。
【００６０】
［第２の実施の形態］
｛構造の説明｝
図１８は、この発明の第２の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。図１９は、図１８に示すＳＲＡＭのメモリセルアレイを、Ｇ−Ｇ線に沿って切断した断面図である。第１の実施の形態との違いは、第２の導電層１６ｂの幅である。すなわち、第２の実施の形態において、フィールド酸化領域１３上に位置する第２の導電層１６ｂの幅Ｗ1は、第１の導電層１６ａの幅Ｗ2より小さい。これ以外の構造は、第１の実施の形態の構造と同じなので、同一の符号を付すことにより説明を省略する。
【００６１】
｛効果の説明｝
（効果１）
図１８を参照して、第２の実施の形態において、フィールド酸化領域１３上に位置する第２の導電層１６ｂの幅Ｗ1は、第１の導電層１６ａの幅Ｗ2より小さい。したがって、その分だけフィールド酸化領域１３上に位置する第２の導電層１６ｂの幅Ｗ1を小さくできる。よって、メモリセルのβ比にアンバランスを生じることがないように、第１の導電層、第２の導電層及び第３の導電層を形成するときのマスク合わせずれを考慮しながらも、フィールド酸化領域１３の幅Ｗ3を小さくできる。以上により、第２の実施の形態によれば、メモリセルのβ比にアンバランスを生じることなくメモリセルの微細化を図ることができる。
【００６２】
（効果２）
図１９を参照して、第２の実施の形態は、フィールド酸化領域１３上に位置する第２の導電層１６ｂと活性領域１２ａとの距離Ｌ1は、第１、第２及び第３の導電層のパターン形成時のアライメントエラーの値Ａｅとサイドウォール絶縁膜４８ａの幅Ｗ4との和より大きくされている。例えば、Ｌ1は、０.２５μｍ、Ａｅは、０.１μｍ、Ｗ4は、０.１μｍである。
【００６３】
このようにすれば、第２の導電層１６ｂやサイドウォール絶縁膜４８ａが、活性領域１２ａ上に位置するのを確実に防ぐことができる。第２の導電層１６ｂやサイドウォール絶縁膜４８ａが、活性領域１２ａ上に位置すると、図１８に示すドライバトランジスタＱ4のゲート幅は、設計値より小さくなる。これにより、メモリセルのβ比にアンバランスを生じ、ＳＲＡＭの特性が劣化するのである。
【００６４】
なお、第２の実施の形態は、第２の導電層１６ｂの幅以外の構造は、第１の実施の形態の構造と同じなので、上述した第１の実施の形態と同様の効果を生じる。
【００６５】
｛第３の実施の形態｝
図２０は、この発明の第３の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。第２の実施の形態との違いは、第２の導電層１６ｂの位置である。すなわち、第３の実施の形態は、第２の導電層１６ｂと活性領域１２ｄとの距離Ｌ5は、第２の導電層１６ｂと活性領域１２ａとの距離Ｌ6より小さくされている。これ以外の構造は、第２の実施の形態の構造と同じなので、同一の符号を付すことにより説明を省略する。
【００６６】
第２の導電層１６ｂやサイドウォール絶縁膜が、活性領域１２ｄ上に位置し、負荷トランジスタＱ6のゲート幅が小さくなっても、メモリセルのβ比に影響を及ぼさない。このため第２の導電層１６ｂと活性領域１２ｄとの距離Ｌ5は、第２の導電層１６ｂと活性領域１２ａとの距離Ｌ6より小さくできる。よって、フィールド酸化領域１３の幅Ｗ7を小さくでき、メモリセルの微細化を図ることができる。
【００６７】
なお、第３の実施の形態は、第２の導電層１６ｂの位置以外の構造は、第２の実施の形態の構造と同じなので、上述した第２の実施の形態と同様の効果を生じる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。
【図２】この発明の第１の実施の形態に係るＳＲＡＭのウェルのパターンを示す平面図である。
【図３】この発明の第１の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、ウェルのパターンを形成した状態を示す平面図である。
【図４】この発明の第１の実施の形態に係るＳＲＡＭの活性領域及びフィールド酸化領域のパターンを示す平面図である。
【図５】この発明の第１の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、活性領域及びフィールド酸化領域のパターンを形成した状態を示す平面図である。
【図６】この発明の第１の実施の形態に係るＳＲＡＭのワード線及びメモリセル形成領域の第１の導電層、第２の導電層、第３の導電層のパターンを示す平面図である。
【図７】この発明の第１の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、ワード線及びメモリセル形成領域の第１の導電層、第２の導電層、第３の導電層のパターンを形成した状態を示す平面図である。
【図８】この発明の第１の実施の形態に係るＳＲＡＭのドレインコンタクト層、コンタクト層のパターンを示す平面図である。
【図９】この発明の第１の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、ドレインコンタクト層のパターンを形成した状態を示す平面図である。
【図１０】この発明の第１の実施の形態に係るＳＲＡＭの配線層、コンタクト層のパターンを示す平面図である。
【図１１】この発明の第１の実施の形態に係るＳＲＡＭに用いられるシリコン基板の主表面に、配線層のパターンを形成した状態を示す平面図である。
【図１２】この発明の第１の実施の形態に係るＳＲＡＭのビット線のパターンを示す平面図である。
【図１３】この発明の第１の実施の形態に係るＳＲＡＭのメモリセルアレイの配線層の一部を示す平面図である。
【図１４】この発明の第１の実施の形態に係るＳＲＡＭの等価回路図である。
【図１５】図１に示すＳＲＡＭのメモリセルを、Ａ−Ａ線に沿って切断した断面図である。
【図１６】図１に示すＳＲＡＭのメモリセルを、Ｂ−Ｂ線に沿って切断した断面図である。
【図１７】図１に示す活性領域の端部を現す平面図である。
【図１８】この発明の第２の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。
【図１９】図１８に示すＳＲＡＭのメモリセルを、Ｇ−Ｇ線に沿って切断した断面図である。
【図２０】この発明の第３の実施の形態に係るＳＲＡＭのメモリセルアレイの素子形成層の一部を示す平面図である。
【符号の説明】
１２ａ〜１２ｉ  活性領域
１３  フィールド酸化領域
１５ａ〜１５ｄ  メモリセル形成領域
１６ａ  第１の導電層
１６ｂ  第２の導電層
１６ｃ  第３の導電層
１８ａ、１８ｂ  コンタクト部
２８  シリコン基板
【図１】
0003882879.tif 000002
【図２】
0003882879.tif 000003
【図３】
0003882879.tif 000004
【図４】
0003882879.tif 000005
【図５】
0003882879.tif 000006
【図６】
0003882879.tif 000007
【図７】
0003882879.tif 000008
【図８】
0003882879.tif 000009
【図９】
0003882879.tif 000010
【図１０】
0003882879.tif 000011
【図１１】
0003882879.tif 000012
【図１２】
0003882879.tif 000013
【図１３】
0003882879.tif 000014
【図１４】
0003882879.tif 000015
【図１５】
0003882879.tif 000016
【図１６】
0003882879.tif 000017
【図１７】
0003882879.tif 000018
【図１８】
0003882879.tif 000019
【図１９】
0003882879.tif 000020
【図２０】
0003882879.tif 000021