(57)【特許請求の範囲】
【請求項１】
マトリクス状に画素電極を形成すると共に、データラインと、スキャンラインと、前記データラインと前記画素電極との間に接続され、前記スキャンラインを介して導通、非導通が制御されるスイッチング素子とを形成してなる第１の基板と、全画素電極に共通の共通電極を形成してなる第２の基板との間に液晶を封入して構成された液晶表示パネルの前記データラインに階調電圧を印加する液晶表示パネルのデータドライバにおいて、
前記液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部と、
電圧値を異にする複数の階調電圧を発生する階調電圧発生部と、
前記複数の階調電圧から前記試験用データに対応する階調電圧を選択して前記データラインに印加する階調電圧選択部を備え、
前記試験用データ発生部は、
全面ベタ・パターン表示データを生成する全面ベタ・パターン表示データ生成部と、
横グレースケール・パターン表示データ又は縦グレースケール・パターン表示データを生成するグレースケール・パターン表示データ生成部と、
横縞パターン表示データを生成する横縞パターン表示データ生成部と、
縦縞パターン表示データを生成する縦縞パターン表示データ生成部と、
市松パターン表示データを生成する市松パターン表示データ生成部と、
前記全面ベタ・パターン表示データ、前記グレースケール・パターン表示データ、前記横縞パターン表示データ、前記縦縞パターン表示データ及び前記市松パターン表示データのうち、いずれかを選択するセレクタを備え、
前記全面ベタ・パターン表示データ生成部は、被カウント信号入力端子に垂直同期信号が与えられ、７ビット目〜１２ビット目の出力端子に前記全面ベタ・パターン表示データを出力する１２ビット・カウンタを備え、
前記グレースケール表示データ生成部は、被カウント信号入力端子に水平同期信号又はクロック信号が与えられ、アップ／ダウン制御信号入力端子に前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号が与えられ、出力端子に前記横グレースケール・パターン表示データ又は前記縦グレースケール・パターン表示データを出力する６ビット・アップ／ダウン・カウンタを備え、
前記横縞パターン表示データ生成部は、
前記水平同期信号を２分周して相補関係にある第１の２分周水平同期信号及び第２の２分周水平同期信号を出力する第１の２分周回路と、
前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号と前記第１の２分周水平同期信号とをＡＮＤ処理する第１のＡＮＤ回路と、
前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号を反転する第１のＮＯＴ回路と、
前記第２の２分周水平同期信号と前記第１のＮＯＴ回路の出力信号とをＡＮＤ処理する第２のＡＮＤ回路と、
前記第１のＡＮＤ回路の出力信号と前記第２のＡＮＤ回路の出力信号とをＯＲ処理して前記横縞パターン表示データを出力する第１のＯＲ回路を備え、
前記縦縞パターン表示データ生成部は、
前記クロック信号を２分周して相補関係にある第１の２分周クロック信号及び第２の２分周クロック信号を出力する第２の２分周回路と、
前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号と前記第１の２分周クロック信号とをＡＮＤ処理する第３のＡＮＤ回路と、
前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号を反転する第２のＮＯＴ回路と、
前記第２の２分周クロック信号と前記第２のＮＯＴ回路の出力信号とをＡＮＤ処理する第４のＡＮＤ回路と、
前記第３のＡＮＤ回路の出力信号と前記第４のＡＮＤ回路の出力信号とをＯＲ処理して前記縦縞パターン表示データを出力する第２のＯＲ回路を備え、
前記市松パターン表示データ生成部は、
前記第１の２分周水平同期信号と前記第１の２分周クロック信号とをＥＯＲ処理する第１のＥＯＲ回路と、
前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号と前記第１のＥＯＲ回路の出力信号とをＥＯＲ処理して前記市松パターン表示データを出力する第２のＥＯＲ回路を備える
ことを特徴とする液晶表示パネルのデータドライバ。
【請求項２】
マトリクス状に画素電極を形成すると共に、データラインと、スキャンラインと、前記データラインと前記画素電極との間に接続され、前記スキャンラインを介して導通、非導通が制御されるスイッチング素子とを形成してなる第１の基板と、全画素電極に共通の共通電極を形成してなる第２の基板との間に液晶を封入して構成された液晶表示パネルの前記データラインに階調電圧を印加する液晶表示パネルのデータドライバにおいて、
前記液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部と、
電圧値を異にする複数の階調電圧を発生する階調電圧発生部と、
前記複数の階調電圧から前記試験用データに対応する階調電圧を選択して前記データラインに印加する階調電圧選択部を備え、
前記試験用データ発生部は、
横グレースケール・パターン、縦グレースケール・パターン、横縞パターン、縦縞パターン、市松パターン又は全面ベタ・パターンを表示するに必要な複数種類の試験用データを、それぞれ、出力すべきデータ単位ごとに連続するアドレスに記憶し、外部から供給される試験用パターン選択信号により、出力すべき試験用データが指定される試験用データ記憶部と、
前記試験用パターン選択信号に基づいて、前記試験用データ記憶部のアドレス領域のうち、前記試験用パターン選択信号が指定する試験用パターンに対応する試験用データが記憶されているアドレス領域にアクセスするためのアドレス信号を生成するアドレス信号生成部とを備え、
前記アドレス信号生成部は、
クロック信号、水平同期信号、２分周水平同期信号、垂直同期信号及び６４分周垂直同期信号を出力するタイマ回路と、
前記試験用パターン選択信号に基づいて、前記クロック信号、前記水平同期信号又は前記垂直同期信号を選択する第１のセレクタと、
前記試験用パターン選択信号に基づいて、前記２分周水平同期信号又は前記６４分周垂直同期信号を選択する第２のセレクタと、
被カウント信号入力端子に前記第１のセレクタの出力信号が与えられ、アップ／ダウン制御信号入力端子に前記第２のセレクタの出力信号が与えられ、出力端子に、前記試験用データ記憶部のアドレス領域のうち、前記試験用パターン選択信号が指定する試験用パターンに対応する試験用データが記憶されているアドレス領域にアクセスするためのアドレス信号を出力するアップ／ダウン・カウンタを備える
ことを特徴とする液晶表示パネルのデータドライバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクス状に配列された各画素に記憶動作を行わせることにより表示を行うアクティブマトリクス方式の液晶表示パネルの表示試験を行う場合に使用して好適な液晶表示パネルのデータドライバに関する。
【０００２】
【従来の技術】
アクティブマトリクス方式の液晶表示パネルは、マトリクス状に画素電極を形成すると共に、データライン（信号電極）と、スキャンライン（走査電極）と、データラインと画素電極との間に接続され、スキャンラインを介して導通、非導通が制御されるスイッチング素子をなすＴＦＴ（薄膜トランジスタ）とを形成してなる画素電極基板（ＴＦＴ基板）と、全画素電極に共通の共通電極を形成してなる共通電極基板との間に液晶を封入して構成される。
【０００３】
このように構成されるアクティブマトリクス方式の液晶表示パネルを駆動する周辺回路は、データラインに画像表示に必要な階調電圧を印加するデータドライバと、スキャンラインを介してＴＦＴの導通、非導通を制御するスキャンドライバとから構成される。
【０００４】
そして、スキャンドライバにより各行のスキャンラインを介して各行のＴＦＴが順に導通とされ、データドライバからデータラインに印加された階調電圧が、導通とされたＴＦＴを介して各行の画素電極に書き込まれることにより表示が行われる。
【０００５】
ここに、データドライバは、表示データ供給源から表示データとして、アナログ信号が供給されるアナログ方式のデータドライバと、デジタル信号が供給されるデジタル方式のデータドライバとに大別することができるが、図５２は、デジタル方式の従来のデータドライバの一例の要部を示している。
【０００６】
図５２中、１は表示データ供給源から供給される６ビット構成Ｄ０〜Ｄ５の表示データＤＡＴＡの取り込みの開始を決定する１水平期間に１個の割合で供給されるスタートパルスＳＰをクロック信号ＣＬＫに同期させてシフトすることによりクロック信号ＣＬＫに同期した表示データ取り込み信号ＳＢ１、ＳＢ２・・・ＳＢ２４０を順に出力するシフトレジスタ部である。
【０００７】
また、２はシフトレジスタ部１から出力される表示データ取り込み信号ＳＢ１、ＳＢ２・・・ＳＢ２４０に制御されて２４０画素分の表示データＤＡＴＡを順に取り込むデータレジスタ部である。
【０００８】
また、３はデータレジスタ部２に取り込まれた２４０画素分の表示データＤＡＴＡをラッチパルスＬＰに制御されて同時にラッチするラッチ部、４はラッチ部３にラッチされた２４０画素分の表示データＤＡＴＡをデコードするデコーダ部である。
【０００９】
また、５は外部から供給される直流電圧ＶＡ８、ＶＡ７・・・ＶＡ０から６４階調表示を行うに必要な階調電圧ＶＢ６３、ＶＢ６２・・・ＶＢ０を生成する階調電圧生成部である。
【００１０】
また、６はデコーダ部４の出力に基づいて、階調電圧生成部５から出力される階調電圧ＶＢ６３、ＶＢ６２・・・ＶＢ０を選択して、表示データＤＡＴＡに対応する階調電圧をアクティブマトリクス方式の液晶表示パネルのデータラインＤＢ１、ＤＢ２・・・ＤＢ２４０に出力するセレクタ部である。
【００１１】
【発明が解決しようとする課題】
アクティブマトリクス方式の液晶表示パネルの表示品質を保証するためには、試験用パターンを表示することによる表示試験を行う必要があるが、従来、この表示試験は、試験用パターンを表示するに必要な試験用データを生成する表示試験器を用意して、この表示試験器で生成される試験用データをデータドライバに供給し、アクティブマトリクス方式の液晶表示パネルに試験用パターンを表示することにより行われていた。
【００１２】
ところが、動作周波数等の動作条件が異なるアクティブマトリクス方式の液晶表示パネルを作成する場合には、表示試験器は、それごとに作成しなければならず、また、表示試験器自体の試験が必要となることから、表示試験に多大な時間と費用を要してしまうという問題点があった。
【００１３】
本発明は、かかる点に鑑み、試験用パターンを表示するに必要な試験用データを発生する表示試験器を不要とし、容易、かつ、低価格でアクティブマトリクス方式の液晶表示パネルの表示試験を行うことができるようにした液晶表示パネルのデータドライバを提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明中、第１の発明は、マトリクス状に画素電極を形成すると共に、データラインと、スキャンラインと、前記データラインと前記画素電極との間に接続され、前記スキャンラインを介して導通、非導通が制御されるスイッチング素子とを形成してなる第１の基板と、全画素電極に共通の共通電極を形成してなる第２の基板との間に液晶を封入して構成された液晶表示パネルの前記データラインに階調電圧を印加する液晶表示パネルのデータドライバにおいて、前記液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部と、電圧値を異にする複数の階調電圧を発生する階調電圧発生部と、前記複数の階調電圧から前記試験用データに対応する階調電圧を選択して前記データラインに印加する階調電圧選択部とを備える。
【００１５】
また、前記試験用データ発生部は、全面ベタ・パターン表示データを生成する全面ベタ・パターン表示データ生成部と、横グレースケール・パターン表示データ又は縦グレースケール・パターン表示データを生成するグレースケール・パターン表示データ生成部と、横縞パターン表示データを生成する横縞パターン表示データ生成部と、縦縞パターン表示データを生成する縦縞パターン表示データ生成部と、市松パターン表示データを生成する市松パターン表示データ生成部と、前記全面ベタ・パターン表示データ、前記グレースケール・パターン表示データ、前記横縞パターン表示データ、前記縦縞パターン表示データ及び前記市松パターン表示データのうち、いずれかを選択するセレクタを備える。
【００１６】
また、前記全面ベタ・パターン表示データ生成部は、被カウント信号入力端子に垂直同期信号が与えられ、７ビット目〜１２ビット目の出力端子に前記全面ベタ・パターン表示データを出力する１２ビット・カウンタを備え、前記グレースケール表示データ生成部は、被カウント信号入力端子に水平同期信号又はクロック信号が与えられ、アップ／ダウン制御信号入力端子に前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号が与えられ、出力端子に前記横グレースケール・パターン表示データ又は前記縦グレースケール・パターン表示データを出力する６ビット・アップ／ダウン・カウンタを備え、前記横縞パターン表示データ生成部は、前記水平同期信号を２分周して相補関係にある第１の２分周水平同期信号及び第２の２分周水平同期信号を出力する第１の２分周回路と、前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号と前記第１の２分周水平同期信号とをＡＮＤ処理する第１のＡＮＤ回路と、前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号を反転する第１のＮＯＴ回路と、前記第２の２分周水平同期信号と前記第１のＮＯＴ回路の出力信号とをＡＮＤ処理する第２のＡＮＤ回路と、前記第１のＡＮＤ回路の出力信号と前記第２のＡＮＤ回路の出力信号とをＯＲ処理して前記横縞パターン表示データを出力する第１のＯＲ回路を備え、前記縦縞パターン表示データ生成部は、前記クロック信号を２分周して相補関係にある第１の２分周クロック信号及び第２の２分周クロック信号を出力する第２の２分周回路と、前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号と前記第１の２分周クロック信号とをＡＮＤ処理する第３のＡＮＤ回路と、前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号を反転する第２のＮＯＴ回路と、前記第２の２分周クロック信号と前記第２のＮＯＴ回路の出力信号とをＡＮＤ処理する第４のＡＮＤ回路と、前記第３のＡＮＤ回路の出力信号と前記第４のＡＮＤ回路の出力信号とをＯＲ処理して前記縦縞パターン表示データを出力する第２のＯＲ回路を備え、前記市松パターン表示データ生成部は、前記第１の２分周水平同期信号と前記第１の２分周クロック信号とをＥＯＲ処理する第１のＥＯＲ回路と、前記１２ビット・カウンタの７ビット目の出力端子に出力される出力信号と前記第１のＥＯＲ回路の出力信号とをＥＯＲ処理して前記市松パターン表示データを出力する第２のＥＯＲ回路を備える。
【００１７】
第１の発明においては、液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部を備えているので、データドライバのほかに、試験用パターンを表示するに必要な試験用データを生成する表示試験器が不要となる。
【００１８】
本発明中、第２の発明は、マトリクス状に画素電極を形成すると共に、データラインと、スキャンラインと、前記データラインと前記画素電極との間に接続され、前記スキャンラインを介して導通、非導通が制御されるスイッチング素子とを形成してなる第１の基板と、全画素電極に共通の共通電極を形成してなる第２の基板との間に液晶を封入して構成された液晶表示パネルの前記データラインに階調電圧を印加する液晶表示パネルのデータドライバにおいて、前記液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部と、電圧値を異にする複数の階調電圧を発生する階調電圧発生部と、前記複数の階調電圧から前記試験用データに対応する階調電圧を選択して前記データラインに印加する階調電圧選択部を備え、前記試験用データ発生部は、横グレースケール・パターン、縦グレースケール・パターン、横縞パターン、縦縞パターン、市松パターン又は全面ベタ・パターンを表示するに必要な複数種類の試験用データを、それぞれ、出力すべきデータ単位ごとに連続するアドレスに記憶し、外部から供給される試験用パターン選択信号により、出力すべき試験用データが指定される試験用データ記憶部と、前記試験用パターン選択信号に基づいて、前記試験用データ記憶部のアドレス領域のうち、前記試験用パターン選択信号が指定する試験用パターンに対応する試験用データが記憶されているアドレス領域にアクセスするためのアドレス信号を生成するアドレス信号生成部とを備える。
【００１９】
また、前記アドレス信号生成部は、クロック信号、水平同期信号、２分周水平同期信号、垂直同期信号及び６４分周垂直同期信号を出力するタイマ回路と、前記試験用パターン選択信号に基づいて、前記クロック信号、前記水平同期信号又は前記垂直同期信号を選択する第１のセレクタと、前記試験用パターン選択信号に基づいて、前記２分周水平同期信号又は前記６４分周垂直同期信号を選択する第２のセレクタと、被カウント信号入力端子に前記第１のセレクタの出力信号が与えられ、アップ／ダウン制御信号入力端子に前記第２のセレクタの出力信号が与えられ、出力端子に、前記試験用データ記憶部のアドレス領域のうち、前記試験用パターン選択信号が指定する試験用パターンに対応する試験用データが記憶されているアドレス領域にアクセスするためのアドレス信号を出力するアップ／ダウン・カウンタを備える。
【００２０】
第２の発明においても、液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部を備えているので、データドライバのほかに、試験用パターンを表示するに必要な試験用データを生成する表示試験器が不要となる。
【００２１】
【発明の実施の形態】
以下、図１〜図５１を参照して、本発明の実施の第１形態及び第２形態について説明する。
【００２２】
第１の形態・・図１〜図２７
図１は、本発明の実施の第１形態の要部を示す回路図である。本発明の実施の第１形態は、外部から供給される表示データＤＡＴＡをデータレジスタ部２に供給する代わりに、垂直同期信号ＶＳ、水平同期信号ＨＳ又はクロック信号ＣＬＫに基づいて、試験用パターンを表示するに必要な６ビット構成Ｄ０〜Ｄ５の試験用データＴＤＡＴＡを発生する試験用データ発生部９を設け、試験用データＴＤＡＴＡをデータレジスタ部２に供給するようにし、その他については、図５２に示す従来のデータドライバと同様に構成したものである。
【００２３】
図２は試験用データ発生部９の構成を示す回路図である。図２中、１０は垂直同期信号ＶＳ、水平同期信号ＨＳ又はクロック信号ＣＬＫに基づいて、試験用データＴＤＡＴＡとして、横縞パターン表示データ又は縦縞パターン表示データ、横グレースケール・パターン表示データ、縦グレースケール・パターン表示データ、市松パターン表示データ、全面ベタ・パターン表示データを生成する試験用データ生成部である。
【００２４】
また、試験用データ生成部１０において、１１は垂直同期信号ＶＳが被カウント信号として被カウント信号入力端子ＩＮに入力される１２ビット・カウンタであり、Ｑ０〜Ｑ１１は、それぞれ１ビット目から１２ビット目のカウント値が出力される出力端子である。なお、この例では、出力端子Ｑ０〜Ｑ５は使用されず、出力端子Ｑ６〜Ｑ１１のみが使用される。
【００２５】
図３は１２ビット・カウンタ１１の動作を示す波形図であり、図３（Ａ）は被カウント信号入力端子ＩＮに入力される垂直同期信号ＶＳ及び出力端子Ｑ０〜Ｑ６の論理レベルを示しており、図３（Ｂ）は出力端子Ｑ６〜Ｑ１１に出力される出力信号を時間軸を縮小して示している。
【００２６】
また、図２において、１２は水平同期信号ＨＳ又はクロック信号ＣＬＫが被カウント信号として被カウント信号入力端子ＩＮに入力され、１２ビット・カウンタ１１の出力端子Ｑ６に出力される出力信号がアップ／ダウン制御信号としてアップ／ダウン制御信号入力端子Ｕ／Ｄに入力される６ビット・アップ／ダウン・カウンタであり、Ｑ０〜Ｑ５はそれぞれ１ビット目から６ビット目のカウント値が出力される出力端子である。
【００２７】
なお、６ビット・アップ／ダウン・カウンタ１２は、アップ／ダウン制御信号入力端子Ｕ／Ｄの論理レベルを「０」とされる場合には、アップ・カウント動作を行い、アップ／ダウン制御信号入力端子Ｕ／Ｄの論理レベルを「１」とされる場合には、ダウン・カウント動作を行うように構成されている。
【００２８】
図４は６ビット・アップ／ダウン・カウンタ１２の動作を示す波形図であり、図４（Ａ）は水平同期信号ＨＳについてアップ・カウントしている場合（Ｕ／Ｄ＝「０」の場合）における出力端子Ｑ０〜Ｑ６の論理レベル、図４（Ｂ）は水平同期信号ＨＳについてダウン・カウントしている場合（Ｕ／Ｄ＝「１」の場合）における出力端子Ｑ０〜Ｑ６の論理レベルを示している。
【００２９】
ここに、６ビット・アップ／ダウン・カウンタ１２の被カウント信号入力端子ＩＮに水平同期信号ＨＳが入力される場合には、１２ビット・カウンタ１１と、６ビット・アップ／ダウン・カウンタ１２とで、横グレースケール・パターンを表示するに必要な横グレースケール・パターン表示データを生成する横グレースケール・パターン表示データ生成部を構成することになる。
【００３０】
これに対して、６ビット・アップ／ダウン・カウンタ１２の被カウント信号入力端子ＩＮにクロック信号ＣＬＫが入力される場合には、１２ビット・カウンタ１１と、６ビット・アップ／ダウン・カウンタ１２とで、縦グレースケール・パターンを表示するに必要な縦グレースケール・パターン表示データを生成する縦グレースケール・パターン表示データ生成部を構成することになる。
【００３１】
また、図２において、１３は逆相出力端子／Ｑをデータ入力端子Ｄに接続され、水平同期信号ＨＳがクロック信号入力端子Ｃに入力される１／２分周器を構成するＤフリップフロップ回路である。
【００３２】
また、１４は１２ビット・カウンタ１１の出力端子Ｑ６に出力される出力信号とＤフリップフロップ回路１３の正相出力端子Ｑに出力される出力信号とをＡＮＤ処理するＡＮＤ回路である。
【００３３】
また、１５は１２ビット・カウンタ１１の出力端子Ｑ６に出力される出力信号を反転するＮＯＴ回路、１６はＮＯＴ回路１５の出力信号とＤフリップフロップ回路１３の逆相出力端子／Ｑに出力される出力信号とをＡＮＤ処理するＡＮＤ回路、１７はＡＮＤ回路１４の出力信号とＡＮＤ回路１６の出力信号とをＯＲ処理するＯＲ回路である。
【００３４】
ここに、１２ビット・カウンタ１１と、Ｄフリップフロップ回路１３と、ＡＮＤ回路１４、１６と、ＮＯＴ回路１５と、ＯＲ回路１７とで、横縞パターンを表示するに必要な横縞パターン表示データを生成する横縞パターン表示データ生成部が構成されている。
【００３５】
また、１８は逆相出力端子／Ｑをデータ入力端子Ｄに接続され、クロック信号ＣＬＫがクロック信号入力端子Ｃに入力される１／２分周器を構成するＤフリップフロップ回路である。
【００３６】
また、１９は１２ビット・カウンタ回路１１の出力端子Ｑ６に出力される出力信号とＤフリップフロップ回路１８の正相出力端子Ｑに出力される出力信号とをＡＮＤ処理するＡＮＤ回路である。
【００３７】
また、２０は１２ビット・カウンタ１１の出力端子Ｑ６に出力される出力信号を反転するＮＯＴ回路、２１はＮＯＴ回路２０の出力信号とＤフリップフロップ回路１８の逆相出力端子／Ｑに出力される出力信号とをＡＮＤ処理するＡＮＤ回路、２２はＡＮＤ回路１９の出力信号とＡＮＤ回路２１の出力信号とをＯＲ処理するＯＲ回路である。
【００３８】
ここに、１２ビット・カウンタ１１と、Ｄフリップフロップ回路１８と、ＡＮＤ回路１９、２１と、ＮＯＴ回路２０と、ＯＲ回路２２とで、縦縞パターンを表示するに必要な縦縞パターン表示データを生成する縦縞パターン表示データ生成部が構成されている。
【００３９】
また、２３はＤフリップフロップ回路１３の正相出力端子Ｑに出力される出力信号とＤフリップフロップ回路１８の正相出力端子Ｑに出力される出力信号とをＥＯＲ（排他的論理和）処理するＥＯＲ回路、２４は１２ビット・カウンタ１１の出力端子Ｑ６に出力される出力信号とＥＯＲ回路２３の出力信号とをＥＯＲ処理するＥＯＲ回路である。
【００４０】
ここに、１２ビット・カウンタ１１と、Ｄフリップフロップ回路１３、１８と、ＥＯＲ回路２３、２４とで、市松パターンを表示するに必要な市松パターン表示データを生成する市松パターン表示データ生成部が構成されている。
【００４１】
また、１２ビット・カウンタ１１により、全面ベタ・パターンを表示するに必要な全面ベタ・パターン表示データを生成する全面ベタ・パターン表示データ生成部が構成されている。
【００４２】
また、２５はセレクタであり、ＸＡ０〜ＸＡ５、ＸＢ０〜ＸＢ５、ＸＣ０〜ＸＣ５、ＸＤ０〜ＸＤ５、ＸＥ０〜ＸＥ５は入力端子、Ｑ０〜Ｑ５は出力端子、ＳＬ０、ＳＬ１、ＳＬ２はセレクト制御信号である。
【００４３】
なお、入力端子ＸＡ０〜ＸＡ５には６ビット・アップ／ダウン・カウンタ６の出力端子Ｑ０〜Ｑ５に出力される出力信号が入力され、入力端子ＸＢ０〜ＸＢ５にはＯＲ回路１７の出力信号が入力され、入力端子ＸＣ０〜ＸＣ５にはＯＲ回路２２の出力信号が入力され、入力端子ＸＤ０〜ＸＤ５にはＥＯＲ回路２４の出力信号が入力され、入力端子ＸＥ０〜ＸＥ５には１２ビット・カウンタ１１の出力端子Ｑ６〜Ｑ１１に出力される出力信号が入力される。
【００４４】
ここに、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「０」、ＳＬ２＝「０」とされる場合には、入力端子ＸＡ０〜ＸＡ５が選択され、入力端子ＸＡ０〜ＸＡ５と出力端子Ｑ０〜Ｑ５とが接続される。
【００４５】
また、セレクト制御信号ＳＬ０＝「１」、ＳＬ１＝「０」、ＳＬ２＝「０」とされる場合には、入力端子ＸＢ０〜ＸＢ５が選択され、入力端子ＸＢ０〜ＸＢ５と出力端子Ｑ０〜Ｑ５とが接続される。
【００４６】
また、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「１」、ＳＬ２＝「０」とされる場合には、入力端子ＸＣ０〜ＸＣ５が選択され、入力端子ＸＣ０〜ＸＣ５と出力端子Ｑ０〜Ｑ５とが接続される。
【００４７】
また、セレクト制御信号ＳＬ０＝「１」、ＳＬ１＝「１」、ＳＬ２＝「０」とされる場合には、入力端子ＸＤ０〜ＸＤ５が選択され、入力端子ＸＤ０〜ＸＤ５と出力端子Ｑ０〜Ｑ５とが接続される。
【００４８】
また、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「０」、ＳＬ２＝「１」とされる場合には、入力端子ＸＥ０〜ＸＥ５が選択され、入力端子ＸＥ０〜ＸＥ５と出力端子Ｑ０〜Ｑ５とが接続される。
【００４９】
このように構成された本発明の実施の第１形態を使用する場合には、アクティブマトリクス方式の液晶表示パネルに試験用パターンとして、横グレースケール・パターン、縦グレースケール・パターン、横縞パターン、縦縞パターン、市松パターン、全面ベタ・パターンの６種類のパターンを選択的に表示することができる。
【００５０】
ここに、試験用パターンとして、横グレースケール・パターンを表示する場合には、図５に示すように、６ビット・アップ／ダウン・カウンタ１２の被カウント信号入力端子ＩＮに水平同期信号ＨＳを入力すると共に、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「０」、ＳＬ２＝「０」として、セレクタ２５においては、入力端子ＸＡ０〜ＸＡ５を選択するようにする。
【００５１】
このようにすると、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間、６ビット・アップ／ダウン・カウンタ１２は、水平同期信号ＨＳをアップ・カウントすることになる。
【００５２】
即ち、６ビット・アップ／ダウン・カウンタ１２の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５の論理レベルは、１水平期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００５３】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１水平期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００５４】
したがって、第１水平ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］となるように制御する場合には、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間においては、図６（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７水平ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１０００００］、［０１００００］、［１１００００］・・・［０１１１１１］、［１１１１１１］、［００００００］、［１０００００］、［０１００００］・・・に対応する階調電圧を供給することができるので、図６（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に横グレースケール・パターンを表示することができる。
【００５５】
これに対して、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間、６ビット・アップ／ダウン・カウンタ１２は、水平同期信号ＨＳをダウン・カウントすることになる。
【００５６】
即ち、６ビット・アップ／ダウン・カウンタ１２の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５の論理レベルは、１水平期間ごとに、［１１１１１１］→［０１１１１１］→［１０１１１１］→［００１１１１］→・・・→［１０００００］→［００００００］と変化し、このような変化が繰り返されることになる。
【００５７】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１水平期間ごとに、［１１１１１１］→［０１１１１１］→［１０１１１１］→［００１１１１］→・・・→［１０００００］→［００００００］と変化し、このような変化が繰り返されることになる。
【００５８】
したがって、第１水平ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］となるように制御する場合には、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間においては、図７（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７水平ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［０１１１１１］、［１０１１１１］、［００１１１１］・・・［１０００００］、［００００００］、［１１１１１１］、［０１１１１１］、［１０１１１１］・・・に対応する階調電圧を供給することができるので、図７（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図６（Ｂ）に示す横グレースケール・パターンと表示極性を逆にする横グレースケール・パターンを表示することができる。
【００５９】
また、試験用パターンとして、縦グレースケール・パターンを表示する場合には、図８に示すように、６ビット・アップ／ダウン・カウンタ１２の被カウント信号入力端子ＩＮにクロック信号ＣＬＫを入力すると共に、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「０」、ＳＬ２＝「０」として、セレクタ２５においては、入力端子ＸＡ０〜ＸＡ５を選択するようにする。
【００６０】
このようにすると、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間、６ビット・アップ／ダウン・カウンタ１２は、クロック信号ＣＬＫをアップ・カウントすることになる。
【００６１】
即ち、６ビット・アップ／ダウン・カウンタ１２の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５の論理レベルは、クロック信号ＣＬＫの一周期、いわゆる、１ドット期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００６２】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１ドット期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００６３】
したがって、第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］となるように制御する場合には、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間においては、図９（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１０００００］、［０１００００］、［１１００００］・・・［０１１１１１］、［１１１１１１］、［００００００］、［１０００００］、［０１００００］・・・に対応する階調電圧を供給することができるので、図９（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に縦グレースケール・パターンを表示することができる。
【００６４】
これに対して、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間、６ビット・アップ／ダウン・カウンタ１２は、クロック信号ＣＬＫをダウン・カウントすることになる。
【００６５】
即ち、６ビット・アップ／ダウン・カウンタ１２の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５の論理レベルは、１ドット期間ごとに、［１１１１１１］→［０１１１１１］→［１０１１１１］→［００１１１１］→・・・→［１０００００］→［００００００］と変化し、このような変化が繰り返されることになる。
【００６６】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１ドット期間ごとに、［１１１１１１］→［０１１１１１］→［１０１１１１］→［００１１１１］→・・・→［１０００００］→［００００００］と変化し、このような変化が繰り返されることになる。
【００６７】
したがって、第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］となるように制御する場合には、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間においては、図１０（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［０１１１１１］、［１０１１１１］、［００１１１１］・・・［１０００００］、［００００００］、［１１１１１１］、［０１１１１１］、［１０１１１１］・・・に対応する階調電圧を供給することができるので、図１０（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図９（Ｂ）に示す縦グレースケール・パターンと表示極性を逆にする縦グレースケール・パターンを表示することができる。
【００６８】
また、試験用パターンとして、横縞パターンを表示する場合には、図１１に示すように、セレクト制御信号ＳＬ０＝「１」、ＳＬ１＝「０」、ＳＬ２＝「０」として、セレクタ２５においては、入力端子ＸＢ０〜ＸＢ５を選択するようにする。
【００６９】
ここに、図１２は、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図であり、図１２（Ａ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図１２（Ｂ）はＤフリップフロップ１３のクロック信号入力端子Ｃに入力される水平同期信号ＨＳ、図１２（Ｃ）はＤフリップフロップ１３の正相出力端子Ｑの論理レベル、図１２（Ｄ）はＤフリップフロップ１３の逆相出力端子／Ｑの論理レベル、図１２（Ｅ）はＡＮＤ回路１４の出力信号、図１２（Ｆ）はＡＮＤ回路１６の出力信号、図１２（Ｇ）はＯＲ回路１７の出力信号を示している。
【００７０】
即ち、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の期間においては、ＯＲ回路１７の出力信号の論理レベルは、１水平期間ごとに、「０」→「１」→「０」→「１」→・・・→「０」→「１」と変化し、このような変化が繰り返されることになる。
【００７１】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１水平期間ごとに、［００００００］→［１１１１１１］→［００００００］→［１１１１１１］→・・・→［００００００］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００７２】
したがって、第１水平ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］となるように制御する場合には、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間においては、図１３（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７水平ライン・・・の各画素電極に対して、それぞれ、表示試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・［００００００］、［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・に対応する階調電圧を供給することができるので、図１３（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に横縞パターンを表示することができる。
【００７３】
また、図１４は、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図であり、図１４（Ａ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図１４（Ｂ）はＤフリップフロップ１３のクロック信号入力端子Ｃに入力される水平同期信号ＨＳ、図１４（Ｃ）はＤフリップフロップ１３の正相出力端子Ｑの論理レベル、図１４（Ｄ）はＤフリップフロップ１３の逆相出力端子／Ｑの論理レベル、図１４（Ｅ）はＡＮＤ回路１４の出力信号、図１４（Ｆ）はＡＮＤ回路１６の出力信号、図１４（Ｇ）はＯＲ回路１７の出力信号を示している。
【００７４】
即ち、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の期間においては、ＯＲ回路１７の出力信号の論理レベルは、１水平期間ごとに、「１」→「０」→「１」→「０」→・・・→「１」→「０」と変化し、このような変化が繰り返されることになる。
【００７５】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１水平期間ごとに、［１１１１１１］→［００００００］→［１１１１１１］→［００００００］→・・・→［１１１１１１］→［００００００］と変化し、このような変化が繰り返されることになる。
【００７６】
したがって、第１水平ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］となるように制御する場合には、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間においては、図１５（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７水平ライン・・・の各画素電極に対して、それぞれ、表示試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［００００００］、［１１１１１１］［００００００］・・・［１１１１１１］、［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・に対応する階調電圧を供給することができるので、図１５（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図１３（Ｂ）に示す横縞パターンと表示極性を逆とする横縞パターンを表示することができる。
【００７７】
また、試験用パターンとして、縦縞パターンを表示する場合には、図１６に示すように、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「１」、ＳＬ２＝「０」として、セレクタ２５においては、入力端子ＸＣ０〜ＸＣ５を選択するようにする。
【００７８】
ここに、図１７は、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図であり、図１７（Ａ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図１７（Ｂ）はＤフリップフロップ１８のクロック信号入力端子Ｃに入力されるクロック信号ＣＬＫ、図１７（Ｃ）はＤフリップフロップ１８の正相出力端子Ｑの論理レベル、図１７（Ｄ）はＤフリップフロップ１８の逆相出力端子／Ｑの論理レベル、図１７（Ｅ）はＡＮＤ回路１９の出力信号、図１７（Ｆ）はＡＮＤ回路２１の出力信号、図１７（Ｇ）はＯＲ回路２２の出力信号を示している。
【００７９】
即ち、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の期間においては、ＯＲ回路２２の出力信号の論理レベルは、１ドット期間ごとに、「０」→「１」→「０」→［１］→・・・→［０］→［１］と変化し、このような変化が繰り返されることになる。
【００８０】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１ドット期間ごとに、［００００００］→［１１１１１１］→［００００００］→［１１１１１１］→・・・→［００００００］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００８１】
したがって、第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］となるように制御する場合には、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間においては、図１８（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・［００００００］、［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・に対応する階調電圧を供給することができるので、図１８（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に縦縞パターンを表示することができる。
【００８２】
また、図１９は、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図であり、図１９（Ａ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図１９（Ｂ）はＤフリップフロップ１８のクロック信号入力端子Ｃに入力されるクロック信号ＣＬＫ、図１９（Ｃ）はＤフリップフロップ１８の正相出力端子Ｑの論理レベル、図１９（Ｄ）はＤフリップフロップ１８の逆相出力端子／Ｑの論理レベル、図１９（Ｅ）はＡＮＤ回路１９の出力信号、図１９（Ｆ）はＡＮＤ回路２１の出力信号、図１９（Ｇ）はＯＲ回路２２の出力信号を示している。
【００８３】
即ち、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の期間においては、ＯＲ回路２２の出力信号の論理レベルは、１ドット期間ごとに、「１」→「０」→「１」→「０」→・・・→「１」→「０」と変化し、このような変化が繰り返されることになる。
【００８４】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、１ドット期間ごとに、［１１１１１１］→［００００００］→［１１１１１１］→［００００００］→・・・→［１１１１１１］→［００００００］と変化し、このような変化が繰り返されることになる。
【００８５】
したがって、第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］となるように制御する場合には、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間においては、図２０（Ａ）に示すように、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・［１１１１１１］、［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・に対応する階調電圧を供給することができるので、アクティブマトリクス方式の液晶表示パネルの表示面２７には、図２０（Ｂ）に示すように、図１８（Ｂ）に示す縦縞パターンと表示極性を逆にする縦縞パターンを表示することができる。
【００８６】
また、試験用パターンとして、市松パターンを表示する場合には、図２１に示すように、セレクト制御信号ＳＬ０＝「１」、ＳＬ１＝「１」、ＳＬ２＝「０」として、セレクタ２５においては、入力端子ＸＤ０〜ＸＤ５を選択するようにする。
【００８７】
ここに、図２２は、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図であり、図２２（Ａ）はＤフリップフロップ１３のクロック信号入力端子Ｃに入力される水平同期信号ＨＳ、図２２（Ｂ）はＤフリップフロップ１３の正相出力端子Ｑの論理レベル、図２２（Ｃ）はＤフリップフロップ１８のクロック信号入力端子Ｃに入力されるクロック信号ＣＬＫ、図２２（Ｄ）はＤフリップフロップ１８の正相出力端子Ｑの論理レベル、図２２（Ｅ）はＥＯＲ回路２３の出力信号、図２２（Ｆ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図２２（Ｇ）はＥＯＲ回路２４の出力信号を示している。
【００８８】
即ち、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」の期間における奇数水平期間においては、ＥＯＲ回路２４の出力信号の論理レベルは、「０」→「１」→「０」→「１」→・・・→「０」→「１」と変化し、偶数水平期間においては、ＥＯＲ回路２４の出力信号は、「１」→「０」→「１」→「０」→・・・→「１」→「０」と変化し、このような変化が繰り返されることになる。
【００８９】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、奇数水平期間においては、１ドット期間ごとに、［００００００］→［１１１１１１］→［００００００］→［１１１１１１］→・・・→［００００００］→［１１１１１１］と変化し、偶数水平期間においては、１ドット期間ごとに、［１１１１１１］→［００００００］→［１１１１１１］→［００００００］→・・・→［１１１１１１］→［００００００］と変化し、このような変化が繰り返されることになる。
【００９０】
したがって、奇数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、偶数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］となるように制御する場合には、第１〜第６４垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「０」とされる期間においては、図２３（Ａ）に示すように、奇数水平ラインにおいては、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・［００００００］、［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・に対応する階調電圧を供給することができ、偶数水平ラインにおいては、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・［１１１１１１］、［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・に対応する階調電圧を供給することができるので、図２３（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に市松パターンを表示することができる。
【００９１】
また、図２４は、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図であり、図２４（Ａ）はＤフリップフロップ１３のクロック信号入力端子Ｃに入力される水平同期信号ＨＳ、図２４（Ｂ）はＤフリップフロップ１３の正相出力端子Ｑの論理レベル、図２４（Ｃ）はＤフリップフロップ１８のクロック信号入力端子Ｃに入力されるクロック信号ＣＬＫ、図２４（Ｄ）はＤフリップフロップ１８の正相出力端子Ｑの論理レベル、図２４（Ｅ）はＥＯＲ回路２３の出力信号、図２４（Ｆ）は１２ビット・カウンタ１１の出力端子Ｑ６の論理レベル、図２４（Ｇ）はＥＯＲ回路２４の出力信号を示している。
【００９２】
即ち、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」の期間における奇数水平期間においては、ＥＯＲ回路２４の出力信号は、１ドット期間ごとに、「１」→「０」→「１」→「０」→・・・→「１」→「０」と変化し、偶数水平期間においては、ＥＯＲ回路２４の出力信号は、「０」→「１」→「０」→「１」→・・・→「０」→「１」と変化し、このような変化が繰り返されることになる。
【００９３】
この結果、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、奇数水平期間においては、１ドット期間ごとに、［１１１１１１］→［００００００］→［１１１１１１］→［００００００］→・・・→［１１１１１１］→→［００００００］と変化し、偶数水平期間においては、１ドット期間ごとに、［００００００］→［１１１１１１］→［００００００］→［１１１１１１］→・・・→［００００００］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００９４】
したがって、奇数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、偶数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］となるように制御する場合には、第６５〜第１２８垂直期間など、１２ビット・カウンタ１１の出力端子Ｑ６の論理レベルが「１」とされる期間においては、図２５（Ａ）に示すように、奇数水平ラインにおいては、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・［１１１１１１］、［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・に対応する階調電圧を供給することができ、偶数水平ラインにおいては、第１、第２、第３、第４・・・第６３、第６４、第６５、第６６、第６７垂直ライン・・・の各画素電極に対して、それぞれ、試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１１１１１１］、［００００００］、［１１１１１１］・・・［００００００］、［１１１１１１］、［００００００］、［１１１１１１］、［００００００］・・・に対応する階調電圧を供給することができるので、図２５（Ｂ）に示すように、アクティブマトリクス方式液晶表示パネルの表示面２７に、図２３（Ｂ）に示す市松パターンと表示極性を逆とする市松パターンを表示することができる。
【００９５】
また、試験用パターンとして、全面ベタ・パターンを表示する場合には、図２６に示すように、セレクト制御信号ＳＬ０＝「０」、ＳＬ１＝「０」、ＳＬ２＝「１」として、セレクタ２５においては、入力端子ＸＥ０〜ＸＥ５を選択するようにする。
【００９６】
ここに、１２ビット・カウンタ１１は、図３に示すように動作するので、この場合には、１２ビット・カウンタ１１の出力端子Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１の論理レベルは、６４垂直期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００９７】
したがって、セレクタ２５の出力端子Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５から出力される試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）は、６４垂直期間ごとに、［００００００］→［１０００００］→［０１００００］→［１１００００］→・・・→［０１１１１１］→［１１１１１１］と変化し、このような変化が繰り返されることになる。
【００９８】
この結果、図２７（Ａ）に示すように、第１〜第６４フレーム、第６５〜第１２８フレーム、第１２９〜第１９２フレーム、第１９３〜第２５６フレーム・・・第３９６９〜第４０３２フレーム、第４０３３〜第４０９６フレームにおいては、それぞれ、全画素電極に対して試験用データＴＤＡＴＡ（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５）＝［００００００］、［１０００００］、［０１００００］、［１１００００］・・・［０１１１１１］、［１１１１１１］に対応する階調電圧を供給することができるので、図２７（Ｂ）に示すように、アクティブマトリクス方式の液晶表示パネルの表示面２７に、６４垂直期間ごとに階調を変化させて全面ベタ・パターンを表示することができる。
【００９９】
なお、１２ビット・カウンタ１１の出力端子Ｑ６〜Ｑ１１に出力される出力信号を反転する場合には、図２７（Ｂ）に示す全面ベタ・パターンと階調変化の方向を逆にする全面ベタ・パターンを表示することができる。
【０１００】
このように本発明の実施の第１形態によれば、アクティブマトリクス方式の液晶表示パネルに試験用パターンとして、横縞パターン、縦縞パターン、横グレースケール・パターン、縦グレースケール・パターン、市松パターン及び全面ベタ・パターンを選択的に表示することができるので、試験用パターンを表示するに必要な試験用データを生成する表示試験器を不要とすることができ、容易、かつ、低価格でアクティブマトリクス方式の液晶表示パネルの表示試験を行うことができる。
【０１０１】
第２形態・・図２８〜図５１
本発明の実施の第２形態は、図１に示す本発明の実施の第１形態が備える試験用データ発生部９の代わりに、図２８に示す試験用データ発生部を設け、その他については、本発明の実施の第１形態と同様に構成したものである。
【０１０２】
ここに、図２８に示す試験用データ発生部は、選択により、試験用データＴＤＡＴＡ（Ｄ０〜Ｄ５）として、縦縞パターン、横縞パターン、縦グレースケール・パターン、横グレースケール・パターン、全面ベタ・パターン、市松パターンを表示するための試験用データを発生するものである。
【０１０３】
図２８中、３０は試験用データＴＤＡＴＡ（Ｄ０〜Ｄ５）を記憶するＲＯＭであり、Ａ０〜Ａ８はアドレス信号入力端子、Ｑ０〜Ｑ５は試験用データＴＤＡＴＡ（Ｄ０〜Ｄ５）が出力されるデータ出力端子である。
【０１０４】
図２９はＲＯＭ３０が記憶する試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）の内容を示す図であり、この図では、アドレスＡ８〜Ａ０及び試験用データＤ５〜Ｄ０は、１６進数で示している。
【０１０５】
即ち、ＲＯＭ３０においては、アドレス０００ｈ〜０３Ｆｈは、試験用データとして縦縞パターン表示データを記憶する部分とされており、アドレス０００ｈ、００１ｈ、００２ｈ・・・、０３Ｅｈ、０３Ｆｈには、それぞれ、００ｈ、３Ｆｈ、００ｈ・・・００ｈ、３Ｆｈが記憶されている。
【０１０６】
また、アドレス０４０ｈ〜０７Ｆｈは、試験用データとして横縞パターン表示データを記憶する部分とされており、アドレス０４０ｈ、０４１ｈ、０４２ｈ・・・０７Ｅｈ、０７Ｆｈには、それぞれ、００ｈ、３Ｆｈ、００ｈ・・・００ｈ、３Ｆｈが記憶されている。
【０１０７】
また、アドレス０８０ｈ〜０ＢＦｈは、試験用データとして縦グレースケール・パターン表示データを記憶する部分とされており、アドレス０８０ｈ、０８１ｈ、０８２ｈ・・・０ＢＥｈ、０ＢＦｈには、それぞれ、００ｈ、０１ｈ、０２ｈ・・・３Ｅｈ、３Ｆｈが記憶されている。
【０１０８】
また、アドレス０Ｃ０ｈ〜０ＦＦｈは、試験用データとして横グレースケール・パターン表示データを記憶する部分とされており、アドレス０Ｃ０ｈ、０Ｃ１ｈ、０Ｃ２ｈ・・・０ＦＥｈ、０ＦＦｈには、それぞれ、００ｈ、０１ｈ、０２ｈ・・・３Ｅｈ、３Ｆｈが記憶されている。
【０１０９】
また、アドレス１００ｈ〜１３Ｆｈは、試験用データとして全面ベタ・パターン表示データを記憶する部分とされており、アドレス１００ｈ、１０１ｈ、１０２ｈ・・・１３Ｅｈ、１３Ｆｈには、それぞれ、００ｈ、０１ｈ、０２ｈ・・・３Ｅｈ、３Ｆｈが記憶されている。
【０１１０】
また、アドレス１４０ｈ〜１７Ｆｈは、試験用データとして市松パターン表示データを記憶する部分とされており、アドレス１４０ｈ、１４１ｈ、１４２ｈ・・・１７Ｅｈ、１７Ｆｈには、それぞれ、００ｈ、３Ｆｈ、００ｈ・・・００ｈ、３Ｆｈが記憶されている。
【０１１１】
また、図２８中、３１、３２、３３は外部から供給される試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５が入力される試験用パターン選択信号入力端子であり、図３０は試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５と、選択される試験用パターンとの関係を示す図である。
【０１１２】
即ち、この例では、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「０」とされる場合には、試験用パターンとして縦縞パターンが選択されることになる。
【０１１３】
また、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「０」とされる場合には、試験用パターンとして横縞パターンが選択されることになる。
【０１１４】
また、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「１」、ＳＬ５＝「０」とされる場合には、試験用パターンとして縦グレースケール・パターンが選択されることになる。
【０１１５】
また、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「１」、ＳＬ５＝「０」とされる場合には、試験用パターンとして横グレースケール・パターンが選択されることになる。
【０１１６】
また、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「１」とされる場合には、試験用パターンとして全面ベタ・パターンが選択されることになる。
【０１１７】
また、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「１」とされる場合には、試験用パターンとして市松パターンが選択されることになる。
【０１１８】
また、図２８において、３４はクロック信号ＣＬＫ、水平同期信号ＨＳ、水平同期信号ＨＳを１／２に分周した２分周水平同期信号２ＨＳ、垂直同期信号ＶＳ及び垂直同期信号ＶＳを１／６４に分周した６４分周垂直同期信号６４ＶＳを出力するタイマ回路である。
【０１１９】
ここに、図３１はタイマ回路３４が出力するクロック信号ＣＬＫ、水平同期信号ＨＳ、２分周水平同期信号２ＨＳ、垂直同期信号ＶＳ及び６４分周垂直同期信号６４ＶＳを示す波形図である。
【０１２０】
また、図２８において、３５は試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５をセレクト制御信号として、タイマ回路３４から出力されるクロック信号ＣＬＫ、水平同期信号ＨＳ又は垂直同期信号ＶＳを選択して出力するセレクタであり、図３２は試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５と、セレクタ３５から出力される信号との関係を示す図である。
【０１２１】
即ち、セレクタ３５は、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「０」又はＳＬ３＝「０」、ＳＬ４＝「１」、ＳＬ５＝「０」又はＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「１」の場合にはクロック信号ＣＬＫを選択し、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「０」又はＳＬ３＝「１」、ＳＬ４＝「１」、ＳＬ５＝「０」の場合には水平同期信号ＨＳを選択し、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「１」の場合には垂直同期信号ＶＳを選択するように構成されている。
【０１２２】
また、図２８において、３６は試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５をセレクト制御信号として、タイマ回路３４から出力される２分周水平同期信号２ＨＳ又は６４分周垂直同期信号６４ＶＳを選択して出力するセレクタであり、図３３は試験用パターン選択信号ＳＬ３、ＳＬ４、ＳＬ５と、セレクタ３５から出力される信号との関係を示す図である。
【０１２３】
即ち、セレクタ３６は、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「０」又はＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「０」又はＳＬ３＝「０」、ＳＬ４＝「１」、ＳＬ５＝「０」又はＳＬ３＝「１」、ＳＬ４＝「１」、ＳＬ５＝「０」又はＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「１」の場合には６４分周垂直同期信号６４ＶＳを選択し、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「１」の場合には２分周水平同期信号２ＨＳを選択するように構成されている。
【０１２４】
また、図２８において、３７はセレクタ３５から出力されるクロック信号ＣＬＫ、水平同期信号ＨＳ又は垂直同期信号ＶＳを被カウント信号として被カウント信号入力端子ＩＮに入力され、セレクタ３６から出力される２分周水平同期信号２ＨＳ又は６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号としてアップ／ダウン制御信号入力端子Ｕ／Ｄに入力される６ビット・アップ／ダウン・カウンタであり、Ｑ０〜Ｑ５は１ビット目から６ビット目のカウント値を出力する出力端子である。
【０１２５】
なお、この６ビット・アップ／ダウン・カウンタ３７は、図２に示す６ビット・アップ／ダウン・カウンタ１２と同様に構成されており、アップ／ダウン制御信号入力端子Ｕ／Ｄの論理レベル＝「０」とされる場合にはアップ・カウント動作を行い、アップ／ダウン制御信号入力端子Ｕ／Ｄの論理レベル＝「１」とされる場合にはダウン・カウント動作を行う。
【０１２６】
また、この例では、タイマ回路３４と、セレクタ３５と、セレクタ３６と、６ビット・アップ／ダウン・カウンタ３７とでアドレス信号生成部が構成されており、６ビット・アップ／ダウン・カウンタ３７の出力端子Ｑ０〜Ｑ５は、それぞれ、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ５に接続され、試験用パターン選択信号入力端子３１〜３３は、それぞれ、ＲＯＭ３０のアドレス信号入力端子Ａ６〜Ａ８に接続されている。
【０１２７】
このように構成された試験用データ発生部を備える本発明の実施の第２形態を使用する場合には、アクティブマトリクス方式の液晶表示パネルに、試験用パターンとして、縦縞パターン、横縞パターン、縦グレースケール・パターン、横グレースケール・パターン、全面ベタ・パターン又は市松パターンを選択的に表示することができる。
【０１２８】
ここに、試験用パターンとして、縦縞パターンを表示する場合には、図３４に示すように、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「０」とする。
【０１２９】
このようにすると、セレクタ３５は、クロック信号ＣＬＫを選択して出力し、セレクタ３６は、６４分周垂直同期信号６４ＶＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号として、クロック信号ＣＬＫをカウントすることになる。
【０１３０】
図３５及び図３６は、この場合における動作を説明するための波形図であり、図３５は６４分周垂直同期信号６４ＶＳ＝「０」の場合、図３６は６４分周垂直同期信号６４ＶＳの論理レベル＝「１」の場合を示している。
【０１３１】
ここに、図３５（Ａ）、図３６（Ａ）は６４分周垂直同期信号６４ＶＳ、図３５（Ｂ）、図３６（Ｂ）はクロック信号ＣＬＫ、図３５（Ｃ）、図３６（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図３５（Ｄ）、図３６（Ｄ）はアクセスされるアドレスＡＤＤ、図３５（Ｅ）、図３６（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１３２】
なお、図３５（Ｄ）、図３６（Ｄ）に示すアドレスＡＤＤ及び図３５（Ｅ）、図３６（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で表示している。
【０１３３】
即ち、図３５に示すように、６４分周垂直同期信号６４ＶＳが「０」の期間は、１２ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図３５（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図３５（Ｄ）に示すように、１ドット期間ごとに、０００ｈ→００１ｈ→００２ｈ→・・・→０３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１３４】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１ドット期間ごとに、００ｈ→３Ｆｈ→００ｈ→・・・→３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１３５】
したがって、第１垂直ラインの画素電極に対して、アドレス０００ｈの試験用データに対応する階調電圧を供給するように制御する場合には、６４分周垂直同期信号６４ＶＳが「０」の期間、図１８に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、縦縞パターンを表示することができる。
【０１３６】
これに対して、図３６に示すように、６４分周垂直同期信号６４ＶＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図３６（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図３６（Ｄ）に示すように、１ドット期間ごとに、０３Ｆｈ→０３Ｅｈ→０３Ｄｈ→・・・→０００ｈと変化し、このような変化が繰り返されることになる。
【０１３７】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１ドット期間ごとに、３Ｆｈ→００ｈ→３Ｆｈ→・・・→００ｈと変化し、このような変化が繰り返されることになる。
【０１３８】
したがって、第１垂直ラインの画素電極に対して、アドレス０３Ｆｈの試験用データに対応する階調電圧を供給するように制御する場合には、６４分周垂直同期信号６４ＶＳが「１」の期間、図２０に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図１８に示す縦縞パターンと表示極性を逆にする縦縞パターンを表示することができる。
【０１３９】
また、試験用パターンとして、横縞パターンを表示する場合には、図３７に示すように、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「０」とする。
【０１４０】
このようにすると、セレクタ３５は、水平同期信号ＨＳを選択して出力し、セレクタ３６は、６４分周垂直同期信号６４ＶＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号として、水平同期信号ＨＳをカウントすることになる。
【０１４１】
図３８及び図３９は、この場合における動作を説明するための波形図であり、図３８は６４分周垂直同期信号６４ＶＳ＝「０」の場合、図３９は６４分周垂直同期信号６４ＶＳ＝「１」の場合を示している。
【０１４２】
ここに、図３８（Ａ）、図３９（Ａ）は６４分周垂直同期信号６４ＶＳ、図３８（Ｂ）、図３９（Ｂ）は水平同期信号ＨＳ、図３８（Ｃ）、図３９（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図３８（Ｄ）、図３９（Ｄ）はアクセスされるアドレスＡＤＤ、図３８（Ｅ）、図３９（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１４３】
なお、図３８（Ｄ）、図３９（Ｄ）に示すアドレスＡＤＤ及び図３８（Ｅ）、図３９（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で表示している。
【０１４４】
即ち、図３８に示すように、６４分周垂直同期信号６４ＶＳが「０」の期間は、６ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図３８（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図３８（Ｄ）に示すように、１水平期間ごとに、０４０ｈ→０４１ｈ→０４２ｈ→・・・→０７Ｆｈと変化し、このような変化が繰り返されることになる。
【０１４５】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、００ｈ→３Ｆｈ→００ｈ→・・・→３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１４６】
したがって、第１水平ラインの画素電極に対して、アドレス０４０ｈの試験用データに対応する階調電圧が供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「０」の期間、図１３に示すと同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に横縞パターンを表示することができる。
【０１４７】
これに対して、図３９に示すように、６４分周垂直同期信号６４ＶＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図３９（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図３９（Ｄ）に示すように、１水平期間ごとに、０７Ｆｈ→０７Ｅｈ→０７Ｄｈ→・・・→０４０ｈと変化し、このような変化が繰り返されることになる。
【０１４８】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、３Ｆｈ→００ｈ→３Ｆｈ→・・・→００ｈと変化し、このような変化が繰り返されることになる。
【０１４９】
したがって、第１水平ラインの画素電極に対して、アドレス０７Ｆｈの試験用データが供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「１」の期間、図１５に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図１３に示す横縞パターンと表示極性を逆にする横縞パターンを表示することができる。
【０１５０】
また、試験用パターンとして、縦グレースケール・パターンを表示する場合には、図４０に示すように、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「１」、ＳＬ５＝「０」とする。
【０１５１】
このようにすると、セレクタ３５は、クロック信号ＣＬＫを選択して出力し、セレクタ３６は、６４分周垂直同期信号６４ＶＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号として、クロック信号ＣＬＫをカウントすることになる。
【０１５２】
図４１及び図４２は、この場合における動作を説明するための波形図であり、図４１は６４分周垂直同期信号６４ＶＳ＝「０」の場合、図４２は６４分周垂直同期信号６４ＶＳ＝「１」の場合を示している。
【０１５３】
ここに、図４１（Ａ）、図４２（Ａ）は６４分周垂直同期信号６４ＶＳ、図４１（Ｂ）、図４２（Ｂ）はクロック信号ＣＬＫ、図４１（Ｃ）、図４２（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図４１（Ｄ）、図４２（Ｄ）はアクセスされるアドレスＡＤＤ、図４１（Ｅ）、図４２（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１５４】
なお、図４１（Ｄ）、図４２（Ｄ）に示すアドレスＡＤＤ及び図４１（Ｅ）、図４２（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で表示している。
【０１５５】
即ち、図４１に示すように、６４分周垂直同期信号６４ＶＳが「０」の期間は、６ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４１（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４１（Ｄ）に示すように、１ドット期間ごとに、０８０ｈ→０８１ｈ→０８２ｈ→・・・→０ＢＦｈと変化し、このような変化が繰り返されることになる。
【０１５６】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、００ｈ→０１ｈ→０２ｈ→・・・→３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１５７】
したがって、第１垂直ラインの画素電極に対して、アドレス０８０ｈの試験用データに対応する階調電圧が供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「０」の期間、図９に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に縦グレースケール・パターンを表示することができる。
【０１５８】
これに対して、図４２に示すように、６４分周垂直同期信号６４ＶＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４２（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４２（Ｄ）に示すように、１ドット期間ごとに、０ＢＦｈ→０ＢＥｈ→０ＢＤｈ→・・・→０８０ｈと変化し、このような変化が繰り返されることになる。
【０１５９】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１ドット期間ごとに、３Ｆｈ→３Ｅｈ→３Ｄｈ→・・・→００ｈと変化し、このような変化が繰り返されることになる。
【０１６０】
したがって、第１垂直ラインの画素電極に対して、アドレス０ＢＦｈの試験用データに対応する階調電圧が供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「１」の期間、図１０に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図９に示す縦グレースケール・パターンと表示極性を逆にする縦グレースケール・パターンを表示することができる。
【０１６１】
また、試験用パターンとして、横グレースケール・パターンを表示する場合には、図４３に示すように、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「１」、ＳＬ５＝「０」とする。
【０１６２】
このようにすると、セレクタ３５は、水平同期信号ＨＳを選択して出力し、セレクタ３６は、６４分周垂直同期信号６４ＶＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号として、水平同期信号ＣＬＫをカウントすることになる。
【０１６３】
図４４及び図４５は、この場合における動作を説明するための波形図であり、図４４は６４分周垂直同期信号６４ＶＳ＝「０」の場合、図４５は６４分周垂直同期信号６４ＶＳ＝「１」の場合を示している。
【０１６４】
ここに、図４４（Ａ）、図４５（Ａ）は６４分周垂直同期信号６４ＶＳ、図４４（Ｂ）、図４５（Ｂ）は水平同期信号ＨＳ、図４４（Ｃ）、図４５（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図４４（Ｄ）、図４５（Ｄ）はアクセスされるアドレスＡＤＤ、図４４（Ｅ）、図４５（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１６５】
なお、図４４（Ｄ）、図４５（Ｄ）に示すアドレスＡＤＤ及び図４４（Ｅ）、図４５（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で表示している。
【０１６６】
即ち、図４４に示すように、６４分周垂直同期信号６４ＶＳが「０」の期間は、６ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになり、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４４（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４４（Ｄ）に示すように、１水平期間ごとに、０Ｃ０ｈ→０Ｃ１ｈ→０Ｃ２ｈ→・・・→０ＦＦｈと変化し、このような変化が繰り返されることになる。
【０１６７】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、００ｈ→０１ｈ→０２ｈ→・・・→３Ｆｈと変化し、この変化が繰り返されることになる。
【０１６８】
したがって、第１水平ラインの画素電極に対して、アドレス０Ｃ０ｈの試験用データに対応する階調電圧が供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「０」の期間、図６に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に横グレースケール・パターンを表示することができる。
【０１６９】
これに対して、図４５に示すように、６４分周垂直同期信号６４ＶＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４５（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４５（Ｄ）に示すように、１水平期間ごとに、０ＦＦｈ→０ＦＥｈ→０ＦＤｈ→・・・→０Ｃ０ｈと変化し、このような変化が繰り返されることになる。
【０１７０】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、３Ｆｈ→３Ｅｈ→３Ｄｈ→・・・→００ｈと変化し、この変化が繰り返されることになる。
【０１７１】
したがって、第１水平ラインの画素電極に対して、アドレス０ＦＦｈの試験用データに対応する階調電圧が供給されるように制御する場合には、６４分周垂直同期信号６４ＶＳが「１」の期間、図７に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図６に示す横グレースケールと表示極性を逆にする横グレースケールを表示することができる。
【０１７２】
試験用パターンとして、全面ベタ・パターンを表示する場合には、図４６に示すように、試験用パターン選択信号ＳＬ３＝「０」、ＳＬ４＝「０」、ＳＬ５＝「１」とする。
【０１７３】
このようにすると、セレクタ３５は、垂直同期信号ＶＳを選択して出力し、セレクタ３６は、６４分周垂直同期信号６４ＶＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、６４分周垂直同期信号６４ＶＳをアップ／ダウン制御信号として、垂直同期信号ＶＳをカウントすることになる。
【０１７４】
図４７及び図４８は、この場合における動作を説明するための波形図であり、図４７は６４分周垂直同期信号６４ＶＳ＝「０」の場合、図４８は６４分周垂直同期信号６４ＶＳ＝「１」の場合を示している。
【０１７５】
ここに、図４７（Ａ）、図４８（Ａ）は６４分周垂直同期信号６４ＶＳ、図４７（Ｂ）、図４８（Ｂ）は垂直同期信号ＶＳ、図４７（Ｃ）、図４８（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図４７（Ｄ）、図４８（Ｄ）はアクセスされるアドレスＡＤＤ、図４７（Ｅ）、図４８（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１７６】
なお、図４７（Ｄ）、図４８（Ｄ）に示すアドレスＡＤＤ及び図４７（Ｅ）、図４８（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で示している。
【０１７７】
即ち、図４７に示すように、６４分周垂直同期信号６４ＶＳが「０」の期間は、６ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４７（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４７（Ｄ）に示すように、１垂直期間ごとに、１００ｈ→１０１ｈ→１０２ｈ→・・・→１３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１７８】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１垂直期間ごとに、００ｈ→０１ｈ→０２ｈ→・・・→３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１７９】
したがって、６４分周垂直同期信号６４ＶＳが「０」の期間、図２７に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に、６４垂直期間ごとに階調を変化させる全面ベタ・パターンを表示することができる。
【０１８０】
これに対して、図４８に示すように、６４分周垂直同期信号６４ＶＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図４８（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図４８（Ｄ）に示すように、１垂直期間ごとに、１３Ｆｈ→１３Ｅｈ→１３Ｄｈ→・・・→１００ｈと変化し、このような変化が繰り返されることになる。
【０１８１】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１垂直期間ごとに、３Ｆｈ→３Ｅｈ→３Ｄｈ→・・・→００ｈと変化し、このような変化が繰り返されることになる。
【０１８２】
したがって、６４分周垂直同期信号６４ＶＳが「１」の期間、アクティブマトリクス方式の液晶表示パネルの表示面２７に、図２７に示す全面ベタ・パターンと階調変化の方向を逆にする全面ベタ・パターンを表示することができる。
【０１８３】
また、試験用パターンとして、市松パターンを表示する場合には、図４９に示すように、試験用パターン選択信号ＳＬ３＝「１」、ＳＬ４＝「０」、ＳＬ５＝「１」とする。
【０１８４】
このようにすると、セレクタ３５は、クロック信号ＣＬＫを選択して出力し、セレクタ３６は、２分周水平同期信号２ＨＳを選択して出力することになるので、６ビット・アップ／ダウン・カウンタ３７は、２分周水平同期信号２ＨＳをアップ／ダウン制御信号として、クロック信号ＣＬＫをカウントすることになる。
【０１８５】
図５０及び図５１は、この場合における動作を説明するための波形図であり、図５０は２分周水平同期信号２ＨＳ＝「０」の場合、図５１は２分周水平同期信号２ＨＳ＝「１」の場合を示している。
【０１８６】
ここに、図５０（Ａ）、図５１（Ａ）は２分周水平同期信号２ＨＳ、図５０（Ｂ）、図５１（Ｂ）はクロック信号ＣＬＫ、図５０（Ｃ）、図５１（Ｃ）はＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベル、図５０（Ｄ）、図５１（Ｄ）はアクセスされるアドレスＡＤＤ、図５０（Ｅ）、図５１（Ｅ）はＲＯＭ３０から出力される試験用データＴＤＡＴＡを示している。
【０１８７】
なお、図５０（Ｄ）、図５１（Ｄ）に示すアドレスＡＤＤ及び図５０（Ｅ）、図５１（Ｅ）に示す試験用データＴＤＡＴＡは、１６進数で表示している。
【０１８８】
即ち、図５０に示すように、２分周水平同期信号２ＨＳが「０」の期間は、６ビット・アップ／ダウン・カウンタ３７はアップ・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図５０（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図５０（Ｄ）に示すように、１水平期間ごとに、１４０ｈ→１４１ｈ→１４２ｈ→・・・→１７Ｆｈと変化し、このような変化が繰り返されることになる。
【０１８９】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、００ｈ→３Ｆｈ→００ｈ→・・・→３Ｆｈと変化し、このような変化が繰り返されることになる。
【０１９０】
これに対して、図５１に示すように、２分周水平同期信号２ＨＳが「１」の期間は、６ビット・アップ／ダウン・カウンタ３７はダウン・カウントを行うことになるので、ＲＯＭ３０のアドレス信号入力端子Ａ０〜Ａ８の論理レベルは図５１（Ｃ）に示すようになり、アクセスされるアドレスＡＤＤは、図５１（Ｄ）に示すように、１水平期間ごとに、１７Ｆｈ→１７Ｅｈ→１７Ｄｈ→・・・→１４０ｈと変化し、このような変化が繰り返されることになる。
【０１９１】
この結果、ＲＯＭ３０から出力される試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）は、１水平期間ごとに、３Ｆｈ→００ｈ→３Ｆｈ→・・・→０ｈと変化し、このような変化が繰り返されることになる。
【０１９２】
したがって、例えば、奇数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）＝００ｈ、偶数水平期間における第１垂直ラインの試験用データＴＤＡＴＡ（Ｄ５〜Ｄ０）＝３Ｆｈとなるように制御する場合には、図２３に示す場合と同様に、アクティブマトリクス方式の液晶表示パネルの表示面２７に市松パターンを表示することができる。
【０１９３】
このように本発明の実施の第２形態によれば、アクティブマトリクス方式の液晶表示パネルに試験用パターンとして、縦グレースケール・パターン、横グレースケール・パターン、縦縞パターン、横縞パターン、全面ベタ・パターン及び市松パターンを選択的に表示することができるので、試験用パターンを表示するに必要な試験用データを生成する表示試験器を不要とすることができ、容易、かつ、低価格でアクティブマトリクス方式の液晶表示パネルの表示試験を行うことができる。
【０１９４】
【発明の効果】
以上のように、本発明によれば、アクティブマトリクス方式の液晶表示パネルに試験用パターンを表示するに必要な試験用データを発生する試験用データ発生部を備えるとしたことにより、試験用パターンを表示するに必要な試験用データを生成する表示試験器を不要とすることができ、容易、かつ、低価格でアクティブマトリクス方式の液晶表示パネルの表示試験を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の第１形態の要部を示す回路図である。
【図２】本発明の実施の第１形態が備える試験用データ発生部の構成を示す回路図である。
【図３】本発明の実施の第１形態が備える試験用データ発生部が備える１２ビット・カウンタの動作を示す波形図である。
【図４】本発明の実施の第１形態が備える試験用データ発生部が備える６ビット・アップ／ダウン・カウンタの動作を示す波形図である。
【図５】本発明の実施の第１形態を使用して横グレースケール・パターンを表示する場合を説明するための回路図である。
【図６】本発明の実施の第１形態を使用して横グレースケール・パターンを表示する場合を説明するための図である。
【図７】本発明の実施の第１形態を使用して横グレースケール・パターンを表示する場合を説明するための図である。
【図８】本発明の実施の第１形態を使用して縦グレースケール・パターンを表示する場合を説明するための回路図である。
【図９】本発明の実施の第１形態を使用して縦グレースケール・パターンを表示する場合を説明するための図である。
【図１０】本発明の実施の第１形態を使用して縦グレースケール・パターンを表示する場合を説明するための図である。
【図１１】本発明の実施の第１形態を使用して横縞パターンを表示する場合を説明するための回路図である。
【図１２】本発明の実施の第１形態を使用して横縞パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図である。
【図１３】本発明の実施の第１形態を使用して横縞パターンを表示する場合を説明するための図である。
【図１４】本発明の実施の第１形態を使用して横縞パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図である。
【図１５】本発明の実施の第１形態を使用して横縞パターンを表示する場合を説明するための図である。
【図１６】本発明の実施の第１形態を使用して縦縞パターンを表示する場合を説明するための回路図である。
【図１７】本発明の実施の第１形態を使用して縦縞パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図である。
【図１８】本発明の実施の第１形態を使用して縦縞パターンを表示する場合を説明するための図である。
【図１９】本発明の実施の第１形態を使用して縦縞パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図である。
【図２０】本発明の実施の第１形態を使用して縦縞パターンを表示する場合を説明するための図である。
【図２１】本発明の実施の第１形態を使用して市松パターンを表示する場合を説明するための回路図である。
【図２２】本発明の実施の第１形態を使用して市松パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「０」の場合における動作を説明するための波形図である。
【図２３】本発明の実施の第１形態を使用して市松パターンを表示する場合を説明するための図である。
【図２４】本発明の実施の第１形態を使用して市松パターンを表示する場合における１２ビット・カウンタの出力端子Ｑ６の論理レベルが「１」の場合における動作を説明するための波形図である。
【図２５】本発明の実施の第１形態を使用して市松パターンを表示する場合を説明するための図である。
【図２６】本発明の実施の第１形態を使用して全面ベタ・パターンを表示する場合を説明するための回路図である。
【図２７】本発明の実施の第１形態を使用して全面ベタ・パターンを表示する場合を説明するための図である。
【図２８】本発明の実施の第２形態が備える試験用データ発生部を示す回路図である。
【図２９】本発明の実施の第２形態が備えるＲＯＭの記憶内容を示す図である。
【図３０】本発明の実施の第２形態において、試験用パターン選択信号と、選択される試験用パターンとの関係を示す図である。
【図３１】本発明の実施の第２形態が備えるタイマ回路が出力する信号を示す波形図である。
【図３２】本発明の実施の第２形態において、試験用パターン選択信号と被カウント信号を出力するセレクタから出力される信号との関係を示す図である。
【図３３】本発明の実施の第２形態において、試験用パターン選択信号とアップ／ダウン制御信号を出力するセレクタから出力される信号との関係を示す図である。
【図３４】本発明の実施の第２形態を使用して縦縞パターンを表示する場合を説明するための回路図である。
【図３５】本発明の実施の第２形態を使用して縦縞パターンを表示する場合を説明するための波形図である。
【図３６】本発明の実施の第２形態を使用して縦縞パターンを表示する場合を説明するための波形図である。
【図３７】本発明の実施の第２形態を使用して横縞パターンを表示する場合を説明するための回路図である。
【図３８】本発明の実施の第２形態を使用して横縞パターンを表示する場合を説明するための波形図である。
【図３９】本発明の実施の第２形態を使用して横縞パターンを表示する場合を説明するための波形図である。
【図４０】本発明の実施の第２形態を使用して縦グレースケール・パターンを表示する場合を説明するための回路図である。
【図４１】本発明の実施の第２形態を使用して縦グレースケール・パターンを表示する場合を説明するための波形図である。
【図４２】本発明の実施の第２形態を使用して縦グレースケール・パターンを表示する場合を説明するための波形図である。
【図４３】本発明の実施の第２形態を使用して横グレースケール・パターンを表示する場合を説明するための回路図である。
【図４４】本発明の実施の第２形態を使用して横グレースケール・パターンを表示する場合を説明するための波形図である。
【図４５】本発明の実施の第２形態を使用して横グレースケール・パターンを表示する場合を説明するための波形図である。
【図４６】本発明の実施の第２形態を使用して全面ベタ・パターンを表示する場合を説明するための回路図である。
【図４７】本発明の実施の第２形態を使用して全面ベタ・パターンを表示する場合を説明するための波形図である。
【図４８】本発明の実施の第２形態を使用して全面ベタ・パターンを表示する場合を説明するための波形図である。
【図４９】本発明の実施の第２形態を使用して市松パターンを表示する場合を説明するための回路図である。
【図５０】本発明の実施の第２形態を使用して市松パターンを表示する場合を説明するための波形図である。
【図５１】本発明の実施の第２形態を使用して市松パターンを表示する場合を説明するための波形図である。
【図５２】デジタル方式の従来のデータドライバの一例の要部を示す回路図である。
【符号の説明】
１  シフトレジスタ部
２  データレジスタ部
３  ラッチ部
４  デコーダ部
５  階調電圧生成部
６  セレクタ部
９  試験用データ発生部
【図１】
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【図２】
0003899558.tif 000003
【図３】
0003899558.tif 000004
【図４】
0003899558.tif 000005
【図５】
0003899558.tif 000006
【図６】
0003899558.tif 000007
【図７】
0003899558.tif 000008
【図８】
0003899558.tif 000009
【図９】
0003899558.tif 000010
【図１０】
0003899558.tif 000011
【図１１】
0003899558.tif 000012
【図１２】
0003899558.tif 000013
【図１３】
0003899558.tif 000014
【図１４】
0003899558.tif 000015
【図１５】
0003899558.tif 000016
【図１６】
0003899558.tif 000017
【図１７】
0003899558.tif 000018
【図１８】
0003899558.tif 000019
【図１９】
0003899558.tif 000020
【図２０】
0003899558.tif 000021
【図２１】
0003899558.tif 000022
【図２２】
0003899558.tif 000023
【図２３】
0003899558.tif 000024
【図２４】
0003899558.tif 000025
【図２５】
0003899558.tif 000026
【図２６】
0003899558.tif 000027
【図２７】
0003899558.tif 000028
【図２８】
0003899558.tif 000029
【図２９】
0003899558.tif 000030
【図３０】
0003899558.tif 000031
【図３１】
0003899558.tif 000032
【図３２】
0003899558.tif 000033
【図３３】
0003899558.tif 000034
【図３４】
0003899558.tif 000035
【図３５】
0003899558.tif 000036
【図３６】
0003899558.tif 000037
【図３７】
0003899558.tif 000038
【図３８】
0003899558.tif 000039
【図３９】
0003899558.tif 000040
【図４０】
0003899558.tif 000041
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
0003899558.tif 000048
【図４８】
0003899558.tif 000049
【図４９】
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【図５０】
0003899558.tif 000051
【図５１】
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【図５２】
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