(57)【特許請求の範囲】
【請求項１】
冗長メモリ・ブロックを有するメモリ・デバイスであって、
メイン・メモリ・ブロックと、
冗長メモリ・ブロックと、
前記メイン・メモリ・ブロックと前記冗長メモリ・ブロックとに電気的に結合されており、第１のアドレス信号を受け取る第１のデコーダと、
前記メイン・メモリ・ブロックと前記冗長メモリ・ブロックとに電気的に結合されており、前記第１のアドレス信号と第１の状態または第２の状態のどちらかを有するブロック選択信号とを受け取り、前記ブロック選択信号が前記第１の状態にあるときには前記メイン・メモリ・ブロックを選択し、前記ブロック選択信号が前記第２の状態にあるときには前記冗長メモリ・ブロックを選択する、第２のデコーダと、
冗長選択信号によって制御され、第２のアドレス信号と第３のアドレス信号とを受け取り、前記第１のアドレス信号を出力するマルチプレクサであって、前記冗長選択信号が消勢されるときには前記第２のアドレス信号が前記第１のアドレス信号として選択され、前記冗長選択信号が付勢されるときには前記第３のアドレス信号が前記第１のアドレス信号として選択される、マルチプレクサと、
前記第２のデコーダに電気的に結合されており、前記冗長選択信号を受け取り前記ブロック選択信号を出力するブロック選択回路であって、前記冗長選択信号が消勢されるときには前記ブロック選択信号は前記第１の状態にあり、前記冗長選択信号が付勢されるときには前記ブロック選択信号は前記第２の状態にある、ブロック選択回路と、
複数の冗長設定アドレス信号を発生する複数のアドレス設定回路と、
前記アドレス設定回路と前記ブロック選択回路と前記マルチプレクサとに電気的に結合されており、前記第２のアドレス信号を受け取り前記第３のアドレス信号と前記冗長選択信号とを出力する冗長アドレス発生回路であって、前記第２のアドレス信号が前記冗長設定アドレス信号の１つと同一であるときには、前記対応する第３のアドレス信号は前記マルチプレクサまで伝送され、前記冗長選択信号は付勢される、冗長アドレス発生回路と、
冗長イネーブル／ディセーブル信号を出力して前記冗長アドレス発生回路をイネーブル／ディセーブルする冗長設定回路と、
を備えていることを特徴とするメモリ・デバイス。
【請求項２】
請求項１記載のメモリ・デバイスにおいて、前記冗長設定回路は、レーザによって破壊することができ一端が接地電位に電気的に結合されたヒューズと、一端がハイ電位に電気的に結合され他端が前記ヒューズの他端に電気的に結合された抵抗とを備えており、前記ヒューズの前記他端からは前記冗長イネーブル／ディセーブル信号が出力されることを特徴とするメモリ・デバイス。
【請求項３】
請求項１記載のメモリ・デバイスにおいて、前記冗長アドレス発生回路は、
対応するアドレス設定回路から出力された冗長設定アドレス信号と前記第２のアドレス信号とを受け取り結果信号を出力する複数のコンパレータであって、前記結果信号は前記冗長設定アドレス信号が前記第２のアドレス信号と同一であるときに付勢される、複数のコンパレータと、
前記コンパレータの出力端子に電気的に結合され前記コンパレータから出力された結果信号を受け取る複数の入力端子を有し、前記第３のアドレス信号を前記マルチプレクサに出力するアドレス・コーダであって、前記結果信号の１つが付勢されるときに前記対応する第３のアドレス信号を発生する、アドレス・コーダと、
前記コンパレータの出力端子に電気的に結合され前記コンパレータから出力された前記結果信号を受け取る複数の入力端子を有し、前記冗長選択信号を出力するアドレス選択制御回路であって、前記冗長選択信号は、前記結果信号の１つが付勢されるときに付勢される、アドレス選択制御回路と、
を備えていることを特徴とするメモリ・デバイス。
【請求項４】
請求項３記載のメモリ・デバイスにおいて、前記アドレス選択制御回路は、更に、前記冗長設定回路に電気的に結合され前記冗長イネーブル／ディセーブル信号を受け取り、前記冗長イネーブル／ディセーブル信号が付勢されるときにイネーブルされることを特徴とするメモリ・デバイス。
【請求項５】
請求項４記載のメモリ・デバイスにおいて、それぞれのコンパレータから出力された前記対応する結果信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項６】
請求項５記載のメモリ・デバイスにおいて、前記冗長イネーブル／ディセーブル信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項７】
請求項６記載のメモリ・デバイスにおいて、前記冗長選択信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項８】
請求項７記載のメモリ・デバイスにおいて、前記アドレス選択制御回路は、前記結果信号を受け取るＯＲゲートと、前記ＯＲゲートの出力信号と前記冗長イネーブル／ディセーブル信号とを受け取り前記冗長選択信号を出力するＡＮＤゲートとを備えていることを特徴とするメモリ・デバイス。
【請求項９】
請求項１記載のメモリ・デバイスにおいて、前記ブロック選択回路は、第１の状態にある第１の信号と第２の状態にある第２の信号とを受け取る２つの入力端子を有し前記冗長選択信号によって制御されるマルチプレクサであり、前記冗長選択信号が消勢されるときに前記第１の信号を前記ブロック選択信号として選択し、前記冗長選択信号が付勢されるときに前記第２の信号を前記ブロック選択信号として選択することを特徴とするメモリ・デバイス。
【請求項１０】
請求項１記載のメモリ・ブロックにおいて、それぞれのアドレス設定回路は、レーザによって破壊することができ一端が接地電位に電気的に結合されている複数のヒューズと、一端がハイ電位に電気的に結合されており他端が対応するヒューズの他端に電気的に結合され対応する冗長設定アドレス信号を提供する複数の抵抗と、を備えていることを特徴とするメモリ・ブロック。
【請求項１１】
冗長メモリ・ブロックを有するメモリ・デバイスであって、
メイン・メモリ・ブロックと、
冗長メモリ・ブロックと、
前記メイン・メモリ・ブロックと前記冗長メモリ・ブロックとに電気的に結合されており、第１のアドレス信号を受け取る第１のデコーダと、
前記メイン・メモリ・ブロックと前記冗長メモリ・ブロックとに電気的に結合されており、前記第１のアドレス信号と第１の状態または第２の状態のどちらかを有するブロック選択信号とを受け取り、前記ブロック選択信号が前記第１の状態にあるときには前記メイン・メモリ・ブロックを選択し、前記ブロック選択信号が前記第２の状態にあるときには前記冗長メモリ・ブロックを選択する第２のデコーダと、
複数の冗長設定アドレス信号を発生し、第２のアドレス信号を受け取り前記第１のアドレス信号と前記ブロック選択信号とを出力するアドレス制御回路であって、前記第２のアドレス信号が前記冗長設定アドレス信号のどれとも同一でないときには、前記第２のアドレス信号は前記第１のアドレス信号として機能し前記ブロック選択信号は前記第１の状態にあり、前記第２のアドレス信号が前記冗長設定アドレス信号の１つと同一であるときには、前記第２のアドレス信号は前記対応する第１のアドレス信号として機能するように変換され前記ブロック選択信号は前記第２の状態に設定される、アドレス制御回路と、
を備えていることを特徴とするメモリ・デバイス。
【請求項１２】
請求項１１記載のメモリ・デバイスにおいて、前記アドレス制御回路は、
複数の冗長設定アドレス信号を発生する複数のアドレス設定回路と、
対応するアドレス設定回路から出力された冗長設定アドレス信号と前記第２のアドレス信号とを受け取り結果信号を出力する複数のコンパレータであって、前記結果信号は前記冗長設定アドレス信号が前記第２のアドレス信号と同一であるときに付勢される、複数のコンパレータと、
前記コンパレータの出力端子に電気的に結合され前記コンパレータから出力された結果信号を受け取る複数の入力端子を有し、前記第３のアドレス信号を前記マルチプレクサに出力するアドレス・コーダであって、前記結果信号の１つが付勢されるときに前記対応する第３のアドレス信号を発生する、アドレス・コーダと、
前記コンパレータの出力端子に電気的に結合され前記コンパレータから出力された前記結果信号を受け取る複数の入力端子を有し、前記冗長選択信号を出力するアドレス選択制御回路であって、前記冗長選択信号は、前記結果信号の１つが付勢されるときに付勢される、アドレス選択制御回路と、
冗長選択信号によって制御され、第２のアドレス信号と第３のアドレス信号とを受け取り、前記第１のアドレス信号を出力するマルチプレクサであって、前記冗長選択信号が消勢されるときには前記第２のアドレス信号が前記第１のアドレス信号として選択され、前記冗長選択信号が付勢されるときには前記第３のアドレス信号が前記第１のアドレス信号として選択される、マルチプレクサと、
前記第２のデコーダに電気的に結合されており前記冗長選択信号を受け取り前記ブロック選択信号を出力するブロック選択回路であって、前記冗長選択信号が消勢されるときには前記ブロック選択信号は前記第１の状態にあり、前記冗長選択信号が付勢されるときには前記ブロック選択信号は前記第２の状態にある、ブロック選択回路と、
を備えており、前記アドレス制御回路は、冗長イネーブル／ディセーブル信号を出力して前記アドレス選択制御回路をイネーブル／ディセーブルする冗長設定回路を更に備えていることを特徴とするメモリ・デバイス。
【請求項１３】
請求項１２記載のメモリ・デバイスにおいて、それぞれのコンパレータから出力された前記対応する結果信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項１４】
請求項１３記載のメモリ・デバイスにおいて、前記冗長イネーブル／ディセーブル信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項１５】
請求項１４記載のメモリ・デバイスにおいて、前記冗長選択信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項１６】
請求項１５記載のメモリ・デバイスにおいて、前記アドレス選択制御回路は、前記結果信号を受け取るＯＲゲートと、前記ＯＲゲートの出力信号と前記冗長イネーブル／ディセーブル信号とを受け取り前記冗長選択信号を出力するＡＮＤゲートとを備えていることを特徴とするメモリ・デバイス。
【請求項１７】
請求項１２記載のメモリ・デバイスにおいて、前記ブロック選択回路は、第１の状態にある第１の信号と第２の状態にある第２の信号とを受け取る２つの入力端子を有し前記冗長選択信号によって制御されるマルチプレクサであり、前記冗長選択信号が消勢されるときに前記第１の信号を前記ブロック選択信号として選択し、前記冗長選択信号が付勢されるときに前記第２の信号を前記ブロック選択信号として選択することを特徴とするメモリ・デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ・デバイスに関し、更に詳しくは、冗長メモリ・ブロックを有するメモリ・デバイスに関する。
【０００２】
【従来の技術】
図１Ａおよび図１Ｂは、従来型のメモリ・デバイスの回路図とアドレスおよびデータ配列とである。
【０００３】
図１Ａおよび図１Ｂに示されているように、１ＫＸ８ビットの記憶容量を例として考える。この場合には、ロー・デコーダ１１１とコラム・デコーダ１１２とを介してメイン・メモリ・ブロック（ＭＭＢ）１１３の全体のアドレシングをするには、１０のアドレス・ラインＡ0−Ａ9が必要となる。ここで、アドレス・ラインＡ0−Ａ4は、ロー・デコーダ１１１に電気的に結合され、アドレス・ラインＡ5−Ａ9は、コラム・デコーダ１１２に電気的に結合されている。
【０００４】
【発明が解決しようとする課題】
ランダム・アクセス・メモリ（ＲＡＭ）などのメモリ・デバイスの製造過程でメモリ・デバイス上のいくつかのメモリ・セル上に欠陥が生じると、セル自体および更にはメモリ・デバイスの全体の誤動作の原因となり、その結果として、製造の歩留りが低下する。メモリ・デバイスの記憶容量が大きくなればなるほど、メモリ・デバイスの密度は高くなる。結果的に、メモリ・デバイス上に欠陥が存在する確率は、大きく増加し、製造の歩留りが更に低下する。歩留りを改善するために、それぞれのメモリ・デバイスにおいて、冗長メモリ・ブロック（ＲＭＢ）が設計されている。これにより、メモリ・デバイスにおけるメモリ・セルの欠陥を有する部分は、冗長メモリ・ブロックにおけるスペア・メモリ・セルによって代替することができ、それによって、よりよい歩留りを維持することができる。
【０００５】
図２は、従来技術による冗長メモリ・ブロック２１４を有するメモリ・デバイス２１０を示す回路ブロック図である。図２に示されているように、メイン・メモリ・ブロック２１３に加えて、メモリ・デバイス２１０は、冗長メモリ・ブロック２１４を含んでいる。冗長メモリ・ブロック２１４は、メモリ・セルの複数のローから構成されている。メイン・メモリ・ブロック２１３におけるメモリ・セルの１つのローの一部分に欠陥が存在する時には、冗長メモリ・ブロック２１４におけるメモリ・セルのスペア・ロー（spare row）が、メモリ・セルの欠陥のあるローを代替するものとして用いられる。
【０００６】
図２を参照すると、アドレス信号ＩＡが、メモリ・デバイス２１０のメモリ・セルの対応するローに記憶されたデータにアクセスするために入力される。この時点で、メモリ・セルの対応するローが正常である場合には、メモリ・セルのローは、ロー・デコーダ２１１とコラム・デコーダ２１２とを介して、アドレス信号ＩＡによって、正しくアドレシングされ得る。逆に、メモリ・セルのローが異常である場合には、ロー・デコーダ２１１は、アドレス信号ＩＡがアドレス・コンパレータ２２０によって比較された後でディセーブルされ、次に、冗長メモリ・ブロック２１４におけるメモリ・セルのスペア・ローが選択され、メモリ・セルの欠陥のあるローを代替する。結果として、冗長メモリ・ブロック２１４を有するメモリ・デバイス２１０は、メイン・メモリ・ブロック２１３が局所的な欠陥を有する場合であっても正常に機能することができ、従って、製造における歩留りを向上させることができる。
【０００７】
しかし、冗長メモリ・ブロック２１４のユニットは、ローを単位として評価されている。この状況下では、メイン・メモリ・ブロック２１３のメモリ・セルのあるローに欠陥を有するメモリ・セルが１つだけある場合でも、メモリ・セルのロー全体を、冗長メモリ・ブロック２１４から選択されたメモリ・セルのスペア・ローを用いて代替しなければならない。従って、メモリ・デバイスの設計の際に、いくつの冗長メモリ・セルを確保しておくべきかという問題が生じる。例として、１ＫＸ８ビットのメモリ・デバイスを考えると、メモリ・セルの３２個のローの１つをアドレシングするのに、１つのロー・デコーダを用いることができる。メモリ・セルのそれぞれのローに欠陥メモリ・セルがただ１つ存在するという最悪の条件を想定してみると、交換のためには、冗長メモリ・セルのローを３２個有していることが必要である。その結果、メイン・メモリ・ブロック２１３と冗長メモリ・ブロック２１４との面積比は、１：１となる。これは、明らかに、非現実的である。
【０００８】
【課題を解決するための手段】
以上の状況を鑑みると、本発明の目的は、バイト単位で評価される冗長メモリ・ブロックを有するメモリ・デバイスを提供することである。そうすることによって、冗長メモリ・ブロックを効率的かつ完全に用いることができる。
【０００９】
この目的を達成するために、冗長メモリ・ブロックを有するメモリ・デバイスは、メイン・メモリ・ブロックと、冗長メモリ・ブロックと、第１のデコーダと、第２のデコーダと、マルチプレクサと、ブロック選択回路と、複数のアドレス設定回路と、冗長アドレス発生回路とを含む。
【００１０】
第１および第２のデコーダは、共に、メイン・メモリ・ブロックと冗長メモリ・ブロックとに電気的に結合されている。第１のデコーダは、第１のアドレス信号を受け取り、他方で、第２のデコーダは、第１のアドレス信号と第１の状態または第２の状態のどちらかを有するブロック選択信号とを受け取る。ブロック選択信号が第１の状態にあるときには、コラム・デコーダは、メイン・メモリ・ブロックを選択する。逆に、ブロック選択信号が前記第２の状態にあるときには、コラム・デコーダは、冗長メモリ・ブロックを選択する。
【００１１】
冗長選択信号によって制御されるマルチプレクサは、第２のアドレス信号と第３のアドレス信号とを受け取り、第１のアドレス信号を出力する。冗長選択信号が消勢されるときには、マルチプレクサは、第２のアドレス信号を第１のアドレス信号として選択する。反対に、冗長選択信号が付勢されるときには、マルチプレクサは、第３のアドレス信号を前記第１のアドレス信号として選択する。
【００１２】
ブロック選択回路は、冗長選択信号を受け取り、ブロック選択信号を第２のデコーダに送信する。冗長選択信号が消勢されるときには、ブロック選択信号は第１の状態にある。逆に、冗長選択信号が付勢されるときには、ブロック選択信号は第２の状態にある。
【００１３】
アドレス設定回路は、複数の冗長設定アドレス信号を発生するのに用いられる。冗長アドレス発生回路は、アドレス設定回路と、ブロック選択回路と、マルチプレクサとに電気的に結合されており、外部の冗長設定アドレス信号を受け取り、第３のアドレス信号と冗長選択信号とを送信する。第２のアドレス信号が冗長設定アドレス信号の１つと同一であるときには、対応する第３のアドレス信号が出力され、冗長選択信号が付勢される。
【００１４】
メモリ・デバイスは、更に、冗長イネーブル／ディセーブル信号を送信し、冗長アドレス発生回路をイネーブル／ディセーブルする。冗長イネーブル／ディセーブル信号が付勢されると、冗長アドレス発生回路が、イネーブルされる。
【００１５】
冗長アドレス発生回路は、複数のコンパレータと、アドレス・コーダと、アドレス選択制御回路とを含む。
【００１６】
それぞれのコンパレータは、対応するアドレス設定回路から出力された冗長設定アドレス信号と第２のアドレス信号とを受け取り、結果信号を出力する。対応するアドレス設定回路の冗長設定アドレス信号が第２のアドレス信号と同一であるときには、結果信号は付勢される。アドレス・コーダは、それぞれのコンパレータの結果信号を受け取り、第３のアドレス信号をマルチプレクサに出力する。アドレス選択制御回路もまた、それぞれのコンパレータの結果信号を受け取り、冗長選択信号をコンパレータに出力する。コンパレータからの結果信号の１つが付勢されると、冗長選択信号が付勢される。
【００１７】
アドレス選択制御回路は、更に、冗長設定回路から出力された冗長イネーブル／ディセーブル信号を受け取る。冗長イネーブル／ディセーブル信号の付勢の後で、アドレス選択制御回路が付勢される。
【００１８】
それぞれのコンパレータの結果信号と、冗長イネーブル／ディセーブル信号と、冗長選択信号とは、ハイ電位で付勢される。アドレス選択制御回路は、ＯＲゲートとＡＮＤゲートとを含む。ＯＲゲートは、コンパレータからの結果信号を受け取る複数の入力端子を有する。ＡＮＤゲートは、ＯＲゲートの出力信号と冗長イネーブル／ディセーブル信号とを受け取る２つの入力端子を有し、冗長選択信号を出力する。
【００１９】
ブロック選択回路である第２のマルチプレクサは、冗長選択信号によって制御され、第１の状態にある第１の信号と第２の状態にある第２の信号とを受け取る２つの入力端子を有する。冗長選択信号が消勢されると、第２のマルチプレクサは、第１の信号をブロック選択信号として選択する。逆に、冗長選択信号が付勢されると、第２のマルチプレクサは、第２の信号をブロック選択信号として選択する。
【００２０】
【発明の実施の態様】
本発明は、以下で行う詳細な説明と添付の図面とから、より完全に理解されるはずである。ただし、この詳細な説明と図面とは、単に例示的なものであり、本発明を限定するものではない。
【００２１】
図３は、本発明の好適実施例による冗長メモリ・ブロック３１４を有するメモリ・デバイス３００を示す回路ブロック図である。図３に示されているように、メモリ・デバイス３００は、メモリ・アレー３１０とアドレス制御回路３２０とを含む。メモリ・アレー３１０は、主に、要求されるデータを記憶するのに用いられる。アドレス制御回路３２０は、内部アドレス信号ＩＡとブロック選択信号ＳＡとを発生し、外部アドレス信号ＭＡに基づいてメモリ・アレー３１０に記憶されている対応するデータにアクセスするのに用いられる。
【００２２】
一般に、メモリ・アレー３１０に含まれるメイン・メモリ・ブロック（ＭＭＢ）３１３は、主に、通常の条件下で要求されるデータを記憶するのに用いられる。同様に、従来技術の説明の部分で述べたように、メイン・メモリ・ブロック３１３における欠陥のあるメモリ・セルがメモリ・デバイス３００の機能に影響することを防止するために、メモリ・デバイス３００は、冗長メモリ・ブロック（ＲＭＢ）３１４を有するように設計されている。メイン・メモリ・ブロック３１３のメモリ・セルの一部に欠陥がある場合には、冗長メモリ・ブロック３１４における対応するスペア・メモリ・セルが選択されて、欠陥のあるメモリ・セルを代替し、メモリ・デバイス３００の正常な動作が維持される。デコーダ３１１および３１２は、アドレス信号ＩＡをロー・デコード信号とコラム・デコード信号とに復号（デコード）し、これらの信号は、対応するアクセス・アドレスを選択することを求められる。典型的には、デコーダ３１１はロー・デコーダとして機能し、デコーダ３１２はコラム・デコーダとして機能する。基本的には、ローおよびコラム・デコーダの定義は、実際の回路設計に依存する。更に、メイン・メモリ・ブロック３１３と冗長メモリ・ブロック３１４とは、デコーダ３１１および３１２を共有している。デコーダ３１１は、アドレス制御回路３２０からのアドレス信号ＩＡを受け取り、メイン・メモリ・ブロック３１３または冗長メモリ・ブロック３１４からメモリ・セルの対応するローを選択するロー・デコード信号を出力する。デコーダ３１２は、アドレス信号ＩＡだけでなく、アドレス制御回路３２０からのブロック選択信号ＳＡも受け取り、メイン・メモリ・ブロックまたは冗長メモリ・ブロックからメモリ・セルの対応するコラムを選択するコラム・デコード信号を出力する。ブロック選択信号ＳＡもまた、デコーダ３１２によってデコードされる。更に、アドレス信号ＩＡは、複数のアドレス・ライン上を伝送され、デコーダ３１１および３１２は、アドレス・ラインの一部に電気的に接続されている。例えば、アドレス信号ＩＡである１０ビットの信号は、１０のアドレス・ラインＩＡ0−ＩＡ9上を伝送され、デコーダ３１１および３１２は、アドレス・ラインＩＡ0−ＩＡ4とアドレス・ラインＩＡ5−ＩＡ9とにそれぞれ電気的に接続されている。ブロック選択信号ＳＡは、メイン・メモリ・ブロック３１３と冗長メモリ・ブロック３１４との一方を選択するのに用いられる。例えば、ブロック選択信号ＳＡは、１ビットの選択信号である。この場合に、ブロック選択信号ＳＡが論理レベル０にあるときにメイン・メモリ・ブロック３１３が選択され、ブロック選択信号ＳＡが論理レベル１にあるときに冗長メモリ・ブロック３１４が選択される。
【００２３】
通常は、メイン・メモリ・ブロックにおける対応するアクセス・アドレスは、アドレス信号ＭＡに基づいて選択される。しかし、対応するアクセス・アドレスにおけるいくつかのメモリ・セルに欠陥がある場合には、冗長メモリ・ブロックにおける代替アクセス・アドレスが、アドレス信号ＭＡをアドレス制御回路３２０とデコーダ３１１および３１２とを介して変換することによって、選択される。このようにして、メモリ・デバイス３００の全体は、メイン・メモリ・ブロックのメモリ・セルのどれかに欠陥がある場合でも、うまく機能することが可能になる。
【００２４】
更に、アドレス制御回路３２０は、マルチプレクサ３４０と、ブロック選択回路３５０と、アドレス設定回路３６１−３６Ｎと、冗長アドレス発生回路３３０と、冗長設定回路３８０とを含む。
【００２５】
マルチプレクサ３４０は、外部アドレス信号ＭＡと冗長アドレス発生回路３３０から出力されたアドレス信号ＲＡとを受け取る２つの入力端子ＡおよびＢを有する。マルチプレクサ３４０は、アドレス信号ＩＡを出力する出力端子Ｙを有する。更に、マルチプレクサ３４０は、冗長選択信号ＲＳによって制御される。例えば、冗長選択信号ＲＳが論理レベル０に消勢されると、マルチプレクサ３４０は、外部アドレス信号ＭＡをアドレス信号ＩＡとして選択する。逆に、例えば、冗長選択信号ＲＳが論理レベル１に付勢されると、マルチプレクサ３４０は、アドレス信号ＲＡをアドレス信号ＩＡとして選択する。
【００２６】
ブロック選択回路３５０は、冗長アドレス発生回路３３０から出力された冗長選択信号ＲＳを受け取り、ブロック選択信号ＳＡをデコーダ３１２に出力して、メイン・メモリ・ブロック３１３と冗長メモリ・ブロック３１４との一方を選択する。冗長選択信号ＲＳが消勢されると、ブロック選択信号ＳＡは、例えば、論理レベル０に設定され、デコーダ３１２を介してメイン・メモリ・ブロック３１３を選択する。逆に、冗長選択信号ＲＳが付勢されると、ブロック選択信号ＳＡは、例えば、論理レベル１に設定され、デコーダ３１２を介して冗長メモリ・ブロック３１４を選択する。
【００２７】
アドレス設定回路３６１−３６Ｎは、メイン・メモリ・ブロック３１３において欠陥のあるメモリ・セルが位置しているアドレスに基づいて、様々な冗長設定アドレス信号ＤＡ1−ＤＡNを発生するのに用いられる。冗長アドレス発生回路３３０は、冗長設定アドレス信号ＤＡ1−ＤＡNと外部アドレス信号ＭＡとを受け取る。アドレス信号ＭＡが冗長設定アドレス信号ＤＡ1−ＤＡNの１つと同一であるときには、冗長アドレス発生回路３３０は、対応するアドレス信号ＲＡと付勢されている冗長選択信号ＲＳとを出力する。この時点で、マルチプレクサ３４０は、アドレス信号ＲＡをアドレス信号ＩＡとして選択し、ブロック選択信号ＳＡは、例えば論理レベル１に設定され、それによって、冗長メモリ・ブロック３１４を選択する。
【００２８】
冗長設定回路３８０から出力された冗長イネーブル／ディセーブル信号ＲＥＮは、アドレス選択制御回路３３４のイネーブル端子ＥＮに接続され、冗長アドレス発生回路３３０をイネーブル／ディセーブルする。冗長イネーブル／ディセーブル信号ＲＥＮが例えば論理レベル１に付勢されると、冗長アドレス発生回路３３０がイネーブルされる。逆に、冗長イネーブル／ディセーブル信号ＲＥＮが例えば論理レベル０に消勢されると、冗長アドレス発生回路３３０がディセーブルされる。従って、メモリ・デバイス３００が完全に製造された後でメイン・メモリ・ブロック３１３が正常に機能することができれば、冗長メモリ・ブロック３１４におけるスペア・メモリ・セルを用いる必要はない。この時点で、冗長アドレス発生回路３３０は、冗長設定回路３８０によってディセーブルされる。
【００２９】
更に、図３を参照すると、冗長アドレス発生回路３３０は、コンパレータ３７１−３７Ｎと、アドレス・コーダ３３２と、アドレス選択制御回路３３４とを含む。
【００３０】
コンパレータ３７１−３７Ｎは、アドレス設定回路３６１−３６Ｎからそれぞれ出力された冗長設定アドレス信号ＤＡ1−ＤＡNと、外部アドレス信号ＭＡとを受け取り、結果信号ＣＰ1−ＣＰNを出力する。例えば、アドレス設定回路３６１からの冗長設定アドレス信号ＤＡ1が外部信号ＭＡと同一である場合には、コンパレータ３７１から出力された結果信号ＣＰ1が付勢される。残りのコンパレータ群も、これと同じ動作をする。冗長設定アドレス信号ＤＡ1−ＤＡNは、相互に異なっているので、ただ１つのコンパレータが付勢された結果信号を出力し、残りのコンパレータ群は、消勢された結果信号を出力する。
【００３１】
結果信号ＣＰ1−ＣＰNは、コンパレータ３７１−３７Ｎから、アドレス・コーダ３３２とアドレス選択回路３３４とに、同時に伝送される。そして、アドレス・コーダ３３２は、結果信号ＣＰ1−ＣＰNのどの１つが付勢されているかに基づいて、対応するアドレス信号ＲＡを発生する。アドレス選択制御回路３３４は、結果信号ＣＰ1−ＣＰNと冗長イネーブル／ディセーブル信号ＲＥＮとに従って、冗長選択信号ＲＳの状態を決定する。冗長イネーブル／ディセーブル信号ＲＥＮと結果信号ＣＰ1−ＣＰNの１つとが付勢されると、冗長選択信号ＲＳが付勢される。この時点で、マルチプレクサ３４０は、アドレス・コーダ３３２から出力されたアドレス信号ＲＡを、メモリ・アレー３１０から伝送されるアドレス信号ＩＡとして選択する。
【００３２】
図４は、図３の詳細な回路ブロック図である。図４では、アドレス選択制御回路３３４は、ＯＲゲート４３１とＡＮＤゲート４３２とから構成され、冗長設定回路３８０は、プルアップ抵抗４８１とレーザによって破壊可能なヒューズ４８２とから構成されている。更に、ブロック選択回路３５０は、マルチプレクサ４５１から構成され、このマルチプレクサ４５１の入力端子は、それぞれが、ハイ電位と接地電位とに電気的に接続されている。
【００３３】
同様にして、アドレス選択制御回路３３４と冗長設定回路３８０とにより、結果信号ＣＰ1−ＣＰNの任意の１つがハイ論理レベルに付勢されると、冗長イネーブル／ディセーブル信号ＲＥＮがハイ論理レベルに付勢され、冗長選択信号ＲＳがハイ論理レベルに付勢される。
【００３４】
コンパレータ３７１−３７Ｎから出力された結果信号ＣＰ1−ＣＰNは、すべて、ＯＲゲート４３１の入力端子に接続される。従って、結果信号ＣＰ1−ＣＰNの１つがハイ論理レベルに付勢されると、ＯＲゲート４３１の出力端子は、ハイ論理レベルに設定される。同時に、冗長設定回路３８０のヒューズ４８２が破壊され、それによって、イネーブル／ディセーブル信号ＲＥＮの電位が、抵抗４８１によってハイ論理レベルにプルアップされる。ＡＮＤゲート４３２の入力端子は、共に、ハイ論理レベルにあるので、ＡＮＤゲート４３２の出力端子は、ハイ論理レベルに設定される。この時点で、冗長選択信号ＲＳによって制御されているマルチプレクサ３４０は、アドレス信号ＲＡを選択して、その出力端子Ｙから出力する。
【００３５】
ブロック選択回路３５０を構成するマルチプレクサ４５１は、それぞれ接地電位とハイ電位とに電気的に結合された入力端子ＡおよびＢと、ブロック選択信号ＳＡをデコーダ３１２に出力する出力端子Ｙとを有している。冗長設定信号ＲＳがロー論理レベルに消勢されると、マルチプレクサ４５１は、入力端子Ａの接地電位をブロック選択信号ＳＡとして選択する。この時点で、メイン・メモリ・ブロック３１３が、デコーダ３１２を介して、アドレシングされる。逆に、冗長設定信号ＲＳがハイ論理レベルに付勢されると、マルチプレクサ４５１は、入力端子Ｂのハイ電位をブロック選択信号ＳＡとして選択する。この時点で、冗長メモリ・ブロック３１４が、デコーダ３１２を介して、アドレシングされる。
【００３６】
アドレス設定回路３６１−３６Ｎは、メイン・メモリ・ブロック３１３における欠陥のあるメモリ・セルに対応する冗長設定アドレス信号を発生するのに用いられる。図５は、それぞれのアドレス設定回路を示す回路図である。
【００３７】
図５に示されているように、それぞれのアドレス設定回路は、プルアップ抵抗５２１−５２Ｎとレーザによって破壊可能なヒューズ５３１−５３Ｎとの複数の対から構成されている。抵抗５２１とヒューズ５３１との対を例として考えると、ヒューズ５３１が破壊されていないときには、対応する信号ラインＲＡ1の電位は、接地電位にプルダウンされ、これが、ヒューズ５３１によって論理レベル０と考えられる。抵抗とヒューズとの他の対も、これと同様の動作を行う。従って、対応するアドレス信号ＲＡは、信号ラインＲＡ1−ＲＡNの電位をヒューズ５３１−５３Ｎが破壊されているかどうかに基づいて、決定される。
【００３８】
図６Ａは、図３および図４のメモリ・アレー３１０を示す回路ブロック図であり、図６Ｂは、図６Ａのメモリ・アレー３１０のアドレスおよびデータ構成を示す概略図である。冗長メモリ・ブロック３１４の動作を更に記述している図６Ａを参照すると、メイン・メモリ・ブロック３１３と冗長メモリ・ブロック３１４との記憶容量は、それぞれ、１ＫＸ８ビットと３２Ｘ８ビットとである。それぞれのアドレスは、８ビット・データを記憶できるから、アドレス信号ＩＡを伝送するには、１０のアドレス・ラインＩＡ0−ＩＡ9を有している必要がある。ここで、５つのアドレス・ラインＩＡ0−ＩＡ4はメモリ・セルの３２のローをアドレシングするデコーダ３１１に電気的に接続され、５つのアドレス・ラインＩＡ5−ＩＡ9はメモリ・セルの３２のコラムをアドレシングするデコーダ３１２に電気的に接続される。従って、メイン・メモリ・ブロック３１３における任意のアドレスを、デコーダ３１１および３１２を介して選択することができる。デコーダ３１２まで伝送されメイン・メモリ・ブロック３１３と冗長メモリ・ブロック３１４との一方を選択するブロック選択信号ＳＡが、アドレス・ラインＩＡ10と考えられる。アドレス・ラインＩＡ10が論理レベル０にあるときには、デコーダ３１２は、メイン・メモリ・ブロック３１３において、メモリ・セルのコラムを選択する。逆に、アドレス・ラインＩＡ10が論理レベル１にあるときには、デコーダ３１２は、冗長メモリ・ブロック３１４を選択し、それによって、デコーダ３１１によって、対応する記憶アドレスを選択する。
【００３９】
図６Ｂを参照すると、外部アドレス信号ＭＡはアドレス・ラインＡ0−Ａ9上の伝送され、メモリ・アレー３１０の内部アドレス信号ＩＡはアドレス・ラインＩＡ0−ＩＡ10上を伝送される。外部アドレス・ラインＡ0−Ａ9は、０００ｈ−３ＦＦｈの範囲のアドレスを指示することができる。メモリ・デバイス３００の製造が完了し、００２ｈや１３０ｈなど複数の誤動作アドレスがテストによってメイン・メモリ・ブロック３１３内に発見されたと想定してみる。この問題を解決するために、アドレス設定回路３６１−３６Ｎの第１および第２のアドレス設定回路は、故障しているアドレス００２ｈおよび１３０ｈに対応する冗長設定アドレス信号をレーザによって発生するように設定され、冗長イネーブル／ディセーブル信号ＲＥＮが付勢されて、冗長メモリ・ブロック３１４が選択される。アドレス００２ｈおよび１３０ｈを除くメイン・メモリ・ブロック３１３の他のアドレスは、データ・アクセスのためのアドレシングが可能である。アドレス００２ｈに記憶されているデータへのアクセスが要求される場合には、コンパレータ３７１の結果信号ＣＰ1が付勢され、アドレス・コーダ３３２に伝送されて、アドレス０００ｈに対応するアドレス信号ＲＡが発生され、同時に、アドレス選択制御回路３３４に伝送される。冗長イネーブル／ディセーブル信号ＲＥＮが付勢されると、冗長選択信号ＲＳが付勢され、マルチプレクサ３４０を強制して出力端子Ｙ上のアドレス信号ＩＡとして、入力端子Ｂ上のアドレス信号ＲＡを選択させる。更に、ブロック選択回路３５０から出力されたブロック選択信号ＳＡもまた付勢され、冗長メモリ・ブロック３１４が選択される。図６Ｂに示されてるように、外部アドレス信号ＭＡがアドレス００２ｈを指示すると、アドレス信号ＭＡは、アドレス０００に対応するアドレス信号ＩＡとして機能するアドレス信号ＲＡに変換され、ブロック選択信号ＳＡは付勢されて、冗長メモリ・ブロック３１４における代替アクセス・アドレスが選択される。
【００４０】
同様に、外部アドレス信号ＭＡがアドレス１３０ｈを指示すると、アドレス信号ＭＡは、アドレス００１に対応するアドレス信号ＩＡとして機能するアドレス信号ＲＡに変換され、ブロック選択信号ＳＡは付勢されて、冗長メモリ・ブロック３１４がアドレシングされる。
【００４１】
従来技術と比較すると、本発明による冗長メモリ・ブロックを有するメモリ・デバイスは、次の効果を有する。すなわち、メモリ・デバイスのユニットが、バイト単位で評価され、それによって、メイン・メモリ・ブロックにおけるメモリ・セルの欠陥のアルバイトを、冗長メモリ・ブロックのメモリ・セルのスペア・バイトによって代替することができる。従って、本発明によれば、製造上の歩留りを改善するだけでなく、冗長メモリ・ブロックを効率的に使用することができるようになる。
【００４２】
以上で、本発明を好適実施例を用いて例示により説明したが、本発明は、これらの開示された実施例に限定されないことを理解すべきである。むしろ、本発明は、この技術分野の当業者に明らかである様々な修正や類似の構成もカバーすることが意図されている。従って、冒頭の特許請求の範囲は、その最広義に解釈されるべきであり、そのような修正や類似の構成のすべてを含むものとする。
【図面の簡単な説明】
【図１】図１Ａおよび図１Ｂから構成される。図１Ａは、従来型のメモリを示す回路ブロック図である。図１Ｂは、従来型のメモリのアドレスおよびデータ構成を示す概観図である。
【図２】従来技術による冗長メモリ・ブロックを有するメモリ・デバイスを示す回路ブロック図である。
【図３】本発明による冗長メモリ・ブロックを有するメモリ・デバイスを示す回路ブロック図である。
【図４】図３の詳細な回路ブロック図である。
【図５】図３および図４のアドレス設定回路を示す回路図である。
【図６】図６Ａおよび図６Ｂから構成される。図６Ａは、図３および図４のメモリ・アレーを示すブロック図である。図６Ｂは、図６Ａのメモリ・アレーのアドレスおよびデータ構成を示す概観図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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