(57)【特許請求の範囲】
【請求項１】
クロックに同期して複数ビットの書き込み及び読み出しを行うバーストモードを有するメモリ装置において、
データを記憶する複数のメモリセルとそれに接続可能な複数のビット線とを有するメモリセルアレイと、
前記ビット線の電位を検出し増幅するセンスアンプと、
前記ビット線の電位に従って駆動制御され、読み出し時に前記ビット線毎に生成される第１のコラム選択信号により開閉する第１のコラム選択回路と、
前記複数のビット線に共通に設けられ、前記第１のコラム選択回路により駆動される第１のデータバスと、
前記第１のデータバスに接続される読み出し用のメインアンプと、
書き込み時に前記ビット線毎に生成される第２のコラム選択信号により開閉される第２のコラム選択回路と、
前記複数のビット線に共通に設けられ、前記第２のコラム選択回路を介して設けられる第２のデータバスと、
前記クロックに同期し、書き込みデータに従って前記第２のデータバスを駆動し、前記開かれた第２のコラム選択回路を介して前記メモリセルへの書き込みを行う書き込みアンプとを有し、
前記第２のコラム選択信号は、前記バースト書き込みモード時において、所定の書き込みの禁止を要求するマスク信号に応答して、前記第２のコラム選択回路を閉じるよう制御され、
前記バースト読み出しモード時において、前記読み出し用のメインアンプの出力が所定の読み出しの禁止を要求するマスク信号に応答して読み出し禁止状態になり、
前記第１のコラム選択信号が前記クロックに同期して生成され、当該生成される回路内に前記マスク信号の論理が挿入されていないことを特徴とするメモリ装置。
【請求項２】
クロックに同期して複数ビットの書き込み及び読み出しを行うバーストモードを有するメモリ装置において、
データを記憶する複数のメモリセルとそれに接続可能な複数のビット線とを有するメモリセルアレイと、
読み出し時に前記ビット線毎に生成される第１のコラム選択信号により開閉する第１のコラム選択回路と、
前記複数のビット線に共通に、前記第１のコラム選択回路を介して設けられる第１のデータバスと、
前記第１のデータバスに接続される読み出し用のメインアンプと、
書き込み時に前記ビット線毎に生成される第２のコラム選択信号により開閉される第２のコラム選択回路と、
前記複数のビット線に共通に、前記第２のコラム選択回路を介して設けられる第２のデータバスと、
前記クロックに同期し、書き込みデータに従って前記第２のデータバスを駆動し、前記開かれた第２のコラム選択回路を介して前記メモリセルへの書き込みを行う書き込みアンプとを有し、
前記第２のコラム選択信号は、前記バースト書き込みモード時において、所定の書き込みの禁止を要求するマスク信号に応答して、前記第２のコラム選択回路を閉じるよう制御され、
前記バースト読み出しモード時において、前記読み出し用のメインアンプの出力が所定の読み出しの禁止を要求するマスク信号に応答して読み出し禁止状態になり、
前記第１のコラム選択信号が前記クロックに同期して生成され、当該生成される回路内に前記マスク信号の論理が挿入されていないことを特徴とするメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置等のメモリ装置に関し、特にバースト書き込みモード時に利用されるマスク信号によって読み出し動作が遅くなるのを防止したメモリ装置に関する。
【０００２】
【従来の技術】
近年の半導体記憶装置等のメモリ装置は、行アドレスにより選択されたワード線を駆動した状態で、異なるコラムのメモリセルにアクセスするバーストモードを有する。このバーストモードによれば、短時間で複数の読み出しデータを高速に読み出すことができ、あるいは短時間で複数の書き込みデータを高速に書き込むことができる。
【０００３】
一方、この高速アクセス可能なバーストモードにおいて、特定のデータについては読み出しを行わないあるいは書き込みを行わないことを可能にするために、入出力マスク信号（ＤＱマスク）が利用される。即ち、バーストモードにおいて、クロックに同期して、連続して読み出しあるいは書き込みが行われている時に、所定番目の読み出しあるいは書き込みタイミングで入出力マスク信号が与えられ、そのマスク信号が与えられた時の読み出しあるいは書き込みが禁止される。
【０００４】
一般に、メモリ装置では、複数のビット線のうち選択されたビット線が、コラム選択信号によって共通のデータバスに接続され、データバスに設けられた読み出し用のメインアンプから読み出しが行われ、あるいは書き込みアンプから書き込みが行われる。従って、上記の入出力マスク信号によって読み出しあるいは書き込みを禁止する為には、コラム選択信号を入出力マスク信号に応答して駆動させる必要がある。
【０００５】
図１は、従来のメモリ装置の一部概略図である。この概略図には、主に列側の回路と入出力部分が示され、行側の回路は省略されている。メモリセルアレイＭＣＡに隣接してセンスアンプＳＡが設けられる。図中、二重の正方形は外部端子を意味し、アドレスＡ00〜Ａxxと、入出力端子ＤＱと、クロックＣＬＫと、入出力マスクＤＱＭの外部端子が示される。アドレスＡ00〜Ａxxは、プリデコーダ１４に与えられ、コラムデコーダ１６により、コラム選択信号ＣＬ0 〜ＣＬ256 が生成される。尚、コラム選択信号ＣＬは、クロックＣＬＫに同期して生成される。
【０００６】
センスアンプＳＡは、図示しないビット線の電位を検出し、コラム選択信号ＣＬに応答して読み出しデータバスｒｄｂに読み出しデータを出力する。その読み出しデータバスｒｄｂの読み出しデータは、メインアンプ２０により増幅され、入出力端子ＤＱに出力される。一方、書き込みデータは、入出力端子ＤＱから供給され、書き込みアンプ１８により書き込みデータバスｗｄｂに転送される。そして、書き込みデータバスｗｄｂは、コラム選択信号ＣＬにより選択された図示しないビット線に接続される。その結果、メモリセルにデータが書き込まれる。
【０００７】
更に、外部から供給される入出力マスク信号ＤＱＭに応答して、コラム選択信号ＣＬを非選択状態にする為に、論理回路３０が設けられる。この論理回路３０は、クロックＣＬＫのタイミングに同期してコラム選択信号ＣＬが発生する様に制御すると共に、入出力マスク信号ＤＱＭの状態に応答して、コラム選択信号ＣＬの発生を禁止する。
【０００８】
図２は、図１のメモリ装置でのバースト書き込み動作のタイミングチャート図である。この例は、４ビットのバースト書き込みモードである。時間ｔ１でのクロックＣＬＫの立ち上がりエッジに同期して書き込みモードとなり、その後の４クロック周期の間に、４つの書き込みデータが供給される。それに同期してコラム選択信号ＣＬも連続して生成される。但し、２クロック周期目で供給された入出力マスク信号ＤＱＭに応答して、コラム選択信号ＣＬの生成が禁止される。その結果、２クロック周期目のデータの書き込みは禁止される。
【０００９】
【発明が解決しようとする課題】
ところが、上記のメモリ装置では、読み出し動作が遅くなるという問題を有している。メモリ装置において、一般に、書き込みよりも読み出しの高速化の要求が大きい。上記のメモリ装置の読み出し動作では、ワード線が駆動されてからセンスアンプＳＡが動作し、コラムアドレスがデコードされてコラム選択信号ＣＬが生成され、センスアンプＳＡの読み出しデータがメインアンプ２０に出力されて、入出力端子ＤＱからデータが出力される。従って、コラム選択信号ＣＬの生成はできるだけ高速に行うことが、読み出し速度を上げる為には必要である。
【００１０】
図１に示される通り、このコラム選択信号ＣＬを生成する為のクリティカルパス３２は、クロックＣＬＫから、論理回路３０、プリデコーダ１４、コラムデコーダ１６を経由する。このクリティカルパスでの遅延時間をできるだけ少なくすることが、読み出しの高速化を可能にする。
【００１１】
ところが、上記した通り、クリティカルパス３２には、入出力マスク信号ＤＱＭの状態との論理動作が入っているので、コラム選択信号ＣＬの生成を十分に高速化することができない。
【００１２】
そこで、本発明は、高速読み出しが可能なメモリ装置の新規な構成を提供することにある。
【００１３】
更に、本発明は、コラム選択信号の生成を高速化し、更にバーストモードにおける入出力マスク信号ＤＱＭに応答して入出力禁止動作を可能にしたメモリ装置を提供することにある。
【００１４】
更に、本発明は、読み出し動作と書き込み動作に最適な入出力マスク信号ＤＱＭによる入出力禁止動作を可能にしたメモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、コラム選択信号ＣＬを生成する為のクロックＣＬＫから、プリデコーダ、コラムデコーダへのクリティカルパス内から、入出力マスク信号ＤＱＭによる論理回路をなくした構成のメモリ装置である。コラム選択信号の生成の為のクリティカルパス内に入出力マスク信号ＤＱＭとの論理回路をなくして、クロックが供給されてからコラム選択信号が生成されるまでの時間をできるだけ短くする。一方、バースト書き込みモード時における入出力マスクを可能にするために、書き込みアンプの駆動制御を入出力マスク信号ＤＱＭに基づいて行う。即ち、入出力マスク信号ＤＱＭに応答して、書き込みアンプの活性化が禁止あるいは許可される。
【００１６】
あるいは、本発明は、ビット線の信号に応答して駆動回路がデータバス線を駆動するタイプのダイレクト型センスアンプ方式であって、読み出しコラム選択信号と書き込みコラム選択信号とが生成されるメモリ装置において、前記の書き込みコラム選択信号の生成を入出力マスク信号ＤＱＭに基づいて行う。即ち、入出力マスク信号ＤＱＭに応答して書き込みコラム選択信号の生成が禁止される。一方、読み出しコラム選択信号の生成の為のクリティカルパスには、入出力マスク信号ＤＱＭによる論理回路は設けられない。そして、読み出し用のメインアンプの出力側に、入出力マスク信号ＤＱＭに応答して出力を禁止（マスク）する回路が設けられる。
【００１７】
上記目的を達成する為に、本発明は、クロックに同期して複数ビットの書き込み及び読み出しを行うバーストモードを有するメモリ装置において、
データを記憶する複数のメモリセルとそれに接続可能な複数のビット線とを有するメモリセルアレイと、
前記ビット線毎に生成される第１のコラム選択信号により開閉する第１のコラム選択回路と、
前記複数のビット線に共通に、前記第１のコラム選択回路を介して設けられる第１のデータバスと、
前記第１のデータバスに接続される読み出し用のメインアンプと、
書き込み時に生成される第２のコラム選択信号により開閉される第２のコラム選択回路と、
前記複数のビット線に共通に、前記第２のコラム選択回路を介して設けられる第２のデータバスと、
前記クロックに同期し、書き込みデータに従って前記第２のデータバスを駆動し、前記開かれた第２のコラム選択回路を介して前記メモリセルへの書き込みを行う書き込みアンプとを有し、
前記第２のコラム選択信号は、前記バースト書き込みモード時において、所定の書き込みの禁止を要求するマスク信号に応答して、前記第２のコラム選択回路を閉じるよう制御されることを特徴とする。
【００１８】
読み出し用に利用される第１のコラム選択回路と、書き込み用に利用される第２のコラム選択回路とを有し、第１のコラム選択回路を制御する第１のコラム選択信号の生成には、マスク信号の論理を挿入しないで、第２のコラム選択回路を制御する第２のコラム選択信号の生成を、マスク信号に応答して禁止するようにする。これにより、読み出し速度に影響を与える第１のコラム選択信号の生成を高速化することができる。以下に示される実施の形態例において、前記第１のコラム選択信号は読み出しコラム選択信号に、前記第２のコラム選択信号は書き込みコラム選択信号に対応する。
【００１９】
上記目的を達成する為に、本発明は、クロックに同期して複数ビットの書き込み及び読み出しを行うバーストモードを有するメモリ装置において、
データを記憶する複数のメモリセルとそれに接続可能な複数のビット線とを有するメモリセルアレイと、
前記複数のビット線に、コラム選択信号により開閉するコラムゲートを介して共通に設けられるデータバスと、
前記データバスに接続される読み出し用のメインアンプと、
前記クロックに同期し、書き込みデータに従って前記データバスを駆動して、前記メモリセルへの書き込みを行う書き込みアンプとを有し、
前記書き込みアンプは、前記バースト書き込みモード時において、所定の書き込みの禁止を要求するマスク信号に応答して、前記データバスの駆動を禁止され、前記読み出し用のメインアンプは、前記バースト読み出しモードにおいて、前記マスク信号に応答して、前記読み出しデータの出力を禁止されることを特徴とする。
【００２０】
上記の発明によれば、コラム選択信号の生成にマスク信号の論理を挿入せずに高速に生成されるように構成し、バースト書き込みモード時においてマスク信号に応答して書き込みアンプの駆動動作を禁止するようにする。その結果、読み出し速度に影響を与えるコラム選択信号の生成の速度を損なうことなく、バースト書き込みモード時の書き込み禁止動作を適切に行うことができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００２２】
図３は、本発明の第１の実施の形態例のメモリ装置の全体回路図である。図３の回路図には、複数のワード線ＷＬと複数のビット線対ＢＬが配置され、その交差位置にメモリセルＭＣが設けられた２つのメモリセルアレイＭＣＡ0 、ＭＣＡ1 が設けられる。そして、それぞれのメモリセルアレイＭＣＡの上下にセンスアンプＳＡ0 〜ＳＡ2 が設けられる。例えば、メモリセルアレイＭＣＡ内には、２５６対のビット線対が配置され、奇数番目のビット線対は中央のセンスアンプＳＡ1 の両側に接続され、偶数番目のビット線対は両端のセンスアンプＳＡ0 とＳＡ2 に接続される。かかる構成にすることで、２つのビット線対のピッチでセンスアンプを配置させることができ、メモリセルアレイの高集積化を可能にする。
【００２３】
各メモリセルアレイＭＣＡ0 とＭＣＡ1 には、ワードデコーダ・ドライバ１０，１２が設けられる。このワードデコーダ・ドライバ１０，１２には、図示しない行アドレスが供給されると共に、別の行アドレスにより生成されたブロック選択信号ＢＬＫ0 ，ＢＬＫ1 が供給される。このブロック選択信号ＢＬＫが与えられたメモリセルアレイ側のワードデコーダ・ドライバが活性化され、対応するメモリセルアレイＭＣＡのワード線ＷＬが駆動される。
【００２４】
今仮に、メモリセルアレイＭＣＡ0 内のメモリセルが選択されるとすると、ブロック選択信号ＢＬＫ0 が選択状態となり、ワードデコーダ・ドライバ１０により、１本のワード線ＷＬが駆動される。それに伴い、メモリセルアレイＭＣＡ0 内のビット線対がセンスアンプＳＡ0 とＳＡ1 に接続され、メモリセルに蓄積された電荷に従って生成されるビット線対の電位の差がセンスアンプにより検出され、増幅される。一方、メモリセルアレイＭＣＡ1 に対応するワードデコーダ・ドライバ１２は非活性状態となる。
【００２５】
そして、コラムアドレス信号Ａｄ0 〜Ａｄ7 がコラム・プリデコーダ１４に供給され、プリデコーダ１４とコラムデコーダ１６とによりアドレスがデコードされ、１本の読み出しコラム選択信号ＲＣＬが駆動される。コラム・プリデコーダ１４は、クロックＣＬＫに同期して生成される内部クロックｃｌｋ１に応答して活性化される。従って、読み出しコラム選択信号ＲＣＬは、クロックＣＬＫに同期して駆動される。読み出しコラム選択信号ＲＣＬは、各ビット線対毎に生成され、この例では読み出しコラム選択信号線ＲＣＬは２５６本となる。
【００２６】
各センスアンプＳＡ0 〜ＳＡ2 には、それぞれ読み出しデータバスｒｄｂと書き込みデータバスｗｄｂとが配置される。そして、ビット線対の信号と読み出しコラム選択信号ＲＣＬとに応答して、読み出しデータバスｒｄｂが駆動される。また、読み出しコラム選択信号ＲＣＬと書き込みコラム選択信号ＷＣＬとに応答して、書き込みデータバスｗｄｂがビット線対に接続される。
【００２７】
書き込みコラム選択信号ＷＣＬは、図３の例ではブロック選択信号ＢＬＫ0 と書き込み状態信号ｗｒｉｔｅｚの論理積（ゲート１１）から生成される信号ＷＣＬ0 と、ブロック選択信号ＢＬＫ0 及びＢＬＫ1 と書き込み状態信号ｗｒｉｔｅｚの論理積１１，１３の出力の論理和（ゲート１５）により生成される信号ＷＣＬ1 と、ブロック選択信号ＢＬＫ1 と書き込み状態信号ｗｒｉｔｅｚの論理積（ゲート１３）により生成される信号ＷＣＬ2 とを有する。書き込みコラム選択信号ＷＣＬは、上記の通り、実際の機能は、行アドレスにより選択されるブロック選択機能を有する。但し、後に説明する実施の形態例との整合性から、この書き込みにおけるブロック選択機能を有する信号を、書き込みコラム選択信号と称する。
【００２８】
読み出しデータバスｒｄｂはメインアンプ２０に接続され、読み出されたデータがメインアンプ２０で増幅され、出力バッファ２１を介して入出力端子ＤＱに出力される。この入出力バッファ２１には、入出力マスク信号ＤＱＭが供給され、バースト読み出しモードにおいて、入出力マスク信号ＤＱＭに応答して特定のビットの出力が禁止される。或いは、入出力マスク信号ＤＱＭに応答して、メインアンプ２０自身が非活性化されて出力が禁止されてもよい。結果として、入出力マスク信号ＤＱＭに応答して、読み出しデータの出力が禁止されることが必要である。
【００２９】
また、入出力端子ＤＱに供給された書き込みデータは、入力バッファ１９を介して書き込みアンプ１８に供給される。書き込みアンプ１９は、書き込みデータバスｗｄｂを駆動し、選択されたビット線に接続されるメモリセルに、データを書き込む。
【００３０】
この実施の形態例では、書き込みアンプ１９には書き込み制御回路２２が設けられる。この書き込み制御回路２２は、入出力マスク信号ＤＱＭ端子から生成されたマスク信号ｄｑｍｘと、書き込み状態を示す内部書き込み信号ｗｅｐｚとが供給され、書き込みアンプ１８に書き込み駆動信号ｗｅｐｚ２を与える。この書き込み制御回路２２において、入出力マスク信号ＤＱＭで書き込みが禁止される時は、書き込み駆動信号ｗｅｐｚ２の生成が禁止される。従って、バースト書き込みモード時において、入出力マスク信号ＤＱＭに応答して適正に書き込みを禁止することができる。
【００３１】
一方、読み出し速度に影響する読み出しコラム選択信号ＲＣＬが生成されるクリティカルパスには、入出力マスク信号ＤＱＭに応答する論理回路はない。即ち、タイミングクロック生成回路３０では、クロックＣＬＫに同期して内部クロックｃｌｋ１を生成し、その内部クロックｃｌｋ１に応答して、プリデコーダ１４及びコラムデコーダ１６により読み出しコラム選択信号ＲＣＬが生成される。そして、バースト読み出しモード時の出力マスクは、メインアンプ２０の出力側の出力バッファ２１にて行われる。読み出しコラム選択信号ＲＣＬの生成に、入出力マスク信号ＤＱＭの論理は挿入されない。
【００３２】
図３に示されたメモリ装置は、クロックＣＬＫに同期して内部回路が動作する同期型のメモリ装置である。前述の通り、クロックＣＬＫに応答して、内部クロックｃｌｋ１などを生成するタイミングクロック生成回路３０が設けられる。従って、読み出しコラム信号ＲＣＬは、クロックＣＬＫのタイミングに応答してプリデコーダ１４とコラムデコーラ１６を介して生成される。従って、クロックＣＬＫのタイミングから最短時間で読み出しコラム信号ＲＣＬが生成される。
【００３３】
図４は、第１の実施の形態例の詳細回路図である。図３と同じ部分には同じ引用番号を与えた。図５は、第１の実施の形態例のタイミングチャート図である。図４には、メモリセルアレイＭＣＡ0 、ＭＣＡ1 と、それらのメモリセルアレイに共通に設けられたセンスアンプＳＡ1 とが示される。メモリセルアレイＭＣＡ0 、ＭＣＡ1 には、それぞれワード線ＷＬとビット線対ＢＬｘ、ＢＬｚ及びそれらの交差する位置に設けられるメモリセルＭＣとが示される。メモリセルＭＣは、この例では、１個のトランジスタと１個のキャパシタからなる。
【００３４】
両側に配置されたメモリセルアレイＭＣＡ0 、ＭＣＡ1 のビット線対ＢＬｘ、ＢＬｚは、それぞれビット線トランスファトランジスタｎ１０，ｎ１１及びｎ３０，ｎ３１を介して、センスアンプ回路ＳＡ1 に接続される。このビット線トランスファトランジスタｎ１０，ｎ１１及びｎ３０，ｎ３１は、ブロック選択信号ＢＬＫ０，ＢＬＫ１から生成されるビット線トランスファー信号ＢＬＴ0 、ＢＬＴ1 により導通し、選択されたメモリセルアレイ側のビット線対ＢＬｘ、ＢＬｚをセンスアンプ回路ＳＡ1 に接続する。
【００３５】
センスアンプ回路ＳＡ1 は、センスアンプ駆動信号ｐｓａ、ｎｓａにより駆動されるＰ型トランジスタｐ１２，ｐ１３及びＮ型トランジスタｎ１２，ｎ１３からなる増幅回路５０と、読み出し用のコラム選択回路５１と、書き込み用のコラム選択回路５２と、リセット回路５３とを有する。読み出しコラム選択回路５１は、Ｎ型トランジスタｎ１４〜ｎ１７からなる。読み出しコラム選択信号ＲＣＬがＨレベルの時に、ビット線対ＢＬｘ、ＢＬｚの信号に従って、トランジスタｎ１４，ｎ１５が読み出し用のデータバスｒｄｂｘ、ｒｄｂｚをそれぞれ駆動する。また、書き込みコラム選択回路５２は、Ｎ型トランジスタｎ１８〜ｎ２１からなり、書き込みコラム選択信号ＷＣＬと読み出しコラム選択信号ＲＣＬが共にＨレベルの時に、書き込みデータバスｗｄｂｘ、ｗｄｂｚをビット線対ＢＬｘ、ＢＬｚに接続する。リセット回路５３は、Ｎ型トランジスタｎ２２〜ｎ２４からなり、Ｈレベルのリセット信号ＲＳＴに応答して、ビット線対を短絡してイコライズすると共に、ビット線対をリセットレベルＶR にプリチャージする。
【００３６】
上記の通り、図４の実施の形態例のセンスアンプ回路ＳＡ1 では、センスアンプの増幅回路５０が、ビット線対ＢＬｘ、ＢＬｚ間の微小な電位差を検出して、ビット線対ＢＬｘ、ＢＬｚを駆動する。しかし、そのビット線対が読み出しデータバスｒｄｂｘ、ｒｄｂｚにそのまま接続されず、ビット線対の電位に従ってトランジスタｎ１４，１５によりデータバスｒｄｂｘ、ｒｄｂｚが駆動される。かかる構成にすることで、ビット線対ＢＬｘ、ＢＬｚ間に十分な電位差が発生する前に、読み出しコラム選択信号ＲＣＬを立ち上げることができるので、より高速な読み出し動作が可能である。また、センスアンプ回路ＳＡ1 内の増幅回路５０が、直接読み出しデータバスｒｄｂｘ、ｒｄｂｚを駆動する必要がなく、増幅回路５０の駆動負荷を少なくすることができ、その点でも高速読み出しが可能になる。かかる構成のセンスアンプを、本明細書ではダイレクトセンス型のセンスアンプと称する。
【００３７】
ダイレクトセンス型のセンスアンプ回路の特徴的なところは、読み出しの速度を上げる為に、トランジスタｎ１４，ｎ１５及びｎ１６、ｎ１７からなる読み出しコラム選択回路５１を設けるところにある。ところが、かかる読み出しコラム選択回路５１では、データバスとビット線対とが直接接続されず、書き込み動作ができないので、別途書き込み用のコラム選択回路５２が設けられる。そして、書き込み用のコラム選択回路５２では、読み出しコラム選択信号ＲＣＬと書き込みコラム選択信号ＷＣＬとが共にＨレベルの時に、書き込みデータバスｗｄｂｘ、ｗｄｂｚをビット線対ＢＬｘ、ＢＬｚにそれぞれ接続し、書き込みアンプ１８からの書き込みを可能にする。
【００３８】
書き込みアンプ１８は、リセット用のＰ型トランジスタｐ５０，ｐ５１と、書き込みデータ線ｄａｔａｘ，ｄａｔａｚにより駆動される増幅回路を構成するＰ型トランジスタｐ５２，ｐ５３とＮ型トランジスタｎ５０〜ｎ５４と、書き込みデータバスｗｄｂｘ、ｗｄｂｚを駆動するＰ型トランジスタｐ５５，ｐ５６及びＮ型トランジスタｎ５５，ｎ５６とを有する。１８１〜１８４は、それぞれインバータである。また、Ｐ型トランジスタｐ５７，ｐ５８，ｐ５９は、書き込みデータバスｗｄｂｘ、ｗｄｂｚを短絡して電源Ｖiiまで駆動するリセット回路を構成する。尚、この電源Ｖiiは、グランド電位であってもよく、更にグランド電位と電源Ｖiiとの中間電位であってもよい。
【００３９】
この書き込みアンプ１８では、書き込み駆動信号ｗｅｐｚ２がＬレベル（非書き込み駆動状態）の時に、Ｐ型トランジスタｐ５０，５１が共に導通して、ノード１８５，１８６を共にＨレベルにする。その結果、トランジスタｐ５５，ｎ５５及びｐ５６，ｎ５６はそれぞれ非導通となる。また、リセット用のトランジスタｐ５７〜ｐ５９は導通し、書き込みデータバスｗｄｂｘ、ｗｄｂｚは共に電源Ｖiiレベルにリセットされる。
【００４０】
書き込み駆動信号ｗｅｐｚ２がＨレベル（書き込み駆動状態）に駆動されると、トランジスタｎ５４が導通し、入力バッファ１９からの書き込みデータ線ｄａｔａｘ，ｄａｔａｚのレベルに応じて、ノード１８５及び１８６の一方をＨレベルに他方をＬレベルにする。また、リセット用のトランジスタｐ５７〜ｐ５９が非導通状態となる。そして、ノード１８５，１８６に応答して、トランジスタｐ５５，ｎ５５，ｐ５６，ｎ５６により書き込みデータバスｗｄｂｘ、ｗｄｂｚの一方がＨレベルに他方がＬレベルに駆動される。
【００４１】
この書き込みアンプ１８の前段には、書き込みを制御する書き込み制御信号ｗｅｐｚと入出力マスク信号ＤＭＱから生成されるマスク信号ｄｑｍｘとを入力する書き込み制御回路２２が設けられる。書き込み制御回路２２は、ＮＡＮＤゲート２２１とインバータ２２２とを有し、その機能は、書き込み制御信号ｗｅｐｚが書き込み状態（Ｈレベル）の時は、マスク信号ｄｑｍｘが非マスク状態（Ｈレベル）であれば、書き込み駆動信号ｗｅｐｚ２を駆動状態（Ｈレベル）にする。また、書き込み制御信号ｗｅｐｚが書き込み状態（Ｈレベル）の時に、マスク信号ｄｑｍｘがマスク状態（Ｌレベル）であれば、書き込み駆動信号ｗｅｐｚ２を非駆動状態（Ｌレベル）とする。その時は、書き込みアンプ１８は駆動状態とならず、書き込みデータバスｗｄｂｘ、ｗｄｂｚは共に駆動されずに、リセットレベルを維持し、メモリセルＭＣへの書き込みは禁止される。
【００４２】
図５のタイミングチャート図を参照して、第１の実施の形態例の動作を説明する。時刻ｔ１にて、書き込みコマンドが与えられて、４ビットのバースト書き込みモードになるとする。そして、入出力マスク信号ＤＱＭが、３クロック周期目で入力され、３ビット目の書き込みが禁止されるとする。
【００４３】
書き込みコマンドが与えられてから、クロックＣＬＫに同期して入力された書き込みデータＤＡＴＡ０〜３が、入力バッファ１９から書き込みデータ線ｄａｔａｘ／ｚに供給される。時刻ｔ１からクロックＣＬＫに同期して、４つの書き込み制御信号ｗｅｐｚ（Ｈレベル）が生成される。それに応答して、書き込み制御回路２２は、書き込み駆動信号ｗｅｐｚ２（Ｈレベル）をクロックＣＬＫに同期して生成する。但し、入出力マスク信号ＤＱＭから生成されるマスク信号ｄｑｍｘのＬレベルに応答して、書き込み駆動信号ｗｅｐｚ２は、３周期目でＬレベルを維持される。その結果、３つ目の書き込みデータＤＡＴＡ２に応じた書き込みデータバスｗｄｂｘ／ｚの駆動が禁止される。
【００４４】
一方、読み出しコラム選択信号ＲＣＬは、クロックＣＬＫに同期して最短の遅延時間で生成され、また、書き込みコラム選択信号ＷＣＬは、入出力マスク信号ＤＱＭにかかわらず、選択状態（Ｈレベル）を維持する。
【００４５】
以上の通り、第１の実施の形態例では、入出力マスク信号ＤＱＭにより生成されるマスク信号ｄｑｍｘは、書き込み駆動信号ｗｅｐｚ２の生成をマスクすることにより、指定されたビット番目の書き込みアンプによる書き込み駆動を禁止する。また、読み出しコラム信号ＲＣＬの生成回路内には、入出力マスク信号ＤＱＭによる論理制御は挿入されない。
【００４６】
図６は、第２の実施の形態例のメモリ装置の全体回路図である。図３のメモリ装置と同じ部分には、同じ引用番号を付した。図６に示されたメモリ装置も、２つのメモリセルアレイＭＣＡ0 とＭＣＡ1 の両側にセンスアンプＳＡ0 ，ＳＡ1 、ＳＡ2 が設けられ、読み出しコラム選択信号ＲＣＬがコラム方向に配置されてコラムデコーダ１６により駆動され、書き込みコラム選択信号ＷＣＬが行（ロー）方向に配置されてブロック選択信号ＢＬＫにより駆動される。
【００４７】
第２の実施の形態例は、次の点で第１の実施の形態例と異なる。第２の実施の形態例では、書き込みアンプ１８は、書き込み駆動信号ｗｅｐｚに応答して、書き込みデータバスｗｄｂを駆動する。即ち、書き込みコマンド後のバースト書き込みモードでは、クロックＣＬＫに同期してバースト長に対応する数の書き込み駆動パルス信号ｗｅｐｚが生成され、それに応答して書き込みアンプ１８が書き込みデータバスｗｄｂを駆動する。更に、第２の実施の形態例では、書き込みコラム選択信号ＷＣＬ0 〜ＷＣＬ2 が、入出力マスク信号ＤＱＭから生成されるマスク信号ｄｑｍｘにより制御される。従って、入出力マスク信号ＤＱＭにより指定されたタイミングでの書き込みコラム選択信号ＷＣＬの選択状態が禁止される。
【００４８】
上記の書き込みマスクを実現する為に、書き込みコラム選択制御回路２４が設けられる。書き込みコラム選択制御回路２４は、入出力マスク信号ＤＱＭから生成されるマスク信号ｄｑｍｘと書き込み状態でＨレベルとなる書き込み状態信号ｗｒｉｔｚとを入力し、書き込み状態であっても、マスク信号ｄｑｍｘがマスク状態（Ｌレベル）の時は、書き込みコラム選択信号ＷＣＬを非選択状態（Ｌレベル）にする。各書き込みコラム選択信号ＷＣＬ0 〜ＷＣＬ2 はそれぞれ、ブロック選択信号ＢＬＫと、書き込みコラム選択制御回路２４からの出力信号ＷＣＬ＊とが入力される論理和回路２６により生成される。従って、ブロック選択状態に対応する書き込みコラム選択信号ＷＣＬが、書き込み状態であってマスク状態でない時に、選択状態（Ｈレベル）となる。ブロック選択状態に対応する書き込みコラム選択信号ＷＣＬは、書き込み状態であってもマスク状態の時は、非選択状態（Ｌレベル）となる。
【００４９】
上記の点以外は、図６の第２の実施の形態例のメモリ装置は、図３のメモリ装置と同じである。
【００５０】
図７は、第２の実施の形態例の詳細回路図である。また、図８は、第２の実施の形態例のタイミングチャート図である。図７の詳細回路図において、図４の詳細回路図と同じ部分には同じ引用番号を付した。図７の場合も図４と同様に、メモリセルアレイＭＣＡ0 とＭＣＡ1 及びその間に設けられたセンスアンプＳＡ1 を示す。これらの回路構成は、図４と同じである。更に、図７の書き込みアンプ１８は、インバータ１８７，１８８以外は、図４と同じ構成である。
【００５１】
図７に示された詳細回路図では、図６にて示した書き込みコラム選択制御回路２４と論理和回路２６とが設けられ、その回路により書き込みコラム選択信号ＷＣＬが生成されるところが、図４の回路と異なる。また、書き込みアンプ１８は、上記した通り、書き込み駆動信号ｗｅｐｚのＨレベルパルスに応答して、データバスｗｒｄｘ／ｚを駆動する。この点も、図４の回路と異なる。
【００５２】
図８のタイミングチャート図を参照して図７の回路の動作を説明する。時刻ｔ１のクロックＣＬＫの立ち上がりタイミングで書き込みコマンド（ｗｒｉｔｅ）が入力され、クロックＣＬＫに同期して書き込みデータＤＡＴＡ０〜３が供給される。それにより、書き込みデータ線ｄａｔａｘ／ｚが書き込みデータＤＡＴＡ０〜３に従って駆動される。また、書き込み駆動信号ｗｅｐｚは、クロックＣＬＫに同期した４つの書き込み駆動パルスとなる。従って、その書き込み駆動信号ｗｅｐｚに応答して、書き込みアンプ１８が活性化し、書き込みデータ線ｄａｔａｘ／ｚの信号に応じて、書き込みデータバスｗｄｂｘ／ｚを駆動する。
【００５３】
一方、ブロック選択状態にある書き込みコラム選択信号ＷＣＬは、書き込み状態信号ｗｒｉｔｚが書き込み状態（Ｈレベル）の時に、選択状態（Ｈレベル）となる。但し、マスク信号ｄｑｍｘがマスク状態（Ｌレベル）の時は、書き込みコラム選択信号ＷＣＬは非選択状態（Ｌレベル）となる。かかる書き込み選択信号ＷＣＬの制御は、書き込みコラム選択制御回路２４により行われる。また、読み出しコラム選択信号ＲＣＬは、コラムデコーダ１６によりクロックＣＬＫに同期して選択状態（Ｈレベル）となる。
【００５４】
書き込みコラム選択信号ＷＣＬがマスク信号ｄｑｍｘに応答してマスク状態（Ｌレベル）になると、書き込みコラム選択回路５２のＮ型トランジスタｎ１８，ｎ１９が非導通となり、メモリセルが接続されたビット線対ＢＬｘ／ｚは、書き込みデータバスｗｄｂｘ／ｚに接続されず、書き込み動作は禁止される。図８のタイミングチャート図では、３番目のクロックＣＬＫに同期した書き込み動作が禁止される。そして、クロックＣＬＫが供給される端子、プリデコーダ１４及びコラムデコーダ１６の読み出しコラム選択信号ＲＣＬが生成されるクリティカルパスには、入出力マスク信号ＤＱＭの論理は挿入されない。
【００５５】
第２の実施の形態例においても、読み出しモード時の入出力マスク信号ＤＱＭによる出力禁止動作は、読み出し用のメインアンプ２０の出力側に形成された出力バッファ２１にて行われる。あるいは、読み出し用メインアンプ２０の動作を非活性化するように制御されても良い。但し、読み出しコラム選択信号ＲＣＬの生成には、入出力マスク信号ＤＱＭの論理は挿入されない。従って、入出力マスク信号ＤＱＭによるコラム選択動作の遅延は生じない。
【００５６】
図９は、第３の実施の形態例のメモリ装置の全体回路図である。第３の実施の形態例では、読み出しも書き込みも兼用のコラム選択信号ＲＣＬが、それぞれのコラム毎に生成される。また、センスアンプＳＡ0 〜ＳＡ2 からはそれぞれデータバス線対ｄｂが出力される。このデータバス線対も読み出しと書き込み兼用である。そして、データバスｄｂには、読み出し用のメインアンプ２０と書き込みアンプ１８とが接続される。図９の例では、書き込みコラム選択信号は存在しない。但し、センスアンプＳＡ0 とＳＡ2 は、ブロック選択信号ＢＬＫ0 、ＢＬＫ1 に従って駆動される。
【００５７】
そして、バースト書き込みモード時における書き込み禁止制御の為に、書き込み制御回路２２が設けられ、書き込み制御回路２２には入出力マスク信号ＤＱＭから生成されるマスク信号ｄｑｍｘと書き込み制御信号ｗｅｐｚとが供給され、それらに応答して書き込み駆動信号ｗｅｐｚ２が生成され、書き込みアンプ１８に供給される。かかる構成は、図３の第１の実施の形態例と類似する。
【００５８】
上記以外では、図９の第３の実施の形態例は、図３の第１の実施の形態例と同等である。
【００５９】
図１０は、第３の実施の形態例の詳細回路図である。また、図１１は、第３の実施の形態例のタイミングチャート図である。図１０に示されたセンスアンプ回路ＳＡ1 は、ビット線対の電位差を検出して増幅する増幅回路５０と、リセット信号ＲＳＴによりビット線対を短絡してリセットレベルＶR にプリチャージするリセット回路５３に加えて、コラム選択信号ＲＣＬによりデータバスｄｂｘ／ｚとビット線対ＢＬｘ／ｚとを接続するＮ型トランジスタｎ１６，ｎ１７からなるコラム選択ゲート５４とを有する。
【００６０】
上記した通り、第３の実施の形態例では、読み出しと書き込みに兼用のコラム選択信号ＲＣＬがコラムデコーダ１６によりビット線対毎に生成される。そして、センスアンプ回路ＳＡ1 内の増幅回路５０により増幅されたビット線対ＢＬｘ／ｚは、コラムゲート５４の導通により、データバスｄｂｘ／ｚに直接接続される。即ち、第３の実施の形態例では、センスアンプは、上記第１及び第２の実施の形態例の如きダイレクトセンス型ではない。
【００６１】
図１０に示された書き込みアンプ１８及び書き込み制御回路２２は、図４の第１の実施の形態例に示された回路と同等であり、同じ箇所には同じ引用番号が付される。書き込みアンプ１８は、書き込み駆動信号ｗｅｐｚ２の駆動パルスに応答して、書き込みデータ線ｄａｔａｘ／ｚの書き込みデータに基づいて、データバス線対ｄｂｘ／ｚを駆動する。また、書き込み駆動信号ｗｅｐｚ２は、書き込み制御回路２２により生成される。書き込み制御回路２２は、書き込み制御信号ｗｅｐｚと入出力マスク信号ＤＱＭから生成されるマスク信号ｄｑｍｘとを供給され、書き込み制御信号ｗｅｐｚの書き込みパルスに応答して、書き込み駆動信号ｗｅｐｚ２を生成する。但し、マスク信号ｄｑｍｘがマスク状態（Ｌレベル）の時は、書き込み制御信号ｗｅｐｚの書き込み状態（Ｈレベル）にかかわらず、書き込み駆動信号ｗｅｐｚ２は非駆動状態（Ｌレベル）となる。
【００６２】
その結果、図１１に示される通り、マスク信号ｄｑｍｘのＬレベルに応答して、書き込み駆動信号ｗｅｐｘ２がＨレベル（駆動状態）にならず、書き込みアンプ１８は活性化状態とならず、データバスｄｂｘ／ｚは駆動されない。その結果、データＤＡＴＡ２の書き込みが禁止される。
【００６３】
第３の実施の形態例においても、コラム選択信号ＲＣＬを生成するクリティカルパス内には、入出力マスク信号ＤＱＭの論理が挿入されない。そして、読み出し時には、クロックＣＬＫに同期して短時間の遅延後にコラム選択信号ＲＣＬが生成される。一方、読み出し時の出力禁止動作は、メインアンプ２０の出力側の出力バッファ回路２１で、入出力マスク信号ＤＱＭの論理回路を追加することにより行う。或いは、入出力マスク信号ＤＱＭに応答して、メインアンプ２０が非活性化される様に制御されても良い。
【００６４】
図１２は、本発明の第４の実施の形態例のメモリ装置の全体回路図である。この例は、コラムデコーダ１６が、各コラム毎に読み出しコラム選択信号ＲＣＬと共に書き込みコラム選択信号ＷＣＬを生成する。従って、読み出し時のコラム選択は、読み出しコラム選択信号ＲＣＬにより行われ、読み出しデータバスｒｄｂを介してメインアンプ２０経由で読み出しデータが読み出される。また、書き込み時のコラム選択は、書き込みコラム選択信号ＷＣＬにより行われ、書き込みアンプ１８から書き込みデータバスｗｄｂを経由して書き込みデータがメモリセルに書き込まれる。
【００６５】
第４の実施の形態例では、書き込みアンプ１８が、書き込み駆動信号ｗｅｐｚに応答して書き込みデータバスｗｄｂを駆動する。但し、書き込みコラム選択信号ＷＣＬの生成は、書き込み制御信号ｗｒｉｔｚ２により制御される。書き込み制御信号ｗｒｉｔｚ２は、書き込み状態信号ｗｒｉｔｚと、入出力マスク信号ＤＱＭから生成されるマスク信号ｄｑｍｘとを供給される書き込み制御回路３１により生成される。また、読み出しコラム選択信号ＲＣＬの生成は、読み出し状態信号ｒｅａｄｚが供給される読み出し制御回路３２が生成する読み出し制御信号ｒｅａｄｚ２により制御される。
【００６６】
また、プリデコーダ回路１４及びコラムデコーダ回路１６は、クロックＣＬＫに従って内部クロック生成回路３０が生成する内部クロックｃｌｋ１に応答するタイミングで、読み出しコラム選択信号ＲＣＬを生成する。図１２に示される通り、読み出しコラム選択信号ＲＣＬが生成されるクリティカルパスには、入出力マスク信号ＤＱＭによる制御回路は挿入されない。
【００６７】
図１３は、第４の実施の形態例の詳細回路図である。また、図１４は、第４の実施の形態例のタイミングチャート図である。図１３に示されたセンスアンプ回路ＳＡ1 は、図３の回路例と同様に、トランジスタｐ１２，ｐ１３，ｎ１２，ｎ１３からなる増幅回路５０と、ビット線対ＢＬｘ／ｚにより駆動されるトランジスタｎ１４，ｎ１５と読み出しコラム選択信号ＲＣＬにより導通されるトランジスタｎ１６，ｎ１７とを有する読み出しコラム選択回路５１と、書き込みコラム選択信号ＷＣＬにより導通されるトランジスタｎ１８，ｎ１９を有する書き込みコラム選択回路５２及び、リセット回路５３を有する。ビット線トランスファーゲートｎ１０、ｎ１１、ｎ３０、ｎ３１は、図３の回路図と同じである。
【００６８】
この様に、第４の実施の形態例は、センスアンプ回路内の増幅回路５０はビット線対ＢＬｘ／ｚを駆動するだけであり、そのビット線対ＢＬｘ／ｚの信号によりトランジスタｎ１４，ｎ１５を介して、読み出しデータバスｒｄｂｘ／ｚが駆動される。即ち、ダイレクトセンス型の回路構成である。従って、読み出しとは別系統の書き込みデータバスｗｄｂｘ／ｚが設けられ、その書き込みデータバスｗｄｂｘ／ｚは、書き込みコラム選択回路５２の導通により、ビット線対ＢＬｘ／ｚに接続される。
【００６９】
書き込みアンプ１８は、図７の書き込みアンプと同等であり、書き込み駆動信号ｗｅｐｚのＨレベルパルスに応答して、書き込みデータ線ｄａｔａｘ／ｚのレベルに基づいて書き込みデータバスｗｄｂを駆動する。
【００７０】
第４の実施の形態例で特徴的な点は、書き込みコラム選択信号ＷＣＬを生成する経路に、マスク信号ｄｑｍｘが供給される書き込み制御回路３１が設けられていることである。即ち、書き込み制御回路３１が、プリデコーダ回路１４の入力側に設けられている。この書き込み制御回路３１は、書き込み状態信号ｗｒｉｔｚとマスク信号ｄｑｍｘを供給されるＮＡＮＤゲート３１１とその出力を反転するインバータ３１２とを有する。また、読み出し制御回路３２は、２つのインバータ３２１，３２２で構成され、読み出し状態信号ｒｅａｄｚが供給される。
【００７１】
プリデコーダ回路１４は、コラムアドレスＡｄ0 〜Ａｄ2 を供給されるＮＡＮＤゲート１４１と、コラムアドレスＡｄ3 〜Ａｄ5 を供給されるＮＡＮＤゲート１４２と、コラムアドレスＡｄ6 、Ａｄ7 と読み出し制御信号ｒｅａｄｚ２とが供給されるＮＡＮＤゲート１４３、及びコラムアドレスＡｄ6 、Ａｄ7 と書き込み制御信号ｗｒｉｔｚ２が供給されるＮＡＮＤゲート１４４とを有する。
【００７２】
そして、ＮＡＮＤゲート１４１，１４２，１４３の出力は、インバータ１４５，１４６，１４７を介して、コラムデコーダ１６内のＮＡＮＤゲート１６１に供給される。従って、コラムアドレスＡｄ0 〜Ａｄ7 が全てＨレベルであり、更に読み出し制御信号ｒｅａｄｚ２がＨレベルの時は、読み出しコラム選択信号ＲＣＬがクロックＣＬＫに同期して生成される。内部クロック生成回路３０からの内部クロックｃｌｋ１は、例えばプリデコーダ１４に供給され、出力インバータ１４５〜１４８を活性化する。
【００７３】
ＮＡＮＤゲート１４１，１４２，１４４の出力は、インバータ１４５，１４６，１４８を介して、コラムデコーダ１６内のＮＡＮＤゲート１６３に供給される。従って、コラムアドレスＡｄ0 〜Ａｄ7 が全てＨレベルであり、更に書き込み制御信号ｗｒｉｔｚ２がＨレベルの時は、書き込みコラム選択信号ＷＣＬがクロックＣＬＫに同期して生成される。内部クロックｃｌｋ１により出力インバータ１４５〜１４８が活性化されるのは、上記の通りである。
【００７４】
図１４のタイミングチャート図に従って、４ビットバースト書き込みモード時の動作について説明する。時刻ｔ１のクロックＣＬＫの立ち上がりに同期して書き込みコマンドｗｒｉｔｅが与えられると、その立ち上がりエッジから連続して書き込みデータＤＡＴＡ０〜３が供給される。書き込みアンプ１８は、単に書き込み駆動信号ｗｅｐｚに同期して書き込みデータバスｗｄｂｘ／ｚを駆動する。
【００７５】
一方、３クロック周期目で入出力マスク信号ＤＱＭが供給されると、それに応答して、内部のマスク信号ｄｑｍｘはＬレベルとなる。書き込み制御回路３１では、書き込み状態信号ｗｒｉｔｚの書き込み状態（Ｈレベル）により、選択コラムに対応する書き込みコラム選択信号ＷＣＬの発生を可能にする書き込み制御信号ｗｒｉｔｚ２をＨレベルにしているが、マスク信号ｄｑｍｘのＬレベルにより、書き込み制御信号ｗｒｉｔｚ２を一時的にＬレベルにする。それにより、書き込みコラム信号ＷＣＬのＨレベルの出力が禁止される（図１４中破線）。
【００７６】
書き込みコラム選択信号ＷＣＬが選択状態（Ｈレベル）の時は、書き込みコラム選択回路５２が導通状態となり、書き込みデータバスｗｄｂｘ／ｚがビット線対ＢＬｘ／ｚに接続される。そのため、ビット線に接続されるメモリセルは、書き込みアンプ１８により直接駆動される。
【００７７】
一方、マスク信号ｄｑｍｘにより書き込みコラム選択信号ＷＣＬが一時的にＨレベル（選択状態）になるのを禁止されると、書き込みデータバスｗｄｂｘ／ｚはビット線対ＢＬｘ／ｚへの接続が禁止され、書き込みが禁止される。
【００７８】
読み出し時は、対応する読み出しコラム選択信号ＲＣＬがＨレベルとなり、読み出しコラム選択回路５１により、ビット線対ＢＬｘ／ｚがトランジスタｎ１４、ｎ１５を駆動して、読み出しデータバスｒｄｂｘ／ｚが駆動される。そして、図１２に示した通り、メインアンプ２０の出力側の出力バッファ回路で、入出力マスク信号ＤＱＭにより制御されて、適宜読み出し動作が禁止される。
【００７９】
上記の実施の形態例において、読み出し時のコラム選択信号は、クロックＣＬＫの立ち上がりに同期する様に生成される。その為に、一例として、図１３で示した通り、プリデコーダの出力インバータの活性化をクロックＣＬＫから生成される内部クロックｃｌｋ１により行う。そして、そのプリデコーダ１４、コラムデコーダ１６における読み出しコラム選択信号ＲＣＬが生成される信号経路には、入出力マスク信号ＤＱＭによる論理回路は挿入されない。従って、読み出しの高速化につながる読み出しコラム選択信号ＲＣＬの生成の高速化を可能にする。
【００８０】
そして、バースト書き込みモードにおいては、書き込みコラム選択信号ＷＣＬの選択状態を入出力マスク信号ＤＱＭにより禁止し、或いは書き込みアンプの駆動動作を入出力マスク信号ＤＱＭにより禁止する。また、バースト読み出しモードにおいては、読み出しのメインアンプの出力を入出力マスク信号ＤＱＭにより禁止し、或いはメインアンプの駆動を入出力マスク信号ＤＱＭにより禁止する。
【００８１】
【発明の効果】
以上説明した通り、本発明によれば、バースト書き込みモードにおける入力禁止動作を、書き込みコラム選択信号の非選択状態への駆動、或いは書き込みアンプの書き込み駆動禁止により行うことで、読み出しコラム選択信号が生成される経路に、入出力マスク信号による論理回路を挿入する必要がなくなる。従って、読み出しの高速化を図ることができる。
【図面の簡単な説明】
【図１】従来のメモリ装置の一部概略図である。
【図２】図１のメモリ装置でのバースト書き込み動作のタイミングチャート図である。
【図３】本発明の第１の実施の形態例のメモリ装置の全体回路図である。
【図４】第１の実施の形態例の詳細回路図である。
【図５】第１の実施の形態例のタイミングチャート図である。
【図６】第２の実施の形態例のメモリ装置の全体回路図である。
【図７】第２の実施の形態例の詳細回路図である。
【図８】第２の実施の形態例のタイミングチャート図である。
【図９】第３の実施の形態例のメモリ装置の全体回路図である。
【図１０】第３の実施の形態例の詳細回路図である。
【図１１】第３の実施の形態例のタイミングチャート図である。
【図１２】第４の実施の形態例のメモリ装置の全体回路図である。
【図１３】第４の実施の形態例の詳細回路図である。
【図１４】第４の実施の形態例のタイミングチャート図である。
【符号の説明】
１８      書き込みアンプ
２０      読み出し用メインアンプ
ＭＣＡ    メモリセルアレイ
ＳＡ      センスアンプ
ＢＬ      ビット線
ｒｄｂ    読み出しデータバス
ｗｄｂ    書き込みデータバス
ＲＣＬ    読み出しコラム選択信号
ＷＣＬ    書き込みコラム選択信号
ＤＱ      入出力端子
ＤＱＭ    入出力マスク信号
ｄｑｍｘ  マスク信号
【図１】
0004007673.tif 000002
【図２】
0004007673.tif 000003
【図３】
0004007673.tif 000004
【図４】
0004007673.tif 000005
【図５】
0004007673.tif 000006
【図６】
0004007673.tif 000007
【図７】
0004007673.tif 000008
【図８】
0004007673.tif 000009
【図９】
0004007673.tif 000010
【図１０】
0004007673.tif 000011
【図１１】
0004007673.tif 000012
【図１２】
0004007673.tif 000013
【図１３】
0004007673.tif 000014
【図１４】
0004007673.tif 000015