(57)【特許請求の範囲】
【請求項１】
半導体基板上に、第１導電型及び第２導電型の低耐圧ＭＯＳトランジスタと、前記低耐圧ＭＯＳトランジスタよりも高い電圧で動作し、かつドリフト拡散領域を有する第１導電型及び第２導電型の高耐圧ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
半導体基板上の素子分離領域のみにロコス酸化膜を形成した後、
第１導電型の低耐圧ＭＯＳトランジスタを形成するための第１領域、第１導電型の高耐圧ＭＯＳトランジスタの素子分離を行うための前記ロコス酸化膜が形成された第２領域及び第２導電型の高耐圧ＭＯＳトランジスタのドリフト拡散領域を形成するための第３領域の各領域に開口を有する１つのフォトレジスト膜をマスクとして用いて、前記第１及び第３領域においては前記半導体基板の深さ方向に第２導電型の注入イオンが２以上の異なる濃度ピークを有するように、第２領域においては前記ロコス酸化膜と半導体基板との界面近傍に注入イオンが濃度ピークを有するようにイオン注入し、
アニールを行って、第１領域に第２導電型のウェルを形成し、第２領域に第２導電型の拡散層を形成し、第３領域に第２導電型のドリフト拡散領域を形成することを特徴とする半導体装置の製造方法。
【請求項２】
第１及び第３領域における濃度ピークが、少なくとも、ロコス酸化膜と半導体基板との界面近傍と、それよりも浅い位置とに有するようにイオン注入する請求項１に記載の方法。
【請求項３】
イオン注入が、加速エネルギーを変えて２回以上行われる請求項１又は２に記載の方法。
【請求項４】
イオン注入が、第２領域のロコス酸化膜と半導体基板との界面近傍に注入イオンが濃度ピークを有する加速エネルギーで１回行われ、該加速エネルギーよりも小さい加速エネルギーで少なくとも１回行われる請求項１〜３のいずれか１つに記載の方法。
【請求項５】
イオン注入が、第１領域において、第１導電型の低耐圧ＭＯＳトランジスタの閾値を制御するために少なくとも１回、かつ半導体基板の不純物濃度を制御するために少なくとも１回行われる請求項１〜４のいずれか１つに記載の方法。
【請求項６】
請求項１〜５の何れか１つに記載の半導体装置の製造方法におけるフォトレジスト膜に開口を形成するためのフォトリソグラフィ用マスクであって、
半導体基板上における、第１導電型の低耐圧ＭＯＳトランジスタを形成するための第１領域、第１導電型であって前記低耐圧ＭＯＳトランジスタよりも高い電圧で動作する高耐圧ＭＯＳトランジスタの素子分離を行うための第２領域及び第２導電型の高耐圧ＭＯＳトランジスタのドリフト拡散領域を形成するための第３領域の各領域に開口形成用パターンを有してなるフォトリソグラフィ用マスク。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、ドリフト拡散領域を有するＭＯＳトランジスタとドリフト拡散領域を有さないＭＯＳトランジスタとを同じチップに併せもつ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、携帯電話など携帯情報端末機器の表示部に用いられている液晶パネルは高機能化、低価格化が進み、それに伴って液晶パネルの主要部品である液晶駆動素子の高機能化、低価格化への要求が厳しくなっている。
液晶パネルの低価格化は、部品数の削減により行うことができる。
また、高機能化のためには、例えば信号処理回路やメモリ回路等の必要な機能を実現するための回路を液晶駆動素子内に混載する方法が採られている。
つまり、液晶駆動素子を形成する同一チップ内に、多機能の回路を複数混載し、さらに、チップサイズが大きくならないように液晶駆動素子を微細化して集積度を上げている。液晶駆動素子の他に多機能の回路が複数搭載されたチップは、一般に、通常の信号処理等を行うために低電圧を印加する低耐圧部と、液晶を駆動する等のために高電圧を印加して動作させる高耐圧ＭＯＳトランジスタ等が形成された高耐圧部とから構成されている。
【０００３】
低耐圧部では、微細化に伴うショートチャネル効果を抑制するため、トランジスタを形成するウェルの不純物濃度を比較的高く設定することが必要である。
一方、高耐圧部では、十分な耐圧を確保するため、ウェルの不純物濃度を比較的低く設定する必要がある。また、特に高耐圧ＭＯＳトランジスタでは、通常、トランジスタに印加される高い電圧を緩和してトランジスタ自体の破壊を防止するために、ドリフト拡散領域が形成されている。
【０００４】
したがって、低耐圧部及び高耐圧部を備えるチップの製造においては、低耐圧部への高濃度の不純物ドーピング、高耐圧部への比較的低濃度の不純物ドーピング、さらに、高耐圧ＭＯＳトランジスタのドリフト拡散領域のための不純物ドーピングのために、それぞれマスクを形成し、そのマスクを用いて別々にイオン注入することが必要である。また、これらの不純物ドーピングの他に、素子分離領域を形成するためのイオン注入も必要であり、さらにマスク工程を行う必要があり、製造工程が煩雑化するという問題がある。
これに対して、製造工程を簡略化するために、高耐圧用ＭＯＳトランジスタのドリフト拡散領域と素子分離のための領域とを１枚のマスクを用いてイオン注入する技術が提案されている（例えば、特開平１−１５７５６６号公報）。
【０００５】
この方法によれば、まず、図６（ａ）に示したように、予めＮウェルが形成されたＰ型シリコン基板３０上全面にシリコン酸化膜３１及びシリコン窒化膜３２を形成し、ロコス酸化膜を形成する領域のシリコン窒化膜３２を除去する。得られたシリコン基板３０上全面にレジストを塗布し、このレジストに、高耐圧Ｎ型トランジスタ（ＨＶ−ＮＴｒ）形成領域中素子分離領域となる領域３４、高耐圧Ｐ型トランジスタ（ＨＶ−ＰＴｒ）形成領域中ドリフト拡散領域となる領域３５を同時に開口し、レジストパターン３３を形成する。
【０００６】
得られたレジストパターン３３を用いて、全面にボロンイオンを注入して、Ｐ型拡散層３６ａ、３６ｂを形成する。なお、高耐圧Ｐ型トランジスタ形成領域のドリフト拡散領域となる領域３５においては、ロコス酸化膜形成用のシリコン窒化膜３２／シリコン酸化膜３１ごしにボロンがシリコン基板３０表面にイオン注入されることとなる。
その後、図６（ｂ）に示したように、ロコス酸化膜３７を形成する。これにより、高耐圧Ｎ型トランジスタ形成領域の素子分離をする領域におけるロコス酸化膜３４とシリコン基板３０との界面付近に、ボロン濃度が比較的高いＰ型拡散層３６ａが配置され、素子分離が可能となる。また、高耐圧Ｐ型トランジスタ形成領域の表面付近に、Ｐ型拡散層３６ｂからなるドリフト拡散領域が配置されることとなる。
【０００７】
続いて、得られたシリコン基板３０上に、高耐圧Ｎ型トランジスタのドリフト拡散領域４２、ゲート酸化膜３８、ゲート電極３９を形成し、ソース／ドレイン領域となるＮ+拡散層４０、Ｐ+拡散層４１をそれぞれ形成することにより、ドリフト拡散領域を有する高耐圧Ｐ型トランジスタＨＶ−ＰＴｒ及び高耐圧Ｎ型トランジスタＨＶ−ＮＴｒを完成する。
【０００８】
【発明が解決しようとする課題】
このような製造方法では、高耐圧Ｎ型トランジスタの素子分離領域におけるＰ型拡散層３６ａと高耐圧Ｐ型トランジスタのＰ型拡散層３６ｂからなるドリフト拡散領域とを１枚のレジストパターンを用いて同時に形成することができる。しかし、ロコス酸化の前にイオン注入を行うため、ロコス酸化のバラツキ等の影響でイオン注入された不純物のロコス酸化膜中への偏析量が変化し、素子分離領域での耐圧がばらついたり、ドリフト拡散領域のシート抵抗及びドリフト拡散領域の実効寸法のバラツキが大きくなり、このため、得られたトランジスタの耐圧にばらつきが生じるという問題がある。
【０００９】
この対策としては、ロコス酸化後にロコス酸化膜下のシリコン基板にイオン注入することも考えられる。しかしその場合には、ロコス酸化膜を貫通させる加速エネルギーでイオン注入することが必要となるため、高耐圧Ｐ型トランジスタにおけるＰ型拡散層３６ｂからなるドリフト拡散領域の濃度ピークが、図７に示したように、後に形成されるソース／ドレイン領域であるＰ+拡散層４１の濃度ピークと離れ、両領域が分離されてしまう。その結果、Ｎ型ウェルとＰ+拡散層４１とが接触するドレイン近傍の部位Ａで電界緩和の効果が得られず、ジャンクション破壊電圧が低下し、トランジスタを破壊から守る役割を果たさないこととなる。
【００１０】
また、上記方法を採用しても、低耐圧部（図示せず）のショートチャネル効果抑制のために不純物濃度を高くし、さらに高耐圧部の耐圧確保のために、ジャンクション深さを比較的深く、かつ不純物濃度を比較的低くしなければならず、さらに２回のフォトリソグラフィ工程が必要となる。
以上のように、トランジスタ及び回路等の特性を劣化させることなく、フォトリソグラフィ工程を削除して製造工程を簡略化することは実現されていないのが現状である。
【００１１】
本発明は上記課題を鑑みなされたものであり、トランジスタ及び回路等の特性を劣化させず、ドリフト拡散領域を有するＭＯＳトランジスタ（高耐圧ＭＯＳトランジスタ）とドリフト拡散領域を有さないＭＯＳトランジスタ（低耐圧ＭＯＳトランジスタ）とを同じチップに併せもつ半導体装置を、簡略化した製造方法により形成することができる半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明によれば、半導体基板上に、第１導電型及び第２導電型の低耐圧ＭＯＳトランジスタと、前記低耐圧ＭＯＳトランジスタよりも高い電圧で動作し、かつドリフト拡散領域を有する第１導電型及び第２導電型の高耐圧ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
半導体基板上の素子分離領域のみにロコス酸化膜を形成した後、
第１導電型の低耐圧ＭＯＳトランジスタを形成するための第１領域、第１導電型の高耐圧ＭＯＳトランジスタの素子分離を行うための前記ロコス酸化膜が形成された第２領域及び第２導電型の高耐圧ＭＯＳトランジスタのドリフト拡散領域を形成するための第３領域の各領域に開口を有する１つのフォトレジスト膜をマスクとして用いて、前記第１及び第３領域においては前記半導体基板の深さ方向に第２導電型の注入イオンが２以上の異なる濃度ピークを有するように、第２領域においては前記ロコス酸化膜と半導体基板との界面近傍に注入イオンが濃度ピークを有するようにイオン注入し、
アニールを行って、第１領域に第２導電型のウェルを形成し、第２領域に第２導電型の拡散層を形成し、第３領域に第２導電型のドリフト拡散領域を形成する半導体装置の製造方法が提供される。
【００１３】
また、本発明によれば、上記半導体装置の製造方法におけるフォトレジスト膜に開口を形成するためのフォトリソグラフィ用マスクであって、
半導体基板上における、第１導電型の低耐圧ＭＯＳトランジスタを形成するための第１領域、第１導電型であって前記低耐圧ＭＯＳトランジスタよりも高い電圧で動作する高耐圧ＭＯＳトランジスタの素子分離を行うための第２領域及び第２導電型の高耐圧ＭＯＳトランジスタのドリフト拡散領域を形成するための第３領域の各領域に開口形成用パターンを有してなるフォトリソグラフィ用マスクが提供される。
【００１４】
本発明は、半導体基板上に、第１導電型及び第２導電型の低耐圧ＭＯＳトランジスタと、前記低耐圧ＭＯＳトランジスタよりも高い電圧で動作し、かつドリフト拡散領域を有する第１導電型及び第２導電型の高耐圧ＭＯＳトランジスタとを備える半導体装置の製造方法である。
【００１５】
本発明において、低耐圧ＭＯＳトランジスタとは、信号処理回路、メモリ回路等の比較的動作電圧の低い回路を構成するトランジスタであり、よって、この程度の電圧の印加に対して耐圧を確保することができるトランジスタを意味する。また、高耐圧ＭＯＳトランジスタとは、上記の低耐圧ＭＯＳトランジスタよりも動作電圧が高い回路を構成するトランジスタであればよく、よって、この程度の電圧の印加に対して耐圧を確保することができるトランジスタを意味する。
【００１６】
まず、半導体基板上の素子分離領域のみにロコス酸化膜を形成する。ここで、半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。また、バルク半導体による基板であってもよいし、ＳＯＩ、ＳＯＳ等の構造を有する基板であってもよい。なかでもシリコン基板が好ましい。半導体基板は、予め、Ｐ型又はＮ型の不純物が所定の濃度でドーピングされていることが好ましい。これにより、トランジスタの種類によっては、基板の不純物濃度をそのままトランジスタを形成するウェルの不純物濃度として用いることができる。例えば、高耐圧Ｎ型トランジスタの耐圧確保に必要な不純物濃度（１×１０16〜１×１０17ｃｍ-3程度）が挙げられる。さらに、半導体基板には、他の種類のトランジスタ、例えば、高耐圧Ｐ型トランジスタ、高耐圧Ｎ型トランジスタ等の耐圧確保に必要なＮ型又はＰ型の不純物がドーピングされたウェルが１又は複数個形成されていてもよい。ウェルの不純物濃度は、形成するトランジスタの種類等により適宜調整することができる。
【００１７】
半導体基板上にロコス酸化膜を形成する方法としては、通常のロコス酸化法を用いることができる。例えば、まず、シリコン酸化膜及びシリコン窒化膜を、それぞれ膜厚１０〜４０ｎｍ程度、６０〜１２０ｎｍ程度で形成する。シリコン酸化膜は熱酸化法、ＣＶＤ法等により形成することができ、シリコン窒化膜は、ＣＶＤ法、プラズマＣＶＤ法等により形成することができる。次に、ロコス酸化膜を形成しようとする領域に存在するシリコン窒化膜を除去する。除去する方法としては、フォトリソグラフィ及びエッチング工程により所定形状のマスクパターンを形成し、これを用いてＲＩＥ等の異方性エッチングをする方法が挙げられる。続いて、残存するシリコン窒化膜をマスクとして用いて、熱酸化することにより、膜厚２００ｎｍ〜４００ｎｍ程度のロコス酸化膜を形成することができる。熱酸化は、公知の条件を適宜選択して行うことができる。なお、ロコス酸化膜は、位置、形状、数等は特に限定されず、後述するように、少なくとも第１導電型の高耐圧ＭＯＳトランジスタの素子分離を行うための領域である第２領域に形成されればよい。
次に、第１領域、第２領域及び第３領域に開口を有するマスクを用いて、イオン注入を行う。
【００１８】
ここで、第１領域とは、第１導電型（Ｎ型又はＰ型）の低耐圧ＭＯＳトランジスタを形成するための領域を意味する。第２領域とは、第１導電型（Ｎ型又はＰ型）の高耐圧ＭＯＳトランジスタの素子分離を行うための領域であり、先の工程によりロコス酸化膜が形成された領域を意味する。第３領域とは、第２導電型（Ｐ型又はＮ型）の高耐圧ＭＯＳトランジスタのドリフト拡散領域を形成するための領域を意味する。これらの領域は、得ようとする半導体装置の機能、特性等に応じて、半導体基板上にどのような形状、大きさ、位置に形成されていてもよい。
【００１９】
これら第１〜３領域に開口を有するマスクを形成する方法としては、得られた半導体基板上にレジストを塗布し、これらの第１〜３領域に対応する領域のすべてに開口形成用パターンが形成されたマスク基板（フォトリソグラフィ用マスク）をマスクとして用いて、所望の波長の光又は電磁波を照射することによりレジストを感光させ、現像することにより、１回のフォトリソグラフィ工程により得ることができる。ここで使用されるレジストはネガ型、ポジ型又はその他感光性のものであればいずれのレジストでもよく、当該分野で通常使用されているものを用いることができる。また、この際のレジストの膜厚は特に限定されるものではなく、照射光の波長等に応じて適宜設定することができる。さらに、レジストを感光させるための光又は電磁波の波長も特に限定されるものではなく、Ｘ線、ｇ線、ｉ線等種々のものを使用することができる。
このようにして半導体基板上に形成されたレジストパターンをマスクとして用いてイオン注入を行う。
【００２０】
イオン注入は、上記のマスクを用いて得られた半導体基板に対してほぼ全面に行い、イオン注入後に第１〜３領域が所定の機能を発揮するように行う。そのためには、例えば、第１及び第３領域においては、半導体基板の深さ方向に注入イオンが２以上の異なる濃度ピークを有するように、第２領域においては、ロコス酸化膜と半導体基板との界面近傍に注入イオンが濃度ピークを有するようにイオン注入する。これにより、第１領域においては、第１導電型の低耐圧ＭＯＳトランジスタを形成することができ、ショートチャネル効果を十分抑制することができる。第２領域においては、第１導電型の高耐圧ＭＯＳトランジスタの素子分離を確実に行うことができ、十分な耐圧を確保することができる。第３領域においては、第２導電型の高耐圧ＭＯＳトランジスタにおけるドリフト拡散領域として十分な機能を発揮できる。
【００２１】
イオン注入は、１回のみ行ってもよいが、２回以上の複数回行うことが好ましい。基板の深さ方向に注入イオンが２以上の異なる濃度ピーク有するようにイオン注入する方法としては、例えば、イオン注入の加速エネルギーを変化させずに複数のイオン種を複数回にわたってイオン注入する方法、加速エネルギーを変化させずに異なるイオン種を混合して１回イオン注入する方法、同じ又は異なるイオン種を用いて、加速エネルギーを連続的に変化させて１回イオン注入する方法又は加速エネルギーを変化させて複数回イオン注入する方法等が挙げられる。なかでも、同じ又は異なるイオン種を用い、加速エネルギーを変えて、２回、３回程度イオン注入することが好ましい。この際のイオン注入の加速エネルギー、ドーズ、イオン種等は特に限定されるものではなく、上述の機能を発揮することができるように適宜調整することが好ましい。
【００２２】
さらに具体的には、イオン注入は、第２領域において、ロコス酸化膜と半導体基板との界面近傍に注入イオンが濃度ピークを有するように、加速エネルギー及びイオン種を選択して１回行い、さらに、第1及び第３領域において、それよりも浅い位置に濃度ピークを有するように加速エネルギー及びイオン種を選択して１回以上行うことが好ましい。これにより、第２領域においては、ロコス酸化膜と半導体基板との界面付近にのみ不純物が導入され、それ以外の不純物は、ロコス酸化膜内にとどまることとなる。第1領域においては、基板の深さ方向において、適当な不純物濃度を有するウェルを得ることができる。また、加速エネルギー、イオン種、ドーズを調整することにより、少なくとも1回のイオン注入で低耐圧ＭＯＳトランジスタの閾値を制御することができるとともに、少なくとも１回のイオン注入でウェルの不純物濃度を調整することができる。第３領域においては、高耐圧ＭＯＳトランジスタにおけるドリフト拡散領域として適当な深さ、不純物濃度等を有した不純物拡散領域を形成することができる。
【００２３】
本発明においては、上記工程の後、ＭＯＳトランジスタを形成するための、公知の方法によりゲート絶縁膜、ゲート電極、ソース／ドレイン、層間絶縁膜、コンタクトホール、コンタクトプラグ、配線層等を形成する。また、必要に応じて、熱処理、絶縁膜の形成、サイドウォールスペーサの形成、イオン注入等を行ってもよい。
【００２４】
以下に本発明の半導体装置の製造方法の一実施例を図面に基づいて説明する。なお、本実施例では、第１導電型をＮ型とし、第２導電型をＰ型としている。
まず、図１（ａ）に示したように、高耐圧Ｎ型ＭＯＳトランジスタを形成するのに適切なボロン濃度（１×１０16〜１×１０17ｃｍ-3）に設定されたＰ型のシリコン基板１に、低耐圧Ｐ型ＭＯＳトランジスタ（図２（ｈ）参照）を形成するのに適切なリン濃度（１×１０17〜２×１０17ｃｍ-3）のＮ型ウェル２と、高耐圧Ｐ型ＭＯＳトランジスタ（図２（ｈ）参照）の耐圧確保に必要なリン濃度（１×１０16〜１×１０17ｃｍ-3）のＮ型ウェル３を通常の方法で形成する。
次いで、ロコス酸化を行うためのシリコン酸化膜４（例えば膜厚１４ｎｍ）及びＳｉＮ膜５（例えば膜厚１２０ｎｍ）を形成し、所定の領域のシリコン酸化膜４とＳｉＮ膜５を除去する。その後、図１（ｂ）に示したように、ロコス酸化を行い、膜厚２００ｎｍ〜４００ｎｍのロコス酸化膜６を形成する。
【００２５】
次に、図１（ｃ）に示したように、ロコス酸化膜６を形成した領域以外に残存するＳｉＮ膜５を除去し、得られたシリコン基板１上全面にフォトレジスト７を塗布し、このフォトレジスト７に、１回のフォトリソグラフィ工程で、低耐圧Ｎ型トランジスタを形成する第１領域８と、高耐圧Ｎ型トランジスタの素子分離を行う第２領域９と、高耐圧Ｐ型トランジスタのドリフト拡散層を形成する第３の領域１０とに対応する開口を形成する。なお、第１領域８、第２領域９及び第３領域１０を決定するために使用するフォトマスクパターンは、同一のフォトマスク上に形成されている。
【００２６】
続いて、図１（ｄ）に示したように、フォトレジスト７をマスクとして用いて、第１のイオン注入としてボロン１１を注入する。この際のイオン注入は、第２領域９のロコス酸化膜６とシリコン基板１との界面付近にボロン濃度のピークがくるよう設定する。例えば、７０〜１５０ｋｅＶの加速エネルギー、４×１０12〜１×１０13ｃｍ-2のドーズで行う。これにより高耐圧Ｎ型トランジスタの素子分離のためのＰ型拡散層１２が形成される。また、これと同時に、第１領域８及び第３領域１０に、それぞれＰ型拡散層１３ａ、１４ａが形成される。但し、これらの領域では、ロコス酸化膜が存在しないため、注入したボロンのピークはシリコン基板１表面から２００ｎｍ〜４００ｎｍの深さにある。
【００２７】
次いで、図２（ｅ）に示したように、同じフォトレジスト７をマスクとして用いて、第２のイオン注入としてボロン１１を注入する。この際のイオン注入は、第２のイオン注入のボロン濃度のピークが、第１のイオン注入のボロン濃度のピークよりも、シリコン基板１の浅い位置になるように設定する。例えば、４０〜８０ｋｅＶの加速エネルギー、２×１０12〜８×１０12ｃｍ-2のドーズで行う。これにより第１領域８及び第３領域１０に、Ｐ型拡散層１３ａ、１４ａよりシリコン基板１の浅い位置に、Ｐ型拡散層１３ｂ、１４ｂが形成される。
【００２８】
さらに、図２（ｆ）に示したように、同じフォトレジスト７をマスクとして用いて、第３のイオン注入としてボロン１１を注入する。この際のイオン注入は、第３のイオン注入のボロン濃度のピークが、第２のイオン注入のボロン濃度のピークよりも、シリコン基板１の浅い位置になるように設定する。例えば、５〜３０ｋｅＶの加速エネルギー、２×１０12〜８×１０12ｃｍ-2のドーズで行う。これにより第１領域８及び第３領域１０に、Ｐ型拡散層１３ｂ、１４ｂよりシリコン基板１の浅い位置に、Ｐ型拡散層１３ｃ、１４ｃが形成される。
その後、フォトレジスト７を除去し、注入されたボロンを活性化させるために窒素雰囲気で１０〜３０分間、８００〜９００℃でアニールを行う。
【００２９】
これにより、第１領域８では、図３に示すように、第１のイオン注入、第２のイオン注入及び第３のイオン注入によって、シリコン基板１の深さ方向にそれぞれ異なるイオン濃度ピークを有して、比較的高濃度のボロンが注入される。つまり、第１イオン注入と第２のイオン注入とで低耐圧用Ｐ型基板不純物濃度の制御を行うことができ、第３のイオン注入で低耐圧用Ｎ型ＭＯＳトランジスタの閾値制御を行うことができる。よって、最終的に、破線で示したように、シリコン基板１の当初ドーピングされていたボロンとＰ型拡散層１３ａ、１３ｂ、１３ｃとの合成されたボロンとにより、１×１０17〜２×１０17ｃｍ-3とほぼ均一な不純物濃度を有し、低耐圧トランジスタに要求されるショートチャネル効果を抑制することができる適切な不純物濃度を有するＰウェル１３を形成することができる。
【００３０】
また、第２領域９では、図４に示したように、ロコス酸化膜６とシリコン基板１との界面付近にボロンの注入濃度のピークが位置するＰ型拡散層１２を形成することができる。よって、所望のＮ型トランジスタの素子分離の十分な耐圧を得ることができる。しかも、ロコス酸化後に、イオン注入を行っているため、ロコス酸化膜のバラツキ等の影響による不純物の酸化膜への偏析量のバラツキは生じず、耐圧特性がばらつくことはない。
【００３１】
さらに、第３領域１０では、図５に示したように、第１のイオン注入、第２のイオン注入及び第３のイオン注入によって、シリコン基板１の深さ方向にそれぞれ異なるイオン濃度ピークを有して、比較的高濃度のボロンが注入され、最終的に、後述するソース／ドレイン領域であるＰ+拡散層１９を完全に取り囲むドリフト拡散領域１４を形成することができ、所望の耐圧を得ることができる。
その後、別のフォトレジスト（図示せず）を形成し、上記と同様に３回のイオン注入を行い、高耐圧Ｎ型ＭＯＳトランジスタ用のドリフト拡散領域２０を形成する。
【００３２】
次いで、図２（ｇ）に示したように、低耐圧用ゲート酸化膜１５、高耐圧用ゲート酸化膜１６、ゲート電極１７、ソース／ドレイン領域となるＮ+拡散層１８、Ｐ+拡散層１９をそれぞれ形成する。なお、この際、第３領域１０のＰ+拡散層１９は、ドリフト拡散領域１４に完全に覆われるようにする。これにより、高耐圧Ｐ型ＭＯＳトランジスタのドレイン近傍において１０〜３０Ｖの耐圧を付与するドリフト拡散領域として機能させることができる。
【００３３】
続いて、図２（ｈ）に示したように、ＣＶＤ法により層間絶縁膜２１を形成し、コンタクトホール、コンタクト２２、メタル配線２３を形成することにより、低耐圧Ｎ型ＭＯＳトランジスタ、低耐圧Ｐ型ＭＯＳトランジスタ、高耐圧Ｎ型ＭＯＳトランジスタ、高耐圧Ｐ型ＭＯＳトランジスタを得る。なお、図２（ｈ）に記載されたＬＶ−ＮＴｒは低耐圧Ｎ型ＭＯＳトランジスタを、ＬＶ−ＰＴｒは低耐圧Ｐ型ＭＯＳトランジスタを、ＨＶ−ＮＴｒは高耐圧Ｎ型ＭＯＳトランジスタを、ＨＶ−ＰＴｒは高耐圧Ｐ型ＭＯＳトランジスタをそれぞれ意味している。
【００３４】
【発明の効果】
本発明によれば、ロコス酸化膜を形成した後に、第１導電型の低耐圧ＭＯＳトランジスタを形成するための第1領域と、第１導電型の高耐圧ＭＯＳトランジスタの素子分離を行うための第２領域と、第２導電型の高耐圧ＭＯＳトランジスタのドリフト拡散領域を形成するための第３領域とに開口を有するマスクを用いて、イオン注入することによって、フォトリソグラフィ工程によるマスク形成の工程を１回に削減することができ、製造工程の簡略化、ひいては製造コストの低減を図ることが可能となる。
【００３５】
しかも、第１及び第３領域における濃度ピークが、少なくとも、ロコス酸化膜と半導体基板との界面近傍と、それよりも浅い位置とに有するようにイオン注入する場合、イオン注入を、第２領域においてはロコス酸化膜と半導体基板との界面近傍に注入イオンが濃度ピークを有する加速エネルギーで１回行い、この加速エネルギーよりも小さい加速エネルギーで少なくとも１回行う場合には、第２領域には、ロコス酸化膜により、不要な不純物の導入を防止することができるとともに、第１領域においては、第１導電型の低耐圧トランジスタの閾値制御や低耐圧トランジスタに要求されるショートチャネル抑制効果を得ることができる不純物濃度に、適切に調整することができ、さらに、第３領域には、第２導電型の高耐圧ＭＯＳトランジスタのドリフト拡散領域として電界緩和効果を十分に確保することができ、より確実な高耐圧を図ることが可能となる。
【００３６】
また、イオン注入を、加速エネルギーを変えて２回以上行う場合、イオン注入を、第１領域において、第１導電型の低耐圧ＭＯＳトランジスタの閾値を制御するために少なくとも１回、かつ半導体基板の不純物濃度を制御するために少なくとも１回行う場合には、簡便かつ容易に、所望の不純物プロファイルを形成することができ、さらなる製造工程の簡略化、製造コストの低減を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一実施例を示す概略断面製造工程図である。
【図２】本発明の半導体装置の製造方法の一実施例を示す概略断面製造工程図である。
【図３】第１領域の深さ方向の不純物のプロファイルを示すグラフである。
【図４】第２領域の深さ方向の不純物のプロファイルを示すグラフである。
【図５】第３領域の深さ方向の不純物のプロファイルを示すグラフである。
【図６】従来の半導体装置の製造方法を示す概略断面製造工程図である。
【図７】図６における高耐圧Ｐ型トランジスタのドリフト拡散領域の深さ方向の不純物のプロファイルを示すグラフである。
【符号の説明】
１  シリコン基板
２  Ｎ型ウェル
３  Ｎ型ウェル
４  シリコン酸化膜
５  ＳｉＮ膜
６  ロコス酸化膜
７  フォトレジスト
８  第１領域
９  第２領域
１０  第３領域
１１  ボロン
１２  Ｐ型拡散層
１３  Ｐウェル
１４、２０  ドリフト拡散領域
１３ａ、１３ｂ、１３ｃ、１４ａ、１４ｂ、１４ｃ  Ｐ型拡散層
１５  低耐圧用ゲート酸化膜
１６  高耐圧用ゲート酸化膜
１７  ゲート電極
１８  Ｎ+拡散層
１９  Ｐ+拡散層
２１  層間絶縁膜
２２  コンタクト
２３  メタル配線
ＬＶ−ＮＴｒ  低耐圧Ｎ型ＭＯＳトランジスタ
ＬＶ−ＰＴｒ  低耐圧Ｐ型ＭＯＳトランジスタ
ＨＶ−ＮＴｒ  高耐圧Ｎ型ＭＯＳトランジスタ
ＨＶ−ＰＴｒ  高耐圧Ｐ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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