(57)【特許請求の範囲】
【請求項１】
Ｎ型の半導体基板と、
前記半導体基板内に形成されたＰウエルと、
前記Ｐウエル内に形成されたＮチャネルトランジスタをそれぞれ含み、マトリクス状に配列された複数のＲＯＭ（Read Only Memory）セルを有するＲＯＭセルアレイと、
前記半導体基板内に形成されたＰチャネルトランジスタをそれぞれ含み、前記ＲＯＭセルアレイの第１の辺に沿って配列され、前記ＲＯＭセルアレイ内の複数のワード線をそれぞれ駆動する複数のワード線ドライバと、
前記Ｐウエル内に形成されたＮチャネルトランジスタ及び前記半導体基板内に形成されたＰチャネルトランジスタをそれぞれ含み、前記ＲＯＭセルアレイの第２の辺に沿って配列され、前記ＲＯＭセルアレイ内のビット線をそれぞれ選択する複数のカラムデコーダと、
前記半導体基板内に形成されたＰチャネルトランジスタをそれぞれ含み、前記複数のカラムデコーダに沿って配列され、前記ＲＯＭセルアレイ内のビット線をそれぞれプリチャージする複数のプリチャージ回路と、
前記半導体基板上に絶縁膜を介して形成され、前記ＲＯＭセルアレイ及び前記複数のカラムデコーダ内のＮチャネルトランジスタに第１の電源電位を供給する第１の電源電位供給線と、
前記半導体基板上に前記絶縁膜を介して形成され、前記複数のワード線ドライバに第２の電源電位を供給する第２の電源電位供給線と、
前記半導体基板上に前記絶縁膜を介して形成され、前記複数のカラムデコーダ内のＰチャネルトランジスタ及び前記複数のプリチャージ回路に第２の電源電位を供給する第３の電源電位供給線と、
を具備し、
前記複数のカラムデコーダに含まれる複数のＮチャネルトランジスタが前記Ｐウエル内において前記ＲＯＭセルアレイの前記第２の辺に沿って配列されており、
前記複数のカラムデコーダに含まれる複数のＰチャネルトランジスタが前記半導体基板内において前記ＲＯＭセルアレイの前記第２の辺に沿って配列されていること
を特徴とする、半導体装置。
【請求項２】
前記第１の電源電位供給線が、前記ＲＯＭセルアレイの第３及び第４の辺に沿い、前記複数のカラムデコーダ内のＮチャネルトランジスタの上層を通過するように形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の電源電位供給線が、前記複数のワード線ドライバの上層を通過するように形成されたことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第３の電源電位供給線が、前記複数のカラムデコーダ内のＰチャネルトランジスタ及び前記複数のプリチャージ回路の上層を通過するように形成されたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＯＭ（Read Only Memory）セルを有する半導体装置に関する。
【０００２】
【従来の技術】
ＲＯＭセルを有する従来の半導体装置について、図２を参照して説明する。
図２は、従来の半導体装置の一部（ＲＯＭマクロ部）を示す図である。図２に示すように、Ｎ型の半導体基板７１内には、Ｐウエル７２が形成されている。Ｐウエル７２内には、ＲＯＭセルアレイ７３が配置されており、このＲＯＭセルアレイ７３は、Ｐウエル７２内に形成されたＮチャネルトランジスタをそれぞれ含み、マトリクス状に配列されたＲＯＭセルＣ（１，１）〜Ｃ（ｊ，ｋ）（ｊ，ｋは、２以上の整数）を有している。
【０００３】
半導体基板７１内には、Ｐウエル７２の図２中の左辺に沿って、ワード線ドライバアレイ７４が配置されている。ワード線ドライバアレイ７４は、図２中の縦方向に配列されたワード線ドライバ８１〜８ｊを有しており、ワード線ドライバ８１〜８ｊは、Ｐチャネルトランジスタをそれぞれ含んでいる。これらのワード線ドライバ８１〜８ｊは、ＲＯＭセルアレイ７３内のワード線をそれぞれ駆動する。
【０００４】
また、Ｐウエル７２の図２中の下方には、プリチャージ回路アレイ７５が配置されている。このプリチャージ回路アレイ７５は、図２中の横方向に配列されたプリチャージ回路９１〜９ｋを有しており、プリチャージ回路９１〜９ｋは、半導体基板７１内に形成されたＰチャネルトランジスタをそれぞれ含んでいる。これらのプリチャージ回路９１〜９ｋは、ＲＯＭセルアレイ７３内のビット線をそれぞれプリチャージする。
【０００５】
さらに、プリチャージ回路アレイ７５の図２中の下方には、カラムデコーダアレイ７６が配置されている。カラムデコーダアレイ７６は、図２中の横方向に配列されたカラムデコーダ１０１〜１０ｋを有している。カラムデコーダ１０１〜１０ｋは、プリチャージ回路アレイ７５に沿って半導体基板７１内に形成されたＰチャネルトランジスタＱＰ１１〜ＱＰ１ｋをそれぞれ有している。また、半導体基板７１内にはＰウエル８０がＰチャネルトランジスタＱＰ１１〜ＱＰ１ｋに沿って形成されており、カラムデコーダ１０１〜１０ｋは、ＰチャネルトランジスタＱＰ１１〜ＱＰ１ｋに沿ってＰウエル８０内に形成されたＮチャネルトランジスタＱＰ１１〜ＱＰ１ｋをそれぞれ有している。これらのカラムデコーダ１０１〜１０ｋは、ＲＯＭセルアレイ７３内のビット線をそれぞれ選択する。
【０００６】
また、半導体基板７１上には、絶縁膜を介して電源電位供給線７７が形成されている。電源電位供給線７７は、Ｐウエル７２の図２中の上辺及び右辺に沿うように形成され、ＲＯＭセルアレイ７３に接続されており、ＲＯＭセルアレイ７３に第１の電源電位（ここでは、ＶSS）を供給する。
さらに、ワード線ドライバアレイ７４、プリチャージ回路９１〜９ｋ、及び、ＰチャネルトランジスタＱＰ１１〜ＱＰ１ｋ上には、絶縁膜を介して電源電位供給線７８が形成されている。電源電位供給線７８は、ワード線ドライバ８１〜８ｊ及びプリチャージ回路９１〜９ｋ内のＰチャネルトランジスタ、並びにＰチャネルトランジスタＱＰ１１〜ＱＰ１ｋに接続されており、これらのＰチャネルトランジスタに第２の電源電位（ここでは、ＶDD）を供給する。
【０００７】
また、ＮチャネルトランジスタＱＮ１１〜ＱＮ１ｋ上には、絶縁膜を介して電源電位供給線７９が形成されている。電源電位供給線７９は、ＮチャネルトランジスタＱＮ１１〜ＱＮ１ｋに接続されており、ＮチャネルトランジスタＱＮ１１〜ＱＮ１ｋに第１の電源電位（ここでは、ＶSS）を供給する。
【０００８】
【発明が解決しようとする課題】
上記のように構成された従来の半導体装置においては、第１の電源電位（ＶSS）を供給する電源電位供給線７７、７９が分断されている。そのため、ＲＯＭセルＣ（１，１）〜Ｃ（ｊ，ｋ）の接地配線が高抵抗化し、ＲＯＭセルＣ（１，１）〜Ｃ（ｊ，ｋ）の動作が遅くなってしまっていた。
また、半導体基板７１の表面上におけるＰウエル７２と半導体基板７１の境目（分離）が２つ（ＲＯＭセルＣ（ｊ，１）〜Ｃ（ｊ，ｋ）とプリチャージ回路９１〜９ｋの間、及びＰチャネルトランジスタＱＰ１１〜ＱＰ１ｋとＮチャネルトランジスタＱＮ１１〜ＱＮ１ｋの間）あるため、ＲＯＭマクロ部の面積が大きくなってしまっていた。
【０００９】
そこで、上記の点に鑑み、本発明は、ＲＯＭセルの接地配線の高抵抗化を防止するとともに、ＲＯＭマクロ部の面積を小さくすることができる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、Ｎ型の半導体基板と、半導体基板内に形成されたＰウエルと、Ｐウエル内に形成されたＮチャネルトランジスタをそれぞれ含み、マトリクス状に配列された複数のＲＯＭ（Read Only Memory）セルを有するＲＯＭセルアレイと、半導体基板内に形成されたＰチャネルトランジスタをそれぞれ含み、ＲＯＭセルアレイの第１の辺に沿って配列され、ＲＯＭセルアレイ内の複数のワード線をそれぞれ駆動する複数のワード線ドライバと、Ｐウエル内に形成されたＮチャネルトランジスタ及び半導体基板内に形成されたＰチャネルトランジスタをそれぞれ含み、ＲＯＭセルアレイの第２の辺に沿って配列され、ＲＯＭセルアレイ内のビット線をそれぞれ選択する複数のカラムデコーダと、半導体基板内に形成されたＰチャネルトランジスタをそれぞれ含み、複数のカラムデコーダに沿って配列され、ＲＯＭセルアレイ内のビット線をそれぞれプリチャージする複数のプリチャージ回路と、半導体基板上に絶縁膜を介して形成され、ＲＯＭセルアレイ及び複数のカラムデコーダ内のＮチャネルトランジスタに第１の電源電位を供給する第１の電源電位供給線と、半導体基板上に絶縁膜を介して形成され、複数のワード線ドライバに第２の電源電位を供給する第２の電源電位供給線と、半導体基板上に絶縁膜を介して形成され、複数のカラムデコーダ内のＰチャネルトランジスタ及び複数のプリチャージ回路に第２の電源電位を供給する第３の電源電位供給線とを具備し、複数のカラムデコーダに含まれる複数のＮチャネルトランジスタがＰウエル内においてＲＯＭセルアレイの第２の辺に沿って配列されており、複数のカラムデコーダに含まれる複数のＰチャネルトランジスタが半導体基板内においてＲＯＭセルアレイの第２の辺に沿って配列されていることを特徴とする。
【００１１】
ここで、第１の電源電位供給線が、ＲＯＭセルアレイの第３及び第４の辺に沿い、複数のカラムデコーダ内のＮチャネルトランジスタの上層を通過するように形成されていても良い。また、第２の電源電位供給線が、複数のワード線ドライバの上層を通過するように形成されていても良い。さらに、第３の電源電位供給線が、複数のカラムデコーダ内のＰチャネルトランジスタ及び複数のプリチャージ回路の上層を通過するように形成されていても良い。
【００１２】
本発明に係る半導体装置によれば、ＲＯＭセルの接地配線の高抵抗化を防止するとともに、ＲＯＭマクロ部の面積を小さくすることができるができる。
【００１３】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体装置の一部（ＲＯＭマクロ部）を示す図である。図１に示すように、Ｎ型の半導体基板１内には、Ｐウエル２が形成されている。Ｐウエル２内には、ＲＯＭセルアレイ３が配置されており、このＲＯＭセルアレイ３は、Ｐウエル２内に形成されたＮチャネルトランジスタをそれぞれ含み、マトリクス状に配列されたＲＯＭ（Read Only Memory）セルＭＣ（１，１）〜ＭＣ（ｍ，ｎ）（ｍ，ｎは、２以上の整数）を有している。
【００１４】
半導体基板１内には、Ｐウエル２の図１中の左辺に沿って、ワード線ドライバアレイ４が配置されている。ワード線ドライバアレイ４は、図１中の縦方向に配列されたワード線ドライバ４１〜４ｍを有しており、ワード線ドライバ４１〜４ｍは、Ｐチャネルトランジスタをそれぞれ含んでいる。これらのワード線ドライバ４１〜４ｍは、ＲＯＭセルアレイ３内のワード線をそれぞれ駆動する。
【００１５】
また、ＲＯＭセルアレイ３の図１中の下辺に沿って、カラムデコーダアレイ５が配置されている。カラムデコーダアレイ５は、図１中の横方向に配列されたカラムデコーダ５１〜５ｎを有している。カラムデコーダ５１〜５ｎは、Ｐウエル２内のＲＯＭセルアレイ３の図１中の下辺に沿って形成されたＮチャネルトランジスタＱＮ１〜ＱＮｎと、半導体基板１内のＰウエル２の図１中の下辺に沿って形成されたＰチャネルトランジスタＱＰ１〜ＱＰｎをそれぞれ含んでいる。これらのカラムデコーダ５１〜５ｎは、ＲＯＭセルアレイ３内のビット線をそれぞれ選択する。
【００１６】
カラムデコーダアレイ５の図１中の下方には、プリチャージ回路アレイ６が配置されている。このプリチャージ回路アレイ６は、図１中の横方向に配列されたプリチャージ回路６１〜６ｎを有しており、プリチャージ回路６１〜６ｎは、半導体基板１内に形成されたＰチャネルトランジスタをそれぞれ含んでいる。これらのプリチャージ回路６１〜６ｎは、ＲＯＭセルアレイ３内のビット線をそれぞれプリチャージする。
【００１７】
また、半導体基板１上には、絶縁膜を介して電源電位供給線７が形成されている。電源電位供給線７は、Ｐウエル２の図１中の上辺及び右辺に沿い、さらにトランジスタＱＮ１〜ＱＮｎの上層を通過するように形成され、ＲＯＭセルアレイ３及びトランジスタＱＮ１〜ＱＮｎに接続されており、ＲＯＭセルアレイ３及びトランジスタＱＮ１〜ＱＮｎに第１の電源電位（ここでは、ＶSS）を供給する。
さらに、ワード線ドライバアレイ４上には、絶縁膜を介して電源電位供給線８が形成されている。電源電位供給線８は、ワード線ドライバ４１〜４ｍ内のＰチャネルトランジスタに接続されており、ワード線ドライバ４１〜４ｍ内のＰチャネルトランジスタに第２の電源電位（ここでは、ＶDD）を供給する。
【００１８】
また、ＰチャネルトランジスタＱＰ１〜ＱＰｎ及びプリチャージ回路６１〜６ｎ上には、絶縁膜を介して電源電位供給線９が形成されている。電源電位供給線９は、ＰチャネルトランジスタＱＰ１〜ＱＰｎ及びプリチャージ回路６１〜６ｎ内のＰチャネルトランジスタに接続されており、ＰチャネルトランジスタＱＰ１〜ＱＰｎ及びプリチャージ回路６１〜６ｎ内のＰチャネルトランジスタに第２の電源電位（ここでは、ＶDD）を供給する。
【００１９】
ここで、本実施形態に係る半導体装置を従来の半導体装置（図２参照）と比較すると、従来の半導体装置においては電源電位（ＶSS）を供給する電源電位供給線７７、７９が分断されているのに対し、本実施形態に係る半導体装置においては電源電位（ＶSS）を供給する電源電位供給線７が分断されていない。そのため、ＲＯＭセルＭＣ（１，１）〜ＭＣ（ｍ，ｎ）の接地配線の高抵抗化を防止することができる。従って、ＲＯＭセルＭＣ（１，１）〜ＭＣ（ｍ，ｎ）の動作が遅くなることを防止することができる。
また、従来の半導体装置においては半導体基板７１の表面上におけるＰウエル７２と半導体基板７１の境目（分離）が２つあるのに対し、本実施形態に係る半導体装置においては半導体基板１の表面上におけるＰウエル２と半導体基板１の境目（分離）が１つ（ＮチャネルトランジスタＱＮ１〜ＱＮｎとＰチャネルトランジスタＱＰ１〜ＱＰｎとの間）しかない。そのため、ＲＯＭマクロ部の面積を小さくすることができる。
さらに、ＲＯＭマクロ部の外部への電源配線を強化することができ、ノイズを減少することができる。
【００２０】
なお、本発明を半導体装置のＲＯＭマクロ部に適用したのは以下の理由による。すなわち、１トランジスタで構成されるＲＯＭセルを有するＲＯＭセルアレイは、６トランジスタで構成されるＲＡＭセルを有するＲＡＭセルアレイより充分に小さくすることができるので、プリチャージ用トランジスタとして駆動能力が比較的小さなトランジスタを使用することができる。この結果、プリチャージ用トランジスタに電源電位を供給するための太い電源電位供給線が不要となり、ＲＯＭセルアレイ領域の近傍にプリチャージ用トランジスタを配列する必要がない。さらに、カラムデコーダ用のＮチャネルトランジスタのサイズも小さいため、カラムデコーダ用のＮチャネルトランジスタに電源電位（ＶSS）を供給するための電源電位供給線をＲＯＭセルアレイと共有化しても問題がないためである。
【００２１】
【発明の効果】
以上述べた様に、本発明によれば、ＲＯＭセルの接地配線の高抵抗化を防止することができ、ＲＯＭセルの動作が遅くなることを防止することが可能となる。また、ＲＯＭマクロ部の面積を小さくすることができる。さらに、ＲＯＭマクロ部の外部への電源配線を強化することができ、ノイズを減少することが可能となる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る半導体装置の概要を示す図である。
【図２】  従来の半導体装置の概要を示す図である。
【符号の説明】
１、７１  半導体基板
２、７２、８０  Ｐウエル
３、７３  ＲＯＭセルアレイ
４、７４  ワード線ドライバアレイ
５、７６  カラムデコーダアレイ
６、７５  プリチャージ回路アレイ
７〜９、７７〜７９  電源電位供給線
ＭＣ（１，１）、ＭＣ（１，２）、…  ＲＯＭセル
ＱＮ１、ＱＮ２、…、ＱＰ１、ＱＰ２、…  トランジスタ
【図１】
0003985548.tif 000002
【図２】
0003985548.tif 000003