(57)【特許請求の範囲】
【請求項１】
第１の信号線と、
第２の信号線と、
これら第１の信号線と第２の信号線の間に電気的書き換え可能なメモリセルを複数個直列接続して構成されたＮＡＮＤセルと、
このＮＡＮＤセルを複数ブロックに分割するためにＮＡＮＤセル内の所定の隣接メモリセルの間に電流経路が直列に接続されたブロック分離選択トランジスタと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
ワード線により選択される電気的書き換え可能なメモリセルが第１の信号線と第２の信号線の間にそれぞれ選択トランジスタを介して複数個直列接続されてＮＡＮＤセルを構成して、複数のＮＡＮＤセルが配列されたメモリセルアレイと、
アドレスにより前記メモリセルアレイのメモリセル選択を行うアドレスデコーダと、
前記メモリセルアレイからの読み出しデータをセンスし、前記メモリセルアレイへの書き込みデータをラッチする機能を有するセンスアンプ回路と、
前記メモリセルアレイへのデータ書き込み、消去及び読み出しの制御を行う制御回路とを備え、
前記メモリセルアレイは、各ＮＡＮＤセル内の所定の隣接メモリセルの間に電流経路が直列に接続されたブロック分離選択トランジスタにより複数のメモリセルユニットに分割されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイのデータ書き換え時、前記複数のメモリセルユニットの一つを消去単位として選択してデータ消去がなされ、１本のワード線に沿った複数のメモリセルの所定範囲を１ページとしてデータ書き込みがなされる
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記データ消去は、
選択されたメモリセルユニットの全ワード線に接地電位を与え、
非選択のメモリセルユニットの全ワード線、前記第１の信号線側及び第２の信号線側の選択トランジスタ及び前記ブロック分離選択トランジスタのゲートにそれぞれつながる選択ゲート線をフローティングとし、且つ
前記メモリセルアレイが形成された基板領域に消去電圧を与える、
ことにより行われる請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記データ書き込みは、
書き込むべきデータ“０”，“１”に応じて第１の信号線に接地電位、電源電位を与え、
選択されたメモリセルユニット内の非選択ワード線にメモリセルを導通させるパス電圧を与え、
非選択のメモリセルユニットの全ワード線、及び非選択のメモリセルユニットと前記選択されたメモリセルユニットの間の前記ブロック分離選択トランジスタのゲートにつながる選択ゲート線にメモリセルを導通させる前記パス電圧より低い読み出し電圧を与え、
前記選択されたメモリセルユニットの選択ワード線に前記パス電圧より高い書き込み電圧を与える、
ことにより行われる請求項３記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルアレイは、各ＮＡＮＤセル内の所定の隣接メモリセルの間に介在させた２n −１（ｎ：正の整数）個のブロック分離選択トランジスタにより、２n 個のメモリセルユニットに分割されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項７】
各メモリセルユニットが同数のメモリセルを含む
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
各メモリセルユニットが異なる数のメモリセルを含む
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項９】
前記アドレスデコーダのなかのワード線駆動回路は、前記メモリセルアレイのワード線方向の両端部に、１乃至２メモリセルユニット毎に振り分けて配置されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項１０】
それぞれ異なるワード線により選択される電気的書き換え可能な複数のメモリセルがビット線に直列接続されてＮＡＮＤセルを構成し、ワード線方向に並ぶ複数のＮＡＮＤセルがＮＡＮＤセルブロックを構成し、且つ各ＮＡＮＤセルの所定の隣接メモリセルの間に介在させたブロック分離選択トランジスタにより前記ＮＡＮＤセルブロックが複数のメモリセルユニットに分割されたメモリセルアレイと、
アドレスにより前記メモリセルアレイのメモリセル選択を行うアドレスデコーダと、
前記メモリセルアレイからの読み出しデータをセンスし、前記メモリセルアレイへの書き込みデータをラッチする機能を有するセンスアンプ回路と、
前記複数のメモリセルユニットの一つを消去単位として選択してそのメモリセルユニット内のデータを一括消去し、１本のワード線に沿った複数のメモリセルの所定範囲を１ページとしてデータ書き込みを行うデータ書き換え手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
前記複数ブロック間の少なくとも２つ以上の前記ブロック分離選択トランジスタのゲートが共通接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１２】
第１および第２の信号線と、
第１および第２の選択トランジスタと、
各々が、電気的に書き換え可能なメモリセルを複数個直列接続して構成された第１乃至第ｎ（ｎ≦３）のＮＡＮＤセルブロックと、
第１乃至第（ｎ−１）のブロック分離選択トランジスタと、
を備え、
前記第１の信号線に前記第１の選択トランジスタが接続され、
前記第１の選択トランジスタに前記第１のＮＡＮＤセルブロックが接続され、
第ｉ（１≦ｉ≦ｎ−１）のＮＡＮＤセルブロックに第ｉのブロック分離選択トランジスタが接続され、
第ｉ（１≦ｉ≦ｎ−１）のブロック分離選択トランジスタに第（ｉ＋１）のＮＡＮＤセルブロックが接続され、
第ｎのＮＡＮＤセルブロックに第２の選択トランジスタが接続され、
第２の選択トランジスタに第２の信号線が接続され、
前記第１乃至第ｎのブロック分離選択トランジスタのうち、少なくとも２つのブロック分離選択トランジスタのゲートが共通接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記第１および第２の選択トランジスタのゲートは、多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは金属電極から構成され、
前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲートは多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは金属電極から構成されていることを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
第１および第２の信号線と、
第１および第２の選択トランジスタと、
各々が電気的に書き換え可能な第１乃至第ｎのメモリセルと、
第１乃至第（ｎ−１）のブロック分離選択トランジスタと、
を備え、
前記第１の信号線に前記第１の選択トランジスタが接続され、
前記第１の選択トランジスタに前記第１のメモリセルが接続され、第ｉ（１≦ｉ≦ｎ−１）のメモリセルに第ｉのブロック分離選択トランジスタが接続され、
第ｉ（１≦ｉ≦ｎ−１）のブロック分離選択トランジスタに第（ｉ＋１）のメモリセルが接続され、
第ｎのメモリセルに第２の選択トランジスタが接続され、
第２の選択トランジスタに第２の信号線が接続され、
前記第１乃至第ｎのブロック分離選択トランジスタのうち、少なくとも２つのブロック分離選択トランジスタのゲートが共通接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
前記第１および第２の選択トランジスタのゲートは、多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは、金属電極から構成され、
前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲートは、多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは、金属電極から構成されていることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲート電圧はそれぞれが常に等しい電圧に制御されることを特徴とする請求項１２または１３記載の不揮発性半導体記憶装置。
【請求項１７】
前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲート電圧はそれぞれが常に等しい電圧に制御されることを特徴とする請求項１４または１５記載の不揮発性半導体記憶装置。
【請求項１８】
データ書き込み時に、
前記第１の選択トランジスタおよび前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲートには、電源電圧Ｖｃｃ若しくはそれ以上の読み出し電圧Ｖｒｅａｄが印加され、
前記第２の選択トランジスタのゲートには、接地電圧Ｖｓｓが印加されることを特徴とする請求項１６または１７記載の不揮発性半導体記憶装置。
【請求項１９】
前記第１の信号線はビット線で、
前記第２の信号線はセルソース線であることを特徴とする請求項１１乃至１８のいずれかに記載の不揮発性半導体記憶装置。
【請求項２０】
前記メモリセルは浮遊ゲートと、
前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートと、
を有する二層のスタック構造からなる電気的書き換え可能なメモリセルであることを特徴とする請求項１１乃至１９のいずれかに記載の不揮発性半導体記憶装置。
【請求項２１】
第１の信号線と、
第２の信号線と、
これら第１の信号線と第２の信号線の間に電気的書き換え可能なメモリセルを複数個直列接続して構成されたＮＡＮＤセルと、
このＮＡＮＤセルを複数ブロックに分割するためにＮＡＮＤセル内の所定の隣接メモリセルの間に電流経路が直列に接続されたブロック分離選択トランジスタと、
を有し、
前記複数のブロックの少なくとも１つが前記ブロック分離選択トランジスタと前記第１の信号線との間に設けられ、少なくとも他の１つが前記ブロック分離選択トランジスタと前記第２の信号線との間に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項２２】
ワード線により選択される電気的書き換え可能なメモリセルが第１の信号線と第２の信号線の間にそれぞれ選択トランジスタを介して複数個直列接続されてＮＡＮＤセルを構成して、複数のＮＡＮＤセルが配列されたメモリセルアレイと、
アドレスにより前記メモリセルアレイのメモリセル選択を行うアドレスデコーダと、
前記メモリセルアレイからの読み出しデータをセンスし、前記メモリセルアレイへの書き込みデータをラッチする機能を有するセンスアンプ回路と、
前記メモリセルアレイへのデータ書き込み、消去及び読み出しの制御を行う制御回路とを備え、
前記メモリセルアレイは、各ＮＡＮＤセル内の所定の隣接メモリセルの間に電流経路が直列に接続されたブロック分離選択トランジスタにより複数のメモリセルユニットに分割され、
前記複数のメモリセルユニットの少なくとも１つが前記ブロック分離選択トランジスタと前記第１の信号線との間に設けられ、少なくとも他の１つが前記ブロック分離選択トランジスタと前記第２の信号線との間に設けられていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な複数のメモリセルを直列接続してＮＡＮＤセル（メモリセルストリング）を構成してなる不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
電気的書き換えを可能としたＥＥＰＲＯＭとして、従来より、ＮＡＮＤセル型ＥＥＰＲＯＭが知られている。ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたスタック構造のトランジスタを有する。複数個のメモリセルは、隣接するもの同士でソース・ドレインを共有する形で直列接続されてＮＡＮＤセルを構成する。このようなＮＡＮＤセルがマトリクス配列されてメモリセルアレイが構成される。
【０００３】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、選択トランジスタを介してビット線に共通接続され、他端側ソースはやはり選択トランジスタを介して共通ソース線に接続される。メモリセルトランジスタのワード線及び選択トランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれワード線（制御ゲート線）、選択ゲート線として共通接続される。
【０００４】
このようなＮＡＮＤセル型ＥＥＰＲＯＭは、例えば次のような文献▲１▼，▲２▼により知られている。
【０００５】
▲１▼ K. -D. Suh et al., "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme," IEEE J. Solid-State Circuits, Vol.30, pp.1149-1156, Nov.1995
▲２▼ Y. Iwata et al., "A 35ns Cycle Time 3.3V Only 32Mb NAND Flash EEPROM," IEEE J. Solid-State Circuits, Vol.30, pp.1157-1164, Nov.1995.
図１８は、ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイのひとつのＮＡＮＤセルブロックの構成を示している。複数個のメモリセルＭは、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続されてＮＡＮＤセルが構成される。ＮＡＮＤセルの一端は選択トランジスタＳ１を介してビット線ＢＬに、他端はやはり選択トランジスタＳ２を介して共通接地線に接続される。図１８の横方向に並ぶメモリセルＭの制御ゲートは、共通にワード線ＷＬに接続される。選択トランジスタＳ１，Ｓ２のゲートも同様に選択ゲート線ＳＳＬ，ＧＳＬに共通接続される。一つのワード線により駆動されるＮＡＮＤセルの範囲がＮＡＮＤセルブロックを構成している。
【０００６】
通常、この様なＮＡＮＤセルブロックがビット線方向に複数個配置されてメモリセルアレイが構成される。各ＮＡＮＤセルブロックはデータ消去の単位となっていわゆる一括消去が行われる。またＮＡＮＤセルブロック内のひとつの選択されたワード線に沿うメモリセル列は１ページと呼ばれ、１ページがデータ読み出し及び書き込みの単位となる。
【０００７】
メモリセルＭは、例えばｎチャネルの場合、浮遊ゲートに電子が注入されたしきい値が正の状態（Ｅタイプ状態）と、浮遊ゲートの電子が放出されたしきい値が負の状態（Ｄタイプ状態）とを二値に対応させることにより、データ記憶を行う。例えば、Ｄタイプ状態が“１”データの保持状態（消去状態）、Ｅタイプ状態が“０”データ保持状態（書き込み状態）というように定義される。また、“１”データを保持しているメモリセルのしきい値を正方向にシフトさせて“０”データを保持した状態に移行させる動作が「書き込み動作」、“０”データを保持しているメモリセルのしきい値を負方向にシフトさせて“１”データを保持した状態に移行させる動作が「消去動作」というように定義される。この明細書では、以下の説明をこの定義に従って行う。
【０００８】
図１９は、メモリセルアレイの選択されたＮＡＮＤセルブロックでのデータ消去、読み出し及び書き込み動作の各部電位関係を示している。消去動作では、選択されたＮＡＮＤセルブロックの全ワード線を０Ｖ、選択ゲート線ＳＳＬ，ＧＳＬ及びビット線ＢＬをフローティング（Ｆ）とし、メモリセルのＰ型ウェルに高い正の消去電圧Ｖｅｒａ（例えば、３ｍｓ、２１Ｖの消去パルス）を与える。その結果、選択ブロックでは、ウェルとワード線の間に消去電圧がかかり、浮遊ゲートの電子がＦＮ（Fowler-Nordheim ）トンネル電流によりウェルに放出される。これにより、そのＮＡＮＤセルブロック内のメモリセルは“１”の消去状態になる。
【０００９】
このとき、非選択のＮＡＮＤセルブロックでは、フローティング状態のワード線とウェルとの容量カップリングにより、消去パルスの影響を受けない。カップリング比は、フローティング状態のワード線に接続される容量から計算される。実際には、ポリシリコンのワード線とセル領域のＰウェルとの容量が全容量に対して支配的であり、実測結果から求めたカップリング比は約０．９と大きく、これがＦＮトンネル電流が流れるのを妨げる。消去ベリファイ（検証）は選択ブロック内の全てのメモリセルのしきい値電圧が例えば−１Ｖ以下になったかどうかによって判定される。
【００１０】
データ読み出し動作は、選択ワード線に０Ｖ、非選択ワード線及び選択ゲート線に一定の読み出し電圧Ｖｒｅａｄ（しきい値によらず、チャネルを導通させるに必要な電圧）を与え、選択されたメモリセルの導通の有無によるビット線ＢＬの電位変化を読むことにより行われる。
【００１１】
データ書き込み動作は、選択ワード線に正の高い書き込み電圧Ｖｐｇｍ、非選択ワード線にはパス電圧Ｖｐａｓｓ、ビット線側の選択ゲート線ＳＳＬにＶｃｃ、共通ソース線側の選択ゲート線ＧＳＬにＶｓｓ＝０Ｖを与え、“０”を書き込むべきビット線ＢＬにＶｓｓ、書き込み禁止（即ち“１”の消去状態に保つべき）ビット線ＢＬにＶｃｃを与えることにより行われる。このとき、Ｖｓｓが与えられたビット線につながる選択メモリセルでは、チャネル電位がＶｓｓに保持され、制御ゲートとチャネル間の大きな電界がかかって、チャネルから浮遊ゲートにトンネル電流による電子注入が生じる。同じビット線につながるＶｐａｓｓが与えられた他の非選択メモリセルでは、書き込みに十分に電界がかからず、書き込みは行われない。
【００１２】
Ｖｃｃが与えられたビット線に沿うメモリセルでは、ＮＡＮＤセルのチャネルはＶｃｃ又はＶｃｃ−Ｖｔｈ（Ｖｔｈは選択トランジスタのしきい値電圧）に予備充電されて選択トランジスタがカットオフする。そして制御ゲートに書き込み電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓが与えられると、フローティングとなっているＮＡＮＤセルのチャネルと、Ｖｐｇｍ又はＶｐａｓｓが与えられた制御ゲートとの容量結合によりチャネル電位は上昇して、電子注入が起こらない。
【００１３】
以上のようにして、Ｖｓｓが与えられたビット線とＶｐｇｍが与えられた選択ワード線の交差部のメモリセルでのみ、電子注入が行われて“０”書き込みがなされる。選択ブロック内の書き込み禁止のメモリセルにおいては、上述のようにチャネル電位がワード線とチャネルとの容量結合によって決定されるから、書き込み禁止電位を十分に高くするためには、チャネルの初期充電を十分に行うことおよびワード線とチャネル間の容量カップリング比を大きくすることが重要となる。
【００１４】
ワード線とチャネル間のカップリング比Ｂは、Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）により算出される。ここで、Ｃｏｘはワード線とチャネルとの間のゲート容量の総和、Ｃｊはメモリセルトランジスタのソースおよびドレインの接合容量の総和である。また、ＮＡＮＤセルのチャネル容量とは、これらゲート容量の総和Ｃｏｘと接合容量の総和Ｃｊの合計となる。さらに、その他の容量である選択ゲート線とソースのオーバラップ容量や、ビット線とソースおよびドレインとの容量等は全チャネル容量に比べて非常に小さいため、ここでは無視している。
【００１５】
【発明が解決しようとする課題】
以上に説明したＮＡＮＤ型ＥＥＰＲＯＭにおいては、従来より平面方向（デザイン・ルール）のスケーリングは行われているが、これに対応した深さ方向（酸化膜厚）のスケーリングは行われていない。具体的に、トンネル酸化膜の膜厚は、１６Ｍ、３２Ｍ、６４Ｍ、２５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭで１０ｎｍとほぼ一定である。そしてトンネル酸化膜の膜厚が一定であれば、トンネル酸化膜にかかる電界を一定にするために、メモリセルの書き換え電圧も一定電圧を維持しなければならず、低電圧化できない。トンネル酸化膜の膜厚について、プロセス技術者によりさらに薄膜化することが試みられてはいるが、例えば、５ｎｍの酸化膜は実現していない。また、書き換え電圧を低電圧化させるには、制御ゲートと浮遊ゲート間の容量を増大させ、カップリング比を大きくすれば良い。しかし、これも、制御ゲートと浮遊ゲート間の酸化膜を薄膜化させる必要があったり、制御ゲートと浮遊ゲートの間のキャパシタ面積を増やすなどの工夫が必要であり、容易には成し遂げ得ない。
【００１６】
結局、ＮＡＮＤ型ＥＥＰＲＯＭでは、１６Ｍから２５６Ｍビットまで書き換え電圧として２０Ｖ程度の高電圧が必要となっている。このため、その高電圧をワード線に駆動するロウデコーダのトランジスタを高耐圧トランジスタで設計しなくてはならない。高耐圧トランジスタは、周辺回路の通常のトランジスタよりもデザイン・ルールを緩くして、トランジスタ内の各部の寸法を長くすることにより、加わる電界を弱める工夫が成されている。例えば、０．２５μｍルールで設計した２５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭの場合、この高耐圧トランジスタは、周辺回路の通常のトランジスタよりもデザイン・ルールを数倍大きくしている。そして、２５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭの１６個のメモリセルと２個の選択トランジスタから成る１つのＮＡＮＤストリングのピッチ（長さ）は、８．５μｍであり、そのピッチに２個以上の高耐圧トランジスタは配置できず、１個の高耐圧トランジスタを配置するのが限界となっている。
【００１７】
例えば、次世代１ＧビットＮＡＮＤ型ＥＥＰＲＯＭでは、０．１５μｍのデザイン・ルールが適用された場合、この１つのＮＡＮＤストリングのピッチは、約５ｕｍ程度になる。また、縦方向のスケーリングがやはり困難であったとすると、上述した理由により書き換え電圧を低くすることができない。従って、現在の１６個のメモリセルトランジスタと２個の選択トランジスタから成る１つのＮＡＮＤストリングのピッチには、サイズの大きいワード線駆動用の高耐圧トランジスタを配置できない。このため、例えば、１つのＮＡＮＤストリングの直列接続のメモリセルトランジスタの数を増やし、例えば、３２個のメモリセル構成とか、６４個のメモリセル構成とかして、１つのＮＡＮＤストリングのピッチを大きくしなければならなくなる。
【００１８】
しかし、単に１つのＮＡＮＤストリング内のメモリセルトランジスタの個数を増やすと、同時に消去ブロックサイズが増えてしまう。それは、従来のＮＡＮＤ型ＥＥＰＲＯＭでは、ＮＡＮＤストリング（ＮＡＮＤセル）を１ブロックとし、ブロック単位での消去しか許されなかったためである。ＮＡＮＤセルブロック単位での消去しか許されない理由は、次の通りである。例えば、１６個のメモリセルからなるＮＡＮＤストリングを８個ずつのメモリセルを書き換えの単位である１ブロックとし、下部ブロックを何度も選択して書き換えたとする。そうすると、上部ブロックのワード線にはパス電圧Ｖｐａｓｓのストレスが加わり、書き換えが多数回に及ぶと、非選択ブロックのしきい値電圧も変化してしまう。
【００１９】
この消去ブロックのサイズは、１６ＭビットＮＡＮＤ型ＥＥＰＲＯＭでは、４Ｋバイト、３２ＭビットＮＡＮＤ型ＥＥＰＲＯＭでは、８Ｋバイト、２５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭでは、１６Ｋバイトと大容量化に伴い、徐々に大きくはなっている。しかし、例えば、デジタルカメラのフィルム媒体にＮＡＮＤ型ＥＥＰＲＯＭを使用した場合、コンパティビリティを保つために急激なブロックサイズの増大はしたくないという要請もある。したがって、大容量の１ＧビットＮＡＮＤ型ＥＥＰＲＯＭでも、２５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭと同様に消去ブロックサイズを１６Ｋバイトとする必要が出てくる。
【００２０】
この発明は、上記事情を考慮してなされたもので、１つのＮＡＮＤセルブロック内に複数の消去単位を設定可能としたＮＡＮＤ型ＥＥＰＲＯＭを提供することを目的としている。
【００２１】
【課題を解決するための手段】
この発明による不揮発性半導体記憶装置の第１の態様は、第１の信号線と、第２の信号線と、これら第１の信号線と第２の信号線の間に電気的書き換え可能なメモリセルを複数個直列接続して構成されたＮＡＮＤセルと、このＮＡＮＤセルを複数ブロックに分割するためにＮＡＮＤセル内の所定の隣接メモリセルの間に介在させたブロック分離選択トランジスタと、を有することを特徴とする。
【００２２】
なお、この発明においては、複数ブロック間の少なくとも２つ以上のブロック分離選択トランジスタのゲートが共通接続されていても良い。
【００２３】
また、この発明による不揮発性半導体記憶装置の第２の態様は、ワード線により選択される電気的書き換え可能なメモリセルが第１の信号線と第２の信号線の間にそれぞれ選択トランジスタを介して複数個直列接続されてＮＡＮＤセルを構成して、複数のＮＡＮＤセルが配列されたメモリセルアレイと、アドレスにより前記メモリセルアレイのメモリセル選択を行うアドレスデコーダと、前記メモリセルアレイからの読み出しデータをセンスし、前記メモリセルアレイへの書き込みデータをラッチする機能を有するセンスアンプ回路と、前記メモリセルアレイへのデータ書き込み、消去及び読み出しの制御を行う制御回路とを備え、前記メモリセルアレイは、各ＮＡＮＤセル内の所定の隣接メモリセルの間に介在させたブロック分離選択トランジスタにより複数のメモリセルユニットに分割されていることを特徴とする。
【００２４】
なお、この発明において、具体的には、前記メモリセルアレイのデータ書き換え時、前記複数のメモリセルユニットの一つを消去単位として選択してデータ消去がなされ、１本のワード線に沿った複数のメモリセルの所定範囲を１ページとしてデータ書き込みがなされる。
【００２５】
なおこの発明において、データ消去は、選択されたメモリセルユニットの全ワード線に接地電位を与え、非選択のメモリセルユニットの全ワード線、前記第１の信号線側及び第２の信号線側の選択トランジスタ及び前記ブロック分離選択トランジスタのゲートにそれぞれつながる選択ゲート線をフローティングとし、且つ前記メモリセルアレイが形成された基板領域に消去電圧を与えることにより行われる。
【００２６】
なおこの発明において、データ書き込みは、書き込むべきデータ“０”，“１”に応じて第１の信号線に接地電位、電源電位を与え、選択されたメモリセルユニット内の非選択ワード線にメモリセルを導通させるパス電圧を与え、非選択のメモリセルユニットの全ワード線、及び非選択のメモリセルユニットと前記選択されたメモリセルユニットの間の前記ブロック分離選択トランジスタのゲートにつながる選択ゲート線にメモリセルを導通させる前記パス電圧より低い読み出し電圧を与え、前記選択されたメモリセルユニットの選択ワード線に前記パス電圧より高い書き込み電圧を与えることにより行われる。
【００２７】
なおこの発明において、具体的には、前記メモリセルアレイは、各ＮＡＮＤセル内の所定の隣接メモリセルの間に介在させた２n −１（ｎ：正の整数）個のブロック分離選択トランジスタにより、２n 個のメモリセルユニットに分割される。この場合、各メモリセルユニットが同数のメモリセルを含むようにしてもよいし、或いは異なる数のメモリセルを含むようにしてもよい。
【００２８】
なおこの発明において好ましくは、前記アドレスデコーダのなかのワード線駆動回路は、前記メモリセルアレイのワード線方向の両端部に、１乃至２メモリセルユニット毎に振り分けて配置される。
【００２９】
また、この発明による不揮発性半導体記憶装置の第３の態様は、それぞれ異なるワード線により選択される電気的書き換え可能な複数のメモリセルがビット線に直列接続されてＮＡＮＤセルを構成し、ワード線方向に並ぶ複数のＮＡＮＤセルがＮＡＮＤセルブロックを構成し、且つ各ＮＡＮＤセルの所定の隣接メモリセルの間に介在させたブロック分離選択トランジスタにより前記ＮＡＮＤセルブロックが複数のメモリセルユニットに分割されたメモリセルアレイと、アドレスにより前記メモリセルアレイのメモリセル選択を行うアドレスデコーダと、前記メモリセルアレイからの読み出しデータをセンスし、前記メモリセルアレイへの書き込みデータをラッチする機能を有するセンスアンプ回路と、前記複数のメモリセルユニットの一つを消去単位として選択してそのメモリセルユニット内のデータを一括消去し、１本のワード線に沿った複数のメモリセルの所定範囲を１ページとしてデータ書き込みを行うデータ書き換え手段と、を備えたことを特徴とする。
【００３０】
この発明によると、ＮＡＮＤセル内のブロック分離選択トランジスタを介在させることによって、１ＮＡＮＤセルブロック内に複数の消去ブロックを設定することが可能であり、消去ブロックサイズを増やすことなく、１ＮＡＮＤストリング内のメモリセルの個数を増やすことを可能となる。
【００３１】
また、この発明による不揮発性半導体記憶装置の第４の態様は、第１および第２の信号線と、第１および第２の選択トランジスタと、各々が、電気的に書き換え可能なメモリセルを複数個直列接続して構成された第１乃至第ｎ（ｎ≦３）のＮＡＮＤセルブロックと、第１乃至第（ｎ−１）のブロック分離選択トランジスタと、を備え、前記第１の信号線に前記第１の選択トランジスタが接続され、前記第１の選択トランジスタに前記第１のＮＡＮＤセルブロックが接続され、第ｉ（１≦ｉ≦ｎ−１）のＮＡＮＤセルブロックに第ｉのブロック分離選択トランジスタが接続され、第ｉ（１≦ｉ≦ｎ−１）のブロック分離選択トランジスタに第（ｉ＋１）のＮＡＮＤセルブロックが接続され、第ｎのＮＡＮＤセルブロックに第２の選択トランジスタが接続され、第２の選択トランジスタに第２の信号線が接続され、前記第１乃至第ｎのブロック分離選択トランジスタのうち、少なくとも２つのブロック分離選択トランジスタのゲートが共通接続されていることを特徴とする。
【００３２】
また、この発明による不揮発性半導体記憶装置の第５の態様は第１および第２の信号線と、第１および第２の選択トランジスタと、各々が電気的に書き換え可能な第１乃至第ｎのメモリセルと、第１乃至第（ｎ−１）のブロック分離選択トランジスタと、を備え、前記第１の信号線に前記第１の選択トランジスタが接続され、前記第１の選択トランジスタに前記第１のメモリセルが接続され、第ｉ（１≦ｉ≦ｎ−１）のメモリセルに第ｉのブロック分離選択トランジスタが接続され、第ｉ（１≦ｉ≦ｎ−１）のブロック分離選択トランジスタに第（ｉ＋１）のメモリセルが接続され、第ｎのメモリセルに第２の選択トランジスタが接続され、第２の選択トランジスタに第２の信号線が接続され、前記第１乃至第ｎのブロック分離選択トランジスタのうち、少なくとも２つのブロック分離選択トランジスタのゲートが共通接続されていることを特徴とする。
【００３３】
なお、第４および第５の態様において前記第１および第２の選択トランジスタのゲートは、多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは金属電極から構成され、前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲートは多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは金属電極から構成されていても良い。
【００３４】
なお、第４および第５の態様において、前記第１および第２の選択トランジスタのゲートは、多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは、金属電極から構成され、前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲートは、多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは、金属電極から構成されるように構成しても良い。
【００３５】
なお、データ書き込み時に、前記第１の選択トランジスタおよび前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲートには、電源電圧Ｖｃｃ若しくはそれ以上の読み出し電圧Ｖｒｅａｄが印加され、前記第２の選択トランジスタのゲートには、接地電圧Ｖｓｓが印加されるように構成しても良い。
【００３６】
なお、前記第１の信号線はビット線で、前記第２の信号線はセルソース線であることが好ましい。
【００３７】
なお、前記メモリセルは浮遊ゲートと、前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートと、を有する二層のスタック構造からなる電気的書き換え可能なメモリセルであることが好ましい。
【００３８】
【発明の実施の形態】
第１の実施の形態
図１は、この発明の第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの１つのＮＡＮＤセルブロック１のメモリセルアレイの等価回路を示している。この例では、ビット線ＢＬの本数として５２８バイト（（５１２＋１６）×８＝４２２４本）を例にとり、示している。この実施の形態では、１つのＮＡＮＤセルは３２個のメモリセルトランジスタＭＣ０〜ＭＣ３１により構成されている。メモリセルトランジスタＭＣ０〜ＭＣ３１はビット線ＢＬとソース線ＳＬの間に直列接続される。ビット線ＢＬとメモリトランジスタＭＣ０の間には選択トランジスタＳＳＴが設けられ、ソース線ＳＬとメモリセルトランジスタＭＣ３１の間にも同様に選択トランジスタＧＳＴが設けられている。
【００３９】
この実施の形態においては、上述した二つの選択トランジスタＳＳＴ，ＧＳＴの他に、１つのＮＡＮＤセルを２分割する形でブロック分離のための選択トランジスタＳＴが設けられている。即ち、隣接するメモリセルトランジスタＭＣ１５とＭＣ１６の間にブロック分離選択トランジスタＳＴを介在させることにより、ＮＡＮＤブロック１が二つのメモリユニットＭＵ０，ＭＵ１に分割されている。この２分割されたメモリユニットＭＵ０，ＭＵ１がそれぞれデータ消去の単位ブロックサイズとなる。
【００４０】
図２は、ＮＡＮＤセルブロック１のレイアウトであり、図３及び図４はそれぞれ、図２のＡ−Ａ′、Ｂ−Ｂ′断面を示している。ｐ型シリコン基板１０のメモリセルアレイ領域にはｎ型ウェル１１が形成され、このｎ型ウェル１１内にはｐ型ウェル１２が形成され、このｐ型ウェル１２には素子分離絶縁膜１３により素子領域が区画されている。素子領域にトンネル酸化膜１４を介して浮遊ゲート１５が各メモリセルトランジスタ毎に形成され、この上に層間ゲート絶縁膜１６を介して制御ゲート１７が形成されている。
【００４１】
制御ゲート１７は、図２に示すように行方向に連続的に配設されて、これがワード線ＷＬとなる。制御ゲート１７をマスクとしてイオン注入を行うことにより、ソース、ドレイン拡散層２１が形成されている。図３では、選択トランジスタＳＳＴ，ＳＴは、メモリセルトランジスタＭＣと同様の構造として示しているが、図４の断面に対応する断面では、浮遊ゲート１５に対応する層と制御ゲート１７に対応する層とが、所定箇所で共通接続されて連続的に配設されて、選択ゲート線ＳＳＬ，ＳＴＬとなる。ソース側の選択トランジスタＧＳＴも同様であり、そのゲートは連続的に配設されて、選択ゲート線ＧＳＬとなる。ここで、選択トランジスタＳＳＴ，ＳＴとメモリセルトランジスタＭＣとはゲート酸化膜厚を異ならせてもよい。
【００４２】
ページ書き込み／読み出し機能を持つＮＡＮＤ型ＥＥＰＲＯＭとしての全体ブロック構成は、図５のようになる。図示のように、メモリセルアレイ５１と、外部から入力されたアドレスに基いてメモリセルアレイ５１のワード線を選択駆動するロウデコーダ５２と、メモリセルアレイ５１のビット線ＢＬに接続される、入出力データのラッチ機能を持つセンスアンプ回路５３とを有する。センスアンプ回路５３にはカラムゲート５５が接続され、カラムデコーダ５４により外部から入力されたアドレスに基いてカラムゲート５５を制御することで、対応するビット線およびセンスアンプ回路が選択される。
【００４３】
センスアンプ回路５３は、カラムゲート５５を介してデータ入出力（Ｉ／Ｏ）バッファ５８に接続される。書き込み動作や消去動作に必要な高電圧を供給するために昇圧回路５６が設けられ、またメモリセルアレイ５１へのデータ書き込み、消去及び読み出しの制御信号を生成してチップ内部を制御するとともに外部とのインターフェースをとるための制御回路５７が設けられている。
【００４４】
ロウデコーダ５２は、データの書き込み時、消去時およびデータの読み出し時にそれぞれアドレス信号に基づいて複数のワード線ＷＬを選択駆動するものであり、そのワード線ドライバには、所要の電圧が供給される。センスアンプ回路５３は、読み出し時にビット線データをセンスする機能、書き込み時に外部からロードされるデータを保持するデータラッチ機能、書き込み及び消去の際にビット線ＢＬに対して所要の電圧をそれぞれ選択的に供給する機能を有する。
【００４５】
制御回路５７には、ＮＡＮＤセルに対する消去／消去ベリファイ、書き込み／書き込みベリファイ、及び読み出し動作を制御するためのシーケンス制御手段（例えばプログラマブルロジックアレイ）が含まれている。
【００４６】
図６は、センスアンプ回路５３のなかの一つのセンスアンプの構成を示している。センスアンプは、入出力が交差接続されたインバータＩ１，Ｉ２により構成されたデータラッチ回路６１を主体とする。このラッチ回路６１の一方のノードＱｂはセンス用ＮＭＯＳトランジスタＭ１２と活性化用ＮＭＯＳトランジスタＭ１３を介して接地される。センス用ＮＭＯＳトランジスタＭ１２のゲートがセンスノードＮｓｅｎｓｅである。センスノードＮｓｅｎｓｅは、トランスファゲートＮＭＯＳトランジスタＭ１を介してビット線ＢＬｉに接続されている。
【００４７】
ラッチ回路６１の他方のノードＱは、リセット用ＮＭＯＳトランジスタＭ４を介してセンスノードＮｓｅｎｓｅに接続され、またカラム選択ＮＭＯＳトランジスタＭ１１を介して入出力バッファに接続されている。センスノードＮｓｅｎｓｅにはまた、センスノードＮｓｅｎｓｅをプリチャージするためのＮＭＯＳトランジスタＭ２、及びディスチャージするためのＮＭＯＳトランジスタＭ３が設けられている。
【００４８】
次に、この実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのデータ消去、書き込み、及び読み出しの動作を順次説明する。
【００４９】
図７は、データ消去動作での各部のバイアス電位関係を示している。前述のように、従来のＮＡＮＤ型ＥＥＰＲＯＭでは１つのＮＡＮＤセルブロックが消去単位となるのに対し、この実施の形態では、図１に示すメモリユニットＭＵ０，ＭＵ１がそれぞれ消去単位となる。図７では、下部メモリユニットＭＵ１を選択ブロック、上部メモリユニットＭＵ０を非選択ブロックとしたデータ消去動作の例を示している。
【００５０】
即ち、図１において、ワード線ＷＬ０〜ＷＬ１５の範囲を非選択ブロック、ＷＬ１６〜ＷＬ３１の範囲を選択ブロックとする。消去動作が開始されると、消去する選択ブロックのワード線ＷＬ１６〜ＷＬ３１には、Ｖｓｓ（０Ｖ）が印加され、非選択ブロックのワード線ＷＬ０〜ＷＬ１５および選択ゲート線ＳＳＬ，ＧＳＬ，ＳＴＬはフローティング状態にされる。この状態で、メモリセルアレイのｐウェル（ｐ−ｗｅｌｌ）に消去電圧Ｖｅｒａ（２０Ｖ）が印加される。
【００５１】
このとき、非選択ブロックのワード線ＷＬ０〜ＷＬ１５および選択ゲート線ＳＳＬ、ＳＴＬ、ＧＳＬはｐウェルとの容量結合により、α×Ｖｅｒａに昇圧される。αは約０．９であるから、１８Ｖ程度まで上がる。また、ビット線ＢＬ０、ＢＬ１、およびソース線ＳＬはｐウェルとビット線コンタクト部のｎ+ 型拡散層およびソース線ＳＬ部のｎ+ 型拡散層とのＰＮ接合が順バイアス状態となり、Ｖｅｒａ−Ｖｆまで上昇する。ＶｆはＰＮ接合のビルトイン・ポテンシャルであり、約０．７Ｖであるから、ビット線ＢＬ０、ＢＬ１及びソース線ＳＬは約１９．３Ｖ程度となる。従って、非選択ブロックのワード線ＷＬ０〜ＷＬ１５に沿ったメモリセルトランジスタでは、消去動作は起こらない。
【００５２】
選択ブロックのワード線ＷＬ１６〜ＷＬ３１に沿ったメモリセルトランジスタでは、基板領域にＶｅｒａ、制御ゲートにＶｓｓが印加されているため、浮遊ゲートの電子はトンネル電流により基板領域（ｐウェル）へと放出され、メモリセルトランジスタの記憶データは一括消去される。
【００５３】
図８は、データ書き込み動作での各部のバイアス電位関係を示している。図８では、上の説明で一括消去された選択ブロック（即ちメモリユニットＭＵ１）内のワード線ＷＬ１７について書き込みを行う場合を示している。また、ビット線ＢＬ０では“０”データ書き込みを行い、ビット線ＢＬ１では“１”データ書き込み（即ち、“１”データの消去状態を保つ書き込み禁止）を行う場合を想定している。
【００５４】
この場合、図９は、図１に示すビット線中二つのビット線ＢＬ０，ＢＬ１のみ取り出して、電位関係を示したものである。
【００５５】
このデータ書き込みでは、まずビット線ＢＬ０，ＢＬ１にそれぞれ書き込み用の接地電位Ｖｓｓ、書き込み禁止用の電源電位Ｖｃｃが与えられる。その後ソース線側の選択ゲート線ＧＳＬはＶｓｓに保ったまま、他のワード線及び選択ゲート線に、Ｖｃｃよりわずかに高い読み出し電圧Ｖｒｅａｄ（約３．５Ｖ程度）が与えられる。これにより、ビット線ＢＬ０につながるＮＡＮＤセルチャネルには書き込みのための電位Ｖｓｓが伝達される。ビット線ＢＬ１につながるＮＡＮＤセルチャネルには、書き込み禁止のためのＶｃｃが伝達されるが、そのチャネル電位がＶｒｅａｄ−Ｖｔｈ（選択トランジスタ、若しくは、メモリセルトランジスタのしきい値電圧の内、高いしきい値電圧）だけ低下した値まで上昇すると、選択トランジスタＳＳＴはオフになり、チャネルはフローティングになる。
【００５６】
この状態で次に、選択ブロックのワード線の内、書き込みを行わない非選択ワード線ＷＬ１６およびＷＬ１８〜ＷＬ３１には、読み出し電圧Ｖｒｅａｄより高いパス電圧Ｖｐａｓｓ（約８Ｖ）が、書き込みを行う選択ワード線ＷＬ１７には更に高い書き込み電圧Ｖｐｇｍ（約１６Ｖ）が、それぞれ印加される。非選択ブロックのワード線ＷＬ０〜ＷＬ１５、ドレイン側選択ゲート線ＳＳＬ、及びブロック分離選択ゲート線ＳＴＬは、電位を値Ｖｒｅａｄのまま保つ。
【００５７】
この時、選択ブロック内のビット線ＢＬ１側のチャネル領域は、初期状態の電位Ｖｃｃ−Ｖｔｈから電位ＶｐａｓｓおよびＶｐｇｍに上昇するワードとの容量結合により、β×（Ｖｐａｓｓ−Ｖｒｅａｄ）＋（Ｖｃｃ−Ｖｔｈ）まで上昇する。電位Ｖｐｇｍが与えられるワード線１本に対して、電位Ｖｐａｓｓが与えられるワード線数は１５本であるから、ほぼ値Ｖｐａｓｓにより決まる上述のチャネル電位になる。ここで、βは、ワード線とチャネル領域の容量カップリング比であり、約０．５である。
【００５８】
この時、書き込み禁止のビット線ＢＬ１側のブロック分離選択トランジスタＳＴ１は、ゲート電圧がＶｒｅａｄであり、チャネル電圧が上述のように昇圧される結果、ゲート・ソース間電圧が負になりカットオフする。即ち、書き込み禁止のビット線ＢＬ１側では、メモリセルトランジスタＭＣ１７１を含む選択ブロック内のチャネル領域は、非選択ブロックであるメモリセルユニットＭＵ０側のチャネル領域とは切り離されたフローティング状態で昇圧される。
【００５９】
一方、電位Ｖｓｓが与えられたビット線ＢＬ０側では、ビット線ＢＬ０から伝達される電位Ｖｓｓによりブロック分離選択トランジスタＳＴ０がオン状態を保つ。従って、選択されたメモリセルトランジスタＭＣ１７０のチャネルまで電位Ｖｓｓが伝わっている。この結果、書き込み電圧Ｖｐｇｍが与えられた選択ワード線ＷＬ１７で駆動されるメモリセルトランジスタＭＣ１７０では、トンネル注入による書き込み動作が起こる。同じビット線ＢＬ０に沿った他のメモリセルでは、大きな電界がかからず、書き込みは生じない。
【００６０】
なお、実際のデータ書き込み動作は、図５に示す制御回路５７によるシーケンス制御により、書き込み電圧パルス印加と書き込み後のしきい値をチェックするベリファイ（検証）動作を繰り返して、１ページ分のデータを所定しきい値範囲に追い込むという制御が行われる。１ページは例えば、１ワード線の範囲のビット線数であるが、ページバッファ等との関係で１ワード線の範囲を２ページとする場合もある。
【００６１】
この様なページ単位のデータ書き込みサイクルを説明すると、まず、図５のセンスアンプ回路５３のデータラッチに連続的に書き込みデータがロードされる。このとき、“０”が書き込み動作を行うセルデータであり、“１”は書き込み禁止のセルデータである。書き込みサイクルは、次のステップで構成される。
（１）ビット線のレベルを、センスアンプにラッチされているデータに従って、Ｖｓｓ又はＶｃｃに設定する。
（２）選択ワード線に書き込み電圧パルスを印加する。
（３）選択ワード線を放電する。
（４）書き込みベリファイ読み出しを行う。
【００６２】
ベリファイ動作では、十分な書き込みが行われたセルに対応するデータラッチのデータが“０”から“１”に変わり、それ以上の書き込み動作が行われないようにする。ベリファイ動作のバイアス条件は、基本的に通常のデータ読み出しの場合と同様であるが、しきい値の判定を行うために、選択ワード線に与えられる電圧は通常の読み出しの場合の０Ｖより高く設定される。このベリファイ動作で書き込みが不十分と判定されたセルについてのみ、次のサイクルで再度書き込み動作を繰り返される。
【００６３】
図１０は、データ読み出し動作での各部の電位関係を示している。読み出しが開始されると、ビット線は初期状態の電位Ｖｂ１（約１．５Ｖ）に予備充電される。そして、選択ブロックの選択ワード線（図１０では、ＷＬ１９）の電位をＶｓｓにする以外は、選択ＮＡＮＤセル内の全ての選択ゲート線およびワード線の電位を読み出し電圧Ｖｒｅａｄとする。これにより、“０”データ（書き込み状態のメモリセル）を読み出すビット線の電位はＶｂ１を保ち、“１”データ（消去状態のメモリセル）を読み出すビット線の電位はＶＢｂ１からＶｓｓになる。このビット線電位の変化を、従来と同様にセンスアンプにより“０”，“１”として判別する。
【００６４】
以上のようにこの実施の形態によると、ＮＡＮＤセルブロック内をブロック分離選択トランジスタにより二つのメモリセルユニットに分けて、一つのメモリセルユニットを消去単位とするデータ書き換えを可能としている。これにより次のような効果が得られる。即ち、現在より微細なデザイン・ルールでＮＡＮＤ型ＥＥＰＲＯＭを作った場合に、メモリセルアレイを駆動する高耐圧トランジスタを配置するためには一つのＮＡＮＤセル内のメモリセル数をより多くすることが必要になる。従来の方式では、ＮＡＮＤセルブロックがそのまま消去ブロックサイズであるから、ＮＡＮＤセルのメモリセル数が増えると、消去ブロックサイズも大きくなってしまうが、この実施の形態によれば、消去ブロックサイズを大きくすることなく、ＮＡＮＤセルのメモリセル数を多くすることができる。これにより高耐圧トランジスタの配置が容易になる。また、ＥＥＰＲＯＭ容量が増大した場合にも消去ブロックサイズの変更をしたくないという要請にも、応えることが可能となる。
【００６５】
また、データ消去後の書き込み動作時、メモリセルユニットの間に挿入されたブロック分離選択トランジスタと非選択ブロック（メモリセルユニット）のワード線には、パス電圧Ｖｐａｓｓより低い読み出し電圧Ｖｒｅａｄを与えた状態で非選択ブロックのチャネル領域が選択ブロックのチャネル領域と分離されるようにしている。従って、従来の構成でＮＡＮＤセルブロック内に消去単位を設定して繰り返しデータ書き換えを行った場合のように、非選択ブロックのワード線にパス電圧Ｖｐａｓｓが与えられることがなく、ストレスが低減され、信頼性が向上する。
【００６６】
第１の実施の形態では、一つのブロック分離選択トランジスタＳＴを挿入することにより、ＮＡＮＤセルブロックを二つのメモリユニットに分割したが、一般的には、２n −１（ｎ：正の整数）個のブロック分離選択トランジスタを挿入することにより、２n 個のメモリセルユニットに分割することができる。またこの場合、各メモリセルユニットが２m （ｍ：正の整数）個ずつ同数のメモリセルを含むようにすることもできるし、或いは各メモリセルユニットのメモリセル数２m が異なるように設定することもできる。
【００６７】
第２の実施の形態
図１１は、３２個のメモリセルトランジスタからなる１ＮＡＮＤストリングを４個のメモリセルユニットＭＵ０〜ＭＵ３に分割した第２の実施の形態の構成を示している。４個のメモリセルユニットＭＵ０〜ＭＵ３はそれぞれビット線ＢＬ側の選択トランジスタＳＳＴ、ブロック分離選択トランジスタＳＴ０〜ＳＴ２、および、ソース線ＳＬ側の選択トランジスタＧＳＴを介してビット線ＢＬとソース線ＳＬとの間に直列接続されている。各メモリセルユニットは、等しく８個のメモリセルトランジスタを含む。
【００６８】
図１２は、この実施の形態において、メモリセルユニットＭＵ２が選択されて消去される場合のバイアス状態を示している。このとき選択ブロック（即ちメモリセルユニットＭＵ２）内のワード線ＷＬ１６ＷＬ２３には電位Ｖｓｓが与えられ、その他の非選択ワード線及び選択ゲート線はフローティングとして、Ｐウェルに消去電圧Ｖｅｒａが与えられる。これにより、第１の実施の形態と同様に、選択ブロックの一括消去がなされる。
【００６９】
図１３はこの実施の形態において、ワード線ＷＬ１９に関してデータ書き込みを行う場合のバイアス状態を示している。この場合も選択ＮＡＮＤセル内の非選択ブロックであるメモリセルユニットＭＵ０，ＭＵ１，ＭＵ３のワード線の電位は全て読み出し電圧Ｖｒｅａｄとする。選択されたメモリセルユニットＭＵ２では、選択ワード線ＷＬ１９に書き込み電圧Ｖｐｇｍが、その他の非選択ワード線にはパス電圧Ｖｐａｓｓが与えられる。これにより、ワード線ＷＬ１９に沿って、ビット線ＢＬに与えられたデータ電位に応じて、書き込み及び書き込み禁止のバイアス状態が得られる。
【００７０】
この実施の形態によっても、消去ブロックサイズを大きくすることなく、ＮＡＮＤセルのメモリセル数を多くすることができ、これにより高耐圧トランジスタの配置が容易になる。また、ＥＥＰＲＯＭ容量が増大した場合にも消去ブロックサイズの変更をしたくないという要請にも、応えることが可能となる。
【００７１】
また、データ消去後の書き込み動作時、メモリセルユニットの間に挿入されたブロック分離選択トランジスタと非選択ブロック（メモリセルユニット）のワード線には、パス電圧Ｖｐａｓｓより低い読み出し電圧Ｖｒｅａｄを与えた状態で非選択ブロックのチャネル領域が選択ブロックのチャネル領域と分離されるようにしている。従って、非選択ブロックのワード線にパス電圧Ｖｐａｓｓが与えられることがなく、ストレスが低減され、信頼性が向上する。
【００７２】
更にこの実施の形態では、書き込み動作において、選択されたメモリセルユニットＭＵ２の書き込み禁止のチャネル領域のリーク電流を低減化させるため、ソース線ＳＬの電位はＶｃｃにしている。これにより、メモリセルユニットＭＵ３のチャネル領域はＶｃｃ−Ｖｔｈまで充電される。この様にすると、ブロック分離選択トランジスタＳＴ２にバックバイアス効果が働き、リーク電流が低減される。同時にブロック分離選択トランジスタＳＴ２に加わるドレイン・ソース間電圧も低減化でき、トランジスタＳＴ２のパンチスルーも抑えられる。
【００７３】
第３の実施の形態
図１４は、メモリセルユニット内のメモリセルトランジスタの個数を変えた第３の実施の形態の構成を示す図である。この実施の形態では、メモリセルユニットＭＵ０とＭＵ１はそれぞれ２個直列接続されたメモリセルトランジスタから構成され、ＭＵ２は４個、ＭＵ３は８個のメモリセルトランジスタで構成されている。
【００７４】
この実施の形態によっても、消去ブロックサイズを大きくすることなく、ＮＡＮＤセルのメモリセル数を多くすることができ、その結果高耐圧トランジスタの配置が容易になる。また、ＥＥＰＲＯＭ容量が増大した場合にも消去ブロックサイズの変更をしたくないという要請にも、応えることが可能となる。
【００７５】
また、データ消去後の書き込み動作時、メモリセルユニットの間に挿入されたブロック分離選択トランジスタと非選択ブロック（メモリセルユニット）のワード線には、パス電圧Ｖｐａｓｓより低い読み出し電圧Ｖｒｅａｄを与えた状態で非選択ブロックのチャネル領域が選択ブロックのチャネル領域と分離されるようにしている。従って、非選択ブロックのワード線にパス電圧Ｖｐａｓｓが与えられることがなく、ストレスが低減され、信頼性が向上する。
【００７６】
更にこの実施の形態におけるようにメモリセル数の異なる複数種のメモリセルユニットを設けると、データ書き換えのサイズを適宜選択することができる。従って、多様な用途に好適である。
【００７７】
第４の実施の形態
図１５は更に、各メモリセルユニットをメモリセルトランジスタ１個により構成し、ブロック分離選択トランジスタとメモリセルトランジスタとを交互に直列接続した第４の実施の形態の構成を示す図である。
【００７８】
この実施の形態によっても、消去ブロックサイズを大きくすることなく、ＮＡＮＤセルのメモリセル数を多くすることができ、その結果高耐圧トランジスタの配置が容易になる。また、ＥＥＰＲＯＭ容量が増大した場合にも消去ブロックサイズの変更をしたくないという要請にも、応えることが可能となる。
【００７９】
また、データ消去後の書き込み動作時、ブロック分離選択トランジスタと非選択ブロック（メモリセルユニット）のワード線に、パス電圧Ｖｐａｓｓより低い読み出し電圧Ｖｒｅａｄを与えた状態で非選択ブロックのチャネル領域が選択ブロックのチャネル領域と分離されるようにすることで、ＮＡＮＤセルブロック内に消去単位を設定して繰り返しデータ書き換えを行った場合のストレスが低減され、信頼性が向上する。
【００８０】
更にこの実施の形態の場合、消去ブロックサイズが書き込みページのサイズと同じになるため、ページ単位でのデータ書き換えが可能となる。
【００８１】
第５の実施の形態
図１６は、第１の実施の形態のメモリセルアレイ構成の場合に、ロウデコーダのなかのメモリセルユニットＭＵ０に対するワード線駆動回路ＤＲＶ０と、メモリセルユニットＭＵ１に対するワード線駆動回路ＤＲＶ１とを、メモリセルアレイのワード線方向の両端部に振り分けて配置した第５の実施の形態の構成を示す図である。メモリセルユニット数が４個以上と多い場合には、同様の手法で、隣接する二つのメモリセルユニットでそれらのワード線駆動回路を左右に振り分けるようにして、メモリセルアレイの両側にワード線駆動回路を配置する。
【００８２】
ＮＡＮＤセルブロック毎にワード線駆動回路を左右に振り分ける手法は、既に特願平６−１９８８４０号明細書（平成６年８月２３日出願）や、米国特許第５，５１７，４５７号明細書、米国特許第５，６１５，１６３号明細書等に開示されている。この発明では、ＮＡＮＤストリング内をメモリセルユニットとしてブロック化しているから、そのブロック毎に、図示のようにワード線駆動回路を振り分けて配置することにより、ＮＡＮＤストリング毎にワード線駆動回路を振り分けた場合に比べて、レイアウト上のフレキシビリティがより向上し、コンパクトな設計が可能となる。特にデザイン・ルールが小さくなり、一つのメモリセルユニットの幅内にワード線駆動回路の高耐圧トランジスタを配置できない場合に、有効である。
【００８３】
第６の実施の形態
図１７は更に、メモリセルユニットの２個ずつについて、ワード線駆動回路ＤＲＶ０，ＤＲＶ１を左右に振り分け配置した第６の実施の形態の構成を示す図である。図１６に示す第５の実施の形態の場合に比べて更にデザイン・ルールが小さくなり、二つのメモリセルユニットの範囲内に高耐圧トランジスタを配置できない場合には、この様なワード線駆動回路の配置とすればよい。
【００８４】
本発明の更に他の実施の形態を説明する前に、図１５に示す第４の実施の形態において、ブロック分離選択トランジスタＳＴ０〜ＳＴ６をメモリセルＭＣ０〜ＭＣ７と同様な構造にした場合の例を考え、そのレイアウトを図２０に示し、この図２０のＡ−Ａ′断面を図２１に示す。
【００８５】
この場合のメモリセルサイズのブロック分離選択トランジスタ間のメモリセル数依存性を図２２に示す。ここでＦはFeature size、すなわちデザイン・ルールを示してい。また、この例においては、メモリサイズは１つのメモリセルユニットが１６個のメモリセルで構成されている場合を示している。
【００８６】
この例においては、ブロック分離選択トランジスタを利用して、ブロック分割することにより、従来のＮＡＮＤセルのストリングにおいて、選択トランジスタ間のメモリセル数を少なくしていく場合に比べて、はるかに小さな面積のメモリセルが実現できる。例えば、選択トランジスタ若しくはブロック分離選択トランジスタ間のメモリセル数を１個の場合、従来のＮＡＮＤセルのストリングの約半分のセルサイズが実現できる。
【００８７】
しかし、選択トランジスタ間のメモリセル数が１６個の場合のセルサイズを１００とすると、ブロック分離選択トランジスタ間のメモリセル数が１個となると、セルサイズが２１９と約２倍に増大してしまう（図２２参照）。
【００８８】
図２３（ａ），（ｂ），（ｃ）を用いてこの理由を説明する。従来型でしかも選択トランジスタ間のメモリセル数が多い場合、メモリセル１個のサイズは素子分離にＳＴＩ（Shallow Trench Isolation）を用いると、ビット線ピッチ２Ｆ×ワード線ピッチ２Ｆ＝４Ｆ2 のセルサイズがほぼ実現できる（図２３（ａ）参照）。しかし、本発明のＮＡＮＤストリングはビット線ピッチ２Ｆ×ワード線ピッチ４Ｆ＝８Ｆ2 にほぼ等しくなってしまう（図２３（ｂ）参照）。これは、図２３（ｃ）で示しＡＮＤ型ＥＥＰＲＯＭのビット線ピッチ４Ｆ×ワード線ピッチ２Ｆ＝８Ｆ2 とほぼ同じメモリサイズとなる。なおこのＡＮＤ型ＥＥＰＲＯＭの断面図を図２４に示す。
【００８９】
そこで、ブロック分離選択トランジスタ間のメモリセル数を減らしてもメモリセルサイズが増加しない例を本発明の第７および第８実施の形態として以下に説明する。
【００９０】
第７の実施の形態
この第７の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは、図１１に示す第２の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭにおいて、読み出し、消去、書き込みを図２５、図２６、図２７に示すように制御するようにした構成となっている。読み出し、書き込みに関しては、ワード線ＷＬ１９が選択された場合を考える。基本的な特徴は、常にブロック分離選択トランジスタのゲート電圧はそれぞれの場合、等しい電圧に制御することである。
【００９１】
すなわち、読み出し時は、選択ゲート線ＳＴＬ０，ＳＴＬ１，ＳＴＬ２は全て、電圧Ｖｒｅａｄにする（図２５参照）。
【００９２】
また、消去時は選択ゲート線ＳＴＬ０，ＳＴＬ１，ＳＴＬ２は全てα×Ｖｅｒａフローティングにする（図２５）。さらに、書き込み時は選択ゲート線ＳＴＬ０，ＳＴＬ１，ＳＴＬ２は全て電圧Ｖｒｅａｄとし、選択ゲート線ＧＳＬをＶｓｓとする。選択ゲート線ＳＴＬ２がＶｒｅａｄでも、非選択ブロックのワード線ＷＬ２４〜ＷＬ３１がＶｒｅａｄとなるため、書き込み禁止のＮＡＮＤストリング内のブロック分離選択トランジスタＳＴ２はカットオフする。
【００９３】
したがって、この第７の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭは、図２８に示すように、ブロック分離選択ゲート線ＳＴＬを共通にできる。
【００９４】
第８の実施の形態
本発明の第８の実施の形態は、図１５に示す第４の実施の形態において、読み出し、消去、書き込みの電圧条件を図２９、図３０、図３１に示すように構成したものである。読み出し、書き込みに関しては、ワード線ＷＬ３が選択された場合を示している。
【００９５】
したがって、第７の実施と同様に、この第８の実施の形態の構成も図３２に示すようにブロック分離選択ゲート線ＳＴＬを共通にできる。また、ビット線側の選択ゲートＳＳＬも共通にした場合、第７の実施の形態、第８の実施の形態は各々図３３、図３４に示すように構成しても有効である。ただし、セルソース線側の選択ゲートＧＳＬは、書き込み時にＶｓｓにする必要があり、これは、共通化できない。
【００９６】
なお第７および第８の実施の形態においては、ブロック分選択ゲート線を全て共通にしたが、少なくとも２つのブロック分離選択ゲート線を共通に接続しても良い。
【００９７】
次に本発明のＮＡＮＤ型ＥＥＰＲＯＭの製造方法およびプロセスの構成を説明する。ブースタプレート技術が最近提案されているが、これと同様なプロセスを本発明の製造方法に利用すれば良い。
【００９８】
まず、提案されたブースタプレートなる導電体を用いて非書き込みＮＡＮＤ列のチャネル電位を高くし、かつ、書き込み／消去／読み出しの電圧を低下させるＮＡＮＤ型ＥＥＰＲＯＭについて説明する。
【００９９】
このＮＡＮＤ型ＥＥＰＲＯＭについては文献（J.D.Choi et al., "A Novel Booster Plate Technology in High Density NAND Flash Memories for Voltage Scaling-Down and Zero Program Disturbance," in Symp. VLSI Technology Dig. Tech. Papers, June 1996, pp.238-239）に記載されている。
【０１００】
図３５は、ブースタプレートを有するＮＡＮＤ型ＥＥＰＲＯＭの構成を示す斜視図であり、このＮＡＮＤ型ＥＥＰＲＯＭは次のように構成されている。図３５に示すように、基板７０はゲート絶縁膜７１を介して浮遊ゲート７２が形成され、この浮遊ゲート７２上にＯＮＯ膜７３を介して制御ゲート７４が形成されている。そして、さらに前記制御ゲート７４上にはプレート酸化膜７５を介してブースタプレート７６が形成されている。
【０１０１】
すなわち、上記文献のＮＡＮＤ型ＥＥＰＲＯＭは、従来のＮＡＮＤ型ＥＥＰＲＯＭを作製した後に、プレート酸化膜７５であるＣＶＤ酸化膜（ＳｉＯ2 ）とタングステン・ポリサイド（ｐｏｌｙ−ＳｉとＷＳｉX ）を堆積し、その後、ポリサイド層をパターニングし、各ブロックの全メモリセル・トランジスタを覆うブースタプレート７６を形成したものである。
【０１０２】
メモリセルの動作は、基本的には従来のＮＡＮＤ型ＥＥＰＲＯＭとほぼ同様であるが、ブースタプレート７６には、書き込み時に書き込み電圧が、また消去時に０Ｖがそれぞれ印加される。
【０１０３】
ところで、前記ブースタプレートには２つの利点がある。一つは、書き込みの際の容量カップリングγが大きくなることである。ブースタプレートがない従来のＮＡＮＤ型ＥＥＰＲＯＭにおいて、容量カップリングγは、
γ＝Ｃｃｆ／（Ｃｆｓ＋Ｃｃｆ）
と表わされる。ここで、Ｃｃｆは制御ゲート（ワード線）７４と浮遊ゲート７２間の容量であり、Ｃｆｓは浮遊ゲート７２と基板７０間の容量である。一方、ブースタプレート７６を付加した場合の容量カップリング比γｂは、
γｂ＝（Ｃｃｆ＋Ｃｂｆ）／（Ｃｆｓ＋Ｃｃｆ＋Ｃｂｆ）
と表わされ、従来のブースタプレートがない場合のγよりも大きくなる。したがって、書き込み時の書き込み電圧を低下できる。ここで、Ｃｂｆはブースタプレート７６と浮遊ゲート７２間の容量である。
【０１０４】
また、消去時の容量カップリング比は、（１−γｂ）で表わされるため、基板７０と浮遊ゲート７２間の電位差を大きくでき、従来よりも高速な消去、あるいは、消去電圧を低下することが可能となる。また、γｂが大きくなることによって、読み出し時におけるパス・トランジスタへの印加電圧も低下できる。
【０１０５】
もう一つの利点は、制御ゲート（ワード線）７４とチャネル間の容量カップリング比が大きくなることである。ブースタプレート７６がある場合の容量カップリング比Ｂｂは、
Ｂｂ＝（Ｃｏｘ＋Ｃｂｏｏｔ）／（Ｃｏｘ＋Ｃｂｏｏｔ＋Ｃｊ）
と表わされる。ここで、Ｃｏｘは制御ゲート（ワード線）７４とチャネルとの間のゲート容量の総和、Ｃｂｏｏｔはブースタプレート７６とチャネルとの間のゲート容量の総和、Ｃｊはセルトランジスタのソースおよびドレインの接合容量の総和である。したがって、書き込み時にパス・トランジスタの電圧を過度に高めなくても、書き込み禁止のＮＡＮＤ列のチャネル電位を高くすることができ、誤書き込みに対するマージンが向上できる。
【０１０６】
このブースタプレートをブロック分離選択ゲート線に利用すれば良い。
【０１０７】
次に本発明のＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。図３６〜図５０は、本発明のＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す図である。図３６，３９，４２，４５，４８は、本発明のＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図であり、図３７，４０，４３，４６，４９はそれぞれの製造工程における平面図中のＸ−Ｘ′に沿った断面図、図３８，４１，４４，４７，５０はそれぞれの製造工程における平面図中のＹ−Ｙ′に沿った断面図である。
【０１０８】
図３６〜図３８に示すように、ｐ形シリコン基板８１上にメモリセルｎウェル８２を形成し、このメモリセルｎウェル８２内にメモリセルｐウェル８３を形成する。このメモリセルｐウェル８３上に、フィールド酸化膜（素子分離絶縁膜）８４を形成する。以下に上記フィールド酸化膜８４で囲まれた領域への、ＮＡＮＤセル、ここでは４個のメモリセルトランジスタとそれを挟む２つの選択ゲートトランジスタからなるＮＡＮＤセルの製造方法を示していく。
【０１０９】
前記メモリセルｐウェル８３上にフィールド酸化膜８４を形成後、図３９〜図４１に示すように、膜厚が５ｎｍ〜２０ｎｍの熱酸化膜からなる第１のゲート絶縁膜８５を成膜する。さらに、この第１のゲート絶縁膜８５上に、膜厚が１０００ｎｍ以上の第１の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜あるいは金属膜からなるブースタプレート８６を成膜する。
【０１１０】
続いて、図４０に示すように、マスク材とするシリコン窒化膜（ＳｉＮ）８７をリソグラフィ法により形成し、さらにこのシリコン窒化膜８７の側面に側壁８８を形成する。そして、このシリコン窒化膜８７および側壁８８をマスクとして、図４３に示すように、前記第１のゲート絶縁膜８５およびブースタプレート８６を制御ゲート線方向に沿った線状にエッチング加工する。
【０１１１】
次に、図４２〜図４４に示すように、膜厚が５ｎｍ〜１０ｎｍの熱酸化膜からなる第２のゲート絶縁膜８９を成膜する。この第２のゲート絶縁膜８９上に、膜厚が１０００ｎｍ以上の第２の多結晶シリコン膜あるいはシリサイド膜と多結晶シリコン膜との積層膜あるいは金属膜からなる浮遊ゲート９０を成膜する。さらに、図４４に示すように、制御ゲート線方向の隣接するフィールド酸化膜８４上で浮遊ゲート９０間の分離溝９１を形成する。
【０１１２】
その後、前記浮遊ゲート９０上に、膜厚が１５ｎｍ〜４０ｎｍの第３のゲート絶縁膜９２を形成する。さらに、この第３のゲート絶縁膜９２上に、膜厚が１００ｎｍ〜４００ｎｍの第３の多結晶シリコンあるいはシリサイド膜と多結晶シリコン膜との積層体あるいは金属からなる膜９３を堆積する。
【０１１３】
次に、図４５〜図４７に示すように、上記膜９３と浮遊ゲート９０を、互いに隣接するブースタプレート８６間及びブースタプレート８６の上面の一部上で残存するように、セルフアラインでエッチング加工する。これにより、ワード線（制御ゲート）９３、選択ゲート線９３ａ及び浮遊ゲート９０を形成する。
【０１１４】
その後、ＮＡＮＤセルのドレイン部とソース部に、イオン注入によりＮ+ 層１８４を、セルフアラインで形成する。この際、ＮＡＮＤセルのメモリセルトランジスタ間のドレイン／ソース領域はブースタプレート８６で覆われているため、Ｎ+ 層が形成されない。
【０１１５】
次に、図４８〜図５０に示すように、第４の絶縁膜９５を全面に堆積し、この第４の絶縁膜９５にコンタクト孔９６を開ける。さらに、このコンタクト孔９６にタングステンプラグ９７を埋め込み、このタングステンプラグ９７に接続されるアルミニウム（Ａｌ）からなるビット線９８を配設する。そして、パシベーション膜９９で全面を覆う。以上により、本発明のＮＡＮＤ型ＥＥＰＲＯＭは完成する。最後に、図４６、図４８のＡ，Ｂ，Ｃで示したブロック分離選択ゲート線をメモリアレイ端、若しくは、サブアレイ端で電気的に共通になるように、その他の配線若しくは、同一の配線で結線する。
【０１１６】
【発明の効果】
以上のようにこの発明によれば、１つのＮＡＮＤセルブロック内に複数の消去ブロックを設定することが可能であり、消去ブロックサイズを増やすことなく、１つのＮＡＮＤストリング内のメモリセルの個数を増やすことを可能としたＮＡＮＤ型ＥＥＰＲＯＭが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの等価回路。
【図２】第１の実施の形態にかかるメモリセルアレイのレイアウト。
【図３】図２に示す切断線Ａ−Ａ′に沿った断面図。
【図４】図２に示す切断線Ｂ−Ｂ′に沿った断面図。
【図５】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのブロック構成を示す図。
【図６】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのセンスアンプ構成を示す図。
【図７】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作のバイアス関係を示す図。
【図８】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み動作のバイアス関係を示す図。
【図９】図８のバイアス関係をメモリセルアレイ上で示す図。
【図１０】第１の実施の形態のＮＡＮＤ型ＥＥＰＲＯＭのデータ読み出し動作のバイアス関係を示す図。
【図１１】第２の実施の形態にかかるメモリセルアレイの構成を示す図。
【図１２】第２の実施の形態でのデータ消去動作のバイアス関係を示す図。
【図１３】第２の実施の形態でのデータ書き込み動作のバイアス関係を示す図。
【図１４】第３の実施の形態にかかるメモリセルアレイの構成を示す図。
【図１５】第４の実施の形態にかかるメモリセルアレイの構成を示す図。
【図１６】第５の実施の形態にかかるワード線駆動回路の配置を示す図。
【図１７】第６の実施の形態にかかるワード線駆動回路の配置を示す図。
【図１８】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ構成を示す図。
【図１９】従来のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去、読み出し及び書き込みのバイアス関係を示す図。
【図２０】第４の実施の形態によるメモリセルアレイのレイアウト図。
【図２１】第４の実施の形態によるメモリセルアレイの断面図。
【図２２】選択トランジス間のメモリセル数とセルサイズとの関係を示すグラフ。
【図２３】各メモリセルのサイズを説明する図。
【図２４】ＡＮＤ型ＥＥＰＲＯＭの断面図。
【図２５】第７の実施の形態のデータ読出し動作のバイアス関係を示す図。
【図２６】第７の実施の形態のデータ消去動作のバイアス関係を示す図。
【図２７】第７の実施の形態のデータ書込み動作のバイアス関係を示す図。
【図２８】第７の実施の形態にかかるメモリセルアレイの構成を示す図。
【図２９】第８の実施の形態のデータ読出し動作のバイアス関係を示す図。
【図３０】第８の実施の形態のデータ消去動作のバイアス関係を示す図。
【図３１】第８の実施の形態のデータ書込み動作のバイアス関係を示す図。
【図３２】第８の実施の形態にかかるメモリセルアレイの構成を示す図。
【図３３】第７の実施の形態の変形例にかかるメモリセルアレイの構成を示す図。
【図３４】第８の実施の形態の変形例にかかるメモリセルアレイの構成を示す図。
【図３５】ブースタプレートを有するＮＡＮＤ型ＥＥＰＲＯＭの構成を示す斜視図。
【図３６】本発明によるＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図。
【図３７】図３６に示す切断線Ｘ−Ｘ’に沿った断面図。
【図３８】図３６に示す切断線Ｙ−Ｙ’に沿った断面図。
【図３９】本発明によるＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図。
【図４０】図３９に示す切断線Ｘ−Ｘ’に沿った断面図。
【図４１】図３９に示す切断線Ｙ−Ｙ’に沿った断面図。
【図４２】本発明によるＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図。
【図４３】図４２に示す切断線Ｘ−Ｘ’に沿った断面図。
【図４４】図４２に示す切断線Ｙ−Ｙ’に沿った断面図。
【図４５】本発明によるＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図。
【図４６】図４５に示す切断線Ｘ−Ｘ’に沿った断面図。
【図４７】図４５に示す切断線Ｙ−Ｙ’に沿った断面図。
【図４８】本発明によるＮＡＮＤ型ＥＥＰＲＯＭの製造工程における平面図。
【図４９】図４８に示す切断線Ｘ−Ｘ’に沿った断面図。
【図５０】図４８に示す切断線Ｙ−Ｙ’に沿った断面図。
【符号の説明】
１  ＮＡＮＤセルブロック
ＭＣ  メモリセルトランジスタ
ＳＳＴ，ＧＳＴ  選択トランジスタ
ＳＴ  ブロック分離選択トランジスタ
ＷＬ  ワード線
ＢＬ  ビット線
ＳＬ  ソース線
ＳＳＬ，ＧＳＬ，ＳＴＬ  選択ゲート線
ＭＵ０〜ＭＵ３  メモリセルユニット
５１  メモリセルアレイ
５２  ロウデコーダ
５３  センスアンプ回路
５４  カラムデコーダ
５５  カラムゲート
５６  昇圧回路
５７  制御回路
ＤＲＶ０，ＤＲＶ１  ワード線駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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