(57)【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１ウェルと、
前記第１ウェル内に形成された第２ウェルと、
前記半導体基板の上部に配列されるビットライン及びワードラインの間に接続され、前記第２ウェルの上部の選択領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されて形成されたゲート電極と、前記第２ウェル内に形成されたソース及びドレインからなる多数のセルと、
前記複数のセルをプログラム、読出し及び消去するためのポンピング電圧を生成するチャージポンプ回路と、
消去動作時に前記第１及び第２ウェルに時差をもって前記ポンピング電圧を供給するための手段とからなり、
前記手段は、消去動作時に前記第１及び第２ウェルに前記ポンピング電圧の供給をスイッチングするための第１スイッチング手段と、
前記消去動作時に前記第２ウェルに前記ポンピング電圧の供給をスイッチングするための第２スイッチング手段と、
前記第２スイッチング手段と前記第２ウェルの間に接続されて前記第２スイッチング手段を経由した前記ポンピング電圧を一定時間遅延させた後、前記第２ウェルに供給するための第１遅延手段と、
前記第１及び第２スイッチング手段を動作させるための駆動回路と、
前記第１及び第２ウェルに供給された前記ポンピング電圧を消去信号によってディスチャージさせるための第３スイッチング手段と、
前記第１ウェルと第３スイッチング手段の間に接続されて前記第１ウェルに供給された前記ポンピング電圧がディスチャージされる時間を一定時間遅延させるための第２遅延手段とを含んでなることを特徴とするフラッシュメモリ装置。
【請求項２】
前記駆動回路は、前記消去信号と同じ状態をもつ第１及び第２信号を論理組合せする論理素子と、前記論理素子の出力信号及び前記ポンピング電圧を入力とする高電圧ラッチ回路とからなることを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項３】
前記論理素子はＮＡＮＤゲートであることを特徴とする請求項２記載のフラッシュメモリ装置。
【請求項４】
前記第１及び第２スイッチング手段はＰＭＯＳトランジスタであることを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項５】
前記第３スイッチング手段はＮＭＯＳトランジスタであることを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項６】
前記消去動作の際、前記第１及び第２ウェルには一定時間３Ｖから８Ｖまで段階的に上昇するポジティブ電圧が供給され、前記コントロールゲートには−８Ｖのネガティブ電圧が供給されることを特徴とする請求項１記載のフラッシュメモリ装置。
【請求項７】
前記消去動作の際、前記第１及び第２ウェルには８Ｖのポジティブ電圧が供給され、前記コントロールゲートには−８Ｖのネガティブ電圧が供給されることを特徴とする請求項１記載のフラッシュメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ装置に係り、特にトリプル(triple)- ウェル構造を有するフラッシュメモリセルを消去する時、ウェルの間に時間差をもつように電圧を印加することにより消去特性を向上させることのできるフラッシュメモリ装置に関する。
【０００２】
【従来の技術】
一般に、フラッシュ(Flash) ＥＥＰＲＯＭ(Electrically Erasable and Programｍable Read Only Memory)のようなメモリ装置は電気的なプログラム(Program) 及び消去(Erasure) 機能をもっている。また、フラッシュメモリ装置のメモリセルはゲート電極の形によって積層形(Stack type)とスプリット形(split type)に大別される。積層形のゲート電極を有する従来のフラッシュメモリセルについて図１を参照して説明すると、次の通りである。
【０００３】
図１は従来のフラッシュメモリセルの断面図である。ウェル２の形成された半導体基板１上に、トンネル酸化膜３、フローティングゲート４、誘電体膜５及びコントロールゲート６が順次積層されたゲート電極が形成され、ゲート電極の両側部の半導体基板１に不純物イオンの注入されたソース７及びドレイン８がそれぞれ形成される。
【０００４】
次に、このようになされるフラッシュメモリセルのプログラム及び消去動作について図２乃至図４を参照して説明する。前記フラッシュメモリセルに情報をプログラムする、即ちフローティングゲート４に電荷を蓄えるためにはコントロールゲート６に９Ｖ程度の高電位電圧ＶG を印加し、ドレイン８に５Ｖ程度の電源電圧ＶD を印加し、ソース７及びウェル２をそれぞれ接地させる。
【０００５】
そうすると、コントロールゲート６に印加された高電位電圧ＶG によってフローティングゲート４の下部の半導体基板１にはチャネルが形成され、ドレイン８に印加された電圧ＶD によってドレイン側部の半導体基板１には高電界領域が形成される。
【０００６】
この際、チャネルに在る電子中の一部が高電界領域からエネルギーを受けてホットエレクトン(hot eletron) になり、このホットエレクトロンの一部がコントロールゲート６に印加された高電位電圧ＶG によって垂直方向に形成される電界(Electron Field)の助けを受けて図２に示すようにトンネル酸化膜３を介してフローティングゲート４に注入される。従って、このようなホットエレクトロンの注入によってフラッシュメモリセルのしきい値電圧(Threshold voltage) ＶT が上昇する。
【０００７】
前記フラッシュメモリセルにプログラムされた情報を消去する、即ちフローティングゲート４に蓄えられた電荷をディスチャージさせるためには、図３及び図４に示すようにコントロールゲート６に−９Ｖ程度の陰電位電圧ＶG を印加し、ソース７に５Ｖ程度の電源電圧ＶS を印加し、ドレイン８をフロートさせ、ウェル２を接地させる。
【０００８】
そうすると、フローティングゲート４に注入された電子はＦ−Ｎトンネリング(Fowler-Nordheim Tunneling) 現象によって図３に示すようにソース７へ移動し、それによりメモリセルのしきい値電圧ＶT が降下する。
【０００９】
ところが、消去動作の時にフローティングゲート４とソース７との間に形成された電場によってバンド対バンド漏洩電流(Band to Band Leakage Current)が発生し、発生したバンド対バンド漏洩電流はソース７とウェル２との間の電圧によって加速されて電流の増加が生じる。
【００１０】
この時、生成された正孔(Hole)がトンネル酸化膜３を介してフローティングゲート４に注入されるか、あるいはソース７部分のトンネル酸化膜３にトラップされるが、これにより過度消去現象が生じるか、あるいはサイクリング特性が低下する。したがって、このような現象の発生を防ぐためにソース７をＤＤＤ(Double Diffused Drain) 構造で形成するが、この場合は不純物イオンの側面拡散によって素子の高集積化が難しくなる。
【００１１】
【発明が解決しようとする課題】
従って、本発明の目的は、トリプル構造のウェルを形成した半導体基板上に多数のセルを形成し、消去動作時に２つのウェルの間に時間差をもつ電圧を印加するスイッチング回路を備えることにより、前記短所を解消することのできるフラッシュメモリ装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するための本発明によるフラッシュメモリ装置は、半導体基板内に形成された第1ウェルと、前記半導体基板の上部に配列されるビットライン及びワードラインの間に接続され、前記第2ウェルの上部の選択領域にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されて形成されたゲート電極と、前記第2ウェル内に形成されたソース及びドレインからなる多数のセルと、前記複数のセルをプログラム、読出し及び消去するためのポンピング電圧を生成するチャージポンプ回路と、消去動作時に前記第1及び第2ウェルに時差をもって前記ポンピング電圧を供給するための手段とからなり、前記手段は、消去動作時に前記第1ウェルに前記ポンピング電圧の供給をスイッチングするための第1スイッチング手段と、前記消去動作時に前記第2ウェルに前記ポンピング電圧の供給をスイッチングするための第2スイッチング手段と、前記第2スイッチング手段を経由した 前記ポンピング電圧を一定時間遅延させた後前記第2ウェルに供給するための第1遅延手段と、前記第1及び第2手段を動作させるための駆動回路とを含んでなることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付図面を参照して本発明を詳細に説明する。図５は本発明によるトリプルウェル構造のフラッシュメモリ装置の構成図であり、半導体基板11内に第１ウェル12が形成され、第１ウェル12内に第２ウェル13が形成され、第２ウェル13上にワードライン及びビットラインと接続される多数のセルが形成される。
【００１４】
このように形成されたフラッシュメモリ装置を消去する場合、チャージポンプ回路21で消去に必要な電圧をポンピングし、このポンピングされた電圧を調整回路22で調整した後、スイッチング回路23で第１ウェル及び第２ウェル12，13にそれぞれ電圧を印加する。
【００１５】
図６は本発明によるフラッシュメモリ装置を構成するメモリセルの断面図であり、図５のＡ部分に該当する。第１ウェル12内に第２ウェル13が含まれるように形成された半導体基板11の第２ウェル13上の選択領域にトンネル酸化膜14、フローティングゲート15、誘電体膜16及びコントロールゲート17が順次積層されたゲート電極が形成され、ゲート電極の両側部の半導体基板11に不純物イオンの注入されたソース18及びドレイン19がそれぞれ形成される。
【００１６】
以下、このようになされるフラッシュメモリセルの消去動作について図７乃至図９を参照して説明する。本発明は前記フラッシュメモリセルにプログラムされた情報を消去する、即ちフローティングゲート15に蓄えられた電荷をディスチャージさせるための２種の実施例を提供する。
【００１７】
第１実施例においては、図８に示すように、消去時間(E time)の間コントロールゲート17に−８Ｖ程度の陰電位電圧ＶG を印加し、ソース18及びドレイン19はフロートさせる。そして、第２ウェル13には段階的に上昇する陽電位電圧Ｖ2Wが印加されるようにするが、陽電位電圧は例えば＋３Ｖ、＋３. ５Ｖ、４. ０Ｖ、………、７. ５Ｖ、８. ０Ｖのように段階的に増加するようにし、各段階電圧が保たれる時間Ｔは５乃至１０ｍｓ程度となるようにする。また、第２ウェル13に印加される電圧Ｖ2Wは第１ウェル12に印加される電圧Ｖ1Wと同じ電圧が時間差をもって印加されるようにする。
【００１８】
第２実施例においては、図９に示すように、消去時間(E time)の間コントロールゲート17に−８Ｖ程度の陰電位電圧ＶG を印加し、ソ−ス18及びドレイン19はフロートさせる。そして、第２ウェル13には＋８Ｖ程度の陽電位電圧Ｖ2Wが印加されるようにし、第２ウェル13に印加された電圧Ｖ2Wは第１ウェル12に印加される電圧Ｖ1Wと同じ電圧が時間差をもって印加されるようにする。
【００１９】
前述のような消去動作を行うためには第１ウェルと第２ウェルには時間差をもって電圧が印加されなければならないが、このため図10に示すような回路を使用する。図10は本発明によるフラッシュメモリ装置を構成するウェルバイアススイッチング回路の回路図であり、第１ウェルをｎウェル、第２ウェルをｐウェルとしている。
【００２０】
まず、ウェルバイアススイッチング回路の構成を説明する。ＮＡＮＤゲートＧはセクタ選択イネーブル(sector select enable)信号ＳＸＳＥＬと接地電位スイッチ(Vss voltage switch)信号ＳＷＶＳＳを入力とする。高電圧ラッチ回路31は第１入力端ＶＰＰＩＮにポンピング電圧ＶＰＰの入力を受け、第２入力端ＶＩＮにＮＡＮＤゲートＧの出力信号の入力を受ける。
【００２１】
第１及び第２ＰＭＯＳトランジスタP1，P2は高電圧ラッチ回路31の出力信号をゲート入力としてポンピング電圧ＶＰＰをｐウェル及びｎウェルに供給する。第１抵抗R1は第１ＰＭＯＳトランジスタP1とｐウェルとの間に接続される。インバータＩを介して反転された消去信号ＥＲＡＳＥをゲート入力とするＭＯＳトランジスタＮは、ｐウェル及びｎウェルと接地端子との間に接続される。第２抵抗R2はｎウェルとＮＭＯＳトランジスタＮとの間に接続される。
【００２２】
ここで、セクタ選択イネーブル信号ＳＸＳＥＬは消去すべきセクタを選択する信号であり、接地電位スイッチ信号ＳＷＶＳＳはウェルの電位を接地電位に保たせるための信号であり、消去信号によって生成されるか、或いは消去モードを決定するロジックによって生成される。
【００２３】
以下、このように構成された本発明によるフラッシュメモリ装置のウェルバイアススイッチング回路の駆動方法を説明する。先ず、ハイ状態の消去信号ＥＲＡＳＥによって消去動作が行われてポンピング電圧ＶＰＰがｐウェル及びｎウェルに印加される時の回路駆動を説明する。
【００２４】
消去動作を行うためにはハイ状態の消去信号ＥＲＡＳＥとポンピング電圧が入力されなければならなく、セクタ選択イネーブル信号ＳＸＳＥＬと接地電位スイッチ信号ＳＷＶＳＳもハイ状態を保つべきである。
【００２５】
ハイ状態の消去信号はインバータＩを介してロー状態に反転され、スイッチング手段として作用するＮＭＯＳトランジスタＮをターンオフさせて接地端子へのパスを遮断する。ポンピング電圧は高電圧ラッチ回路31の第１入力端ＶＰＰＩＮに入力され、スイッチング手段として作用する第１及び第２ＰＭＯＳトランジスタP1，P2に印加される。
【００２６】
ハイ状態のセクタ選択イネーブル信号ＳＸＳＥＬと接地電位スイッチ信号ＳＷＶＳＳが入力されたＮＡＮＤゲートＧはロー状態の信号を出力し、この信号は高電圧ラッチ回路31の第２入力端ＶＩＮに入力される。第１入力端ＶＰＰＩＮにポンピング電圧が入力されるとともに第２入力端ＶＩＮにロー状態のＮＡＮＤゲートＧ出力信号が入力される高電圧ラッチ回路31からロー状態の信号が出力される。
【００２７】
高電圧ラッチ回路31からのロー状態の信号によって第１及び第２ＰＭＯＳトランジスタP1，P2がターンオンされる。ターンオンされた第１ＰＭＯＳトランジスタP1を介してポンピング電圧ＶＰＰがｐウェルに印加され、第２ＰＭＯＳトランジスタP2を介してポンピング電圧ＶＰＰがｎウェルに印加される。
【００２８】
ところが、第１ＰＭＯＳトランジスタP1を介して印加されたポンピング電圧ＶＰＰは遅延手段として作用する第１抵抗R1を通して一定時間遅延してｐウェルに印加される。従って、ｎウェルの電位はある時間ｐウェルの電位より高くなる。
【００２９】
ロー状態の消去信号ＥＲＡＳＥが入力されて消去動作を行わない場合には、セクタ選択イネーブル信号ＳＸＳＥＬと接地電位スイッチ信号ＳＷＶＳＳがロー状態を保つべきである。ロー状態のセクタ選択イネーブル信号ＳＸＳＥＬと接地電位スイッチ信号ＳＷＶＳＳがＮＡＮＤゲートＧを介してハイ状態になる。
【００３０】
第１入力端ＶＰＰＩＮにポンピング電圧が入力されると共に第２入力端ＶＩＮにハイ状態のＮＡＮＤゲートＧ出力信号が入力される高電圧ラッチ回路31からハイ状態の信号を出力する。ハイ状態の高電圧ラッチ回路31の出力信号によって第１及び第２ＰＭＯＳトランジスタP1，P2がターンオンされてポンピング電圧ＶＰＰがｐウェル及びｎウェルに印加されない。
【００３１】
ロー状態の消去信号ＥＲＡＳＥがインバータＩを介してハイ状態に反転され、この信号によってＮＭＯＳトランジスタＮがターンオンされて接地端子へのパスが形成される。
【００３２】
従って、ｐウェル及びｎウェルに印加されたバイアスが接地端子にディスチャージされる。ところが、ｐウェルに印加されたバイアスはＮＭＯＳトランジスタＮを介して直接グラウンドにディスチャージされ、ｎウェルに印加されたバイアスは遅延手段として作用する第２抵抗R2を通して一定時間遅延した後ディスチャージされる。従って、ｎウェルの電位はある時間ｐウェル電位より高くなる。
【００３３】
【発明の効果】
前記のような回路によってフラッシュメモリセルに前記消去バイアス電圧が印加されると、フローティングゲート15に注入された電子はトンネリング現象によって図８に示すように第２ウェル13へ移動し、それによりメモリセルのしきい値電圧ＶＴが降下する。このような消去動作時、ソース18はフローティング状態を保つ。
【００３４】
従って、フローティングゲート15とソース18との重なり地域でフローティングゲート15とソース18との間に形成される電場によって生じるバンド対バンド漏洩電流が減少することになり、よってソース18から第２ウェル13へ流れる電圧によって生じる電流の流れが防止される。なお、正孔の生成も減少して過度消去現象の発生及びサイクリング特性の低下が防止される。
【００３５】
なお、本発明によれば、ソースをＤＤＤ構造で形成したりしなくもよいので、素子の集積度を効率的に増加させることができる。しかも、第１ウェルと第２ウェルのダイオードアクション(diode action)を効果的に防止することができる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリセルの断面図である。
【図２】従来のフラッシュメモリセルのプログラム動作を説明するための状態図である。
【図３】従来のフラッシュメモリセルの消去動作を説明するための状態図である。
【図４】図３を説明するためのタイミング図である。
【図５】本発明によるフラッシュメモリ装置の構成図である。
【図６】本発明によるフラッシュメモリ装置を構成するセルの断面図である。
【図７】本発明によるフラッシュメモリセルの消去動作を説明するための状態図である。
【図８】図７を説明するためのタイミング図である。
【図９】図７を説明するためのタイミング図である。
【図１０】本発明によるフラッシュメモリ装置を構成するウェルバイアススイッチング回路の回路図である。
【符号の説明】
１，11：半導体基板
２：ウェル
３，14：トンネル酸化膜
４，15：フローティングゲート
５，16：誘電体膜
６，17：コントロールゲート
７，18：ソース
８，19：ドレイン
12：第１ウェル
13：第２ウェル
21：チャージポンプ回路
22：調整回路
23：ウェルバイアススイッチング回路
31：高電圧ラッチ回路
Ｇ： NAND ゲート
R1乃至R3：第１乃至第３抵抗
P1，P2：第１、第２ＰＭＯＳトランジスタ
Ｎ：ＮＭＯＳトランジスタ
Ｉ：インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003914340.tif 000008
【図８】
0003914340.tif 000009
【図９】
0003914340.tif 000010
【図１０】
0003914340.tif 000011