(57)【特許請求の範囲】
【請求項１】
半導体上に複数のレジスト層を形成した後、これら複数のレジスト層を露光及び現像することにより、電極を形成するための電極形成用開口部を前記複数のレジスト層に形成するレジストパターン形成工程を備えた半導体装置の製造方法において、
前記レジストパターン形成工程は、
前記半導体上に第１レジスト層を形成した後、この第１レジスト層のうちの前記電極を形成する電極形成領域の周囲の少なくとも一部に外周開口部を設ける第１工程と、
前記電極形成領域及び前記外周開口部上に第２レジスト層、及び第３レジスト層を形成する第２工程と、
前記第２レジスト層、及び第３レジスト層を露光及び現像することで、前記電極形成領域を底部とする前記電極形成用開口部を形成する第３工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体上に複数のレジスト層を形成した後、これら複数のレジスト層を露光及び現像することにより、電極を形成するための電極形成用開口部を前記複数のレジスト層に形成するレジストパターン形成工程を備えた半導体装置の製造方法において、
前記レジストパターン形成工程は、
前記半導体上に第１レジスト層を形成した後、この第１レジスト層のうちの前記電極を形成する電極形成領域の周囲の部分を除去することで前記電極形成領域における前記第１レジスト表面に自由端を形成する第１工程と、
前記電極形成領域を含む前記第１レジスト上に第２レジスト層、及び第３レジスト層を形成する第２工程と、
前記第２レジスト層、及び第３レジスト層を露光及び現像することで、前記電極形成領域を底部とする前記電極形成用開口部を形成する第３工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記露光は、荷電粒子を照射する方法により行われることを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置として例えばＴ型ゲートを有する電界効果トランジスタを製造するような場合に好適する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ミリ波等の周波数帯域で動作させる電界効果トランジスタ（以下、ＦＥＴと称す）である例えばＨＥＭＴやＭＥＳＦＥＴ等には、ゲートとしていわゆるＴ型ゲートが用いられている。このＴ型ゲートを用いると、ゲート抵抗、ソース抵抗を低減できると共に、ゲート−ソース間容量を低減できるため、ＦＥＴの遮断周波数を向上させることができる。このようなＴ型ゲートを形成する方法は、従来より多数発明されているが、その一例として、感度の異なるレジストを複数層形成し、これら複数のレジスト層を用いてＴ型ゲートを形成する方法がある。例えば３層のレジストを用いてＴ型ゲートを形成する方法の一つに、特開平５−２６５２２３号公報に記載された方法がある。
【０００３】
３層レジスト法の適応形態の一つに以下の方法がある。図１３（ａ）に示すように、半導体基板１上に、まず感度が低いレジストにより第１レジスト層２を形成する。そして、この第１レジスト層２上に、第１レジスト層２よりも感度の高いレジストで第２レジスト層３を形成する。更に、この第２レジスト層３上に、第２レジスト層３よりも感度の低いレジストで第３レジスト層４を形成する。この後、第３レジスト層４及び第２レジスト層３の広い範囲を電子線で一括描画（図１３（ａ）にて矢印で示す）してから、一括現像することにより、Ｔ型ゲートの頭部を形成するための開口部５を第２レジスト層３及び第３レジスト層４に形成する（図１３（ｂ）参照）。
【０００４】
次に、第１レジスト層２のうちの上記開口部５によって露出した部分の中央部を電子線で描画（図１３（ｂ）にて矢印で示す）してから、現像することにより、Ｔ型ゲートの足部を形成するための開口部６を形成する（図１３（ｃ）参照）。続いて、ゲート用の金属を蒸着した後、レジスト層２、３、４及びレジスト層４上に蒸着された金属層をリフトオフすることにより、Ｔ型ゲートを形成するように構成されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来構成では、図１４に示すように、第２レジスト層３の現像時、または、その後の工程時に、開口部５の底部において第２レジスト層３の下端部から第１レジスト層２を貫くようなクラック７が発生するという問題点が生じた。このクラック７が発生する原因として、以下のことが考えられる。即ち、レジスト層２、３、４を形成する際のベーキング工程において、半導体基板１とレジスト層２、３、４との熱膨張係数の差により、レジスト層の内部に応力が発生する。そして、第２レジスト層３及び第３レジスト層４の現像時に、開口部５の形状によってクラック７が発生する部分に上記応力が集中するため、クラック７が発生してしまうと考えられるのである。
【０００６】
ここで、応力が上述したように集中する様子を図１５に示す。この図１５は、Ｒａｓｎａ社製のストレスシミュレータ「Ｍｅｃｈａｎｉｃａ」を用いて、レジスト層の総膜厚が１μｍのときに、１００℃のベークを加えると共に、Ｔ型ゲートの頭部を形成するための開口部５を形成する場合に発生する応力分布を計算した結果を図示したものである。この図１５によれば、開口部５の底部における端部、即ち、第２レジスト層３の下端部に近い部分に、最大応力点（この点の応力の強さは５．４×１０８ｄｙｎ／ｃｍ２）が存在していることがわかり、この点からクラック７が発生すると推定することができる。
【０００７】
そして、上記クラック７は、レジスト層の膜厚が増加するほど、発生し易くなるという特性がある。このため、クラック７を発生させないようにするために、レジスト層の総膜厚を制限しなければならなかった。
【０００８】
これに対して、ＦＥＴの雑音を低減させるためには、Ｔ型ゲートの足部の左右方向の長さ（即ち、ゲート長）を短くすると共に、Ｔ型ゲートの断面積（即ち、ゲート頭部の断面積）を大きくする必要がある。このため、Ｔ型ゲートの高さ寸法を高くすることが望まれている。ここで、上述したように、レジスト層の総膜厚が制限されてしまうと、即ち、レジスト膜厚の上限がある程度小さく制限されてしまうと、Ｔ型ゲートの高さが制限されると共に、ゲート頭部の断面積が小さく制限されてしまう。
【０００９】
この場合、ゲート高さの上限により寄生容量の下限が決まり、ゲート頭部の断面積の上限により抵抗の下限が決まるという特性がある。この結果、レジストのクラック７の発生を防止する構造とするために、ＦＥＴの雑音を低減させることが困難になっていた。
【００１０】
そこで、本発明の目的は、第２レジスト層の下端から第１レジスト層を貫くクラックの発生を極力防止して、レジスト層の膜厚を厚く設定することができる半導体装置の製造方法を提供するにある。
【００１１】
【課題を解決するための手段】
請求項１の発明によれば、半導体上に第１レジスト層を形成した後、この第１レジスト層のうちの電極を形成する電極形成領域の周囲の少なくとも一部に外周開口部を設ける第１工程を実行し、続いて、電極形成領域及び外周開口部上に第２レジスト層、及び第３レジスト層を形成する第２工程を実行し、更に、第２レジスト層、及び第３レジスト層を露光及び現像することで、前記電極形成領域を底部とする電極形成用開口部を形成する第３工程を実行するように構成した。これにより、第１レジスト層の端部が自由端となるから、半導体と複数のレジスト層との熱膨張係数の差に帰因して発生する応力が上記第１レジスト層の自由端で吸収されるようになり、上記応力が電極形成用開口部の端部に集中することを減少できる。このため、第１レジスト層のうちの電極形成用開口部の底部端部においてクラックが発生し難くなる。この結果、レジスト層の膜厚を厚くすることが可能となり、ひいては、半導体装置である例えばＦＥＴの雑音を低減させることができる。
【００１２】
また、請求項２の発明によれば、半導体上に第１レジスト層を形成した後、この第１レジスト層のうちの電極を形成する電極形成領域の周囲の部分を除去することで電極形成領域における第１レジスト表面に自由端を形成する第１工程を実行し、続いて、電極形成領域を含む第１レジスト上に第２レジスト層、及び第３レジスト層を形成する第２工程を実行し、更に、第２レジスト層、及び第３レジスト層を露光及び現像することで、前記電極形成領域を底部とする電極形成用開口部を形成する第３工程を実行するように構成した。これにより、第１レジスト層の端部が自由端となるから、請求項１の発明と同様にして、応力が電極形成用開口部の端部に集中することを減少できるから、クラックが発生し難くなり、その結果、レジストの膜厚を厚くすることができる。
【００１３】
更に、請求項３の発明によれば、荷電粒子例えば電子を照射する方法によってレジストを露光するように構成したので、電極形成用開口部の左右方向の長さ、即ち、電極の左右方向の長さ（例えばゲート長）をより一層短く形成することが可能となる。これにより、半導体装置である例えばＦＥＴの雑音をより一層低減させることができる。
【００１４】
【発明の実施の形態】
以下、本発明の第１の実施例について図１ないし図６を参照しながら説明する。この第１の実施例は、半導体装置として例えば高電子移動度トランジスタ（以下、ＨＥＭＴと称す）を製造する製造方法である。まず、ＨＥＭＴの下地構造（即ち、ゲートを形成する前までの構造）を製造する方法を、図４及び図５に従って説明する。
【００１５】
この場合、図４（ａ）に示すように、最初に半導体基板として例えば板厚が４５０μｍの半絶縁性ＩｎＰ基板１１の上に、分子線エピタキシー法（以下、ＭＢＥ法と称す）を用いて次の７層の半導体膜１２〜１８を形成する。具体的には、半絶縁性ＩｎＰ基板１１の上に形成する第１の半導体膜１２は、バッファー層となるノンドープのＩｎ０．５２Ａｌ０．４８Ａｓであり、このバッファー層１２は膜厚が１００ｎｍとなるように成長形成されている。
【００１６】
上記バッファー層１２の上に形成する第２の半導体膜１３は、第１チャネル層となるノンドープのＩｎ０．８Ｇａ０．２Ａｓであり、この第１チャネル層１３は膜厚が１６ｎｍとなるように成長形成されている。上記第１チャネル層１３の上に形成する第３の半導体膜１４は、第２チャネル層となるノンドープのＩｎ０．５３Ｇａ０．４７Ａｓであり、この第２チャネル層１４は膜厚が４ｎｍとなるように成長形成されている。上記第２チャネル層１４の上に形成する第４の半導体膜１５は、スペーサ層となるノンドープのＩｎ０．５２Ａｌ０．４８Ａｓであり、このスペーサ層１５は膜厚が５ｎｍとなるように成長形成されている。
【００１７】
そして、上記スペーサ層１５の上に形成する第５の半導体膜１６は、ドープ層となるｎ型のＩｎ０．５２Ａｌ０．４８Ａｓであり、このドープ層１６は膜厚が１０ｎｍとなるように成長形成されている。上記ドープ層１６の上に形成する第６の半導体膜１７は、ゲートコンタクト層となるノンドープのＩｎ０．５２Ａｌ０．４８Ａｓであり、このゲートコンタクト層１７は膜厚が１００ｎｍとなるように成長形成されている。上記ゲートコンタクト層１７の上に形成する第７の半導体膜１８は、キャップ層となるｎ型のＩｎ０．５３Ｇａ０．４７Ａｓであり、このキャップ層１８は膜厚が１００ｎｍとなるように成長形成されている。
【００１８】
次に、上述したように７層の半導体膜をエピタキシャル成長させたエピタキシャル成長基板に、フォトリゾグラフィック工程を用いてキャップ層１８をエッチングすることにより、図４（ｂ）に示すように、メサ構造１９を形成する。続いて、このメサ構造１９の上に、フォトリゾグラフィック工程を用いてＡｕ−Ｇｅ６０ｎｍ、Ｎｉ２０ｎｍ、Ａｕ１５０ｎｍよりなる３層の膜を下から順に積層したオーミック電極２０をリフトオフ形成することにより、図４（ｂ）に示す構造を形成する。
【００１９】
そして、この構造の上にフォトリゾグラフィック工程を用いてＡｕ４００ｎｍよりなる中間配線２１を形成することにより、図５（ｃ）に示す構造を形成する。更に、この構造の上に電子線描画工程を用いてリセス構造２２を形成することにより、図５（ｄ）に示す構造を形成する。ここまで形成した図５（ｄ）の構造が、ＨＥＭＴの下地構造である。そして、この下地構造（のリセス構造２２）の上にＴ型ゲートを形成する。このＴ型ゲートを形成する工程について、以下、図１ないし図３を参照して説明する。尚、図１（ａ）〜図３（ｈ）においては、上記図５（ｄ）の下地構造をそのまま図示することを止めて、簡略に表現した基板状の下地構造２３と図示するようにしている。
【００２０】
まず、図１（ａ）に示すように、上記下地構造２３の上に第１レジスト層２４を形成する。具体的には、下地構造２３の上にクリーンオーブンを用いて２００℃（Ｎ２雰囲気中）で２０分間の脱水ベークを施した後、室温まで冷却する。そして、この脱水ベークを行った後、低感度のレジストとして例えば東京応化製ＯＥＢＲ１０００を３５００ｒｐｍで（即ち、多数の素子分の下地構造２３が設けられたウエハを３５００ｒｐｍで回転させながら）塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が３６０ｎｍの第１レジスト層２４を形成する。これにより、図１（ａ）に示す構造が形成される。
【００２１】
続いて、上記図１（ａ）の構造を室温まで冷却した後、図１（ｂ）に示すように、第１レジスト層２４のうちの電極であるＴ型ゲートを形成する領域２４ａの左右両側に開口部２５、２５を形成する。具体的には、日本電子製の電子線描画装置ＪＢＸ５ＤIIを用いて、中心（ここでいう中心とは本工程で形成するＴ型ゲートの中心を指す）から１μｍの位置から５μｍの位置までの領域に２００ｎｍ間隔で６本、左右対称に２．５ｎＣ／ｃｍのドーズ量で２０ｐＡにて線パタン描画（図１（ａ）にて矢印で示す）を行った後、例えばＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像する。これにより、図１（ｂ）に示す構造が得られる。そして、ここまでの工程（図１（ａ）及び図１（ｂ）に示す工程）が請求項１の第１工程に対応し、開口部２５、２５が外周開口部に対応している。尚、図１（ａ）〜図３（ｈ）中における左右方向は、Ｔ型ゲートのゲート長の方向である。
【００２２】
次に、図１（ｃ）に示すように、上記第１レジスト層２４の上に第２レジスト層２６及び第３レジスト層２７を順に形成する。具体的には、まず、第１レジスト層２４よりも高感度のレジストとして例えば東レ製ＥＢＲ−９を３０００ｒｐｍで塗布した後、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が３６０ｎｍの第２レジスト層２６を形成する。この後、室温まで冷却した後、第２レジスト層２６よりも低感度のレジストとして例えば東京応化製ＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が２７０ｎｍの第３レジスト層２７を形成する。これにより、図１（ｃ）に示す構造が得られる。この構成の場合、第１レジスト層２４、第２レジスト層２６、第３レジスト層２７が本発明の複数のレジスト層を構成している。また、図１（ｃ）に示す工程が請求項１の第２工程に対応している。
【００２３】
この後、上述したように形成された３層レジスト構造に、図２（ｅ）に示すような電極形成用開口部２８を形成する。この電極形成用開口部２８は、Ｔ型ゲートの頭部を形成するための開口部である。具体的には、まず図２（ｄ）に示すように、日本電子製の電子線描画装置ＪＢＸ５ＤIIを用いて、中心から１００ｎｍの位置と中心から３００ｎｍの位置とに左右対称に０．３ｎＣ／ｃｍのドーズ量で１００ｐＡにて線パタン描画を行う。続いて、電子線描画装置ＪＢＸ５ＤIIを用いて、給電のためのパッドとなる部分を４０μＣ／ｃｍ２のドーズ量で１０ｎＡにて面パタン描画を行う。
【００２４】
この後、例えばＭＩＢＫとＩＰＡを４対１の割合（ＭＩＢＫ：ＩＰＡ＝４：１）で混合した現像液にて現像することにより、第２レジスト層２６及び第３レジスト層２７に電極形成用開口部２８を形成する。これにより、図２（ｅ）に示す構造が得られる。この構成の場合、図２（ｄ）及び図２（ｅ）に示す工程が請求項１の第３工程に対応している。尚、上記電極形成用開口部２８の左右の内壁部上部（第３レジスト層２７に対応する部分）は、内方へオーバハング形状に突出しており、これにより、後述するリフトオフ処理が高品質で実行されるようになっている。
【００２５】
次に、第１レジスト層２４における上記電極形成用開口部２８の内底面として露出している部分の中心部分に、図３（ｇ）に示すような電極形成用開口部２９を形成する。この電極形成用開口部２９は、Ｔ型ゲートの足部を形成するための開口部である。具体的には、図２（ｆ）に示すように、日本電子製の電子線描画装置ＪＢＸ５ＤIIを用いて、中心を２．５ｎＣ／ｃｍのドーズ量で２０ｐＡにて線パタン描画を行った後、例えばＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像する。これにより、図３（ｇ）に示す構造が得られる。尚、上記電極形成用開口部２９の図３（ｇ）中左右方向の長さ寸法がＴ型ゲートのゲート長となる。
【００２６】
そして、最後にリセスエッチングを行った後、ゲートとなる金属として例えば３種類の金属Ｔｉ／Ｐｔ／Ａｕを下から順に真空蒸着して積層し、３層の金属膜からなる金属層３０を形成する。これにより、図３（ｈ）に示す構造が得られる。この後、上記構造を例えばＩＰＡに浸漬してリフトオフを行い、レジスト層２４、２６、２７及びレジスト層２７上に蒸着されている金属層３０を除去する。これによって、図３（ｉ）に示すように、下地構造２３上にＴ型ゲート３１が形成される。
【００２７】
このような構成の本実施例によれば、図１（ａ）に示す下地構造２３（半導体）上に第１レジスト層２４を形成した後、この第１レジスト層２４のうちのＴ型ゲート３１を形成する領域２４ａの左右両側に開口部２５、２５を設ける構成とした。これにより、第１レジスト層２４の端部が自由端となるから、図２（ｅ）に示すように、レジスト層２６、２７に電極形成用開口部２８を形成するために、現像するとき、或いは、この現像後の工程において、下地構造２３と複数のレジスト層２４、２６、２７との熱膨張係数の差に帰因して発生する応力が上記第１レジスト層２４の自由端で吸収されるようになる。
【００２８】
このため、上記応力が電極形成用開口部２８の内底部の端部に集中することを減少（緩和）できる。これにより、第１レジスト層２４のうちの電極形成用開口部２８の内底部端部において、クラック（レジストクラック）が発生し難くなる。この結果、レジスト層２７、２７の膜厚を従来構成に比べて厚くすることが可能となるから、Ｔ型ゲート３１の頭部の高さ寸法を高く構成することができる。従って、Ｔ型ゲート３１の頭部の断面積を大きくすることができるから、ＨＥＭＴの雑音を低減させることが可能となる。
【００２９】
ここで、上記第１の実施例において、第１レジスト層２４におけるＴ型ゲート３１の頭部に対応する電極形成用開口部２８の内底部端部への応力集中を緩和できたことを、シミュレーションによって確認してみた。用いたシミュレータはＲａｓｎａ社製「Ｍｅｃｈａｎｉｃａ」である。そして、このシミュレータにより、上記第１の実施例、従来構成、後述する第２の実施例について、それぞれ最大応力点における応力の大きさを計算した。これら計算結果は、下記の表１で示すようになった。
【００３０】
【表１】
0003881072.tif 000002
この表１から明らかなように、第１の実施例の場合、従来構成に比べて最大応力の大きさがかなり小さくなったこと、即ち、応力の大きさをかなり緩和できたことがわかる。そして、上記表１のデータを棒グラフにして示したものが、図６に示すグラフである。
【００３１】
また、上記第１の実施例では、レジスト層２４、２６、２７を露光する際に、荷電粒子として例えば電子を照射する方法を用いた。このため、レジスト層２４、２６、２７に電極形成用開口部２８、２９を形成する場合に、特には、レジスト層２４に電極形成用開口部２９を形成する場合に、その左右方向の長さ、即ち、Ｔ型ゲート３１のゲート長をより一層短く形成することが可能となる。これにより、ＨＥＭＴの雑音をより一層低減することができる。
【００３２】
尚、上記実施例では、第１レジスト層２４のうちのＴ型ゲート３１を形成する領域２４ａの左右両側に開口部２５、２５を設ける構成としたが、これに代えて、上記領域２４ａの片側に開口部（外周開口部）を設ける構成としても良く、このように構成した場合も、上記実施例と同様な作用効果、即ち、応力集中を低減できるという作用効果を得ることができる。この場合、片側に開口部を設けるだけでも、電極形成用開口部２８の内底部の両端部に応力が集中することを減少できる理由は、１枚のウエハに多数の素子（ＨＥＭＴ）を形成することが普通であるからである。
【００３３】
具体的には、１枚のウエハに多数の素子（ＨＥＭＴ）のゲートを形成するため、第１レジスト層２４のうちの領域２４ａの片側に開口部を設けるように構成すると、結果的に、１枚のウエハについてみると、第１レジスト層２４に多数の開口部を設ける構成となるから、現像時或いは現像後に発生する応力が第１レジスト層２４の多数の自由端で吸収されるようになり、従って、各電極形成用開口部２８の内底部の両端部に集中する応力を低減できるのである。
【００３４】
また、上記実施例では、第１レジスト層２４のうちの領域２４ａの左右両側（もしくは片側）に設ける開口部２５、２５として、第１レジスト層２４を貫通する形状の開口部を設けたが、これに限られるものではなく、第１レジスト層２４を貫通しない凹んだ形状の凹部を開口部として設ける構成としても良く、この構成の場合も、ほぼ同様な作用効果を得ることができる。
【００３５】
更に、上記実施例では、レジスト層２４、２６、２７を露光する際に、荷電粒子として電子を照射する方法を用いたが、これに代えて、イオンを照射する方法を用いても良い。更に、紫外線等の光を照射する方法を用いてレジスト層を露光するように構成しても良い。
【００３６】
次に、図７ないし図９は本発明の第２の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、図７ないし図９において、第１の実施例と同一部分には同一符号を付している。上記第２の実施例においては、まず、図７（ａ）に示すように、下地構造２３の上に第１レジスト層２４を形成する。この第１レジスト層２４を形成する工程は、前述した第１の実施例の工程（図１（ａ）参照）と同じであり、説明を省略する。
【００３７】
続いて、上記図７（ａ）に示す構造を室温まで冷却した後、図７（ｂ）に示すように、第１レジスト層２４のうちの電極であるＴ型ゲートを形成する領域２４ａの周囲の部分を除去する（換言すると、上記領域２４ａを残して他の部分を除去する）。具体的には、日本電子製電子線描画装置ＪＢＸ５ＤIIを用いて、中心から１μｍの位置から外部（この場合、外部とは１つの素子（ＨＥＭＴ）分の領域までである）を２００ｎｍ間隔で、２．５ｎＣ／ｃｍのドーズ量で２０ｐＡにて線パタン描画を行った後、例えばＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像する。これにより、図７（ｂ）に示す構造が得られる。そして、ここまでの工程（図７（ａ）及び図７（ｂ）に示す工程）が請求項２の第１工程に対応している。
【００３８】
次に、図７（ｃ）に示すように、上記第１レジスト層２４の上に第２レジスト層２６及び第３レジスト層２７を順に積層形成する。この第２レジスト層２６及び第３レジスト層２７を形成する工程は、前述した第１の実施例の工程（図１（ｃ）参照）と同じであり、説明を省略する。また、図７（ｃ）に示す工程が請求項２の第２工程に対応している。
【００３９】
この後、上述したように形成された３層レジスト構造に、特には、その第２レジスト層２６及び第３レジスト層２７に、図８（ｅ）に示すような電極形成用開口部２８を形成する。この電極形成用開口部２８を形成する工程は、前述した第１の実施例の工程（図２（ｅ）参照）と同じであり、説明を省略する。また、図８（ｄ）及び図８（ｅ）に示す工程が請求項２の第３工程に対応している。
【００４０】
次に、第１レジスト層２４における上記電極形成用開口部２８の内底面として露出している部分の中心部分に、図９（ｇ）に示すような電極形成用開口部２９を形成する。この電極形成用開口部２９を形成する工程は、前述した第１の実施例の工程（図２（ｆ）及び図３（ｇ）参照）と同じであり、説明を省略する。
【００４１】
そして、最後にリセスエッチングを行った後、ゲートとなる金属として例えば３種類の金属Ｔｉ／Ｐｔ／Ａｕを下から順に真空蒸着して積層し、３層の金属膜からなる金属層３０を形成する。これにより、図９（ｈ）に示す構造が得られる。この後、上記構造を例えばＩＰＡに浸漬してリフトオフを行うと、図９（ｉ）に示すように、下地構造２３上にＴ型ゲート３１が形成される。
【００４２】
このような構成の本実施例によれば、図７（ａ）に示す下地構造２３（半導体）上に第１レジスト層２４を形成した後、この第１レジスト層２４のうちのＴ型ゲート３１を形成する領域２４ａを残して他の部分を除去する構成とした。これにより、第１レジスト層２４の端部が自由端となるから、図８（ｅ）に示すように、レジスト層２６、２７に電極形成用開口部２８を形成するために、現像するとき、或いは、この現像後の工程において、下地構造２３と複数のレジスト層２４、２６、２７との熱膨張係数の差に帰因して発生する応力が上記第１レジスト層２４の自由端で吸収されるようになる。従って、第２の実施例の場合も、第１の実施例と同様な作用効果、即ち、応力が第１レジスト層２４における電極形成用開口部２８の内底部の両端部に集中することを減少（緩和）できるという作用効果を得ることができる。
【００４３】
特に、第２の実施例においては、第１レジスト層２４のうちの領域２４ａを残して他の部分を除去する構成としたので、応力が電極形成用開口部２８の内底部の両端部に集中することをより一層減少させることができる。具体的には、前述したシミュレータ（Ｒａｓｎａ社製「Ｍｅｃｈａｎｉｃａ」）により上記第２の実施例について最大応力点に作用する応力の大きさを計算してみたところ、前記表１及び図６に示すようになった。これら表１及び図６から、第２の実施例の方が、第１の実施例よりも、応力集中を低減できたことがわかる。
【００４４】
尚、上記第２の実施例において、第１レジスト層２４のうちの領域２４ａを残して他の部分を除去する場合（図７（ｂ）参照）、日本電子製電子線描画装置ＪＢＸ５ＤIIを用いて線パタン描画を行う方法を用いる構成としたが、これに代えて、次に述べる第３の実施例のような方法を用いる構成としても良い。
【００４５】
この第３の実施例においては、第１レジスト層２４のうちの領域２４ａを残して他の部分を除去する場合（図７（ｂ）参照）に、日本電子製電子線描画装置ＪＢＸ５ＤIIを用いて、中心から１μｍの位置から外部を４０μＣ／ｃｍ２のドーズ量で１０ｎＡにて面パタン描画を行った後、例えばＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像することにより、図７（ｂ）に示す構造を得るように構成した。
【００４６】
そして、上述した以外の第３の実施例の構成は、第２の実施例の構成と同じ構成となっている。従って、第３の実施例においても、第２の実施例と同じ作用効果を得ることができる。
【００４７】
尚、上記第２及び第３の実施例では、第１レジスト層２４のうちの領域２４ａを残して他の部分を完全に除去する構成としたが、これに代えて、第１レジスト層２４のうちの領域２４ａ部分を突出させ且つ他の部分を一段低くなるように薄く除去するように構成しても良い。この構成の場合も、応力集中を低減することができ、第２及び第３の実施例と同様な作用効果を得ることができる。
【００４８】
また、図１０ないし図１２は本発明の第４の実施例を示すものであり、第２の実施例と異なるところを説明する。尚、図１０ないし図１２において、第２の実施例と同一部分には同一符号を付している。上記第４の実施例は、２層のレジスト層を形成する製造方法であり、以下、図１０ないし図１２に従って具体的に説明する。
【００４９】
まず、図１０（ａ）に示すように、下地構造２３の上に第１レジスト層３２を形成する。具体的には、下地構造２３の上にクリーンオーブンを用いて２００℃（Ｎ２雰囲気中）で２０分の脱水ベークを施した後、室温まで冷却する。そして、この脱水ベークを行った後、低感度のレジストとして例えば東京応化製ＯＥＢＲ１０００を２０００ｒｐｍで塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が５００ｎｍの第１レジスト層３２を形成する。これにより、図１０（ａ）に示す構造が得られる。
【００５０】
続いて、上記構造を室温まで冷却した後、図１０（ｂ）に示すように、第１レジスト層３２のうちの電極であるＴ型ゲートを形成する領域３２ａを残して他の部分を除去する。具体的には、日本電子製の電子線描画装置ＪＢＸ５ＤIIを用いて、中心から１μｍの位置から外部を４０μＣ／ｃｍ２のドーズ量で１０ｎＡにて面パタン描画を行った後、例えばＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像する。これにより、図１０（ｂ）に示す構造が得られる。ここまでの工程（図１０（ａ）及び図１０（ｂ）に示す工程）が請求項２の第１工程に対応している。
【００５１】
次に、図１０（ｃ）に示すように、上記第１レジスト層３２の上に第２レジスト層２６を形成する。具体的には、第１レジスト層３１よりも高感度のレジストとして例えば東レ製ＥＢＲ−９を３０００ｒｐｍで塗布した後、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が３６０ｎｍの第２レジスト層２６を形成する。これにより、図１０（ｃ）に示す構造が得られる。この構成の場合、第１レジスト層３１及び第２レジスト層２６が本発明の複数のレジスト層を構成している。また、図１０（ｃ）に示す工程が請求項２の第２工程に対応している。
【００５２】
この後、上述したように形成された２層レジスト構造に、図１１（ｅ）に示すような電極形成用開口部３３を形成する。この電極形成用開口部３３は、Ｔ型ゲートの頭部を形成するための開口部である。具体的には、まず図１１（ｄ）に示すように、日本電子製の電子線描画装置ＪＢＸ５ＤIIを用いて、中心から１００ｎｍの位置と中心から３００ｎｍの位置とに左右対称に０．３ｎＣ／ｃｍのドーズ量で１００ｐＡにて線パタン描画を行う。続いて、電子線描画装置ＪＢＸ５ＤIIを用いて、給電のためのパッドとなる部分を４０μＣ／ｃｍ２のドーズ量で１０ｎＡにて面パタン描画を行う。
【００５３】
そしてこの後、例えばＭＩＢＫとＩＰＡを４対１の割合（ＭＩＢＫ：ＩＰＡ＝４：１）で混合した現像液にて現像することにより、第２レジスト層２６に電極形成用開口部３３を形成する。これにより、図１１（ｅ）に示す構造が得られる。また、図１１（ｄ）及び図１１（ｅ）に示す工程が請求項２の第３工程に対応している。
【００５４】
次に、第１レジスト層３２における上記電極形成用開口部３３の内底面として露出している部分の中心部分に、図１２（ｇ）に示すような電極形成用開口部３４を形成する。この電極形成用開口部３４は、Ｔ型ゲートの足部を形成するための開口部である。具体的には、図１１（ｆ）に示すように、日本電子製の電子線描画装置ＪＢＸ５ＤIIを用いて、中心を２．５ｎＣ／ｃｍのドーズ量で２０ｐＡにて線パタン描画を行った後、例えばＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像する。これにより、図１２（ｇ）に示す構造が得られる。尚、上記電極形成用開口部３４の図１２（ｇ）中左右方向の長さ寸法がＴ型ゲートのゲート長となる。
【００５５】
そして、最後にリセスエッチングを行った後、ゲートとなる金属として例えば３種類の金属Ｔｉ／Ｐｔ／Ａｕを下から順に真空蒸着して積層することにより、３層の金属膜からなる金属層３０を形成する。これにより、図１２（ｈ）に示す構造が得られる。この後、上記構造を例えばＩＰＡに浸漬してリフトオフを行い、レジスト層３１、２６及びレジスト層２６上に蒸着されている金属層３０を除去する。これによって、図１２（ｉ）に示すように、下地構造２３上にＴ型ゲート３１が形成される。
【００５６】
このような構成の第４の実施例によれば、図１０（ａ）に示す下地構造２３（半導体）上に第１レジスト層３２を形成した後、この第１レジスト層３２のうちのＴ型ゲート３１を形成する領域３２ａを残して他の部分を除去する構成としたので、第２の実施例と同様な作用効果、即ち、応力が第１レジスト層３２における電極形成用開口部３３の内底部の両端部に集中することを減少（緩和）できてレジストクラックの発生を防止できるという作用効果を得ることができる。
【００５７】
また、上記各実施例では、本発明をＨＥＭＴのＴ型ゲート３１を形成する場合に適用したが、これに限られるものではなく、他の半導体装置を製造する場合における複数層のレジスト層に電極形成用開口部を形成する場合に適用することができる。更に、上記各実施例では、本発明を２層または３層のレジスト構造に電極形成用開口部を形成する場合に適用したが、４層以上のレジスト構造に電極形成用開口部を形成する場合に適用しても良い。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すもので、Ｔ型ゲートの製造工程を示す縦断面図（その１）
【図２】Ｔ型ゲートの製造工程を示す縦断面図（その２）
【図３】Ｔ型ゲートの製造工程を示す縦断面図（その３）
【図４】下地構造の製造工程を示す縦断面図（その１）
【図５】下地構造の製造工程を示す縦断面図（その２）
【図６】第２の実施例、第１の実施例、従来構成について、それぞれ最大応力点に作用する応力の大きさを計算した結果を棒グラフにして示す図
【図７】本発明の第３の実施例を示す図１相当図
【図８】本発明の第３の実施例を示す図２相当図
【図９】本発明の第３の実施例を示す図３相当図
【図１０】本発明の第４の実施例を示す図１相当図
【図１１】本発明の第４の実施例を示す図２相当図
【図１２】本発明の第４の実施例を示す図３相当図
【図１３】従来構成を示すもので、Ｔ型ゲートの製造工程を示す縦断面図
【図１４】レジスト層にクラックが発生する様子を示す縦断面図
【図１５】レジスト層における応力の分布を計算した結果を示す図
【符号の説明】
１１は半絶縁性ＩｎＰ基板（半導体基板）、２３は下地構造、２４は第１レジスト層、２４ａは領域、２５は開口部（外周開口部）、２６は第２レジスト層、２７は第３レジスト層、２８は電極形成用開口部、２９は電極形成用開口部、３０は金属層、３１はＴ型ゲート、３２は第１レジスト層、３２ａは領域、３３は電極形成用開口部、３４は電極形成用開口部を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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