(57)【特許請求の範囲】
【請求項１】
記憶手段と、前記記憶手段へのデータの書込みを要求するデータ書込み要求信号が入力され、前記データの書込みを許可する信号または禁止する信号を出力する書込み禁止回路と、を備えた半導体集積回路であって、
基準電流源をなすディプレッション型トランジスタを含む複数のトランジスタが高電位電源と低電位電源との間に直列接続されてなる第１のトランジスタ列と、
複数のトランジスタが前記高電位電源と前記低電位電源との間に直列接続されてなり、前記データ書込み要求信号に応じた電流を流す第２のトランジスタ列とが並列接続されてなるカレントミラー回路と、
前記記憶手段への書込みを行う書込み回路と、を有し
前記カレントミラー回路は、
前記基準電流源に流れる基準電流と前記第２のトランジスタ列に流れる電流との比較に基づいて、
前記高電位電源の電圧値が所定値のときは、前記データ書込み要求信号のレベルに応じた、データの書込みを許可する信号または禁止する信号を出力し、
前記高電位電源の電圧値が前記所定値よりも低下したときは、前記書込み要求信号のレベルによらず、前記基準電流源に流れる電流によって、データの書込みを禁止する信号を出力し、
前記書込み回路は、前記カレントミラー回路から出力される信号に基づいて、前記記憶手段への書込みを行うことを特徴とする半導体集積回路。
【請求項２】
前記第２のトランジスタ列は、前記高電位電源に接続され前記データ書込み要求信号に応じてオン状態になる第１のトランジスタと、この第１のトランジスタを介して流れる電流に等しい電流を前記第１のトランジスタ列に流す第２のトランジスタと、前記第１のトランジスタと共にオン状態になり前記低電位電源への電流経路を形成する第３のトランジスタとが直列接続されてなり、
前記第１のトランジスタ列は、前記高電位電源に接続され前記データ書込み要求信号に応じてオン状態になる第４のトランジスタと、前記第２のトランジスタのゲート端子と共通接続されたゲート端子を有する第５のトランジスタと、前記ディプレッション型トランジスタである第６のトランジスタとが直列接続されてなり、
前記第５のトランジスタと第６のトランジスタとの接続点から前記書込み制御信号を出力するようにしたことを特徴とする請求の範囲第１項記載の半導体集積回路。
【請求項３】
前記記憶手段は指定されるアドレスにデータを記憶するメモリセルであり、前記メモリセルに対して指定するアドレスを順次生成するアドレス生成回路とを含み、前記メモリセルに対する前記データの書込みを前記書込み禁止回路から出力される書込み制御信号によって禁止するようにしたことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
通常動作を行う通常動作モードよりも消費電力の低い低消費電力モードに移行するように制御する制御手段を更に含み、インクカートリッジに実装され、前記インクカートリッジを用いたプリント動作の終了に応答して前記低消費電力モードに移行するようにしたことを特徴とする請求の範囲第３項に記載の半導体集積回路。
【請求項５】
前記制御手段による低消費電力モードへの移行の際に前記アドレスを初期化するようにしたことを特徴とする請求の範囲第４項記載の半導体集積回路。
【請求項６】
前記制御手段によって移行する低消費電力モードにおいては、内部回路の動作を停止させることを特徴とする請求の範囲第５項記載の半導体集積回路。
【請求項７】
前記内部回路は、前記記憶手段によって記憶されたデータを読出すための信号を生成するセンスアンプであることを特徴とする請求の範囲第６項記載の半導体集積回路。
【請求項８】
前記内部回路は、前記記憶手段におけるアドレスを指定するためのアドレスデコーダであることを特徴とする請求の範囲第６項記載の半導体集積回路。
【請求項９】
前記内部回路は、前記記憶手段から読出されたデータを読出す際に用いるバッファであることを特徴とする請求の範囲第６項記載の半導体集積回路。
【請求項１０】
前記内部回路は、前記記憶手段から読出されたデータをラッチするラッチ回路であることを特徴とする請求の範囲第６項記載の半導体集積回路。
【請求項１１】
前記制御手段による低消費電力モードへの移行と、前記アドレス生成手段によって生成されるアドレスの初期化とを、共通の外部端子に入力される制御信号に基づいて行うようにしたことを特徴とする請求の範囲第４項記載の半導体集積回路。
【請求項１２】
前記共通の外部端子は、チップセレクト端子であることを特徴とする請求の範囲第１１項記載の半導体集積回路。
【請求項１３】
請求の範囲第３項から第１２項までのいずれかに記載の半導体集積回路を有し、少なくともインク残量を記憶することを特徴とするインクカートリッジ。
【請求項１４】
請求の範囲第１３項に記載のインクカートリッジを有し、そのインクカートリッジから供給されるインクを用いてプリントすることを特徴とするインクジェット記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを内蔵する半導体集積回路に用いられる書込み禁止回路、その半導体集積回路を有するインクカートリッジ、及び、このインクカートリッジを装着したインクジェット記録装置に関する。
【発明が解決しようとする課題】
【０００２】
従来、半導体集積回路に内蔵した不揮発性メモリに所望のデータを書込む際、何らかの原因で電源電圧が低下してしまった場合には、誤書込みが行われることがある。この誤書込みを防止するために、半導体集積回路内に書込み禁止回路を設けることがある。
第１３図は、半導体集積回路に内蔵される書込み禁止回路の一例を示すブロック図である。同図において、書込み禁止回路１００は、抵抗アレイ１０１と、オペアンプ１０２と、バイアス回路１０３と、論理ゲート１０４と、基準電圧源１０５とを含んで構成されている。
【０００３】
抵抗アレイ１０１は、直列接続された抵抗Ｒ１及び抵抗Ｒ２から構成されている。抵抗Ｒ１の一方端は高電位電源ＶＤＤに接続されている。抵抗Ｒ２の他方端は低電位電源ＶＳＳに接続されている。そして、抵抗Ｒ１及び抵抗Ｒ２の接続点がトランジスタＱ２のゲートに接続されることにより、抵抗Ｒ１と抵抗Ｒ２との抵抗比率に対応して分圧された電圧がトランジスタＱ２のゲートに印加される。
【０００４】
オペアンプ１０２は、直列接続されたトランジスタＱ１，Ｑ２と、トランジスタＱ３，Ｑ４とを互いに並列接続することによって構成されている。トランジスタＱ１及びＱ３のゲート同士が共通接続されると共に、トランジスタＱ１及びトランジスタＱ２の接続点に接続されている。そして、トランジスタＱ３及びトランジスタＱ４の接続点が出力端として次段トランジスタＱ６のゲートに接続されている。また、トランジスタＱ４のゲートには基準電圧源１０５から基準電圧Ｖｒｅｆが印加されている。
【０００５】
バイアス回路１０３は、オペアンプ１０２の低電位側接続端（トランジスタＱ２とＱ４との接続点）と低電位電源ＶＳＳとの間に設けられ、所定電位の電源電圧Ｖｒｅｇをゲートに印加してなるトランジスタＱ５と、トランジスタＱ５のバックゲートと共通接続してなるトランジスタＱ７とから構成されている。
【０００６】
論理ゲート１０４は、ノアゲートＧ１１によって構成されている。ノアゲートＧ１１は、その一方入力端に書込み要求信号ＷＲの反転信号が入力されている。それとと共に、ノアゲートＧ１１の他方入力端にはトランジスタＱ６とトランジスタＱ７との接続点が接続されているので、その接続点の電位が入力され、それらの入力の論理和の反転信号が出力される。
【０００７】
以上の構成において、高電位電源ＶＤＤの電圧値が基準電圧源１０５の基準電圧Ｖｒｅｆよりも充分高い場合には、オペアンプ１０２の出力は“Ｌ”となり、トランジスタＱ６はオフ状態となる。すると、ノアゲートＧ１１の他方入力端には“Ｌ”が印加されることとなり、書込み要求信号ＷＲがそのまま書込み制御信号ＷＲＩＴＥとして出力されることになる。
【０００８】
一方、高電位電源ＶＤＤの電圧値が何らかの理由で下がってしまい、抵抗アレイ１０１によって分圧されたトランジスタＱ２への印加電圧が基準電圧源１０５の基準電圧Ｖｒｅｆよりも低くなった場合には、オペアンプ１０２の出力は“Ｈ”となり、トランジスタＱ６はオン状態となる。
【０００９】
すると、ノアゲートＧ１１の他方入力端には“Ｈ”が印加されるため、書込み要求信号ＷＲが“Ｈ”又は“Ｌ”であるかの如何に関わらず、書込み制御信号ＷＲＩＴＥは“Ｌ”となる。すなわち、電源電圧が低下した場合には、書込み要求信号ＷＲによる書込みができないため、誤書込みを防止することができる。
【００１０】
この書込み禁止回路１００は、オペアンプ１０２を用いているので、検出精度が比較的高い。しかしながら、その反面、書込み禁止回路１００には、以下のような欠点がある。すなわち、書込み禁止回路１００には、オペアンプ１０２の他に、抵抗アレイ１０１と、バイアス回路１０３と、論理ゲート１０４と、基準電圧源１０５とを設ける必要がある。これらのうち、特に、抵抗アレイ１０１、論理ゲート１０４、基準電圧源１０５は、回路規模が大きいので、これらを半導体集積回路に搭載すると、チップ面積が増大してしまうという欠点がある。
【００１１】
また、書込み禁止回路１００を動作させるためには、バイアス回路１０３によってオペアンプ１０２に常時電流を流しておかなくてはならない。このため、動作電流が大きくなって消費電力が大きくなると共に、発熱量が大きくなるという欠点がある。
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的はチップ面積を抑えると共に、消費電力を低減化した書込み禁止回路、これを用いた半導体集積回路、この半導体集積回路を有するインクカートリッジ、及びインクジェット記録装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明に記憶手段と、前記記憶手段へのデータの書込みを要求するデータ書込み要求信号が入力され、前記データの書込みを許可する信号または禁止する信号を出力する書込み禁止回路を備えた半導体集積回路であって、基準電流源をなすディプレッション型トランジスタを含む複数のトランジスタが高電位電源と低電位電源との間に直列接続されてなる第１のトランジスタ列と、複数のトランジスタが前記高電位電源と前記低電位電源との間に直列接続されてなり、前記データ書込み要求信号に応じた電流を流す第２のトランジスタ列とが並列接続されてなるカレントミラー回路と、前記記憶手段への書込みを行う書込み回路と、を有し前記カレントミラー回路は、前記基準電流源に流れる基準電流と前記第２のトランジスタ列に流れる電流との比較に基づいて、前記高電位電源の電圧値が所定値のときは、前記データ書込み要求信号のレベルに応じた、データの書込みを許可する信号または禁止する信号を出力し、前記高電位電源の電圧値が前記所定値よりも低下したときは、前記書込み要求信号のレベルによらず、前記基準電流源に流れる電流によって、データの書込みを禁止する信号を出力し、前記書込み回路は、前記カレントミラー回路から出力される信号に基づいて、前記記憶手段への書込みを行うことを特徴とする。前記第２のトランジスタ列は、前記高電位電源に接続され前記データ書込み要求信号に応じてオン状態になる第１のトランジスタと、この第１のトランジスタを介して流れる電流に等しい電流を前記第１のトランジスタ列に流す第２のトランジスタと、前記第１のトランジスタと共にオン状態になり前記低電位電源への電流経路を形成する第３のトランジスタとが直列接続されてなり、前記第１のトランジスタ列は、前記高電位電源に接続され前記データ書込み要求信号に応じてオン状態になる第４のトランジスタと、前記第２のトランジスタのゲート端子と共通接続されたゲート端子を有する第５のトランジスタと、前記ディプレッション型トランジスタである第６のトランジスタとが直列接続されてなり、前記第５のトランジスタと第６のトランジスタとの接続点から前記書込み制御信号を出力するようにしたことを特徴とする。
本発明による半導体集積回路は、上記書込み禁止回路と、指定されるアドレスにデータを記憶する記憶手段としてのメモリセルと、前記メモリセルに対して指定するアドレスを順次生成するアドレス生成回路とを含み、前記メモリセルに対する前記データの書込みを前記書込み禁止回路から出力される書込み制御信号によって禁止するようにしたことを特徴とする。また、通常動作を行う通常動作モードよりも消費電力の低い低消費電力モードに移行するように制御する制御手段を更に含み、インクカートリッジに実装され、前記インクカートリッジを用いたプリント動作の終了に応答して前記低消費電力モードに移行するようにしてもよい。なお、前記制御手段による低消費電力モードへの移行の際に前記アドレスを初期化するようにしてもよい。
前記制御手段によって移行する低消費電力モードにおいては、前記記憶手段によって記憶されたデータを読出すための信号を生成するセンスアンプ、前記記憶手段におけるアドレスを指定するためのアドレスデコーダ、前記記憶手段から読出されたデータを読出す際に用いるバッファ、前記記憶手段から読出されたデータをラッチするラッチ回路等の内部回路の動作を停止させることを特徴とする。
前記制御手段による低消費電力モードへの移行と、前記アドレス生成手段によって生成されるアドレスの初期化とを、共通の外部端子に入力される制御信号に基づいて行うようにしてもよい。なお、共通の外部端子は、例えば、チップセレクト端子である。
本発明によるインクカートリッジは、上記半導体集積回路を有し、少なくともインク残量を記憶することを特徴とする。
本発明によるインクジェット記録装置は、上記インクカートリッジを有し、そのインクカートリッジから供給されるインクを用いて所望の画像情報をプリントすることを特徴とする。
【発明を実施するための最良の形態】
【００１３】
次に、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
第１図は、本実施形態による書込み禁止回路の構成を示す回路図である。同図において、書込み禁止回路１０は、バッファゲートＢ１と、カレントミラー回路ＣＭと、バッファゲートＢ２とを含んで構成されている。カレントミラー回路ＣＭは、トランジスタＴ１〜Ｔ３による第１のトランジスタ列と、トランジスタＴ４〜Ｔ６による第２のトランジスタ列とを含んで構成されている。ここで、トランジスタＴ１〜Ｔ５は、ゲート−ソース間にシキイ値以上の電圧をかけてはじめてソース−ドレイン間にチャネルが形成され、電流が流れるエンハンスメント（ｅｎｈａｎｃｅｍｅｎｔ）型のトランジスタである。一方、トランジスタＴ６は、ゲート電圧が零の時でもソース−ドレイン間に電流が流れるディプレッション（ｄｅｐｌｅｔｉｏｎ）型のトランジスタである。
バッファゲートＢ１は、書込み要求信号ＷＲを入力とし、これを反転増幅して出力するものである。このバッファゲートＢ１の出方端はトランジスタＴ１のゲートに接続されている。バッファゲートＢ２は、カレントミラー回路からの出力を反転増幅して書込み制御信号として出力するものである。
【００１４】
カレントミラー回路ＣＭは、高電位電源ＶＤＤと低電位電源ＶＳＳとの間に、ＰチャネルＭＯＳトランジスタ（以下、Ｐトランジスタ）Ｔ１、ＰトランジスタＴ２、ＮチャネルＭＯＳトランジスタ（以下、Ｎトランジスタ）Ｔ３を順に直列接続してなる第１のトランジスタ列と、ＰトランジスタＴ４、ＰトランジスタＴ５、ＮトランジスタＴ６を順に直列接続してなる第２のトランジスタ列とを並列接続することで構成されている。
ＰトランジスタＴ１は、そのゲートがバッファゲートＢ１の出力端と接続されている。さらにトランジスタＴ１のゲートは、ＰトランジスタＴ４のゲートにも接続されている。また、ＰトランジスタＴ２は、そのゲートがＰトランジスタＴ５のゲートに接続され、その接続端がＮトランジスタＴ３との接続点にも接続されている。
ＮトランジスタＴ３は、そのゲートが書込み要求信号ＷＲが入力される信号線に接続されている。ＰトランジスタＴ５とＮトランジスタＴ６との接続点がカレントミラー回路ＣＭの出力端となり、この出力端はバッファゲートＢ２の入力端に接続されている。ＮトランジスタＴ６のゲートには、所定電位の低電位電圧が印加され、ＮトランジスタＴ６に基準電流Ｉｒｅｆが流れるように構成されている。この場合、ＮトランジスタＴ６をディプレッション型とすることで、通常状態においても基準電流Ｉｒｅｆが流れるように構成されている。
【００１５】
以上のように、この書込み禁止回路は、データ書込み要求信号ＷＲを入力とし、出力する書込み制御信号ＷＲＩＴＥによってデータの書込みを禁止する書込み禁止回路である。この書込み禁止回路は、基準電流源をなすディプレッション型トランジスタを含む複数のトランジスタが高電位電源ＶＤＤと低電位電源ＶＳＳとの間に直列接続されてなる第１のトランジスタ列と、複数のトランジスタが高電位電源ＶＤＤと低電位電源ＶＳＳとの間に直列接続されてなり、データ書込み要求信号ＷＲに応じた電流を流す第２のトランジスタ列とが並列接続されてなるカレントミラー回路ＣＭを含んで構成されている。そして、基準電流Ｉｒｅｆと入力信号に応じた電流ＩＤとの比較結果に応じた出力（書込み制御信号ＷＲＩＴＥ）を導出し、高電位電源ＶＤＤの電圧が低下したとき基準電流Ｉｒｅｆに応じた出力を導出するように動作する。
【００１６】
ここで、上記の第２のトランジスタ列は、高電位電源ＶＤＤに接続されデータ書込み要求信号ＷＲに応じてオン状態になるトランジスタＴ１と、このトランジスタＴ１を介して流れる電流に等しい電流を第１のトランジスタ列に流すトランジスタＴ２と、トランジスタＴ２と共にオン状態になり低電位電源ＶＳＳへの電流経路を形成するトランジスタＴ３とが直列接続されることによって構成されている。また、上記の第１のトランジスタ列は、高電位電源ＶＤＤに接続されデータ書込み要求信号ＷＲに応じてオン状態になるトランジスタＴ４と、トランジスタＴ２のゲート端子と共通接続されたゲート端子を有するトランジスタＴ５と、ディプレッション型トランジスタであるトランジスタＴ６とが直列接続されることによって構成されている。そして、トランジスタＴ５とトランジスタＴ６との接続点から書込み制御信号ＷＲＩＴＥを出力しているのである。
以上の構成において、カレントミラー回路ＣＭにおいては、基準電流ＩｒｅｆとＮトランジスタＴ３のソース−ドレイン間に流れる電流ＩＤとを比較することで、高電位電源ＶＤＤにおける電圧値を検出することができる。すなわち、高電位電源ＶＤＤの電圧値が充分高い場合には、書込み要求信号ＷＲがそのまま書込み制御信号として出力されることになる。すなわち、書込み要求信号ＷＲが“Ｌ”であれば書込み制御信号は“Ｌ”、書込み要求信号ＷＲが“Ｈ”であれば書込み制御信号は“Ｈ”となる。
【００１７】
一方、高電位電源ＶＤＤの電圧値が何らかの理由で下がってしまうと、基準電流源をなすトランジスタＴ６と、バッファゲートＢ２により、書込み要求信号ＷＲが“Ｈ”又は“Ｌ”であるかの如何に関わらず、書込み制御信号は“Ｌ”となる。すなわち、電源電圧が低下した場合には、書込み要求信号ＷＲによる書込みができないため、誤書込みを防止することができる。
【００１８】
つまり本回路は、測定すべき電圧電流と基準電流とを比較し、その差分電流に基づいて電圧検出を行い、電圧検出値が所定の電圧値以下である場合にはデータの書込みを禁止しているのである。なお、本回路を構成する各トランジスタはすべてＭＯＳトランジスタであり、通常の半導体製造工程によって容易に形成できることは明白である。
以上の基本的な動作は、第９図の場合と同様であるが、本実施例では、カレントミラー回路ＣＭを用いて基準電流源による基準電流Ｉｒｅｆと電流ＩＤとを比較することにより、電圧検出と書込み禁止回路とを一体化できるため、回路規模を小さくすることができる。また、オペアンプや分圧抵抗を用いていないため、消費電流を抑えることができ、発熱を抑えることができる。
【００１９】
第２図は、上述した第１図の書込み禁止回路を用いた半導体集積回路の内部構造を説明するための機能ブロック図である。同図に示されているように、半導体集積回路１は、カウント動作を行うアドレスカウンタ２と、アドレスカウンタ２のカウント値をデコードしてアドレスを生成するロウデコーダ３及びコラムデコーダ４と、データを記憶するメモリセルアレイ５と、メモリセルアレイ５に対する書込み又は読出しに応じてラッチ回路７を制御するライト／リード制御回路６と、ライト／リード制御回路６によってラッチ状態又はスルー状態に制御されるラッチ回路７と、メモリセルアレイ５へのデータの入出力を制御する入出力制御回路８と、アンドゲートＧ１〜Ｇ３と、書込み禁止回路１０とを含んで構成されている。なお、半導体集積回路１には、外部端子Ｐ１〜Ｐ６が設けられている。
【００２０】
アドレスカウンタ２は、外部端子Ｐ１から入力されるチップセレクト入力信号ＣＳの反転信号に基づいてカウント値が所定値に初期化（リセット）される。また、このアドレスカウンタ２は、アンドゲートＧ１から入力される信号に基づいて更新されたアドレスデータを生成する。この生成されたアドレスデータは、ロウデコーダ３及びコラムデコーダ４に入力される。
【００２１】
コラムデコーダ４は、アドレスカウンタ２から入力されるアドレスデータに基づいて、メモリセルアレイ５中における所望の縦列メモリセルを選択するものである。同様に、ロウデコーダ３は、アドレスカウンタ２から入力されるアドレスデータに基づいて、メモリセルアレイ５中における所望の横列メモリセルを選択するものである。
メモリセルアレイ５は、複数のメモリセルを格子状に配設したものである。各メモリセルは、ロウデコーダ３からの選択信号によってオン状態となり、コラムデコーダ４からの選択信号により、メモリセルに記憶された情報の読み書きが可能な状態となる。このメモリセルアレイ５は、不揮発性のメモリセルによって構成されているものとする。
ライト／リード制御回路６は、外部端子Ｐ１から入力されるチップセレクト制御信号ＣＳ、及びアンドゲートＧ２，Ｇ３から出力される信号に基づいて、メモリセルアレイ５に対して書込みを行うか、読出しを行うかを決定する。ライト／リード制御回路６は、アンドゲートＧ４を介してラッチ回路７に制御信号を出力する。アンドゲートＧ４の入力の一方にはスタンバイ信号ＳＴＢ５が入力されている。したがって、スタンバイ信号ＳＴＢ５がローレベルのときにアンドゲートＧ４の出力はローレベル、ハイレベルのときにアンドゲートＧ４の出力はライト／リード制御回路６の出力信号と同等になる。
ラッチ回路７は、ライト／リード制御回路６からの制御信号に基づいて、入出力制御回路８から出力されるメモリセルアレイ５の読出しデータを所定時間保持した後に外部端子Ｐ６に出力するものである。このラッチ回路７は、ライト／リード制御回路６の出力に応じて、ラッチ動作及びのいずれか一方を行う。ライト／リード制御回路６の出力がローレベルのときラッチ回路７はラッチ動作を行い、ライト／リード制御回路６の出力がハイレベルのときラッチ回路７はスルー動作を行う。ラッチ動作は出力状態を維持する動作である。スルー動作は入力信号をそのまま出力信号として送出する動作である。
入出力制御回路８は、外部端子Ｐ６から入力されたデータをメモリセルアレイ５に書込んだり、逆に、メモリセルアレイ５から読出したデータをラッチ回路７を介して外部端子Ｐ６に出力するためのものである。
【００２２】
アンドゲートＧ１は、外部端子Ｐ１から入力されるチップセレクト制御信号ＣＳと外部端子Ｐ２から入力されるクロック入力信号ＣＫとの論理積となる信号をアドレスカウンタ２及びアンドゲートＧ２，Ｇ３に出力するものである。アンドゲートＧ２は、アンドゲートＧ１からの出力信号と外部端子Ｐ３からのライト／リード入力信号Ｗ／Ｒとの論理積となる信号を出力するものである。この信号が前述した書込み要求信号ＷＲである。この書込み要求信号ＷＲは、ライト／リード制御回路６に入力される。また、書込み要求信号ＷＲは、書込み禁止回路１０を介して書込制御信号として入出力制御回路８に入力される。一方、アンドゲートＧ３は、アンドゲートＧ１からの出力信号と外部端子Ｐ３からのライト／リード入力信号Ｗ／Ｒの反転信号との論理積となる信号を、ライト／リード制御回路６に出力するものである。
【００２３】
具体的には、アンドゲートＧ１からの入力信号が“Ｌ”の場合、アンドゲートＧ２，Ｇ３の出力は共に“Ｌ”となる。一方、アンドゲートＧ１からの入力信号が“Ｈ”の場合、ライト／リード入力信号Ｗ／Ｒが“Ｈ”であれば、アンドゲートＧ２の出力は“Ｈ”となり、アンドゲートＧ３の出力は“Ｌ”となる。逆に、ライト／リード入力信号Ｗ／Ｒが“Ｌ”であれば、アンドゲートＧ２の出力は“Ｌ”となり、アンドゲートＧ３の出力は“Ｈ”となる。このように、アンドゲートＧ２，Ｇ３では、ライト／リード入力信号Ｗ／Ｒが変化しても、その出力が不定化しないようにしている。
【００２４】
外部端子Ｐ１は、同時に複数のデバイスが存在する場合の特定のデバイスの選択及びアドレスカウンタ２の初期化並びに動作モード移行のための制御信号となるチップセレクト入力信号ＣＳを入力するための端子である。すなわち、本実施例における外部端子Ｐ１は、アドレスカウンタの初期化用制御端子及び動作モード制御端子を兼用した端子となっている。外部端子Ｐ２は、半導体集積回路１が動作するための基準となるクロック入力信号ＣＫを入力するための端子である。外部端子Ｐ３は、半導体集積回路１に内蔵されたメモリセルアレイ５に対するアクセス動作を指定するライト／リード入力信号Ｗ／Ｒを入力するための端子である。外部端子Ｐ４，Ｐ５は、半導体集積回路１が動作するための高電位電源ＶＤＤ、低電位電源ＶＳＳの動作電圧を印加するための入力端子である。外部端子Ｐ６は、半導体集積回路１に内蔵されたメモリセルアレイ５に対し、実際に書込むべきデータを入力したり、メモリセルアレイ５から読出されたデータを出力するための入出力端子である。
【００２５】
かかる構成において、高電位電源ＶＤＤの電圧レベルが正常である場合には、前述したように書込み禁止回路による書込み禁止は行われない。したがって、この場合には、書込み要求信号ＷＲがそのまま書込み制御信号ＷＲＩＴＥとして出力され、所定データの書込みが行われることになる。
【００２６】
一方、高電位電源ＶＤＤの電圧レベルが低下した場合には、書込み要求信号ＷＲが“Ｈ”であるか“Ｌ”であるかを問わずに、書込み制御信号ＷＲＩＴＥを“Ｌ”にすることができる。これにより、誤書込みを禁止することができるのである。
ところで、消費電力をより軽減するために、第３図に示されている半導体集積回路１を採用することがある。同図に示されている半導体集積回路１では、アンドゲート等を追加し、その出力に応じて内部回路の動作を停止させることにより、消費電力の低減を図っている。同図において、半導体集積回路１は、第２図の構成に、アンドゲートＧ４〜Ｇ７と、ライト／リード制御回路６によってイネーブル状態又はハイインピーダンス（Ｈｉ−Ｚ）状態に制御されるバッファＢと、電圧検出回路９と、インバータＩＮＶとを追加した構成である。
【００２７】
ロウデコーダ３の各出力線にはアンドゲートＧ６がそれぞれ設けられ、各アンドゲートＧ６の入力の一方にはスタンバイ信号ＳＴＢ４が入力されている。このため、スタンバイ信号ＳＴＢ４がローレベルの場合には、メモリセルアレイ５中の横列メモリセルは選択されない。
【００２８】
ライト／リード制御回路６は、アンドゲートＧ４を介してラッチ回路７に制御信号を出力する。アンドゲートＧ４の入力の一方にはスタンバイ信号ＳＴＢ５が入力されている。したがって、スタンバイ信号ＳＴＢ５がローレベルのときにアンドゲートＧ４の出力はローレベル、ハイレベルのときにアンドゲートＧ４の出力はライト／リード制御回路６の出力信号と同等になる。
【００２９】
ラッチ回路７は、アンドゲートＧ４の出力に応じて、ラッチ動作及びのいずれか一方を行う。アンドゲートＧ４の出力がローレベルのときラッチ回路７はラッチ動作を行い、アンドゲートＧ４の出力がハイレベルのときラッチ回路７はスルー動作を行う。
ラッチ回路７の出力と外部端子Ｐ６との間には、バッファＢが設けられている。このバッファＢは、スタンバイ信号ＳＴＢ３と、ライト／リード制御回路６からの制御信号とを入力とするアンドゲートＧ５の出力に応じてイネーブル状態又はハイインピーダンス状態になる。スタンバイ信号ＳＴＢ３の出力がローレベルのときにアンドゲートＧ５の出力はローレベル、ハイレベルのときにアンドゲートＧ５の出力はライト／リード制御回路６の出力信号と同等になる。アンドゲートＧ５の出力がハイレベルでバッファＢがイネーブル状態であるときには、ラッチ回路７の出力が外部端子Ｐ６から導出される。一方、バッファＢがハイインピーダンス状態であるときには、外部端子Ｐ６に与えられる信号が入出力制御回路８に入力される。
【００３０】
入出力制御回路８は、スタンバイ信号ＳＴＢ２によって動作するセンスアンプ８１と、書込み禁止回路１０の出力及び入出力信号Ｉ／Ｏに応じてメモリセルアレイ５に対する書込みを行う書込み回路９とを含んで構成されている。
書込み禁止回路１０は、書込み要求信号ＷＲとスタンバイ信号ＳＴＢ１の電圧レベルに応じて入出力制御回路８内の書込み回路９を制御する機能を有している。この半導体集積回路がインクカートリッジに搭載される場合、メモリセルアレイ５に書込まれるデータは、例えばインク残量である。インク残量を書込んでおくことにより、インク残量を常にモニタすることができる。
【００３１】
上述した各スタンバイ信号ＳＴＢ１〜ＳＴＢ５は、アンドゲートＧ７及びインバータＩＮＶによって生成される。スタンバイ信号ＳＴＢ１は、スタンバイ信号ＳＴＢ０とライト／リード入力信号Ｗ／Ｒとの論理積を出力するアンドゲートＧ７によって生成される。また、スタンバイ信号ＳＴＢ２，ＳＴＢ３，ＳＴＢ５は、ライト／リード入力信号Ｗ／Ｒを反転して出力するインバータＩＮＶによって生成される。なお、スタンバイ信号ＳＴＢ０は、そのままスタンバイ信号ＳＴＢ４となる。
【００３２】
この第３図に示されている半導体集積回路においては、書込み禁止回路１０の内部構成を第４図に示されているようにすることもできる。同図を参照すると、書込み要求信号ＷＲをバッファゲートＢ１に入力する代わりに、スタンバイ信号ＳＴＢ１がバッファゲートＢ１に入力されている。このような構成においても、前述した第１図の場合と同様に、高電位電源の電圧レベルが低下した場合には、書込み要求信号ＷＲが“Ｈ”であるか“Ｌ”であるかを問わずに、書込み制御信号ＷＲＩＴＥを“Ｌ”にすることができる。これにより、誤書込みを禁止することができる。
【００３３】
次に、第３図に示されている半導体集積回路の動作について第５図及び第６図を参照して説明する。
【００３４】
第５図は、半導体集積回路への読出し動作を説明するためのタイミングチャートである。同図には、第１図中のチップセレクト制御信号ＣＳ、ライト／リード入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏが示されている。メモリセルアレイ５に対して読出しを行う場合、まず、外部端子Ｐ１に“Ｌ”を印加し、アドレスカウンタ２を初期化する。次に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から目的の読出し開始アドレス分のクロックパルスを入力する。このクロックパルスの入力中は、外部端子Ｐ３からライト／リード入力信号Ｗ／Ｒとして、読出しを指定する“Ｌ”を印加する。
【００３５】
アドレスに応じたデータは、クロック入力信号ＣＫが“Ｌ”となる期間に出力され、外部端子Ｐ６から出力される。立上りではラッチ回路７内にラッチされるため、クロック入力信号ＣＫが“Ｈ”となる期間はその値を保持することになる。立下るとアドレスがインクリメントされ、次のアドレスのデータが外部端子Ｐ６から出力される。
【００３６】
第６図は、半導体集積回路からの書込み動作等を説明するためのタイミングチャートである。同図には、チップセレクト制御信号ＣＳ、ライト／リード入力信号Ｗ／Ｒ、クロックＣＬＯＣＫ、アドレスカウンタ２のカウント値、外部端子Ｐ６における入出力信号Ｉ／Ｏの他に、スタンバイ信号ＳＴＢ１〜ＳＴＢ５が示されている。メモリセルアレイ５に対して書込みを行う場合、まず、読出しモード、すなわち、ライト／リード入力信号Ｗ／Ｒが“Ｌ”の状態で、外部端子Ｐ１に“Ｌ”を印加し、アドレスカウンタ２を初期化する。次に、外部端子Ｐ１に“Ｈ”を印加し、外部端子Ｐ２から目的の書込み開始アドレス分のクロックパルスを入力する。その後、書込み動作の間は、外部端子Ｐ３からライト／リード入力信号Ｗ／Ｒとして、書込みを指定する“Ｈ”を印加する。
【００３７】
次に、半導体集積回路１に対して、メモリ初期化及び動作モード移行を指示する場合の手順を説明する。前述したように、外部端子Ｐ１に“Ｌ”を印加すると、アドレスカウンタ２の初期化が行われる。これは、半導体集積回路１の初期化の際には絶対必要な手続きであり、メモリセルアレイ５以外のライト／リード制御回路６等においても同様である。このとき、バッファＢの出力はＨｉ−Ｚ状態となり、外部端子Ｐ６がオープン（ハイインピーダンス状態）となる。
【００３８】
また、インクジェット記録装置によるプリントが終了すると、外部端子Ｐ１に“Ｌ”が印加される。すると、動作モード移行のためのスタンバイ信号ＳＴＢ０も“Ｌ”となり、半導体集積回路１の動作モードがスタンバイモードとなる。半導体集積回路１の動作モードがスタンバイモードとなると、電流が定常的に流れている部分を停止させ、消費電流の低減化を図る。具体的には、例えば、入出力制御回路８内に設けられているセンスアンプ８１は、カレントミラー回路によって構成されるの一般的であるが、このセンスアンプ８１は常に電流を流している必要がある。したがって、消費電力を抑えるため、スタンバイモードにあるときには、スタンバイ信号ＳＴＢ２により、入出力制御回路８に供給する電源電圧をオフにする。同様にして、スタンバイ信号ＳＴＢ１により、カレントミラー回路によって構成される電圧検出回路９もオフにする。
【００３９】
さらに、他の内部回路であるバッファＢをスタンバイ信号ＳＴＢ３でハイインピーダンス状態にする。また、ラッチ回路７をスタンバイ信号ＳＴＢ５でラッチ状態に制御する。さらに、ロウデコーダ３によるアドレスの指定がスタンバイ信号ＳＴＢ４によって抑止される。
【００４０】
このように、本実施例では、チップセレクト入力信号ＣＳが“Ｌ”のとき、すなわち、外部端子Ｐ１が非選択状態の場合、アドレスカウンタ２が初期化されると共に、半導体集積回路１がスタンバイモードとなる。これらの指示は、兼用端子となる外部端子Ｐ１からの入力で制御されるため、メモリ初期化機能とスタンバイモードへの移行機能とを備えつつ、外部端子の低減化を図ることができる。また、メモリ初期化用制御端子及び動作モード制御端子が兼用端子で一本化されたため、その制御も簡単になる。なお、回路ブロックの初期化及び動作モード移行の機能は、外部端子Ｐ１からの入力とその他の端子からの入力との論理出力が非選択状態のときに、アドレスカウンタ２が初期化されると共に、半導体集積回路１がスタンバイモードとなるように構成してもよい。
【００４１】
第７図（ａ）〜（ｅ）は、本実施例における半導体集積回路を実装した回路基板を示す図である。同図（ａ）に示されているように、回路基板１１は、その表面側に接点１２が形成されている。これらの接点１２は、前述した外部端子Ｐ１〜Ｐ６に接続されているものとする。また、同図（ｂ）に示されているように、回路基板１１の裏面側には半導体集積回路１が実装されている。同図（ｃ）に示されているように、回路基板１１は略長方形の平板形状である。この回路基板１１には、切欠部１１ａ及び孔部１１ｂが設けられている。これらは、後述するインクカートリッジへの実装の際に、回路基板１１の位置決めに用いられる。また、同図（ｄ）に示されているように、回路基板１１に設けられている各接点１２の表面に、凹部１２ａを設けてもよい。この凹部１２ａを設けることにより、同図（ｅ）に示されているように、後述するインクカートリッジに設けられている接点２９との電気的接続状態を良好にすることができる。
【００４２】
第８図（ａ），（ｂ）は、第４図に示されている回路基板をインクカートリッジに実装した状態を示す図である。同図（ａ）には、ブラックインクを収容したブラック用インクカートリッジ２０に、回路基板１１が実装された状態が示されている。ブラックインク用カートリッジ２０は、ほぼ直方体として形成された容器２１にブラックインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体２３により封止されている。容器２１の底面にはホルダに装着されたときにインク供給針に対向する位置にインク供給口２４が形成されている。また、インク供給口側の垂直壁２５の上端には、本体側のレバーの突起に係合する張出部２６が一体に形成されている。この張出部２６は、壁２５の両側に別個に形成されていると共にリブ２６ａを有している。さらに下面と壁２５との間に三角形状のリブ２７が形成されている。
【００４３】
垂直壁２５のインク供給口形成側に、回路基板１１が装着されている。回路基板１１は本体の接点と対向する面に複数の接点を有し、その裏面には記憶素子が実装されている。さらに、垂直壁２５には回路基板１１の位置決めをするための突起２５ａ、２５ｂ、張出部２５ｃ、２５ｄが形成されている。一方、同図（ｂ）には、カラーインクを収容したカラーインク用カートリッジ３０に、実装された回路基板１１が実装された状態が示されている。カラーインク用カートリッジ３０は、ほぼ直方体として形成された容器３１にインクを含浸させた多孔質体（図示しない）を収容し、上面を蓋体３３により封止されている。容器５１の内部には、５色のカラーインクをそれぞれ別個に収容する５つのインク収容部が区画形成されている。容器３１の底面にはホルダに装着されたときにインク供給針に対向する位置にインク供給口３４が各インク色に応じて形成されている。また、インク供給口側の垂直壁３５の上端には、本体側のレバーの突起に係合する張出部３６が一体に形成されている。この張出部３６は、壁３５の両側に別個に形成されていると共にリブ３６ａを有している。さらに下面と壁３５との間に三角形状のリブ３７が形成されている。また、容器３１は誤挿入防止用の凹部３９を有している。
垂直壁３５のインク供給口形成側には、それぞれのカートリッジ３０の幅方向の中心に位置するように凹部３８が形成され、ここに回路基板１１が装着されている。回路基板１１は本体の接点と対向する面に複数の接点を有し、その裏面には記憶素子が実装されている。さらに、垂直壁３５には回路基板１１の位置決めをするための突起３５ａ、３５ｂ、張出部３５ｃ、３５ｄが形成されている。
【００４４】
第９図は、第８図に示されているインクカートリッジを装着するインクジェットプリンタ（インクジェット記録装置）の概観を示す図である。同図において、タイミングベルト４１を介して駆動モータ４２に接続されたキャリッジ４３には、第８図（ａ）に示されているブラック用インクカートリッジ２０及び第８図（ｂ）に示されているカラーインク用カートリッジ３０をそれぞれ格納するホルダ４４が形成されている。また、キャリッジ４３の下面位置には各インクカートリッジ２０，３０からインクの供給を受ける記録ヘッド４５が設けられている。
【００４５】
記録ヘッド４５に連通するインク供給針４６，４７は、装置の奥側、すなわち、タイミングベルト４１側に位置するように、キャリッジ４３の底面に垂直に立設されている。
第１０図は、第９図に示されているキャリッジの構造を示す図である。同図に示されているように、ホルダ４４を形成する垂直壁のうち、インク供給針４６，４７の近傍側で対向する垂直壁４８の上端には、支軸４９，５０を支点として回動自在にレバー５１，５２が取り付けられている。
【００４６】
レバー５１，５２の自由端側に位置する壁５３は、底面側が斜めにカットされた斜面部分を有している。また、垂直壁４８には、接点機構５４，５５が設けられている。接点機構５４，５５は、インクカートリッジを装着した状態において、前述した回路基板１１に設けられている接点と電気的に接続される。これにより、インクカートリッジ内のインクを利用してインクジェット記録を行うことができる。さらに、ホルダ４４の垂直壁４８には、基台５６が取り付けられている。そして、基台５６の背面には回路基板５７が取り付けられている。この回路基板５７は、接点機構５４，５５と電気的に接続されるので、インクカートリッジに設けられている回路基板１１と回路基板５７とが電気的に接続されることになる。
【００４７】
第１１図は、ホルダにインクカートリッジを装着する前の状態を示す図であり、第１２図（ａ）〜（ｃ）は、ホルダにインクカートリッジを装着する際の状態を示す図である。第１１図に示されているように、ホルダ４４にインクカートリッジ２０を挿入した状態で、レバー５１を閉じていくと、徐々にインクカートリッジ２０が矢印Ｙの方向に押し下げられてゆく。このとき、第１２図（ａ）に示されている状態から第１２図（ｃ）に示されている状態へと遷移し、インク供給針４６がインクカートリッジ２０内に挿入される。インク供給針４６がインクカートリッジ２０内に挿入され、インクカートリッジ２０がホルダ４４に対し、完全に装着された状態、すなわち第１２図（ｃ）に示されている状態において、インクカートリッジ２０からインクが供給されることになる。
【００４８】
この第１２図（ｃ）に示されている状態においては、回路基板１１に設けられた接点１２と、ホルダ４４側に設けられた回路基板５７の接点２９とが電気的に接続される。これによって、インクジェットプリンタは、半導体集積回路１に対して自由にデータの読み書きを行うことができる。具体的には、プリンタの電源オン時には外部端子Ｐ１に“Ｌ”を印加し、読み書き動作を行いたいときには“Ｈ”を印加する。これによって、ロジックをよりシンプルにすることができ、かつ、チップサイズの低減に貢献することができる。
【００４９】
以上説明したように、本実施形態による書込み禁止回路を用いれば、オペアンプを用いた場合に比べて検出精度は劣るものの、回路規模が小さく、かつ、消費電力を低減できるので、インクカートリッジ等の量産品に搭載するのに最適である。
そして、書込み禁止回路を搭載した半導体集積回路をインクカートリッジに用い、このインクカートリッジを用いたプリント動作の終了に応答して低消費電力モードに移行するように制御することにより、通常動作に影響を与えずに動作モードを移行させることができる。低消費電力モードにおいては、指定するアドレスを初期化することにより、消費電力の低減を図ることができる。そして、低消費電力モードにおいては、記憶されたデータを読出すための信号を生成するセンスアンプ、アドレスを指定するためのアドレスデコーダ、読出されたデータを読出す際に用いるバッファ、読出されたデータをラッチするラッチ回路等の内部回路の動作を停止させることにより、消費電力をより低減することができる。
【００５０】
また、チップセレクト機能と、回路ブロックの初期化機能とスタンバイモードへの移行機能とを指示するための端子を共通化したことで、外部端子を低減化した半導体集積回路を実現することができる。
さらに、少なくともインクカートリッジのインク残量を記憶することにより、インク残量を常にモニタすることができる。
【図面の簡単な説明】
【図１】本実施形態による書込み禁止回路の一例を示す回路図である。
【図２】第１図の書込み禁止回路を含む半導体集積回路の内部構造を説明するための機能ブロック図である。
【図３】他の半導体集積回路の内部構造を説明するための機能ブロック図である。
【図４】第３図の半導体集積回路に用いられる書込み禁止回路の一例を示す回路図である。
【図５】半導体集積回路への読出し動作を説明するためのタイミングチャートである。
【図６】半導体集積回路からの書込み動作等を説明するためのタイミングチャートである。
【図７】本実施例に示す半導体集積回路を実装した回路基板を示す図である。
【図８】第７図に示す回路基板をインクカートリッジに実装した状態を示す図である。
【図９】第８図に示すインクカートリッジを装着するインクジェットプリンタの概観を示す図である。
【図１０】第９図に示すキャリッジの構造を示す図である。
【図１１】ホルダにインクカートリッジを装着する前の状態を示す図である。
【図１２】ホルダにインクカートリッジを装着する際の状態を示す図である。
【図１３】従来の書込み禁止回路の一例を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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