(57)【特許請求の範囲】
【請求項１】
ディジタル−アナログ変換器のＲ／２Ｒ抵抗梯子の抵抗脚を、第１電圧基準および第２電圧基準に切り替える回路であって、
複数のスイッチであって、該複数のスイッチの各々が、前記第１電圧基準に結合され該第１電圧基準を前記抵抗脚の各１つに結合するように動作可能な第１ＭＯＳＦＥＴ素子と、前記第２電圧基準に結合され該第２電圧基準を前記抵抗脚の前記各１つに結合するように動作可能な第２ＭＯＳＦＥＴ素子とを含む複数のスイッチと、
第１ゲート電圧を発生し、前記複数のスイッチの第１スイッチの前記第１ＭＯＳＦＥＴと、前記複数のスイッチの第２スイッチの前記第１ＭＯＳＦＥＴ素子とにこの第１ゲート電圧を供給し、前記第１および第２スイッチの前記第１ＭＯＳＦＥＴ素子の各々のオン抵抗を、基準値に関して制御するようにした制御回路であって、該制御回路が、更に、第２ゲート電圧を発生し、前記複数のスイッチの前記第１スイッチの前記第２ＭＯＳＦＥＴ素子と、前記複数のスイッチの前記第２スイッチの前記第２ＭＯＳＦＥＴ素子とにこの第２ゲート電圧を供給し、前記第１および第２のスイッチの前記第２ＭＯＳＦＥＴ素子の各々のオン抵抗を、前記基準値に関して制御するようにした制御回路と、
から成り、
前記第１ＭＯＳＦＥＴ素子が、第１ＭＯＳ型であり、
前記制御回路が、
前記基準値を示す抵抗を有する基準抵抗素子と、
前記第１ＭＯＳ型である基準ＭＯＳＦＥＴ素子と、
前記基準抵抗素子および前記基準ＭＯＳＦＥＴ素子とに結合された比較回路であって、前記第１ゲート電圧を供給する出力を有する比較回路と、を含む
ことを特徴とする回路。
【請求項２】
請求項１記載の回路において、前記第２ＭＯＳＦＥＴ素子が第２ＭＯＳ型であり、前記制御回路が、更に
前記基準値を示す抵抗を有する第２基準抵抗素子と、
前記第２ＭＯＳ型である第２基準ＭＯＳＦＥＴ素子と、
前記第２基準抵抗素子および前記第２基準ＭＯＳＦＥＴ素子とに結合された第２比較回路であって、前記第２ゲート電圧を供給する出力を有する第２比較回路と、
を含むことを特徴とする回路。
【請求項３】
請求項２記載の回路において、前記第１および第２基準抵抗素子の少なくとも１つが、前記ディジタル−アナログ変換器の積分非線形性を調節するために調整可能であることを特徴とする回路。
【請求項４】
請求項２記載の回路において、前記第１および第２基準抵抗素子の少なくとも１つが、前記ディジタル−アナログ変換器の積分非線形性を調節するために、ユーザによって外部から調整可能であることを特徴とする回路。
【請求項５】
複数のスイッチにおいて抵抗に重み付けする方法であって、該スイッチの各々が、（ａ）Ｒ／２Ｒ抵抗梯子の対応する抵抗脚を、第１ＭＯＳＦＥＴ素子を介して、第１電圧基準に結合し、かつ（ｂ）前記対応する抵抗脚を、第２ＭＯＳＦＥＴ素子を介して、第２電圧基準に結合し、前記方法が、
前記複数のスイッチの第１スイッチを対応する抵抗脚に結合する単位抵抗を用意するステップと、
前記単位抵抗に依存するように、前記第１スイッチの前記ＭＯＳＦＥＴ素子の各々のオン抵抗を制御するステップと、
前記単位抵抗に依存するように、前記複数のスイッチの第２スイッチの前記ＭＯＳＦＥＴ素子の各々のオン抵抗を制御するステップと、
から成ることを特徴とする方法。
【請求項６】
請求項５記載の方法において、前記制御する第１ステップが、
基準抵抗を有する少なくとも１つの基準抵抗を用意するステップと、
単位ＭＯＳＦＥＴ基準抵抗を有する前記少なくとも１つの基準ＭＯＳＦＥＴ素子を用意し、前記単位ＭＯＳＦＥＴ基準抵抗を前記少なくとも１つのＭＯＳＦＥＴ素子のゲート電圧にしたがって制御するステップと、
前記少なくとも１つの基準ＭＯＳＦＥＴ素子の前記ゲート電圧を調節し、前記単位ＭＯＳＦＥＴ基準抵抗が、前記基準抵抗に実質的に等しくなるようにするステップと、
前記ゲート電圧を、前記第１スイッチの前記ＭＯＳＦＥＴ素子の各々のゲートに供給するステップと、
を含むことを特徴とする方法。
【請求項７】
請求項６記載の方法において、前記調節するステップを、製造プロセスの間に行うことを特徴とする方法。
【請求項８】
請求項６記載の方法において、前記調節するステップが、ユーザによって行われることを特徴とする方法。
【請求項９】
請求項５記載の方法において、前記単位抵抗が薄膜抵抗素子を含むことを特徴とする方法。
【請求項１０】
請求項５記載の方法において、前記単位抵抗が、拡散抵抗素子を含むことを特徴とする方法。
【請求項１１】
請求項５記載の方法において、前記単位抵抗を用意するステップが、直列配列、並列配列、ならびに直列および並列配列の組み合わせの１つに配列された複数の抵抗素子を用意するステップを含むことを特徴とする方法。
【請求項１２】
複数のスイッチにおいて抵抗に重み付けする装置であって、該スイッチの各々が、（ａ）Ｒ／２Ｒ抵抗梯子の対応する抵抗脚を、第１ＭＯＳＦＥＴ素子を介して、第１電圧基準に結合し、かつ（ｂ）前記対応するそれぞれの抵抗脚を、第２ＭＯＳＦＥＴ素子を介して、第２電圧基準に結合し、前記装置が、
前記複数のスイッチの第１スイッチと対応する抵抗脚との間に結合された単位抵抗素子と、
前記単位抵抗素子の抵抗に依存するように、前記第１スイッチの前記ＭＯＳＦＥＴ素子の各々のオン抵抗を制御する第１手段と、
前記単位抵抗素子の抵抗に依存するように、前記複数のスイッチの第２スイッチの前記ＭＯＳＦＥＴ素子の各々のオン抵抗を制御する第２手段と、
から成ることを特徴とする装置。
【請求項１３】
請求項１２記載の装置において、前記第１手段が、
基準抵抗を有する少なくとも１つの基準抵抗素子と、
前記少なくとも１つのＭＯＳＦＥＴ素子のゲート電圧にしたがって制御される単位ＭＯＳＦＥＴ基準抵抗を有する少なくとも１つの基準ＭＯＳＦＥＴ素子と、
前記少なくとも１つの基準ＭＯＳＦＥＴ素子の前記ゲート電圧を調節し、前記単位ＭＯＳＦＥＴ基準抵抗が、前記単位抵抗に実質的に等しくなるようにする手段と、
前記ゲート電圧を、前記第１スイッチの前記ＭＯＳＦＥＴ素子の各々のゲートに供給する手段と、
を含むことを特徴とする装置。
【請求項１４】
請求項１３記載の装置において、前記調節する手段が、製造プロセスの間に調節を行う手段を含むことを特徴とする装置。
【請求項１５】
請求項１４記載の装置において、前記調節する手段が、ユーザによって調節を行う手段を含むことを特徴とする装置。
【請求項１６】
請求項１２記載の装置において、前記単位抵抗素子が薄膜抵抗素子を含むことを特徴とする装置。
【請求項１７】
請求項１２記載の方法において、前記単位抵抗素子が、拡散抵抗素子を含むことを特徴とする装置。
【請求項１８】
請求項１２記載の装置において、前記単位抵抗素子が、直列配列、並列配列、ならびに直列および並列配列の組み合わせの１つに配列された複数の抵抗素子を含むことを特徴とする装置。
【請求項１９】
ビット選択信号に応じて、Ｒ／２Ｒ抵抗梯子の抵抗脚を第１電圧基準および第２電圧基準に結合するスイッチであって、
前記第１電圧基準に結合された第１端子と、第２端子と、前記抵抗脚に結合された第３端子とを有する第１トランジスタと、
前記第２電圧基準に接続された第端子と、第２端子と、前記第１トランジスタの前記第３端子に接続された第３端子とを有する第２トランジスタと、
前記ビット選択信号を受け取る入力と、前記第１トランジスタの前記第２端子に接続された出力とを有する第１ドライバであって、前記第１トランジスタを制御し、そのオン抵抗が基準値に依存するように制御する第１ドライバと、
前記ビット選択信号を受け取る入力と、前記第２トランジスタの前記第２端子に接続された出力とを有する第２ドライバであって、前記第２トランジスタを制御し、そのオン抵抗が前記基準値に依存するように制御する第２ドライバと、
前記第１トランジスタの前記第３端子を前記抵抗脚に結合する単位抵抗素子と、
を備えることを特徴とするスイッチ。
【請求項２０】
請求項１９記載のスイッチにおいて、前記単位抵抗素子が薄膜抵抗素子であることを特徴とするスイッチ。
【請求項２１】
請求項１９記載のスイッチにおいて、前記単位抵抗素子が拡散抵抗素子であることを特徴とするスイッチ。
【請求項２２】
請求項１記載の回路であって、更に、前記複数のスイッチの第１スイッチの前記第１ＭＯＳＦＥＴ素子と前記抵抗脚の第１脚との間に結合された直列抵抗素子列を備えることを特徴とする回路。
【請求項２３】
請求項２２記載の回路において、前記基準値が、前記直列抵抗素子の抵抗に実質的に等しいことを特徴とする回路。
【発明の詳細な説明】
発明の背景
１．発明の分野
本発明は、一般的に、ディジタル−アナログ変換器（ＤＡＣ）に関し、更に特定すればＤＡＣのための改良されたスイッチ・アーキテクチャに関するものである。
２．関連技術の検討
ディジタル−アナログ変換器（ＤＡＣ）は、入力二進ワードからアナログ信号（即ち、電圧または電流）を発生する。公知のＤＡＣアーキテクチャに、Ｒ／２Ｒ型がある。図１は、Ｒ／２Ｒ型のＤＡＣ１１の構造を示す。この構造は、重み付け抵抗ＤＡＣアーキテクチャと共に実施することも可能であり、その場合、図１の回路は、ＤＡＣの一連の非区分ビット（unsegmented bit)を表す。ＤＡＣ１１は、数個の単極２投スイッチＳ1，Ｓ2，・・・Ｓnを含む。各スイッチＳi（ｉ＝１，・・・ｎ）の一端（throw）は、電圧Ｖｒｅｆ＋の第１電圧基準を受けるように接続され、他端は電圧Ｖｒｅｆ−の第２電圧基準を受けるように接続され、各スイッチＳiの入力Ｉiは、二進入力ｂiに接続され、各スイッチＳiの出力極Ｐiは、対応する分路抵抗素子１２−ｉの一端において、各梯子脚（ladder leg）に接続されている。梯子の中間脚（即ち、ラング（rung））は不明瞭を回避するために省略してあるため、例えば、分路抵抗素子１２−２と分路抵抗素子１２−ｎとの間の中間分路抵抗素子は、図面上では示されていない。Ｒ／２Ｒ梯子は、分路抵抗素子１２−１，・・・、１２−ｎおよび中間分路抵抗素子、および抵抗値が２ＲLの終端脚抵抗素子１６から構成され、各々抵抗値２ＲLを有する。分路抵抗素子の隣接する対は、各々抵抗値がＲLの直列抵抗素子１４−１，・・・１４−（ｎ−１）によって互いに結合されている。直列抵抗素子１４−１および１４−２に直列な中間直列抵抗素子も、図面では示されていない。各梯子脚ｉ（ｉ＝１，・・・ｎ−１）は、直列梯子抵抗素子１４−１，・・・１４−（ｎ−１）を介して、出力端子Ｖｏｕｔに重み付け電流を与え、一方抵抗素子１２−ｎを通過した電流は、出力端子に直接与えられる。各スイッチＳiは、二進入力ｂiを受け取る。これは、スイッチＳiを制御し、ｂiの値に応じて、その出力極Ｐiを、第１基準ソースＶｒｅｆ−または第２基準ソースＶｒｅｆ＋のいずれかに接続する。動作の間、図１のＤＡＣ１１は、二進入力ｂ1，ｂ2，・・・ｂnの値に応じて、Ｖｒｅｆ−ないしＶｒｅｆ＋の範囲の出力電圧Ｖｏｕｔを発生する。理想的なＤＡＣの伝達関数は、代数的に以下によって表すことができる。
Ｖｏｕｔ＝Ｖｒｅｆ−＋（Ｖｒｅｆ＋−Ｖｒｅｆ−）＊Σｂi／２i
ここで、ｉ＝１・・ｎ                                      （１）
ＤＡＣには、積分非線形性（ＩＮＬ：integral non-linearity）および微分非線形性（ＤＮＬ：differential non-linearity）という２つの重要な特性がある。ＩＮＬは、ＤＡＣの伝達関数のあらゆる点における、その理想値からの実際の出力レベルの最大偏差である。ＤＮＬは、隣接する入力コード（即ち、二進入力ｂ1，ｂ2，・・・ｂnの二進値）間の実際のアナログ出力ステップの、特定のＤＡＣの利得に基づく理想的なステップ・サイズからの最大偏差である。（これ以上の詳細な説明については、Analog Devices Staff, Analog-Digital Conversion Handbook（第３版、１９８６年）、３００−０７を参照のこと。尚、その内容はこの言及により本願にも含まれるものとする）。
実際には、単極二投スイッチＳiの各々は、典型的に、１対の相補駆動ＭＯＳＦＥＴ素子として実施される。ＮＭＯＳ／ＮＭＯＳ  ＤＡＣは、各スイッチＳiの双方のＭＯＳＦＥＴ素子が、ＮＭＯＳ型ＭＯＳＦＥＴであるＤＡＣであり、ＰＭＯＳ／ＮＭＯＳ  ＤＡＣは、ＮＭＯＳ  ＭＯＳＦＥＴ素子が第１負基準Ｖｒｅｆ−に結合され、ＰＭＯＳ  ＭＯＳＦＥＴ素子が第２正基準Ｖｒｅｆ＋に結合されているＤＡＣである。同様に、ＰＭＯＳ／ＰＭＯＳ  ＤＡＣは、各スイッチＳi内に２つのＰＭＯＳ  ＭＯＳＦＥＴ素子を含む。理想的なのは、ＮＭＯＳ／ＮＭＯＳ  ＤＡＣ、ＰＭＯＳ／ＮＭＯＳ  ＤＡＣ、ＰＭＯＳ／ＰＭＯＳ  ＤＡＣのいずれであっても、各ＭＯＳＦＥＴ素子は「オン」抵抗がゼロであり、Ｒ／２Ｒ  ＤＡＣの隣接するスイッチ間に、理想的な２：１出力比が保持されることである。理想的な２：１出力比とは、次に上位の各スイッチＳiの活性化の結果、次に下位の隣接スイッチＳi-1の活性化によって寄与される電圧の２倍の出力が追加されることを意味する。これは、式（１）に表す通りである。
しかしながら、理想的なＭＯＳＦＥＴを製造することは不可能であり、各ＭＯＳＦＥＴ素子は、ゼロ抵抗ではなく、有限のオン抵抗を有する。この抵抗は小さいが、影響がない訳ではなく、その有限値がＤＡＣの精度に影響を及ぼす場合がある。終端脚１３に単一の永久的にオンのＭＯＳＦＥＴ素子１５を有する、図１に示すような構造を有するＤＡＣ１１において、これら非理想的なＭＯＳＦＥＴ素子を用いて、誤差を最少に抑え、高精度のＤＡＣを提供するためには、隣接するスイッチＳi-1およびＳi+1のＭＯＳＦＥＴ素子の対に対して、スイッチＳiのＭＯＳＦＥＴ素子の各対のオン抵抗を二進的にスケーリングし、各スイッチＳi内の２つのＭＯＳＦＥＴ素子のオン抵抗を一致させることが望ましい。
図２は、ＭＯＳＦＥＴ素子のオン抵抗の二進スケーリング（binary scaling）に対する代替案を示す。図２では、図１の単一の永久的にオンのＭＯＳＦＥＴ素子１５がＤＡＣ１０内になく、Ｒ／２Ｒ抵抗梯子の終端脚１３は、値ＲLを有する負荷抵抗素子１７を介して、直接Ｖｒｅｆ−に結合されている。かかる配列では、ＤＡＣの隣接するスイッチ間に２：１の比率を維持するためには、各スイッチＳiのＭＯＳＦＥＴ素子のオン抵抗を、二進関係以外の関係とすればよい。図２に示すような代替スケーリング方式は、ＭＯＳＦＥＴ素子の相互作用の悪影響を減少させるという利点を得ることができる。これについて、以下で更に詳しく論ずる。
各ビットのオン抵抗のスケーリングを行うためには、二進スケーリングまたは別のスケーリングのいずれについても、多数のＭＯＳＦＥＴ素子を、直列、並列、または直列および並列の組み合わせで備えると共に、多数のＭＯＳＦＥＴ素子の各ゲートを互いに連結することが知られている。例えば、ＬＳＢ（最下位ビット）スイッチＳ1は、かかる素子を４つ有し、Ｓ2はかかる素子を２つ有し、Ｓ3は単一の素子を有すればよい。他の手法として、異なるスイッチＳのＭＯＳＦＥＴ素子の、各素子の有効チャネル幅の有効チャネル長に対する比率を異なるものとし、各ＭＯＳＦＥＴ素子の有効オン抵抗を調節することがあげられる。しかしながら、これらの手法で製作される素子は、ＭＯＳＦＥＴ素子の相互作用（interaction）を発生する虞れがある。
通常、ＭＯＳＦＥＴ素子の相互作用とは、ＭＯＳＦＥＴ素子間のオン抵抗のばらつきを意味し、直列効果（series effect）、並列効果(parallel effect）、または長チャネル効果（long-channel effect）によって発生する場合がある。直列効果とは、数個のＭＯＳＦＥＴ素子を２つの電圧間に直列に接続する場合に言及する。理想的なのは、数個のＭＯＳＦＥＴ素子の各々は、そのゲートが互いに接続され、更に電圧基準に接続され、当該ＭＯＳＦＥＴ素子をオンにする際に、同じオン抵抗を正確に有することであろう。しかしながら、各ＭＯＳＦＥＴ素子は、そのオン抵抗がいくらかの有限量となるので、直列の各ＭＯＳＦＥＴ素子のドレイン−ソース間電圧Ｖｄｓは多少変動し、そのためにゲート−ソース間電圧Ｖｇｓに変動が生じ、ＭＯＳＦＥＴ素子間のオン抵抗に変動が生ずる原因となる。
オン抵抗が変動する態様は、ＮＭＯＳ／ＮＭＯＳ  ＤＡＣでは、ＰＭＯＳ／ＮＭＯＳ  ＤＡＣとは異なる場合がある。例えば、いずれかの形式のＤＡＣにおける第２電圧基準Ｖｒｅｆ−に接続するＮＭＯＳ素子について、およびＰＭＯＳ／ＮＭＯＳ  ＤＡＣにおける第１電圧基準Ｖｒｅｆ＋に接続するＰＭＯＳ素子について、電圧基準Ｖｒｅｆ−またはＶｒｅｆ＋から遠く離れる素子程、ＭＯＳＦＥＴ素子のオン抵抗は大きくなる。この効果は、正フィードバック状況の原因となり、そのためにＶｇｓの変動が更に大きくなり、更にオン抵抗の変動が増々大きくなる。しかしながら、ＮＭＯＳ／ＮＭＯＳ  ＤＡＣにおいて第１電圧基準Ｖｒｅｆ＋に接続するＮＭＯＳ素子については、状況は逆転し、第１電圧基準Ｖｒｅｆ＋から離れる素子程、ＭＯＳＦＥＴ素子のオン抵抗は小さくなる。この状況では、オン抵抗の変動は少なくなるが、第１電圧基準Ｖｒｅｆ＋に接続するＮＭＯＳ素子と、第２電圧基準Ｖｒｅｆ−に接続するＮＭＯＳ素子との間の変動が大きくなる。
並列効果とは、二進入力ｂ1，ｂ2，・・・ｂnの異なるコード間の切り替えの結果としての、基準電圧（Ｖｒｅｆ＋またはＶｒｅｆ−）の変動による、ＭＯＳＦＥＴ素子のソース−ドレイン間電圧の変動のことである。この効果は、並列なＭＯＳＦＥＴ素子、例えば、図１および図２のＶｒｅｆ＋またはＶｒｅｆ−に接続されているもの、または直列および並列の組み合わせで接続されているＭＯＳＦＥＴ素子のオン抵抗の変動の原因となる。例えば、１１０１（ｂ4，ｂ3，ｂ2，ｂ1に対応する）という二進入力コードがＤＡＣのスイッチＳ1-4に供給された場合、３つの「１」のために、Ｖｒｅｆ＋電圧基準から電圧が引き出され、これがスイッチＳ2のＭＯＳＦＥＴ素子のドレイン−ソース間電圧Ｖｄｓに影響を及ぼすことになる。このために、スイッチＳ2のＭＯＳＦＥＴ素子の駆動電圧Ｖｇｓおよびスレシホルド電圧Ｖｔが変化することになり、更に、これらの素子のオン抵抗の変動を引き起こす。次の二進コード１１１０では、上位側ビットのスイッチがＶｒｅｆ＋から一緒に電流を引き出すが、下位側ビットのスイッチはこの場合一緒に電流をＶｒｅｆ−に供給するので、スイッチは異なる相互作用モードとなる。この下位側ビットのスイッチ間の相互作用の変化のために、スイッチの抵抗が変動する。このために、特に隣接する入力コードに、大きな線形性の誤差が発生する可能性がある。並列効果は、Ｒ／２Ｒ梯子のＬＳＢ端（ｂ1，ｂ2付近）に向かうに連れて、特に重要となる。
長チャネル効果と呼ばれる、第３の種類のＭＯＳＦＥＴ素子の相互作用は、ＤＡＣのＬＳＢ端に向かって使用されるもののように、幅対長さ（Ｗ／Ｌ）比が小さいＭＯＳＦＥＴ素子程多く発生する。これらのＭＯＳＦＥＴは、長チャネル効果の影響を受け、基準電源付近のチャネルの部分は飽和状態にないのにも拘らず、チャネルの他端では飽和状態となる。チャネルの異なる部分は異なる特性を有するので、オン抵抗は通常変動する。
各種のＭＯＳＦＥＴ素子の相互作用は、他の種類のＭＯＳＦＥＴ素子の相互作用の効果と複合し、オン抵抗の変動を更に大きなものとする。このオン抵抗の変動は、ＩＮＬおよびＤＮＬ性能双方に悪影響を及ぼす。
したがって、ＭＯＳＦＥＴ素子の相互作用の影響を受けにくい、Ｒ／２Ｒ  ＤＡＣスイッチ・アーキテクチャを提供することができれば、望ましいであろう。
発明の概要
本発明の代表的な実施形態は、ディジタル−アナログ変換器のＲ／２Ｒ抵抗梯子の抵抗脚を、第１電圧基準および第２電圧基準に切り替える回路を対象とする。かかる実施形態では、前述の回路は複数のスイッチを含み、複数のスイッチの各々が、第２電圧基準を抵抗脚のそれぞれに結合するように動作可能な第１ＭＯＳＦＥＴ素子を含む。更に、この回路は、複数のスイッチの第１スイッチを、抵抗脚の第１の脚に結合する単位抵抗素子と、第１ゲート電圧を発生し、複数のスイッチの第１スイッチの第１ＭＯＳＦＥＴと、複数のスイッチの第２スイッチの第１ＭＯＳＦＥＴ素子とにこれを供給し、第１および第２スイッチの第１ＭＯＳＦＥＴ素子の各々のオン抵抗を、基準値に関して制御するようにした制御回路とを備える。制御回路は、更に、第２ゲート電圧を発生し、複数のスイッチの第１スイッチの第２ＭＯＳＦＥＴ素子と、複数のスイッチの第２スイッチの第２ＭＯＳＦＥＴ素子とにこれを供給し、第１および第２のスイッチのＭＯＳＦＥＴ素子の各々のオン抵抗を、基準値に関して制御するようにした。
更に、制御回路は、基準値を、第１ＭＯＳＦＥＴ素子と同一種類であるＭＯＳＦＥＴ素子のオン抵抗と比較する比較回路と、この比較回路に結合され、基準値を比較回路に供給する基準抵抗素子とを含む。加えて、制御回路は、比較回路に結合され、第１ゲート電圧を制御する第２基準抵抗素子と、比較回路に結合され、第２ゲート電圧を制御する第３基準抵抗素子とを含んでもよい。第１、第２、および第３基準抵抗素子は、回路の製造の間に調整可能とすることや、あるいはユーザによって調整可能とすることができる。
Ｒ／２Ｒ抵抗梯子は、終端脚を含み、終端脚を第２基準電圧に結合するトランジスタを有し、第１および第２のＭＯＳＦＥＴ素子のオン抵抗を制御し、複数のスイッチの各スイッチの全抵抗を、複数のスイッチの他のものに関して、二進的に重み付けするようにしてもよい。
いずれの実施例においても、第１および第２ＭＯＳＦＥＴ素子は、ＮＭＯＳ素子、ＰＭＯＳ素子、トランスミッション・ゲート、または他の同等物とすることができる。
本発明の他の実施形態は、複数のスイッチにおいて抵抗に重み付けする方法を対象とし、該スイッチの各々が、Ｒ／２Ｒ抵抗梯子の対応するそれぞれの抵抗脚を、第１ＭＯＳＦＥＴ素子を介して、第１電圧基準に結合し、かつ対応するそれぞれの抵抗脚を、第２ＭＯＳＦＥＴ素子を介して、第２電圧基準に結合する。この方法は、複数のスイッチの第１スイッチと対応するそれぞれの抵抗脚間に単位抵抗素子を用意するステップと、単位抵抗素子の抵抗に依存するように、第１スイッチのＭＯＳＦＥＴ素子の各々のオン抵抗を制御するステップと、単位抵抗素子の抵抗に依存するように、複数のスイッチの第２スイッチのＭＯＳＦＥＴ素子の各々のオン抵抗を制御するステップとから成る。
一実施形態では、制御する第１ステップは、少なくとも１つの基準抵抗素子間に単位抵抗基準電圧を発生するステップと、少なくとも１つの基準ＭＯＳＦＥＴ素子間に単位ＭＯＳＦＥＴ基準電圧を発生するステップと、少なくとも１つの基準ＭＯＳＦＥＴ素子のゲート電圧を調節し、単位抵抗基準電圧が単位ＭＯＳＦＥＴ基準電圧に実質的に等しくなるようにするステップと、ゲート電圧を、第１スイッチのＭＯＳＦＥＴ素子の各々のゲートに供給するステップとを含む。
本発明の他の実施形態は、複数のスイッチにおいて抵抗に重み付けする装置を対象とし、該スイッチの各々が、Ｒ／２Ｒ抵抗梯子の対応するそれぞれの抵抗脚を、第１ＭＯＳＦＥＴ素子を介して、第１電圧基準に結合し、かつ対応するそれぞれの抵抗脚を、第２ＭＯＳＦＥＴ素子を介して、第２電圧基準に結合するものであり、前述の装置は、複数のスイッチの第１スイッチと対応するそれぞれの抵抗脚との間に結合された単位抵抗素子と、単位抵抗素子の抵抗に依存するように、第１スイッチのＭＯＳＦＥＴ素子の各々のオン抵抗を制御する第１手段と、単位抵抗素子の抵抗に依存するように、複数のスイッチの第２スイッチのＭＯＳＦＥＴ素子の各々のオン抵抗を制御する第２手段とから成る。
一実施形態では、前述の第１手段は、少なくとも１つの基準抵抗素子間に単位抵抗基準電圧を発生する手段と、少なくとも１つの基準ＭＯＳＦＥＴ素子間に単位ＭＯＳＦＥＴ基準電圧を発生する手段と、少なくとも１つの基準ＭＯＳＦＥＴ素子のゲート電圧を調節し、単位抵抗基準電圧が単位ＭＯＳＦＥＴ基準電圧に実質的に等しくなるようにする手段と、ゲート電圧を、第１スイッチのＭＯＳＦＥＴ素子の各々のゲートに供給する手段とを含む。
本発明の他の実施形態は、ビット選択信号に応じて、Ｒ／２Ｒ抵抗梯子の抵抗脚を第１電圧基準および第２電圧基準に結合するスイッチを対象とする。この実施形態では、スイッチは、第１電圧基準に結合された第１エレメントと、第２エレメントと、抵抗脚に結合された第３エレメントとを有する第１トランジスタと、第２電圧基準に接続された第１エレメントと、第２エレメントと、第１トランジスタの第３エレメントに接続された第３エレメントとを有する第２トランジスタと、ビット選択信号を受け取る入力と第１トランジスタの第２エレメントに接続された出力とを有する第１ドライバと、ビット選択信号を受け取る入力と、第２トランジスタの第２エレメントに接続された出力とを有する第２ドライバとから成る。この実施形態では、第１ドライバは、第１トランジスタを制御し、そのオン抵抗が基準値に依存するように制御し、第２ドライバは、第２トランジスタを制御し、そのオン抵抗が基準値に依存するように制御する。
【図面の簡単な説明】
本発明のその他の特徴および利点は、以下の代表的実施形態の説明から明らかとなろう。説明は、添付図面を参照しながら行う。図面において、
図１は、二進スケーリングを用いた従来技術のＲ／２Ｒ  ＤＡＣの構造を示す。
図２は、代わりのスケーリングを用いた従来技術のＲ／２Ｒ  ＤＡＣの構造を示す。
図３は、Ｒ／２Ｒ  ＤＡＣ内において切り替えを実施する従来技術の回路を示す。
図４は、図３の回路の素子の１つに負ゲート電圧を発生する従来技術の回路を示す。
図５は、Ｒ／２Ｒ  ＤＡＣのスイッチの各ＭＯＳＦＥＴのオン抵抗を制御する、本発明の実施例の全体回路図を示す。
図６は、ＰＭＯｓ／ＮＭＯＳ  ＤＡＣのための、図５に示す形式の回路の図である。
図７は、ＮＭＯＳ／ＮＭＯＳ  ＤＡＣのための、図５に示す形式の回路の図である。
図８は、トランスミッション・ゲートを用いたＤＡＣのための、図５に示す形式の回路の図である。
図９は、図５ないし図８の回路のオン抵抗を制御するゲート電圧を発生する回路を示す。
図１０は、図５ないし図８のＭＯＳＦＥＴの各々のオン抵抗を別個に制御する、図９の回路に代わる回路を示す。
図１１は、Ｒ／２Ｒ  ＤＡＣの異なる脚の抵抗を一致させる抵抗素子を有する、本発明の一実施形態を示す。
図１２は、図１１に示す実施形態に代わる回路を示す。
図１３は、ＤＡＣが、Ｒ／２Ｒ抵抗梯子の異なる脚の各スイッチのスケーリングのための抵抗スケーリング技法、抵抗素子、およびオン抵抗の制御の組み合わせを含む、本発明の一実施形態を示す。
詳細な説明
図３は、図１および図２に示したような、Ｒ／２Ｒ  ＤＡＣにおけるｉ番目のビット位置のスイッチ２１iの一例を示す。スイッチ２１iは、ソースがＶｒｅｆに接続されているｐ−チャネルＭＯＳＦＥＴ２２i、およびソースが接地に接続されているｎ−チャネルＭＯＳＦＥＴ２４iを有する。ｐ−チャネルＭＯＳＦＥＴ２２iのゲート端子は、第１ドライバ２６iによって駆動され、第１ドライバ２６iの出力は、ディジタル入力ｂiの状態に応じて、接地に近づく電圧とＶｒｅｆに近づく電圧との間で切り替わる。ディジタル入力ｂiは、ＤＡＣに入力されるディジタル・ワードを構成する二進入力のいずれか（即ちｉ番目）を表すものとして理解し、通常では接地電圧レベルとＶDD電圧レベルとの間で切り替わる。ｎ−チャネルＭＯＳＦＥＴ２４iのゲートは、第２ドライバ２８iによって駆動され、第２ドライバ２８iの出力は、接地に近づく電圧とＶｇｎ電圧レベルとの間で切り替わる。ｐ−チャネルＭＯＳＦＥＴ２２iは、ゲートに０Ｖが印加されると、即ちＶｇｓ＝−（Ｖｒｅｆ）のときに「オン」となる。ｎ−チャネルＭＯＳＦＥＴ２４iは、ゲートに高電圧が印加されると、即ちＶｇｓ＝Ｖｇｎのときに「オン」になる。
図４は、ドライバ２８iに給電するために用いられる電圧Ｖｇｎを発生する回路３１を示す。電圧Ｖｒｅｆと接地との間の分割回路が、抵抗素子３４および３５によって構成され、これらは、正確な許容度（tolerance）に一致している。Ｖｒｅｆトランジスタ３６に接続されたトランジスタ３２，抵抗素子３６に接続された抵抗素子３７，および接地と抵抗素子３７との間に接続されたトランジスタ３３の直列接続によって、別の分割回路が形成されている。演算増幅器３８は、抵抗素子３６を抵抗素子３７に接続するノードに接続された非反転入力と、抵抗素子３４を抵抗素子３５に接続するノードに接続された反転入力とを有する。演算増幅器３８の出力は、トランジスタ３３のゲートに接続されている。トランジスタ３２のゲートは、接地に接続されている。トランジスタ３２は、ｐ−チャネルＭＯＳＦＥＴ２２iと同様のプロセス制御によって作られ、トランジスタ３３は、ｎ−チャネルＭＯＳＦＥＴ２４iと同様のプロセス制御によって作られる。したがって、演算増幅器３８は、トランジスタ３３のオン抵抗がトランジスタ３２のオン抵抗と一致することを保証する出力Ｖｇｎを与える。この出力Ｖｇｎは、ドライバ２８にも供給されるので、ｐチャネルＭＯＳＦＥＴ２２iのオン抵抗は、ｎチャネルＭＯＳＦＥＴ２４iのオン抵抗と一致する。図３および図４の回路は、米国特許第５，０７５，６７７号に記載されており、その内容はこの言及によって本願にも含まれるものとする。
図５は、本発明の一実施例を示す。図５において、ＤＡＣのスイッチ４１iは、Ｖｒｅｆ＋に結合された高基準ＭＯＳＦＥＴ４２i、およびＶｒｅｆ−に結合された低基準ＭＯＳＦＥＴ４４iを含む。ＭＯＳＦＥＴ４２i，４４iに関する「高基準」および「低基準」という用語は、ＭＯＳＦＥＴが接続されている電圧基準に言及するものであり、素子自体の高特性または低特性を示唆することは全く意図していない。高基準ＭＯＳＦＥＴ４２iのゲートは、ドライバ４６iによって駆動される。ドライバ４６iの出力は、Ｖｇｐに近づく電圧と、ＭＯＳＦＥＴ４２ｉのオフ電圧Ｖｏｆｆに近づく電圧との間で切り替わる。低基準ＭＯＳＦＥＴ４４ｉのゲートは、ドライバ４８iによって駆動される。ドライバ４８iの出力は、Ｖｇｎに近づく電圧と、ＭＯＳＦＥＴ４４iのオフ電圧Ｖｏｆｆに近づく電圧との間で切り替わる。かかる構成によって、高基準ＭＯＳＦＥＴ４２iおよび低基準ＭＯＳＦＥＴ４４i双方のオン抵抗を、独立して制御することが可能となる。
図６は、図５に示したものと同様の回路を示すが、ここでは、例えば、スイッチ１０１iは、ＰＭＯＳ／ＮＭＯＳ  ＤＡＣのためのものである。かかる構成では、ＰＭＯＳ素子１０２iおよびＮＭＯＳ素子１０４iは、Ｖｒｅｆ＋とＶｒｅｆ−との間に直列に接続される。ＰＭＯＳドライバ１０６iは、入力としてビット信号ｂiを受け取り、その出力がＰＭＯＳ素子１０２iのゲートに接続されている。ＰＭＯＳ素子１０２iは、Ｖｇｐに近づく電圧とＶDDに近づく電圧との間で切り替わる。ＮＭＯＳドライバ１０８iは、入力としてビット信号ｂiを受け取り、その出力がＮＭＯＳ素子１０４iのゲートに接続されている。ＮＭＯＳ素子１０４iは、Ｖｇｎに近づく電圧と、ＶSSに近づく電圧との間で切り替わる。ＶDDの代わりに、Ｖｒｅｆ＋より高いいずれかの電圧のような、いずれかの適切なオフ電圧にＰＭＯＳドライバ１０６iを接続してもよい。同様に、ＶSSの代わりに、Ｖｒｅｆ−より低い電圧のような、いずれかの適切なオフ電圧にＮＭＯＳドライバ１０８iを接続してもよい。
図７は、図５に示したものと同様の回路を示すが、ここでは、例えば、スイッチ１１１iはＮＭＯＳ／ＮＭＯＳ  ＤＡＣのためのものである。かかる構成では、高基準ＮＭＯＳ素子１１２iおよび低基準ＮＭＯＳ素子１１４iは、Ｖｒｅｆ＋とＶｒｅｆ−との間に直列に接続されている。高基準ドライバ１１６iは、入力としてビット信号ｂiを受け取り、その出力は高基準ＮＭＯＳ素子１１２iのゲートに接続されている。ＮＭＯＳ素子１１２iは、Ｖｇｎに近づく電圧とＶSSに近づく電圧との間で切り替わる。低基準ドライバ１１８iは、入力としてビット信号ｂiを受け取り、その出力は高基準ＮＭＯＳ素子１１４iのゲートに接続されている。ＮＭＯＳ素子１１４iは、Ｖｇｎに近づく電圧とＶSSに近づく電圧との間で切り替わる。ＶSSの代わりに、Ｖｒｅｆ−よりも低い電圧のような、いずれかの適切なオフ電圧に高基準ドライバ１１６iおよび低基準ドライバ１１８iを接続してもよい。
図８は、図５に示したものと同様の他の回路を示すが、ここでは、例えば、スイッチ１２１iは、トランスミッション・ゲートを利用するＤＡＣのためのものである。かかる構成では、高基準トランスミッション・ゲート１２２iおよび低基準トランスミッション・ゲート１２５iが、Ｖｒｅｆ＋とＶｒｅｆ−との間に直列に接続される。高基準トランスミッション・ゲート１２２iは、ＰＭＯＳ素子１２３iおよびＮＭＯＳ素子１２４iを含む並列接続対を含み、一方低基準トランスミッション・ゲート１２５iは、ＮＭＯＳ素子１２６iおよびＰＭＯＳ素子１２７iを含む並列接続対を含む。かかる構成では、４つの基準ドライバを備えて、高ＰＭＯＳドライバ１２８i，高ＮＭＯＳドライバ１２９i、低ＮＭＯＳドライバ１２０i，および低ＮＭＯＳドライバ１１９iを含む、トランスミッション・ゲートを駆動すればよい。図６および図７の回路の場合と同様、各基準ドライバ１２８i，１２９i，１２０i，１１９iは、入力として、ビット信号ｂiを受け取り、駆動対象の素子に適した出力を供給する。また、ＶDDおよびＶSSの代わりに、駆動対象素子に適したオフ電圧であればそのいずれに基準ドライバを接続してもよい。図８に示す回路では、４つの異なる基準オン電圧（Ｖｇｐ（ＰＭＯＳ），Ｖｇｐ（ＮＭＯＳ），Ｖｇｎ（ＰＭＯＳ），およびＶｇｎ（ＮＭＯＳ））を発生し、それぞれの基準ドライバを介して、トランスミッション・ゲート１２２i，１２５iの素子各々を別個に制御する。
図９は、図５ないし図８の回路のドライバ４６i，４８iに供給される電圧ＶｇｐおよびＶｇｎを発生する回路５１を示す。図９において、回路の第１基準脚１５５は、直列に配列された数個の単位抵抗素子５２と、これらに接続され、直列に配列された更に数個の単位抵抗素子５３と、基準抵抗素子５４とを含む。回路５１の単位抵抗脚１５６は、直列に接続され、数個の単位トランジスタ５６に接続された数個の単位トランジスタ５５と、基準抵抗素子５７とを含む。単位抵抗素子５２の数は、単位トランジスタ５５の数と関連があり、単位抵抗素子５３の数は、単位トランジスタ５６の数と関連がある。一実施形態では、単一の抵抗素子５２、単一の抵抗素子５３、および各々４つの単位トランジスタ５５および単位トランジスタ５６がある。加えて、単位トランジスタ５５の各々は、同様のプロセス制御で作られ、高基準ＭＯＳＦＥＴ４２iの特性と一致し、単位トランジスタ５３の各々は同様のプロセス制御で作られ、低基準ＭＯＳＦＥＴ４４iの特性と一致する。基準抵抗素子５４，５７は、緊密に一致した値の抵抗値を有するように製造することができ、更に、製造プロセスの間またはユーザによる使用の間のいずれかにおいて更に調整し（trim）、緊密に一致した抵抗値を有することができ、あるいはその他の方法でＩＮＬ誤差を低減することができる。例えば、ＭＯＳＦＥＴ素子の相互作用以外にＩＮＬ誤差の原因（source）が他にもある場合、基準抵抗素子５４，５７の抵抗の調節によって、これらの誤差を低減または解消することができる。他の誤差が殆どない場合、基準抵抗素子５４，５７の抵抗を調節し、中間目盛りの状態で、梯子抵抗素子ＲLの抵抗を一致させることができる。図９は、基準抵抗素子５４と並列な可調節抵抗素子１５１、および基準抵抗素子５７と並列な可調節抵抗素子１５２も示し、これは、ユーザがＩＮＬ誤差を調節可能な実施形態を対象とする。
動作において、第１演算増幅器５８は、正のゲート電圧Ｖｇｐを与えることによって、単位抵抗素子５５のゲート電圧を制御し、各々、各単位抵抗素子５２の抵抗にしたがって制御されるオン抵抗を有するようにする。加えて、第２演算増幅器５９は、単位トランジスタ５６のゲート電圧を制御し、負のゲート電圧Ｖｇｎを与えることによって、各単位抵抗素子５３の抵抗に関連するオン抵抗を各々が有するようにする。更に、電圧ＶｇｐおよびＶｇｎをバッファし、過渡動作（transient performance）を改善することも可能である。ゲート電圧ＶｇｐおよびＶｇｎは、バッファしてもバッファしなくても、各々図５のスイッチ４１Ｉに供給される。単位抵抗素子５２と単位トランジスタ５５の数が等しく、単位抵抗素子５３と単位トランジスタ５６の数が等しい一実施形態では、高基準ＭＯＳＦＥＴ４２iのオン抵抗を、単位抵抗素子５２の抵抗と実質的に等しくなるように制御し、高基準ＭＯＳＦＥＴ４２iのオン抵抗を、単位抵抗素子５３の抵抗に実質的に等しくなるように制御する。その結果、この実施形態では、ＭＯＳＦＥＴ４２i，４４iの切り替え相互作用を補償する技法が得られる。単位抵抗素子５２および単位トランジスタ５５を別の数量とし、異なるスケーリング効果を達成することも実施可能である。これは、単位抵抗素子５３および単位トランジスタ５６の数量にも当てはまる。
一実施形態では、単位抵抗素子５２の抵抗は、単位抵抗素子５３の抵抗と一致するため、高基準ＭＯＳＦＥＴ４２iのオン抵抗が、低基準ＭＯＳＦＥＴ４４iのオン抵抗と一致する。ＭＯＳＦＥＴ素子よりも温度および電圧に対する独立性が高い抵抗特性を有する多くの種類の抵抗素子があるので、この構成は、温度および電圧変動に対して安定性が高いオン抵抗を与えるものである。加えて、抵抗素子は、ＤＡＣ性能における非線形性の原因となる、先に述べた同じ種類のＭＯＳＦＥＴ素子の相互作用の影響は受けない。
他の実施形態では、基準抵抗素子５４および５７の各々は薄膜抵抗素子であり、所望であれば、レーザ制御プロセスによって、製造中に調整することも可能である。製造した抵抗素子５４および５７の抵抗値が十分に一致している場合、所望であれば、調整（trimming）を回避してもよい。あるいは、基準抵抗素子５４および５７は、ユーザによる調整が可能な、ポテンショメータやディジタル的に調和させた抵抗素子（digitally-tuned resistor）のような、可調整抵抗素子１５１および１５２として図９に示した、多数の公知の種類の可調整抵抗素子のいずれかとすることも可能である。
ディジタル的に調和させた抵抗素子の一例は、並列、直列、または組み合わせ配列に構成した抵抗素子を有する抵抗網であり、抵抗網の各抵抗素子も、ＭＯＳＦＥＴ素子のようなスイッチに並列に接続する。選択した抵抗素子を短絡させる（short-circuiting）ことにより、これらのスイッチを制御し、選択的に抵抗素子の加入および除去を行って抵抗網全体の抵抗を様々に変化させる。
加えて、基準抵抗素子５４および５７を薄膜抵抗素子とする代わりに、拡散抵抗素子としてもよい。拡散抵抗素子は、ＭＯＳＦＥＴとほぼ同じ温度特性を有し、ＤＡＣチップ上で使用する空間は少ない。かかる実施例は、例えば、ＤＡＣチップのサイズを縮小し、温度変動の間、ＭＯＳＦＥＴの抵抗と単位抵抗素子との間の一致を更に緊密にさせるためには、望まれしい場合がある。
図１０は、図９の回路に代わる回路であり、図５ないし図８のＭＯＳＦＥＴの各々のオン抵抗を別個に制御する実施形態を対象とする。図１０の回路６１は、図９の回路５１と同様であるが、１つ抵抗脚の代わりに、２つの抵抗脚１６５，１６６がある。一方の抵抗脚１６５は、直列に配列された複数の単位抵抗素子６２と、同様に直列に配列され、単位抵抗素子６２に接続された基準抵抗素子６４および複数の単位抵抗素子６３とを含む。他方の抵抗脚１６６は、直列に配列された複数の単位抵抗素子６５と、直列に配列され、単位抵抗素子６５に接続された基準抵抗素子６７および複数の単位抵抗素子６６とを含む。単位トランジスタ脚１５６は、直列に配列された単位トランジスタ５５，５６および基準抵抗素子５７を含む、回路５１の単位トランジスタ脚１５６と同様である。この構造では、基準抵抗素子６４を調整し、低基準ＭＯＳＦＥＴ４４iのオン抵抗を調節し、更に基準抵抗素子６７を基準抵抗素子６４とは別個に調整し、高基準ＭＯＳＦＥＴ４２iのオン抵抗を調節することができる。図９の回路の場合と同様、基準抵抗素子は薄膜または拡散型とすることができ、更に製造の間またはユーザによる使用の間に調節することができる。加えて、単位抵抗素子６２，６３および単位抵抗素子６５，６６の数は、単位トランジスタ５５，５６の数に関して選択し、単位抵抗素子６２，６３，６５，６６と単位トランジスタ５５，５６との間に所望のスケーリング・ファクタ（scaling factor）を達成することも可能である。
図９の回路または図１０の回路のいずれかに、追加の脚を付け加え、追加の電圧を供給して、図８に示したようなトランスミッション・ゲートを制御するようにしてもよい。したがって、単位トランジスタ５５，５６は、一方の脚においてＰＭＯＳ素子、そして他方の脚においてＮＭＯＳ素子とすることが可能である。
図１１は、本発明の別の実施形態を示し、スイッチ回路４１iと同様のスイッチ回路７１iを含むが、更に、高基準ＭＯＳＦＥＴ４２iを低基準ＭＯＳＦＥＴ４４iに接続するノードの間に、追加の単位抵抗素子７２，７４が配されている。これらの単位抵抗素子７２，７４は、関連技術において公知のように、抵抗梯子に接続された各スイッチＳiの抵抗を適正にスケーリングするために使用された単位トランジスタの代わりに、またはそれらと共に用いることができる。図１１には２つの単位抵抗素子を示すが、あらゆる数を備えてもよく、各スイッチＳiの所望の全オン抵抗を達成することができる。加えて、多数の単位トランジスタを、同様に直列、並列または直列および配列の組み合わせに配列可能な単位抵抗素子７２，７４と共に、直列、並列、または直列および並列の組み合わせに配することも可能である。単位抵抗素子７２，７４は、拡散型または薄膜とすることができる。
一実施形態では、ドライバ４６i，４８iは、回路６１と共に、高基準ＭＯＳＦＥＴ４２iおよび低基準ＭＯＳＦＥＴ４４iのオン抵抗が、単位抵抗素子７２，７４と等しいことを保証する。したがって、スイッチＳi・・・nのオン抵抗を制御することができ、更に、ＩＮＬおよびＤＮＬ性能を改善したＤＡＣを製造することが可能となる。
単位抵抗素子の抵抗のような基準値に関してＭＯＳＦＥＴのオン抵抗を制御するために、具体的に示したもの以外の技法も考えることができ、例えば、電流源またはその他の回路が電圧または電流の基準値を与えてもよい。かかる場合、同様に電流源またはその他の回路の基準値に関係する抵抗値を有する他の素子を、必要に応じて各スイッチＳiに備え、スイッチのオン抵抗のスケーリングを行うことができる。図１１の回路は、図６に示したもののような、ＰＭＯＳ／ＮＭＯＳ  ＤＡＣとして、図７に示したようなＮＭＯＳ／ＮＭＯＳ  ＤＡＣとして、図８に示したようもののようなトランスミッション・ゲートを用いたＤＡＣとして、またはこれらの形式のＤＡＣの組み合わせとして実施することができる。
図１２は、スイッチ１３１iの一実施形態を示し、図１１と比較すると、異なる単位抵抗素子の配列を有する。図１２の回路では、高基準ＭＯＳＦＥＴ４２iは、低基準ＭＯＳＦＥＴ４４ｉに直接接続されていない。代わりに、単位抵抗素子７６，７７は、高基準ＭＯＳＦＥＴ４２iの出力を、スイッチ１３１iの出力Ｐiに接続し、基準抵抗素子７８，７９は、低基準ＭＯＳＦＥＴ４４iの出力を、スイッチ１３１iの出力Ｐiに接続する。
本発明の一実施形態では、図１３に示すように、ＤＡＣ８０を構築する。図１３は、数段の梯子スイッチ８１，８２，８３，８４，８５，８６を含む、Ｒ／２Ｒ梯子ＤＡＣ８０を示す。ＬＳＢスイッチ８１は、イン・スイッチ７１として構成され、単位抵抗素子ＲU1およびＲU2を含み、更に、単位抵抗素子ＲU1およびＲU2と直列または並列に、複数のスケーリングしたＭＯＳＦＥＴ素子および多数のＭＯＳＦＥＴ素子を含み、適切な抵抗のスケーリングを行うことも可能である。次のＬＳＢスイッチ８２は、ＬＳＢスイッチ８１と同様に構成すればよいが、単一の単位抵抗素子ＲU3のみを有する。中間スイッチ８３，８４は、複数のスケーリングしたスイッチのみ、または単位抵抗素子を有しスケーリングしないスイッチ（non-scaled switch)を含むことができる。ＭＳＢ（最上位ビット）スイッチ８５，８６は、当技術分野において公知の、単純なＭＯＳＦＥＴトランジスタとすればよい。図１３では、明確化のために、高基準ＭＯＳＦＥＴ４２1および低基準ＭＯＳＦＥＴ４４1のゲートのみが接続された状態を示す。高基準ＭＯＳＦＥＴ４２2ないし４２6および低基準ＭＯＳＦＥＴ４４2ないし４４6のゲートも、同様に駆動する。
例えば、スイッチ８１は、２つの単位抵抗素子ＲU1，ＲU2、および直列の２つのＭＯＳＦＥＴを含み、各々を、回路５１または６１のような回路で制御することができる。スイッチ８３は、単一の単位抵抗素子ＲU3および２つのゲート制御ＭＯＳＦＥＴを含むことができる。スイッチ８３は、２つのゲート制御ＭＯＳＦＥＴを含むことができ、スイッチ８４は単一のゲート制御ＭＯＳＦＥＴを含むことができる。かかる手法では、ゲート制御ＭＯＳＦＥＴの各々のＷ／Ｌ特性は実質的に同一であるので、スイッチ８１ないし８４間に二進重み付けが行われる。したがって、ＭＳＢスイッチ８５，８６は、Ｗ／Ｌスケーリング技法、または上述の技法のあらゆる組み合わせを用いることによって、実施することができる。また、当技術分野では公知のように、ＭＳＢ側終端では、直列抵抗素子ＲL4およびＲL5を除去してＤＡＣを区分してもよく、それに応じて、スイッチのオン抵抗のスケーリングを行う。
本発明の一実施形態によれば、ＭＯＳＦＥＴ素子の相互作用の逆効果が低減した。したがって、図１に示したような、ＭＯＳＦＥＴ素子のオン抵抗の二進スケーリングの技法を、非常に効果的に実施することができ、しかも他のスケーリング技法を必要としなくてよい。しかしながら、対数スケーリングまたはいずれかの所望のスケーリング・ファクタのような、種々のスケールを達成するために、抵抗素子、ゲート制御ＭＯＳＦＥＴ、およびスケーリング技法のあらゆる組み合わせを実施することも可能である。
以上本発明の実施形態をいくつか説明したが、当業者には種々の変形、変更、および改良が容易に想起されよう。かかる変形、変更および改良は、本発明の精神および範囲内にあることを意図するものである。例えば、このアーキテクチャは、重み付け抵抗のような他の構造と組み合わせたＲ／２Ｒ構造を用いるＤＡＣ、Ｒ／３Ｒ  ＤＡＣ、またはいずれかの切り替え抵抗装置（switched resistor device）との組み合わせで用いることが可能である。したがって、前述の説明は単なる一例に過ぎず、限定を意図するものではない。本発明は、以下の請求の範囲およびその均等物に規定される通りにのみ限定されるものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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