(57)【特許請求の範囲】
【請求項１】
電荷蓄積層と制御ゲートが積層されたメモリトランジスタが複数個直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介して共通ソース線に接続されたＮＡＮＤセルを有し、
ＮＡＮＤセルの選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その両隣の非選択メモリトランジスタの制御ゲートにビット線に与えられるデータに応じてチャネルをオン，オフするための基準電圧を印加して、選択されたメモリトランジスタでデータ書き込みを行う書き込みモードを有する不揮発性半導体記憶装置において、
前記データ書き込みモードにおいて、ビット線側から第２番目のメモリトランジスタが選択されたときに、この第２番目のメモリトランジスタの制御ゲートに書き込み電圧を印加し、ビット線側から第３番目の非選択メモリトランジスタの制御ゲートに基準電圧を印加し、ビット線側から第１番目の非選択メモリトランジスタの制御ゲートには前記書き込み電圧より低く且つ前記基準電圧より高い第１の中間電圧を印加し、残りの非選択メモリトランジスタの少なくとも一つの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第２の中間電圧を印加するようにした
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記残りの非選択メモリトランジスタの全ての制御ゲートに前記第２の中間電圧を印加するようにした
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記データ書き込みモードにおいて、共通ソース線側から第２番目のメモリトランジスタが選択されたときに、この第２番目のメモリトランジスタの制御ゲートに書き込み電圧を印加し、共通ソース線側から第３番目の非選択メモリトランジスタの制御ゲートに基準電圧を印加し、共通ソース線側から第１番目の非選択メモリトランジスタの制御ゲートには前記第１の中間電圧を印加し、残りの非選択メモリトランジスタの少なくとも一つの制御ゲートに前記第２の中間電圧を印加するようにした
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記残りの非選択メモリトランジスタの全ての制御ゲートに前記第２の中間電圧を印加するようにした
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
電荷蓄積層と制御ゲートが積層されたメモリトランジスタが複数個直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介して共通ソース線に接続されたＮＡＮＤセルを有し、
ＮＡＮＤセルの選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その両隣の非選択メモリトランジスタの制御ゲートにビット線に与えられるデータに応じてチャネルをオン，オフするための基準電圧を印加して、選択されたメモリトランジスタでデータ書き込みを行う書き込みモードを有する不揮発性半導体記憶装置において、
前記データ書き込みモードにおいて、共通ソース線側から第２番目のメモリトランジスタが選択されたときに、この第２番目のメモリトランジスタの制御ゲートに書き込み電圧を印加し、共通ソース線から第３番目の非選択メモリトランジスタの制御ゲートに基準電圧を印加し、共通ソース線側から第１番目の非選択メモリトランジスタの制御ゲートには前記書き込み電圧より低く且つ前記基準電圧より高い第１の中間電圧を印加し、残りの非選択メモリトランジスタの少なくとも一つの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第２の中間電圧を印加するようにした
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記第２の中間電圧は、第１の中間電圧と等しく設定されている
ことを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
前記第２の中間電圧は、第１の中間電圧と異なる値に設定されている
ことを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
それぞれ異なるビット線に接続される行方向に並ぶ複数のＮＡＮＤセルは、第１の選択ゲートトランジスタのゲートが第１の選択ゲート線に共通接続され、第２の選択ゲートトランジスタのゲートが第２の選択ゲート線に共通接続され、それぞれ対応するメモリトランジスタの制御ゲートが制御ゲート線に共通接続されてＮＡＮＤセルブロックが構成され、
前記書き込みモードは、各ビット線に与えられたデータに応じて各ＮＡＮＤセルのチャネルをプリチャージした後、選択された制御ゲート線に沿った複数のメモリトランジスタで一括書き込みを行うものであって、ビット線側から第２番目の制御ゲート線が選択されたときに、この第２番目の制御ゲート線に前記書き込み電圧を印加し、ビット線から第３番目の制御ゲート線に前記基準電圧を印加し、ビット線側から第１番目の制御ゲート線には前記第１の中間電圧を印加し、残りの制御ゲート線の少なくとも一つに前記第２の中間電圧を印加するようにしたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
それぞれ異なるビット線に接続される行方向に並ぶ複数のＮＡＮＤセルは、第１の選択ゲートトランジスタのゲートが第１の選択ゲート線に共通接続され、第２の選択ゲートトランジスタのゲートが第２の選択ゲート線に共通接続され、それぞれ対応するメモリトランジスタの制御ゲートが制御ゲート線に共通接続されてＮＡＮＤセルブロックが構成され、
前記書き込みモードは、各ビット線に与えられたデータに応じて各ＮＡＮＤセルのチャネルをプリチャージした後、選択された制御ゲート線に沿った複数のメモリトランジスタで一括書き込みを行うものであって、共通ソース線側から第２番目の制御ゲート線が選択されたときに、この第２番目の制御ゲート線に前記書き込み電圧を印加し、共通ソース線から第３番目の制御ゲート線に前記基準電圧を印加し、共通ソース線側から第１番目の制御ゲート線には前記第１の中間電圧を印加し、残りの制御ゲート線の少なくとも一つに前記第２の中間電圧を印加するようにした
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項１０】
前記書き込みモードに先立って、ＮＡＮＤセルブロック内の全メモリセルを一括して、しきい値電圧の低い第１データの状態に設定する消去モードを有し、
前記書き込みモードは、一括消去された各ＮＡＮＤセルのチャネルに前記ビット線から書き込むべき第１及び第２データに応じてプリチャージを行い、第１データが与えられたＮＡＮＤセルでは、選択された制御ゲート線に沿うメモリトランジスタのチャネルをフローティング状態として前記書き込み電圧が印加されたときに制御ゲートからの容量結合によりチャネルを昇圧させて電荷蓄積層への電荷注入を禁止し、第２データが与えられたＮＡＮＤセルでは、選択された制御ゲート線に沿うメモリトランジスタのチャネルを低電圧に保持してトンネル電流により電荷蓄積層に電荷を注入するものである
ことを特徴とする請求項８又は９記載の不揮発性半導体記憶装置。
【請求項１１】
電荷蓄積層と制御ゲートが積層されたメモリトランジスタが複数個直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介して共通ソース線に接続されたＮＡＮＤセルを有し、
ＮＡＮＤセルのビット線からＫ番目の選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その選択されたメモリトランジスタとこれに隣接する少なくとも一つの非選択メモリトランジスタを両側から挟むようにビット線からＫ−ｍ番目及びビット線からＫ＋ｎ番目（但し、ｍ，ｎは正の整数で少なくとも一方が２以上）の二つの非選択メモリトランジスタの制御ゲートにビット線に与えられるデータに応じてチャネルをオン，オフする基準電圧を印加し、前記二つの非選択メモリトランジスタに挟まれた範囲内の非選択メモリトランジスタの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第１の中間電圧を印加し、Ｋ−ｍ番目よりビット線側及びＫ＋ｎ番目より共通ソース線側にある少なくとも一つずつの非選択メモリトランジスタの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第２の中間電圧を印加して、選択されたメモリトランジスタでデータ書き込みを行う書き込みモードを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
Ｋ＝２のとき、選択されたメモリトランジスタよりビット線側のメモリトランジスタの制御ゲートには第１又は第２の中間電圧を印加するようにした
ことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
Ｋが共通ソース線から２番目であるとき、選択されたメモリトランジスタより共通ソース線側のメモリトランジスタの制御ゲートには第１又は第２の中間電圧を印加するようにした
ことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１４】
Ｋ−ｍ番目よりビット線側及びＫ＋ｎ番目より共通ソース線側にある全ての非選択メモリトランジスタの制御ゲートに第２の中間電圧を印加するようにした
ことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１５】
第１の中間電圧は、第２の中間電圧と等しく設定されている
ことを特徴とする請求項１１乃至１４のいずれかに記載の不揮発性半導体記憶装置。
【請求項１６】
第１の中間電圧は、第２の中間電圧と異なる値に設定されている
ことを特徴とする請求項１１乃至１４のいずれかに記載の不揮発性半導体記憶装置。
【請求項１７】
それぞれ異なるビット線に接続される行方向に並ぶ複数のＮＡＮＤセルは、第１の選択ゲートトランジスタのゲートが第１の選択ゲート線に共通接続され、第２の選択ゲートトランジスタのゲートが第２の選択ゲート線に共通接続され、それぞれ対応するメモリトランジスタの制御ゲートが制御ゲート線に共通接続されてＮＡＮＤセルブロックが構成され、
前記書き込みモードは、各ビット線に与えられたデータに応じて各ＮＡＮＤセルのチャネルをプリチャージした後、選択された制御ゲート線に沿った複数のメモリトランジスタで一括書き込みを行うものであって、
ビット線からＫ番目の制御ゲート線が選択されたときに、その選択された制御ゲート線とこれに隣接する少なくとも一つの非選択の制御ゲート線を両側から挟むようにビット線からＫ−ｍ番目及びビット線からＫ＋ｎ番目（但し、ｍ，ｎは正の整数で少なくとも一方が２以上）の二つの非選択制御ゲート線に基準電圧を印加し、前記二つの非選択制御ゲート線に挟まれた範囲内の非選択制御ゲート線に第１の中間電圧を印加し、Ｋ−ｍ番目よりビット線側及びＫ＋ｎ番目より共通ソース線側にある少なくとも一つずつの非選択制御ゲート線に第２の中間電圧を印加するようにした
ことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮＡＮＤ型のセルアレイ構成を用いるＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
従来より、高集積化が可能なＥＥＰＲＯＭとして、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリトランジスタは半導体基板上に絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層形成されたスタックゲート構造を有している。複数個のメモリトランジスタは、隣接するもの同士でソース若しくはドレインを共有する形で直列接続され、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。
【０００３】
メモリトランジスタは、浮遊ゲートの電荷蓄積状態により、データを不揮発に記憶する。具体的に、浮遊ゲートにチャネルから電子を注入したしきい値電圧の高い状態を例えばデータ“０”、浮遊ゲートの電子をチャネルに放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近では、しきい値分布制御をより細分化することで、４値記憶等の多値記憶方式も行われている。
【０００４】
データ書き込みに際しては、予めＮＡＮＤセルブロック内を一括してデータ消去する。これは、選択されたＮＡＮＤセルブロックの全制御ゲート線（ワード線）をＶｓｓとし、セルアレイのｐ型ウェルに昇圧された正電圧Ｖｅｒａ（消去電圧）を与えて、浮遊ゲートの電子をチャネルに放出させることにより行われる。これにより、ＮＡＮＤセルブロックのデータはオール“１”状態（消去状態）になる。
【０００５】
データ書き込みは、上述した一括データ消去後に、ソース側から順に、選択された制御ゲート線に沿う複数のメモリトランジスタ（これを通常、１ページという）に対して一括して行われる。選択されたワード線に昇圧された正の書き込み電圧Ｖｐｇｍを与えると、“０”データの場合はチャネルから浮遊ゲートに電子が注入され（いわゆる“０”書き込み）、“１”データの場合は電子注入が禁止されて（いわゆる書き込み禁止若しくは“１”書き込み）、データ書き込みが行われる。
【０００６】
以上のような制御ゲート線に沿ったメモリトランジスタでの一括データ書き込みに際して、データに応じてメモリトランジスタのチャネル電位を制御することが必要である。例えば、データ“０”の場合には、チャネル電位を低く保ち、制御ゲートに書き込み電圧が印加されたときに、浮遊ゲート下のゲート絶縁膜に大きな電界がかかるようにする。“１”データ書き込み（即ち書き込み禁止）の場合は、チャネル電位を昇圧して浮遊ゲートへの電子注入を禁止する。
【０００７】
上述したデータ書き込みの際のチャネル電位制御の方式には種々あるが、“１”データ書き込みの場合にチャネルをフローティング状態として、制御ゲートからの容量結合によりチャネル電位を昇圧するセルフブースト方式が従来より知られている。即ち、制御ゲート線に書き込み電圧を印加する前に、ビット線にデータ“０”，“１”に応じてＶｓｓ，Ｖｄｄを与え、ビット線側の選択ゲートトランジスタをオン、ソース側選択ゲートトランジスタをオフして、“０”データの場合ＮＡＮＤセルのチャネルには、Ｖｓｓを転送する。“１”データの場合は、ＮＡＮＤセルのチャネルを、選択ゲートトランジスタのゲートに与えられる電圧（例えばＶｄｄ＋α）から選択ゲートトランジスタのしきい値電圧分低下した電位までプリチャージして、フローティングにする。
【０００８】
この後、選択された制御ゲート線に書き込み電圧を印加すると、“０”データの場合、チャネルがＶｓｓの低電位に固定されているため、浮遊ゲート下のゲート絶縁膜に大きな電界がかかって、浮遊ゲートに電子がトンネル注入される。“１”データのメモリトランジスタについては、フローティングのチャネルが制御ゲートからの容量結合により電位上昇する。具体的に選択された制御ゲート線に印加された一つの書き込み電圧（例えば２０Ｖ）と、非選択の制御ゲート線に印加された複数の中間電圧（例えば１０Ｖ）による容量結合でチャネル電位が６Ｖまで上昇すると、チャネルと選択された制御ゲート間の電位差は１４Ｖとなり、書き込みが禁止される。
【０００９】
セルフブースト方式の例として、例えばＮＡＮＤセル内の選択されたメモリトランジスタよりビット線側の全てのメモリトランジスタのチャネルを一体に昇圧させる特殊な方式も提案されている（特開平１０−２８３７８８号公報参照）。この場合、選択されたメモリトランジスタのソース側に隣接するメモリトランジスタは制御ゲートにＶｓｓを与えてチャネルをカットオフし、選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その他のメモリトランジスタの制御ゲートには中間電圧を印加する。
【００１０】
これにより、既に書き込みが終了したソース側のメモリトランジスタのチャネルは選択されたメモリトランジスタから切り離される。そして選択されたメモリトランジスタに書き込むデータが“０”の場合には、そのチャネルまでＶｓｓを転送して、選択されたメモリトランジスタの浮遊ゲートに電子を注入することができる。選択メモリトランジスタよりビット線側のメモリトランジスタでは、制御ゲートに与えられる電圧が中間電圧であって、電子注入が生じない。また書き込むべきデータが“１”の場合には、そのチャネルをビット線側の他のメモリトランジスタのチャネルと共に一体に制御ゲートからの容量結合により昇圧させて、電子注入を禁止することができる。
【００１１】
最近一般的に用いられるセルフブースト方式としては、ローカルセルフブースト方式（ＬＳＢ：Ｌｏｃａｌ  Ｓｅｌｆ−Ｂｏｏｓｔ）がある。これは、“１”書き込みの場合に、選択されたメモリトランジスタの両隣のメモリトランジスタをオフにして、選択されたメモリトランジスタのチャネル部のみを他から切り離されたフローティング状態にして昇圧するものである。選択されたメモリトランジスタとその両隣のメモリトランジスタ以外のメモリトランジスタの制御ゲートには中間電圧が印加される。
【００１２】
この場合も、“０”書き込みのビット線では、ビット線から選択されたメモリセルのチャネルまでＶｓｓが転送される。そして選択された制御ゲートに書き込み電圧を印加すると、浮遊ゲートに電子注入がなされる。“１”書き込みビット線の場合は、選択されたメモリトランジスタの両隣のメモリトランジスタのチャネルがオフとなり、選択されたメモリトランジスタのチャネル部のみが制御ゲートからの容量結合により昇圧されて、電子注入が禁止される。
【００１３】
前述のように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのデータ記憶方式として、多値方式も用いられる。この方式は、２値方式に対して同一面積のメモリセルアレイにおいて２倍のデータが記録可能であるという長所の反面、データ記録に使用するメモリトランジスタのしきい値電圧範囲が広がるため必然的に書き込み制御が難しくなるという短所がある。例えば、“１”書き込みのメモリトランジスタのチャネル電位の昇圧が不十分のために、誤って浮遊ゲートに電子が注入されるといった、誤書き込みを防止することが重要になり、ＬＳＢ方式は特に、多値記憶方式を採用する場合に誤書き込みを防止することができるものとして、有望視されている。
【００１４】
【発明が解決しようとする課題】
以上のようにＬＳＢ方式では、“１”データ書き込みの場合に着目するメモリトランジスタのチャネルを、その両隣のメモリトランジスタをオフにして昇圧させるという制御を行う。このとき、着目するメモリトランジスタの両隣のメモリトランジスタを完全にカットオフすることが出来れば、ブースト領域は着目するメモリトランジスタのチャネルと拡散層に限定され、狭い領域を書き込み電位Ｖｐｇｍのみで昇圧すればよいために、効率良くチャネルを昇圧できる可能性がある。
【００１５】
しかしこのＬＳＢ方式の場合、ビット線及び共通ソース線から２番目のメモリトランジスタへの“１”書き込みにおいて、その他のメモリトランジスタでの“１”書き込みとは異なる事情が存在し、チャネル部の昇圧が不十分になる可能性がある。この点を具体的に、図１２及び図１３を用いて説明する。
【００１６】
図１２及び図１３は、それぞれＮＡＮＤセル内の３番目のメモリトランジスタが選択された場合と、２番目のメモリトランジスタが選択された場合の“１”書き込み時の電圧関係とチャネル部の昇圧の様子を示している。図１２に示すように、制御ゲート線ＣＧ２により３番目のメモリトランジスタが選択された場合、その両隣の制御ゲート線ＣＧ１，ＣＧ３には、Ｖｓｓ＝０Ｖが与えられ、それ以外の制御ゲート線ＣＧ０，ＣＧ４，…には、中間電圧Ｖｐａｓｓが与えられる。
【００１７】
このとき、中間電圧Ｖｐａｓｓを例えば１０Ｖとし、容量結合比を５０％とすれば、制御ゲート線ＣＧ０直下のチャネル部は、約５Ｖまで昇圧される。制御ゲート線ＣＧ０直下のチャネル部を、Ｖｓｓが与えられた２番目のメモリトランジスタのソースとみれば、このメモリトランジスタのゲート・ソース間電圧は、−５Ｖとなり、消去状態のしきい値が−５Ｖより高ければ、このメモリトランジスタはオフになる。同様に、制御ゲート線ＣＧ３により制御される４番目のメモリトランジスタのチャネルもオフになる。
【００１８】
これにより、書き込み電圧Ｖｐｇｍが印加された３番目のメモリトランジスタのチャネル部（斜線で示すようにソース，ドレインを含む）は、フローティングになり、書き込み電圧Ｖｐｇｍにより昇圧される。
【００１９】
これに対して、ビット線から２番目のメモリトランジスタが選択された場合は、図１３に示すようになる。ビット線側に隣接する制御ゲート線ＣＧ０にはＶｓｓが与えられ、このメモリトランジスタにとってソースとなる、選択ゲートトランジスタ側の拡散層は、選択ゲート線ＳＧＤにＶｄｄが与えられて、Ｖｄｄ−Ｖｔｈ（Ｖｔｈは、選択ゲートトランジスタのしきい値電圧）である。例えば、Ｖｄｄ＝３Ｖ，Ｖｔｈ＝１Ｖとすれば、制御ゲート線ＣＧ０のメモリトランジスタのゲート・ソース間電圧は、−２Ｖである。消去状態のメモリトランジスタのしきい値電圧がこれより低いとすれば、制御ゲート線ＣＧ０によりＶｓｓが与えられた１番目のメモリトランジスタはオフにならない。
【００２０】
そうすると、選択された制御ゲート線ＣＧ１に与えられた書き込み電圧Ｖｐｇｍによって昇圧されるべきチャネル部は、制御ゲート線ＣＧ０，ＣＧ１の二つのメモリトランジスタのチャネル部を一体にした斜線の範囲になる。つまり、図  と比較して、２倍の面積のチャネル部を書き込み電圧Ｖｐｇｍにより昇圧しなければならない。この結果、昇圧効率が悪くなり、誤って浮遊ゲートに電子注入が生じる誤書き込みの原因となる。
【００２１】
同様の事情は、共通ソース側の２番目のメモリトランジスタを選択した場合にも生じる。
微細化傾向によってメモリトランジスタのゲート長はサブミクロン領域に到達しており、良好なカットオフ特性が実際に得られなくなりつつある。また、プロセス的にもリソグラフィ時にＮＡＮＤセル両端のメモリトランジスタのゲート長が細くなる等、ゲート長の加工ばらつきもカットオフ特性を悪化させる一要因となる。したがって、上記の問題点は今後ますます顕著になると予想される。
【００２２】
この発明は、上記事情を考慮してなされたもので、誤書き込みを確実に防止できるようにした書き込みモードを有する不揮発性半導体記憶装置を提供することを目的としている。
【００２３】
【課題を解決するための手段】
この発明は、電荷蓄積層と制御ゲートが積層されたメモリトランジスタが複数個直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介して共通ソース線に接続されたＮＡＮＤセルを有し、ＮＡＮＤセルの選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その両隣の非選択メモリトランジスタの制御ゲートにビット線に与えられるデータに応じてチャネルをオン，オフするための基準電圧を印加して、選択されたメモリトランジスタでデータ書き込みを行う書き込みモードを有する不揮発性半導体記憶装置において、前記データ書き込みモードにおいて、ビット線側から第２番目のメモリトランジスタが選択されたときに、この第２番目のメモリトランジスタの制御ゲートに書き込み電圧を印加し、ビット線側から第３番目の非選択メモリトランジスタの制御ゲートに基準電圧を印加し、ビット線側から第１番目の非選択メモリトランジスタの制御ゲートには前記書き込み電圧より低く且つ前記基準電圧より高い第１の中間電圧を印加し、残りの非選択メモリトランジスタの少なくとも一つの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第２の中間電圧を印加するようにしたことを特徴とする。
【００２４】
この発明によると、ＬＳＢ方式によるデータ書き込み時に、ビット線側から２番目のメモリトランジスタが選択された場合には、１番目の非選択メモリトランジスタの制御ゲートに中間電圧を印加して、選択メモリトランジスタのチャネルと共にチャネル部を一体に昇圧させるようにしている。これにより、誤書き込みのない確実なデータ書き込みが可能になる。
この場合、ビット線側から第３番目以降の非選択メモリトランジスタには少なくとも一つの制御ゲートに第２の中間電圧を印加することができる。
【００２５】
また、共通ソース線側から第２番目のメモリトランジスタが選択されたときにも同様に、この第２番目のメモリトランジスタの制御ゲートに書き込み電圧を印加し、共通ソース線側から第３番目の非選択メモリトランジスタの制御ゲートに基準電圧を印加し、共通ソース線側から第１番目の非選択メモリトランジスタの制御ゲートには第１の中間電圧を印加し、残りの非選択メモリトランジスタの少なくとも一つの制御ゲートに第２の中間電圧を印加するようにすれば、共通ソース線側から２番目のメモリトランジスタが選択されたときの誤書き込みが確実に防止される。
この場合も、共通ソース線側から第３番目以降の非選択メモリトランジスタには少なくとも一つの制御ゲートに第２の中間電圧を印加することができる。
【００２６】
この発明において、第２の中間電圧は、第１の中間電圧と等しく設定してもよいし、異なる値に設定してもよい。
【００２７】
この発明において具体的には、それぞれ異なるビット線に接続される行方向に並ぶ複数のＮＡＮＤセルが一つのＮＡＮＤセルブロックを構成する。このとき第１の選択ゲートトランジスタのゲートが第１の選択ゲート線に共通接続され、第２の選択ゲートトランジスタのゲートが第２の選択ゲート線に共通接続され、それぞれ対応するメモリトランジスタの制御ゲートが制御ゲート線に共通接続される。そして書き込みモードは、各ビット線に与えられたデータに応じて各ＮＡＮＤセルのチャネルをプリチャージした後、選択された制御ゲート線に沿った複数のメモリトランジスタで一括書き込みを行うものであって、（ａ）ビット線側から第２番目の制御ゲート線が選択されたときには、この第２番目の制御ゲート線に前記書き込み電圧を印加し、ビット線から第３番目の制御ゲート線に前記基準電圧を印加し、ビット線側から第１番目の制御ゲート線には前記第１の中間電圧を印加し、残りの制御ゲート線の少なくとも一つに前記第２の中間電圧を印加すして書き込みを行い、また（ｂ）共通ソース線側から第２番目の制御ゲート線が選択されたときには、この第２番目の制御ゲート線に前記書き込み電圧を印加し、共通ソース線から第３番目の制御ゲート線に前記基準電圧を印加し、共通ソース線側から第１番目の制御ゲート線には前記第１の中間電圧を印加し、残りの制御ゲート線の少なくとも一つに前記第２の中間電圧を印加して書き込みを行う。
【００２８】
また通常は、書き込みモードに先立って、ＮＡＮＤセルブロック内の全メモリセルを一括して、しきい値電圧の低い第１データの状態に設定する消去モードを有する。そして、書き込みモードは、一括消去された各ＮＡＮＤセルのチャネルに前記ビット線から書き込むべき第１及び第２データに応じてプリチャージを行い、第１データが与えられたＮＡＮＤセルでは、選択された制御ゲート線に沿うメモリトランジスタのチャネルをフローティング状態として書き込み電圧が印加されたときに制御ゲートからの容量結合によりチャネルを昇圧させて電荷蓄積層への電荷注入を禁止し、第２データが与えられたＮＡＮＤセルでは、選択された制御ゲート線に沿うメモリトランジスタのチャネルを低電圧に保持してトンネル電流により電荷蓄積層に電荷を注入するものである。
【００２９】
この発明はまた、電荷蓄積層と制御ゲートが積層されたメモリトランジスタが複数個直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介して共通ソース線に接続されたＮＡＮＤセルを有する不揮発性半導体記憶装置において、次の様な書き込みモードを有することを特徴とする。即ち、ＮＡＮＤセルのビット線からＫ番目の選択されたメモリトランジスタの制御ゲートに書き込み電圧を印加し、その選択されたメモリトランジスタとこれに隣接する少なくとも一つの非選択メモリトランジスタを両側から挟むようにビット線からＫ−ｍ番目及びビット線からＫ＋ｎ番目（但し、ｍ，ｎは正の整数で少なくとも一方が２以上）の二つの非選択メモリトランジスタの制御ゲートにビット線に与えられるデータに応じてチャネルをオン，オフする基準電圧を印加し、前記二つの非選択メモリトランジスタに挟まれた範囲内の非選択メモリトランジスタの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第１の中間電圧を印加し、Ｋ−ｍ番目よりビット線側及びＫ＋ｎ番目より共通ソース線側にある少なくとも一つずつの非選択メモリトランジスタの制御ゲートに前記書き込み電圧より低く且つ前記基準電圧より高い第２の中間電圧を印加して、選択されたメモリトランジスタでデータ書き込みを行う。
【００３０】
この発明によると、“１”データ書き込みの場合のチャネル昇圧方式として、従来のＬＳＢ方式を変形して、ＮＡＮＤセル内の二つ以上のメモリトランジスタのチャネルを一括して昇圧するようにしている。この場合、書き込み電圧が与えられる選択メモリトランジスタの隣接メモリトランジスタには中間電圧を与える。この様なチャネル昇圧方式とすれば、隣接セル間の容量カップリングの悪影響を低減することができる。即ち、書き込み電圧が与えられたメモリトランジスタの隣接メモリトランジスタの制御ゲートに基準電圧を与える通常のＬＳＢ方式では、選択メモリトランジスタの浮遊ゲートの電位が、隣接する基準電圧が与えられた制御ゲートからの容量カップリングにより電位上昇が不十分となり、“０”書き込みセルでは書き込み速度が遅くなる。この場合、“０”書き込み速度を十分速くするためには、より高い書き込み電圧を印加しなければならないが、そうすると周辺回路面積の増加とコストアップをもたらす。
これに対してこの発明のように、選択メモリトランジスタに隣接するメモリトランジスタの制御ゲートに基準電圧より高い中間電圧を与えると、選択メモリトランジスタの浮遊ゲートの電位上昇が大きくなり、書き込み電圧をそれほど高くすることなく、“０”書き込みセルでの書き込み速度も速いものとなる。
【００３１】
もう一つの効果として、０Ｖ等の基準電圧が与えられた非選択の制御ゲートの電位の浮き上がりが抑制されるという効果が挙げられる。即ち、多数の制御ゲートは長い制御ゲート線に共通接続されるから、その一端を０Ｖに固定しても、実際には駆動端から離れた位置では、隣接制御ゲート線からの容量カップリングにより電位が浮くという現象が見られる。隣接制御ゲート線が高い書き込み電圧であると、０Ｖが与えられた制御ゲート線の電位の浮き上がりは大きい。これに対して、書き込み電圧が与えられた制御ゲート線に隣接する制御ゲート線には中間電圧を与え、更にその隣の制御ゲート線に基準電圧を与えるようにすれば、基準電圧が与えられた制御ゲート線の隣接制御ゲート線からの容量カップリングによる電位浮き上がりを抑制することが可能になる。
【００３２】
この発明において、Ｋ＝２のときには、選択されたメモリトランジスタよりビット線側のメモリトランジスタの制御ゲートには第１又は第２の中間電圧を印加することが好ましい。同様に、Ｋが共通ソース線から２番目であるとき、選択されたメモリトランジスタより共通ソース線側のメモリトランジスタの制御ゲートには第１又は第２の中間電圧を印加することが好ましい。
Ｋ−ｍ番目よりビット線側及びＫ＋ｎ番目より共通ソース線側に非選択メモリトランジスタの制御ゲートには、全てに対して第２の中間電圧を印加するようにしてもよい。
第１の中間電圧は、第２の中間電圧と等しく設定してもよいし、異なる値に設定してもよい。
【００３３】
この発明の場合も具体的には、それぞれ異なるビット線に接続される行方向に並ぶ複数のＮＡＮＤセルはＮＡＮＤセルブロックを構成し、第１の選択ゲートトランジスタのゲートが第１の選択ゲート線に共通接続され、第２の選択ゲートトランジスタのゲートが第２の選択ゲート線に共通接続され、それぞれ対応するメモリトランジスタの制御ゲートが制御ゲート線に共通接続される。そして書き込みモードは、各ビット線に与えられたデータに応じて各ＮＡＮＤセルのチャネルをプリチャージした後、選択された制御ゲート線に沿った複数のメモリトランジスタで一括書き込みを行うものであって、ビット線からＫ番目の制御ゲート線が選択されたときに、その選択された制御ゲート線とこれに隣接する少なくとも一つの非選択の制御ゲート線を両側から挟むようにビット線からＫ−ｍ番目及びビット線からＫ＋ｎ番目（但し、ｍ，ｎは正の整数で少なくとも一方が２以上）の二つの非選択制御ゲート線に基準電圧を印加し、前記二つの非選択制御ゲート線に挟まれた範囲内の非選択制御ゲート線に第１の中間電圧を印加し、Ｋ−ｍ番目よりビット線側及びＫ＋ｎ番目より共通ソース線側にある少なくとも一つずつの非選択制御ゲート線に第２の中間電圧を印加して行われる。
【００３４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を説明する。
図１は、この発明によるＮＡＮＤ型ＥＥＰＲＯＭの構成を示す。メモリセルアレイ１は、図２に示すように、複数個（図の例では１６個）のメモリトランジスタＭＣ（ＭＣ０〜ＭＣ１５）が、それらのソース、ドレイン拡散層を隣接するもの同士で共有して直列接続されたＮＡＮＤセルユニットにより構成される。メモリトランジスタＭＣは、浮遊ゲートと制御ゲートが積層されたスタックゲート構造のＭＯＳＦＥＴである。ＮＡＮＤセルの一端は選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端は同様に選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。
【００３５】
行方向に並ぶメモリトランジスタＭＣの制御ゲートは共通に制御ゲート線（ワード線）ＣＧ（ＣＧ０〜ＣＧ１５）に接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートも同様に選択ゲート線ＳＧＤ，ＳＧＳとして、行方向に共通接続される。
一本の制御ゲート線ＣＧに接続されるメモリトランジスタの範囲が、一括してデータ書き込みを行う範囲であり、これが１ページとなる。また、行方向に並ぶＮＡＮＤセルユニットの範囲が、データの一括消去の単位となるＮＡＮＤセルブロックを構成する。
【００３６】
メモリセルアレイ１のビット線ＢＬは、読み出されるデータをセンスし、書き込むべきデータをラッチするセンスアンプ／データラッチ回路２に接続される。センスアンプ／データラッチ回路２は、カラムデコーダ５により駆動されるカラムゲート３を介してＩ／Ｏバッファ９に接続される。
【００３７】
メモリセルアレイ１の制御ゲート線の選択及び駆動を行うのが、ロウデコーダ／ワード線駆動回路４である。外部アドレスは、アドレスラッチ６に保持されて、カラムデコーダ５及びロウデコーダ／ワード線駆動回路４に供給される。内部電圧発生回路８は、書き込み時に選択された制御ゲート線に供給される書き込み電圧Ｖｐｇｍ、データ消去時にウェルに供給される消去電圧Ｖｅｒａ、これらより低いが電源電圧Ｖｄｄよりは高い中間電圧Ｖｐａｓｓ等を発生する昇圧回路である。制御回路７は、コマンドに基づいて、データ書き込みとその後のベリファイ読み出し動作更に、データ消去とその後のベリファイ読み出し等を制御する。
【００３８】
この実施の形態において、“１”データ書き込み時のチャネル昇圧には、ＬＳＢ方式を用いるのが基本である。但し、ビット線ＢＬから２番目のメモリトランジスタを選択した場合、及び共通ソース線ＳＬから２番目のメモリトランジスタを選択した場合に限って、他のメモリトランジスタを選択した場合と異なるチャネル昇圧制御を行う。その具体的な実施の形態を以下に説明する。
【００３９】
［実施の形態１］
図３は、ビット線ＢＬから２番目のメモリトランジスタを選択したデータ書き込み時のＮＡＮＤセルの電位関係を、２本のビット線ＢＬ０，ＢＬ１について示している。ここで、ビット線ＢＬ０，ＢＬ１にはそれぞれ“０”，“１”データが与えられる場合を示している。
【００４０】
データ書き込みに先立って、ＮＡＮＤセルブロックのデータは一括消去され、ブロック内の全メモリトランジスタは、しきい値電圧が低い（例えば、負のしきい値電圧の）オール“１”状態にされる。その後、センスアンプ／データラッチ回路２からビット線ＢＬに書き込みデータが与えられ、共通ソース線ＳＬ側のページから順にデータ書き込みが行われる。図３では、制御ゲート線ＣＧ１が選択された場合を示しており、このとき書き込み電圧印加に先立って、ビット線ＢＬ０，ＢＬ１にそれぞれ、Ｖｓｓ＝０Ｖ，Ｖｄｄより昇圧された電位Ｖｐｒｅが与えられ、ビット線側の選択ゲート線ＳＧＤをＶｄｄ＋α，共通ソース線ＳＬ側の選択ゲート線ＳＧＳをＶｓｓとすることにより、ビット線ＢＬ０，ＢＬ１側のＮＡＮＤセルのチャネルがそれぞれ低レベルと、高レベルにプリチャージされる。
【００４１】
これにより、“０”データが与えられたビット線ＢＬ０側のＮＡＮＤセルのチャネルは、Ｖｓｓの低レベルに設定され、“１”データが与えられたビット線ＢＬ１側のＮＡＮＤセルのチャネルは、Ｖｄｄ或いはそれ以上にプリチャージされる。ビット線ＢＬ１側では、これにより選択ゲートトランジスタＳＧ１１がオフになり、ＮＡＮＤセルのチャネルは高レベルのフローティングの状態になる。
【００４２】
この様なチャネルプリチャージを行った後に、図３に示したように、選択された２番目の制御ゲート線ＣＧ１には書き込み電圧Ｖｐｇｍ（例えば、２０Ｖ）が与えられる。このとき、ビット線から３番目の制御ゲート線ＣＧ２にはＶｓｓを与えるのに対し、ビット線ＢＬ側に隣接する制御ゲート線ＣＧ０には書き込み電圧Ｖｐｇｍより低い中間電圧Ｖｐａｓｓ（例えば、１０Ｖ））を与える点が、通常のＬＳＢ方式とは異なっている。３番目以降の制御ゲート線ＣＧ３，ＣＧ４，…，ＣＧ１５には、全て中間電圧Ｖｐａｓｓが与えられる。
【００４３】
制御ゲート線ＣＧ３，ＣＧ４，…，ＣＧ１５に中間電圧Ｖｐａｓｓを与えるのは、“１”データが与えられたビット線ＢＬ１側で、選択メモリトランジスタＭＣ１１に隣接する非選択メモリトランジスタＭＣ２１のチャネルを確実にカットオフにするように、制御ゲートからの容量結合による基板バイアスを与えるためである。従って、これらの全てに中間電圧Ｖｐａｓｓを与えることは必ずしも必要ではなく、少なくとも一つに中間電圧Ｖｐａｓｓを与え、残りはＶｓｓとしてもよい。
【００４４】
この様な書き込み条件にすると、“０”データが与えられたビット線ＢＬ０側のＮＡＮＤセルでは、少なくともビット線ＢＬから選択されたメモリトランジスタＭＣ１０までのチャネルが低電位状態で導通しており、選択されたメモリトランジスタＭＣ１０では浮遊ゲート下のゲート絶縁膜に大きな電界がかかり、チャネルから浮遊ゲートに電子が注入される。即ち、“０”書き込みが行われる。メモリトランジスタＭＣ２０はデータに応じてオン又はオフになるが、いずれの場合も書き込みが行われない。更にこれよりソース線側のメモリトランジスタＭＣ３０〜ＭＣ１５０でも、大きな電界はかからず、書き込みは生じない。
【００４５】
“１”データが与えられたビット線ＢＬ１側のＮＡＮＤセルの選択されたメモリトランジスタＭＣ１１では、フローティングのチャネル部が容量結合により昇圧されて、浮遊ゲートへの電子注入が阻止され、“１”データが保持される。このときのＮＡＮＤセルでのチャネル昇圧の様子を、従来の図１３と対応させて、図４に示している。前述したように、ビット線ＢＬから２番目のメモリトランジスタＭＣ１１が選択されたとき、ビット線側の１番目のメモリトランジスタＭＣ０１は、制御ゲートにＶｓｓを与えてもオフにならない可能性がある。従って、図１３の場合と同様に、メモリトランジスタＭＣ１１，ＭＣ０１の２個分のチャネル部が連続してフローティングとなり、これを一体に昇圧しなければならない。
【００４６】
この実施の形態の場合、メモリトランジスタＭＣ１１には書き込み電圧Ｖｐｇｍを印加し、そのビット線側に隣接するメモリトランジスタＭＣ０１には中間電圧Ｖｐａｓｓを印加しているから、斜線で示す昇圧領域を従来より高い電位まで昇圧することができる。これにより、選択メモリトランジスタＭＣ１１での電子注入を確実に禁止することができる。選択制御ゲート線ＣＧ２のソース線側の隣接制御ゲート線ＣＧ２に沿ったメモリトランジスタＭＣ２１は、既に書き込みがなされているが、更にそのソース側に隣接する制御ゲート線ＣＧ３に中間電圧Ｖｐａｓｓが与えられることから、これがＶｓｓの印加によりオフになることは従来と同様である。
【００４７】
ビット線ＢＬから２番目の制御ゲート線ＣＧ１が選択されたときに、１番目の制御ゲート線ＣＧ０に中間電圧Ｖｐａｓｓを与えることにより、隣接カップリング効果が低減されるという効果もある。即ち、選択制御ゲート線ＣＧ１に書き込み電圧Ｖｐｇｍを与え、そのビット線側の隣接制御ゲート線ＣＧ０にＶｓｓを与えた場合は、制御ゲート線ＣＧ１に沿ったメモリトランジスタの浮遊ゲートが、Ｖｓｓが印加された制御ゲート線ＣＧ０からの容量カップリングにより“０”書き込みに十分な高い電位になれず、“０”書き込みセルでの書き込み速度が遅くなる。これに対して制御ゲート線ＣＧ０に中間電圧Ｖｐａｓｓを与えれば、選択された制御ゲート線ＣＧ１のメモリトランジスタの浮遊ゲートの電位が高いものとなり、十分な“０”書き込み速度が得られる。
【００４８】
参考までに、ビット線ＢＬから３番目のメモリトランジスタが選択された場合の書き込み条件を、図３と対応させて図５に示す。この場合は通常通り、選択された制御ゲート線ＣＧ２に書き込み電圧Ｖｐｇｍを与え、その両隣の制御ゲート線ＣＧ１，ＣＧ３にはＶｓｓを与える。これにより、“１”データが与えられたビット線ＢＬ１側のＮＡＮＤセルでは、選択メモリトランジスタＭＣ２１のチャネル部のみが他から分離されてフローティングになり（図１２参照）、書き込み電圧Ｖｐｇｍの容量結合により昇圧される。
【００４９】
図６は、共通ソース線ＳＬから２番目のメモリトランジスタが選択された場合の書き込み動作条件を、図３と対応させて示している。このとき選択された制御ゲート線ＣＧ１４に書き込み電圧Ｖｐｇｍが、そのビット線ＢＬ側に隣接する、共通ソース線ＳＬから３番目の制御ゲート線ＣＧ１３にＶｓｓが与えられ、共通ソース線ＳＬ側に隣接する、共通ソース線ＳＬから１番目の制御ゲート線ＣＧ１５には中間電圧Ｖｐａｓｓが与えられる。残りの制御ゲート線には、全て中間電圧Ｖｐａｓｓを与えている。
【００５０】
この場合、制御ゲート線ＣＧ１５に沿ったメモリトランジスタは既にデータが書かれている。しかし、“１”データ書き込みのビット線ＢＬ１側のＮＡＮＤセルについて、メモリトランジスタＭＣ１５１に既に書かれたデータが“１”である場合には、その制御ゲートにＶｓｓを与えてもオフにならない可能性があることは、ビット線ＢＬ側の２番目のメモリトランジスタＭＣ１１を選択したときの１番目のメモリトランジスタＭＣ０１と同様である。
【００５１】
そこで、共通ソース線ＳＬ側の１番目の制御ゲート線ＣＧ１５には、Ｖｓｓではなく、中間電圧Ｖｐａｓｓを与える。３番目の制御ゲート線ＣＧ１３には、Ｖｓｓを与えることにより、メモリトランジスタＭＣ１３１はオフになる。これにより、選択された２番目のメモリトランジスタＭＣ１４１と１番目のメモリトランジスタＭＣ１５１のチャネル部を一体にフローティング状態として昇圧することができる。
【００５２】
図６において、Ｖｓｓが与えられた制御ゲート線ＣＧ１３よりビット線側にある非選択制御ゲート線は全て中間電圧Ｖｐａｓｓとしたが、これは“１”データ側の非選択メモリトランジスタＭＣ１３１のカットオフを確実にするための基板バイアス用である。従って、全てに中間電圧Ｖｐａｓｓを与えなくてもよく、少なくとも一つに中間電圧Ｖｐａｓｓを与えればよい。
【００５３】
ＬＳＢ方式において、ビット線ＢＬ側から１番目の制御ゲート線が選択された場合には、両側にメモリトランジスタはなく、一方は選択ゲートトランジスタＳＧ１となる。“１”書き込みのビット線ＢＬ１側の選択ゲートトランジスタＳＧ１１は、Ｖｄｄが与えられてＮＡＮＤセルプリチャージによりオフになるから、着目するメモリトランジスタＭＣ０１のチャネルのみをフローティング状態で昇圧することになる。共通ソース線ＳＬから１番目の制御ゲート線が選択された場合にも同様に、選択ゲートトランジスタＳＧ２１がオフであり、着目するメモリトランジスタＭＣ１５１のチャネルのみをフローティング状態で昇圧することになる。
【００５４】
［実施の形態２］
上記実施の形態では一つの中間電圧Ｖｐａｓｓを用いたが、例えば図３の例では、ビット線側から２番目の制御ゲート線ＣＧ１が選択されたときに１番目の制御ゲート線ＣＧ０に与える中間電圧Ｖｐａｓｓは、“１”データ書き込み側の二つのメモリトランジスタＭＣ０１，ＭＣ１１のチャネル領域を一体に昇圧するための補助的電圧である。この趣旨から、具体的な電圧値としては、例えば電源電圧Ｖｄｄでよい場合もあり、それ以上の適当な値を選択できる。但し、“０”書き込みのビット線ＢＬ０側の非選択であるメモリトランジスタＭＣ００で“０”書き込みが行われないようにすることが必要であり、この意味で書き込み電圧Ｖｐｇｍよりは低いことが必要である。
【００５５】
一方、図３の例において、既に書き込みが行われた範囲の制御ゲート線ＣＧ３〜ＣＧ１５に与える中間電圧Ｖｐａｓｓは、制御ゲート線ＣＧ０に与えるものとは趣旨が異なり、カットオフさせるべきメモリトランジスタＭＣ２０，ＭＣ２１に適当なバックバイアスを与えるためである。以上のように中間電圧の趣旨の相違から、図３において、制御ゲート線ＣＧ３〜ＣＧ１５に与える中間電圧Ｖｐａｓｓと、制御ゲート線ＣＧ０に与える中間電圧Ｖｐａｓｓとを異ならせることもできる。
【００５６】
その様な実施の形態の書き込み時の電圧関係を、図３に対応させて図７に示した。制御ゲート線ＣＧ０に与える中間電をＶｐａｓｓ１とし、制御ゲート線ＣＧ３〜ＣＧ１５に与える中間電圧をＶｐａｓｓ２としている。制御ゲート線ＣＧ２に沿った、選択メモリトランジスタに隣接する非選択メモリトランジスタＭＣ２０，ＭＣ２１を確実にカットオフさせるためには、Ｖｐａｓｓ２は、高い方がよく、この様な観点からは例えば、Ｖｐａｓｓ２＞Ｖｐａｓｓ１に設定することができる。
【００５７】
また、選択メモリトランジスタＭＣ１０，ＭＣ１１のチャネル昇圧を確実にし且つ、ビット線側の未書き込みのメモリトランジスタのストレスを緩和するためには、チャネル昇圧の補助として用いられる中間電圧Ｖｐａｓｓ１が高いことが望ましい。この観点を重視すれば例えば、Ｖｐａｓｓ１＞Ｖｐａｓｓ２と設定することができる。
【００５８】
ここまでの実施の形態における書き込みモードの動作タイミングを、図３の実施の形態を例にとって示すと、図８のようになる。書き込みサイクルが開始される時刻ｔ０で、ビット線側選択ゲートＳＧＤには、Ｖｄｄ＋αに、共通ソース線側選択ゲートＳＧＳにはＶｓｓが与えられ、選択された制御ゲート線ＣＧ１とこれにビット線側に隣接する制御ゲート線ＣＧ０にはＶｄｄ、共通ソース線側に隣接する制御ゲート線ＣＧ２にはＶｓｓ、それ以外の制御ゲート線ＣＧ３〜ＣＧ１５には、Ｖｄｄが与えられる。
【００５９】
ビット線ＢＬにはデータに応じてＶｓｓ（“０”データの場合）、Ｖｐｒｅ（“１”データの場合）が与えられ、このビット線データにより選択されたメモリトランジスタのチャネルまでデータに応じた電位が転送される。“１”データが与えられたビット線では、その後選択ゲート線ＳＧＤをＶｄｄに戻すことにより、Ｖｄｄ程度にプリチャージされたチャネルがフローティング状態になる。
【００６０】
その後時刻ｔ１で書き込みパルス電圧の印加が行われる。即ち、選択された制御ゲート線ＣＧ１は、Ｖｄｄから書き込み電圧Ｖｐｇｍまで昇圧され、ビット線側に隣接する制御ゲート線ＣＧ０は、Ｖｄｄから中間電圧Ｖｐａｓｓまで昇圧され、共通ソース線側に隣接する制御ゲート線ＣＧ２はＶｓｓのまま保持され、それ以外の制御ゲート線ＣＧ３〜ＣＧ１５は、Ｖｄｄから中間電圧Ｖｐａｓｓまで昇圧される。これにより、上述したように、選択メモリトランジスタではデータに応じて電子注入が生じ、或いは電子注入が阻止される。時刻ｔ２で１回の書き込み動作が終了する。
【００６１】
図では省略したが、通常は時刻ｔ２の後、書き込みベリファイ読み出しが行われ、書き込み不十分のメモリトランジスタがある場合には再度、書き込み動作が繰り返される。この様に、書き込み動作とベリファイ読み出し動作を繰り返すことによって、書き込みデータを所定のしきい値電圧分布内に追い込む。
【００６２】
［実施の形態３］
ここまでの実施の形態は、“１”データ書き込み時、選択されたメモリトランジスタの隣接メモリトランジスタのチャネルをオフにする従来のＬＳＢ方式を基本として、ＮＡＮＤセルのビット線及び共通ソース線から２番目のメモリトランジスタが選択された場合に限って、基本のＬＳＢ方式を変形するものであった。これに対して次に、基本となるＬＳＢ方式そのものを変形した実施の形態を説明する。
【００６３】
この実施の形態の書き込みモードは、ＮＡＮＤセル内のある制御ゲート線が選択されたときに、チャネルブーストを行うためにチャネルをカットオフにするメモリトランジスタは、選択メモリトランジスタの隣接メモリトランジスタでなくてもよく、選択メモリトランジスタを間に含むような任意の二つのメモリトランジスタであればよいという考えに基づく。この場合、チャネルをカットオフするメモリトランジスタの間に選択メモリトランジスタと共に挟まれた非選択メモリトランジスタの制御ゲート線には中間電圧を印加して、選択メモリトランジスタでのチャネル昇圧を補助すればよい。
【００６４】
この実施の形態によると、“１”書き込み時のチャネル昇圧は、複数のメモリトランジスタのチャネル領域を一体にして行われることになる。そして、選択メモリトランジスタの制御ゲートには書き込み電圧が与えられ、これと一体にチャネルを昇圧する非選択メモリトランジスタの制御ゲートには中間電圧を与えることにより、書き込み電圧を与える選択メモリトランジスタの制御ゲートに隣接する非選択の制御ゲートにＶｓｓを与える通常のＬＳＢ方式に比べて、選択メモリトランジスタに隣接する非選択メモリトランジスタによる容量カップリング効果が低減される。
【００６５】
即ち、書き込み電圧Ｖｐｇｍが与えられる選択制御ゲートに、Ｖｓｓが与えられる非選択制御ゲートが隣接した場合には、Ｖｓｓが与えられた隣接する非選択制御ゲート線からの容量カップリングにより、選択されたメモリトランジスタの浮遊ゲートの電位上昇が不十分になり、“０”書き込み速度が低下する可能性がある。これに対して、Ｖｐｇｍの両側に中間電圧Ｖｐａｓｓを挟んで、Ｖｓｓ，Ｖｐａｓｓ，Ｖｐｇｍ，Ｖｐａｓｓ，Ｖｓｓという印加電圧にすると、書き込み電圧Ｖｐｇｍが従来と同じであっても、Ｖｐｇｍが印加された選択メモリトランジスタの浮遊ゲートの電位は十分に高くなり、“０”書き込み速度が速いものとなる。
【００６６】
また、Ｖｓｓが印加された非選択制御ゲート線は、寄生抵抗と寄生容量のために駆動端から離れた部分は必ずしも電位固定されず、隣接する制御ゲート線が高い電圧Ｖｐｇｍであると、その容量カップリングにより電位の浮き上がりが生じる。これに対して、Ｖｓｓが印加される制御制御ゲート線とＶｐｇｍが印加される制御ゲート線の間にＶｐａｓｓが印加される制御ゲート線が配置されると、Ｖｓｓが印加された制御ゲート線の電位の浮き上がりが抑制される。
【００６７】
図９は、この実施の形態の書き込み動作時の一つのＮＡＮＤセルでの電圧関係を示している。ここでは一般的に、ＮＡＮＤセル内のビット線ＢＬからＫ番目の制御ゲート線ＣＧ（Ｋ）が選択された場合を示している。先の実施の形態で説明したように、書き込み動作に先立って、ビット線ＢＬから、ＮＡＮＤセルの選択メモリトランジスタのチャネルまでデータ“０”，“１”に応じて、Ｖｓｓ，Ｖｄｄがプリチャージされる。“１”データの場合は、プリチャージにより選択ゲートトランジスタＳＧ１がオフになり、ＮＡＮＤセルのチャネルはフローティング状態になる。ビット線側の選択ゲート線ＳＧＳは先の実施の形態と同様にＶｓｓである。
【００６８】
選択された制御ゲート線ＣＧ（Ｋ）には書き込み電圧Ｖｐｇｍが与えられ、この選択メモリトランジスタの他に少なくとも一つの非選択メモリトランジスタを含むように適当な二本の制御ゲート線ＣＧ（Ｋ−ｍ）とＣＧ（Ｋ＋ｎ）とに、Ｖｓｓが与えられる。ここで、ｍ，ｎは正の整数であり、少なくとも一方は２以上である。
【００６９】
Ｖｓｓが与えられた制御ゲート線ＣＧ（Ｋ−ｍ），ＣＧ（Ｋ＋ｎ）に挟まれている非選択制御ゲート線には全て、中間電圧Ｖｐａｓｓ１が与えられる。また、制御ゲート線ＣＧ（Ｋ−ｍ）よりビット線ＢＬ側の非選択制御ゲート線及び、制御ゲート線ＣＧ（Ｋ＋ｎ）より共通ソース線ＳＬ側にある非選択制御ゲート線には、中間電圧Ｖｐａｓｓ２が与えられる。
【００７０】
図９では、制御ゲート線ＣＧ（Ｋ−ｍ）よりビット線ＢＬ側の全ての非選択制御ゲート線及び、制御ゲート線ＣＧ（Ｋ＋ｎ）より共通ソース線ＳＬ側にある全ての非選択制御ゲート線に中間電圧Ｖｐａｓｓ２を与えているが、それぞれ少なくとも一つだけ選択して中間電圧Ｖｐａｓｓ２を与えるようにしてもよいことは、先の実施の形態の場合と同様である。但し、ビット線側及びソース線側でそれぞれ一つだけＶｐａｓｓ２を与える非選択制御ゲート線を選択するとすれば、Ｖｓｓを与える制御ゲート線ＣＧ（Ｋ−ｍ）のビット線ＢＬ側に隣接する非選択制御ゲート線及び、制御ゲート線ＣＧ（Ｋ＋ｎ）の共通ソース線ＳＬ側に隣接する非選択制御ゲート線とすることが好ましい。
【００７１】
図９の例は、ｍ＝２，ｎ＝３の場合であり、この場合、○印で囲んだ選択メモリトランジスタとこれに対してビット線側に隣接する一つの非選択メモリトランジスタと共通ソース線側に隣接する二つの非選択メモリトランジスタの範囲のチャネル部を一体としてブーストすることになる。このとき、一体として昇圧する範囲の非選択制御ゲート線には中間電圧Ｖｐａｓｓ１を与えているから、チャネル部の昇圧は確実に行われる。また、チャネルのカットオフのためにＶｓｓ＝０Ｖが与えられる制御ゲート線ＣＧ（Ｋ−ｍ），ＣＧ（Ｋ＋ｎ）のメモリトランジスタは、選択メモリトランジスタの直近ではなく、その間に中間電圧Ｖｐａｓｓ１が与えられる非選択制御ゲート線が挟まるため、選択制御ゲート線ＣＧ（Ｋ）に与えられる書き込み電圧による非選択メモリトランジスタに対する隣接カップリング効果が低減される。
【００７２】
この実施の形態のより具体的な態様を、図１０（ａ）（ｂ）に挙げる。図１０（ａ）は、選択メモリトランジスタとこれに対して共通ソース側に隣接する一つの非選択メモリトランジスタを一体に昇圧するようにした例である。従って、選択ゲート線ＣＧ（ｋ）に書き込み電圧Ｖｐｇｍ、これに隣接する非選択ゲート線ＣＧ（Ｋ＋１）に中間電圧Ｖｐａｓｓ１を与え、これらを挟む非選択制御ゲート線ＣＧ（Ｋ−１）及びＣＧ（Ｋ＋２）にＶｓｓを与える。これにより、二つのメモリトランジスタの範囲のチャネル部を一体の昇圧することになる。
【００７３】
図１０（ａ）では、選択制御ゲート線とこれに隣接する一つの非選択制御ゲート線の範囲を昇圧する場合に、共通ソース線ＳＬ側に隣接する非選択制御ゲート線を中間電圧Ｖｐａｓｓとしているが、ビット線ＢＬ側に隣接する非選択制御ゲート線に中間電圧Ｖｐａｓｓを与えるようにしてもよい。中間電圧Ｖｐａｓｓを印加することによるストレスによる誤書き込みという問題を考慮すると、ビット線ＢＬ側に隣接する非選択制御ゲート線に中間電圧Ｖｐａｓｓを与える方式が好ましい。何故なら、選択された制御ゲート線より共通ソース線側は既に書き込みが終了しており、しきい値変動は避けなければならないが、ビット線側はこれから書き込みが行われるために、Ｖｐａｓｓ印加によるしきい値変動はそれほど問題にならないからである。
【００７４】
図１０（ｂ）は、選択メモリトランジスタとこれを挟む二つの非選択メモリトランジスタを一体に昇圧するようにした例である。従って、選択ゲート線ＣＧ（ｋ）に書き込み電圧Ｖｐｇｍ、これに隣接する二つの非選択ゲート線ＣＧ（Ｋ−１）及びＣＧ（Ｋ＋１）に中間電圧Ｖｐａｓｓ１を与え、更にそれらの外側の非選択制御ゲート線ＣＧ（Ｋ−２）及びＣＧ（Ｋ＋２）にＶｓｓを与える。これにより、三つのメモリトランジスタの範囲のチャネル部を一体の昇圧することになる。
【００７５】
この実施の形態において、選択された制御ゲート線がビット線ＢＬから１番目（Ｋ＝１）の場合及び、２番目（Ｋ＝２）の場合は、ビット線ＢＬ側に非選択制御ゲート線がなくなるか、少なくなるため、例外的になる。これらの場合を、図１１（ａ）（ｂ）に示す。
【００７６】
図１１（ａ）は、図１０（ａ）又は（ｂ）の方式の場合であって、Ｋ＝１即ち、１番目の制御ゲート線ＣＧ（１）が選択された場合である。このとき、ビット線ＢＬ側は選択ゲート線ＳＧＤにＶｄｄが与えられて、“１”データの場合これがカットオフする。そして、選択された制御ゲート線ＣＧ（１）に書き込み電圧Ｖｐｇｍが与えられ、その共通ソース線ＳＬ側に隣接する非選択の制御ゲート線ＣＧ（２）に中間電圧Ｖｐａｓｓ１が与えられ、更にその隣の制御ゲート線ＣＧ（３）にはＶｓｓが与えられる。ビット線ＢＬ側にＶｓｓが与えられる非選択制御ゲート線は存在しない。これにより、二つのメモリトランジスタの範囲のチャネル部を一体に昇圧することになる。
【００７７】
図１１（ｂ）は、同じくＫ＝２、即ち２番目の制御ゲート線ＣＧ（２）が選択された場合である。このときも、ビット線ＢＬ側は選択ゲート線ＳＧＤにＶｄｄが与えられて、“１”データの場合これがカットオフする。そして、選択された制御ゲート線ＣＧ（２）に書き込み電圧Ｖｐｇｍが与えられ、その両隣の非選択の制御ゲート線ＣＧ（１），ＣＧ（３）に中間電圧Ｖｐａｓｓ１が与えられ、更にその隣の制御ゲート線ＣＧ（４）にはＶｓｓが与えられる。この場合も、ビット線ＢＬ側にＶｓｓが与えられる非選択制御ゲート線は存在しない。この図１１（ｂ）の方式は、ビット線側の２番目の制御ゲート線が選択されたときに１番目の制御ゲート線に中間電圧を印加する点で、先の実施の形態１と同様である。これにより、三つのメモリトランジスタの範囲のチャネル部を一体に昇圧することになる。
【００７８】
図１１（ａ）（ｂ）は、ビット線ＢＬ側から１番目及び２番目のメモリトランジスタが選択された場合であるが、共通ソース線ＳＬ側から１番目及び２番目のメモリトランジスタが選択された場合にも事情は同じである。共通ソース線ＳＬ側から１番目の制御ゲート線が選択された場合には、これより共通ソース線ＳＬ側にはオフ駆動される選択ゲート線ＳＧＳしかない。共通ソース線ＳＬ側から２番目の制御ゲート線が選択された場合には、それより共通ソース線ＳＬ側には非選択の制御ゲート線は１本であり、これは中間電圧Ｖｐａｓｓ１とすればよい。
【００７９】
図９において、Ｖｓｓが与えられた制御ゲート線の間にある非選択制御ゲート線に与える中間電圧をＶｐａｓｓ１とし、Ｖｓｓが与えられた制御ゲート線の外側の非選択制御ゲート線に与える中間電圧をＶｐａｓｓ２としたが、これらの二つの中間電圧は等しくてもよいし、異なる値を選択してもよい。
【００８０】
即ち、中間電圧Ｖｐａｓｓ１は、書き込み電圧Ｖｐｇｍと共に、選択されたメモリトランジスタのチャネルを含む周囲のチャネル部を一体に昇圧するための補助的電圧であり、中間電圧Ｖｐａｓｓ２は、Ｖｓｓが与えられたメモリトランジスタのチャネルをカットオフするための基板バイアス（より具体的には、そのメモリトランジスタのソースバイアス）用として用いられる電圧であるから、それぞれの用途に応じて最適設定すればよい。これらの中間電圧Ｖｐａｓｓ１，Ｖｐａｓｓ２として同じ電圧を用いれば、書き込みに必要な制御電圧の種類が少なくて済む。
【００８１】
なお上記各実施の形態において、書き込み時に制御ゲートに与えられるＶｓｓは、ビット線ＢＬから与えられる“０”，“１”データの電位について、“１”データ電位ではチャネルをカットオフし、“０”データ電位はチャネル転送を許可するという意味でチャネル昇圧を制御する際の基準電圧として用いられており、必ずしも０Ｖでなくてもよい。
【００８２】
【発明の効果】
以上述べたようにこの発明によれば、ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、従来のセルフブースト方式を改良することにより、微細セルを用いた場合にも誤書き込みを確実に防止することが可能になる。
【図面の簡単な説明】
【図１】この発明によるＥＥＰＲＯＭの構成を示す図である。
【図２】同ＥＥＰＲＯＭのメモリセルアレイの構成を示す図である。
【図３】この発明の実施の形態によるＣＧ１選択時の書き込み動作時の電圧関係を示す図である。
【図４】同実施の形態の“１”書き込み側のチャネル昇圧の様子を示す図である。
【図５】同実施の形態のＣＧ２選択時の書き込み動作時の電圧関係を示す図である。
【図６】同実施の形態のＣＧ１４選択時の書き込み動作時の電圧関係を示す図である。
【図７】他の実施の形態によるＣＧ２選択時の書き込み動作時の電圧関係を示す図である。
【図８】各実施の形態の書き込み動作タイミング波形を示す図である。
【図９】他の実施の形態による書き込み動作時の電圧関係を示す図である。
【図１０】同実施の形態の具体例における書き込み時の電圧関係を示す図である。
【図１１】同実施の形態のビット線側１番目及び２番目が選択されたときの書き込み時の電圧関係を示す図である。
【図１２】従来方式でのＣＧ２選択時のチャネル昇圧の様子を示す図である。
【図１３】従来方式でのＣＧ１選択時のチャネル昇圧の様子を示す図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ／データラッチ、３…カラムゲート、４…ロウデコーダ／ワード線ドライバ、５…カラムデコーダ、６…アドレスラッチ、７…制御回路、８…内部電圧発生回路、９…Ｉ／Ｏバッファ、ＭＣ０〜ＭＣ１５…メモリトランジスタ、ＳＧ１，ＳＧ１…選択ゲートトランジスタ、ＢＬ０〜ＢＬ４２２３…ビット線、ＳＬ…共通ソース線、ＣＧ０〜ＣＧ１５…制御ゲート線、ＳＧＤ，ＳＧＳ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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