(57)【特許請求の範囲】
【請求項１】
メモリセルアレイを構成するメモリセルの行及び列と、
前記メモリセルアレイの選択された行をアドレスするアドレス選択信号に応答して動作するアドレス回路とを備えたメモリ装置において、
前記アドレス回路は、アドレスバッファと、行プレデコーダと、行デコーダとを有し、
前記行プレデコーダは複数の行プレデコーダエレメントにより構成され、
前記各行プレデコーダエレメントは、
前記アドレス選択信号を表わす信号を受信するパスゲート回路と、
電源と接地との間に互いに直列に連結された複数のトランジスタを有し、前記アドレス選択信号を表わす信号の値に応答する行へのアドレスを許可する行選択信号を発生させるラッチセッティング回路と、
複数のトランジスタを有し、前記ラッチセッティング回路から受信した前記行選択信号をラッチするラッチ回路と、を有するデコーディング回路と、
テストモード信号を受信するよう結合され、かつ前記デコーディング回路の前記ラッチセッティング回路に結合されたテストモード回路と、を具備し、
前記テストモード回路は、前記テストモード信号を受信すると、前記ラッチセッティング回路との結合点と前記電源との間の前記各トランジスタには接続されず、前記ラッチセッティング回路との結合点と前記接地との間の前記各トランジスタには接続されて、前記接続されたトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値とは無関係に、前記接続されないトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値にのみ依存して前記行デコーダへの行選択信号の生成の可否が決定され、
前記メモリ装置は、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で構成され、前記テストモード回路による前記テストモード信号の受信がない場合には、前記ラッチセッティング回路による前記行選択信号の発生により、前記メモリセルアレイの前記メモリセルの選択された行へのアドレスを許可し、
前記アドレス選択信号は、並列バイナリ信号で構成され、該並列バイナリ信号が信号値の第１の論理組合せであるとき、前記ラッチセッティング回路が前記行選択信号を発生させることを特徴とするメモリ装置。
【請求項２】
前記テストモード回路は、前記テストモード信号の受信時に、前記並列バイナリ信号が第１の論理組合せ及び第２の論理組合せであれば前記デコーディング回路に対して前記行アドレス選択信号を発生させるよう動作することを特徴とする請求項１に記載のメモリ装置。
【請求項３】
第１の論理組合せと第２の論理組合せとは前記並列バイナリ信号の一方の信号の値がそれぞれ互いに異なることを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記テストモード回路は、前記テストモード信号の受信時に、前記並列バイナリ信号が、第１の論理組合せ、第２の論理組合せ、第３の論理組合せ及び第４の論理組合せであれば前記デコーディング回路に対して前記行アドレス選択信号を発生させるよう動作することを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記デコーディング回路は複数のデコーダで構成され、各デコーダは前記アドレス選択信号を受信するように結合され、少なくとも１つの行選択信号を発生させることを特徴とする請求項１に記載のメモリ装置。
【請求項６】
前記デコーダの数は、前記アドレス選択信号を形成する前記並列バイナリ信号の許された信号値の論理組合せの数に対応していることを特徴とする請求項５に記載のメモリ装置。
【請求項７】
前記アドレス選択信号を形成する前記並列バイナリ信号は、少なくとも第１のライン、第２のライン、及び第３のライン上に生成された少なくとも３ビット信号で構成され、前記デコーディング回路は、第１のライン、第２のライン及び第３のラインをそれぞれ受けるよう結合された少なくとも第１の入力パッド、第２の入力パッド及び第３の入力パッドを有し、これらのライン上に前記アドレス選択信号が生成されることを特徴とする請求項１に記載のメモリ装置。
【請求項８】
前記デコーディング回路は、前記テストモード選択信号を受信すると、第３の入力パッドを選択された信号値に分流する分流回路を形成することを特徴とする請求項７に記載のメモリ装置。
【請求項９】
前記テストモード信号を発生させるテストモード発生器を更に備えることを特徴とする請求項１に記載のメモリ装置。
【請求項１０】
前記テストモード発生器はメモリセルの行グループをストレスする前記テストモード信号を発生させることを特徴とする請求項９に記載のメモリ装置。
【請求項１１】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で構成されたメモリ装置であって、
メモリセルアレイを構成するメモリセルの行及び列と、
前記メモリセルアレイの選択された行をアドレスするアドレス選択信号に応答して動作するアドレス回路とを備え、
前記アドレス回路は、アドレスバッファと、行プレデコーダと、行デコーダとを有し、
前記行プレデコーダは複数の行プレデコーダエレメントにより構成され、
前記各行プレデコーダエレメントは、
前記アドレス選択信号を表わす信号を受信するパスゲート回路と、
電源と接地との間に互いに直列に連結された複数のトランジスタを有し、前記アドレス選択信号を表わす信号の値に応答する行へのアドレスを許可する行選択信号を発生させるラッチセッティング回路と、
複数のトランジスタを有し、前記ラッチセッティング回路から受信した前記行選択信号をラッチするラッチ回路と、を有するデコーディング回路と、
テストモード信号を受信するよう結合され、かつ前記デコーディング回路の前記ラッチセッティング回路に結合されたテストモード回路と、を具備し、
前記テストモード回路は、前記テストモード信号を受信すると、前記ラッチセッティング回路との結合点と前記電源との間の前記各トランジスタには接続されず、前記ラッチセッティング回路との結合点と前記接地との間の前記各トランジスタには接続されて、前記接続されたトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値とは無関係に、前記接続されないトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値にのみ依存して前記行デコーダへの行選択信号の生成の可否が決定され、
前記テストモード回路による前記テストモード信号の受信がない場合には、前記ラッチセッティング回路による前記行選択信号の発生により、前記メモリセルアレイの前記メモリセルの選択された行へのアドレスを許可するメモリ装置のメモリセルアレイのメモリセルの選択された行を選択アドレスするための行選択信号を発生させる方法であって、
前記パスゲート回路にアドレス選択信号を印加する第１の印加ステップと、
前記メモリセルアレイのテスト時に、前記テストモード回路にテストモード選択信号をさらに印加する第２の印加ステップと、
前記第１の印加ステップ中に前記パスゲート回路に印加された前記アドレス選択信号が並列バイナリ信号で構成され、前記並列バイナリ信号が信号値の第１の論理組合せである時に、メモリセルの第１の選択された行を選択的にアドレスする第１の行選択信号を第１の選択されたワードライン上に発生させる第１の発生ステップと、
前記アドレス選択信号が少なくとも第２の選択された値であって、前記第２の印加ステップ中に前記テストモード選択信号が前記テストモード回路に印加されたとき少なくともメモリセルの第２の選択された行の同時アドレスを選択する少なくとも第２の選択された行選択信号を少なくとも第２の選択されたワードライン上に発生させる第２の発生ステップと、を具備し、
前記印加ステップ中に前記パスゲート回路に印加される前記アドレス選択信号は、少なくとも第１のライン、第２のライン及び第３のライン上で前記メモリ装置に印加される少なくとも３ビットのバイナリ信号で構成され、前記発生ステップにより、第１のライン、第２のライン及び第３のラインに印加される前記バイナリ信号が各々第１の選択された値であるときには前記第１の行選択信号を発生させることを特徴とする方法。
【請求項１２】
前記第２の発生ステップは、第１のライン及び第２のライン上に印加される前記バイナリ信号が各々第１の選択された値であるときには少なくとも前記第２の行選択信号を発生させるステップを含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記メモリ装置はデコーディング回路を有し、前記第１の印加ステップ中に生成される前記アドレス選択信号が前記デコーディング回路に印加されることを特徴とする請求項１１に記載の方法。
【請求項１４】
前記第１の発生ステップは、前記第１の選択されたワードラインをバイアスするステップを含み、その後、前記第２の発生ステップは前記第２の選択されたワードラインをバイアスするステップを含むことを特徴とする請求項１１に記載の方法。
【請求項１５】
テスト時にメモリ装置のメモリセルがストレスされるときの速度を増加させる回路であって、前記メモリセルはメモリセルアレイを形成するように行列配置され、前記メモリ装置はアドレス選択信号を受信するように結合されている回路において、
テストモード信号を発生させるテストモード信号発生器と、
前記テストモード信号発生器と前記アドレス選択信号とによって生成された前記テストモード信号を受信するよう結合されているメモリセルアレイデコーディング装置とを備え、
前記メモリセルアレイデコーディング装置は、
前記アドレス選択信号を表わす信号を受信するパスゲート回路と、
電源と接地との間に互いに直列に連結された複数のトランジスタを有し、前記アドレス選択信号を表わす信号の値に応答する行へのアドレスを許可する行選択信号を発生させるラッチセッティング回路と、
複数のトランジスタを有し、前記ラッチセッティング回路から受信した前記行選択信号をラッチするラッチ回路と、を有するデコーディング回路と、
テストモード信号を受信するよう結合され、かつ前記デコーディング回路の前記ラッチセッティング回路に結合されたテストモード回路と、を具備し、
前記テストモード回路は、前記テストモード信号を受信すると、前記ラッチセッティング回路との結合点と前記電源との間の前記各トランジスタには接続されず、前記ラッチセッティング回路との結合点と前記接地との間の前記各トランジスタには接続されて、前記接続されたトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値とは無関係に、前記接続されないトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値にのみ依存して前記アレイの前記メモリセルのどの行がストレスされるかを決定する値を持った行選択信号を生成し、
前記行選択信号は、前記テストモード信号が生成されたとき同時にストレスされるべき前記アレイの前記メモリセルの行の増加数を選択させることを特徴とする回路。
【請求項１６】
前記行選択信号の値を変更するワードラインドライブ装置をさらに含むことを特徴とする請求項１５に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリデバイスのメモリセルアクセス方法及びアクセス回路に関する。
【０００２】
【従来の技術】
デジタルメモリデバイスは、多種のデジタル回路に用いられている。これらのメモリデバイスによって、デジタル回路の動作時にアクセスされることとなるデジタルデータの格納が可能となる。メモリデバイスを備えたデジタル回路の例として、コンピュータが挙げられる。
【０００３】
多くの従来のコンピュータにおいては、大量のデータの格納を可能とするメモリデバイスを備えている。そして、コンピュータの動作時に、これらのデータはアクセスを受けることとなる。ランダムアクセスメモリデバイスは、デジタル回路でよく用いられるメモリデバイスの一種である。ランダムアクセスメモリデバイスには、デジタルデータのビットデータを格納するためのメモリセルが含まれる。メモリセルにおいては、どのセルもアドレス可能であり、従って、他のメモリセルとは独立にアクセスされる。その一方、シリアルアクセスメモリのメモリセルは、順次アクセスを行う必要がある。
【０００４】
ランダムアクセスメモリデバイスには、リードオンリーメモリ( ＲＯＭ) 、読み出し／書き込みメモリ( ＲＡＭ) が含まれる。ＲＯＭ及びＲＡＭのいずれにも、スタティックロード、シンクロナス、アシンクロナスの各種のメモリデバイスが含まれる。シンクロナスＲＡＭまたはシンクロナスＲＯＭでは、メモリ動作を可能とするために、クロックエッジが必要であるが、アシンクロナスＲＡＭでは、アドレスの変化を認識して、このようなアドレス変化の後に新しいデータを出力する。
【０００５】
ＲＡＭのメモリセルは、更に、スタティックメモリ構造とダイナミックメモリ構造とに分けることができる。スタティックメモリ構造は、いくつかのラッチ格納形態が用いられ、一方、ダイナミックメモリ構造においては、キャパシタへの電荷のダイナミック格納形態がいくつか用いられている。
【０００６】
ダイナミックラム( ＤＲＡＭ) は、種々のデジタルデバイスにおいて商業的に広く用いられるに至っている。ＤＲＡＭはアクセスレートが比較的高速であり、従ってデータを高速に検索することが必要となるデジタル回路に特に適している。
【０００７】
他のメモリデバイスだけでなく、ＤＲＡＭもまた、メモリセルが適切に動作することを確認するために、その製造後において試験がなされる。この初期試験期間は、バーンイン期間と呼ばれる場合がある。このバーンイン期間においては、メモリデバイスのメモリセルのアドレス及びストレスがなされる。デバイスのアドレス及びストレスを行うことで、メモリセルに異常がないことを確認する。通常、メモリセルに異常がないことを確認するために、メモリセルを数回ストレスする。
【０００８】
技術の向上によって、メモリデバイスの格納容量は大きくなってきている。しかし、このように大容量のメモリデバイスの製造後におけるバーンイン試験では、その試験中におけるメモリデバイスのメモリセルのアドレス及びストレスにおいて、メモリセルの増加分に対応してアドレス及びストレス時間が必要となる。従って、試験時間も長くなってしまう。
【０００９】
メモリデバイス中のメモリセル数が大きくなるにつれて、異常なメモリセルの数も、その増加分に相当するだけ増えていく。また、メモリセルの物理的寸法が小さくなるにつれて、メモリセルに物理的欠陥があると、その欠陥が小さくても、メモリセルが正常動作しなくなってしまう。
【００１０】
バーンイン期間を長くすることで、各メモリセルのアドレス及びストレスによる欠陥を検出することは可能である。しかし、バーンイン期間を長くすると、テストプロセスにおけるメモリデバイスのスループットが減少してしまう。
【００１１】
メモリセルを適切にストレスするために要する時間を減少させるために、メモリセルのストレス時にメモリデバイスの温度を高くする試みがなされている。同様に、メモリセルにかける信号の電圧レベルを高くして、メモリセルを適切にストレスするために要する時間を減少させる試みもなされている。
【００１２】
【発明が解決しようとする課題】
しかし、温度や電圧を高くすると、メモリデバイスのその他の異常、つまり、メモリデバイス自体の欠陥によるものではない異常を検出してしまうおそれがある。即ち、電圧や温度を高くすると、メモリセルの欠陥ではなく電圧や温度が高いことを示す異常が検出されてしまう。
【００１３】
従って、メモリデバイスにかけられる信号の電圧レベルや温度を高くすることなく、メモリデバイスのメモリセルを高いレートでストレス可能とする手法が望まれている。
【００１４】
【課題を解決するための手段】
本発明は上述の課題を解決するために、メモリセルアレイを構成するメモリセルの行及び列と、前記メモリセルアレイの選択された行をアドレスするアドレス選択信号に応答して動作するアドレス回路とを備えたメモリ装置を提供する。このメモリ装置において、前記アドレス回路は、アドレスバッファと、行プレデコーダと、行デコーダとを有する。前記行プレデコーダは複数の行プレデコーダエレメントにより構成され、前記各行プレデコーダエレメントは、前記アドレス選択信号を表わす信号を受信するパスゲート回路と、電源と接地との間に互いに直列に連結された複数のトランジスタを有し前記アドレス選択信号を表わす信号の値に応答する行へのアドレスを許可する行選択信号を発生させるラッチセッティング回路と、複数のトランジスタを有し前記ラッチセッティング回路から受信した前記行選択信号をラッチするラッチ回路と、を有するデコーディング回路と、テストモード信号を受信するよう結合され、かつ前記デコーディング回路の前記ラッチセッティング回路に結合されたテストモード回路と、を具備し、前記テストモード回路は、前記テストモード信号を受信すると、前記ラッチセッティング回路との結合点と前記電源との間の前記各トランジスタには接続されず、前記ラッチセッティング回路との結合点と前記接地との間の前記各トランジスタには接続されて、前記接続されたトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値とは無関係に、前記接続されないトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値にのみ依存して前記行デコーダへの行選択信号の生成の可否が決定される。前記メモリ装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で構成され、前記テストモード回路による前記テストモード信号の受信がない場合には、前記ラッチセッティング回路による前記行選択信号の発生により、前記メモリセルアレイの前記メモリセルの選択された行へのアドレスを許可する。前記アドレス選択信号は、並列バイナリ信号で構成され、該並列バイナリ信号が信号値の第１の論理組合せであるとき、前記ラッチセッティング回路が前記行選択信号を発生させる。
【００１５】
また、本発明は、メモリ装置のメモリセルアレイのメモリセルの選択された行を選択アドレスするための行選択信号を発生させる方法を提供する。この方法は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で構成されたメモリ装置であって、メモリセルアレイを構成するメモリセルの行及び列と、前記メモリセルアレイの選択された行をアドレスするアドレス選択信号に応答して動作するアドレス回路とを備え、前記アドレス回路は、アドレスバッファと、行プレデコーダと、行デコーダとを有し、前記行プレデコーダは複数の行プレデコーダエレメントにより構成され、前記各行プレデコーダエレメントは、前記アドレス選択信号を表わす信号を受信するパスゲート回路と、電源と接地との間に互いに直列に連結された複数のトランジスタを有し前記アドレス選択信号を表わす信号の値に応答する行へのアドレスを許可する行選択信号を発生させるラッチセッティング回路と、複数のトランジスタを有し前記ラッチセッティング回路から受信した前記行選択信号をラッチするラッチ回路と、を有するデコーディング回路と、テストモード信号を受信するよう結合されかつ前記デコーディング回路の前記ラッチセッティング回路に結合されたテストモード回路と、を具備し、前記テストモード回路は、前記テストモード信号を受信すると、前記ラッチセッティング回路との結合点と前記電源との間の前記各トランジスタには接続されず、前記ラッチセッティング回路との結合点と前記接地との間の前記各トランジスタには接続されて、前記接続されたトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値とは無関係に、前記接続されないトランジスタのアドレス選択ラインに生成されるアドレス選択信号の値にのみ依存して前記行デコーダへの行選択信号の生成の可否が決定され、前記テストモード回路による前記テストモード信号の受信がない場合には、前記ラッチセッティング回路による前記行選択信号の発生により、前記メモリセルアレイの前記メモリセルの選択された行へのアドレスを許可するメモリ装置のメモリセルアレイのメモリセルの選択された行を選択アドレスするための行選択信号を発生させる方法であって、前記パスゲート回路にアドレス選択信号を印加する第１の印加ステップと、前記メモリセルアレイのテスト時に、前記テストモード回路にテストモード選択信号をさらに印加する第２の印加ステップと、前記第１の印加ステップ中に前記パスゲート回路に印加された前記アドレス選択信号が並列バイナリ信号で構成され、前記並列バイナリ信号が信号値の第１の論理組合せである時に、メモリセルの第１の選択された行を選択的にアドレスする第１の行選択信号を第１の選択されたワードライン上に発生させる第１の発生ステップと、前記アドレス選択信号が少なくとも第２の選択された値であって、前記第２の印加ステップ中に前記テストモード選択信号が前記テストモード回路に印加されたとき少なくともメモリセルの第２の選択された行の同時アドレスを選択する少なくとも第２の選択された行選択信号を少なくとも第２の選択されたワードライン上に発生させる第２の発生ステップとを具備する。前記印加ステップ中に前記パスゲート回路に印加される前記アドレス選択信号は、少なくとも第１のライン、第２のライン及び第３のライン上で前記メモリ装置に印加される少なくとも３ビットのバイナリ信号で構成され、前記発生ステップにより、第１のライン、第２のライン及び第３のラインに印加される前記バイナリ信号が各々第１の選択された値であるときには前記第１の行選択信号を発生させることを特徴とする。
【００１６】
【発明の実施の形態】
次に添付図面を参照して本発明によるメモリデバイスのメモリセルアクセス方法及びアクセス回路の実施の形態を詳細に説明する。図１は、本発明の実施の形態に係るメモリデバイス１０を示す。このメモリデバイス１０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であり、行列配置された複数のメモリセルにより構成されるメモリアレイ１２を含む。なお、図示するメモリデバイス１０はＤＲＡＭを構成するが、その他のメモリデバイスを示すことも可能であり、本発明の教示はその他のメモリデバイスにも適用可能である。
【００１７】
メモリデバイス１０は、更にアドレス回路とバーンインモード信号ジェネレータ２２を有する。アドレス回路は、アドレスバッファ１４、行プレデコーダ１６、行デコーダ１８を有する。
【００１８】
アドレスバッファ１４はアドレス選択ライン２４からアドレス選択信号を受けるように結合されている。このアドレス選択信号はバイナリ信号であり、Ａ０〜Ａ９で示され、アドレスバッファ１４で用いられる。
【００１９】
アドレス選択信号Ａ０〜Ａ９は、メモリデバイス１０のメモリサイズが４メガビットのときに用いられる。メモリサイズの値が異なる場合には、用いられるアドレス選択信号の本数も異なってくる。アドレス選択信号値によって、メモリのメモリセルのどの行及び列がアドレスされるかが決定される。
【００２０】
アドレスバッファ１４は、ライン２４を通じて入力されるアドレス選択信号の値を変換して、メモリデバイス１０のエレメントによって用いられ得る形態とし、また、アドレス選択信号の値をラッチするように動作する。アドレスバッファ１４は、更に行アドレス選択信号の反転信号（以下、バーＲＡＳ信号と記す）を受ける。バーＲＡＳ信号がライン２６上に生成されると、アドレスバッファ１４は、ライン２４上に生成されるアドレス選択信号の値をラッチする。
【００２１】
アドレスバッファ１４はラッチされた信号を、行プレデコーダ１６につながるライン２８上に生成する。行プレデコーダ１６は、ライン２４上に生成されたアドレス選択信号の取りうる値の数に対応した数のプレデコーダエレメントを有する。特定の値のアドレス選択信号がライン２４に生成されると、行プレデコーダ１６のプレデコーダエレメントの一つから、行デコーダ１８に接続しているライン３２上のうちの一つのラインに信号を生成する。行デコーダ１８は、メモリアレイ１２のメモリセルの選択された行にアドレスを行うために、ワードライン３４上に信号を生成する。
【００２２】
バーンインモード信号ジェネレータ２２は、バーンインモード、またはテストモード信号を、行プレデコーダ１６のプレデコーダエレメントに接続されたライン３６上に生成する。このバーンインモード信号ジェネレータ２２は、特定の手順でこのジェネレータ２２に信号が供給されると、それに応答してバーンインモード信号を生成する。
【００２３】
特に、バーンインモード信号ジェネレータ２２は上述したバーＲＡＳ信号とともに、列アドレス信号の反転信号（以下、バーＣＡＳ信号と記す）及びライトイネーブル信号の反転信号（以下、バーＷＥ信号と記す）を受信するように接続されている。このバーンインモード信号ジェネレータ２２は、さらにアドレス選択信号のうちの選択された数個を受けるように接続されており、ここではアドレス選択信号はＡ５，Ａ６，Ａ７である。バーＲＡＳ信号、バーＣＡＳ信号、バーＷＥ信号は、すべてＪＥＤＥＣ(Joint Electric Device Engineering Council) 規格により定義され、周知のものである。
【００２４】
図２ないし図６に、ＤＲＡＭに入力されるバーＲＡＳ、バーＣＡＳ、バーＷＥ信号の関係を示す。信号ジェネレータ２２へのバーＲＡＳ、バーＣＡＳ、バーＷＥ信号が特定の順にて与えられると、信号ジェネレータ２２は、バーンインモード信号を生成する。バーンインモード信号が生成されて行プレデコーダ１６に与えられると、行プレデコーダ１６において、行選択信号をライン３２に生成するプレデコーダエレメントが少なくとも一つ増加する。続いて、ワードライン３４に信号を生成する行デコーダ１８が少なくとも一つ増加する。ワードライン３４の少なくとも一つに、信号が追加生成されることで、メモリアレイ１２のメモリセルのアドレスされる行が追加され、従ってアドレスされる行が増加する。メモリセルの行がアドレスされると、アドレスされるメモリセルに電流が付加される。即ち“ストレス" される。従って、バーンインモード信号が生成されて、アドレスされるメモリセルの行が少なくとも一つ増加すると、所定期間中にストレスされるメモリセルの数が増加する。
【００２５】
さらに、ライン２４へのアドレス選択信号及びバーンインモード信号を適切に生成することで、バーンイン期間中に、メモリアレイ１２のメモリセルのすべての行をアドレス及びストレスすることが可能であり、メモリアレイ１２のメモリセルが適切に動作することが確認される。
【００２６】
そして、バーンインモード信号が生成されたときに、アドレスされるメモリセルの行が少なくとも一つ増加することで、メモリアレイのすべてのメモリセルのアドレス及びストレスに要する時間が短縮される。
【００２７】
メモリデバイス１０を形成するＤＲＡＭに入力されるバーＲＡＳ、バーＣＡＳ、バーＷＥ信号のタイミングの相関によって、種々の動作モードでメモリデバイスが動作するようになる。このタイミングの相関は、上述したＪＥＤＥＣ規格により定められている。
【００２８】
図２において、各波形は、メモリデバイス１０の通常動作時におけるバーＲＡＳ、バーＣＡＳ、バーＷＥ信号の生成を示している。この時のバーＲＡＳ信号は、バーＣＡＳ信号に先立って生成され、バーＷＥ信号が“無関係”という論理状態のときに生成される。メモリデバイスの通常動作時の間、メモリアレイ１２のメモリセルの行は、ライン２４に生成されるアドレス選択信号の値にのみ応答してアドレスされる。
【００２９】
図３に示される各波形は、バーＲＡＳ信号に先立って生成されるバーＣＡＳ信号の生成を示している。以下、バーＲＡＳ信号に先立つバーＣＡＳ信号の生成を、ＣＢＲ( ＣＢＲ：バーCAS Before  バー RAS）と記載する。バーＲＡＳ信号に先立ってバーＣＡＳ信号が生成されると、メモリアレイ１２のメモリセルは、従来法によってリフレッシュされる。
【００３０】
図４に示される波形は、バーＷＥ、バーＣＡＳ、バーＲＡＳの各信号が順に入力している状態を示し、メモリデバイス１０にこれらが入力されると、特別テストモードを生成させる。特に、バーＷＥ、バーＣＡＳ、バーＲＡＳの各信号及び選択されたアドレス選択信号がバーンインモード信号ジェネレータ２２に図示された順、すなわちバーＷＥ信号はバーＣＡＳ信号に先立って生成され、バーＣＡＳ信号はバーＲＡＳ信号の生成に先立って生成される順で入力されると、この信号ジェネレータ２２は、バーンインモード信号を生成する。上述したＪＥＤＥＣ規格では、バーＷＥ、バーＣＡＳ、バーＲＡＳの各信号が図示した順に生成されると、ユーザ定義モードでの動作が可能となっている。ユーザ定義モードは、メモリデバイス１０に入力される選択されたアドレス選択信号の値により定められ、図ではＡＤＤ信号として示される。バーＷＥ、バーＣＡＳ、バーＲＡＳの各信号が図示の順に生成されると、ＡＤＤ信号の値により定められるユーザ定義モードに入る。
【００３１】
図５は、アドレス選択信号Ａ５，Ａ６，Ａ７として生成される信号の値の組み合わせを示し、これらがともにメモリデバイス１０に図４に示すように入力されると、バーンインモード信号ジェネレータ２２でバーンインモード信号が生成される。このジェネレータ２２のその他の詳細は、以下の図１３に示される。図示される順及び値で信号が生成されると、メモリデバイス１０の信号ジェネレータ２２は、バーンインモード信号を生成させ、この信号は行プレデコーダ１６に入力される。
【００３２】
従って、図示の順及び値で信号が生成されると、メモリセルの行が少なくとも一つ更にアドレス及びストレスされるようになる。バーンインモードその他の期間におけるメモリデバイス１０の試験の間、バーＷＥ、バーＣＡＳ、バーＲＡＳの各信号をアドレス選択信号とともに用いると、メモリアレイ１２のメモリセルがストレスされ、欠陥の有無が検出される。
【００３３】
上述したように、図１のメモリデバイス１０は、ＤＲＡＭで構成されているが、その他のメモリデバイスも同様に使用可能である。例えば、ＳＤＲＡＭは、バーンインモード信号ジェネレータ２２に入力される信号とバーＲＡＳ信号がアドレスバッファ１４に入力される点を除いては、上述したメモリデバイス１０の構成と同様の構成を有する。
【００３４】
バーＷＥ、バーＣＡＳ、バーＲＡＳ信号は、ＳＤＲＡＭでは用いられない。代わりに、アドレス選択信号Ａ０〜Ａ９（４メガＳＤＲＡＭの場合）が、バーンインモード信号ジェネレータ２２に入力される。
【００３５】
ＪＥＤＥＣにより定められた規格によれば、アドレス選択信号Ａ７の論理値が“１”のときに、ユーザ定義機能が生成可能となる。従って、本発明の一実施形態では、メモリデバイス１０がＳＤＲＡＭにより構成されている場合、論理値が“１”のアドレス選択信号Ａ７の生成によって、デバイスがテストモードとなる。その他のアドレス選択信号の値は、バーンインモード信号ジェネレータ２２によってバーンインモード信号を生成させることとなる。
【００３６】
一旦バーンインモードに入ってバーンインモード処理が終了するか、またはバーンインモードから抜けることが必要となると、メモリデバイス１０に入力される信号によって、デバイスにおけるバーンインモードが終了される。
【００３７】
メモリデバイス１０がＤＲＡＭで構成されている場合、バーンインモードから抜けるための手順が定義される。図６は、バーンインモード信号の生成を終了させるための、バーンインモード信号ジェネレータ２２への信号の入力のタイミング順を示している。ここでは、バーＣＡＳ信号は論理値“１”として生成され、バーＲＡＳ信号は論理値“０”として生成され、かつ、バーＷＥ信号の論理値は無関係となっている。
【００３８】
メモリデバイス１０をバーンインモードから抜けさせるためのその他の手法が図３に示される。ここでは、バーＣＡＳ信号が低値となるとバーＲＡＳ信号が低値となり、バーＷＥ信号は高値となる。メモリデバイス１０がＳＤＲＡＭで構成されている場合、信号Ａ７の論理値が“０”であるアドレス選択信号の生成によって、メモリデバイス１０でバーンインモードが終了される。
【００３９】
一旦バーンインモードから抜けると、メモリデバイス１０は、従来法によって動作する。
【００４０】
図７は、図１のメモリデバイス１０の行プレデコーダ１６の一本の行プレデコーダエレメント、ここでは行プレデコーダエレメント１６−０、を示す。行プレデコーダ１６は、図に示される行プレデコーダエレメント１６−０と同様の複数の行プレデコーダエレメントにより構成される。行プレデコーダエレメント１６−０の一部は、メモリデバイスの従来の行プレデコーダエレメントの一部に対応する。
【００４１】
行プレデコーダエレメント１６−０は、パスゲート回路１６２、ラッチセッティング回路１６４及びラッチ回路１６６を有する。例示のため、回路１６２，１６４，１６６の各部は、ＣＭＯＳにより構成されているとして示している。勿論、行プレデコーダ１６は、その他の回路用装置で構成されていてもよい。
【００４２】
パスゲート回路１６２は、ライン２８からアドレス選択信号を受信し、プレデコーダイネーブル信号及びその反転信号をライン１６８、ライン１７２から受信するように結合されている。ここで図示される行プレデコーダエレメント１６−０の具体例では、３本のアドレス選択信号ライン２８がパスゲート回路１６２に結合されている。他の具体例では、行プレデコーダエレメントの回路構成の変更に応じて、行プレデコーダエレメントに結合されるアドレス選択ラインの本数が増減される。
【００４３】
パスゲート回路１６２は、一連の対となるトランジスタ１７４，１７６，１７８，１８２，１８４，１８６を有する。トランジスタ１７４，１７６，１７８，１８２，１８４，１８６のゲート電極は、ライン１６８に生成されるプレデコーダイネーブル信号またはライン１７２に生成されるその反転信号のいずれかを受けるように結合されている。
【００４４】
ライン２８に生成されるアドレス選択信号の値は、従来法によって、プレデコーダイネーブル信号がライン１６８に生成される時間に応じて、パスゲート回路１６２によって、ライン１８８，１９２，１９４に導かれる。
【００４５】
プレデコーダイネーブル信号が生成されず、逆に、プレデコーダイネーブル信号の反転が生成されると、トランジスタ１９６，１９８，２０２によって、ライン１８８，１９２，１９４がそれぞれ接地される。その他の場合は、ライン１８８，１９２，１９４に生成される信号は、ラッチセッティング回路１６４に入力される。
【００４６】
ラッチセッティング回路１６４は、トランジスタ２０６，２０８，２１２，２１４を有し、これらのトランジスタは互いに直列となっている。トランジスタ２０６のゲート電極は、プレチャージクロック信号が生成されるライン２０４に結合されている。トランジスタ２０８，２１２，２１４のゲート電極は、ライン１８８，１９２，１９４にそれぞれ結合されている。このラッチセッティング回路１６４は、ライン２０４へのプレチャージクロック信号の生成及びライン１８８，１９２，１９４に順に生成されるアドレス選択信号の値に応答して、ラッチセッティング回路１６４とラッチ回路１６６との間に伸びるライン２１６に信号を生成させる。
【００４７】
ラッチ回路１６６は、トランジスタ２１８，２２２，２２４，２２６により構成され、ライン２１６が各トランジスタ２１８，２２２，２２４，２２６にそれぞれ結合される。このラッチ回路１６６は、ライン２１６に供給される信号の値をラッチして、ライン３２に信号を生成するように動作する。
【００４８】
行プレデコーダエレメント１６−０は、図１に示すバーンインモード信号ジェネレータ２２により生成されるバーンイン信号を受けるように結合されたバーンインモード信号回路２３２を更に有する。このバーンインモード信号回路２３２は、ライン３６に生成されるバーンインモード信号を受信するように結合されたゲート電極を備えたトランジスタ２３４を有する。トランジスタ２３４のソース電極は接地されており、トランジスタ２３４のドレイン電極は、トランジスタ２１２の電極に結合されている。バーンインモード信号が生成されると、トランジスタ２３４がターンオンされてトランジスタ２１２、２１４に接続される。
【００４９】
従って、バーンインモード信号が生成されると、ボトムの２本のアドレス選択ライン１９２，１９４に生成されたアドレス選択信号の値によってライン２１６に信号が生成されるかどうかが決定されることはない。これにより、バーンインモード信号の生成により、アドレス選択ラインのボトムに生成されたアドレス選択信号の値を論理的に“無関係”状態とする。ライン３２への信号の生成は、これにより、最上位のアドレス選択ライン１８８に生成されるアドレス選択信号の値にのみ依存することとなる。
【００５０】
トランジスタ２３４がトランジスタ２１２，２１４の双方に接続されている場合には、信号はライン３２に生成され、その回数は、アドレス選択信号の組み合わせの数と対比して、アドレス選択信号の組み合わせの４倍にあたる回数となる。アドレス選択信号は、バーンインモード信号回路２３２がないときにはライン３２に同様の信号を生成させる。
【００５１】
図８は、図１の行プレデコーダ１６を構成する他の各行プレデコーダエレメントの一つ、ここでは行プレデコーダエレメント２６−０を示す。行プレデコーダエレメント２６−０は、図７の行プレデコーダエレメント１６−０の各回路と同様で共通符号で示されるパスゲート回路１６２、ラッチセッティング回路１６４、ラッチ回路１６６を有する。これらの回路１６２，１６４，１６６は、ＣＭＯＳトランジスタで構成されてこれらの回路に対応する図７の行プレデコーダエレメント１６−０の各回路と同様である。
【００５２】
行プレデコーダエレメント２６−０の回路１６２，１６４，１６６は、行プレデコーダ１６−０の回路１６２，１６４，１６６のトランジスタに対応するトランジスタを有する。行プレデコーダエレメント２６−０の対応するトランジスタは、行プレデコーダエレメント１６−０のトランジスタと同じ参照符号により示される。行プレデコーダエレメント２６−０の回路１６２，１６４，１６６の対応するトランジスタの動作は、行プレデコーダエレメント１６−０の対応するトランジスタの動作と同様である。
【００５３】
行プレデコーダエレメント２６−０は、さらに、ライン３６に結合されたバーンインモード信号を受信するバーンインモード信号回路２４２を有する。このバーンインモード信号回路２４２は、ライン３６に結合されたゲート電極を備えたトランジスタ２４４を有する。バーンインモード信号がライン３６に生成されて、トランジスタ２４４のゲート電極に入力されると、トランジスタ２４４がターンオンされ、ラッチセッティング回路１６４のトランジスタに接続される。
【００５４】
そして、行プレデコーダエレメント１６−０のトランジスタ２３４の動作と同様に、トランジスタ２４４は、ターンオンされると、ライン３２への信号の生成回数を増加させる。ここで、トランジスタ２４４は、トランジスタ２１４のみに接続されており、トランジスタ２１２，２１４の双方と接続されているわけではないので、ライン３２に信号が生成される回数において、２フォールド(two-fold)の増加が生じる。この時、バーンインモード信号回路２４２によって、ラッチセッティング回路１６４のライン１９４に入力されるアドレス選択信号の論理状態は“無関係”となる。
【００５５】
図示されてはいないが、他の具体例では、バーンインモード信号回路は、ラッチセッティング回路１６４の３つのトランジスタに結合されたトランジスタを有する。この３つのトランジスタに結合された場合、バーンインモード信号回路のトランジスタによって、バーンインモード信号が生成される回数において、８フォールド増加が許容される。
【００５６】
図９および図１０は、図１のメモリデバイス１０のアドレス回路の一部を示す。図９および図１０には複数の行プレデコーダエレメント、ここでは２バンクが示され、行プレデコーダエレメント１６−０，１６−１，１６−２，１６−３，１６−４，１６−５，１６−６，１６−７のトップバンク及びボトムバンクによって、図１の単一ブロックとして示される行プレデコーダ１６が形成される。図１のアドレスバッファ１４によりバッファ及びラッチされたアドレス選択信号は、各行プレデコーダエレメント１６−０〜１６−７へと入力される。ライン３６も、行プレデコーダエレメントのボトムバンクの各行プレデコーダエレメント１６−０〜１６−７に接続されて、バーンインモード信号ジェネレータ２２により生成されたバーンインモード信号を各プレデコーダエレメントに供給する。ライン３６は、図示される具体例では行プレデコーダエレメントのトップバンクの行プレデコーダエレメント１６−０〜１６−７には結合されていない。各行プレデコーダエレメント１６−０〜１６−７は、行デコーダ１８に接続されたライン３２に結合される。
【００５７】
メモリデバイス１０の通常動作時においては、アドレス回路は、図に示すようにアドレス選択ライン２４を通じてアドレス選択信号が入力される。そして、アドレス選択信号の値によって、行プレデコーダエレメントのセットのうちのいずれかの行プレデコーダエレメントの一つにより、ライン３２の対応するものに信号が生成される。
【００５８】
しかし、バーンインモード信号がライン３６に生成された場合、行プレデコーダエレメント１６−０〜１６−７に入力されるアドレス選択信号により、行プレデコーダエレメントの２つ以上において、対応するライン３２に信号が生成されるようになる。
【００５９】
上述した通り、図７の行プレデコーダエレメント１６−０〜１６−７に関しては、行プレデコーダエレメント１６−０〜１６−７の数における４フォールド増加により、アドレス選択信号のいずれの各値に対してもライン３２に信号が生成される。
【００６０】
従って、バーンイン期間におけるメモリデバイスの試験の間、バーンインモード信号の生成によって、所定時間中においてアドレス及びストレスされるメモリセルの行の数は増加する。
【００６１】
図１１および図１２は、本発明に係るメモリデバイス１０のアドレス回路の一部の他の例を示す。ここでは、行プレデコーダエレメント２６−０〜２６−７の２つのバンクが示されており、２つのバンクのすべての行プレデコーダエレメント２６−０〜２６−７にライン３６が接続されている。行プレデコーダエレメントの２つの分離されたバンクは、従来法により、アドレス選択信号で２つのセットを受けるように接続されている。メモリデバイス１０の通常動作の間、行プレデコーダエレメントの一本は、行プレデコーダエレメントのバンクに入力されるアドレス選択信号の値に応じて、ライン３２の一つに信号を生成する。
【００６２】
しかし、バーンインモード信号がライン３６に生成されると、ライン３２に信号を生成する行プレデコーダエレメントの数が増加する。図９および図１０で上述したように、行プレデコーダエレメントの各バンクの行プレデコーダエレメントの数において、２フォールドが増加する。これにより、入力されるアドレス選択信号の値にかかわらず、４フォールドの増加が生じる。信号は、行プレデコーダエレメント２６−０〜２６−７の各バンクに接続される４本のライン３２に生成される。
【００６３】
したがって、バーンイン期間中、アドレス及びストレスされるメモリアレイのメモリセルの行は増加し、バーンイン期間中におけるメモリデバイスのスループットが増加する。所定期間中におけるアクセス可能なメモリセルの行の数が増加するので、メモリデバイスのメモリセルにおける欠陥検出がより迅速になされる。
【００６４】
図１３は、図１に示したバーンインモード信号ジェネレータ２２を示す。このジェネレータ２２は、バーＲＡＳ、バーＣＡＳ、バーＷＥの各信号及びアドレス選択信号Ａ５，Ａ６，Ａ７が図４で示したようにジェネレータ２２に入力されているときに、ライン３６にバーンインモード信号を生成するものである。図１３には、ネガティブブールロジック回路で構成された信号ジェネレータの論理回路を示したが、この信号ジェネレータは、勿論他の手段により構成することも可能である。
【００６５】
列アドレス選択信号は、直列に接続されたトランジスタ３０４、３０６のうちの前者、つまりトランジスタ３０４のゲート電極に接続されたライン３０２により信号ジェネレータに入力される。トランジスタ３０４の電極は、電圧供給源に接続され、トランジスタ３０６の電極は、トランジスタ３０８を通じて接地可能とされている。バーＲＡＳ信号は、トランジスタ３０６のゲート電極へ入力される。バーＣＡＳ及びバーＲＡＳの各信号の値が選択された値のときは、トランジスタ３０４，３０６はターンオンされ、ライン３１２の電圧は、供給される電圧と等しくされる。ライン３１２はＮＯＲゲート３１４の入力部に結合されている。ライン３１２は、さらにパラレル接続されたインバータ３１６，３１８に結合されている。
【００６６】
バーＲＡＳ信号は、さらにインバータ３２２の入力部に供給され、このインバータ３２２の出力部は第２のインバータ３２４に結合している。第２のインバータ３２４の出力部は、ライン３２６を通じて、ＮＯＲゲート１３４の他の入力に接続されている。ライン３２６は、さらにトランジスタ３０８のゲート電極に結合されている。ＮＯＲゲート３１４の出力部は、ＮＡＮＤゲート３２８の入力部に結合されており、バーＲＡＳ信号は、ＮＡＮＤゲート３２８の第２の入力部に供給されている。バーＲＡＳ信号は、ＮＯＲゲート３３２の入力部にも入力されており、ＣＢＲ信号は、インバータ３３４を通じてＮＯＲゲート３３２の第２の入力部に入力される。バーＲＡＳ信号は、さらにトランジスタ３３６のゲート電極に入力される。バーＷＥ信号は、トランジスタ３３６の第２の電極に入力され、トランジスタ３３６の第３の電極は、インバータ３４６とパラレル接続されているインバータ３４４を通じてＮＡＮＤゲート３４２の入力部に結合されている。インバータ３２２の出力部は、ＮＡＮＤゲート３４２の他方の入力部に結合されている。
【００６７】
ＮＯＲゲート３３２及びＮＡＮＤゲート３４２の出力部は、ＮＡＮＤゲート３４８の入力部に結合されている。ＮＯＲゲート３３２の出力部は、さらにＮＡＮＤゲート３５２の入力部に結合されており、ＮＡＮＤゲート３４２の出力部は、インバータ３５４を通じてＮＡＮＤゲート３５２の他方の入力部に結合されている。ＮＡＮＤゲート３５２の出力部は、ＮＡＮＤゲート３５６の入力部に結合され、ＮＡＮＤゲート３５６の出力部は、ＮＡＮＤゲート３５８の入力部に結合される。ＮＡＮＤゲート３２８，３４８の出力部も、ＮＡＮＤゲート３５８の入力部に結合される。ＮＡＮＤゲート３５６の出力部は、ライン３６４上のインバータ３６２を通じて、トランジスタ３６６のゲート電極に結合される。トランジスタ３６６の他方の電極は、ＮＡＮＤゲート３６８の出力部に結合される。信号Ａ５，Ａ７の各信号は、それぞれ、インバータ３７２、３７４を通じてＮＡＮＤゲート３６８の入力部に供給される。
【００６８】
信号Ａ６はＮＡＮＤゲート３６８の他方の入力部に結合される。ＮＡＮＤゲート３６８に生成された信号の値が、トランジスタ３６６をターンオンさせる値で、信号Ａ５，Ａ６，Ａ７の値がそれぞれ０、１、０である場合、ＮＡＮＤゲート３６８の出力論理値は低値となり、この値はインバータ３７６で反転され、このインバータ３７６で反転された値は、ＮＡＮＤゲート３７８に入力される。第２のインバータ３８２は、インバータ３７６にパラレル接続される。ライン３６４に生成された信号は、インバータ３８４を通じてＮＡＮＤゲート３７８の他方の入力部に入力される。ＮＡＮＤゲート３７８の出力は、ライン３６上のインバータ３８６により反転される。
【００６９】
このようなバーンインモード信号ジェネレータ２２は、ライン３６上に信号を生成するよう動作可能であり、この信号の生成を終了させるには、図６を用いて示されたように信号が信号ジェネレータに供給されると、ライン３６上への信号の生成の終了を行うことが可能である。
【００７０】
本発明の他の実施形態によれば、メモリセルの行に接続するワードラインは、プレチャージされないようになっている。ワードラインが選択されると、ワードラインの電圧レベルは、供給電圧レベル付近まで上昇可能とされる。その後、従来のバーンイン処理によって、アドレスがサイクルされる。オリジナルアドレスが再度選択されると、ワードラインのレベルは、再度供給電圧に復帰し、上昇する。これにより、すべてのワードラインは一度に”オン”となる。アドレス及び選択するメモリセルの行の数を増加させることも、同様に可能である。
【００７１】
図１４および図１５に、本発明の他の実施形態を示す。メモリデバイスは、ここでは４１０で示し、また、ワードラインドライブデバイスとしても示される。このメモリデバイスは、点線で示されるブロック４１２で囲まれたエレメントにより構成される行デコーダを有する。ライン２４のアドレス選択信号は、ここではｉ，ｊで示され、それぞれトランジスタ４１４，４１６のゲート電極に供給されている。後述する回路により生成されたバイアス信号は、ライン４１８を通じてトランジスタ４２２に入力される。トランジスタ４２２，４１４，４１６は、互いに直列に接続され、トランジスタ４１４，４２２の電極に結合されたライン４２３は、インバータ４２４に結合される。インバータ４２４の出力部に接続された出力ライン４２６は、トランジスタ４２８のゲート電極に結合されている。トランジスタ４２８のその他の電極は、電圧供給源とライン４２３との間に接続されている。インバータ４２４の出力部は、第２のインバータ４３２に接続されている。第２のインバータ４３２の出力部は、トランジスタ４３４のゲート電極に結合されている。トランジスタ４３４のその他の電極は、バイアス信号及びワードライン３４に接続されている。ワードライン３４は、図１に示されるようなメモリアレイ１２のようなメモリアレイのメモリセルの行をアドレスするために用いられる。ワードライン３４は、トランジスタ４３６のゲート電極、トランジスタ４３８，４４２の電極にも結合されている。トランジスタ４３６は、さらに、トランジスタ４４４に直列に接続されている。
【００７２】
第１のバイアス信号ジェネレータは、ここでは点線のブロック４４８で囲まれたエレメントで示され、トランジスタ４２２のゲート電極に入力されるライン４１８上に信号を生成する。第１のバイアス信号ジェネレータは、図１に示したジェネレータ２２で生成されるバーンインモード信号、ライン４５２上のブロックアドレス信号、ライン４５４上のバイアス信号、ライン４５６上のバーＲＡＳ信号が入力されるようにライン３６に結合されている。ライン４５４，４５６はＮＡＮＤゲート４５８の入力部に結合され、ＮＡＮＤゲート４５８の出力部は、ＮＡＮＤゲート４６２の入力部に結合される。ライン４５２は、ＮＡＮＤゲート４６２の第２の入力部に結合されている。ＮＡＮＤゲート４６２の出力部は、トランジスタ４６４，４６６のゲート電極に結合されている。トランジスタ４６４，４６６は、並列接続トランジスタ４６８，４６２と直列接続されている。ライン３６は、トランジスタ４６８のゲート電極に結合され、さらに、トランジスタ４７２のゲート電極にも結合される。トランジスタ４７２は、トランジスタ４７４の電極と接地線との間に結合されている。トランジスタ４７４，４６２のゲート電極は、ライン４５６に結合されている。トランジスタ４６４，４６６，４７４の電極は、さらに、第１のバイアス信号が生成されるライン４１８に結合されている。
【００７３】
第２のバイアス信号ジェネレータは、点線のブロック４７６により囲まれたエレメントにより構成され、ライン４５４，４５６に結合される。ライン４５４はトランジスタ４７８のゲート電極に結合され、ライン４５６は、トランジスタ４８０，４８２のゲート電極にそれぞれ結合される。トランジスタ４７８，４８０，４８２は、直列に接続される。ライン４８４は直列接続されたトランジスタ４８０，４８２の中点、ノアゲート４８６の入力部及びパラレル接続されたインバータ４８８，４９０にも接続される。ライン３６は、テストモード信号が生成されるラインであり、ノアゲート４８６の第２の入力部に結合されている。ノアゲート４８６の出力部は、行デコーダ４１２のトランジスタ４４４，４３８のゲート電極に結合されている。
【００７４】
図１６および図１７のタイミングダイアグラムには、図１４および図１５のメモリデバイス４１０の回路の動作が示される。図１６は、メモリデバイス４１０の通常動作を示し、図１７には、バーンインモード信号が生成されたときのメモリデバイスの動作が示される。
【００７５】
図１４および図１５の実施形態は、特に、節電が要求される場合に有利である。この実施形態では、メモリセルの行をアドレスするワードラインは、同時には選択されず、順次に選択され、ワードラインは実質的にプレチャージされることはない。結果として、アドレスするワードラインが増えても、必要とされる電力が大きくなることはない。従って、本発明にかかる集積回路の内部バス構造のサイズを大きくする必要はない。また、内部電源ジェネレータ、通常はドライバの電源に用いられるジェネレータも、同様に容量を大きくする必要はない。
【００７６】
以上、本発明の好適な実施形態を説明したが、本発明に係る方法および回路は上記記載に限定されるものではなく、種々の変更が可能である。
【００７７】
【発明の効果】
このように本発明のメモリデバイスのメモリセルアクセス方法及びアクセス回路によれば、メモリデバイスの試験時のバーンイン期間中に、メモリセルの複数行を同時にアドレスするようにしたので、信号の電圧レベルや温度を高くすることなく、メモリデバイスのメモリセルを高いレートでストレス可能とすることができる。
【図面の簡単な説明】
【図１】本発明によるメモリデバイスのメモリセルアクセス方法及びアクセス回路の実施の形態を示すブロック図。
【図２】図１の回路の動作を説明するための波形図。
【図３】図１の回路の動作を説明するための波形図。
【図４】図１の回路の動作を説明するための波形図。
【図５】図１の回路の動作を説明するための波形図。
【図６】図１の回路の動作を説明するための波形図。
【図７】図１に示される行プレデコーダの一本のプレデコーダエレメントを示す回路図。
【図８】図１に示される行プレデコーダの一本のプレデコーダエレメントの他の例を示す回路図。
【図９】図１のメモリデバイスのアドレス回路の一部を示すブロック図。
【図１０】図９と一体となるアドレス回路の一部のブロック図。
【図１１】図１のメモリデバイスのアドレス回路の一部の他の例を示すブロック図。
【図１２】図１１と一体となるアドレス回路の一部の他の例のブロック図。
【図１３】図１に示されるバーンインモード信号ジェネレータを示す具体的回路図。
【図１４】本発明の実施の形態の他の例を示す回路図。
【図１５】図１４と一体となる実施の形態の他の例の回路図。
【図１６】実施の形態の他の例の動作を示す波形図。
【図１７】実施の形態の他の例の動作を示す波形図。
【符号の説明】
１２    メモリアレイ
１４    アドレスバッファ
１６    行プレデコーダ
１８    行デコーダ
２２    バーンインモード信号ジェネレータ
２４    アドレス選択ライン
３４    ワードライン
１６−０〜１６−７，２６−０〜２６−７    行プレデコーダエレメント
４１２    行デコーダ回路
４４８    第１のバイアス信号ジェネレータ
４７６    第２のバイアス信号ジェネレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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