(57)【特許請求の範囲】
【請求項１】
複数の絶縁ゲート型トランジスタのセルの集合から成る絶縁ゲート型トランジスタであって、前記複数のセルのための複数のセル部分（１９）を有する半導体基板（２０）と、第１及び第２の主電極（２９、３１）と、ゲート電極（３１）と、ゲート絶縁膜（３３）と、空乏層用絶縁膜（３４）と、空乏層用導体層（３５）と、電圧印加手段とを備え、
前記複数のセル部分（１９）を互いに分離するように前記半導体基板に溝（２７）が形成され、
前記溝（２７）は前記半導体基板の一方の主面に入口を有するように形成され、
前記半導体基板の各セル部分（１９）は、前記溝の壁面に露出する表面を有するように配置された第１導電形の第１の半導体領域（２２）と、前記半導体基板の一方の主面と前記第１の半導体領域（２２）との間に配置され且つ前記一方の主面に露出する表面を有している第２導電形の第２の半導体領域（２３）と、前記一方の主面と前記第２の半導体領域（２３）との間に配置され且つ前記一方の主面に露出する表面を有している第１導電形の第３の半導体領域（２４）とをそれぞれ備えており、
前記第２の半導体領域（２３）は前記第１の半導体領域（２２）と前記第３の半導体領域（２４）との間において露出するチャネル用表面を有し、
前記第１の主電極（２９）は前記半導体基板（２０）の前記一方の主面に配置され且つ各セル部分の前記第２及び第３の半導体領域（２３、２４）にそれぞれ接続され、
前記第２の主電極（３１）は前記第１の半導体領域（２２）に直接に又は別の半導体領域を介して接続され、
前記ゲート絶縁膜（３３）は前記第２の半導体領域（２３）の前記チャネル用表面を覆うように配置され、
前記ゲート電極（３１）は前記ゲート絶縁膜（３３）に隣接配置され、
前記空乏層用絶縁膜（３４）は前記溝の壁面に露出する前記第１の半導体領域（２２）に隣接配置され、
前記空乏層用導体層（３５）は前記溝の中に配置され且つ前記空乏層用絶縁膜（３４）に隣接配置され、
前記電圧印加手段は、前記第１及び第２の半導体領域（２２、２３）間のＰＮ接合に逆方向電圧が印加され且つ前記第２の半導体領域にチャネルが形成されていない状態において前記第１の半導体領域（２２）に空乏層を形成するための電圧を前記空乏層用導体層（３５）に供給するものであって、前記ゲート電極（３２）と前記空乏層用導体層（３５）との間に接続された第１の定電圧素子と、前記空乏層用導体層（３５）と前記第２の主電極（３１）との間に接続された第２の定電圧素子とから成ることを特徴とする絶縁ゲート型トランジスタ。
【請求項２】
更に、前記第１の半導体領域（２２）と前記第２の主電極（３１）との間に配置され且つ前記第１の半導体領域（２２）の第１導電形不純物の濃度よりも高い第１導電形不純物の濃度を有している第４の半導体領域（２１）を備え、前記第２の主電極（３１）が前記第４の半導体領域（２１）に接続されていることを特徴とする請求項１記載の絶縁ゲート型トランジスタ。
【請求項３】
更に、前記第１の半導体領域（２２）の前記半導体基板（２０）側の主面に隣接配置され且つ前記第１の半導体領域（２２）の第１導電形不純物の濃度よりも高い第１導電形不純物の濃度を有している第４の半導体領域（２１ａ）と、前記第４の半導体領域（２１ａ）と前記第２の主電極（３１）との間に配置され且つ第２の導電形を有している第５の半導体領域（２１ｂ）とを備え、
前記第２の主電極（３１ａ）は前記第５の半導体領域（２１ｂ）に接続されていることを特徴とする請求項１記載の絶縁ゲート型トランジスタ。
【請求項４】
前記第２の半導体領域（２３）の前記チャネル用表面は前記溝の中に露出していることを特徴とする請求項１又は２又は３記載の絶縁ゲート型トランジスタ。
【請求項５】
前記第２の半導体領域（２３）の前記チャネル用表面は前記半導体基板（２０）の一方の主面に露出していることを特徴とする請求項１又は２又は３記載の絶縁ゲート型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、柱状に形成されたボデイ領域を有する絶縁ゲート型トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
動作抵抗の低減化と高耐圧化の両方を高水準に達成することを目的として絶縁ゲート型電界効果トランジスタ（以下ＦＥＴと言う。）を図１に示すように構成することは公知である。このＦＥＴは、Ｎ形ドリフト領域１とＮ＋形ドレイン領域２と複数のＰ形ボデイ領域３と複数のソース領域４とから成るシリコン半導体基体５と、ドレイン電極６と、ソース電極７と、ゲート電極８と、ゲート絶縁膜９と、周辺保護絶縁膜１０と、層間絶縁膜１１とを備えている。このＦＥＴのベース領域又はチャネル形成領域と呼ぶことのできるボデイ領域３は特異な形状を有し、ドリフト領域１の厚み方向に深く柱状に形成されており、その底面はドリフト領域１とドレイン領域２との界面近くまで達している。複数のボデイ領域３を柱状に形成すると、ＦＥＴのオフ期間にボデイ領域３とドリフト領域１との間のＰＮ接合に高い逆方向電圧が印加された時に複数のボデイ領域３の相互間のドリフト領域１が空乏層によって埋められ、耐圧が向上する。また、図１の構造の場合、ドリフト領域１の比抵抗を小さくして動作抵抗の低減化を図っても比較的高耐圧を得ることができる。即ち、ドリフト領域１の比抵抗を、浅いボデイ領域を有する従来の標準的な構造のＦＥＴのドレイン領域の抵抗率の１／３〜１／５に設定しても、空乏層の働きで標準的な構造のＦＥＴと同等の耐圧を得ることができる。
【０００３】
【発明が解決しようとする課題】
ところで、図１の絶縁ゲート型ＦＥＴにおけるボデイ領域３は、周知のエピタキシャル成長と不純物拡散を複数回繰り返して形成される。即ち、ドレイン領域２の上に肉薄のＮ形エピタキシャル層を形成し、このエピタキシャル層にＰ形不純物を導入してボデイ領域３のためのＰ形拡散領域を形成する。次に、このＮ形エピタキシャル層とＰ形拡散領域の表面を被覆するように肉薄のＮ形エピタキシャル層を形成し、先に形成した下側のＰ形半導体領域と連続するようにＰ形不純物を導入してボデイ領域３のための上側Ｐ形拡散領域を形成する。これを複数回繰り返すことによって、ボデイ領域３が柱状に素子の厚み方向に延びるように形成された図１の絶縁ゲート型電界効果トランジスタが得られる。
【０００４】
しかし、図１の絶縁ゲート型ＦＥＴでは、エピタキシャル成長と拡散を複数回繰り返して形成する必要があるため、素子の製造工程が複雑であり、比較的コストも高かった。この種の問題はＩＧＢＴ等においても生じる。
【０００５】
そこで、本発明の目的は、上記の問題を解決し、且つ耐圧の向上と動作抵抗の低減化を高水準に達成することができる新規な構造の絶縁ゲート型トランジスタ及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
次に、上記課題を解決し、上記目的を達成するための本発明を実施形態を示す符号を参照して説明する。なお、特許請求の範囲及び本発明の説明で参照する符号は、本発明の理解を助けるためのみのものであって本発明を限定するものではない。
本願請求項１の発明は、複数の絶縁ゲート型トランジスタのセルの集合から成る絶縁ゲート型トランジスタであって、前記複数のセルのための複数のセル部分（１９）を有する半導体基板（２０）と、第１及び第２の主電極（２９、３１）と、ゲート電極（３１）と、ゲート絶縁膜（３３）と、空乏層用絶縁膜（３４）と、空乏層用導体層（３５）と、電圧印加手段とを備え、
前記複数のセル部分（１９）を互いに分離するように前記半導体基板に溝（２７）が形成され、
前記溝（２７）は前記半導体基板の一方の主面に入口を有するように形成され、
前記半導体基板の各セル部分（１９）は、前記溝の壁面に露出する表面を有するように配置された第１導電形の第１の半導体領域（２２）と、前記半導体基板の一方の主面と前記第１の半導体領域（２２）との間に配置され且つ前記一方の主面に露出する表面を有している第２導電形の第２の半導体領域（２３）と、前記一方の主面と前記第２の半導体領域（２３）との間に配置され且つ前記一方の主面に露出する表面を有している第１導電形の第３の半導体領域（２４）とをそれぞれ備えており、
前記第２の半導体領域（２３）は前記第１の半導体領域（２２）と前記第３の半導体領域（２４）との間において露出するチャネル用表面を有し、
前記第１の主電極（２９）は前記半導体基板（２０）の前記一方の主面に配置され且つ各セル部分の前記第２及び第３の半導体領域（２３、２４）にそれぞれ接続され、
前記第２の主電極（３１）は前記第１の半導体領域（２２）に直接に又は別の半導体領域を介して接続され、
前記ゲート絶縁膜（３３）は前記第２の半導体領域（２３）の前記チャネル用表面を覆うように配置され、
前記ゲート電極（３１）は前記ゲート絶縁膜（３３）に隣接配置され、
前記空乏層用絶縁膜（３４）は前記溝の壁面に露出する前記第１の半導体領域（２２）に隣接配置され、
前記空乏層用導体層（３５）は前記溝の中に配置され且つ前記空乏層用絶縁膜（３４）に隣接配置され、
前記電圧印加手段は、前記第１及び第２の半導体領域（２２、２３）間のＰＮ接合に逆方向電圧が印加され且つ前記第２の半導体領域にチャネルが形成されていない状態において前記第１の半導体領域（２２）に空乏層を形成するための電圧を前記空乏層用導体層（３５）に供給するものであって、前記ゲート電極（３２）と前記空乏層用導体層（３５）との間に接続された第１の定電圧素子と、前記空乏層用導体層（３５）と前記第２の主電極（３１）との間に接続された第２の定電圧素子とから成ることを特徴とする絶縁ゲート型トランジスタに係るものである。
【０００７】
なお、請求項２に示すように、更に、前記第１の半導体領域（２２）と前記第２の主電極（３１）との間に配置され且つ前記第１の半導体領域（２２）の第１導電形不純物の濃度よりも高い第１導電形不純物の濃度を有している第４の半導体領域（２１）を備え、前記第２の主電極（３１）が前記第４の半導体領域（２１）に接続されていることが望ましい。
また、請求項３に示すように、更に、前記第１の半導体領域（２２）の前記半導体基板（２０）側の主面に隣接配置され且つ前記第１の半導体領域（２２）の第１導電形不純物の濃度よりも高い第１導電形不純物の濃度を有している第４の半導体領域（２１ａ）と、前記第４の半導体領域（２１ａ）と前記第２の主電極（３１）との間に配置され且つ第２の導電形を有している第５の半導体領域（２１ｂ）とを備え、
前記第２の主電極（３１ａ）は前記第５の半導体領域（２１ｂ）に接続されていることが望ましい。
また、請求項４に示すように、前記第２の半導体領域（２３）の前記チャネル表面は前記溝の中に露出していることが望ましい。
また、請求項５に示すように、前記第２の半導体領域（２３）の前記チャネル表面を前記半導体基板（２０）の一方の主面に露出させることができる。
【０００８】
【発明の効果】
本願各請求項の発明は次の効果を有する。
（１）  半導体基板（２０）の中に溝（２７）が形成され、この溝（２７）の中に少なくとも１つの空乏層用絶縁膜(３４ａ)及び導体層（３５）が配置されている。このため、絶縁ゲ−ト型トランジスタのオフ状態時に空乏層用絶縁膜(３４ａ)及び導体層（３５）の働きで第１の半導体領域（２２）に空乏層を生成することができ、耐圧向上を図ることができる。
なお、耐圧が従来と同一で良い場合には、第１の半導体領域（２２）の抵抗率を従来よりも小さくしてオン状態における第１の半導体領域（２２）の抵抗値を従来よりも小さくすることができる。
（２）第１の半導体領域（２２）の厚みを、複数回のエピタキシャル成長工程を伴わないで容易に厚くすることができる。
（３）  電圧印加手段として、前記ゲート電極（３２）と前記空乏層用導体層（３５）との間に接続された第１の定電圧素子と、前記空乏層用導体層（３５）と前記第２の主電極（３１）との間に接続された第２の定電圧素子とを有するので、前記空乏層用導体層（３５）に所定レベルの電圧を正確に供給できる。
【０００９】
【第１の実施形態】
次に、図２乃至図１１を参照して本発明の実施形態に従う絶縁ゲート型電界効果トランジスタを説明する。
【００１０】
図２は本発明の第１の実施形態に従う複数の微小ＦＥＴ即ちセルの集まりから成る縦形絶縁ゲート型電界効果トランジスタ即ちＦＥＴの半導体基板２０の表面の一部を示す平面図であり、図３はＦＥＴの図２のＡ−Ａ線の一部に相当する部分を示す断面図であり、図４は図２のＢ−Ｂ線に相当する部分を示す断面図である。このＦＥＴを構成するシリコン半導体基板２０は、溝２７によって碁盤の目状に分割された複数のＦＥＴセル部分１９を有する。複数のセル部分１９は図３に示すようにＮ＋形（第１導電形）半導体から成るＮ＋形ドレイン領域２１の上に配置されている。各セル部分１９は、Ｎ形即ち第１導電形の第１の半導体領域としてのドリフト領域２２と、Ｐ形即ち第２導電形の第２の半導体領域としてのボデイ領域２３と、Ｎ形の第３の半導体領域としてのソース領域２４とを備えている。なお、Ｎ＋形ドレイン領域２１を低抵抗又は第１のドレイン領域、Ｎ形ドリフト領域を高抵抗又は第２のドレイン領域と呼ぶこともできる。
【００１１】
半導体基板２０は互いに対向している第１即ち一方の主面２５と第２即ち他方の主面２６とを有する。セル部分１９を電気的に分離するための溝２７は、半導体基板２０の第１の主面２５に図２に示すように格子状に形成されている。この溝２７はトレンチ又は堀とも呼ぶことができるものであって、平面的に見てＮ＋形ソース領域２４を囲むように形成され且つ第１の主面２５に対して垂直方向に延びている。この溝２７の深さは、図３から明らかなように、第１の主面２５を基準にしてＰ形ボデイ領域２３よりも深い。また、この溝２７の深さは第１の主面２５からＮ＋形ドレイン領域２１までの距離よりも浅い。従って、溝２７の底面とＮ＋形ドレイン領域２１との間にＮ形ドリフト領域２２の一部が残存し、各セル部分１９のＮ形ドリフト領域２２はＮ＋形ドレイン領域２１の近くで互いに連続している。
【００１２】
各セル部分１９に対しての共通のドレイン領域２１は半導体基板２０の第２の主面２６に露出するように配置されている。
【００１３】
Ｎ形ドリフト領域２２は、基板として機能するドレイン領域２１上に１回のエピタキシャル成長で形成されたＮ形領域であり、ドレイン領域２１よりも低い不純物濃度及び高い抵抗率を有する。しかし、Ｎ形ドリフト領域２２の不純物濃度は図１の従来のＦＥＴのドリフト領域１の不純物濃度よりも低く、且つドリフト領域２２の抵抗率は図１の従来のＦＥＴの抵抗率の１／５〜１／３である。ドリフト領域２２とドレイン領域２１との境界は半導体基板２０の第１及び第２の主面２５、２６に対して平行である。
【００１４】
Ｐ形ボデイ領域２３は、Ｎ形ドリフト領域２２と第１の主面２５との間に配置されている。１回の不純物拡散で形成されたＰ形ボデイ領域２３とＮ形ドリフト領域２２との境界は第１及び第２の主面２５、２６に対して平行である。Ｐ形ボデイ領域２３のＰ形不純物濃度はＮ形ドリフト領域２２のＮ形不純物濃度よりも高い。ボデイ領域２３は第１の主面２５に露出し且つ溝２７にも露出している。ボデイ領域２３のチャネル部分２８は図３で点線で示すように溝２７に面している。即ち、チャネル部分２８の表面は溝２７に露出し、ソース領域２４からドリフト領域２２に向って縦方向に延びている。格子状溝２７によって区画されたＰ形ボデイ領域２３は平面的に見て四角形である。しかし、ボデイ領域２３の平面形状を円形等の別の形状にすることができる。
【００１５】
Ｎ＋形ソース領域２４はＰ形ボデイ領域２３の中に不純物拡散によって形成されている。このソース領域２４は図２から明らかなように平面的に見て四角形の環状であり、上面が半導体基板２０の第１の主面２５に露出し、その底面及び内周側面がＰ形ボデイ領域２３に隣接し、外周側面が溝２７に露出している。
【００１６】
半導体基板２０の第１の主面２５上に第１の主電極としてのソース電極２９が配置されている。このソース電極２９は例えばアルミニウム蒸着層から成り、各ＦＥＴセルのソース領域２４に接続されていると共にボデイ領域２３にも接続されている。また、ソース電極２９は半導体基板２０の第１の主面２５上の絶縁層３０の上にも延在し、各ＦＥＴセルのソース領域２４を並列に接続している。
【００１７】
例えばアルミニウム蒸着層から成る第２の主電極としてのドレイン電極３１は半導体基板２０の第２の主面２６に配置され且つＮ＋形ドレイン領域２１に接続されている。
【００１８】
ゲート電極３２は、溝２７の中に配置されている。溝２７が平面的に見て格子状であるので、ゲート電極３２も格子状に形成されている。ゲート電極３２は不純物がドープされた多結晶シリコンから成る。
【００１９】
ゲート絶縁膜３３はシリコン酸化膜から成り、溝２７の壁面に形成されている。即ち、ゲート絶縁膜３３は溝２７に露出するボデイ領域２３のチャネル部分２８の露出表面を覆うように形成されている。従って、ゲート電極３１はゲート絶縁膜３３を介してチャネル形成部分２８及びソース領域２４の一部及びドリフト領域２２の一部に対向している。
【００２０】
溝２７は高耐圧ＦＥＴを得るために異方性エッチングによって比較的深く形成されている。溝２７の中には絶縁膜３４で相互に分離された不純物ドープの多結晶シリコンから成る第１、第２及び第３の空乏層用導体層３５、３６、３７が設けられている。
【００２１】
不純物ドープの多結晶シリコンから成るゲート電極３２、第１、第２及び第３の空乏層用導体層３５、３６、３７は、幅及び厚みがそれぞれ等しく、且つ等間隔に配置されている。溝２７内の絶縁膜３４は、Ｎ形ドリフト領域２２に空乏層を生じさせるために溝２７の壁面に配置された空乏層用絶縁膜３４ａと、ゲート電極３２、第１、第２及び第３の空乏層用導体層３５、３６、３７を相互に分離するための層間絶縁膜３４ｂとから成る。空乏層用絶縁膜３４ａはゲート絶縁膜３３に連続している。
【００２２】
第１、第２及び第３の空乏層用導体層３５、３６、３７は、空乏層用絶縁膜３４ａを介してＮ形ドリフト領域２２に対向している。ゲート電極３２、第１、第２及び第３の空乏層用導体層３５、３６、３７は電圧印加手段４０に接続され、ドレイン電極３１よりも低い電位が付与される。これにより、ドリフト領域２２にドレイン電流が流れていない時に、第１、第２及び第３の空乏層用導体層３５，３６、３７が周知のフィールドプレートと同様にＮ形ドリフト領域２２に空乏層を生成するための導体層として機能する。なお、ゲート電極３２もＮ形ドリフト領域２２に空乏層を生成する機能を有する。
【００２３】
半導体基板２０の第1の主面２５上の絶縁膜３０には、ソ−ス接続用開口３８が設けられ、各セル部分１９のソ−ス領域２４、P形ボデイ領域２３にソ−ス電極２９が接続されている。図３には示されていないが図４に示すように絶縁膜３０の上に電圧印加手段４０として多結晶シリコンから成る第１、第２、第３及び第４のツェナ−ダイオ−ド４１、４２、４３、４４が設けられている。定電圧素子としての第１〜第４のツェナ−ダイオ−ド４１〜４４は、図５に示すように互いに直列に接続され、直列回路の一端及び他端の導体４５、４６の他に中間導体４７、４８、４９が設けられている。ツェナ−ダイオ−ド４１、４２、４３、４４とゲ−ト電極３２、第１、第２及び第３の空乏層用導体層３５、３６、３７との間の電気的接続を可能にするために、図４に示すように半導体基板２０の周辺部においてゲ−ト電極３２、第１、第２及び第３の空乏層用導体層３５、３６、３７が階段状に露出され、第１、第２、第３及び第４の接続導体５０、５１、５２、５３が設けられている。導体５０は図示されていないゲ−ト信号入力端子に接続されていると共に導体４５に接続されている。導体５１、５２、５３は中間導体４７、４８、４９に接続されている。ツェナ−ダイオ−ド４４の端子導体４６はドレイン電極３１に接続されている。なお、導体４５〜４９と導体５０〜５３との間の接続は、ワイヤによる接続、又は導体５０〜５３の上に絶縁層を設け,この絶縁層に至る貫通孔を設け、各貫通孔に導体を充填し、この充填導体と導体４５〜４９とを接続することのよって達成される。
【００２４】
次に、図６〜図１１を参照して図２〜図５に示すＦＥＴの製造方法について説明する。
まず、図６に示すように、ドリフト領域２２としてのＮ形シリコン半導体基板２０を用意し、その一方の主面にＰ形不純物を拡散してボデイ領域２３を形成し、更にこのボデイ領域２３にＮ形不純物を拡散して複数のソ−ス領域２４を形成する。ソ−ス領域２４は、図７の工程で溝２７によって除去される部分を含むように形成する。また、Ｎ形半導体基板２０の他方の主面にはＮ形不純物を拡散してドレイン領域２１を形成する。なお、ボデイ領域２３及びソ−ス領域２４は、図７の溝２７の形成工程の後に形成することもできる。
【００２５】
次に、一方の主面２５に垂直方向のエッチング速度が水平方向のエッチング速度よりも速い周知の異方向エッチング方法によって、図７に示すように半導体基板２０の第１の主面２５にトレンチ溝２７を形成する。溝２７は図６のソ−ス領域２４を分断するように形成するので、ソ−ス領域２４の側面を溝２７に確実に露出させることができる。
【００２６】
次に、図７の半導体基板２０に熱処理を施して、図８に示すようにトレンチ溝２７の底面と壁面にシリコン酸化膜から成る絶縁膜６０を形成する。なお、絶縁膜６０の上面はゲ−ト絶縁膜３３として機能し、下部は空乏層用絶縁膜３４ａとして機能する。このとき、半導体基板２０の主面２５，２６等にも絶縁膜が形成されるが、これ等の図示は省略さている。
【００２７】
次に、図９に示すようにドナ−不純物又はアクセプタ不純物がド−プされた多結晶シリコン３７ａをトレンチ溝２７内に埋設する。このとき、半導体基板２０の一方の主面２５にも多結晶シリコンが形成されるが、この図示は省略されている。
【００２８】
次に、図１０に示すようにトレンチ溝２７内に埋設された多結晶シリコン３７ａを所望の厚さまでエッチングして、第３の導体層３７を形成する。
次に、この第３の導体層３７の上面に熱酸化によりシリコン酸化膜から成る  導体層分離用絶縁膜３４ｂを形成する。従って、導体層３７は空乏層用絶縁膜３４ａと層間絶縁膜３４ｂとの組み合せから成る分離絶縁膜３４によって隣の導体層３６と電気的に分離される。
【００２９】
次に、再びトレンチ溝２７内にドナ−不純物又はアクセプタ不純物のド−プされた多結晶シリコン膜を埋設した後、これを所望の厚さまでにエッチングして第２の導体層３６を形成する。
【００３０】
以後、この工程を繰返して第２及び第３の導体層３７、３７と同一の方法で、第３の導体層３５及びゲ−ト電極３１を形成する。
【００３１】
その後、半導体基板２０の一方の主面２５にシリコン酸化膜から成る絶縁膜３０を形成し、更に、この絶縁膜３０の上に図１１に示すようにツェナ−ダイオ−ド４１〜４４を形成する。ツェナ−ダイオ−ド４１〜４４は、多結晶シリコン層６１を形成し、ここに複数のＰ形領域とＮ型領域とを設け、更に端子導体層４５、４６及び中間導体層４７、４８、４９を設けることによって得る。
【００３２】
ソ−ス電極２４は、絶縁膜３０にコンタクト開口３８を設け、更にアルミニウムを蒸着してコンタクト開口３８を通じてボデイ領域２３及びソ−ス領域２４に電気的に接続された導体層を形成することによって得る。ドレイン電極３１は、半導体基板２０の他方の主面にアルミニウムを蒸着することによって得る。
【００３３】
本実施形態のマルチセル構造のＦＥＴは次の効果を有する。
(１)  微小ＦＥＴを構成するセル部分１９が溝２７によって区画され、溝２７の壁面に空乏層用絶縁膜３４ａを介して導体層３５、３６、３７が配置され、導体層３５、３６、３７には電圧が印加されるので、ＦＥＴのオフ期間においてフィ−ルドプレ−トと同様な作用で第１の半導体領域としてのＮ形ドリフト領域２２とＮ+形ドレイン領域２１とに図３で鎖線で示すように空乏層６２が生じ、ＦＥＴの高耐圧化が容易に達成される。即ち、ＦＥＴのオフ時に溝２７で囲まれたＮ形ドリフト領域２２を埋めるような厚い空乏層が形成されるので、ＦＥＴの耐圧が高くなる。なお、ＦＥＴのオン時には、チャネル部分２８を通ってドリフト領域２２にキャリア（電子）が注入されるのでドリフト領域２２の不純物濃度が等価的に低下し、ドレイン電流ンの流を妨害するような空乏層は生じない。また、ドリフト領域２２の抵抗率が従来よりも小さくなっているので、ＦＥＴのオン時の抵抗を小さくすることができる。要するに、ＦＥＴの動作抵抗の低減と高耐圧トの両方又は一方を達成できる。
（２）  トレンチ溝２７によって区画された柱状セル部分１９を容易に得ることができる。即ち、図１に示す従来のＦＥＴでは、複数回のエピタキシャル成長と拡散との繰返しでボデイ領域３及びドリフト領域１を形成したので、製造工程が煩雑になり、コスト高になった。これに対して、本実施形態では、溝２７の形成によって柱状のドリフト領域２２を得ることができ、コストの低減を図ることができる。
（３）  ボデイ領域２３は１回の拡散で形成されるので、所定の幅のチャネル部分２８を用意に得ることができ、且つデバイスの微細化が可能になる。
（４）  図６のソ−ス領域２４を横切るように溝２７を形成するので、ソ−ス領域２４の側面を溝２７に確実且つ容易に露出させることができる。また、縦方向に延びるチャネル部分２８を容易に形成することができる。
（５）  定電圧素子としてのツェナ−ダイオ−ド４１〜４４によって導体層３５、３６、３７に電圧を供給するので、所定レベルの電圧を正確に供給できる。
（６）  ツエナ−ダイオ−ド４１〜４４をＦＥＴに一体化したので、小型化、低コスト化を図ることができる。
【００３４】
【第２の実施形態】
図１２は第２の実施形態のＩＧＢＴ即ち絶縁ゲ−トバイポ−ラトランジスタを図３と同様に示すものである。
図１２のＩＧＢＴは、図３のＦＥＴにＰ+形コレクタ領域２１ｂを付加し、この他は実質的に図２と同一に形成したものである。なお、図３のＮ+形ドレイン領域２１と同様な働きを有するＮ+形領域２１ａがＮ形ドリフト領域２２とＰ+形コレクタ領域２１ｂとの間に配置されている。また、図１２はＩＧＢＴであるので、図３のソ−ス領域２４、ボデイ領域２３、及びソ−ス電極２９に相当するものは図１２においてエミッタ領域、ベ−ス領域、エミッタ電極となる。また、図３のドレイン電極３１に相当するものはコレクタ電極となる。
【００３５】
図１２のＩＧＢＴは、Ｐ+形コレクタ領域２１ｂを有する他は、図３と同一構造であるので、第１の実施形態のＦＥＴと同一の効果を有する。
【００３６】
【第３の実施形態】
図１３の第３の実施形態のＦＥＴは、図３のＦＥＴのゲ−ト電極３２の位置及びこれに対応する部分の位置を変え、この他は図３と同一に構成したものである。即ち、図１３ではゲ−ト電極３２が基板２０の一方の主面２５上にゲ−ト絶縁膜３３を介して配置されている。これに伴いボデイ領域２３はＰ形ドリフト領域２２の中に島状に形成され、上面以外がＮ形ドリフト領域２２で囲まれている。また、Ｎ+形ソ−ス領域２４はボデイ領域２３の中に島状に形成されている。従って、ボデイ領域２３のチャネル部分２８は基板２０の一方の主面２５に露出するように配置されている。
【００３７】
図１３のＦＥＴの基本的構成は図３のＦＥＴと同一であるので、図３のＦＥＴと同一の効果を有する。なお、図１３においてドレイン領域２１に示す鎖線よりも下方に図１２のＰ+形コレクタ領域２１ｂと同様なものを設け、ＩＧＢＴとすることができる。
【００３８】
【変形例】
本発明は上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
（１）  図１２に示すＰ+形コレクタ領域２１ｂに相当するものを基板２０の他方の主面２６の一部にのみ設け、他方の主面２６にＮ+形領域２１ａとＰ+形領域２１ｂとの両方を露出させ、ここに電極３１を接続することができる。
（２）  基板２０の一方の主面２５側に至るようにＮ+形ドレイン領域２１に連続するＮ+形引き出し領域即ちプラグ領域を設け、ここに接続されるように基板２０の一方の主面２５側にドレイン電極３１を設けることができる。図１２のＩＧＢＴの場合も同様にＰ+形コレクタ領域２１ｂのＰ+形引き出し領域を基板２０の一方の主面２５に至るように形成し、ここにコレクタ電極を接続することができる。
（３）  ツェナ−ダイオ−ド５１、５２、５３、５４の代りに抵抗素子を接続することができる。
（４）  空乏層用導体層３５、３６、３７の数を増減することができる。
（５）  空乏層用絶縁膜３４ａとゲ−ト絶縁膜３３とを同一工程で形成せず、ゲ−ト絶縁膜３３を独立工程で形成することができる。
（６）  溝２７はＮ+形ドレイン領域２１に達するように形成しても差し支えない。
（７）  Ｎ形ドリフト領域２２をエピタキシャル成長させる代りに、Ｎ形基板にＮ+形ドレイン領域２１を拡散で形成し、Ｎ形基板の一部をドリフト領域２２とすることができる。
【図面の簡単な説明】
【図１】従来の高耐圧ＦＥＴを示す断面図である。
【図２】本発明の第１の実施形態に従うＦＥＴの半導体基板の表面の一部を示す平面図である。
【図３】第１の実施形態のＦＥＴの図２のＡ-Ａ線に相当する部分を示す断面図である。
【図４】第１の実施形態のＦＥＴの図２のＢ-Ｂ線に相当する部分を示す断面図である。
【図５】図４のツェナ−ダイオ−ドの電気的接続を示す回路図である。
【図６】図３のＦＥＴの溝を形成する前の構成を示す断面図である。
【図７】図６の基板に溝を形成した構成を示す断面図である。
【図８】溝に絶縁膜を形成したものを示す断面図である。
【図９】溝に導体層を埋設した構成を示す断面図である。
【図１０】溝の中に層間絶縁膜を形成したものを示す断面図である。
【図１１】図４のツェナ−ダイオ−ドを詳しく示す断面図である。
【図１２】第２の実施形態のＩＧＢＴを図３と同様に示す断面図である。
【図１３】第３の実施形態のＦＥＴを図３と同様に示す断面図である。
【符号の説明】
２０  半導体基板
２１  ドレイン領域
２２  ドリフト領域
２３  ボデイ領域
２４  ソ−ス領域
２７  溝
２９  ソ−ス電極
３１  ドレイン電極
３２  ゲ−ト電極
３３  ゲ−ト絶縁膜
３４ａ  空乏層用絶縁膜
３５、３６、  ３７  空乏層用導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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