(57)【特許請求の範囲】
【請求項１】
複数のゲート回路と、
第１の接続ラインと、
第２の接続ラインと、
共通出力端子とを備え、
前記複数のゲート回路は、複数の信号出力端子を有し、
前記複数の信号出力端子は等間隔に配置され、
前記複数の信号出力端子の各々が、前記複数のゲート回路の一つのゲート回路に対して設けられ、
前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１の接続ラインは接続され、
前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２の接続ラインは接続され、
前記共通出力端子は、前記第２の接続ラインの中間点に設けられていることを特徴とする電子回路。
【請求項２】
ハイレベル電位とロウレベル電位との間に接続された複数のＣＭＯＳトランジスタと、
第１配線と、
第２配線と、
第３配線と、
共通出力端子と、
入力端子とを備え、
前記複数のＣＭＯＳトランジスタは、複数の信号出力端子を有し、
前記複数の信号出力端子は等間隔に配置され、
前記複数の信号出力端子の各々が、前記複数のＣＭＯＳトランジスタの一つのＣＭＯＳトランジスタに対して設けられ、
前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、
前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、
前記共通出力端子は、前記第２配線の中間点に設けられ、
前記第３配線は、前記ＣＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタのゲートをロウレベル電位に接続し、
前記入力端子は、前記ＣＭＯＳトランジスタを構成するＮチャネルＭＯＳトランジスタの各ゲートに対応して等間隔に配置されていることを特徴とするワイヤードＯＲ回路。
【請求項３】
ハイレベル電位とロウレベル電位との間に接続された複数のＣＭＯＳトランジスタと、
第１配線と、
第２配線と、
第３配線と、
共通出力端子と、
入力端子とを備え、
前記複数のＣＭＯＳトランジスタは、複数の信号出力端子を有し、
前記複数の信号出力端子は等間隔に配置され、
前記複数の信号出力端子の各々が、前記複数のＣＭＯＳトランジスタの一つのＣＭＯＳトランジスタに対して設けられ、
前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、
前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、
前記共通出力端子は、前記第２配線の中間点に設けられ、
前記第３配線は、前記ＣＭＯＳトランジスタを構成するＮチャネルＭＯＳトランジスタのゲートをハイレベル電位に接続し、
前記入力端子は、前記ＣＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタの各ゲートに対応して等間隔に配置されていることを特徴とするワイヤードＡＮＤ回路。
【請求項４】
入力の立ち上がりエッジまたは立ち下がりエッジに同期して、出力をハイレベルまたはロウレベルに変化させた後、その出力を浮遊状態に保つ複数のゲート回路と、
第１配線と、
第２配線と、
共通出力端子とを備え、
前記複数のゲート回路は、複数の信号出力端子を有し、
前記複数の信号出力端子は等間隔に配置され、
前記複数の信号出力端子の各々が、前記複数のゲート回路の一つのゲート回路に対して設けられ、
前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、
前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、
前記共通出力端子は、前記第２配線の中間点に設けられていることを特徴とするパルス処理回路。
【請求項５】
前記ゲート回路は、
出力端子に設けられた電荷蓄積部と、
入力の立ち上がりエッジまたは立ち下がりエッジに同期して前記電荷蓄積部に電荷を供給するスイッチング素子と、
前記入力の立ち上がりエッジまたは立ち下がりエッジから所定の遅時時間経過後に、前記スイッチング素子を前記電荷蓄積部から遮断する遮断手段とを備えることを特徴とする請求項４記載のパルス処理回路。
【請求項６】
前記ゲート回路は、
ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、
前記出力端子とロウレベル電位との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタとを備え、
前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタの各ゲートは、入力端子に接続され、
前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタの各ゲートは、インバータを介して前記入力端子に接続されていることを特徴とする請求項４または５記載のパルス処理回路。
【請求項７】
多相クロックの立ち上がりエッジまたは立ち下がりエッジに同期して、出力レベルを切り替えた後、その出力レベルを浮遊状態に保つ複数のゲート回路と、
第１配線と、
第２配線と、
共通出力端子とを備え、
前記複数のゲート回路は、複数の信号出力端子を有し、
前記複数の信号出力端子は等間隔に配置され、
前記複数の信号出力端子の各々が、前記複数のゲート回路の一つのゲート回路に対して設けられ、
前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、
前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、
前記共通出力端子は、前記第２配線の中間点に設けられていることを特徴とする多相クロック処理回路。
【請求項８】
前記ゲート回路は、
出力端子に設けられた電荷蓄積部と、
多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をハイレベル電位に導通させる第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をロウレベル電位に導通させる第２スイッチング素子とを備えることを特徴とする請求項７記載の多相クロック処理回路。
【請求項９】
前記所定期間は、多相クロックの位相のずれ量よりも短いことを特徴とする請求項８記載の多相クロック処理回路。
【請求項１０】
前記第１スイッチング素子および前記第２スイッチング素子はそれぞれ等間隔に配置されるように複数並列接続され、
前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して、前記第１スイッチング素子および前記第２スイッチング素子が交互に導通することを特徴とする請求項８または９記載の多相クロック処理回路。
【請求項１１】
前記第１スイッチング素子および前記第２スイッチング素子はそれぞれＮ個ずつ並列接続され、
２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイッチング素子が導通し、
２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング素子が導通することを特徴とする請求項１０記載の多相クロック処理回路。
【請求項１２】
前記第１スイッチング素子は、
前記ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、
前記第１および第２のＰチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第１インバータとを備え、
前記第２スイッチング素子は、
前記ロウレベル電位と出力端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタと、
前記第１および第２のＮチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第２インバータとを備えることを特徴とする請求項８〜１１のいずれか１項記載の多相クロック処理回路。
【請求項１３】
多相クロックを生成する多相クロック生成回路と、
前記多相クロックに基づいてノン・オーバーラップ・パルスを生成するパルス生成回路と、
前記ノン・オーバーラップ・パルスの論理和を出力するパルス処理回路とを備え、
前記パルス処理回路は、
入力の立ち上がりエッジまたは立ち下がりエッジに同期して、出力をハイレベルまたはロウレベルに変化させた後、その出力を浮遊状態に保つ複数のゲート回路と、
第１配線と、
第２配線と、
共通出力端子とを備え、
前記複数のゲート回路は、複数の信号出力端子を有し、
前記複数の信号出力端子は等間隔に配置され、
前記複数の信号出力端子の各々が、前記複数のゲート回路の一つのゲート回路に対して設けられ、
前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、
前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、
前記共通出力端子は、前記第２配線の中間点に設けられていることを特徴とするクロック逓倍回路。
【請求項１４】
多相クロックを生成する多相クロック生成回路と、
前記多相クロックから逓倍クロックを直接生成する多相クロック処理回路とを備え、
前記多相クロック処理回路は、
多相クロックの立ち上がりエッジまたは立ち下がりエッジに同期して、出力レベルを切り替えた後、その出力レベルを浮遊状態に保つ複数のゲート回路と、
第１配線と、
第２配線と、
共通出力端子とを備え、
前記複数のゲート回路は、複数の信号出力端子を有し、
前記複数の信号出力端子は等間隔に配置され、
前記複数の信号出力端子の各々が、前記複数のゲート回路の一つのゲート回路に対して設けられ、
前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、
前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、
前記共通出力端子は、前記第２配線の中間点に設けられていることを特徴とするクロック逓倍回路。
【請求項１５】
前記多相クロック生成回路は、ＰＬＬ回路またはＤＬＬ回路であることを特徴とする請求項１３または１４記載のクロック逓倍回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力回路、入力回路、電子回路、マルチプレクサ、デマルチプレクサ、ワイヤードＯＲ回路、パルス処理回路、多相クロック処理回路およびクロック逓倍回路に関し、特に、信号経路の伝播遅延時間のばらつきを低減する場合に適用して好適なものである。
【０００２】
【従来の技術】
従来のＬＳＩプロセスでは微細化が進行し、ＬＳＩの配線幅が減少するとともに、ＬＳＩの高速化も進行している。
このため、従来のＬＳＩでは、配線遅延の影響が大きくなってきており、信号の伝播時間のばらつきを抑えるため、信号経路の長さがなるべく同一になるように、回路配置などの設計が行なわれている。
【０００３】
図１７は、従来の４入力マルチプレクサの構成を示す回路図である。
図１７において、各トランスミッションゲートＴＧ２１〜ＴＧ２８には、入力端子、出力端子、選択信号入力端子および反転信号入力端子がそれぞれ設けられている。
そして、トランスミッションゲートＴＧ２１とトランスミッションゲートＴＧ２２とは直列接続され、トランスミッションゲートＴＧ２３とトランスミッションゲートＴＧ２４とは直列接続され、トランスミッションゲートＴＧ２５とトランスミッションゲートＴＧ２６とは直列接続され、トランスミッションゲートＴＧ２７とトランスミッションゲートＴＧ２８とは直列接続されている。
【０００４】
また、トランスミッションゲートＴＧ２１には、入力信号Ａが入力され、トランスミッションゲートＴＧ２３には、入力信号Ｂが入力され、トランスミッションゲートＴＧ２５には、入力信号Ｃが入力され、トランスミッションゲートＴＧ２７には、入力信号Ｄが入力され、トランスミッションゲートＴＧ２２、ＴＧ２４、ＴＧ２６、ＴＧ２８の出力端子は共通接続されて、ここから出力信号ＯＵＴが出力される。
【０００５】
また、トランスミッションゲートＴＧ２１の選択信号入力端子には、選択入力信号Ｓ１が入力されるとともに、トランスミッションゲートＴＧ２１の反転信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力され、トランスミッションゲートＴＧ２２の選択信号入力端子には、選択入力信号Ｓ２が入力されるとともに、トランスミッションゲートＴＧ２２の反転信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力され、トランスミッションゲートＴＧ２３の選択信号入力端子には、選択入力信号Ｓ１が入力されるとともに、トランスミッションゲートＴＧ２３の反転信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力され、トランスミッションゲートＴＧ２４の選択信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力されるとともに、トランスミッションゲートＴＧ２４の反転信号入力端子には、選択入力信号Ｓ２が入力され、トランスミッションゲートＴＧ２５の選択信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力されるとともに、トランスミッションゲートＴＧ２５の反転信号入力端子には、選択入力信号Ｓ１が入力され、トランスミッションゲートＴＧ２６の選択信号入力端子には、選択入力信号Ｓ２が入力されるとともに、トランスミッションゲートＴＧ２６の反転信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力され、トランスミッションゲートＴＧ２７の選択信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力されるとともに、トランスミッションゲートＴＧ２７の反転信号入力端子には、選択入力信号Ｓ１が入力され、トランスミッションゲートＴＧ２８の選択信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力されるとともに、トランスミッションゲートＴＧ２８の反転信号入力端子には、選択入力信号Ｓ２が入力される。
【０００６】
そして、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（１、１）の場合、トランスミッションゲートＴＧ２１、ＴＧ２２がオンし、出力信号ＯＵＴとして入力信号Ａが出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（１、０）の場合、トランスミッションゲートＴＧ２３、ＴＧ２４がオンし、出力信号ＯＵＴとして入力信号Ｂが出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（０、１）の場合、トランスミッションゲートＴＧ２５、ＴＧ２６がオンし、出力信号ＯＵＴとして入力信号Ｃが出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（０、０）の場合、トランスミッションゲートＴＧ２７、ＴＧ２８がオンし、出力信号ＯＵＴとして入力信号Ｄが出力される。
【０００７】
図１８は、従来の４出力デマルチプレクサの構成を示す回路図である。
図１８において、各トランスミッションゲートＴＧ３１〜ＴＧ３８には、入力端子、出力端子、選択信号入力端子および反転信号入力端子がそれぞれ設けられている。
そして、トランスミッションゲートＴＧ３１とトランスミッションゲートＴＧ３２とは直列接続され、トランスミッションゲートＴＧ３３とトランスミッションゲートＴＧ３４とは直列接続され、トランスミッションゲートＴＧ３５とトランスミッションゲートＴＧ３６とは直列接続され、トランスミッションゲートＴＧ３７とトランスミッションゲートＴＧ３８とは直列接続されている。
【０００８】
また、トランスミッションゲートＴＧ３１、ＴＧ３３、ＴＧ３５、ＴＧ３７の入力端子は共通接続されて、入力信号ＩＮがトランスミッションゲートＴＧ３１、ＴＧ３３、ＴＧ３５、ＴＧ３７の入力端子に入力されるとともに、トランスミッションゲートＴＧ３２からは、出力信号Ａが出力され、トランスミッションゲートＴＧ３４からは、出力信号Ｂが出力され、トランスミッションゲートＴＧ３６からは、出力信号Ｃが出力され、トランスミッションゲートＴＧ３８からは、出力信号Ｄが出力される。
【０００９】
また、トランスミッションゲートＴＧ３１の選択信号入力端子には、選択入力信号Ｓ１が入力されるとともに、トランスミッションゲートＴＧ３１の反転信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力され、トランスミッションゲートＴＧ３２の選択信号入力端子には、選択入力信号Ｓ２が入力されるとともに、トランスミッションゲートＴＧ３２の反転信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力され、トランスミッションゲートＴＧ３３の選択信号入力端子には、選択入力信号Ｓ１が入力されるとともに、トランスミッションゲートＴＧ３３の反転信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力され、トランスミッションゲートＴＧ３４の選択信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力されるとともに、トランスミッションゲートＴＧ３４の反転信号入力端子には、選択入力信号Ｓ２が入力され、トランスミッションゲートＴＧ３５の選択信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力されるとともに、トランスミッションゲートＴＧ３５の反転信号入力端子には、選択入力信号Ｓ１が入力され、トランスミッションゲートＴＧ３６の選択信号入力端子には、選択入力信号Ｓ２が入力されるとともに、トランスミッションゲートＴＧ３６の反転信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力され、トランスミッションゲートＴＧ３７の選択信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力されるとともに、トランスミッションゲートＴＧ３７の反転信号入力端子には、選択入力信号Ｓ１が入力され、トランスミッションゲートＴＧ３８の選択信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力されるとともに、トランスミッションゲートＴＧ３８の反転信号入力端子には、選択入力信号Ｓ２が入力される。
【００１０】
そして、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（１、１）の場合、トランスミッションゲートＴＧ３１、ＴＧ３２がオンし、入力信号ＩＮが出力信号Ａとして出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（１、０）の場合、トランスミッションゲートＴＧ３３、ＴＧ３４がオンし、入力信号ＩＮが出力信号Ｂとして出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（０、１）の場合、トランスミッションゲートＴＧ３５、ＴＧ３６がオンし、入力信号ＩＮが出力信号Ｃとして出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（０、０）の場合、トランスミッションゲートＴＧ３７、ＴＧ３８がオンし、入力信号ＩＮが出力信号Ｄとして出力される。
【００１１】
【発明が解決しようとする課題】
しかしながら、図１７のマルチプレクサでは、トランスミッションゲートＴＧ２１〜ＴＧ２８をシリコン基板上に配置し、トランスミッションゲートＴＧ２２、ＴＧ２４、ＴＧ２６、ＴＧ２８の出力ノードの中央から出力信号ＯＵＴを取り出すと、入力信号Ａ、Ｄを出力信号ＯＵＴとして取り出す場合の配線長は、入力信号Ｂ、Ｃを出力信号ＯＵＴとして取り出す場合の配線長に比べて長くなる。
【００１２】
このため、入力信号Ａ、Ｄの伝播遅延は、入力信号Ｂ、Ｃの伝播遅延より大きくなり、選択入力信号（Ｓ１、Ｓ２）によって出力信号ＯＵＴを切り替えるごとに、入力信号Ａ〜Ｄの伝播時間の差に相当するジッタ（エッジの揺らぎ）が発生するという問題があった。
一方、入力信号Ａ〜Ｄを出力信号ＯＵＴとして取り出す場合の配線長が同一となるように、回路配置を設計変更すると、設計作業が面倒となり、特に、信号入力数が多い場合には、現実的ではないという問題があった。
【００１３】
また、伝播遅延を低減するために、銅配線などの低抵抗プロセスを用いる方法では、コストアップにつながるだけでなく、配線長の違いが大き過ぎると、伝播時間の差を解消できなくなるという問題があった。
また、図１８のデマルチプレクサについても同様な問題がある。
そこで、本発明の目的は、配線長が同一となるように回路配置の設計を行ったり、低抵抗プロセスを用いたりすることなく、各信号経路の伝播遅延時間をほぼ一致させることが可能な出力回路、入力回路、電子回路、マルチプレクサ、デマルチプレクサ、ワイヤードＯＲ回路、パルス処理回路、多相クロック処理回路およびクロック逓倍回路を提供することである。
【００２２】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載の電子回路によれば、複数のゲート回路と、第１の接続ラインと、第２の接続ラインと、共通出力端子とを備え、前記複数のゲート回路は、複数の信号出力端子を有し、前記複数の信号出力端子は等間隔に配置され、前記複数の信号出力端子の各々が、前記複数のゲート回路の一つのゲート回路に対して設けられ、前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１の接続ラインは接続され、前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２の接続ラインは接続され、前記共通出力端子は、前記第２の接続ラインの中間点に設けられていることを特徴とする。
これにより、ゲート回路からの出力信号を取り出すための配線長が同一となるように回路配置に特段の考慮を払うことなく、出力信号の伝播遅延時間を平均化することが可能となることから、ゲート回路を含む各種電子回路において、各信号経路の伝播遅延時間をほぼ一致させることが可能となるとともに、低抵抗プロセスの採用を不要として、製造コストを抑制することが可能となる。
【００３４】
また、請求項２記載のワイヤードＯＲ回路によれば、ハイレベル電位とロウレベル電位との間に接続された複数のＣＭＯＳトランジスタと、第１配線と、第２配線と、第３配線と、共通出力端子と、入力端子とを備え、前記複数のＣＭＯＳトランジスタは、複数の信号出力端子を有し、前記複数の信号出力端子は等間隔に配置され、前記複数の信号出力端子の各々が、前記複数のＣＭＯＳトランジスタの一つのＣＭＯＳトランジスタに対して設けられ、前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、前記共通出力端子は、前記第２配線の中間点に設けられ、前記第３配線は、前記ＣＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタのゲートをロウレベル電位に接続し、前記入力端子は、前記ＣＭＯＳトランジスタを構成するＮチャネルＭＯＳトランジスタの各ゲートに対応して等間隔に配置されていることを特徴とする。
【００３５】
これにより、ワイヤードＯＲ回路において、出力信号の伝播遅延時間を平均化することが可能となる。
このため、各信号出力端子からの伝播遅延時間をほぼ一致させることが可能となり、設計作業の負担を軽減することが可能となるとともに、低抵抗プロセスを用いる必要性をなくして、製造コストを抑制することが可能となる。
【００３６】
また、請求項３記載のワイヤードＡＮＤ回路によれば、ハイレベル電位とロウレベル電位との間に接続された複数のＣＭＯＳトランジスタと、第１配線と、第２配線と、第３配線と、共通出力端子と、入力端子とを備え、前記複数のＣＭＯＳトランジスタは、複数の信号出力端子を有し、前記複数の信号出力端子は等間隔に配置され、前記複数の信号出力端子の各々が、前記複数のＣＭＯＳトランジスタの一つのＣＭＯＳトランジスタに対して設けられ、前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、前記共通出力端子は、前記第２配線の中間点に設けられ、前記第３配線は、前記ＣＭＯＳトランジスタを構成するＮチャネルＭＯＳトランジスタのゲートをハイレベル電位に接続し、前記入力端子は、前記ＣＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタの各ゲートに対応して等間隔に配置されていることを特徴とする。
【００３７】
これにより、ワイヤードＡＮＤ回路において、出力信号の伝播遅延時間を平均化することが可能となる。
このため、各信号出力端子からの伝播遅延時間をほぼ一致させることが可能となり、設計作業の負担を軽減することが可能となるとともに、低抵抗プロセスを用いる必要性をなくして、製造コストを抑制することが可能となる。
【００３８】
また、請求項４記載のパルス処理回路によれば、入力の立ち上がりエッジまたは立ち下がりエッジに同期して、出力をハイレベルまたはロウレベルに変化させた後、その出力を浮遊状態に保つ複数のゲート回路と、第１配線と、第２配線と、共通出力端子とを備え、前記複数のゲート回路は、複数の信号出力端子を有し、前記複数の信号出力端子は等間隔に配置され、前記複数の信号出力端子の各々が、前記複数のゲート回路の一つのゲート回路に対して設けられ、前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、前記共通出力端子は、前記第２配線の中間点に設けられていることを特徴とする。
【００３９】
これにより、複数の入力のいずれの入力レベルが変化した場合においても、そのレベル変化に対応して出力レベルを変化させることが可能なパルス処理回路において、出力信号の伝播遅延時間を平均化することが可能となる。
このため、各信号出力端子からの伝播遅延時間をほぼ一致させることが可能となり、設計作業の負担を軽減することが可能となるとともに、低抵抗プロセスを用いる必要性をなくして、製造コストを抑制することが可能となる。
【００４０】
また、請求項５記載のパルス処理回路によれば、前記ゲート回路は、出力端子に設けられた電荷蓄積部と、入力の立ち上がりエッジまたは立ち下がりエッジに同期して前記電荷蓄積部に電荷を供給するスイッチング素子と、前記入力の立ち上がりエッジまたは立ち下がりエッジから所定の遅時時間経過後に、前記スイッチング素子を前記電荷蓄積部から遮断する遮断手段とを備えることを特徴とする。
【００４１】
これにより、出力信号の伝播遅延時間を平均化することが可能となるとともに、入力のレベル変化に対応して出力レベルを変化させた後に、出力端子を浮遊状態とすることができ、複数の出力端子を共通接続した場合においても、伝播遅延時間をほぼ一致させつつ、全ての出力レベルをいずれかの出力レベルに追従させることができる。
【００４２】
また、請求項６記載のパルス処理回路によれば、前記ゲート回路は、ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、前記出力端子とロウレベル電位との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタとを備え、前記第１のＰチャネル型電界効果トランジスタおよび前記第１のＮチャネル型電界効果トランジスタの各ゲートは、入力端子に接続され、前記第２のＰチャネル型電界効果トランジスタおよび前記第２のＮチャネル型電界効果トランジスタの各ゲートは、インバータを介して前記入力端子に接続されていることを特徴とする。
【００４３】
これにより、電源端子と接地端子との間にトランジスタを４個直列接続することで、入力のレベル変化に対応して出力レベルを変化させ、その後の出力端子を浮遊状態とすることが可能となる。
また、トランジスタを４個直列に接続することにより、入力レベルが変化した場合においても、ハイレベル電位とロウレベル電位との間に貫通電流が流れることを防止することが可能となり、低消費電力化を図ることが可能となる。
【００４４】
また、請求項７記載の多相クロック処理回路によれば、多相クロックの立ち上がりエッジまたは立ち下がりエッジに同期して、出力レベルを切り替えた後、その出力レベルを浮遊状態に保つ複数のゲート回路と、第１配線と、第２配線と、共通出力端子とを備え、前記複数のゲート回路は、複数の信号出力端子を有し、前記複数の信号出力端子は等間隔に配置され、前記複数の信号出力端子の各々が、前記複数のゲート回路の一つのゲート回路に対して設けられ、前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、前記共通出力端子は、前記第２配線の中間点に設けられていることを特徴とする。
【００４５】
これにより、多相クロックの立ち上がりエッジまたは立ち下がりエッジを用いて、パルス信号を生成する多相クロック処理回路において、出力信号の伝播遅延時間を平均化することが可能となる。
このため、各信号出力端子からの伝播遅延時間をほぼ一致させることが可能となり、設計作業の負担を軽減することが可能となるとともに、低抵抗プロセスを用いる必要性をなくして、製造コストを抑制することが可能となる。
【００４６】
また、請求項８記載の多相クロック処理回路によれば、前記ゲート回路は、出力端子に設けられた電荷蓄積部と、多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をハイレベル電位に導通させる第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定期間だけ前記出力端子をロウレベル電位に導通させる第２スイッチング素子とを備えることを特徴とする。
【００４７】
これにより、出力信号の伝播遅延時間を平均化することが可能となるとともに、多相クロックの立ち上がりエッジまたは立ち下がりエッジに基づいて、パルス信号を生成することが可能となり、そのパルス信号の出力レベルを浮遊状態として、その出力レベルをそのまま維持することができる。
また、請求項９記載の多相クロック処理回路によれば、前記所定期間は、多相クロックの位相のずれ量よりも短いことを特徴とする。
【００４８】
これにより、第１スイッチング素子または第２スイッチング素子をそれぞれ複数並列接続した場合においても、各スイッチング素子のいずれか１個のみを導通状態として、残りのスイッチング素子を浮遊状態とすることが可能となり、複数のスイッチング素子が同時に導通状態となることを防止して、複数のスイッチング素子の出力レベルが干渉することを防止することができる。
【００４９】
また、請求項１０記載の多相クロック処理回路によれば、前記第１スイッチング素子および前記第２スイッチング素子はそれぞれ等間隔に配置されるように複数並列接続され、前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して、前記第１スイッチング素子および前記第２スイッチング素子が交互に導通することを特徴とする。
【００５０】
これにより、多相クロックの各相が立ち上がるかまたは立ち下がるごとに、出力端子の出力レベルをハイレベルとロウレベルとに交互に切り替えることが可能となる。
さらに、立ち上がりエッジまたは立ち下がりエッジのいずれか一方の入力タイミングのみに基づいて、逓倍クロックのデューティ比を規定することが可能となり、多相クロックのデューティ比がずれている場合においても、立ち上がりエッジまたは立ち下がりエッジのいずれか一方の入力タイミングを揃えることにより、逓倍クロックのデューティ比を揃えることが可能となる。
【００５１】
また、請求項１１記載の多相クロック処理回路によれば、前記第１スイッチング素子および前記第２スイッチング素子はそれぞれＮ個ずつ並列接続され、２Ｎ個の多相クロックの第（２ｎ−１）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第１スイッチング素子が導通し、２Ｎ個の多相クロックの第（２ｎ）相目の立ち上がりエッジまたは立ち下がりエッジに同期して、第ｎ（ｎ＝１〜Ｎ）番目の第２スイッチング素子が導通することを特徴とする。
【００５２】
これにより、第１スイッチング素子および第２スイッチング素子をそれぞれＮ個ずつ並列接続するだけで、多相クロックのＮ倍の周波数の逓倍クロックを生成することが可能となる。
また、請求項１２記載の多相クロック処理回路によれば、前記第１スイッチング素子は、前記ハイレベル電位と出力端子との間に直列に接続された第１および第２のＰチャネル型電界効果トランジスタと、前記第１および第２のＰチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第１インバータとを備え、前記第２スイッチング素子は、前記ロウレベル電位と出力端子との間に直列に接続された第１および第２のＮチャネル型電界効果トランジスタと、前記第１および第２のＮチャネル型電界効果トランジスタのいずれか一方のゲート端子に入力されるいずれか一つの多相クロックの反転信号を前記所定期間だけ遅延させて他方のゲート端子に出力する第２インバータとを備えることを特徴とする。
【００５３】
これにより、４個のトランジスタを直列接続することで、多相クロックの各相が立ち上がるかまたは立ち下がるごとに、出力端子の出力レベルをハイレベルとロウレベルとに交互に切り替えた後、その出力レベルを浮遊状態とすることが可能となる。
また、請求項１３記載のクロック逓倍回路によれば、多相クロックを生成する多相クロック生成回路と、前記多相クロックに基づいてノン・オーバーラップ・パルスを生成するパルス生成回路と、前記ノン・オーバーラップ・パルスの論理和を出力するパルス処理回路とを備え、前記パルス処理回路は、入力の立ち上がりエッジまたは立ち下がりエッジに同期して、出力をハイレベルまたはロウレベルに変化させた後、その出力を浮遊状態に保つ複数のゲート回路と、第１配線と、第２配線と、共通出力端子とを備え、前記複数のゲート回路は、複数の信号出力端子を有し、前記複数の信号出力端子は等間隔に配置され、前記複数の信号出力端子の各々が、前記複数のゲート回路の一つのゲート回路に対して設けられ、前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、前記共通出力端子は、前記第２配線の中間点に設けられていることを特徴とする。
【００５４】
これにより、ノン・オーバーラップ・パルスの入力数にかかわらず、入力の対称構造を維持しつつ、出力信号の伝播遅延時間を平均化することができ、ジッタの増大を抑制して、クロック品質の劣化を防止することが可能となるとともに、低消費電力化および低コスト化を図ることが可能となる。
また、請求項１４記載のクロック逓倍回路によれば、多相クロックを生成する多相クロック生成回路と、前記多相クロックから逓倍クロックを直接生成する多相クロック処理回路とを備え、前記多相クロック処理回路は、多相クロックの立ち上がりエッジまたは立ち下がりエッジに同期して、出力レベルを切り替えた後、その出力レベルを浮遊状態に保つ複数のゲート回路と、第１配線と、第２配線と、共通出力端子とを備え、前記複数のゲート回路は、複数の信号出力端子を有し、前記複数の信号出力端子は等間隔に配置され、前記複数の信号出力端子の各々が、前記複数のゲート回路の一つのゲート回路に対して設けられ、前記複数の信号出力端子において互いに隣接する信号出力端子間に前記第１配線は接続され、前記複数の信号出力端子のうち両端に位置する２つの信号出力端子に前記第２配線は接続され、前記共通出力端子は、前記第２配線の中間点に設けられていることを特徴とする。
【００５５】
これにより、多相クロックから逓倍クロックを生成するために、ノン・オーバーラップ・パルスを生成する必要がなくなることから、ＲＳフリップフロップを用いる必要がなくなるとともに、出力信号の伝播遅延時間を平均化して、伝播遅延時間をほぼ一致させることができる。
このため、配線遅延の影響を考慮することなく、微細化プロセスに容易に移行することができ、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、ジッタを抑制しつつ、クロックの高周波化を図ることができる。
【００５６】
また、請求項１５記載のクロック逓倍回路によれば、前記多相クロック生成回路は、ＰＬＬ回路またはＤＬＬ回路であることを特徴とする。
ここで、ＰＬＬ回路またはＤＬＬ回路を用いることにより、容易に多相クロックを生成することができる。
特に、ＰＬＬ回路を用いることにより、位相のずれ量が均一な多相クロックを容易に生成することが可能となる。
【００５７】
一方、ＤＬＬ回路を用いることにより、発振器を用いることなく、Ｎ倍の周波数のクロックを生成することができ、発振器に固有の低周波雑音の発生を防止することが可能となる。
【００５８】
【発明の実施の形態】
以下、本発明の実施形態に係る出力回路および入力回路の適用例について、図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る４入力マルチプレクサの構成を示す回路図である。
【００５９】
図１において、各トランスミッションゲートＴＧ１〜ＴＧ８には、入力端子、出力端子、選択信号入力端子および反転信号入力端子がそれぞれ設けられている。
ここで、トランスミッションゲートＴＧ１、ＴＧ３、ＴＧ５、ＴＧ７は等間隔に配置されるとともに、トランスミッションゲートＴＧ２、ＴＧ４、ＴＧ６、ＴＧ８は等間隔に配置され、トランスミッションゲートＴＧ１およびトランスミッションゲートＴＧ２、トランスミッションゲートＴＧ３およびトランスミッションゲートＴＧ４、トランスミッションゲートＴＧ５およびトランスミッションゲートＴＧ６、トランスミッションゲートＴＧ７およびトランスミッションゲートＴＧ８は互いに等間隔で配置されている。
【００６０】
そして、トランスミッションゲートＴＧ１とトランスミッションゲートＴＧ２とは直列接続され、トランスミッションゲートＴＧ３とトランスミッションゲートＴＧ４とは直列接続され、トランスミッションゲートＴＧ５とトランスミッションゲートＴＧ６とは直列接続され、トランスミッションゲートＴＧ７とトランスミッションゲートＴＧ８とは直列接続されている。
【００６１】
また、トランスミッションゲートＴＧ１には、入力信号Ａが入力され、トランスミッションゲートＴＧ３には、入力信号Ｂが入力され、トランスミッションゲートＴＧ５には、入力信号Ｃが入力され、トランスミッションゲートＴＧ７には、入力信号Ｄが入力される。
さらに、トランスミッションゲートＴＧ２、ＴＧ４、ＴＧ６、ＴＧ８の出力側には、出力ノードａ〜ｄがそれぞれ設けられ、これらの出力ノードａ〜ｄは、隣り合うノード間の配線長が等しくなるように接続されている。
【００６２】
また、両端の出力ノードａ、ｄには、インバータＩＶ１１、ＩＶ１２がそれぞれ設けられ、ＩＶ１１、ＩＶ１２の各出力は共通ノードｅに接続され、共通ノードｅからは、インバータＩＶ１３を介して出力信号ＯＵＴが出力される。
ここで、共通ノードｅは、各インバータＩＶ１１、ＩＶ１２からの配線長が等しくなる位置に設けられる。
【００６３】
また、トランスミッションゲートＴＧ１の選択信号入力端子には、選択入力信号Ｓ１が入力されるとともに、トランスミッションゲートＴＧ１の反転信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力され、トランスミッションゲートＴＧ２の選択信号入力端子には、選択入力信号Ｓ２が入力されるとともに、トランスミッションゲートＴＧ２の反転信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力され、トランスミッションゲートＴＧ３の選択信号入力端子には、選択入力信号Ｓ１が入力されるとともに、トランスミッションゲートＴＧ３の反転信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力され、トランスミッションゲートＴＧ４の選択信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力されるとともに、トランスミッションゲートＴＧ４の反転信号入力端子には、選択入力信号Ｓ２が入力され、トランスミッションゲートＴＧ５の選択信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力されるとともに、トランスミッションゲートＴＧ５の反転信号入力端子には、選択入力信号Ｓ１が入力され、トランスミッションゲートＴＧ６の選択信号入力端子には、選択入力信号Ｓ２が入力されるとともに、トランスミッションゲートＴＧ６の反転信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力され、トランスミッションゲートＴＧ７の選択信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力されるとともに、トランスミッションゲートＴＧ７の反転信号入力端子には、選択入力信号Ｓ１が入力され、トランスミッションゲートＴＧ８の選択信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力されるとともに、トランスミッションゲートＴＧ８の反転信号入力端子には、選択入力信号Ｓ２が入力される。
【００６４】
そして、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（１、１）の場合、トランスミッションゲートＴＧ１、ＴＧ２がオンし、出力信号ＯＵＴとして入力信号Ａが出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（１、０）の場合、トランスミッションゲートＴＧ３、ＴＧ４がオンし、出力信号ＯＵＴとして入力信号Ｂが出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（０、１）の場合、トランスミッションゲートＴＧ５、ＴＧ６がオンし、出力信号ＯＵＴとして入力信号Ｃが出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（０、０）の場合、トランスミッションゲートＴＧ７、ＴＧ８がオンし、出力信号ＯＵＴとして入力信号Ｄが出力される。
【００６５】
ここで、出力信号ＯＵＴとして入力信号Ａが出力される場合、出力ノードａから共通ノードｅに至る信号は、出力ノードａ→インバータＩＶ１１→共通ノードｅを通る経路と、出力ノードａ→出力ノードｂ→出力ノードｃ→出力ノードｄ→インバータＩＶ１２→共通ノードｅを通る経路との２経路に分かれる。
そして、これら２経路を通ってきた入力信号Ａは、共通ノードｅで合成され、インバータＩＶ１３を介して出力信号ＯＵＴとして出力される。
【００６６】
また、出力信号ＯＵＴとして入力信号Ｂが出力される場合、出力ノードｂから共通ノードｅに至る信号は、出力ノードｂ→出力ノードａ→インバータＩＶ１１→共通ノードｅを通る経路と、出力ノードｂ→出力ノードｃ→出力ノードｄ→インバータＩＶ１２→共通ノードｅを通る経路との２経路に分かれる。
そして、これら２経路を通ってきた入力信号Ｂは、共通ノードｅで合成され、インバータＩＶ１３を介して出力信号ＯＵＴとして出力される。
【００６７】
また、出力信号ＯＵＴとして入力信号Ｃが出力される場合、出力ノードｃから共通ノードｅに至る信号は、出力ノードｃ→出力ノードｂ→出力ノードａ→インバータＩＶ１１→共通ノードｅを通る経路と、出力ノードｃ→出力ノードｄ→インバータＩＶ１２→共通ノードｅを通る経路との２経路に分かれる。
そして、これら２経路を通ってきた入力信号Ｃは、共通ノードｅで合成され、インバータＩＶ１３を介して出力信号ＯＵＴとして出力される。
【００６８】
また、出力信号ＯＵＴとして入力信号Ｄが出力される場合、出力ノードｄから共通ノードｅに至る信号は、出力ノードｄ→出力ノードｃ→出力ノードｂ→出力ノードａ→インバータＩＶ１１→共通ノードｅを通る経路と、出力ノードｄ→インバータＩＶ１２→共通ノードｅを通る経路との２経路に分かれる。
そして、これら２経路を通ってきた入力信号Ｄは、共通ノードｅで合成され、インバータＩＶ１３を介して出力信号ＯＵＴとして出力される。
【００６９】
図２は、本発明の第１実施形態に係る４入力マルチプレクサの信号経路の距離を説明するための図、図５（ａ）は、図２の４入力マルチプレクサの信号経路の距離の算出結果を示す図である。
である。
図２において、出力ノードａと出力ノードｂとの間の距離、出力ノードｂと出力ノードｃとの間の距離、出力ノードｃと出力ノードｄとの間の距離をそれぞれＤとする。
【００７０】
そして、各出力ノードａ〜ｄから出力信号ＯＵＴを取り出す場合、伝播遅延の違いの原因となる放充電の時定数は配線抵抗に比例し、線幅が同一であれば、配線抵抗は配線距離に比例するため、配線距離の差で伝播遅延の差を見積もってみる。
ここで、各インバータＩＶ１１、ＩＶ１２からインバータＩＶ１３までに至る距離は等しいので、配線距離の差を見積もるために、各出力ノードａ〜ｄから各インバータＩＶ１１、ＩＶ１２までの距離を求めると、出力ノードａからインバータＩＶ１１に至るまでの距離は０Ｄ、出力ノードａからインバータＩＶ１２に至るまでの距離は３Ｄとなる。
【００７１】
そして、出力ノードａから送出された信号は、インバータＩＶ１１を通る信号と、インバータＩＩＶ１２を通る信号とに分かれた後、共通ノードｅで合成され、インバータＩＶ３を介して出力信号ＯＵＴとして出力される。
このため、出力ノードａから送出される信号の伝播遅延は、共通ノードｅで合成される際に、インバータＩＶ１１を通る経路の伝播遅延とインバータＩＶ１２を通る経路の伝播遅延とを平均化したものとなり、距離が１．５Ｄの経路を辿った場合の伝播遅延と等しくなる。
【００７２】
また、出力ノードｂから送出される信号の伝播遅延は、出力ノードｂからインバータＩＶ１１に至るまでの距離が１Ｄ、出力ノードｂからインバータＩＶ１２に至るまでの距離が２Ｄとなるため、これらの距離を平均化すると、距離が１．５Ｄの経路を辿った場合の伝播遅延と等しくなる。
また、出力ノードｃから送出される信号の伝播遅延は、出力ノードｃからインバータＩＶ１１に至るまでの距離が２Ｄ、出力ノードｂからインバータＩＶ１２に至るまでの距離が１Ｄとなるため、これらの距離を平均化すると、距離が１．５Ｄの経路を辿った場合の伝播遅延と等しくなる。
【００７３】
また、出力ノードｄから送出される信号の伝播遅延は、出力ノードｄからインバータＩＶ１１に至るまでの距離が３Ｄ、出力ノードｂからインバータＩＶ１２に至るまでの距離が０Ｄとなるため、これらの距離を平均化すると、距離が１．５Ｄの経路を辿った場合の伝播遅延と等しくなる。
この結果、図５（ａ）に示すように、いずれの出力ノードａ〜ｄから出力信号ＯＵＴを取り出す場合においても、距離が１．５Ｄの経路を辿った場合の伝播遅延に一致させることができる。
【００７４】
図３は、本発明の第２実施形態に係る４入力マルチプレクサの信号経路の距離を説明するための図、図５（ｂ）は、図３の４入力マルチプレクサの信号経路の距離の算出結果を示す図である。
なお、この第２実施形態は、インバータＩＶ１１、１２の位置を出力ノードｂ、ｃの位置に対応させて設けるようにしたものである。
【００７５】
図３において、インバータＩＶ１１、１２の位置を出力ノードｂ、ｃの位置に対応させて設けると、出力ノードａから共通ノードｅに至る信号は、出力ノードａ→出力ノードｂ→インバータＩＶ１１→共通ノードｅを通る経路と、出力ノードａ→出力ノードｂ→出力ノードｃ→インバータＩＶ１２→共通ノードｅを通る経路との２経路に分かれ、これら２経路を通ってきた信号は、共通ノードｅで合成される。
【００７６】
また、出力ノードｂから共通ノードｅに至る信号は、出力ノードｂ→インバータＩＶ１１→共通ノードｅを通る経路と、出力ノードｂ→出力ノードｃ→インバータＩＶ１２→共通ノードｅを通る経路との２経路に分かれ、これら２経路を通ってきた信号は、共通ノードｅで合成される。
また、出力ノードｃから共通ノードｅに至る信号は、出力ノードｃ→出力ノードｂ→インバータＩＶ１１→共通ノードｅを通る経路と、出力ノードｃ→インバータＩＶ１２→共通ノードｅを通る経路との２経路に分かれ、これら２経路を通ってきた信号は、共通ノードｅで合成される。
【００７７】
また、出力ノードｄから共通ノードｅに至る信号は、出力ノードｄ→出力ノードｃ→出力ノードｂ→インバータＩＶ１１→共通ノードｅを通る経路と、出力ノードｄ→出力ノードｃ→インバータＩＶ１２→共通ノードｅを通る経路との２経路に分かれ、これら２経路を通ってきた信号Ｄは、共通ノードｅで合成される。このため、出力ノードａから送出される信号の伝播遅延は、出力ノードａからインバータＩＶ１１に至るまでの距離が１Ｄ、出力ノードａからインバータＩＶ１２に至るまでの距離が２Ｄとなるため、これらの距離を平均化すると、距離が１．５Ｄの経路を辿った場合の伝播遅延と等しくなる。
【００７８】
また、出力ノードｂから送出される信号の伝播遅延は、出力ノードｂからインバータＩＶ１１に至るまでの距離が０Ｄ、出力ノードｂからインバータＩＶ１２に至るまでの距離が１Ｄとなるため、これらの距離を平均化すると、距離が０．５Ｄの経路を辿った場合の伝播遅延と等しくなる。
また、出力ノードｃから送出される信号の伝播遅延は、出力ノードｃからインバータＩＶ１１に至るまでの距離が１Ｄ、出力ノードｃからインバータＩＶ１２に至るまでの距離が０Ｄとなるため、これらの距離を平均化すると、距離が０．５Ｄの経路を辿った場合の伝播遅延と等しくなる。
【００７９】
また、出力ノードｄから送出される信号の伝播遅延は、出力ノードｄからインバータＩＶ１１に至るまでの距離が２Ｄ、出力ノードｄからインバータＩＶ１２に至るまでの距離が１Ｄとなるため、これらの距離を平均化すると、距離が１．５Ｄの経路を辿った場合の伝播遅延と等しくなる。
この結果、図５（ｂ）に示すように、インバータＩＶ１１、１２の位置を出力ノードｂ、ｃの位置に対応させて設けた場合には、出力ノードａ〜ｄから出力信号ＯＵＴを取り出す際の伝播遅延を一致させることができなくなる。
【００８０】
このため、インバータＩＶ１１、１２の位置を両端の出力ノードａ、ｄから遠ざける程、伝播遅延の不一致が大きくなり、出力ノードａ〜ｄから出力信号ＯＵＴを取り出す際の伝播遅延を一致させるためには、インバータＩＶ１１、１２を両端の出力ノードａ、ｄの位置に対応させて設けることが好ましい。
図４は、本発明の第３実施形態に係る４入力マルチプレクサの配線抵抗を説明するための図、図５（ｃ）は、図４の４入力マルチプレクサの配線抵抗の算出結果を示す図である。
【００８１】
なお、この第３実施形態は、図１の配線はそのままにして、インバータＩＶ１１、１２を除去するとともに、インバータＩＶ１３から出力された信号を反転させるためにインバータＩＶ１４を設けたものである。
図４において、図１の構成からインバータＩＶ１１、１２を除去した場合の出力ノードａと出力ノードｂとの間の距離、出力ノードｂと出力ノードｃとの間の距離、出力ノードｃと出力ノードｄとの間の距離をそれぞれＤとするとともに、出力ノードａと出力ノードｅとの間の距離、出力ノードｄと出力ノードｅとの間の距離をそれぞれＥとする。
【００８２】
ここで、図１の構成からインバータＩＶ１１、１２を除去すると、出力ノードａから共通ノードｅに至る信号は、出力ノードａ→共通ノードｅを通る経路Ｉと、出力ノードａ→出力ノードｂ→出力ノードｃ→出力ノードｄ→共通ノードｅを通る経路IIとの２経路に分かれ、これら２経路Ｉ、IIを通ってきた信号は、共通ノードｅで合成される。
【００８３】
また、出力ノードｂから共通ノードｅに至る信号は、出力ノードｂ→出力ノードａ→共通ノードｅを通る経路Ｉと、出力ノードｂ→出力ノードｃ→出力ノードｄ→共通ノードｅを通る経路IIとの２経路に分かれ、これら２経路Ｉ、IIを通ってきた信号は、共通ノードｅで合成される。
【００８４】
また、出力ノードｃから共通ノードｅに至る信号は、出力ノードｃ→出力ノードｂ→出力ノードａ→共通ノードｅを通る経路Ｉと、出力ノードｃ→出力ノードｄ→共通ノードｅを通る経路IIとの２経路に分かれ、これら２経路Ｉ、IIを通ってきた信号は、共通ノードｅで合成される。
【００８５】
また、出力ノードｄから共通ノードｅに至る信号は、出力ノードｄ→出力ノードｃ→出力ノードｂ→出力ノードａ→共通ノードｅを通る経路Ｉと、出力ノードｄ→共通ノードｅを通る経路IIとの２経路に分かれ、これら２経路Ｉ、IIを通ってきた信号は、共通ノードｅで合成される。
【００８６】
このため、各出力ノードａ〜ｄから共通ノードｅまでの距離は、図１の構成と同様になるが、各出力ノードａ〜ｄから共通ノードｅまでの各配線抵抗は、伝播ルートＩ、IIの配線抵抗の並列抵抗となる。
この結果、単位配線距離当たりの抵抗値を１とすると、図５（ｃ）に示すように、出力ノードａから共通ノードｅまでの配線抵抗は（Ｅ2＋３ＤＥ）／（３Ｄ＋２Ｅ）、出力ノードｂから共通ノードｅまでの配線抵抗は（２Ｄ2＋Ｅ2＋３ＤＥ）／（３Ｄ＋２Ｅ）、出力ノードｃから共通ノードｅまでの配線抵抗は（２Ｄ2＋Ｅ2＋３ＤＥ）／（３Ｄ＋２Ｅ）、出力ノードｄから共通ノードｅまでの配線抵抗は（Ｅ2＋３ＤＥ）／（３Ｄ＋２Ｅ）となる。
【００８７】
このため、図１の構成からインバータＩＶ１１、１２を除去すると、各出力ノードａ〜ｄから共通ノードｅまでの配線抵抗は一致しなくなるが、図１７の従来例に比べると、配線抵抗の差を縮小することができ、両端の出力ノードａ、ｄから配線を引き出して、共通ノードｅに単に接続するだけで、伝播遅延の差を低減することができる。
【００８８】
図６は、本発明の第４実施形態に係る４出力デマルチプレクサの構成を示す回路図である。
図６において、各トランスミッションゲートＴＧ１１〜ＴＧ１８には、入力端子、出力端子、選択信号入力端子および反転信号入力端子がそれぞれ設けられている。
【００８９】
ここで、トランスミッションゲートＴＧ１１、ＴＧ１３、ＴＧ１５、ＴＧ１７は等間隔に配置されるとともに、トランスミッションゲートＴＧ１２、ＴＧ１４、ＴＧ１６、ＴＧ１８は等間隔に配置され、トランスミッションゲートＴＧ１１およびトランスミッションゲートＴＧ１２、トランスミッションゲートＴＧ１３およびトランスミッションゲートＴＧ１４、トランスミッションゲートＴＧ１５およびトランスミッションゲートＴＧ１６、トランスミッションゲートＴＧ１７およびトランスミッションゲートＴＧ１８は互いに等間隔で配置されている。
【００９０】
そして、トランスミッションゲートＴＧ１１とトランスミッションゲートＴＧ１２とは直列接続され、トランスミッションゲートＴＧ１３とトランスミッションゲートＴＧ１４とは直列接続され、トランスミッションゲートＴＧ１５とトランスミッションゲートＴＧ１６とは直列接続され、トランスミッションゲートＴＧ１７とトランスミッションゲートＴＧ１８とは直列接続されている。
【００９１】
また、トランスミッションゲートＴＧ１１、ＴＧ１３、ＴＧ１５、ＴＧ１７の入力側には、入力ノードａ’〜ｄ’がそれぞれ設けられ、これらの入力ノードａ’〜ｄ’は、隣り合うノード間の配線長が等しくなるように接続されている。
また、両端の入力ノードａ’、ｄ’には、インバータＩＶ２１、ＩＶ２２がそれぞれ設けられ、ＩＶ２１、ＩＶ２２の各入力は共通ノードｅ’に接続され、共通ノードｅ’には、インバータＩＶ２３を介して入力信号ＩＮが入力される。
【００９２】
ここで、共通ノードｅ’は、各インバータＩＶ２１、ＩＶ２２からの配線長が等しくなる位置に設けられる。
また、トランスミッションゲートＴＧ１２からは、出力信号Ａが出力され、トランスミッションゲートＴＧ１４からは、出力信号Ｂが出力され、トランスミッションゲートＴＧ１６からは、出力信号Ｃが出力され、トランスミッションゲートＴＧ１８からは、出力信号Ｄが出力される。
【００９３】
また、トランスミッションゲートＴＧ１１の選択信号入力端子には、選択入力信号Ｓ１が入力されるとともに、トランスミッションゲートＴＧ１１の反転信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力され、トランスミッションゲートＴＧ１２の選択信号入力端子には、選択入力信号Ｓ２が入力されるとともに、トランスミッションゲートＴＧ１２の反転信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力され、トランスミッションゲートＴＧ１３の選択信号入力端子には、選択入力信号Ｓ１が入力されるとともに、トランスミッションゲートＴＧ１３の反転信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力され、トランスミッションゲートＴＧ１４の選択信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力されるとともに、トランスミッションゲートＴＧ１４の反転信号入力端子には、選択入力信号Ｓ２が入力され、トランスミッションゲートＴＧ１５の選択信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力されるとともに、トランスミッションゲートＴＧ１５の反転信号入力端子には、選択入力信号Ｓ１が入力され、トランスミッションゲートＴＧ１６の選択信号入力端子には、選択入力信号Ｓ２が入力されるとともに、トランスミッションゲートＴＧ１６の反転信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力され、トランスミッションゲートＴＧ１７の選択信号入力端子には、選択入力信号Ｓ１の反転信号Ｓ１Ｂが入力されるとともに、トランスミッションゲートＴＧ１７の反転信号入力端子には、選択入力信号Ｓ１が入力され、トランスミッションゲートＴＧ１８の選択信号入力端子には、選択入力信号Ｓ２の反転信号Ｓ２Ｂが入力されるとともに、トランスミッションゲートＴＧ１８の反転信号入力端子には、選択入力信号Ｓ２が入力される。
【００９４】
そして、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（１、１）の場合、トランスミッションゲートＴＧ１１、ＴＧ１２がオンし、入力信号ＩＮが出力信号Ａとして出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（１、０）の場合、トランスミッションゲートＴＧ１３、ＴＧ１４がオンし、入力信号ＩＮが出力信号Ｂとして出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（０、１）の場合、トランスミッションゲートＴＧ１５、ＴＧ１６がオンし、入力信号ＩＮが出力信号Ｃとして出力され、２ビットの選択入力信号（Ｓ１、Ｓ２）＝（０、０）の場合、トランスミッションゲートＴＧ１７、ＴＧ１８がオンし、入力信号ＩＮが出力信号Ｄとして出力される。
【００９５】
ここで、入力信号ＩＮが出力信号Ａとして出力される場合、共通ノードｅ’から入力ノードａ’に至る信号は、共通ノードｅ’→インバータＩＶ２１→入力ノードａ’を通る経路と、共通ノードｅ’→インバータＩＶ２２→入力ノードｄ’→入力ノードｃ’→入力ノードｂ’→入力ノードａ’を通る経路との２経路に分かれる。
【００９６】
そして、これら２経路を通ってきた入力信号ＩＮは、入力ノードａ’で合成され、トランスミッションゲートＴＧ１１、ＴＧ１２を介して出力信号Ａとして出力される。
また、入力信号ＩＮが出力信号Ｂとして出力される場合、共通ノードｅ’から入力ノードｂ’に至る信号は、共通ノードｅ’→インバータＩＶ２１→入力ノードａ’→入力ノードｂ’を通る経路と、共通ノードｅ’→インバータＩＶ２２→入力ノードｄ’→入力ノードｃ’→入力ノードｂ’を通る経路との２経路に分かれる。
【００９７】
そして、これら２経路を通ってきた入力信号ＩＮは、入力ノードｂ’で合成され、トランスミッションゲートＴＧ１３、ＴＧ１４を介して出力信号Ｂとして出力される。
また、入力信号ＩＮが出力信号Ｃとして出力される場合、共通ノードｅ’から入力ノードｃ’に至る信号は、共通ノードｅ’→インバータＩＶ２１→入力ノードａ’→入力ノードｂ’→入力ノードｃ’を通る経路と、共通ノードｅ’→インバータＩＶ２２→入力ノードｄ’→入力ノードｃ’を通る経路との２経路に分かれる。
【００９８】
そして、これら２経路を通ってきた入力信号ＩＮは、入力ノードｃ’で合成され、トランスミッションゲートＴＧ１５、ＴＧ１６を介して出力信号Ｃとして出力される。
また、入力信号ＩＮが出力信号Ｄとして出力される場合、共通ノードｅ’から入力ノードｄ’に至る信号は、共通ノードｅ’→インバータＩＶ２１→入力ノードａ’→入力ノードｂ’→入力ノードｃ’→入力ノードｄ’を通る経路と、共通ノードｅ’→インバータＩＶ２２→入力ノードｄ’を通る経路との２経路に分かれる。
【００９９】
そして、これら２経路を通ってきた入力信号ＩＮは、入力ノードｄ’で合成され、トランスミッションゲートＴＧ１７、ＴＧ１８を介して出力信号Ｄとして出力される。
このため、共通ノードｅ’から各入力ノードａ’〜ｄ’に至る距離の平均値を互いに一致させることができ、いずれの入力ノードａ’〜ｄ’に入力信号ＩＮを入力する場合においても、伝播遅延を平均化させて、伝播遅延を互いに一致させることができる。
【０１００】
図７は、本発明の第５実施形態に係る４入力ワイヤードＯＲ回路の構成を示す回路図である。
図７において、ハイレベル電位とロウレベル電位との間には、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４とＮチャネルＭＯＳトランジスタＮ１〜Ｎ４とがそれぞれ直列接続された４個のＣＭＯＳトランジスタが並列接続されるとともに、これらの４個のＣＭＯＳトランジスタは等間隔に配置されている。
【０１０１】
そして、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４の各ゲートはロウレベル電位に接続され、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４がノーマリ・オンの負荷として機能するワイヤードＯＲ回路を構成するとともに、ＮチャネルＭＯＳトランジスタＮ１のゲートには、入力信号Ａが入力され、ＮチャネルＭＯＳトランジスタＮ２のゲートには、入力信号Ｂが入力され、ＮチャネルＭＯＳトランジスタＮ３のゲートには、入力信号Ｃが入力され、ＮチャネルＭＯＳトランジスタＮ４のゲートには、入力信号Ｄが入力される。
【０１０２】
さらに、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ４とＮチャネルＭＯＳトランジスタＮ１〜Ｎ４との各接続点から等距離の位置に、出力ノードａ２〜ｄ２がそれぞれ設けられ、これらの出力ノードａ２〜ｄ２は、隣り合うノード間の配線長が等しくなるように接続されている。
また、両端の出力ノードａ２、ｄ２には、インバータＩＶ３１、ＩＶ３２がそれぞれ設けられ、ＩＶ３１、ＩＶ３２の各出力は共通ノードｅ２に接続され、共通ノードｅ２からは、出力信号ＯＵＴが出力される。
【０１０３】
ここで、共通ノードｅ２は、各インバータＩＶ３１、ＩＶ３２からの配線長が等しくなる位置に設けられる。
そして、入力信号Ａ〜Ｄのいずれかがハイレベルになると、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ４のいずれかがオンし、そのＮチャネルＭＯＳトランジスタＮ１〜Ｎ４に対応した出力ノードａ２〜ｄ２がロウレベルになる。
【０１０４】
そして、その出力ノードａ２〜ｄ２を介して出力された信号は、インバータＩＶ３１を通るルートと、インバータＩＶ３２を通るルートに分かれ、インバータＩＶ３１を通った信号とインバータＩＶ３２を通った信号とが共通ノードｅ２で合成されて、出力信号ＯＵＴとして出力される。
このため、各出力ノードａ２〜ｄ２から共通ノードｅ２に至る距離の平均値を互いに一致させることができ、いずれの出力ノードａ２〜ｄ２から出力信号ＯＵＴを取り出す場合においても、伝播遅延を平均化させて、伝播遅延を互いに一致させることができる。
【０１０５】
図８は、本発明の第６実施形態に係る４入力ワイヤードＡＮＤ回路の構成を示す回路図である。
図８において、ハイレベル電位とロウレベル電位との間には、ＰチャネルＭＯＳトランジスタＰ１´〜Ｐ４´とＮチャネルＭＯＳトランジスタＮ１´〜Ｎ４´とがそれぞれ直列接続された４個のＣＭＯＳトランジスタが並列接続されるとともに、これらの４個のＣＭＯＳトランジスタは等間隔に配置されている。
【０１０６】
そして、ＮチャネルＭＯＳトランジスタＮ１´〜Ｎ４´の各ゲートはハイレベル電位に接続され、ＮチャネルＭＯＳトランジスタＮ１´〜Ｎ４´がノーマリ・オンの負荷として機能するワイヤードＡＮＤ回路を構成するとともに、ＰチャネルＭＯＳトランジスタＰ１´のゲートには、入力信号Ａが入力され、ＰチャネルＭＯＳトランジスタＰ２´のゲートには、入力信号Ｂが入力され、ＰチャネルＭＯＳトランジスタＰ３´のゲートには、入力信号Ｃが入力され、ＰチャネルＭＯＳトランジスタＰ４´のゲートには、入力信号Ｄが入力される。
【０１０７】
さらに、ＰチャネルＭＯＳトランジスタＰ１´〜Ｐ４´とＮチャネルＭＯＳトランジスタＮ１´〜Ｎ４´との各接続点から等距離の位置に、出力ノードａ２´〜ｄ２´がそれぞれ設けられ、これらの出力ノードａ２´〜ｄ２´は、隣り合うノード間の配線長が等しくなるように接続されている。
また、両端の出力ノードａ２´、ｄ２´には、インバータＩＶ３１´、ＩＶ３２´がそれぞれ設けられ、インバータＩＶ３１´、ＩＶ３２´の各出力は共通ノードｅ２´に接続され、共通ノードｅ２´からは、出力信号ＯＵＴが出力される。
【０１０８】
ここで、共通ノードｅ２´は、各インバータＩＶ３１´、ＩＶ３２´からの配線長が等しくなる位置に設けられる。
そして、入力信号Ａ〜Ｄのいずれかがロウレベルになると、ＰチャネルＭＯＳトランジスタＰ１´〜Ｐ４´のいずれかがオンし、そのＰチャネルＭＯＳトランジスタＰ１´〜Ｐ４´に対応した出力ノードａ２´〜ｄ２´がハイレベルになる。
【０１０９】
そして、その出力ノードａ２´〜ｄ２´を介して出力された信号は、インバータＩＶ３１´を通るルートと、インバータＩＶ３２´を通るルートに分かれ、インバータＩＶ３１´を通った信号とインバータＩＶ３２´を通った信号とが共通ノードｅ２´で合成されて、出力信号ＯＵＴとして出力される。
このため、各出力ノードａ２´〜ｄ２´から共通ノードｅ２´に至る距離の平均値を互いに一致させることができ、いずれの出力ノードａ２´〜ｄ２´から出力信号ＯＵＴを取り出す場合においても、伝播遅延を平均化させて、伝播遅延を互いに一致させることができる。
【０１１０】
図９は、本発明の第７実施形態に係る４入力パルス処理回路の構成を示す回路図である。
図９において、このパルス処理回路は、Ｎ＝４個のノン・オーバーラップ・パルスＳ１〜Ｓ４に対応して、Ｎ＝４個の回路ブロックＢＬ１〜ＢＬ４から構成されるとともに、これらの回路ブロックＢＬ１〜ＢＬ４は等間隔に配置され、各回路ブロックＢＬ１〜ＢＬ４には、互いに直列接続された２個のＰチャネルＭＯＳトランジスタが設けられるとともに、互いに直列接続された２個のＮチャネルＭＯＳトランジスタが設けられている。
【０１１１】
すなわち、各回路ブロックＢＬ１〜ＢＬ４において、ハイレベル電位と各出力端子との間には、ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１４とＰチャネルＭＯＳトランジスタＰ１１’〜Ｐ１４’とがそれぞれ直列接続され、各出力端子とロウレベル電位との間には、ＮチャネルＭＯＳトランジスタＮ１１〜Ｎ１４とＮチャネルＭＯＳトランジスタＮ１１’〜Ｎ１４’とがそれぞれ直列接続されている。
【０１１２】
また、ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１４およびＮチャネルＭＯＳトランジスタＮ１１〜Ｎ１４のゲートには、ノン・オーバーラップ・パルスＳ１〜Ｓ４がそれぞれ入力されるとともに、ＰチャネルＭＯＳトランジスタＰ１１’〜Ｐ１４’およびＮチャネルＭＯＳトランジスタＮ１１’〜Ｎ１４’のゲートには、インバータＩＶ４１〜ＩＶ４４を介してノン・オーバーラップ・パルスＳ１〜Ｓ４がそれぞれ入力される。
【０１１３】
ここで、各インバータＩＶ４１〜ＩＶ４４は、ノン・オーバーラップ・パルスＳ１〜Ｓ４を反転させるとともに、最低限必要とされるノン・オーバーラップ・パルスＳ１〜Ｓ４の遅延時間を確保するためのもので、必要な遅延時間を確保するために、インバータＩＶ４１〜ＩＶ４４は駆動能力を意図的に落として設計することができる。
【０１１４】
なお、図９の例では、ＰチャネルＭＯＳトランジスタＰ１１’〜Ｐ１４’のゲートおよびＮチャネルＭＯＳトランジスタＮ１１’〜Ｎ１４’のゲートの前段に、インバータＩＶ４１〜ＩＶ４４を１段分ずつ設ける方法について説明したが、ノン・オーバーラップ・パルスＳ１〜Ｓ４の遅延量を調整するため、ＰチャネルＭＯＳトランジスタＰ１１’〜Ｐ１４’のゲートおよびＮチャネルＭＯＳトランジスタＮ１１’〜Ｎ１４’のゲートの前段に、インバータを奇数個だけ多段接続するようにしてもよい。
【０１１５】
また、各回路ブロックＢＬ１〜ＢＬ４の出力端子から等距離の位置に、出力ノードａ３〜ｄ３がそれぞれ設けられ、これらの出力ノードａ３〜ｄ３は、隣り合うノード間の配線長が等しくなるように接続されている。
また、両端の出力ノードａ３、ｄ３には、インバータＩＶ５１、ＩＶ５２がそれぞれ設けられ、ＩＶ５１、ＩＶ５２の各出力は共通ノードｅ３に接続され、共通ノードｅ３からは、出力信号ＯＵＴが出力される。
【０１１６】
ここで、共通ノードｅ３は、各インバータＩＶ５１、ＩＶ５２からの配線長が等しくなる位置に設けられる。
図１０は、本発明の第７実施形態に係る４入力パルス処理回路の動作を示すタイミングチャートである。
図１０の時刻Ｔ１において、ノン・オーバーラップ・パルスＳ１がロウレベルからハイレベルに変化すると、ＰチャネルＭＯＳトランジスタＰ１１はオフするとともに、ＮチャネルＭＯＳトランジスタＮ１１はオンする。
【０１１７】
一方、ＰチャネルＭＯＳトランジスタＰ１１’およびＮチャネルＭＯＳトランジスタＮ１１’のゲートには、ノン・オーバーラップ・パルスＳ１がインバータＩＶ４１を介して入力され、インバータＩＶ４１の遅延時間ｔだけ遅れて、ノン・オーバーラップ・パルスＳ１の反転信号Ｓ１Ｂのレベル変化が伝わるため、時刻Ｔ１では、ＰチャネルＭＯＳトランジスタＰ１１’およびＮチャネルＭＯＳトランジスタＮ１１’のゲートは、ハイレベルのままとなる。
【０１１８】
この結果、ＰチャネルＭＯＳトランジスタＰ１１’はオフ状態を維持し、ＮチャネルＭＯＳトランジスタＮ１１’はオン状態を維持する。
このため、ハイレベル電位と回路ブロックＢＬ１の出力端子との間は非導通状態になるとともに、回路ブロックＢＬ１の出力端子とロウレベル電位の間は導通状態になり、回路ブロックＢＬ１の出力信号ＯＵＴＢ１は、ハイレベルからロウレベルに変化する。
【０１１９】
一方、時刻Ｔ１では、他の回路ブロックＢＬ２〜ＢＬ４に入力されるノン・オーバーラップ・パルスＳ２〜Ｓ４はロウレベルを維持するとともに、ノン・オーバーラップ・パルスＳ２〜Ｓ４の反転信号Ｓ２Ｂ〜Ｓ４Ｂはハイレベルを維持し、ＰチャネルＭＯＳトランジスタＰ１２’〜Ｐ１４’およびＮチャネルＭＯＳトランジスタＮ１２〜Ｎ１４はオフしている。
【０１２０】
このため、回路ブロックＢＬ２〜ＢＬ４の出力端子は、ロウレベル電位およびハイレベル電位のいずれからも遮断され、回路ブロックＢＬ２〜ＢＬ４の出力端子は浮遊状態を維持する。
この結果、時刻Ｔ１では、全ての回路ブロックＢＬ１〜ＢＬ４の出力信号ＯＵＴＢ１〜ＯＵＴＢ４のレベルは、回路ブロックＢＬ１の出力信号ＯＵＴＢ１のレベルで規定され、回路ブロックＢＬ１の出力信号ＯＵＴＢ１がハイレベルからロウレベルに変化すると、他の回路ブロックＢＬ２〜ＢＬ４の出力信号ＯＵＴＢ２〜ＯＵＴＢ４も、ハイレベルからロウレベルに変化する。
【０１２１】
ここで、回路ブロックＢＬ１の出力信号ＯＵＴＢ１は、出力ノードａ３において、インバータＩＶ５１を通る経路とインバータＩＶ５２を通る経路とに分かれ、インバータＩＶ５１を通った信号とインバータＩＶ５２を通った信号とが共通ノードｅ３で合成されて、出力信号ＯＵＴとして出力される。
そして、回路ブロックＢＬ１から出力された出力信号ＯＵＴＢ１が、インバータＩＶ５１、ＩＶ５２で反転されて、出力信号ＯＵＴはロウレベルからハイレベルに変化する。
【０１２２】
次に、時刻Ｔ２において、時刻Ｔ１からインバータＩＶ４１による遅延時間ｔだけ経過すると、ノン・オーバーラップ・パルスＳ１の反転信号Ｓ１Ｂのレベル変化が、ＰチャネルＭＯＳトランジスタＰ１１’およびＮチャネルＭＯＳトランジスタＮ１１’のゲートに伝わり、ＰチャネルＭＯＳトランジスタＰ１１’およびＮチャネルＭＯＳトランジスタＮ１１’のゲートは、ハイレベルからロウレベルに変化する。
【０１２３】
この結果、ＰチャネルＭＯＳトランジスタＰ１１’はオンするとともに、ＮチャネルＭＯＳトランジスタＮ１１’はオフし、ハイレベル電位と回路ブロックＢＬ１の出力端子との間が非導通状態を保ったままで、回路ブロックＢＬ１の出力端子とロウレベル電位との間も非導通状態になる。
このため、回路ブロックＢＬ１の出力端子は浮遊状態となり、回路ブロックＢＬ１の出力端子に存在する寄生容量の電荷保持作用によって、回路ブロックＢＬ１の出力信号ＯＵＴＢ１はロウレベルを維持し、出力信号ＯＵＴはハイレベルを維持する。
【０１２４】
次に、時刻Ｔ３において、ノン・オーバーラップ・パルスＳ１がハイレベルからロウレベルに変化すると、ＰチャネルＭＯＳトランジスタＰ１１はオンするとともに、ＮチャネルＭＯＳトランジスタＮ１１はオフする。
一方、ＰチャネルＭＯＳトランジスタＰ１１’およびＮチャネルＭＯＳトランジスタＮ１１’のゲートには、ノン・オーバーラップ・パルスＳ１がインバータＩＶ４１を介して入力され、インバータＩＶ４１の遅延時間ｔだけ遅れて、ノン・オーバーラップ・パルスＳ１の反転信号Ｓ１Ｂのレベル変化が伝わるため、時刻Ｔ３では、ＰチャネルＭＯＳトランジスタＰ１１’およびＮチャネルＭＯＳトランジスタＮ１１’のゲートは、ロウレベルのままとなる。
【０１２５】
この結果、ＰチャネルＭＯＳトランジスタＰ１１’はオン状態を維持し、ＮチャネルＭＯＳトランジスタＮ１１’はオフ状態を維持する。
このため、ハイレベル電位と回路ブロックＢＬ１の出力端子との間は導通状態になるとともに、回路ブロックＢＬ１の出力端子とロウレベル電位の間は非導通状態になり、回路ブロックＢＬ１の出力信号ＯＵＴＢ１は、ロウレベルからハイレベルに変化する。
【０１２６】
一方、時刻Ｔ３では、他の回路ブロックＢＬ２〜ＢＬ４に入力されるノン・オーバーラップ・パルスＳ２〜Ｓ４はロウレベルを維持するとともに、ノン・オーバーラップ・パルスＳ２〜Ｓ４の反転信号Ｓ２Ｂ〜Ｓ４Ｂはハイレベルを維持し、ＰチャネルＭＯＳトランジスタＰ１２’〜Ｐ１４’およびＮチャネルＭＯＳトランジスタＮ１２〜Ｎ１４はオフしている。
【０１２７】
このため、回路ブロックＢＬ２〜ＢＬ４の出力端子は、ロウレベル電位およびハイレベル電位のいずれからも遮断され、回路ブロックＢＬ２〜ＢＬ４の出力端子は浮遊状態を維持する。
この結果、時刻Ｔ３では、全ての回路ブロックＢＬ１〜ＢＬ４の出力信号ＯＵＴＢ１〜ＯＵＴＢ４のレベルは、回路ブロックＢＬ１の出力信号ＯＵＴＢ１のレベルで規定され、回路ブロックＢＬ１の出力信号ＯＵＴＢ１がロウレベルからハイレベルに変化すると、他の回路ブロックＢＬ２〜ＢＬ４の出力信号ＯＵＴＢ２〜ＯＵＴＢ４も、ロウレベルからハイレベルに変化する。
【０１２８】
ここで、回路ブロックＢＬ１の出力信号ＯＵＴＢ１は、出力ノードａ３において、インバータＩＶ５１を通る経路とインバータＩＶ５２を通る経路とに分かれ、インバータＩＶ５１を通った信号とインバータＩＶ５２を通った信号とが共通ノードｅ３で合成されて、出力信号ＯＵＴとして出力される。
そして、回路ブロックＢＬ１から出力された出力信号ＯＵＴＢ１が、インバータＩＶ５１、ＩＶ５２で反転されて、出力信号ＯＵＴはハイレベルからロウレベルに変化する。
【０１２９】
次に、時刻Ｔ４において、時刻Ｔ３から遅延時間ｔだけ経過すると、ノン・オーバーラップ・パルスＳ１のレベル変化が、ＰチャネルＭＯＳトランジスタＰ１１’およびＮチャネルＭＯＳトランジスタＮ１１’のゲートに伝わり、ＰチャネルＭＯＳトランジスタＰ１１’およびＮチャネルＭＯＳトランジスタＮ１１’のゲートは、ロウレベルからハイレベルに変化する。
【０１３０】
この結果、ＰチャネルＭＯＳトランジスタＰ１１’はオフするとともに、ＮチャネルＭＯＳトランジスタＮ１１’はオンし、回路ブロックＢＬ１の出力端子とロウレベル電位との間は非導通状態を保ったままで、回路ブロックＢＬ１の出力端子とハイレベル電位との間も非導通状態になる。
このため、回路ブロックＢＬ１の出力端子は浮遊状態となり、回路ブロックＢＬ１の出力端子に存在する寄生容量の電荷保持作用によって、回路ブロックＢＬ１の出力信号ＯＵＴＢ１はハイレベルを維持し、出力信号ＯＵＴはロウレベルを維持する。
【０１３１】
他のノン・オーバーラップ・パルスＳ２〜Ｓ４についても、回路ブロックＢＬ１の動作と同様に、回路ブロックＢＬ２〜ＢＬ４で処理される（時刻Ｔ５〜Ｔ１６）。
このため、図９のパルス処理回路では、ノン・オーバーラップ・パルスＳ１〜Ｓ４のいずれかのレベルがハイレベルとなると、回路ブロックＢＬ１〜ＢＬ４のいずれかが対応した出力ノードａ３〜ｄ３をロウレベルに変化させ、ノン・オーバーラップ・パルスＳ１〜Ｓ４のいずれかのレベルがロウレベルとなると、回路ブロックＢＬ１〜ＢＬ４のいずれかが対応した出力ノードａ３〜ｄ３をハイレベルに変化させることができる。
【０１３２】
そして、その出力ノードａ３〜ｄ３に出力された信号は、インバータＩＶ５１を通るルートと、インバータＩＶ５２を通るルートに分かれ、インバータＩＶ５１を通った信号とインバータＩＶ５２を通った信号とが共通ノードｅ３で合成されて、出力信号ＯＵＴとして出力される。
このため、各回路ブロックＢＬ１〜ＢＬ４の出力端子からの配線長が異なる場合においても、ジッタを抑制しつつ、ノン・オーバーラップ・パルスＳ１〜Ｓ４の論理和をとることが可能となる。
【０１３３】
図９のパルス処理回路は、ノン・オーバーラップ・パルスの数が増加した場合においても、ハイレベル電位とロウレベル電位との間のトランジスタの直列接続数を増加させることなく、ノン・オーバーラップ・パルスの論理和をとることができ、低電圧ＩＣプロセスを容易に適用することが可能である。
また、トランジスタを４個直列接続することにより、ノン・オーバーラップ・パルスＳ１〜Ｓ４のレベルが変化した場合においても、ハイレベル電位とロウレベル電位との間に貫通電流が流れることを防止することが可能となり、低消費電力化を図ることが可能である。
【０１３４】
さらに、各ノン・オーバーラップ・パルスＳ１〜Ｓ４に対応するブロックを４個並列に接続するだけで、４入力パルス処理回路として機能させることが可能であり、ノン・オーバーラップ・パルスＳ１〜Ｓ４を入力する際の対称構造を維持することができる。
このため、図９のパルス処理回路をクロック逓倍回路に適用した場合においても、回路配置に特段の注意を払うことなく、ジッタの増加を抑制することが可能となるとともに、電源電圧を増大させることなく、ノン・オーバーラップ・パルスの入力端子を増加させることができ、Ｎ倍の周波数のクロックを容易に得ることが可能となる。
【０１３５】
図１１は、本発明の第８実施形態に係るクロック逓倍回路の構成を示すブロック図である。
図１１において、クロック逓倍回路には、多相クロック発生回路ＣＧ、ＲＳフリップフロップＦＦ１〜ＦＦ４および図９のパルス処理回路ＰＳが設けられている。
【０１３６】
ここで、多相クロック発生回路ＣＧでは、図１２に示すように、基準信号Ｓｒｅｆが入力され、位相が１／８周期ずつずれた８相分の多相クロックＣｋ１〜Ｃｋ８を出力することができる。
そして、多相クロックＣｋ１、Ｃｋ２はＲＳフリップフロップＦＦ１に入力され、多相クロックＣｋ３、Ｃｋ４はＲＳフリップフロップＦＦ２に入力され、多相クロックＣｋ５、Ｃｋ６はＲＳフリップフロップＦＦ３に入力され、多相クロックＣｋ７、Ｃｋ８はＲＳフリップフロップＦＦ４に入力される。
【０１３７】
そして、各ＲＳフリップフロップＦＦ１〜ＦＦ４にて、各多相クロックＣｋ１〜Ｃｋ８の立ち上がりエッジが検出され、各多相クロックＣｋ１〜Ｃｋ８の位相のずれに対応したノン・オーバーラップ・パルスＳ１〜Ｓ４が出力される。
このノン・オーバーラップ・パルスＳ１〜Ｓ４は、パルス処理回路ＰＳにそれぞれ出力され、このパルス処理回路ＰＳにて、このノン・オーバーラップ・パルスＳ１〜Ｓ４の論例和がとられる。
【０１３８】
この結果、図１０に示すように、基準信号Ｓｒｅｆの４倍の周波数のクロック信号を、出力信号ＯＵＴとして出力することができる。
なお、多相クロック発生回路ＣＧとして、ＤＬＬ回路またはＰＬＬ回路を用いることができる。
ここで、ＤＬＬ回路を用いることにより、発振器を用いることなく、４倍の周波数の逓倍クロックを生成することができ、発振器に固有の低周波雑音の発生を防止することが可能となる。
【０１３９】
図１３は、図１１のクロック逓倍回路に用いられる多相クロック発生回路の構成を示すブロック図である。
図１３において、図１１の多相クロック発生回路ＣＧには、位相比較器ＰＤ、チャージポンプ回路ＣＰ、コンデンサＣおよび遅延回路Ｈ１〜Ｈ８が設けられ、ＤＬＬ回路を構成している。
【０１４０】
ここで、遅延回路Ｈ１〜Ｈ８は直列接続され、各遅延回路Ｈ１〜Ｈ８からは多相クロックＣｋ１〜Ｃｋ８が出力されるとともに、遅延回路Ｈ１〜Ｈ８の初段には、基準信号Ｓｒｅｆが入力され、遅延回路Ｈ１〜Ｈ８の最終段の信号Ｃｋ８は位相比較器ＰＤにフィードバックされる。
そして、位相比較器ＰＤにフィードバックされた信号Ｃｋ８は、位相比較器ＰＤにて基準信号Ｓｒｅｆと比較され、信号Ｃｋ８と基準信号Ｓｒｅｆとの位相のずれに対応して、Ｕｐ信号またはＤｏｗｎ信号がチャージポンプ回路ＣＰに出力される。
【０１４１】
チャージポンプ回路ＣＰでは、Ｕｐ信号が出力されると、コンデンサＣに電荷をチャージし、Ｄｏｗｎ信号が出力されると、コンデンサＣに蓄積されている電荷をデスチャージさせる。そして、コンデンサＣに蓄積されている電荷によって規定される電圧を、制御電圧Ｖｃとして各遅延回路Ｈ１〜Ｈ８に出力する。
各遅延回路Ｈ１〜Ｈ８は、制御電圧Ｖｃによって遅延量が変化し、各遅延回路Ｈ１〜Ｈ８から出力される多相クロックＣｋ１〜Ｃｋ８は、信号Ｃｋ８と基準信号Ｓｒｅｆとの位相が一致するように遅延量が制御される。
【０１４２】
この結果、図１２に示すように、位相が１／８周期ずつずれた８相分の多相クロックＣｋ１〜Ｃｋ８を生成することができる。
図１４は、本発明の第９実施形態に係る多相クロック処理回路の構成を示す回路図である。
図１４において、この多相クロック処理回路は、２Ｎ＝２×４＝８個の多相クロック信号Ｃｋ１〜Ｃｋ８に対応して、Ｎ＝４個の回路ブロックＢＬ１１〜ＢＬ１４から構成されるとともに、これらの回路ブロックＢＬ１１〜ＢＬ１４は等間隔に配置され、各回路ブロックＢＬ１１〜ＢＬ１４には、互いに直列接続された２個のＰチャネルＭＯＳトランジスタが設けられるとともに、互いに直列接続された２個のＮチャネルＭＯＳトランジスタが設けられている。
【０１４３】
すなわち、各回路ブロックＢＬ１１〜ＢＬ１４において、ハイレベル電位と各出力端子との間には、ＰチャネルＭＯＳトランジスタＰ２１〜Ｐ２４とＰチャネルＭＯＳトランジスタＰ２１’〜Ｐ２４’とがそれぞれ直列接続されるとともに、出力端子とロウレベル電位との間には、ＮチャネルＭＯＳトランジスタＮ２１〜Ｎ２４とＮチャネルＭＯＳトランジスタＮ２１’〜Ｎ２４’とがそれぞれ直列接続されている。
【０１４４】
ここで、ＰチャネルＭＯＳトランジスタＰ２１のゲートには、クロック信号Ｃｋ１の反転信号Ｃｋ１Ｂが入力されるとともに、ＰチャネルＭＯＳトランジスタＰ２１’のゲートには、クロック信号Ｃｋ１の反転信号Ｃｋ１ＢがインバータＩＶ６１を介して入力される。
また、ＮチャネルＭＯＳトランジスタＮ２１のゲートには、クロック信号Ｃｋ２が入力されるとともに、ＮチャネルＭＯＳトランジスタＮ２１’のゲートには、クロック信号Ｃｋ２がインバータＩＶ６２を介して入力される。
【０１４５】
また、ＰチャネルＭＯＳトランジスタＰ２２のゲートには、クロック信号Ｃｋ３の反転信号Ｃｋ３Ｂが入力されるとともに、ＰチャネルＭＯＳトランジスタＰ２２’のゲートには、クロック信号Ｃｋ３の反転信号Ｃｋ３ＢがインバータＩＶ６３を介して入力される。
また、ＮチャネルＭＯＳトランジスタＮ２２のゲートには、クロック信号Ｃｋ４が入力されるとともに、ＮチャネルＭＯＳトランジスタＮ２２’のゲートには、クロック信号Ｃｋ４がインバータＩＶ６４を介して入力される。
【０１４６】
また、ＰチャネルＭＯＳトランジスタＰ２３のゲートには、クロック信号Ｃｋ５の反転信号Ｃｋ５Ｂが入力されるとともに、ＰチャネルＭＯＳトランジスタＰ２３’のゲートには、クロック信号Ｃｋ５の反転信号Ｃｋ５ＢがインバータＩＶ６５を介して入力される。
また、ＮチャネルＭＯＳトランジスタＮ２３のゲートには、クロック信号Ｃｋ６が入力されるとともに、ＮチャネルＭＯＳトランジスタＮ２３’のゲートには、クロック信号Ｃｋ６がインバータＩＶ６６を介して入力される。
【０１４７】
また、ＰチャネルＭＯＳトランジスタＰ２４のゲートには、クロック信号Ｃｋ７の反転信号Ｃｋ７Ｂが入力されるとともに、ＰチャネルＭＯＳトランジスタＰ２４’のゲートには、クロック信号Ｃｋ７の反転信号Ｃｋ７ＢがインバータＩＶ６７を介して入力される。
また、ＮチャネルＭＯＳトランジスタＮ２４のゲートには、クロック信号Ｃｋ８が入力されるとともに、ＮチャネルＭＯＳトランジスタＮ２４’のゲートには、クロック信号Ｃｋ８がインバータＩＶ６８を介して入力される。
【０１４８】
ここで、インバータＩＶ６１〜ＩＶ６８は、クロック信号Ｃｋ２、Ｃｋ４、Ｃｋ６、Ｃｋ８および反転信号Ｃｋ１Ｂ、Ｃｋ３Ｂ、Ｃｋ５Ｂ、Ｃｋ７Ｂを反転させるとともに、最低限必要とされる入力信号の遅延時間を確保するためのもので、必要な遅延時間を確保するために、インバータＩＶ６１〜ＩＶ６８は駆動能力を意図的に落として設計することができる。
【０１４９】
なお、図１４の例では、１段分のインバータＩＶ６１〜ＩＶ６８をそれぞれ介して、ＰチャネルＭＯＳトランジスタＰ２１’〜Ｐ２４’およびＮチャネルＭＯＳトランジスタＮ２１’〜Ｎ２４’の各ゲートに入力信号を入力する方法について説明したが、これらの入力信号の遅延量を調整するため、奇数個分のインバータをそれぞれ介して、ＰチャネルＭＯＳトランジスタＰ２１’〜Ｐ２４’およびＮチャネルＭＯＳトランジスタＮ２１’〜Ｎ２４’の各ゲートに入力信号を入力するようにしてもよい。
【０１５０】
また、図１４の例では、ＰチャネルＭＯＳトランジスタＰ２１’〜Ｐ２４’およびＮチャネルＭＯＳトランジスタＮ２１’〜Ｎ２４’の各ゲートにインバータＩＶ６１〜ＩＶ６８をそれぞれ設ける方法について説明したが、ＰチャネルＭＯＳトランジスタＰ２１〜Ｐ２４およびＮチャネルＭＯＳトランジスタＮ２１〜Ｎ２４の各ゲートにインバータＩＶ６１〜ＩＶ６８をそれぞれ設けるようにしてもよい。
【０１５１】
また、各回路ブロックＢＬ１１〜ＢＬ１４の出力端子から等距離の位置に、出力ノードａ４〜ｄ４がそれぞれ設けられ、これらの出力ノードａ４〜ｄ４は、隣り合うノード間の配線長が等しくなるように接続されている。
また、両端の出力ノードａ４、ｄ４には、インバータＩＶ７１、ＩＶ７２がそれぞれ設けられ、ＩＶ７１、ＩＶ７２の各出力は共通ノードｅ４に接続され、共通ノードｅ４からは、出力信号ＯＵＴが出力される。
【０１５２】
ここで、共通ノードｅ４は、各インバータＩＶ７１、ＩＶ７２からの配線長が等しくなる位置に設けられる。
図１５は、本発明の第９実施形態に係る多相クロック処理の動作を示すタイミングチャートである。なお、以下の説明では、各インバータＩＶ６１〜ＩＶ６８の遅延時間はｔに設定されているものとする。
【０１５３】
図１５の時刻ｔ１において、クロック信号Ｃｋ１が立ち上がると（すなわち、ロウレベルからハイレベルに変化すると）、その反転信号Ｃｋ１Ｂは立ち下がる（すなわち、ハイレベルからロウレベルに変化する）。
そして、その反転信号Ｃｋ１ＢがＰチャネルＭＯＳトランジスタＰ２１のゲートに入力されるため、ＰチャネルＭＯＳトランジスタＰ２１はオンする。
【０１５４】
一方、ＰチャネルＭＯＳトランジスタＰ２１’のゲートにはインバータＩＶ６１が接続され、反転信号Ｃｋ１ＢがインバータＩＶ６１を介してＰチャネルＭＯＳトランジスタＰ２１’のゲートに入力される。
このため、ＰチャネルＭＯＳトランジスタＰ２１’のゲートに入力されるクロック信号Ｃｋ１’は、反転信号Ｃｋ１Ｂの立ち下がり時刻ｔ１から遅延時間ｔだけ遅れて立ち上がり（すなわち、ロウレベルからハイレベルに変化し）、時刻ｔ１では、ＰチャネルＭＯＳトランジスタＰ２１’のゲートはロウレベルのままとなる。
【０１５５】
この結果、時刻ｔ１では、ＰチャネルＭＯＳトランジスタＰ２１がオンするとともに、ＰチャネルＭＯＳトランジスタＰ２１’のオン状態がそのまま維持され、回路ブロックＢＬ１１の出力端子はハイレベル電位に導通する。
一方、時刻ｔ１では、クロック信号Ｃｋ２のレベルは定常状態にあり、ＮチャネルＭＯＳトランジスタＮ２１、Ｎ２１’の少なくとも一方はオフするので、回路ブロックＢＬ１１の出力端子はロウレベル電位から遮断される。
【０１５６】
また、時刻ｔ１では、他の回路ブロックＢＬ１２〜ＢＬ１４のクロック信号Ｃｋ３〜Ｃｋ８は、クロック信号Ｃｋ５を除いて定常状態にあり、また、時刻ｔ１では、ＰチャネルＭＯＳトランジスタＰ２３’のゲートに入力されるクロック信号Ｃｋ５’がハイレベルであるから、ＰチャネルＭＯＳトランジスタＰ２３’はオフとなっている。
【０１５７】
このため、時刻ｔ１では、他の回路ブロックＢＬ１２〜ＢＬ１４の各出力端子は、ハイレベルおよびロウレベルのいずれの電位からも遮断され、浮遊状態となる。
この結果、回路ブロックＢＬ１１〜ＢＬ１４の出力端子が共通接続されている場合においても、時刻ｔ１では、回路ブロックＢＬ１１の出力端子の出力が、他の回路ブロックＢＬ１２〜ＢＬ１４の出力と干渉することを防止することができ、回路ブロックＢＬ１１の出力端子からの出力信号により、回路ブロックＢＬ１１〜ＢＬ１４全体の出力ＯＵＴＢを規定することができる。
【０１５８】
ここで、回路ブロックＢＬ１１の出力信号は、出力ノードａ４において、インバータＩＶ７１を通る経路とインバータＩＶ７２を通る経路とに分かれ、インバータＩＶ７１を通った信号とインバータＩＶ７２を通った信号とが共通ノードｅ４で合成されて、出力信号ＯＵＴとして出力される。
そして、回路ブロックＢＬ１から出力された出力信号ＯＵＴＢが、インバータＩＶ７１、ＩＶ７２で反転されて、出力信号ＯＵＴはハイレベルからロウレベルに変化する。
【０１５９】
次に、時刻ｔ１から遅延時間ｔだけ経過した時刻ｔ２になると、インバータＩＶ６１によって遅延していたクロック信号Ｃｋ１’が立ち上がり、ＰチャネルＭＯＳトランジスタＰ２１’のゲートがハイレベルになるため、ＰチャネルＭＯＳトランジスタＰ２１’がオフする。
この結果、回路ブロックＢＬ１１の出力端子はハイレベル電位から遮断され、回路ブロックＢＬ１１の出力端子は浮遊状態になる。
【０１６０】
ここで、回路ブロックＢＬ１１の出力端子には寄生容量が存在し、回路ブロックＢＬ１１の出力端子が浮遊状態になった場合においても、この寄生容量の電荷保持作用によって、回路ブロックＢＬ１１〜ＢＬ１４全体の出力ＯＵＴＢはハイレベルを維持することができ、逓倍クロックＯＵＴはロウレベルを維持することができる。
【０１６１】
次に、時刻ｔ３になると、クロック信号Ｃｋ２が立ち上がり（すなわち、ロウレベルからハイレベルに変化し）、そのクロック信号Ｃｋ２がＮチャネルＭＯＳトランジスタＮ２１のゲートに入力されるため、ＮチャネルＭＯＳトランジスタＮ２１はオンする。
一方、ＮチャネルＭＯＳトランジスタＮ２１’のゲートにはインバータＩＶ６２が接続され、このクロック信号Ｃｋ２がインバータＩＶ６２を介してＮチャネルＭＯＳトランジスタＮ２１’のゲートに入力される。
【０１６２】
このため、ＮチャネルＭＯＳトランジスタＮ２１’のゲートに入力されるクロック信号Ｃｋ２Ｂ’は、クロック信号Ｃｋ２の立ち上がり時刻ｔ３から遅延時間ｔだけ遅れて立ち下がり（すなわち、ハイレベルからロウレベルに変化し）、時刻ｔ３では、ＮチャネルＭＯＳトランジスタＮ２１’のゲートはハイレベルのままとなる。
【０１６３】
この結果、時刻ｔ３では、ＮチャネルＭＯＳトランジスタＮ２１がオンするとともに、ＮチャネルＭＯＳトランジスタＮ２１’のオン状態がそのまま維持され、回路ブロックＢＬ１１の出力端子はロウレベル電位に導通する。
一方、時刻ｔ３では、クロック信号Ｃｋ１のレベルは定常状態にあり、ＰチャネルＭＯＳトランジスタＰ２１、Ｐ２１’の少なくとも一方はオフするので、回路ブロックＢＬ１１の出力端子はハイレベル電位から遮断される。
【０１６４】
また、時刻ｔ３では、他の回路ブロックＢＬ１２〜ＢＬ１４のクロック信号Ｃｋ３〜Ｃｋ８は、クロック信号Ｃｋ６を除いて定常状態にあり、また、時刻ｔ３では、ＮチャネルＭＯＳトランジスタＮ２３’のゲートに入力される反転信号Ｃｋ６Ｂ’のレベルがロウレベルであるから、ＮチャネルＭＯＳトランジスタＮ２３’はオフとなっている。
【０１６５】
このため、時刻ｔ３では、他の回路ブロックＢＬ１１〜ＢＬ１４の各出力端子は、ハイレベルおよびロウレベルのいずれの電位からも遮断され、浮遊状態となる。
この結果、回路ブロックＢＬ１２〜ＢＬ１４の出力端子が共通接続されている場合においても、時刻ｔ３では、回路ブロックＢＬ１１の出力端子の出力が、他の回路ブロックＢＬ１２〜ＢＬ１４の出力と干渉することを防止することができ、時刻ｔ３では、回路ブロックＢＬ１１の出力端子からの出力信号により、回路ブロックＢＬ１１〜ＢＬ１４全体の出力ＯＵＴＢを規定することができる。
【０１６６】
ここで、回路ブロックＢＬ１の出力信号は、出力ノードａ４において、インバータＩＶ７１を通る経路とインバータＩＶ７２を通る経路とに分かれ、インバータＩＶ７１を通った信号とインバータＩＶ７２を通った信号とが共通ノードｅ４で合成されて、出力信号ＯＵＴとして出力される。
そして、回路ブロックＢＬ１から出力された出力信号が、インバータＩＶ７１、ＩＶ７２で反転されて、出力信号ＯＵＴはロウレベルからハイレベルに変化する。
【０１６７】
次に、時刻ｔ３から遅延時間ｔだけ経過した時刻ｔ４になると、インバータＩＶ６２によって遅延していたクロック信号Ｃｋ２Ｂ’が立ち下がり、ＮチャネルＭＯＳトランジスタＮ２１’のゲートがロウレベルになるため、ＮチャネルＭＯＳトランジスタＮ２１’がオフする。
この結果、回路ブロックＢＬ１１の出力端子はロウレベル電位から遮断され、回路ブロックＢＬ１１の出力端子は浮遊状態になる。
【０１６８】
ここで、回路ブロックＢＬ１１の出力端子には寄生容量が存在し、回路ブロックＢＬ１１の出力端子が浮遊状態になった場合においても、この寄生容量の電荷保持作用によって、回路ブロックＢＬ１１〜ＢＬ１４全体の出力ＯＵＴＢはロウレベルを維持することができ、逓倍クロックＯＵＴはハイレベルを維持することができる。
【０１６９】
以下、他のクロック信号Ｃｋ３〜Ｃｋ８に対しても、回路ブロックＢＬ１２〜ＢＬ１４により、同様の動作が繰り返される。
このため、図１４の多相クロック処理回路では、多相クロックＣｋ１〜Ｃｋ８が順次立ち上がるごとに、回路ブロックＢＬ１１〜ＢＬ１４から対応した出力ノードａ４〜ｄ４に順次信号が出力される。
【０１７０】
そして、その出力ノードａ４〜ｄ４に出力された信号は、インバータＩＶ７１を通るルートと、インバータＩＶ７２を通るルートに分かれ、インバータＩＶ７１を通った信号とインバータＩＶ７２を通った信号とが共通ノードｅ４で合成されて、出力信号ＯＵＴとして出力される。
このため、各回路ブロックＢＬ１１〜ＢＬ１４の出力端子からの配線長が異なる場合においても、ジッタを抑制しつつ、多相クロックＣｋ１〜Ｃｋ８の４倍の周波数の逓倍クロックを生成することができる。
【０１７１】
このように、各回路ブロックＢＬ１１〜ＢＬ１４の各出力端子のレベル変化後に、その出力端子を浮遊状態にするとともに、伝播遅延を平均化を図ることにより、配線長の異なる回路ブロックＢＬ１１〜ＢＬ１４の出力端子を共通接続した場合においても、各回路ブロックＢＬ１１〜ＢＬ１４間の出力の干渉を防止しつつ、各回路ブロックＢＬ１１〜ＢＬ１４の出力を回路ブロックＢＬ１１〜ＢＬ１４全体の出力とすることが可能となるだけでなく、ジッタを抑制することが可能となる。
【０１７２】
図１４の多相クロック処理回路では、多相クロックの相数が増えた場合においても、トランジスタの直列接続数を増加させる必要がないことから、低電圧ＩＣプロセスを容易に適用することが可能である。
また、多相クロックの相数が増えた場合においても、回路ブロックＢＬ１１〜ＢＬ１４を単に並列接続するだけでよく、各入力端子の対称構造を維持することが可能となることから、ジッタの増加を抑制しつつ、クロックの高周波化を図ることができる。
【０１７３】
また、多相クロックＣｋ１〜Ｃｋ８の立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを直接生成することが可能となることから、多相クロックＣｋ１〜Ｃｋ８からノン・オーバーラップ・パルスを生成するためのＲＳフリップフロップが不要となる。
このため、多相クロックＣｋ１〜Ｃｋ８の入力端子数が増加した場合においても、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、多相クロックＣｋ１〜Ｃｋ８の各相間での各回路ブロックＢＬ１１〜ＢＬ１４のミスマッチを低減して、ジッタを抑制することができる。
【０１７４】
さらに、多相クロックＣｋ１〜Ｃｋ８の立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを生成することにより、多相クロックＣｋ１〜Ｃｋ８のデューティ比が５０％からずれた場合においても、逓倍クロックＯＵＴのデューティ比を５０％に維持することが可能となるとともに、逓倍クロックＯＵＴのデューティ比が０％を下回ったり、１００％を上回ったりして、パルスが消失することを防止することができる。
【０１７５】
なお、回路ブロックＢＬ１１〜ＢＬ１４の出力端子を共通接続した際に、回路ブロックＢＬ１１〜ＢＬ１４間での出力の干渉を防止するために、インバータＩＶ６１〜ＩＶ６８の各遅延量ｔを多相クロックの位相のずれ量（π／Ｎ）より小さく設定することが必要である。
図１６は、本発明の第１０実施形態に係るクロック逓倍回路の構成を示すブロック図である。
【０１７６】
図１６において、このクロック逓倍回路には、多相クロック発生回路ＣＧ、インバータＩＶ８１〜ＩＶ８４および図１４の多相クロック処理回路ＣＳが設けられている。
ここで、多相クロック発生回路ＣＧとしては、ＤＬＬ回路またはＰＬＬ回路を用いることができ、例えば、図１３の構成を用いることができる。
【０１７７】
そして、多相クロック発生回路ＣＧには、基準信号Ｓｒｅｆが入力され、位相が１／８周期ずつずれた８相分の多相クロックＣｋ１〜Ｃｋ８が出力される。
そして、多相クロック発生回路ＣＧから出力された多相クロックＣｋ２、Ｃｋ４、Ｃｋ６、Ｃｋ８は、多相クロック処理回路ＣＳにそのまま入力され、多相クロック発生回路ＣＧから出力された多相クロックＣｋ１、Ｃｋ３、Ｃｋ５、Ｃｋ７は、インバータＩＶ８１〜ＩＶ８４をそれぞれ介して多相クロック処理回路ＣＳに入力される。
【０１７８】
この結果、図１５に示すように、基準信号Ｓｒｅｆの４倍の周波数のクロック信号を、出力信号ＯＵＴとして出力することができる。
【０１７９】
【発明の効果】
以上説明したように、本発明によれば、ゲート回路を含む各種電子回路において、電子回路内部の設計を変更することなく、各信号経路の伝播遅延時間をほぼ一致させることが可能となり、様々の電子回路に対して汎用性を持たせつつ、各信号経路の伝播遅延時間をほぼ一致させることが可能となるとともに、低抵抗プロセスを用いる必要性をなくして、製造コストを抑制することが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係る４入力マルチプレクサの構成を示す回路図である。
【図２】  本発明の第１実施形態に係る４入力マルチプレクサの信号経路の距離を説明するための図である。
【図３】  本発明の第２実施形態に係る４入力マルチプレクサの信号経路の距離を説明するための図である。
【図４】  本発明の第３実施形態に係る４入力マルチプレクサの配線抵抗を説明するための図である。
【図５】  図５（ａ）は、図２の４入力マルチプレクサの信号経路の距離の算出結果を示す図、図５（ｂ）は、図３の４入力マルチプレクサの信号経路の距離の算出結果を示す図、図５（ｃ）は、図４の４入力マルチプレクサの配線抵抗の算出結果を示す図である。
【図６】  本発明の第４実施形態に係る４出力デマルチプレクサの構成を示す回路図である。
【図７】  本発明の第５実施形態に係る４入力ワイヤードＯＲ回路の構成を示す回路図である。
【図８】  本発明の第６実施形態に係る４入力ワイヤードＡＮＤ回路の構成を示す回路図である。
【図９】  本発明の第７実施形態に係る４入力パルス処理回路の構成を示す回路図である。
【図１０】  本発明の第７実施形態に係る４入力パルス処理回路の動作を示すタイミングチャートである。
【図１１】  本発明の第８実施形態に係るクロック逓倍回路の構成を示すブロック図である。
【図１２】  図１１の多相クロック発生回路から出力される多相クロックの一例を示す図である。
【図１３】  図１１のクロック逓倍回路に用いられる多相クロック発生回路の構成を示すブロック図である。
【図１４】  本発明の第９実施形態に係る多相クロック処理回路の構成を示す回路図である。
【図１５】  本発明の第９実施形態に係る多相クロック処理の動作を示すタイミングチャートである。
【図１６】  本発明の第１０実施形態に係るクロック逓倍回路の構成を示すブロック図である。
【図１７】  従来の４入力マルチプレクサの構成を示す回路図である。
【図１８】  従来の４出力デマルチプレクサの構成を示す回路図である。
【符号の説明】
ＴＧ１〜ＴＧ８、ＴＧ１１〜ＴＧ１８  トランスミッションゲート
ＩＶ１１〜ＩＶ１３、ＩＶ２１〜ＩＶ２３、ＩＶ３１、ＩＶ３２、ＩＶ３１’、ＩＶ３２’、ＩＶ４１〜ＩＶ４４、ＩＶ５１、ＩＶ５２、ＩＶ６１〜ＩＶ６８、ＩＶ７１、ＩＶ７２、ＩＶ８１〜ＩＶ８４  インバータ
Ｐ１〜Ｐ４、Ｐ１’〜Ｐ４’、Ｐ１１〜Ｐ１４、Ｐ１１’〜Ｐ１４’、Ｐ２１〜Ｐ２４、Ｐ２１’〜Ｐ２４’  ＰチャネルＭＯＳトランジスタ
Ｎ１〜Ｎ４、Ｎ１’〜Ｎ４ ’、Ｎ１１〜Ｎ１４、Ｎ１１’〜Ｎ１４’、Ｎ２１〜Ｎ２４、Ｎ２１’〜Ｎ２４’  ＮチャネルＭＯＳトランジスタ
ＢＬ１〜ＢＬ４、ＢＬ１１〜ＢＬ１４  回路ブロック
ＣＧ  多相クロック発生回路
ＦＦ１〜ＦＦ４  ＲＳフリップフロップ
ＰＳ  パルス処理回路
ＰＤ  位相比較器
ＣＰ  チャージポンプ回路
Ｃ  コンデンサ
Ｈ１〜Ｈ１０  遅延回路
ＣＳ  多相クロック処理回路
【図１】
0004013572.tif 000002
【図２】
0004013572.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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