(57)【特許請求の範囲】
【請求項１】
ラッチ型の感知回路と、負荷素子と、ラッチ回路と、イネーブル素子と、バイアス回路とを備えた電流感知増幅回路であって、
前記感知回路は、ソースが入力端子と接続され、ドレインが各々出力端子及び反転出力端子と接続され、前記ドレイン及び前記ゲートが互いに交差して接続される第１及び第２感知トランジスタを含み、
前記負荷素子は、前記第１及び第２感知トランジスタのドレインに各々一端が接続され、前記イネーブル素子に他端が接続される第１及び第２負荷素子であり、
前記ラッチ回路は、ドレインが各々前記出力端子及び反転出力端子と接続され、ゲートが各々前記反転出力端子及び前記出力端子と接続され、前記ドレイン及び前記ゲートが互いに交差して接続される第１及び第２ＭＯＳトランジスタを含み、前記第１及び第２負荷素子に各々並列に接続され、所定のバイアス信号に応答して、前記出力端子を通じて入力される前記第１及び第２感知トランジスタからの電流の他の電流経路を形成して電流を分流させ、
前記イネーブル素子は、前記第１及び第２負荷素子の他端及び前記ラッチ回路の第１出力に一端が接続され、所定のイネーブル信号に応答してスイッチングされ、
前記バイアス回路は、前記出力端子の第１出力電圧及び前記反転出力端子の第２出力電圧が一定であり、かつ相異なる値を有する時に、電源電圧が所定のレベル以上に高くなると所定の期間にわたって論理“ハイ”レベルとなる制御信号に応答して、前記制御信号が論理“ロー”レベルの時に論理“ハイ”レベルとなり、前記制御信号が論理“ハイ”レベルの時に論理“ロー”レベルとなる前記バイアス信号を出力信号ラインに出力することを特徴とする電流感知増幅回路。
【請求項２】
前記第１及び第２負荷素子は、
ダイオード構造として接続される第１及び第２負荷トランジスタであることを特徴とする請求項１に記載の電流感知増幅回路。
【請求項３】
前記バイアス回路は、
ソースが電源電圧に接続され、ゲート及びドレインが互いに接続される第１ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのゲート及びドレインに接続され、ソースが前記出力信号ラインに接続され、前記制御信号に応答する第１ＮＭＯＳトランジスタと、
前記出力信号ラインと接地電圧との間に直列に接続され、ダイオード構造としてゲート及びドレインが互いに交差して接続される第２及び第３ＮＭＯＳトランジスタと、
ドレインが前記出力信号ラインに接続され、ソースが接地電圧に接続され、ゲートが前記制御信号に接続される第４ＮＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の電流感知増幅回路。
【請求項４】
前記制御信号は、
カラム選択信号及びラッチの時間を指示するラッチ指示信号に応答して生じることを特徴とする請求項１に記載の電流感知増幅回路。
【請求項５】
前記ラッチ回路は、
前記バイアス信号が論理“ハイ”レベルの時に活性化され、前記バイアス信号が論理“ロー”レベルの時に非活性化されることを特徴とする請求項１に記載の電流感知増幅回路。
【請求項６】
前記制御信号は、
第１及び第２出力電圧対が遷移する時に論理“ロー”レベルに遷移することを特徴とする請求項１に記載の電流感知増幅回路。
【請求項７】
ラッチ型の感知回路と、負荷素子と、ラッチ回路と、イネーブル素子と、バイアス回路とを備えた電流感知増幅回路であって、
前記感知回路は、ソースが入力端子と接続され、ドレインが各々出力端子及び反転出力端子と接続され、ドレイン及びゲートが互いに交差して接続される第１及び第２感知トランジスタを含み、
前記負荷素子は、前記第１及び第２感知トランジスタのドレインに各々一端が接続される第１及び第２負荷素子であり、
前記ラッチ回路は、ドレインが各々前記出力端子及び前記反転出力端子と接続され、ゲートが各々前記反転出力端子および前記出力端子と接続され、前記ドレイン及び前記ゲートが互いに交差して接続される第１及び第２ＭＯＳトランジスタを含み、前記第１及び第２負荷素子と各々並行に接続され、所定のバイアス信号に応答して、前記出力端子を通じて入力される電流の他の電流経路を形成して前記電流を分流させ、
前記イネーブル素子は、前記第１及び第２負荷素子の他端及び前記ラッチ回路の第１出力に一端が接続され、所定のイネーブル信号に応答してスイッチングされ、
前記バイアス回路は、前記出力端子の第１出力電圧および前記反転出力端子の第２出力電圧が一定であり、かつ相異なる値を有する時に、電源電圧が所定のレベル以上に高くなると所定の期間にわたって論理“ハイ”レベルとなる制御信号に応答して出力信号ラインにバイアス信号を出力することを特徴とする電流感知増幅回路。
【請求項８】
前記第１及び第２負荷素子は、
ダイオード構造として接続される第１及び第２負荷トランジスタであることを特徴とする請求項７に記載の電流感知増幅回路。
【請求項９】
前記バイアス回路は、
ソースが電源電圧に接続され、ゲート及びドレインが互いに接続される第１ＰＭＯＳトランジスタと、
ドレインが前記第１ＰＭＯＳトランジスタのゲート及びドレインに接続され、ソースが前記出力信号ラインに接続され、前記制御信号に応答する第１ＮＭＯＳトランジスタと、
前記出力信号ラインと接地電圧との間に直列に接続され、ダイオード構造としてゲート及びドレインが互いに交差して接続される第２及び第３ＮＭＯＳトランジスタと、
ドレインが前記出力信号ラインに接続され、ソースが接地電圧に接続され、ゲートが前記制御信号に接続される第４ＮＭＯＳトランジスタとを備えることを特徴とする請求項７に記載の電流感知増幅回路。
【請求項１０】
前記制御信号は、
カラム選択信号及びラッチの時間を指示するラッチ指示信号に応答して生じることを特徴とする請求項７に記載の電流感知増幅回路。
【請求項１１】
前記バイアス信号は、
前記制御信号が論理“ロー”レベルの時に論理“ハイ”レベルとなり、前記制御信号が論理“ハイ”レベルの時に論理“ロー”レベルとなることを特徴とする請求項７に記載の電流感知増幅回路。
【請求項１２】
前記ラッチ回路は、
前記バイアス信号が論理“ハイ”レベルの時に活性化され、前記バイアス信号が論理“ロー”レベルの時に非活性化されることを特徴とする請求項７に記載の電流感知増幅回路。
【請求項１３】
前記制御信号は、
第１及び第２出力電圧対が遷移する時に論理“ロー”レベルに遷移することを特徴とする請求項７に記載の電流感知増幅回路。
【請求項１４】
データ入出力ライン対から送られてくるメモリセルデータを感知増幅する電流感知増幅回路において、
前記データ入出力ライン対に各ソースが接続され、ドレイン及びゲートが互いに交差して接続されるラッチ構造を有し、前記データ入出力ライン対から第１及び第２電流を入力してその差を感知する感知トランジスタと、
前記感知トランジスタのドレインにゲート及びドレインが各々接続されるロードトランジスタと、
前記ロードトランジスタのソースにドレインが接続され、所定のイネーブル信号及びゲートが接続され、前記イネーブル信号に応答してスイッチングされるスイッチングトランジスタと、
ドレイン及びゲートが互いに交差して接続されたトランジスタを備え、前記ロードトランジスタと並列に接続され、バイアス電圧に応答して前記感知トランジスタからの他の電流経路を形成するラッチ回路とを備え、
前記バイアス電圧は、前記感知トランジスタのドレインと接続された出力端子及び反転出力端子の電圧が遷移する時に活性化され、前記出力端子及び反転出力端子の電圧が一定になった後、所定の期間が経過し、電源電圧が所定のレベル以上に高くなると非活性化されることを特徴とする電流感知増幅回路。
【請求項１５】
前記ラッチ回路は、
少なくとも一対のＮＭＯＳトランジスタで実現されることを特徴とする請求項１４に記載の電流感知増幅回路。
【請求項１６】
前記ラッチ回路は、
ドレイン及びゲートが互いに交差して接続され、各ドレインが前記ロードトランジスタのドレインに各々接続されるラッチ構造を有する一対のＮＭＯＳトランジスタと、
前記一対のＮＭＯＳトランジスタと各々直列に接続され、前記バイアス電圧により制御される一対の抵抗とを備えることを特徴とする請求項１４に記載の電流感知増幅回路。
【請求項１７】
前記一対の抵抗は、
前記一対のＮＭＯＳトランジスタの各ソースにドレインが接続され、前記バイアス電圧及びゲートが接続されるもう一対のＮＭＯＳトランジスタで実現されることを特徴とする請求項１６に記載の電流感知増幅回路。
【請求項１８】
前記ラッチ回路は、
少なくとも一対のＰＭＯＳトランジスタで実現されることを特徴とする請求項１６に記載の電流感知増幅回路。
【請求項１９】
データ入出力ライン対から送られてくるメモリセルデータを感知増幅する電流感知増幅回路において、
前記データ入出力ライン対と各ソースとが接続され、ドレイン及びゲートが互いに交差して接続されたラッチ構造を有し、前記データ入出力ライン対から第１及び第２電流を入力してその差を感知する感知トランジスタと、
前記感知トランジスタのドレインにゲート及びドレインが接続されるロードトランジスタと、
前記ロードトランジスタのソースにドレインが接続され、所定のイネーブル信号及びゲートが接続され、前記イネーブル信号に応答してスイッチングされるスイッチングトランジスタと、
ドレイン及びゲートが互いに交差して接続されたトランジスタを備え、前記ロードトランジスタと並列に接続され、所定のバイアス電圧に応答して前記感知トランジスタからの他の電流経路を形成するラッチ回路と、
所定の制御信号に応答して前記バイアス電圧を活性化／非活性化させるバイアス回路とを備え、
前記バイアス回路は、
前記感知トランジスタのドレインと接続された出力端子及び反転出力端子の電圧が遷移する時に前記バイアス電圧を活性化させ、前記出力端子及び反転出力端子の電圧が一定になった後、所定の期間が経過し、電源電圧が所定のレベル以上に高くなると、前記バイアス電圧を非活性化させることを特徴とする電流感知増幅回路。
【請求項２０】
前記ラッチ回路は、
少なくとも一対のＮＭＯＳトランジスタで実現されることを特徴とする請求項１９に記載の電流感知増幅回路。
【請求項２１】
ドレイン及びゲートが互いに交差して接続され、各ドレインが前記ロードトランジスタのドレインに各々接続されるラッチ構造を有する一対のＮＭＯＳトランジスタと、
前記一対のＮＭＯＳトランジスタと各々直列に接続され、前記バイアス電圧により制御される一対の抵抗とを備えることを特徴とする請求項１９に記載の電流感知増幅回路。
【請求項２２】
前記一対の抵抗は、
前記一対のＮＭＯＳトランジスタの各ソースにドレインが接続され、前記バイアス電圧及びゲートが接続されるもう一対のＮＭＯＳトランジスタで実現されることを特徴とする請求項２１に記載の電流感知増幅回路。
【請求項２３】
前記ラッチは、
少なくとも一対のＰＭＯＳトランジスタで実現されることを特徴とする請求項１９に記載の電流感知増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、安定度及び増幅度の改善のための半導体メモリ装置の電流感知増幅回路に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置は、データの出力増幅器として電圧感知増幅器や電流感知増幅器を用いる。ここで、電流感知増幅器は、感知速度が電圧感知増幅器よりも速いため、多用されている。電流感知増幅器は入出力ライン対の電流信号を入力し、電圧信号として増幅して出力する。このように、電流感知増幅器は、電流信号を効率よく受け入れるために、正フィードバック回路を用いる。しかし、従来の電流感知増幅器は、正フィードバック回路の特性から、出力電圧の発振など、安定度の問題を引き起こすという短所がある。
【０００３】
図１は、従来の正フィードバック回路を用いる電流感知増幅回路を説明するための詳細回路図である。図１を参照すれば、電流感知増幅回路は、電流感知のためのＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、負荷抵抗の役割をするＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、及びスイッチングトランジスタＭＮ１３を含む。
【０００４】
図１に示すように、従来の電流感知増幅回路において、入力端子ＩＮ及びＩＮＢを通じて入出力ライン対ＩＯ、ＩＯＢの電流Ｉ１、Ｉ２が入力される。また、ラッチ構造のＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のドレイン及びゲートは互いに交差して接続されており、各々のドレインは出力端子ＯＵＴ及び反転出力端子ＯＵＴＢに接続されている。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２はダイオード型のトランジスタで実現され、同一の抵抗値を有する。スイッチングトランジスタＭＮ１３はイネーブル信号によりスイッチングされ、入出力ライン対ＩＯ、ＩＯＢから供給される一定量の電流Ｉ１、Ｉ２を接地電位ＶＳＳに流す。
【０００５】
しかし、図１に示されたように、従来の電流感知増幅回路は、増幅度及び安定度を同時に向上させながら電流を効率よく感知し難いという問題がある。これを具体的に説明すれば、下記の通りである。例えば、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２の相互コンダクタンス（ｇｍ）値をｇｍｎとし、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２の相互コンダクタンス値をｇｍｐとした時、入力電流の差ΔＩを求めれば、下記のようになる。まず、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２の場合、電流差ΔＩは下記式（１）の通りである。
【０００６】
【数１】
0003967109.tif 000002
【０００７】
また、ＮＭＯＳトランジスタに対する電流差ΔＩは、下記式（２）から求められる。
【数２】
0003967109.tif 000003
【０００８】
また、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２及びＰＭＯＳトランジスタＭＰ１１、ＭＰ１２の電圧及び電流値は同一でなければならないため、ｇｍｐ及びｇｍｎは同一である必要がある。すなわち、ｇｍｐ=ｇｍｎの条件を満足しなければならない。もし、ｇｍｐがｇｍｎよりも大きければ（ｇｍｐ>ｇｍｎ）、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は入力される原電流信号の電流差ΔＩよりも大きい電流差を増幅するため入力端子ＩＮ、ＩＮＢの電圧が変わり、不安定な状態に至る可能性がある。したがって、安定度の側面からみたとき、ｇｍｎがｇｍｐよりも大きいことが望ましい（ｇｍｐ<ｇｍｎ）。
【０００９】
しかし、ｇｍｐがｇｍｎよりも小さくなるほど、その分だけ電流感知増幅回路で電流を感知する効率が落ちるため、感知速度が低下する。結局、速度及び安定度の面からトレード-オフが存在するため、ｇｍｎ及びｇｍｐを適宜に設定しなければならない。また、通常の場合、ＰＭＯＳチャンネル長の変調効果がＮＭＯＳチャンネル長の変調効果よりも大きいため、供給される電源電圧が大きくなるほど、その分ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２の相互コンダクタンス値ｇｍｐが大きくなる。
【００１０】
図２は、図１に示された電流感知増幅回路において、トランジスタの電流／電圧特性を説明するための図である。図２を参照すれば、水平方向は各ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート-ソース間の電圧Ｖｇｓｎ及びＶｇｓｐを表わし、垂直方向は各トランジスタのドレイン電流Ｉｄｎ、Ｉｄｐを表わす。すなわち、ゲート・ソース間の電圧Ｖｇｓｎ、Ｖｇｓｐが所定の電圧Ｖｃよりも大きくなれば、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２の電流-電圧特性曲線の傾斜はＮＭＯＳトランジスタＭＮ１１、ＭＮ１２の電流-電圧特性曲線のそれよりも大きくなる。このため、ＰＭＯＳトランジスタの相互コンダクタンスｇｍｐはＮＭＯＳトランジスタの相互コンダクタンスｇｍｎよりも大きくなり、その結果、電流感知増幅回路の安定度が悪くなる。
【００１１】
【発明が解決しようとする課題】
このように、従来の電流感知増幅回路は、電源電圧が高くなるほど安定度が悪くなり、その結果、動作電圧における増幅度を高め得なくなる。結果的に、従来の電流感知増幅回路は、動作速度が遅く、しかも、雑音に敏感になるという問題点がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、増幅度を高めて動作速度を改善するだけではなく、電源電圧の増加に対しても安定度を維持できる半導体メモリ装置の電流感知増幅回路を提供することである。
【００１２】
【課題を解決するための手段】
前記課題を達成するために、本発明による安定度及び増幅度の改善のための半導体メモリ装置の電流感知増幅回路は、データ入出力ライン対から送られてくるメモリセルデータを感知増幅する電流感知増幅回路において、感知トランジスタと、負荷トランジスタと、スイッチングトランジスタとラッチとを備える。感知トランジスタは、データ入出力ライン対及び各ソースが接続され、ドレイン及びゲートが互いに交差して接続されるラッチ構造を有し、前記データ入出力ライン対から第１及び第２電流を入力してその差を感知する。負荷トランジスタは、感知トランジスタのドレインにゲート及びドレインが各々接続される。スイッチングトランジスタは、負荷トランジスタのソースにドレインが接続され、所定のイネーブル信号及びゲートが接続され、前記イネーブル信号に応答してスイッチングされる。ラッチはロードトランジスタと並列接続され、所定のバイアス電圧に応答して感知トランジスタからの他の電流経路を形成する。
【００１３】
さらに、本発明による安定度及び増幅度の改善のための半導体メモリ装置の電流感知増幅回路は、データ入出力ラインから送られてくるメモリセルデータを感知増幅する電流感知増幅回路において、感知トランジスタ、負荷トランジスタ、スイッチングトランジスタ、ラッチ及びバイアス回路を備える。感知トランジスタは、データ入出力ライン対及び各ソースが接続され、ドレイン及びゲートが互いに交差して接続されたラッチ構造を有し、データ入出力対から第１及び第２電流を入力してその差を感知する。負荷トランジスタは、感知トランジスタのドレインにゲート及びドレインが接続される。スイッチングトランジスタは、負荷トランジスタのソースにドレインが接続され、所定のイネーブル信号及びゲートが接続され、前記イネーブル信号に応答してスイッチングされる。ラッチは負荷トランジスタと並列に接続され、所定のバイアス電圧に応答して前記感知トランジスタから他の電流経路を形成する。バイアス回路は、所定の制御信号に応答して前記バイアス電圧を活性化／非活性化させる。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づき、本発明による半導体メモリ装置の電流感知増幅回路について説明する。
図３は、本発明による電流感知増幅回路が適用される入出力Ｉ／Ｏ感知増幅回路を説明するための概略的ブロック図である。図３を参照すれば、Ｉ／Ｏ感知増幅回路は、電流感知増幅回路２０と、電圧感知増幅回路２２及びラッチ２４を含む。電流感知増幅回路２０は入出力ライン対ＩＯ、ＩＯＢの電流を感知増幅し、これを電圧に変換して出力端子ＯＵＴ、ＯＵＴＢを介して出力する。電圧感知増幅回路２２は電流感知増幅回路２０から出力される電圧の差を感知増幅し、増幅された結果を出力する。ラッチ２４は電圧感知増幅回路２２で増幅された信号をラッチし、ラッチされた結果を出力端子ＤＯＵＴ、ＤＯＵＴＢを介して出力する。
【００１５】
図４は、本発明の実施形態による半導体メモリ装置の電流感知増幅回路を説明するための回路図である。図４を参照すれば、電流感知増幅回路は、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２と、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２と、ＮＭＯＳトランジスタＭＮ３３と、ラッチ３０及びバイアス回路３２とを含む。
【００１６】
ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２は入力端子ＩＮ、ＩＮＢ及び各ソースが接続され、各々のゲート及びドレインが互いに交差して接続された構造を有する。すなわち、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２はラッチ構造を有する感知トランジスタであって、入力される電流差を感知する。ここで、入力端子ＩＮ、ＩＮＢはデータ入出力ライン対ＩＯ、ＩＯＢと接続される。各々のＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のドレインは出力端子ＯＵＴ及び反転出力端子ＯＵＴＢに接続される。
【００１７】
ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２は各々負荷抵抗として動作する負荷トランジスタであり、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のドレインにゲート及びドレインが接続されるダイオード構造を有する。ここで、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２は各々ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２を介して入力データとして印加される電流Ｉ１、Ｉ２を供給され、供給された電流量に応じて負荷抵抗にかかる電圧、すなわち、出力電圧ＯＵＴ、ＯＵＴＢが変わる。このように、出力電圧ＯＵＴ、ＯＵＴＢの変化は電流Ｉ１及びＩ２による感知結果として現れる。
【００１８】
ラッチ３０はＮＭＯＳトランジスタＭＮ３１、ＭＮ３２と並列に接続され、バイアス電圧ＢＩＡＳに応答して、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２からの他の電流経路を形成する。ラッチ３０は出力端子ＯＵＴ及び反転出力端子ＯＵＴＢの電圧が遷移する時に出力電圧をより速く下降または上昇させながら、電圧差が完全に隔たった状態でＯＵＴ、ＯＵＴＢの電圧をラッチする。ラッチ３０の構成及び具体的な動作については、図５を参照して詳細に説明する。
【００１９】
ＮＭＯＳトランジスタＭＮ３３はスイッチングトランジスタであって、ドレインがＮＭＯＳトランジスタＭＮ３１、ＭＮ３２のソースと接続され、ゲートはイネーブル信号ＥＮと接続され、ソースは接地電源ＶＳＳと接続される。ここで、イネーブル信号ＥＮは読出し命令の活性化と同時に活性化される信号として定義される。すなわち、ＮＭＯＳトランジスタＭＮ３３はイネーブル信号ＥＮにより活性化されて入力端子ＩＮ、ＩＮＢから供給される一定量の電流を接地電源ＶＳＳに流す。
【００２０】
バイアス回路３２は制御信号ＣＮＴＬに応答してバイアス電圧ＢＩＡＳを活性化または非活性化させる。ここで、制御信号ＣＮＴＬはカラム選択信号とデータのラッチ時点を表わすラッチ指示信号との組み合わせにより生成される信号として定義される。バイアス回路３２の構成及び動作については、図５を参照して詳細に説明する。
【００２１】
図５は、図４に示された電流感知増幅回路の詳細回路図である。まず、図５を参照し、ラッチ３０の構成について説明する。
図５の回路図には、ラッチ３０が２対のＮＭＯＳトランジスタＭＮ４１〜ＭＮ４４で実現される場合が示されている。すなわち、ラッチ３０の一対のＮＭＯＳトランジスタＭＮ４１、ＭＮ４２はドレイン及びゲートが互いに交差して接続され、各ドレインがＮＭＯＳトランジスタＭＮ３１、ＭＮ３２のドレインと接続されるラッチ構造を有する。ＮＭＯＳトランジスタＭＮ４１、ＭＮ４２のゲートは各々ＯＵＴＢ、ＯＵＴと接続される。また、もう一対のＮＭＯＳトランジスタＭＮ４３、ＭＮ４４はＮＭＯＳトランジスタＭＮ４１、ＭＮ４２と各々直列に接続され、バイアス電圧ＢＩＡＳがそれぞれのゲートに接続され、ソースはＮＭＯＳトランジスタＭＮ３３のドレインと接続される構造を有する。ここで、ＮＭＯＳトランジスタＭＮ４３、ＭＮ４４は抵抗として動作し、ＮＭＯＳトランジスタの代わりに抵抗成分で実現することもできる。
【００２２】
すなわち、図５には、ラッチ３０が２対のＮＭＯＳトランジスタで実現される場合が示されているが、一対のＮＭＯＳトランジスタで実現することもできる。また、ラッチ３０は一対のＰＭＯＳトランジスタまたはそれ以上のＰＭＯＳトランジスタで実現されることもある。前述したように、抵抗成分を含んでラッチ３０が実現でき、あるいはＮＭＯＳトランジスタ、ＰＭＯＳトランジスタまたは抵抗の組み合わせによっても実現できる。
【００２３】
次に、図５を参照し、バイアス回路３２の構成について説明する。バイアス回路３２は、インバータ４０と、ＰＭＯＳトランジスタＭＰ４１及びＮＭＯＳトランジスタＭＮ４５〜ＭＮ４８とを含む。具体的に、インバータ４０は制御信号ＣＮＴＬを反転させ、反転された信号を出力する。ＰＭＯＳトランジスタＭＰ４１はソースが電源電圧ＶＣＣと接続され、ゲート及びドレインがＮＭＯＳトランジスタＭＮ４５のドレインと接続されるダイオード構造を有する。ＮＭＯＳトランジスタＭＮ４５はインバータ４０の出力とゲートとが接続され、ソースはバイアス電圧ＢＩＡＳと接続される。また、ＮＭＯＳトランジスタＭＮ４６、ＭＮ４７はバイアス電圧ＢＩＡＳと接地電源ＶＳＳとの間に直列に接続され、ドレイン及びゲートが接続されたダイオード構造を有する。ＮＭＯＳトランジスタＭＮ４８はゲートが制御信号ＣＮＴＬと接続され、ドレインはバイアス電圧ＢＩＡＳと接続され、ソースは接地電源ＶＳＳと接続される。すなわち、ＮＭＯＳトランジスタＭＮ４８は制御信号ＣＮＴＬに応答してスイッチングオン／オフされて、バイアス電圧ＢＩＡＳを活性化／非活性化させる。
【００２４】
図６（Ａ）〜図６（Ｃ）は、図５に示された回路の各信号を説明するための波形図であって、図６（Ａ）は入力端子ＩＮ、ＩＮＢを通じて入力される電流を表わし、図６（Ｂ）は制御信号ＣＮＴＬを表わし、図６（Ｃ）はバイアス電圧ＢＩＡＳを表わす。
【００２５】
図５及び図６を参照し、本発明の実施形態による電流感知増幅回路の動作について具体的に説明する。まず、データの入力により入力端子ＩＮ、ＩＮＢを介して入力される電流Ｉ１、Ｉ２の差ができれば、出力端子ＯＵＴ及び反転出力端子ＯＵＴＢの電圧が変わり始める。ここで、スイッチングトランジスタＭＮ３３はイネーブル信号ＥＮによりターンオンされている状態である。また、データが入力される時点、すなわち、図６（Ａ）のように、入力電流ＩＮ、ＩＮＢが遷移する時点でバイアス回路３２に入力される図６（Ｂ）の制御信号ＣＮＴＬは“ロー”レベルに設定される。したがって、図５のバイアス回路３２でＮＭＯＳトランジスタＭＮ４５がターンオンされてバイアス電圧ＢＩＡＳは、図６（Ｃ）のように“ハイ”レベルに設定される。この時、ＮＭＯＳトランジスタ対よりなるラッチ３０が動作することになる。ラッチ３０が動作すれば出力端子ＯＵＴ、ＯＵＴＢの負荷を減らすため、出力電圧ＯＵＴ、ＯＵＴＢはより速く上昇、あるいは下降する。
【００２６】
例えば、入力端子ＩＮに印加される電流Ｉ１がＩ２よりも小さい場合、出力端子ＯＵＴの電圧は相対的に低くなり、反転出力端子ＯＵＴＢの電圧は高くなる。この時、ラッチ３０により出力端子ＯＵＴの電圧はより速く下がり、反転出力端子ＯＵＴＢの電圧はより速く上がる。具体的に、出力端子ＯＵＴの電圧が低く、反転出力端子ＯＵＴＢの電圧がより高ければ、ラッチ３０のＮＭＯＳトランジスタＭＮ４１の抵抗値が小さくなる。これにより、ＮＭＯＳトランジスタＭＮ３１に流れる電流Ｉ３よりもＭＮ４１を介して流れる電流Ｉ５がより増えて出力端子ＯＵＴの電圧は速く下がる。この時、ＮＭＯＳトランジスタＭＮ３１の抵抗値及びＮＭＯＳトランジスタＭＮ４１、ＭＮ４３の並列抵抗値により出力端子ＯＵＴの電圧はラッチ３０がない場合よりも低くなる。
【００２７】
これに対し、低くなった出力電圧ＯＵＴによりラッチ３０のＮＭＯＳトランジスタＭＮ４２の抵抗値はより大きくなる。これにより、ＮＭＯＳトランジスタＭＮ３２に流れる電流Ｉ４よりも少量の電流Ｉ６がＮＭＯＳトランジスタＭＮ４２に流れ、反転出力端子ＯＵＴＢの電圧はより速く上昇する。この時、ＮＭＯＳトランジスタＭＮ３２及びＮＭＯＳトランジスタＭＮ４２、ＭＮ４４の並列抵抗値により反転出力端子ＯＵＴＢの電圧はラッチ３０がない場合よりも高くなる。
【００２８】
反対の場合、すなわち、Ｉ１がＩ２よりも大きい場合には出力端子ＯＵＴの電圧が高くなり、反転出力端子ＯＵＴＢの電圧が低くなる。それ以外の動作は前述した過程と同一であり、同様に、増幅利得はラッチ３０がない場合に比べて増加する。
このように、ＯＵＴ、ＯＵＴＢの出力電圧が遷移する状態で、ラッチ３０は抵抗として動作するＮＭＯＳトランジスタＭＮ３１、ＭＮ３２と並列に接続されて出力端子ＯＵＴ、ＯＵＴＢにかかる負荷を減らすことにより、出力電圧を速く変えると共に、増幅利得を高めることができる。
【００２９】
一方、出力電圧ＯＵＴ、ＯＵＴＢが十分に隔たった一定の値を所定の期間維持した後、制御電圧ＣＮＴＬは、図６（Ｂ）に示されたように、“ハイ”レベルに設定される。制御信号ＣＮＴＬが“ハイ”レベルになれば、バイアス回路３２のＮＭＯＳトランジスタＭＮ４５はターンオフされ、ＮＭＯＳトランジスタＭＮ４８がターンオンされる。したがって、バイアス回路３２で生じるバイアス電圧ＢＩＡＳは、図６（Ｃ）のように“ロー”レベルとなってラッチ３０は動作しない。すなわち、出力端子ＯＵＴ及び反転出力端子ＯＵＴＢの電圧が十分に隔たれば、ラッチ３０が動作することを防止することにより、次のデータの入力に対する対応を早くする。換言すれば、次のデータの状態が遷移する場合にも早く対応でき、その結果、動作速度が改善される。
【００３０】
すなわち、データが入力されて入力電流が変わる間にはラッチ３０が動作して増幅度が極大化する。しかし、出力電圧が決まった後には次のデータの入力による増幅がなされるまでラッチ３０を動作させないことにより増幅度を下げて安定度を向上させる。
【００３１】
また、本発明では、電源電圧ＶＣＣが所定レベル以上に上がる場合、制御信号ＣＮＴＬを“ハイ”レベルに設定することにより、バイアス電圧ＢＩＡＳを“ロー”レベルにする。すなわち、電源電圧ＶＣＣが上昇する場合、ラッチ３０のＮＭＯＳトランジスタの相互コンダクタンス値が上がって安定度が悪くなるという問題が生じうる。この過程を具体的に説明すれば、下記の通りである。まず、図５の電流感知増幅回路において、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２の相互コンダクタンス値をｇｍｐに設定し、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２の相互コンダクタンス値をｇｍｎ１に設定し、ラッチ３０のＮＭＯＳトランジスタＭＮ４１、ＭＮ４２、ＭＮ４３、ＭＮ４４の相互コンダクタンス値をｇｍｎ２に設定する。この時、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２にかかる電流Ｉ１、Ｉ２及び、これらの間の電流差ΔＩは下記式（３）のように表わすことができる。
【００３２】
【数３】
0003967109.tif 000004
【００３３】
また、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２にかかる電流Ｉ３、Ｉ４は、下記式（４）から求められる。
【数４】
0003967109.tif 000005
【００３４】
また、ラッチ３０のＮＭＯＳトランジスタにかかる電流Ｉ５、Ｉ６は、下記式（５）から求められる。
【数５】
0003967109.tif 000006
【００３５】
前式（５）において、電流Ｉ１はＩ３及びＩ５の合計と同一であり、Ｉ２はＩ４及びＩ６の合計と同一であるため、各々に対して再び整理すれば、下記式（６）の通りである。
【数６】
0003967109.tif 000007
【００３６】
したがって、安定度の側面からは、ｇｍｐ<（ｇｍｎ１-ｇｍｎ２）の関係が満足されなければならない。もし、電源電圧ＶＣＣが増加する場合にラッチ３０が動作すれば、ＮＭＯＳラッチ３０の内部トランジスタにより増幅の一部が行われる。この時、バイアス電圧ＢＩＡＳが一定であると仮定すれば、電源電圧ＶＣＣが増加するほど相互コンダクタンス値は増加するが、相対的な増加率はｇｍｐ>ｇｍｎ１>ｇｍｎ２のように現れる。したがって、バイアス電圧ＢＩＡＳが一定であれば、電源電圧ＶＣＣが増加するとしても、安定度は増加する。しかし、実際の場合、電源電圧ＶＣＣの増加によりバイアス電圧ＢＩＡＳが増加し、これにより、ラッチ３０の相互コンダクタンスｇｍｎ２が増加する。したがって、本発明では、電源電圧ＶＣＣが一定のレベル以上に増加する場合、制御信号ＣＮＴＬを用いてバイアス電圧ＢＩＡＳを非活性化させることにより安定度の低下を防止する。
【００３７】
【発明の効果】
以上述べたように、本発明によれば、ラッチ回路を電流感知増幅回路の内部に加え、バイアス電圧によりラッチの動作を制御することにより、安定度を満足させられると共に、増幅度を極大化できるという効果がある。また、高い電源電圧が印加される場合にはバイアス電圧を生成させないことにより、安定度を向上できる。
さらに、本発明による電流感知増幅回路は、データが変わる場合にデータの入力に対する対応を早くして動作速度を改善できるという効果がある。
【００３８】
以上、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使用されたが、これは単に本発明を説明するための目的から使用されたものであり、意味の限定や特許請求の範囲上に記載された本発明の範囲を制限するために使用されたものではない。したがって、この技術分野における通常の知識を有した者であれば、これより各種の変形及び均等な他の実施形態が可能であるということが理解できる。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【図面の簡単な説明】
【図１】従来の電流感知増幅回路を説明するための回路図である
【図２】図１に示された電流感知増幅回路において、トランジスタの電流／電圧特性を説明するための図である。
【図３】通常の入出力感知増幅回路を示したブロック図である。
【図４】本発明の実施形態による半導体メモリ装置の電流感知増幅回路を説明するためのブロック図である。
【図５】図４に示された回路を示した詳細回路図である。
【図６】（Ａ）〜（Ｃ）は、図５に示された回路の動作を説明するための波形図である。
【符号の説明】
ＭＰ３１，ＭＰ３２    ＰＭＯＳトランジスタ
ＭＮ３１，ＭＮ３２    ＮＭＯＳトランジスタ
３０    ラッチ
ＭＮ３３    ＮＭＯＳトランジスタ
３２    バイアス回路
【図１】
0003967109.tif 000008
【図２】
0003967109.tif 000009
【図３】
0003967109.tif 000010
【図４】
0003967109.tif 000011
【図５】
0003967109.tif 000012
【図６】
0003967109.tif 000013