(57)【特許請求の範囲】
【請求項１】
液晶層を介して対向して配置される２枚の基板の一方の内面に対向電極、他方の内面に互いに直交する複数本の行電極と列電極を形成し、該行電極と列電極のそれぞれの交点付近に３端子のスイッチング素子、および保持容量で構成される画素を形成し、該スイッチング素子の第１、第２、第３の端子は、それぞれ該行電極、該列電極、および該液晶層と保持容量に接続され、該液晶層の対向側は該対向電極に接続され、該保持容量の対向側は該行電極に接続される画素部と、
上位装置から入力される表示データを列電圧に変換すると共に、液晶駆動用の表示同期信号を生成し、該表示同期信号に従って、一行分の該列電圧を赤、緑、青に応じて時分割（マルチプレクサ）して出力する列駆動部と、
該時分割で出力された列電圧を、一行分の列電圧に分配（デマルチプレクサ）して該列電極へ出力する分配部と、
該スイッチング素子のオン・オフを線順次に制御するための行電圧を、該表示同期信号に従って、該行電極へ一行づつ順次出力する行駆動部と、
該行電圧、該列電圧の基準となる電位を生成すると共に、該表示同期信号に従って、対向電圧を該対向電極へ出力し、該分配部の制御信号を分配部へ出力する電源回路を備えた表示装置において、
該分配部における分配動作に対する該列駆動部からの列電圧の出力の遅延を補償するように該分配部における分配動作を列電圧の分配毎に休止する期間を設け、この期間内で該時分割された列電圧を切り換えることを特徴とする表示装置。
【請求項２】
請求項１の表示装置において、
前記画素部、前記分配部、及び前記行駆動部は、同一の基板上に一体形成されていることを特徴とする表示装置。
【請求項３】
上位装置から与えられる表示データを一画面分記憶する表示メモリと、
上位装置から与えられる制御データを記憶するデータレジスタと、
該制御データに基づき、液晶駆動用の表示同期信号を生成するタイミング生成部と、
該表示メモリから読み出される一行分の表示データを赤、緑、青に応じて時分割（マルチプレクサ）する時分割部と、
該時分割された表示データを列電圧に変換すると共に、該表示同期信号に従って出力する列電圧出力部と、
複数レベルの該列電圧を生成する列電圧生成部を備えた表示用駆動回路において、
時分割で出力される列電圧を、一行分の列電圧に分配（デマルチプレクサ）するための制御信号を出力し、
分配動作に対する該列電圧出力部からの列電圧の出力の遅延を補償するように、該制御信号により、分配動作が列電圧の分配毎に休止し、この休止期間内で該時分割された列電圧が切り換わる様に、その出力タイミングを規定することを特徴とする表示用駆動回路。
【請求項４】
請求項３の表示用駆動回路において、
上位装置とのインタフェースは、システムバス直結型であり、該システムバスに接続されたＣＰＵから、表示データを含む制御データが転送されることを特徴とする表示用駆動回路。
【請求項５】
上位装置から与えられる表示データを一行分記憶するラッチ回路と、
上位装置から与えられる同期信号を、所定の表示同期信号に変換するタイミング制御部と、
該ラッチ回路から出力される一行分の表示データを赤、緑、青に応じて時分割（マルチプレクサ）する時分割部と、
該時分割された表示データを列電圧に変換すると共に、該表示同期信号に従って出力する列電圧出力部と、
複数レベルの該列電圧を生成する列電圧生成部を備えた表示用駆動回路において、
時分割で出力される列電圧を、一行分の列電圧に分配（デマルチプレクサ）するための制御信号を出力し、
分配動作に対する該列電圧出力部からの列電圧の出力の遅延を補償するように、該制御信号により、分配動作が列電圧の分配毎に休止し、この休止期間内で該時分割された列電圧が切り換わる様に、その出力タイミングを規定していることを特徴とする表示用駆動回路。
【請求項６】
請求項５の表示用駆動回路において、
上位装置はグラフィックコントローラであり、該グラフィックコントローラから、ラスタスキャン用の表示データ及び同期信号群が転送されることを特徴とする表示用駆動回路。
【請求項７】
請求項３又は５の表示用駆動回路において、
分配動作を断続的に休止させる動作は、前記分配部の内部に具備された全てスイッチを、一時的にオフ状態にすることで実現することを特徴とする、表示用液晶駆動回路。
【請求項８】
複数の画素がマトリックス状に配置された画素部と、
上位装置から入力される表示データを列電圧に変換すると共に、液晶駆動用の表示同期信号を生成し、該表示同期信号に従って、一行分の該列電圧を赤、緑、青に応じて時分割（マルチプレクサ）して出力する列駆動部と、
該時分割で出力された列電圧を、一行分の列電圧に分配（デマルチプレクサ）して該列電極へ出力する分配部と、
該スイッチング素子のオン・オフを線順次に制御するための行電圧を、該表示同期信号に従って、該行電極へ一行づつ順次出力する行駆動部と、
該行電圧、該列電圧の基準となる電位を生成すると共に、該表示同期信号に従って、対向電圧を該対向電極へ出力し、該分配部の制御信号を分配部へ出力する電源回路を備えた表示装置において、
該分配部における分配動作に対する該列駆動部からの列電圧の出力の遅延を補償するように該分配部における分配動作を列電圧の分配毎に休止する期間を設け、この期間内で該時分割された列電圧を切り換えることを特徴とする表示装置。
【請求項９】
請求項１又は２の表示装置において、
前記列駆動部は、ライン信号の周期の１／３期間づつずれた３つの分割信号を用いて、一行分の列電圧を赤、緑、青に応じて時分割して出力し、
前記電源回路は、前記３つの分割信号を基に、３つの前記制御信号を生成することを特徴とする表示装置。
【請求項１０】
請求項３又は４の表示用駆動回路において、
前記タイミング生成部は、ライン信号の周期の１／３期間づつずれた３つの分割信号を生成し、
前記時分割部は、前記３つの分割信号を用いて、一行分の表示データを赤、緑、青に応じて時分割し、
３つの前記制御信号は、電源回路によって、前記３つの分割信号を基に生成されることを特徴とする表示用駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、印加する電圧によって表示輝度を制御する表示装置に係り、特に、液晶素子、ＥＬ素子、プラズマを用いた表示装置及びその駆動回路（例えば、ＬＳＩ）に関する。
【０００２】
【従来の技術】
印加する電圧によって表示輝度を制御する表示装置の駆動技術として、特開平１１−３２７５１８号公報記載の表示装置がある。この液晶表示装置は、列駆動回路から出力される列電圧を分配（デマルチプレクサ）し、画素部の列電極へ出力するためのスイッチ群を具備する。これにより、駆動回路の出力端子数を、列電極の本数よりも少なくすることが可能となり、駆動回路の簡素化、及び画素部の高密度化に対応することができる。
【０００３】
【発明が解決しようとする課題】
上記従来技術においては、図１及び図２に示す様に、列駆動部からは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の列電圧を時分割で出力し、これを選択信号によって分配することにより、所望の列電圧を列電極へ印加する。ここで、例えば列電圧Ｃ１の出力位相が、回路遅延等により選択信号Ｓ１〜Ｓ３よりも遅れた場合、図３に示すように、前状態の列電圧が一旦印加された後、本来の列電圧が印加される。この結果、列電圧の印加電圧には、図２に示した波形に対し、不必要な波形変動（図中、丸で囲んだ部分）が発生する。この変動は、無駄な電力損失となり、消費電力が増加する原因となる。しかしながら、従来技術においては、列電圧Ｃ１と選択電圧Ｓ１〜Ｓ３の変化は、同じタイミングとして記載されており、上記した波形変動の可能性、及びその回避方法については、考慮されていなかった。
【０００４】
【課題を解決するための手段】
上記課題を解決するにあたり、本発明の表示装置は、図４に示すように、選択信号Ｓ１〜Ｓ３の全てが“ロー”となるノンオーバラップ期間を設け、この期間内で列電圧が変化する様に、各信号のタイミングを規定することにした。つまり、分配部内のスイッチが全てＯＦＦ状態の状態で、列電圧が変化することになる。これにより、前の列電圧が一旦印加される現象が回避され、不要な電圧変動を防止し、消費電力の増大を回避することができる。
【０００５】
【発明の実施の形態】
以下、本発明第１の実施の形態を、図５〜１５を用いて説明する。図５は本発明第１の実施の形態に係る表示装置の構成を示す図である。図５において、５０１は列駆動部、５０２はパネル部、５０３は電源部である。列駆動部５０１において、５０４はシステムインタフェース、５０５はデータレジスタ、５０６はメモリライト制御部、５０７は表示メモリ、５０８はタイミング生成部、５０９はメモリリード制御部、５１０は時分割部、５１１は列電圧生成部、５１２は列電圧出力部である。また、パネル部５０２において、５１３は分配部、５１４は画素部、５１５は行駆動部であり、これらは例えば低温ポリシリコンＴＦＴ素子で、ガラス基板上に一体形成されているものとする。また、画素部５１４が駆動する表示素子は、例えばＴＮ型の液晶であり、所定の電圧レベルを印加することで、多色表示を行うものとする。また、表示装置に入力する表示データは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）各６ビットのデジタルデータとする。
【０００６】
まず、列駆動部５０１の動作について説明する。列駆動部５０１へは、ＣＰＵから表示装置の動作を制御する制御データが与えられる。制御データには、表示データとその表示位置、駆動ライン数、フレーム周波数等に関するデータが含まれている。また、ＣＰＵと列駆動部５０１のインタフェースは、例えばいわゆる８０系のバスインタフェースに準拠しており、図６に示すように、チップ選択を示すＣＳ、データレジスタ５０５のアドレス／データを選択するＲＳ、データ書込みの起動を指示するＷＲ、データの読出の起動を指示するＲＤ、アドレス／データの実際の値であるＤが、システムバスを介して与えられる。そして、これらの信号群は、データレジスタ５０５のアドレスを指定するサイクルと、データを書込むサイクルを持つ。これらのサイクルについて、図７を用いて説明する。まず、アドレス指定のサイクルでは、ＣＳが“ロー”、ＲＳが“ロー”、ＲＤが“ハイ”、Ｄが所定のアドレス値にセットされ、その後、ＷＲが“ロー”にセットされた時、動作が実行される。一方、データ書込みのサイクルでは、ＣＳが“ロー”、ＲＳが“ハイ”、ＲＤが“ハイ”、Ｄが所定のデータにセットされ、その後、ＷＲが“ロー”にセットされた時、動作が実行される。なお、これらの動作は、装置全体を制御するオペレーティングシステムとアプリケーションソフトウエアにより、予めプログラムされている。
【０００７】
システムインタフェース５０４は、上記制御データをデコードする部分であり、アドレス指定のサイクルでは、該当するアドレスを書込み状態にするための信号、データ書込みのサイクルでは書込むデータを、それぞれデータレジスタ５０５へ出力する。
【０００８】
データレジスタ５０５では、指示されたアドレスのレジスタを書込み状態とし、このレジスタにデータを格納する。なお、データレジスタ５０５へ書込む制御データは、それぞれ別のアドレスに書込まれる。そして、データレジスタ５０５に格納された各種制御データは各ブロックへ出力される。例えば、表示データは表示メモリ５０７へ、表示位置データはメモリライト制御部５０６へ、駆動ライン数、フレーム周波数等に関するデータはタイミング生成部５０８へ出力される。
【０００９】
メモリライト制御部５０６は、表示位置データをデコードし、これに相当する表示メモリ５０７内のビット線とワード線を選択する。これと同時に、データレジスタ５０５から表示データを表示メモリ５０７へ出力し、書込み動作を完了する。
【００１０】
タイミング生成部５０８は、データレジスタ５０５から与えられる駆動情報に基づき、図８に示すタイミング信号群を自ら生成し、メモリリード制御部５０９、時分割部５１０、及びと列電圧生成部５１２へ出力する。
【００１１】
メモリリード制御部５０９は、タイミング生成部５０８が出力する信号をデコードし、該当する表示メモリ５０７内のワード線を選択する。この動作は、例えば画面の先頭行の表示データが格納されているワード線から順に１行ずつ選択し、最終行の次は、再び先頭行に戻ってこの動作を繰り返す。そして、ワード線の選択動作と同時に、表示メモリ５０７のデータ線から１行分の表示データが順次一括して出力される。ここで、ワード線の切換えタイミングは、タイミング生成部５０８から与えられるライン信号に同期し、先頭行のワード線を選択するタイミングは、タイミング生成部５０８から与えられるフレーム信号に同期するものとする。
【００１２】
時分割部５１０は、表示メモリ５０７から与えられる１行分の表示データを、時分割（マルチプレクサ）する。この動作は、図９に示すように、タイミング生成部５０８から与えられる分割信号Ｄ１〜Ｄ３を用いてライン信号の周期を３分割し、Ｒ、Ｇ、Ｂの順番で表示データを出力する。以後、時分割された表示データを時分割データと呼ぶ。
【００１３】
列電圧生成部５１１は、時分割データを電圧レベルへ変換する際に必要な列電圧を生成するブロックであり、その内部構造を図１０に示す。図１０において、ＶＤＨは列電圧を生成するための基準電圧であり、ＶＤＨは電源部１０３から与えられる。そして、６４種類の列電圧Ｖ０〜Ｖ６３は、基準電圧ＶＤＨを抵抗分圧することにより生成され、各々の列電圧はボルテージフォロア回路のオペアンプによりバッファリングされる。なお、列電圧のレベル数が６４の理由は、入力の表示データが６ビット（＝６４種類）であることによる。
【００１４】
列電圧出力部５１２は、図１１に示すように、タイミング生成部５０８から与えられる交流化信号、及び時分割データに応じ、６４種類の列電圧から１レベルを選択して出力するブロックである。図１２に上記選択動作の具体例を示す。
【００１５】
次に、パネル部５０２の動作について説明する。
【００１６】
まず、画素部５１４は、３端子のＴＦＴ素子、液晶層、保持容量から構成され、ＴＦＴ素子のドレイン端子は列電極、ゲート端子は行電極、ソース端子は液晶セルと保持容量に接続される。また、液晶層の対向側には共通の対向電極があり、液晶層と電気的に接続されている。さらに、保持容量の他方の端子は、前段の行電極に接続される。この構成を実現するため、例えば列電極、行電極は液晶を挟持する２枚の透明基板の一方の内面にマトリクス状に形成され、対向電極は他方の内面にべた状に形成される。なお、本画素の回路構成は、いわゆるＣａｄｄ構造と呼ばれる構成であるが、保持容量の端子をストレージ線に接続する、いわゆるＣｓｔ構造と呼ばれる構成へも適用可能である。
【００１７】
分配部５１３は、列駆動部５０１から与えられる列電圧を分配（デマルチプレクサ）し、画素部５１４の列電極へ出力するブロックであり、図１で示したＴＦＴ素子を用いた回路構成で実現可能である。また、その動作についても同様であり、図１５に示すように、選択信号Ｓ１〜Ｓ３が“ハイ”の状態でスイッチがＯＮとなり、列電極へ列電圧が印加される。なお、Ｓ１〜Ｓ３は、後述する電源部５０３から与えられる。
【００１８】
行駆動部５１５は、図１５に示すように、列駆動回路５０１内のタイミング生成部５０５から転送されたフレーム信号に同期して先頭の行電極に“ハイ”の行電圧を印加し、その後、同じく転送されたゲート信号に同期して、順次“ハイ”の行電圧を次段の行へ印加する。ここで、行電圧が“ロー”に変化するタイミングは、ＲＧＢの列電極印加電圧が全て確定された後となる。なお、行駆動部５１５の動作は、シフトレジスタ回路を応用することで容易に実現可能である。
【００１９】
次に、電源部５０３の動作について説明する。
【００２０】
電源部５０３は、対向電極への印加電圧である対向電圧、及び選択信号Ｓ１〜Ｓ３を生成する。まず、対向電圧の生成にあたっては、タイミング生成部５０８から転送される交流信号を液晶駆動に必要なレベルに変換して出力する。例えば図１４に示すように、対向電圧の振幅が、列電圧の振幅よりも大きくなるように変換する。なお、液晶印加電圧の極性は、対向電圧から見た列電圧の極性であることから、交流信号に連動して液晶印加電圧の極性が反転する。この動作は、いわゆるコモン反転駆動と等しい。
【００２１】
次に、選択信号Ｓ１〜Ｓ３については、分割信号Ｄ１〜Ｄ３を基に、図１４に示すタイミング波形を生成する。さらに、Ｓ１〜Ｓ３の“ハイ”は分配部５１３のＴＦＴ素子がＯＮ、“ロー”はＯＦＦとなる様に、出力の電圧レベルを変換する。
【００２２】
電源部５０３は、上記した動作の他に、本発明の表示装置に必要な電源電圧を生成し、各ブロックへ出力する。この動作は、外部から与えられる電源電圧を昇圧する手段、及び昇圧された電圧を調整する手段により実現可能である。なお、電圧調整等の制御情報は、列駆動部５０１内のデータレジスタ５０５から転送されるものとする。
【００２３】
以上、本発明第１の実施の形態に係る表示装置は、図４に示した、選択信号Ｓ１〜Ｓ３の全てが“ロー”となるノンオーバラップ期間を設け、この期間内で列電圧が変化する様に、各信号のタイミングが規定されている。つまり、分配部５１３内のスイッチが全てＯＦＦ状態の状態で、列電圧が変化することになる。これにより、前状態の列電圧が一旦印加される現象が回避され、不要な電圧変動を防止し、消費電力の増大を回避することができる。
【００２４】
なお、本発明第１の実施の形態においては、コモン反転駆動を例にとったが、これに限られる訳ではなく、対向電圧を振幅させない、いわゆるドット反転駆動、列毎反転駆動へも容易に適用可能である。また、本実施の形態において、ディスプレイの種類をＴＦＴ液晶としたが、これに限られる訳ではなく、電圧レベルで表示輝度を制御する他のディスプレイ、例えば有機ＥＬディスプレイ等にも適用可能である。なお、本発明第１の実施の形態に係る列駆動部５０１、電源部５０３は、用途に応じて個別のＬＳＩに集積化しても良く、双方を一つに集積化しても構わない。
【００２５】
次に、本発明第２の実施の形態を、図１６〜１８を用いて説明する。前述の本発明第１の実施の形態は、表示装置がシステムバスに直結するタイプであり、この構成は携帯電話を中心とした小型ディスプレイに多用されている。これに対し、本発明第２の実施の形態は、表示装置がグラフィックコントローラと接続される、大型ディスプレイで多用される構成への適用を図ったものである。
【００２６】
図１６は、本発明第２の実施の形態に係る表示装置の構成を示す図である。図１６において、１６０１はタイミング制御部、１６０２は列駆動部、１６０３はパネル部、１９０４は電源部である。列駆動部１６０２において、１６０５は取込みラッチ部、１６０６は同期化ラッチ部、１６０７は時分割部、１６０８は列電圧生成部、１６０９は列電圧出力部である。また、パネル部１６０３において、１６１０は分配部、１６１１は画素部、１６１２は行駆動部であり、これらも例えば低温ポリシリコンＴＦＴ素子で、ガラス基板上に一体形成されているものとする。また、画素部５１４が駆動する表示素子も、例えばＴＮ型の液晶であり、所定の電圧レベルを印加することで、多色表示を行うものとする。また、表示装置に入力する表示データも、Ｒ（赤）、Ｇ（緑）、Ｂ（青）各６ビットのデジタルデータとする。
【００２７】
タイミング制御部１６０１は、グラフィックコントローラが出力する同期信号群から、本表示装置に必要な同期信号群を生成するブロックである。まず、グラフィックコントローラは、図１７に示す同期信号群、及び表示データを出力し、これはＴＦＴ液晶で一般的に用いられている、いわゆるラスタスキャン用の信号群である。タイミング制御１６０１は、これらの上記同期信号群を基に、交流化信号、分割信号、ゲート信号、及びクリア信号を、図２１に示すタイミングで生成して出力する。なお、クリア信号はライン信号より位相が遅く、ゲート信号はライン信号より位相が早い。
【００２８】
列駆動部１６０２は、タイミング制御部１６０１が出力する同期信号と表示データを受け、これを列電圧に変換して出力するブロックである。まず、取込みラッチ部１６０５は、クリア信号が“ハイ”の期間でクリアされ、有効期間信号が“ハイ”の期間、ドットクロックの立上りに同期して表示データを１行分取り込む。同期化ラッチ部１６０６は、取込みラッチ部１６０５が出力する減色表示データを、ライン信号に同期して取込み、時分割部１６０７へ出力する。時分割部１６０７、列電圧生成部１６０８、及び列電圧出力部１６０９の構成と動作は、本発明第１の形態に係る時分割部５１０、列電圧生成部５１１、及び列電圧出力部５１２と同じ構成、同じ動作である。
【００２９】
パネル部１６０３、及び電源部１６０４動作については、本発明第１の実施の形態に係るパネル部５０２及び電源部５０３と同じであるため、その説明は省略する。
【００３０】
以上説明した本発明第２の実施の形態は、本発明第１の実施の形態と同様に、分配部１６１０内のスイッチが全てＯＦＦ状態の状態となるノンオーバラップ期間内で、列電圧が変化することになる。これにより、前状態の列電圧が一旦印加される現象が回避され、不要な電圧変動を防止し、消費電力の増大を回避することができる。
【００３１】
なお、本発明第２の実施の形態においては、コモン反転駆動を例にとったが、これに限られる訳ではなく、対向電圧を振幅させない、いわゆるドット反転駆動、列毎反転駆動へも容易に適用可能である。また、本実施の形態において、ディスプレイの種類をＴＦＴ液晶としたが、これに限られる訳ではなく、電圧レベルで表示輝度を制御する他のディスプレイ、例えば有機ＥＬディスプレイ等にも適用可能である。なお、本発明第２の実施の形態に係るタイミング制御部１６０１、列駆動部１６０２、電源部１６０４は、用途に応じて個別のＬＳＩに集積化しても良く、一つに集積化しても構わない。
【００３２】
また、本発明第１及び第２の実施の形態では、ＲＧＢを時分割したが、これに限られるわけではなく、２分割や４分割以上でも良い。
【００３３】
【発明の効果】
列駆動回路から出力される列電圧を分配（デマルチプレクサ）し、画素部の列電極へ出力するためのスイッチ群を具備する液晶表示装置において、スイッチの制御信号が全て “ロー”となるノンオーバラップ期間を設け、この期間内で列電圧が変化する様に、各信号のタイミングを規定することにした。つまり、スイッチ群が全てＯＦＦ状態の状態で、列電圧が変化することになる。これにより、前の列電圧が一旦印加される現象が回避され、不要な電圧変動を防止し、消費電力の増大を回避することができる。
【図面の簡単な説明】
【図１】従来の技術に係る、表示装置の構成を示すブロック図である。
【図２】従来の技術に係る、表示装置の動作を示すタイミングチャートである。
【図３】従来の技術に係る、表示装置の動作を示すタイミングチャートである。
【図４】本発明に係る、表示装置の動作を示すタイミングチャートである。
【図５】本発明第１の実施の形態に係る、表示装置の構成を示すブロック図である。
【図６】本発明第１の実施の形態に係る、システムインタフェースの入力信号の説明図である。
【図７】本発明第１の実施の形態に係る、システムインタフェースの入力信号の動作を示すタイミングチャートである。
【図８】本発明第１の実施の形態に係る、タイミング生成部の出力信号を示すタイミングチャートである。
【図９】本発明第１の実施の形態に係る、時分割部の動作を示すタイミングチャートである。
【図１０】本発明第１の実施の形態に係る、列電圧生成部の構成を示す回路図である。
【図１１】本発明第１の実施の形態に係る、列電圧出力部の構成を示すブロック図である。
【図１２】本発明第１の実施の形態に係る、列電圧出力部の動作を示す図である。
【図１３】本発明第１の実施の形態に係る、画素部の構成を示す等価回路図である。
【図１４】本発明第１の実施の形態に係る、電源部の動作を示すタイミングチャートである。
【図１５】本発明第１の実施の形態に係る、パネル部の動作を示すタイミングチャートである。
【図１６】本発明第２の実施の形態に係る、液晶表示装置の構成を示すブロック図である。
【図１７】本発明第２の実施の形態に係る、タイミング制御部の入力信号を示すタイミングチャートである。
【図１８】本発明第２の実施の形態に係る、タイミング制御部の出力信号を示すタイミングチャートである。
【符号の説明】
５０１…列駆動部、５０２…パネル部、５０３…電源部、５０４…システムインタフェース、５０５…データレジスタ、５０６…メモリライト制御部、５０７…表示メモリ、５０８…タイミング生成部、５０９…メモリリード制御部、５１０…時分割部、５１１…列電圧生成部、５１２…列電圧出力部、５１３…分配部、５１４…画素部、５１５…行駆動部、１６０１…タイミング制御部、１６０５…取込みラッチ部、１６０６…同期化ラッチ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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