(57)【特許請求の範囲】
【請求項１】
（ａ）表面に活性領域が形成された半導体基板上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜の上にゲート電極材料膜を形成する工程と、
（ｂ）前記ゲート電極材料膜上に、前記活性領域を横断するライン形状の第１の保護膜を形成する工程と、
（ｃ）前記第１の保護膜における少なくとも長さ方向の両端部分を覆い、且つ、前記第１の保護膜における少なくとも前記活性領域上の部分を覆わない第２の保護膜を形成する工程と、
（ｄ）前記第２の保護膜をマスクとして、前記第１の保護膜の細線化を行う工程と、
（ｅ）前記細線化された前記第１の保護膜をマスクとして前記ゲート電極材料膜をエッチングすることによりゲート電極を形成する工程とを備え、
前記第１の保護膜は、有機化合物のハードマスクであり、
前記第２の保護膜は、レジストマスクであり、
前記工程（ｄ）における前記細線化は、アッシングによって行われ、
前記レジストマスクは、前記有機化合物のハードマスクよりも前記アッシングにおけるアッシング速度が速い、
ことを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）表面に活性領域が形成された半導体基板上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜の上にゲート電極材料膜を形成する工程と、
（ｂ）前記ゲート電極材料膜上に、前記活性領域を横断するライン形状の第１の保護膜を形成する工程と、
（ｃ）前記第１の保護膜における少なくとも長さ方向の両端部分を覆い、且つ、前記第１の保護膜における少なくとも前記活性領域上の部分を覆わない第２の保護膜を形成する工程と、
（ｄ）前記第２の保護膜をマスクとして、前記第１の保護膜の細線化を行う工程と、
（ｅ）前記細線化された前記第１の保護膜をマスクとして前記ゲート電極材料膜をエッチングすることによりゲート電極を形成する工程とを備え、
前記第１の保護膜は、第１のレジストマスクであり、
前記第２の保護膜は、第２のレジストマスクであり、
（ｆ）前記工程（ｃ）よりも前に行われ、前記第１のレジストマスクの硬化処理を行う工程をさらに備え、
前記工程（ｄ）における前記細線化は、アッシングによって行われる、
ことを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）表面に活性領域が形成された半導体基板上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料膜を形成する工程と、
（ｂ）前記ゲート電極材料膜上に、前記活性領域を横断するライン形状の第１の保護膜を形成する工程と、
（ｃ）前記前記第１の保護膜をマスクとして前記ゲート電極材料膜をエッチングすることによりゲート電極を形成する工程と、
（ｄ）前記ゲート電極における少なくとも長さ方向の両端部分を覆い、且つ、前記ゲート電極における少なくとも前記活性領域上の部分の上を覆わない第２の保護膜を形成する工程と、
（ｅ）前記第２の保護膜をマスクとするエッチングにより前記ゲート電極の細線化を行う工程とを備える、
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から請求項３のいずれかに記載の半導体装置の製造方法であって、
前記第２の保護膜は、
前記活性領域のパターンを開口部とするパターンにより形成される、
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１から請求項３のいずれかに記載の半導体装置の製造方法であって、
前記第２の保護膜は、
前記活性領域のパターンと前記第１の保護膜のパターンとを重ね合わせたときの共通領域を開口部とするパターンにより形成される、
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１から請求項３のいずれかに記載の半導体装置の製造方法であって、
前記第２の保護膜は、
前記活性領域のパターンと前記第１の保護膜のパターンとを重ね合わせたときの前記第１の保護膜のパターンにおける前記活性領域のパターン外の領域に対応したパターンにより形成される、
ことを特徴とする半導体装置の製造方法。
【請求項７】
表面に活性領域が形成された半導体基板上に前記活性領域を横断するライン形状のゲート電極を備える半導体装置であって、
前記ゲート電極における前記活性領域の真上の部分の幅は、全体に渡って前記ゲート電極の長さ方向の両端部分の幅よりも細く、
前記ゲート電極における前記活性領域の真上の部分の厚さは、前記ゲート電極の両端部分の厚さよりも薄い、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極を有する半導体装置およびその製造方法に関するものであり、特に、当該ゲート電極を細線化する技術に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化に伴う回路パターンの微細化により、ゲート電極の構造もまた微細化の一途を辿っている。さらに、トランジスタのゲート長（チャネル長）の短縮化、即ちゲート電極構造の細線化の技術は、デバイスの高速化を図る上で重要な技術となっている。しかし、リソグラフィー技術における光源の波長に起因する解像度の限界があるために、約１００ｎｍ以下の幅のゲート電極は、一般的なゲート電極の形成工程をそのまま用いて形成することは困難であり、その形成には以下のような手法が用いられている。
【０００３】
図２２〜図２４は従来の半導体装置の製造方法を示す工程図である。これらの図において、図２２（ｂ）は図２２（ａ）のＰ１−Ｑ１方向の断面図、図２３（ｂ）は図２３（ａ）のＰ２−Ｑ２方向の断面図、図２４（ｂ）は図２４（ａ）のＰ３−Ｑ３方向の断面図である。まず、図２２（ａ），（ｂ）に示すように、活性領域１０１および分離酸化膜１０２が形成されたシリコン基板上に、ゲート酸化膜１０３およびゲート電極材料膜１０４を形成し、その上にリソグラフィー技術により活性領域１０１を横断するライン状のレジストマスク１０５を形成する。次に、レジストマスク１０５に軽度のアッシング（灰化）処理を行い、レジストマスク１０５をスリム化（細線化）する。その結果、図２３（ａ），（ｂ）に示すような細線化されたレジストマスク１０５ａ（以下「細線レジストマスク」という）が形成される。そして、細線レジストマスク１０５ａをマスクとしてゲート電極材料膜１０４に異方性エッチング処理を行うことにより、図２４（ａ），（ｂ）に示すような細線化されたゲート電極１０４ａが得られる。
【０００４】
以上のような手法により得られたゲート電極１０４ａは、明らかに図２２に示すリソグラフィー技術によって形成された細線化前のレジストマスク１０５よりも細い幅をもって形成される。このことは、ゲート電極１０４ａの幅をリソグラフィー技術における解像度の限界よりも細く形成することが可能であることを示唆している。図２４（ａ），（ｂ）からも分かるように、ゲート電極を細線化してその幅を狭くすることによりトランジスタのゲート長（チャネル長）は短縮され、半導体装置の動作の高速化に寄与できる。
【０００５】
図２５は、上に示した従来の半導体装置における問題点を説明するための図である。図２５（ａ）は、図２４（ａ）に示した細線化されたゲート電極１０４ａを有する半導体装置の上面図、図２５（ｂ）は図２５（ａ）にＺで示した部分の拡大図であり、破線１１５は図２２（ａ）に示した細線化前のレジストマスク１０５の形状を示している。上記の工程におけるレジストマスク１０５のアッシングによる細線化処理の際には、レジストマスク１０５全体の寸法が小さくなる。即ち、レジストマスク１０５は幅方向だけでなく長さ方向にも短縮化されて、細線レジストマスク１０５ａが得られる。よって図２５（ｂ）に示すように、結果として得られるゲート電極１０４ａの長さは、細線化前のレジストマスク１０５の長さよりもｄＳだけ短くなってしまう。その対策として、ゲート電極の細線化を行う場合に、その長さ方向の短縮を考慮し、細線化前のレジストマスク１０５をあらかじめ長めに形成することが考えられる。しかし、レジストマスク１０５を長めに形成することは、結果としてチップサイズが大きくなる原因となり、半導体装置の高集積化の妨げとなってしまう。
【０００６】
また、図２６〜図２９は従来の半導体装置の他の製造方法を示す工程図である。これらの図において、図２６（ｂ）は図２６（ａ）のＰ４−Ｑ４方向の断面図、図２７（ｂ）は図２７（ａ）のＰ５−Ｑ５方向の断面図、図２８（ｂ）は図２８（ａ）のＰ６−Ｑ６方向の断面図である。図２９（ｂ）は図２９（ａ）のＰ７−Ｑ７方向の断面図である。まず、図２６（ａ），（ｂ）に示すように、活性領域１０１および分離酸化膜１０２が形成されたシリコン基板上に、ゲート酸化膜１０３およびゲート電極材料膜１０４、さらに例えばＳｉＯ２等のハードマスク材料膜１０６を形成し、その上にリソグラフィー技術により活性領域１０１を横断するライン状のレジストマスク１０７を形成する。そして、レジストマスク１０７をマスクとしてハードマスク材料膜１０６をエッチングして図２７（ａ），（ｂ）に示すようなハードマスク１０６ａを形成する。次に、ウェットエッチング等の等方性エッチングにより、ハードマスク１０６ａを細線化する。その結果、図２８（ａ），（ｂ）のような細線化されたハードマスク１０６ｂ（以下、「細線ハードマスク」という）が得られる。そして、細線ハードマスク１０６ｂをマスクとしてゲート電極材料膜１０４に異方性エッチング処理を行うことにより、図２９（ａ），（ｂ）に示すような細線化されたゲート電極１０４ｂが得られる。
【０００７】
以上の工程におけるハードマスク１０６ａの細線化処理の際には、細線化前のハードマスク１０６ａの寸法から幅方向だけでなく長さ方向にも短縮化された細線ハードマスク１０６ｂが得られる。つまり、結果として得られるゲート電極１０４ｂの長さもまた細線化前のハードマスク１０６ａの長さよりも短くなる。つまり、この製造工程によっても図２５を用いて説明した問題が生じることとなる。
【０００８】
【発明が解決しようとする課題】
上述したように、従来の半導体装置の製造方法におけるゲート電極の細線化の手法では、ゲート電極の長さが短縮してしまう。そのため、その短縮を考慮して予めゲート電極を長めに設計したり（即ち、上記工程における細線化前のレジストマスク１０５（或いは１０７）の寸法を長めに形成する）、配線が接続されるゲート電極両端のパッド部分を大きめに設計しておく必要が生じ、結果としてチップサイズが大きくなってしまうという問題があった。
【０００９】
本発明は以上のような課題を解決するためになされたものであり、ゲート電極の細線化に伴う長さ方向の短縮を抑えることができる半導体装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の半導体装置の製造方法は、（ａ）表面に活性領域が形成された半導体基板上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜の上にゲート電極材料膜を形成する工程と、（ｂ）前記ゲート電極材料膜上に、前記活性領域を横断するライン形状の第１の保護膜を形成する工程と、（ｃ）前記第１の保護膜における少なくとも長さ方向の両端部分を覆い、且つ、前記第１の保護膜における少なくとも前記活性領域上の部分を覆わない第２の保護膜を形成する工程と、（ｄ）前記第２の保護膜をマスクとして、前記第１の保護膜の細線化を行う工程と、（ｅ）前記細線化された前記第１の保護膜をマスクとして前記ゲート電極材料膜をエッチングすることによりゲート電極を形成する工程とを備え、前記第１の保護膜は、有機化合物のハードマスクであり、前記第２の保護膜は、レジストマスクであり、前記工程（ｄ）における前記細線化は、アッシングによって行われ、前記レジストマスクは、前記有機化合物のハードマスクよりも前記アッシングにおけるアッシング速度が速いことを特徴とする。
【００１３】
請求項２に記載の半導体装置の製造方法は、（ａ）表面に活性領域が形成された半導体基板上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜の上にゲート電極材料膜を形成する工程と、（ｂ）前記ゲート電極材料膜上に、前記活性領域を横断するライン形状の第１の保護膜を形成する工程と、（ｃ）前記第１の保護膜における少なくとも長さ方向の両端部分を覆い、且つ、前記第１の保護膜における少なくとも前記活性領域上の部分を覆わない第２の保護膜を形成する工程と、（ｄ）前記第２の保護膜をマスクとして、前記第１の保護膜の細線化を行う工程と、（ｅ）前記細線化された前記第１の保護膜をマスクとして前記ゲート電極材料膜をエッチングすることによりゲート電極を形成する工程とを備え、前記第１の保護膜は、第１のレジストマスクであり、前記第２の保護膜は、第２のレジストマスクであり、（ｆ）前記工程（ｃ）よりも前に行われ、前記第１のレジストマスクの硬化処理を行う工程をさらに備え、前記工程（ｄ）における前記細線化は、アッシングによって行われることを特徴とする。
【００１４】
請求項３に記載の半導体装置の製造方法は、（ａ）表面に活性領域が形成された半導体基板上に、ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料膜を形成する工程と、（ｂ）前記ゲート電極材料膜上に、前記活性領域を横断するライン形状の第１の保護膜を形成する工程と、（ｃ）前記前記第１の保護膜をマスクとして前記ゲート電極材料膜をエッチングすることによりゲート電極を形成する工程と、（ｄ）前記ゲート電極における少なくとも長さ方向の両端部分を覆い、且つ、前記ゲート電極における少なくとも前記活性領域上の部分の上を覆わない第２の保護膜を形成する工程と、（ｅ）前記第２の保護膜をマスクとするエッチングにより前記ゲート電極の細線化を行う工程とを備えることを特徴とする。
【００１５】
請求項４に記載の半導体装置の製造方法は、請求項１から請求項３のいずれかに記載の半導体装置の製造方法であって、前記第２の保護膜は、前記活性領域のパターンを開口部とするパターンにより形成されることを特徴とする。
【００１６】
請求項５に記載の半導体装置の製造方法は、請求項１から請求項３のいずれかに記載の半導体装置の製造方法であって、前記第２の保護膜は、前記活性領域のパターンと前記第１の保護膜のパターンとを重ね合わせたときの共通領域を開口部とするパターンにより形成されることを特徴とする。
【００１７】
請求項６に記載の半導体装置の製造方法は、請求項１から請求項３のいずれかに記載の半導体装置の製造方法であって、前記第２の保護膜は、前記活性領域のパターンと前記第１の保護膜のパターンとを重ね合わせたときの前記第１の保護膜のパターンにおける前記活性領域のパターン外の領域に対応したパターンにより形成されることを特徴とする。
【００１８】
請求項７に記載の半導体装置は、表面に活性領域が形成された半導体基板上に前記活性領域を横断するライン形状のゲート電極を備える半導体装置であって、前記ゲート電極における前記活性領域の真上の部分の幅は、全体に渡って前記ゲート電極の長さ方向の両端部分の幅よりも細く、前記ゲート電極における前記活性領域の真上の部分の厚さは、前記ゲート電極の両端部分の厚さよりも薄いことを特徴とする。
【００２０】
【発明の実施の形態】
＜実施の形態１＞
図１〜図６は、実施の形態１に係る半導体装置の製造方法を説明するための工程図である。これらの図において、図１（ｂ）は図１（ａ）のＡ１−Ｂ１方向の断面図、図２（ｂ）は図２（ａ）のＡ２−Ｂ２方向の断面図、図３（ｂ）および図３（ｃ）は図３（ａ）のそれぞれＡ３−Ｂ３、Ｃ３−Ｄ３方向の断面図、図４（ｂ）および図４（ｃ）は図４（ａ）のそれぞれＡ４−Ｂ４、Ｃ４−Ｄ４方向の断面図、図５（ｂ）は図５（ａ）のＡ５−Ｂ５方向の断面図、図６（ｂ）は図６（ａ）のＡ６−Ｂ６方向の断面図、図６（ｃ）は図６（ａ）中のＥで示した部分の拡大図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００２１】
まず、図１（ａ），（ｂ）に示すように、活性領域１および分離酸化膜２が形成されたシリコン基板上に、ゲート酸化膜３およびゲート電極材料膜４、さらに例えばＴＥＯＳ酸化膜やシリコン窒化膜等のハードマスク材料膜５を形成し、その上にリソグラフィー技術により活性領域１を横断するライン状の第１のレジストマスク６を形成する。そして、第１のレジストマスク６をマスクとしてハードマスク材料膜５をエッチングし、第１のレジストマスク６を除去すると図２（ａ），（ｂ）に示すような第１の保護膜であるハードマスク５ａが形成される。
【００２２】
その後、リソグラフィー技術により図３（ａ）〜（ｃ）に示すように活性領域１上の領域に開口部１１を有する第２の保護膜である第２のレジストマスク１０を形成する。このとき、第２のレジストマスク１０は、図３（ａ）及び（ｃ）のように、少なくともハードマスク５ａの長さ方向の両端部分を覆い、且つ、少なくともハードマスク５ａにおける活性領域１真上の部分全体の上を覆わないように（開口部１１に少なくともハードマスク５ａにおける活性領域１真上の部分全体が露出するように）形成される。なお、開口部１１形成時のアライメント誤差を考慮すると、確実にハードマスク５ａにおける活性領域１真上の部分の上方全体が露出するように、開口部１１の大きさを活性領域１の幅に対してある程度大きめに形成することが望ましい。但し、ハードマスク５ａの両端部分が開口部１１内に露出しないように注意する必要がある。
【００２３】
次に、第２のレジストマスク１０をマスクするウェットエッチング等の等方性エッチングにより、ハードマスク５ａの表面をエッチングして細線化する。その結果、図４（ａ）〜（ｃ）のようにハードマスク５ａの開口部１１内に露出した部分の側面及び上面はエッチングされる。このとき、ハードマスク５ａの長さ方向の両端は、第２のレジストマスク１０によって覆われているのでエッチングされない。そして、アッシング処理により第２のレジストマスク１０を除去すると、図５のように活性領域１上の部分のみ細線化されたハードマスク５ｂが得られる。
【００２４】
ここで、以下の説明においては、細線化処理の結果として得られる細線化前の第１のレジストマスク６よりも細いレジストマスクおよびハードマスク、ゲート電極をそれぞれ、「細線レジストマスク」、「細線ハードマスク」、「細線ゲート電極」と称する。
【００２５】
その後、細線ハードマスク５ｂをマスクとしてゲート電極材料膜４に異方性エッチング処理を行い、細線ハードマスク５ｂを除去すると、図６（ａ）〜（ｃ）に示すように活性領域１上の部分のみ細線化された細線ゲート電極４ａが得られる。ここで、図６（ｃ）における破線１５は、図１（ａ）に示した細線化前のレジストマスク６の形状を示している。本実施の形態においては、ハードマスク５ａの細線化のためのエッチング処理は第２のレジストマスク１０をマスクとして行われるので、ハードマスク５ａの両端はエッチングされない。つまり、その結果得られる細線ハードマスク５ｂには細線化前のハードマスク５ａからの長さ方向の短縮は生じない。よって、細線ハードマスク５ｂをマスクとするエッチングによって得られる細線ゲート電極４ａもまた、図６（ｃ）のように、長さ方向の短縮は生じないこととなる。
【００２６】
ここで、細線ハードマスク５ｂの除去の方法はその材質によって異なる。例えば細線ハードマスク５ｂの材料としてＴＥＯＳ酸化膜を用いた場合、細線ゲート電極４ａ形成のためのエッチングの後にさらにハードマスク除去のためのエッチングを行うと、ゲート酸化膜３や分離酸化膜２とのエッチング選択比が小さいためにそれらを不要にエッチングしてしまう恐れがある。よってその場合は、細線ゲート電極４ａ形成のためのエッチングによって細線ハードマスク５ｂであるＴＥＯＳ酸化膜も同時に除去されてしまうように、予め細線ハードマスク５ｂの膜厚を調整しておくことが望ましい。一方、ハードマスクにシリコン窒化膜を用いる場合は、上記方法でも良いが、細線ゲート電極４ａ形成のためのエッチングの後に窒化膜と酸化膜とのエッチング選択比の高いエッチング方法によって除去すればよい。なお、デバイスの構造上、細線ゲート電極４ａ上に細線ハードマスク５ｂが残存していても問題無い場合には、必ずしも細線ハードマスク５ｂを除去しなくても良いことは言うまでもない。
【００２７】
以上の工程により形成される本実施の形態に係る半導体装置は、図６（ａ）〜（ｃ）に示したように、活性領域１上の部分のみが細線化された細線ゲート電極４ａを備える。即ち、細線ゲート電極４ａにおける活性領域の真上の部分の幅は、全体に渡ってその長さ方向の両端部分の幅よりも細くなっている。つまり、細線ゲート電極４ａの活性領域１上の部分は細線化されているため、トランジスタのゲート長（チャネル長）は短縮され、半導体装置の動作の高速化に寄与できる。さらに、上記の工程から分かるように細線ゲート電極４ａにおいて、細線化に伴う第１のレジストマスク６の長さからの短縮は伴わないので、あらかじめ第１のレジストマスク６を長めに形成する必要は無く、半導体装置の高集積化に寄与できる。また、活性領域１上でない細線ゲート電極４ａの両端部分の幅は細線化されないが、明らかにその部分の幅はゲート長とは関係無いので、装置動作の高速化の妨げとはならない。
【００２８】
なお、本実施の形態における細線ゲート電極４ａの材料としては、Ｐｏｌｙ−Ｓｉの他、例えばＷ等のメタル材料など、あらゆるゲート電極材料が適用可能である。また、第１のレジストマスク６や第２のレジストマスク１０等を形成する手法としては、光学露光を用いるものだけでなく電子線露光やＸ線露光を用いるようなあらゆるリソグラフィー技術を用いることが可能である。
【００２９】
さらに、第２のレジストマスク１０の開口部１１を活性領域上に形成する際の露光工程における下地層からの反射を抑える目的で、当該下地に反射防止剤を塗布もしくは成膜した後に第２のレジストマスク１０を形成する場合が考えられる。図７は、その場合における開口部１１形成直後の状態を示す図である。図７（ｂ）および図７（ｃ）は、図７（ａ）のぞれぞれＡ７−Ｂ７方向、Ｃ７−Ｄ７方向の断面図である。これらの図のように、開口部１１形成直後には開口部１１内のハードマスク５ａは反射防止膜１６に覆われている。よってこの場合は、まずハードマスク５ａの細線化の前にアッシング処理等により開口部１１内の反射防止膜１６の除去を行いハードマスク５ａを露出させ、続いて露出したハードマスク５ａに対するエッチングによる細線化処理を行えばよい。
【００３０】
なお、本実施の形態においては、第２のレジストマスク１０を図３のように、平面視で活性領域１上の全体が開口された矩形の開口部１１を有する形状とした。しかし上記したように、第２のレジストマスク１０は、少なくともハードマスク５ａの長さ方向の両端部分を覆い、且つ、少なくともハードマスク５ａにおける活性領域１真上の部分全体の上を覆わないように形成されていれば、任意の形状であってもよい。言い換えれば、形成しようとするゲート電極のうちの寸法の短縮を防止したい部分（即ち、細線化しない部分）が覆われ、且つ、細線化したい部分が覆われないように第２のレジストマスク１０を形成すれば、本実施の形態における効果を得ることができる。
【００３１】
また、半導体基板上にゲート電極を有する素子を複数個形成し、ゲート電極を細線化してゲート長を短くする必要がある素子と、ゲート電極を細線化せずにゲート長を保持する必要がある素子と半導体基板上に共存させる場合も考えられる。その場合は、第２のレジストマスク１０を、後者であるゲート電極を細線化しない素子のゲート電極も覆うように形成すればよい。さらに、各素子間を接続する配線は細線化する必要が無いので、第２のレジストマスク１０は、それら配線が形成される領域を覆うように形成することが望ましい。
【００３２】
＜実施の形態２＞
実施の形態１においては、細線ゲート電極を形成する際のマスクとなるハードマスクの材料としてＴＥＯＳ酸化膜やシリコン窒化膜を用いたが、本実施の形態においてはＳｉＣやＳｉＯＣ、アモルファスカーボン等の有機化合物をハードマスクの材料として用いる。そのような有機化合物のハードマスクはアッシング（灰化）処理による除去が可能である。
【００３３】
図８および図９は、実施の形態２に係る半導体装置の製造方法を説明するための工程図である。これらの図において、図８（ｂ）および図８（ｃ）は図８（ａ）のそれぞれＡ８−Ｂ８、Ｃ８−Ｄ８方向の断面図、図９（ｂ）は図９（ａ）のＡ９−Ｂ９方向の断面図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００３４】
まず、実施の形態１と同様の工程で、活性領域１および分離酸化膜２が形成されたシリコン基板上に、ゲート酸化膜３およびゲート電極材料膜４を形成する。そして、その上に図８（ａ）〜（ｃ）に示すように活性領域１を横断するライン状の第１の保護膜である有機化合物のハードマスク２０を形成し、活性領域１上の領域に開口部１１を有する第２の保護膜である第２のレジストマスク１０を形成する。第２のレジストマスク１０は実施の形態１と同様に、少なくともハードマスク５ａの長さ方向の両端部分を覆い、且つ、少なくともハードマスク２０における活性領域１真上の部分全体を覆わないように形成される。但し、本実施の形態においては第２のレジストマスク１０との材料として、有機化合物のハードマスク２０よりもアッシング速度が速く、ハードマスク２０とアッシング処理における選択性の高いものを用いる。
【００３５】
上記したＳｉＣやＳｉＯＣ、アモルファスカーボン等の有機化合物を用いたハードマスクに対して、そのような条件を満たすレジスト材料としては、例えばアセタール系、ｔ−ＢＯＣ（tertialy Butoxy Carbonyl）系、ＥＳＣＡＰ系のＫｒＦ用レジスト、また、アクリル系、ポリノルボルネン系、ＣＯＭＡ（シクロオレフィン−無水マレイン酸共重合：Cyclo-Olefin Maleic Anhydride）系のＡｒＦ用レジスト等が挙げられる。また、Ｆ２用やＥＢ用の一般的なレジストでも、アッシング処理におけるそれらのハードマスクとの選択性を得ることができる。
【００３６】
次に、第２のレジストマスク１０をマスクとする等方性のアッシング処理を行うことで、ハードマスク２０の細線化を行う。このとき、第２のレジストマスク１０の材料はハードマスク２０に比較してアッシング速度が速いので、当該アッシング処理によって第２のレジストマスク１０は除去されてしまう。言い換えれば、当該アッシング処理によりアッシング速度の速い第２のレジストマスク１０は完全に除去されるが、アッシング速度の遅いハードマスク２０はその表面のみが除去され細線化する。つまり、当該アッシング処理によってハードマスク２０の細線化と第２のレジストマスク１０の除去とを同時に行うことができる。またこのとき、ハードマスク２０の両端部分は、その部分を覆う第２のレジストマスク１０が完全に除去されるまではアッシングされず細線化されない。その結果、当該アッシング処理による第２のレジストマスク１０除去後、図９（ａ）のように活性領域１上の部分のみが細線化された有機化合物の細線ハードマスク２０ａが得られる。
【００３７】
その後、細線ハードマスク２０ａをマスクとしてゲート電極材料膜４に異方性エッチング処理を行い、細線ハードマスク２０ａを除去すると、実施の形態１と同様に、図６（ａ）〜（ｃ）に示すような活性領域１上の部分のみ細線化された細線ゲート電極４ａが得られる。本実施の形態においては、ハードマスク２０の細線化のためのアッシング処理の際、その両端は第２のレジストマスク１０に覆われているのでアッシングはされない。つまり、その結果得られる細線ハードマスク２０ａには細線化前のハードマスク２０からの長さ方向の短縮は生じない。よって、細線ハードマスク２０ａをマスクとするエッチングによって得られる細線ゲート電極４ａもまた、図６（ｃ）のように、長さ方向の短縮は生じないこととなる。
【００３８】
ここで、有機化合物の細線ハードマスク２０ａの除去の方法としては、細線ゲート電極４ａ形成のためのエッチングの後に、さらにアッシング処理を行うことで除去するものであっても良いし、細線ゲート電極４ａ形成のためのエッチングによって細線ハードマスク２０ａも同時に除去されてしまうように予め細線ハードマスク２０ａの膜厚を調整しておくものであってもよい。なお、デバイスの構造上細線ゲート電極４ａ上に細線ハードマスク２０ａが残存していても問題無い場合には、必ずしも細線ハードマスク２０ａを除去しなくても良いことは言うまでもない。
【００３９】
以上説明したように、本実施の形態に係る半導体装置においても実施の形態１と同様に、細線ゲート電極４ａの活性領域１上の部分は細線化されているため、トランジスタのゲート長（チャネル長）は短縮され、半導体装置の動作の高速化に寄与できる。さらに、上記の工程から分かるように細線ゲート電極４ａの細線化に伴う第１のレジストマスク６の長さからの短縮は伴わないので、半導体装置の高集積化に寄与できる。
【００４０】
さらに、上記したように本実施の形態に係る半導体装置の製造方法によれば、有機化合物のハードマスク２０の細線化と第２のレジストマスク１０の除去を、単一のアッシング処理によって行うことができ、実施の形態１に比較して製造工程の簡略化を図ることができる。
【００４１】
なお、本実施の形態においても、第１のレジストマスク６や第２のレジストマスク１０等を形成する手法としては、光学露光を用いるものだけでなく電子線露光やＸ線露光を用いるようなあらゆるリソグラフィー技術を用いることが可能である。
【００４２】
本実施の形態においても細線ゲート電極４ａの材料としては、Ｐｏｌｙ−Ｓｉの他、例えばＷ等のメタル材料などあらゆるゲート電極材料が適用可能である。しかし、有機化合物のハードマスクとゲート電極の材料のエッチング選択比を充分に得ることができない場合は、次のような変形例を行うと良い。図１０は実施の形態２の変形例を説明するための図であり、図１０（ｂ）は図１０（ａ）のＡ１０−Ｂ１０方向の断面図である。即ち、本実施の形態に係る製造工程において、ゲート電極材料膜４と有機化合物のハードマスク材料膜との間に予めＴＥＯＳ酸化膜を形成しておく。その結果、ハードマスク２０の細線化処理後には、図１０（ａ），(ｂ)に示すようにゲート電極材料膜４の上にＴＥＯＳ酸化膜２５、さらにその上に細線ハードマスク２０ａを有する構成となる。そして、まず細線ハードマスク２０ａをマスクするエッチングによりＴＥＯＳ酸化膜２５をパターンニングし、次にパターンニングしたＴＥＯＳ酸化膜２５をマスクとして、細線ゲート電極４ａをパターンニングする。それにより、有機化合物のハードマスクとのエッチング選択比を充分に得ることができないゲート電極材料に対しても本実施の形態を適用することができる。
【００４３】
さらに、本実施の形態においても、第２のレジストマスク１０の開口部１１を活性領域上に形成する際の露光工程における下地層からの反射を抑える目的で、当該下地に反射防止剤を塗布もしくは成膜した後に第２のレジストマスク１０を形成する場合が考えられる。その場合は、実施の形態１でも説明したように、まず開口部１１内の反射防止膜１６を除去してハードマスク２０を露出させた後、ハードマスク２０の細線化および第２のレジストマスク１０の除去のためのアッシング処理を行えばよい。
【００４４】
＜実施の形態３＞
図１１〜図１３は、実施の形態３に係る半導体装置の製造方法を説明するための工程図である。これらの図において、図１１（ｂ）は図１１（ａ）のＡ１１−Ｂ１１方向の断面図、図１２（ｂ）は図１２（ａ）のＡ１２−Ｂ１２方向の断面図、図１３（ｂ）は図１３（ａ）のＡ１３−Ｂ１３方向の断面図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００４５】
まず、図１１（ａ），（ｂ）に示すように、活性領域１および分離酸化膜２が形成されたシリコン基板上に、ゲート酸化膜３およびゲート電極材料膜４を形成し、その上にリソグラフィー技術により活性領域１を横断するライン状の第１の保護膜である第１のレジストマスク６を形成する。そして、第１のレジストマスク６に対して電子線照射や、紫外線（ＵＶ）照射、イオン注入などによるレジスト硬化処理（キュアリング）を行う。
【００４６】
その後、リソグラフィー技術により図１２（ａ）〜（ｃ）に示すように活性領域１上の領域に開口部１１を有する第２の保護膜である第２のレジストマスク１０を形成する。第２のレジストマスク１０は、少なくとも第１のレジストマスク６の長さ方向の両端部分を覆い、且つ、少なくとも第１のレジストマスク６における活性領域１真上の部分全体を覆わないように形成される。なお、開口部１１形成時のアライメント誤差を考慮すると、開口部１１の大きさは確実に第１のレジストマスク６における活性領域１真上の部分全体を含むように活性領域１の幅に対してある程度大きめに形成することが望ましい。但し、第１のレジストマスク６の両端部分が開口部１１内に露出しないように注意する必要がある。
【００４７】
次に、第２のレジストマスク１０をマスクとする等方性のアッシング処理を行うことで、第１のレジストマスク６の細線化を行う。上記したように本実施の形態において第１のレジストマスク６はレジスト硬化処理が施されているために、第２のレジストマスク１０は第１のレジストマスク６に比較してアッシング速度が速いので、当該アッシング処理によって第２のレジストマスク１０は除去されてしまう。言い換えれば、当該アッシング処理によりアッシング速度の速い第２のレジストマスク１０は完全に除去されるが、アッシング速度の遅い第１のレジストマスク６その表面のみが除去され細線化する。つまり、当該アッシング処理によって第１のレジストマスク６の細線化と第２のレジストマスク１０の除去とを同時に行うことができる。またこのとき、第１のレジストマスク６の両端部分は、その部分を覆う第２のレジストマスク１０が完全に除去されるまではアッシングされず細線化されない。その結果、当該アッシング処理による第２のレジストマスク１０除去後、図１３（ａ）のように活性領域１上の部分のみが細線化された第１のレジストマスク６ａ（細線レジストマスク６ａ）が得られる。
【００４８】
その後、細線レジストマスク６ａをマスクとしてゲート電極材料膜４に異方性エッチング処理を行い、細線レジストマスク６ａを除去すると、実施の形態１と同様に、図６（ａ）〜（ｃ）に示すような活性領域１上の部分のみ細線化された細線ゲート電極４ａが得られる。本実施の形態においては、第１のレジストマスク６の細線化のためのアッシング処理の際、その両端は第２のレジストマスク１０に覆われているのでアッシングはされない。つまり、その結果得られる細線レジストマスク６ａには細線化前の第１のレジストマスク６からの長さ方向の短縮は生じない。よって、細線レジストマスク６ａをマスクとするエッチングによって得られる細線ゲート電極４ａもまた、図６（ｃ）のように、長さ方向の短縮は生じないこととなる。
【００４９】
以上説明したように、本実施の形態に係る半導体装置においても実施の形態１と同様に、細線ゲート電極４ａの活性領域１上の部分は細線化されているため、トランジスタのゲート長（チャネル長）は短縮され、半導体装置の動作の高速化に寄与できる。さらに、上記の工程から分かるように細線ゲート電極４ａの細線化に伴う第１のレジストマスク６の長さからの短縮は伴わないので、半導体装置の高集積化に寄与できる。
【００５０】
なお、本実施の形態においても、第１のレジストマスク６や第２のレジストマスク１０等を形成する手法としては、光学露光を用いるものだけでなく電子線露光やＸ線露光を用いるようなあらゆるリソグラフィー技術を用いることが可能である。
【００５１】
また、本実施の形態においても細線ゲート電極４ａの材料としては、Ｐｏｌｙ−Ｓｉの他、例えばＷ等のメタル材料などあらゆるゲート電極材料が適用可能である。しかし、レジストマスクとゲート電極の材料のエッチング選択比を充分に得ることができない場合は、次のような変形例を行うと良い。図１４は実施の形態３の変形例を説明するための図であり、図１４（ｂ）は図１４（ａ）のＡ１４−Ｂ１４方向の断面図である。即ち、本実施の形態に係る製造工程において、ゲート電極材料膜４と第１のレジストマスク６との間に予めＴＥＯＳ酸化膜を形成しておく。その結果、第１のレジストマスク６の細線化処理後には、図１４（ａ），(ｂ)に示すようにゲート電極材料膜４の上にＴＥＯＳ酸化膜２５、さらにその上に細線レジストマスク６ａを有する構成となる。そして、細線ゲート電極４ａ形成の際には、まず細線レジストマスク６ａをマスクするエッチングによりＴＥＯＳ酸化膜２５をパターンニングし、次にパターンニングしたＴＥＯＳ酸化膜２５をマスクとして、細線ゲート電極４ａをパターンニングする。それにより、レジストマスクとのエッチング選択比を充分に得ることができないゲート電極材料に対しても本実施の形態を適用することができる。
【００５２】
＜実施の形態４＞
図１５〜図１８は、実施の形態４に係る半導体装置の製造方法を説明するための工程図である。これらの図において、図１５（ｂ）は図１５（ａ）のＡ１５−Ｂ１５方向の断面図、図１６（ｂ）は図１６（ａ）のＡ１６−Ｂ１６方向の断面図、図１７（ｂ）は図１７（ａ）のＡ１８−Ｂ１８方向の断面図、図１８（ｂ）および図１８（ｃ）は図１８（ａ）のそれぞれＡ１８−Ｂ１８、Ｃ１８−Ｄ１８方向の断面図である。以下、これらの図に基づき本実施の形態に係る半導体装置の製造方法について説明する。
【００５３】
まず、図１５（ａ），（ｂ）に示すように、活性領域１および分離酸化膜２が形成されたシリコン基板上に、ゲート酸化膜３およびゲート電極材料膜４を形成し、その上にリソグラフィー技術により活性領域１を横断するライン状の第１の保護膜である第１のレジストマスク６を形成する。そして、本実施の形態においては第１のレジストマスク６を細線化することなく、第１のレジストマスク６をマスクとする異方性エッチングによりゲート電極材料膜４をエッチングして図１６（ａ），（ｂ）に示すようなゲート電極４ｂを形成する。
【００５４】
その後、リソグラフィー技術により図１７（ａ）〜（ｃ）に示すように活性領域１上の領域に開口部１１を有する第２の保護膜である第２のレジストマスク１０を形成する。第２のレジストマスク１０は、少なくともゲート電極４ｂの長さ方向の両端部分を覆い、且つ、少なくともゲート電極４ｂにおける活性領域１真上の部分全体を覆わないように形成される。なお、開口部１１形成時のアライメント誤差を考慮すると、開口部１１の大きさは確実にゲート電極４ｂにおける活性領域１真上の部分全体を含むように活性領域１の幅に対してある程度大きめに形成することが望ましい。但し、ゲート電極４ｂの両端部分が開口部１１内に露出しないように注意する必要がある。
【００５５】
次に、第２のレジストマスク１０をマスクとする等方性のドライエッチングあるいはウェットエッチングにより、ゲート電極４ｂを軽くエッチングして細線化を行う。このとき、ゲート電極４ｂの両端は、第２のレジストマスク１０に覆われているのでエッチングされず細線化されない。
【００５６】
その後、アッシング処理によって第２のレジストマスク１０を除去すると、図１３（ａ）のように活性領域１上の部分のみが細線化された細線ゲート電極４ｃが得られる。また、本実施の形態によって得られる細線ゲート電極４ｃは、細線化のためのエッチングによって活性領域１上の部分（即ち、細線化された部分）の上面もエッチングされているため、図６（ｃ）のように、活性領域１上の部分の厚さが両端部分よりも薄い形状となる。また、ゲート電極４ｂの細線化のためのエッチング処理の際その両端はエッチングされないので、細線化された細線ゲート電極４ｃは細線化前のゲート電極４ｂからの長さ方向の短縮は生じていない。
【００５７】
以上説明したように、本実施の形態に係る半導体装置においても実施の形態１と同様に、細線ゲート電極４ｃの活性領域１上の部分は細線化されているため、トランジスタのゲート長（チャネル長）は短縮され、半導体装置の動作の高速化に寄与できる。さらに、上記の工程から分かるようにゲート電極４ｂの細線化処理にその長さは短縮は伴わないので、予め細線化前のゲート電極４ｂを大きめに形成しておく必要はなく、半導体装置の高集積化に寄与できる。
【００５８】
なお、本実施の形態においても、細線ゲート電極４ｃの材料として、Ｐｏｌｙ−Ｓｉの他、例えばＷ等のメタル材料などあらゆるゲート電極材料が適用可能である。また、第１のレジストマスク６や第２のレジストマスク１０等を形成する手法としては、光学露光を用いるものだけでなく電子線露光やＸ線露光を用いるようなあらゆるリソグラフィー技術を用いることが可能である。
【００５９】
さらに、本実施の形態においても、第２のレジストマスク１０の開口部１１を活性領域上に形成する際の露光工程における下地層からの反射を抑える目的で、当該下地に反射防止剤を塗布もしくは成膜した後に第２のレジストマスク１０を形成する場合が考えられる。その場合は、実施の形態１でも説明したように、まず開口部１１内の反射防止膜１６を除去してゲート電極４ｂを露出させた後、ゲート電極４ｂの細線化処理を行えばよい。
【００６０】
ここで細線ゲート電極４ｃの短縮を防止する目的であれば、第２のレジストマスク１０は、少なくともゲート電極４ｂの長さ方向の両端部分を覆い、且つ、少なくともゲート電極４ｂにおける活性領域１真上の部分の上を覆わないように形成されていれば、任意の形状であってもよい。但し、本実施の形態においては、図１７（ａ）のように第２のレジストマスク１０を分離酸化膜２を覆う形状にすることによって、ゲート電極４ｂの細線化の際に分離酸化膜２が不要にエッチングされるのを防止する効果も得られる。
【００６１】
＜実施の形態５＞
実施の形態１〜３においては、第２の保護膜である第２のレジストマスク１０は、細線化前の第１の保護膜（実施の形態１のハードマスク５ａ、実施の形態２のハードマスク２０、実施の形態３の第１のレジストマスク６）の長さ方向の両端部分を覆い、且つ、第１の保護膜における活性領域１真上の部分全体の上を覆わないように形成される。また、実施の形態４では、第１の保護膜（第１のレジストマスク６）を用いてパターンニングしたゲート電極４ｂの長さ方向の両端部分を覆い、且つ、該ゲート電極４ｂにおける活性領域１真上の部分全体の上を覆わないように形成される。以下の実施の形態においては、そのような第２のレジストマスク１０のパターン形成の手法について説明する。
【００６２】
図１９は実施の形態５に係る第２の保護膜（第２のレジストマスク１０）のパターン形成方法を説明するための図である。まず、ＣＡＤシステムを用いて図１９（ａ）のように、第１の保護膜のパターン４１（即ち、細線化前のゲート電極パターン）と、活性領域１のパターン４２とを重ね合わせ、第１の保護膜のパターン４１と重なる部分を有する活性領域１のパターン４２（同図斜線部で示す領域４３）を抽出する。そしてＣＡＤ処理によって、領域４３が開口部となるような第２の保護膜のパターン５０ａを形成する。このとき図１９（ｂ）に示すように、寸法変動やアライメント誤差による位置ずれを考慮し、領域４３をＣＡＤ処理により幾分拡大して開口部とする。
【００６３】
以上のようなＣＡＤ処理により、第１の保護膜のパターン４１の両端部分を含み、且つ、第１の保護膜のパターン４１と活性領域１のパターン４２とが重なる部分が開口された第２の保護膜のパターン５０ａが得られる。
【００６４】
このようにして得られた第２の保護膜のパターン５０ａを用いて第２の保護膜を形成することで、細線化前の第１の保護膜（あるいはそれを用いて形成したゲート電極）の両端部分を覆い、且つ、第１の保護膜（あるいはそれを用いて形成したゲート電極）における活性領域１真上の部分全体の上を覆わない本発明に係る第２の保護膜を（第２のレジストマスク１０）を形成することができる。
【００６５】
＜実施の形態６＞
図２０は実施の形態６に係る第２の保護膜（第２のレジストマスク１０）のパターン形成方法を説明するための図である。まず、ＣＡＤシステムを用いて図２０（ａ）のように、第１の保護膜のパターン４１（即ち、細線化前のゲート電極パターン）と、活性領域１のパターン４２とを重ね合わせ、第１の保護膜のパターン４１と活性領域１のパターン４２との共通領域４４を抽出する。そしてＣＡＤ処理によって、領域４４が開口部となるように第２の保護膜のパターン５０ｂを形成する。このとき図２０（ｂ）に示すように、寸法変動やアライメント誤差による位置ずれを考慮し、領域４４をＣＡＤ処理によって幾分拡大して開口部とする。
【００６６】
以上のようなＣＡＤ処理により、第１の保護膜のパターン４１の両端部分を含み、且つ、第１の保護膜のパターン４１と活性領域１のパターン４２とが重なる部分が開口された第２の保護膜のパターン５０ｂが得られる。
【００６７】
このようにして得られた第２の保護膜のパターン５０ｂを用いて第２の保護膜を形成することで、細線化前の第１の保護膜（あるいはそれを用いて形成したゲート電極）の両端部分を覆い、且つ、第１の保護膜（あるいはそれを用いて形成したゲート電極）における活性領域１真上の部分全体の上を覆わない本発明に係る第２の保護膜を（第２のレジストマスク１０）を形成することができる。
【００６８】
＜実施の形態７＞
図２１は実施の形態７に係る第２の保護膜（第２のレジストマスク１０）のパターン形成方法を説明するための図である。まず、ＣＡＤシステムを用いて図２１（ａ）のように、第１の保護膜のパターン４１（即ち、細線化前のゲート電極パターン）と、活性領域１のパターン４２とを重ね合わせ、第１の保護膜のパターン４１のうちの活性領域１のパターン４２外の領域４５を抽出する。そして、ＣＡＤ処理によって領域４５の位置に第２の保護膜のパターン５０ｃを形成する。このとき図２１（ｂ）に示すように、寸法変動やアライメント誤差による位置ずれを考慮し、第２の保護膜のパターン５０ｃが第１の保護膜のパターン４１の両端部分を確実に覆うように領域４５をＣＡＤ処理によって幾分拡大すると共に、活性領域１のパターン４２上が確実に覆われないようにＣＡＤ処理によって領域４５と活性領域１のパターン４２との間に幾分マージンをとる。
【００６９】
以上のようなＣＡＤ処理により、第１の保護膜のパターン４１の両端部分を含み、且つ、第１の保護膜のパターン４１と活性領域１のパターン４２とが重なる部分を含まない第２の保護膜のパターン５０ｃが得られる。
【００７０】
このようにして得られた第２の保護膜のパターン５０ｃを用いて第２の保護膜を形成することで、細線化前の第１の保護膜（あるいはそれを用いて形成したゲート電極）の両端部分を覆い、且つ、第１の保護膜（あるいはそれを用いて形成したゲート電極）における活性領域１真上の部分全体の上を覆わない本発明に係る第２の保護膜を（第２のレジストマスク１０）を形成することができる。
【００７１】
【発明の効果】
請求項１および請求項２に記載の半導体装置の製造方法によれば、工程（ｃ）において形成される第２の保護膜は、第１の保護膜における少なくとも長さ方向の両端部分を覆い、且つ、第１の保護膜における少なくとも活性領域上の部分を覆わないので、工程（ｄ）において第１の保護膜の長さ方向の短縮は生じない。その結果、工程（ｅ）にて形成されるゲート電極の短縮も生じないので、細線化処理の前に予め第１のレジストマスクを長めに形成する必要は無く、半導体装置の高集積化に寄与できる。また、ゲート電極における活性領域上の部分は細線化されるのでゲート長（チャネル長）は短縮され、半導体装置の動作の高速化に寄与できる。
【００７３】
さらに請求項１に記載の半導体装置の製造方法によれば、第１の保護膜は、有機化合物のハードマスクであり、第２の保護膜は、レジストマスクであり、工程（ｄ）における細線化は、アッシングによって行われ、レジストマスクは、有機化合物のハードマスクよりもアッシングにおけるアッシング速度が速いので、工程（ｄ）においてレジストマスクがハードマスクのアッシングのマスクとなり、第１の保護膜の長さ方向の短縮は生じない。さらに、レジストマスクとして有機化合物のハードマスクよりもアッシング速度の速いものを用いることで、工程（ｄ）のアッシングによりレジストマスクの除去も同時にできるので製造工程の簡略化に寄与できる。
【００７４】
また請求項２に記載の半導体装置の製造方法によれば、第１の保護膜は、第１のレジストマスクであり、第２の保護膜は、第２のレジストマスクであり、（ｆ）工程（ｃ）よりも前に行われ、第１のレジストマスクの硬化処理を行う工程をさらに備え、工程（ｄ）における細線化は、アッシングによって行われるので、工程（ｄ）においてレジストマスクがハードマスクのアッシングのマスクとなり、第１の保護膜の長さ方向の短縮は生じない。さらに、第１のレジストマスクは硬化処理されるので、工程（ｄ）のアッシングに対する耐性は向上する。その結果、工程（ｄ）のアッシングにより第２のレジストマスクの除去も同時にできる。
【００７５】
請求項３に記載の半導体装置の製造方法によれば、工程（ｄ）において形成される第２の保護膜は、ゲート電極における少なくとも長さ方向の両端部分を覆い、且つ、ゲート電極における少なくとも活性領域上の部分の上を覆わないので、工程（ｅ）においてゲート電極の長さ方向の短縮は生じない。その結果、細線化処理の前に予め第１のレジストマスクを長めに形成する必要は無く、半導体装置の高集積化に寄与できる。また、ゲート電極における活性領域上の部分は細線化されるのでゲート長（チャネル長）は短縮され、半導体装置の動作の高速化に寄与できる。
【００７６】
請求項４に記載の半導体装置の製造方法によれば、請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、第２の保護膜は、活性領域のパターンを開口部とするパターンにより形成されるので、第２の保護膜のパターンは、第１の保護膜のパターンにおける少なくとも長さ方向の両端部分を含み、且つ、第１の保護膜のパターンにおける少なくとも活性領域上の部分の上に開口部を有する形状となる。その結果、第１の保護膜またはゲート電極の細線化の際に、第２の保護膜がマスクとなり、長さ方向の短縮は生じない。よって、ゲート電極の短縮は生じない。
【００７７】
請求項５に記載の半導体装置の製造方法によれば、請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、第２の保護膜は、活性領域のパターンと第１の保護膜のパターンとを重ね合わせたときの共通領域を開口部とするパターンにより形成されるので、第２の保護膜のパターンは、第１の保護膜のパターンにおける少なくとも長さ方向の両端部分を含み、且つ、第１の保護膜のパターンにおける少なくとも活性領域上の部分の上に開口部を有する形状となる。その結果、第１の保護膜またはゲート電極の細線化の際に、第２の保護膜がマスクとなり、長さ方向の短縮は生じない。よって、ゲート電極の短縮は生じない。
【００７８】
請求項６に記載の半導体装置の製造方法によれば、請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、第２の保護膜は、活性領域のパターンと第１の保護膜のパターンとを重ね合わせたときの第１の保護膜のパターンにおける活性領域のパターン外の領域に対応したパターンにより形成されるので、第２の保護膜のパターンは、第１の保護膜のパターンにおける長さ方向の両端部分、且つ、活性領域上でない部分のみを含む形状となる。その結果、第１の保護膜またはゲート電極の細線化の際に、第２の保護膜がマスクとなり、長さ方向の短縮は生じない。よって、ゲート電極の短縮は生じない。
【００７９】
請求項７に記載の半導体装置によれば、表面に活性領域が形成された半導体基板上に活性領域を横断するライン形状のゲート電極を備える半導体装置であって、ゲート電極における活性領域の真上の部分の幅は、全体に渡ってゲート電極の長さ方向の両端部分の幅よりも細い。つまり、ゲート電極の活性領域上の部分は細線化されているため、ゲート長（チャネル長）は短縮され、半導体装置の動作の高速化に寄与できる。ゲート電極の両端部分は、細線化されていないため長さからの短縮は伴わず、あらかじめゲート電極を長めに形成する必要は無く、半導体装置の高集積化に寄与できる。
【００８０】
さらに、ゲート電極における活性領域の真上の部分の厚さは、ゲート電極の両端部分の厚さよりも薄く、ゲート電極の活性領域上の比較的薄い部分は細線化されているため、ゲート長（チャネル長）は短縮され、半導体装置の動作の高速化に寄与できる。ゲート電極の両端の比較的厚い部分は、細線化されていないため長さからの短縮は伴わず、あらかじめゲート電極を長めに形成する必要は無く、半導体装置の高集積化に寄与できる。
【図面の簡単な説明】
【図１】  実施の形態１に係る半導体装置の製造方法を説明するための工程図である。
【図２】  実施の形態１に係る半導体装置の製造方法を説明するための工程図である。
【図３】  実施の形態１に係る半導体装置の製造方法を説明するための工程図である。
【図４】  実施の形態１に係る半導体装置の製造方法を説明するための工程図である。
【図５】  実施の形態１に係る半導体装置の製造方法を説明するための工程図である。
【図６】  実施の形態１に係る半導体装置の製造方法を説明するための工程図である。
【図７】  実施の形態２に係る半導体装置の製造方法を説明するための工程図である。
【図８】  実施の形態２に係る半導体装置の製造方法を説明するための工程図である。
【図９】  実施の形態２に係る半導体装置の製造方法を説明するための工程図である。
【図１０】  実施の形態２の変形例を説明するための図である。
【図１１】  実施の形態３に係る半導体装置の製造方法を説明するための工程図である。
【図１２】  実施の形態３に係る半導体装置の製造方法を説明するための工程図である。
【図１３】  実施の形態３に係る半導体装置の製造方法を説明するための工程図である。
【図１４】  実施の形態３の変形例を説明するための図である。
【図１５】  実施の形態４に係る半導体装置の製造方法を説明するための工程図である。
【図１６】  実施の形態４に係る半導体装置の製造方法を説明するための工程図である。
【図１７】  実施の形態４に係る半導体装置の製造方法を説明するための工程図である。
【図１８】  実施の形態４に係る半導体装置の製造方法を説明するための工程図である。
【図１９】  実施の形態５に係る第２の保護膜のパターン形成方法を説明するための図である。
【図２０】  実施の形態６に係る第２の保護膜のパターン形成方法を説明するための図である。
【図２１】  実施の形態７に係る第２の保護膜のパターン形成方法を説明するための図である。
【図２２】  従来の半導体装置の製造方法を示す工程図である。
【図２３】  従来の半導体装置の製造方法を示す工程図である。
【図２４】  従来の半導体装置の製造方法を示す工程図である。
【図２５】  従来の半導体装置における問題点を説明するための図である。
【図２６】  従来の半導体装置の製造方法を示す工程図である。
【図２７】  従来の半導体装置の製造方法を示す工程図である。
【図２８】  従来の半導体装置の製造方法を示す工程図である。
【図２９】  従来の半導体装置の製造方法を示す工程図である。
【符号の説明】
１  活性領域、２  分離酸化膜、３  ゲート酸化膜、４  ゲート電極材料膜、４ａ，４ｂ，４ｃ  ゲート電極、５  ハードマスク材料膜、５ａ  ハードマスク、５ｂ  細線ハードマスク、６  第１のレジストマスク、６ａ  細線レジストマスク、１０  第２のレジストマスク、１１  開口部、１６  反射防止膜、２０  有機化合物のハードマスク、２０ａ  有機化合物の細線ハードマスク、２５  ＴＥＯＳ酸化膜２５。
【図１】
0003866155.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003866155.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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