(57)【特許請求の範囲】
【請求項１】
高圧側電源端子と駆動信号出力端子との間に電気的に接続されている第１のトランジスタと、第１のノードと低圧側電源端子との間に電気的に接続されている第２のトランジスタと、上記高圧側電源端子と第２のノードとの間に電気的に接続されている第３のトランジスタと、第３のノードと上記低圧側電源端子との間に電気的に接続されている第４のトランジスタと、駆動信号出力端子と上記第１のノードとの間に電気的に接続されてかつその制御端子が上記第２のノードに電気的に接続されている第５のトランジスタと、上記第１のノードと第２のノードとの間に電気的に接続された抵抗素子とを有しており、上記第３と第４のトランジスタとが互いに相補的に導通して上記第５のトランジスタの導通を制御し、上記第２のノードと低圧側電源端子との間に整流素子が低圧側電源端子から第２のノードへの電流の流れを阻止する向きに電気的に接続されていることを特徴とする表示パネルの駆動回路。
【請求項２】
前記整流素子が第２のノードと第４のトランジスタとの間に電気的に接続されていることを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記整流素子が第４のトランジスタと低圧側電源端子との間に電気的に接続されていることを特徴とする請求項１に記載の駆動回路。
【請求項４】
低圧側電源端子が互いに並列に接続された異なる電圧の２個以上の電源端子から構成されていることを特徴とする請求項１に記載の駆動回路。
【請求項５】
第１のノードと第３のノードとの間にはさらなる整流素子が第３のノードから第１のノードへの電流の流れを阻止する向きに電気的に接続されていることを特徴とする請求項１に記載の駆動回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は表示パネルの駆動装置に関するものであり、さらに詳しくはプラズマ・ディスプレイ・パネルなどの表示パネルにおいて行列状に配置された表示セルの行群の点灯を制御する駆動回路の改良に関するものである。
【０００２】
【従来技術】
そのような駆動回路の代表的な例を図１に示す。この例の場合、駆動回路はｎ個のＩＣ部１００とディスクリート部２００とから構成されている。すなわち後に詳記するように、ディスクリート部２００に対してｎ個のＩＣ部１００が並列に接続されている。
【０００３】
ディスクリート部２００は、プルアップ用のトランジスタ２０１と、プルダウン用のトランジスタ２０７を有しており、プルアップ用のＰＭＯＳトランジスタ２０１はその制御端子が制御信号入力端子２０５に接続されて、図示しない制御ユニットからの第１の制御信号を受ける。またそのソース端子は高圧側の電源端子２０３（第１の電源端子：ＶＨ）に接続され、ドレイン端子はＩＣ部１００の接続端子１２７に接続されている。
【０００４】
プルダウン用のＮＭＯＳトランジスタ２０７はその制御端子が制御信号入力端子２１１に接続されて、図示しない制御ユニットからの第２の制御信号を受ける。またそのソース端子は低圧側の電源端子２０９（第２の電源端子：ＧＮＤ）に接続され、ドレイン端子はＩＣ部１００の接続端子１３３に接続されている。
【０００５】
したがって図２に示すようにこの駆動回路例ではｎ個のＩＣ部１００がディスクリート部２００のＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０７との間に並列に接続されている。
【０００６】
各ＩＣ部１００には３個のトランジスタ、すなわちＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０５とが設けられている。またＮＭＯＳトランジスタ１０５のソース端子側には第１のノード１０７が、ＰＭＯＳトランジスタ１０１のドレイン端子側には第２のノード１０９が、ＮＭＯＳトランジスタ１０３のドレイン端子側には第３のノード１１１が、それぞれライン上に設けられている。
【０００７】
さらにＩＣ部１００には合計８個の入出力端子が設けられている。すなわち駆動信号出力端子１２３と接続端子１２５と接続端子１２７と接続端子１３１と接続端子１３３と制御信号入力端子１３５と制御信号入力端子１３７がそれである。このうち駆動信号出力端子１２３はこの駆動回路により駆動される表示パネルの対応する表示セル行に接続されている。また、制御信号入力端子１３５，１３７は後記のレベル変換回路の出力端子にそれぞれ接続されている。さらに前記のように接続端子１２７はディスクリート部２００のＰＭＯＳトランジスタ２０１に、接続端子１３３はＮＭＯＳトランジスタ２０７に、それぞれ接続されている。
【０００８】
ＰＭＯＳトランジスタ２０１のドレイン端子は接続端子１２７を経て駆動信号出力端子１２３に接続されており、駆動信号出力端子１２３と接続端子１２７との間には出力端子分離用のダイオード１１７が介設されている。また高圧側の電源端子２０３は接続端子１２９に接続されており、駆動信号出力端子１２３と接続端子１２９との間にはクランプ用ダイオード１１９が介設されている。なお駆動信号出力端子１２３は前記のようにこの駆動回路により駆動される表示パネルの対応する表示セル行に接続されている。
【０００９】
前記のＰＭＯＳトランジスタ１０１は第２のノード１０９と高圧側の電源端子２０３との間に介設されている。すなわちそのソース端子は接続端子１２５を介して高圧側の電源端子２０３に、制御端子は制御信号入力端子１３５に、ドレイン端子は第２のノード１０９にそれぞれ接続されている。なおＰＭＯＳトランジスタ１０１と接続端子１２５との間には定電流電源回路１２２が介設されている。
【００１０】
前記のＮＭＯＳトランジスタ１０３は第３のノード１１１と低圧側電源端子２０９との間に介設されている。すなわちそのドレイン端子第３のノード１１１に、制御端子は制御信号入力端子１３７に、ソース端子は接続端子１３１を介して低圧側電源端子２０９にそれぞれ接続されている。なお制御信号入力端子１３５と制御信号入力端子１３７とは後記するレベル変換回路３００のそれぞれ対応する出力端子に接続されている。
【００１１】
前記のＮＭＯＳトランジスタ１０５は第１のノード１０７と駆動信号出力端子１２３との間に介設されている。すなわちそのドレイン端子は駆動信号出力端子１２３に、制御端子は第２のノード１０９に、ソース端子は第１のノード１０７にそれぞれ接続されている。
【００１２】
ＮＭＯＳトランジスタ１０５のソース端子と第２のノード１０９との間にはＮＭＯＳトランジスタ１０５のゲート保護用のツェナーダイオード１１５が介設されている。また第１のノード１０７と第２のノード１０９との間にはＮＭＯＳトランジスタ１０５のゲートバイアス用の抵抗素子１１３が介設されている。さらに第１のノード１０７と接続端子１３３との間には出力端子分離用のダイオード１２１が介設されている。
【００１３】
図３に示すのはＩＣ部１００に接続されるレベル変換回路３００の一例であって、１個のトランジスタと１個のインバータと２個の抵抗素子を含んでなるものである。またこの回路には５個の端子３０９，３１５，３１１，３１３，３１７が設けられている。
【００１４】
ＮＭＯＳトランジスタ３０１の制御端子は信号入力端子３０９に接続され、図示しない制御ユニットからの制御信号を受ける。またそのソース端子は接続端子３１７を介して低圧側の電源端子２０９に接続されている。さらにドレイン端子は第５のノード３２１、接続端子３１５を介して高圧側の電源端子２０３に接続されている。
【００１５】
接続端子３１５と第５のノード３２１との間には抵抗素子３０５が、ＮＭＯＳトランジスタ３０１とのドレインと第５のノード３２１との間には抵抗素子３０７が、それぞれ介設されている。また第５のノード３２１は制御信号出力端子３１１を介してＩＣ部１００の制御信号入力端子１３５に接続されている。
【００１６】
第４のノード３１９は制御信号出力端子３１３を介してＩＣ部１００の制御信号入力端子１３７に接続されている。なお制御信号出力端子３１３と第４のノード３１９との間にはインバータ３０３が介設されている。
【００１７】
つぎに上記構成の駆動回路の動作について説明するが、その前に図３によりレベル変換回路３００の動作を簡単に説明する。まず信号入力端子３０９にＨレベルの信号が入力するとＮＭＯＳトランジスタ３０１はオン（導通）状態となる。したがって制御信号出力端子３１１には、抵抗素子３０５において電圧降下した電位としてのＬレベルの信号が出力される。一方信号入力端子３０９に入力されたＨレベルの信号はインバータ３０３において反転されて制御信号出力端子３１３にＬレベルの信号となって出力される。すなわち制御信号出力端子３１１と制御信号出力端子３１３にはともにＬレベルの信号が現れるが、これらの信号は同じＬレベルでもその絶対電位は異なっている。
【００１８】
つぎに信号入力端子３０９にＬレベルの信号が入力するとＮＭＯＳトランジスタ３０１はオフ（非導通）状態となる。したがって制御信号出力端子３１１には、接続端子３１５の電圧がＨレベルの信号として出力される。一方信号入力端子３０９に入力されたＬレベルの信号はインバータ３０３において反転されて制御信号出力端子３１３にＨレベルの信号となって出力される。すなわち制御信号出力端子３１１と制御信号出力端子３１３にはともにＨレベルの信号が現れるが、これらの信号は同じＨレベルでもその絶対電位は異なっている。
【００１９】
つぎにこの駆動回路の動作について、図４を参照して説明する。図４において横軸は時間を示し縦軸は各端子における信号のレベル状態を示すものである。
【００２０】
時点ｔ１において、制御信号入力端子２０５と制御信号入力端子２１１にＨレベルの信号が入力すると、ＰＭＯＳトランジスタ２０１はオフ状態となり、ＮＭＯＳトランジスタ２０７はオン状態となる。この結果ＮＭＯＳトランジスタ１０５のソース端子はＬレベル（ＧＲＤレベル）となる。レベル変換回路３００の信号入力端子３０９にＬレベル信号が入力されると、制御信号出力端子３１１と制御信号出力端子３１３にＨレベル信号が出力される。すなわちＩＣ部１００の制御信号入力端子１３５と制御信号入力端子１３７にはＨレベル信号が入力される。これらの信号によりＰＭＯＳトランジスタ１０１はオフ状態となりＮＭＯＳトランジスタ１０３はオン状態となる。したがってＮＭＯＳトランジスタ１０５の制御端子はＮＭＯＳトランジスタ１０３を介して接地されるので、ＮＭＯＳトランジスタ１０５はオフ状態となる。このときＮＭＯＳトランジスタ２０７も上記のようにオン状態であるから、駆動信号出力端子１２３はハイインピーダンス状態となる。したがって対応する表示セル行は点灯しないことになる。
【００２１】
ついで時点ｔ２において、制御信号入力端子２１１に入力される信号がＬレベルとなるからＮＭＯＳトランジスタ２０７はオフ状態となる。なおＰＭＯＳトランジスタ２０１は前のオフ状態を持続する。
【００２２】
時点ｔ３において、制御信号入力端子２０５に入力される信号がＬレベルとなるから、ＰＭＯＳトランジスタ２０１はオン状態となる。この状態下でレベル変換回路３００の信号入力端子３０９にＨレベル信号が入力されると、その制御信号出力端子３１１と制御信号出力端子３１３にはＬレベル信号が出力される。
【００２３】
したがってＩＣ部１００の制御信号入力端子１３５と制御信号入力端子１３７にＬレベル信号が入力される。この信号を受けてＰＭＯＳトランジスタ１０１はオン状態となり、ＮＭＯＳトランジスタ１０３はオフ状態となる。するとＰＭＯＳトランジスタ１０１を介し定電流電源回路１２２から定電流が接続端子１３３に寄生容量をチャージアップするように流れる。そして第１のノード１０７と第２のノード第２のノード１０９間に介設された抵抗素子１１３による電圧降下がＮＭＯＳトランジスタ１０５のしきい値電圧以上になると、ＮＭＯＳトランジスタ１０５がオン状態となる。ディスクリート部２００のＰＭＯＳトランジスタ２０１がオン状態であるから、最終的に接続端子１３３はほぼ高圧側の電源端子２０３に等しい電圧レベルとなる。このとき駆動信号出力端子１２３にはＨレベルの信号が出力され、対応する表示セル行は消灯することになる。
【００２４】
時点ｔ４までの状態は時点ｔ２におけるそれと同じである。すなわち制御信号入力端子２０５に入力する信号はＨレベルを維持し、ＰＭＯＳトランジスタ２０１は前のオフ状態を持続する。一方制御信号入力端子２１１に入力される信号はＬレベルを維持するからＮＭＯＳトランジスタ２０７はオフ状態である。
【００２５】
時点ｔ４において、制御信号入力端子２０５に入力している信号がＨレベルとなる。この結果ＰＭＯＳトランジスタ２０５はオフ状態となる。この状態においては、駆動信号出力端子１２３と接続端子１３３はハイインピーダンス状態となる。次に、時点ｔ５において、制御信号入力端子２１１に入力している信号がＨレベルとなり、ＮＭＯＳトランジスタ２０７はオン状態となる。この時、定電流電源回路１２２からＰＭＯＳトランジスタ１０１を経てＮＭＯＳトランジスタ２０７に定電流が流れているので、ＮＭＯＳトランジスタ１０５はオン状態を持続する。また駆動信号出力端子１２３はかかるオン状態のＮＭＯＳトランジスタ１０５と接続端子１３３とＮＭＯＳトランジスタ２０７とを経て低圧側電源端子２０９に接地されるので、最終的にはほぼＧＮＤレベル（Ｌレベル）となる。
【００２６】
制御信号入力端子１３５と制御信号入力端子１３７に入力される信号は、ＮＭＯＳトランジスタ２０７がオン状態となる前に、接続端子１３３がＨレベルになるように入力される。即ち、ＮＭＯＳトランジスタ１０５はＮＭＯＳトランジスタ２０７がオン状態となる前に、オン状態となる一種のスイッチとして機能するものである。このとき、駆動信号出力端子１２３に対応する表示セル行が点灯することになる。
【００２７】
ＮＭＯＳトランジスタ２０７が充分にオン状態となり駆動信号出力端子１２３がほぼＧＮＤレベル（Ｌレベル）となった状態で、即ち、時点ｔ６において制御信号入力端子１３５にＨレベルの信号が入力されると、ＰＭＯＳトランジスタ１０１がオフ状態になる。続いて、制御信号入力端子１３７に入力される信号がＨレベルに変化すると、ＮＭＯＳトランジスタ１０３がオン状態になる。ＮＭＯＳトランジスタ１０３のドレイン端子の電位はもともとＮＭＯＳトランジスタ２０７によりＧＮＤレベル（Ｌレベル）とされているので、ＮＭＯＳトランジスタ１０３のオン状態への遷移に応答してＮＭＯＳトランジスタ１０５は速く完全にオフ状態となる。このとき、駆動信号出力端子１２３はハイインピーダンス状態となる。そして、制御信号入力端子２１１に入力する信号がＬレベルに変化することにより、ＮＭＯＳトランジスタ２０７がオフ状態となる。この状態で制御信号入力端子２０５に入力する信号がＬレベルに変化するとＰＭＯＳトランジスタ２０１がオン態となり、この結果駆動信号出力端子１２３にはほぼＨレベルの信号が出力される。ここでＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０７とは、双方が同時にオン状態となって貫通電流が流れないように、制御信号入力端子２０５および制御信号入力端子２１１からの入力信号によりそのオン状態への遷移が制御されている。
【００２８】
なお図示の駆動回路において出力端子分離用ダイオード１２１はスイッチの機能を果たすものである。図２に示すようにこの例の基本構造ではｎ個のＩＣ部１００が１個のディスクリート部２００に接続されている。いま仮に図中において一番右側のＩＣ部１００がＨレベル信号を出力している状態で、その左側のＩＣ部１００がＬレベル信号を出力しているとする。ここで出力端子分離用ダイオード１２１がないとすると、右側のハイの状態のＩＣ部１００から左側のロウの状態のＩＣ部１００に電流が流れて、本来ロウ状態であるべき左側のＩＣ部１００もハイ状態となってしまう。すなわちＨレベル信号を出力することになり、左側のＩＣ部１００が誤動作することになる。かかる誤動作を防止すべく、各ＩＣ部１００のディスクリート部２００への接続部に逆流防止のための出力端子分離用ダイオード１２１が介設されているのである。
【００２９】
【発明が解決しようとする課題】
ところで上記のような構成の従来の駆動回路は、ＮＭＯＳトランジスタ１０５が本来オフ状態であるべきときに実際にはオン状態となってしまうが故に、本来ならＨレベル信号が出力されるタイミングにおいて駆動信号出力端子１２３にＬレベル信号が出力される、という誤動作が発生するのである。以下この誤動作の発生について詳記する。
【００３０】
レベル変換回路３００にＬレベル信号が入力されると制御信号入力端子１３５と制御信号入力端子１３７にはＨレベル信号が入力され、ＰＭＯＳトランジスタ１０１はオフ状態となりＮＭＯＳトランジスタ１０３はオン状態となる。この結果ＮＭＯＳトランジスタ１０５の制御端子はオン状態のＮＭＯＳトランジスタ１０３を介して低圧側電源端子２０９に接続されてＧＮＤレベル（Ｌレベル）となるので、ＮＭＯＳトランジスタ１０５はオフ状態となる。この状態で制御信号入力端子２１１にＨレベル信号が入力されると、ＮＭＯＳトランジスタ２０７がオン状態となる。
【００３１】
ここで制御信号入力端子１３５と制御信号入力端子１３７のＨレベル信号入力に応じて駆動信号出力端子１２３にＨレベル信号を出力させるには、ＮＭＯＳトランジスタ１０５は上記のオフ状態を持続しなければならない。
【００３２】
ところが実際には、ＮＭＯＳトランジスタ１０３（オン状態）のソース端子から接続端子１３１を介してＮＭＯＳトランジスタ２０７のソース端子に至るまでのＧＮＤラインは配線の関係上充分短くすることができない。この故に該ラインはある程度のインピーダンス（Ｚ）を有することになる。したがってこのＧＮＤラインに電流が流れるとＮＭＯＳトランジスタ２０７のソース端子に対してＮＭＯＳトランジスタ１０３のソース端子は電位差を持つことになる。
【００３３】
いまここで１個の駆動回路が６４個の駆動信号出力端子１２３を有しているとする。すると６４個の駆動信号出力端子１２３の状態などにより、ＮＭＯＳトランジスタ１０３のソース端子からＮＭＯＳトランジスタ２０７のソース端子までの配線（ＧＮＤライン）に５０ｍＡの電流が流れ、かつＧＮＤラインのインピーダンス（Ｚ）が仮に１０Ωであるとすると、上記の電位差は０．５Ｖにもなる。
【００３４】
上記のようにインピーダンス（Ｚ）が存在することにより、ＧＮＤラインで充分に電流を吸収できずに電位差が生じ、抵抗素子１１３を通じても電流が流れ、ＮＭＯＳトランジスタ１０５の制御端子とソース端子間にも電位差が生じてくることになる。この電位差がＮＭＯＳトランジスタ１０５のしきい値電圧を越えるとＮＭＯＳトランジスタ１０５がオン状態となる。したがって本来Ｈレベル信号が出力されるべき駆動信号出力端子１２３にはＬレベル信号が出力されることになり、誤動作となる。
【００３５】
ＧＮＤライン上のインピーダンス（Ｚ）により上記のような電位差を生じさせる要因の一つとして、ＮＭＯＳトランジスタ２０７のノイズ・リンキングなどにより、より低い電位に引き下げられることなどが考えられる。
【００３６】
接続端子１３３をＧＮＤ電位より低い電位にするために、ＮＭＯＳトランジスタ２０７のソース端子をＧＮＤ電位以下にすると、そのＧＮＤからＮＭＯＳトランジスタ１０３のバックゲート・ダイオード（寄生）を通して接続端子１３３に電流が流れ、ＮＭＯＳトランジスタ１０５をオン状態としてしまい、上記と同様に駆動信号出力端子１２３にはＨレベルではなくＬレベル信号が出力されてしまうという誤動作が発生する。
【００３７】
上記のような従来技術の現状に鑑みてこの発明の目的は、ＧＮＤラインに電流が流れることに起因する誤動作を確実に予防することにある。
【００３８】
【課題を解決するための手段】
このためこの発明においては、高圧側電源端子と駆動信号出力端子との間に電気的に接続されている第１のトランジスタと、第１のノードと低圧側電源端子との間に電気的に接続されている第２のトランジスタと、上記高圧側電源端子と第２のノードとの間に電気的に接続されている第３のトランジスタと、第３のノードと上記低圧側電源端子との間に電気的に接続されている第４のトランジスタと、駆動信号出力端子と上記第１のノードとの間に電気的に接続されてかつその制御端子が上記第２のノードに電気的に接続されている第５のトランジスタと、上記第１のノードと第２のノードとの間に電気的に接続された抵抗素子とを設け、上記第３と第４のトランジスタとが互いに相補的に導通して上記第５のトランジスタの導通を制御し、上記第２のノードと低圧側電源端子との間に整流素子を低圧側電源端子から第２のノードへの電流の流れを阻止する向きに電気的に接続したことを要旨とする。
【００３９】
【作用】
例え第２のノードから第１のノードへの抵抗素子１１３を介して電流が流れようとしてもダイオード４０１に阻まれて抵抗素子１１３には電流が流入しない。したがってＮＭＯＳトランジスタ１０５の制御端子、ソース端子間に電位差が生じないのでＮＭＯＳトランジスタ１０５はオフ状態を持続する。この結果制御信号入力端子１３５、制御信号入力端子１３７に入力されたＨレベルの信号に対応して駆動信号出力端子１２３にＨレベルの信号が出力されることになり、誤動作が起きないのである。
【００４０】
【実施例】
図５に示すのはこの発明の駆動回路の第１の実施例であって図１に示す基本構成を有した駆動回路に応用されたものである。図中において図１の駆動回路と実質的に同じ作用、機能を有する要素については同一の参照数字、符号を付して表示する。まず基本的な構成部分を説明する。
【００４１】
この例の場合該駆動回路はｎ個のＩＣ部１００とディスクリート部２００とから構成されている。すなわちディスクリート部２００に対してｎ個のＩＣ部１００が並列に接続されている。
【００４２】
ディスクリート部２００は、プルアップ用のトランジスタ２０１と、プルダウン用のトランジスタ２０７を有しており、プルアップ用のＰＭＯＳトランジスタ２０１（第１のトランジスタ）はその制御端子が制御信号入力端子２０５に接続されて、図示しない制御ユニットからの第１の制御信号を受ける。またそのソース端子は高圧側の電源端子２０３（第１の電源端子：ＶＨ）に接続され、ドレイン端子はＩＣ部１００の接続端子１２７に接続されている。
【００４３】
プルダウン用のＮＭＯＳトランジスタ２０７（第２のトランジスタ）はその制御端子が制御信号入力端子２１１に接続されて、図示しない制御ユニットからの第２の制御信号を受ける。またそのソース端子は低圧側電源端子２０９（第２の電源端子：ＧＮＤ）に接続され、ドレイン端子はＩＣ部１００の接続端子１３３に接続されている。
【００４４】
したがって図２に示すようにこの駆動回路回路例ではｎ個のＩＣ部１００がディスクリート部２００のＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０７との間に並列に接続されている。
【００４５】
各ＩＣ部１００には３個のトランジスタ、すなわちＰＭＯＳトランジスタ１０１（第３のトランジスタ）とＮＭＯＳトランジスタ１０３（第４のトランジスタ）とＮＭＯＳトランジスタ１０５（第５のトランジスタ）とが設けられている。またＮＭＯＳトランジスタ１０５のソース端子側には第１のノード１０７が、ＰＭＯＳトランジスタ１０１のドレイン端子側には第２のノード１０９が、ＮＭＯＳトランジスタ１０３のドレイン端子側には第３のノード１１１が、それぞれライン上に設けられている。
【００４６】
さらにＩＣ部１００には合計８個の入出力端子が設けられている。すなわち駆動信号出力端子１２３と接続端子１２５と接続端子１２７と接続端子１３１と接続端子１３３と制御信号入力端子１３５と制御信号入力端子１３７がそれである。このうち駆動信号出力端子１２３はこの発明の駆動回路により駆動される表示パネルの対応する表示セル行に接続されている。また、制御信号入力端子１３５，１３７は後記のレベル変換回路の出力端子にそれぞれ接続されている。さらに前記のように接続端子１２７はディスクリート部２００のＰＭＯＳトランジスタ２０１に、接続端子１３３はＮＭＯＳトランジスタ２０７に、それぞれ接続されている。
【００４７】
ＰＭＯＳトランジスタ２０１のドレイン端子は接続端子１２７を経て駆動信号出力端子１２３に接続されており、駆動信号出力端子１２３と接続端子１２７との間には出力端子分離用のダイオード１１７が介設されている。また高圧側の電源端子２０３は接続端子１２９に接続されており、駆動信号出力端子１２３と接続端子１２９との間にはクランプ用ダイオード１１９が介設されている。なお駆動信号出力端子１２３は前記のようにこの発明の駆動回路により駆動される表示パネルの対応する表示セル行に接続されている。
【００４８】
前記のＰＭＯＳトランジスタ１０１は第２のノード１０９と高圧側の電源端子２０３との間に介設されている。すなわちそのソース端子は接続端子１２５を介して高圧側の電源端子２０３に、制御端子は制御信号入力端子１３５に、ドレイン端子は第２のノード１０９にそれぞれ接続されている。なおＰＭＯＳトランジスタ１０１と接続端子１２５との間には定電流電源回路１２２が介設されている。
【００４９】
前記のＮＭＯＳトランジスタ１０３は第３のノード１１１と低圧側電源端子２０９との間に介設されている。すなわちそのドレイン端子は第３のノード１１１に、制御端子は制御信号入力端子１３７に、ソース端子は接続端子１３１を介して低圧側電源端子２０９にそれぞれ接続されている。なお制御信号入力端子１３５と制御信号入力端子１３７とは後記するレベル変換回路３００のそれぞれ対応する出力端子に接続されている。
【００５０】
前記のＮＭＯＳトランジスタ１０５は第１のノード１０７と駆動信号出力端子１２３との間に介設されている。すなわちそのドレイン端子は駆動信号出力端子１２３に、制御端子は第２のノード１０９に、ソース端子は第１のノード１０７にそれぞれ接続されている。
【００５１】
ＮＭＯＳトランジスタ１０５のソース端子と第２のノード１０９との間にはＮＭＯＳトランジスタ１０５のゲード保護用のツェナーダイオード１１５が介設されている。また第１のノード１０７と第２のノード１０９との間にはＮＭＯＳトランジスタ１０５のゲートバイアス用の抵抗素子１１３が介設されている。さらに第１のノード１０７と接続端子１３３との間には出力端子分離用のダイオード１２１が介設されている。
【００５２】
上記の駆動回路は前述の図３に示すようなレベル変換回路３００に入力側を接続されている。この変換回路は１個のトランジスタと１個のインバータと２個の抵抗素子を含んでなるものである。またこの回路には５個の端子３０９，３１５，３１１，３１３，３１７が設けられている。
【００５３】
図５に示すようにこの実施例の場合には、第２のノード１０９と第３のノード１１１との間に逆電流ブロック用の整流素子としてダイオード４０１が介設されている。すなわちこのダイオード４０１のカソード端子はＮＭＯＳトランジスタ１０３のドレイン端子に接続され、アノード端子はＰＭＯＳトランジスタ１０１のドレイン端子に接続されている。
【００５４】
上記の構成の場合には、電源端子２０９がＧＮＤ電位よりも低くなり、ＮＭＯＳトランジスタ１０３のソース端子とＮＭＯＳトランジスタ２０７のソース端子との間の配線（ＧＮＤライン）のインピーダンス成分により接続端子１３３と接続端子１３１との間に電位差が生じて上記ＧＮＤラインに電流が流れようとしてもダイオード４０１に阻まれて抵抗素子１１３には電流が流入しない。したがってＮＭＯＳトランジスタ１０５の制御端子、ソース端子間に電位差が生じないのでＮＭＯＳトランジスタ１０５はオフ状態を持続する。この結果制御信号入力端子１３５、制御信号入力端子１３７に入力されたＨレベルの信号に対応して駆動信号出力端子１２３にもＨレベルの信号が出力されることになり、誤動作が起きないのである。
【００５５】
図６に示すのはこの発明の第２の実施例であって、この実施例の場合には、ＮＭＯＳトランジスタ１０３と接続端子１３１との間に逆電流ブロック用の整流素子としてダイオード４０１が介設されている。すなわちこのダイオード４０１のカソード端子は接続端子１３１に接続され、アノード端子はＮＭＯＳトランジスタ１０３のソース端子に接続されている。
【００５６】
上記の構成の場合にも前の実施例と同様に、例えＧＮＤラインに電流が流れようとしてもダイオード４０１に阻まれて抵抗素子１１３には電流が流入しない。したがってＮＭＯＳトランジスタ１０５の制御端子、ソース端子間に電位差が生じないのでＮＭＯＳトランジスタ１０５はオフ状態を持続する。この結果制御信号入力端子１３５、制御信号入力端子１３７に入力されたＨレベルの信号に対応して駆動信号出力端子１２３にもＨレベルの信号が出力されることになり、誤動作が起きないのである。
【００５７】
通常表示パネルの輝度制御は駆動回路からの出力信号のパルス数（単位時間当たり）で行っている（パルス変調）。ところがこのパルス数には限度があるので、パルス変調による輝度制御にも限界がある。したがってパルス変調に加えて、駆動回路からの出力信号の電圧を変えてやることが行われている（電圧変調）。
【００５８】
さて図６に示す実施例の場合には駆動信号出力端子１２３にはＨレベル信号（電圧：ＶＨ）とＬレベル信号（電圧：ＧＮＤ）の２種類の電圧の信号が出力される。図６の実施例においてはＩＣ部１００の接続端子１３１とＮＭＯＳトランジスタ２０７のソース端子が接続されている低圧側電源端子２０９とが同じ電位であるという考え方である。ところが実際にはインピーダンス（Ｚ）の存在の故にＧＮＤラインで電圧降下が発生するから、ＩＣ部１００の接続端子１３１とＮＭＯＳトランジスタ２０７のソース端子が接続されている低圧側電源端子２０９とは同じ電位ではないのである。したがってＮＭＯＳトランジスタ２０７のソース端子側には低圧側電源端子２０９でなく、別の電位を持ってきてもよいという考え方が成り立つ。
【００５９】
このような考え方に基づいて構成されたのが図７に示す実施例である。すなわち図６の実施例における低圧側電源端子２０９に代えて２個の電源端子５０７，５０９（電圧：Ｖ１、Ｖ２）を用いている。
【００６０】
すなわちＩＣ部１００の接続端子１３３に対してトランジスタ５０１とトランジスタ５０３とがノード５１１を介して並列に接続されており、トランジスタ５０１は低圧側の電源端子５０７（電圧：Ｖ１＞Ｖ２）にトランジスタ５０３は低圧側の電源端子５０９（電圧：Ｖ２）にそれぞれ接続されている。またトランジスタ５０１とノード５１１との間にはダイオード５０５が介設されていて、電源端子５０７（Ｖ１）から電源端子５０９（Ｖ２）への電流の逆流を阻止している。なおトランジスタ５０１の制御端子は制御信号入力端子２１１へ、トランジスタ５０３の制御端子は制御信号入力端子２１３へそれぞれ接続されている。
【００６１】
以上のような構成とすることにより図７に示す実施例の場合には、高圧側の電源端子２０３の電圧（ＶＨ）と低圧側の電源端子５０７の電圧（Ｖ１）と低圧側の電源端子５０９の電圧（Ｖ２）との３種類の電圧の信号が駆動信号出力端子１２３に出力され得るのである。
【００６２】
なおこの実施例の場合にも図５に示す構成と同様に、ダイオード４０１は第２のノード１０９と第３のノード１１１との間に介設され、例えＧＮＤラインに電流が流れても第２のノード１０９には電流が流入しないように阻止する。また図示の例ではＬレベル側に２個の電源を設けたが、必要に応じてさらに電圧の異なる電源を増加してもよい。
【００６３】
ところで図５に示す構成の場合、ＮＭＯＳトランジスタ１０５からＮＭＯＳトランジスタ１０３に電流が流れるとフォワード電圧が生じるが、これはツェナーダイオード１１５による電圧降下とダイオード４０１による電圧降下の和となる。このように２段階の電圧降下があることによりＮＭＯＳトランジスタ１０５がオフ状態となるのが遅れるという問題がある。
【００６４】
図８に示す実施例はこのような問題に対処するものである。すなわち第１のノード１０７とＮＭＯＳトランジスタ１０３との間にダイオード６０１を介設してある。すなわちダイオード６０１のアノード端子は第１のノード１０７に、カソード端子はＮＭＯＳトランジスタ１０３のドレイン端子にそれぞれ接続されている。このような構成とするとＮＭＯＳトランジスタ１０５からＮＭＯＳトランジスタ１０３までの電圧降下が１段階となるので、それだけＮＭＯＳトランジスタ１０５がオフ状態となるのが早くなる。
【００６５】
つぎに図９にこの発明の駆動回路の第５の実施例を示すが、この実施例は図７に示す実施例と同じ考え方のものであって、駆動信号出力端子にＬレベル側としてＧＮＤの電圧の信号を出力する代わりに、ＧＮＤの電圧よりも低いＶ１（Ｖ１＜ＧＮＤ）の電圧の信号を出力しようとするものである。
【００６６】
この実施例の駆動回路は原理的にはＭＯＳトランジスタのソースフォロアを利用したトーテンポール回路であって、５個のトランジスタ７０１〜７０９と、３個の抵抗素子７２３〜７２７とを含んでなるものである。
【００６７】
ＮＭＯＳトランジスタ７０１の制御端子は制御信号入力端子７１７に接続されている。該制御信号入力端子７１７はさらにインバータ７１９を介して、ＮＭＯＳトランジスタ７０３の制御端子と制御回路９０１に接続されている。この制御回路９０１は、ノード７３１に接続されると共に、ＮＭＯＳトランジスタ７０９の制御端子にも接続されている。ＮＭＯＳトランジスタ７０１とＮＭＯＳトランジスタ７０３のソース端子は低圧側の電源端子７１５（ＧＮＤ）に、ＮＭＯＳトランジスタ７０９のソース端子はノード７３１を介して低圧側の電源端子７１３（電圧：Ｖ１）に接続されている。
【００６８】
ＮＭＯＳトランジスタ７０１のドレイン端子は抵抗素子７２３と抵抗素子７２５とを介して高圧側の電源端子７１１に接続されている。
【００６９】
ＰＭＯＳトランジスタ７０５の制御端子は抵抗素子７２３と抵抗素子７２５との接続中点であるノード７３３に接続されており、そのソース端子は高圧側の電源端子７１１に接続されている。ＰＭＯＳトランジスタ７０５のドレイン端子は、ＮＭＯＳトランジスタ７０７の制御端子に接続され、さらにノード７３７およびダイオード７２１を介してＮＭＯＳトランジスタ７０３のドレイン端子に接続されている。
【００７０】
ＮＭＯＳトランジスタ７０７のドレイン端子は高圧側の電源端子７１１に接続されている。またそのソース端子はノード７３９を介して駆動信号出力端子７３５およびＮＭＯＳトランジスタ７０９のドレイン端子に接続されている。尚、ノード７３９とノード７３７との間には電圧降下用の抵抗素子７２７が介設されている。
【００７１】
以上の構成においてダイオード７２１は図５の実施例におけるダイオード４０１と同様に逆電流ブロック用の整流素子として機能するものである。
【００７２】
つぎに上記構成の駆動回路の動作について説明する。制御信号入力端子７１７にＬレベルの信号が入力されると、ＮＭＯＳトランジスタ７０１はオフ状態となる。この信号はインバータ７１９で反転されてＨレベルの信号となってＮＭＯＳトランジスタ７０３の制御端子に入力され、ＮＭＯＳトランジスタ７０３はオン状態となる。該Ｈレベルの信号は制御回路７０９にも入力され、この制御回路７０９からＨレベルの信号がＮＭＯＳトランジスタ７０９の制御端子に入力され、ＮＭＯＳトランジスタ７０９はオン状態となる。一方ＰＭＯＳトランジスタ７０５はオフ状態となり、これに応じてＮＭＯＳトランジスタ７０７がオフ状態となる。この結果、駆動信号出力端子７３５にはＬレベルの信号（電圧：Ｖ１）が出力される。
【００７３】
ここで、ダイオード７２１により逆電圧が掛るので、抵抗素子７２７には電流は流れず、ＮＭＯＳトランジスタ７０７はオフ状態を維持する。
【００７４】
ついで制御信号入力端子７１７にＨレベルの信号が入力されると、ＮＭＯＳトランジスタ７０１はオン状態となる。この信号はインバータ７１９で反転されてＬレベルの信号となってＮＭＯＳトランジスタ７０３の制御端子に入力され、ＮＭＯＳトランジスタ７０３はオン状態となる。該Ｌレベルの信号はさらに制御回路９０１に入力され、この制御回路９０１からＬレベルの信号がＮＭＯＳトランジスタ７０９に入力され、ＮＭＯＳトランジスタ７０９はオフ状態となる。一方ＰＭＯＳトランジスタ７０５はオン状態となり、これに応じてＮＭＯＳトランジスタ７０７はオン状態となる。この結果、駆動信号出力端子７３５にはＨレベルの信号（電圧：ＶＨ）が出力される。
【００７５】
【発明の効果】
第１の実施例によれば、接続端子１３１から抵抗素子１１３を介して接続端子１３３に電流が流れようとしてもダイオード４０１に阻まれて抵抗素子１１３には電流が流入しない。したがってＮＭＯＳトランジスタ１０５の制御、ソース端子間に電位差が生じないのでＮＭＯＳトランジスタ１０５はオフ状態を持続する。この結果、制御信号入力端子１３５、制御信号入力端子１３７に入力されたＨレベルの信号に対応して駆動信号出力端子１２３にＨレベルの信号が出力されることになり、誤動作が起きない。
【００７６】
図６に示すのはこの発明の第２の実施例であって、この実施例の場合には、ＮＭＯＳトランジスタ１０３のソース端子と接続端子１３１との間に逆電流ブロック用の整流素子としてダイオード４０１が介設されている。すなわちこのダイオード４０１のカソード端子は接続端子１３１に接続され、アノード端子はＮＭＯＳトランジスタ１０３のソース端子に接続されている。
【００７７】
この発明によれば、例え接続端子１３１から抵抗素子１１３を介して接続端子１３３に電流が流れようとしても整流素子であるダイオードに阻まれて抵抗素子１１３には電流が流入しない。したがってＮＭＯＳトランジスタ１０５の制御端子、ソース端子間に電位差が生じないのでＮＭＯＳトランジスタ１０５はオフ状態を持続する。この結果、制御信号入力端子に入力されたＨレベルの信号に対応して駆動信号出力端子にＨレベルの信号が出力されることになり、誤動作が起きない。
【図面の簡単な説明】
【図１】従来の表示パネル駆動回路の代表例の構成を示す回路図である。
【図２】同じくその全体的構成を示すブロック線図である。
【図３】図１の駆動回路に用いられるレベル変換回路の一構成例を示す回路図である。
【図４】図１の駆動回路の動作の一例を示すタイミングチャートである。
【図５】この発明の駆動回路の第１の実施例の構成を示す回路図である。
【図６】この発明の駆動回路の第２の実施例の構成を示す回路図である。
【図７】この発明の駆動回路の第３の実施例の構成を示す回路図である。
【図８】この発明の駆動回路の第４の実施例の構成を示す回路図である。
【図９】この発明の駆動回路の第５の実施例の構成を示す回路図である。
【符号の説明】
１００    ＩＣ部
２００    ディスクリート部
３００    レベル変換回路
２０１    ＰＭＯＳトランジスタ
２０７    ＮＭＯＳトランジスタ
１０１    ＰＭＯＳトランジスタ
１０３    ＮＭＯＳトランジスタ
１０５    ＮＭＯＳトランジスタ
１３５    制御信号入力端子
１３７    制御信号入力端子
２０３    高圧側電源端子
２１１    制御信号入力端子
２１３    制御信号入力端子
３１１    制御信号入力端子
３１３    制御信号入力端子
３１７    低圧側電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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