(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁層を介して形成された半導体層に，前記半導体層に形成される活性領域を絶縁する絶縁領域を形成する工程と；
前記絶縁領域形成後，前記半導体層上に，導電層を形成する工程と；
前記導電層形成後，前記半導体層にイオンを注入し，前記活性領域を形成する工程と；
前記活性領域形成後，前記導電層を除去する工程と；
前記導電層除去後，前記半導体層の前記活性領域上に，第２絶縁層を形成する工程と；
を含むことを特徴とする，半導体装置の製造方法。
【請求項２】
前記導電層は，Ｃから構成されることを特徴とする，請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電層は，５ｎｍ〜１０ｎｍの厚みに形成されることを特徴とする，請求項２に記載の半導体装置の製造方法。
【請求項４】
前記導電層は，Ａｕ，Ａｕ合金，Ｐｔ，Ｐｔ合金，ＡｕとＰｔとの合金から成る群から選択される任意の金属から構成されることを特徴とする，請求項１に記載の半導体装置の製造方法。
【請求項５】
前記導電層は，ＡｌまたはＡｌ合金から構成されることを特徴とする，請求項１に記載の半導体装置の製造方法。
【請求項６】
前記導電層は，１ｎｍ〜５ｎｍの厚みに形成されることを特徴とする，請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体装置の製造方法に係り，特にＳＯＩ（Ｓｉｌｉｃｏｎ  ＯｎＩｎｓｕｌａｔｅｒ）基板に半導体素子を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
最近，半導体デバイスの製造においては，低消費電力化や超高速動作化が技術的要求項目の一つに挙げられている。かかる技術的要求を達成するべく，ＳＯＩウェハにＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）を形成する技術が提案されている。例えば，図６（ｅ）に示すＳＯＩウェハ１２上にＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴ（Ｆｅｉｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）が形成された半導体装置１０は，以下のように形成される。なお，図６は，従来の半導体装置１０の製造工程を説明するための半導体装置１０の概略的な断面図である。また，図７は，イオン注入工程時の半導体装置１０の状態を説明するための半導体装置１０の概略的な断面図である。
【０００３】
ＳＯＩウェハ１０は，図６（ａ）に示すように，半導体基板１４上に積層されたＢＯＸ（Ｂｕｒｉｅｄ  ＯＸｉｄｅ）層（埋め込み酸化膜層）１６と半導体層１８とを備えている。そして，まず半導体層１８にフィールド酸化膜２０を形成し，半導体層１８をＢＯＸ層１６およびフィールド酸化膜２０により絶縁する。次いで，図６（ｂ）に示すように，半導体層１８の表面にゲート酸化膜２２を形成する。次いで，図６（ｃ）に示すように，半導体層１８とゲート酸化膜２２との界面に中ドーズ量のチャネルイオン２４を注入する。次いで，図６（ｄ）に示すように，ゲート酸化膜２２上にゲート電極２６を形成した後，半導体層１８にソース／ドレイン領域２８を形成する。次いで，図６（ｅ）に示すように，層間絶縁膜３０，コンタクトホール３２，埋め込みプラグ３４，配線層３６を形成し，ＭＯＳ型ＦＥＴが形成される。ＳＯＩウェハ１２に形成したＭＯＳ型ＦＥＴは，チャンネル領域やソース／ドレイン領域２８がＢＯＸ層１６上に形成される。このため，空乏層が半導体基板１４に形成されることがなく，ＬＳＩの低消費電力化を達成することが可能となる。
【０００４】
【発明が解決しようとする課題】
しかしながら，従来の半導体装置１０では，図６（ｃ）に示すチャネルイオン注入工程でゲート酸化膜２２が損傷あるいは破壊することがある。発明者の知見によれば，イオン（Ｂ＋）２４のドーズ量と，ゲート酸化膜２２の損傷発生率および半導体層１８の蓄積電位差との関係は，下記表１に示すようになる。
【０００５】
【表１】
0003871241.tif 000002
【０００６】
表１に示すように，半導体層１８の蓄積電位差は，イオン２４のドーズ量の増加に伴って増加する。一般的にＳＯＩウェハ１０は，ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法で形成すると，ＢＯＸ層１６の絶縁耐圧値は，４０Ｖ〜６０Ｖと言われている。このため，半導体層１８の蓄積電位差が増加し，ＢＯＸ層１６の絶縁耐圧値に近づくにつれてゲート酸化膜２２の損傷発生率も増加する。なお，本明細書中において絶縁耐圧値とは，所定絶縁層が損傷しない上限電圧値を言う。
【０００７】
また，半導体層１８は，ＢＯＸ層１６およびフィールド酸化膜２０により絶縁されている。このため，半導体層１８とゲート酸化膜２２との界面にイオン２４を注入すると，図７（ａ）に示すようにイオン２４の電荷（＋）３８が半導体層１８に蓄積（チャージアップ）する。さらに，図７（ｂ）に示すように，半導体層１８へのイオン２４の電荷３８の蓄積量が多くなり，ＢＯＸ層１６の絶縁耐圧値を超えると，ＢＯＸ層１６のウイークスポットに貫通部４０が形成される。そして，半導体基板１４に存在する電子（−）４２が，貫通部４０および半導体層１８を介して，ゲート酸化膜２２に導入される。その結果，ゲート酸化膜２２は，電子４２によりダメージを受け，絶縁耐圧不良やＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｃｅ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ（絶縁膜破壊の時間依存性））不良などを起こす。
【０００８】
また，Ｖｔコントロール（しきい値調整）用のイオン注入を，電子銃を備えた高ドーズイオン注入装置で行えば，半導体層１８への蓄積電荷が生じ難いので，ゲート酸化膜２２の損傷を抑えることができる。しかしながら，高ドーズイオン注入装置は，一般的に１×１０１４個／ｃｍ２以上のドーズ量でイオン注入を行うように設計されている。従って，ＳＯＩウェハ１２にＭＯＳ型ＦＥＴを形成する場合のように，例えば２×１０１２個／ｃｍ２〜１×１０１３個／ｃｍ２のドーズ量のイオン注入が要求される場合には，半導体層１８での蓄積電荷の抑制にむらが生じ，ＭＯＳ型ＦＥＴの品質を一定に維持することが困難である。
【０００９】
また，コンタクトエッチングでのチャージングダメージによるゲート破壊について（社団法人  電子情報通信学会  信学技報  ＴＥＣＨＮＩＣＡＬ  ＲＥＰＯＲＴ  ＯＦ  ＩＥＩＣＥ．  ＳＤＭ９８−２１８（１９９９−０３））では，図６（ａ）に示すＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によりフィールド酸化膜２０を形成したＳＯＩウェハ１２について以下の問題点が報告されている。すなわち，図６（ｅ）に示すように，ドライエッチング法によりコンタクトホール３２を形成する場合，エッチング材（ガス）である電荷をもったハロゲンガスやフロンガスのイオンが半導体層１８に到達すると，電荷３８が半導体層１８に蓄積される。この半導体層１８への電荷３８の蓄積は，上述したように半導体層１８がＢＯＸ層１６とフィールド酸化膜２０により絶縁されているためである。また，ＢＯＸ層１６の膜厚が１００ｎｍ〜１２０ｎｍである場合には，ＢＯＸ層１６の耐圧は４０Ｖ〜５０Ｖである。そして，エッチングガスのイオンに由来する電荷の蓄積電位がＢＯＸ層１６の耐圧を超えると，ＢＯＸ層１６は永久絶縁破壊を起こし，同時にゲート酸化膜２２の絶縁破壊も起こすと報告されている。
【００１０】
本発明は，従来の技術が有する上記問題点に鑑みて成されたものであり，本発明の目的は，上記問題点およびその他の問題点を解決することが可能な，新規かつ改良された半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，半導体基板（１４）上に第１絶縁層（１６）を介して形成された半導体層（１８）に，半導体層（１８）に形成される活性領域を絶縁する絶縁領域（２０）を形成する工程と，絶縁領域（２０）形成後，活性領域を形成する半導体層（１８）上に，第２絶縁層（２２）を形成する工程と，第２絶縁層（２２）形成後，半導体層（１８）上に，導電層（１０２，３０２）を形成する工程と，導電層（１０２，３０２）形成後，半導体層（１８）にイオン（２４）を注入し，活性領域を形成する工程とを含み，導電層（１０２，３０２）は，半導体層（１８）中に発生する電荷を第２絶縁層（２２）を介したＦＮ電流によって放電させることを特徴とする半導体装置（１００，２００，３００）の製造方法が提供される。
【００１２】
本発明によれば，活性領域を形成する半導体層が第１絶縁層と絶縁領域で絶縁されていても，イオン注入時に半導体層に生じる電荷は，第２絶縁層を通過してＦＮ電流となって導電層に到達して放電される。このため，半導体層と導電層との間に第２絶縁層が配置されていても，半導体層に生じる電荷を除去することができる。その結果，半導体層が第１および第２絶縁層を損傷する電位以上にはならず，第１および第２絶縁層の損傷を防止でき，半導体層の歩留りを向上させることができる。
【００１３】
上記課題を解決するために，本発明の第２の観点によれば，半導体基板（１４）上に第１絶縁層（１６）を介して形成された半導体層（１８）に，半導体層（１８）に形成される活性領域を絶縁する絶縁領域（２０）を形成する工程と，絶縁領域（２０）形成後，半導体層（１８）上に，導電層（１０２）を形成する工程と，導電層（１０２）形成後，半導体層（１８）にイオンを注入し，活性領域を形成する工程と，活性領域形成後，導電層（１０２）を除去する工程と，導電層（１０２）除去後，半導体層（１８）の活性領域上に，第２絶縁層（２２）を形成する工程と，を含むことを特徴とする，半導体装置の製造方法が提供される。
【００１４】
本発明によれば，イオン注入前に，半導体層上に導電層を形成する。かかる構成により，活性領域を形成する半導体層が第１絶縁層と絶縁領域で絶縁されていても，イオン注入時に半導体層に生じた電荷が導電層に流れて除去される。このため，半導体層が第１絶縁層を損傷する電位以上にはならない。その結果，第１絶縁層が損傷せず，半導体層の歩留りを向上させることができる。かかる構成によれば，イオン注入時には，半導体層上に導電層が直接形成されている。このため，半導体層に生じる電荷を導電層に効率よく導くことができる。その結果，半導体層により多くのイオンを注入し，半導体層に電荷が多く発生しても，該電荷を確実に除去することができる。
【００１５】
さらに，導電層（１０２）を，Ｃ（炭素）から構成することが好ましい。かかる構成によれば，イオンを注入する活性領域以外の領域をマスクするレジスト膜と同時に導電層を硫酸洗浄により除去することができる。このため，導電層自体を個別独立に除去する工程を省略することができる。その結果，製造コストの抑制および製造時間の短縮を図ることができる。
【００１６】
さらに，導電層（３０２）を，不純物イオンがドープされたＳｉ（シリコン）から構成することが好ましい。かかる構成によれば，導電層を半導体素子の構成部材としても使用することができる。
【００１７】
さらに，ＣまたはイオンドープＳｉから成る導電層（１０２，３０２）を，５ｎｍ〜１０ｎｍの厚みに形成することが好ましい。かかる構成により，半導体層へのイオン注入を妨げずに，電荷の除去を確実に行うことができる。
【００１８】
さらに，導電層（１０２）を，Ａｕ，Ａｕ合金，Ｐｔ，Ｐｔ合金，ＡｕとＰｔとの合金から成る群から選択される任意の金属，あるいはＡｌまたはＡｌ合金から構成することが好ましい。各金属から成る導電層は，硫酸洗浄では除去されることがない。このため，複数回のイオン注入により複数の活性領域を形成する場合に，各イオンを注入する活性領域以外の領域をマスクするレジスト膜を個別独立に形成および除去しても，導電層が除去されることがない。その結果，イオン注入工程全般に渡り，導電層を残存させることができる。さらに，上記金属から成る導電層であれば，イオン注入後に王水洗浄により容易に除去可能である。ＡｌまたはＡｌ合金から成る導電層を採用すれば，Ａｌが半導体層を構成する例えばＳｉの電子受容体となり，イオン注入時の半導体層の変質を抑えることができる。
【００１９】
さらに，上記金属から成る導電層（１０２）を，１ｎｍ〜５ｎｍの厚みに形成することが好ましい。かかる構成により，上記と同様に，半導体層へのイオン注入を妨げずに，電荷の除去を確実に行うことができる。
【００２０】
【発明の実施の形態】
以下に，添付図面を参照しながら本発明にかかる半導体装置の製造方法の好適な実施の形態について，詳細に説明する。なお，以下の各実施の形態において，略同一の機能および構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２１】
（第１の実施の形態）
まず，図１および図２を参照しながら，本発明の第１の実施の形態について説明する。本実施の形態は，フィールド酸化膜２０上およびゲート酸化膜２２上に導電層１０２を形成し，該導電層１０２により半導体層１８の蓄積電荷３８を除去することを特徴としている。なお，図１は，本発明を適用可能な半導体装置１００の製造工程を説明するための半導体装置１００の概略的な断面図である。また，図２は，イオン注入工程時の半導体装置１００の状態を説明するための半導体装置１００の概略的な断面図である。
【００２２】
本実施の形態にかかる半導体装置１００は，図１（ｅ）に示すように，ＳＯＩウェハ１２上に形成されたＭＯＳ型ＦＥＴを備えている。ＳＯＩウェハ１０は，半導体（Ｓｉ）基板１４上にＢＯＸ層１６と半導体（Ｓｉ）層１８とが形成された構造を有している。また，ＳＯＩウェハ１２は，ＳＩＭＯＸ法あるいは張り合わせ法により形成されている。なお，張り合わせ法は，半導体基板１４にＢＯＸ層１６と半導体層１８とを順次張り合わせる方法である。また，半導体基板１４は，半導体基板１４上に形成されるＢＯＸ層１６や半導体層１８などの各層を支持する。また，ＢＯＸ層１６は，ＢＯＸ層１６上に形成される各種半導体デバイスと半導体基板１４とを絶縁分離する。
【００２３】
ＳＯＩウェハ１２上にＭＯＳ型ＦＥＴを形成する場合には，まず図１（ａ）に示すように，半導体層１８にフィールド酸化膜２０を形成する。フィールド酸化膜２０は，ＬＯＣＯＳ法により半導体層１８に形成される。また，フィールド酸化膜２０は，半導体層１８に形成されるソース／ドレイン領域２８などの活性領域を素子分離する素子分離領域となる。かかる構成により，半導体層１８は，ＢＯＸ層１６およびフィールド酸化膜２０により絶縁される。
【００２４】
次いで，図１（ｂ）に示すように，半導体層１８の表面を酸化処理し，ゲート酸化膜２２を形成する。ゲート酸化膜２２は，ＭＯＳ型ＦＥＴのゲートとして機能する。また，ゲート酸化膜２２は，デザインルールに応じた厚み，例えば５ｎｍ〜８ｎｍに形成されている。
【００２５】
次いで，本実施の形態の特徴的な工程を行う。すなわち，図１（ｃ）に示すように，フィールド酸化膜２０上およびゲート酸化膜２２上が覆われるように，ＳＯＩウェハ１２の表面全面に導電層１０２を形成する。導電層１０２は，例えばスパッタ法により形成され，導電性材料，例えばＣ，Ａｕ，Ａｕ合金，Ｐｔ，Ｐｔ合金，ＡｕとＰｔとの合金，Ａｌ，Ａｌ合金，好ましくは不定形炭素，Ａｕ，Ｐｔ，Ａｌから構成されている。また，導電層１０２は，構成材料に応じて，後述のイオン注入時に半導体層１８に生じる電荷３８を外部に除去可能な厚みに形成される。導電層１０２の厚みは，例えば不定形炭素であれば５ｎｍ〜１０ｎｍに，またＡｕ，Ｐｔ，Ａｌであれば１ｎｍ〜５ｎｍに設定する。
【００２６】
次いで，図１（ｃ）に示すように，半導体層１８とゲート酸化膜２２との界面に，中ドーズイオン注入装置によりチャネルイオン，例えばＢ＋２４を２×１０１２個／ｃｍ２〜１×１０１３個／ｃｍ２のドーズ量で注入する。かかるＢ＋２４の注入は，一般的にＶｔコントロールを目的としている。この際，イオン注入は，リソグラフィ法により，ＮチャネルＭＯＳ部とＰチャネルＭＯＳ部で別々に行う。すなわち，ＮチャネルＭＯＳ部にチャネルイオンを注入する時には，ＰチャネルＭＯＳ部上方の導電層１０２上を不図示のレジスト膜で覆う。逆に，ＰチャネルＭＯＳ部にチャネルイオンを注入する時には，ＮチャネルＭＯＳ部上方の導電層１０２上を不図示のレジスト膜で覆う。
【００２７】
また，イオン注入時には，すでに説明したように，注入されたイオン（Ｂ＋）の電荷３８が半導体層１８に発生する。ここで，本実施の形態の特徴である半導体層１８に発生した電荷の除去構成について，図２を参照しながら説明する。
【００２８】
本実施の形態にかかる半導体装置１００のフィールド酸化膜２０上およびゲート酸化膜２２上を含むＳＯＩウェハ１２の表面全面には，導電層１０２が形成されている。かかる構成により，半導体層１８に生じた蓄積電荷３８は，ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流となって図２中の矢印に示すようにゲート酸化膜２２を通過し，導電層１０２に抜ける。さらに，導電層１０２に抜けたＦＮ電流は，例えば導電層１０２に接触するイオン注入装置のＳＯＩウェハ１２支持部材を介して外部に除去される。あるいは，導電層１０２に生じた電子がゲート酸化膜２２を介して半導体層１８に抜け，半導体層１８の蓄積電荷３８を電気的に中和して除去する。
【００２９】
例えば，不定形炭素から成る導電層１０２では，膜厚を１０ｎｍとすると，導電層１０２の比抵抗値は，４．１×１０−３Ω・ｃｍとなる。また，ＳＯＩウェハ１２の半径（中心からエッジまでの距離）が１５０ｍｍである場合，上記半径が１ｃｍであると仮定すると，導電層１０２の比抵抗値は３０．７ｋΩとなる。そして，Ｂ＋２４を１×１０１３個／ｃｍ２のドーズ量で１分間イオン注入した場合には，イオン電流は２７ｎＡ／ｃｍ２となり，半導体層１８の蓄積電位差は０．８ｍＶしか生じない。また，ゲート酸化膜２２を流れるＦＮ電流は，ゲート酸化膜２２の厚みが６ｎｍであれば，６Ｖの電位差で１．３×１０−５Ａ（１３μＡ）／ｃｍ２流れる。また，ＦＮ電流は，ゲート酸化膜２２の厚みが８ｎｍであっても，８Ｖの電位差で上記と同じ１．３×１０−５Ａ（１３μＡ）／ｃｍ２流れることが知られている。このため，本実施の形態によれば，半導体層１８の蓄積電荷３８による電位差は，１０Ｖを超えることはない。また，不定形炭素から成る導電層１０２では，膜厚が５ｎｍ程度であっても，上記電位差を１０Ｖ以下に抑えることができる。半導体層１８の蓄積電位差が１０Ｖよりも低ければ，上記表１に示すように，ゲート酸化膜２２が損傷することがない。その結果，絶縁耐圧不良やＴＤＤＢ不良が発生することなく，半導体装置１００の信頼性を高めることができる。
【００３０】
また，同様に，Ａｕ，ＰｔまたはＡｌから成る導電層１０２では，膜厚を１ｎｍとすると，比抵抗値は各々２．４Ω・ｃｍ，１０．６Ω・ｃｍ，２．７５×１０−６Ω・ｃｍとなる。また，ＳＯＩウェハ１２の半径（中心からエッジまでの距離）１５０ｍｍを１ｃｍと仮定すると，導電層１０２の比抵抗値はＡｕ層が１８０Ω，Ｐｔ層が７９４Ω，Ａｌ層が２０６Ωとなる。そして，Ｂ＋２４を１×１０１３個／ｃｍ２のドーズ量で１分間イオン注入すると，イオン電流は上記と同様に２７ｎＡ／ｃｍ２なので，半導体層１８の蓄積電位差はＡｕ層では５ｍＶ，Ｐｔ層では０．０２Ｖ，Ａｌ層では６ｍＶしか生じない。また，ゲート酸化膜２２を流れるＦＮ電流は，ゲート酸化膜２２の厚みが６ｎｍ〜８ｎｍであれば，６Ｖ〜８Ｖの電位差で１．３×１０−５Ａ（１３μＡ）／ｃｍ２流れる。このため，上記金属材料を採用しても，半導体層１８の蓄積電荷３８による電位差は，１０Ｖを超えることはない。ただし，上記金属から成る導電層１０２の厚みは，Ｂ＋２４を上記ドーズ量でイオン注入するために，５ｎｍ以下にすることが好ましい。
【００３１】
また，導電層１０２としてＡｌを採用すれば，Ａｌが半導体層２２を構成するＳｉの良好な電子受容体（アクセプタ）として機能する。このため，Ｂ＋２４のイオン注入がノック−オン（ｋｎｏｃｋ−ｏｎ）状態で行われても，半導体層２２の不純物や格子欠損を伴う再結合中心などが起こらず，ＦＥＴ特性が劣化することがない。
【００３２】
再び，半導体装置１００の製造工程の説明に戻る。上記イオン注入の後，図１（ｄ）に示すように，導電層１０２を除去する。この際，導電層１０２が不定形炭素から成る場合には，イオン注入時に使用した導電層１０２上のレジスト膜の除去と同時に導電層１０２も除去する。すなわち，レジスト膜は，一般的に硫酸洗浄により除去される。また，導電層１０２を構成する炭素も，硫酸洗浄により除去可能である。このため，導電層１０２とレジスト膜の同時除去が可能となる。その結果，導電層１０２単独の除去工程を行う必要がなく，製造コストの抑制および製造時間の短縮を図ることができる。
【００３３】
また，導電層１０２がＡｕ，ＰｔまたはＡｌから成る場合には，上述した不定形炭素から成る導電層１０２とは異なり，レジスト膜を除去する硫酸洗浄によっては除去されない。このため，上記金属から成る導電層１０２は，王水（濃硫酸と濃硝酸を各々３対１の容積比で混合した混合物）洗浄により除去する。イオン注入工程は，すでに説明したように，ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴに対し個別独立に選択的にイオン注入を行う。このため，ＮチャネルＭＯＳＦＥＴ上またはＰチャネルＭＯＳＦＥＴ上に適宜フォトレジスト膜を形成し，イオン注入後，レジスト膜を硫酸洗浄により除去工程を複数回行う。従って，上記金属から成る導電層１０２を採用すれば，レジスト膜の除去工程では除去されず，王水洗浄までのイオン注入工程に渡り，同一の導電層１０２で上記蓄積電荷の抑制を行うことができる。
【００３４】
導電層１０２の除去後，図１（ｄ）に示すように，ゲート酸化膜２２上にゲート電極２６を形成する。ゲート電極２６は，例えばＣＶＤ法およびフォトリソエッチングにより形成され，導電性材料，例えばポリシリコンから構成されている。その後，半導体層１８にソース／ドレイン領域２８を形成する。ソース／ドレイン領域２８は，ゲート電極２６を用いたセルフアライン（自己整合）技術および高ドーズイオン注入技術により形成される。
【００３５】
次いで，図１（ｅ）に示すように，ＳＯＩウェハ１２の表面全面に層間絶縁膜３０を形成する。層間絶縁膜３０は，例えばＣＶＤ法により形成され，絶縁性材料，例えばＳｉＯ２やＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）から構成されている。その後，層間絶縁膜３０およびゲート酸化膜２２に，フォトリソエッチングによりコンタクトホール３２を開孔する。コンタクトホール３２は，層間絶縁膜３０とゲート酸化膜１８とを貫通し，ソース／ドレイン領域２８に接続される。その後，コンタクトホール３２内に埋め込みプラグ３４を埋め込む。埋め込みプラグ３４は，例えばスパッタ法により形成され，導電性材料，例えばＷ（タングステン）から構成されている。次いで，埋め込みプラグ３４上に配線層３６を形成する。配線層３６は，例えばスパッタ法により形成され，導電性材料，例えばＡｌ（アルミニウム）から構成されている。以上，各工程を行うことにより，ＳＯＩウェハ１２上にＭＯＳ型ＦＥＴが形成された半導体装置１００が形成される。なお，図１（ｅ）では，ゲート電極２６および配線層３６に接続される配線を省略して図示している。
【００３６】
（第２の実施の形態）
次に，図３および図４を参照しながら，本発明の第２の実施の形態にかかる半導体装置２００について説明する。本実施の形態は，ゲート酸化膜２２の形成前に導電層１０２を形成する点に特徴がある。なお，図３は，本発明を適用可能な半導体装置２００の製造工程を説明するための半導体装置２００の概略的な断面図である。また，図４は，イオン注入工程時の半導体装置２００の状態を説明するための半導体装置２００の概略的な断面図である。
【００３７】
本実施の形態にかかる半導体装置２００を形成する場合には，まず図３（ａ）に示すように，図１（ａ）に示す半導体装置１００の製造工程と同様に，ＳＯＩウェハ１２の半導体層１８にフィールド酸化膜２０を形成する。ただし，この時点では，ゲート酸化膜２２の形成は行わない。
【００３８】
次いで，本実施の形態の特徴的な工程を行う。すなわち，図３（ｂ）に示すように，フィールド酸化膜２０上，およびゲート酸化膜２２形成前の半導体層１８上に導電層１０２を直接形成する。導電層１０２は，第１の実施の形態で説明したＣ，Ａｕ，Ａｕ合金，Ｐｔ，Ｐｔ合金，ＡｕとＰｔとの合金，Ａｌ，Ａｌ合金，好ましくは不定形炭素，Ａｕ，Ｐｔ，Ａｌから成り，同一の方法で形成されている。また，導電層１０２は，上記各材料に対応する厚みに成膜されている。その後，図１（ｃ）に示す半導体装置１００の製造工程と同様に，半導体層１８とゲート酸化膜２２との界面にＢ＋２４を注入する。
【００３９】
本実施の形態にかかる半導体装置２００は，図３（ｂ）および図４に示すように，半導体層１８と導電層１０２とが直接接触している。このため，半導体層１８に生じた蓄積電荷３８は，ＦＮ電流となって図４中の矢印に示すように，半導体層１８に直接抜けて消失する。かかる構成により，例えば１×１０１４個／ｃｍ２以上のドーズ量でイオン注入を行っても，半導体層１８での電荷３８の蓄積を防止できる。その結果，高ドーズ量のイオン注入でも半導体層２２で再結合中心が起こらず，ＦＥＴ特性の劣化を防止できる。
【００４０】
イオン注入終了後，図３（ｃ）に示すように，導電層１０２を除去する。この際，導電層１０２が不定形炭素から成る場合には硫酸洗浄により，またＡｕ，Ｐｔ，Ａｌから成る場合には王水洗浄により除去する。
【００４１】
導電層１０２の除去後，図３（ｃ）に示すように，図１（ｂ）に示す半導体装置１００の製造工程と同様に，半導体層１８の表面を酸化処理し，ゲート酸化膜２２を形成する。次いで，図３（ｄ）および図３（ｅ）に示すように，図１（ｄ）および図１（ｅ）に示す半導体装置１００の製造工程と同様に，ゲート電極２６，ソース／ドレイン領域２８，埋め込みプラグ３４，配線層３６を形成する。上記各工程により，ＳＯＩウェハ１２上にＭＯＳ型ＦＥＴが形成された半導体装置２００が形成される。
【００４２】
（第３の実施の形態）
次に，図５を参照しながら，本発明の第３の実施の形態にかかる半導体装置３００について説明する。本実施の形態は，Ｐ（リン）またはＢ（ホウ素）ドープポリシリコンから成る導電層３０２を採用する点に特徴がある。なお，図５は，本発明を適用可能な半導体装置３００の製造工程を説明するための半導体装置３００の概略的な断面図である。
【００４３】
本実施の形態にかかる半導体装置３００を形成する場合には，まず図５（ａ）および図５（ｂ）に示すように，図１（ａ）および図１（ｂ）に示す半導体装置１００の製造工程と同様に，ＳＯＩウェハ１２の半導体層１８にフィールド酸化膜２０およびゲート酸化膜２２を形成する。
【００４４】
次いで，本実施の形態の特徴的な工程を行う。すなわち，図５（ｃ）に示すように，フィールド酸化膜２０上およびゲート酸化膜２２上が覆われるように，ＳＯＩウェハ１２の表面全面に導電層３０２を形成する。導電層３０２は，以下のようにして形成する。まず，ＳＯＩウェハ１２の表面全面に，例えばＣＶＤ法により，アンドープポリシリコン層を形成する。アンドープポリシリコン層は，後述のＰまたはＢドープ後に，イオン注入時に半導体層１８に生じる電荷３８を外部に除去可能な厚み，例えば５ｎｍ〜１０ｎｍに成膜する。次いで，アンドープシリコン層に，イオン注入法によりＰまたはＢを１×１０１６個／ｃｍ３程度ドープし，ドープポリシリコンから成る導電層３０２を形成する。
【００４５】
導電層３０２の形成後，図１（ｃ）に示す半導体装置１００の製造工程と同様に，半導体層１８とゲート酸化膜２２との界面にＢ＋２４を注入する。この際，半導体層１８に生じた蓄積電荷３８は，ゲート酸化膜２２と導電層３０２とを介して除去される。例えば，導電層３０２は，膜厚を１０ｎｍとすると，導電層３０２の比抵抗値は，０．４８Ω・ｃｍとなる。また，ＳＯＩウェハ１２の半径（中心からエッジまでの距離）１５０ｍｍを１ｃｍと仮定すると，導電層３０２の比抵抗値は３．６ＭΩとなる。そして，Ｂ＋２４を１×１０１３個／ｃｍ２のドーズ量で１分間イオン注入した場合には，イオン電流は２７ｎＡ／ｃｍ２となり，半導体層１８の蓄積電位差は０．１Ｖしか生じない。また，ゲート酸化膜２２を流れるＦＮ電流は，ゲート酸化膜２２の厚みが６ｎｍ〜８ｎｍであれば，６Ｖ〜８Ｖの電位差で１．３×１０−５Ａ（１３μＡ）／ｃｍ２流れる。このため，導電層３０２を採用しても，半導体層１８の蓄積電荷３８による電位差は，１０Ｖを超えることはない。また，導電層３０２では，膜厚が５ｎｍ程度であっても，上記電位差を１０Ｖ以下に抑えることができる。その結果，半導体層１８の蓄積電位差が１０Ｖよりも低いので，絶縁耐圧不良やＴＤＤＢ不良が発生しない。
【００４６】
イオン注入後，上記第１および第２の実施の形態とは異なり，図５（ｄ）に示すように，導電層３０２を除去せずに，半導体層１８上方の導電層３０２上に，ゲート電極２６を形成する。ゲート電極２６を形成する場合には，まず導電層３０２上に，例えばＣＶＤ法によりポリシリコン層を形成する。次いで，半導体層１８上方のポリシリコン層上の所定位置に不図示のレジスト膜を形成する。その後，レジスト膜をマスクとしてポリシリコン層および導電層３０２をエッチングし，ゲート電極２６を形成する。本実施の形態によれば，導電層３０２は，ゲート電極２６と略同一のドープポリシリコンから形成されている。このため，ゲート電極２６の下層に導電層３０２を残存させても，導電層３０２をゲート電極２６として機能させることができる。また，本実施の形態によれば，導電層３０２を単独の工程で除去する必要がない。このため，半導体装置３００の製造コストの抑制および製造時間の短縮を図ることができる。
【００４７】
ゲート電極２６形成後，図５（ｅ）に示すように，図１（ｅ）に示す半導体装置１００の製造工程と同様に，ソース／ドレイン領域２８，埋め込みプラグ３４，配線層３６を形成する。上記各工程により，ＳＯＩウェハ１２上にＭＯＳ型ＦＥＴが形成された半導体装置３００が形成される。
【００４８】
以上，本発明の好適な実施の形態について，添付図面を参照しながら説明したが，本発明はかかる構成に限定されるものではない。特許請求の範囲に記載された技術的思想の範疇において，当業者であれば，各種の変更例および修正例に想到し得るものであり，それら変更例および修正例についても本発明の技術的範囲に属するものと了解される。
【００４９】
【発明の効果】
本発明によれば，第１絶縁層と絶縁領域とで絶縁された半導体層にイオン注入により活性領域を形成する場合でも，半導体層への電荷の蓄積を抑えることができる。このため，第１絶縁層がイオン注入時に破壊されることがない。
【図面の簡単な説明】
【図１】本発明を適用可能な半導体装置の製造工程を説明するための半導体装置の概略的な断面図である。
【図２】図１に示すイオン注入工程時の半導体装置の状態を説明するための半導体装置の概略的な断面図である。
【図３】本発明を適用可能な他の半導体装置の製造工程を説明するための半導体装置の概略的な断面図である。
【図４】図３に示すイオン注入工程時の他の半導体装置の状態を説明するための半導体装置の概略的な断面図である。
【図５】本発明を適用可能な他の半導体装置の製造工程を説明するための半導体装置の概略的な断面図である。
【図６】従来の半導体装置の製造工程を説明するための半導体装置の概略的な断面図である。
【図７】図６に示すイオン注入工程時の従来の半導体装置の状態を説明するための半導体装置の概略的な断面図である。
【符号の説明】
１２      ＳＯＩウェハ
１４      半導体基板
１６      ＢＯＸ層
１８      半導体層
２０      フィールド酸化膜
２２      ゲート酸化膜
２４      Ｂ＋
２６      ゲート電極
２８      ソース／ドレイン領域
３０      層間絶縁膜
３２      コンタクトホール
３４      埋め込みプラグ
３６      配線層
１００      半導体装置
１０２      導電層
【図１】
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【図２】
0003871241.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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