(57)【特許請求の範囲】
【請求項１】
第１のピッチに適合する貫通導体を有する支持基板と、
前記支持基板上方に形成されたキャパシタと、
前記支持基板上方に形成され、前記貫通導体を、一部前記キャパシタを介して、上方に導出すると共に、分岐を有し、前記第１のピッチより狭い第２のピッチの配線を形成する配線層と、
前記配線層上方に配置され、第２のピッチに適合する端子を有し、前記配線層に前記端子を介して接続された複数の半導体素子と、
第１のピッチの配線を有し、前記貫通導体の下面に接続された回路基板と、
を有し、前記貫通導体が電源配線と信号配線を含み、前記キャパシタが前記電源配線間に接続されたデカップリングキャパシタを構成し、前記配線層が、前記電源配線に接続され、前記デカップリングキャパシタと前記半導体素子との間で前記分岐を構成する配線と、前記信号配線に接続され、ほぼ垂直に導出する配線とを含み、前記信号配線に接続された配線を含む領域で、前記キャパシタが欠所を有する半導体装置。
【請求項２】
前記支持基板が、側壁に絶縁膜を形成した貫通孔を有するＳｉ基板であり、前記貫通導体が前記貫通孔を埋める金属導体である請求項１に記載の半導体装置。
【請求項３】
さらに、前記支持基板上に配置され、１０ｐｐｍ／℃以下の面内方向熱膨張率を有し、前記配線層、前記キャパシタを絶縁する絶縁層を有する請求項1または２記載の半導体装置。
【請求項４】
前記キャパシタが、Ｂａ、Ｓｒ、Ｔｉの内少なくとも一つを含む酸化物層のキャパシタ誘電体層と、前記キャパシタ誘電体層を挟んで配置され、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄまたはこれらの酸化物を少なくとも一部に含む１対のキャパシタ電極とを有する請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
（ａ）支持基板に第１のピッチで貫通孔を形成する工程と、
（ｂ）前記貫通孔側壁に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜を形成した貫通孔内に貫通導体を充填する工程と、
（ｄ）前記支持基板上に前記貫通導体の少なくとも一部に接続されたキャパシタと前記貫通導体または前記キャパシタに接続され、前記第１のピッチより狭い第２のピッチを有する配線を形成する工程と、
（ｅ）前記配線上に、前記第２のピッチに適合する端子を有する複数の半導体素子を接続する工程と、
（ｆ）前記支持基板の前記貫通導体の下面を、前記第１のピッチの配線を有する回路基板に接続する工程と、
を含み、
を有し、前記貫通導体が電源配線と信号配線を含み、前記キャパシタが前記電源配線間に接続されたデカップリングキャパシタを構成し、前記配線層が、前記電源配線に接続され、前記デカップリングキャパシタと前記半導体素子との間で前記分岐を構成する配線と、前記信号配線に接続され、ほぼ垂直に導出する配線とを含み、前記信号配線に接続された配線を含む領域で、前記キャパシタが欠所を有する半導体装置の製造方法。
【請求項６】
前記支持基板がＳｉ基板であり、前記工程（ａ）が、Ｓｉ基板両面を熱酸化して酸化シリコン膜を形成し、一方の酸化シリコン膜からシリコン基板を貫通し、他方の酸化シリコン膜に達する貫通孔を形成し、前記工程（ｂ）が貫通孔側壁を熱酸化し、前記工程（ｃ）が、他方の酸化シリコン膜裏面上にシード層を形成し、貫通孔底面の酸化シリコン膜を除去してシード層を露出し、貫通孔内に前記シード層をシードとしてメッキ層を形成する、請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の部品を一つのモジュールに収納してワンパッケージ化した半導体装置に関し、特に半導体素子外部にキャパシタを接続して高周波特性を改良した半導体装置およびその製造方法に関する。
【０００２】
本明細書においては、複数の半導体デバイスをモジュール化して、半導体装置を構成する場合、各半導体デバイスを半導体素子と呼ぶ。ＣＰＵ等のＬＳＩも半導体素子と呼ぶ。
【０００３】
【従来の技術】
近年、既存のチップを組み合わせて、高密度に接続し、所望の機能を実現するシステムインパッケージ（ＳｉＰ）が台頭している。全機能を１チップ上に集積化する場合と較べ、開発期間の短縮を図れ、価格対性能比を向上することができる。
【０００４】
また、デジタルＬＳＩ等の半導体素子は、高速化と低消費電力化が進んでいる。低消費電力化のために、電源電圧は低減している。負荷インピ‐ダンスが急激に変動した時などに、電源電圧は変動し易い。電源電圧が変動すると、半導体素子の機能に障害を生じる。電源電圧の変動を抑えるためのデカップリングキャパシタの役割が重要となっている。
【０００５】
半導体素子の高速化に伴い、高周波リップルの影響は増大している。デカップリングキャパシタは、高周波リップル成分の吸収も効率的に行なうことが望まれる。
【０００６】
これらのために、キャパシタの等価直列抵抗（ＥＳＲ）、等価直列インダクタンス（ＥＳＬ）を低減することが望まれる。このためには、半導体チップとキャパシタとの間の配線長を最小にすることが望まれる。
【０００７】
システムインパッケージにおいて、半導体チップ、回路基板にデカップリングキャパシタ等を接続する方法として（１）樹脂ビルドアップ系、（２）厚膜セラミックス系、（３）薄膜多層系等の技術が知られている。
【０００８】
（１）樹脂ビルドアップ系は、基板にプリント板を用い、絶縁層、受動部品層、配線層をビルドアップ層としてその上に形成し、半導体チップの直下にキャパシタを形成して貫通配線を介して接続する。絶縁層として有機絶縁層を用いることにより、低コスト、低温プロセスが可能である。また、受動部品と絶縁層との熱膨張率の差を小さくすることにより、実装後の熱サイクルによって発生する熱応力を緩和させることができる。
【０００９】
半導体チップの直下にキャパシタを配置し、ＥＳＬを低減することができるが、キャパシタの支持体の貫通配線のピッチは５０〜２００μｍと比較的大きい。得られるキャパシタの容量は、数１００ｐＦ／ｃｍ2であり、高周波でのデカップリングキャパシタとしては不充分である。
【００１０】
（２）厚膜セラミックス系は、基板や絶縁層に低損失セラミックス材料を用い、誘電体層、抵抗層を一体焼成する。半導体チップの直下にキャパシタを形成し、貫通配線を介して接続することができる。部品内臓能力に優れ、誘電損失（ｔａｎδ）が低い。このため、高周波での伝送損失が小さい。
【００１１】
得られる容量は、数１０ｎＦ／ｃｍ2であり、高周波でのデカップリングキャパシタとしての機能は不充分である。焼成時に体積が収縮し、寸法のバラツキが大きくなるため、キャパシタの支持体の貫通配線ピッチは１００〜２００μｍ程度と大きい。
【００１２】
（３）薄膜多層系は、絶縁層に低誘電率樹脂を用い、支持基板にシリコンやガラスを用いる。抵抗やキャパシタを層内に形成し、半導体チップの直下にキャパシタを貫通配線を介して接続することができる。高温プロセスを使用し、数１００ｎＦ／ｃｍ2と大容量のキャパシタが得られる。
【００１３】
半導体プロセスを用いることにより、支持体の貫通配線ピッチは、２０〜５０μｍ程度まで微細化できる。受動部品と絶縁層との熱膨張率の差を小さくすることにより、実装後の熱サイクルによって発生する熱応力を緩和させることができる。
【００１４】
半導体素子の高速動作、低消費電力化、大面積化はますます進行する。半導体素子内のトランジスタや配線は微細化を続けている。半導体素子の端子数も増加し、端子間のピッチも狭くなる。デカップリングキャパシタの支持体の貫通配線ピッチを半導体素子の端子のピッチと合わせ狭くすることには限界が生じる。
【００１５】
半導体素子の直下でなく、近傍にキャパシタを実装すれば、低コストで大容量のキャパシタを設けることができる。しかしながら、配線の引き回しが必要となり、高周波特性は悪くなる。ＧＨｚ以上の周波数で高速動作する半導体素子に対応したデカップリングキャパシタを設けることは困難となる。
【００１６】
【発明が解決しようとする課題】
このように、システムインパッケージにおいて半導体素子とキャパシタ等の電子部品と回路基板とを好適に接続することに制限が生じている。
【００１７】
本発明の目的は、狭い端子ピッチを有する半導体素子と、より広いピッチの貫通配線を有する支持体とキャパシタとを好適に電気的に接続し、大容量でインダクタンスを低減したデカップリング機能を実現できる半導体装置を提供することである。
【００１８】
本発明の他の目的は、半導体素子の微細化に対応できるシステムインパッケージを提供することである。
【００１９】
本発明のさらに他の目的は、このようなシステムインパッケージに用いる、複数の半導体素子を含む半導体装置を提供することである。
【００２０】
【課題を解決するための手段】
本発明の１観点によれば、
第１のピッチに適合する貫通導体を有する支持基板と、
前記支持基板上方に形成されたキャパシタと、
前記支持基板上方に形成され、前記貫通導体を、一部前記キャパシタを介して、上方に導出すると共に、分岐を有し、前記第１のピッチより狭い第２のピッチの配線を形成する配線層と、
前記配線層上方に配置され、第２のピッチに適合する端子を有し、前記配線層に前記端子を介して接続された複数の半導体素子と、
第１のピッチの配線を有し、前記貫通導体の下面に接続された回路基板と、
を有し、前記貫通導体が電源配線と信号配線を含み、前記キャパシタが前記電源配線間に接続されたデカップリングキャパシタを構成し、前記配線層が、前記電源配線に接続され、前記デカップリングキャパシタと前記半導体素子との間で前記分岐を構成する配線と、前記信号配線に接続され、ほぼ垂直に導出する配線とを含み、前記信号配線に接続された配線を含む領域で、前記キャパシタが欠所を有する半導体装置
が提供される。
【００２１】
本発明の他の観点によれば、
（ａ）支持基板に第１のピッチで貫通孔を形成する工程と、
（ｂ）前記貫通孔側壁に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜を形成した貫通孔内に貫通導体を充填する工程と、
（ｄ）前記支持基板上に前記貫通導体の少なくとも一部に接続されたキャパシタと前記貫通導体または前記キャパシタに接続され、前記第１のピッチより狭い第２のピッチを有する配線を形成する工程と、
（ｅ）前記配線上に、前記第２のピッチに適合する端子を有する複数の半導体素子を接続する工程と、
（ｆ）前記支持基板の前記貫通導体の下面を、前記第１のピッチの配線を有する回路基板に接続する工程と、
を含み、
を有し、前記貫通導体が電源配線と信号配線を含み、前記キャパシタが前記電源配線間に接続されたデカップリングキャパシタを構成し、前記配線層が、前記電源配線に接続され、前記デカップリングキャパシタと前記半導体素子との間で前記分岐を構成する配線と、前記信号配線に接続され、ほぼ垂直に導出する配線とを含み、前記信号配線に接続された配線を含む領域で、前記キャパシタが欠所を有する半導体装置の製造方法
が提供される。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００２３】
図５（Ａ）は、システムインパッケージＳｉＰの構成例を示す。回路基板５０の上に、複数の半導体素子を含む回路部品５２−１〜５２‐５が搭載されている。
半導体素子は、たとえば、演算処理装置、デジタル信号演算処理装置（ＤＳＰ）、メモリ、高周波（ＲＦ）ＩＣ、入出力インターフェイス（Ｉ／Ｏ）等である。他の回路部品５３は、たとえばＳＡＷフィルタである。
【００２４】
回路基板５０上には配線が形成されており、回路基板５０と半導体素子５２−１〜５２‐５（および回路部品５３）との間にキャパシタや配線を内蔵した中間積層体５１が接続されている。以下、キャパシタ、配線を内蔵する中間積層体５１の製造プロセスについて説明する。
【００２５】
図１（Ａ）に示すように、例えば６インチＳｉウエハ１１を厚さ３００μｍに鏡面研磨し、両面に熱酸化により厚さ約０．５μｍの酸化シリコン層１２、１３を形成する。
【００２６】
なお、熱酸化に代え、減圧気相堆積（ＬＰＣＶＤ）やスパッタリングによって酸化シリコン等の絶縁層を形成してもよい。絶縁層は、Ｓｉ基板をドライエッチングする際のエッチングストッパとして作用させる層であり、酸化シリコンに限らない。例えば酸化窒化層や酸化層と窒化層との積層でもよい。
【００２７】
図１（Ｂ）に示すように、酸化シリコン層１２の上にホトレジスト材によりレジストマスクＰＲ１を形成する。レジストマスクＰＲ１をエッチングマスクとし、ＣＦ4を主エッチングガスとして酸化シリコン層１２をエッチングし、開口１４を形成する。開口１４は、貫通配線を形成するパターンに従って形成される。この段階でレジストマスクＰＲ１を除去してもよい。
【００２８】
次に、レジストマスクＰＲ１またはパターニングされた酸化シリコン層１２Ａをエッチングマスクとし、ＳＦ6およびＣ4Ｆ8を主エッチングガスとするドライエッチングを行ない、Ｓｉ基板１１の異方性エッチング（Ｄｅｅｐ  ＲＩＥ）を行なう。このエッチングは、下側の酸化シリコン層１３で自動的に停止する。このようにして、酸化シリコン層１２ａ、Ｓｉ基板１１ａを貫通したビア孔１４が形成される。レジストマスクＰＲ１が除去されていない場合は、エッチング終了後レジストマスクＰＲ１を除去する。
【００２９】
図１（Ｃ）に示すように、Ｓｉ基板１１ａを熱酸化し、Ｓｉ表面が露出している領域に厚さ約１μｍの酸化シリコン層１５ａを形成する。ビア孔底面に残った酸化シリコン層１３はもとの厚さ（約０．５μｍ）のまま残る。Ｓｉ基板１１ａ上面および下面の酸化シリコン層は、さらに酸化され、厚さ約１μｍ以上の酸化シリコン層１５ｂ、１５ｃとなる。
【００３０】
図１（Ｄ）に示すように、スパッタリングにより基板裏面上に厚さ約０．２μｍのＴｉ層１６、厚さ約１．０μｍのＰｔ層１７を形成する。Ｐｔ層１７は、この後行なわれるメッキのシード層を形成する。Ｔｉ層１６は、Ｐｔ層１７のＳｉ基板に対する密着性を促進するための密着層である。シード層が良好な密着性を有する場合、密着層は省略することができる。なお、シード層（および密着層）はスパッタリングの他、ＣＶＤ、印刷などによって形成することもできる。
【００３１】
緩衝フッ酸溶液をエッチャントとするウエットエッチングを行なうことにより、ビア孔底面の酸化シリコン層１３を除去する。この際、他の酸化シリコン層もエッチングされるが、厚さの差により全部は除去されず、厚さの一部は残る。
【００３２】
緩衝フッ酸溶液によるエッチングに続いて、希フッ酸硝酸液をエッチャントとするウエットエッチングを行ない、ビア孔底面に露出したＴｉ層１６をエッチングする。このようにして、ビア孔底面にＰｔ層１７が露出する。Ｔｉ層は、エッチングが始まると瞬時に溶けてしまう。エッチング溶液が酸化シリコン層もエッチングする性質を有しても、Ｔｉ層のエッチングの間に酸化シリコン層がエッチングされる厚さは極めて限られたものである。シリコン基板１１ａは酸化シリコン層で覆われた状態を保つ。
【００３３】
なお、ウエットエッチングに代え、ドライエッチングを行なってもよい。この場合も、ビア孔底面の酸化シリコン層１３がエッチング終了しても、その他の酸化シリコン層１５ａ、１５ｂ、１５ｃは少なくともその一部が残る。
【００３４】
このようにして、Ｓｉ基板に複数の貫通孔を形成することができる。貫通孔の底面にはメッキ用のシード層が露出し、貫通孔の側壁は絶縁層に覆われている。Ｓｉ基板上面も絶縁層に覆われている。
【００３５】
図１（Ｅ）に示すように、電解メッキを行うことにより、ビア孔１４内のＰｔ層１７上にＰｔメッキ層を形成し、ビア孔を埋めるビア導電体１８を形成する。
【００３６】
なお、ビア孔の径が小さな場合、メッキに代えＣＶＤで貫通導体を形成することもできる。この場合は、シード層は特に必要なく、例えば図１（Ｂ）または（Ｃ）の状態で、ＣＶＤを行うことができる。
【００３７】
図１（Ｆ）に示すように、Ｓｉ基板上面に対し化学機械研磨（ＣＭＰ）を行うことにより、表面を平坦化する。貫通導体１８の上面と、周囲の絶縁層１５ｂの上面とが面一となる。同様、Ｓｉ基板下面にもＣＭＰを行ない、絶縁層１５ｃ、貫通導体１８を露出する。このようにして、貫通導体１８を備えた支持基板Ｓが得られる。
【００３８】
図２（Ｇ）に示すように、支持基板Ｓの表面上に、基板温度４００℃でスパッタリングを行ない、厚さ約０．１μｍのＴｉ層、厚さ約０．２μｍのＰｔ層を順次形成し、下部電極層２０とする。下部電極層２０の上にレジストマスクＰＲ２を形成し、このレジストマスクＰＲ２をマスクとし、Ａｒイオンを用いたミリングにより、下部電極層２０をパターニングする。ミリングとエッチングを組み合わせても良い。その後レジストマスクＰＲ２は除去する。
【００３９】
下部電極２０は、広い面積を有し、信号配線等の配線を通過させる領域およびその周囲に欠所を有する。欠所内に配線用の引き出し電極が同一電極層から形成される。
【００４０】
図２（Ｈ）に示すように、下部電極２０を覆って基板上に（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）薄膜２１を形成する。この成膜条件は、例えば基板温度５５０℃、ガス流量Ａｒ：８０ｓｃｃｍ、Ｏ2：１０ｓｃｃｍ、真空度３０ｍＴｏｒｒ、印加電力３００Ｗ、プロセス時間１時間である。このような条件で、膜厚０．２μｍ、比誘電率５００、誘電損失２％のＢＳＴ誘電体膜が得られる。
【００４１】
高い比誘電率を有する材料として他にＳｒＴｉＯ3、ＢａＴｉＯ3等を用いてもよい。Ｂａ、Ｓｒ、Ｔｉの少なくとも一つを含み、高い比誘電率を有する酸化物誘電体を用いることが好ましい。誘電体膜の形成に、スパッタリングの他、ゾルゲル法、ＣＶＤを用いることもできる。
【００４２】
誘電体膜２１の上にレジストパターンＰＲ３を形成し、緩衝フッ酸溶液（ＮＨ4Ｆ：ＨＦ＝６：１）のエッチングを行ない、引き出し電極およびキャパシタ電極の接続部表面を露出する。その後レジストパターンＰＲ３は除去する。
【００４３】
図２（Ｉ）に示すように基板温度４００℃でスパッタリングを行ない、厚さ約０．２μｍのＰｔ層２２を形成する。Ｐｔ層２２の上にレジストパターンＰＲ４を形成し、Ａｒイオンのミリングにより、Ｐｔ層２２を選択的に除去する。このようにして、上部電極パターンおよび貫通導体パターンが形成される。その後レジストパターンＰＲ４は除去する。
【００４４】
このようにして、ＢＳＴ誘電体膜を挟んだ下部電極、上部電極によりキャパシタが形成される。また、誘電体膜の無い領域で積層された下部電極、上部電極により、貫通導体が形成される。酸化物誘電体膜と接するキャパシタ電極は、耐酸化性のあるＡｕやＰｔ等、または酸化されても導電性を保つＰｔ、Ｉｒ、Ｒｕ、Ｐｄまたはこれらの酸化物で形成することが好ましい。
【００４５】
図２（Ｊ）に示すように、上部電極２２を覆うように、感光性ポリイミド樹脂層２３を成膜する。このポリイミドは、１０ｐｐｍ／℃以下の面内方向熱膨張率を有することが望ましい。実装後の熱サイクルによる熱応力を緩和させることができる。
【００４６】
レチクル等を用いて感光性ポリイミド層２３を選択的に露光し、現像することにより配線形成領域のポリイミド層を除去する。なお、他の方法によりポリイミド層をパターニングしても良い。
【００４７】
図２（Ｋ）に示すように、ポリイミド層２３の開口内に露出したＰｔ層表面上に、Ｃｕ層２５を電解メッキにより形成する。酸化物誘電体層を用いたキャパシタを形成した後の配線としてはＣｕを用いることが好ましい。その後、必要に応じてＣＭＰを行なうことにより、Ｃｕ層２５とポリイミド層２３の表面を平坦化する。
【００４８】
図３（Ｌ）に示すように、スパッタリングによりポリイミド層２３、引き出し電極２５の上に第１配線層２６として厚さ約０．２μｍのＣｕ層を形成する。なお、スパッタリングに代え無電解メッキまたは無電解メッキと電解メッキの組み合わせを用いても良い。レジストマスクを形成し、イオンミリングを行うことにより第１配線層２６のパターンを形成する。
【００４９】
図３（Ｍ）に示すように、第１配線層のパターンは、例えば貫通導体１８のピッチ、線幅の半分のピッチ、線幅を有する。たとえば、貫通導体のピッチが５０μｍ、線幅が２０μｍの場合、ピッチ２５μｍ、線幅１０μｍである。
【００５０】
第１配線層２６のパターニング後、感光性ポリイミド樹脂を塗布し、第１配線層２６間を絶縁する絶縁層２８を形成する。このポリイミド樹脂は、前述のポリイミド同様、１０ｐｐｍ／℃以下の面内方向熱膨張率を有することが好ましい。第１配線層２６とポリイミド層２８が面一でない場合、ＣＭＰ等で平坦化することが好ましい。このようにして第１配線層パターンが形成される。
【００５１】
図３（Ｎ）に示すように、前述同様の手法により、接続配線パターン２９を形成する。
【００５２】
図３（Ｏ）に示すように、前述同様の手法により、接続配線パターン間をポリイミド層３０で埋める。
【００５３】
図３（Ｐ）に示すように、前述同様の手法により、第２配線層３１を厚さ約０．２μｍのＣｕ層により形成する。
【００５４】
図４（Ｑ）に示すように、前述同様の手法により第２配線層３１をパターニングし、その間の領域を前述同様のポリイミドの絶縁層３２で埋め込む。このようにして、第２配線パターンが形成される。
【００５５】
なお、同様の工程を繰り返すことにより、任意層数の配線を形成することができる。
【００５６】
図４（Ｒ）に示すように、配線層表面上に保護膜３３として前述同様の手法によりポリイミド層を形成する。感光性ポリイミドの保護膜３３に、前述同様の手法により選択的に開口を形成し、電極導出領域を形成する。
【００５７】
図４（Ｓ）に示すように、保護膜３３を覆うように基板表面上に、下から厚さ約０．０５μｍのＣｒ層、厚さ２μｍのＮｉ層、厚さ約０．２μｍのＡｕ層を積層する。積層をパターニングすることにより電極パッド３５を形成する。
【００５８】
なお、上述同様の手法により、基板下面上にも保護膜３４、電極パッド３６を形成する。
【００５９】
形成された電極パッド３５、３６の上に、たとえばＰｂ−５ｗｔ％Ｓｎハンダをメタルマスクを通して蒸着し、フラックスを塗布し、３５０℃に加熱溶融し、接続用のハンダバンプ３７、３８を形成する。このようにして、キャパシタ、配線層を備えた中間積層体５１を形成する。
【００６０】
図４（Ｔ）に示すように、中間積層体５１上に半導体素子５２を重ね合わせて配置し、バンプを溶融することにより実装し、モジュールを形成する。１つの半導体素子のみを図示したが、図５（Ａ）に示すように中間積層体５１上に複数の半導体素子５２が接続される。その後、回路基板５０上に中間積層体５１を接続する。なお、中間積層体上に複数の回路部品を実装したモジュールを製品として提供し、ユーザが回路基板上に実装してもよい。
【００６１】
図５（Ｂ）は、モジュール内の配線の一部を概略的に示す。回路基板５０の上に、中間積層体５１が配置され、中間積層体５１の上に複数の半導体素子ＩＣ１，ＩＣ２を含む回路部品５４が配置されている。中間積層体５１内には、支持基板Ｓに形成された貫通導体ｐｃ、貫通ｐｃに接続される垂直配線ＷＶ、垂直配線ＷＶに接続されたキャパシタの電極Ｃ１、Ｃ２、半導体素子間の接続を行なうローカル配線ＬＩ１、ＬＩ２が形成されている。
【００６２】
半導体素子ＩＣ１、ＩＣ２の端子ピッチは、回路基板５０の端子ピッチよりも狭い。回路基板５０上の配線を介して半導体素子ＩＣ１、ＩＣ２の端子間を接続しようとすると、配線ピッチを一旦拡大する必要がある。中間積層体５１内の配線を用いることにより、配線ピッチを変えず、または配線ピッチの拡大を抑えて、より短い配線長で半導体素子ＩＣ１、ＩＣ２間を接続することができる。
【００６３】
図４（Ｔ）に示す構成においては、信号配線ＴＳは、半導体素子５２から回路基板５０に垂直に配線されている。従って、配線長は短い。電源配線Ｖ、Ｇは、回路基板５０からキャパシタの一方の電極を介して半導体素子５２に接続されている。電源配線はキャパシタより上の部分で分岐を有し、半導体素子５２の端子ピッチに適合する配線ピッチを形成している。対向するキャパシタ電極は電源配線間のデカプリングキャパシタを構成する。
【００６４】
このような構成とすることにより、狭い端子ピッチを有する半導体素子を効率的に広い配線ピッチを有する回路基板に接続することができる。さらに、回路基板を介さず半導体素子間を接続するローカル配線を形成することもできる。十分な容量のキャパシタを形成し、デカップリングキャパシタの機能を果たさせることができる。
【００６５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。以下、本発明の特徴を付記する。
【００６６】
（付記１）  第１ピッチに適合する貫通導体を有する支持基板と、
前記支持基板上方に形成されたキャパシタと、
前記支持体上方に形成され、前記貫通導体を、一部前記キャパシタを介して、上方に導出すると共に、分岐を有し、第２ピッチの配線を形成する配線層と、
前記配線層上方に配置され、第２ピッチに適合する端子を有し、前記配線層に前記端子を介して接続された複数の半導体素子と、
を有する半導体装置。
【００６７】
（付記２）  前記支持基板が、側壁に絶縁膜を形成した貫通孔を有するＳｉ基板であり、前記貫通導体が前記貫通孔を埋める金属導体である付記１に記載の半導体装置。
【００６８】
（付記３）  前記絶縁膜が熱酸化した酸化シリコン膜であり、前記シリコン基板の上面、下面も酸化シリコン膜で覆われている付記２記載の半導体装置。
【００６９】
（付記４）  前記キャパシタが、電源配線間に接続されたデカップリングキャパシタであり、前記配線層が前記デカップリングキャパシタと前記半導体素子との間で分岐を有する付記１または２記載の半導体装置。
【００７０】
（付記５）  前記貫通導体が第１の信号配線を含み、前記配線層が第１の信号配線を、ほぼ垂直に導出する第２の信号配線を含み、前記キャパシタが前記第２の信号配線を含む領域で欠所を有する電極を有する付記１〜４のいずれか１項に記載の半導体装置。
【００７１】
（付記６）  さらに、前記支持基板上に配置され、１０ｐｐｍ／℃以下の面内方向熱膨張率を有し、前記配線層、前記キャパシタを絶縁する絶縁層を有する付記1〜５のいずれか１項記載の半導体装置。
【００７２】
（付記７）  前記キャパシタが、Ｂａ、Ｓｒ、Ｔｉの内少なくとも一つを含む酸化物層のキャパシタ誘電体層と、前記キャパシタ誘電体層を挟んで配置され、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄまたはこれらの酸化物を少なくとも一部に含む１対のキャパシタ電極とを有する付記１〜６のいずれか１項に記載の半導体装置。
【００７３】
（付記８）  前記配線層が、前記複数の半導体素子間を接続する配線を含む付記１〜７のいずれか一項に記載の半導体装置。
【００７４】
（付記９）  さらに、第１ピッチの配線を有し、前記貫通導体の下面に接続された回路基板を有する付記１〜８のいずれか１項に記載の半導体装置。
【００７５】
（付記１０）  前記第２ピッチは、前記第１ピッチより狭い付記１〜９のいずれか１項に記載の半導体装置。
【００７６】
（付記１１）  さらに、前記配線層に接続された他の回路部品を含む付記１〜１０のいずれか１項記載の半導体装置。
【００７７】
（付記１２）  （ａ）支持基板に第１のピッチで貫通孔を形成する工程と、
（ｂ）前記貫通孔側壁に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜を形成した貫通孔内に貫通導体を充填する工程と、
（ｄ）前記支持基板上に前記貫通導体の少なくとも一部に接続されたキャパシタと前記貫通導体または前記キャパシタに接続され、第２のピッチを有する配線を形成する工程と、
（ｅ）前記配線上に、前記第２のピッチに適合する端子を有する複数の半導体素子を接続する工程と、
を含む半導体装置の製造方法。
【００７８】
（付記１３）  前記支持基板がＳｉ基板であり、前記工程（ａ）が、Ｓｉ基板両面を熱酸化して酸化シリコン膜を形成し、一方の酸化シリコン膜からシリコン基板を貫通し、他方の酸化シリコン膜に達する貫通孔を形成し、
前記工程（ｂ）が貫通孔側壁を熱酸化し、
前記工程（ｃ）が、他方の酸化シリコン膜裏面上にシード層を形成し、貫通孔底面の酸化シリコン膜を除去してシード層を露出し、貫通孔内に前記シード層をシードとしてメッキ層を形成する、
付記１２記載の半導体装置の製造方法。
【００７９】
（付記１４）  前記工程（ｄ）が、下部電極層を形成し、信号配線およびその周囲に欠所を形成するように下部電極をパターニングし、下部電極を覆うように酸化物誘電体膜を成膜し、信号配線および下部電極接続部を露出するように酸化物誘電体膜をパターニングし、酸化物誘電体膜を覆うように上部電極層を形成し、信号配線、下部電極に接続する配線およびその周囲に欠所を形成するように上部電極をパターニングする、
付記１３記載の半導体装置の製造方法。
【００８０】
（付記１５）  前記工程（ｄ）が、さらに絶縁層と配線層とを交互に形成し、第２のピッチを有する配線層を形成する付記１４記載の半導体装置の製造方法。
【００８１】
（付記１６）  前記工程（ｄ）が、複数の半導体素子間を接続する配線を含む配線層を形成する付記１５記載の半導体装置の製造方法。
【００８２】
（付記１７）  さらに、
（ｆ）  前記第１のピッチに適合する配線を有する回路基板上に前記支持基板を接続する工程、
を有する付記１２〜１５のいずれか１項に記載の半導体装置の製造方法。
【００８３】
【発明の効果】
以上説明したように本発明によれば、良好な性能を有するデカップリングキャパシタを備えたシステムインパッケージを形成することができる。
【００８４】
キャパシタの支持基板上の配線により、半導体素子間の接続を行うことができる。狭ピッチの端子間を直接接続することが容易となる。
【図面の簡単な説明】
【図１】  本発明の実施例による中間積層体の製造工程を示す断面図である。
【図２】  本発明の実施例による中間積層体の製造工程を示す断面図である。
【図３】  本発明の実施例による中間積層体の製造工程を示す断面図である。
【図４】  本発明の実施例による中間積層体の製造工程を示す断面図である。
【図５】  システムインパッケージの構成を概略的に示す平面図および部分断面図である。
【符号の説明】
１１  Ｓｉ基板
１２、１３  酸化シリコン層
１４  開口（ビア孔）
１５  酸化シリコン層
１６  Ｔｉ層
１７  Ｐｔ層
１８  貫通導体（Ｐｔ）
２０  下部電極
２１  ＢＳＴ層
２２  上部電極
２３  ポリイミド層
２５  引き出し電極
２６  第１配線層
２８  ポリイミド層
２９  接続配線
３０  ポリイミド層
３１  第２配線層
３２、３３  ポリイミド層
３５、３６  電極パッド
３７、３８  ハンダバンプ
５０  回路基板
５１  中間積層体
５２  半導体素子
５３  他の回路部品
５４  回路部品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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