(57)【特許請求の範囲】
【請求項１】
下部配線が形成された半導体基板上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜上に導電膜パターンを形成する段階と、
前記導電膜パターンを含んで前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
前記導電膜パターンとオーバーラップされるように前記第２層間絶縁間膜上にブロッキングパターン層を形成するが、少なくとも前記導電膜パターンの幅以上を有するように形成し、前記第１及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成する段階と、
前記第２層間絶縁膜の上部表面らを露出させて前記ブロッキングパターン層を横切るバー(BAR)形態のオープン(OPEN)領域を持つフォトレジストパターンを前記ブロッキングパターン層の上に形成する段階と、
前記ブロッキングパターン層及び前記フォトレジストパターンをマスクで使用して前記第１及び第２層間絶縁膜をエッチングするが、前記下部配線が露出されるようにエッチングしてコンタクトホールを形成する段階とを含むことを特徴とする半導体装置のコンタクト形成方法。
【請求項２】
前記ブロッキングパターン層は、ポリシリコン膜及びシリコン窒化膜Ｓｉ3 Ｎ4 のうちのいずれか１つであることを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
【請求項３】
前記半導体装置のコンタクト形成方法は、前記導電膜パターン形成後、前記導電膜パターンを覆うように保護膜を形成するが、前記第１及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成する段階とを付加的に含むことを特徴とする請求項１に記載の半導体装置のコンタクト形成方法。
【請求項４】
前記保護膜は、前記導電膜パターン上に形成されたキャッピング膜と、
前記導電膜パターン両側壁に形成されたスペーサーを含むことを特徴とする請求項３に記載の半導体装置のコンタクト形成方法。
【請求項５】
前記保護膜は、シリコン窒化膜Ｓｉ3 Ｎ4であることを特徴とする請求項３に記載の半導体装置のコンタクト形成方法。
【請求項６】
活性領域と非活性領域が定義された半導体基板の前記活性領域上にキャパシタコンタクト用パッド電極を形成する段階と、
前記パッド電極を含んで前記半導体基板上に第１層間絶縁膜を形成する段階と、
前記活性領域の前記第１層間絶縁膜上にビットライン電極を形成する段階と、
前記ビットライン電極を覆うように保護膜を形成する段階と、
前記保護膜を含んで前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
前記ビットライン電極とオーバーラップされるように前記第２層間絶縁膜上にブロッキングパターン層を形成するが、少なくとも前記ビットライン電極の幅以上を有するように形成する段階と、
前記第２層間絶縁膜の上部表面らを露出させて前記ブロッキングパターン層を横切るバー(BAR)形態のオープン(OPEN)領域を持つフォトレジストパターンを前記ブロッキングパターン層の上に形成する段階と、
前記ブロッキングパターン層及び前記フォトレジストパターンをマスクで使用して前記第１層間絶縁膜及び第２層間絶縁膜をエッチングするが、
前記パッド電極上部表面の一部が露出されるようにエッチングしてコンタクトホールを形成する段階とを含み、
前記保護膜及びブロッキングパターン層は、前記第１及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成されて前記コンタクトホールを自己整列させることを特徴とする半導体装置のコンタクト形成方法。
【請求項７】
前記ブロッキングパターン層物質は、ポリシリコン膜及びシリコン窒化膜Ｓｉ3 Ｎ4 のうちのいずれか１つであることを特徴とする請求項６に記載の半導体装置のコンタクト形成方法。
【請求項８】
前記半導体装置のコンタクト形成方法は、前記コンタクトホールを導電膜で充填（オーバーフィル）させる段階と、
前記導電膜及びブロッキングパターン層を平坦化エッチングするが、前記第２層間絶縁膜の上部表面が露出されるようにエッチングしてキャパシタコンタクト用コンタクトプラグを形成する段階とを付加的に含むことを特徴とする請求項６に記載の半導体装置のコンタクト形成方法。
【請求項９】
下部配線が形成された半導体基板上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜上に導電膜パターンを形成する段階と、
前記導電膜を含んで前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
前記導電膜パターンとオーバーラップされるように第２層間絶縁膜上にブロッキングパターン層を形成するが、
少なくとも前記導電膜パターンの幅以上を有するように形成し、第１層間絶縁膜及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成する段階と、
前記第２層間絶縁膜の上部表面らを露出させて前記ブロッキングパターン層を横切るバー(BAR)形態のオープン(OPEN)領域を持つフォトレジストパターンを前記ブロッキングパターン層の上に形成する段階と、
前記ブロッキングパターン層及び前記フォトレジストパターンをマスクとして使用して前記第１層間絶縁膜及び第２層間絶縁膜をエッチングするが、前記下部配線が露出されるようにエッチングしてコンタクトホールを形成する段階とを含むことを特徴とする半導体装置のコンタクト形成方法。
【請求項１０】
前記ブロッキングパターン層は、ポリシリコン膜及びシリコン窒化膜Ｓｉ3 Ｎ4 のうち、ある１つであることを特徴とする請求項９に記載の半導体装置のコンタクト形成方法。
【請求項１１】
前記半導体装置のコンタクト形成方法は、前記導電膜パターン形成後、前記導電膜パターンを覆うように保護膜を形成するが、前記第１層間絶縁膜及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成する段階を付加的に含むことを特徴とする請求項９に記載の半導体装置のコンタクト形成方法。
【請求項１２】
前記保護膜は、前記導電膜パターン上に形成されたキャッピング膜と、
前記導電膜パターン両側壁に形成されたスペーサーを含むことを特徴とする請求項１１に記載の半導体装置のコンタクト形成方法。
【請求項１３】
前記保護膜は、シリコン窒化膜Ｓｉ3Ｎ4 であることを特徴とする請求項１１に記載の半導体装置のコンタクト形成方法。
【請求項１４】
活性領域と非活性領域が定義された半導体基板の前記活性領域上にキャパシタコンタクト用パッド電極を形成する段階と、
前記パッド電極を含んで前記半導体基板上に第１層間絶縁膜を形成する段階と、
前記非活性領域の前記第１層間絶縁膜上にビットライン電極を形成する段階と、
前記ビットライン電極を覆うように保護膜を形成する段階と、
前記保護膜を含んで前記第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、
前記ビットライン電極とオーバーラップされるように前記第２層間絶縁膜上にブロッキングパターン層を形成するが、少なくとも前記ビットライン電極の幅以上を有するように形成する段階と、
前記第２層間絶縁膜の上部表面らを露出させて前記ブロッキングパターン層を横切るバー(BAR)形態のオープン(OPEN)領域を持つフォトレジストパターンを前記ブロッキングパターン層の上に形成する段階と、
前記ブロッキングパターン層及び前記フォトレジストパターンをマスクで使用して前記第１及び第２層間絶縁膜をエッチングするが、前記導電膜パターン上部表面の一部が露出されるようにエッチングしてコンタクトホールを形成する段階とを含み、
前記保護膜及びブロッキングパターン層は、前記第１及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成されて前記コンタクトホールを自己整列させることを特徴とする半導体装置のコンタクト形成方法。
【請求項１５】
前記ブロッキングパターン層物質は、
ポリシリコン膜及びシリコン窒化膜Ｓｉ3 Ｎ4 のうち、ある１であることを特徴とする請求項１４に記載の半導体装置のコンタクト形成方法。
【請求項１６】
前記半導体装置のコンタクト形成方法は、前記コンタクトホールを導電膜でオーバーフィルさせる段階と、
前記導電膜及び前記ブロッキングパターン層を平坦化エッチングするが、前記第２層間絶縁膜の上部表面が露出されるようにエッチングしてコンタクトプラグを形成する段階を付加的に含むことを特徴とする請求項１４に記載の半導体装置のコンタクト形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のマイクロコンタクト（ｍｉｃｒｏｃｏｎｔａｃｔ）形成方法に関するものであり、より詳しくは半導体メモリ装置の埋没コンタクト（ｂｕｒｉｅｄ  ｃｏｎｔａｃｔ）形成時、ストレージノード電極（ｓｔｏｒａｇｅ  ｎｏｄｅ  ｅｌｅｃｔｒｏｄｅ）の間のブリッジ（ｂｒｉｄｇｅ）現象を防止する半導体装置のマイクロコンタクト形成方法に関するものである。
【０００２】
【従来の技術】
素子が高集積化されることによって、微細パターンのための露光技術が非常に重要視される。一般的に露光技術は、ｇ−ｌｉｎｅ（波長４３６ｎｍ）、ｉ−ｌｉｎｅ（波長３６５ｎｍ）、ＫｒＦｅｘｉｍｅｒ  ｌａｓｅｒ（波長２４８ｎｍ）等、次第に短い波長が使用され、今後は、ＡｒＦ  ｅｘｍｉｅｒ  ｌａｓｅｒ（波長１９３ｎｍ）が有力である。
【０００３】
しかし、通常ｉ−ｌｉｎｅは０．３μｍ、ＫｒＦは０．１５μｍを限界で見なすが、０．１μｍの小さいパターンを形成することは現実的に不可能である。
【０００４】
現在、ＭＬＲ（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｒｅｓｉｓｔｏｒ）工程で微細なコンタクトを形成しているが、セルのピッチ（ｃｅｌｌ  ｐｉｔｃｈ）を徐々に減らしながら限界解像力（ｒｅｓｏｌｕｔｉｏｎ）以上でコンタクト大きさを形成すると、隣接なセルのコンタクトが互いに短絡（ｓｈｏｒｔ）される現象が発生される。
【０００５】
図１乃至図２は、従来の半導体装置のマイクロコンタクト形成方法を順次的に示す断面図である。
【０００６】
図１を参照すると、半導体基板１０上に活性領域と非活性領域を定義して素子隔離領域１２が形成されている。活性領域の半導体基板１０上にポリパッド１４が形成されているし、ポリパッド１４の上部表面が露出されるように１層間絶縁膜１６が形成されている。
【０００７】
そして、ポリパッド１４の間の１層間絶縁膜１６上に、即ち非活性領域上にビットライン電極１８が形成されている。ビットライン電極１８は、キャッピング膜２０及びスペーサー２１を有し、これらは各々シリコン窒化膜Ｓｉ3Ｎ4で形成されている。
【０００８】
この時、ビットライン電極１８を含んで１層間絶縁膜１６上に他の層間絶縁膜２２を形成し、層間絶縁膜１６、２２をエッチングして活性領域のポリパッド１４が露出されるようにコンタクトホール２５を形成する。
【０００９】
しかし、ビットライン電極１８形成とは異なりコンタクトホール２５形成において、マスク膜であるフォトレジスト膜パターン２４が全てのビットライン電極１８上の他の層間絶縁膜２２上に形成されないという問題点が発生する。
【００１０】
従って、図２に図示されたように、フォトレジスト膜パターン２４をマスクとして層間絶縁膜１６、２２をエッチングした時、コンタクトホール２５の間の必要ない他の層間絶縁膜２２がエッチングされるという問題点が発生する。
【００１１】
従って、コンタクトホール２５を充填するようにストレージポリシリコン膜２６を形成した時、ブリッジ現象（符号２８参照）が発生される。
【００１２】
例えば、０．３０μｍのピッチを有するセルで埋没コンタクトを形成する場合に、埋没コンタクトの大きさが０．２０μｍなら、コンタクトとコンタクトとの間のスペース（ｓｐａｃｅ）が０．１μｍしかならないため近接効果によって埋没コンタクト間の短絡が発生する。
【００１３】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されたものとして、埋没コンタクトの間の短絡が防止でき、マイクロコンタクトを容易に形成できる半導体装置のマイクロコンタクト形成方法を提供することがその目的である。
【００１４】
【課題を解決するための手段】
（構成）
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、下部配線が形成された半導体基板上に第１層間絶縁膜を形成する段階と、第１層間絶縁膜上に導電膜パターンを形成する段階と、導電膜パターンを含んで第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、導電膜パターンとオーバーラップされるように第２層間絶縁間膜上にブロッキングパターン層を形成するが、少なくとも導電膜パターンの幅以上を有するように形成し、第１及び第２層間絶縁膜のエッチング選択比より大きい選択比を有する物質で形成する段階と、ブロッキングパターン層をマスクで使用して第１及び第２層間絶縁膜をエッチングするが、下部配線が露出されるようにエッチングしてコンタクトホールを形成する段階とを含む半導体装置のコンタクト形成方法。
【００１５】
この方法の望ましい実施形態において、ブロッキングパターン層は、ポリシリコン膜及びシリコン窒化膜Ｓｉ3Ｎ4のうちのいずれか１つである。
【００１６】
この方法の望ましい実施形態において、半導体装置のコンタクト形成方法は、導電膜パターン形成後、導電膜パターンを覆うように保護膜を形成するが、第１及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成する段階とを付加的に含む。
【００１７】
この方法の望ましい実施形態において、保護膜は、導電膜パターン上に形成されたキャッピング膜と、導電膜パターン両側壁に形成されたスペーサーを含む。
【００１８】
この方法の望ましい実施形態において、保護膜は、シリコン窒化膜Ｓｉ3Ｎ4である。
【００１９】
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、活性領域と非活性領域が定義された半導体基板の活性領域上にキャパシタコンタクト用パッド電極を形成する段階と、パッド電極を含んで半導体基板上に第１層間絶縁膜を形成する段階と、非活性領域の第１層間絶縁膜上にビットライン電極を形成する段階と、ビットライン電極を覆うように保護膜を形成する段階と、保護膜を含んで第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、ビットライン電極とオーバーラップされるように第２層間絶縁膜上にブロッキングパターン層を形成するが、少なくともビットライン電極の幅以上を有するように形成する段階と、ブロッキングパターン層をマスクで使用して第１及び第２層間絶縁膜をエッチングするが、パッド電極上部表面の一部が露出されるようにエッチングしてコンタクトホールを形成する段階とを含み、保護膜及びブロッキングパターン層は、第１及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成されてコンタクトホールを自己整列させる。
【００２０】
この方法の望ましい実施形態において、ブロッキングパターン層物質は、ポリシリコン膜及びシリコン窒化膜Ｓｉ3Ｎ4のうちのいずれか１つである。
【００２１】
この方法の望ましい実施形態において、半導体装置のコンタクト形成方法は、コンタクトホールを導電膜でオーバーフィルさせる段階と、導電膜及びブロッキングパターン層を平坦化エッチングするが、第２層間絶縁膜の上部表面が露出されるようにエッチングしてキャパシタコンタクト用コンタクトプラグを形成する段階とを付加的に含む。
【００２２】
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、下部配線が形成された半導体基板上に第１層間絶縁膜を形成する段階と、第１層間絶縁膜上に導電膜パターンを形成する段階と、導電膜を含んで第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、導電膜パターンとオーバーラップされるように第２層間絶縁膜上にブロッキングパターン層を形成するが、少なくとも導電膜パターンの幅以上を有するように形成し、第１及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成する段階と、ブロッキングパターン層の間の第２層間絶縁膜の上部表面が露出されるようにフォトレジスト膜パターンを形成するが、オープン領域が少なくとも１つ以上のブロッキングパターン層を含むように形成する段階と、フォトレジスト膜パターン及びブロッキングパターン層をマスクとして使用して第１及び第２層間絶縁膜をエッチングするが、下部配線が露出されるようにエッチングしてコンタクトホールを形成する段階とを含む。
【００２３】
この方法の望ましい実施形態において、ブロッキングパターン層は、ポリシリコン膜及びシリコン窒化膜Ｓｉ3Ｎ4のうちのいずれか１つである。
【００２４】
この方法の望ましい実施形態において、半導体装置のコンタクト形成方法は、導電膜パターン形成後、導電膜パターンを覆うように保護膜を形成するが、第１及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成する段階を付加的に含む。
【００２５】
この方法の望ましい実施形態において、保護膜は、導電膜パターン上に形成されたキャッピング膜と、導電膜パターン両側壁に形成されたスペーサーを含む。
【００２６】
この方法の望ましい実施形態において、保護膜は、シリコン窒化膜Ｓｉ3Ｎ4である。
【００２７】
上述の目的を達成するための本発明によると、半導体装置のコンタクト形成方法は、活性領域と非活性領域が定義された半導体基板の活性領域上にキャパシタコンタクト用パッド電極を形成する段階と、パッド電極を含んで半導体基板上に第１層間絶縁膜を形成する段階と、非活性領域の第１層間絶縁膜上にビットライン電極を形成する段階と、ビットライン電極を覆うように保護膜を形成する段階と、保護膜を含んで第１層間絶縁膜上に第２層間絶縁膜を形成する段階と、ビットライン電極とオーバーラップされるように第２層間絶縁膜上にブロッキングパターン層を形成するが、少なくともビットライン電極の幅以上を有するように形成する段階と、ブロッキングパターン層の間の第２層間絶縁膜の上部表面が露出されるようにフォトレジスト膜パターンを形成するがオープン領域が少なくとも１つ以上のブロッキングパターン層を含むように形成する段階と、フォトレジスト膜パターン及びブロッキングパター層をマスクで使用して第１及び第２層間絶縁膜をエッチングするが、導電膜パターン上部表面の一部が露出されるようにエッチングしてコンタクトホールを形成する段階とを含み、保護膜及びブロッキングパターン層は、第１及び第２層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成されてコンタクトホールを自己整列させる。
【００２８】
この方法の望ましい実施形態において、ブロッキングパターン層物質は、ポリシリコン膜及びシリコン窒化膜Ｓｉ3Ｎ4のうちのいずれか１つである。
【００２９】
この方法の望ましい実施形態において、半導体装置のコンタクト形成方法は、コンタクトホールを導電膜でオーバーフィルさせる段階と、導電膜及びブロッキングパターン層を平坦化エッチングするが、第２層間絶縁膜の上部表面が露出されるようにエッチングしてコンタクトプラグを形成する段階を付加的に含む。
【００３０】
（作用）
本発明による半導体出のマイクロコンタクト形成方法は、埋没コンタクトの間の段落を防止し、マイクロコンタクトが容易に形成されるようにする。
【００３１】
【発明の実施の形態】
図８を参照すると、本発明の実施形態による新規した半導体装置のマイクロコンタクト形成方法は、下部配線が形成された半導体基板上に第１層間絶縁膜を形成し、第１層間絶縁膜上に導電膜パターンを形成し、導電膜パターンを含んで第１層間絶縁膜上に第２層間絶縁膜を形成する。そして、導電膜パターンとオーバーラッジプされるように第２層間絶縁膜上にブロッキングパターン層を形成するが、少なくとも導電膜パターンの幅以上を有するように形成し、層間絶縁膜のエッチング選択比より大きいエッチング選択比を有する物質で形成する。続いてブロッキングパターン層をマスクとして使用して層間絶縁膜をエッチングするが、下部配線が露出されるようにエッチングしてコンタクトホールを形成する。このような半導体装置のコンタクト形成方法によって、ブロッキングパターン層をマスクとして使用して層間絶縁膜をエッチングすることによって、マスクパターン不良によるコンタクトホール両側の層間絶縁膜のエッチングが防止できることによって、埋没コンタクトの間の段落が防止でき、マイクロコンタクト容易に形成できる。
【００３２】
以下、図３から図９までを参照して、本発明の実施の形態を詳細に説明する。
【００３３】
図３は、本発明の実施形態による半導体装置のマイクロコンタクト形成のためのマスクレイアウト（ｍａｓｋ  ｌａｙｏｕｔ）を示す断面図である。
【００３４】
図３を参照すると、符号“５０ａ〜５０ｄ”は活性領域と非活性領域を定義してアクチブマスク（ａｃｔｉｖｅ  ｍａｓｋ）、符号“５２ａ〜５２ｄ”はゲート電極マスク（ｇａｔｅｅｌｅｃｔｒｏｄｅ  ｍａｓｋ）、符号“５４ａ、５４ｂ”は、本発明によるブロッキングパターンマスク（ｂｌｏｃｋｉｎｇ  ｐａｔｔｅｒｎ  ｍａｓｋ）を示す。
【００３５】
そして、符号“５６ａ〜５６ｄ”は、埋没コンタクト形成のための埋没コンタクトエッチングマスク（ｂｕｒｉｅｄ  ｃｏｎｔａｃｔ  ｅｔｃｈ  ｍａｓｋ）としてフォトレジスト膜パターンのオープン（ｏｐｅｎ）領域を示し、反対に符号“５７”フォトレジスト膜パターンによってカバーされた（ｃｏｖｅｒｅｄ）領域を示す。
【００３６】
この時、オープン領域は図示されたように、隣接なセルを２つずつ縛ってバー形態（ｂａｒ  ｔｙｐｅ）も形成でき、例えばバーを連結してオープン領域“５６ａ”と“５６ｂ”を連結し、オープン領域“５６ｃ”と“５６ｄ”を連結してライン形態（ｌｉｎｅ  ｔｙｐｅ）で長く形成することもできる。
【００３７】
そして、レイアウト上には図示されなかったが、ブロッキングパターン領域下部にあるビットライン電極マスク（ｂｉｔ  ｌｉｎｅ  ｅｌｅｃｔｒｏｄｅ  ｍａｓｋ）を付加的に含む。
【００３８】
図４から図９までは、本発明の実施の形態による半導体装置のマイクロコンタクト形成方法を順次的に示す断面図である。
【００３９】
図４を参照すると、本発明の実施の形態によるＤＲＡＭのマイクロコンタクト形成方法は、アクティブマスク５０ａ〜５０ｄを使用して半導体基板１００上に活性領域と非活性領域を定義して素子隔離領域１０２を定義して素子隔離領域１０２を形成する。
【００４０】
この時、素子隔離領域１０２は、ここでＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）で形成されている。
【００４１】
活性領域の半導体基板１００上にキャパシタコンタクト用ポリパッド１０４を形成する。そして、ポリパッド１０４を含んで半導体基板１００上に平坦な上部表面を有するように第１の層間絶縁膜１０６を形成する。
【００４２】
第１の層間絶縁膜１０６上にビットライン電極マスク（図面に未図示）を使用してビットライン電極１０８を形成した後、ビットライン電極１０８を覆うように保護膜１１０、１１１を形成する。
【００４３】
この時、保護膜１１０、１１１は、ビットライン電極１０８上に形成されたキャッピング膜１１０及びビットライン電極１０８の両側壁に形成されたスペーサー１１１とを含む。
【００４４】
キャッピング膜１１０及びスペーサー１１１は、各々第１の層間絶縁膜１０６及び以後蒸着される第２の層間絶縁膜１１２のエッチング選択比より大きいエッチング選択比を有する物質、例えばシリコン窒化膜Ｓｉ3Ｎ4等で形成される。
【００４５】
続いて、半導体基板１００全面に平坦な上部表面を有する他の層間絶縁膜１１２を形成する。
【００４６】
図５において、第２の層間絶縁膜１１２上に層間絶縁膜１０６、１１２のエッチング選択比より大きいエッチング選択比を有する物質、例えばポリシリコン膜、又はシリコン窒化膜１１４を形成する。
【００４７】
そして、図６に図示されたように、ブロッキングパターンマスク５４ａ、５４ｂを使用して膜１１４をエッチングして後続埋没コンタクト形成のための層間絶縁膜１０６、１１２のエッチングを容易にするブロッキングパターン層１１４ａを形成する。
【００４８】
この時、ブロッキングパターン層１１４ａは、ビットライン電極１０８とオーバーラップされるように形成されるが、ビットライン電極１０８の幅以上を有するように形成する。
【００４９】
次、図７において、埋没コンタクトエッチングマスク５６ａ〜５６ｄを使用してブロッキングパターン層１１４ａの間の他の層間絶縁膜１１２の上部表面が露出されるようにフォトレジスト膜パターン１１６を形成する。
【００５０】
この時、フォトレジスト膜パターン１１６によってオープンされた領域は、埋没コンタクトエッチングマスク５６ａ〜５６ｄに沿って隣接なセルを２つずつ縛ってバー形態（ｂａｒ  ｔｙｐｅ）で形成されるようにでき、バーを連結してライン形態（ｌｉｎｅ  ｔｙｐｅ）で長く形成することもできる。
【００５１】
この時、図７のＳＥＣ  Ａ−Ａ’部分は、図３に図示されたＡ−Ａ’部分の断面構造、即ちバー形態のオープン領域を有する埋没コンタクトエッチングマスクによって形成されたフォトレジスト膜パターン１１６を示す半導体装置の断面図である。
【００５２】
続いて、図８を参照すると、オープン領域の形態によってブロッキングパターン層１１４ａ、又はブロッキングパターン層１１４ａ及びフォトレジスト膜パターン１１６をマスクとして使用してポリパッド１０４の上部表面の一部が露出されるように層間絶縁膜１０６、１１２をエッチングしてコンタクトホール１１７を形成する。
【００５３】
言い換えれば、ライン形態の埋没コンタクトエッチングマスクを使用する場合、ブロッキングパターン層１１４ａだけが埋没コンタクト形成部位のビットライン電極１０８保護のためのエッチング防止膜になり、バー形態の埋没コンタクトエッチングマスクを使用する場合、ブロッキングパターン層１１４ａ及びフォトレジスト膜パター１１６が埋没コンタクト形成部位のビットライン電極１０８保護のためのエッチング防止膜になる。
【００５４】
この時、ブロッキングパター層１１４ａが誤整列（ｍｉｓ−ａｌｉｇｎ）されてもビットライン電極１０８を覆っている窒化膜１１０、１１１が層間絶縁膜１０６、１１２の大きいエッチング選択比の差によってビットライン電極１０８が保護され、従ってビットライン電極１０８とコンタクトホール１１７を充填して形成されるストレージポリシリコン膜１１８の段落を防止するようになる。
【００５５】
このように、ブロッキングパターン層１１４ａを使用することによって、埋没コンタクト形成のためのフォトレジスト膜パターン１１６形成時、微細パターン形成に対する限界を克服できる。
【００５６】
再び、図８を参照すると、コンタクトホール１１７をストレージポリシリコン膜１１８で充填（オーバーフィル：ｏｖｅｒｆｉｌｌ）させる。
【００５７】
最後に、他の層間絶縁膜１１２の上部表面が露出されるようにストレージポリシリコン膜１１８及びブロッキングパターン層１１４ａをエッチングすると、図９に図示されたように、キャパシタの下部電極と電気的に接続されるコンタクトプラグ１１８ａが形成されて半導体装置のマイクロコンタクトが完成される。
【００５８】
【発明の効果】
本発明は、フォトレジスト膜パターンをマスクでコンタクトホールを形成することにおいて、フォトレジスト膜パターン形成限界によって発生されるマスクパターン不良と、これによって必要ない部分の層間絶縁膜のエッチングでコンタクトの間に段落が発生される問題点を解決したことで、埋没コンタクトの間の段落が防止でき、マイクロコンタクトが容易に形成できる。
【図面の簡単な説明】
【図１】  従来の半導体装置のマイクロコンタクト形成方法を順次的に示す断面図である。
【図２】  従来の半導体装置のマイクロコンタクト形成方法を順次的に示す断面図である。
【図３】 本発明の実施の形態による半導体装置のマイクロコンタクト形成のためのマスクレイアウトを示す図面である。
【図４】 本発明の実施の形態による半導体装置のマイクロコンタクト形成方法を示す断面図である。
【図５】 本発明の実施の形態による半導体装置のマイクロコンタクト形成方法を示す断面図である。
【図６】 本発明の実施の形態による半導体装置のマイクロコンタクト形成方法を示す断面図である。
【図７】 本発明の実施の形態による半導体装置のマイクロコンタクト形成方法を示す断面図である。
【図８】 本発明の実施の形態による半導体装置のマイクロコンタクト形成方法を示す断面図である。
【図９】 本発明の実施の形態による半導体装置のマイクロコンタクト形成方法を示す断面図である。
【符号の説明】
１０、１００：半導体基板
１２、１０２：素子隔離領域
１４、１０４：ポリパッド電極
１６、２２、１０６、１１２：層間絶縁膜
１８、１０８：ビットライン
２０、１１０：キャッピング膜
２１、１１１：窒化膜スペーサー
２４、１１６：フォトレジスト膜パターン
２５、１１７：コンタクトホール
２６、１１８：ストレージポリシリコン膜
５０ａ〜５０ｄ：アクチブマスク
５２ａ〜５２ｄ：ゲート電極マスク
１１４ａ：ブロッキング層
１１８ａ：コンタクトプラグ
５４ａ、５４ｂ：ブロッキングパターンマスク
５６ａ〜５６ｄ：埋没コンタクトエッチングマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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