(57)【特許請求の範囲】
【請求項１】
シリコン単結晶の半導体基板と、前記半導体基板の主面に形成されたストライプ状の素子分離領域と、前記素子分離領域間の活性領域に形成された複数のＭＩＳＦＥＴまたはＭＩＳ型メモリ素子とを有し、前記ＭＩＳＦＥＴまたはＭＩＳ型メモリ素子が直列または並列に接続されている半導体集積回路装置であって、
前記半導体基板には、窒素または炭素が導入されており、
前記半導体基板には、窒素が１×１０13atomics/cm3〜１×１０15atomics/cm3の濃度で導入され、且つ、酸素が６×１０17atomics/cm3〜９×１０17atomics/cm3の濃度で含まれる第１の構成、または、前記半導体基板には炭素が１×１０16atomics/cm3〜１×１０17atomics/cm3の濃度で導入され、且つ、酸素が６×１０17atomics/cm3〜９×１０17atomics/cm3の濃度で含まれる第２の構成の何れかの構成を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置であって、
前記半導体基板は、前記窒素または炭素が導入されたベース基板と、前記ベース基板上に形成されたエピタキシャル成長層を有することを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置であって、
前記エピタキシャル成長層の膜厚は、１μｍ〜５μｍの範囲であることを特徴とする半導体集積回路装置。
【請求項４】
請求項２または３記載の半導体集積回路装置であって、
前記ベース基板は、ＣＺ（チョクラルスキー）法で形成されたものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４の何れか一項に記載の半導体集積回路装置であって、
前記素子分離領域は、浅溝内にシリコン酸化膜が埋め込まれ、その表面が平坦化されたものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５の何れか一項に記載の半導体集積回路装置であって、
前記ストライプ状の素子分離領域パターンは、前記半導体基板が結晶学的に最も劈開しやすい方向もしくはそれと等価な方向、または、前記結晶学的に最も劈開しやすい方向に垂直な方向もしくはそれと等価な方向に平行に形成されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置であって、
前記半導体基板は、前記結晶学的に最も劈開しやすい方向もしくはそれと等価な方向および前記結晶学的に最も劈開しやすい方向に垂直な方向もしくはそれと等価な方向にスクライブして分断されたものであることを特徴とする半導体集積回路装置。
【請求項８】
請求項１〜５の何れか一項に記載の半導体集積回路装置であって、
前記半導体基板の主面は（１００）面またはそれと等価な面であり、
前記ストライプ状の素子分離領域パターンはシリコン結晶の［０１１］方向もしくはそれと等価な方向または［０１１−］方向もしくはそれと等価な方向に平行に形成されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置であって、
前記半導体基板は、シリコン結晶の［０１１］方向またはそれと等価な方向および［０１１−］方向もしくはそれと等価な方向にスクライブして分断されたものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１〜９の何れか一項に記載の半導体集積回路装置であって、
前記活性領域のストライプパターンに平行な方向の寸法とそれに垂直な方向の寸法との比は、１００倍以上であることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１〜１０の何れか一項に記載の半導体集積回路装置であって、
前記ＭＩＳ型メモリ素子は、ＡＮＤ型またはＮＡＮＤ型の不揮発性メモリ素子であることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１〜１１の何れか一項に記載の半導体集積回路装置であって、
前記半導体基板またはベース基板のバルクマイクロディフェクト測定における結晶欠陥密度は、３×１０9cm-3以上であることを特徴とする半導体集積回路装置。
【請求項１３】
（ａ）半導体基板の主面にストライプ状に開口を有するパターンを形成し、前記パターンをマスクとして前記半導体基板にエッチングを施し、前記半導体基板の主面にストライプ状の溝を形成する工程、
（ｂ）前記溝の内部を埋め込む絶縁膜を堆積する工程、
（ｃ）前記絶縁膜をエッチングまたは研磨して前記溝内に前記絶縁膜を残存させ、素子分離領域を形成する工程、
（ｄ）前記半導体基板の主面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜を、ストライプ状に形成された前記素子分離領域と平行な方向にストライプ状にパターニングする工程、
（ｅ）前記ストライプ状に形成された多結晶シリコン膜をマスクとして、前記素子分離領域に囲まれた活性領域に不純物をイオン注入し、ＭＩＳ型素子のソース・ドレインおよび配線として機能する半導体領域を形成する工程、
を有し、前記半導体基板として、窒素または炭素が導入された単結晶シリコン基板を用い、
前記窒素の濃度は１×１０13atomics/cm3〜１×１０15atomics/cm3の範囲であり、前記炭素の濃度は１×１０16atomics/cm3〜１×１０17atomics/cm3の範囲であることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
（ａ）半導体基板の主面にストライプ状に開口を有するパターンを形成し、前記パターンをマスクとして前記半導体基板にエッチングを施し、前記半導体基板の主面にストライプ状の溝を形成する工程、
（ｂ）前記溝の内部を埋め込む絶縁膜を堆積する工程、
（ｃ）前記絶縁膜をエッチングまたは研磨して前記溝内に前記絶縁膜を残存させ、素子分離領域を形成する工程、
（ｄ）前記半導体基板の主面上に多結晶シリコン膜を堆積し、前記多結晶シリコン膜を、ストライプ状に形成された前記素子分離領域と垂直な方向にストライプ状にパターニングする工程、
（ｅ）前記ストライプ状に形成された多結晶シリコン膜をマスクとして、前記素子分離領域に囲まれた活性領域に不純物をイオン注入し、隣接するＭＩＳ型素子に共有されるソース・ドレインとして機能する半導体領域を形成する工程、
を有し、前記半導体基板として、窒素または炭素が導入された単結晶シリコン基板を用い、
前記窒素の濃度は１×１０13atomics/cm3〜１×１０15atomics/cm3の範囲であり、前記炭素の濃度は１×１０16atomics/cm3〜１×１０17atomics/cm3の範囲であることを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１３または１４記載の半導体集積回路装置の製造方法であって、
前記半導体基板として、前記単結晶シリコン基板上にエピタキシャル成長によりシリコン層を１μｍ〜５μｍの範囲で成長させた基板を用いることを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１３〜１５の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記ストライプ状のパターンは、前記半導体基板が結晶学的に最も劈開しやすい方向もしくはそれと等価な方向、または、前記結晶学的に最も劈開しやすい方向に垂直な方向もしくはそれと等価な方向に平行に形成する第１の方法、
または、前記半導体基板の主面が（１００）面またはそれに等価な面であり、前記ストライプ状のパターンはシリコン結晶の［０１１］方向に等価な方向または［０１１−］方向に等価な方向に平行に形成する第２の方法、
の何れかの方法を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１３〜１６の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記ストライプ状に形成された活性領域の長辺と短辺の比は、１００倍以上に形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１３〜１７の何れか一項に記載の半導体集積回路装置の製造方法であって、さらに、
前記半導体基板が結晶学的に最も劈開しやすい方向もしくはそれと等価な方向、および、前記結晶学的に最も劈開しやすい方向に垂直な方向もしくはそれと等価な方向に前記半導体基板をスクライブしてシリコンチップに分断する第１の工程、
または、前記半導体基板の主面が（１００）面またはそれに等価な面であり、シリコン結晶の［０１１］方向またはそれと等価な方向および［０１１−］方向またはそれと等価な方向に前記半導体基板をスクライブしてシリコンチップに分断する第２の工程、
の何れかの工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
ＭＩＳ型素子を有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にストライプ状のパターンを形成し、前記パターンをマスクとして前記半導体基板にエッチングを施し、前記半導体基板にストライプ状の溝を形成する工程、
（ｂ）前記（ａ）工程後に、前記溝の内部を埋め込む絶縁膜を堆積する工程、
（ｃ）前記（ｂ）工程後に、前記絶縁膜をエッチングまたは研磨して前記溝内に前記絶縁膜を残存させ、素子分離領域を形成する工程、
（ｄ）前記（ｃ）工程後に、前記半導体基板の主面上に前記ＭＩＳ型素子のゲート電極を形成する工程、
（ｅ）前記（ｄ）工程後に、前記素子分離領域に囲まれた活性領域に前記ＭＩＳ型素子のソースおよびドレイン領域を形成する工程、
を有し、
前記半導体基板は窒素または炭素が導入された単結晶シリコン基板であり、
前記窒素の濃度は１×１０13atomics/cm3〜１×１０15atomics/cm3の範囲であり、前記炭素の濃度は１×１０16atomics/cm3〜１×１０17atomics/cm3の範囲であることを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１９に記載の半導体集積回路装置の製造方法であって、
前記ＭＩＳ型素子は不揮発性メモリ素子であることを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項２０に記載の半導体集積回路装置の製造方法であって、
前記ＭＩＳ型素子のゲート電極は、前記不揮発性メモリ素子のフローティングゲート電極およびコントロールゲート電極を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項１９〜２１のいずれか１項に記載の半導体集積回路装置の製造方法であって、
前記半導体基板として、前記単結晶シリコン基板上にエピタキシャル成長によりシリコン層を１μｍ〜５μｍの範囲で成長させた基板を用いることを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項１９〜２２のいずれか１項に記載の半導体集積回路装置の製造方法であって、
前記単結晶シリコン基板は、ＣＺ（チョクラルスキー）法で形成されたものであることを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項１９〜２３のいずれか１項に記載の半導体集積回路装置の製造方法であって、
前記ストライプ状のパターンは、前記半導体基板が結晶学的に最も劈開しやすい方向もしくはそれと等価な方向、または、前記結晶学的に最も劈開しやすい方向に垂直な方向もしくはそれと等価な方向に平行に形成する第１の方法、
または、前記半導体基板の主面が（１００）面またはそれに等価な面であり、前記ストライプ状のパターンはシリコン結晶の［０１１］方向に等価な方向または［０１１−］方向に等価な方向に平行に形成する第２の方法、
の何れかの方法を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項１９〜２４のいずれか１項に記載の半導体集積回路装置の製造方法であって、さらに、
前記半導体基板が結晶学的に最も劈開しやすい方向もしくはそれと等価な方向、および、前記結晶学的に最も劈開しやすい方向に垂直な方向もしくはそれと等価な方向に前記半導体基板をスクライブしてシリコンチップに分断する第１の工程、
または、前記半導体基板の主面が（１００）面またはそれに等価な面であり、シリコン結晶の［０１１］方向またはそれと等価な方向および［０１１−］方向またはそれと等価な方向に前記半導体基板をスクライブしてシリコンチップに分断する第２の工程、
の何れかの工程を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、不揮発性半導体記憶装置の高信頼化に適用して有効な技術に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性半導体記憶装置として、例えば、特開平０７−２７３２３１号公報に記載された、いわゆるＡＮＤ型フラッシュメモリ（Flash memory）が知られている。前記公報には、チップ内に存在するメモリセルと呼ばれるトランジスタの集積度を向上させる技術として、以下の製造方法が記載されている。
【０００３】
すなわち、単結晶シリコンからなる半導体基板上にゲート酸化膜、第１の多結晶シリコン層およびシリコン窒化膜の３層積層膜を被着し、これら積層膜をストライプ状にパターニングする。次に、パターニングされた積層膜によりカバーされない半導体基板にｎ型の不純物イオンを注入して半導体基板面にｎ型不純物半導体領域の列ラインを形成する。次に、ＣＶＤ（Chemical Vapor Deposition ）酸化膜を被着した後、異方性のドライエッチングにより前記ＣＶＤ法で形成されたシリコン酸化膜をエッチングして第１の多結晶シリコン層およびシリコン窒化膜の側壁部にサイドウォールスペーサを形成する。次に、第１の多結晶シリコン層およびサイドウォールスペーサをマスクとして異方性のドライエッチングにより半導体基板に溝を形成する。これにより、ｎ型不純物半導体領域は分離され、それぞれ列ラインおよびソースラインが形成される。次に、前記溝の表面にシリコン酸化膜を形成した後、第２の多結晶シリコン層を半導体基板の全面に被着（堆積）させ、等方性ドライエッチングによりシリコン窒化膜が露出するまで第２の多結晶シリコン層をエッチバックする。次に、エッチバックされた第２の多結晶シリコン層の表面を酸化し、シリコン酸化膜で覆われた多結晶シリコンからなる素子分離領域が形成される。続いてシリコン窒化膜を除去し、第３の多結晶シリコン層を被着し、第１の多結晶シリコン層を保護するようパターニングを行って、列ラインと平行した浮遊ゲートが形成される。次に、層間絶縁膜および第４の多結晶シリコン層を被着させ、パターニングを行って列ラインと垂直に第４の多結晶シリコン層による行ラインが形成される。これにより、第１および第３の多結晶シリコン層が各々分離され、浮遊ゲートが形成される。
【０００４】
このような方法で形成されたＡＮＤ型フラッシュメモリでは、浮遊ゲート中に電子を蓄積することにより不揮発性記憶機能を有した半導体装置が構成され、特に、第１の多結晶シリコン層の両側に形成されたｎ型不純物半導体領域は、ソースまたはドレイン領域となる。このように記載された方法では、第１の多結晶シリコン層の加工と素子分離領域の形成とが１層のマスクパターンにより行われることから、ゲートと素子分離領域の合わせ余裕を必要とせず、セル面積を小さくする。
【０００５】
ＡＮＤ型フラッシュメモリのさらなる高集積化の手法として、たとえばＰＣＴ国際公開ＷＯ９８／４４５６７号公報には、半導体基板の主面上に浅溝型の素子分離領域を形成し、この素子分離領域で囲まれた活性領域にメモリセルを形成する技術が記載されている。この公報記載の技術は、素子分離領域をストライプ状に形成することにより活性領域をストライプ状に形成し、活性領域の中央部に重ねてフローティングゲートの下部電極をストライプ状に形成し、この下部電極をマスクにしてイオン注入法を適用することによりソース線およびデータ線をセルフアラインで活性領域に形成し、その後下部電極間を絶縁膜で埋め込んでその上層にフローティングゲートの上部電極を形成する。これにより、上部電極の面積を大きくして制御ゲート（ワード線）とのカップリングを大きくし、同時に微細化を実現している。
【０００６】
【発明が解決しようとする課題】
しかし、上記のようなストライプ状の素子分離領域を形成する技術において、本発明者らは、以下のような問題が存在することを認識した。
【０００７】
すなわち、ストライプ状の素子分離領域を形成し、その素子分離領域に挟まれる状態で活性領域を形成した場合、メモリ素子のソース・ドレイン間（ソース線・データ線間）のリークが多く発生することを認識した。このため半導体集積回路装置の信頼性および歩留まりを確保する大きな障害要因となっていた。
【０００８】
本発明者らの実験検討によれば、このような素子接合リークの発生要因の一つに欠陥性リークがあることを認識した。図５４（ａ）は、欠陥を発生している部位の活性領域（チャネル部）を観察したＴＥＭ写真であり、図５４（ｂ）は、図５４（ａ）をトレースした模式図である。素子分離領域ＳＧＩの間に活性領域ＡＣＬが形成され、活性領域ＡＣＬ上にはトンネル酸化膜ＦＮＯを介してフローティングゲート電極ＦＧが形成されている。フローティングゲート電極ＦＧ上には層間絶縁膜ＩＮＳを介して制御ゲート電極ＣＧが形成されている。制御ゲート電極ＣＧは多結晶シリコン膜とタングステンシリサイド膜の２層構成となっている。図５４（ｂ）に示すように、活性領域ＡＣＬに結晶欠陥Ｄが形成されている。このような結晶欠陥Ｄによりリーク電流が生じていると考えられる。
【０００９】
また、結晶欠陥の存在は、直ちに素子不良には至らない場合であっても、信頼性を低下する要因になると考えられる。図５５（ａ）は、読み出しシーケンスを説明する回路図であり、図５５（ｂ）は、読み出し不良を発生する不良セクタ数のディスチャージ時間依存性を示したグラフである。図５５（ａ）に示すように、メモリセルからの読み出しシーケンスは、まず、ＳＴＤをオン、ＳＴＳをオフにしてグローバルデータ線からの電荷をローカルデータ線にチャージ（プリチャージ）する。次に、ＳＴＳをオンにしてローカルソース線を共通ソース線（０Ｖ）に接続し、ローカルソース線の残留電荷をディスチャージする。その後、ＳＴＤをオフにしてセンシングを開始する。センシングはワード線（制御ゲート）に必要な電圧を印加し、フローティングゲートに蓄積された電荷量に応じてメモリセルトランジスタがオンあるいはオフし、オンした場合にはローカルデータ線の電位が低下する。この電位をセンスアンプで検出してメモリセル内の情報を取り出すことができる。このとき仮にローカルソース線の電位を十分に低い値になっていなければ、本来メモリセルトランジスタがオンしてローカルデータ線の電位が低下するべきであるのに、ローカルソース線に残留電荷が存在するが故にローカルデータ線の電位が下がらない事態が生じる。すなわち読みとりエラーを生ずる。よって、ローカルソース線のディスチャージはセンシングに先立ち十分な時間をかけて行う必要がある。ところが、図５５（ｂ）に示すように、ディスチャージ時間を長くすれば不良セクタ数が増大する実験結果を得ている。このようなディスチャージ時間の増加に伴う不良セクタの発生は、ディスチャージ時のソース・ドレイン（ソース線・データ線）もしくは基板間のリーク電流に起因するものと考えられ、前記した結晶欠陥が関与していることを本発明者らは確認した。なお、現状においてよって、ディスチャージ時間は1.６μｓが要求され、前記グラフからもわかるように５００本程度の不良セクタが発生し、信頼性の観点で満足できるものではない。特に、多値記憶の場合、高いセンシング精度が要求され、ディスチャージ時間はさらに長くしたいという要求がある。
【００１０】
信頼性低下の他の要因として、書込動作時に書込禁止セルに生じる問題がある。図５６（ａ）は、ドレインディスターブにより生じるしきい値電圧のシフトを正規プロットしたグラフであり、図５６（ｂ）はドレインディスターブを説明する回路図、図５６（ｃ）はメモリセル部の断面概念図である。たとえばメモリセルＭ１１に書込を行う動作時には、制御ゲートＷＬ１に１８Ｖ、ＷＬ２〜ＷＬｎには4.５Ｖが加えられる。Ｍ１１に書込みたいから、Ｍ１１のドレイン（データ線）と制御ゲート間に十分な電圧がかかるようにＤＬ１を０Ｖとする一方、Ｍ２１には書込を禁止するためＤＬ２には６Ｖを印加する。このとき、ソース線Ｓはオープンである。ここで、Ｍ２２〜Ｍ２ｎに着目すれば、ソースはオープンであるもののドレイン（データ線）に６Ｖが印加されているため、仮にメモリセルの接合間でリーク電流が発生していた場合にはホットエレクトロンを生じその一部がトンネル酸化膜を通過してフローティングゲートに達してしまう。このようなホットエレクトロンはごくわずかであり短時間の場合には特に問題を生じないが、最も厳しい条件を考えれば問題となる。つまり、仮にＭ１１〜Ｍ１ｎ−１までのセルばかりが書き込まれ、Ｍ１ｎには１度も書き込まれない場合を考える。このような場合であっても、Ｍ２ｎに保持された情報は製品寿命まで保持される必要がある。製品の保証書き換え回数を１０5 回とし、前記の電圧印加時間を１ｍｓとすれば、１本のローカルデータ線の１２８個のメモリセルがつながるので（ｎ＝１２８）、Ｍ２ｎが前記状況に曝されるトータルの時間は１０5 ×１ｍｓ×１２７＝１２７００ｓとなる。すなわち、最も厳しい条件の場合１２７００ｓの間前記状況に曝されてもＶｔｈをシフトしないことが要請される。ところが、図５６（ａ）に示すように、約１０００ｓで要求仕様の2.１Ｖ以上になるセクタが0.１％に達する。このような結果も高い信頼性を確保するには満足できるものではない。
【００１１】
本発明の目的は、ストライプ状の素子分離領域を形成して高集積化を図った不揮発性メモリ内の結晶欠陥を低減することにある。
【００１２】
また、本発明の目的は、ストライプ状の素子分離領域を形成して高集積化を図った不揮発性メモリの接合リークを低減することにある。
【００１３】
また、本発明の目的は、ストライプ状の素子分離領域を形成して高集積化を図った不揮発性メモリの信頼性と歩留まりを高めることにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体集積回路装置は、シリコン単結晶の半導体基板と、半導体基板の主面に形成されたストライプ状の素子分離領域と、素子分離構造間の活性領域に形成された複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）またはＭＩＳ型メモリ素子とを有し、ＭＩＳＦＥＴまたはＭＩＳ型メモリ素子が直列または並列に接続されている半導体集積回路装置であって、半導体基板には、シリコンよりも質量数の小さな軽元素が導入されているものである。
【００１７】
このような半導体集積回路装置によれば、半導体基板に軽元素が導入されているため、軽元素近傍に酸素が引き寄せられ、微少な欠陥が形成されて結晶の転位欠陥の発生を低減できる。本発明者らの実験により、従来用いていた基板に代えて、軽元素を導入した基板を用いて大幅なリークに起因する不良の低減を図ることができた。すなわち、従来は酸素を多量に含むシリコン単結晶基板を用いていたが、シリコン基板表面にエピタキシャル成長させる際の還元雰囲気により、酸素が引き抜かれ、十分な転位欠陥の抑制機能が働いていなかった。これを、酸素に変わる軽元素、たとえば窒素あるいは炭素を基板に導入し、これを用いてストライプ状素子分離領を有するメモリ素子を形成し、所期の特性を得たものである。
【００１８】
なお、前記の通り半導体基板は、軽元素が導入されたベース基板上にエピタキシャル成長層を有するものに効果が大きい。エピタキシャル成長層の膜厚は、１μｍ〜５μｍの範囲とし、ベース基板は、ＣＺ（チョクラルスキー）法で形成されたものとすることができる。
【００１９】
また、軽元素は、窒素または炭素である。なおボロンでも良い。半導体基板またはベース基板には窒素が１×１０13atomics/cm3 〜１×１０15atomics/cm3 の濃度で導入され、酸素が６×１０17atomics/cm3 〜９×１０17atomics/cm3 の濃度で含まれる。あるいは半導体基板またはベース基板には炭素が１×１０16atomics/cm3 〜１×１０17atomics/cm3 の濃度で導入され、酸素が６×１０17atomics/cm3 〜９×１０17atomics/cm3 の濃度で含まれる。
【００２０】
また、素子分離領域は、浅溝内にシリコン酸化膜が埋め込まれ、その表面が平坦化されたものである。
【００２１】
また、ストライプ状の素子分離領域パターンは、半導体基板が結晶学的に最も劈開しやすい方向（劈開方向）もしくはそれと等価な方向、または、劈開方向に垂直な方向もしくはそれと等価な方向に平行に形成される。半導体基板の主面が（１００）面またはそれと等価な面の場合は、ストライプ状の素子分離領域パターンはシリコン結晶の［０１１］方向もしくはそれと等価な方向または［０１１−］方向もしくはそれと等価な方向に平行に形成される。このような方向で素子を形成することにより、ウェハ面積を有効に使い、コストを低減できる。なお、「１−」は１バーあるいはバー１の意味である。
【００２２】
また、半導体基板は、劈開方向もしくはそれと等価な方向および劈開方向に垂直な方向もしくはそれと等価な方向にスクライブして分断されたものである。半導体基板の主面が（１００）面またはそれと等価な面であるときは、半導体基板は、シリコン結晶の［０１１］方向またはそれと等価な方向および［０１１−］方向もしくはそれと等価な方向にスクライブして分断される。
【００２３】
活性領域のストライプパターンに平行な方向の寸法とそれに垂直な方向の寸法との比は、１００倍以上である。
【００２４】
ＭＩＳ型メモリ素子は、ＡＮＤ型またはＮＡＮＤ型の不揮発性メモリ素子である。
【００２５】
半導体基板またはベース基板のバルクマイクロディフェクト（ＢＭＤ）測定における結晶欠陥密度は、３×１０9 cm-3以上である。本発明者の検討によれば、ＢＭＤ測定において３×１０9 cm-3以上の欠陥密度を有すれば、転位欠陥を防止し、十分に高い信頼性の不揮発性メモリ素子をえることができる。
【００２６】
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板の主面にストライプ状に開口を有するパターンを形成し、パターンをマスクとして半導体基板にエッチングを施し、半導体基板の主面にストライプ状の溝を形成する工程、（ｂ）溝の内部を埋め込む絶縁膜を堆積する工程、（ｃ）絶縁膜をエッチングまたは研磨して溝内に絶縁膜を残存させ、素子分離領域を形成する工程、（ｄ）半導体基板の主面上に多結晶シリコン膜を堆積し、多結晶シリコン膜を、ストライプ状に形成された素子分離領域と平行な方向にストライプ状にパターニングする工程、（ｅ）ストライプ状に形成された多結晶シリコン膜をマスクとして、素子分離領域に囲まれた活性領域に不純物をイオン注入し、ＭＩＳ型素子のソース・ドレインおよび配線として機能する半導体領域を形成する工程、を有し、半導体基板として、シリコンより質量数の小さな軽元素が導入された単結晶シリコン基板を用いる。
【００２７】
また、本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板の主面にストライプ状に開口を有するパターンを形成し、パターンをマスクとして半導体基板にエッチングを施し、半導体基板の主面にストライプ状の溝を形成する工程、（ｂ）溝の内部を埋め込む絶縁膜を堆積する工程、（ｃ）絶縁膜をエッチングまたは研磨して溝内に絶縁膜を残存させ、素子分離領域を形成する工程、（ｄ）半導体基板の主面上に多結晶シリコン膜を堆積し、多結晶シリコン膜を、ストライプ状に形成された素子分離領域と垂直な方向にストライプ状にパターニングする工程、（ｅ）ストライプ状に形成された多結晶シリコン膜をマスクとして、素子分離領域に囲まれた活性領域に不純物をイオン注入し、隣接するＭＩＳ型素子に共有されるソース・ドレインとして機能する半導体領域を形成する工程、を有し、半導体基板として、シリコンより質量数の小さな軽元素が導入された単結晶シリコン基板を用いる。
【００２８】
このような半導体集積回路装置の製造方法によれば、結晶の転位欠陥を抑制し、接合リークが抑えられたメモリ素子を形成できる。
【００２９】
半導体基板として、シリコンより質量数の小さな軽元素が導入されたシリコン単結晶基板上にエピタキシャル成長によりシリコン層を１μｍ〜５μｍの範囲で成長させた基板を用いる。
【００３０】
軽元素は、窒素または炭素である。なお、ボロンでも良い。窒素の濃度は１×１０13atomics/cm3 〜１×１０15atomics/cm3 の範囲であり、炭素の濃度は１×１０16atomics/cm3 〜１×１０17atomics/cm3 の範囲である。
【００３１】
ストライプ状のパターンは、半導体基板が結晶学的に最も劈開しやすい方向（劈開方向）もしくはそれと等価な方向、または、劈開方向に垂直な方向もしくはそれと等価な方向に平行に形成する。あるいは、半導体基板の主面が（１００）面またはそれに等価な面の場合は、ストライプ状のパターンはシリコン結晶の［０１１］方向に等価な方向または［０１１−］方向に等価な方向に平行に形成する。
【００３２】
ストライプ状に形成された活性領域の長辺と短辺の比は、１００倍以上に形成する。
【００３３】
前記製造方法において、さらに、半導体基板が結晶学的に最も劈開しやすい方向（劈開方向）もしくはそれと等価な方向、および、劈開方向に垂直な方向もしくはそれと等価な方向に半導体基板をスクライブしてシリコンチップに分断する工程を有する。あるいは、半導体基板の主面が（１００）面またはそれに等価な面の場合は、シリコン結晶の［０１１］方向またはそれと等価な方向および［０１１−］方向またはそれと等価な方向に半導体基板をスクライブしてシリコンチップに分断する工程を有する。結晶が劈開しやすい方向にスクライブしても、結晶の転位欠陥は抑制され、十分に高い信頼性の不揮発性メモリ素子を形成できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３５】
（実施の形態１）
図１は、本発明の一実施の形態であるＡＮＤ型フラッシュメモリの一例を示したチップ平面図である。チップ１には、メモリセルアレイＭＡを有し、その周辺にはセンスラッチ回路、データラッチ回路、ワードディテクタ回路、内部電圧発生回路、演算装置ＭＰＵおよび読み出し専用メモリＲＯＭを有する。メモリセルアレイＭＡ内には、ストライプ状の活性領域Ｌが形成されている。
【００３６】
図２は、実施の形態１のＡＮＤ型フラッシュメモリのメモリセル領域を示した回路図である。メモリセルＭおよびスイッチトランジスタＳＷＭＯＳはｐ型ウェルＤＰＷＬ内のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）で形成されている。メモリセルＭはデータ線ＤＬ方向に１２８個、ワード線ＷＬ方向に２ｋバイト（１セクタ）配列されている。各メモリセルＭはデータ線ＤＬ方向に並列に接続され、ローカルデータ線ＬＤＬおよびローカルソース線ＬＳＬでドレイン、ソースの各領域が接続される。ローカルデータ線ＬＤＬは、スイッチトランジスタＳＷＭＯＳ１を介してグローバルデータ線ＤＬに接続され、ローカルソース線ＬＳＬはスイッチトランジスタＳＷＭＯＳ２を介してグローバルソース線ＳＬに接続されている。各ワード線ＷＬにはメモリセルＭの制御ゲートが接続されている。
【００３７】
図３は、本実施の形態のＡＮＤ型フラッシュメモリのメモリセルおよび選択トランジスタの構造の一部を示した平面図であり、図４は図３におけるＡ−Ａ断面を、図５は図３におけるＢ−Ｂ断面を示す。
【００３８】
半導体基板１の主面近傍には、ｐ型のエピタキシャル層２が形成され、エピタキシャル層２にはｎ型ウェル３が形成され主面にはｐ型ウェル４が形成されている。ｎ型ウェル３はｐ型ウェル４を絶縁する機能を有し、ｐ型ウェル４に個別の電位を印加することを可能にする。エピタキシャル層２の膜厚は、１〜５μｍの範囲、たとえば３μｍである。
【００３９】
半導体基板１はシリコン単結晶でありＣＺ法により製造されたウェハを用いる。また、半導体基板１には、窒素が１×１０13atomics/cm3 〜１×１０15atomics/cm3 の濃度で導入されている。このような窒素が導入されていることにより、半導体基板１内に微少な欠陥が生じ、シリコンの劈開しやすい方向に発生する転位欠陥を抑制できる。
【００４０】
すなわち、窒素が半導体基板１内の存在すると、その部分（不純物サイト）に酸素が引き寄せられ、この引き寄せられた酸素と窒素の作用により電気的特性には影響しない微少な欠陥が生成される。転位欠陥が成長してその微少欠陥部に達すればそこで転位が途切れ、それ以上の転位の成長は生じない。このため、微少欠陥が多く存在すれば転位欠陥を低減し、歩留まり等の向上に寄与できる。
【００４１】
後に説明するように、本実施の形態ではストライプ状の溝を形成し、この溝内にシリコン酸化膜を埋め込んで素子分離領域を形成する。このため、活性領域もストライプ状に形成され、素子分離領域からの特定方向に働くストレスにより、ストライプパターンの方向に転位が発生しやすい。また、ウェハを後にスクライブすることを考慮すれば、シリコン基板の（１００）面を主面として用いる場合には、シリコンが劈開しやすい方向、つまり［０１１］方向あるいは［０１１−］方向にスクライブすることが好ましい。スクライブラインが決定されると、ウェハ（チップ）の面積を有効に使用するためには、細長いパターンはできるだけスクライブライン（チップ端面）に平行なのが望ましい。そのため、本実施の形態のような細長い活性領域パターンは、その長辺方向が劈開面に沿った方向にならざるを得ない。このため、転位欠陥は活性領域の長辺方向に成長し、しかも本実施の形態のメモリセルはその活性領域上に形成されるため、転位欠陥の影響が特に大きくなる。
【００４２】
しかし、本実施の形態では半導体基板１に窒素を導入しているので、このようなストレスが働いても転位欠陥を抑制し、転位の発生を防止できる。このため、転位欠陥に起因する不良、たとえば接合リークを防止し、また、接合リークに起因するドレインディスターブ不良を防止できる。さらに、転位に起因する欠陥を抑制できるので読み出しの際のソースディスチャージ時間を長くすることができ、読み出し精度が向上する。特に後に説明する多値記録の場合には読み出し精度の向上が求められており、本発明を適用する効果が大きい。
【００４３】
なお、窒素を前記の濃度の程度導入した場合、酸素の含有量は６×１０17atomics/cm3 〜９×１０17atomics/cm3 程度になる。また、この程度の量の窒素を導入し、７００℃、４時間および１０００℃、１６時間の熱処理を行った後、Oxygen Precipitate Profiler （ＨＹＴ社製）によりｚ方向（深さ方向）のスキャンを行ってバルク微少欠陥（Bulk Micro Defect ）の評価を行ったところ、３×１０9 cm-3以上の欠陥密度がある。前記熱処理は本実施の形態の工程を経た後にトータルで受ける熱負荷と等価である。この値よりも多数の欠陥密度を有する場合には、本発明の効果を十分に得ることができる。
【００４４】
なお、ここでは窒素を半導体基板１に導入する例を示したが、炭素を導入しても良い。炭素は１×１０16atomics/cm3 〜１×１０17atomics/cm3 の濃度で導入で、この場合、酸素が６×１０17atomics/cm3 〜９×１０17atomics/cm3 の濃度で含まれる。また、半導体基板１に導入できる元素は窒素および炭素に限られず、シリコンより質量数の小さな元素であればよい。たとえばボロンを例示できる。
【００４５】
ｐ型ウェル４の主面近傍には、素子分離領域５が形成されている。素子分離領域５は、浅溝内にシリコン酸化膜が埋め込まれて構成される。素子分離領域５は、平面図に示すように、ストライプ状に形成される。よって、素子分離領域５で規定される活性領域Ｌもストライプ状に形成される。
【００４６】
半導体基板１（ｐ型ウェル４）の主面には、メモリセルＭ、ダミーゲートＤＭ、スイッチトランジスタＳＷＭＯＳが形成されている。
【００４７】
メモリセルＭは、トンネル酸化膜６を介して活性領域Ｌの中央部に形成された下部フローティングゲート７、上部フローティングゲート８、上部フローティングゲート８上の層間絶縁膜９、層間絶縁膜９上の制御ゲートＣＧ、下部フローティングゲート７の両側の活性領域Ｌに形成されたソース領域１０、ドレイン領域１１を有する。制御ゲートＣＧは、多結晶シリコン膜１２およびタングステンシリサイド膜１３の２層構成である。下部フローティングゲート７および上部フローティングゲート８は多結晶シリコン膜からなる。層間絶縁膜９はシリコン酸化膜とシリコン窒化膜の積層膜からなる。
【００４８】
制御ゲートＣＧは活性領域Ｌのストライプパターンとは垂直な方向に延在して形成され、ワード線ＷＬとして機能する。制御ゲートＣＧはその延在方向に隣接するメモリセル間の制御ゲートと共通に形成され互いに接続される。
【００４９】
ソース領域１０とドレイン領域１１は、活性領域Ｌのストライプパターン方向に隣接するメモリセル間で各々接続され、ソース領域１０はローカルソース線ＬＳＬ、ドレイン領域１１はローカルデータ線ＬＤＬとなる。ローカルデータ線ＬＤＬはスイッチトランジスタＳＷＭＯＳ１の一方のソース・ドレイン領域１４に接続され、スイッチトランジスタＳＷＭＯＳ１の他のソース・ドレイン領域１５はコンタクトホール１６を介してグローバルデータ線ＤＬに接続される。ローカルソース線ＬＳＬはスイッチトランジスタＳＷＭＯＳ２の一方のソース・ドレイン領域１７に接続され、スイッチトランジスタＳＷＭＯＳ２の他のソース・ドレイン領域１８はコンタクトホール１９を介してグローバルソース線ＳＬに接続される。
【００５０】
なお、隣接する下部フローティングゲート７の間には絶縁膜２０が形成され、上部フローティングゲート８は絶縁膜２０上に一部形成される。これにより上部フローティングゲート８の面積を増加して制御ゲートＣＧとのカップリングを良くすることができる。
【００５１】
ダミーゲートＤＭは、メモリセルＭとスイッチトランジスタＳＷＭＯＳとの間の緩衝用に形成され、特に動作はしない。スイッチトランジスタＳＷＭＯＳのゲート絶縁膜は層間絶縁膜９と同時に形成されるものであり、ゲート電極は制御ゲートＣＧと同一工程で形成される被膜からなる。
【００５２】
メモリセルＭ、ダミーゲートＤＭおよびスイッチトランジスタＳＷＭＯＳは、絶縁膜ＩＬ１で覆われ、絶縁膜ＩＬ１上には第１層配線としてグローバルソース線ＳＬが形成されている。さらに絶縁膜ＩＬ２が形成され、絶縁膜ＩＬ２上には第２層配線としてグローバルデータ線ＤＬが形成されている。
【００５３】
次に、前記ＡＮＤ型フラッシュメモリの動作を説明する。図６は、動作時の電圧を示す表図である。図６に示す電圧は、ワード線ＷＬ１に１セクタについて一括で読み出し、書込、消去する場合を示す。
【００５４】
読み出しは、ＷＬ２〜ＷＬ１２８を０Ｖにし、セクタ内のＤＬを全て１Ｖに印加する。ＳＬ、ＤＰＷＬは０Ｖである。ローカルデータ線およびローカルソース線に電圧を印加するためにＳＷＭＯＳ１、ＳＷＭＯＳ２にＶｃｃを印加して各々オンにする。この状態でＷＬ１に２Ｖ、３Ｖ、および、４Ｖを順次印加してデータ線の電位変化を検出する。ＷＬ１に３つの電圧を印加するのは、図７に示すようにフローティングゲートに蓄積された電荷量に応じてしきい値電圧がシフトすることを利用し、１つのメモリセルで４つの状態（２ビット）を記録したものを読み出すためである。ＷＬ１に３種類の電圧を印加してしきい値を検出し、どのレベルのしきい値にあるかで２ビット分の情報を検出できる。
【００５５】
書込は、ＷＬ２〜ＷＬ１２８を4.５Ｖにし、書込選択されたメモリセル（Ｍ１１）のデータ線ＤＬ１には０Ｖを印加する。同一セクタ内の非選択メモリセルに書込を禁止するためにその他のＤＬ（ＤＬ２〜ＤＬｍ）には６Ｖを印加する。ＳＬ、ＤＰＷＬは０Ｖである。ローカルデータ線に電圧を印加するためにＳＷＭＯＳ１には１０Ｖの高電圧を印加する。ローカルソース線はオープンとするため、ＳＷＭＯＳ２は０Ｖ（オフ）にする。この状態でＷＬ１に１６Ｖ、１７Ｖ、または、１８Ｖを印加してデータ線の電位変化を検出する。書き込むデータの内容により１６Ｖ、１７Ｖ、または、１８Ｖの何れかの電位を選択する。これによりフローティングゲートに注入する電荷量を図７に示すように制御し、多値記録を実現する。
【００５６】
消去は、消去セクタであるＷＬ１以外の全ての電位を０Ｖとし、ＷＬ１にー１６Ｖを印加する。これにより、ＷＬ１に連なる全てのメモリセルのフローティングゲートから電子を引き抜きデータ消去を行う。なお、ローカルデータ線、ローカルソース線に０Ｖの電位を伝えるため、ＳＷＭＯＳ１，２には何れもＶｃｃを印加してオンにする。
【００５７】
次に、前記ＡＮＤ型フラッシュメモリの製造方法を図８〜図３２を用いて説明する。
【００５８】
図８〜図３１は、実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図または平面図である。
【００５９】
図８に示すように、エピタキシャル層２をその表面に有する半導体基板１を用意し、エピタキシャル層２の表面にシリコン酸化膜２１およびシリコン窒化膜２２を形成する。シリコン酸化膜２１の膜厚は１０ｎｍとし、シリコン窒化膜２２の膜厚は１２ｎｍとする。シリコン酸化膜２１はシリコン窒化膜２２の膜ストレスを緩和するために形成される犠牲酸化膜であり、シリコン窒化膜２２は、溝形成のためにマスクに用いられる。
【００６０】
本実施の形態では、半導体基板１に窒素が導入されたシリコン単結晶基板を用いる。本実施の形態では、ＣＺ基板を用いるため、基板中に酸素が６〜９×１０17atomics/cm3 程度含まれるが、さらに高濃度に酸素を導入する必要はない。つまり、エピタキシャル層２を形成する際の還元雰囲気で酸素が引き抜かれる。このような酸素の引き抜きは、酸素を微少欠陥の生成サイトとして期待する場合には微少欠陥の発生が抑制され好ましくない。しかし、本実施の形態では窒素を導入するため、熱処理工程でもあるエピタキシャル工程でエピタキシャル層２の形成と同時に、導入された窒素の周りに酸素が析出する。すなわち導入された窒素の近傍に次第に酸素がトラップされ、これにより微少な欠陥が形成される。したがって、半導体基板１として高濃度に酸素が導入された基板を用いる必要はなく、エピタキシャル層２の形成による必要な不純物の消失問題を回避できる。この段階で要求される窒素量は１×１０13atomics/cm3 〜１×１０15atomics/cm3 の範囲が好ましい。
【００６１】
前記の通りエピタキシャル成長に伴う酸素消失が問題にならないため、エピタキシャル層２を厚く形成することも可能である。エピタキシャル層２の膜厚は１〜５μｍとする。
【００６２】
なお、窒素に代えて炭素を導入してもよい。炭素の濃度は１×１０16atomics/cm3 〜１×１０17atomics/cm3 の範囲が好ましい。
【００６３】
次に、図９示すように、溝が形成される領域に開口が形成されるようにシリコン酸化膜２１およびシリコン窒化膜２２をパターニングする。このパターニングにはフォトリソグラフィおよびエッチングを用いる。フォトレジスト膜は除去する。このパターニングは、ストライプ状のパターンが形成されるように行うが、平面パターンについては後に説明する。
【００６４】
次に、図１０に示すように、パターニングされたシリコン窒化膜２２をマスクとしてドライエッチングを施し、半導体基板１（エピタキシャル層２）に浅溝２３を形成する。浅溝２３の深さは0.４μｍ、幅は0.３５μｍとする。また、なお、浅溝２３に挟まれた活性領域Ｌとなる領域の幅は0.７５μｍとする。
【００６５】
次に、図１１に示すように、浅溝２３の内部を表面酸化してシリコン酸化膜２４を形成する。シリコン酸化膜２４は、ドライエエッチングで損傷を受けた浅溝２３内部のダメージを回復する。シリコン酸化膜２４の膜厚は１０ｎｍとする。
【００６６】
次に、図１２に示すように、浅溝２３内部を完全に埋め込むシリコン酸化膜２５を形成する。シリコン酸化膜２５はたとえばＣＶＤ法により形成し膜厚は６００ｎｍとする。シリコン酸化膜２５の堆積後、デンシファイ（焼き締め）のための熱処理を行う。熱処理は窒素雰囲気中、１０００℃の温度で行う。
【００６７】
次に、図１３に示すように、ＣＭＰ（Chemical Mechanical Polishing ）法を用いてシリコン酸化膜２５を研磨する。研磨はシリコン窒化膜２２が露出するまで行う。シリコン窒化膜２２は、シリコン酸化膜２５と比較して研磨速度が遅いので、研磨ストッパとして機能する。
【００６８】
次に、熱リン酸を用いてシリコン窒化膜２２を除去する。これにより図１３に示すように、浅溝２３内にシリコン酸化膜２５が埋め込まれ、素子分離領域５が形成される。その後、イオン注入を行ってｎ型ウェル３およびｐ型ウェル４を形成する。
【００６９】
図１４は、ここまでの段階のメモリセル領域の平面パターンを示した平面図である。図１４に示すように、素子分離領域５はストライプ状に形成され、それに挟まれて形成される活性領域Ｌも同様にストライプ状に形成される。前記したように、素子分離領域５の短辺方向の幅ｄｉは0.３５μｍであり、活性領域Ｌの短辺方向の幅ｄＬは0.７５μｍである。
【００７０】
図１５は、ウェハＷの全面において、素子分離領域５が形成された様子を示した平面図である。チップ１毎にメモリセルアレイＭＡに素子分離領域５が多数形成される。同時に活性領域Ｌが多数形成される。活性領域Ｌの長辺方向の長さｄＬｌ（すなわち素子分離領域５の長辺方向の長さｄｉｌ）は約4.５ｍｍに及ぶ。前記したとおり、本実施の形態のＡＮＤ型フラッシュメモリは、１ブロックあたり１２８個のメモリセルが形成されるが、１ブロックの長さは約７０μｍである。これを６４ブロック繰り返すからその長さは4.５ｍｍ弱に達する。この間、活性領域Ｌはその長さ方向に途切れることなく１本のストライプパターンとして形成される。従って、活性領域Ｌのストライプパターンの長辺と短辺の比は６０００倍に及ぶ。本発明者らの検討によれば、活性領域Ｌのストライプパターンの長辺と短辺の比が１００倍程度になれば、本発明を適用しない場合の転位欠陥に起因する不良が発生する確率が生じる。よって、活性領域Ｌのストライプパターンの長辺と短辺の比が１００倍以上において本発明の効果を有効に得ることができる。
【００７１】
図示するように、活性領域Ｌのストライプパターンはウェハの結晶方位として［０１１］方向に平行に形成される。なお、半導体基板１の主面は（１００）面である。これは、チップ１が方形であり、ストライプパターンが前記したように細長いものであるため、チップ面積を有効に使うにはチップ端面に平行または垂直に形成することが好ましいことと、チップ端面は、後にスクライブしてチップを分断することを考慮すれば劈開しやすい［０１１］方向あるいは［０１１−］方向に揃えるのが好ましいことから要請される。すなわち、チップを分断しやすく、かつ、チップ面積を有効に活用するパターン配置を採用しようとすれば、活性領域Ｌのストライプパターンは［０１１］方向あるいは［０１１−］方向にならざるを得ないのである。よって、活性領域Ｌのストライプパターンも［０１１］方向にそろうこととなり、活性領域Ｌの長辺方向に転位欠陥が発生しやすいことを意味する。また前記したとおり素子分離領域５の内部はシリコン酸化膜が埋め込まれており、シリコン酸化膜はシリコン基板に対し圧縮応力を有する。そして、パターン形状からはその長辺方向に応力がかかりやすいことが推察できる。このため、前記面方位の要件とストライプパターンに起因する要件とが重畳され、極めて長い距離（最大約4.５ｍｍ）に渡って転位欠陥が生じる可能性がある。このような転位欠陥によりフラッシュメモリの歩留まりが低下し、信頼性が損なわれていたことは前記した。
【００７２】
なお、半導体基板１の主面を（１００）面以外の面方位で選択する場合には、ストライプパターンの形成方向は、劈開面に平行な方向あるいはそれと垂直な方向に選択できる。
【００７３】
しかし、本実施の形態では、半導体基板１に窒素がドープされたシリコン単結晶基板を用いているので、活性領域Ｌ内の転位欠陥の発生を有効に抑制できる。このような転位欠陥抑制のメカニズムは前記したとおり窒素あるいは炭素に起因する不純物サイトに酸素がトラップされ、微少な結晶欠陥が生成される。このような微少欠陥は転位欠陥の成長を終端し、それ以上の転位欠陥の成長を抑制する。このような好ましい微少欠陥すなわち窒素あるいは炭素不純物が多くドープされていれば、前記のような転位欠陥の生じやすいストレス環境あるいは結晶方位の条件が存在したとしても、結果として転位欠陥を有効に抑制し、素子の歩留まりを上げ、信頼性を向上させることに寄与する。
【００７４】
なお、本実施の形態では、半導体基板１の主面として（１００）面を用いており、活性領域ＬのストライプパターンがウェハＷの［０１１］方向に長く形成されている例を示しているが、［０１１−］方向に長いストライプパターンが形成されていても良く、チップ内のパターンに［０１１］方向に長いストライプパターンと［０１１−］方向に長いストライプパターンとが混在していても良いことは言うまでもない。
【００７５】
次に、図１６に示すように、トンネル酸化膜となるシリコン酸化膜を９ｎｍの膜厚で形成後、下部フローティングゲート７となる多結晶シリコン膜を１００ｎｍの膜厚で形成し、さらにキャップ絶縁膜となるシリコン窒化膜を１７０ｎｍの膜厚で形成する。その後、これらの被膜をパターニングする。これにより、トンネル酸化膜６、下部フローティングゲート７となるパターン７ａ、キャップ絶縁膜２６を形成する。パターニングにはフォトリソグラフィとドライエッチングを用いる。図１９は、このパターニングの平面パターンを示す平面図である。図１９では、下部フローティングゲート７となるパターン７ａを示した。図示するように、メモリセルが形成される領域では、パターン７ａは活性領域Ｌの中央領域に活性領域Ｌのストライプラインに沿ってストライプ状に形成される。スイッチトランジスタＳＷＭＯＳが形成される領域は次工程のイオン注入で不純物がドープされないように覆われる。
【００７６】
次に、ソース拡散層（ソース領域１０、ローカルソース線ＬＳＬ）およびドレイン拡散層（ドレイン領域１１、ローカルデータ線ＬＤＬ）を図１７に示すように形成する。このとき、下部フローティングゲート７およびキャップ絶縁膜２６はイオン注入のマスクとして機能する。さらに、全面にシリコン酸化膜を堆積後、これを異方性エッチングして、下部フローティングゲート７およびキャップ絶縁膜２６の側壁にサイドウォールスペーサ２７を形成する。
【００７７】
次に、図１８に示すように、下部フローティングゲート７の隙間を埋め込むシリコン酸化膜２８を堆積し、図２０に示すように、これをＣＭＰ法でキャップ絶縁膜２６が露出するまで研磨する。さらにエッチバックを行なってもよい。これにより下部フローティングゲート７間の絶縁膜２０が形成される。なお、シリコン酸化膜２８の膜厚は６００ｎｍとし、膜堆積後、デンシファイのための熱処理を行っても良い。熱処理は窒素雰囲気、８５０℃の条件で行う。
【００７８】
次に、図２１に示すように、熱リン酸によりキャップ絶縁膜２６を除去する。これにより下部フローティングゲート７の表面が露出する。
【００７９】
次に、全面に不純物がドープされた多結晶シリコン膜を堆積し、図２２に示すように、これをパターニングして上部フローティングゲート８となるパターン８ａを形成する。図２３は、パターン８ａの平面パターンを示す平面図である。図示するように、パターン８ａは、メモリセル形成領域でスリットを有するようなパターンで形成される。スイッチトランジスタＳＷＭＯＳが形成される領域は下部フローティングゲートパターン７ａとともに除去される。
【００８０】
次に、図２４に示すように、フローティングゲートと制御ゲートとを絶縁する層間絶縁膜９を形成する。層間絶縁膜９はＣＶＤ法で形成され、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜で構成される。
【００８１】
次に、図２５に示すように、層間絶縁膜９上に不純物がドープされた多結晶シリコン膜１２ａを形成し、さらにタングステンシリサイド膜１３ａを形成する。タングステンシリサイド膜１３ａは制御ゲート（ワード線ＷＬ）の導電率を高める機能を持つ。図２６は、この段階の図３におけるＡ−Ａ断面を示す断面図である。
【００８２】
次に、図２７に示すように、タングステンシリサイド膜１３ａ、多結晶シリコン膜１２ａ、層間絶縁膜９、上部フローティングゲートパターン８ａ、下部フローティングゲートパターン７ａおよびトンネル酸化膜６をパターニングする。これにより、メモリセル領域では下部フローティングゲート７、上部フローティングゲート８、制御ゲートＣＧ（１２，１３）が形成され、周辺部ではダミーゲートＤＭ、スイッチトランジスタＳＷＭＯＳのゲート電極が形成される。図２８にこの段階の平面パターンを示す。制御ゲートＣＧ（１２，１３）、ダミーゲートＤＭ、スイッチトランジスタＳＷＭＯＳのゲート電極は活性領域Ｌのストライプパターンとは垂直な方向に延在してパターニングされる。
【００８３】
次に、図２９に示すように、フォトレジスト膜をマスクに用いて、スイッチトランジスタＳＷＭＯＳのソース・ドレイン領域１４，１５，１７，１８をイオン注入で形成し、さらに、シリコン酸化膜を堆積後これを異方性エッチングしてパターン側壁にサイドウォールスペーサ２９を形成する。
【００８４】
さらに、図３０に示すように、たとえばシリコン酸化膜を堆積して絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１にコンタクトホールを形成し、スイッチトランジスタＳＷＭＯＳ２のソース・ドレイン領域１８に接続するソース線ＳＬを形成し、スイッチトランジスタＳＷＭＯＳ１のソース・ドレイン領域１５に接続する引き出し配線ＭＬを形成する。ソース線ＳＬおよび引き出し配線ＭＬの形成には、たとえば窒化チタン膜、タングステン膜の積層膜を用いることができ、スルーホールの底部には金属シリサイド層を形成してコンタクト抵抗を小さくすることができる。また、窒化チタン膜、タングステン膜の積層膜の形成にはスパッタ法またはＣＶＤ法を用いることができ、そのパターニングにはフォトリソグラフィおよびエッチングを用いることができる。
【００８５】
さらに同様にして上層配線を形成でき、図３，４，５に示したＡＮＤ型フラッシュメモリが完成する。
【００８６】
ウェハプロセスが完了したウェハは、図３１に示すように、ダイシング工程に入り、ウェハが切断されてチップ状に分断される。半導体基板１の主面として（１００）面を用いているので、この分断は、図示するように、［０１１］方向および［０１１−］方向に行われる。このような方向にダイシングすることにより、ウェハの劈開を利用して容易に分断することができる。なお、このダイシング工程である程度の機械的負荷が加えられるが、本実施の形態のウェハでは、前記したとおり機械的強度に優れているため、活性領域Ｌでの転位欠陥の発生を抑制できる。
【００８７】
本実施の形態によれば、半導体基板１として窒素をドープし単結晶基板を用いるため、転位欠陥を防止し、素子の接合リークを防止できる。
【００８８】
図３２は、本実施の形態を適用して製造したＡＮＤ型フラッシュメモリのメモリ素子部分を観察したＴＥＭ写真（ａ）とそのトレースを行った模式図（ｂ）である。活性領域にひずみは存在するもの、欠陥は見られず、機械的強度が向上していることがわかる。
【００８９】
図３３は、図５５で説明した読み出し不良のディスチャージ時間依存性を本実施の形態のフラッシュメモリについて測定した結果（ラインＳ）である。比較のために本実施の形態を適用しない従来例を同時に示した（ラインＲ）。図から明らかなとおり、本実施の形態のフラッシュメモリでは不良セクタ数が激減していることがわかる。
【００９０】
図３４は、図５６で説明したドレインディスターブにより生じるしきい値電圧のシフトを正規プロットしたグラフであり、本実施の形態のフラッシュメモリにつて測定したものである。図５６（ａ）のグラフと比較すれば明らかに、本実施の形態のフラッシュメモリではドレインディスターブが改善されている。すなわち、約１０００ｓの電圧印加でＶｔｈシフトが要求仕様の2.１Ｖを越えるセクタが0.００１％に止まる。本発明を適用しない場合不良セクタが0.１％に達することと比較すれば、格段の信頼性の向上が図れていることがわかる。
【００９１】
（実施の形態２）
図３５は、本発明の他の実施の形態であるＮＡＮＤ型マスクＲＯＭの一例を示した等価回路である。１つのトランジスタで構成されるメモリセルが８個直列に接続され、１つのブロックを構成している。各ブロック端のセルは一方をデータ線ＤＬに接続され、他方はソース線ＳＬに接続される。ソース線ＳＬは拡散層で構成される。各ブロックには各々データ線ＤＬが１本割り当てられる。各ＭＩＳＦＥＴのゲート電極は、隣接するブロックのＭＩＳＦＥＴのゲート電極に接続され、ワード線ＷＬを構成する。
【００９２】
図３６は、本実施の形態のＮＡＮＤ型マスクＲＯＭの読み出し電圧条件を示す表図である。ワード線ＷＬ２が選択されている場合を示す。データ線ＤＬにＶｃｃを印加し、ソース線ＳＬは０Ｖである。選択ワード線ＷＬ２以外のワード線（ＷＬ１、ＷＬ３〜８）を高電圧（ＶＧＨ）に維持し、それら非選択ワード線に接続された各トランジスタをオンにする。一方選択ワード線ＷＬ２は０Ｖに維持し、当該セル（トランジスタ）がオンか否かを判別して情報を読み出す。
【００９３】
図３７〜図４２は、本実施の形態のＮＡＮＤ型マスクＲＯＭの製造方法を工程順に示した平面図または断面図である。
【００９４】
本実施の形態の製造方法は、実施の形態１と同様に、エピタキシャル層５２を有する半導体基板５１の主面に素子分離領域５５を形成する。本実施の形態の素子分離領域５５も図３７に示すように、実施の形態１と同様にストライプ状に形成される。また、本実施の形態の半導体基板５１も実施の形態１と同様である。すなわち、窒素または炭素が導入されたシリコン単結晶基板を半導体基板５１に用いる。よって、本実施の形態においても、ストライプ状の活性領域Ｌを有するが、窒素あるいは炭素が導入された半導体基板１を用いるので転位欠陥に起因する接合リーク等の不良が抑制できる。
【００９５】
次に、図３８に示すように、ゲート電極Ｇを形成する。ゲート電極Ｇは、ゲート絶縁膜５６を介して多結晶シリコン膜およびタングステンシリサイド膜を堆積し、このタングステンシリサイド膜および多結晶シリコン膜をパターニングすることにより形成する。この段階の断面図を図３９に示す。図３９は図３８におけるＡ−Ａ断面である。エピタキシャル層５２を有する半導体基板５１の主面には、前記したとおり、ゲート絶縁膜５６を介して多結晶シリコン膜５７およびタングステンシリサイド膜５８からなるゲート電極Ｇが形成されている。なお、本実施の形態ではウェル電位を与える必要がないのでｐ型ウェル５４をアイソレーションするｎ型ウェルは形成されていない。ゲート絶縁膜５６、多結晶シリコン膜５７およびタングステンシリサイド膜５８の形成は実施の形態１と同様にできる。なお、プログラムのためのチャネルイオン注入を行うのは勿論である。
【００９６】
次に、図４０に示すように、ゲート電極Ｇをマスクとしてイオン注入を行い、ソース・ドレイン領域５９を形成する。このソース・ドレイン領域５９により各メモリセルが直列に接続されるようになる。その後、ゲート電極の側壁にサイドウォールスペーサ６０を形成する。サイドウォールスペーサ６０の形成は実施の形態１と同様である。
【００９７】
次に、図４１（ａ）に示すように、ゲート電極Ｇを覆う絶縁膜６１を形成し、その上層にデータ線ＤＬを形成する。データ線ＤＬは絶縁膜６１に開口したコンタクトホールを介してＷＬ１のソース・ドレイン領域５９に接続する。図４１（ｂ）は、この段階における図３８のＢ−Ｂ断面である。活性領域毎に、すなわちブロック毎にデータ線ＤＬが配置される。なお、配線ＭＬはコンタクトホールを介してゲート電極Ｇに接続され、さらに上層の配線に接続される。
【００９８】
図４２は、この段階の平面レイアウトを示した平面図である。活性領域Ｌに直交してゲート電極Ｇが形成され、各ＭＩＳＦＥＴはゲート電極Ｇ間に形成されたソース・ドレイン領域５９により直列に接続される。データ線ＤＬはほぼ活性領域Ｌの上部に形成され、活性領域Ｌ毎（ブロック毎）に１本配列される。
【００９９】
さらに上層の金属配線を形成できるが、実施の形態１と同様のためその説明は省略する。
【０１００】
本実施の形態によれば、実施の形態１と同様に、ストライプ状の活性領域Ｌに発生する転位欠陥を抑制することができる。これによりマスクＲＯＭ間の接合リークを防止し、素子の歩留まりと信頼性を高めることができる。
【０１０１】
（実施の形態３）
図４３は、本発明の他のさらに他の実施の形態であるＮＡＮＤ型フラッシュメモリの一例を示した等価回路である。１６個のメモリセルが直列に接続され、両端にスイッチトランジスタＳＷ配置して１つのブロックが構成される。スイッチトランジスタの一方（ＳＷ１）はデータ線ＤＬに接続され、他の一方（ＳＷ２）はソース線ＳＬに接続される。データ線ＤＬはブロック毎に１本配置され、各ブロックはｐ型ウェルＰＷ内に配置されてウェル電位が印加できるようになっている。メモリセルの制御ゲートは隣接するブロックのメモリセルと接続され、ワード線ＷＬを構成する。
【０１０２】
図４４は、本実施の形態のＮＡＮＤ型フラッシュメモリの読み出し、書込および消去の電圧条件を示す表図である。ワード線ＷＬ２が選択されている場合を示す。
【０１０３】
読み出しは、選択ワード線ＷＬ２以外のＷＬを全て高電圧（ＶＧＨ）にしてトランジスタをオンにする。データ線ＤＬおよびソース線ＳＬの電圧が印加されるようにスイッチトランジスタＳＷ１，２はオンにする。そして、ＤＬ１にＶｃｃ、ＳＬに０Ｖを印加した状態で選択ワード線ＷＬ２を０Ｖとし、当該メモリセルがオンかオフかを検出する。このオンあるいはオフが１ビットの情報に対応する。
【０１０４】
書込は、ＤＬ１、ＳＬ、ＰＷを全て０Ｖとし、ＳＷ１はオン、ＳＷ２はオフとする。書込選択のワード線ＷＬ２に酸化膜を通過する程度の高い電圧（Ｖｐ１）を印加して電子を注入し、書込を行う。他のＷＬは書込非選択なのでトランジスタがオンする程度の電圧（Ｖｐ２）を印加し書込が行われないようにする。他のブロック（ＢＬ２等）のＷＬ２に接続されたメモリセルへの書込を禁止するために、非選択ブロックのデータ線（ＤＬ２等）にＶｄｐ（Ｖｄｐ＜Ｖｐ２）を印加し、チャネルと制御ゲート間の電位差を下げて書込を禁止する。
【０１０５】
消去は、ブロック単位での消去を行う。データ線およびソース線を全てオープンにし、ＳＷも全てオンにする。ワード線ＷＬを全て０Ｖとし、ウェルに高電圧（Ｖｅ）を印加して全てのメモリセルのフローティングゲートから電子を引き抜くことにより消去を行う。
【０１０６】
図４５〜図５３は、本実施の形態のＮＡＮＤ型フラッシュメモリの製造方法を工程順に示した平面図または断面図である。
【０１０７】
本実施の形態の製造方法は、実施の形態１と同様に、エピタキシャル層７２を有する半導体基板７１の主面に素子分離領域７５を形成する。本実施の形態の素子分離領域７５も図４５に示すように、実施の形態１と同様にストライプ状に形成される。また、本実施の形態の半導体基板７１も実施の形態１と同様である。すなわち、窒素または炭素が導入されたシリコン単結晶基板を用いる。よって、本実施の形態においても、ストライプ状の活性領域Ｌを有するが、窒素あるいは炭素が導入された半導体基板１を用いるので転位欠陥に起因する接合リーク等の不良が抑制できる。
【０１０８】
次に、図４６に示すように、フローティングゲートとなるパターン８０を形成する。このパターン８０は、活性領域Ｌを覆い、一部素子分離領域７５にかかるように形成する。パターン８０は、ゲート絶縁膜７６を介して堆積された多結晶シリコン膜をエッチングすることにより形成する。次に、パターン８０上に層間絶縁膜７９を形成する。その後、図４７に示すように、層間絶縁膜７９の一部に開口８１を形成する。
【０１０９】
この段階の断面図を図４８に示す。図４８（ａ）は図４７におけるＡ−Ａ断面である。また、図４８（ｂ）は、図４７におけるＢ−Ｂ断面である。半導体基板７１、エピタキシャル層７２、ｎ型ウェル７３，ｐ型ウェル７４、素子分離領域７５は、実施の形態１と同様である。前記した通り、ｐ型ウェル７４上にゲート絶縁膜７６を介して多結晶シリコン膜からなるパターン８０が形成され、パターン８０上には層間絶縁膜７９が形成されている。そして、層間絶縁膜７９には開口８１が形成されている。
【０１１０】
次に、層間絶縁膜７９上に多結晶シリコン膜およびタングステンシリサイド膜を堆積し、図４９に示すように、これをパターニングしてワード線ＷＬ（制御ゲート）、スイッチトランジスタＳＷ１、ＳＷ２のゲート電極を形成する。メモリセル領域のワード線の下部にはフローティングゲートが形成されている。また、スイッチトランジスタＳＷ１、ＳＷ２のゲート電極は開口８１を介してその下部のフローティングゲートに接続される。
【０１１１】
この段階の断面を示したのが図５０である。図５０は図４９におけるＡ−Ａ断面を示す。前記したとおり、層間絶縁膜７９上に多結晶シリコン膜８２が、多結晶シリコン膜８２上にはタングステンシリサイド膜８３が形成されている。また、スイッチトランジスタＳＷとなるゲート電極の部分では、多結晶シリコン膜からなるパターン８０と多結晶シリコン膜８２とが開口８１を介して電気的に接続される。よって、スイッチトランジスタＳＷにはフローティングゲートが無くなり、通常のＭＩＳＦＥＴとして機能する。
【０１１２】
次に、図５１に示すように、ワード線（制御ゲート）のパターンをマスクとしてイオン注入を行い、ソース・ドレイン領域８４形成する。このソース・ドレイン領域８４によりワード線ＷＬに垂直な方向に隣接するメモリセルおよびスイッチトランジスタＳＷが直列に接続される。さらに、ワード線パターンの側壁にサイドウォールスペーサ８５を形成する。
【０１１３】
次に、図５２に示すように、絶縁膜８６を形成し、その上層にデータ線ＤＬを形成する。データ線ＤＬは絶縁膜８６に開口したコンタクトホール８７を介してＳＷ１のソース・ドレイン領域８４に接続する。図５２（ｂ）は、この段階における図４９のＢ−Ｂ断面である。活性領域毎に、すなわちブロック毎にデータ線ＤＬが配置される。なお、配線ＭＬはコンタクトホール８８を介してワード線ＷＬに接続され、さらに上層の配線に接続される。
【０１１４】
図５３は、この段階の平面レイアウトを示した平面図である。活性領域Ｌに直交してワード線ＷＬが形成され、各メモリセルはワード線に垂直方向に隣接するメモリセル間に形成されたソース・ドレイン領域８４により直列に接続される。データ線ＤＬはほぼ活性領域Ｌの上部に形成され、活性領域Ｌ毎（ブロック毎）に１本配列される。
【０１１５】
さらに上層の金属配線を形成できるが、実施の形態１と同様のためその説明は省略する。
【０１１６】
本実施の形態によれば、実施の形態１と同様に、ストライプ状の活性領域Ｌに発生する転位欠陥を抑制することができる。これによりＮＡＮＤ型フラッシュメモリの接合リークを防止し、素子の歩留まりと信頼性を高めることができる。
【０１１７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１８】
たとえば、実施の形態ではＡＮＤ型およびＮＡＮＤ型フラッシュメモリ、ＮＡＮＤ型マスクＲＯＭについて説明したが、これに限られず、ストライプ状の活性領域を有する素子であれば本発明を適用できる。
【０１１９】
また、前記実施の形態では、結晶シリコンの方向として［０１１］方向および［０１１−］方向ついて例示したが、シリコン結晶が劈開する方向であればこれに限られず、他の劈開しやすい方向に本発明を適用してもよい。
【０１２０】
また、前記実施の形態では半導体基板に導入される不純物として窒素あるいは炭素について説明したが、これに限られず、シリコンよりも質量数の小さな元素であればよい。たとえばボロンが例示できる。
【０１２１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１２２】
ストライプ状の素子分離領域を形成して高集積化を図った不揮発性メモリ内の結晶欠陥（転位欠陥）を低減できる。
【０１２３】
ストライプ状の素子分離領域を形成して高集積化を図った不揮発性メモリの接合リークを低減できる。
【０１２４】
ストライプ状の素子分離領域を形成して高集積化を図った不揮発性メモリの信頼性と歩留まりを高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＡＮＤ型フラッシュメモリの一例を示したチップ平面図である。
【図２】実施の形態１のＡＮＤ型フラッシュメモリのメモリセル領域を示した回路図である。
【図３】実施の形態１のＡＮＤ型フラッシュメモリのメモリセルおよび選択トランジスタの構造の一部を示した平面図である。
【図４】図３におけるＡ−Ａ断面を示す断面図である。
【図５】図３におけるＢ−Ｂ断面を示す断面図である。
【図６】実施の形態１のＡＮＤ型フラッシュメモリの動作時の電圧を示す表図である。
【図７】実施の形態１のＡＮＤ型フラッシュメモリの多値記録を示すグラフである。
【図８】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図９】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図１０】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図１１】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図１２】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図１３】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図１４】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した平面図である。
【図１５】ウェハＷの全面において、素子分離領域が形成された様子を示した平面図である。
【図１６】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図１７】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図１８】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図１９】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した平面図である。
【図２０】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図２１】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図２２】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図２３】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した平面図である。
【図２４】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図２５】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図２６】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図２７】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図２８】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した平面図である。
【図２９】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図３０】実施の形態１のＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図３１】実施の形態１のダイシング工程を説明する平面図である。
【図３２】実施の形態１を適用して製造したＡＮＤ型フラッシュメモリのメモリ素子部分を観察したＴＥＭ写真（ａ）とそのトレースを行った模式図（ｂ）である。
【図３３】実施の形態１を適用して製造したＡＮＤ型フラッシュメモリの読み出し不良のディスチャージ時間依存性を測定した結果のグラフである。
【図３４】実施の形態１を適用して製造したＡＮＤ型フラッシュメモリのしきい値電圧のシフトを正規プロットしたグラフである。
【図３５】本発明の他の実施の形態（実施の形態２）であるＮＡＮＤ型マスクＲＯＭの一例を示した等価回路である。
【図３６】実施の形態２のＮＡＮＤ型マスクＲＯＭの読み出し電圧条件を示す表図である。
【図３７】実施の形態２のＮＡＮＤ型マスクＲＯＭの製造方法を工程順に示した平面図である。
【図３８】実施の形態２のＮＡＮＤ型マスクＲＯＭの製造方法を工程順に示した平面図である。
【図３９】実施の形態２のＮＡＮＤ型マスクＲＯＭの製造方法を工程順に示した断面図である。
【図４０】実施の形態２のＮＡＮＤ型マスクＲＯＭの製造方法を工程順に示した断面図である。
【図４１】実施の形態２のＮＡＮＤ型マスクＲＯＭの製造方法を工程順に示した断面図である。
【図４２】実施の形態２のＮＡＮＤ型マスクＲＯＭの製造方法を工程順に示した平面図である。
【図４３】本発明の他のさらに他の実施の形態（実施の形態３）であるＮＡＮＤ型フラッシュメモリの一例を示した等価回路である。
【図４４】実施の形態３のＮＡＮＤ型フラッシュメモリの読み出し、書込および消去の電圧条件を示す表図である。
【図４５】実施の形態３のＮＡＮＤ型フラッシュメモリの製造方法を工程順に示した平面図である。
【図４６】実施の形態３のＮＡＮＤ型フラッシュメモリの製造方法を工程順に示した平面図である。
【図４７】実施の形態３のＮＡＮＤ型フラッシュメモリの製造方法を工程順に示した平面図である。
【図４８】実施の形態３のＮＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図４９】実施の形態３のＮＡＮＤ型フラッシュメモリの製造方法を工程順に示した平面図である。
【図５０】実施の形態３のＮＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図５１】実施の形態３のＮＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図５２】実施の形態３のＮＡＮＤ型フラッシュメモリの製造方法を工程順に示した断面図である。
【図５３】実施の形態３のＮＡＮＤ型フラッシュメモリの製造方法を工程順に示した平面図である。
【図５４】（ａ）は、欠陥を発生している部位の活性領域（チャネル部）を観察したＴＥＭ写真であり、（ｂ）は、図５４（ａ）をトレースした模式図である。
【図５５】（ａ）は、ＡＮＤ型フラッシュメモリの読み出しシーケンスを説明する回路図であり、（ｂ）は、読み出し不良を発生する不良セクタ数のディスチャージ時間依存性を示したグラフである。
【図５６】（ａ）は、ドレインディスターブにより生じるしきい値電圧のシフトを正規プロットしたグラフであり、（ｂ）はドレインディスターブを説明する回路図、（ｃ）はメモリセル部の断面概念図である。
【符号の説明】
１  半導体基板（チップ）
２  エピタキシャル層
３  ｎ型ウェル
４  ｐ型ウェル
５  素子分離領域
６  トンネル酸化膜
７  下部フローティングゲート
７ａ  下部フローティングゲートパターン
８  上部フローティングゲート
８ａ  上部フローティングゲートパターン
９  層間絶縁膜
１０  ソース領域
１１  ドレイン領域
１２  多結晶シリコン膜
１２ａ  多結晶シリコン膜
１３  タングステンシリサイド膜
１３ａ  タングステンシリサイド膜
１４  ソース・ドレイン領域
１５  ソース・ドレイン領域
１６  コンタクトホール
１７  ソース・ドレイン領域
１８  ソース・ドレイン領域
１９  コンタクトホール
２０  絶縁膜
２１  シリコン酸化膜
２２  シリコン窒化膜
２３  浅溝
２４  シリコン酸化膜
２５  シリコン酸化膜
２６  キャップ絶縁膜
２７  サイドウォールスペーサ
２８  シリコン酸化膜
２９  サイドウォールスペーサ
５１  半導体基板
５２  エピタキシャル層
５４  ｐ型ウェル
５５  素子分離領域
５６  ゲート絶縁膜
５７  多結晶シリコン膜
５８  タングステンシリサイド膜
５９  ソース・ドレイン領域
６０  サイドウォールスペーサ
６１  絶縁膜
７１  半導体基板
７２  エピタキシャル層
７３  ｎ型ウェル
７４  ｐ型ウェル
７５  素子分離領域
７６  ゲート絶縁膜
７９  層間絶縁膜
８０  パターン
８１  開口
８２  多結晶シリコン膜
８３  タングステンシリサイド膜
８４  ソース・ドレイン領域
８５  サイドウォールスペーサ
８６  絶縁膜
８７  コンタクトホール
８８  コンタクトホール
ＡＣＬ  活性領域
ＣＧ  制御ゲート
Ｄ  結晶欠陥
ＤＬ  グローバルデータ線
ＤＭ  ダミーゲート
ＤＰＷＬ  ｐ型ウェル
ＦＧ  フローティングゲート電極
ＦＮＯ  トンネル酸化膜
Ｇ  ゲート電極
ＩＬ１  絶縁膜
ＩＬ２  絶縁膜
ＩＮＳ  層間絶縁膜
Ｌ  活性領域
ＬＤＬ  ローカルデータ線
ＬＳＬ  ローカルソース線
Ｍ  メモリセル
ＭＡ  メモリセルアレイ
ＭＬ  配線
ＰＷ  ｐ型ウェル
Ｓ  ソース線
ＳＧＩ  素子分離領域
ＳＬ  グローバルソース線
ＳＷ  スイッチトランジスタ
Ｗ  ウェハ
ＷＬ  ワード線
【図１】
0004012350.tif 000002
【図２】
0004012350.tif 000003
【図３】
0004012350.tif 000004
【図４】
0004012350.tif 000005
【図５】
0004012350.tif 000006
【図６】
0004012350.tif 000007
【図７】
0004012350.tif 000008
【図８】
0004012350.tif 000009
【図９】
0004012350.tif 000010
【図１０】
0004012350.tif 000011
【図１１】
0004012350.tif 000012
【図１２】
0004012350.tif 000013
【図１３】
0004012350.tif 000014
【図１４】
0004012350.tif 000015
【図１５】
0004012350.tif 000016
【図１６】
0004012350.tif 000017
【図１７】
0004012350.tif 000018
【図１８】
0004012350.tif 000019
【図１９】
0004012350.tif 000020
【図２０】
0004012350.tif 000021
【図２１】
0004012350.tif 000022
【図２２】
0004012350.tif 000023
【図２３】
0004012350.tif 000024
【図２４】
0004012350.tif 000025
【図２５】
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【図２６】
0004012350.tif 000027
【図２７】
0004012350.tif 000028
【図２８】
0004012350.tif 000029
【図２９】
0004012350.tif 000030
【図３０】
0004012350.tif 000031
【図３１】
0004012350.tif 000032
【図３２】
0004012350.tif 000033
【図３３】
0004012350.tif 000034
【図３４】
0004012350.tif 000035
【図３５】
0004012350.tif 000036
【図３６】
0004012350.tif 000037
【図３７】
0004012350.tif 000038
【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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