(57)【特許請求の範囲】
【請求項１】
隣接する２つの行を駆動することにより電圧が印加される第１の組のメモリ・コンポーネントを含む第１メモリ・アレイ(300)、および隣接する２つの列を駆動することにより電圧が印加される第２の組のメモリ・コンポーネントを含む第２メモリ・アレイ(402)を重ね合わせて構成されるインターメッシュ・メモリ・アレイ(400, 500)であって、前記第１および第２の組のメモリ・コンポーネントのそれぞれは決定可能な抵抗値を有し、
前記第１メモリ・アレイおよび第２メモリ・アレイは、行と列との交点で電子スイッチに電気的に接続され、隣り合う１対の交点の間に前記メモリ・コンポーネントがあるよう重ね合わされており、
前記第１のメモリ・アレイは、隣接する２つの行を駆動することにより該２つの行の間に位置する前記メモリ・コンポーネントのそれぞれにその両端の１対の前記電子スイッチを介して電圧を加えることができ、前記１対の電子スイッチの一方は、該メモリ・コンポーネントの入力を駆動し、該１対の電子スイッチの他方は、該メモリ・コンポーネントの出力を検出するよう接続されており、
前記第２のメモリ・アレイは、隣接する２つの列を駆動することにより該２つの列の間に位置する前記メモリ・コンポーネントのそれぞれにその両端の１対の前記電子スイッチを介して電圧を加えることができ、前記１対の電子スイッチの一方は、該メモリ・コンポーネントの入力を駆動し、該１対の電子スイッチの他方は、該メモリ・コンポーネントの出力を検出するよう接続されている、
インターメッシュ・メモリ・アレイ。
【請求項２】
前記メモリ・コンポーネント(510)が第１の領域(504)を形成し、前記電子スイッチ(516, 508)が第２の領域(502)を形成し、前記第１の領域は、前記メモリ・コンポーネントを前記電子スイッチに電気的に接続する導電性バイア(518)により、前記第２の領域から離されている、請求項１に記載のインターメッシュ・メモリ・アレイ。
【請求項３】
前記電子スイッチの第１の組はｐチャネル電界効果トランジスタであり、
前記電子スイッチの第２の組はｎチャネル電界効果トランジスタである、請求項１に記載のインターメッシュ・メモリ・アレイ。
【請求項４】
個々のメモリ・コンポーネントが制御要素と電気的に接続されたアンチヒューズ素子を含み、該アンチヒューズ素子は第１の論理状態に対応する第１の抵抗値を示すように構成され、かつ第２の論理状態に対応する第２の抵抗値を示すように構成可能である、請求項１に記載のインターメッシュ・メモリ・アレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ素子に関し、より詳細にはインターメッシュ・メモリ素子に関する。
【０００２】
【従来の技術】
従来の読み出し専用メモリ（ＲＯＭ）回路は、プログラム命令及びデータを永久的に記憶する専用の集積回路として実現されている。例えば、コンピュータ・システムを操作する専用の命令を持つＲＯＭ回路を製造することができる。
【０００３】
一般に、ＲＯＭ回路は半導体上のメモリ・セルのアレイからなり、各メモリ・セルは、トランジスタ作成時の半導体の注入の仕方によって論理値「１」または論理値「０」を示すように製造されたトランジスタを有する。データはメモリ・セルによって永久的に記憶され、このデータは、後で電気的に消去したり変更したりすることができない。各トランジスタは、所定の２つの論理値の一方を有するように形成することができる。
【０００４】
プログラマブルＲＯＭ（ＰＲＯＭ）回路は、半導体チップの製造後にプログラムすることができるプログラム可能なメモリ・コンポーネントを有するメモリ・セルを用いて設計されている。ＰＲＯＭ素子のメモリ・セルは、命令がチップに焼き込まれるときにデータ（例えば、論理１または論理０）によってプログラムされる。これは、製造工程の終り近くまたは製造工程後に、しきい値電圧レベルを定義するコンタクトを形成することにより達成される。ＰＲＯＭ素子をプログラムすると、データの電気的な変更ができない点で従来のＲＯＭチップと同様の素子を実現することができる。
【０００５】
【発明が解決しようとする課題】
半導体デバイスの製造コストを削減し、かつ集積回路ベースの電子デバイスをより小型に設計するために、占有スペースが小さく、メモリ記憶容量が改善され、安価に製造できる不揮発性メモリ回路が必要とされている。
【０００６】
【課題を解決するための手段】
インターメッシュ・メモリ素子は、決定可能な抵抗値を有するように各々構成された複数のメモリ・コンポーネントと、１つまたは複数のメモリ・コンポーネント内を流れる電流を制御して該メモリ・コンポーネントに電位をかけられるようにそれぞれ構成された複数の電子スイッチとを含む。インターメッシュ・メモリ素子の第１の電子スイッチはメモリ・コンポーネントの入力に電気的に接続され、第２の電子スイッチはそのメモリ・コンポーネントの出力に電気的に接続される。第１の電子スイッチ及び第２の電子スイッチはともにメモリ・コンポーネントに電位をかけるように構成される。
【０００７】
【発明の実施の形態】
以下、高速読出し／書込みアクセス用のメモリ素子内で実現可能な追記型メモリ・コンポーネントを含むインターメッシュ・メモリ・アレイについて述べる。インターメッシュ・メモリ・アレイ・アーキテクチャは従来のメモリ素子よりも非常に高速であり、例えばディジタルカメラ用コンパクト・フラッシュ・メモリ等のディジタル・メモリ・アプリケーション用のプログラム可能読出し専用メモリ素子として実現することができる。さらに、本メモリ素子は、従来のメモリ素子よりも製造コストを抑えられ小型化できる上、メモリ容量を増大することができる。廉価かつ小型のメモリ素子によって、集積回路ベースの電子装置における設計の自由度が高まる。
【０００８】
一実施形態では、インターメッシュ・メモリ素子は、メモリ・コンポーネントの第１のアレイとメモリ・コンポーネントの第２のアレイで構成される。第１のメモリ・アレイを形成するメモリ・コンポーネントは、第２のメモリ・アレイを形成するメモリ・コンポーネントと交差し、重なり合い及び／または略垂直に配置される。例えば、２つのメモリ・アレイ内のメモリ・コンポーネントが垂直に交差するように、第１のメモリ・アレイを形成するメモリ・コンポーネントをｘ次元の行に構成し、第２のメモリ・アレイを形成するメモリ・コンポーネントをｙ次元の列に構成する。
【０００９】
第１及び第２のメモリ・アレイを構成するメモリ・コンポーネントは、駆動またはセンスに交互に入れ替わるインターメッシュ・メモリ素子内の導電性バイアであるピラーに接続され、相補的な論理レベルで起動される。メモリ・コンポーネントは、隣接する駆動ピラーとセンスピラーの間にそれぞれ電気的に接続される。インターメッシュ・メモリ素子アーキテクチャでは、２つの隣接するピラーの行を駆動して全ての列を検出するか、または２つの隣接するピラーの列を駆動して全ての行を検出することができる。
【００１０】
本明細書ではメモリ素子の様々な例について一般的に言及する。特定の例では特別なメモリ・コンポーネントを実装するメモリ素子について言及することもあるが、そのような例は本発明の範囲を制限するものではなく、本明細書で述べるデータ記憶技術を具体的に理解することを目的としている。さらに、説明するメモリ・コンポーネントは例示であり、データ記憶技術の応用を限定するものではないことを理解されたい。従って、本明細書で説明したコンポーネントとは異なるコンポーネント及び／またはその他のコンポーネントを有する他のメモリ素子を用いて、インターメッシュ・メモリ素子を実現することもできる。
【００１１】
インターメッシュ・メモリ素子の実施例
図１は、電子スイッチ１０４及び１０６に電気的に接続されるメモリ・コンポーネント１０２の一実施形態を含む例示的なメモリ回路１００を示す。電子スイッチ１０４は、メモリ・コンポーネント１０２に電気的に接続されるｎチャネル電界効果トランジスタ（ＦＥＴ）として実現される。トランジスタ１０４は、トランジスタをオンにして電流がトランジスタを通って流れるようにするために印可されるハイレベル電圧（high voltage）１０８を有する。電子スイッチ１０６は、同様にメモリ・コンポーネント１０２に電気的に接続されるｐチャネルＦＥＴとして実現される。トランジスタ１０６は、トランジスタをオンにして電流がトランジスタを通って流れるようにするために印可されるローレベル電圧（low voltage）１１０を有する。当業者であれば、本明細書中に記載される「ハイ」及び「ロー」レベル電圧が相対的なものであり、ハイレベル電圧１０８等のハイレベル電圧がトランジスタの動作レベルに設定され、またローレベル電圧１１０よりも相対的に高い電圧であることを理解されよう。逆に、ローレベル電圧はハイレベル電圧よりも相対的に低い電圧である。
【００１２】
ハイレベル電圧１０８及びローレベル電圧１１０をそれぞれ印加してトランジスタ１０４及び１０６の両方がオンになると、メモリ・コンポーネント１０２に電位がかかる。その電位は、メモリ・コンポーネント１０２の入力、すなわち駆動ノード１１４における正の駆動電圧１１２（＋Ｖ）と、メモリ・コンポーネント１０２の出力、すなわちセンスノード１１８におけるセンス電圧１１６（＋ＶＡ）とから導かれる。センスアンプ１２０は、メモリ・コンポーネント１０２の抵抗値を検出する。センスアンプ１２０は、差動センスアンプ、アナログセンスアンプまたはディジタルセンスアンプを含むセンスアンプによって実現することができる。
【００１３】
メモリ・コンポーネント１０２は、集積回路において、酸化物等の任意の種類の電気抵抗性の材料を用いて実現することも、及び／または抵抗等を用いて抵抗性のあるメモリ・コンポーネントとして実現することもできる。当業者であれば、メモリ素子及びメモリ・コンポーネントを製造するために、多くの異なる材料及び設計の組み合わせを利用できることを理解されよう。例示的なメモリ・コンポーネント１２２及び１２４は、メモリ回路１００内のメモリ・コンポーネント１０２として実現することができる。メモリ・コンポーネント１２２は、制御要素１２８と直列に接続された抵抗器１２６を用いて実現される。メモリ・コンポーネント１２４は、ダイオード１３２と直列に接続されたアンチヒューズ素子１３０を用いて実現される。メモリ・コンポーネントは、制御要素と直列に接続されたアンチヒューズ素子を用いて実現することもできる。
【００１４】
メモリ・コンポーネント１２２内の制御要素１２８等の制御要素は、メモリ素子を構成するメモリ・コンポーネントのアレイ内の特定のメモリ・コンポーネントを選択できるように機能する。制御要素１２８は、線形または非線形抵抗器、トンネル接合ダイオード、トンネルダイオード、アンチヒューズ素子、若しくはショットキー、ＰＮまたはＰＩＮ半導体ダイオードで実現することができる。
【００１５】
メモリ・コンポーネント１２４内のアンチヒューズ素子１３０等のアンチヒューズ素子は、トンネル接合の一度だけプログラム可能な素子である。アンチヒューズ素子のトンネル接合は、所定の相対的に高い電位がアンチヒューズ素子にかけられたときに、電子がその中を「通り抜ける」薄い酸化物接合である。酸化物接合が破壊されると、かけられた電位によって電気的接続が生じ、低抵抗値を有する短絡が形成される。アンチヒューズ素子１３０は、ＬｅＣｏｍｂｅｒ、シリサイド、トンネル接合、酸化物破壊または任意の他の類似のヒューズコンポーネント等のヒューズまたはアンチヒューズの、任意の数または種類の利用可能なコンポーネントにより実現することができる。また、アンチヒューズ素子１３０は、任意の数の書換え可能データ記憶素子で実現することもできる。
【００１６】
図２は、図１に示したものと同様のメモリ・コンポーネント及びトランジスタ電子スイッチの行２０２で形成されたメモリ・アレイ２００の一実施形態の一部を図式的に示したものである。メモリ・コンポーネント２０４等のメモリ・コンポーネントは、それぞれ制御要素と直列に接続されたアンチヒューズ素子として示されている。代替的に、メモリ・コンポーネントは、メモリ・コンポーネント１０２（図１）を参照して示したような、抵抗性メモリ素子と制御要素との任意の組み合わせで実現することができる。
【００１７】
さらに、メモリ・アレイ２００内のメモリ・コンポーネント（及び本明細書に記載する他のメモリ・コンポーネントの例）は、図１に示したダイオード１３２と直列に接続されたアンチヒューズ素子１３０で実現される例示的なメモリ・コンポーネント１２４のように、任意の書換え可能データ記憶素子及び任意のプログラム可能追記型メモリ・コンポーネントで実現することができる。代替的に、メモリ・コンポーネントは、メモリ素子用のメモリセルを製造するために利用可能な材料及び設計の多くの異なる組み合わせのうちの１つで実現することができる。
【００１８】
メモリ・アレイ２００において、電子スイッチは、メモリ・コンポーネントのうちの１つまたは複数のメモリ・コンポーネントにそれぞれ電気的に接続された交互に並ぶｎチャネルＦＥＴ及びｐチャネルＦＥＴとして実現される。例えば、トランジスタ２０６は、ノードすなわち接続点２１０において、メモリ・コンポーネント２０４とメモリ・コンポーネント２０８に電気的に接続される。同様に、トランジスタ２１２は、ノードすなわち接続点２１８において、メモリ・コンポーネント２１４とメモリ・コンポーネント２１６に電気的に接続される。
【００１９】
メモリ・アレイ２００において、トランジスタの２つの隣接する行２０２（２）及び２０２（３）はハイレベルに駆動され、メモリ・アレイ２００内のトランジスタの残りの行にはローレベル電圧が印加される。行２０２（２）では、ｐチャネルＦＥＴ２２０にはハイレベル電圧２２２が印加されてオフにされ、ｎチャネルＦＥＴ２０６はハイレベル電圧２２２が印加されたときオンになる。同様に、行２０２（３）では、ｎチャネルＦＥＴ２１２にはハイレベル電圧２２４が印加されてオンにされ、ｐチャネルＦＥＴ２２６はハイレベル電圧２２４が印加されたときオフになる。
【００２０】
行２０２（１）では、ｎチャネルＦＥＴ２２８にはローレベル電圧２３０が印加されてオフにされ、ｐチャネルＦＥＴ２３２はローレベル電圧２３０が印加されたときにオンになる。同様に、行２０２（４）では、ｐチャネルＦＥＴ２３４にはローレベル電圧２３６が印加されてオンにされ、ｎチャネルＦＥＴ２３８はローレベル電圧２３６が印加されたときにオフになる。当業者であれば、印加されるトランジスタのハイレベル電圧及びローレベル電圧は相対的なものであり、ハイレベル電圧２２２及び２２４等のハイレベル電圧はトランジスタの動作レベルに設定され、ローレベル電圧２３０及び／または２３６よりも高い電圧であることを理解されよう。さらに、メモリ・アレイ内の任意の２つの隣接する行をハイレベルに駆動し、そのメモリ・アレイ内の残りの行をローレベルに駆動するかまたはローレベルのままにすることができる。さらに、交互に並ぶｎチャネルＦＥＴ及びｐチャネルＦＥＴの任意の２つの隣接する行をローレベルに駆動し、メモリ・アレイ内の残りの行をハイレベルに駆動するように、回路ロジックを反転することもできる。
【００２１】
行２０２（２）及び２０２（３）内のトランジスタのように、トランジスタの任意の２つの隣接する行がハイレベルに駆動されると、メモリ・アレイ２００の各列２４０内の１つのメモリ・コンポーネントに電位をかけて、ある列内のあるメモリ・コンポーネントの抵抗値を決定することができる。例えば、列２４０（１）内のトランジスタ２１２及び２３４の両方にそれぞれハイレベル電圧２２４及びローレベル電圧２３６を印加してオンにすると、メモリ・コンポーネント２１６に電位がかかる。この電位は、メモリ・コンポーネント２１６の入力すなわち駆動ノード２１８における正の駆動電圧２４２（＋Ｖ）と、メモリ・コンポーネント２１６の出力すなわちセンスノード２４６におけるセンス電圧２４４（＋ＶＡ）とから導かれる。電流経路２４８は、トランジスタ２１２、メモリ・コンポーネント２１６及びトランジスタ２３４を通って形成される。
【００２２】
同様に、列２４０（２）内のトランジスタ２０６及び２３２の両方に、それぞれハイレベル電圧２２２及びローレベル電圧２３０を印加してオンにすると、メモリ・コンポーネント２０４に電位がかかる。この電位は、メモリ・コンポーネント２０４の入力すなわち駆動ノード２１０における正の駆動電圧２５０（＋Ｖ）と、メモリ・コンポーネント２０４の出力すなわちセンスノード２５４におけるセンス電圧２５２（＋ＶＡ）とから導かれる。電流経路２５６は、トランジスタ２０６、メモリ・コンポーネント２０４及びトランジスタ２３２を通って形成される。センスアンプ２５８がメモリ・コンポーネント２０４の抵抗値を検出する。センスアンプ２５８は、差動アンプ、アナログアンプまたはディジタル・センスアンプを含むセンスアンプで実現することができる。
【００２３】
図３は、図１及び図２に示したようなメモリ・コンポーネント３０２とトランジスタ電子スイッチの行で形成されたメモリ・アレイ３００の一実施形態の一部分を示す。さらに、図３は、行３０４（２）及び行３０４（３）のようなトランジスタの任意の２つの隣接する行をハイレベルに駆動したときに、メモリ・アレイ３００の各列３０６内のメモリ・コンポーネントに電位がかかり、任意の列内の１つのメモリ・コンポーネントの抵抗値を決定できるようになることを示す。１つまたは複数のセンスアンプ３０８が、選択された列３０６内の１つのメモリ・コンポーネントの抵抗値を検出する。
【００２４】
例えば、行３０４（２）をハイレベルに駆動すると、その行内のトランジスタが１つおきにオンになり、対応する１つおきの列内のメモリ・コンポーネントに駆動電圧が印加される。上述したように、ハイレベル電圧及びローレベル電圧の印加によりオン及び／またはオフにされるｎチャネルＦＥＴ及びｐチャネルＦＥＴが交互に並ぶように、トランジスタは実現されている。行３０４（１）をローレベルに駆動すると、行３０４（２）内でオンになるトランジスタに対応する各列内のトランジスタが１つおきにオンになり、メモリ・コンポーネントにセンス電圧が印加される。こうして、列３０６（１）内のメモリ・コンポーネント３１０、列３０６（３）内のメモリ・コンポーネント３１２及び列３０６（５）内のメモリ・コンポーネント３１４の抵抗値を全て同時に決定することができる。
【００２５】
同様に、行３０４（３）をハイレベルに駆動すると、その行内のトランジスタが１つおきにオンになり、１つおきの対応する列３０６（２）、３０６（４）及び３０６（６）内のメモリ・コンポーネントに駆動電圧が印加される。行３０４（４）をローレベルに駆動すると、行３０４（３）内でオンになるトランジスタに対応する各列内のトランジスタが１つおきにオンになり、メモリ・コンポーネントにセンス電圧が印加される。こうして、メモリ・コンポーネント３１０、３１２及び３１４とともに、列３０６（２）内のメモリ・コンポーネント３１６、列３０６（４）内のメモリ・コンポーネント３１８及び列３０６（６）内のメモリ・コンポーネント３２０の抵抗値を全て同時に決定することができる。
【００２６】
図４は、メモリ・コンポーネント（すなわち、図３に示したメモリ・アレイ３００）の行に、メモリ・コンポーネント４０２の列を追加したインターメッシュ・メモリ・アレイ４００の一実施形態の一部分を示す。インターメッシュ・メモリ・アレイ４００もまた、図１及び図２に示したようなトランジスタ電子スイッチを用いて実現される。図４は、メモリ・アレイ３００にメモリ・コンポーネント４０２を追加してインターメッシュ・メモリ・アレイ４００を構成し、メモリ・コンポーネントの行及び／または列を任意の一時点で検出できることを示す。
【００２７】
図４は、列４０４（２）及び４０４（３）等のトランジスタの任意の２つの隣接する列をハイレベルに駆動すると、メモリ・アレイ４００の各行４０６内のメモリ・コンポーネントに電位がかかり、任意の行内の１つのメモリ・コンポーネントの抵抗値を決定できるようになることを示している。１つまたは複数のセンスアンプ４０８が、選択された行４０６内のメモリ・コンポーネントの抵抗値を検出する。
【００２８】
例えば、列４０４（２）をハイレベルに駆動すると、列内のトランジスタが１つおきにオンになり、対応する１つおきの行内のメモリ・コンポーネントに駆動電圧が印加される。上述したように、ハイレベル電圧及びローレベル電圧が印加されてオン及び／またはオフにされるｎチャネルＦＥＴ及びｐチャネルＦＥＴが交互に並ぶように、トランジスタは実現されている。列４０４（１）をローレベルに駆動すると、列４０４（２）内でオンになるトランジスタに対応する各行内のトランジスタも１つおきにオンになり、メモリ・コンポーネントにセンス電圧が印加される。こうして、行４０６（１）内のメモリ・コンポーネント４１０、行４０６（３）内のメモリ・コンポーネント４１２及び行４０６（５）内のメモリ・コンポーネント４１４の抵抗値を全て同時に決定することができる。
【００２９】
同様に、列４０４（３）をハイレベルに駆動すると、その列内のトランジスタが１つおきにオンになり、１つおきの対応する行４０６（２）、４０６（４）及び４０６（６）内のメモリ・コンポーネントに駆動電圧が印加される。列４０４（４）をローレベルに駆動すると、列４０４（３）内でオンになるトランジスタに対応する各行内のトランジスタも１つおきにオンになり、メモリ・コンポーネントにセンス電圧が印加される。こうして、メモリ・コンポーネント４１０、４１２及び４１４とともに、行４０６（２）内のメモリ・コンポーネント４１６、行４０６（４）内のメモリ・コンポーネント４１８及び行４０６（６）内のメモリ・コンポーネント４２０の抵抗値を全て同時に決定することができる。
【００３０】
図５はインターメッシュ・メモリ・アレイ５００の一実施形態の斜視図である。インターメッシュ・メモリ・アレイ５００は、半導体領域５０２と、素子領域５０４とを有する。半導体領域５０２は、ｎチャネルＦＥＴ５０６及びｐチャネルＦＥＴ５０８等の電子スイッチを含み、これらは当業者に既知の任意の加工及び／または製造工程を用いて半導体基板上の半導体材料内に形成される。素子領域５０４は、抵抗性メモリ・コンポーネント５１０及び５１２等の電気抵抗性を有するコンポーネントを含み、これらは半導体材料からオフセットされた素子領域内に形成される。
【００３１】
インターメッシュ・メモリ・アレイ５００は、導電性バイア５１４等の導電性バイアも含む。導電性バイアは、電気抵抗性のコンポーネントのうちの１つまたは複数のコンポーネントに電子スイッチ（例えば、トランジスタ）を電気的に接続する。例えば、導電性バイア５１４はトランジスタ５１６を抵抗性メモリ・コンポーネント５１０及び５１２に接続する。メモリ・コンポーネント５１０は、導電性バイア５１４及び５１８の両方に電気的に接続される。同様に、メモリ・コンポーネント５１２は導電性バイア５１４及び５２０の両方に電気的に接続される。導電性バイアは、銅またはアルミニウム等の導電性材料で、あるいは合金またはドープト・シリコンで製造することができる。
【００３２】
メモリ・コンポーネント１０２（図１）の入力駆動ノード１１４及び出力センスノード１１８、メモリ・コンポーネント２１６（図２）の駆動ノード２１８及びセンスノード２４６、メモリ・コンポーネント２０４（図２）の駆動ノード２１０及びセンスノード２５４、ならびに図３及び図４に示した駆動ノード及びセンスノード等の接続ノードは、本明細書中に記載するメモリ・アレイを組み込むメモリ素子のトランジスタ領域からメモリ・コンポーネントをオフセットするための導電性バイアとして実現することができる。
【００３３】
抵抗性メモリ・コンポーネントは図５では抵抗器として示したが、メモリ・コンポーネントは、メモリ素子１０２（図１）を参照して既に述べた抵抗性メモリ素子及び制御要素の任意の組み合わせで実現することができる。さらに、インターメッシュ・メモリ・アレイ５００内のメモリ・コンポーネントは、制御要素と直列に接続されたアンチヒューズ素子で実現される例示的なメモリ・コンポーネント２０４（図２）等の、任意の書換え可能データ記憶素子及び任意のプログラム可能な追記型メモリ・コンポーネントで実現することができる。説明を簡単にするために、図５では数個のメモリ・コンポーネントと関連するトランジスタのみを示している。当業者であれば、インターメッシュ・メモリ・アレイ５００を、メモリ素子の一部として、任意の数のメモリ・コンポーネント、トランジスタ、ならびにセンスアンプ５２２等の他の駆動回路及びセンス回路で製造できることを理解されよう。
【００３４】
実際に、インターメッシュ・メモリ・アレイ５００は、当業者に既知の任意の加工及び／または製造工程を用いて半導体メモリ素子として製造することができる。さらに、正の駆動電圧線５２４（＋Ｖ）及びセンス電圧線５２６（＋ＶＡ）等の電圧制御線は、半導体領域５０２の上方に、電気抵抗性のコンポーネントを含む素子領域５０４内に製造することができる。電圧制御線及びメモリ・コンポーネントを半導体基板からオフセットして形成することで、半導体基板上の空間を節約できる。従って、インターメッシュ・メモリ・アレイ５００はより小型のメモリ素子になり、集積回路ベースの電子装置における設計の自由度及び密度が向上する。
【００３５】
本明細書において用いられる用語「半導体基板」は半導体材料を含み、単体またはその上に他の材料を含むアセンブリのいずれかのシリコンウェーハ等のバルク半導体材料、及び単体またはその上に他の材料を含むアセンブリのいずれかの半導体材料層に限定されない。用語「基板」は、シリコン、ガラス、ガリウムヒ素、シリコン・オン・サファイア（ＳＯＳ）、エピタキシャル形成物、ゲルマニウム、ゲルマニウムシリコン、ダイヤモンド、シリコン・オン・インシュレータ（ＳＯＩ）材料、サイモックス（ＳＩＭＯＸ：selective implantation of oxygen）基板及び／または類似の基板材料から作られる半導体基板を含むがこれに限定されない任意の支持基板のことを言う。基板はプラスチックから形成される場合もある。
【００３６】
図６は、インターメッシュ・メモリ・アレイ６００の一実施形態の斜視図であり、図５に示したインターメッシュ・メモリ・アレイ５００の変形形態である。インターメッシュ・メモリ・アレイ６００も、半導体領域６０２と素子領域６０４とを有する。素子領域６０４は、行６０８（１）内のメモリ・コンポーネント６１０及び行６０８（２）内のメモリ・コンポーネント６１２等の、行６０８内の抵抗性メモリ・コンポーネントを含む第1のメモリ・アレイ６０６を含む。素子領域は、列６１６（１）内のメモリ・コンポーネント６１８及び列６１６（４）内のメモリ・コンポーネント６２０等の、列６１６内の抵抗性メモリ・コンポーネントを含む第２のメモリ・アレイ６１４を含む。
【００３７】
第1のメモリ・アレイ６０６は、第２のメモリ・アレイ６１４からオフセット（６２２）される。当業者であれば、メモリ・アレイ６０６及び６１４は、任意の既知の半導体加工及び／または製造工程を用いて一緒にまたは別個に製造できることを理解されよう。さらに、第１のメモリ・アレイ６０６を形成する行６０８内の第１のメモリ・コンポーネントの組は、第２のメモリ・アレイ６１４を形成する列６１６内の第２のメモリ・コンポーネントの組と交差し、重なり合い及び／または略垂直に配置される。これらのメモリ・コンポーネントの組は垂直または略垂直であるように説明及び図示されているが、当業者であれば、実際には、これらのメモリ・コンポーネントは多数の位置関係及び配置のうちの任意のもので実現でき、例えば、メモリ・コンポーネントを水平面上に垂直に配置したり、２つの平面上に垂直及び水平に配置したり、または垂直な面上に垂直に配置することもできることを理解されよう。
【００３８】
半導体領域６０２は、当業者に既知の任意の加工及び／または製造工程を用いて半導体基板上の半導体材料内に製造されるｎチャネルＦＥＴ６２４及びｐチャネルＦＥＴ６２６等のトランジスタを含む。インターメッシュ・メモリ・アレイ６００は、１つのトランジスタを抵抗性メモリ・コンポーネントのうちの１つまたは複数のメモリ・コンポーネントと電気的に接続する導電性バイア６２８等の導電性バイアも含む。例えば、導電性バイア６２８は、トランジスタ６３０を抵抗性メモリ・コンポーネント６３２及び６１８に接続する。メモリ・コンポーネント６３２は導電性バイア６２８及び６３４の両方に電気的に接続される。同様に、メモリ・コンポーネント６１８は導電性バイア６２８及び６３６の両方に電気的に接続される。
【００３９】
抵抗性メモリ・コンポーネントは図６では抵抗器として示したが、メモリ・コンポーネントは、メモリ・コンポーネント１０２（図１）を参照して既に述べたような抵抗性メモリ素子及び制御要素の任意の組み合わせで実現することができる。さらに、インターメッシュ・メモリ・アレイ６００内のメモリ・コンポーネントは、制御要素と直列に接続されたアンチヒューズ素子で実現される例示的なメモリ・コンポーネント２０４（図２）のように、任意の書換え可能データ記憶素子及び任意のプログラム可能追記型メモリ・コンポーネントで実現することができる。説明を簡単にするために、図６は数個のメモリ・コンポーネントと関連するトランジスタのみを示している。当業者であれば、インターメッシュ・メモリ・アレイ６００を、メモリ素子の一部として、任意の数のメモリ・コンポーネント、トランジスタ、ならびにセンスアンプ６３８等の他の駆動回路及びセンス回路で製造できることを理解されよう。
【００４０】
実際には、インターメッシュ・メモリ・アレイ６００は、当業者に既知の任意の加工及び／または製造工程を用いて半導体メモリ素子として製造することができる。さらに、正の駆動電圧線６４０（＋Ｖ）及びセンス電圧線６４２（＋ＶＡ）等の電圧制御線を、半導体領域６０２の上方に、電気抵抗性のコンポーネントを含む素子領域６０４内に製造することができる。
【００４１】
図７は、メモリ・コンポーネント７０２及び７０４等のメモリ・コンポーネントの行及び列で構成される、インターメッシュ・メモリ・アレイ４００（図４）に類似のインターメッシュ・メモリ・アレイ７００の一実施形態の例示的な模式図である。メモリ・アレイ７００は、図１に示した例示的なメモリ・コンポーネント及び電子スイッチの一実施形態を含むように製造することができる。さらに、インターメッシュ・メモリ・アレイ７００は、例示的なインターメッシュ・メモリ・アレイ５００（図５）及び６００（図６）の何れかとして実現することもできる。この場合、電気抵抗性のコンポーネントを含む素子領域は、ｎチャネルＦＥＴ及びｐチャネルＦＥＴが交互に並ぶ電子スイッチを含む半導体領域からオフセットされる。
【００４２】
インターメッシュ・メモリ・アレイ７００は、トランジスタ電子スイッチを用いて実現され、メモリ・コンポーネントの行７０６または列７０８のいずれかを任意の一時点で検出できるようにする。メモリ・コンポーネントは、ｘ方向７１０に沿って伸びる行７０６と、ｙ方向７１２に沿って伸びる列７０８に配列される。説明を簡単にするために、行７０６（１）内のメモリ・コンポーネント７０２及び列７０８（１）内のメモリ・コンポーネント７０４等の数個のメモリ・コンポーネントのみを示す。実際には、メモリ・アレイ７００は、複数のメモリ・コンポーネントを有するＲＯＭ（リードオンリーメモリ）素子として、書換え可能データ記憶要素を有するプログラム可能メモリ素子として、またはワンタイムプログラマブルゲートアレイ等の論理素子として実現することができる。そのようなゲートアレイの機能は、製造後にプログラミング可能な集積回路であるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の機能と同様である。
【００４３】
メモリ・コンポーネントの行７０６及びメモリ・コンポーネントの列７０８は、図７に示すように互いに垂直に製造される必要はない。当業者であれば、インターメッシュ・メモリ・アレイ７００の製造のために実施可能な種々の製造技術及び半導体設計レイアウトを理解されよう。
【００４４】
インターメッシュ・メモリ・アレイ７００内の任意の１つのメモリ・コンポーネントの抵抗値は、論理ビット値「１」に解釈される相対的に高い値（例えば、１０ＭΩ）になるか、または論理ビット値「０」に解釈される相対的に低い値（例えば、１００ｋΩ）になるように設計することができる。相対的に高い抵抗のメモリ・コンポーネントを論理１に関連付け、相対的に低い抵抗のメモリ・コンポーネントを論理０に関連付けることは、設計上の選択事項である。従って、相対的に高い抵抗のメモリ・コンポーネントを論理０と定義し、相対的に低い抵抗のメモリ・コンポーネントが論理１と定義することもできる。
【００４５】
選択されたメモリ・コンポーネントの抵抗値は決定可能であり、メモリ・コンポーネントに電圧を印加してそのメモリ・コンポーネント内を流れる電流を測定することで検出することができる。抵抗値はセンス電流に比例する。メモリ・コンポーネントの抵抗値を決定するための読出し動作中に、復号器（図示せず）がトランジスタの隣接する２つの行、またはトランジスタの隣接する２つの列を選択して、正の駆動電圧７１４を印加する。第２の復号器（図示せず）が、メモリ・コンポーネントの１つまたは複数の列７０８、あるいはメモリ・コンポーネントの１つまたは複数の行７０６を選択し、これらはインターメッシュ・メモリ・アレイ７００内の選択されたメモリ・コンポーネントの抵抗値を検出するセンスアンプ７１６に接続される。センスアンプ７１６は、差動センスアンプ、アナログセンスアンプまたはディジタル・センスアンプを含むセンスアンプによって実現することができる。
【００４６】
行７０６（１）内のメモリ・コンポーネント７０２及び列７０８（１）内のメモリ・コンポーネント７０４等のインターメッシュ・メモリ・アレイ７００内の各メモリ・コンポーネントは、アンチヒューズ素子を用いて製造することができる。このアンチヒューズ素子は、ある特定のメモリ・コンポーネントを読み出すためにそのアンチヒューズ素子に相対的に低い電圧が印加されたときに、高い抵抗値を示す。選択されたメモリ・コンポーネントは、アンチヒューズ素子に相対的に高い電位をかけ、その素子内のトンネル接合を溶断することによりプログラミングすることができる。アンチヒューズ素子がプログラミングされると、その特定のメモリ・コンポーネントに相対的に低い電圧が印加されたとき低抵抗を示すようになる。アンチヒューズ素子はプログラマブルスイッチとして用いることができ、これによりインターメッシュ・メモリ・アレイをプログラム可能な論理素子として実現することができる。アンチヒューズ素子は、論理素子及び経路選択用接続のどちらにも用いることができる。従来のスイッチング素子とは異なり、アンチヒューズ素子は、一度プログラムされると非常に低い抵抗を有し、高速の相互接続と低電力レベルを可能にするように最適化することができる。
【００４７】
図７は、行７０６（２）及び７０６（３）等のトランジスタの任意の隣接する２つの行をハイレベルに駆動すると、インターメッシュ・メモリ・アレイ７００の各列７０８内の１つのメモリ・コンポーネントに電位がかかり、任意の列内の１つのメモリ・コンポーネントの抵抗値を決定できることを示す。１つまたは複数のセンスアンプ７１６が、選択された列７０８内の１つのメモリ・コンポーネントの抵抗値を検出する。
【００４８】
例えば、行７０６（２）内のトランジスタをハイレベルに駆動すると、その行内のトランジスタが１つおきにオンになり、対応する１つおきの列内のメモリ・コンポーネントに駆動電圧が印加される。上述したように、ハイレベル電圧及びローレベル電圧が印加されてオン及び／またはオフにされるｎチャネルＦＥＴ及びｐチャネルＦＥＴが交互に並ぶように、トランジスタは実現されている。行７０６（１）をローレベルに駆動すると、行７０６（２）内でオンになるトランジスタに対応する各列内のトランジスタも１つおきにオンになり、メモリ・コンポーネントにセンス電圧が印加される。こうして、列７０８（２）内のメモリ・コンポーネント７１８の抵抗値を決定することができる。
【００４９】
インターメッシュ・メモリ・アレイ７００の一実施例は、８行及び／または８列毎に１つのセンスアンプ（すなわち、８個のセンスアンプ）を持つ、６４列及び／または６４行のインターメッシュ・メモリ・アレイを含む。従って、トランジスタの隣接する２つの行をハイレベルに駆動すると、センスアンプを用いて一度に８ビットワードを読み出すことができる。８ビットワードは、行１、９、１７．．．５７内の１つのメモリ・コンポーネントの抵抗値に対応する論理状態から構成される。次の８ビットワードは、行２、１０、１８．．．５８内の１つのメモリ・コンポーネントの抵抗値に対応する論理状態から構成される。これ以降のビットワードも同様である。
【００５０】
図８は、メモリ・コンポーネント８０２及び８０４等の、例示的なメモリ・コンポーネントで構成されるインターメッシュ・メモリ・アレイ８００の一実施形態を示す。メモリ・コンポーネントは、図１及び図２に示したような例示的なメモリ・コンポーネント１２２、１２４または２０４の一実施形態として製造することができる。インターメッシュ・メモリ・アレイ８００内の各メモリ・コンポーネントは、アンチヒューズ素子で製造することができる。このアンチヒューズ素子は、ある特定のメモリ・コンポーネントを読み出すためにそのアンチヒューズ素子に相対的に低い電圧が印加されたとき、高い抵抗値を示す。
【００５１】
選択されたメモリ・コンポーネントは、アンチヒューズ素子に相対的に高い電位をかけ、素子内のトンネル接合を溶断することによりプログラミングすることができる。アンチヒューズ素子がプログラミングされると、その特定のメモリ・コンポーネントに相対的に低い電圧が印加されたときに低抵抗を示すようになる。アンチヒューズ素子はプログラム可能スイッチとして用いることができ、これにより、インターメッシュ・メモリ・アレイをプログラム可能な論理素子として実現することができる。
【００５２】
インターメッシュ・メモリ・アレイは、駆動接続ノードとセンス接続ノードとが交互に並ぶ行８０６と、駆動接続ノードとセンス接続ノードとが交互に並ぶ列８０８とを含む。駆動接続ノード及びセンス接続ノードの行８０６は、ｘ方向８１０に沿って伸びる行として配列され、駆動接続ノード及びセンス接続ノードの列８０８は、ｙ方向８１２に沿って伸びる列として配列される。インターメッシュ・メモリ・アレイ５００（図５）を参照して既に述べたように、駆動接続ノード及びセンス接続ノードは、導電性バイア（「ピラー」とも呼ばれる）として実現され、インターメッシュ・メモリ・アレイ８００を組み込むメモリ素子のトランジスタ領域からメモリ・コンポーネントをオフセットすることができる。
【００５３】
インターメッシュ・メモリ・アレイ８００は、接続ノードの行及び列毎に２つのトランジスタ電子スイッチを実装しており、任意の一時点で、行８０６または列８０８のいずれかのトランジスタに電気的に接続されるメモリ・コンポーネントを検出できるようにする。トランジスタ電子スイッチは、ｎチャネルＦＥＴ及びｐチャネルＦＥＴとして実現される。
【００５４】
メモリ・コンポーネントは、駆動接続ノード及びセンス接続ノードにそれぞれ電気的に接続される。例えば、メモリ・コンポーネント８０２は、行８０６（３）及び列８０８（３）において駆動接続ノード８１４に電気的に接続され、行８０６（４）及び列８０８（４）においてセンス接続ノード８１６に電気的に接続される。同様に、メモリ・コンポーネント８０４は、行８０６（３）及び列８０８（５）において駆動接続ノード８１８に電気的に接続され、行８０６（２）及び列８０８（６）においてセンス接続ノード８２０に電気的に接続される。
【００５５】
説明を簡単にするために、いくつかのメモリ・コンポーネント及び接続ノードのみを示す。実際には、インターメッシュ・メモリ・アレイ８００は、多数のメモリ・コンポーネントを有するＲＯＭ素子として、またはワンタイム・プログラマブル・ゲートアレイ等の論理素子として実現することができる。このようなゲートアレイの機能は、製造後にプログラム可能な集積回路であるフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）の機能と同様である。メモリ・コンポーネント８０２及び８０４等のメモリ・コンポーネント、ならびに接続ノードの行８０６及び列８０８は、図８に示すように互いに垂直に製造される必要はない。当業者であれば、インターメッシュ・メモリ・アレイ８００の製造のために実施可能な種々の製造技術及び半導体設計レイアウトを理解されよう。
【００５６】
選択されたメモリ・コンポーネントの抵抗値は決定可能であり、メモリ・コンポーネントに電圧を印加し、そのメモリ・コンポーネント内を流れる電流を測定することにより検出することができる。抵抗値はセンス電流に比例する。メモリ・コンポーネントの抵抗値を決定するための読出し動作中に、復号器（図示せず）が２つの駆動トランジスタ８２２及び８２４を選択して、行または列のいずれかの駆動接続ノードに１つおきに正の駆動電圧（＋Ｖ）８２６を印加する。図７に示したように、駆動接続ノード８１４等の１つおきの駆動接続ノードに正の駆動電圧を印加する。
【００５７】
第２の復号器（図示せず）が、２つのセンストランジスタ８２８及び８３０を選択して、行または列のいずれかの１つおきのセンス接続ノードにセンス電圧（＋ＶＡ）８３２を印加する。図示するように、センス接続ノード８１６等の１つおきのセンス接続ノードにセンス電圧を印加する。行８０６または列８０８のいずれかのトランジスタに電気的に接続されるメモリ・コンポーネントのうちの１つまたは複数のメモリ・コンポーネントを、インターメッシュ・メモリ・アレイ８００内の選択されたメモリ・コンポーネントの抵抗値を検出するセンスアンプ８３４に接続することができる。
【００５８】
図８は、ｐチャネルＦＥＴ８２２及びｎチャネルＦＥＴ８２４等の任意の２つの駆動トランジスタをハイレベルに駆動し、かつｐチャネルＦＥＴ８２８及びｎチャネルＦＥＴ８３０等の２つのセンストランジスタをハイレベルに駆動したときに、メモリ・コンポーネント８０２に電位がかけられることを示す。センスアンプ８３４は、メモリ・コンポーネント８０２の抵抗値を検出する。代替的に、任意の２つの駆動トランジスタをローレベルに駆動し、かつ２つの対応するセンストランジスタをローレベルに駆動したときにメモリ・コンポーネントに電位がかかるように、回路論理を反転することができる。
【００５９】
例示的なインターメッシュ・メモリ素子の応用環境
図９は、本明細書に記載したインターメッシュ・メモリ素子の一実施形態の実施に利用できる例示的な計算処理装置９００の種々のコンポーネントを示す。計算処理装置９００はメモリ素子応用環境の１つにすぎず、当業者であれば、メモリ素子を有する任意の数の計算処理装置を用いて、データ記憶技術を実施できることを理解されよう。例えば、計算処理装置には多機能装置が含まれ、多機能装置とは、その名前が示すように、限定しないが、印刷、複写、画像を取得し文字を認識すること含む走査、ファクシミリの送受信、印刷媒体の処理、及び／または電子メールまたは電子ファクシミリ等の印刷媒体あるいは電子媒体によるデータ通信に関連する複数の機能を有する装置である。
【００６０】
さらに、計算処理装置には、限定しないが、パーソナルコンピュータ、サーバコンピュータ、クライアント装置、マイクロプロセッサベースのシステム、セットトップボックス、プログラマム可能なコンシューマ電子装置、ネットワークＰＣ、ミニコンピュータ、ならびに個人情報端末（ＰＤＡ）、携帯型計算処理装置及び同様のモバイル計算処理装置等のハンドヘルド・ポータブル装置が含まれる。
【００６１】
計算処理装置９００は、１つまたは複数のプロセッサ９０２と、データの入力及び／または出力用の入出力インターフェース９０４と、ユーザ入力装置９０６とを含む。プロセッサ９０２は、種々の命令を処理して計算処理装置９００の動作を制御する。入出力インターフェース９０４は、計算処理装置９００が他の電子及び計算処理装置と通信するための機構を提供する。ユーザ入力装置９０６は、キーボード、マウス、ポインティング装置及び／または計算処理装置９００と対話し、かつ計算処理装置９００に情報を入力するための他の機構を含むことができる。
【００６２】
入出力インターフェース９０４は、シリアル、パラレル及び／またはネットワーク・インターフェースを含むことができる。ネットワーク・インターフェースによって、共通のデータ通信ネットワークに接続される装置が計算処理装置９００と情報を通信できるようになる。同様に、シリアル及び／またはパラレル・インターフェース、ＵＳＢインターフェース、イーサネット（登録商標）・インターフェース及び／または同様の通信インターフェースの任意の組み合わせ等の通信インターフェースは、計算処理装置９００と別の電子装置または計算処理装置との間の直接的なデータ通信経路を提供する。
【００６３】
計算処理装置９００は、メモリ素子９０８（例えばＲＯＭ及び／またはＭＲＡＭ素子）、ディスク・ドライブ９１０、フレキシブル・ディスク・ドライブ９１２ならびにＣＤ−ＲＯＭ及びＤＶＤドライブ９１４も含み、これらは全て計算処理装置９００のためにデータ記憶機構を提供する。メモリ素子９０８は、メモリ素子１００（図１）、２００（図２）及び３００（図３）のうちの任意の１つで実現することができる。当業者であれば、任意の数及び組み合わせのメモリ及び記憶装置を計算処理装置９００に接続するか、または計算処理装置９００内に実現できることを理解されよう。図示しないが、計算処理装置９００内の種々のコンポーネントは、典型的にシステムバスによって接続される。
【００６４】
計算処理装置９００は、アプリケーション・コンポーネント９１６を含み、装置制御パネル上の多機能装置ディスプレイや、携帯情報端末（ＰＤＡ）、携帯用計算処理装置及び同様のモバイル計算処理装置などのための一体型ディスプレイ９１８を含むことができる。アプリケーション・コンポーネント９１６は、ソフトウェア・アプリケーションまたはコンポーネントがプロセッサ６０２上で稼働または実行できる実行時環境を提供する。アプリケーションコンポーネント９１６は、本明細書に示したデータ最適化技術と反転データ最適化技術を実施するデータ最適化アプリケーションとして実施することができる。
【００６５】
印刷、複写、走査等を行う装置のような計算処理装置６００の多機能の実施形態の場合、装置６００は、印刷ジョブに対応する印刷データに従って液体インクやトナーなどの画像化媒体を印刷媒体に選択的に付着させる印刷装置を含むことができる。さらに、装置６００は、写真や文字印刷ページなどの走査画像を表す機械可読画像データ信号を生成する光学スキャナとして実現することができる走査ユニットを含むことができる。走査ユニットによって生成された画像データ信号を使用して、ディスプレイまたは印刷装置によって走査画像を再現することができる。
【００６６】
インターメッシュ・メモリ素子を用いてデータを記憶する方法
図１０は、インターメッシュ・メモリ素子を用いてデータ記憶を実施するための方法１０００を示す。この方法を示す順序は限定と解釈されるべきではなく、データ記憶方法を実施するために方法ブロックを任意の順序で組み合わせることがきる。本方法は、任意の適切なハードウェア、ソフトウェア、ファームウェアまたはその組合せで実現することができる。
【００６７】
ブロック１００２で、半導体基板上に電子スイッチを形成する。電子スイッチは、電界効果トランジスタ等の電圧制御式スイッチで形成することができる。例えば、インターメッシュ・メモリ・アレイ５００、６００及び７００（それぞれ図５、図６及び図７）は、半導体基板上に交互に形成されるｐチャネルＦＥＴ及びｎチャネルＦＥＴを含むことができる。さらに、インターメッシュ・メモリ・アレイ８００（図８）は、半導体基板上に形成されるｐチャネルＦＥＴ及び／またはｎチャネルＦＥＴを含むことができる。
【００６８】
ブロック１００４で、導電性バイアを形成する。例えば、導電性バイア５１４は、電子スイッチ５１６（例えばトランジスタ）を抵抗性メモリ・コンポーネント５１０及び５１２（図５）に電気的に接続するために形成される。
【００６９】
ブロック１００６で、メモリ・コンポーネントのインターメッシュ・アレイを形成する。例えば、インターメッシュ・メモリ・アレイ５００の素子領域５０４は、半導体領域５０２（図５）内の半導体材料からオフセットされた素子領域内に製造される、抵抗性メモリ・コンポーネント５１０及び５１２等の電気抵抗性のコンポーネントを含む。メモリ・コンポーネント５１０は、導電性バイア５１４及び５１８を用いて、トランジスタ５１６等のトランジスタに電気的に接続される。同様に、メモリ・コンポーネント５１２は、導電性バイア５１４及び５２０を用いて、トランジスタ５１６等のトランジスタに電気的に接続される。さらに、インターメッシュ・メモリ・アレイ６００は、第１のメモリ・アレイ６０６と、そこからオフセットされる第２のメモリ・アレイ６１４とを含む。第１のメモリ・アレイ６０６を構成する第１のメモリ・コンポーネントの組は、第２のメモリ・アレイ６１４を構成する第２のメモリ・コンポーネントの組と交差し、重なり合い及び／または略垂直に配置される。
【００７０】
ブロック１００８で、個々のメモリ・コンポーネントに電圧を印加することにより個々のメモリ・コンポーネントの抵抗値をプログラムする。例えば、メモリ・コンポーネントとして実装されたアンチヒューズ素子の抵抗値は、追記型素子に電位をかけることで設定することができる。さらに、インターメッシュ・メモリ・アレイ内のメモリ・コンポーネントの抵抗値は、光及び／または熱源に個々のメモリ・コンポーネントをさらすことで設定することもできる。
【００７１】
ブロック１０１０で、メモリ・コンポーネントに電位をかけて、そのメモリ・コンポーネントの抵抗値を決定する。例えば、ハイレベル電圧２２２及びローレベル電圧２３０をそれぞれ印加して、列２４０（２）内のトランジスタ２０６及び２３２の両方がオンになると、メモリ・コンポーネント２０４（図２）に電位がかけられる。その電位は、メモリ・コンポーネント２０４の入力すなわち駆動ノード２１０における正の駆動電圧２５０（＋Ｖ）と、メモリ・コンポーネント２０４の出力すなわちセンスノード２５４におけるセンス電圧２５２（＋ＶＡ）とから導かれる。電流経路２５６が、トランジスタ２０６、メモリ・コンポーネント２０４及びトランジスタ２３２を通って形成される。センスアンプ２５８が、メモリ・コンポーネント２０４の抵抗値を検出する。
【００７２】
ブロック１０１２で、メモリ・コンポーネントの決定された抵抗値をデータビットの論理状態に関連付ける。例えば、計算処理装置９００のアプリケーション・コンポーネント９１６、または本明細書中で説明したインターメッシュ・メモリ・アレイを実施する別の電子装置が、メモリ・コンポーネントの抵抗値を読み出し、コンピュータ実行可能命令等の任意の形式の電子データを表すビットシーケンスを導くことができる。
【００７３】
図１１は、インターメッシュ・メモリ素子を用いてデータ記憶を実施するための方法１０５０を示す。この方法を示す順序は限定と解釈されるべきではなく、データ最適化の方法を実施するために方法ブロックを任意の順序で組み合わせることがきる。本方法は、任意の適切なハードウェア、ソフトウェア、ファームウェアまたはその組合せで実現することができる。
【００７４】
ブロック１０５２で、１つまたは複数の駆動ピラーに接続された第１の電子スイッチをオンにする。例えば、行２０２（２）（図２）内のトランジスタにハイレベル電圧２２２を印加すると、駆動ピラー２１０に接続されたトランジスタ２０６がオンになる。
【００７５】
ブロック１０５４で、第１のメモリ・コンポーネントの入力に接続された第１の駆動ピラーを用いて、第１のメモリ・コンポーネントの入力に第１の電圧を印加する。例えば、駆動ピラー２１０を用いて、メモリ・コンポーネント２０４の入力に駆動電圧２５０（＋Ｖ）を印加する。
【００７６】
ブロック１０５６で、第２のメモリ・コンポーネントの入力に接続された第２の駆動ピラーを用いて、第２のメモリ・コンポーネントの入力に第１の電圧を印加する。例えば、行７０６（２）（図７）内の２つの各駆動ピラー（Ｄ）に接続された２つのメモリ・コンポーネントの入力に駆動電圧７１４（＋Ｖ）を印加する。さらに、行８０６（３）内の駆動ピラー８１４を用いて第１のメモリ・コンポーネント８０２の入力に駆動電圧８２６（＋Ｖ）を印加し、同様に、行８０６（７）（図８）内の駆動ピラーを用いて第２のメモリ・コンポーネントの入力に駆動電圧８２６を印加する。
【００７７】
ブロック１０５８で、１つまたは複数のセンスピラーに接続された第２の電子スイッチをオンにする。例えば、行２０２（１）（図２）内のトランジスタにローレベル電圧２３０を印加すると、センスピラー２５４に接続されたトランジスタ２３２がオンにされる。
【００７８】
ブロック１０６０で、第１のメモリ・コンポーネントの出力に接続された第１のセンスピラーを用いて、第１のメモリ・コンポーネントの出力に第２の電圧を印加する。例えば、センスピラー２５４（図２）を用いてメモリ・コンポーネント２０４の出力にセンス電圧２５２（＋ＶＡ）を印加する。
【００７９】
ブロック１０６２で、第２のメモリ・コンポーネントの出力に接続された第２のセンスピラーを用いて第２のメモリ・コンポーネントの出力に第２の電圧を印加する。例えば、列７０８（２）及び列７０８（Ｎ）（図７）内の２つの各センスピラー（Ｓ）に接続された２つのメモリ・コンポーネントの出力にセンス電圧（＋ＶＡ）を印加する。さらに、行８０６（４）（図８）内のセンスピラー８１６を用いて第１のメモリ・コンポーネント８０２の出力にセンス電圧８３２（＋ＶＡ）を印加する。
【００８０】
ブロック１０６４で、第１及び第２のメモリ・コンポーネントの抵抗値を検出する。例えば、列３０６（１）及び３０６（３）内のメモリ・コンポーネント３１０及び３１２が、１つまたは複数のセンスアンプ３０８（図３）を用いてそれぞれ検出される。同様に、行４０６（２）及び４０６（４）内のメモリ・コンポーネント４１６及び４１８が、１つまたは複数のセンスアンプ４０８（図４）を用いて検出される。
【００８１】
結論
本発明を構造上の特徴及び／または方法に固有の言語で示したが、特許請求の範囲に定義した発明は、必ずしもここで示した具体的な特徴及び方法に限定されないことを理解されたい。
【図面の簡単な説明】
【図１】電子スイッチに電気的に接続されたメモリ・コンポーネント及び例示的なメモリ・コンポーネントの一実施形態を示す図である。
【図２】図１に示す例示的なメモリ・コンポーネントと電子スイッチで構成されるメモリ・アレイの一実施形態の一部の概略図である。
【図３】図１に示す例示的なメモリ・コンポーネントと電子スイッチの一実施形態で構成されるメモリ・アレイの一実施形態を示す図である。
【図４】図１に示す例示的なメモリ・コンポーネント及び電子スイッチの一実施形態で構成されるインターメッシュ・メモリ・アレイの一実施形態を示す図である。
【図５】インターメッシュ・メモリ・アレイの一実施形態の斜視図である。
【図６】インターメッシュ・メモリ・アレイの一実施形態の斜視図である。
【図７】図１に示す例示的なメモリ・コンポーネントと電子スイッチの一実施形態で構成される、図４に示すインターメッシュ・メモリ・アレイの例示的な概略図である。
【図８】電子スイッチに電気的に接続された例示的なメモリ・コンポーネントの一実施形態で構成されるインターメッシュ・メモリ・アレイの例示的な概略図である。
【図９】インターメッシュ・メモリ素子の一実施形態を実施するために使用可能な例示的な計算処理装置の種々のコンポーネントを示すブロック図である。
【図１０】インターメッシュ・メモリ素子を製造し利用するための例示的な方法を説明する流れ図である。
【図１１】インターメッシュ・メモリ素子を用いてデータ記憶を実施するための例示的な方法を説明する流れ図である。
【符号の説明】
１２４、２０４、２１６、５１０、５１２    メモリ・コンポーネント
１３０    アンチ・ヒューズ素子
１３２    制御要素
２０６    第１の電子スイッチ
２１０、２１８    入力、駆動ピラー
２３２    第２の電子スイッチ
２４２、２５０    第１の電圧
２４４、２５２    第２の電圧
２４６、２５４    出力、センスピラー
４００、５００    インターメッシュ・メモリ素子
５０２    第２の領域
５０４    第１の領域
５０６    電子スイッチの第２の組
５０８    電子スイッチの第１の組
５１６    電子スイッチ
５１８    導電性バイア
【図１】
0003871651.tif 000002
【図２】
0003871651.tif 000003
【図３】
0003871651.tif 000004
【図４】
0003871651.tif 000005
【図５】
0003871651.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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