(57)【特許請求の範囲】
【請求項１】
シリアル信号として供給される画像データを、２チャンネル以上ｐチャンネルのパラレル信号に変換し、液晶表示パネルへの画像データとして信号出力を行って同時書き込み行う液晶表示装置駆動回路であって、
画像データのブランキング期間に所定の時間幅、白レベルと黒レベルの間にその電位を設定した基準信号が挿入されており、かつ、
入力画像データを周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する反転手段と、
前記反転手段の出力が正転の場合には第１の基準電位とチャンネル出力信号とを比較し、反転の場合には第２の基準電位とチャンネル出力信号とを比較する減算手段と、
前記減算手段の出力信号から基準信号のみを抽出し、当該基準信号に基づいて正転時および反転時に対応するオフセット補正信号を生成するオフセット補正信号生成手段と、
前記反転手段の出力信号に正転時および反転時に対応するオフセット補正信号を加算して、その結果を前記チャンネル出力信号として前記減算手段および液晶表示パネルへ出力する加算手段と
を有する液晶表示装置駆動回路。
【請求項２】
前記オフセット補正信号生成手段は、前記基準信号の時間位置をゲートした信号を取り出すゲート回路と、
正転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分してオフセット補正信号を生成する第１の積分手段と、
反転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分してオフセット補正信号を生成する第２の積分手段と
を有する請求項１記載の液晶表示装置駆動回路。
【請求項３】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項１記載の液晶表示装置駆動回路。
【請求項４】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項２記載の液晶表示装置駆動回路。
【請求項５】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続されたラッチ回路とデジタル−アナログ変換回路を含み、
シリアル信号として供給される画像データはデジタル信号であり、
各々第１および第２の基準電位は、基準信号の電位のアナログ値の、各々正転時、反転時に対応するレベルである
請求項１記載の液晶表示装置駆動回路。
【請求項６】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続されたラッチ回路とデジタル−アナログ変換回路を含み、
シリアル信号として供給される画像データはデジタル信号であり、
各々第１および第２の基準電位は、基準信号の電位のアナログ値の、各々正転時、反転時に対応するレベルである
請求項２記載の液晶表示装置駆動回路。
【請求項７】
シリアル信号として供給される画像データを、２チャンネル以上ｐチャンネルのパラレル信号に変換し、液晶表示パネルへの画像データとして信号出力を行って同時書き込み行う液晶表示装置駆動回路であって、
画像データのブランキング期間に所定の時間幅、白レベルと黒レベルの間にその電位を設定した基準信号が挿入されており、かつ、
入力画像データを周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する反転手段と、
前記反転手段の出力が正転の場合には第１の基準電位とチャンネル出力信号とを比較し、反転の場合には第２の基準電位とチャンネル出力信号とを比較する減算手段と、
利得補正信号に応じた利得をもって前記反転手段による画像データの利得を制御する利得制御手段と、
前記減算手段の出力信号から基準信号のみを抽出し、当該基準信号に基づいて正転時および反転時の各々に対応する２つの補正信号を生成し、２つの補正信号の和をオフセット補正信号として出力し、２つの補正信号の差を前記利得補正信号として前記利得制御手段に出力する補正信号生成手段と、
前記利得制御手段の出力信号から補正信号生成手段による前記オフセット補正信号を減算して前記チャンネル出力信号として前記減算手段および液晶表示パネルへ出力するオフセット減算手段と
を有する液晶表示装置駆動回路。
【請求項８】
前記補正信号生成手段は、前記基準信号の時間位置をゲートした信号を取り出すゲート回路と、
正転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分して第１の補正信号を生成する第１の積分手段と、
反転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分して第２の補正信号を生成する第２の積分手段と、
前記第１の積分手段による第１の補正信号と前記第２の積分手段による第２の補正信号とを加算し、その結果を前記オフセット補正信号として前記オフセット減算手段に出力する加算手段と、
前記第１の積分手段による第１の補正信号から前記第２の積分手段による第２の補正信号を減算し、その結果を前記利得補正信号として前記利得制御手段に出力する減算手段と
を有する請求項７記載の液晶表示装置駆動回路。
【請求項９】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項７記載の液晶表示装置駆動回路。
【請求項１０】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項８記載の液晶表示装置駆動回路。
【請求項１１】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続されたラッチ回路とデジタル−アナログ変換回路を含み、
シリアル信号として供給される画像データはデジタル信号であり、
各々第１および第２の基準電位は、基準信号の電位のアナログ値の、各々正転時、反転時に対応するレベルである
請求項７記載の液晶表示装置駆動回路。
【請求項１２】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続されたラッチ回路とデジタル−アナログ変換回路を含み、
シリアル信号として供給される画像データはデジタル信号であり、
各々第１および第２の基準電位は、基準信号の電位のアナログ値の、各々正転時、反転時に対応するレベルである
請求項８記載の液晶表示装置駆動回路。
【請求項１３】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続されたラッチ回路とデジタル−アナログ変換回路を含み、
シリアル信号として供給される画像データはデジタル信号であり、
前記デジタル−アナログ変換回路は、そのフルスケールを設定する基準電位に前記利得補正信号を加算する乗算型デジタル−アナログ変換回路である
請求項７記載の液晶表示装置駆動回路。
【請求項１４】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続されたラッチ回路とデジタル−アナログ変換回路を含み、
シリアル信号として供給される画像データはデジタル信号であり、
前記デジタル−アナログ変換回路は、そのフルスケールを設定する基準電位に前記利得補正信号を加算する乗算型デジタル−アナログ変換回路である
請求項８記載の液晶表示装置駆動回路。
【請求項１５】
シリアル信号として供給される画像データを、２チャンネル以上ｐチャンネルのパラレル信号に変換し、液晶表示パネルへの画像データとして信号出力を行って同時書き込み行う液晶表示装置駆動回路であって、
入力された画像データの所定の期間に所定の時間幅、白レベルと黒レベルの間にその電位を設定した基準信号を挿入する基準信号挿入手段と、
基準信号が挿入された画像データを周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する第１の反転手段と、
基準信号を周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する第２の反転手段と、
チャンネル出力信号から前記第２の反転手段の出力を減算する減算手段と、
前記減算手段の出力信号から基準信号が挿入された区間のみを抽出し、当該基準信号に基づいて正転時および反転時に対応するオフセット補正信号を生成するオフセット補正信号生成手段と、
前記反転手段の出力信号に正転時および反転時に対応するオフセット補正信号を加算して前記チャンネル出力信号として前記減算手段および液晶表示パネルへ出力する加算手段と
を有する液晶表示装置駆動回路。
【請求項１６】
前記加算手段の出力側に１を超える利得Ａｂを有し、当該加算手段の出力信号を利得Ａｂをもって処理して前記チャンネル出力信号として出力する出力バッファを有し、
前記第１の反転手段は利得±Ａｓを有し、
前記第２の反転手段は利得±Ａｂを有し、かつ、
第１の反転手段の利得±Ａｓと前記出力バッファの利得Ａｂとの積が前記第２の反転手段の利得±Ａｂと等しくなるように設定されている
請求項１５記載の液晶表示装置駆動回路。
【請求項１７】
前記オフセット補正信号生成手段は、前記基準信号の時間位置をゲートした信号を取り出すゲート回路と、
正転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分してオフセット補正信号を生成する第１の積分手段と、
反転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分してオフセット補正信号を生成する第２の積分手段と
を有する請求項１５記載の液晶表示装置駆動回路。
【請求項１８】
前記オフセット補正信号生成手段は、前記基準信号の時間位置をゲートした信号を取り出すゲート回路と、
正転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分してオフセット補正信号を生成する第１の積分手段と、
反転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分してオフセット補正信号を生成する第２の積分手段と
を有する請求項１６記載の液晶表示装置駆動回路。
【請求項１９】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項１５記載の液晶表示装置駆動回路。
【請求項２０】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項１６記載の液晶表示装置駆動回路。
【請求項２１】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項１７記載の液晶表示装置駆動回路。
【請求項２２】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項１８記載の液晶表示装置駆動回路。
【請求項２３】
シリアル信号として供給される画像データを、２チャンネル以上ｐチャンネルのパラレル信号に変換し、液晶表示パネルへの画像データとして信号出力を行って同時書き込み行う液晶表示装置駆動回路であって、
入力された画像データの所定の期間に所定の時間幅、白レベルと黒レベルの間にその電位を設定した基準信号を挿入する基準信号挿入手段と、
基準信号が挿入された画像データを周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する第１の反転手段と、
基準信号を周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する第２の反転手段と、
利得補正信号に応じた利得をもって前記反転手段による画像データの利得を制御する利得制御手段と、
チャンネル出力信号から前記第２の反転手段の出力を減算する減算手段と、
前記減算手段の出力信号から基準信号が挿入された区間のみを抽出し、当該基準信号に基づいて正転時および反転時の各々に対応する２つの補正信号を生成し、２つの補正信号の和をオフセット補正信号として出力し、２つの補正信号の差を前記利得補正信号として前記利得制御手段に出力する補正信号生成手段と、
前記利得制御手段の出力信号から補正信号生成手段による前記オフセット補正信号を減算して前記チャンネル出力信号として前記減算手段および液晶表示パネルへ出力するオフセット減算手段と
を有する液晶表示装置駆動回路。
【請求項２４】
前記加算手段の出力側に１を超える利得Ａｂを有し、当該加算手段の出力信号を利得Ａｂをもって処理して前記チャンネル出力信号として出力する出力バッファを有し、
前記第１の反転手段は利得±Ａｓを有し、
前記第２の反転手段は利得±Ａｂを有し、かつ、
第１の反転手段の利得±Ａｓと前記出力バッファの利得Ａｂとの積が前記第２の反転手段の利得±Ａｂと等しくなるように設定されている
請求項２３記載の液晶表示装置駆動回路。
【請求項２５】
前記補正信号生成手段は、前記基準信号の時間位置をゲートした信号を取り出すゲート回路と、
正転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分して第１の補正信号を生成する第１の積分手段と、
反転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分して第２の補正信号を生成する第２の積分手段と、
前記第１の積分手段による第１の補正信号と前記第２の積分手段による第２の補正信号とを加算し、その結果を前記オフセット補正信号として前記オフセット減算手段に出力する加算手段と、
前記第１の積分手段による第１の補正信号から前記第２の積分手段による第２の補正信号を減算し、その結果を前記利得補補正信号として前記利得制御手段に出力する減算手段と
を有する請求項２３記載の液晶表示装置駆動回路。
【請求項２６】
前記補正信号生成手段は、前記基準信号の時間位置をゲートした信号を取り出すゲート回路と、
正転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分して第１の補正信号を生成する第１の積分手段と、
反転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分して第２の補正信号を生成する第２の積分手段と、
前記第１の積分手段による第１の補正信号と前記第２の積分手段による第２の補正信号とを加算し、その結果を前記オフセット補正信号として前記オフセット減算手段に出力する加算手段と、
前記第１の積分手段による第１の補正信号から前記第２の積分手段による第２の補正信号を減算し、その結果を前記利得補正信号として前記利得制御手段に出力する減算手段と
を有する請求項２４記載の液晶表示装置駆動回路。
【請求項２７】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項２３記載の液晶表示装置駆動回路。
【請求項２８】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項２４記載の液晶表示装置駆動回路。
【請求項２９】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項２５記載の液晶表示装置駆動回路。
【請求項３０】
各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、
シリアル信号として供給される画像データはアナログ信号であり、
前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである
請求項２６記載の液晶表示装置駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の駆動回路に係り、特にチャンネル間偏差を補正する回路に関するものである。
【０００２】
【従来の技術】
近年、表示装置として液晶を用いた表示パネル装置の躍進が著しい。
この表示パネル装置は、ビデオカムコーダのビューファインダや液晶表示パネル、自動車用のテレビや、ナビゲーションシステムの表示パネル、ノート型パソコンのディスプレイ等に広く使われている。
【０００３】
また最近では、液晶パネルを用いたリアプロジェクション型のテレビジョン受像機、またＯＨＰを用いずにパソコンの画面を直接スクリーンに投影するプロジェクタ装置等も普及しつつある。
また従来ＣＲＴを用いていたデスクトップ型のパソコンのディスプレイを液晶パネルに置き換え、省スペース、省電力を達成しようとする動きもある。
【０００４】
これらの背景には、液晶パネルの、高精細度化、高画質化（フルカラー化、高コントラスト化、広視角化、動画対応、等）と周辺技術（駆動回路／素子技術、バックライト、その他）の向上がある。
それらの技術の総合的な向上により、液晶表示パネル装置が幅広い応用分野に使われるようになった。
【０００５】
【発明が解決しようとする課題】
ところが、最先端の表示パネルの画質はＣＲＴディスプレイに見劣りしないようになりつつあるが、未だ改善されなければならない部分も多い。
その一つに液晶パネルの駆動回路が挙げられる。
【０００６】
高精細度、高画質の液晶表示パネルの駆動回路は、非常に大規模で、多数のチップを必要とし、かつ精度の高い回路が必要とされ、表示画質は表示パネルのコストを制約する大きな要素のひとつとなっている。
以下具体例によって液晶表示パネルの駆動回路の従来技術における問題点について詳細に説明する。
【０００７】
液晶素子には多くの種類が存在するが、フルカラーかつ動画が表示可能なパネルは、ＴＦＴ型と呼ばれ、画素を構成する個々の液晶素子に、薄膜トランジスタ(Thin Film Transistor)を集積する構造を持つものがほとんどである。
【０００８】
ＴＦＴ型液晶表示パネルの画素を形成するセルの回路的な構造を図１８に示す。
ＴＦＴ型液晶表示パネルの画素は、図１８に示すように、個々の液晶セルＣＣの一端は対向電極ＥＬに接続されている。この対向電極ＥＬには全画素のセル全てが共通に接続される。他端は個々のセル毎に設けられたＴＦＴに接続される。
ＴＦＴはスイッチとして用いられるため、ソース、ドレインの区別は本来無いが、便宜上ここでは、ソースが液晶セルＣＣに接続されるものとする。ＴＦＴのゲートはゲート駆動線ＧＬに接続され、その駆動信号により画素データを書き込むラインが選択される。またドレインは選択されたラインの個々の液晶セルに書き込まれる画素データが供給されるデータ駆動線ＤＬに接続される。
選択されたラインへの書き込み時間が終了すると、そのラインのＴＦＴはオフするが、画素データは液晶セルＣＣやＴＦＴの容量のため、次の書き込みが行われるまでその電位が保持される。
【０００９】
図１８に示したＴＦＴ型液晶表示パネルの画素セルの構造は、全てのパネルにおいて共通である。
一方、ＴＦＴの構造／製造方法、対向電極の駆動方法、画素データの駆動方法にはいくつかの種類が存在する。これらを関連させ、全体や周辺の構造を以下に説明する。
【００１０】
ＴＦＴの構造／製造方法には、アモルファスシリコンを使う方法と、ポリ（多結晶）シリコンを使う方法に大別される。
前者は高温プロセスを必要としないので、ガラスを基板とした大型のパネルが作りやすい。
後者は、高温プロセスのため、石英基板が必要で、これまでは小型のパネルに限定されてきた。最近レーザアニール等の技術の進歩により、低温でポリシリコンＴＦＴを形成する技術も開発され、中型パネルもポリシリコンＴＦＴ型で製造することができるようになった。
ポリシリコンＴＦＴ内のキャリアの移動度はアモルファスシリコンＴＦＴ内に比較し１桁程度大きい。したがってアモルファスＴＦＴの場合、そのオン抵抗が高く、書き込み時間をかなり長く取ることが必要であった。
それに対しポリシリコンＴＦＴの場合は書き込み時間がかなり短くて済む。これがゲートの駆動回路の構成に大きな違いを生ずる。
【００１１】
図１９はアモルファスＴＦＴ型液晶表示パネルの駆動回路も含めた液晶表示装置のシステム構成図である。
図１９において、１０は液晶表示パネル、２０は画像データ駆動回路をそれぞれ示している。
【００１２】
液晶表示パネル１０においては、液晶セルとＴＦＴからなる画素セルＰＸＣが水平、垂直方向にｍ、ｎ個配置されている。画素セルＰＸＣの端子ＳおよびＧはそれぞれデータ駆動信号端子、ゲート駆動信号端子である。
同一の水平方向ラインに配置された画素セルＰＸＣは、共通のゲート駆動線ＧＬ１〜ＧＬｎに接続され、各ゲート駆動線ＧＬ１〜ＧＬｎはゲート線駆動回路１１に接続されている。また同一の垂直方向列に配置された画素セルＰＸＣは共通のデータ駆動線ＤＬ１〜ＤＬｍに接続され、各データ駆動線ＤＬ１〜ＤＬｍは画素データ駆動端子を介して画像データ駆動回路２０に接続されている。
【００１３】
ゲート線駆動回路１１は、基本的にはシフトレジスタにより構成され、垂直同期信号ＶＳＹＮＣとラインクロックＬＣＬＫより、ライン選択信号を発生する。
また画像データ駆動回路２０は、ｍ個のラッチ２１−１〜２１−ｍとＤＡＣ（デジタル−アナログ変換回路）２２−１〜２２−ｍからなり、各々の出力は、各列の画素データ駆動端子に接続される。ラッチ２１−１〜２１−ｍとＤＡＣ２２−１〜２２−ｍは、シリアル（直列）データとして供給されるデジタルの画像データＩＭＤを１ライン分のパラレル（並列）なアナログ信号に変換する。
【００１４】
このような構成により、画素データ（映像信号）ＩＭＤのあるラインの期間において、ゲート線駆動回路により所定のラインが選択され、画素データ駆動端子に１ライン分のｍ個の画素データをパラレルに供給することにより各画素に画素データを書き込み。
書き込み時間は、ほぼ１ライン分の時間、典型的には１０〜数１０μｓを使うことができ、オン抵抗の大きいアモルファスＴＦＴ型でも充分な書き込み時間を確保することができる。
【００１５】
図２０は、画像データ駆動回路の他の構成例を示す図である。
この画像データ駆動回路２０ａは、ＳＨ(Sample and Hold) 回路２３−１〜２３−ｍ，２４−１，２４−ｍにより１ライン分の画素データをパラレルなアナログ信号に変換している。この場合は画素データはアナログ信号として供給される。シリアルな信号をパラレルに変換するためには、図２０に示すように、各データ線に２個のＳＨ回路が必要である。
【００１６】
実際の液晶表示パネルにおいて、１ラインの画素数、すなわちデータ駆動線ＤＬの数ｍは、たとえばＶＧＡ対応と呼ばれるパネルではｍ＝６４０である。
最近ではより多くの画素数のパネルが要求され、ＳＶＧＡ対応：ｍ＝８００、ＸＧＡ対応：ｍ＝１１２４、ＳＸＧＡ対応：ｍ＝１２８０、といった１ラインの画素数が要求されるようになってきている。さらに、カラーの場合にはこの３倍の画素数が必要である。
【００１７】
このように、最近のカラーの液晶表示パネル装置には、画像データ駆動回路として、実に約３０００チャンネルのラッチ＋ＤＡＣ、あるいはＳＨ回路（ＳＨ回路単体として数えると６０００回路）が必要とされ、そのための多数かつ多ピンのＩＣ、またＩＣと液晶パネルとの３０００本に及ぶ結線技術等が要求される。また高い画質を得るには、個々の画像データ駆動回路の特性を良く整合していなければならない。
【００１８】
これに対しポリシリコンＴＦＴ型はオン抵抗が小さいので、書き込み時間を大幅に短くすることができる。
たとえばビデオカムコーダのビューファインダ用程度の画素数の少ないパネルでは、図２１に示すように、ほとんど全ての回路を液晶表示パネル上に構築することが可能である。
【００１９】
図２１に示す液晶表示パネル１０ａは、データ線スイッチ駆動回路１２により、データ線スイッチＤＱ１〜ＤＱｍを順次選択し、画像データをデータ駆動線ＤＬ１〜ＤＬｍに取り込む。
画像データを供給する回路は、アナログデータをサンプルホールドし、階段波にした信号で液晶パネルを駆動するだけで良い。液晶パネルの画像データの入力端子には多数のデータ線スイッチのＴＦＴがつながるため、その入力容量はかなり大きいので、大容量を駆動できる回路である必要がある。
【００２０】
このような構成が可能なのは、データ線スイッチのオン時間に数１００ｎｓを割り当てられる２０万画素程度のパネルに限られる。
この約２倍の画素数のＶＧＡ対応、更に画素数が多いＳＶＧＡ、ＸＧＡ、ＳＸＧＡといった液晶パネルでは、オン抵抗の小さなポリシリコンＴＦＴといえどもデータ線に割り当てられる時間が短すぎ、この方法ではデータ駆動線に信号を書き込むことができない。
【００２１】
このように、ある程度以上画素数が大きなポリシリコンＴＦＴ型液晶表示パネルにおいては、画像データの入力を１本ではなくｐチャンネルに分割することにより必要な書き込み時間を確保する。
チャンネル数ｐは画素数に応じ２、３、４、６、１２、２４等が用いられる。
【００２２】
図２２は、２チャンネルに分割した場合の液晶表示パネルを含む液晶表示装置のシステム構成図である。
この液晶表示装置では、液晶表示パネル１０ｂへの入力は、入力１と入力２に分割され、パラレルに入力される。このため、データ線スイッチのＴＦＴは、ＤＱ１／ＤＱ２、ＤＱ３／ＤＱ４、ＤＱm-1 ／ＤＱｍのように２個毎にまとめて駆動される。
この構成は、アモルファスＴＦＴ型液晶表示パネルの図１９の構成に対応し、画像データはデジタル信号として入力される。
【００２３】
画像データがアナログ信号として供給される場合には、図２３に示すように画像データ駆動回路２０ｃをＳＨ回路により構成すればよい。
この構成は、アモルファスＴＦＴ型液晶表示パネルの図２０の構成に対応し、ＳＨ回路２３−１，２４−１，２５−１、および２３−２，２４−２，２５−２が３段の縦続接続で構成されている。
【００２４】
３段にした理由は、シリアル信号をｐチャンネルのパラレル信号に変換し同時タイミングで出力し、かつ縦続接続されたチャンネル内の各ＳＨ回路が同時にサンプルモードに入らないためには、３段は必要なためである。
ＳＨ回路が理想的に動作すれば、原理的には２段でよいが、全てのチャンネルを同時出力するためには、ｐチャンネルのうち１チャンネルは初段のＳＨ回路と次段のＳＨ回路が同時にサンプルモードに入らなければならない。それに起因し、そのチャンネルに他のチャンネルと微妙な特性差が生ずる結果による表示画像に縦縞が入るのを防いでいる。
図２０に示したアモルファスＴＦＴ型液晶表示パネルにおいて２段でも問題を生じないのは、１ライン分をパラレル信号に変換するため、画像データのライン間にブランキング期間があるので、２段のＳＨ回路でも同時サンプルモードが回避できるためである。
【００２５】
このようにポリシリコンＴＦＴ型液晶表示パネルは、アモルファスＴＦＴ型液晶表示パネルに比較し、画像データ駆動回路が大幅に簡素化されるという特長がある。
【００２６】
次に、液晶素子を駆動するには、印加電圧を周期的に反転する必要があることについて説明する。
液晶素子の光学的特性は、図２４に示ように印加電圧の絶対値で決まり極性には依存しない。
一方、同じ方向の電界をかけておくことは、液晶分子を同じ方向にねじり続けることになり、劣化や残像の原因となる。そのため電界の方向を一定期間毎に反転する、という操作も一般的に行っている。そのやり方を大別すると２種類の方法がある。
【００２７】
図２５に関連付けて第１の方法を説明する。
この例では液晶素子全セル共通の対向電極の電位（対向電極信号）ＶＣＯＭをたとえば７Ｖに固定しておき、各液晶素子に供給される信号を、期間Ａと期間Ｂにおいて対向電極信号ＶＣＯＭを対称軸として反転する。
この反転は、たとえば１ライン毎に行われるが、個々の液晶セルに印加される信号は、１フレーム毎に反転する。
【００２８】
次に、図２６に関連付けて第２の方法を説明する。
この方法では、期間Ａと期間Ｂにおいて、対向電極信号ＶＣＯＭも変化させる。液晶素子は対向電極とセルへの駆動信号の相対的関係でその光学的特性が決まるので、図２６と図２５は液晶素子にとっては全く等価である。
この方法は、対向電極を駆動するという新たな機能が必要となるが、反転動作も含めたときの映像データの振幅が半分かそれ以下になる。したがって、映像データ駆動回路の低電圧化、低消費電力化を実現する上で都合がよい。
【００２９】
以上、ＴＦＴ型液晶表示装置の構造および駆動方法の概要を説明したが、次に本発明に関わる画素データ駆動回路における特性偏差の問題点について説明する。
【００３０】
画素データ駆動回路のチャンネル数は、アモルファスＴＦＴ型では数１００チャンネルから１０００チャンネル以上、ポリシリコンＴＦＴ型では、画素数が少ない簡便なパネルを除けば、２から１２チャンネル程の回路数を必要とすることは前述した。
カラーの場合はこれがさらにに３組必要である。これらのチャンネル間の特性がよく揃っていないと、ある列の画素だけが他の列よりも少し暗いとか、明るいとかの現象が起き、縦縞が観測されるようになる。そのために必要な各チャンネルの偏差は、液晶素子の特性にも依存するが、概略では±１０ｍＶ程度であれば、まず視覚的に検知されることは無い。
【００３１】
これは、図２４に示した液晶素子の光学特性において、印加電圧と透過率が線形な領域に接線を引くと、そのダイナミックレンジは１〜２Ｖ程度しかなく、縦縞の検知限を１％程度と考えると±１０ｍＶ程度ということになる。
色の分解能が１６色（４ｂｉｔ）や２５６色（８ｂｉｔ）程度であれば、使用目的がせいぜい文字や図形情報の表示程度なので、この問題はそう大きな問題ではない。
しかし、最近の表示パネルは３２０００色（１５ｂｉｔ）、２６万色（１８ｂｉｔ）、フルカラーといわれる１６００万色（２４ｂｉｔ）の表示能力を備え、いわゆる映像の表示を可能に使用としており、そのためには縦縞等による画質の劣化に対する仕様も非常に厳しいものが求められるようになってきている。
【００３２】
図２７は、誤差の要因による入出力特性を説明するための図である。図２７は、図２５の特性に対応させ、液晶素子を２〜１２Ｖで駆動する場合を想定している。
図２７において、▲１▼で示す直線は仕様でＶｏｕｔ＝Ｖｉｎの関係にある。
▲２▼で示す直線はオフセット誤差を示す。オフセット誤差のみであれば、許容されるオフセット電圧は±１０ｍＶということになる。
▲３▼で示す直線はＶｉｎ＝０において誤差がゼロとなる利得誤差である。Ｖｉｎ＝１２Ｖにおいて±１０ｍＶの誤差を保証するために必要な利得の精度は±０. ０８３％である。
▲４▼で示す直線は、必要な電圧範囲（２〜１２Ｖ）の中央（７Ｖ）で誤差がゼロになるように調整された場合の利得誤差を示す。この場合に必要な利得の精度は±０. ２％である。
【００３３】
このように、画像データ駆動回路に要求される各チャンネル間の特性の整合は、そのオフセット誤差も利得誤差も非常に厳しい仕様が要求される。
画像データ駆動回路には、ＳＨ回路あるいはＤＡＣ回路、また増幅回路、バッファ回路といった機能が通常必要とされる。
【００３４】
まず概念として、たとえば図２８のような回路を考えてみる。この回路の伝達特性は次式のように与えられる。Ｖｏｆｆは演算増幅器ＡＭＰの入力換算オフセット電圧である。
【００３５】
【数１】
Ｖｏ＝（１＋Ｒ２／Ｒ１）・（Ｖｉ＋Ｖｏｆｆ）          …（１）
【００３６】
この回路の伝達特性の誤差は、入力換算オフセット電圧Ｖｏｆｆと、Ｒ１とＲ２の抵抗値の相対誤差によって決定される。１０ｍＶという要求仕様に対して、演算増幅器ＡＭＰのオフセット電圧は、演算素子を構成するデバイスがバイポーラ型トランジスタであれば、充分これよりも小さな値を実現することができる。
ＭＯＳ型トランジスタの場合は１０ｍＶよりオフセット電圧を充分小さく保つ５とはかなり難しい。
抵抗値の相対精度は、パターン構造の工夫により±１％程度を保証することは可能だが、これを大幅に越えることは難しい。
またＳＨ回路は、動作が高速になるほどオフセットが出やすい。これは高速動作のために、保持容量値が小さくなり、スイッチング素子の寄生容量等により、スイッチング動作時に余分な電荷のやりとりがオフセット電圧として出るためである。
【００３７】
次にこのチャンネル間の特性偏差を抑えるための従来技術のより具体的な例について説明する。
図２９は、アモルファスＴＦＴ型液晶表示パネルの画像データ駆動回路に用いられるＣＭＯＳ型のＤＡＣの原理回路を示す図である。図２９では８ビットの例を示している。
【００３８】
この回路では、最低電位Ｖｍｉｎと最高電位Ｖｍａｘが外部より供給され、抵抗列Ｒ１〜Ｒ２５５により、２５６種の等電位差の電圧を生成する。
スイッチトランジスタＱ１〜Ｑ２５６は、取り込んだ８ビットのデータよりデコードされた信号より１つだけが選択され、ＤＡＣ出力にその電圧を取り出す。
この回路は、ＭＯＳトランジスタが単なるスイッチとして使われているため、抵抗分割により生成された電位が正確であれば、その他にオフセットを発生する部分はない。抵抗列の誤差の影響を回避するため、抵抗列の途中にタップを設ける。
【００３９】
図２９ではＶｃ１〜Ｖｃｎのタップが４ＬＳＢおきに設けられ、全ての回路の抵抗列のタップを並列に接続することにより強制的に全回路を同一電位とし、回路間の相対的な特性差を減ずることにより、必要なチャンネル間偏差を実現している。
【００４０】
前述したことから明らかなように、アモルファスＴＦＴ型液晶表示パネルでは、パソコン用ディスプレイとして最も簡便なＶＧＡと呼ばれるパネルでさえカラーパネルには、１９２０の画像データ駆動チャンネルが必要である。
１つのチャンネルは、図２９に示すように原理に基づくＤＡＣとなっている。１つのＩＣチップ上にはこのようなＤＡＣが２００〜３００チャンネル程度が集積化され、そのようなＩＣを数個使い、表示装置として必要な画素データ駆動回路を構成している。
【００４１】
図２０に示したようなＳＨ回路によるアナログ入力のアモルファスＴＦＴ型液晶表示パネル装置は、実際問題としては実用例が非常に少ない。ほとんど図１９に示すＤＡＣ方式である。チャンネル間の特性差を抑えることが非常に難しく、高い画質が得にくいからである。
したがって、ＳＨ回路を用い、回路構成の簡便なアナログ方式よりも、たとえ回路規模が非常に大きくなっても性能を出しやすいＤＡＣを用いたデジタル方式がこれまでの主流であった。
【００４２】
次に、ポリシリコンＴＦＴ型液晶表示パネルの画素データ駆動回路の従来技術について説明する。
ポリシリコンＴＦＴ型液晶表示パネルは、比較的最近実用になったということもあり、回路方式は、アモルファスＴＦＴ型程にはまだ確立されておらず、どちらかといえばＳＨ回路を用いたアナログ方式の方が多く使われる。
【００４３】
ポリシリコンＴＦＴ型における画素データ駆動チャンネル数は、２〜２４程度（カラーはこの３倍）と少ないが、高速動作を要求される。
このため図２２に示すＤＡＣを用いるデジタル方式では、ビデオ信号用ＤＡＣを用いる。ビデオ信号用ＤＡＣ間において±１０ｍＶ以内の特性差を保証することはやはり非常に難しい。そのためオフセットや利得の調整を必要とする。これはポリシリコンＴＦＴ型のデータ駆動チャンネル数が少ないから可能なのであり、アモルファスＴＦＴ型で各チャンネルの調整を行ったのでは商品として成立し得ない。
【００４４】
ＳＨ回路を使うアナログ方式では、たとえば次のような工夫をする。
まず図２８の概念より、極力全ての回路を電圧フォロワとして動作するように回路を構成する。
それは上記（１）式においてＲ２／Ｒ１を０にすれば特性差はオフセット電圧だけになり、抵抗比には依存しないようになる。
したがって、ＳＨ回路やバッファ回路は、基本的に電圧フォロワとなるように構成する。
【００４５】
また液晶素子への駆動信号を周期的に反転させる回路は、ＳＨ回路の前段に配置する。この回路は、信号の極性の反転と直流レベルのシフトをさせる機能であるため、回路間の誤差を±１０ｍＶ以内に保つことはほとんど不可能である。
したがって、画像信号がシリアルに変換される前に全ての信号に対して１つの回路が共通にはいるようにすれば、回路間のばらつきを考慮する必要がなくなる。
【００４６】
図３０に、ポリシリコンＴＦＴ型液晶表示パネルの画像データ駆動回路３０の具体的な構成例を示す。
この回路では、画像信号ＳＩＭは電圧フォロワを構成する増幅器ＡＭＰ４１とと反転増幅器ＡＭＰ４２に入力する。
さらにその出力を、スイッチＳＷ４１によりタイミング信号発生回路４０からの信号ＰＯＬで切り替える。その出力は初段の６チャンネルのＳＨ回路３１−１〜３１−６に加えられる。
【００４７】
各チャンネルは３段のＳＨ回路３１−１〜３３−１、３１−２〜３３−２、３１−３〜３３−３、３１−４〜３３−４、３１−５〜３３−５、３１−６〜３３−６により構成されている。
そして、ＳＨ回路３３−１〜３３−６の出力は電圧フォロワを構成する増幅器ＡＭＰ３１〜ＡＭＰ３６によりバッファリングされ、その出力が液晶表示パネルの画素データ駆動端子を駆動する。
なお、タイミング信号発生回路４０は、これらのＳＨ回路３１−１〜３３−１、３１−２〜３３−２、３１−３〜３３−３、３１−４〜３３−４、３１−５〜３３−５、３１−６〜３３−６のサンプルパルスＳＰ１−１〜ＳＰ１−６、ＳＰ２−１〜ＳＰ２−３、ＳＰ３をも生成する。
【００４８】
このような工夫により、チャンネル間特性差は相対的に低減はされるが、±１０ｍＶ以内を実現することは困難であった。特に、高速なＳＨ回路において低オフセット電圧特性を実現することが難しい。
以下に、その理由について説明する。
【００４９】
図３１は、ＳＨ回路の具体的な構成例を示す回路図である。
この回路はバイポーラ型ＩＣにおいて最も汎用的に使われるＳＨ回路であり、ｎｐｎ型トランジスタＱ４１〜Ｑ４７、抵抗Ｒ４１，Ｒ４２、キャパシタＣ４１、および電流源Ｉ４１，Ｉ４２により構成されている。
ＳＨ、ＳＨＸはサンプル動作とホールド動作を切り替える差動の信号を示し、信号ＳＨが“Ｈ（ハイレベル）”、信号ＳＨＸが“Ｌ（ローレベル）”の時はサンプルモードであり、電流Ｉ１はトランジスタＱ４６を流れ、トランジスタＱ４１〜Ｑ４４、Ｑ４７は電圧フォロワとして動作し、入力ＶＩＮをそのまま出力ＶＯＵＴに伝達する。
【００５０】
信号ＳＨが“Ｌ”、信号ＳＨＸが“Ｈ”の時はホールドモードとなり、トランジスタＱ４１〜Ｑ４２がオフし、キャパシタＣ４１はその直前の電位を保持することによりホールド動作を行う。この回路は低速なＳＨ動作はかなり理想的に動作する。
しかし、数１０ＭＨｚあるいは１００ＭＨｚを越えるような動作をさせようとするとオフセット電圧等の特性が劣化してくる。
それは電流Ｉ１とキャパシタＣ４１の容量Ｃが回路のスルーレートを決めるので、高速なスルーレートを得るには電流Ｉ１を極力大きく、容量Ｃを極力小さくする必要がある。
ところが、サンプル動作からホールド動作に移る瞬間を考えると、トランジスタＱ４６がオフすることによりトランジスタＱ４３、Ｑ４４はほぼ同時にオフする。なぜならほぼ同じ条件で動作しているからである。
しかしながら、トランジスタＱ４１、Ｑ４２は寄生容量等の影響でオフがわずかに遅れる。その結果、トランジスタＱ４４よりもＱ４２のオフが遅れる。そのためトランジスタＱ４２から余分な電荷がキャパシタＣ４１に充電され、本来の出力よりも高い電位を保持してしまう。
その影響を防ぐためトランジスタＱ４５のコレクタ電流を利用し、ホールドモード時にトランジスタＱ４２のエミッタの電位を強制的に引き下げている。トランジスタＱ４５のコレクタ電流は、トランジスタＱ４４のコレクタ電流がオフするよりもわずかに早く流れ出す。したがって、設定によってはトランジスタＱ４２のオフの方がトランジスタＱ４４のオフよりも早く起こる場合もある。
【００５１】
図３２は、トランジスタＱ４１とＱ４２のオフのタイミングより、ホールドした出力が本来の値よりずれることを説明するための図である。
このようなずれは、たとえば数ＧＨｚの遮断周波数のデバイスを用いた場合、１ナノ秒（ｎｓ）よりも短い。
しかし、高速ＳＨ回路となると容量Ｃもたとえば１００〜３００ｆＦ程度にしなければならず、このようなわずかの時間差が、数ｍＶとか数１０ｍＶといったオフセット電圧となってしまう。
【００５２】
また、トランジスタＱ４２とＱ４４がオフするタイミングは、ｎｐｎトランジスタＱ４４とｐｎｐトランジスタＱ４２の特性差に依存する。
通常のバイポーラＩＣデバイスにおいては、ｎｐｎトランジスタの特性が最優先される。横方向ｐｎｐといわれるｐｎｐトランジスタ構造では、その遮断周波数がｎｐｎトランジスタより２桁以上低い場合もある。
また、ｐｎｐトランジスタの特性を向上させる選択として、縦方向ｐｎｐトランジスタ構造を持つバイポーラＩＣデバイスも存在するが、そのようなデバイスにおいてもｐｎｐトランジスタの特性はｎｐｎトランジスタの特性よりも劣っていることが一般的である。
したがって、トランジスタＱ４２とＱ４４がオフするタイミングを精密に制御することは、デバイス製造の観点からも非常に困難である。
【００５３】
また高速ＳＨ特性を実現するため、遮断周波数の高いデバイスを使うと、トランジスタの出力抵抗を決めるアーリー電圧が低下し、電圧フォロワゆえ１であるべき利得が若干低下したり、ベース・エミッタ間の逆バイアス時の降伏電圧が低下するため、大きな振幅の信号を扱えず、そのためＳＨ回路の後段に増幅段が必要になり、その利得の精度が問題になる等が発生し、高速になるほどチャンネル間の特性の偏差を抑えるということが非常に困難になる、ということが明らかとなる。
【００５４】
これらの問題は、特にチャンネル数ｐが増加すると特に顕著となる。同一チップ上に構成された画像データ駆動回路は、まだ比較的整合が取りやすい。
ところが、チャンネル数が１２とか２４となると、消費電力の制約、チップサイズの制約から複数チップに分割せざるを得なくなる。そうなると、たとえば異なる製造ロットのＩＣ、異なる製造時期のＩＣ、極端な場合異なる製造ラインのＩＣが組み合わされる場合も想定しなければならない。
そのような条件では、チャンネル間の偏差を小さく保つことは著しく困難で、ポリシリコンＴＦＴ型液晶表示パネルの場合は、製造ラインにおける調整工程を入れざるを得ない場合が多かった。
【００５５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、チャンネル間偏差を減少でき、高画質の液晶表示装置を製造ラインでの調整工程なしに実現できる液晶表示装置駆動回路を提供することにある。
【００５６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、シリアル信号として供給される画像データを、２チャンネル以上ｐチャンネルのパラレル信号に変換し、液晶表示パネルへの画像データとして信号出力を行って同時書き込み行う液晶表示装置駆動回路であって、画像データのブランキング期間に所定の時間幅、白レベルと黒レベルの間にその電位を設定した基準信号が挿入されており、かつ、入力画像データを周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する反転手段と、前記反転手段の出力が正転の場合には第１の基準電位とチャンネル出力信号とを比較し、反転の場合には第２の基準電位とチャンネル出力信号とを比較する減算手段と、前記減算手段の出力信号から基準信号のみを抽出し、当該基準信号に基づいて正転時および反転時に対応するオフセット補正信号を生成するオフセット補正信号生成手段と、前記反転手段の出力信号に正転時および反転時に対応するオフセット補正信号を加算して、その結果を前記チャンネル出力信号として前記減算手段および液晶表示パネルへ出力する加算手段とを有する。
【００５７】
また、本発明では、前記オフセット補正信号生成手段は、前記基準信号の時間位置をゲートした信号を取り出すゲート回路と、正転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分してオフセット補正信号を生成する第１の積分手段と、反転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分してオフセット補正信号を生成する第２の積分手段とを有する。
【００５８】
また、本発明では、各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、シリアル信号として供給される画像データはアナログ信号であり、前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである。
【００５９】
また、本発明では、各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続されたラッチ回路とデジタル−アナログ変換回路を含み、シリアル信号として供給される画像データはデジタル信号であり、各々第１および第２の基準電位は、基準信号の電位のアナログ値の、各々正転時、反転時に対応するレベルである。
【００６０】
また、本発明は、シリアル信号として供給される画像データを、２チャンネル以上ｐチャンネルのパラレル信号に変換し、液晶表示パネルへの画像データとして信号出力を行って同時書き込み行う液晶表示装置駆動回路であって、画像データのブランキング期間に所定の時間幅、白レベルと黒レベルの間にその電位を設定した基準信号が挿入されており、かつ、入力画像データを周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する反転手段と、前記反転手段の出力が正転の場合には第１の基準電位とチャンネル出力信号とを比較し、反転の場合には第２の基準電位とチャンネル出力信号とを比較する減算手段と、利得補正信号に応じた利得をもって前記反転手段による画像データの利得を制御する利得制御手段と、前記減算手段の出力信号から基準信号のみを抽出し、当該基準信号に基づいて正転時および反転時の各々に対応する２つの補正信号を生成し、２つの補正信号の和をオフセット補正信号として出力し、２つの補正信号の差を前記利得補正信号として前記利得制御手段に出力する補正信号生成手段と、前記利得制御手段の出力信号から補正信号生成手段による前記オフセット補正信号を減算して前記チャンネル出力信号として前記減算手段および液晶表示パネルへ出力するオフセット減算手段とを有する。
【００６１】
また、本発明では、前記補正信号生成手段は、前記基準信号の時間位置をゲートした信号を取り出すゲート回路と、正転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分して第１の補正信号を生成する第１の積分手段と、反転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分して第２の補正信号を生成する第２の積分手段と、前記第１の積分手段による第１の補正信号と前記第２の積分手段による第２の補正信号とを加算し、その結果を前記オフセット補正信号として前記オフセット減算手段に出力する加算手段と、前記第１の積分手段による第１の補正信号から前記第２の積分手段による第２の補正信号を減算し、その結果を前記利得補正信号として前記利得制御手段に出力する減算手段とを有する。
【００６２】
また、本発明では、各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、シリアル信号として供給される画像データはアナログ信号であり、前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである。
【００６３】
また、本発明では、各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続されたラッチ回路とデジタル−アナログ変換回路を含み、シリアル信号として供給される画像データはデジタル信号であり、各々第１および第２の基準電位は、基準信号の電位のアナログ値の、各々正転時、反転時に対応するレベルである。
【００６４】
また、本発明では、各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続されたラッチ回路とデジタル−アナログ変換回路を含み、シリアル信号として供給される画像データはデジタル信号であり、前記デジタル−アナログ変換回路は、そのフルスケールを設定する基準電位に前記利得補正信号を加算する乗算型デジタル−アナログ変換回路である。
【００６５】
また、本発明は、シリアル信号として供給される画像データを、２チャンネル以上ｐチャンネルのパラレル信号に変換し、液晶表示パネルへの画像データとして信号出力を行って同時書き込み行う液晶表示装置駆動回路であって、入力された画像データの所定の期間に所定の時間幅、白レベルと黒レベルの間にその電位を設定した基準信号を挿入する基準信号挿入手段と、基準信号が挿入された画像データを周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する第１の反転手段と、基準信号を周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する第２の反転手段と、チャンネル出力信号から前記第２の反転手段の出力を減算する減算手段と、前記減算手段の出力信号から基準信号が挿入された区間のみを抽出し、当該基準信号に基づいて正転時および反転時に対応するオフセット補正信号を生成するオフセット補正信号生成手段と、前記反転手段の出力信号に正転時および反転時に対応するオフセット補正信号を加算して前記チャンネル出力信号として前記減算手段および液晶表示パネルへ出力する加算手段とを有する。
【００６６】
また、本発明では、前記加算手段の出力側に１を超える利得Ａｂを有し、当該加算手段の出力信号を利得Ａｂをもって処理して前記チャンネル出力信号として出力する出力バッファを有し、前記第１の反転手段は利得±Ａｓを有し、前記第２の反転手段は利得±Ａｂを有し、かつ、第１の反転手段の利得±Ａｓと前記出力バッファの利得Ａｂとの積が前記第２の反転手段の利得±Ａｂと等しくなるように設定されている。
【００６７】
また、本発明では、前記オフセット補正信号生成手段は、前記基準信号の時間位置をゲートした信号を取り出すゲート回路と、正転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分してオフセット補正信号を生成する第１の積分手段と、反転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分してオフセット補正信号を生成する第２の積分手段とを有する。
【００６８】
また、本発明では、各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、シリアル信号として供給される画像データはアナログ信号であり、前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである。
【００６９】
また、本発明は、シリアル信号として供給される画像データを、２チャンネル以上ｐチャンネルのパラレル信号に変換し、液晶表示パネルへの画像データとして信号出力を行って同時書き込み行う液晶表示装置駆動回路であって、入力された画像データの所定の期間に所定の時間幅、白レベルと黒レベルの間にその電位を設定した基準信号を挿入する基準信号挿入手段と、基準信号が挿入された画像データを周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する第１の反転手段と、基準信号を周期的に正転および反転を繰り返すように処理して複数のチャンネルに供給する第２の反転手段と、利得補正信号に応じた利得をもって前記反転手段による画像データの利得を制御する利得制御手段と、チャンネル出力信号から前記第２の反転手段の出力を減算する減算手段と、前記減算手段の出力信号から基準信号が挿入された区間のみを抽出し、当該基準信号に基づいて正転時および反転時の各々に対応する２つの補正信号を生成し、２つの補正信号の和をオフセット補正信号として出力し、２つの補正信号の差を前記利得補正信号として前記利得制御手段に出力する補正信号生成手段と、前記利得制御手段の出力信号から補正信号生成手段による前記オフセット補正信号を減算して前記チャンネル出力信号として前記減算手段および液晶表示パネルへ出力するオフセット減算手段とを有する。
【００７０】
また、本発明では、前記加算手段の出力側に１を超える利得Ａｂを有し、当該加算手段の出力信号を利得Ａｂをもって処理して前記チャンネル出力信号として出力する出力バッファを有し、前記第１の反転手段は利得±Ａｓを有し、前記第２の反転手段は利得±Ａｂを有し、かつ、第１の反転手段の利得±Ａｓと前記出力バッファの利得Ａｂとの積が前記第２の反転手段の利得±Ａｂと等しくなるように設定されている。
【００７１】
また、本発明では、前記補正信号生成手段は、前記基準信号の時間位置をゲートした信号を取り出すゲート回路と、正転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分して第１の補正信号を生成する第１の積分手段と、反転期間において、前記ゲート回路により前記基準信号の時間位置をゲートした信号を積分して第２の補正信号を生成する第２の積分手段と、前記第１の積分手段による第１の補正信号と前記第２の積分手段による第２の補正信号とを加算し、その結果を前記オフセット補正信号として前記オフセット減算手段に出力する加算手段と、前記第１の積分手段による第１の補正信号から前記第２の積分手段による第２の補正信号を減算し、その結果を前記利得補正信号として前記利得制御手段に出力する減算手段とを有する。
【００７２】
また、本発明では、各チャンネルは、前記反転手段の出力と加算手段との間に縦続接続された少なくとも２段のサンプルホールド回路を含み、シリアル信号として供給される画像データはアナログ信号であり、前記第１および第２の基準電位は、反転手段を経た信号を各チャンネルに供給する点の、各々正転時、反転時の信号そのものである。
【００７３】
本発明によれば、反転手段において、入力画像データが周期的に正転および反転を繰り返すように処理されて複数のチャンネルに供給される。
そして、各チャンネルでは、減算手段において正転期間には第１の基準電位とチャンネル出力信号とが比較され、反転期間には第２の基準電位とチャンネル出力信号とが比較される。
この比較結果を示す信号は、オフセット補正信号生成手段に入力され、ここで基準信号のみが抽出される。そして、基準信号に基づいて正転時および反転時に対応するオフセット補正信号が生成されて加算手段に供給される。
加算手段では、反転手段の出力信号に対して正転時および反転時に対応するオフセット補正信号が加算されてチャンネル出力信号として液晶表示パネルへ出力され、また、減算手段に帰還される。
【００７４】
また、本発明によれば、反転手段において、入力画像データが周期的に正転および反転を繰り返すように処理されて複数のチャンネルに供給される。
そして、各チャンネルでは、減算手段において正転期間には第１の基準電位とチャンネル出力信号とが比較され、反転期間には第２の基準電位とチャンネル出力信号とが比較される。
この比較結果を示す信号は、補正信号生成手段に入力され、ここで基準信号のみが抽出される。そして、基準信号に基づいて正転時および反転時に対応する２つの補正信号が生成され、さらに、両補正信号の和がとられ、その結果がオフセット補正信号としてオフセット減算手段に出力されるとともに、両補正信号の差がとられ、その結果が利得制御信号として利得制御手段に出力される。
利得制御手段では、利得制御信号に応じて利得をもって入力画像データに対する処理が行われ、オフセット減算手段に出力される。
そして、オフセット減算手段においては、利得制御手段の出力信号から補正信号生成手段によるオフセット補正信号が減算されて、液晶表示パネルへ出力され、また、減算手段に帰還される。
【００７５】
また、本発明によれば、基準信号挿入手段において、入力された画像データの所定の期間に、基準信号が挿入され、基準信号が挿入された画像データは第１の反転手段に入力される。
第１の反転手段において、基準信号が挿入された画像データが周期的に正転および反転を繰り返すように処理されて複数のチャンネルに供給される。
また、第２の反転手段において、基準信号が周期的に正転および反転を繰り返すように処理されて複数のチャンネルに供給される。
そして、各チャンネルでは、減算手段においてチャンネル出力信号から第２の反転手段の出力が減算され、オフセット補正信号生成手段に入力される。
オフセット補正信号生成手段では、入力信号から基準信号が挿入された区間のみが抽出される。そして、基準信号に基づいて正転時および反転時に対応するオフセット補正信号が生成されて加算手段に供給される。
加算手段では、反転手段の出力信号に対して正転時および反転時に対応するオフセット補正信号が加算されてチャンネル出力信号として液晶表示パネルへ出力され、また、減算手段に帰還される。
【００７６】
また、本発明によれば、基準信号挿入手段において、入力された画像データの所定の期間に、基準信号が挿入され、基準信号が挿入された画像データは第１の反転手段に入力される。
第１の反転手段において、基準信号が挿入された画像データが周期的に正転および反転を繰り返すように処理されて複数のチャンネルに供給される。
また、第２の反転手段において、基準信号が周期的に正転および反転を繰り返すように処理されて複数のチャンネルに供給される。
そして、各チャンネルでは、減算手段においてチャンネル出力信号から第２の反転手段の出力が減算され、補正信号生成手段に入力される。
補正信号生成手段では、入力信号から基準信号が挿入された区間のみが抽出される。そして、基準信号に基づいて正転時および反転時に対応する２つの補正信号が生成され、さらに、両補正信号の和がとられ、その結果がオフセット補正信号としてオフセット減算手段に出力されるとともに、両補正信号の差がとられ、その結果が利得制御信号として利得制御手段に出力される。
利得制御手段では、利得制御信号に応じて利得をもって入力画像データに対する処理が行われ、オフセット減算手段に出力される。
そして、オフセット減算手段においては、利得制御手段の出力信号から補正信号生成手段によるオフセット補正信号が減算されて、液晶表示パネルへ出力され、また、減算手段に帰還される。
【００７７】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第１の実施形態を示す構成図であって、ＳＨ回路を用いたアナログ方式の画像データ駆動回路を示しており、従来例を示す図３０と同一構成部分は同一符号をもって表している。
また、図１の画像データ駆動回路３０Ａは、図３０においては、６チャンネルのパラレル出力を得るための全ての機能を示していたが、図１では簡略化のため、点線で囲われた１つのチャンネルｎの駆動回路のみを示している。
【００７８】
この画像データ駆動回路３０Ａは、図１に示すように、ＳＨ回路３１−ｎ，３２−ｎ，３３−ｎ、タイミング信号発生回路４０、減算回路５１、積分回路５２，５３、加算回路５４、電圧フォロワを構成する増幅器ＡＭＰ３ｎ，正転回路としての増幅器ＡＭＰ４１、反転増幅器ＡＭＰ４２、抵抗Ｒ４１，Ｒ４２、およびスイッチ回路Ｐ・ＳＷ４１、Ｇ・ＳＷ５１、Ｉ・ＳＷ５２、Ｏ・ＳＷ５３により構成されている。
【００７９】
また図２は、図１の回路の各部の信号波形を示す図である。
本第１の実施形態において、入力される画像信号ＳＩＭは、図２（ａ）に示すように、ブランキング期間に基準信号ＳＲＥＦが挿入されている。
この基準信号ＳＲＥＦは、オフセットをキャンセルするための基準となるレベルであり、各チャンネル間のオフセットが縞模様として視覚的にも最も検出されやすいレベルに選ぶ。完全な白や黒のレベルはオフセットが存在しても視覚的に検知されにくい。やや薄暗い、明度の低いレベルがもっとも視覚的に検知されやすいので、そのようなレベルを基準信号ＳＲＥＦとして挿入する。
【００８０】
画像信号ＳＩＭは、増幅器ＡＭＰ４１の非反転入力端子（＋）、および抵抗Ｒ４１を介して反転増幅器ＡＭＰ４２の反転入力端子（−）に入力される。
増幅器ＡＭＰ４１の出力端子が反転入力端子（−）に接続されて電圧フォロワが構成され、出力端子がスイッチ回路Ｐ・ＳＷ４１の入力端子ａに接続されている。この電圧フォロワを構成する増幅器ＡＭＰ４１は入力画像信号ＳＩＭを正転のままスイッチ回路Ｐ・ＳＷ４１に出力する。
【００８１】
反転増幅器ＡＭＰ４２の非反転入力端子（＋）には反転基準電圧ＶＩＮＶが供給され、出力端子が抵抗Ｒ４２を介して反転入力端子（−）に接続されているとともに、スイッチ回路Ｐ・ＳＷ４１の入力端子ｂに接続されている。
反転増幅器ＡＭＰ４２は、入力画像信号ＳＩＭを反転させてスイッチ回路Ｐ・ＳＷ４１に出力する。
【００８２】
スイッチ回路Ｐ・ＳＷ４１は、タイミング信号発生回路４０で発生される図２（ｃ）に示すような正転／反転切替信号ＰＯＬをハイレベルで受けているときは入力端子ａを出力端子ｃに接続し、ローレベルで受けているときは入力端子ｂを出力端子ｃに接続する。
したがって、スイッチ回路Ｐ・ＳＷ４１は、図２（ｂ）に示すように、正転／反転切替信号ＰＯＬがハイレベルのとき正転画像信号Ｓ４１を、ローレベルのときは反転画像信号Ｓ４１を各チャンネルの初段のＳＨ回路３１−ｎおよび減算回路５１に供給する。
【００８３】
チャンネルｎにおいては、ＳＨ回路３１−ｎ，３２−ｎ，３３−ｎが縦続接続されており、ＳＨ回路３３−ｎの出力を加算回路５４に入力させる。
そして、加算回路５４の出力は電圧フォロワを構成する増幅器ＡＭＰ３ｎによりバッファリングされ、その出力がチャンネル出力信号として液晶表示パネルの画素データ駆動端子を駆動するとともに、減算回路５１の＋入力に帰還されている。
【００８４】
タイミング信号発生回路４０は、画素クロックＰＣＬＫおよびラインクロックＬＣＬＫを受けて、ＳＨ回路３１−ｎ，３２−ｎ，３３−ｎのサンプルパルスＳＰ１−ｎ、ＳＰ２−ｎ、ＳＰ３をも生成するとともに、スイッチ回路Ｐ・ＳＷ４１、Ｉ・ＳＷ５２、Ｏ・ＳＷ５３の切替制御のための正転／反転切替信号ＰＯＬを生成する。
反転／正転切替信号ＰＯＬの切り替えタイミングは、ブランキング期間、かつ基準信号をはずれたところが選ばれる。
【００８５】
減算回路５１は、正転／反転処理された直後の画像信号と、各チャンネルの出力信号との比較を行い、ゲートスイッチ回路Ｇ・ＳＷ５１に出力する。
【００８６】
ゲートスイッチ回路Ｇ・ＳＷ５１は、図２（ｄ）に示すような外部からのゲートパルス信号ＧＴにより画像データにある電位で設定されている基準信号ＳＲＥＦの時間位置に同期して基準信号ＳＲＥＦの部分のみを抜き取りスイッチ回路Ｉ・ＳＷ５２に出力する。
【００８７】
スイッチ回路Ｉ・ＳＷ５２は、タイミング信号発生回路４０で発生される正転／反転切替信号ＰＯＬをハイレベルで受けているときは入力端子ｃを積分回路５２の入力に接続された出力端子ａに接続し、ローレベルで受けているときは入力端子ｃを積分回路５３の入力に接続された出力端子ｂに接続する。
したがって、スイッチ回路Ｉ・ＳＷ５２は、正転／反転切替信号ＰＯＬがハイレベルのとき正転基準信号を積分回路５２に入力させ、ローレベルのときは反転基準信号を積分回路５３に入力させる。
【００８８】
スイッチ回路Ｏ・ＳＷ５３は、タイミング信号発生回路４０で発生される正転／反転切替信号ＰＯＬをハイレベルで受けているときは積分回路５２の出力に接続された入力端子ａを出力端子ｃに接続し、ローレベルで受けているときは積分回路５３の出力に接続された入力端子ｂを出力端子ｃに接続する。
したがって、スイッチ回路Ｏ・ＳＷ５３は、正転／反転切替信号ＰＯＬがハイレベルのとき積分回路５２の出力を加算回路５４に入力させ、ローレベルのときは積分回路５３の出力を加算回路５４に入力させる。
【００８９】
積分回路５２は、正転期間に抽出された基準信号を積分し（平均化し）、正転時のオフセット補正信号Ｓ５２を生成する。
【００９０】
積分回路５３は、反転期間に抽出された基準信号を積分し（平均化し）、反転時のオフセット補正信号Ｓ５３を生成する。
【００９１】
加算回路５４は、ＳＨ回路３３−ｎの出力にオフセット補正信号Ｓ５２またはＳ５３を加算して増幅器ＡＭＰ３ｎの非反転入力端子（＋）に入力させる。
【００９２】
次に、上記構成による動作を説明する。
まず画像信号ＳＩＭに対して増幅器ＡＭＰ４１により正転処理が行われ、反転増幅器ＡＭＰ４２において反転処理が行われる。
そして、正転処理および反転処理に得られた正転画像信号、反転画像信号が、タイミング信号発生回路４０で生成された正転／反転切替信号ＰＯＬの供給レベルに応じて各チャンネルの初段のＳＨ回路３１−ｎおよび減算回路５１に交互に供給される。
チャンネルｎにおいて、正転または反転の入力画像信号は３段のＳＨ回路３１−ｎ，３２−ｎ，３３−ｎでサンプリングおよびホールド処理を受けて、オフセット補正信号を加算する加算回路５４を介して、バッファとしての増幅器ＡＭＰ３ｎによりチャンネル出力信号として出力される。
また、この出力は減算回路５１に帰還される。
【００９３】
チャンネルＣＨｎでは、オフセット補正信号を得るため、まず減算回路５１において正転または反転の入力画像信号と、チャンネルの出力信号との比較が行われる。
この比較された信号は、ゲートパルス信号ＧＴに同期してゲートスイッチ回路Ｇ・ＳＷ５１で画像信号に挿入されている基準信号の部分のみ抜き取られる。
なおこのとき、３段のＳＨ回路のため入力より出力が数クロック遅延するので、基準信号よりその前縁が遅延分相当の数クロック狭いことが望ましい。
【００９４】
抜き取られた基準信号は、正転／反転切替信号ＰＯＬの供給レベルで切り替えられるスイッチ回路Ｉ・ＳＷ５２を介して、正転区間では積分回路５２に入力され、反転区間では積分回路５３に入力されて積分される。
各積分回路５２，５３の出力は、正転／反転切替信号ＰＯＬの供給レベルで切り替えられるスイッチ回路Ｏ・ＳＷ５３を介して正転時は積分回路５２の出力が、反転時には積分回路５３の出力が加算回路５４にオフセット補正信号Ｓ５２，Ｓ５３として帰還される。
【００９５】
そして、加算回路５４において、ＳＨ回路３３−ｎの出力に対してオフセット補正信号が加算されて、バッファとしての増幅器ＡＭＰ３ｎを介してチャンネル出力が得られる。
すなわち、正転時および反転時の各基準信号期間において、画像データ駆動回路の入力と出力間のオフセット電圧がゼロになるように、積分回路５２および５３で生成されたオフセット補正信号Ｓ５２，Ｓ５３が画像信号に加算されて、チャンネル間偏差が最小に抑えられる。
【００９６】
以上説明したように、本第１の実施形態によれば、画像信号に基準信号を挿入し、画素駆動波形の正転時と反転時に独立したオフセット補正電圧を発生し、画素駆動波形のオフセット補正を行うようにしたので、チャンネル間偏差を減少でき、高画質の液晶表示装置を製造ラインでの調整工程なしに実現できる。
【００９７】
第２実施形態
図３は、本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第２の実施形態を示す構成図であって、ラッチとＤＡＣを用いたデジタル方式の画像データ駆動回路を示す図である。
【００９８】
この画像データ駆動回路３０Ｂは、図３に示すように、減算回路５１、積分回路５２，５３、加算回路５４、正転／反転処理回路６０、ラッチ６１−ｎ、ＤＡＣ６２−ｎ、Ｇ・ＳＷ５１、Ｉ・ＳＷ５２、Ｏ・ＳＷ５３、Ｒ・ＳＷ６１により構成されている。
【００９９】
この第２の実施形態では、画像データは、図２（ａ）において画像データとして示されたのと同様、ブランキング期間に基準信号を挿入された信号がデジタル信号として供給される。
この信号は正転／反転処理回路６０によりデジタル信号のまま正転と反転を交互に繰り返す信号に変換される。この切り替え信号としては、図２（ｃ）に示す正転／反転切替信号ＰＯＬが用いられる。
【０１００】
正転／反転処理回路６０の出力はｐ個のチャンネル部に入力される。各チャンネルはラッチ６１−ｎ、ＤＡＣ６２−ｎから構成され、これによりｐチャンネルの並列アナログ信号に変換される。
ＤＡＣ６２−ｎの出力は、オフセット補正信号を付加する加算回路５４を介して出力として取り出されるとともに、基準信号レベルとの比較を行う減算回路５１の一方の入力に帰還される。
減算回路５１の他方の入力には、基準信号レベルに対応する基準電位ＶＲＥＦ１、ＶＲＥＦ２のいずれかを、正転／反転切替信号ＰＯＬの入力レベルに応じてスイッチ回路Ｒ−ＳＷ６１により切り替えた信号が供給される。
なお、基準電位ＶＲＥＦ１、ＶＲＥＦ２は各々正転、反転時の基準信号レベルに対応する。前述のアナログ方式と違い、入力側、すなわちパラレル信号に変換する前の基準レベルがアナログ信号として得られないので、相当する電位をＶＲＥＦ１、ＶＲＥＦ２として用意するわけである。それ以外の動作、およびその効果については第１の実施形態と変わるところはない。
【０１０１】
次に、図４に関連付けて図１および図３の回路の効果について説明する。
図４において、▲１▼で示す直線は理想的な入出力の伝達特性を示している。
▲２▼で示す直線はオフセットおよび利得誤差を有する実際の伝達特性を示している。
図１の回路において、積分回路５２は図４中▲３▼に示した正転時の基準信号における入出力間の電位差がゼロになるようなオフセット補正信号を生成する。
その結果、▲４▼に示すような伝達特性となる。
【０１０２】
また積分回路５３は、図４中▲５▼に示した反転時の基準信号における入出力間の電位差がゼロになるようなオフセット補正信号を生成する。
その結果、▲６▼に示すような伝達特性となる。
【０１０３】
利得誤差がゼロであれば、伝達特性のどのポイントにおいてオフセットをキャンセルしても理想的な伝達特性と一致するが、実際には利得誤差を含むために一点においてしか一致しない。
しかし、本回路によれば、正転時と反転時に独立にオフセット補正信号を生成することができる。したがって、正転時と反転時の任意の２点において理想的伝達特性に一致させることができる。それが基準信号の電位になるわけである。
正転／反転において、独立の２点を併せることは、単にオフセットを合わせるのに比較し、同じ利得誤差の電位をチャンネル間のオフセットによる縦縞が最も視角的に検知されやすいレベルに選ぶことにより、視覚的にはさらに１／２〜１／３程度に偏差が減ったような効果が得られ、より効果的となる。
【０１０４】
前述したように、チャンネル間偏差は、同一チップ上おいては比較的小さい。したがって、チャンネル数が６チャンネル程度であれば１チップに集積することが可能でありかつ望ましい。
しかし１２チャンネルとか２４チャンネルになると、消費電力的あるいはチップサイズ的に１チップに入れることが難しくなってくる。また色々な液晶表示パネルに使える汎用性を考えると、例えば６チャンネルを集積化した１種類のチップを、１２チャンネルあるいは２４チャンネル用には２個を使うあるいは４個を使うことにより、共通使用可能であることが、商用的には最も望ましい。
そのような場合に組み合わせれるＩＣは、製造ロットや製造時期が異なったりするため、従来チャンネル間偏差を小さく保つことが非常に難しかった。
【０１０５】
本回路によれば、基準信号を挿入することにより、そのレベルのオフセットが自動的にゼロになるように動作するため、異なる製造ロット間、製造時期が異なるＩＣ間においてもチャンネル間偏差を極めて小さく保つことができ、高画質の液晶表示パネルの実現に寄与することができる。
本実施形態では、第１の実施形態として示したアナログ方式であり、第２の実施形態として示したデジタル方式であり、特にポリシリコンＴＦＴ型液晶表示パネルを用いた表示装置に好適である。
またアモルファスＴＦＴ型液晶表示パネルを用いた表示装置において、ＳＨ回路を用いたアナログ方式の画素データ駆動回路の性能／画質を向上させる手段としても有用である。
【０１０６】
第３実施形態
図５は、本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適したＳＨ回路を用いたアナログ方式の画像データ駆動回路の第３の実施形態を示す構成図であって、第１の実施形態を示す図１および従来例を示す図３０と同一構成部分は同一符号をもって表している。
また、図５の画像データ駆動回路３０Ｂは、図１の場合と同様に、図３０においては、６チャンネルのパラレル出力を得るための全ての機能を示していたが、図１では簡略化のため、点線で囲われた１つのチャンネルｎの駆動回路のみを示している。
【０１０７】
本第３の実施形態と前述した第１の実施形態と異なる点は、ＳＨ回路３３−ｎの出力と加算回路５４の加算端子との間に、利得補正信号ＶＧadjによりその利得が制御される利得制御回路（ＧＣＡ：Gain Control Amplifier）５５を設けるととも、スイッチ回路Ｏ−ＳＷ５３の代わりに、積分回路５２によるオフセット補正信号Ｓ５２と積分回路５３によるオフセット補正信号Ｓ５３とを加算してオフセット補正信号ＶＯadjとして加算回路５４に供給する加算回路５６と、積分回路５２による補正信号Ｓ５２から積分回路５３による補正信号Ｓ５３を減算して利得補正信号ＶＧadjとして利得制御回路５５に供給する加算回路５７とを設けたことにある。
【０１０８】
なお、ＳＨ回路、利得制御回路、加算回路の接続順序は図５に限定されず任意である。
【０１０９】
図６は、図５の回路の各部の信号波形を示す図である。
本実施形態においては、図６中太線で示された画像信号ＳＩＭのブランキング期間の一部を、オフセット電圧を検出する基準信号ＳＲＥＦとして用いている。この基準信号ＳＲＥＦはブランキング期間のペデスタルレベルとは別に設定および挿入してもよいが、正転時と反転時とのオフセットの差（すなわち利得誤差）を検出する上では、より黒いレベルであるペデスタルをそのまま使うのが効率的である。
図５において、画像信号ＳＩＭは、正転／反転の切り替え処理が正転／反転切替信号ＰＯＬでスイッチ回路Ｐ・ＳＷ４１を切り替えることにより行われる。
この正転／反転切替信号ＰＯＬに切り替えタイミングは、ブランキング期間、かつ基準信号ＳＲＥＦとして使われる図６中の太線で示した部分のタイミングをはずれたところが選ばれる。この実施形態においては、基準信号の手前において反転動作が行われている。
【０１１０】
以下、上記構成による動作を図７および図８に関連付けて説明する。
図７は、ＳＨ回路から増幅器ＡＭＰ３ｎまでの経路にオフセット電圧が存在する場合の動作を説明するための図であり、図８は、利得誤差が存在する場合の動作を説明するための図である。
図７および図８において、横軸は正転と反転を切り替えるためのスイッチ回路Ｐ−ＳＷ４１の出力Ｖｘ（Ｓ４１）で、複数チャンネルの画素データ駆動回路に共通に供給される信号を表している。縦軸はあるチャンネルの増幅器ＡＭＰ３ｎの出力信号Ｖｙを表している。
また、ＶＲＦ、ＶＲＲは各々正転時と反転時の基準信号レベルである。実線は、入力および理想的な出力特性を示し、図７中の破線は正のオフセット電圧を持った場合の入出力特性を示し、図８中の破線は利得誤差を持った場合の伝達特性を示している。
【０１１１】
まず画像信号ＳＩＭに対して増幅器ＡＭＰ４１により正転処理が行われ、反転増幅器ＡＭＰ４２において反転処理が行われる。
そして、正転処理および反転処理に得られた正転画像信号、反転画像信号Ｖｘ（Ｓ４１）が、タイミング信号発生回路４０で生成された正転／反転切替信号ＰＯＬの供給レベルに応じて各チャンネルの初段のＳＨ回路３１−ｎおよび減算回路５１に交互に供給される。
チャンネルｎにおいて、正転または反転の入力画像信号は３段のＳＨ回路３１−ｎ，３２−ｎ，３３−ｎでサンプリングおよびホールド処理を受けて、利得制御回路５５を介して、さらにオフセット補正信号を加算する加算回路５４を介して、バッファとしての増幅器ＡＭＰ３ｎによりチャンネル出力信号として出力される。
また、この出力は減算回路５１に帰還される。
【０１１２】
チャンネルｎでは、オフセット補正信号を得るため、まず減算回路５１において正転または反転の入力画像信号と、チャンネルの出力信号との比較が行われる。
ここで、正転時の基準信号ＶＲＦ入力時においてＶｏｆｆＦのオフセット電圧を有するとき、減算回路５１の出力にはそのオフセット電圧ＶｏｆｆＦが現れる。同様に、反転時の基準信号ＶＲＲ入力時においてＶｏｆｆＦのオフセット電圧があるとすれば、減算回路５１の出力にはそのオフセット電圧ＶｏｆｆＦが現れる。
この減算回路５１の出力信号は、ゲートパルス信号ＧＴに同期してゲートスイッチ回路Ｇ・ＳＷ５１でサンプリングされて、画像信号に挿入されている基準信号の部分のみ抜き取られる。
【０１１３】
抜き取られた基準信号は、正転／反転切替信号ＰＯＬの供給レベルで切り替えられるスイッチ回路Ｉ・ＳＷ５２を介して、正転区間では積分回路５２に入力され、反転区間では積分回路５３に入力されて積分される。
このとき、正転時の基準信号ＶＲＦ入力時においてオフセット電圧ＶｏｆｆＦを有するとき、スイッチ回路Ｉ・ＳＷ５２によるオフセットを含むサンプリング信号は積分回路５２に入力され、反転時の基準信号ＶＲＲ入力時において有するとき、スイッチ回路Ｉ・ＳＷ５２によるオフセットを含むサンプリング信号は積分回路５３に入力される。
【０１１４】
積分回路５２によるオフセット補正信号Ｓ５２と積分回路５３によるオフセット補正信号Ｓ５３とは、それぞれ加算回路５６および減算回路５７に入力される。
加算回路５６においては、オフセット補正信号Ｓ５２とオフセット補正信号Ｓ５３とが加算され、オフセット補正信号ＶＯadjとしてオフセット減算手段としての加算回路５４に供給される。
一方、減算回路５７においては、オフセット補正信号Ｓ５２からオフセット補正信号Ｓ５３が減算され、利得補正信号ＶＧadjとして利得制御回路５５に供給される。
【０１１５】
利得制御回路５５では、利得補正信号ＶＧadjに基づいた利得をもってＳＨ回路３３−ｎの出力信号レベルが調整されて加算回路５４に供給される。
そして、加算回路５４において、利得制御回路５５の出力に対してオフセット補正信号ＶＯadjが加算されて、バッファとしての増幅器ＡＭＰ３ｎを介してチャンネル出力が得られる。
【０１１６】
さらに具体的に説明すると、上述したように、オフセット補正信号ＶＯadj および利得補正信号ＶＧadj は、それぞれ積分回路５２，５３の出力の和と差として発生される。
図７に示すように、回路の伝達特性がオフセットだけを有する場合には、ＶｏｆｆＦ＝ＶｏｆｆＲであり、積分回路５２，５３の出力も等しくなる。
したがって、利得補正信号ＶＧadj は発生せず、オフセット補正信号ＶＯadj のみが発生する。
この場合、バッファとしての増幅器ＡＭＰｎの入力信号は、利得制御回路５５の出力からオフセット補正信号ＶＯadj が減じて入力されるため、図７に示すように増幅器ＡＭＰｎの出力信号Ｖｙは入出力特性が全体に下側にシフトするような補正を受ける。
そして、ＶＲＦとＶＲＲにおいてオフセットがゼロになると積分回路５２および積分回路５３の入力が無くなり、回路は安定状態となる。
【０１１７】
また、回路に利得誤差がある場合、初期状態としては、図８に示すように、正転時には正のオフセット電圧ＶＯｆｆＦが積分回路５２に入力され、反転時には負のオフセットＶＯｆｆＲが積分回路５３に入力される。
それらを積分した積分回路５２と積分回路５３の出力は、徐々に各々および負の値が増大していく。
このとき、両者の和であるオフセット補正信号ＶＯadj はほぼゼロの値を保つ。一方、両者の差である利得補正信号ＶＧadj は正の値を取り、その値が増大してゆく。
利得制御回路５５では、利得補正信号ＶＧadj が増大するとその利得が増大する。その結果、利得制御回路５５の利得が増大する。
これにより、図８に示すように、伝達特性が反時計方向に回転し、理想特性と合致する方向に補正動作が行われる。
【０１１８】
以上説明したように、本第３の実施形態によれば、回路がオフセット誤差や利得誤差を有していても、正転／反転時の基準信号を用い、入力と出力の基準信号の和と差を検出し、和よりオフセット補正を行い、差より利得補正を行うことにより、その伝達特性を完全に一致させ、ＴＦＴ型液晶表示パネルに、縦すじのない高品位の画像を表示させることが可能となる。
【０１１９】
第４実施形態
図９は、本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第４の実施形態を示す構成図であって、ラッチとＤＡＣを用いたデジタル方式の画像データ駆動回路を示す図である。
【０１２０】
この画像データ駆動回路３０Ｄは、図９に示すように、減算回路５１，５７、積分回路５２，５３、加算回路５４，５６、利得制御回路５５、正転／反転処理回路６０、ラッチ６１−ｎ、ＤＡＣ６２−ｎ、Ｇ・ＳＷ５１、Ｉ・ＳＷ５２、Ｒ・ＳＷ６１により構成されている。
【０１２１】
この第４の実施形態では、画像データは、図６（ａ）において画像データとして示されたのと同様、ブランキング期間に基準信号を挿入された信号がデジタル信号として供給される。
この信号は正転／反転処理回路６０によりデジタル信号のまま正転と反転を交互に繰り替えす信号に変換される。この切り替え信号としては、図６（ｃ）に示す正転／反転切替信号ＰＯＬが用いられる。
【０１２２】
正転／反転処理回路６０の出力はｐ個のチャンネル部に入力される。各チャンネルはラッチ６１−ｎ、ＤＡＣ６２−ｎから構成され、これによりｐチャンネルの並列アナログ信号に変換される。
ＤＡＣ６２−ｎの出力は、利得補正信号ＶＧadj によりその利得が制御される利得制御回路５５とオフセット補正信号ＶＯadj を加算する加算回路５４を経て、バッファとしての増幅器ＡＭＰｎより出力される。
Ｖｘはデジタル信号であるために出力信号Ｖｙと直接比較することはできない。そのため、正転時の基準信号に相当する基準電位ＶＲＥＦ１と反転時の基準信号に相当する基準信号ＶＲＥＦ２が供給され、正転／反転切替信号ＰＯＬにより制御されたスイッチ回路Ｒ−ＳＷ６１によって切り替えられて減算回路５１の一方の入力端子に入力される。
なお、基準電位ＶＲＥＦ１、ＶＲＥＦ２は各々正転、反転時の基準信号レベルに対応する。
【０１２３】
このように、本第４の実施形態に係る回路と前述した第３の実施形態の回路と異なる点は、前述のアナログ方式と違い、入力側、すなわちパラレル信号に変換する前の基準レベルがアナログ信号として得られず、直接比較することができないことから、Ｖｘの基準信号に相当する電位をＶＲＥＦ１、ＶＲＥＦ２として用意している点であり、それ以外の動作、およびその効果については第３の実施形態と変わるところはない。
【０１２４】
なお、第４の実施形態例として示したデジタル方式は、利得制御回路をＡＤ変換回路と一体的に構成することができ、回路が簡素かつ高性能にできるという利点が得られる。次にその原理を説明する。
【０１２５】
図１０は、４ビットのＡＤ変換回路を示し、エミッタが共通に接続されたｎｐｎ型トランジスタＱ２とＱ３、Ｑ５とＱ６、Ｑ８とＱ９、Ｑ１１とＱ１２の差動対からなる電流スイッチＩＳＷ１〜ＩＳＷ４と、コレクタが各電流スイッチＩＳＷ１〜ＩＳＷ４のエミッタの接続点に接続された４つの等電流源としてのｎｐｎ型トランジスタＱ４，Ｑ７，Ｑ１０，Ｑ１３、電流スイッチＩＳＷ１〜ＩＳＷ４の出力に設けられた抵抗値Ｒと２Ｒの抵抗素子の組み合わせからなるＲ−２Ｒの重み付け回路ＷＲＣ、並びにエミッタ同士が共通に接続されたｎｐｎ型トランジスタＱ１４とＱ１５の差動対からなる補正部ＡＭＤを主要な構成要素としている。
【０１２６】
図１０に示すような構成において、電流源としてのトランジスタＱ４、Ｑ７、Ｑ１０、Ｑ１２には、減算増幅器ＡＭＰ３ｎの出力の作用により、Ｉ＝（ＶＲＥＦ＋ＶＧadj ）なる電流が流れる。
すなわち、利得補正信号ＶＧadj により電流が制御される。この電流はＤ４変換出力のフルスケールを決めるので、利得を変えることと等価になる。
このような方式は乗算型ＤＡ変換と呼ばれる。
【０１２７】
図１０に示す回路では、補正部ＡＭＤを構成する差動対トランジスタＱ１５のベースにオフセット補正信号ＶＯadj を供給することにより、トランジスタＱ１５のコレクタ電流を制御するオフセット補正機能を持たせている。
【０１２８】
この例に限らずＡＤ変換回路には多数の回路方式が存在するが、どのような方式にせよ、そのフルスケールを決めているパラメータに利得補正信号を加算するようにすれば乗算型ＡＤ変換回路として利得補正機能を持たせることが可能である。
【０１２９】
第５実施形態
図１１は、本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第５の実施形態を示す構成図であって、ＳＨ回路を用いたアナログ方式の画像データ駆動回路を示しており、第１の実施形態を示す図１と同一構成部分は同一符号をもって表している。
また、図１１の画像データ駆動回路３０Ｅは、簡略化のため、点線で囲われた１つのチャンネルｎの駆動回路のみを示している。
【０１３０】
この画像データ駆動回路３０Ｅは、図１１に示すように、ＳＨ回路３１−ｎ，３２−ｎ，３３−ｎ、減算回路５１、積分回路５２，５３、加算回路５４、電圧フォロワを構成する増幅器ＡＭＰ３ｎ，正転回路としての増幅器ＡＭＰ４１ａ，ＡＭＰ４１ｂ、反転増幅器ＡＭＰ４２ａ，ＡＭＰ４２ｂ、抵抗Ｒ４１〜Ｒ４８，Ｒ５２，Ｒ５３およびスイッチ回路Ｐ・ＳＷ４１，Ｐ・ＳＷ４１，Ｇ・ＳＷ４３、Ｇ・ＳＷ５１、Ｉ・ＳＷ５２、Ｏ・ＳＷ５３により構成されている。
なお、図１１においては、図面の簡単化のためタイミング信号発生回路は省略している。
【０１３１】
本第５の実施形態が前述した第１の実施形態と異なる点は、基準信号が挿入された画像信号を画像データ駆動回路に入力するのではなく、第１の反転手段としての画像信号用正転／反転系回路４１Ａと第２の反転手段としての基準信号用正転／反転系回路４１Ｂとの２系統の正転／反転系回路を設け、画像信号ＳＩＭ１と基準信号ＳＲＥＦとを別々に入力し、ゲートパルス信号ＧＴ１によりスイッチ回路Ｇ・ＳＷ４３を切り替えて画像信号ＳＩＭ１の、たとえばブランキング期間に基準信号ＳＲＥＦを挿入させ、画像信号用正転／反転系回路４１Ａで正転または反転されかつ基準信号が挿入された画像信号を各チャンネルのＳＨ回路３１−ｎに入力させ、基準信号用正転／反転系回路４１Ｂで正転または反転された基準信号を各チャンネルの減算回路５１に入力させるようにしたことにある。
【０１３２】
画像信号用正転／反転系回路４１Ａの増幅器ＡＭＰ４１ａの非反転入力端子（＋）がスイッチ回路Ｇ・ＳＷ４３の出力端子ｃに接続され、反転入力端子（−）が抵抗Ｒ４３を介して増幅器ＡＭＰ４２ａの非反転入力端子（＋）に接続されているとともに、抵抗Ｒ４４を介して自身の出力およびスイッチ回路Ｐ・ＳＷ４１の入力端子ａに接続されている。また、増幅器ＡＭＰ４２ａの非反転入力端子（＋）は反転基準信号ＶＩＮＶの入力ラインに接続されている。
また、基準信号用正転／反転系回路４１Ｂの増幅器ＡＭＰ４１ｂの非反転入力端子（＋）は基準信ＳＲＥＦ号の入力ラインおよびスイッチ回路Ｇ・ＳＷ４３の入力端子ｂに接続され、反転入力端子（−）が抵抗Ｒ４７を介して増幅器ＡＭＰ４２ｂの非反転入力端子（＋）に接続されているとともに、抵抗Ｒ４８を介して自身の出力およびスイッチ回路Ｐ・ＳＷ４２の入力端子ａに接続されている。
増幅器ＡＭＰ４２ｂの非反転入力端子（＋）は反転基準信号ＶＩＮＶの入力ラインに接続され、反転入力端子（−）は抵抗Ｒ４５を介して基準信ＳＲＥＦ号の入力ラインおよびスイッチ回路Ｇ・ＳＷ４３の入力端子ｂに接続されているとともに、抵抗素子Ｒ４６を介して自身の出力およびスイッチ回路Ｐ・ＳＷ４２の入力端子ｂに接続されている。
そして、スイッチ回路Ｐ・ＳＷ４１の出力端子ｃが各チャンネルＣＨｎのＳＨ回路に接続され、スイッチ回路Ｐ・ＳＷ４２の出力端子ｃが各チャンネルＣＨｎの減算回路５１に接続され、スイッチ回路Ｇ・ＳＷ４３の入力端子ａが画像信号ＳＩＭ１の入力ラインに接続されている。
【０１３３】
また、各チャンネルＣＨｎにおいて、増幅器ＡＭＰ３ｎの反転入力端子（−）は抵抗素子Ｒ５１を介して反転基準信号ＶＩＮＶの入力ラインに接続され、抵抗Ｒ５２を介して自身の出力に接続されている。
【０１３４】
図１２は、図１１の回路の各部の信号波形を示す図である。
図１２（ａ），（ｂ）に示す波形は、入力される画像信号ＳＩＭ１と基準信号ＳＲＥＦの関係を示している。
本第５の実施形態において、入力される画像信号ＳＩＭは、図１２（ｂ）に示すように、プランキング期間に基準信号ＳＲＥＦが挿入されている。
本第５の実施形態においては、基準信号ＳＲＥＦはチャンネル間偏差に起因する縦縞が視覚的に最も検知されやすいレベルである、やや薄暗い中間調に選ばれることが望ましい。
【０１３５】
図１１の回路においては、スイッチ回路Ｇ−ＳＷ４３によりゲートパルス信号ＧＴ１がアクティブのハイレベルの区間、図１２（ｂ）に示すように、入力された画像信号ＳＩＭ１のブランキングのレベルが  基準信号ＳＲＥＦの基準レベルに置き換えられる。
基準信号が挿入された画像信号ＳＩＭ２は、画像信号用正転／反転系回路４１Ａの増幅器ＡＭＰ４１ａ，ＡＭＰ４２ａとスイッチ回路Ｐ−ＳＷ４１により正転／反転処理がなされる。
正転／反転処理を受けた信号は各チャンネルのＳＨ回路に供給される。
【０１３６】
チャンネルＣＨｎに入力された画像信号は、ＳＨ回路３１−ｎ、３２−ｎ、３３−ｎを通ってサンプリングおよびホールド処理を受けて、オフセット補正信号を加算する加算回路５４を介して、バッファとての増幅器ＡＭＰＦ３ｎにより、図１２（ｃ）に示すようなチャンネルＣＨｎの出力信号として出力される。
また、この出力は減算回路５１に帰還される。
【０１３７】
基準信号ＳＲＥＦは、入力される画像信号ＳＩＭ１のブランキングに挿入されるのみではなく、図１２（ｃ）に示すように、基準信号ＳＲＥＦ自身が増幅器ＡＭＰ４１ｂ，ＡＭＰ４２ｂにより正転／反転処理がなされる。
この信号は、各チャンネルのが減算回路に入力される。
【０１３８】
チャンネルＣＨｎにおいて、各ＳＨ回路や出力バッファとしての増幅器ＡＭＰ３ｎにオフセット誤差や利得誤差がない場合には、正転／反転処理された基準信号と、ＣＨ−ｎ出力中の基準信号は完全に一致するように設定されている。
そのためには、画像信号用正転／反転系回路４１Ａの増幅器ＡＭＰ４１ａ，ＡＭＰ４２ａの利得（±Ａｓと出力バッファとしての増幅器ＡＭＰ３ｎの利得（Ａｂ）の積は、基準信号用正転／反転系回路４１Ｂの増幅器ＡＭＰ４１ｂＡ，ＡＭＰ４２ｂの利得（±Ａｂ）に等しくなるように設定されなければならない。
すなわち、増幅器ＡＭＰ４１ａ，ＡＭＰ４２ａ，ＡＭＰ４１ｂ，ＡＭＰ４２ｂおよびＡＭＰ３ｎのいわゆる開ループ利得が十分大きければ次式を満たすように設定される。
【０１３９】
【数２】
正転時：（１＋Ｒ44／Ｒ43）・（１＋Ｒ52／Ｒ51）＝１＋Ｒ48／Ｒ47
反転時：（Ｒ42／Ｒ41）・（１＋Ｒ52／Ｒ51）＝Ｒ46／Ｒ45      …（２）
【０１４０】
減算回路５１においては、チャンネルＣＨｎの出力と正転／反転処理された基準信号とが比較され、画像信号に基準信号が挿入された区間のみの比較出力がゲートパルス信号ＧＴ２に同期してゲートスイッチ回路Ｇ・ＳＷ５１で取り出される。
取り出された信号は、正転／反転切替信号ＰＯＬの供給レベルで切り替えられるスイッチ回路Ｉ・ＳＷ５２を介して、正転区間では積分回路５２に入力され、反転区間では積分回路５３に入力される。
各積分回路５２，５３の出力は、正転／反転切替信号ＰＯＬの供給レベルで切り替えられるスイッチ回路Ｏ・ＳＷ５３を介して正転時は積分回路５２の出力が、反転時には積分回路５３の出力が加算回路５４にオフセット補正信号Ｓ５２，Ｓ５３として帰還される。
【０１４１】
そして、加算回路５４において、ＳＨ回路３３−ｎの出力に対してオフセット補正信号が加算されて、バッファとしての増幅器ＡＭＰ３ｎを介してチャンネル出力が得られる。
すなわち、正転時および反転時の各基準信号期間において、画像データ駆動回路の入力と出力間のオフセット電圧がゼロになるように、積分回路５２および５３で生成されたオフセット補正信号Ｓ５２，Ｓ５３が画像信号に加算（実際には減算）されて、チャンネル間偏差が最小に抑えられる。
【０１４２】
このような構成により、正転時および反転時各々において、画像信号に挿入された基準信号と、正転／反転処理された基準信号、すなわち、Ｐ・ＳＷ４２の出力が同一になるようなオフセット補正信号を積分回路５２と積分回路５３が生成するようになって回路は平衡する。
すなわち、減算回路５１の出力に誤差があるとその誤差信号は積分回路で積分されオフセット補正信号としてＳＨ回路３３ーｎの出力から引き算され、その動作は誤差信号がなくなるまで続く。
【０１４３】
ＳＨ回路やバッファとしての増幅器ＡＭＰ３ｎにオフセット誤差や利得誤差がある場合は、基準信号が挿入されたレベルを一致させるようオフセット信号が生成される。
また、画像信号や基準信号の正転／反転回路のオフセット誤差や利得誤差があったとしても、これは全チャンネルにおいて共通に使われるためチャンネル間偏差とはなり得ない。
【０１４４】
図１３は、第５の実施形態によるチャンネル間偏差の低減の動作を伝達特性として説明した図である。
図１３において、▲１▼で示す直線は理想的な入出力の伝達特性を示している。
▲２▼で示す直線はオフセットおよび利得誤差を有する実際の伝達特性を示している。
【０１４５】
本第５の実施形態によるオフセットキャンセル動作の結果、正転時は図中▲４▼に示すごとく、また反転時は▲６▼に示すごとくの伝達特性を持つようになる。
すなわち、正転時、反転時に各々の基準レベルである、▲３▼および▲５▼の点で理想特性と合致する独立の伝達特性を有する。
各チャンネルに利得誤差がある場合には、本第５の実施形態の構成では、完全にはチャンネル間誤差を除去することはできない。
しかし、チャンネル間偏差に起因して発生する縦縞に対し最も視覚的に感度がよいレベルを基準レベルに選ぶことにより１〜２％の利得誤差であれば、画質的には何ら問題ないようにすることができ、利得誤差に対しても視覚的には大きな改善効果を得ることができる。
【０１４６】
本第５の実施形態によれば、出力バッファに利得を持たせることができるために、例えば従来１０Ｖｐ−ｐの駆動を要求されるＴＦＴ型液晶表示パネルに対し、ＳＨ回路の電圧ロスより最小電圧が１４Ｖ程度の電源電圧を必要としたが、出力バッファに１．２５倍の利得を持たせ、最小電圧が１２Ｖ程度の電源電圧において所定の出力を得ることができるようになるという利点がある。
また、この利点は、ＴＦＴ型液晶表示パネルの高精細化に伴う信号周波数の上昇、液晶表示パネルが大きな容量負担に見えるところから、消費電力が増大傾向にあるため極めて大きな意味を持つ。
また、電源電圧が１４Ｖから１２Ｖに下げられるということは、よりデバイスの構造をより高速化、微細化に適応しやすくなり、高性能なデバイスを使える可能性を増やすことができる。
【０１４７】
第６実施形態
図１４は、本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第６の実施形態を示す構成図であって、ＳＨ回路を用いたアナログ方式の画像データ駆動回路を示しており、第３の実施形態を示す図５と同一構成部分は同一符号をもって表している。
また、図１４の画像データ駆動回路３０Ｆは、簡略化のため、点線で囲われた１つのチャンネルｎの駆動回路のみを示している。
【０１４８】
この画像データ駆動回路３０Ｆは、図１４に示すように、ＳＨ回路３１−ｎ，３２−ｎ，３３−ｎ、減算回路５１，５７、積分回路５２，５３、加算回路５４、５６、利得制御回路（ＧＣＡ）５５、電圧フォロワを構成する増幅器ＡＭＰ３ｎ，正転回路としての増幅器ＡＭＰ４１ａ，ＡＭＰ４１ｂ、反転増幅器ＡＭＰ４２ａ，ＡＭＰ４２ｂ、抵抗Ｒ４１〜Ｒ４８，Ｒ５２，Ｒ５３およびスイッチ回路Ｐ・ＳＷ４１，Ｐ・ＳＷ４１，Ｇ・ＳＷ４３、Ｇ・ＳＷ５１、Ｉ・ＳＷ５２により構成されている。
なお、図１４においては、図面の簡単化のためタイミング信号発生回路は省略している。
【０１４９】
本第６の実施形態と前述した第５の実施形態と異なる点は、前述した第３の実施形態と同様に、ＳＨ回路３３−ｎの出力と加算回路５４の加算端子との間に、利得補正信号ＶＧadj によりその利得が制御される利得制御回路（ＧＣＡ）５５を設けるととも、スイッチ回路Ｏ−ＳＷ５３の代わりに、積分回路５２によるオフセット補正信号Ｓ５２と積分回路５３によるオフセット補正信号Ｓ５３とを加算してオフセット補正信号ＶＯadj として加算回路５４に供給する加算回路５６と、積分回路５２によるオフセット補正信号Ｓ５２と積分回路５３によるオフセット補正信号Ｓ５３とを減算して利得補正信号ＶＧadj として利得制御回路５５に供給する加算回路５７とを設けて、利得補正とオフセット補正を行うことによりチャンネル間偏差を略完全になくすようにしたことにある。
【０１５０】
なお、ＳＨ回路、利得制御回路、加算回路の接続順序は図１４に限定されず任意である。
【０１５１】
図１５は、図１４の回路の各部の信号波形を示す図である。
本実施形態においては、図１５中太線で示された画像信号ＳＩＭのブランキング期間の一部を、オフセット電圧を検出する基準信号ＳＲＥＦとして用いている。
本第６の実施形態の場合、基準信号のレベルは、上述した第５の実施形態では、視覚的にチャンネル間偏差による縦縞が最も目立ちやすいレベルに選ぶのが望ましいのに対し、画像信号の尖端部に設定する方が望ましい。これはチャンネル間偏差の検出感度を上げるためである。
【０１５２】
なお、図１４の回路におけるオフセット誤差と利得誤差に関しては、第３の実施形態において参照した図７および図８を用いて同様に説明することができることから、ここではその詳細な説明は省略する。
【０１５３】
また、本第６の実施形態においては、２つのゲートパルス信号ＧＴ１，ＧＴ２、並びに正転／反転切替信号ＰＯＬが用いられるが、これらの信号は、たとえば図１６に示すような時間関係をもって設定される。
すなわち、画像信号に基準信号を挿入するためのゲートパルス信号ＧＴ１に対し、比較時間を設定するためのゲートパルス信号ＧＴ２の前縁は、ＳＨ回路の遅延時間分遅れていなければならない。
また、正転／反転切替信号ＰＯＬは、図１６（ａ）に示すように、ゲートパルス信号ＧＴ１のの前縁より前にあるか、あるいは原理的には同図（ｂ）に示すよに、後縁の後にあってもよい。
【０１５４】
本第６の実施形態によれば、前述した第５の実施実施形態と同様の効果を得られるとともに、チャンネル間偏差を略完全になくすことができる。
【０１５５】
なお、前述した第５および第６の実施形態においては、画像信号の正転／反転を行うためのスイッチ回路Ｐ・ＳＷ４１と、基準信号の正転／反転を行うためのスイッチ回路Ｐ・ＳＷ４２は同一の正転／反転切替信号ＰＯＬによって切り替えられているが、図１７にに示すごとく別の信号ＰＯＬ１，ＰＯＬ２で行うこともできる。
第５および第６の実施形態では、スイッチ回路Ｐ・ＳＷ４２の出力は、図１７（ｂ）中（１）で示すように、画像信号反転、すなわちスイッチ回路Ｐ・ＳＷ４１と同一タイミングで切り替えられていたが、画像信号の正転／反転切替信号ＰＯＬ１よりも時間Ｔａだけ進んだ正転／反転切替信号ＰＯＬ２により制御する方式も考えられる。
その結果のスイッチ回路Ｐ・ＳＷ４２の出力は、図１７（ｂ）中（２）に示す波形となる。この信号は比較期間であるゲートパルス信号ＧＴ２がアクティブの期間しか使われないのでどちらでもその動作に変わりはない。
【０１５６】
このような構成をとることによって得られる利点は、基準信号の正転／反転動作を行うところの、増幅器ＡＭＰ４１ｂ，ＡＭＰ４２ｂおよびスイッチ回路Ｐ・ＳＷ４２の周波数特性／動作速度が要求されないという点である。
【０１５７】
図１１および図１４におけるスイッチ回路Ｐ・ＳＷ４１やＰ・ＳＷ４２は、実際には独立したスイッチ回路としてあるのではなく、増幅器ＡＭＰ４１ａ，ＡＭＰ４２ａ、ＡＭＰ４１ｂ，ＡＭＰ４２ｂと有機的な結合関係をもって構成される。
スイッチ回路Ｐ・ＳＷ４１、増幅器ＡＭＰ４１ａ，ＡＭＰ４２ａは、画像信号を通すために、たとえばＳＸＧＡの用途では１００ＭＨｚ前後の帯域を必要とするため、元々正転／反転動作にも高速に追随する。
これに対し、スイッチ回路Ｐ・ＳＷ４２、増幅器ＡＭＰ４１ｂ，ＡＭＰ４２ｂは、水平走査期間毎に反転する直流のような信号である。
しかし、スイッチ回路Ｐ・ＳＷ４１とＰ・ＳＷ４２を同時に切り替えると、切り替えから比較動作までの時間が短いことから、かなりの高速動作を要求される。
したがって、図１７に示すように、スイッチ回路Ｐ・ＳＷ４２を時間Ｔａだけ早期に切り替えておけばスイッチ回路Ｐ・ＳＷ４２、増幅器ＡＭＰ４１ｂ，ＡＭＰ４２ｂの動作は、図１７（ｂ）中の出力（３）に示されるように極めて低速で良いので、回路の簡素化や低消費電力化に極めて有効である。
【０１５８】
【発明の効果】
以上説明したように、本発明によれば、チャンネル間偏差を減少でき、高画質の液晶表示装置を製造ラインでの調整工程なしに実現できる。
【０１５９】
また、本発明によれば、複数チャンネルの画素データ駆動回路間にオフセットや利得誤差が存在したとしても、正転／反転時の基準信号を用い、入力と出力の基準信号の和と差を検出し、和よりオフセット補正を行い、差より利得補正を行うことにより、その伝達特性を完全に一致させ、ＴＦＴ型液晶表示パネルに、縦すじのない高品位の画像を表示させることが可能となる。
【０１６０】
また、本発明によれば、出力バッファに利得を持たせることができるために、従来より低い電源電圧において所定の出力を得ることができる。
これにより、ＴＦＴ型液晶表示パネルの高精細化に伴う信号周波数の上昇、液晶表示パネルが大きな容量負荷に見えるところから、消費電力が増大傾向にあるため極めて大きな意味を持つ。
また、電源電圧を下げられることから、よりデバイスの構造をより高速化、微細化に適応しやすくなり、高性能なデバイスを使える可能性が増大するという利点がある。
【図面の簡単な説明】
【図１】本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第１の実施形態を示す構成図であって、ＳＨ回路を用いたアナログ方式の画像データ駆動回路を示す構成図である。
【図２】図１の回路の各部の信号波形を示す図である。
【図３】本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第２の実施形態を示す構成図であって、ラッチとＤＡＣを用いたデジタル方式の画像データ駆動回路を示す構成図である。
【図４】図１および図３の回路の効果について説明するための図である。
【図５】本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第３の実施形態を示す構成図であって、ＳＨ回路を用いたアナログ方式の画像データ駆動回路を示す構成図である。
【図６】図５の回路の各部の信号波形を示す図である。
【図７】図５（または図１４）の回路におけるオフセット誤差と利得誤差を説明するための図である。
【図８】図５（または図１４）の回路におけるオフセット誤差と利得誤差を説明するための図である。
【図９】本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第４の実施形態を示す構成図であって、ラッチとＤＡＣを用いたデジタル方式の画像データ駆動回路を示す構成図である。
【図１０】図９の回路の各部の信号波形を示す図である。
【図１１】本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第５の実施形態を示す構成図であって、ＳＨ回路を用いたアナログ方式の画像データ駆動回路を示す構成図である。
【図１２】図１１の回路の各部の信号波形を示す図である。
【図１３】図１１の回路の効果を説明するための図である。
【図１４】本発明に係るポリシリコンＴＦＴ型液晶表示パネルに適した画像データ駆動回路の第６の実施形態を示す構成図であって、ＳＨ回路を用いたアナログ方式の画像データ駆動回路を示す構成図である。
【図１５】図１４の回路の各部の信号波形を示す図である。
【図１６】第６の実施形態において用いられる２つのゲートパルス信号ＧＴ１，ＧＴ２、と正転／反転切替信号ＰＯＬとの好適な設定例を説明するための図である。
【図１７】図１１または図１４の回路において２つの正転／反転切替信号ＰＯＬを用いて切替制御を行う場合の回路各部の信号波形を示す図である。
【図１８】ＴＦＴ型液晶表示パネルの画素を形成するセルの回路的な構造を示す図である。
【図１９】アモルファスＴＦＴ型液晶表示パネルの駆動回路も含めた液晶表示装置のシステム構成図である。
【図２０】画像データ駆動回路の他の構成例を示す図である。
【図２１】液晶表示パネルの他の構成例を示す図である。
【図２２】２チャンネルに分割した場合の液晶表示パネルを含む液晶表示装置のシステム構成図である。
【図２３】画像データがアナログ信号として供給される場合の画像データ駆動回路の構成例を示す図である。
【図２４】液晶素子の光学的特性を説明するための図である。
【図２５】電界の方向を一定期間毎に反転する第１の方法を説明するための図である。
【図２６】電界の方向を一定期間毎に反転する第２の方法を説明するための図である。
【図２７】誤差の要因による入出力特性を説明するための図である。
【図２８】回路の伝達特性を説明するための概念図である。
【図２９】アモルファスＴＦＴ型液晶表示パネルの画像データ駆動回路に用いられるＣＭＯＳ型のＤＡＣの原理回路を示す図である。
【図３０】ポリシリコンＴＦＴ型液晶表示パネルの画像データ駆動回路の具体的な構成例を示す図である。
【図３１】ＳＨ回路の具体的な構成例を示す回路図である。
【図３２】図３１のトランジスタＱ４１とＱ４２のオフのタイミングより、ホールドした出力が本来の値よりずれることを説明するための図である。
【符号の説明】
３０Ａ…アナログ方式の画像データ駆動回路、３０Ｂ…デジタル方式の画像データ駆動回路、３１−１ｎ，３２−ｎ，３３−ｎ…ＳＨ回路、４０…タイミング信号発生回路、５１…減算回路、５２，５３…積分回路、５４，５６，５７…加算回路、５５…利得制御回路（ＧＣＡ）、ＡＭＰ３ｎ…電圧フォロワを構成する増幅器、ＡＭＰ４１…正転回路としての増幅器、ＡＭＰ４２…反転増幅器、Ｒ４１〜Ｒ４８，Ｒ５１，Ｒ５２…抵抗、Ｐ・ＳＷ４１，Ｐ・ＳＷ４２，Ｇ・ＳＷ４３，Ｇ・ＳＷ５１，Ｉ・ＳＷ５２，Ｏ・ＳＷ５３，Ｒ・ＳＷ６１…スイッチ回路、６１−ｎ…ラッチ、６２−ｎ…ＤＡＣ。
【図１】
0003985340.tif 000002
【図２】
0003985340.tif 000003
【図３】
0003985340.tif 000004
【図４】
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【図５】
0003985340.tif 000006
【図６】
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【図７】
0003985340.tif 000008
【図８】
0003985340.tif 000009
【図９】
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【図１０】
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【図１１】
0003985340.tif 000012
【図１２】
0003985340.tif 000013
【図１３】
0003985340.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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