(57)【特許請求の範囲】
【請求項１】
第１導電型ベース層と、
前記第１導電型ベース層の周辺部を除く領域の表面部に選択的に形成され、前記第１導電型ベース層の第１の面の表面部に前記第１導電型ベース層よりも実質的に高い不純物濃度を有するように選択的に形成された第１導電型バリア層と、
前記第１導電型バリア層の表面部に選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面部に選択的に形成された第１導電型エミッタ層と、
前記第１導電型バリア層、前記第２導電型ベース層および前記第１導電型エミッタ層に対向するようにゲート絶縁膜を介して形成されたゲート電極と、
前記第２導電型ベース層と前記第１導電型エミッタ層に接するように形成された第１の主電極と、
前記第１導電型ベース層の前記第１の面とは反対の面である第２の面に形成された第１導電型バッファ層と、
前記第１導電型バッファ層に接するように形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層に接するように形成された第２の主電極と、
前記第１導電型ベース層の前記第１の面の周辺部の表面部において前記第１導電型バリア層と離隔して選択的に形成され、前記第１導電型バリア層および前記第２導電型ベース層を取り囲むように配設され、前記第１の主電極に接続された第２導電型リング層と、
を備えることを特徴とする高耐圧半導体装置。
【請求項２】
前記ゲート電極は、前記第１導電型バリア層に対向する部分が前記第１導電型バリア層の一部の領域に対向するように形成されることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項３】
前記第１導電型バリア層は、前記第１導電型ベース層の前記第１の面から前記第２の面に向かう方向と同一の方向において１０μｍ以上の厚さを有することを特徴とする請求項１または２に記載の高耐圧半導体装置。
【請求項４】
前記第１導電型ベース層の前記第１の面の表面部であって前記第２導電型リング層の外側に形成され、前記第２導電型リング層に接し、かつ、前記第２導電型リング層から素子の周縁部に向かって延在するように配設された第２導電型リサーフ層をさらに備えることを特徴とする請求項１または２に記載の高耐圧半導体装置。
【請求項５】
前記第１導電型ベース層の前記第１の面の表面部であって前記第２導電型リング層の外側から素子の周縁近傍に至る領域に選択的に形成され、前記第２導電型リング層に離隔して、かつ、互いに離隔するように配設された複数の第２導電型ガードリング層をさらに備えることを特徴とする請求項１または２に記載の高耐圧半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する高耐圧半導体装置に関する。
【０００２】
【従来の技術】
近年、自己消弧可能な高耐圧半導体スイッチングデバイスとして、電圧制御が可能な絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）がモーター制御など幅広い分野で用いられている。
【０００３】
従来の技術によるＩＧＢＴの一例の要部を図１１の断面図に示す。同図に示すＩＧＢＴ２００は、ｎ型ベース層１０と、ｎ型ベース層１０の表面部に選択的に形成されたｐ型ベース層２２と、ｐ型ベース層２２の表面部に拡散形成されたｎ型エミッタ層４２とを備える。ｎ型ベース層１０、ｐ型ベース層２２およびｎ型エミッタ層４２の上にはゲート酸化膜５２を介してゲート電極５４が形成されている。また、ｎ型エミッタ層４２とｐ型ベース層２２の双方に接するようにエミッタ電極５８が形成されている。ＩＧＢＴ２００はまた、ｎ型ベース層１０の表面のうちｐ型ベース層２２およびｎ型エミッタ層４２が形成された面とは反対側の面にｎ型バッファ層７２を介して形成されたｐ型エミッタ層７４をさらに備える。ｐ型エミッタ層７４上にはコレクタ電極７６が形成されている。
【０００４】
次に、図１１に示すＩＧＢＴ２００の動作を説明する。ＩＧＢＴ２００のエミッタ電極５８の電位に対して正の電圧をコレクタ電極７６に印加した状態で、ゲート電極５４にエミッタ電極５８の電位と比して正の電圧を印加すると、ｐ型ベース層２２の表面にｎ型の反転層が形成され、これによりｎ型エミッタ層４２とｎ型ベース層１０とが短絡される。この反転層を通じて電子がｎ型エミッタ層４２からｎ型ベース層１０に注入される。ｎ型ベース層１０に注入された電子による電流に応じてｐ型エミッタ層７４からｎ型ベース層１０に正孔が注入される。ｎ型ベース層１０中に注入されたこれらのキャリア（電子および正孔）は、ｎ型ベース層１０中に蓄積されて伝導度変調を引き起こし、これによりＩＧＢＴ２００はオン状態となる。
【０００５】
ＩＧＢＴ２００がオンの状態で、エミッタ電極５８の電位に対して負の電圧をゲート電極５４に印加するとｎ型反転層は消失し、ｎ型エミッタ層４２からｎ型ベース層１０への電子の注入が停止する。その後、ｎ型ベース層１０中に蓄積されていたキャリアも排出され、ＩＧＢＴ２００はオフ状態になる。
【０００６】
ここで、ＩＧＢＴ２００のオン状態におけるコレクタ−エミッタ間の電圧降下（通電損失）を低減するためには、オン状態でのｎ型ベース層１０中のキャリア濃度を上げればよい。このとき、コレクタ側のキャリア濃度を増大させるとターンオフ時のスイッチング損失（ターンオフロス）が増大するので、一般的に、エミッタ側のキャリア濃度を増大させる方法が選択される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の技術によるＩＧＢＴについては、エミッタ側のキャリア濃度を増大させるための構造が十分に検討されてこなかった。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、ターンオフロスを増大させることなく通電損失を低減できる高耐圧半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、以下の手段により上記課題の解決を図る。
【００１０】
本発明の一態様によれば、前記第１導電型ベース層の周辺部を除く領域の表面部に選択的に形成され、前記第１導電型ベース層の第１の面の表面部に前記第１導電型ベース層よりも実質的に高い不純物濃度を有するように選択的に形成された第１導電型バリア層と、
前記第１導電型バリア層の表面部に選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面部に選択的に形成された第１導電型エミッタ層と、
前記第１導電型バリア層、前記第２導電型ベース層および前記第１導電型エミッタ層に対向するようにゲート絶縁膜を介して形成されたゲート電極と、
前記第２導電型ベース層と前記第１導電型エミッタ層に接するように形成された第１の主電極と、
前記第１導電型ベース層の前記第１の面とは反対の面である第２の面に形成された第１導電型バッファ層と、
前記第１導電型バッファ層に接するように形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層に接するように形成された第２の主電極と、
前記第１導電型ベース層の前記第１の面の周辺部の表面部において前記第１導電型バリア層と離隔して選択的に形成され、前記第１導電型バリア層および前記第２導電型ベース層を取り囲むように配設され、前記第１の主電極に接続された第２導電型リング層と、
を備えることを特徴とする高耐圧半導体装置が提供される。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。なお、以下の説明において、第１導電型としてｎ型、第２導電型としてｐ型を用いることとする。また、実質的に同一の機能および構成を有する構成要素については、同一の符号を付してその説明を適宜省略する。
【００１３】
（１）第１の実施の形態
本発明にかかる高耐圧半導体装置の第１の実施の形態の要部断面図を図１に示す。同図に示すＩＧＢＴ１は、ｎ型ベース層１０とｐ型ベース層２２の間に挿設されたｎ型バリア層１２をさらに備え、この点が図１１に示した従来のＩＧＢＴ２００と異なる。ＩＧＢＴ１のその他の構成は、図１１のＩＧＢＴ２００と実質的に同一であるので、その説明は省略する。ｎ型バリア層１２の不純物濃度はｎ型ベース層１０よりも高い濃度に設定される。このようなｎ型バリア層１２を備えるＩＧＢＴ１の通電損失をデバイスシミュレーションによって調べると図２のようになる。このシミュレーションにおいては、４．５ｋＶ耐圧の素子を想定し、ｎ型ベース層１０の厚さを４５０μｍ、セルサイズを７０μｍ、ｐ型ベース層２２の拡散深さを５μｍとし、コレクタ側の構造はすべて同じ構造とした。従って、通電損失が低下するほどｎ型ベース層１０のエミッタ側にキャリアが蓄積されていることになる。
【００１４】
図２に示すように、ｎ型バリア層１２の拡散深さが深くなるほど通電損失は低下するが、拡散深さが１０μｍ以上になると飽和し、通電損失は低下しなくなる。従って、ｎ型バリア層１２の拡散深さは１０μｍ以上であることが望ましい。
【００１５】
本実施形態の半導体装置の製造方法について図３〜図５の略示断面図を参照しながら説明する。
【００１６】
まず、図３に示すように、ｎ型ベース層１０の裏面側にｎ型バッファ層７２とｐ型エミッタ層７４とを予め形成しておき、この状態で、ｎ型ベース層１０の表面へイオン照射等の方法によりリンなどのｎ型不純物を導入する。導入するｎ型不純物の量は、耐圧低下を防止する観点から２Ｅ１２ｃｍ−２以下であることが望ましい。その後、酸化雰囲気中で高温熱処理を行うことによりｎ型ベース層１０内の不純物を拡散させ、ｎ型バリア層１２を形成する。
【００１７】
次に、図４に示すように、レジストを用いたパターニングにより、ｎ型バリア層１２の上にゲート酸化膜５２およびゲート電極５４を選択的に形成する。
【００１８】
その後、図５に示すように、ゲート電極５４をマスクとしてｐ型ベース層２２およびｎ型エミッタ層４２を拡散形成し、さらに、ゲート電極５４を覆うように絶縁膜５７を形成する。
【００１９】
その後、絶縁膜５７にスルーホールＴＨ（図１参照）を形成してエミッタ電極５８を形成し、最後に、裏面にコレクタ電極７６を形成することにより図１のＩＧＢＴ１が製造される。
【００２０】
（２）第２の実施の形態
図６は、本発明にかかる高耐圧半導体装置の第２の実施の形態の要部を示す断面図である。図１に示すＩＧＢＴ１との対比において明らかなように、本実施形態のＩＧＢＴ２は、ｎ型バリア層１２上の全面ではなく、一部の領域の上にのみ形成されたゲート電極５５を備える。ゲート電極をこのように構成することにより、半導体装置の帰還容量を低減させることができる。この結果、素子動作の安定性を増すことができる。また、帰還容量の減少に伴って、入力容量が減少するので、ゲートドライブ回路の負担を低減することができる。
【００２１】
（３）第３の実施の形態
図７は、本発明にかかる高耐圧半導体装置の第３の実施の形態の要部を示す断面図である。本実施形態のＩＧＢＴ３は、埋め込みゲート構造を有する点が前述した第１の実施の形態と異なる。すなわち、ｎ型ベース層１０上にｎ型バリア層１４が形成され、ｎ型バリア層１４上にｐ型ベース層２４が形成される。ｐ型ベース層２４を貫いてｎ型バリア層１４の途中にまで達する深さのトレンチ溝が形成され、トレンチ溝内にはゲート酸化膜６２を介してゲート電極６４が形成されている。ｐ型ベース層２４の表面部にはトレンチに接するようにｎ型エミッタ層４４が形成されている。また、ｎ型エミッタ層４４とｐ型ベース層２４の双方に接するようにエミッタ電極８６が形成されている。この一方、ｎ型ベース層１０の面のうちｎ型バリア層１４が設けられた面と反対側の面には、ｎ型バッファ層７２を介してｐ型エミッタ層７４が形成されている。ｐ型エミッタ層７４上にはコレクタ電極７６が形成されている。
【００２２】
本実施形態のＩＧＢＴ３によってもｎ型バリア層１４を形成することによって通電損失の低減を図ることができる。
【００２３】
本実施形態のＩＧＢＴの変形例を図８に示す。同図に示すＩＧＢＴ４は、ｐ型ベース層２６の表面領域のうちｎ型エミッタ層４４が形成されていないトレンチ間の領域を絶縁膜８４で覆うことによりエミッタ電極に接続しない構成にしたものである。このような構成を採用することによって、ｐ型エミッタ層７４からｎ型ベース層１０中に注入された正孔が、ｐ型ベース層２６を通ってエミッタ電極８６に排出される際の抵抗が高まる。これにより、ｎ型ベース層１０中でより過剰に正孔が蓄積される。すなわち、ｎ型バリア層１４を挿設した効果がより高められる。この結果、通電損失をさらに低減することができる。
【００２４】
（４）第４の実施の形態
図９は、本発明にかかる高耐圧半導体装置の第４の実施の形態の断面図である。図９においては本実施形態のＩＧＢＴ５の接合終端部をも併せて示す。図９の紙面左側が素子部であり、また、紙面右側が接合終端部である。紙面の右端に近づくほど素子の周縁に近づく。通常、接合終端部には電位を安定化させるためのｐ型リング層１０２がｐ型ベース層３６に接して形成され、ｐ型リング層１０２のさらに外側には濃度の薄いｐ型リサーフ層１０４が形成されている。また、素子の最外周（周縁）には電位安定化のためのｎ型ストップ層１０６が形成されている。
【００２５】
ｎ型ストップ層１０６上には電位安定化のための電極（図示せず）が形成され、接合終端部上には素子表面を保護するため絶縁膜（図示せず）が形成される。また、表面保護用の絶縁膜の代わりに高抵抗膜を使用すれば、外部の電荷の影響が素子内部に及ぶことを防ぐことができるので、耐圧を安定化させることができる。
【００２６】
本実施形態において、濃度の薄いｐ型リサーフ層１０４は、素子の非導通状態で完全に空乏化し、これにより、ｐ型リサーフ層１０４の表面に負電荷が導入されたことと同じ効果が生じる。その結果、接合終端部の電界が緩和されるので、素子の耐圧を高めることができる。
【００２７】
耐圧低下を防止する観点からｎ型バリア層１６とｐ型リング層１０２とは互いに離隔して形成するほうがよい。その場合、図１に示すＩＧＢＴ１とは異なり、外側のセルではｎ型バリア層が形成されていなくてもよい。
【００２８】
（５）第５の実施の形態
図１０は、本発明にかかる高耐圧半導体装置の第５の実施の形態の要部を示す断面図である。図１０においては、本実施形態のＩＧＢＴ６の接合終端部も併せて示す。図１０の紙面左側が素子部であり、また、紙面右側が接合終端部であり、紙面の右側に近づくほど素子の周縁に近づく。通常、接合終端部には電位を安定化させるためのｐ型リング層１０２がｐ型ベース層３６に接して形成され、ｐ型リング層１０２のさらに外側には、複数のｐ型ガードリング層１０７が形成されている。ｐ型ガードリング層１０７は、素子周縁に近づくほど相互間の距離が広くなるように配設される。図１０においては、説明を簡単にするために３本のｐ型ガードリング層１０７を示したが、その本数はこれに限ることなく素子の耐圧に応じて決定される。また、素子の最外周（周縁）には電位安定化のためのｎ型ストップ層１０６が形成されている。
【００２９】
ｎ型ストップ層１０６上には電位安定化のための電極（図示せず）が形成され、接合終端部上には素子表面を保護するための絶縁膜（図示せず）が形成される。また、表面保護用の絶縁膜に代えて高抵抗膜を使用すれば、外部の電荷の影響が素子内部に及ぶことを防止できるので、耐圧を安定化させることができる。
【００３０】
本実施形態のＩＧＢＴ６によれば、素子の非導通状態において複数のｐ型ガードリング層１０７の電位が素子周辺に向かって徐々に上昇するので、接合終端部の電界が緩和される。その結果、素子の耐圧を高めることができる。
【００３１】
耐圧低下を防止する観点から、図１０に示すように、ｎ型バリア層１６とｐ型リング層１０２とは互いに隔離して形成する方がよい。その場合、図１に示すＩＧＢＴ１とは異なり、外側のセルではｎ型バリア層が形成されていなくても良い。
【００３２】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなくその技術的範囲内で種々変形して適用できることは勿論である。例えば、前述した第４の実施の形態では、接合終端構造としてリサーフ構造を備える場合について説明したが、接合終端構造はリサーフ構造に限ることなく、ガードリング構造、フィールドプレート構造、ＲＦＰ（ｒｅｓｉｓｔｉｖｅ  ｆｉｅｌｄ  ｐｌａｔｅ）構造、またはこれらの組み合わせ、もしくは変形構造等を適用することができる。
【００３３】
【発明の効果】
以上詳述したとおり、本発明によれば、ターンオフロスを増大させることなく通電損失を低減させる高耐圧半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明にかかる高耐圧半導体装置の第１の実施の形態の要部を示す断面図である。
【図２】図１に示す高耐圧半導体装置の通電損失のシミュレーション結果を示すグラフである。
【図３】図１に示す高耐圧半導体装置の製造方法を説明する略示断面図である。
【図４】図１に示す高耐圧半導体装置の製造方法を説明する略示断面図である。
【図５】図１に示す高耐圧半導体装置の製造方法を説明する略示断面図である。
【図６】本発明にかかる高耐圧半導体装置の第２の実施の形態の要部を示す断面図である。
【図７】本発明にかかる高耐圧半導体装置の第３の実施の形態の要部を示す断面図である。
【図８】図７に示す高耐圧半導体装置の変形例を示す断面図である。
【図９】本発明にかかる高耐圧半導体装置の第４の実施の形態の要部を示す断面図である。
【図１０】本発明にかかる高耐圧半導体装置の第５の実施の形態の要部を示す断面図である。
【図１１】従来の技術によるＩＧＢＴの一例の要部を示す断面図である。
【符号の説明】
１〜５  ＩＧＢＴ
１０  ｎ型ベース層
１２，１４，１６  ｎ型バリア層
２２，２６，３２，３４，３６  ｐ型ベース層
４２，４４，４６  ｎ型エミッタ層
５２  ゲート酸化膜
５４，５５，６４，９４  ゲート電極
５８，８６，９２  エミッタ電極
７２  ｎ型バッファ層
７４  ｐ型エミッタ層
７６  コレクタ電極
１０２  ｐ型リング層
１０４  ｐ型リサーフ層
１０７  ｐ型ガードリング層
【図１】
0003973934.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003973934.tif 000008
【図８】
0003973934.tif 000009
【図９】
0003973934.tif 000010
【図１０】
0003973934.tif 000011
【図１１】
0003973934.tif 000012