(57)【特許請求の範囲】
【請求項１】
第１のシフトレジスタを備えた、表示装置または空間光モジュレータのためのアドレスジェネレータであって、
該第１のシフトレジスタは、該表示装置または空間光モジュレータの第１のアドレス電極のそれぞれを制御するための、従属接続された複数のステージを有し、
該第１のシフトレジスタの該複数のステージは、あるモードにおいて、解像度を再構成するために、通常のシフトレジスタステージとは異なるように選択的に動作し得る第１の再構成可能シフトレジスタステージを含み、
前記第１の再構成可能シフトレジスタステージは、前記解像度を再構成するためのモードにおいて、シフト動作を行わない選択されたシフトレジスタステージを少なくとも１つ有し、
該選択された第１の再構成可能シフトレジスタステージの出力は、先行するステージの出力に従って、該先行するステージと同じデータを同時に出力するように動作して、該選択された第１の再構成可能シフトレジスタステージの出力と先行するステージの出力とによって、２以上の隣接する第１のアドレス電極に同じ表示データを表示するように、該第１のアドレス電極を制御し、
前記第１のシフトレジスタの前記複数のステージのそれぞれが、
第１の２位相クロックラインの第１の位相に接続された第１のメモリイネーブル入力を有する第１のメモリと、
該第１の２位相クロックラインの第２の位相に接続された第２のメモリイネーブル入力を有する第２のメモリと、を備え、
該第１のシフトレジスタの前記第１の再構成可能シフトレジスタステージの該第１のメモリイネーブル入力が、該第１の２位相クロックラインの該第２の位相に選択的に接続可能である、アドレスジェネレータ。
【請求項２】
前記第１のシフトレジスタが、アナログシフトレジスタである、請求項１に記載のアドレスジェネレータ。
【請求項３】
前記第１のシフトレジスタが、デジタルシフトレジスタである、請求項１に記載のアドレスジェネレータ。
【請求項４】
前記第１および第２のメモリのそれぞれが双安定回路である、請求項１に記載のアドレスジェネレータ。
【請求項５】
前記第１のシフトレジスタが第１のステージを含み、該第１のステージに続く前記第１の再構成可能シフトレジスタステージのそれぞれが、スイッチを備えており、
該スイッチは、前記第１のメモリイネーブル入力を前記第１の２位相クロックラインの前記第１の位相および第２の位相のいずれかに選択的に接続させる、請求項１に記載のアドレスジェネレータ。
【請求項６】
第１のさらなるシフトレジスタを備えており、
該第１のさらなるシフトレジスタは従属接続された複数のステージを有し、
該複数のステージは、前記第１のシフトレジスタの前記スイッチのうちのそれぞれを制御する、請求項５に記載のアドレスジェネレータ。
【請求項７】
前記第１のシフトレジスタが、
従属接続された第１の複数のサブステージを有する第１のサブシフトレジスタと、
従属接続された第２の複数のサブステージを有する第２のサブシフトレジスタと、を備え、
該第１の複数のサブステージが前記奇数番目の第１電極にそれぞれ接続され、該第２の複数のサブステージが偶数番目の第１電極にそれぞれ接続されている、請求項１から６のいずれかに記載のアドレスジェネレータ。
【請求項８】
第２のシフトレジスタをさらに備えたアドレスジェネレータであって、
該第２のシフトレジスタが前記表示装置または空間光モジュレータの第２のアドレス電極のそれぞれを制御するための、従属接続された複数のステージを有し、
該第２のシフトレジスタの該複数のステージは、前記あるモードにおいて、解像度を再構成するために、通常のシフトレジスタステージとは異なるように選択的に動作し得る第２の再構成可能シフトレジスタを含み、
該第２の再構成可能シフトレジスタステージは、前記解像度を再構成するためのモードにおいて、シフト動作を行わない選択されたシフトレジスタステージを少なくとも１つ有し、
該選択された第２の再構成可能シフトレジスタステージの出力は、先行するステージの出力に従って、該先行するステージと同じデータを同時に出力するように動作して、該選択された第２の再構成可能シフトレジスタステージの出力と先行するステージの出力とによって、２以上の隣接する第２のアドレス電極に同じ表示データを表示するように、該第２のアドレス電極を制御し、
前記第２のシフトレジスタの前記複数のステージのそれぞれが、
第２の２位相クロックラインの第１の位相に接続された第３のメモリイネーブル入力を有する第３のメモリと、
該第２の２位相クロックラインの第２の位相に接続された第４のメモリイネーブル入力を有する第４のメモリと、を備え、
該第２のシフトレジスタの前記第２の再構成可能シフトレジスタステージの該第３のメモリイネーブル入力が、該第２の２位相クロックラインの該第２の位相に選択的に接続可能である、請求項１から７のいずれかに記載のアドレスジェネレータ。
【請求項９】
前記第２のシフトレジスタが、アナログシフトレジスタである、請求項８に記載のアドレスジェネレータ。
【請求項１０】
前記第２のシフトレジスタが、デジタルシフトレジスタである、請求項８に記載のアドレスジェネレータ。
【請求項１１】
前記第３および第４のメモリのそれぞれが、双安定回路である、請求項８に記載のアドレスジェネレータ。
【請求項１２】
前記第２のシフトレジスタが第１のステージを含み、該第１のステージに続く前記第２の再構成可能シフトレジスタステージのそれぞれが、スイッチを備えており、
該スイッチは、前記第３のメモリイネーブル入力を前記第２の２位相クロックラインの前記第１の位相および第２の位相のいずれかに選択的に接続させる、請求項８に記載のアドレスジェネレータ。
【請求項１３】
第２のさらなるシフトレジスタを備えており、
該第２のさらなるシフトレジスタは従属接続された複数のステージを有し、
該複数のステージは、前記第２のシフトレジスタの前記スイッチのうちのそれぞれを制御する、請求項１２に記載のアドレスジェネレータ。
【請求項１４】
請求項１から１３のいずれかに記載のアドレスジェネレータを備えた、空間光モジュレータ。
【請求項１５】
マトリックス型である、請求項１４に記載の空間光モジュレータ。
【請求項１６】
アクティブマトリックス型である、請求項１５に記載の空間光モジュレータ。
【請求項１７】
液晶型である、請求項１４から１６のいずれかに記載の空間光モジュレータ。
【請求項１８】
請求項１から１３のいずれかに記載のアドレスジェネレータを備えた、表示装置。
【請求項１９】
マトリックス型である、請求項１８に記載の表示装置。
【請求項２０】
アクティブマトリックス型である、請求項１９に記載の表示装置。
【請求項２１】
液晶型である、請求項１８から２０のいずれかに記載の表示装置。
【請求項２２】
請求項１８から２１のいずれかに記載の表示装置と、
観察者が見ている該表示装置の観察領域を決定するためのトラッカと、
該観察領域に対して第１の空間解像度、および該表示装置の別の領域に対して該第１の解像度より低い第２の空間解像度で、画像データを生成する、該トラッカに応答する画像データジェネレータと、を備えたバーチャルリアリティヘッドセット。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置または空間光モジュレータ（ＳＬＭ）のためのアドレスジェネレータに関する。本発明はまた、表示装置および空間光モジュレータに関する。
【０００２】
【発明が解決しようとする課題】
装置自体には改変を要しないで、表示装置または空間光モジュレータにおいて可変の解像度の達成が可能である構成は、提案されていない。
【０００３】
本発明は、このような現状に鑑みてなされたものであり、表示装置または空間光モジュレータにおいて可変の解像度の達成が可能である構造を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明のアドレスジェネレータは、第１のシフトレジスタを備えた、表示装置または空間光モジュレータのためのアドレスジェネレータであって、該第１のシフトレジスタは、該表示装置または空間光モジュレータの第１のアドレス電極のそれぞれを制御するための、従属接続された複数のステージを有し、該第１のシフトレジスタの該複数のステージは、あるモードにおいて、解像度を再構成するために、通常のシフトレジスタステージとは異なるように選択的に動作し得る第１の再構成可能シフトレジスタステージを含み、前記第１の再構成可能シフトレジスタステージは、前記解像度を再構成するためのモードにおいて、シフト動作を行わない選択されたシフトレジスタステージを少なくとも１つ有し、該選択された第１の再構成可能シフトレジスタステージの出力は、先行するステージの出力に従って、該先行するステージと同じデータを同時に出力するように動作して、該選択された第１の再構成可能シフトレジスタステージの出力と先行するステージの出力とによって、２以上の隣接する第１のアドレス電極に同じ表示データを表示するように、該第１のアドレス電極を制御し、前記第１のシフトレジスタの前記複数のステージのそれぞれが、第１の２位相クロックラインの第１の位相に接続された第１のメモリイネーブル入力を有する第１のメモリと、該第１の２位相クロックラインの第２の位相に接続された第２のメモリイネーブル入力を有する第２のメモリと、を備え、該第１のシフトレジスタの前記第１の再構成可能シフトレジスタステージの該第１のメモリイネーブル入力が、該第１の２位相クロックラインの該第２の位相に選択的に接続可能であり、そのことにより上記目的が達成される。
【０００５】
ある実施形態では、前記第１のシフトレジスタが、アナログシフトレジスタである。
【０００６】
さらにある実施形態では、前記第１のシフトレジスタが、デジタルシフトレジスタである。
【０００８】
さらに好ましくは、前記第１および第２のメモリのそれぞれが双安定回路を備えている。
【０００９】
さらに好ましくは、前記第１のシフトレジスタが第１のステージを含み、該第１のステージに続く前記第１の再構成可能シフトレジスタステージのそれぞれが、スイッチを備えており、該スイッチは、前記第１のメモリイネーブル入力を前記第１の２位相クロックラインの前記第１の位相および第２の位相のいずれかに選択的に接続させる。
【００１０】
他の実施形態では、第１のさらなるシフトレジスタを備えており、該第１のさらなるシフトレジスタは従属接続された複数のステージを有し、該複数のステージは、前記第１のシフトレジスタの前記スイッチのうちのそれぞれを制御する。
【００１１】
さらに他の実施形態では、前記第１のシフトレジスタが、従属接続された第１の複数のサブステージを有する第１のサブシフトレジスタと、従属接続された第２の複数のサブステージを有する第２のサブシフトレジスタと、を備え、該第１の複数のサブステージが前記奇数番目の第１電極にそれぞれ接続され、該第２の複数のサブステージが偶数番目の第１電極にそれぞれ接続されている。
【００１２】
好ましくは、第２のシフトレジスタをさらに備えたアドレスジェネレータであって、該第２のシフトレジスタが前記表示装置または空間光モジュレータの第２のアドレス電極のそれぞれを制御するための、従属接続された複数のステージを有し、該第２のシフトレジスタの該複数のステージは、前記あるモードにおいて、解像度を再構成するために、通常のシフトレジスタステージとは異なるように選択的に動作し得る第２の再構成可能シフトレジスタを含み、該第２の再構成可能シフトレジスタステージは、前記解像度を再構成するためのモードにおいて、シフト動作を行わない選択されたシフトレジスタステージを少なくとも１つ有し、該選択された第２の再構成可能シフトレジスタステージの出力は、先行するステージの出力に従って、該先行するステージと同じデータを同時に出力するように動作して、該選択された第２の再構成可能シフトレジスタステージの出力と先行するステージの出力とによって、２以上の隣接する第２のアドレス電極に同じ表示データを表示するように、該第２のアドレス電極を制御し、前記第２のシフトレジスタの前記複数のステージのそれぞれが、第２の２位相クロックラインの第１の位相に接続された第３のメモリイネーブル入力を有する第３のメモリと、該第２の２位相クロックラインの第２の位相に接続された第４のメモリイネーブル入力を有する第４のメモリと、を備え、該第２のシフトレジスタの前記第２の再構成可能シフトレジスタステージの該第３のメモリイネーブル入力が、該第２の２位相クロックラインの該第２の位相に選択的に接続可能である。
【００１３】
さらに他の実施形態では、前記第２のシフトレジスタが、アナログシフトレジスタである。
【００１４】
さらに他の実施形態では、前記第２のシフトレジスタが、デジタルシフトレジスタである。
【００１６】
さらに他の実施形態では、前記第３および第４のメモリのそれぞれが、双安定回路を備えている。
【００１７】
さらに他の実施形態では、前記第２のシフトレジスタが第１のステージを含み、該第１のステージに続く前記第２の再構成可能シフトレジスタステージのそれぞれが、スイッチを備えており、該スイッチは、前記第３のメモリイネーブル入力を前記第２の２位相クロックラインの前記第１の位相および第２の位相のいずれかに選択的に接続させる。
【００１８】
さらに他の実施形態では、第２のさらなるシフトレジスタを備えており、該第２のさらなるシフトレジスタは従属接続された複数のステージを有し、該複数のステージは、前記第２のシフトレジスタの前記スイッチのうちのそれぞれを制御する。
【００１９】
ある実施形態では、上記アドレスジェネレータを備えた、空間光モジュレータである。
【００２０】
好ましくは、上記空間光モジュレータがマトリックス型である。
【００２１】
他の実施形態では、上記空間光モジュレータがアクティブマトリックス型である。
【００２２】
さらに他の実施形態では、上記空間光モジュレータが液晶型である。
【００２３】
ある実施形態では、上記アドレスジェネレータを備えた表示装置である。
【００２４】
さらに他の実施形態では、上記表示装置がマトリックス型である。
【００２５】
さらに他の実施形態では、上記表示装置がアクティブマトリックス型である。
【００２６】
さらに他の実施形態では、上記表示装置が液晶型である。
【００２７】
本発明の表示システムは、前記表示装置と、観察者が見ている該表示装置の観察領域を決定するためのトラッカと、該観察領域に対して第１の空間解像度、および該表示装置の別の領域に対して該第１の解像度より低い第２の空間解像度で、画像データを生成する、該トラッカに応答する画像データジェネレータと、を備えており、そのことにより上記目的が達成される。
【００２９】
このように、表示装置または空間光モジュレータにおいて可変の解像度の達成が可能である構成を提供することができる。装置の全空間解像度が要求されない装置の領域において、装置は低減された解像度で動作し得る。これにより、各フレームの更新に要するデータの量を減少させながら、装置のアドレススピードを増加させることが可能である。これを達成するために、装置自体は改変を要しない。特に、アドレスジェネレータまたはジェネレータは、基本的な装置の改変なく可変の解像度を達成させる信号を供給する。
【００３０】
【発明の実施の形態】
本発明の実施例を図面を参照しながらさらに説明する。図面において、同じ構成要素には同じ参照番号が付されている。
【００３１】
図１に示す装置は、空間光モジュレータとして、あるいは任意の適切なアドレス法および光学すなわち発光テクノロジーを用いた表示装置として具体化され得る。しかしながら、説明の便宜上、図１の装置は、アクティブマトリックス液晶表示装置として説明する。
【００３２】
装置は、絵素（画素）１０11〜１０mnからなる長方形のマトリックスとして配列されるｎ個の行（row）Ｒ1〜Ｒnおよびｍ個の列（column）Ｃ1〜Ｃmを備える。ここで、ｉ番目の列およびｊ番目の行の画素は１０ijと表される。図示を明確にするために、１６個のみの画素１０ijを図１に示す。
【００３３】
表示装置の列は、シフトレジスタ１２に接続される列電極１１1〜１１mによってアドレスされる。シフトレジスタ１２は、従属接続されたステージ１３1〜１３mを備え、直列表示行データを受け取るためのデータ入力１４を有する直列イン/並列アウトシフトレジスタを形成する。シフトレジスタステージ１３1〜１３mのそれぞれは、第１および第２のメモリ装置１５11、１５12〜１５m1、１５m2を備える。第２のメモリ装置１５12〜１５m2のそれぞれは、それぞれの列アドレスライン１１1〜１１mおよび後続のシフトレジスタステージの第１のメモリ装置の入力に接続される出力部を有する。第２のメモリ装置１５12〜１５m2は、クロック１８からクロック信号φ2を受け取る、２位相クロックラインのうちの第２のライン１７に接続されたクロック入力部を有する。第１のステージ１３1の第１のメモリ装置１５11は、２位相クロックラインのうちの第１のライン１６に接続されたクロック入力部を有し、クロック１８からクロック信号φ1を受け取る。
【００３４】
シフトレジスタ１２の残りのステージ１３2〜１３mの第１のメモリ装置１５21〜１５m1は、それぞれのスイッチング素子１９2〜１９mに接続されている。各スイッチング素子は、ライン１６および１７にそれぞれ接続された第１の入力部および第２の入力部を有する。さらに、スイッチング素子１９2〜１９mは、直列イン/並列アウト型のシフトレジスタ２１のそれぞれのステージ２０2〜２０mの出力部に接続されたスイッチング制御入力部を有する。シフトレジスタ２１は、各スイッチング素子１９2〜１９mの第１および第２の入力部のうちのいずれが、その出力部に接続されるかを決定するための、シリアル形態で構成データを受け取るための入力部２２を有する。適切な構造（図示せず）が、シフトレジスタ２１に構成データをクロックするために備わっている。
【００３５】
表示装置は、シフトレジスタ２４のそれぞれのステージ２３1〜２３nの出力部に接続された行アドレス電極２２1〜２２nをさらに備える。シフトレジスタ２４のステージは、第１および第２のメモリ装置２５11、２５12〜２５n1、２５n2を備える。また、シフトレジスタ２４は、シフトレジスタ１２と同じ型であり、異なる点は、第１のメモリ装置２５11の入力部が最終メモリ装置２５n2の出力部に接続され、シフトレジスタ２４が、その中の二値データを絶えず再循環させる「リングレジスタ」として動作するということである。電力が表示装置に与えられると、メモリ装置２５12が「１」にセットされ、他のすべてのメモリ装置が「０」にリセットされるように、シフトレジスタ２４をプリセットするための手段（図示せず）が備えらている。このように、シフトレジスタ２４は、表示装置の画素１０ijへの表示データの書き込みを制御するために、行電極２２1〜２２nに順次ストローブパルスを供給する。
【００３６】
クロック１８は、別の２位相クロックラインであるライン２６および２７にそれぞれ、クロックパルスφ3およびφ4を供給する。この装置は、スイッチング素子２８2〜２８nと、構成データ入力部３１を有するシフトレジスタ３０のステージ２９2〜２９nと、をさらに備え、それらはすべて、スイッチング素子１９2〜１９mと、シフトレジスタ２１と同一であるので、さらに説明しない。
【００３７】
メモリ装置１５11〜１５m2および２５11〜２５n2のそれぞれは、図２に示す型の相補ラッチとして具体化され得る。ラッチは、正常入力Ｉおよび反転入力Ｉバー、正常出力Ｏおよび反転出力Ｏバーならびにクロック入力φを有する双安定素子またはフリップフロップとして機能するように配列された複数の相補的な金属酸化物−シリコン（metal oxide on silicon）電界効果トランジスタを備える。
【００３８】
スイッチング素子１９2〜１９mおよび２８2〜２８nはそれぞれ、図３に示すように具体化され得る。スイッチング素子は、金属酸化物−シリコン（metal oxide on silicon）電界効果トランジスタ３２および３３のソースに接続された入力部３１と、トランジスタ３３および３２のドレインにそれぞれ接続された第１および第２の出力部３４および３５と、トランジスタ３２および３３のゲートにそれぞれ接続された相補制御入力部３６および３７と、を備える。図２および図３に示す構造は公知の型であるので、さらに説明しない。
【００３９】
図４は、２組の２位相クロックパルスφ1、φ2およびφ3、φ4を示すタイミングダイアグラムである。クロックパルスφ1およびφ2は、シフトレジスタ１２の入力部１４に供給される直列表示データと同期してクロック１８によってライン１６および１７に供給される。新しい表示データの完全な行がシフトレジスタ１２に書き込まれると、クロックパルスφ1およびφ2は中断し、２位相クロックパルスφ3およびφ4がクロック１８によってライン２６および２７に供給され、シフトレジスタ２４は、ストローブパルスを画素１０ijの次の１つの行または複数の行に供給する。表示データの行は、画素の対応する行に書き込まれ、その行が再度リフレッシュされるまで表示される。その後、２位相クロックパルスφ1およびφ2は、次の行の表示データをシフトレジスタ１２へ入れるようにライン１６および１７に供給される。このプロセスが引き続き繰り返されることにより、表示装置は、行ごとに絶え間なくリフレッシュされる。最終行Ｒnがリフレッシュされると、このプロセスは、最初の行Ｒ1から繰り返される。
【００４０】
図５は、表示装置の全空間解像度を用いる表示装置の動作を示す。シフトレジスタ１２の動作が示されているが、シフトレジスタ２４の動作は実質的に同一である。二値の表示データは、文字Ａ、Ｂ、Ｃ、Ｄ、Ｅによって表されている。スイッチング素子１９2〜１９4は、メモリ装置１５21〜１５41のクロック入力部が、ライン１６に接続され、第１の位相クロックパルスφ1を受け入れるようにシフトレジスタ２１によって制御される。
【００４１】
図５における上の行は、メモリ装置１５22〜１５42に含まれるデータをそれぞれメモリ装置１５21〜１５41に含まれるデータに等化させるクロックパルスφ2の印加を示す。図５の中央の行は、シフト動作を行うように、メモリ装置１５21〜１５41へのクロックパルスφ1の印加を示す。これにより、各第２のメモリ装置のデータが、シフトレジスタの後続のステージの第１のメモリ装置に書き込まれる。したがって、ステージ１３1の第２のメモリ装置１５12に含まれるビットＤは、ステージ１３2のメモリ装置１５21に書き込まれ、以下、同様に行われる。
【００４２】
図５の下の行は、等化機能を行う次のクロックパルスφ2の印加を示す。シフトレジスタの各ステージの第１のメモリ装置のビットは、第２のメモリ装置にクロックされ、シフトレジスタ１２の１サイクルの動作を終了する。したがって、シフトレジスタ１２のステージ１３1〜１３mのそれぞれは、リフレッシュされる表示装置の行の対応する画素を個別に制御するためのビットを含む。
【００４３】
図６は、図５と似ているが、水平空間解像度の低減が要求される場合の動作を示す。シフトレジスタ２１における構成データは、スイッチング素子１９3が、メモリ装置１５31のクロック入力部をライン１７に接続させ、クロックパルスφ2を受け取るようになっている。したがって、ステージ１３3はスレーブレジスタとして機能し、ステージ１３2のような他のステージは、図５に示すように、マスタレジスタとして機能する。
【００４４】
ステージ１３3の動作は、シフト機能を行わない点において異なる。その代わり、等化動作を行うためにクロックパルスφ2が供給されるときはいつでも、ステージ１３3のメモリ装置１５31および１５32の両方が、先行のステージ１３2の第２のメモリ装置１５22の出力でビットを記憶する。したがって、メモリ装置１５31および１５32を介する伝搬および寄生遅延とは別に、アドレスライン１１2および１１3は、リフレッシュすべき表示装置の行に対して同じアドレスデータを同時に受け取る。すなわち、リフレッシュされているｊ番目の行の画素１０2jおよび１０3jは、より大きな水平サイズの単一の画素として、したがって低減された水平解像度を有する単一の画素として、有効にアドレスされる。
【００４５】
表示行をリフレッシュするために必要な２位相クロックパルスφ1およびφ2の数は、マスタレジスタとして作用するシフトレジスタ１２のステージの数と等しい。したがって、低減された水平解像度での動作が要求される場合には、各行をリフレッシュするのに必要とされる時間は減少し、表示装置のリフレッシュ速度が増加し得る。さらに、水平解像度が少ないと、計算すべき画素表示データの量が少なくてすみ、その結果、例えば、表示装置を制御するデータプロセッサの負担が軽減する。
【００４６】
垂直解像度の低減が要求されるとき、シフトレジスタ２４は同様に動作し得る。この場合、各スレーブレジスタが、先行するマスタレジスタに記憶されたビットを繰り返すことにより、表示データの行が、表示装置の２つの行に実質的に同時に書き込まれる。表示データのフレームをリフレッシュするのに要する時間は、マスタレジスタとして機能するシフトレジスタ２４のステージの数に比例するので、垂直解像度を低減させる動作は、表示装置のフレームリフレッシュ速度を増加させる。また、上述したように、解像度の低減によって、表示装置を制御するデータプロセッサによる表示データの計算の負担が軽減し得る。
【００４７】
このように、異なる領域が異なる有効空間解像度を有するように表示装置を動作させることが可能である。画素は、同じ表示データを受け取り、低解像度の単一画素であるかのようにアドレスされる「長方形」のグループに有効に区分され得る。これは、従来のアクティブマトリックス画素アドレス回路におけるいかなる変化も要することなく達成される。なぜなら、解像度は、アドレスジェネレータ回路の動作によって規定されるからである。
【００４８】
図７は、解像度が異なる複数の領域を提供する表示装置の動作を示す。シフトレジスタ１２および２４のステージが、４０で示されるような、マスタレジスタとして機能するステージを表している空白の正方形として、および、４１で示されるような、スレーブレジスタとして機能する陰影のある正方形として、模式的に示されている。画素１０は、明るい画素に対応する空白の正方形および暗い画素に対応する陰影のある正方形として表されている。４２に例示されたデータパスは、各２位相クロックパルス毎のシフトレジスタを介するデータの伝搬を示す。したがって、スレーブレジスタに先行するマスタレジスタからのデータは、スレーブレジスタおよび後続のマスタレジスタに実質的に同時にクロックされる。図示されていないが、連続する数ステージは、スレーブレジスタとして動作し得、先行のマスタレジスタからのデータが、すべてのスレーブレジスタおよび後続のマスタレジスタに実質的に同時にクロックされる。
【００４９】
個々の画素の全空間解像度に対応する、高解像度で画像を表示する画素が４３で示され、シフトレジスタ１２および２４のマスタレジスタによってのみアドレスされる領域に位置している。４４のような低解像度領域は、シフトレジスタ１２およびシフトレジスタ２４のそれぞれにおける１つのマスタレジスタと１つ以上の後続のスレーブレジスタとによってアドレスされる画素によって提供される。４４で示される領域において、シフトレジスタ１２および２４のそれぞれのマスタレジスタの次に単一のスレーブレジスタが続くので、有効な画素は、垂直および水平方向の両方において、実際の表示画素の半分の解像度を有する。
【００５０】
中間解像度領域は４５で示される。この領域の画素はシフトレジスタ１２の複数のマスタレジスタ、ならびにシフトレジスタ２４の１つのマスタレジスタおよび少なくとも１つのスレーブレジスタによってアドレスされる。したがって、水平解像度は、表示画素の水平解像度と等しいが、垂直解像度は、表示画素の垂直解像度の半分に等しい。
【００５１】
低減解像度動作の間、画素が隣接する行および/または列によってアドレスされることにより、単一画素として有効に動作する長方形のグループを形成する。低減解像度動作は、シフトレジスタ２１および３０の二値のデータのパターンによって制御される。したがって、表示解像度は、シフトレジスタ２１および３０に保持されるデータを変化させることによって再構成され得る。これは、新しい構成データを直列に入力することによって達成される。シフトレジスタ２１は、水平解像度を再構成するために（ｍ−１）ビットのデータを要し、シフトレジスタ３０は、垂直解像度を再構成するために（ｎ−１）ビットを要する。
【００５２】
高解像度を必要とするのが、ある特定のエリア（例えば、コンピュータ画面のカーソルの近く）であって、表示装置の大部分ではない場合、大画面の表示装置が、提案されたアドレススキームを用いることでビデオレートで作動し得る。これは、表示装置の任意の部分内で高解像度をアクセスすることは、画素が小さなサイズであるべきことを意味し、装置内に多数の画素を必要とするからである。表示装置を動作させるために、従来、Ｎ×Ｍ個の画素（Ｎ行、Ｍ列）、τ1の行更新時間、およびτ2の列更新時間を有する表示装置において、１フレーム当たりの工程は、Ｎ｛Ｍτ1＋τ2｝の時間を要する。もし、画素行のうちのｘのフラクション、および画素列のうちのｙのフラクションのみが最も高い解像度を要求し、残りがその解像度の１/ｚの平均であるなら、（Ｐτ1＋τ2）Ｑ＋τ3のフレーム時間が必要であるにすぎない。なお、ここで、Ｐ＝Ｍｘ＋Ｍ（１−ｘ）/ｚ、Ｑ＝Ｎｙ＋Ｎ（１−ｙ）/ｚ、τ3は、およそ（Ｍ＋Ｎ）τ1であり得る再構成時間である。これらの式は、ｚが、τ1またはτ2の有効値を増加させるほど大きすぎないとき有効である。ほとんどの実用的な目的のためには、Ｐ＜ＮおよびＱ＜Ｍである。一例として、ｚ＝１０およびｙ＝ｘ＝０.１であるとき、フレーム期間０.１９Ｎ｛０.１９Ｍτ1＋τ2｝＋（Ｍ＋Ｎ）τ1を要し、これにより、Ｍ〜Ｎ〜５００では、フレーム速度は、τ1とτ2との相対的サイズによって（パネルサイズによって）〜５または〜２５だけフレーム速度が増加し得る。このため、大画面の表示装置が、ビデオレートで動作可能になるが、従来のアドレス方法を用いれば、同程度の性能の表示装置に対して、使用不可能な２Ｈｚフレーム更新となり得る。
【００５３】
アドレス時間および計算の節約はまた、フレームの１部分のみが、ある列レジスタ構成で書き込まれ、残りの部分が別の構成で書き込まれても、行われ得る。例えば、もし、フレームが、それぞれライン更新時間をＰτ1＋τ2に有効に削減する列構成を有するＩ組の行に分裂し得、１部分当たりの行の有効数＝Ｑ/Ｉであれば、フレーム時間は、（Ｐτ1＋τ2）Ｑ＋Ｉ（Ｍ＋Ｎ）τ1によって与えられる。Ｉが小さな値であれば、これは、上記の場合に匹敵する時間節約となり、さらにフレーム行の関数として列の解像度を変えるという利点を有する。
【００５４】
このアドレススキームの他の応用において、行データは、「再循環」ストローブパルスによる上記の画素行のストロービングの代わりに用いられ得る。図１に示す構造は、ステージ２３1の入力をステージ２３nの出力と断絶し、それを直列列データを受け入れるためのデータ入力に接続することによって、これを達成するように改変され得る。その後、行および列データが、それぞれシフトレジスタ１２および２４に読み込まれ得、全ＳＬＭは「ストローブされ」、データを画素１０ijに同時に読み込ませる。このような構造は、ホログラフィーの格子のような二次元に繰り返されるパターンがＳＬＭによって「表示される」場合に有用である。
【００５５】
多くのコンピュータ生成画像において、各画素は、別々に計算される必要がある。このため、典型的には、粗い解像度で十分な画像を作る場合に、非常に多くの時間がかかり得るので、時間を節約するために、散在する数の画素が計算される。計算された画像の粗い解像度を表示装置の解像度に合わせるために、画素値は、内挿技術または単に反復法のいずれかによってフィルインされ得ることが知られている。非常に高い仕様の表示ドライバデバイスのためのこのフィルインおよび後の必要性は、提案されたアドレススキームを用いた場合に不要であり得る。表示装置/ＳＬＭ装置の提案された有効な符号化は、画素点の散在する計算と両立するので、低仕様の表示ドライバが用いられ得、したがって、ハードウェアのコストおよび物理的サイズを減少させる。マイクロプロセッサのエネルギー消費が概してクロック速度に比例するので、計算速度の削減は、エネルギー制約にもなり得る。
【００５６】
図１の表示デバイスの別の実施形態において、インタレースされた構造が設けられている（図８）。このような構造は、上記のアドレススキームのいずれとも用いられ得る。単一のシフトレジスタ１２の代わりに、インタレースされたシフトレジスタ６０が設けられている。インタレースされたシフトレジスタ６０は、第１および第２のサブシフトレジスタ６１、６２を備え、第１のサブシフトレジスタ６１のステージは、第２のサブシフトレジスタ６２のステージとインタレースしている。第１および第２のサブシフトレジスタ６１、６２は、それぞれシフトレジスタ１２と同じ型である。
【００５７】
インタレースしたシフトレジスタ６０のステージは、第１および第２のメモリ装置６０11、６０12〜６０m1、６０m2を備える。第２のメモリ装置６０12〜６０m2のそれぞれは、対応する列アドレスライン１１1〜１１mおよびサブシフトレジスタ６１、６２の対応する１つの後続のシフトレジスタステージの第１のメモリ装置６０11〜６０m1の入力部に接続された出力部を有する。
【００５８】
データ入力１４は、第１のサブデータ入力１４ａおよび第２のサブデータ入力１４ｂを備える。直列表示行データは、それぞれ、第１および第２のサブデータ入力１４ａ、１４ｂのための第１および第２の直列表示行データを作るために、分裂し処理される。
【００５９】
第２のメモリ装置６０12〜６０m2は、クロック１８からクロック信号φ2を受け取る２位相クロックラインのうちの第２のライン１７に接続されたクロック入力部（図示せず）を有する。第１のメモリ装置６０11は、２位相クロックラインのうちの第１のライン１６に接続されたクロック入力部（図示せず）を有し、クロック１８からクロック信号φ1を受け取る。インタレースされたシフトレジスタ６０の第１のメモリ装置６０21〜６０m1は、対応するスイッチング素子１９2〜１９mに接続される（接続は図示せず）。
【００６０】
図１または図８に示す型の表示装置は、図９に示されるようなバーチャルリアリティ（ＶＲ）ヘッドセットを提供するために用いられ得る。観察者の各目５０には、可変の解像度の提供が可能な、図１に示す型の反射型表示装置５１が備わっている。表示装置は、画像ジェネレータ５２によって制御され、画像ジェネレータ５２は、各目にカラー表示を提供するように順次動作されるレッド、グリーンおよびブルー発光ダイオード５３の制御も行う。発光ダイオード５３からの光は、レンズ５４によって平行にされ、部分的水銀を塗った鏡などのビームスプリッタによって表示装置５１上に向けて反射される。なお、表示装置は、入射光を空間的に変調する。変調され、表示されるべき画像を有する光は、表示装置５１から反射され、ビームスプリッタ５５およびレンズ５６を通過する。このことによって、画像は目５０によって目視され得る。
【００６１】
目５０からの反射光は、レンズ５６を通過し、ブームスプリッタ５５によって反射され、レンズ５７を通過してアイトラッキング電荷結合素子（ＣＣＤ）５８へと進む。このことによって、目５０の画像がＣＣＤ上に形成される。ＣＣＤの出力は、目の画像を分析して、瞳孔と表示装置５１の目が見ている部分とを認識するアイトラッカ５９に供給される。この情報は、画像ジェネレータ５２に送られる。
【００６２】
画像ジェネレータ５２は、目が見ている領域、すなわち、眼窩および眼窩のまわりに結像される領域が表示装置の全空間解像度で動作し、表示装置の残りの領域が低減解像度で動作するように、表示装置５１の解像度を制御する。カラー画像のレッド、グリーンおよびブルー成分が、ＲＧＢ発光ダイオード５３の動作と同期して表示装置５１に順次供給される。
【００６３】
画像ジェネレータ５２はまた、表示装置５１によって表示される画像データを生成する。合成的に生成された画像のために、画像ジェネレータ５２は、表示される画像のキーポイントの位置に関するデータ、およびそれらのポイントから必要な画像データを生成するための所定のルールを行うソフトウェアを有効に含む。このように、画像ジェネレータ５２は、目が見ている領域のすべての画素に対して画像データを算出するが、表示装置の残り領域に対しては、低減解像度に対応する散在した画素の画像データを生成する。
【００６４】
したがって、表示装置の全体にわたって全解像度で動作した場合に、フリッカのような邪魔な視覚的産物が現われるのを防止するのに十分なほど迅速にリフレッシュされ得ない表示装置５１を用いることが可能である。目が見ている領域において全解像度で表示装置を動作させ、残りの領域では低減解像度で動作させさえすればいいので、比較的遅い表示装置が、十分なほど迅速にリフレッシュされ、このような望ましくない視覚的産物を回避、または実質的に減少させる。
【００６５】
同様に、画像ジェネレータ５２が画像データの生成に要する処理力は、実質的に低減される。なぜなら、目視される領域において高空間解像度になるように画素を算出しさえすればいいからである。他の領域は、低減された画素の空間密度によって十分表され得、表示装置の各フレームのリフレッシュに要する算出の数は、実質的に低減され得る。このように、非常に高い解像度の表示装置が、計算時間、したがって、必要とされる計算力および電力消費を実質的に節約しながら、ビデオレートで更新されることが可能である。
【００６６】
図１に示す型の表示装置５１は、正常のビデオレートでリフレッシュされ、望ましくない視覚的産物の可視性を回避し得る限り、従来の非常に高い解像度の表示装置に置換可能である。しかし、画像ジェネレータ５２の処理力が制限的な要因である場合、画像ジェネレータ５２は、同様に動作し、表示装置の目視される領域に高解像度の画素データを提供し、表示装置の残りの領域には低減解像度の画像データを提供する。例えば、単一の画素のための画像データは、画素グループの中央で算出され得、その画像データが、すべての表示画素において複製される。したがって、従来の非常に高い解像度の表示装置を用いようと、図１に示す型の可変解像度の表示装置を用いようと、画像ジェネレータ５２内の処理制限を克服することが可能である。
【００６７】
さらに、画素の低減空間密度によって表される領域に色情報を供給しないことによって、表示装置５１へのデータレートを減少させることが可能である。例えば、グリーンの画像データが、白黒データとして有効に用いられ得、１サブフレーム当たり、低解像度のグリーンのフレーム情報を有する３つ目ごとのコース画素（course pixel）を更新することによって、３ＲＧＢサブフレームの更新の間の時間に分裂され得る。
【００６８】
可能な別の実施形態において、図９に示され、表示装置５１と発光ダイオード５３とを備えたカラー順次表示装置は、固定カラーフィルタがＲＧＢトリプレットとして備えられ、すべてのカラーデータが、各フレーム毎に表示される表示装置に置換され得る。「コース解像度（course resolution）」領域は、色を自動的に混合し、最少の情報は、人間の周辺視野における網膜の錐体の色盲のために失われる。グリーンの画素の情報は、好ましくは、低解像度領域を更新するために用いられ得る。なぜなら、これは、人間の目のレセプタのピーク反応に対応するからである。
【００６９】
最も高い解像度で目視領域において表示装置に書き込むために、目が見ている場所を追跡するアイトラッキングが含まれ得るバーチャルリアリティ（ＶＲ）ヘッドセットを提供し得る。その後、周辺が低解像度で書き込まれ得る。これは、非常に高い解像度の表示装置を、ビデオレートで更新することを可能にする表示テクノロジーのための節約であり、また、画像が、目視する領域において高解像度に計算されさえすればいい場合の計算における節約と両立できる。
【００７０】
上記のように、改変されたシフトレジスタ更新スキームは、非常に多くの画素数を有する装置において、フレームスピードを増加させ得る。多くの画素数および更新速度は、コヒーレントビームを符号化するための空間光モジュレータのエリアにおいて必要とされる。したがって、このスキームは、このエリアにとって特に重要である。殊に、可変フレーム速度（可変解像度スキームの効率的な実行の結果）が、許容され、特別のパターンの解像度における単純な変更が、有利であり得るからである（例えば、波長選択、角ビーム走査）。ＳＬＭによるコヒーレントビーム操作の応用は、ビームステアリング（例えば、レーザ印刷）、光学相互接続（例えば、ファイバからファイバへのＸバースイッチ）および光学コンピューティングを含む。
【００７１】
情報を表示しないエリア（暗いバンド）における画素を書き込むために用いられるものがグループ化されるようにシフトレジスタを構成することによって、画像データの複雑なデータ操作を要しない可変のアスペクト表示装置が可能である。上記のように、レジスタをグループ化することによって、１ライン当たり２つ余分のライン、およびおそらく２つの画素が、正しい画像を表示するためにデータに加えられることが必要であるにすぎない。これは、アドレススピードにおける小さな変更で、入ってくるデータでのほぼ同時の動作を可能にするので、局所的なデータ記憶の必要性を克服し得る。
【００７２】
上記の応用において、このスキームを用いる表示装置またはＳＬＭが、ソフトウェアにプログラムされ得、すべての画素を個別にアドレスし得る従来の表示装置であり得る。これは、従来のシステムとの互換性を考慮すると重要である。
【００７３】
本明細書に開示された技術は、特定のテクノロジーに関するのではなく、例えば、アクティブマトリックスアドレス方法が用いられ、混合解像度更新が用いられる任意の装置に実装され得る。上記のように、１つの可能の用途は、アクティブマトリックスアドレス液晶表示装置のような平らなパネル表示装置である。この確立されたテクノロジーは、ガラス基板上のアモルファスまたはポリシリコンの回路を用い、２Ｄモジュレータアレイにアドレスすることによって画像を表示する。アドレススピードに対して選択エリア解像度が犠牲になる可能性があるが、これは、ほとんど状況において、画質を大きく低下させることなく、高速の大画面表示装置の実現を可能にする。別の表示装置およびコヒーレント光学モジュレータアレイテクノロジーは、固体モジュレータ（たとえば、ＰＬＺＴ、変形可能ミラー装置）または薄プラズマおよび真空電気蛍光表示装置におけるようなエミッタに関連する半導体駆動回路の組み合わせを含む。
【００７４】
【発明の効果】
以上説明したように、本発明によると、表示装置または空間光モジュレータにおいて可変の解像度の達成が可能である構造を提供することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施形態を構成する装置の模式ブロック図。
【図２】図１の装置の要素の回路図。
【図３】図１の装置の要素の回路図。
【図４】図１の装置に発生する波形を示す図。
【図５】図１の装置のシフトレジスタの動作を示す模式図。
【図６】図１の装置のシフトレジスタの動作を示す模式図。
【図７】図１の装置の可変解像度動作を示す模式図。
【図８】図１の装置の別の実施形態を示す模式図。
【図９】図１に示す装置の応用例の模式図。
【符号の説明】
１１、２２    アドレス電極
１２、２４    シフトレジスタ
１３、２０、２３    ステージ
１５、２５    メモリ
１６、１７、２６、２７    ２位相クロックライン
１９、２８    スイッチ
【図１】
0003957012.tif 000002
【図２】
0003957012.tif 000003
【図３】
0003957012.tif 000004
【図４】
0003957012.tif 000005
【図５】
0003957012.tif 000006
【図６】
0003957012.tif 000007
【図７】
0003957012.tif 000008
【図８】
0003957012.tif 000009
【図９】
0003957012.tif 000010