(57)【特許請求の範囲】
【請求項１】
タイミング信号を発生するタイミング発生手段と、
上記タイミング信号により、Ｍ系列信号を発生するＭ系列発生手段と、
上記Ｍ系列発生手段から出力されるＭ系列信号を遅延させる遅延手段と、
上記遅延手段からの出力によって制御されるスイッチ手段と、
上記スイッチ手段に接続されるセンサアレイと、
上記スイッチ手段に接続される電流増幅手段と、
上記電流増幅手段の出力側に接続され、係数が１からなる加減算器だけで構成される相関手段とを有することを特徴とするセンサアレイ装置。
【請求項２】
上記相関手段は、Ａ／Ｄ変換器と、シフトレジスタ群と、複数の加算器及び、１個の減算器とから構成されることを特徴とする請求項１記載のセンサアレイ装置。
【請求項３】
上記相関手段は、Ａ／Ｄ変換器と、メモリ装置及び、プログラムで記述できる演算装置を用いることを特徴とする請求項１又は、請求項２記載のセンサアレイ装置。
【請求項４】
上記相関手段は、サンプルホールド回路と、バッファ回路と、アナログスイッチと、アナログ加算器及び、差動アンプとから構成されることを特徴とする請求項１記載のセンサアレイ装置。
【請求項５】
タイミング信号を発生するタイミング発生手段と、
上記タイミング信号により、第１のＭ系列信号を発生する第１Ｍ系列発生手段と、
上記タイミング信号により、第２のＭ系列信号を発生する第２Ｍ系列発生手段と、
上記第１Ｍ系列発生手段から出力される第１Ｍ系列信号を遅延させる第１遅延手段と、
上記第１遅延手段の出力によって制御される第１スイッチ手段と、
上記第２Ｍ系列発生手段から出力される第２Ｍ系列信号を遅延させる第２遅延手段と、
上記第２遅延手段の出力によって制御される第２スイッチ手段と、
上記第１スイッチ手段が、平行に配列された一方の複数の電極に接続され、上記第２スイッチ手段が、上記一方の電極と直交して平行に配列された、もう一方の複数の電極に接続される２次元センサアレイと、
上記第２スイッチ手段に接続される電流増幅手段と、
上記電流増幅手段の出力側に接続され、係数が１からなる加減算器だけで構成される第１相関手段と、
上記第１相関手段の出力結果を記憶するフレームメモリ手段と、
上記フレームメモリ手段に記憶されたデータから、さらに相関演算を行う加減算器だけで構成される第２相関手段とを有することを特徴とする２次元のセンサアレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１次元或いは、２次元的にセンサ素子を配置し、ある物理量を並列的にセンシングする１次元或は、２次元センサアレイ装置に関する。
【０００２】
【従来の技術】
アレイ構造をもつセンシング装置の走査方法として、順次スキャン方法が良く知られている。図２０は、従来のセンサアレイ装置の一般的な構成図であり、１０１はセンサアレイ、１０２は制御回路、１０３はスタートパルス発生器、１０４はシフトレジスタ、１０５はアナログスイッチ、１０６は増幅器である。
【０００３】
センサアレイ１０１は、ｎ個のセンサ素子から構成され、バイアスＶｂを印加した時、センスした信号を電流出力ａｉとして出力する。制御回路１０２はクロックを生成し、スタートパルス発生器１０３とシフトレジスタ１０４のクロック端子にクロックを供給する。
【０００４】
スタートパルス発生器１０３は、入力されたクロックをｎ分周してパルスを生成し、シフトレジスタ１０４のデータ入力端子に供給する。シフトレジスタ１０４の各段のＱ出力端子は、アナログスイッチ１０５の制御端子に接続される。アナログスイッチ１０５は、図２０に示すように、シフトレジスタ１０４のＱ出力端子より供給された電圧によって、センサアレイ１０１の各出力端子を、ａ端子側に接続するかｂ端子側に接続するかを制御している。
【０００５】
図２１は、図２０に示すセンサアレイ装置の順次読み出し動作を示すタイミングチャートである。図２１において、スタートパルスが供給され、シフトレジスタのクロック端子に１クロックだけ供給されると、シフトレジスタの出力は“１”,“０”,“０”,・・・・,“０”となり、アナログスイッチＳＷ０の制御端子に”１”が印加され、その他のアナログスイッチＳＷ１〜ＳＷｎ−１の制御端子には、”０”が印加されている状態になる。
【０００６】
続いて、シフトレジスタ１０４にクロックが供給されると、アナログスイッチＳＷｉは、順次ａ端子に接続される。従って、増幅器１０６には、クロックと同期してａ０，ａ１，ａ２，・・・・ａｎ−１の検出信号が得られる。
【０００７】
また、特開昭57-118740号公報に開示されているように、上記アナログスイッチ１０５の代わりにダイオードを用いてバイアス電圧によりＯＮ、ＯＦＦを制御するセンサアレイ装置がある。
【０００８】
アレイ構造を持つ他のセンシング装置として、計測自動制御学会論文集Ｖｏｌ．２３，Ｎｏ．５「センサアレイの走査の一方式」に開示されているように、Ｍ系列を利用した超音波センサアレイ装置がある。この装置では離れた位置に置いた超音波発信源から発射した超音波を、直線上に配置した複数のマイクロホンで受波し、受波するマイクロホンをＭ系列で選択して増幅し、同じＭ系列で相関検波をおこなうものである。この走査方法では、同時に複数のマイクロホンからの出力を集めるために、信号エネルギーが大きくなり、結果的に加算器やＡ／Ｄ変換器で発生する雑音のエネルギーとの比率をあげて、復元した時のＳ／Ｎを高めている。
【０００９】
さらに、特開平8-261751号公報に開示されているように、Ｍ系列コードパターンの光学的マスクを用いたスタースキャナ装置がある。この装置のＭ系列コードパターンの光学的マスクは、受光素子に投射される光を変調し、一つのパルスを複数の送信遅延素子と複数の振動子によって、超音波のエネルギーを１ヶ所に集めて、反射してきた超音波を複数の受波手段で受信して複数の受信遅延素子によって、解像度とＳ／Ｎを高める手法である。
【００１０】
【発明が解決しようとする課題】
しかしながら、図２０及び、図２１に示す従来の技術では、１個のセンサ素子を選択している時間は短く、後段の増幅器１０６や帰還抵抗で発生する熱雑音のため、走査時間ｎクロックを充分に確保しないとＳ／Ｎが確保できないという問題がある。さらに、アレイ上にセンサを配置しているため、アナログスイッチの線間の浮遊容量のために、遅延が発生してさらに検出信号が低下してしまうという問題があった。
【００１１】
さらに、上記特開昭57-118740号公報においては、センサ素子数をＮとしたとき、検出しようとしているセンサ素子以外のリーク電流は（Ｎ−１）倍されるので、センサ素子のＯＦＦ時のリーク特性を充分確保していないとシステムのＳ／Ｎ比は確保できない。すなわち、センサ素子単独のＯＮバイアス時の検出信号をｓ、ＯＦＦバイアス時のリーク電流をＩnとすると、システムのＳ／Ｎ比はｓ：（Ｎ−１）Ｉnとなり、センサ素子数Ｎを大きくすると、Ｓ／Ｎが劣化するという問題があった。
【００１２】
また、上記計測自動制御学会論文集Ｖｏｌ.２３，Ｎｏ.５に記載されているような２次元センサアレイ装置においては次のような問題がある。＋１、−１の２値をとるＭ系列を用いて、変調時も復調時も同じＭ系列を用いているため、復調後のデータにはセンサアレイの出力の平均値ｒが誤差として入り込んでくるという欠陥があった。これは行列Ｍ＊Ｍが完全直交ではなく疑似直交の性質を持っていることが起因している。
【００１３】
さらに、上記特開平8-261751号公報においては、光学的マスク部材をＭ系列変調素子として用いるため、スキャンを機械的に行う必要があり、常時回転する宇宙船においては問題がないが、情報機器などの小さな製品に適用するには寸法が大きくなるという問題があった。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明の請求項１に記載のセンサアレイ装置は、タイミング信号を発生するタイミング発生手段と、上記タイミングにより、Ｍ系列を発生するＭ系列発生手段と、上記Ｍ系列発生手段から出力されるＭ系列信号を遅延させる遅延手段と、上記遅延手段の出力によって制御されるスイッチ手段と、上記スイッチ手段に接続されるセンサアレイと、上記スイッチ手段に接続される電流増幅手段と、上記電流増幅手段の出力側に接続され、係数が１からなる加減算器だけで構成される相関手段とを有する。
【００１５】
上記構成によれば、Ｍ系列発生手段で発生したＭ系列信号は、電気的にセンサアレイのセンサ素子を選択する方法を指定し、同時に複数のセンサ素子からの検出信号を得る。エネルギーの高い検出信号にアンプ入力段のノイズや、量子化器のノイズが加わるので、復元したときのノイズエネルギーは拡散して、相対的にＳ／Ｎの高い検出信号が得られる。
【００１６】
本発明の請求項２に記載のセンサアレイ装置は、請求項１に記載の発明の構成に加えて、相関手段は、Ａ／Ｄ変換器と、シフトレジスタ群と、複数の加算器及び、１個の減算器を含む。
【００１７】
上記構成によれば、増幅器からの検出信号は、Ａ／Ｄ変換器でデジタルデータに変換され、シフトレジスタ群で遅延信号を生成し、並列的に加減算を行うので、小規模な回路で高速に復元演算をおこなうことが可能になる。
【００１８】
本発明の請求項３に記載のセンサアレイ装置は、請求項１又は、請求項２に記載の発明の構成に加えて、相関手段はＡ／Ｄ変換器と、メモリ装置及び、プログラムで記述できる演算装置を用いる。
【００１９】
上記構成によれば、増幅器からの検出信号は、Ａ／Ｄ変換器でデジタルデータに変換されメモリ装置に取り込まれる。またメモリ装置に記憶されているプログラムにもとづいてＣＰＵによって加減算演算をおこなって、上記走査の逆演算を行う。プログラムによって実現でき、しかも加減算演算のみで実行できるので、フレキシブルで比較的高速に読み出しデータを復元することができる。
【００２０】
また、上記ＣＰＵは読みとったデータの加工や編集のためのアプリケーションプログラムをメモリ装置に記憶しておけば、復元演算処理以外にもメモリ装置とＣＰＵが共用できる高度な処理機能を備えるセンサアレイ装置を構成することができる。
【００２１】
本発明の請求項４に記載のセンサアレイ装置は、請求項１に記載の発明の構成に加えて、相関手段はサンプルホールド回路と、バッファ回路と、アナログスイッチ群と、アナログ加算器及び、差動アンプを含む。
【００２２】
上記構成によれば、増幅器からの検出信号はアナログ信号のままサンプルホールド回路と、バッファ回路と、アナログスイッチ群を直列に配置することで、アナログ遅延回路を構成している。上記アナログ遅延回路の各バッファ回路の出力を２系統のアナログ加算器で合成し、前記２系統のアナログ加算器の出力を差動アンプに入力して減算を行うことにより、消費電力が少なく高速に復元演算を行うことができる。
【００２３】
本発明の請求項５に記載のセンサアレイ装置は、タイミング信号を発生するタイミング発生手段と、上記タイミング信号により、、第１のＭ系列信号を発生する第１Ｍ系列発生手段と、上記タイミング信号により、第２のＭ系列信号を発生する第２Ｍ系列発生手段と、上記第１Ｍ系列発生手段から出力される第１Ｍ系列信号を遅延させる第１遅延手段と、上記第１遅延手段の出力によって制御される第１スイッチ手段と、上記第２Ｍ系列発生手段から出力される第２Ｍ系列信号を遅延させる第２遅延手段と、上記第２遅延手段の出力によって制御される第２スイッチ手段と、上記第１スイッチ手段が平行に配列された一方の複数の電極に接続され、第２スイッチ手段が、上記一方の電極と直交して平行に配列された、もう一方の複数の電極に接続される２次元センサアレイと、上記第２スイッチ手段に接続される電流増幅手段と、上記電流増幅手段の出力側に接続され、係数が１からなる加減算器だけで構成される第１相関手段と、上記第１相関手段の出力結果を記憶するフレームメモリ手段と、上記フレームメモリ手段に記憶されたデータから、さらに相関演算を行う加減算器だけで構成される第２相関手段から構成される。
【００２４】
上記構成によれば、上記第１Ｍ系列発生手段と、第１遅延手段と、第１スイッチ手段とによって、センサアレイの第１の座標軸（列電極）の複数のセンサ列のＯＮかＯＦＦかの選択を同時に行い、かつ、第２Ｍ系列発生手段と、第２遅延手段と、第２スイッチ手段と、電流増幅手段とによって、第２の座標軸（行電極）から出力されるセンサ出力を同時に合成して増幅することで、増幅前に充分な検出エネルギーを集めることができるので、増幅器以降で発生する熱雑音やクロックノイズ、量子化ノイズに比較して大きなＳ／Ｎを得ることができる。第１相関手段とフレームメモリ手段と、第２相関手段とによって、上記走査方法で符号化したＳ／Ｎの高い検出信号からセンサアレイの位置に対応した検出出力を正確に復元することが可能になる。
【００２５】
【発明の実施の形態】
本発明のセンサアレイ装置の実施の形態を、図面に基づいて説明する。
【００２６】
［実施の形態１］
本発明のセンサアレイ装置の実施の一形態に係る１次元センサアレイ装置は、図１に示すように、センサアレイ１、制御回路２、Ｍ系列発生器３、シフトレジスタ４、アナログスイッチ５、増幅器６及び、相関器７から構成される。
【００２７】
上記制御回路２はクロックを生成し、上記シフトレジスタ４のクロック端子とＭ系列発生器３の入力端子に供給する。Ｍ系列発生器３では入力されたクロックに従って、”０”または”１”からなるＭ系列信号を生成する。生成されたＭ系列信号はシフトレジスタ４のデータ入力端子に供給され、シフトレジスタ４は順次左から右に向かってＭ系列信号の１クロック単位毎に遅延したものをアナログスイッチ５の制御端子に入力する。アナログスイッチ５は、図５に示すような構成となっており、Ｍ系列信号の”０”または”１”に応じて、接続されているセンサ素子をｂ端子又は、ａ端子に接続する。ａ端子側は電流増幅器６に入力されており、”１”に対応するセンサ素子の電流出力ａｉ（図示せず）が加算されて増幅される。
【００２８】
図２は、図１に示すＭ系列発生器の詳細な構成図である。図２のＭ系列発生器３は、８次のＭ系列を発生する回路で、周期＝２8−１＝２５５クロックのＭ系列を発生する。フリップフロップ３２、３３、３４及び、３８の出力端子Ｑは、ＸＯＲ回路（排他的論理和）５１，５２，５３の入力端子に接続されており、ＸＯＲ回路５１の出力は、１個目のリップフロップ３１のデータ入力端子Ｄに接続されると共に、Ｍ系列発生器３の出力端子Ｘｋに接続されており、Ｍ系列信号M(i)を発生する。
【００２９】
図３は、図１及び、図２に示す１次元センサアレイ装置のＭ系列発生器の動作を示すタイミングチャートである。
【００３０】
縦続に接続された８個のフリップフロップ３１〜３８の出力Ｑは、最初に制御回路２からのリセットパルスｒｍによって、すべて”１”にセットされ、初期設定がなされる。続いて、クロックｃｋが継続的に供給されて、クロックｃｋの立ち上がりが入力される毎に、Ｍ系列発生器３の出力端子Ｘｋに時系列的に、M(0),M(1),M(2)・・・M(n-1)・M(K-1)のＭ系列信号ｍが出力される。Ｍ系列信号ｍは、シフトレジスタ４に入力され、クロックｃｋを入力する毎にデータを右にシフトする。
【００３１】
シフトレジスタ４の各出力の”１”に対応するセンサ素子ＳｉがＯＮして増幅器６に同時に出力しているので、リセットパルスｒｍが供給されて、ｎクロック経過すると、アナログスイッチＳＷ０には、Ｍ系列信号M(n-1)が、アナログスイッチＳＷn-1には、Ｍ系列信号M(0)が対応している。この状態を０クロック目として、図４にしたがって説明する。
【００３２】
図４は、センサアレイ選択の空間的位置関係と時間変化を示す図である。
【００３３】
センサ素子数をｎとし、Ｍ系列の繰り返し周期をＫクロック、増幅器６の入力部及び、帰還抵抗で発生する熱雑音をｎｉとすると、ｉクロック目の増幅器６の出力fiは、図４から次式のように表わされる。
【００３４】
【数１】
0004009005.tif 000002
【００３５】
ここで、Ｍは、０又は、１の値をとるＭ系列から構成したＫ×Ｋの対称行列である。
【００３６】
【数２】
0004009005.tif 000003
【００３７】
数１を簡略化して、ベクトル表記すると下式となる。
【００３８】
ｆ＝ Ｍａ＋ｎ・・・・・・・・・・・・・・・・・・・・・・（１）
ＭrをＭの要素の０と１を入れ替えた行列として定義し、Ｍ−Ｍr＝Ｂと書き、（１）式の両辺に左側からＢ＊２／（Ｋ＋１）を掛けると、２／（Ｋ＋１）Ｂ＊Ｍ＝Ｉなので、（ＩはＫ×Ｋの単位行列）
２Ｂｆ／（Ｋ＋１） ＝ ａ＋２Ｂｎ／（Ｋ＋１）・・・・・・・（２）
ｆは増幅器６の出力で、２＊Ｂ／（Ｋ＋１）は相関器７の演算を示しており、相関器７の出力は（２）式で表される。（２）式の右辺第１項は、復元したセンサ素子信号であり、第２項はノイズの項である。Ｂの要素は±１の係数のみなので、例えばan-1に関するノイズを見てみると、下式のようになる。
【００３９】
【数３】
0004009005.tif 000004
【００４０】
ｎｉは、互いに独立でそれぞれの実効値を、σn0＝σn1＝・・・＝σnK-1＝σn とすると、統計的性質により数３のノイズの実効値σｍは、
【００４１】
【数４】
0004009005.tif 000005
【００４２】
となり、Ｋ＞＞１の場合、従来の順次スキャン方法に比較して、ノイズはＳＱＲＴ［Ｋ］分の１に減少することになる。
【００４３】
次に上記演算を行う相関器７の構成について述べる。基本的に係数±１の演算は加減算、またＭ系列の場合、Ｋ＋１は２mなので（ｍは整数）、２／（Ｋ＋１）はビットシフトにより実現される。
【００４４】
図６は、本発明のセンサアレイ装置の実施の一形態に係る１次元センサアレイ装置の相関器にＡ／Ｄ変換器と、ラインメモリ及び、加算器を用いた構成図、図７は、同じく相関器にサンプルホールド回路とオペアンプを用いた構成図である。
【００４５】
図６において、Ａ／Ｄ変換器３９の入力端子Ainには、増幅器６の出力端子が接続されており、Ａ／Ｄ変換器３９でアナログ信号がｃビットのデジタル信号に変換される。変換されたデジタル信号は、フリップフロップ３０〜３n-1のＤ端子に供給され、ｎ＊ｃ個のフリップフロップによって遅延信号が生成される。行列Ｂの要素±１に対応して、要素が＋１の場合には加算器４０へ、要素が−１の場合には、もう１方の加算器４１で演算されて、減算器４２で最終的な計算結果を得る。クロック信号ｃｋを入力する都度、行列Ｂとベクトルｆが演算された結果が時系列で減算器４２から出力される。図６のように構成を行うことで、クロックｃｋに同期して復元信号がリアルタイムで得られるという利点がある。
【００４６】
図７において、サンプルホールド回路群Ａ０〜Ａn-1の１段目の入力には、増幅器６の出力端子が接続されており、サンプルホールド回路群Ａ０〜Ａn-1は、縦続的に接続されており、クロックｃｋを入力する毎に、後段のサンプルホールド回路にアナログデータが転送される。すなわち、このサンプルホールド群Ａ０〜Ａn-1は、アナログ遅延器の機能を果たしている。各サンプルホールド回路の出力端子は、行列Ｂの係数の符号により、加算オペアンプ４３或いは、加算オペアンプ４４の入力端子に接続されており、加算オペアンプ４３の出力は、オペアンプ４５の＋入力端子に、加算オペアンプ４４の出力は、オペアンプ４５の−入力端子に入力されており、結果的に要素が±１である行列Ｂと、増幅器６の出力ｆとの演算結果が、オペアンプ４５の出力端子に出力される。アナログ構成を用いると、消費電力を小さく高速に復元演算をすることができる。
【００４７】
相関器７の構成については、上記以外種々の構成が考えられる。例えば、上記フリップフロップの代わりにラインメモリを使用する、加減算器の代わりにＣＰＵやＤＳＰを用いる、サンプルホールド回路群の代わりにＣＣＤを用いる、相関器として表面弾性波を使用するなどの方法もある。ＣＰＵやＤＳＰを用いるとソフトウェアで相関演算を実効でき、しかも積和計算の係数が±１なので、高速に容易に構成することができる。
【００４８】
いずれにしても、行列Ｂとｆとの積の計算にあたり、加算と減算のみを使用して求める方法はすべて、同一思想に基づく実施例とみなすことができる。
【００４９】
［実施の形態２］
実施の一形態で説明した１次元センサアレイ装置のセンサアレイ１のセンサ素子に、図８に示すようなダイオードとｐｉｎフォトダイオードを用いる場合について説明する。
【００５０】
基本動作は、上記実施の一形態と同じである。図１に示すように、制御回路２はクロックを生成し、シフトレジスタ４のクロック端子と、Ｍ系列発生器３の入力端子に供給する。Ｍ系列発生器３では、入力されたクロックに従って、”０”または”１”からなるＭ系列信号を生成する。生成されたＭ系列信号は、シフトレジスタ４のデータ入力端子に供給され、シフトレジスタ４は、順次左から右に向かってＭ系列信号の１クロック単位毎に遅延したものを、アナログスイッチ５の制御端子に入力する。
【００５１】
アナログスイッチ５は、図５に示すような構成をしており、Ｍ系列信号の”０”または”１”に応じて、接続されているセンサ素子を、ａ端子又は、ｂ端子に接続する。ａ端子側は電圧Ｖａに接続されており、ｂ端子側は電圧Ｖｂに接続されている。アナログスイッチ５の出力端子は、図８のセンサ素子群Ｓ０〜Ｓn-1の一方の列電極１２に接続されており、センサ素子群Ｓ０〜Ｓn-1のもう１方の端子は、行電極１１に共通に接続されており、行電極１１は増幅器６の入力側に接続されている。
【００５２】
センサ素子の断面構造を図９（ａ）に、その要部詳細構造を図９（ｂ）に示す。
【００５３】
センサ素子は、ガラス基板１１上にメタル電極１２を蒸着し、前記メタル電極１２の上に、光を電気に変換するｐｉｎ構造と、逆流防止目的のダイオードを形成するａ−Ｓｉ層１３をＣＶＤ法にて形成し、その上に透明電極ＩＴＯ１４を蒸着して、もう一方の電極として、目的のデバイスを形成することができる。
【００５４】
図９の構造のセンサ素子に光が照射されたときの代表的なＩ−Ｖ特性を図１０に示す。
【００５５】
印加電圧Ｖが＋０.５Ｖの時、電流出力は殆ど０で−Ｉlｅakである。印加電圧Ｖが−０.５Ｖの時出力電流はＩonである。図８において、行電極１１はメタル電極で、列電極１２をＩＴＯ透明電極とすると、列電極１２側に負の電圧が印加されると、センサ素子から光検出電流を取り出すことができる。
【００５６】
図５において、アナログスイッチ５のａ端子には＋０.５Ｖが、ｂ端子には−０.５Ｖが印加されている。今、アナログスイッチ５の制御端子に、図５に示すように、ＳＷ０には"１"、ＳＷ１には"０"、・・・・ＳＷｎ−１には"０"のように印加されると、センサ素子Ｓ０には"−０.５Ｖ"、Ｓ１には"＋０.５Ｖ"、・・・・Ｓn-1には"＋０.５Ｖ"が印加される。センサ素子の反対側電極である行電極１１は、増幅器６のマイナス入力端子に接続されており、増幅器６のプラス入力端子は、グランドに接続されているため、行電極１１には０Ｖ電圧が印加されると共に、−０.５Ｖの電圧を印加されたセンサ素子からの出力電流が流れ、増幅器６の帰還抵抗を介して電流増幅される。増幅器６の出力は、相関器７へ出力する。
【００５７】
センサ素子として、図９に示すような構造にすると、センサに入射した光は、pinのフォトダイオード部だけではなく、pnの逆流防止ダイオードにおいてもわずかな光が到達して、リーク電流−Ｉleakの要因となっている。したがって、リーク電流−Ｉleakも入射する光強度に比例して変化する。ある照度下で、センサ素子Ｓｉのオンバイアス(−０.５Ｖ)時の出力電流をＩon=ａｉとすると、オフバイアス(＋０.５Ｖ)時のリーク電流Ｉleakは下式で表される。
【００５８】
Ｉon＝ａｉ         ・・・・・・・・・・・・・・・・・・・（３）
Ｉleak＝ｋ＊ａｉ   ・・・・・・・・・・・・・・・・・・・（４）
ただし、０＜ｋ＜＜１
上式より、電流増幅器６の出力ｆは、
ｆ＝Ｍ＊ａ−Ｍｒ＊ｋ＊ａ ・・・・・・・・・・・・・・・・（５）
と書ける。
【００５９】
両辺の左側から（Ｍ−Ｍｒ）／１２８をかけると、センサ素子の数を１６０とすると、
Ｂｆ／１２８＝ＢＭａ／１２８−ＢＭｋａ／１２８
＝（１＋ｋ）ａ−ｋ＊１６０／１２８＊ａ・・・・（６）
となる。
このように、図１０に示すようなＩ−Ｖ特性を有するセンサ素子を用いて、相関器７によってＭ−Ｍｒの復元処理をした場合、リーク電流の与える影響は（８）式第２項のように元々の検出信号ａに対して、（１＋ｋ）倍の検出信号が得られ、ｋ＊１６０／１２８＊ａだけのリークが混入することになる。
【００６０】
これは、特開昭57-118740号公報に開示されたような単純なパルススキャン法が、ノイズが（Ｎ−１）倍になってしまうのに比較して、本実施例では２＊Ｎ／（Ｋ＋１）＜２倍以下に抑えることができる。
【００６１】
［実施の形態３］
図１１は、本発明のセンサアレイ装置の他の実施の形態に係る２次元センサアレイ装置のブロック図である。
【００６２】
説明を簡単にするために、センサ素子の数を１６０×１６０、Ｍ系列の次数を８（繰り返し周期Ｋ＝２５５）のＭ系列発生器を２個使用する場合について説明する。
【００６３】
図１１において、１５はタイミング発生器、１６は第１Ｍ系列発生器、１７は第１シフトレジスタ、１８は第１アナログスイッチ、１９は２次元センサアレイ、２０は第２Ｍ系列発生器、２１は第２シフトレジスタ、２２は第２アナログスイッチ、２３は差動電流増幅器、２４はＡ／Ｄ変換器、２５は第１相関器、２６はフレームメモリ、２７は第２相関器である。
【００６４】
タイミング発生器１５は基準クロックを分周して、システム全体を制御する各種制御信号を生成する。第１Ｍ系列発生器１は、タイミング発生器１５から出力されるクロックｃｋ１とリセットパルスｒｍ１を受けて、クロックｃｋ１に同期した第１のＭ系列信号を生成し、生成された第１のＭ系列信号は、第１シフトレジスタ１７の１方の入力端子に供給される。同時にタイミング発生器１５で生成したクロックｃｋ１は、第１シフトレジスタ１７のもう１方の入力端子に供給される。第１シフトレジスタ１７は、図１５に示すように、１６０個のフリップフロップが直列に接続された構成になっており、図１１の第１シフトレジスタ１７の左から右に向かってデータがシフトし、各フリップフロップ１Ｄｎの出力端子は、第１アナログスイッチ１８の、それぞれ対応する制御端子に供給されている。
【００６５】
第１アナログスイッチ１８は、２チャンネル×１６０個のアナログスイッチから構成されており、共通端子側は２次元センサアレイ１９の各列電極に接続され、２チャンネルの１方の端子は、他のアナログスイッチと共通にａ端子に接続され、もう１方の端子は、ｂ端子に接続されている。ａ端子には＋０.５Ｖが、ｂ端子には−０.５Ｖが印加されており、上記アナログスイッチ１８は、制御端子の論理レベルに応じて、＋０.５Ｖ又は、−０.５Ｖが２次元センサアレイ１９の列電極に印加される。
【００６６】
２次元センサアレイ１９の詳細構成は、図１８に示すように、行電極群１９１側には逆流防止ダイオードが、列電極群１９２側には、光を電流に変換するｐｉｎダイオードが接続され、図９に示すような構造となっている。
【００６７】
一方、第２Ｍ系列発生器２０は、タイミング発生器１５から出力されるクロックｃｋ１とイネーブル信号ＥＮ及び、リセットパルスｒｍ２を受けて、イネーブル信号ＥＮとクロックｃｋ１に同期した第２のＭ系列信号を生成し、生成された第２のＭ系列信号は、第２シフトレジスタ２１の１方の入力端子に供給される。同時にタイミング発生器で生成したクロックｃｋ１は、第２シフトレジスタ２１のもう１方の入力端子に供給される。第２シフトレジスタ２１は、図１６に示すように、１６０個のフリップフロップが直列に接続された構成になっており、図１１の２次元センサアレイ１９の行電極の上から下に向かってデータがシフトし、各フリップフロップ２Ｄｎの出力端子は、第２アナログスイッチ２２のそれぞれ対応する制御端子に供給されている。
【００６８】
第２アナログスイッチ２２は、２チャンネル×１６０個のアナログスイッチから構成されており、共通端子側は２次元センサアレイ１９の各行電極に接続され、２チャンネルの１方の端子は、他のアナログスイッチと共通にａ′端子に接続され、もう１方の端子はｂ′端子に接続されている。ａ′端子には増幅器２３２の−入力端子が、また、ｂ′端子には増幅器２３１の−入力端子が接続されており、上記第２アナログスイッチ２２は、制御端子の論理レベルに応じて、２次元センサアレイ１９のセンサ素子が接続されている行電極を選択する。
【００６９】
すなわち、論理レベルが”０”ならば、それに対応する行電極は増幅器２３２に接続され、”１”ならば、それに対応する行電極は増幅器２３１に接続される。このとき、増幅器２３１と増幅器２３２の＋入力端子はグランドに接続されているので、増幅器２３１と増幅器２３２は電流増幅するとともに、センサアレイ１９の行電極に０Ｖバイアス電位を与える。すなわち、個々のセンサ素子の一方の端子の行電極側は０Ｖ電位に固定されており、もう一方の端子は、＋０.５Ｖ又は、−０.５Ｖの電圧が印加されているので、図１０に示すようなＩ−Ｖ特性に従って、検出電流が第２アナログスイッチ２２を介して、増幅器２３１或いは、増幅器２３２で増幅される。増幅器２３３は、増幅器２３１及び、増幅器２３２の出力の差分を計算し、Ａ／Ｄ変換器２４へ出力する。
【００７０】
上記走査方法の詳細について、図１４のタイミングチャートを用いて説明する。
【００７１】
図１１に示すように、タイミング発生器１５から、クロックｃｋ１とリセットパルスｒｍ１とが、第１Ｍ系列発生器１６と第１シフトレジスタ１７に供給され、クロックｃｋ１と、リセットパルスｒｍ２及び、イネーブル信号ＥＮが、第２Ｍ系列発生器２０と第２シフトレジスタ２１に供給される。まず最初に、リセットパルスｒｍ１及び、ｒｍ２が供給され、第１Ｍ系列発生器１６と第２Ｍ系列発生器２０が初期化され、出力信号Ｘｋ１及び、Ｘｋ２には、Ｍ系列信号M(0)が出力される。第１Ｍ系列発生器１６は、次々と入力するクロックｃｋ１に同期して続いてＭ系列信号M(1)、M(2)・・・M(159)を発生する。
【００７２】
一方、第２Ｍ系列発生器２０は、図１７に示すように、イネーブル信号ＥＮの入力端子ＥＮを持っており、イネーブル信号ＥＮが”１”の間だけ、Ｍ系列の時系列変化を生成するので、図１４において、イネーブル信号ＥＮが”１”になっている期間の１６０クロック分だけＭ系列を生成する。すなわち、最初の１６０クロック分は、出力信号Ｘｍ２として、第１Ｍ系列発生器の出力信号Ｘｍ１と同様に、Ｍ系列信号M(0)、M(1)、・・・M(159)を発生する。
【００７３】
第１シフトレジスタ１７の入力端子には、出力信号Ｘｋ１とクロックｃｋ１が供給されており、クロックｃｋ１に同期して、入力された出力信号Ｘｋ１、すなわち、Ｍ系列信号を右側へシフトしていく。最初の１６０クロックが入力完了した時点で、列電極C0にはm(159)が、C1にはM(158)、・・・C159にはM(0)に対応したバイアス電圧＋０.５Ｖ又は、−０.５Ｖが印加される。同時に第２シフトレジスタ２１の入力端子には、出力信号Ｘｋ２と、クロックｃｋ１及び、イネーブル信号ＥＮが供給されており、ＥＮが”１”なので、イネーブルとなり、やはりクロックｃｋ１に同期して、入力された出力信号Ｘｋ２すなわち、Ｍ系列信号を右側へシフトしていく。最初の１６０クロックが入力完了した時点で、行電極R0にはm(159)が、R1にはM(158)、・・・R159にはM(0)に対応した増幅器２３１又は、２３２が接続されて、差動出力として増幅器２３３の出力端子に検出出力f0があらわれる。この１６０クロック期間をプリスキャン期間とする。
【００７４】
１６１クロック以降の動作は、本スキャン期間となり、第１Ｍ系列発生器１６は、引き続きクロックｃｋ１に同期して、出力信号Ｘｋ１に、Ｍ系列信号M(160)、M(161)、・・・M(254)と出力し、さらに、Ｍ系列信号M(0)・・・M(254)を繰り返し出力をする。第２Ｍ系列発生器２０は、２５５クロックに付き１クロックのみ、イネーブル信号ＥＮが”１”になり、この時のみクロックｃｋ１が入力されると状態が変化する。すなわち本クロック期間では、第１Ｍ系列発生器１６と第１シフトレジスタ１７及び、第１アナログスイッチ１８は、クロックｃｋ１に同期して高速にスキャンし、第２Ｍ系列発生器２０と第２シフトレジスタ２１及び、第２アナログスイッチ２２は、２５５クロックに付き１クロックのみ状態変化をする低速スキャンとなる。
【００７５】
ここで、センサ素子Si,iの電流出力をＯＮバイアス時にai,i、ＯＦＦバイアス時に０と仮定すると、増幅器出力fi,iは下式のように表される。
【００７６】
0004009005.tif 000006
（７）式を簡略化表記すると、
Ｆ＝ＭＡＢ＋Ｎ                ・・・・・・・・・・・・・・・（８）
と書ける。
【００７７】
次に、検出した信号Ｆからもとのセンサ電流出力ai,iを復元する動作について述べる。
【００７８】
検出信号Ｆは、Ａ／Ｄ変換器２４にてｐビットのデジタル信号に変換されて、第１相関器２５に入力する。第１相関器２５は、たとえば図１２に示す構成で、ｐビットのフリップフロップ３Ｄ０〜３Ｄ２５４及び、セレクタ１ＳＥ０〜１ＳＥ２５４、フリップフロップ４Ｄ０〜４Ｄ２５４、加算器２５１、２５２及び、減算器２５３から構成されている。
【００７９】
図１４に示すタイミングにおける本スキャンの最初の２５５クロックの期間、検出されたf0,0からf0,254のデータは、フリップフロップ３Ｄ０〜３Ｄ２５４に記憶される。本スキャンの２５５クロック目でイネーブル信号ＥＮが”１”になり、セレクタ１ＳＥ０〜１ＳＥ２５４がフリップフロップ３Ｄ０〜３Ｄ２５４からの出力を選択して、フリップフロップ４Ｄ０〜４Ｄ２５４にデータを転送する。次のクロックｃｋからイネーブル信号ＥＮが”０”になり、、セレクタＳＥ０〜ＳＥ２５４はフリップフロップ４Ｄ０〜４Ｄ２５４がサイクリックなシフトレジスタを構成するように選択する。
【００８０】
フリップフロップ４Ｄ０〜４Ｄ２５４の出力Ｑは、Ｍ系列信号の”１”に対応して加算器２５１の入力へ、またＭ系列信号”０”に対応して加算器２５２の入力端子に機械的に接続してある。加算器２５１の出力Ｓｍ１と加算器２５２の出力Ｓｍ２は、減算器２５３に入力されて引き算がおこなわれ、最終的に演算結果が相関器出力ＲＣＸとして出力される。本スキャンの２５６クロック目〜５０９クロック目までは、フリップフロップ４Ｄ０〜４Ｄ２５４がサイクリックにデータをシフトするので、入力されたデータf0,0〜f0,254と、行列Ｂとの演算結果が減算器出力に現れる。出力Ｓの下位７ビットを省略して出力すると、ｐビットの第１相関器２５の相関器出力ＲＣＸとして得られる。相関器出力ＲＣＸは次式で表される。
【００８１】
0004009005.tif 000007
得られた相関器出力ＲＣＸはフレームメモリ２６に入力されており、タイミング発生回路１５によって、本スキャンの２５６クロック目から２５５＊２５５クロックの間、フレームメモリ２６のＲ／Ｗが”０”になり、フレームメモリ２６は書き込みモードになり、相関器出力ＲＣＸが順次記憶される。なお、フレームメモリ２６のＲ／Ｗが”０”の時は、フレームメモリ２６の横方向アドレスXADRと縦方向アドレスYADRは、図１９のように横方向アドレスXADRが、クロックｃｋ１に同期してカウントアップし、横方向アドレスXADRが２５５だけカウントアップすると、縦方向アドレスYADRが１だけカウントアップするようになっている。
【００８２】
フレームメモリ２６のＲ／Ｗが”１”になると、フレームメモリ２６は読み出しモードとなって、（１１）式のデータを読み出す。読み出しモードでは、縦方向アドレスYADR側が、クロックｃｋ１に同期してカウントアップし、縦方向アドレスYADRが２５５だけカウントアップすると、横方向アドレスXADRが１カウントアップする。こうすることで、フレームメモリ２６に書き込まれた（１１）式のデータを行列転置して読み出すことができる。
【００８３】
図１３は第２相関器の構成を示す。フレームメモリ２６の読み出しデータDiはシフトレジスタＤ０のＤ端子に供給され、読み出しモードになってから２５５クロックの間入力された読み出しデータDiが、シフトレジスタ５Ｄ０〜５Ｄ２５４を右シフトし、２５５クロック目のＴパルスでシフトレジスタ６Ｄ０〜６Ｄ２５４に転送する。シフトレジスタ６Ｄ０〜６Ｄ２５４の出力端子は、Ｍ系列信号ｍ（ｉ）に対応して、加算器２７１の入力に接続されている。加算器２７１は加算結果としてＳｍ３端子に出力するが、下位７ビットを省略することで、１２８の除算を同時に行い、相関器出力ＲＣＹ′として出力する。相関器出力ＲＣＹ′は次式で表される。
【００８４】
0004009005.tif 000008
但し、相関器出力ＲＣＹ′は行方向列方向の順序にて出力される。
【００８５】
（１０）式の第１項は、センサ素子の電流出力ai,iを表し、第２項はノイズの項である。Ｂの行列は±１の要素からなる行列、Ｍは１または０からなる行列なので、ノイズＮの各要素ｎi,jはそれぞれ独立しており、実効値がσnと仮定すると、統計的性質により、（１０）式第２項の実効値σmは、
0004009005.tif 000009
で表され、３９.１５dＢものノイズ改善効果を示す。
【００８６】
説明の中では、センサ素子Ｓi,iのＯＦＦ時のセンサ出力電流を０としたが、ｋ＊ａi,i（ｋは定数で０＜ｋ＜１）の場合についても、実施例２で議論したことを２次元に拡張すれば上記の走査方法でその誤差が与える影響を著しく減少させることがわかる。
【００８７】
実施例ではＭ系列信号を用いたが、Ｍ系列信号以外の２値信号として、Ｇｏｌｄ系列、バーカーコード、フランクコード、および相補系列コードなどがあり、これらを用いても良い。これらの符号系列はシフトレジスタ構造に適しており、係数が±１となるのでノイズ抑圧効果が大きい。
【００８８】
以上のように、本実施例のセンサアレイ装置は、タイミング発生手段と、Ｍ系列発生手段と、上記Ｍ系列発生手段から出力されるＭ系列信号を遅延させる遅延手段と、上記遅延手段の出力によって制御されるスイッチ手段と、上記スイッチ手段に接続されるセンサアレイと、上記スイッチ手段に接続される電流増幅手段と、係数が１からなる加減算器のみから構成される相関手段により、高速に計測してかつＳ／Ｎの高いセンサアレイ装置を実現することができる。
【００８９】
【発明の効果】
本発明のセンサアレイ装置は、Ｍ系列信号を発生し、発生したＭ系列信号の”０”または”１”に対応して読み出す対象のセンサを選択して、複数のセンサの検出信号を電流の次元で合成符号化してエネルギーを大きく取っておき、増幅器で発生する熱雑音やシステムからのノイズ、Ａ／Ｄ変換器で発生する量子化ノイズのエネルギー比率を下げておき、加減算器のみで構成する相関器を用いて復元することで、Ｓ／Ｎが高く、小規模で高速に動作するセンサアレイ装置を提供する。
【図面の簡単な説明】
【図１】本発明のセンサアレイ装置の実施の一形態に係るブロック図である。
【図２】図１に示すＭ系列発生器の詳細な構成図である。
【図３】図１及び、図２に示す１次元センサアレイ装置のＭ系列発生器の順次読み出し動作を示すタイミングチャートである。
【図４】本発明のセンサアレイ装置に係るセンサアレイの選択の空間的位置関係と時間変化を示す図である。
【図５】本発明のセンサアレイ装置に係るアナログスイッチの構成図である。
【図６】本発明のセンサアレイ装置の実施の一形態に係るデジタル相関器の一構成図である。
【図７】本発明のセンサアレイ装置の実施の一形態に係るアナログ相関器の他の構成図である。
【図８】本発明のセンサアレイ装置の実施の一形態に係るフォトダイオードとブロッキングダイオードを用いたセンサアレイの構成図である。
【図９】本発明のセンサアレイ装置に係るフォトダイオードとブロッキングダイオードの構造を示す要部断面図である。
【図１０】図９に示すセンサ素子のＩ−Ｖ特性図である。
【図１１】本発明のセンサアレイ装置の他の実施の形態に係る２次元センサアレイ装置の構成を示すブロック図である。
【図１２】図１１に示す第１相関器の構成図である。
【図１３】図１１に示す第２相関器の構成図である。
【図１４】図１１に示す２次元センサアレイ装置の走査方法を示すタイミングチャートである。
【図１５】図１１に示す第１シフトレジスタの構成図である。
【図１６】図１１に示す第２シフトレジスタの構成図である。
【図１７】図１１に示す第２Ｍ系列信号発生器の構成図である。
【図１８】図１１に示すフォトダイオードとブロッキングダイオードを用いた２次元センサアレイの構成図である。
【図１９】図１１に示す２次元センサアレイ装置の復元演算動作を示すタイミングチャートである。
【図２０】従来のセンサアレイ装置の一般的な構成図である。
【図２１】図２０のセンサアレイ装置の動作を示すタイミングチャートである。
【符号の説明】
１  センサアレイ
２  制御回路
３  Ｍ系列発生器
４  シフトレジスタ
５  アナログスイッチ
６  増幅器
７  相関器
１５  タイミング発生器
１６  第１Ｍ系列発生器
１７  第１シフトレジスタ
１８  第１アナログスイッチ
１９  ２次元センサアレイ
２０  第２Ｍ系列発生器
２１  第２シフトレジスタ
２２  第２アナログスイッチ
２３  差動電流増幅器
２４  Ａ／Ｄ変換器
２５  第１相関器
２６  フレームメモリ
２７  第２相関器
【図１】
0004009005.tif 000010
【図２】
0004009005.tif 000011
【図３】
0004009005.tif 000012
【図４】
0004009005.tif 000013
【図５】
0004009005.tif 000014
【図６】
0004009005.tif 000015
【図７】
0004009005.tif 000016
【図８】
0004009005.tif 000017
【図９】
0004009005.tif 000018
【図１０】
0004009005.tif 000019
【図１１】
0004009005.tif 000020
【図１２】
0004009005.tif 000021
【図１３】
0004009005.tif 000022
【図１４】
0004009005.tif 000023
【図１５】
0004009005.tif 000024
【図１６】
0004009005.tif 000025
【図１７】
0004009005.tif 000026
【図１８】
0004009005.tif 000027
【図１９】
0004009005.tif 000028
【図２０】
0004009005.tif 000029
【図２１】
0004009005.tif 000030