(57)【特許請求の範囲】
【請求項１】
ベース基板と、このベース基板上に配置され、主キャビティが設けられたフレームとを具備した高周波パッケージにおいて、前記主キャビティの壁に沿って配置されて前記ベース基板にろう付けされ、前記主キャビティの幅を狭くするブロックと、このブロックの配置によって幅が狭くなった部分で区分された前記主キャビティの複数の空間にそれぞれ収納された、電気素子を含むチップとを有することを特徴とする高周波パッケージ。
【請求項２】
ブロックは、金属または表面に導電層が形成された絶縁物で構成されている請求項１記載の高周波パッケージ。
【請求項３】
主キャビティの両側の壁に沿ってブロックが配置され、かつ、両側に配置された前記ブロックの間隔が前記主キャビティ内を伝送する信号の波長λの１／２以下である請求項１記載の高周波パッケージ。
【請求項４】
フレーム部分に、主キャビティとの間に壁または狭い開口を挟んで少なくとも１つの副キャビティが設けられ、かつ、前記主キャビティ内を伝送する信号の伝送方向における前記副キャビティの長さが、前記主キャビティ内を伝送する信号の波長λの１／２以下である請求項１記載の高周波パッケージ。
【請求項５】
主キャビティの端部に位置するフレーム部分を貫通し、かつ、表面に線路パターンが形成された接栓を設け、複数の前記チップ間または前記チップと前記接栓間に、線路パターンが表面に形成された寸法調整用基板を設けた請求項１記載の高周波パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マイクロ波やミリ波などに使用される高周波パッケージに関する。
【０００２】
【従来の技術】
マイクロ波やミリ波などに用いられる高周波回路は複数の電気素子、たとえばＦＥＴなどの半導体素子、および、コンデンサや抵抗、ストリップ線路などの回路素子から構成され、これらの電気素子は、通常、高周波パッケージ内に気密に封止されている。上記した高周波回路は小型化が要求されており、高周波パッケージも小型化している。
【０００３】
【発明が解決しようとする課題】
従来の高周波パッケージは小型化が進むと、高周波パッケージ内に配置された半導体素子や回路素子どうしが接近し、電気的結合が大きくなりアイソレーションが悪化する。そのため、高周波パッケージ内に高利得の半導体素子があると、発振が起るなどして伝送特性に悪い影響を与える。
【０００４】
この発明は、上記した欠点を解決し、良好なアイソレーションが得られる高周波パッケージを提供することを目的としている。
【０００５】
【課題を解決するための手段】
本発明は、ベース基板と、このベース基板上に配置され、主キャビティが設けられたフレームとを具備した高周波パッケージにおいて、前記主キャビティの壁に沿って配置されて前記ベース基板にろう付けされ、前記主キャビティの幅を狭くするブロックと、このブロックの配置によって幅が狭くなった部分で区分された前記主キャビティの複数の空間にそれぞれ収納された、電気素子を含むチップとを有することを特徴としている。
【０００６】
【発明の実施の形態】
本発明の実施形態について、多段高周波増幅回路を例にとり図１を参照して説明する。符号１１はベース基板で、たとえばコバールあるいは銅、ＣｕＭｏ、ＷＣｕなどの金属で形成されている。ベース基板１１上に長方形状のフレーム１２が配置されている。フレーム１２は、ベース基板１１と同じ材料で形成され、中央に大きな容積の長方形状の主キャビティ１３が設けられている。
【０００７】
主キャビティ１３内には、延長方向に位置する２つの壁１３ａ、１３ｂに沿って、それぞれ４個ずつの金属ブロック１４が互いに対向する形で同じ位置に所定間隔に配置され、ベース基板１１にろう付けされている。ブロック１４が配置された区間では、主キャビティ１３の幅が狭くなり、この狭くなった部分によって、主キャビティ１３は３個の空間Ｐ、Ｑ、Ｒに区分されている。
【０００８】
３個の空間Ｐ、Ｑ、Ｒには、それぞれＦＥＴなど増幅用の半導体素子を含んだ増幅用チップＡ１、Ａ２、Ａ３や、整合回路を構成するコンデンサチップＢ１、Ｂ２、Ｂ３などが収納されている。この場合、主キャビティ１３の長さと主キャビティ１３内に収納される増幅用チップＡ１、Ａ２、Ａ３などの長さとが相違している。そこで、両者の長さの相違を調整するために、表面にストリップ線路などの回路パターンが形成された寸法調整基板１５が、たとえば増幅用チップＡ３の外側に配置されている。
【０００９】
主キャビティ１３の一方の側に、主キャビティ１３よりも容積が小さい３個の副キャビティ１６が、主キャビティ１３の長手方向に設けられている。他方の側にも、主キャビティ１３よりも容積が小さい３個の副キャビティ１６が、主キャビティ１３の長手方向に設けられている。これらの副キャビティ１６には、たとえば、空間Ｐ、Ｑ、Ｒに収納された増幅用チップＡ１、Ａ２、Ａ３の増幅用半導体素子に対してバイアス電圧を供給するバイアス回路、たとえばコンデンサチップＣ１〜Ｃ６などが収納されている。
【００１０】
また、主キャビティ１３両端のフレーム１２部分をセラミック接栓１７ａ、１７ｂが貫通し、それぞれベース基板１１にろう付けされている。また、主キャビティ１３の空間Ｐ、Ｑ、Ｒと、これらの空間Ｐ、Ｑ、Ｒの両側に隣接する副キャビティ１６との間を仕切るフレーム１２の仕切壁部分にも、それぞれセラミック接栓１８が貫通し、それぞれベース基板１１にろう付けされている。また、それぞれの副キャビティ１６を構成するフレーム１２端部の壁部分にも、セラミック接栓１９が貫通し、それぞれベース基板１１にろう付けされている。
【００１１】
上記のセラミック接栓１７ａ、１７ｂ、１８、１９上にはすべてフレーム１２部分や仕切壁部分を貫通するストリップ線路などの回路パターンＬが形成されている。
【００１２】
なお、空間Ｐ、Ｑ、Ｒに収納された増幅用チップＡ１、Ａ２、Ａ３とコンデンサチップＢ１、Ｂ２、Ｂ３との間、コンデンサチップＢ１、Ｂ２、Ｂ３とセラミック接栓上に形成された回路パターンＬとの間、および、副キャビティ１６に収納されたコンデンサチップＣ１〜Ｃ６とセラミック接栓上に形成された回路パターンＬとの間は、それぞれワイヤ（図示せず）などによって電気的に接続されている。
【００１３】
また、ブロック１４で幅が狭くなっている部分の主キャビティ１３の幅Ｈ１、および、副キャビティ１６の主キャビティ１３内における信号の伝送方向における長さＨ２は、それぞれ増幅する信号の波長をλとした場合λ／２以下となっている。
【００１４】
上記した構成において、主キャビティ１３の一端に位置するフレーム１２部分に設けられたセラミック接栓１７ａ上の回路パターンＬから増幅する信号が入力する。入力した信号は、空間Ｐ、Ｑ、Ｒに収納された増幅用チップＡ１、Ａ２、Ａ３内の増幅回路で増幅され、寸法調整基板１５などを経て、主キャビティ１３の他端に位置するフレーム１２部分に設けられたセラミック接栓１７ｂ上の回路パターンＬを通して出力される。
【００１５】
上記したように、１つのベース基板板１１上に、壁で仕切られた複数のキャビティが設けられ、それぞれのキャビティ内に電気回路を構成するチップなどが収納されている。したがって、全体の構造を小型化できる。また、主キャビティと副キャビティとの間は壁で仕切られているため、アイソレーションが保たれる。主キャビティには複数のチップが収納されているが、チップ間に設けられる金属ブロックの間隔がλ／２以下になっているため、良好なアイソレーションが保たれる。なお、主キャビティの幅がλ／２以下の場合でも、キャビティの幅を金属ブロックで狭くすれば、入力と出力間、入力とバイアス回路間、出力とバイアス回路間のアイソレーションをより向上できる。
【００１６】
上記した構成の高周波パッケージによれば、１つのパッケージで多段増幅器などを構成でき、小型でかつ発振を防止した高利得増幅器を実現できる。
【００１７】
また、上記した構成によれば、主キャビティ内に配置されるコンデンサチップと、このコンデンサチップに接続されるワイヤとでフィルタ回路が構成され、同時に、その主キャビティに隣接する副キャビティ内にも、コンデンサチップとワイヤとでフィルタ回路が構成されている。この場合、２つのフィルタ回路が壁で仕切られているため、フィルタ回路間の結合が抑えられ良好なアイソレーションが得られる。
【００１８】
次に、本発明の他の実施形態について、そのフレーム部分の主要部を抜き出した図２を参照して説明する。図２では、図１に対応する部分には同じ符号を付し、重複する説明は一部省略する。
【００１９】
この実施形態では、主キャビティ１３と副キャビティ１６が幅の狭い開口２１で連結されている。この場合、開口２１部分の幅Ｈをλ／２以下にすれば同様の効果が得られる。
【００２０】
上記した実施形態では、主キャビティ内に増幅用チップを配置し、副キャビティ内にコンデンサチップを配置した場合で説明している。しかし、パッケージ内に構成される電気回路の種類によっては、主キャビティや副キャビティに他の回路素子を配置することもできる。たとえば、副キャビティ内に特性インピーダンスＺ0 が５０オームのマイクロストリップ線路基板を配置すれば、複数の高周波接栓を有する半導体パッケージが得られる。
【００２１】
また、ベース基板やフレーム、ブロックを金属で形成している。しかし、絶縁物の表面を導体でコーティングした構造を用いることもできる。
【００２２】
また、寸法調整基板や金属ブロックを用いている。この場合、寸法調整基板や金属ブロックの長さや大きさを変えれば、いろいろな寸法の回路素子に対応できる。
【００２３】
上記した構成によれば、１つのパッケージ内に複数の回路を構成でき、システムを組む場合のパッケージ総数を少なくでき、システムが小型化し、低価格化が実現される。また、キャビティ間の結合が少ないため、複数の高利得半導体素子をそれぞれのキャビティ内に配置することができ、小型で発振しにくい多段高利得増幅器などが容易に得られる。
【００２４】
【発明の効果】
本発明によれば、アイソレーションが良好なパッケージを実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための斜視図である。
【図２】本発明に使用されるフレームの一例を説明するための斜視図である。
【符号の説明】
１１…ベース基板
１２…フレーム
１３…主キャビティ
１４…ブロック
１５…寸法調整基板
１６…副キャビティ
１７ａ、１７ｂ…セラミック接栓
１８…セラミック接栓
１９…セラミック接栓
Ｐ、Ｑ、Ｒ…主キャビティ内に区分された空間
Ａ１、Ａ２、Ａ３…増幅用チップ
Ｂ１、Ｂ２、Ｂ３…コンデンサチップ
Ｃ１〜Ｃ６…コンデンサチップ
Ｌ…セラミック接栓上に形成された回路パターン
【図１】
0003981506.tif 000002
【図２】
0003981506.tif 000003