(57)【特許請求の範囲】
【請求項１】
第１の配線と第２の配線との交差部に画素をマトリックス状に配置してなる表示装置において、
上記各画素の画素回路は、
電気光学素子と、
前記電気光学素子を表示駆動する電位を保持する電位保持手段と、
前記電位保持手段により入力された電位を出力するバッファ回路と、
前記電位保持手段と直列に配置されている第１のスイッチング素子と、
前記第１のスイッチング素子または電位保持手段と前記第１の配線との間に配置されており、前記第２の配線により導通状態が制御される第２のスイッチング素子とを備えており、
前記電位保持手段が各電気光学素子に対して複数個配置されており、前記複数個の電位保持手段と前記バッファ回路との出力端子とが接続されていると共に、
前記第１のスイッチング素子と、前記第２のスイッチング素子と、前記電位保持手段とが、前記第１の配線と電源配線との間で直列に配置されていることを特徴とする表示装置。
【請求項２】
第１の配線と第２の配線との交差部に画素をマトリックス状に配置してなる表示装置において、
上記各画素の画素回路は、
電気光学素子と、
前記電気光学素子を表示駆動する電位を出力する電位保持手段と、
前記電位保持手段により入力された電位を出力するバッファ回路と、
前記電気光学素子またはバッファ回路と電位保持手段との間に配置されている第１のスイッチング素子と、
前記第１のスイッチング素子と前記第１の配線との間に配置されており、前記第２の配線により導通状態が制御される第２のスイッチング素子とを備えており、
前記電位保持手段が各電気光学素子に対して複数配置されており、前記複数の電位保持手段の出力端子と前記バッファ回路の出力端子とが接続されていると共に、
前記第１のスイッチング素子と、前記第２のスイッチング素子と、前記電位保持手段とが、前記第１の配線と電源配線との間で直列に配置されていることを特徴とする表示装置。
【請求項３】
前記バッファ回路の入力端子と出力端子との間に第３のスイッチング素子が配置されていることを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記第１のスイッチング素子は、前記第３のスイッチング素子が非導通状態のときに、前記複数の電位保持手段を切り替えるものであり、
前記バッファ回路は、前記第３のスイッチング素子が非導通状態のときに、該バッファ回路の入力端子の電位により該バッファ回路の出力端子の電位を設定するものであり、
前記第３のスイッチング素子は、前記バッファ回路の出力端子の電位が設定されたことに応じて導通状態とされるものであることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記バッファ回路は、入力電圧の振幅を増幅して出力するものであり、
前記第３のスイッチング素子のゲート電圧の振幅が前記バッファ回路の出力電圧の振幅よりも小さいことを特徴とする請求項３または４に記載の表示装置。
【請求項６】
前記第１の配線と前記第２の配線との交差部に、前記バッファ回路の電源配線間を容量性結合する容量性結合手段が設けられていることを特徴とする請求項１〜５のいずれか１項に記載の表示装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の表示装置を用いた表示方法であって、
前記第２のスイッチング素子が導通状態のとき、前記第１のスイッチング素子を制御しながら、前記第１の配線の電位に対応して前記複数の電位保持手段のそれぞれの電位を時分割で設定する電位設定ステップと、
前記第２のスイッチング素子が非導通状態のとき、前記電位保持手段の電位を前記バッファ回路の入力端子へ印加し、その印加された電位に対応する前記バッファ回路の出力により前記電位保持手段を再充電する再充電ステップと、
前記電位保持手段または前記バッファ回路または前記第１の配線の出力により、前記電気光学素子の表示状態を制御する第１の表示状態制御ステップとを含んでなることを特徴とする表示方法。
【請求項８】
請求項７に記載の表示方法であって、
前記第２のスイッチング素子が非導通状態のとき、前記第１のスイッチング素子を用いて複数の電位保持手段から１つの電位保持手段を選択する電位保持手段選択ステップと、
前記第１のスイッチング素子を用いて前記バッファ回路へ電位を入力する電位保持手段を切り替えることにより、前記電気光学素子の表示状態を制御する第２の表示状態制御ステップとを含んでなることを特徴とする表示方法。
【請求項９】
請求項１乃至６のいずれか１項に記載の表示装置を用いた表示方法であって、
前記第２のスイッチング素子が導通状態のときに、前記複数の電位保持手段の電位を２値の電位のいずれかに設定するとともに、前記電気光学素子の表示状態を２つ以上の状態のいずれかに設定する表示状態設定ステップと、
前記第２のスイッチング素子が非導通状態のときに、前記複数の電気光学素子の表示状態を前記電位保持手段に設定された電位に対応した状態に設定する表示状態再設定ステップとを含むことを特徴とする表示方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＴＦＴ（Thin Film Transistor）シリコン基板を用いた電気光学素子を用いた表示装置およびこの表示装置を用いた表示方法に関し、特に電気光学素子として有機ＥＬ（Electro Luminescence ）や液晶を用いた表示装置および表示方法に関するものである。
【０００２】
【従来の技術】
近年、液晶表示装置、ＥＬ表示装置、ＦＥＤ（Field Emission Display）表示装置等の表示装置の開発が盛んに行われている。なかでも、液晶表示装置やＥＬ表示装置は、その軽量性、低消費電力性を活かし、携帯電話や携帯型のパーソナルコンピュータ等の表示装置として注目されている。一方、これらの携帯機器では、搭載される機能が増加の一途を辿り、表示装置に対して、更なる小型軽量化、低消費電力化が強く要求されている。
【０００３】
この表示装置の低消費電力化のための手法として従来より用いられている技術である特開平８−１９４２０５号公報には、各画素毎にメモリ機能をもたせ、その記憶内容に対応した基準電圧をスイッチングすることで、同一画素を表示する場合の周期的な再書込を停止し、駆動回路の消費電力を低減することが示されている。
【０００４】
すなわち、図１４に示すように、第１のガラス基板上には画素電極２０２がマトリクス状に配置されており、その画素電極２０２間には走査線２０３が、該走査線２０３と直交する方向に信号線２０４が配置されている。また、走査線２０３と平行し、参照線２０５が配置されている。走査線２０３と信号線２０４との交差部には後述するメモリ素子２０６が設けられ、該メモリ素子２０６と画素電極２０２との間にスイッチ素子２０７が介在するように設けられている。
【０００５】
前記走査線２０３は１垂直周期毎に走査線ドライバ２０８によって選択的に制御され、前記信号線２０４は１水平周期毎に信号線ドライバ２０９によって一括して制御され、前記参照線２０５は参照線ドライバ２１０によって一括して制御される。前記第１のガラス基板上には所定距離だけ離れて第２のガラス基板が対向配置されており、該第２のガラス基板の対向面には対向電極が形成されている。そして、２つの基板の表面には配向膜が形成され、この２つのガラス基板間に、表示材料として、電気光学素子である液晶が封入されている。
【０００６】
図１５は、図１４における各画素部の構成を詳細に示す回路図である。相互に直交するように形成された走査線２０３と信号線２０４との交差部に、２値データを保持する前記メモリ素子２０６が形成されており、このメモリ素子２０６には、保持されている情報を出力する出力部が設けられている。この出力部には、３端子のスイッチ素子２０７が接続されている。メモリ素子２０６に保持されている情報は、前記スイッチ素子２０７を介して出力される。スイッチ素子２０７の制御入力端には前記メモリ素子２０６からの出力が与えられ、一端には前記参照線２０５の基準電圧Ｖｒｅｆが与えられ、他端には前記画素電極１から液晶層２１５を介して前記対向電極２１６の共通電圧Ｖｃｏｍが与えられる。したがって、メモリ素子２０６の出力に応じてスイッチ素子２０７の一端から他端への抵抗値が制御され、液晶層２１５のバイアス状態を調整している。
【０００７】
この図１５に示す構成では、メモリ素子には、Poly-Si （ポリシリコン）ＴＦＴから成る２段のインバータ２１２，２１３を用い、正帰還された形のメモリ回路、すなわちスタティク型メモリ素子が用いられている。ここで、前記走査線２０３の走査電圧Ｖｇがハイレベルとなり、該走査線２０３が選択されると、ＴＦＴ２１１が導通状態となり、信号線２０４から与えられる信号電圧Ｖｓｉｇは、該ＴＦＴ２１１を介してインバータ２１２のゲート端子へ入力される。このインバータ２１２の出力は、インバータ２１３で反転されて該インバータ２１２のゲート端子に再入力され、こうしてＴＦＴ２１１が導通状態のときにインバータ２１２に書込まれたデータが、同極性で該インバータ２１２に帰還され、該ＴＦＴ２１１が再度導通状態となるまで保持される。前記説明したように、前記公報には、液晶表示装置の画素にスタティク型メモリ素子を１個配置した構成が開示されている。
【０００８】
また、このようにポリシリコンＴＦＴを用いてスタティク型メモリ素子を画素毎に作り込む別の構成として、有機ＥＬの画素にスタティク型メモリ素子が複数配置された構成が特開平２−１４８６８７（特許２７２９０８９）号公報に開示されている。図１６は、その従来技術における各画素部の構成を示す回路図である。この従来技術では、各画素は、複数のメモリセルｍ１，ｍ２，…，ｍｎ（図１６では、ｎ＝４）と、定電流回路２２５と、前記各メモリセルｍ１〜ｍｎのデータによって制御され、前記定電流回路２２５の基準電流を作成するトランジスタｑ１〜ｑｎと、前記定電流回路２２５からの電流で駆動される有機ＥＬ素子２２６とを備えて構成されている。同じ画素に対応したメモリセルｍ１〜ｍｎには、共通にロー電極制御信号ｖｌが与えられ、また個別にｎｂｉｔのコラム電極制御信号ｂ１〜ｂｎが与えられる。
【０００９】
定電流回路２２５は、ＴＦＴ２２３，２２４を用いたカレントミラー回路であるので、有機ＥＬ素子２２６を流れる電流は、相互に並列に接続されたトランジスタｑ１〜ｑｎを流れる電流の総和である前記基準電流によって決定され、またこのトランジスタｑ１〜ｑｎを流れる電流は、メモリセルｍ１〜ｍｎに保存されたデータによって決定されるトランジスタｑ１〜ｑｎのゲート電圧により設定される。
【００１０】
各メモリセルｍ１〜ｍｎは、たとえば図１７に示すように構成されている。すなわち、前記ロー電極制御信号ｖｌの入力を反転させるＣＭＯＳインバータ２２８と、保持用のＣＭＯＳインバータ２３０と、帰還用のＣＭＯＳインバータ２３１と、前記ロー電極制御信号ｖｌおよび反転用のＣＭＯＳインバータ２２８の出力に応答して、前記保持用のインバータ２３０のゲートに、前記コラム電極制御信号ｂ１〜ｂｎを入力するか、帰還用のインバータ２３１の出力を帰還するのかを制御するＭＯＳ伝送ゲート２２７、２２９とを備えて構成されている。したがって、前記ロー電極制御信号ｖｌが選択状態のとき、ＭＯＳ伝送ゲート２２７が導通状態となり、ＭＯＳ伝送ゲート２２９が非導通状態となるので、コラム入力信号ＢｎがＭＯＳ伝送ゲート２２７を通しＣＭＯＳインバータ２３０のゲートに入力される。また、前記ロー電極制御信号ｖｌが非選択状態のとき、ＭＯＳ伝送ゲート２２７が非導通状態、ＭＯＳ伝送ゲート２２９が導通状態となるので、ＣＭＯＳインバータ２３１の出力がＭＯＳ伝送ゲート２２９を通してＣＭＯＳインバータ２３０に帰還する。したがって、このメモリセルｍ１〜ｍｎは、ＣＭＯＳインバータ２３０の出力をＣＭＯＳインバータ２３１及びＭＯＳ伝送ゲート２２９を通してＣＭＯＳインバータ２３０のゲートに帰還させるスタティク型のメモリ素子構成となっている。
【００１１】
このように特開平２−１４８６８７（特許登録２７２９０８９）号公報には、有機ＥＬ表示装置の画素にスタティク型のメモリ素子を複数配置した構成が開示されている。なお、ポリシリコン基板を用いた表示装置では、電気光学素子を駆動するためのドライバ回路もポリシリコンＴＦＴを用いて形成することができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、特開平８−１９４２０５号公報記載の従来技術では、図１５に示すように、１つの画素が、液晶層２１５と、液晶駆動用のスイッチ素子２０７と、１ｂｉｔのメモリ素子２０６とから構成されている。したがって、このメモリ２０６を用いて１つの液晶素子当たり白黒２値表示はできても、３階調以上の多階調表示はできないという問題がある。また、これらのメモリ素子２０６は静止画像表示を行うことはできるが、動画像表示では用いられないという問題もある。従って、特開平８−１９４２０５号公報の従来技術では、多階調表示および動画像表示を行う為に表示画面の周辺に配置するドライバ回路規模が画素にメモリ素子を配置しない表示装置と変わらない、すなわちドライバ回路規模を小さくできないという問題がある。
【００１３】
この点、特開平２−１４８６８７（特許登録２７２９０８９）号公報の従来技術のように、画素に配置された複数のスタティク型のメモリ素子ｍ１〜ｍｎを用いて階調表示する場合、多諧調表示時や動画表示時にこの複数のメモリ素子を用いＤ／Ａ変換するため、ドライバ回路側にＤ／Ａ変換回路が必要なくなり、表示画面の周辺に配置するドライバ回路規模を小さくすることができる。
【００１４】
しかし、図１６に示すように、メモリ素子ｍ１〜ｍｎのそれぞれに１０個のＴＦＴが使われており、階調表示を行うために必要なＴＦＴの数が非常に多くなるという問題がある。ここで、仮にインバータ２個と選択用ＴＦＴ２個の合計６個のＴＦＴによりメモリ素子ｍ１〜ｍｎのそれぞれを構成したと仮定して、４ｂｉｔ階調表示を行うために必要な一画素当りのＴＦＴの数を計算する。すると、メモリセル当たり必要なＴＦＴの個数にｂｉｔ数を乗じた個数、つまりメモリセル当たり必要なＴＦＴの個数（６個）×ｂｉｔ数（４ｂｉｔ）＝２４個となる。これに加えて図１６に示すように、階調表示を行うためのＴＦＴもさらに必要である。
【００１５】
ここで、例えば１００ＤＰＩ（ドット／インチ）程度の表示装置を考えると、その画素サイズは２５０μｍ角となる。この画素サイズにＲＧＢ３色のドットを配置する必要があるため、１ドット当たり前記個数のＴＦＴを配置することは、現状の設計ルール（４〜２［μｍ］ルール）のポリシリコンプロセスでは、極めて困難である。
【００１６】
一方、メモリ素子としてコンデンサを用いるダイナミック型のメモリ素子の構成では、メモリ素子１ｂｉｔ当たりに必要なＴＦＴの個数は１〜２個程度であるため、少ない数のＴＦＴを用いてメモリ素子を構成することができる。しかしながら、ダイナミック型メモリ素子では、コンデンサに蓄積された電荷が、リーク電流により消失されるため、静止画を記憶して表示させることができないという問題がある。
【００１７】
本発明は前記問題に対してなされたものであり、静止画および動画像の多諧調を表示する時にも利用することができる疑似スタティク型メモリ素子を用いて各画素にメモリを構成し、メモリ素子１ｂｉｔ当たりに必要なＴＦＴの個数を減らすことができ、かつ表示画面の周辺に配置するドライバ回路規模を小さくすることのできる表示装置、および表示方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明は、データ配線とゲート配線との交差部に対応して、マトリックス状に電気光学素子を配置し、その電気光学素子に対応させて、複数の記憶素子（メモリ素子）を配置する表示装置およびこの表示装置を用いた表示方法に関する。そして、本発明の表示装置は、この複数の記憶素子を電位保持手段であるコンデンサを用いて構成すると供に、前記コンデンサの電位を入力とし、その出力電圧により前記コンデンサの電位を再補充するバッファ回路を配置したものである。
【００１９】
本発明の表示装置は、前記課題を解決するために、第１の配線と第２の配線との交差部にマトリックス状に配置された電気光学素子と、前記電気光学素子を表示駆動する電位を保持する電位保持手段と、前記電位保持手段により入力された電位を出力するバッファ回路と、前記電位保持手段と直列に配置されている第１のスイッチング素子と、前記第１のスイッチング素子または電位保持手段と前記第１の配線との間に配置されており、前記第２の配線により導通状態が制御される第２のスイッチング素子とを備えており、前記電位保持手段が各電気光学素子に対して複数個配置されており、前記複数個の電位保持手段と前記バッファ回路との出力端子とが接続されていることを特徴としている。
【００２０】
本発明の表示装置は、前記の課題を解決するために、第１の配線と第２の配線との交差部にマトリックス状に配置された電気光学素子と、前記電気光学素子を表示駆動する電位を出力する電位保持手段と、前記電位保持手段により入力された電位を出力するバッファ回路と、前記電気光学素子またはバッファ回路と電位保持手段との間に配置されている第１のスイッチング素子と、前記第１のスイッチング素子と前記第１の配線との間に配置されており、前記第２の配線により導通状態が制御される第２のスイッチング素子とを備えており、前記電位保持手段が各電気光学素子に対して複数配置されており、前記複数の電位保持手段の出力端子と前記バッファ回路の出力端子とが接続されていることを特徴としている。
【００２１】
前記の発明により、ダイナミック型メモリ素子を擬似的なスタティク型メモリ素子として用いることができるため、スタティク型メモリ素子を用いる場合と比較して、画素を構成する為に必要なＴＦＴの数を減らすことが可能になる。このように画素にメモリ素子を取り込むことで、動画表示あるいは階調表示を行うために必要な、表示画面の周辺に配置されるドライバ回路の規模を小さくすることができる。したがって、画素に複数のメモリ素子を取り込まない構成と比べ、ドライバ回路の規模が小さい表示装置を提供することができる。また、画素に取り込むメモリ素子をスタティク型メモリ素子とした場合と比べ、必要なＴＦＴの数を少なくすることができる。
【００２２】
すなわち、ＴＦＴ等により実現される第２のスイッチング素子が、前記電位保持手段と、データ配線である第１の配線との間に配置されている。このため、第２のスイッチング素子を制御することにより、第１の配線からの電位を電位保持手段に与えることができる。これにより、データ配線である第１の配線と、ゲート配線である第２の配線の交差部に対応して、画素回路をマトリックス状に配置することができる。
【００２３】
また、バッファ回路の出力端子と電位保持手段の出力端子とは、直接的または間接的に、すなわち直接またはスイッチング素子のソース・ドレイン端子を通して間接的に接続されている。このため、バッファ回路の出力電位により電位保持手段を再びチャージすることができる。これにより、ダイナミック型メモリ素子を擬似的にスタティク型メモリ素子として用いることが可能となる。
【００２４】
ここで、コンデンサ等により実現される電位保持手段は、１つの電気光学素子に対して複数配置されており、両者の間には第１のスイッチング素子が配置されている。このため、第１のスイッチング素子を制御することにより、電位保持手段を切り替えることができる。また、電位保持手段に保持されている電位をバッファ回路へ入力する場合、電位保持手段の電位とバッファ回路の出力電位とが合成されてバッファ回路へ入力されることになる。
【００２５】
なお、前記第１のスイッチング素子は電位保持手段と電気光学素子またはバッファ回路との間に設けられることが多いが、コンデンサの電荷は一方の端子がオープン状態になると移動できないので、第１のスイッチング素子と電気光学素子またはバッファ回路との間に電位保持手段を設けることも可能である。
【００２６】
ここで、バッファ回路の入力電位がバッファ回路の出力電位によって影響されることを防止するためには、電位保持手段の容量を大きくとればよい。またはバッファ回路の出力抵抗を大きくとればよい。あるいは、前記電位保持手段を切り替える動作中にバッファ回路の出力端子と入力端子とを切り離す、ＴＦＴ等により実現される第３のスイッチング素子を配置してもよい。
【００２７】
なお、前記バッファ回路およびスタティク型メモリ素子は、いずれも通常２つのインバータ回路から構成されるものである。本発明の手段を１個の電気光学素子に対して１個の電位保持手段を配置する構成に適用することも可能であるが、この構成では、ドライバ回路を構成するために必要なＴＦＴの個数が、スタティク型メモリ素子を用いるものと変わらない。しかしながら、本発明の表示装置は、１個の電気光学素子に対し複数の電位保持手段が配置されている構成において効果を発揮する。これは、複数のスタティク型メモリ素子により表示装置を構成した場合と比較して、１ｂｉｔ（ビット）あたりのドライバ回路を構成するＴＦＴの個数を減らすことができるからである。
【００２８】
したがって、上記説明した本発明の手段により、電位保持手段１個あたり、すなわちメモリ素子１ｂｉｔあたりのＴＦＴの個数を減らすことができ、かつ表示画面の周辺に配置するドライバ回路の規模を小さくすることができる表示装置を提供することが可能となる。
【００２９】
本発明の表示装置は、好ましくは、前記バッファ回路の入力端子と出力端子との間に第３のスイッチング素子が配置されていることを特徴としている。
【００３０】
前記の発明により、バッファ回路の入力端子と出力端子との間に配置されている第３のスイッチング素子により、バッファ回路の出力電位によるバッファ回路の入力電位への影響を防ぐことができる。
【００３１】
ここで、電位保持手段の容量を大きくするためには、容量に応じた大きな面積を割り当てる必要があるが、第３のスイッチング素子を配置しているため電位保持手段に大きな面積を割り当てることが不要となり、電位保持手段を小さくすることにより、表示装置を小型化することができる。
【００３２】
本発明の表示装置は、前記の課題を解決するために、前記第１のスイッチング素子は、前記第３のスイッチング素子が非導通状態のときに、前記複数の電位保持手段を切り替えるものであり、前記バッファ回路は、前記第３のスイッチング素子が非導通状態のときに、該バッファ回路の入力端子の電位により該バッファ回路の出力端子の電位を設定するものであり、前記第３のスイッチング素子は、前記バッファ回路の出力端子の電位が設定されたことに応じて導通状態とされるものであること特徴としている。
【００３３】
これにより、第３のスイッチング素子が非導通状態のときに、導通状態とする前記第１のスイッチング素子を切り替えることで、バッファ回路に入力する電位保持手段を切り替えることができる。また、その電位保持手段の電位に対応する正極性出力が、前記バッファ回路から得られた後に、前記第３のスイッチング素子を導通状態として電位保持手段の電位を再充電させることができる。
【００３４】
なお、前記電位保持手段と第１のスイッチング素子が１対複数対応する場合もあれば、１対１対応する場合もある。１対複数対応する前者の場合、各画素当たりに必要とされる第１のスイッチング素子の制御配線の数を少なくできるので好ましい。
【００３５】
一方、１対１対応する後者は、各電位保持手段に対応する第１のスイッチング素子を独立に制御可能となるので、２つの電位保持手段が同時に選択されないよう制御できるので好ましい。
【００３６】
したがって、バッファ回路の出力電位によるバッファ回路の入力電位への影響を防ぎつつ、ダイナミック型メモリ素子を擬似的にスタティク型メモリ素子として用いることができる。このため、メモリ素子１ｂｉｔあたりのＴＦＴの個数を減らすことが可能となる。
【００３７】
本発明の表示装置は、前記の構成において特に好ましくは、前記バッファ回路が、入力電圧の振幅を増幅して出力するものであり、前記第３のスイッチング素子のゲート電圧の振幅が前記バッファ回路の出力電圧の振幅よりも小さいことを特徴としている。
【００３８】
これにより、前記電位保持手段からバッファ回路へ入力された入力電圧の振幅を増幅させて、前記電気光学素子に出力することができる。すなわち、電位保持手段により入力された電圧の振幅をバッファ回路により増幅させて、前記電気光学素子の必要な振幅の電圧として出力することができる。
【００３９】
ここで、バッファ回路により増幅された電圧をそのままバッファ回路の入力端子へ戻すと、入力端子で想定されている電圧の振幅よりも大きくなり、第１・第２のスイッチング素子等で動作不良を起こすおそれがある。しかし、前記第３のスイッチング素子を通過できる電圧振幅はそのゲート電圧により制限されるので、前記第３のスイッチング素子のゲート電圧の振幅が前記バッファ回路の出力電圧の振幅よりも小さい構成とすることにより、前記動作不良の発生を防止することができる。
【００４０】
一般にＴＦＴ等のスイッチング素子のサイズを小さくするためには、その耐圧を低く設定する必要がある。また、スイッチング素子を駆動するためのゲート電圧を低く抑えることにより、ゲート電極のチャージアップ・ダウンに伴う消費電力を低くすることもできる。従って、表示装置の消費電力を低くするために、前記バッファ回路の（第１のスイッチング素子を含む）入力端子側を低電圧回路構成とすることが好ましく、その為には前記バッファ回路の入力端子に戻る電圧の振幅を制限することが好ましい。
【００４１】
そこで、バッファ回路の出力端子と前記電位保持手段の出力端子との間に配置されている第３のスイッチング素子のゲート電圧の振幅を前記バッファ回路の出力電圧の振幅よりも小さくしている。
【００４２】
これにより、バッファ回路の入力端子と出力端子の間にある第３のスイッチング素子のゲート端子へ与える電圧振幅を制限し、その制限された電圧振幅の範囲内でバッファ回路の出力端子から入力端子へ電圧を戻すことができる。例えば、前記第３のスイッチング素子としてｎ型ＴＦＴを用いる場合、そのソース端子へ１２Ｖの電圧を印加しても、ゲート端子へ６Ｖの電圧を印加した場合には、ドレイン端子から出てくる電圧はおよそ５Ｖ程度となる。
【００４３】
前記説明したように、第３のスイッチング素子を配置し、そのゲート電圧の振幅を制限することにより、前記バッファ回路の入力端子側のＴＦＴの耐圧を低く設定できるため、ＴＦＴのサイズを小さくすることができる。また、それらＴＦＴを制御する配線の電位を低く抑えることができる。このため、表示装置の消費電力を低くすることができる。
【００４４】
本発明の表示装置は、前記第１の配線と前記第２の配線との交差部に、前記バッファ回路の電源配線間を容量性結合する容量性結合手段が設けられていることが好ましい
上記の構成により、容量性結合手段から、バッファ回路の電源配線に対して、スイッチングに必要な電荷を供給することができる。このため、スイッチング不良による表示装置のノイズや誤動作の発生を防止することが可能となる。
【００４５】
例えば、本発明の表示装置のバッファ回路の電源配線間に、必要な配線幅よりも広い幅を有する配線を施して、コンデンサ等の容量性結合手段を形成する。このように画素にコンデンサを形成することで、バッファ回路やインバータ回路の出力状態が変化するときに必要な電荷を、画素に配置されているコンデンサから供給し、電源配線から供給すべき電荷を減らすことが可能となる。
【００４６】
このことにより、電源配線へ供給する電荷が変動した時に発生するノイズの発生を抑えて、バッファ回路やインバータ回路の誤動作を防止することができる。また、電気光学素子へ印加される電位の変動を抑えて、表示品位の劣化を低減することができる。したがって、画像表示装置の信頼性および表示品位を向上させることができる。
【００４７】
本発明の表示方法は、前記の課題を解決するために、前記表示装置を用いた表示方法であって、前記第２のスイッチング素子が導通状態のとき、前記第１の配線の電位に対応して前記電位保持手段の電位を設定する電位設定ステップと、前記第２のスイッチング素子が非導通状態のとき、前記電位保持手段の電位を前記バッファ回路の入力端子へ印加し、その印可電圧に対応する前記バッファ回路の出力により前記電位保持手段を再充電する再充電ステップと、前記電位保持手段または前記バッファ回路の出力により、前記電気光学素子の表示状態を制御する第１の表示状態制御ステップとを含んでなることを特徴としている。
【００４８】
すなわち、電位設定ステップにおいて、第２のスイッチング素子のソース端子を第１の配線すなわちデータ配線へ接続させ、ゲート端子を第２の配線すなわちゲート配線へ接続させ、前記第２のスイッチング素子が導通状態のとき、前記データ配線の電位をドレイン端子から得て、その電位に対応した電位を前記電位保持手段へ保持させる。そして、再充電ステップにおいて、前記第２のスイッチング素子が非導通状態のとき、前記電位保持手段の電位を前記バッファ回路へ入力させ、そのバッファ回路の出力により前記電位保持手段を再充電し、その電位を維持することができる。
【００４９】
そして、第１の表示状態制御ステップにおいて、前記電位保持手段または前記バッファ回路の出力に対応して、前記電気光学素子の表示状態を制御するものである。なお、上記再充電ステップと表示状態制御ステップとは同時に行われる場合が多い。
【００５０】
したがって、ダイナミック型メモリ素子を擬似的なスタティク型メモリ素子として用いることにより階調表示を行うことができる。このため、少ない数のＴＦＴにより構成された表示装置を用いて階調表示を行うことが可能となる。
【００５１】
なお、個々の画素毎にバッファ回路を配置する構成の表示装置においては、前記電気光学素子の表示状態は前記バッファ回路、前記電位保持手段、または前記第１の配線の出力電圧に対応して設定されるものとみなすことができる。また、複数の画素毎にバッファ回路を配置する構成の表示装置では、前記電気光学素子の表示状態は前記電位保持手段または前記第１の配線の出力電圧に対応して設定されるものとみなすことができる。
【００５２】
本発明の上記表示方法の好ましい構成として、前記表示装置を用いた表示方法であって、前記第２のスイッチング素子が非導通状態のとき、前記第１のスイッチング素子を用いて複数の電位保持手段から１つの電位保持手段を選択する電位保持手段選択ステップと、該選択された電位保持手段の電位を前記バッファ回路の入力端子へ印加する電位印加ステップと、前記第１のスイッチング素子を用いて前記バッファ回路へ電位を入力する電位保持手段を切り替えることにより、前記電気光学素子の表示状態を制御する第２の表示状態制御ステップとを含んでなることを特徴としている。
【００５３】
前記の構成により、前記電気光学素子の表示状態を時間分割的に切り替え階調表示を行うことができる。
【００５４】
すなわち、電位保持手段選択ステップにおいて、画素毎にコンデンサ等の電位保持手段を複数配置し、前記電位保持手段と前記バッファ回路の入力端子との間に、該電位保持手段に対応して配置されている第１のスイッチング素子のうちの１つを導通状態とする。これにより、複数の電位保持手段から１つの電位保持手段を選択し、該選択された電位保持手段の電位を前記バッファ回路の入力端子へ印加することができる。
【００５５】
そして、表示状態制御ステップにおいて、導通状態とする第１のスイッチング素子を時間的に切り替えて、電位保持手段をバッファ回路により再充電する。これにより、前記電気光学素子に電位を与えて、前記表示装置に時間分割階調表示をさせることができる。
【００５６】
導通状態とする第１のスイッチング素子の切り替えに対応した期間を、順に第１の期間、第２の期間、…として、時間分割表示の方法を以下に説明する。第１の期間において、前記複数の第１のスイッチング素子のうちの特定のスイッチング素子（以下、スイッチング素子Ａと記す）を導通状態とし、前記複数の電位保持手段のうちスイッチング素子Ａに対応するものの電位を前記バッファ回路に与えて、そのバッファ回路の出力または電位保持手段の出力により電気光学素子の表示状態を設定する。
【００５７】
そして、第２の期間において、前記複数の第１のスイッチング素子のうちスイッチング素子Ａとは異なる特定のスイッチング素子（以下、スイッチング素子Ｂと記す）を導通状態とし、前記複数の電位保持手段のうちスイッチング素子Ｂに対応するものの電位を前記バッファ回路に与え、そのバッファ回路の出力または電位保持手段の出力により電気光学素子の表示状態を設定する。このようにして、前記表示装置を用いて、時間分割階調表示を行うことができる。
【００５８】
この場合、好ましくは、前記第２の期間の後に第３の期間を設け、その第３の期間において、再度スイッチング素子Ａを導通状態とし、前記複数の電位保持手段のうち、スイッチング素子Ａに対応するものの電位を再度前記バッファ回路に与え、そのバッファ回路の出力により電気光学素子の表示状態を設定することがより好ましい。
【００５９】
前記説明した方法により時間分割階調表示すると、視線が移動した場合においても、少なくとも第１の期間か第３の期間の何れかの期間を捉えることができるため、隣接する画素で階調表示レベルが異なることによる発光タイミングの違いの影響（いわゆる動画偽輪郭）を緩和することができる。
【００６０】
なお、先に記載したように、電位保持手段の容量が前記バッファ回路から出力される電流に比べて小さい場合、バッファ回路の入力電位がその出力電位により影響を受けないようにする必要がある。このため、前記表示装置の前記バッファ回路の出力端子と入力端子との間に第３のスイッチング素子が配置されている表示装置を用いることが好ましい。
【００６１】
本発明の表示方法は、前記表示装置を用いた表示方法であって、前記第２のスイッチング素子が導通状態のときに、前記複数の電位保持手段の電位を２値の電位のいずれかに設定するとともに、前記電気光学素子の表示状態を２つ以上の状態のいずれかに設定する表示状態設定ステップと、前記第２のスイッチング素子が非導通状態のときに、前記複数の電気光学素子の表示状態を前記電位保持手段に設定された電位に対応した状態に設定する表示状態再設定ステップとを含むことを特徴としている。
【００６２】
前記の発明により、階調表示に必要なｂｉｔ数に対応する数の電位保持手段を各画素に配置することが困難な場合においても、所望の階調表示を行うことができる。例えば、６ｂｉｔ分すなわち６個よりも少ない数の電位保持手段が画素に配置されている表示装置を用いて６ｂｉｔ階調表示を行うことが可能となる。
【００６３】
すなわち、画素にｍ個の電位保持手段しか配置できないが、ｎｂｉｔ階調表示（ｎ＞ｍ，ｍ、ｎ供に正の整数）する場合において、第２のスイッチング素子が導通状態の間に、前記不足する階調分の表示を２値以上（好ましくは３値以上）の多値電位データとして、電気光学素子に表示させることができる。
【００６４】
例えば、第２のスイッチング素子が導通状態の間に、前記ｍ個の電位保持手段のうちの１個を用いて（ｎ＋１−ｍ）ｂｉｔ階調分の多値電位データを保持し、残りの電位保持手段を用いて（各コンデンサに２値電位データを保持し）（ｍ−１）ｂｉｔ分のデータを保持する。そして、前記第２のスイッチング素子が非導通状態の間に、前記多値電位データを保持させた電位保持手段により前記電気光学素子の表示状態を設定して多階調表示を行い、その後前記（ｍ−１）個の電位保持手段に保持された２値電位データにより前記電気光学素子の表示状態を設定して時間分割階調表示を行うことにより、前記不足する階調分の表示を３値以上の多値電位データとして、電気光学素子に表示させることができる。
【００６５】
また、例えば、第２のスイッチング素子が導通状態の間に、前記電気光学素子に（ｎ−ｍ）ｂｉｔ階調分の多値データ表示を行わせ、更にｍ個の電位保持手段を用いて（各コンデンサに２値電位データを保持し）ｍｂｉｔ分のデータを保持させ、前記第２のスイッチング素子が非導通状態の間に、前記ｍ個の電位保持手段に保持された２値データにより前記電気光学素子の表示状態を設定して時間分割階調表示を行うことにより、前記不足する階調分の表示を２値以上の多値電位データとして、電気光学素子に表示させることができる。
【００６６】
また、本発明のようにアンプ回路やインバータ回路を画素に構成する場合、それらアンプ回路やインバータ回路の電源間にコンデンサ素子を構成することが好ましい。
【００６７】
この場合、コンデンサ素子は画素に配置することが好ましい。特に、アンプ回路やインバータ回路の電源端子のそばに形成することが好ましい。
【００６８】
これは、アンプ回路やインバータ回路の出力が変化するとき、必要な電荷をパネル周辺から得るより、画素に配置したコンデンサから得た方が、隣接する画素に与えるノイズが少ないからである。このようなノイズにより誤動作や表示品位の乱れが生じるので、その乱れを少なくする方法として、このような画素に配置されたコンデンサは有効である。
【００６９】
【発明の実施の形態】
本発明は画素にメモリ素子を配置している表示装置に関し、特に画素にメモリ素子を配置することによりドライバ回路の構成を間単にすることができる表示装置およびこの表示装置を用いた表示方法（駆動方法）に関するものである。従って、本発明の表示装置は、ドライバ回路までＴＦＴ（薄膜トランジスタ）で作り込むことができるポリシリコンプロセスを用いて形成されたＴＦＴを備えてなるものであることが好ましい。
【００７０】
そこで、本実施の形態において用いられるＴＦＴを作製する為のＴＦＴ製作プロセスとしては、ポリシリコンプロセス、特にその代表的な例であるＣＧＳ（Continuous Grain Silicon）ＴＦＴ製作プロセスや、一般的に用いられているポリシリコン（Poly-Si ）ＴＦＴ製作プロセス等を用いることができる。なお、ＣＧＳＴＦＴ製作プロセスについては、例えば、特開平８−２０４２０８、特開平８−２５０７４９等に記載されているため、本実施の形態においてはその詳細な説明は省略する。
【００７１】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図５に基づいて説明すれば、以下のとおりである。
【００７２】
図２に本実施の形態の表示装置６１の概略の全体構成を示す。同図に示すように、本実施の形態の表示装置６１は、電気光学素子を有機ＥＬ素子（電気光学素子）３とした表示画面４１を有するＥＬディスプレイであるけれども、有機ＥＬ素子３の代わりに液晶素子やＦＥＤ素子が用いられてもよいことは言うまでもない。
【００７３】
また、本実施の形態の表示装置６１は、ＣＰＵ（中央演算処理ユニット）６２からの入力信号（データ信号と同期信号）が、配線３９を通してソースドライバ回路３７とゲートドライバ回路３８へ入力される。また、前記ＣＰＵ６２は、フラッシュメモリ兼ＳＲＡＭ（Static Random Access Memory)であるメモリ素子６３との間でデータをやり取りして、表示すべきデータのデータ信号を、ソースドライバ回路３７に入力する。
【００７４】
そして、ソースドライバ回路３７においては、入力されたデータ信号を図示しないシフトレジスタに取り込み、入力された同期信号のタイミングで図示しないラッチ回路に転送し、そのラッチ回路に保持されたｂｉｔデータがデータ配線Ｓｊを通して表示画面へ転送される。また、ゲートドライバ回路３８においては、ＣＰＵ６２より入力信号線３９を介して入力された同期信号に従い、ゲート配線Ｇｉ（ｉ＝１，２・・・，ｎ）に同期信号等を出力し、ｎ型ＴＦＴ１を制御して、前記データ配線Ｓｊ（ｊ＝１，２…，ｎ）に出力された電圧を適切な画素Ａｉｊへ取り込ませる。
【００７５】
また、ゲートドライバ回路３８は、図示しない複数のスイッチング素子とコンデンサとバッファ回路とを備えてなる回路６４を制御する制御配線Ｇｉ（ｉ＝１，２…，ｎ）ｂｉｔｘ（ｘ＝１、２、３、４）をも備えており、該回路６４には電源配線４０より電源電圧ＶＤＤが供給される。
【００７６】
図１にデータ配線（第１の配線）Ｓｊとゲート配線（第２の配線）Ｇｉとの交差部に対応して配置された画素Ａｉｊの画素回路（等価回路）の構成を示す。この画素回路はソースドライバ回路３７やゲートドライバ回路３８からの出力を受けて表示を行うものであり、画素の電気光学素子は、有機ＥＬ素子３と該有機ＥＬ素子３との陰極にそのソース端子が接続されたｎ型ＴＦＴ２とから構成されている。このｎ型ＴＦＴ２のドレイン端子には電源配線Ｖｏｌｅが接続されており、有機ＥＬ素子３の陽極には対抗電極電圧Ｖｒｅｆが印加されている。また、このｎ型ＴＦＴ２のゲート端子には第２のスイッチング素子であるｎ型ＴＦＴ１（第２のスイッチング素子）のドレイン端子が接続されている。このｎ型ＴＦＴ１のドレイン端子とｎ型ＴＦＴ２のゲート端子との間の配線を、以下ＧｉＩＯと表記することとする。
【００７７】
このｎ型ＴＦＴ１のソース端子には第１の配線であるデータ配線Ｓｊが接続されており、ゲート端子には第２の配線であるゲート配線Ｇｉが接続されている。また、このｎ型ＴＦＴ１のドレイン端子は、第１のスイッチング素子であるｐ型ＴＦＴ４〜７およびｎ型ＴＦＴ１１〜１３が接続され、これらＴＦＴを通して間接的に電位保持手段であるコンデンサ１７〜２０と接続されており、またバッファ回路２１とも接続されている。すなわち、配線ＧｉＩＯには、コンデンサ１７〜２０およびバッファ回路２１が接続されている。
【００７８】
本実施の形態のバッファ回路２１は、ｐ型ＴＦＴ８とｎ型ＴＦＴ１５とから構成される第１のインバータ回路と、ｐ型ＴＦＴ９とｎ型ＴＦＴ１６とから構成される第２のインバータ回路とから構成されている。そして、前記ｎ型ＴＦＴ１のドレイン端子（配線ＧｉＩＯ）は前記第１のインバータ回路の入力端子へ接続されており、その第１のインバータ回路の出力端子は前記第２のインバータ回路の入力端子へ接続されている。
【００７９】
また、前記バッファ回路２１を構成する前記第２のインバータ回路の出力端子、前記第１のインバータ回路の入力端子には、それぞれ第３のスイッチング素子であるｎ型ＴＦＴ１０のソース端子、ドレイン端子が接続されている。
【００８０】
本実施の形態では、本発明の好ましい構成についての説明を行うため、図１の画素回路には複数のコンデンサ１７〜２０を配置し、第１のスイッチング素子であるｐ型ＴＦＴ４〜７およびｎ型ＴＦＴ１１〜１３を配置したものを実施の一形態として挙げて説明している。しかし、本発明は、画素Ａｉｊの画素回路にコンデンサが１個しか配置されていない場合、即ち第１のスイッチング素子がない場合も動作可能である。しかし、バッファ回路２１としてＴＦＴを４〜５個用いており、このバッファ回路２１に用いているＴＦＴと同等の個数のＴＦＴにより第１のスイッチング素子を構成してスタティックメモリを構成できることを考慮すると、本発明の表示装置は複数のコンデンサを備えている場合に効果を発揮するといえる。
【００８１】
また、本実施の形態では本発明の好ましい構成の説明を行うため、図１のバッファ回路２１に第３のスイッチング素子であるｎ型ＴＦＴ１０を配置している。しかし、本発明では前記コンデンサ１７〜２０の容量が十分に大きければ、ｎ型ＴＦＴ１０は配置しなくても構わない。このように、第２のインバータ回路の出力によりコンデンサ１７〜２０の電位が変化することがなければ、このｎ型ＴＦＴ１０は配置しなくても構わない。これは第２のインバータ回路の出力インピーダンスとコンデンサ１７〜２０の容量の相対的値で決まるので、コンデンサ１７〜２０の容量を大きくする代わりに、第２のインバータ回路の出力インピーダンスを大きくしても良い。即ち、この条件ではバッファ回路２１において、第２のインバータ回路の出力端子を第１のインバータ回路の入力端子へ直接繋いでもよい。
【００８２】
本実施の形態では、本発明の好ましい構成について説明するため、図１に示すように、回路６４に複数のコンデンサ１７〜２０を配置し、第１のスイッチング素子であるｐ型ＴＦＴ４〜７およびｎ型ＴＦＴ１１〜１３を配置し、第３のスイッチング素子であるｎ型ＴＦＴ１０を配置した画素Ａｉｊの回路６４について説明する。
【００８３】
図１のコンデンサ１７〜２０と第２のスイッチング素子であるｎ型ＴＦＴ１のドレイン端子の間には、第１のスイッチング素子であるｐ型ＴＦＴ４〜７およびｎ型ＴＦＴ１１〜１３が配置されている。
【００８４】
なお、これらコンデンサ１７〜２０の電荷は、そのコンデンサ１７〜２０それぞれの端子のうち、一方の端子がオープン状態になると移動できないので、コンデンサ１７〜２０がこれら第１のスイッチング素子であるｐ型ＴＦＴ４〜７およびｎ型ＴＦＴ１１〜１３とｎ型ＴＦＴ１のドレイン端子の間に配置されていてもよい。このように配置されている場合は、図１に示した配置と同様に動作することが可能である。
【００８５】
但し、本実施の形態では、判りやすいようにコンデンサ１７〜２０とｎ型ＴＦＴ１のドレイン端子の間に第１のスイッチング素子が配置された図１に示すような回路構成を用いて説明する。
【００８６】
コンデンサ１７の一方の端子にはｐ型ＴＦＴ４，５が、ドレイン端子、ソース端子を用いて直列に接続されている。すなわちｐ型ＴＦＴ４のドレイン端子とｐ型ＴＦＴ５のソース端子とが接続されている。そして、ｐ型ＴＦＴ４のゲート端子には制御配線Ｇｉｂｉｔ１が接続され、ｐ型ＴＦＴ５のゲート端子には制御配線Ｇｉｂｉｔ２が接続されている。
【００８７】
また、コンデンサ１８の一方の端子にはｎ型ＴＦＴ１１とｐ型ＴＦＴ６とが、ドレイン端子、ソース端子を用いて直列に接続されている。そして、ｎ型ＴＦＴ１１のゲート端子には制御配線Ｇｉｂｉｔ１が接続され、ｐ型ＴＦＴ６のゲート端子には制御配線Ｇｉｂｉｔ２が接続されている。
【００８８】
また、コンデンサ１９の一方の端子にはｐ型ＴＦＴ７とｎ型ＴＦＴ１２とが、ドレイン端子、ソース端子を用いて直列に接続されている。また、ｐ型ＴＦＴ７のゲート端子には制御配線Ｇｉｂｉｔ１が接続され、ｎ型ＴＦＴ１２のゲート端子には制御配線Ｇｉｂｉｔ２が接続されている。
【００８９】
また、コンデンサ２０の一方の端子にはｎ型ＴＦＴ１３、１４がドレイン端子、ソース端子を用いて直列に接続されている。また、ｎ型ＴＦＴ１３のゲート端子には制御配線Ｇｉｂｉｔ１が接続され、ｎ型ＴＦＴ１４のゲート端子には制御配線Ｇｉｂｉｔ２が接続されている。
【００９０】
即ち、制御配線Ｇｉｂｉｔ２，１の電位が、順に（負選択電位，負選択電位）のときコンデンサ１７が、（負選択電位，正選択電位）のときコンデンサ１８が、（正選択電位，負選択電位）のときコンデンサ１９が、（正選択電位，正選択電位）のときコンデンサ２０が、前記の配線ＧｉＩＯと接続される。つまり、制御配線Ｇｉｂｉｔ２，１の電位を制御することにより、コンデンサ１７〜２０のいずれかを選択することができる。また、第３のスイッチング素子であるｎ型ＴＦＴ１０のゲート端子には制御配線ＧｉＲＷが接続されている。
【００９１】
この図１に示す画素を構成する画素回路を用いた表示方法の動作を図３を用いて説明する。同図に示すように選択期間（図３の▲２▼Ｇｉが電位Ｖｇｈの期間）において、画素Ａｉｊで表示すべき４ｂｉｔの階調データをデータ配線（図３の▲１▼Ｓｊ）へ転送する。そして、その選択期間において、制御配線Ｇｉｂｉｔ２，１の電位を（▲４▼Ｇｉｂｉｔ２の電位、▲３▼Ｇｉｂｉｔ１の電位）の順に表すと、その組み合わせが（負選択電位：Ｖｇｌ、負選択電位：Ｖｇｌ（以下、「０」と示す））、（負選択電位：Ｖｇｌ、正選択電位：Ｖｇｈ（以下、「１」と示す））、（正選択電位：Ｖｇｈ、負選択電位：Ｖｇｌ（以下、「２」と示す））、（正選択電位：Ｖｇｈ、正選択電位：Ｖｇｈ（以下「３」と示す））のように変化させる。これにより、前記「０」「１」「２」「３」に対応する期間にデータ配線（図３の▲１▼Ｓｊ）へ転送されている画素Ａｉｊで表示すべき４ｂｉｔの階調データをコンデンサ１７〜２０（図１参照）へ蓄えることができる。
【００９２】
なお、前記選択期間においては、図３に示す制御配線▲５▼ＧｉＲＷを非選択電位（図３のＶｇｌ）、すなわちｎ型ＴＦＴ１０（図１参照）が非導通状態となる電位としておく。
【００９３】
その後、図３の▲２▼Ｇｉが電位Ｖｇｌである非選択期間に、同図の▲３▼▲４▼に示すように、制御配線Ｇｉｂｉｔ２，１を「３」「２」「１」「０」「１」「２」「３」と、順に期間比率４：２：１：１：１：２：４で変化させる。ここで、各々の最初の期間において、制御配線ＧｉＲＷを非選択電位とし、その後バッファ回路２１を構成する第２のインバータ回路の出力が選択されたコンデンサ電位に対応する電位へ安定してから、制御配線ＧｉＲＷを選択電位（図３のＶｇｈ）、すなわちｎ型ＴＦＴ１０（図１参照）が導通状態となる電位とする。
【００９４】
このように、制御配線Ｇｉｂｉｔ２，１の電位が変化する各々の期間で、制御配線ＧｉＲＷを非選択電位としてバッファ回路２１の入力端子へコンデンサ１７〜２０の電位を与える。このとき、コンデンサ１７〜２０の電位がバッファ回路２１の２値出力閾値よりも大きければハイ電位、小さければロー電位とみなされるので、その対応する２値の電位であるハイ電位またはロー電位のいずれかが、バッファ回路２１から正極性電位として出力される。
【００９５】
これにより、バッファ回路２１から正極性電位として出力される出力電位が確定した後、制御配線ＧｉＲＷを選択電位として、導通しているコンデンサ１７〜２０の電位をハイ電位またはロー電位まで再充電することができる。
【００９６】
このため、第２のスイッチング素子であるｎ型ＴＦＴ１が永続的に非導通状態となる静止画像表示時でも、図３に示すように、制御配線Ｇｉｂｉｔ２，１を「３」「２」「１」「０」「１」「２」「３」と切り替える表示動作を１フレーム周期単位で繰り返すことで、各コンデンサ１７〜２０に貯められた電位を保持することができる。
【００９７】
また、図１に示すように、この配線ＧｉＩＯが電気光学素子であるｎ型ＴＦＴ２のゲート端子へ接続されているので、前記制御配線Ｇｉｂｉｔ２，１を図３に示すように、「３」「２」「１」「０」「１」「２」「３」と切り替える動作が、電気光学素子を構成する有機ＥＬ素子３の発光状態を制御し、電気光学素子で時間分割多階調表示を行う動作となる。
【００９８】
すなわち、本実施の形態の画素Ａｉｊを構成する回路６４は、表示装置に静止画像表示を行わせるために、図３のコンデンサ１７〜２０に対応した表示を有機ＥＬ素子３により表示させることにより、自動的にコンデンサ１７〜２０の各コンデンサの電位を再充電することができる。
【００９９】
なお、本実施の形態においては、本発明の好ましい実施の形態についての例を示しているため、コンデンサ１７〜２０、即ち４つのコンデンサを備えてなる表示装置について説明したが、コンデンサの数はこれに限られるものではない。
【０１００】
また、表示装置の各画素が１個のコンデンサを備えてなるものである場合には、ｎ型ＴＦＴ２と有機ＥＬ素子３とから構成される電気光学素子は、例えば、２値のみの表示である２階調表示のように、２値のみの記憶すなわち１ｂｉｔしか記憶できない。しかし、第１のスイッチング素子、および第３スイッチング素子であるｎ型ＴＦＴ１０を非導通状態とし、第２のスイッチング素子であるｎ型ＴＦＴ１を導通状態とし、第１の配線であるデータ配線（またはソース配線）Ｓｊから電位を取り込むことで、有機ＥＬ素子３の表示を行わせることもできる。また、第２のスイッチング素子を導通状態とし、前記第１のスイッチング素子であるｎ型ＴＦＴ１、および第３のスイッチング素子であるｎ型ＴＦＴ１０を導通状態とさせることで、自動的にコンデンサの電位を再充電することもできる。
【０１０１】
また、前記時間分割多階調表示においては、図３に示すように、下位１ｂｉｔを除き、上位３ｂｉｔを１フィールド期間に２回、下位１ｂｉｔを中心に対称となるように表示している。これは、隣接する画素間で表示される階調データが異なり、かつその階調データが異なる映像が画像中を移動する場合に現れる動画偽輪郭の発生を抑制するためである。
【０１０２】
たとえば、背景６階調レベルの中を８階調レベルの画像が動く場合、図４の矢印を用いて示すような視線をとる。この場合、図４（ａ）に示す上位ｂｉｔを分割表示しない場合は、同図（ａ）の矢印の先端にあるように、その映像のエッジで最大１３階調のレベルが観測される。これが、前記の動画偽輪郭である。一方、同図（ｂ）に示すように上位ｂｉｔを分割表示する場合は、同図（ｂ）の矢印の先端にあるように、その映像のエッジで最大１０階調レベルが観測される程度ですむ。
【０１０３】
このように、時間分割多階調表示を行うときには、動画偽輪郭を抑制するため上位ｂｉｔの表示期間を分割することが好ましい。
【０１０４】
また、本実施の形態は、有機ＥＬ素子３はガラス基板の上にＡｌ等の陰極を形成し、その上に有機多層膜、さらにその上にＩＴＯ等の透明な陽極を形成した構成である。この有機多層膜には幾つかの構造があるが、本実施の形態では電子輸送層としてはＡｌｑ等を、発光層としてＤＰＶＢｉ、Ｚｎ（ｏｘｚ）２、ＤＣＭをドーパントとしたＡｌｑ等を、正孔輸送層としてＴＰＤを、正孔入層（または陽極バッファ層）としてＣｕＰｃを、この順番で積層した構成とした。上記Ａｌｑ、Ｚｎ（ｏｘｚ）２、ＤＣＭ、ＴＰＤおよびＣｕＰｃの構造を図１８（ａ）〜（ｅ）に示す。
【０１０５】
以上のように、本実施の形態の表示装置を構成する画像回路は、コンデンサを備えてなるダイナミック型メモリ素子が、映像表示に伴いバッファ回路により再充電され、あたかもスタティク型メモリ素子のように動作するため、少ない数のＴＦＴにより、より多くのメモリ機能を各画素に配置することができる。このため、各画素により多くのメモリ素子を配置することが可能である。すなわち、表示させようとする階調数に対応したメモリ素子を、表示装置の各画素に配置することができる。
【０１０６】
その結果、図２に示すソースドライバ回路３７は、図示しないラッチから、そのラッチに保持されたｂｉｔデータを図３の▲１▼Ｓｊに示すように順番に転送するのみでよいこととなる。すなわち、ＣＰＵ６２から送られてきた多階調表示用ビットデータは、画素に配置されたフレームメモリに取り込まれ、その各ビットの重みに合わせた期間有機ＥＬ素子３を発光させる構成となる。このことにより、時間分割階調表示に必要なタイミング変換用のフレームメモリをパネル周辺部に配置する必要もなく、従来ソースドライバ回路３７に必要とされていたＤ／Ａ変換回路等も不要になるため、表示パネルの額縁部（表示パネル上にある表示画面の周辺部）を極めて小さくすることができる。
【０１０７】
なお、図１では第２のスイッチング素子であるｎ型ＴＦＴ１のドレイン端子やバッファ回路２１の出力端子が、ｎ型ＴＦＴ２と有機ＥＬ素子３とからなる電気光学素子と接続している構成の表示装置について説明した。しかし、本実施の形態の表示装置は、図５に示すように、バッファ回路５１の入力端子側の第１のインバータ回路（ｐ型ＴＦＴ８とｎ型ＴＦＴ１５）からの出力により直接有機ＥＬ素子４２を駆動することもできる。
【０１０８】
このように、本実施の形態の表示装置は、バッファ回路５１の出力により電気光学素子である有機ＥＬ素子４２を駆動する場合だけでなく、バッファ回路を構成するｐ型ＴＦＴ８とｎ型ＴＦＴ１５とからなる第１のインバータ回路や、ｐ型ＴＦＴ９とｎ型ＴＦＴ１６とからなる第２のインバータ回路からの出力に対応して有機ＥＬ素子４２を駆動する場合や、電位保持手段から出力される電位により有機ＥＬ素子４２を駆動する場合においても、用いることができる。
【０１０９】
なお、電気光学素子として液晶素子を用いる場合は、図１の電気光学素子である有機ＥＬ３およびｎ型ＴＦＴ２を、図１９に示すように液晶素子７３とｎ型ＴＦＴ７１、ｐ型ＴＦＴ７２へ置き換えれば良い。
【０１１０】
図１９は図１の画素回路の電気光学素子として用いる有機ＥＬ３の代わりに、液晶素子７３を用いた場合の構成を示す回路図である。すなわち、図１９の画素回路では、液晶素子７３の一方の端子にｎ型ＴＦＴ７１およびｐ型ＴＦＴ７２のドレイン端子が接続され、そのｎ型ＴＦＴ７１およびｐ型ＴＦＴ７２のソース端子は、それぞれバッファ回路２１の、ｐ型ＴＦＴ８とｎ型ＴＦＴ１５とからなる第１のインバータ回路、およびｐ型ＴＦＴ９とｎ型ＴＦＴ１６とからなる第２のインバータ回路の出力端子に繋がっている。従って、ｎ型ＴＦＴ７１を導通状態とし電位Ｖｒｅｆを正極性としたときと、ｐ型ＴＦＴ７２を導通状態とし電位Ｖｒｅｆを負極性としたときでは、液晶素子７３へ逆極性のＡＣ電位が印加されるので、この極性切り替えと同期して液晶素子７３のＶｒｅｆ端子へ印加する電圧の極性を切り替えることで、その液晶素子７３で表示を行うことができる。
【０１１１】
図２０は表示装置の電気光学素子として有機ＥＬを用いる、図１とは別の各画素の画素回路の構成を示す回路図である。図１に示した画素回路では１個の電位保持手段に２つの第１のスイッチング素子が対応していたが、図２０に示す画素回路のように１個の電位保持手段と１個の第１のスイッチング素子を対応させることもできる。
【０１１２】
即ち、図２０では６個のコンデンサ（電位保持手段）８０〜８５の各々に、６個のｎ型ＴＦＴ（第１のスイッチング素子）７４〜７９が対応している。また、これら６個のｎ型ＴＦＴ７４〜７９の各々に制御配線ＧｉＢ１〜ＧｉＢ６が対応している。
【０１１３】
この場合、各ｎ型ＴＦＴ７４〜７９は独立に制御可能なので、これらＴＦＴの閾値特性等がばらついても、同時に２つのＴＦＴが導通状態とならないよう制御することが可能である。
【０１１４】
このことにより、図１に示した画素回路の構成を採用した場合と比較して、電位保持手段であるコンデンサ８０〜８５の容量を、図１のコンデンサ１７〜２１より小さくすることができる。
【０１１５】
例えば図１の構成では、制御配線Ｇｉｂｉｔ２がロー状態で、制御配線Ｇｉｂｉｔ１がロー状態からハイ状態に変化するとき、ＴＦＴの閾値電位のバラツキにより、ｐ型ＴＦＴ４とｎ型ＴＦＴ１１とが同時に導通状態となることがある。
【０１１６】
そのため、一瞬２つの電位保持手段であるコンデンサ１７とコンデンサ１８との間でリークが発生しても、各コンデンサの電位が余り減らない条件、即ち（ＴＦＴのＯＮ抵抗）×（コンデンサの容量）で決まる時定数が大きくなるという条件が成立するよう、電位保持手段であるコンデンサ１７とコンデンサ１８の容量を大きくする必要がある。
【０１１７】
しかし、図２０の回路構成では、各ｎ型ＴＦＴ７４〜７９のうち２つのＴＦＴが同時にＯＮ状態にならないよう制御することが可能なので、コンデンサ８０〜８５のうち、２つのコンデンサの間でリークが発生しない。したがって、電位保持手段であるコンデンサ８０〜８５の容量を大きくする必要がない、すなわち容量を小さいままとすることができる。
【０１１８】
なお、図２０でアンプ回路（バッファ回路）９３と配線ＧｉＩＯの間にあるスイッチング素子８６はアンプ回路９３をメモリ回路として利用する為のものである。
【０１１９】
即ち、スイッチング素子８６が非導通状態の時、アンプ回路９３はスタティックメモリ回路として動作する。また、スイッチング素子８６が導通状態の時、アンプ回路９３は本発明の疑似スタティックメモリ回路のアンプ回路として動作する。なお、アンプ回路９３はｐ型ＴＦＴ８７とｎ型ＴＦＴ８９から構成される第１のインバータ回路と、ｐ型ＴＦＴ８８とｎ型ＴＦＴ９０から構成される第２のインバータ回路と、第３のスイッチング素子であるｎ型ＴＦＴ９１とから構成される。
【０１２０】
また、図２１は、図２０の画素回路の構成をＴＦＴ回路としたレイアウト構成を示すレイアウト図である。図２１に点線で示している画素（ドットエリア）Ａｉｊの領域は、概ね２５４μｍ角の画素を３分割したサイズになっている。同図に示すように、本発明の画素回路の構成を用いることにより、現状の設計ルール（４〜２[μｍ]）でも、上記の領域に図２０に示した６ｂｉｔ分の疑似スタティックメモリ回路を構成することができている。なお、図２１のレイアウトではソース配線Ｓｊと同じ模様で示しているのがソース電極層であり、ゲート配線Ｇｉと同じ模様で示しているのがゲート電極層であり、ＴＦＴ１と同じ模様（破線）で示しているのがＳｉ層である。
【０１２１】
更に、図２１に示すレイアウトでは、電源配線ＶＤＤとＧＮＤ配線との間にコンデンサ（容量性結合手段）９２を配置している。図２１のレイアウトでは、電源配線ＶＤＤがゲート電極層を介して、アンプ回路９３を構成するＴＦＴ８７，８８の電源となっている。その為のゲート配線Ｇｉの下のＳｉ層がＧＮＤ配線に短絡されていることで電源配線ＶＤＤ間にコンデンサ９２が形成されている。
【０１２２】
このように、アンプ回路等のスイッチング回路を構成するときは、その２つの電源配線ＶＤＤとＧＮＤ配線との間に、容量性結合手段としてのコンデンサを形成する。これにより、スイッチング回路の電源配線ＶＤＤ間を容量性結合する上記コンデンサからスイッチングに必要な電荷を供給すること可能となるので、ノイズ対策や誤動作対策として有効である。
【０１２３】
〔実施の形態２〕
本発明の他の実施の形態について、図１、図２および図６に基づいて以下に説明する。図１の画素回路を用いた表示方法であって、前記実施の形態１において図３を用いて説明したものとは別の例を図６に示す。図１に示す構成の画素回路にはコンデンサが４個しか配置されていないため、４ｂｉｔ＝１６階調を超える表示を行うことができない。
【０１２４】
しかし、ここでは、図１に示す構成の画素回路を用いて６４階調表示を行うと仮定し、その方法を考える。このように、表示させたい階調数に対応するｂｉｔ数ｎ（６４階調の場合はｎ＝６）よりも画素に配置させたメモリ素子数ｍ（図１ではｍ＝４）のほうが大きい場合の表示方法について、以下に説明する。
【０１２５】
すなわち、本実施の形態の表示方法は、最も比重の小さな階調データを表示させるためのコンデンサへ、それ以外のコンデンサに保持することができなかった下位データを多値アナログ電位として保持させることにより、表示させたい階調数の表示を行う表示方法である。
【０１２６】
すなわち、本実施の形態の表示方法では、図１に示す画素を構成する画素回路は、図６に示すように、選択期間（図６の▲２▼Ｇｉが電位Ｖｇｈの期間）において、制御配線Ｇｉｂｉｔ２，１の電位を（▲４▼Ｇｉｂｉｔ２の電位、▲３▼Ｇｉｂｉｔ１の電位）の順に表すと、その組み合わせが（正選択電位：Ｖｇｈ、正選択電位：Ｖｇｈ）、（正選択電位：Ｖｇｈ、負選択電位：Ｖｇｌ）、（負選択電位：Ｖｇｌ、正選択電位：Ｖｇｈ）となるように変化させる。
【０１２７】
つまり、制御配線Ｇｉｂｉｔ２，１の電位を前記「３」、前記「２」、前記「１」となるように変化させ、図１に示すコンデンサ１８〜２０に上位３ｂｉｔのデータを２値電位データとして記録させる。そして、この選択期間に制御配線Ｇｉｂｉｔ２，１を図６の▲４▼▲３▼のように、（▲４▼Ｇｉｂｉｔ２の電位、▲３▼Ｇｉｂｉｔ１の電位）が（負選択電位：Ｖｇｌ、負選択電位：Ｖｇｌ）となるように、すなわち前記「０」と変化させ、図１のコンデンサ１７に多値電位データを保持させる。
【０１２８】
この多値電位データは、６４階調表示に必要な６ｂｉｔのうちの残りの下位３ｂｉｔに対応した８レベルの電位である。そして、この８レベルの電位を図１の電気光学素子を構成するｎ型ＴＦＴ２のゲート端子に与え、そのｎ型ＴＦＴ２の導通状態抵抗を制御することにより、有機ＥＬ素子３を流れる電流を制御して多値データを表示させることができる。
【０１２９】
そして、ｎ型ＴＦＴ１の非選択期間（図６の▲２▼Ｇｉが電位Ｖｇｌの期間）において、制御配線Ｇｉｂｉｔ２，１を図６に示すように、前記「０」から、「３」「２」「１」「２」「３」と変化させて、先に多値電位データを表示させていた前記電気光学素子を、コンデンサ１８〜２０に蓄えた２値電位データに対応した表示状態とする。
【０１３０】
なお、前記制御配線Ｇｉｂｉｔ２，１が「０」のとき、バッファ回路２１からの出力がコンデンサ１７に戻らないように、図６の▲５▼に示すように制御配線ＧｉＲＷを非選択電位（負選択電位：Ｖｇｌ）として、第３のスイッチング素子であるｎ型ＴＦＴ１０を非導通状態とする。
【０１３１】
前記説明した方法により階調表示することで、時間分割で表示させる３ｂｉｔの階調レベルにコンデンサ１７に蓄えられるアナログ電位で表示させる８階調レベルを加えることができるため、前記電気光学素子に合計６ｂｉｔ階調（＝６４階調）を表示させることができる。
【０１３２】
なお、図６に示すように、制御配線Ｇｉｂｉｔ２，１が「０」である期間は「１」である期間の７／８倍に設定されている。このように、「０」である期間を「１」である期間よりも短く設定することにより、コンデンサ１７を用いて表示されるアナログ階調の最大階調レベルが、コンデンサ１８〜２０を用いて表示させるデジタル階調の最小階調レベルより小さくなることを保証している。
【０１３３】
このように、アナログ階調とデジタル階調とを併用するときは、デジタル階調の最小階調レベルがアナログ階調の最大階調レベルより大きくなることを保証することが好ましい。このように保証することにより、アナログ階調とデジタル階調とを併用する場合においても、階調レベル間の逆転が生じることを阻止できる。これにより、アナログ階調とデジタル階調とを組み合わせたときに発生しやすい階調反転現象を抑えることが可能となる。
【０１３４】
なお、本実施の形態の表示方法の場合、図２に示すソースドライバ回路３７の最終出力段は、図示しないが８つの電圧レベルから１つの電圧レベルを選択するマルチプレクサ構成となっている。このように構成することで、Ｄ／Ａ変換回路のような内部で電圧を発生する構成に比べて、ドライバ回路での消費電力を抑える効果が期待できるため好ましい。
【０１３５】
以上説明したように、本実施の形態の表示方法により、ソースドライバ回路３７に前記８電位選択マルチプレクサを追加することにより、コンデンサの数およびＴＦＴの数を増加させることなく１６階調表示から６４階調表示へと表示装置の表示階調数を増大させて階調表示を行うことができるという明らかな効果が得られる。
【０１３６】
なお、電気光学素子として液晶素子を用いる場合は、図５の電気光学素子である有機ＥＬ４２を液晶素子へ置き換えれば良い。
【０１３７】
〔実施の形態３〕
本発明のさらに他の実施の形態について、図７および図８に基づいて以下に説明する。図７に、本実施の表示方法に用いられる画素回路の構成を示す。
【０１３８】
同図に示すように、本実施の形態の表示方法に用いられる画素回路は、電気光学素子である有機ＥＬ４２の陽極に、第１のスイッチング素子であるｎ型ＴＦＴ１のドレイン端子、および本実施の形態で新たに導入されたｐ型ＴＦＴ４５のドレイン端子が接続されている。
【０１３９】
そして、このｎ型ＴＦＴ１およびｐ型ＴＦＴ４５のゲート端子は、いずれもゲート配線Ｇｉに接続されている。また、ｎ型ＴＦＴ１のソース端子は、データ配線Ｓｊへ接続されている。そして、ｐ型ＴＦＴ４５のソース端子は、バッファ回路の第１のインバータ回路であるｐ型ＴＦＴ４４とｎ型ＴＦＴ４７の出力端子（ドレイン端子）へと接続されている。
【０１４０】
このような構成により、ゲート配線Ｇｉが正選択電位（図８の▲２▼Ｇｉが電位Ｖｇｈ）のとき、ｎ型ＴＦＴ１が導通状態となり、データ配線Ｓｊにより供給される電荷により有機ＥＬ素子４２が表示される。
【０１４１】
なお、図７に示した画素回路の構成は、ｐ型ＴＦＴ４３とｎ型ＴＦＴ４６とにより構成される第２のインバータ回路の入力端子に、第２のスイッチング素子であるｎ型ＴＦＴ１のドレイン端子が接続されており、該ドレイン端子に電気光学素子である有機ＥＬ素子４２の陽極端子が接続されており、前記第１のインバータ回路の入力端子にｐ型ＴＦＴ４５が接続されている。
【０１４２】
そのほか、前記第１のインバータ回路の入力端子と、前記第２のインバータ回路の出力端子と、第３のスイッチング素子であるｎ型ＴＦＴ１０と、コンデンサ１７〜２０と、ｐ型ＴＦＴ４〜７と、ｎ型ＴＦＴ１１〜１４との接続関係は、実施の形態１において図１を用いて説明した関係と同様であるため、本実施の形態においてはその説明を省略する。
【０１４３】
本実施の形態の表示方法では、６ｂｉｔ階調（＝６４階調）表示に、図８に示すように、ゲート配線Ｇｉが正選択電位（図８の▲２▼Ｇｉが電位Ｖｇｈ）の間に、コンデンサ１７〜２０へ上位４ｂｉｔの２値データの記録と、これらコンデンサに記録することができなかった下位２ｂｉｔのデータの表示を行う。
【０１４４】
すなわち、ｎ型ＴＦＴ１の選択期間（図８の▲２▼Ｇｉが電位Ｖｇｈの期間）において、制御配線Ｇｉｂｉｔ２，１電位を「３」「２」「１」「０」と変化させ、この「３」〜「１」の期間でコンデンサ２０〜１８に上位３ｂｉｔの２値データを蓄え、次に、制御配線Ｇｉｂｉｔ２，１電位を「０」に変化させ、その最初の「０」の期間でコンデンサ１７へ上位４ｂｉｔ目、すなわち最上位のｂｉｔから４つ目のｂｉｔの２値データを蓄える。そして、ｎ型ＴＦＴ１の非選択期間（図８の▲２▼Ｇｉが電位Ｖｇｌの期間）において、制御配線Ｇｉｂｉｔ２，１電位を「３」「２」「１」「０」「１」「２」「３」と変化させ、上位４ｂｉｔのデータを時間分割で階調表示させる。
【０１４５】
以上のように、本実施の形態の表示方法を用いることにより、ソースドライバ回路３７（図２参照）の最終出力段に必要なマルチプレクサの構成を前記説明した実施の形態２の８電位レベルから４電位レベルに引き下げることができる。このため、ソースドライバ回路３７の構成に必要な回路面積をさらに減らすことが可能となる。
【０１４６】
なお、前記ゲート配線Ｇｉが正選択電位（図８の▲２▼Ｇｉが電位Ｖｇｈ）の間に、６４階調中の下位４階調レベルを表示させるためには、時間分割階調で表示させる場合より高い電圧をデータ配線Ｓｊに供給することが必要となる。
【０１４７】
このことは、ソースドライバ回路３７の最終出力段のマルチプレクサを構成するＴＦＴや、画素の画素回路を構成するｎ型ＴＦＴ１等に、前記実施の形態２において説明した表示方法よりも、高い耐圧と電流容量を要求すること、すなわち大きなサイズのＴＦＴを要求すること意味する。このため、実施の形態２の表示方法を用いたほうがソースドライバ回路３７や画素Ａｉｊの回路規模を小さくすることができる場合もある。
【０１４８】
なお、電気光学素子として液晶素子を用いる場合は、図５の電気光学素子である有機ＥＬ４２を液晶素子へ置き換えれば良い。
【０１４９】
〔実施の形態４〕
本発明のさらに他の実施の形態について、図９および図１０に基づいて以下に説明する。図９に本実施の形態の表示方法に用いられる画素回路の構成を示す。
【０１５０】
本実施の形態の画素回路は、前記実施の形態１の画素回路のバッファ回路２１の代わりに、電圧増幅回路（アンプ回路、バッファ回路）２９を備えており、該電圧増幅回路２９の出力端子にｎ型ＴＦＴ２と有機ＥＬ素子３とにより構成される電気光学素子を構成を接続している。
【０１５１】
すなわち、図９に示すように、第２のスイッチング素子であるｎ型ＴＦＴ１のドレイン端子に、コンデンサ１７〜２０を、第１のスイッチング素子であるｐ型ＴＦＴ４〜７およびｎ型ＴＦＴ１１〜１３を通して、接続している。また、このドレイン端子を電圧増幅回路２９を構成するｎ型ＴＦＴ２５、２６とｐ型ＴＦＴ２３のゲート端子へ接続している。
【０１５２】
この電圧増幅回路２９は第１〜３のインバータ回路、すなわち３つのインバータ回路を備えて構成されている。第１のインバータ回路はｐ型ＴＦＴ２３とｎ型ＴＦＴ２６とから構成されており、その出力端子が第２のインバータ回路を構成するｎ型ＴＦＴ２７のゲート端子へ接続されている。このｎ型ＴＦＴ２７は、ｐ型ＴＦＴ２４と供に第２のインバータ回路を構成している。また、第３のインバータ回路は、前記ｎ型ＴＦＴ２５とｐ型ＴＦＴ２２とにより構成されている。
【０１５３】
そして、この第２のインバータ回路の出力端子は第３のインバータ回路を構成するｐ型ＴＦＴ２２のゲート端子に接続されており、第３のインバータ回路の出力端子は、第２のインバータ回路を構成するｐ型ＴＦＴ２４のゲート端子へ接続されている。
【０１５４】
画素回路をこのような構成とすることにより、コンデンサ１７〜２０へ蓄えられる電位およびｐ型ＴＦＴ２３のソース端子に接続される電源電圧ＶＣＣが５Ｖ振幅のとき、ｐ型ＴＦＴ２２、２４のソース端子に接続される電源電圧ＶＤＤが５Ｖ以上の範囲において、第２のインバータ回路と第３のインバータ回路の出力電圧として電源振幅ＶＤＤの電圧を得ることができる。
【０１５５】
この電圧増幅回路２９の動作は、電圧増幅回路２９を構成する第２のインバータ回路のｎ型ＴＦＴ２７のゲート端子へ電位ＶＣＣが印加されたとき、そのｎ型ＴＦＴ２７が導通状態となり、第２のインバータ回路を構成するｐ型ＴＦＴ２２のゲート端子へＧＮＤ電位へ向かう電圧が印加される。また第３のインバータ回路のｎ型ＴＦＴ２５のゲート端子には、ｎ型ＴＦＴ２７のゲート端子とは反対に、ＧＮＤ電位が印加される。この結果、第３のインバータ回路の出力端子の電位がＶＤＤとなるからであり、第２のインバータ回路の出力電位がＧＮＤ電位となる。
また、第３のインバータ回路のｎ型ＴＦＴ２５のゲート端子へ電位ＶＣＣが印加される場合、そのｎ型ＴＦＴ２５が導通状態となり、第３のインバータ回路の出力端子がＧＮＤ電位に向かう。その結果、第２のインバータ回路を構成するｐ型ＴＦＴ２４のゲート端子へＧＮＤ電位へ向かう電圧が印加される。またｎ型ＴＦＴ２７のゲート端子には、ｎ型ＴＦＴ２５のゲート端子とは反対に、ＧＮＤ電位が印加される。この結果、第２のインバータ回路の出力端子の電位が電位ＶＤＤとなる。
【０１５６】
そして電圧増幅回路２９の出力をｎ型ＴＦＴ２８（第３のスイッチング素子）のソース・ドレイン端子間を通して電圧増幅回路２９の入力端子に戻す。このとき、ｎ型ＴＦＴ２８を導通状態とさせるゲート端子電位を（ＶＣＣ＋２）Ｖ程度に設定することにより、この電圧増幅回路２９の入力端子へと戻る電圧振幅を概ねＶＣＣ程度に抑えることができる。
【０１５７】
これは、ｎ型ＴＦＴ２８のソース端子に電圧ＶＤＤが印加されていても、ゲート端子電圧を超える電位はドレイン端子側に伝送されないためである。ｎ型ＴＦＴ２８の閾値電圧には１Ｖ〜３Ｖ程度のバラツキがあるため、このｎ型ＴＦＴ２８のゲート端子電位を（ＶＣＣ＋２）Ｖ程度に設定することにより、ドレイン端子側には（ＶＣＣ−１）〜（ＶＣＣ＋１）Ｖ程度の電圧が戻される。
【０１５８】
このことにより、前記説明した実施の形態１のバッファ回路２１を電圧増幅回路２９で置き換えることができる。ただし、電圧増幅回路２９は、第１のインバータ回路と第２のインバータ回路の２つのインバータ回路を備えてなるものであるため、バッファ回路の１種として見なすこともできる。
【０１５９】
この電圧増幅回路２９の入力端子へ戻された電圧により、電圧増幅回路２９の入力端子と導通状態となっているコンデンサの電位を再充電することができるので、本実施の形態においてもコンデンサを用いてスタティックメモリが構成できる。
【０１６０】
以上のように、画素回路が電源増幅能力を有する電圧増幅回路２９を備えることにより、電気光学素子を駆動するための電圧振幅に比べて、バッファ回路の入力端子側の回路の電圧振幅を小さく抑えることができる。このため、回路を構成するＴＦＴの耐圧を低く設計することができ、その分必要な回路面積を小さくすることが可能となる。また、データ配線Ｓｊを通してソースドライバ回路から画素Ａｉｊへ転送させるデータの電圧振幅を低く抑えることができるため、その分消費電力を低くすることができる。
【０１６１】
なお、本実施の形態の画素回路は、図９に示すように、電圧増幅回路２９を構成する第２のインバータ回路の出力端子に、電気光学素子を構成するｎ型ＴＦＴ２と第３のスイッチング素子であるｎ型ＴＦＴ２８とを供に接続した構成としている。しかし、本実施の形態の画素回路は、図１０に示すように、電気光学素子である有機ＥＬ素子４２を、上記第３のインバータ回路の出力端子に接続する構成としてもよい。また、電気光学素子を有機ＥＬ素子４２のみで構成することにより、第３のインバータ回路の出力電流により有機ＥＬ素子４２を直接駆動することとしてもよい。
【０１６２】
〔実施の形態５〕
本発明のさらに他の実施の形態について、図１１に基づいて以下に説明する。図１１に、本実施の形態の表示方法に用いられる画素回路の概略の構成を示す。
【０１６３】
前記実施の形態４の画素回路を構成する電圧増幅回路２９（図９、図１０参照）は、その第３のインバータ回路のｎ型ＴＦＴ２５へ、電位保持手段であるコンデンサ１７〜２０の電位が印加される。この場合、コンデンサ１７〜２０からｎ型ＴＦＴ２５のゲート端子に印加される電圧振幅が電源電圧ＶＤＤに比べて小さいと、電圧増幅回路２９は正常に動作しないことがある。そして、コンデンサ１７〜２０の電位は減衰するため、電圧増幅回路２９のｎ型ＴＦＴ２５のゲート端子に印加される電位が電源電圧ＶＤＤに比べて小さくなる可能性がある。
【０１６４】
このため、前記実施の形態４の画素回路を構成する電圧増幅回路２９のｎ型ＴＦＴ２５のゲート端子の直前に、別のインバータ回路を設けることが好ましい。しかし、この場合、この別のインバータ回路も含めると画素を構成するＴＦＴの数が増えるので、図１１に示すように、より少ないＴＦＴで電圧増幅回路３６を構成することが好ましい。
【０１６５】
図１１は、本実施の形態の表示装置の各画素の画素回路構成を示すものである。同図に示すように、画素回路は、電圧増幅回路（アンプ回路、バッファ回路）３６の入力端子として、ｐ型ＴＦＴ３０とｎ型ＴＦＴ３４とからなる第３のインバータ回路を構成するｐ型ＴＦＴ３０のゲート端子と、ｎ型ＴＦＴ７０のゲート端子と、ｎ型ＴＦＴ３３とｐ型ＴＦＴ７０とｐ型ＴＦＴ３１とからなる第１のインバータ回路を構成するｎ型ＴＦＴ３３のゲート端子とが配置されている。この第３のインバータ回路を構成するｐ型ＴＦＴ３０のソース端子は電源配線ＶＣＣに接続され、ドレイン端子はｎ型ＴＦＴ３４のソース端子に接続されている。ｎ型ＴＦＴ３４のドレイン端子はＧＮＤ配線に接続されている。このことにより、その第３のインバータ回路の出力は電源電圧ＶＣＣとＧＮＤの間の振幅を持つ。
【０１６６】
また、この第１のインバータ回路のｎ型ＴＦＴ３３にはｐ型ＴＦＴ７０とｐ型ＴＦＴ３１が、（ソース・ドレイン端子を用いて）直列に接続されている。このｐ型ＴＦＴ７０のゲート端子には低電圧側の電源配線ＶＣＣが接続され、ｐ型ＴＦＴ３１のソース端子には高電圧側の電源配線ＶＤＤが接続されている。また、このｐ型ＴＦＴ３１のゲート端子には第２のインバータ回路の出力端子が接続されており、ドレイン端子はＧＮＤ配線に接続されている。
【０１６７】
このような構成を取ることで、第２のインバータ回路を構成するｐ型ＴＦＴ３２のゲート端子にはｐ型ＴＦＴ７０のゲート端子電圧で制限された電位が印加される。
【０１６８】
第２のインバータ回路はｐ型ＴＦＴ３２とｎ型ＴＦＴ３５が（ソース・ドレイン端子を用いて）直列に接続されている。このｐ型ＴＦＴ３２のソース端子には高電圧側の電源配線ＶＤＤが接続され、そのゲート端子には第１のインバータ回路の出力端子が接続されている。また、ｎ型ＴＦＴ３５のゲート端子には第３のインバータ回路の出力端子が接続され、ドレイン端子はＧＮＤ配線に接続されている。
【０１６９】
このような構成を取ることで、第２のインバータ回路を構成するｎ型ＴＦＴ３５のゲート端子には第３のインバータ回路の出力（ＶＣＣ／ＧＮＤ）が印加される。
【０１７０】
この結果、図１１の電圧増幅回路３６の電圧増幅能力は増強され、図９の電圧増幅回路２９より大きな値となる。
【０１７１】
前記電圧増幅回路３６の動作を以下に説明する。電圧増幅回路３６の入力端子がＧＮＤ電位に近い電位のとき、第３のインバータ回路の出力は電位ＶＣＣとなる。また、第１のインバータ回路を構成するｎ型ＴＦＴ３３は非導通状態となる。
【０１７２】
この結果、第２のインバータ回路を構成するｎ型ＴＦＴ３５のゲート端子には電位ＶＣＣが、ｐ型ＴＦＴ３２のゲート端子にはＧＮＤ電位より高い電位が印加され、相対的にｐ型ＴＦＴ３２よりｎ型ＴＦＴ３５の導通抵抗が低くなるので、第２のインバータ回路の出力はＧＮＤ電位へ向かう。
【０１７３】
そして、この電位が第１のインバータ回路を構成するｐ型ＴＦＴ３１のゲート端子へ印加されるので、ｐ型ＴＦＴ３１が導通状態となり第２のインバータ回路の出力は電位ＶＤＤへ向かう。その結果、電圧増幅回路３６の出力はＧＮＤ電位で安定する。
【０１７４】
また、電圧増幅回路３６の入力端子がＶＣＣ電位に近い電位のとき、第３のインバータ回路の出力はＧＮＤ電位となる。また、第１のインバータ回路を構成するｎ型ＴＦＴ３３は導通状態となる。ｐ型ＴＦＴ３１が導通状態でも、間にゲート電圧が電位ＶＣＣで制限されたｐ型ＴＦＴ７０が入っているため、第１のインバータ回路の出力電位はＧＮＤ電位へ向かう。
【０１７５】
この結果、第２のインバータ回路を構成するｎ型ＴＦＴ３５のゲート端子にはＧＮＤ電位が印加されｎ型ＴＦＴ３５は非導通状態となる。また、ｐ型ＴＦＴ３２のゲート端子にもＧＮＤ電位に近い電位が印加され、ｐ型ＴＦＴ３２は導通状態となる。その結果、第２のインバータ回路の出力は電位ＶＤＤへ向かう。
【０１７６】
そして、この電位が第１のインバータ回路を構成するｐ型ＴＦＴ３１のゲート端子へ印加されるので、ｐ型ＴＦＴ３１が非導通状態となり第２のインバータ回路の出力はＧＮＤ電位で安定する。その結果、電圧増幅回路３６の出力は電位ＶＤＤで安定する。
【０１７７】
なお、図１１に示す画素回路においては、電圧増幅回路３６の出力はｎ型ＴＦＴ２８を通して、ｐ型ＴＦＴ３０とｎ型ＴＦＴ３４とから構成される第３のインバータ回路の入力端子に戻っている。
【０１７８】
このことにより、本実施の形態の画素回路においては、バッファ回路としての機能をも果たす電圧増幅回路３６の出力は、電位保持手段であるコンデンサ１７〜２０の出力端子へ正極性電圧で戻される構成となっている。
【０１７９】
〔実施の形態６〕
本発明のさらに他の実施の形態として、複数の画素に対して１つのバッファ回路が対応する場合について、図１２および図１３に基づいて以下に説明する。図１２に、本実施の形態の表示方法に用いられる表示装置の画素回路の構成を示す。
【０１８０】
本実施の形態の表示装置の画素回路は、前記実施の形態１において図１を用いて説明した画素回路の構成を基本として、２つの画素Ａｉｊ，Ａｉ+1ｊに対して１つのバッファ回路が対応した構成である。図１２に示すように、２つの画素Ａｉｊ、Ａｉ+1ｊの電位保持手段を間接的に接続した、配線ＧｉＩＯおよびＧｉ+1ＩＯとバッファ回路５０の入力端子とが、ｐ型ＴＦＴ４８およびｎ型ＴＦＴ４９を介して接続されている。このｐ型ＴＦＴ４８およびｎ型ＴＦＴ４９のゲート端子には、共通して制御配線ＧｉＡが接続されている。このため、制御配線ＧｉＡが正選択電位：Ｖｇｈのときｎ型ＴＦＴ４９が導通状態となり、負選択電位：Ｖｇｌのときｐ型ＴＦＴ４８が導通状態となる。
【０１８１】
すなわち、図１３に示すように、画素Ａｉｊの選択期間（図１３の▲２▼Ｇｉが電位Ｖｇｈの期間）において、制御配線ＧｉＡを正選択電位：Ｖｇｈ（図１３の▲８▼ＧｉＡ）として、バッファ回路５０を画素Ａｉ+1ｊ側のＧｉ+1ｊＩＯへ接続し、画素Ａｉｊへ表示させるべき４ｂｉｔの階調データをデータ配線（図１３の▲１▼Ｓｊ）へ転送させる。
【０１８２】
そして、その選択期間において、制御配線Ｇｉｂｉｔ２，１の電位を（▲４▼Ｇｉｂｉｔ２の電位、▲３▼Ｇｉｂｉｔ１の電位）の順に表すと、その組み合わせが（負選択電位：Ｖｇｌ、負選択電位：Ｖｇｌ（以下、「０」と示す））、（負選択電位：Ｖｇｌ、正選択電位：Ｖｇｈ（以下、「１」と示す））、（正選択電位：Ｖｇｈ、負選択電位：Ｖｇｌ（以下、「２」と示す））、（正選択電位：Ｖｇｈ、正選択電位：Ｖｇｈ（以下「３」と示す））のように変化させる。これにより、前記「０」「１」「２」「３」に対応する期間にデータ配線（図１３の▲１▼Ｓｊ）へ転送されている画素Ａｉｊで表示すべき４ｂｉｔの階調データをコンデンサ１７〜２０へ蓄えることができる。
【０１８３】
次に、画素Ａｉ+1ｊの選択期間（図１３の▲５▼Ｇｉ+1が電位Ｖｇｈの期間）において、制御配線ＧｉＡを負選択電位：Ｖｇｌ（図１３の▲８▼ＧｉＡ）として、バッファ回路５０を画素Ａｉｊ側の配線ＧｉＩＯへ接続させ、画素Ａｉ+1ｊへ表示させるべき４ｂｉｔの階調データをデータ配線（図１３の▲１▼Ｓｊ）へ転送させる。そして、その選択期間において、制御配線Ｇｉ+1ｂｉｔ２、制御配線Ｇｉ+1ｂｉｔ１の電位（図１３の▲７▼、▲６▼）を、「０」「１」「２」「３」と変化させることで、対応する期間にデータ配線（図１３の▲１▼Ｓｊ）へ転送されている画素Ａｉ+1ｊで表示すべき４ｂｉｔの階調データ電位をコンデンサ１７〜２０へ蓄える。
【０１８４】
また、この期間すなわち画素Ａｉ+1ｊの選択期間で、画素Ａｉｊでは制御配線ＧｉＲＷを非選択電位：Ｖｇｌ（図１３の▲９▼ＧｉＡ）、制御配線Ｇｉｂｉｔ２，１（同図の▲４▼、▲３▼）の電位を前記「３」とし、コンデンサ２０（図１２参照）に蓄えられた電位をバッファ回路５０に入力させ、引き続いて制御配線ＧｉＲＷを選択電位：Ｖｇｈとしてバッファ回路５０の出力電位でコンデンサ２０を再充電させるとともに、電気光学素子をコンデンサ２０に蓄えられた２値電位に基づき表示させる。
【０１８５】
次に、画素Ａｉｊ、Ａｉ+1ｊがともに非選択期間（図１３の▲２▼Ｇｉ、▲５▼Ｇｉ+1が供に電位Ｖｇｈの期間）において、制御配線ＧｉＡを正選択電位：Ｖｇｈ（図１３の▲８▼ＧｉＡ）として、バッファ回路５０を画素Ａｉ+1ｊ側の配線Ｇｉ+1ｊＩＯへ接続させる。この期間で、Ｇｉ+1ｂｉｔ２，１（図１３の▲７▼、▲６▼）の電位を「３」とし、コンデンサ２０に蓄えられた電位をバッファ回路５０の出力電位でコンデンサ２０に再充電させると供に、電気光学素子をコンデンサ２０に蓄えられた２値電位に基づき表示させる。
【０１８６】
以下、制御配線Ｇｉｂｉｔ２，１、Ｇｉ+1ｂｉｔ２，１の電位を「２」「１」「０」等に変化させて、前記「３」の場合について説明した操作と同様な操作を行う。
【０１８７】
以上のように、バッファ回路と各画素の配線ＧｉＩＯとの間にＴＦＴを配置し、複数の画素回路毎にバッファ回路を対応させることにより、各画素により多くのメモリ素子を配置することができる。
【０１８８】
このため、実施の形態１において説明した図１の画素回路の構成に比較して、図１２に示す本実施の形態の画素回路の構成のほうが、より小さな画素により同等の階調表示を実現させたり、同一サイズの画素により多くの階調表示を実現させたりすることができるため、非常に高い効果を得ることができる。
【０１８９】
なお、本発明の表示装置は、第１の配線と第２の配線の交差部に対応してマトリックス状に配置された電気光学素子と、前記電気光学素子に対応し、電位保持手段を配置し、前記電位保持手段に対し、その電位を入力とし正極性で出力するバッファ回路を配置し、前記電気光学素子に対し電位保持手段が複数ある場合、前記電位保持手段に対応し前記電気光学素子と前記電位保持手段の間に第１のスイッチング素子を配置し、前記電位保持手段と前記第１の配線の間に前記第２の配線により、その導通状態が制御される第２のスイッチング素子を配置し、前記バッファ回路の出力端子と前記電位保持手段の出力端子を直接または第３のスイッチング素子を通して間接的に接続してなる第１の表示装置として構成されていてもよい。
【０１９０】
また、前記第１の表示装置は、前記第２のスイッチング素子が導通状態のとき、前記第１の配線の電位に対応して前記電位保持手段の電位を設定し、前記第２のスイッチング素子が非導通状態のとき、前記電位保持手段の電位を前記バッファ回路の入力端子へ印加し、その入力電圧により設定された前記バッファ回路の出力電圧により、前記電位保持手段を再充電し、前記電位保持手段または前記バッファ回路の出力に対応して、前記電気光学素子の表示状態を制御するものであってもよい。
【０１９１】
また、前記電位保持手段が複数ある場合、前記第２のスイッチング素子が非導通状態のとき、前記第１のスイッチング素子を用い複数の電位保持手段から１つの電位保持手段を選択し、その選択された電位保持手段の電位を前記バッファ回路の入力端子へ印加し、その入力電圧により設定された前記バッファ回路の出力電圧により、前記選択された電位保持手段を再充電し、前記第１のスイッチング素子を用い前記バッファ回路へ入力する電位保持手段を時間的に切り替えることで、前記電気光学素子の表示状態を制御するものであってもよい。
【０１９２】
また、前記第１の表示装置は、前記アクティブ素子の出力端子と入力端子の間に第３のスイッチング素子を配置する場合、前記第３のスイッチング素子が非導通状態のとき、前記第１のスイッチング素子を用いて前記バッファ回路へ入力させる電位保持手段を切り替え、前記バッファ回路の出力端子の電位が、前記入力端子の電位により設定された後に、前記第３のスイッチング素子を導通状態とするものであってもよい。
【０１９３】
また、前記第１の表示装置は、前記第２のスイッチング素子を導通状態としている間に、前記電位保持手段の電位を２値的に設定すると供に、前記電気光学素子の表示状態を３値以上の値で設定し、前記第２のスイッチング素子を非導通状態としている間に、前記電気光学素子の表示状態を前記電位保持手段に設定された２値電位に対応した状態に設定し直すものであってもよい。
【０１９４】
また、前記第１の表示装置は、前記バッファ回路の入力電圧に対応して、前記電気光学素子へ印加される電圧が、前記バッファ回路の入力電圧より振幅が大きいものであってもよい。
【０１９５】
【発明の効果】
本発明の表示装置は、以上のように、電位保持手段が前記各電気光学素子に対して複数配置されており、前記複数の電位保持手段の出力端子とバッファ回路の出力端子とが接続された構成において効果を発揮するものである。
【０１９６】
それゆえ、ダイナミック型メモリ素子の構成を用いてスタティク型メモリ素子と同等の表示ができるため、同じＴＦＴの個数を用いてもより多くの電位保持手段を画素に配置することが可能となる。これにより、少ない数のＴＦＴにより構成された、画素回路の規模が小さい表示装置を提供することができるという効果を奏する。また、画素に必要な数のメモリを配置することにより、ドライバ回路の規模の小さい表示装置を提供することができるという効果を奏する。
【０１９７】
また、前記バッファ回路の入力端子と出力端子との間に第３のスイッチング素子が配置されていてもよい。
【０１９８】
これにより、バッファ回路の出力電位によるバッファ回路の入力電位への影響を防ぐことができるという効果を奏する。
【０１９９】
また、本発明の表示装置の第１のスイッチング素子は、第３のスイッチング素子が非導通状態のときに、前記複数の電位保持手段を切り替えるものであり、前記バッファ回路は、前記第３のスイッチング素子が非導通状態のときに、該バッファ回路の入力端子の電位により該バッファ回路の出力端子の電位を設定するものであり、前記第３のスイッチング素子は、前記バッファ回路の出力端子の電位が設定されたことに応じて導通状態とされるものであってもよい。
【０２００】
これにより、バッファ回路の出力電位によるバッファ回路の入力電位への影響を防ぎつつ、メモリ素子である電位保持手段１個すなわちメモリ素子１ｂｉｔあたりのＴＦＴの個数を減らすことができるという効果を奏する。
【０２０１】
また、本発明の表示装置の前記バッファ回路は、入力電圧の振幅を増幅して出力するものであり、前記第３のスイッチング素子のゲート電圧の振幅が前記バッファ回路の出力電圧の振幅よりも小さいものであってもよい。
【０２０２】
これにより、データ配線やゲート配線の電圧をより小さくでき、それら配線をチャージＵＰ／ＤＯＷＮすることによる消費電力を抑えられる。このため、表示装置の消費電力を低く抑えつつ、電位保持手段により入力された電圧の振幅をバッファ回路により増幅させて、前記電気光学素子の必要な振幅の電圧として出力することができるという効果を奏する。
【０２０３】
また、本発明の表示装置は、以上のように、前記第１の配線と前記第２の配線との交差部に、前記バッファ回路の電源配線間を容量性結合する容量性結合手段が設けられていることが好ましい。
【０２０４】
例えば、上記バッファ回路の電源配線間に必要配線幅より広い配線を施すことにより、定量性結合手段としてのコンデンサを形成することができる。このように画素にコンデンサを形成することで、バッファ回路やインバータ回路の出力状態が変化するときに必要な電荷を、画素に配置したコンデンサから供給し、電源配線から供給すべき電荷を減らすことが可能となる。
【０２０５】
このことにより、電源配線へ供給する電荷が変動した時に発生するノイズの発生を抑え、バッファ回路やインバータ回路の誤動作や、電気光学素子へ印加される電位の変動を抑え、表示品位の劣化を低減するという効果を奏する。
【０２０６】
本発明の表示方法は、以上のように、前記表示装置を用いた表示方法であって、電位設定ステップと、再充電ステップと、第１の表示状態制御ステップとを含んでなるものである。
【０２０７】
それゆえ、ダイナミック型メモリ素子の構成を用いてスタティク型メモリ素子と同等の表示ができるため、少ない数のＴＦＴにより構成された、ドライバ回路の規模が小さい表示装置により階調表示を行うことができるという効果を奏する。
【０２０８】
本発明の表示方法は、以上のように、電位保持手段選択ステップと、再充電ステップと、第２の表示状態制御ステップとを含んでなるものである。
【０２０９】
それゆえ、表示を行うことにより画素に配置した複数の電位保持手段を更新することができるため、リフレッシュ動作等の余計な動作が不要となる。このため、少ない数のＴＦＴにより構成された、表示画面の周辺に配置されるドライバ回路の規模が小さい表示装置を用いて階調表示を行うことができるという効果を奏する。
【０２１０】
また、本発明の表示方法は、以上のように、表示状態設定ステップと、表示状態再設定ステップとを含むものである。
【０２１１】
それゆえ、画素に配置した電位保持手段の数以上のｂｉｔ数で階調表示をすることができるという効果を奏する。
【図面の簡単な説明】
【図１】実施の形態１の表示装置の各画素部の画素回路の構成を示す回路図である。
【図２】実施の形態１の表示装置の概略の構成を示す説明図である。
【図３】実施の形態１の表示装置を用いた表示方法における、電気回路の動作を説明するための、表示装置におけるデータ配線、ゲート配線および制御配線の波形図である。
【図４】動画偽輪郭の発生原理を説明するための概念図であり、（ａ）は上位ｂｉｔを分割表示しない場合を示し、（ｂ）は上位ｂｉｔを分割表示する場合を示している。
【図５】実施の形態１の表示装置の各画素部の図１とは異なる画素回路の構成を示す回路図である。
【図６】実施の形態２の表示装置を用いた表示方法における、電気回路の動作を説明するための、表示装置におけるデータ配線、ゲート配線および制御配線の波形図である。
【図７】実施の形態３の表示装置の各画素部の画素回路の構成を示す回路図である。
【図８】実施の形態３の表示装置を用いた表示方法における、電気回路の動作を説明するための、表示装置におけるデータ配線、ゲート配線および制御配線の波形図である。
【図９】実施の形態４の表示装置の各画素部の画素回路の構成を示す回路図である。
【図１０】実施の形態４の表示装置の各画素部の図９とは異なる画素回路の構成を示す回路図である。
【図１１】実施の形態５の表示装置の各画素部の画素回路の構成を示す回路図である。
【図１２】実施の形態６の表示装置の各画素部の画素回路の構成を示す回路図である。
【図１３】実施の形態６の表示装置を用いた表示方法における、電気回路の動作を説明するための、表示装置におけるデータ配線、ゲート配線および制御配線の波形図である。
【図１４】従来の表示装置の概略的構成を示すブロック図である。
【図１５】図１７の表示装置における各画素部の構成を詳細に示す回路図である。
【図１６】他の従来の表示装置における各画素部の構成を示す図である。
【図１７】図１６の表示装置におけるメモリセルの構成を詳細に示す回路図である。
【図１８】実施の形態１の表示装置の有機多層膜を構成する化合物の構造を説明する説明図であり、（ａ）は電子輸送層として用いられるＡｌｑの構造を示す説明図であり、（ｂ）は発光層としてのＡｌｑのドーパントとして用いられるＺｎ（ｏｘｚ）2 の構造を示す説明図であり、（ｃ）は発光層としてのＡｌｑのドーパントとして用いられるＤＣＭの構造を示す説明図であり、（ｄ）は正孔輸送層として用いられるＴＰＤの構造を示す説明図であり、（ｅ）は正孔入層として用いられるＣｕＰｃの構造を示す説明図である。
【図１９】図１の画素回路の電気光学素子として用いる有機ＥＬの代わりに、液晶を用いた場合の各画素の画素回路の構成を示す回路図である。
【図２０】実施の形態１の表示装置の電気光学素子として有機ＥＬを用いる場合の各画素の画素回路の構成を示す、図１とは別の回路図である。
【図２１】図２０の画素回路の構成をＴＦＴ回路としたレイアウト構成を示すレイアウト図である。
【符号の説明】
１    ｎ型ＴＦＴ（第２のスイッチング素子）
２    ｎ型ＴＦＴ（電気光学素子）
３、４２    有機ＥＬ素子（電気光学素子）
４、５、６、７  ｐ型ＴＦＴ（第１のスイッチング素子）
１０、２８  ｎ型ＴＦＴ（第３のスイッチング素子）
１１、１２、１３、１４  ｎ型ＴＦＴ（第１のスイッチング素子）
１７、１８、１９、２０  コンデンサ（電位保持手段）
２１、５１  バッファ回路
２９、３６  電圧増幅回路（バッファ回路）
７０、７１、８６、８９、９０  ｎ型ＴＦＴ
９１  ｎ型ＴＦＴ（第３のスイッチング素子）
７４〜７９  ｎ型ＴＦＴ（第１のスイッチング素子）
７２、８７、８８  ｐ型ＴＦＴ
７３    液晶素子
８０〜８５  コンデンサ（電位保持手段）
９２  コンデンサ（容量性結合手段）
９３  アンプ回路（バッファ回路）
Ｓｊ    データ配線（第１の配線）
Ｇｉ    ゲート配線（第２の配線）
ＧｉＢ１〜ＧｉＢ６  制御配線
ＶＤＤ    電源配線
【図１】
0004024583.tif 000002
【図２】
0004024583.tif 000003
【図３】
0004024583.tif 000004
【図４】
0004024583.tif 000005
【図５】
0004024583.tif 000006
【図６】
0004024583.tif 000007
【図７】
0004024583.tif 000008
【図８】
0004024583.tif 000009
【図９】
0004024583.tif 000010
【図１０】
0004024583.tif 000011
【図１１】
0004024583.tif 000012
【図１２】
0004024583.tif 000013
【図１３】
0004024583.tif 000014
【図１４】
0004024583.tif 000015
【図１５】
0004024583.tif 000016
【図１６】
0004024583.tif 000017
【図１７】
0004024583.tif 000018
【図１８】
0004024583.tif 000019
【図１９】
0004024583.tif 000020
【図２０】
0004024583.tif 000021
【図２１】
0004024583.tif 000022