(57)【特許請求の範囲】
【請求項１】
クロック発生回路と、前記クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、
前記論理回路に接続され、第１の電源電圧の供給または遮断が制御される第１の電源線と、
前記クロック発生回路および前記データ保持回路に接続され、第２の電源電圧の供給が制御される第２の電源線と、
前記第１の電源線と前記第２の電源線との間に接続され、スイッチ制御信号に応じてオンまたはオフするスイッチとを備え、
前記クロック発生回路および前記データ保持回路は、通常動作時には、前記スイッチがオン状態にされて、前記第１の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、前記スイッチがオフ状態にされて、前記第２の電源電圧で動作し、
前記クロック発生回路は第１のセルで構成され、前記データ保持回路は第２のセルで構成され、前記論理回路は第３のセルで構成され、前記第１の電源線、前記スイッチ、前記第２の電源線は、順に接地線に向かって前記第１および第２のセル内に形成され、前記第１および第２のセル内の前記第１の電源線および前記接地線は、それぞれ、前記第３のセル内の前記第１の電源線および前記接地線と同一層に形成されることを特徴とする半導体装置。
【請求項２】
前記第１および第２のセル内の前記第１および第２の電源線は、それぞれ、メッシュ状に形成された上位層の配線層に垂直に接続されることを特徴と請求項１記載の半導体装置。
【請求項３】
クロック発生回路と、前記クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、
前記論理回路に接続され、第１の電源電圧の供給または遮断が制御される第１の電源線と、
前記クロック発生回路および前記データ保持回路に接続され、第２の電源電圧の供給が制御される第２の電源線と、
前記第１の電源線と前記第２の電源線との間に接続され、スイッチ制御信号に応じてオンまたはオフするスイッチとを備え、
前記クロック発生回路および前記データ保持回路は、通常動作時には、前記スイッチがオン状態にされて、前記第１の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、前記スイッチがオフ状態にされて、前記第２の電源電圧で動作し、
電源復帰時に、前記第２の電源電圧を通常動作時の前記第１の電源電圧よりも大きくした後、前記第１電源線への前記第１の電源電圧の供給を開始し、前記スイッチ制御信号により前記スイッチをオン状態にすることを特徴とする半導体装置。
【請求項４】
電源遮断時に、前記スイッチ制御信号により前記スイッチをオフ状態にした後、前記第１電源線への前記第１の電源電圧の供給を停止し、同時に前記第２の電源線に供給する第２の電源電圧を前記データ保持回路内のデータが保持される程度の電圧まで下げることを特徴と請求項３記載の半導体装置。
【請求項５】
クロック発生回路と、前記クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、
前記論理回路に接続され、第１の電源電圧の供給または遮断が制御される第１の電源線と、
前記クロック発生回路および前記データ保持回路に接続され、第２の電源電圧の供給が制御される第２の電源線と、
前記第１の電源線と前記第２の電源線との間に接続され、スイッチ制御信号に応じてオンまたはオフするスイッチとを備え、
前記クロック発生回路および前記データ保持回路は、通常動作時には、前記スイッチがオン状態にされて、前記第１の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、前記スイッチがオフ状態にされて、前記第２の電源電圧で動作し、
電源復帰時に、前記第１の電源線への前記第１の電源電圧の供給が停止しており、かつ前記スイッチ制御信号により前記スイッチがオフしている状態で、前記第２の電源電圧を通常動作時の前記第１の電源電圧よりも大きくした後、前記第１の電源線への前記第１の電源電圧の供給を開始し、前記第１の電源電圧のレベルをトランジスタの閾値電圧よりも小さなレベルまで上昇させた後、前記スイッチ制御信号により前記スイッチをオン状態にすると同時に、前記第１の電源電圧のレベルを通常動作時のレベルにまで上昇させることを特徴とする半導体装置。
【請求項６】
前記クロック発生回路は、前記スイッチ制御信号により前記クロック信号をマスクするクロックマスク回路を有し、前記クロックマスク回路により前記クロック信号がマスクされた際に入力されたデータを前記データ保持回路は保持することを特徴とする請求項１、３または５記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源遮断を行う際に、レジスタなどに保持されているデータの消滅を防ぎ、かつ電源を再度立ち上げる時間を大幅に削減し、電源立ち上げ時のリーク電流を減少させる回路技術に関する。
【０００２】
【従来の技術】
近年、半導体装置の高速低消費電力化に伴い、プロセスの微細化、電源電圧の低下が必要になってきている。一方、電源電圧低下に伴い、回路を高速化する上でCMOSの閾値の低下が必要になったきた。その際、オフリーク電流による消費電力が増加し、携帯電話などのモバイル機器における待機時間などの減少が問題になってきている。このオフリーク電流を減少させるためには、電源遮断技術が必要となる。
【０００３】
オフリーク電流を削減し、低消費電力化を実施するための電源遮断技術は実用化が少しづづなされてきた。図１０は、従来の電源遮断を行う半導体装置の回路ブロックを部分的に示す概略図である。図２において、１０１はクロックＣＬＫを生成するクロック発生回路、１０２はクロック発生回路１０１からのクロックＣＬＫのタイミングでデータを保持するレジスタなどのデータ保持回路、１０３は論理回路、１０４は電源電圧ＶＤＤ１が供給／遮断される遮断電源線、１０７は接地電位ＶＳＳに落とされる接地線である。図１０に示すように、従来の電源遮断は、外部から電源線１０４への電源電圧ＶＤＤ１の印加を単純に止めることにより行っている。
【０００４】
【発明が解決しようとする課題】
しかし、従来の電源遮断方法には、以下の問題がある。
【０００５】
第１に、電源遮断時にレジスタなどのデータ保持回路１０２に保持されているデータが消滅してしまうことである。すなわち、電源線１０４からの電圧供給によりデータを保持する機能を有する回路は、電源遮断によってデータが消滅してしまう。そのため、電源を再度立ち上げたときには、全く電源遮断時の状態は残っておらず、システムが立ち上がったときと同じく、初期化されてしまう。このため、電源遮断時にデータを、電源遮断を行わない回路にいったん退避させて保持し、再度電源投入後に、再びデータを転送してくる機能を有する回路もある。しかし、かかる方法は、データ待避に時間がかかり、リアルタイム性が必要なリアルタイムシステムでは使用することができない。
【０００６】
第２に、電源遮断された回路の各ノードは不定状態になっており、その状態で再度電源投入を行うと、その不定ノードによってトランジスタに貫通電流が発生する。そのため、電源立ち上げ時間も増加し、かつそれによる貫通電流も増加するといった悪循環が繰り返されて、電源が立ち上がる。このとき、貫通電流による消費電力が増大してしまう。
【０００７】
本発明は、上記の問題点を解決するものであり、その目的は、電源遮断時および電源復帰時における高速化と低消費電力化を図り、リアルタイムシステムに適用可能な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置は、クロック発生回路と、クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、論理回路に接続され、第１の電源電圧（ＶＤＤ１）の供給または遮断が制御される第１の電源線（遮断電源線）と、クロック発生回路およびデータ保持回路に接続され、第２の電源電圧（ＶＤＤ１）の供給が制御される第２の電源線（保持電源線）と、第１の電源線と第２の電源線との間に接続され、スイッチ制御信号（ＮＰＣＥＮ）に応じてオンまたはオフするスイッチとを備え、クロック発生回路およびデータ保持回路は、通常動作時には、スイッチがオン状態にされて、第１の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、スイッチがオフ状態にされて、第２の電源電圧で動作し、クロック発生回路は第１のセルで構成され、データ保持回路は第２のセルで構成され、論理回路は第３のセルで構成され、第１の電源線、スイッチ、第２の電源線は、順に接地線に向かって第１および第２のセル内に形成され、第１および第２のセル内の第１の電源線および接地線は、それぞれ、第３のセル内の第１の電源線および接地線と同一層に形成されることを特徴とする。
【０００９】
この構成によれば、電源遮断時における保持データの消滅を防止し、また電源復帰時における貫通電流を防止するとともに急峻に電源を立ち上げることで、高速化と低消費電力化を図った、リアルタイムシステムに適用可能な半導体装置を実現することができる。また、従来の半導体設計フローを変えることなく、本発明の特徴的構成を実施できる。
【００１２】
この場合、第１および第２のセル内の第１および第２の電源線は、それぞれ、メッシュ状に形成された上位層の配線層に垂直に接続されることが、配線面積を抑えることができる点で好ましい。
【００１４】
本発明に係る他の構成の半導体装置は、クロック発生回路と、クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、論理回路に接続され、第１の電源電圧（ＶＤＤ１）の供給または遮断が制御される第１の電源線（遮断電源線）と、クロック発生回路およびデータ保持回路に接続され、第２の電源電圧（ＶＤＤ１）の供給が制御される第２の電源線（保持電源線）と、第１の電源線と第２の電源線との間に接続され、スイッチ制御信号（ＮＰＣＥＮ）に応じてオンまたはオフするスイッチとを備え、クロック発生回路およびデータ保持回路は、通常動作時には、スイッチがオン状態にされて、第１の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、スイッチがオフ状態にされて、第２の電源電圧で動作し、電源復帰時に、前記第２の電源電圧を通常動作時の前記第１の電源電圧よりも大きくした後、前記第１電源線への前記第１の電源電圧の供給を開始し、前記スイッチ制御信号により前記スイッチをオン状態にすることを特徴とする。
【００１５】
これにより、第１の電源線と第２の電源線とを導通させた瞬間に、遮断状態にあった第１電源線の第１の電源電圧ＶＤＤ１により、供給状態にあった第２の電源線の第２の電源電圧ＶＤＤ２が一気に降下するのを防止し、データ保持回路における保持データの消滅を防ぐことができる。
また、電源遮断時に、スイッチ制御信号によりスイッチをオフ状態にした後、第１電源線への第１の電源電圧の供給を停止し、同時に第２の電源線に供給する第２の電源電圧をデータ保持回路内のデータが保持される程度の電圧まで下げることが、オフリーク電流を削減し、消費電力を低減できる点で好ましい。
【００１６】
また、本発明に係る更に他の構成の半導体装置は、クロック発生回路と、クロック発生回路からのクロック信号のタイミングでデータを保持するデータ保持回路と、論理回路とを有する半導体装置であって、論理回路に接続され、第１の電源電圧（ＶＤＤ１）の供給または遮断が制御される第１の電源線（遮断電源線）と、クロック発生回路およびデータ保持回路に接続され、第２の電源電圧（ＶＤＤ１）の供給が制御される第２の電源線（保持電源線）と、第１の電源線と第２の電源線との間に接続され、スイッチ制御信号（ＮＰＣＥＮ）に応じてオンまたはオフするスイッチとを備え、クロック発生回路およびデータ保持回路は、通常動作時には、スイッチがオン状態にされて、第１の電源電圧で動作し、電源遮断時にデータ保持を必要とする場合、スイッチがオフ状態にされて、第２の電源電圧で動作し、電源復帰時に、第１の電源線への第１の電源電圧の供給が停止しており、かつスイッチ制御信号によりスイッチがオフしている状態で、第２の電源電圧を通常動作時の第１の電源電圧よりも大きくした後、第１の電源線への第１の電源電圧の供給を開始し、第１の電源電圧のレベルをトランジスタの閾値電圧よりも小さなレベルまで上昇させた後、スイッチ制御信号によりスイッチをオン状態にすると同時に、第１の電源電圧のレベルを通常動作時のレベルにまで上昇させることを特徴とする。
【００１７】
これにより、電源遮断時の不定ノードによる電源立ち上げ時のリーク電流を大幅に削減すると共に、電源立ち上げ時間も短縮することができ、よりリアルタイム性が保証できる。
本発明に係る半導体装置において、クロック発生回路は、スイッチ制御信号によりクロック信号（ＣＬＫ）をマスクするクロックマスク回路（例えば、ＡＮＤゲート）を有し、クロックマスク回路によりクロック信号がマスクされた際に入力されたデータをデータ保持回路は保持することが、他の回路ブロックへのクロック信号の供給を停止することで、消費電力を低減できる点で好ましい。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。
【００１９】
図１は、本発明の一実施の形態に係る半導体装置の部分構成を概略的に示す回路ブロック図である。図１において、この半導体装置は、大きく分けると、従来と同様に、クロック発生回路１０１と、データ保持回路１０２と、論理回路１０３の３つに分けることができる。しかし、本実施の形態が従来と異なるのは、クロック発生回路１０１とデータ保持回路１０２に対して電源電圧ＶＤＤ２を供給する保持電源線１０５を遮断電源線１０４と並行に設け、遮断電源線１０４と保持電源線１０５との間にスイッチ１０６を設けた点にある。なお、各ブロックを形成する部品はそれぞれセル構成をとっているものとして、この半導体装置の構成および動作について以下で詳細に説明する。
【００２０】
図２、図３、および図４は、それぞれ、トランジスタレベルの階層で見た場合における、論理回路１０３内のインバータセル、クロック発生回路１０１内のインバータセル、およびデータ保持回路１０２内のラッチセルの一構成例を示す回路図である。図３および図４において、１０８は、スイッチ１０６の制御端子（ゲート）に接続された制御信号線であり、スイッチ１０６のオン／オフを制御するスイッチ制御信号ＮＰＣＥＮが供給される。
【００２１】
保持電源線１０５は、従来セルの遮断電源線１０４に対し、接地線１０７側に配置され、遮断電源線１０４への電源電圧ＶＤＤ１の供給が遮断され、またスイッチ１０６により遮断電源線１０４と保持電源線１０５との間が切断されても、保持電源線１０５が接続されたセルには、保持電源線１０５から電源電圧ＶＤＤ２が供給される。
【００２２】
クロック発生回路１０１は、図４のセル構成に加えて、図５に示すように、一端にスイッチ制御信号ＣＰＣＥＮが供給され、他端にクロック信号ＣＬＫが供給されるＡＮＤゲート１０９（クロックマスク回路）を有する。スイッチ制御信号ＣＰＣＥＮは電源遮断時に論理Lowレベルになり、スイッチ１０６を構成するＮチャネルＭＯＳトランジスタをオフ状態にして、保持電源線１０５と遮断電源線１０４を切断すると同時に、ＡＮＤゲート１０９でクロック信号ＣＬＫをマスクし、それをLowレベル信号に変化させる。これにより、データ保持回路１０２は、電源遮断時にはデータを保持することができる。
【００２３】
図６は、厚み方向のセル構成および配線レイアウトを示す断面図である。図７に示すように、保持電源線１０５が接続されたセル（クロック発生回路１０１、データ保持回路１０２）を、従来の遮断電源線１０４だけが接続されたセル（論理回路１０３）と同じ高さにすることで、従来の半導体設計フローを変えることなく、本実施の形態の構成を実施することができる。
【００２４】
図７は、上記セルに対する電源配線のメッシュ構造を立体的に示す模式図である。近年、プロセスの微細化に伴って、トランジスタのオン／オフなどによる電源の電圧降下によるスピード劣化を防止するために、電源配線のメッシュ構造が使われている。このメッシュ電源構造を使って、電源配線１１０から遮断電源線１０４に、また電源配線１１１から保持電源線１０５に電源電圧を供給する。
【００２５】
本実施の形態による電源配線の特徴は、電源電圧を保持電源線１０５、遮断電源線にブロックの外から供給するのではなく、空間的に上から供給することにある。これにより、従来のメッシュ電源構造を使用可能にし、面積増加も抑えることができる。また、このとき、図７で示したように、保持電源線１０５と遮断電源線１０４を平行に少しずらして配置することにより、上からの電源供給が物理的に可能になる。また、制御信号線１０８として、保持電源線１０５、遮断電源線１０４を形成する配線層よりも上位の配線層を使用することで、保持電源線１０５や遮断電源線１０４の電圧が大幅に振れることによる制御信号線１０８への影響を抑えることができる。
【００２６】
次に、本実施の形態における電源遮断および復帰時の動作について、図８および図９を用いて説明する。
【００２７】
図８は、通常動作時、電源遮断時、電源復帰時における電源電圧ＶＤＤ１、ＶＤＤ２、スイッチ制御信号ＮＰＣＥＮのタイミングチャートである。図８において、まず、通常動作時には、スイッチ制御信号ＮＰＣＥＮは論理Highレベルで、スイッチ１０６はオン状態にあり、遮断電源線１０４と保持電源線１０５とは導通している。
【００２８】
次に、電源遮断モードになると、まず、スイッチ制御信号ＮＰＣＥＮが論理Lowレベルになり（図８の状態▲１▼）、スイッチ１０６はオフ状態になって、遮断電源線１０５と保持電源線を切り離す（図８の状態▲２▼）。また、クロック信号ＣＬＫがマスクされ、そのときにデータ保持回路１０２に入力されているデータが保持される。次に、遮断電源線１０４への電源電圧ＶＤＤ１の供給を停止する。また、保持電源線１０５に対しても、データが保持できる程度の電圧にまで電源電圧ＶＤＤ２を下げることで、オフリーク電流を削減し、消費電力を低減する。
【００２９】
次に、電源を復帰させるときの動作について説明する。
【００３０】
電源復帰時は、保持電源線１０５と遮断電源線１０４とを導通させ、両方の電圧供給により急峻な電源立ち上げを実施するため、遮断電源線１０４と保持電源線１０５とを導通させた瞬間、保持電源線１０５の電源電圧ＶＤＤ２が一気に降下する。その際に、データ保持回路１０２におけるデータ消滅を防ぐために、あらかじめ保持電源線１０５の電源電圧ＶＤＤ２を大きめに上昇させておく（図８の状態▲３▼）。次に、遮断電源線１０４に電源電圧ＶＤＤ１を供給していき、トランジスタの閾値電圧の手前まで電圧を供給する（図８の状態▲４▼）。そこで、スイッチ制御信号ＮＰＣＥＮを論理Highレベルにして（図８の状態▲５▼）、スイッチ１０６をオン状態にし、保持電源線１０５と遮断電源線１０４とを導通させる。その瞬間、遮断電源線１０４への電圧供給を上昇させる（図８の状態▲６▼）。これにより、電源遮断時の不定ノードによる電源立ち上げ時のリーク電流を大幅に削減すると共に、電源立ち上げ時間も短縮させ、よりリアルタイム性を保証できることになる。
【００３１】
図９は、データ保持を必要としない場合の、通常動作時、電源遮断時、電源復帰時における電源電圧ＶＤＤ１、ＶＤＤ２、スイッチ制御信号ＮＰＣＥＮのタイミングチャートである。通常動作時は、図８と同様に、スイッチ制御信号ＮＰＣＥＮは論理Highレベルで、スイッチ１０６はオン状態にあり、遮断電源線１０４と保持電源線１０５とは導通している（図９の状態▲１▼）。
【００３２】
次に、電源遮断モードになると、スイッチ制御信号ＮＰＣＥＮを論理Highレベルに維持し、スイッチ１０６はオン状態のまま、保持電源線１０５、遮断電源線１０４への電流供給を停止する。
【００３３】
次に、電源復帰時には、前もって、スイッチ制御信号ＮＰＣＥＮを論理Lowレベルにして、スイッチ１０６をオフ状態にし、保持電源線１０５と遮断電源線１０４とを切断する（図９の状態▲２▼）。そして、まず、保持電源線１０５に電源電圧ＶＤＤ２を供給し（図９の状態▲３▼）、その後、遮断電源線１０４の電源電圧ＶＤＤ１をトランジスタの閾値電圧の手前まで上げ（図９の状態▲４▼）、再び、スイッチ制御信号ＮＰＣＥＮを論理Highレベルにして（図９の状態▲５▼）、スイッチ１０６をオン状態にすると同時に、遮断電源線１０４に供給する電源電圧ＶＤＤ１を通常動作時の電圧レベルまで上昇させる（図８の状態▲６▼）。こうすることで、電源遮断時の不定ノードによる電源立ち上げ時の貫通電流をクロック発生回路１０１およびデータ保持回路１０２のみに発生させ、論理回路１０３における貫通電流を抑えることで、消費電力を低減することができる。
【００３４】
また、通常動作時に高速化が必要でない場合は、保持電源線１０５の電源電圧ＶＤＤ２を下げることで、クロック発生回路１０１のにおける消費電力を低減することができ、また論理回路１０３には通常の電源電圧が供給されるため、データ保持回路１０２のみの低速化で、大きな低消費電力化が実現できる。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、従来の問題であった電源遮断時の保持データの消滅と、電源立ち上げ時の貫通電流とを防止し、急峻な電源立ち上げが実現できる。これにより、消費電力を抑えつつ、高速回路を実現し、リアルタイムシステムの構築が可能になる。
【図面の簡単な説明】
【図１】  本発明の一実施の形態に係る半導体装置の部分構成を概略的に示す回路ブロック図
【図２】  図１の論理回路１０３内のインバータセルの一構成例を示す回路図
【図３】  図１のクロック発生回路１０１内のインバータセルの一構成例を示す回路図
【図４】  図１のデータ保持回路１０２内のラッチセルの一構成例を示す回路図
【図５】  本実施の形態におけるクロック発生回路１０１の構成を示す回路図
【図６】  本実施の形態における厚み方向のセル構成および配線レイアウトを示す断面図
【図７】  本実施の形態における電源配線のメッシュ構造を立体的に示す模式図
【図８】  データ保持を必要とする場合の、通常動作時、電源遮断時、電源復帰時における電源電圧ＶＤＤ１、ＶＤＤ２、スイッチ制御信号ＮＰＣＥＮのタイミングチャート
【図９】  データ保持を必要としない場合の、通常動作時、電源遮断時、電源復帰時における電源電圧ＶＤＤ１、ＶＤＤ２、スイッチ制御信号ＮＰＣＥＮのタイミングチャート
【図１０】  従来の半導体装置の回路ブロックを部分的に示す概略図
【符号の説明】
１０１  クロック発生回路
１０２  データ保持回路
１０３  論理回路
１０４  遮断電源線
１０５  保持電源線
１０６  スイッチ
１０７  接地線
１０８  制御信号線
１０９  ＡＮＤゲート（クロックマスク回路）
１１０  ＶＤＤ１用のメッシュ電源線
１１１  ＶＤＤ２用のメッシュ電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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