(57)【特許請求の範囲】
【請求項１】
列方向に並べて配列され、各々が前記列方向に平行に配列された複数のビットライン対を含む、複数のメモリブロックと、
２つの隣接したメモリブロックの間に各々配列された複数の感知増幅器ブロックと、
前記各感知増幅器ブロックに行方向に沿って配列された部分を有する第１、第２入／出力ライン対とを含み、
前記各感知増幅器ブロックは、対応するメモリブロックの間に配列された入／出力ライン対を対応する各メモリブロックに配列された対応するビットライン対に連結させるための列選択ゲートの入／出力ゲート領域を含み、
前記第１入／出力ライン対は、対応する各メモリブロックに配列された第１グループのビットライン対に連結され、前記第２入／出力ライン対は、対応する各メモリブロックに配列された第２グループのビットライン対に連結され、
前記第１入／出力ライン対のうち行方向に沿うように前記第１グループのビットライン対と交差する第１部分は、対応する感知増幅器ブロックの入／出力ゲート領域に配列され、前記第１入／出力ライン対のうち残りの第２部分は、前記第１グループのビットライン対と前記第２グループのビットライン対との間のインターフェース領域と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域とに配列されていることを特徴とする半導体メモリ装置。
【請求項２】
前記第１入／出力ライン対の前記第１部分は、前記入／出力ゲート領域に配列された前記第２入／出力ライン対と同一の線に沿って配列されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
対応する入／出力ゲート領域に配列された前記第１入／出力ライン対の前記第１部分と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域に配列された前記第１入／出力ライン対の前記第２部分とは、前記インターフェース領域に配列された導電層によって連結され、前記導電層は前記第１入／出力ライン対と同一の層に配列されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
対応する入／出力ゲート領域に配列された前記第１入／出力ライン対の前記第１部分と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域に配列された前記第１入／出力ライン対の前記第２部分とは、前記インターフェース領域に配列された導電層によって連結され、前記導電層は前記第１入／出力ライン対と異なる層に配列されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記第２入／出力ライン対のうち行方向に沿うように前記第２グループのビットライン対と交差する第３部分は、対応する感知増幅器ブロックの入／出力ゲート領域に配列され、前記第２入／出力ライン対のうち残りの第４部分は、前記インターフェース領域と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域とに配列されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
対応する入／出力ゲート領域に配列された前記第２入／出力ライン対の前記第３部分と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域に配列された前記第２入／出力ライン対の前記第４部分とは、前記インターフェース領域に配列された導電層によって連結され、前記導電層は前記第２入／出力ライン対の前記第３部分が配置された層と同一の層及び異なる層に配列されていることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
列方向に並べて配列され、各々が前記列方向に平行に配列された複数のビットライン対を含む、複数のメモリブロックと、
２つの隣接したメモリブロックの間に各々配列された複数の感知増幅器ブロックと、
前記各感知増幅器ブロックに行方向に沿って配列された部分を有する第１、第２、第３、第４入／出力ライン対とを含み、
前記各感知増幅器ブロックは、対応するメモリブロックの間に配列された入／出力ライン対を対応する各メモリブロックに配列された対応するビットライン対に連結させるための列選択ゲートの入／出力ゲート領域を含み、
前記第１及び第２入／出力ライン対は、対応する各メモリブロックに配列された第１グループのビットライン対に連結され、前記第３及び第４入／出力ライン対は、前記対応する各メモリブロックに配列された第２グループのビットライン対に連結され、
前記第１及び第２入／出力ライン対のうち行方向に沿うように前記第１グループのビットライン対と交差する第１部分は、対応する感知増幅器ブロックの入／出力ゲート領域に配列され、前記第１及び第２入／出力ライン対のうち残りの第２部分は、前記第１グループのビットライン対と前記第２グループのビットライン対との間のインターフェース領域と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域とに配列され、前記第１及び第２入／出力ライン対の前記第１部分は、前記入／出力ゲート領域に配列された前記第３及び第４入／出力ライン対と同一の線に沿って配列されていることを特徴とする半導体メモリ装置。
【請求項８】
対応する入／出力ゲート領域に配列された前記第１及び第２入／出力ライン対の前記第１部分と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域に配列された前記第１及び第２入／出力ライン対の前記第２部分とは、前記インターフェース領域に配列された導電層によって連結され、前記導電層は前記第１及び第２入／出力ライン対と同一の層に配列されていることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
対応する入／出力ゲート領域に配列された前記第１及び第２入／出力ライン対の前記第１部分と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域に配列された前記第１及び第２入／出力ライン対の前記第２部分とは、前記インターフェース領域に配列された導電層によって連結され、前記導電層は前記第１及び第２入／出力ライン対と異なる層に配列されていることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
列方向に並べて配列され、各々が前記列方向に平行に配列された複数のビットライン対を含む、複数のメモリブロックと、
２つの隣接したメモリブロックの間に各々配列された複数の感知増幅器ブロックと、
前記各感知増幅器ブロックに行方向に沿って配列された部分を有する第１、第２、第３、第４入／出力ライン対とを含み、
前記各感知増幅器ブロックは、対応するメモリブロックの間に配列された入／出力ライン対を対応する各メモリブロックに配列された対応するビットライン対に連結させるための列選択ゲートの入／出力ゲート領域を含み、
前記第１及び第２入／出力ライン対は、対応する各メモリブロックに配列された第１グループのビットライン対に連結され、前記第３及び第４入／出力ライン対は、前記対応する各メモリブロックに配列された第２グループのビットライン対に連結され、
前記第１及び第２入／出力ライン対のうち行方向に沿うように前記第１グループのビットライン対と交差する第１部分は、対応する感知増幅器ブロックの入／出力ゲート領域に配列され、前記第１及び第２入／出力ライン対のうち残りの第２部分は、前記第１グループのビットライン対と前記第２グループのビットライン対との間のインターフェース領域と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域とに配列され、前記第３及び第４入／出力ライン対のうち行方向に沿うように前記第２グループのビットライン対と交差する第３部分は、対応する感知増幅器ブロックの入／出力ゲート領域に配列され、前記第３及び第４入／出力ライン対のうち残りの第４部分は、前記インターフェース領域と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域とに配列され、前記第１及び第２入／出力ライン対の前記第１部分は、前記入／出力ゲート領域に配列された第３及び第４入／出力ライン対の前記第３部分と同一の線に沿って配列されていることを特徴とする半導体メモリ装置。
【請求項１１】
対応する入／出力ゲート領域に配列された前記第１及び第２入／出力ライン対の前記第１部分と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域に配列された前記第１及び第２入／出力ライン対の前記第２部分とは、前記インターフェース領域に配列された導電層によって連結され、前記導電層は前記第１及び第２入／出力ライン対と異なった層に配列されていることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
対応する入／出力ゲート領域に配列された前記第３及び第４入／出力ライン対の前記第３部分と、前記対応する感知増幅器ブロックのうち前記入／出力ゲート領域以外の領域に配列された前記第３及び第４入／出力ライン対の前記第４部分とは、前記インターフェース領域に配列された導電層によって連結され、前記導電層は前記第３及び第４入／出力ライン対の前記第３部分が配置された層と同一の層及び異なる層に配列されていることを特徴とする請求項１０に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細には、反復的なパターンで配列される感知増幅器ブロックによって占有される面積を縮小し得る、向上されたマルチ入/出力ライン構造を備える半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
図１は一般的な半導体メモリ装置の１２８Mチップ構造を概略的に示す。図１において、半導体メモリ装置は半導体チップ１に形成され、４つのバンクBANK1、BANK2、BANK3、BANK4を含む。各々のバンクBANK1〜BANK４は３２Ｍの貯蔵容量を有する。半導体チップ１の中央部分（BANK1及びBANK３とBANK２及びBANK４との間の領域）にはフリーデコーダ、入力バッファ、出力バッファ等が提供される周辺回路領域が配列されている。
【０００３】
バンクBANK1〜BANK４のうちバンクBANK１のアレイ構造を示す構成図が図２である。図２に示されたバンクBANK１は３２Ｍアレイ１０、行デコーダ２０及び列デコーダ３０を含む。３２Ｍアレイ１０を構成するためには、８Ｋ（Ｋ＝２１０）本のワードラインと４Ｋ本のビットラインが必要である。３２Ｍアレイ１０は列方向に並べて配列された１６個のメモリブロック４０に区分され、各メモリブロック４０は２Ｍの貯蔵容量を有する。したがって、各々のメモリブロック４０には５１２本のワードラインと４Ｋ本のビットライン対が配列されている。図に示されたように、列デコーダ３０に連結された１Ｋ（１０２４）個の列選択ラインＣＳＬ０〜ＣＳＬ１０２３がメモリブロック４０を横切るように配列されている。１つの列選択ラインは４つのビットライン対に対応する。
【０００４】
リフレッシュサイクルが４Ｋに対応する場合、２つのワードラインが、選択されたバンクで活性化される。例えば、メモリブロックＭＢ０〜ＭＢ７のうち１つメモリブロック（例えば、ＭＢ１）とメモリブロックＭＢ８〜ＭＢ１５のうち１つメモリブロック（例えば、ＭＢ９）が行デコーダ２０によって選択される。そして、選択されたメモリブロックＭＢ１，ＭＢ９に対応するワードラインのうちメモリブロックＭＢ１、ＭＢ９について各々１つのワードラインが選択される。即ち、１つのバンクが選択される時、２つのワードラインが選択される。この時、選択されたバンクの他のメモリブロックは選択されない。
【０００５】
図２で点線で表示された部分Aの詳細な構成を示す図３を参照すると、メモリブロックＭＢ０とメモリブロックＭＢ１との間に感知増幅器ブロックSABLK０が配列され、メモリブロックＭＢ１とメモリブロックＭＢ２との間に感知増幅器ブロックSABLK１が配列されている。即ち、２つの隣接したメモリブロックの間には感知増幅器ブロックが配列されている。感知増幅器ブロックSABLK０は２つのビットライン絶縁領域５０、６０、ビットラインフリーチャージ及び等化領域７０、Ｐチャンネル感知増幅領域８０、Ｎチャンネル感知増幅領域９０、及び、入/出力ゲート領域１００を含む。ビットライン絶縁領域５０及び６０、ビットラインフリーチャージ及び等和領域７０及び感知増幅領域８０、９０に提供される構成要素の例が米国特許5,761,123号に“SENSEAMPLIFIER CIRCUIR OF A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という題目で詳細に記載されている。
【０００６】
入/出力ゲート領域１００には４対の入/出力ラインIOi、/IOi、IOj、/IOj、IOk、/IOk、IOl、/IOlがビットラインと直交するように配列され、入/出力ゲート領域１００は対応するビットライン対を対応する入/出力ライン対に電気的に連結させる列選択ゲート（即ち、対応するビットラインに連結されたソース/ドレイン及び対応するビットラインに連結されたドレイン/ソースを有するＮＭＯＳトランジスタ）ＧＴで構成される（図４参照）。例えば、メモリブロックＭＢ１の行のうちの１つが行デコーダ２０によって選択され、列選択ライン（例えば、ＣＳＬ０）が列デコーダ３０によって選択される時、ビットラインＢＬ０、/ＢＬ０は対応する列選択デートＧＴ（ＣＳＬ０に連結される）を通じてメモリブロックＭＢ１の左側に配列された入/出力ライン対IOi、/IOiに連結され、ビットラインＢＬ２、/ＢＬ２は対応する列選択デートＧＴ（ＣＳＬ０に連結される）を通じてメモリブロックＭＢ１の左側に配列された入/出力ライン対IOj、/IOjに連結される。これと同時に、ビットラインＢＬ１、/ＢＬ１は対応する列選択ゲートＧＴ（ＣＳＬ０に連結される）を通じてメモリブロックＭＢ１の右側に配列された入/出力ライン対IOi、/IOiに配列され、ビットラインＢＬ３、/ＢＬ３は対応する列選択デートＧＴ（ＣＳＬ０に連結される）を通じてメモリブロックＭＢ１の右側に配列された入/出力ライン対IOj、/IOjに連結される。
【０００７】
要約すると、１つの列選択ラインが選択される場合は、４つのビットライン対がメモリブロックＭＢ１の両側に配列された４つの入/出力ライン対に連結される。前述のように、バンクBANK1が選択される時、２つのワードラインが活性化されるので、２つのメモリブロックの各々の両側に配列された４つの入/出力ライン対に４ビットデータが伝達され、その結果、全部で８ビットデータが、選択されたバンクから読出される。即ち、DRAM装置は×８ビット構造で動作する。
【０００８】
一方、２つの列選択ライン（例えば、ＣＳＬ０、ＣＳＬ５１２）が同時に選択される場合は、メモリブロックＭＢ１から８ビットデータが対応する感知増幅器ブロックによって読出される。より詳細には、列選択ラインＣＳＬ０が選択される時、４対のビットラインＢＬ０、/ＢＬ０、ＢＬ１、/ＢＬ１、ＢＬ２、/ＢＬ２、ＢＬ３、/ＢＬ３が前述と同一の方法でメモリブロックＭＢ１の両側に配列された対応する入/出力ラインIOi、/IOi、IOj、/IOjに連結される。これと同様に、ビットライン対ＢＬ２０４８、/ＢＬ２０４８は対応する列選択ゲートＧＴ（ＣＳＬ５１２に連結される）を通じてメモリブロックＭＢ１の左側に配列された入/出力ライン対IOk、/IOkに連結され、ビットライン対ＢＬ２０５０、/ＢＬ２０５０は対応する列選択ゲートＧＴ（ＣＳＬ５１２に連結される）を通じてメモリブロックＭＢ１の左側に配列された入/出力ライン対IOl、/IOlに連結される。これと同時に、ビットライン対ＢＬ２０４９、/ＢＬ２０４９は対応する列選択ゲートＧＴ（ＣＳＬ５１２に連結される）を通じてメモリブロックＭＢ１の右側に配列された入/出力ライン対IOk、/IOkに連結され、ビットライン対ＢＬ２０５１、/ＢＬ２０５１は対応する列選択デートＧＴ（ＣＳＬ５１２に連結される）を通じてメモリブロックＭＢ１の右側に配列された入/出力ラインIOl、/IOlに連結される。
【０００９】
要約すると、２つの列選択ラインが同時に選択される時、８つのビットライン対がメモリブロックＭＢ１の両側に配列された８つの入/出力ライン対に各々連結される。前述のように、バンクBANK1が選択される時、２つのワードラインが活性化されるので、２つの選択されたメモリブロックの各々の両側に配列された８つの入/出力ライン対に８ビットデータが伝達され、その結果、全部で１６ビットデータが選択されたバンクから読出される。即ち、DRAM装置は×１６ビット構造で動作する。
【００１０】
前述の入/出力ライン構造によると、図３のDRAMは列選択ラインの活性化方法によって、×８ビット構造及び×１６ビット構造のうち、いずれか一つの構造で動作する。更に、DRAMは、追加的な列アドレスを利用して入/出力ライン対を多重化（multiplexing）することによって、×4ビット構造でも具現され得ることは当業者には周知である。図面には示されないが、他の列選択ラインに関する列選択ゲート及びビートラインも前述と同一の方法で配列される。
【００１１】
図４を参照すると、隣接したメモリブロックの間に配列された感知増幅器ブロックの入/出力ゲート領域に配列される入/出力ライン対と入/出力ゲートのレイアウトが示されている。図４において、参照番号１０１はN＋アクティブ領域を示し、参照番号１０２はポリシリコンで形成されたゲートラインを示す。そして、図４において、１１はビットラインとアクティブ領域を電気的に連結するコンタクトを示し、１３はアクティブ領域と入/出力ライン（メタル又は他の導電物質で形成される）を電気的に連結するコンタクトを示す。各アクティブ領域１０１に形成されるNMOSトランジスターは対応するビットラインと対応する入/出力ラインとを連結する。入/出力ゲート領域の幅Ｌは、ここに配置される入/出力ラインによって決定され、このように決定された入/出力ゲート領域で入/出力ゲートとして動作するNMOSトランジスターが、図に示されたように形成される。
【００１２】
電子装置の小型化に従って、電子装置に使用されるメモリ装置もやはり小型化されならなければならない。更に、製造単価を低減するためには、チップのサイズを縮小なければならない。DRAMの形成されるチップのサイズを縮めるための一つの方法は、反復的なパターンを有する感知増幅器ブロックによって占有される面積を縮小することである。特に、感知増幅器ブロックによる占有面積を縮小するために、本発明では入/出力ラインを改善する。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、チップのサイズを縮小し得る向上されたマルチ入/出力ライン構造を有する半導体メモリ装置を提供することである。
【００１４】
本発明の他の目的は、入/出力ラインローディングを低減し得る向上されたマルチ入/出力ライン構造を有する半導体メモリ装置を提供することである。
【００１５】
【発明を解決するための手段】
前述のような目的を達成するため、本発明の半導体装置はバンクを含み、各バンクは複数のメモリブロックで構成される。各メモリブロックは列方向に並べて配列された複数のビットラインを含む。メモリブロックのうち二つの隣接したメモリブロックの間には感知増幅器ブロックが位置し、各感知増幅器ブロックには少なくとも２つの入/出力ライン対が配置される。各感知増幅器ブロックは対応するメモリブロックの間に配列された入/出力ライン対を対応する各メモリブロックに配列されたビットライン対に連結させるための列選択ゲートの入/出力ゲート領域を含む。本発明の半導体メモリ装置によると、入/出力ライン対のうち第１入/出力ライン対は対応する各メモリブロックに配列された第１グループのビットライン対に連結され、入/出力ライン対のうち第２入/出力ライン対は対応する各メモリブロックに配列された第２グループのビットライン対に連結される。そして、第１入/出力ライン対の一部分は対応する感知増幅器ブロックの入/出力ゲート領域に配列され、その残りの部分はインターフェース領域に配置される他、感知増幅器ブロックのうち入/出力ゲート領域以外の領域に配列され、第１入/出力ライン対の一部分は入/出力ゲート領域に配列された第２入/出力ライン対と同一の線に沿って配列される。
【００１６】
本発明の他の特徴によると、半導体メモリ装置は、列方向に平行に配列された複数のビットライン対を含む複数のメモリブロック、２つの隣接したメモリブロックの間に各々配列された複数の感知増幅器ブロック、及び、各感知増幅器ブロックに配列された第１、第２、第３、第４入/出力ライン対を備える。各感知増幅器ブロックは対応するメモリブロックの間に配列された入/出力ライン対を対応する各メモリブロックに対応するビットライン対に連結させるための列選択ゲートの入/出力ゲート領域を含む。そして、第１及び第２入/出力ライン対は対応する各メモリブロックに配列された第１グループのビットライン対に連結され、第３及び第４入/出力ライン対は対応する各々のメモリブロックに配列された第２グループのビットライン対に連結される。このような配列において、第１及び第２入/出力ライン対の一部分は対応する感知増幅機ブロックの入/出力ゲート領域に配列され、その残りの部分はインターフェース領域に配列される他、対応する感知増幅器ブロックのうち入/出力ゲート領域以外の領域に配列される。そして、第３及び第４入/出力ライン対の一部分は対応する感知増幅機ブロックの入/出力ゲート領域に配列され、その残りの部分はインターフェース領域に配列される他、対応する感知増幅器ブロックのうち入/出力ゲート領域以外の領域に配列される。
【００１７】
このような入/出力構造によると、入/出力ラインの一部分が感知増幅器ブロックのうち入/出力ゲート領域以外の領域に配置され、その結果、入/出力ラインが配置される入/出力ゲート領域の幅が縮小される。
【００１８】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付した図面を参照して詳細に説明する。
【００１９】
本発明の好適な実施の形態の入/出力ライン構造によると、隣接したメモリブロックの間に少なくとも２つの入/出力ライン対が配列される場合に、第１入/出力ライン対の一部分は感知増幅器ブロックの入/出力ゲート領域に配置され、他の部分はインターフェース領域の他、感知増幅器ブロックの入/出力ゲート領域以外の領域に配置される。そして、第２入/出力ライン対は入/出力ゲート領域に配置されるように、第１入/出力ライン対と同一の線上に一列に配置される。このような入/出力ライン構造によると、入/出力ライン対を入/出力ゲート領域内に平行に配置する従来の技術の入/出力ライン構造に比べて、入/出力ライン対によって占有される入/出力ゲート領域の幅を半分に縮小し得る。
【００２０】
図５は、本発明の好適な実施の形態のＤＲＡＭ装置の構成図であり、図６は、隣接したメモリブロックの間に配置された感知増幅器ブロックの入/出力ゲート領域に配列される入/出力ライン対と入/出力ゲートのレイアウトである。図５及び図６において、図３及び図４の構成要素と同一の構成要素は同一な参照番号で示し、これらに関する説明は省略する。
【００２１】
本発明の好適な実施の形態のＤＲＡＭ装置は×８ビット構造のみならず、例えば×１６ビット構造にも適用され得る。これはメモリブロックの左側に４つの入/出力ライン対が配置され、右側に４つの入/出力ライン対が配置されることを意味する。前述のように、隣接した２つのメモリブロックの間に配置された４つの入/出力ライン対のうち、２つの入/出力ライン対IOi、/IOi、IOj、/IOjは列選択ラインＣＳＬ０〜ＣＳＬ５１１によって選択される列選択ゲートＧＴを通じて第１グループのビットライン対ＢＬ０、/ＢＬ０〜ＢＬ２０４５、/ＢＬ２０４７に連結される。そして、他の入/出力ライン対IOk、/IOk、IOl、/IOlは残りの列選択ラインＣＳＬ５１２〜ＣＳＬ１０２３によって選択される列選択ゲートＧＴを通じて第２グループのビットライン対ＢＬ２０４８、/ＢＬ２０４８〜ＢＬ４０９５、/ＢＬ４０９５に連結される。マルチ入/出力構造を有するＤＲＡＭ装置によると、第１グループのビットライン対ＢＬ０、/ＢＬ０〜ＢＬ２０４５、/ＢＬ２０４７は入/出力ライン対IOk、/IOk、IOl、/IOl（以下、“第２グループの入/出力ライン対と呼ぶ”）に連結されない。これと同様に、第２グループのビットライン対ＢＬ２０４８、/ＢＬ２０４８〜ＢＬ４０９５、/ＢＬ４０９５は入/出力ライン対IOi、/IOi、IOj、/IOj（以下、“第１グループの入/出力ライン対と呼ぶ”）に連結されない。
【００２２】
図５を参照すると、第１グループの入/出力ライン対IOi、/IOi、IOj、/IOjの一部分は入/出力ゲート領域１００内で第２グループの入/出力ライン対IOk、/IOk、IOl、/IOlと同一の線上に配置されている。言い換えれば、第１グループの入/出力ライン対IOi、/IOi、IOj、/IOjの一部分と第２グループの入/出力ライン対IOk、/IOk、 IOl、/IOlは電気的に連結されないように、同一の線に沿って一列に配置されている。そして、第１グループの入/出力ライン対IOi、/IOi、IOj、/IOjの他の部分は、図に示されたように、インターフェース領域２００の他、感知増幅器ブロックＳABLK内の入/出力ゲート領域１００以外の領域に配列される。図５から分かるように、第２グループの入/出力ライン対IOk、/IOk、IOl、/IOlは第２グループのビットライン対ＢＬ２０４８、/ＢＬ２０４８〜ＢＬ４０９５、/ＢＬ４０９５が配列される領域内に配置されるが、第１グループのビットライン対ＢＬ０、/ＢＬ０〜ＢＬ２０４５、/ＢＬ２０４７が配列される領域には配置されない。
【００２３】
メモリブロックＭＢ１の行のうちの１つが選択され、列選択ライン（例えば、ＣＳＬ０）が選択される時、ビットライン対ＢＬ０、/ＢＬ０は対応する列選択ゲートＧＴ（ＣＳＬ０に連結される）を通じてメモリブロックＭＢ１の左側に配列された入/出力ライン対IOi、/IOiに連結され、ビットライン対ＢＬ２、/ＢＬ２は対応する列選択ゲートＧＴ（ＣＳＬ０に連結される）を通じてメモリブロックＭＢ１の左側に配列された入/出力ライン対IOj、/IOjに連結される。これと同時に、ビットライン対ＢＬ１、/ＢＬ１は対応する列選択ゲートＧＴ（ＣＳＬ０に連結される）を通じてメモリブロックＭＢ１の右側に配列された入/出力ライン対IOi、/IOiに連結され、ビットライン対ＢＬ３、/ＢＬ３は対応する列選択ゲートＧＴ（ＣＳＬ０に連結される）を通じてメモリブロックＭＢ１の右側に配列された入/出力ライン対IOj、/IOjに連結される。
【００２４】
要約すると、１つの列選択ラインが選択される場合は、４つのビットライン対がメモリブロックＭＢ１の両側に配列された４つの入/出力ライン対に連結される。前述のように、バンクBANK１が選択される時、２つのワードラインが活性化されるので、２つのメモリブロックの各々の両側に配列された４つの入/出力ライン対に４ビットデータが伝達され、その結果、全部で８ビットデータが選択されたバンクから読出される。このように、ＤＲＡＭ装置は×８ビット構造で動作する。
【００２５】
一方、２つの列選択ライン（例えば、ＣＳＬ０、ＣＳＬ５１２）が同時に選択される場合は、メモリブロックＭＢ１から８ビットデータが対応する感知増幅器ブロックによって読出される。より詳細には、列選択ラインＣＳＬ０が選択される時、４対のビットラインＢＬ０、/ＢＬ０、ＢＬ１、/ＢＬ１、ＢＬ２、/ＢＬ２、ＢＬ３、/ＢＬ３は前述と同一の方法でメモリブロックＭＢ１の両側に配列された対応する入/出力ラインIOi、/IOi、IOj、/IOj、IOk、/IOk、IOl、/IOlに連結される。これと同様に、ビットライン対ＢＬ２０４８、/ＢＬ２０４８は対応する列選択ゲートＧＴ（ＣＳＬ５１２に連結される）を通じてメモリブロックＭＢ１の左側に配列された入/出力ライン対IOk、/IOkに連結され、ビットライン対ＢＬ２０５０、/ＢＬ２０５０は対応する列選択ゲートＧＴ（ＣＳＬ５１２に連結される）を通じてメモリブロックＭＢ１の左側に配列された入/出力ライン対IOl、/IOlに連結される。これと同時に、ビットライン対ＢＬ２０４９、/ＢＬ２０４９は対応する列選択ゲートＧＴ（ＣＳＬ５１２に連結される）を通じてメモリブロックＭＢ１の右側に配列された入/出力ライン対IOk、/IOkに連結され、ビットライン対ＢＬ２０５１、/ＢＬ２０５１は対応する列選択ゲートＧＴ（ＣＳＬ５１２に連結される）を通じてメモリブロックＭＢ１の右側に配列された入/出力ライン対IOl、/IOlに連結される。
【００２６】
要約すると、２つの列選択ラインが同時に選択される場合は、８つのビットライン対がメモリブロックＭＢ１の両側に配列された８つの入/出力ライン対に各々連結される。前述のように、バンクBANK1の選択される時、２つのワードラインが活性化されるので、２つの選択されたメモリブロックの各々の両側に配列された８つの入/出力ライン対に８ビットデータが伝達され、その結果、合計で１６ビットデータが選択されたバンクから読出される。このように、ＤＲＡＭ装置は×１６ビット構造で動作する。
【００２７】
本発明の好適な実施の形態の入/出力ライン構造による入/出力ラインとビットラインの連結動作は従来の技術の入/出力ライン構造と同様になされる。そして、入/出力ライン対を入/出力ゲート領域内に並列に配置する従来の技術の入/出力ライン構造に比べて、入/出力ライン対によって占有される入/出力ゲート領域の幅を半分に縮小し得る。
【００２８】
ここで、入/出力デート領域１００以外の感知増幅器ブロックSABLK内に、第２グループの入/出力ライン対IOk、/IOk、IOl、/IOlと並列に配列された、第１グループの入/出力ラン対IOi、/IOi、IOj、IOjは、感知増幅器ブロックSABLKの特定領域ではなくて、同一層に配列される他の信号ラインが配列されない領域、即ち感知増幅器ブロックの余分の領域に自由に配置され得る。
【００２９】
図６A及び図６Bは、本発明の好適な実施の形態の入/出力ライン構造を示す図である。図６A及び図６Bにおいて、参照番号１０１はN＋アクティブ領域を示し、参照番号１０２はポリシリコンで形成されたゲートラインを示す。そして、図６Ａ及び図６Ｂにおいて、１１はビットラインとアクティブ領域とを電気的に連結するコンタクトを示し、１３はアクティブ領域と入/出力ライン（メタル又は他の導電物質で形成される）とを電気的に連結するコンタクトを示す。各アクティブ領域１０１に形成されるNMOSトランジスターは対応するビットラインと対応する入/出力ラインとを連結する。図６Bにおいて、１５は第１メタル層に配列される入/出力ラインと第２メタル層に配列される導電ラインとを電気的に連結するコンタクトを示す。
【００３０】
図６Aに示されたように、入/出力ゲート領域１００に配置された第１グループの入/出力ラン対IOi、/IOi、IOj、/IOjの一部分（第１メタル層に配置されると仮定する）と感知増幅器ブロックに配置された第１グループの入/出力ラン対IOi、/IOi、IOj、/IOjの他の部分（第１メタル層に配置されると仮定する）はインターフェース領域２００を通じて直接に連結され得る。一方、図６Ｂを参照すると、入/出力領域１００に配置された第１グループの入/出力ラン対IOi、/IOi、IOj、/IOjの一部分（第１メタル層に配置されると仮定する）と感知増幅器ブロックに配置された第１グループの入/出力ラン対IOi、/IOi、IOj、/IOjの他の部分（第１メタル層に配置されると仮定する）はインターフェース領域２００内に配列された第２メタル層（又は他の導電層）を利用して連結され得る。
【００３１】
図６A、図６B及び図６Ｃに示されたように、本発明の入/出力ゲート領域１００の幅Ｌ’は従来の技術に比べて半分に縮小される。
【００３２】
ここで、第１グループの入/出力ラン対IOi、/IOi、IOj、/IOjと第２グループの入/出力ライン対IOk、/IOk、IOl、/IOlとにおいてローディングを同一に調整するために、図６Ｃに示されたように、第２グループの入/出力ライン対IOk、/IOk、IOl、/IOlの配列は、第１グループの入/出力ラン対IOi、/IOi、IOj、/IOjの配列と同様に、入/出力ゲート領域１００以外の感知増幅器ブロック内に配列され得る。この時、感知増幅器ブロックに配置された入/出力ライン部分と入/出力ゲート領域に配置された入/出力ライン部分は、前述のように、インターフェース領域２００に配列された第２メタル層（又は他の導電層）を利用して連結され得る。
【００３３】
本発明のＤＲＡＭ装置が×８ビット構造に適用される場合、即ち、２つの入/出力ライン対が隣接したメモリブロックの間に配列される場合、前述の入/出力ライン構造を利用することによって、入/出力ラインとアクティブ領域とを連結するコンタクトの数を半分に減らし得る。結果的に、入/出力ラインのローディングを減少させることによって、動作速度を向上させ得る。
【００３４】
【発明の効果】
本発明によると、例えば、入/出力ラインの一部分を入/出力ゲー領域ト以外の感知増幅器ブロック内に配置されることによって、入/出力ラインの配置される入/出力ゲート領域の幅を従来の技術に比べて半分に縮小することができ、これにより感知増幅器ブロックによって占有させる面積もやはり減少するので、全般的なチップのサイズも減少する。
【図面の簡単な説明】
【図１】従来の技術による半導体メモリ装置のチップレイアウトを概略的に示す構成図である。
【図２】図１に示された一つのバンクの構造を概略的に示す構成図である。
【図３】図２に点線で表示されたメモリブロック及び感知増幅器ブロックを示す構成図である。
【図４】図３の隣接したメモリブロックの間に配列された感知増幅器ブロックの入/出力ゲート領域に配列される入/出力ライン対と入/出力ゲートのレイアウトを示す図である。
【図５】本発明の好適な実施の形態の入/出力ライン構造を示す構成図である。
【図６Ａ】、
【図６Ｂ】、
【図６Ｃ】本発明の好適な実施の形態の入/出力ライン構造を示す平面図である。
【符号の説明】
１          チップ
１０        アレイ
２０        行デコーダ
３０        列デコーダ
４０        メモリブロック
５０、６０  ビットライン絶縁領域
７０        ビットラインフリーチャージ及び等和領域
８０、９０  感知増幅器領域
１００      入/出力ゲート領域
２００      インターフェース領域
【図１】
0003957039.tif 000002
【図２】
0003957039.tif 000003
【図３】
0003957039.tif 000004
【図４】
0003957039.tif 000005
【図５】
0003957039.tif 000006
【図６Ａ】
0003957039.tif 000007
【図６Ｂ】
0003957039.tif 000008
【図６Ｃ】
0003957039.tif 000009