(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体素子を具備する半導体装置において、前記半導体素子は、前記半導体基板より突出した半導体柱の一部領域にドレインを、前記半導体基板の表面にソースを形成してなり、前記半導体柱の周りにほぼ一定の膜厚で形成された絶縁膜を介してゲート電極が取り囲み、前記ゲート電極の周囲にフォトンを遮蔽する部材が前記半導体柱底部位置から頂部位置まで連続して、前記ゲート電極を取り囲むように配設されていることを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された半導体素子を具備する半導体装置において、前記半導体素子は、前記半導体基板より突出した半導体柱の一部領域にドレインを、前記半導体基板の表面にソースを形成してなり、前記半導体柱の周りを絶縁膜を介してゲート電極が取り囲み、前記ゲート電極の周囲にフォトンを遮蔽する部材が配設され、前記部材は前記ソースに電気的に接続されており、該ソースの導出電極として用いられていることを特徴とする半導体装置。
【請求項３】
前記フォトンを遮蔽する部材は金属材料を含む層より構成されていることを特徴とする請求項１ないし２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置に係わり、特にＭＯＳトランジスタのドレイン等で発生したフォトンが他のＭＯＳトランジスタに与える影響を極力減らした信頼性の高い半導体装置に関する。
【０００２】
【従来の技術】
ＰＮ接合に電圧を印加するとフォトンが発生する。複数の半導体素子を同一半導体基板表面に形成した集積回路においては、発生したフォトンが隣接する半導体素子に影響を与えるのを極力防ぐため、ＬＤＤ（Lightly Doped Drain ）等の構造が提案されてきたが、必ずしも十分なものとは言えなかった。このようなフォトンの発生は、周囲のＭＯＳトランジスタのサブスレッショルド電流の増大につながる。特に、リングオシレータ及び内部昇圧回路を有する不揮発性半導体記憶装置（例えばＥＥＰＲＯＭ）においては、このリングオシレータないし昇圧回路において、多大なフォトンが発生し、これが他の周辺回路の非動作時の貫通電流の増大につながっていた。
【０００３】
【発明が解決しようとする課題】
このように、従来の半導体装置においては、ＭＯＳトランジスタのドレイン等におけるフォトンの発生は不可避であり、発生したフォトンが周囲の半導体素子に悪影響を与えることがあった。
【０００４】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、フォトン発生を抑えるのでなく、むしろ発生したフォトンを基板裏面側に放出するとともにこれを吸収・遮蔽することにより、フォトンが隣接する半導体素子に与える影響を極力削減した半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記問題を解決するため、本発明の半導体装置の一形態は、半導体基板上に形成された半導体素子を具備する半導体装置において、前記半導体素子は、前記半導体基板より突出した半導体柱の一部領域にドレインを、前記半導体基板の表面にソースを形成してなり、前記半導体柱の周りにほぼ一定の膜厚で形成された絶縁膜を介してゲート電極が取り囲み、前記ゲート電極の周囲にフォトンを遮蔽する部材が前記半導体柱底部位置から頂部位置まで連続して、前記ゲート電極を取り囲むように配設されていることを特徴とする。
また、本発明の半導体装置の一形態は、半導体基板上に形成された半導体素子を具備する半導体装置において、前記半導体素子は、前記半導体基板より突出した半導体柱の一部領域にドレインを、前記半導体基板の表面にソースを形成してなり、前記半導体柱の周りを絶縁膜を介してゲート電極が取り囲み、前記ゲート電極の周囲にフォトンを遮蔽する部材が配設され、前記部材は前記ソースに電気的に接続されており、該ソースの導出電極として用いられていることを特徴とする。
【００１０】
【作用】
本発明によれば、半導体素子においてフォトンが発生したとしても、その周囲に配設されたフォトン遮蔽部材が該フォトンを遮蔽するため、隣接する半導体素子等に影響を与えることがなく、高信頼性、低消費電力、高集積の半導体集積回路を構成することができる。
【００１１】
【実施例】
以下、図面を参照しながら本発明の実施例を説明する。
（第１の実施例）
図１は本発明の第１の実施例にかかわる縦型ＭＯＳトランジスタの断面図である。半導体基板上に形成された縦型ＭＯＳトランジスタはＳＧＴ（Surrounding Gate Transistor ）構造をとっている。シリコン単結晶からなるＰ型半導体基板３０は同一部材からなる突出部３１（シリコン柱）を有し、この突出部３１の側壁は酸化膜からなるゲート絶縁膜３２におおわれている。さらに、この突出部３１はゲート絶縁膜３１を介してアルミニウムからなるゲート電極３３で囲まれている。突出部３１の下部に近接して半導体基板３１表面にはＮ型の不純物拡散領域（ソース）３４が形成され、突出部３１の上部にはＮ型の不純物拡散領域（ドレイン）３５が形成されている。
【００１２】
このＳＧＴの具体的な形状の一例は以下の通りである。突出部の幅は０．５μｍ、高さは１．０μｍであり、ゲート絶縁膜３２の膜厚は１０ｎｍ、ゲート電極の膜厚は２００ｎｍである。半導体基板はボロンが低濃度に拡散されており、ソース３４・ドレイン３５にはヒ素が高濃度に拡散されている。
【００１３】
以上のように構成されたＭＯＳトランジスタをを動作させる際には、ドレイン３５に例えば５Ｖ程度の電源電圧が印加されることがある。このとき、ドレインのＰＮ接合部においてフォトンが発生する。発生したフォトンはゲート絶縁膜３２と突出部３１との界面で反射しつつ矢印３７のような経路で基板３０側に放出される。このように、シリコンからなる突出部３１とその周りの絶縁膜３２は導波管の役割をしてフォトンを基板方向（図中下方向）へと伝搬させる。この結果、隣接する半導体素子へのフォトンの影響はある程度減少する。しかし、シリコンと酸化膜との界面での反射は必ずしも十分ではなく、フォトンの入射角度等によっては、フォトンを透過させてしまうことがある。ここで、ゲート電極３３が従来のようにポリシリコンで構成されていたならば、このフォトンを容易に透過させてしまい、隣接する半導体素子にフォトンが到達するのを防ぐことができない。本発明においては、ゲート電極３３をフォトンを吸収・遮蔽するアルミニウムにより構成したため、ゲート絶縁膜３２を透過したフォトンは例えば部位３８、３９等で吸収・遮蔽される。この結果、ドレイン３５で発生したフォトンが隣接する素子に到達するのをほぼ完全に防ぐことができる。
【００１４】
また、上述のようなＳＧＴ構造においては、その電流・電圧特性は平面型トランジスタのそれよりも優れている。例えば、図１４はサブスレッショルドスイングを示しているが、ＳＧＴでは、約６０ｍＶ／ｄｅｃａｄｅとほぼ理想的に近い値が得られ、通常の平面型トランジスタよりも小さな値となる。なお、ＶＧはゲートに印加する電圧、Ｉはソース・ドレイン間に流れる電流を示しており、図１４はＶＧとＩとの関係を片対数グラフにより表したものである。これは、図１５に示したようにＳＧＴのサイズが小さくなり、例えばシリコン柱の直径が１μｍ以下になると、シリコン柱の内部が空乏層９５により完全に空乏化されるためである。その結果、ＳＧＴは平面トランジスタよりもサブスレッショルドスイングが小さくなることから、カットオフ特性が良くなるだけでなく、また、基板バイアス効果がなくなる。
【００１５】
このＳＧＴの特徴はＳＯＩ（Silicon-on-Insulator）構造のトランジスタ特性に似ている。しかし、ＳＯＩ構造では、ボディー効果（Body Effect ）を緩和するための手段が必要である。すなわち、インパクトイオン化によって発生したホールを吸収するためのボディーコンタクト（Body Contact）、例えばＮチャネル型ＭＯＳトランジスタであれば、Ｐ型の高濃度領域によるコンタクトを設けなくてはならない。これは、ＳＯＩ構造のトランジスタの微細化を妨げていた。しかし、ＳＧＴ構造では、基板がボディーコンタクトの役目を果たし、発生したホールは基板が吸収する。すなわち、ＳＧＴ構造は、ＳＯＩ構造のトランジスタの特徴を持つと同時に、ボディーコンタクトが不要で微細化に好適である。
【００１６】
このようなＳＧＴ構造は、フォトンに対してもＳＯＩよりも耐性がある。それは、ＳＯＩ構造では、発生したフォトンは絶縁膜（Insulator ）上のシリコン膜を横方向に伝搬し、１つのトランジスタから発生したフォトンはその周辺のトランジスタに伝搬し、その電流・電圧特性に影響を及ぼすという点で、通常の平面トランジスタと同様な問題があるからである。
【００１７】
なお、上述の例ではゲート電極３３をアルミニウムで構成したが、これは、フォトンを吸収する部材であるタングステン、チタン、タングステンシリサイド、チタンシリサイド等の金属を含有する導電性材料を用いてもよい。
【００１８】
（第２の実施例）
図２は本発明の第２の実施例にかかわる縦型ＭＯＳトランジスタの断面図である。第１の実施例と同様、半導体基板上に形成された縦型ＭＯＳトランジスタはＳＧＴ構造をとっている。シリコン単結晶からなるＰ型半導体基板４０は同一部材からなる突出部４１（シリコン柱）を有し、この突出部４１の側壁は酸化膜からなるゲート絶縁膜４２におおわれている。さらに、この突出部４１はゲート絶縁膜４１を介して不純物を高濃度にドープしたポリシリコンからなるゲート電極４３で囲まれている。突出部４１の下部に近接して半導体基板４０表面にはＮ型の不純物拡散領域（ソース）４４が形成され、突出部４１の上部にはＮ型の不純物拡散領域（ドレイン）４５が形成されている。さらに、このドレイン電極４３を取り囲むように、フォトン吸収部材４６が形成されている。図２に示すように、部材４６は隣接するＳＧＴ間に挿入されている。
【００１９】
以上のように構成されたＭＯＳトランジスタを動作させるとドレインのＰＮ接合部においてフォトンが発生する。発生したフォトンはゲート絶縁膜４２と突出部４１との界面で反射しつつ矢印４７のような経路で基板４０側に放出される。このように、第１の実施例と同様、シリコンからなる突出部４１とその周りの絶縁膜４２は導波管の役割をしてフォトンを基板方向（図中下方向）へと伝搬させる。この結果、隣接する半導体素子へのフォトンの影響はある程度減少する。ここで、シリコンと酸化膜との界面での反射は必ずしも十分ではなく、フォトンの入射角度等によっては、フォトンを透過させてしまうが、部材４６はフォトンを吸収するアルミニウムにより構成されているため、ゲート絶縁膜４２を透過したフォトンは部材４６で吸収される。この結果、ドレイン４５で発生したフォトンが隣接する素子に到達するのをほぼ完全に防ぐことができる。
【００２０】
また、第２の実施例においては、ゲート電極４３は従来通りポリシリコンを用いることができるという利点もある。
なお、上述の例では遮蔽部材４６をアルミニウムで構成したが、これは、フォトンを吸収する部材であるタングステン、チタン等の材料を用いてもよいことは第１の実施例と同様である。
【００２１】
（第３の実施例）
図３は本発明の第３の実施例にかかわる縦型ＭＯＳトランジスタの断面図である。第２の実施例と同様の部位には同様の図番を付し、詳細な構造の説明を省略する。第３の実施例においては、上述したようにフォトン遮蔽部材４６はアルミニウム、タングステン、チタン等の導電性部材により構成されており、これがソース４４と電気的に接続されている。このため、フォトン遮蔽部材４６をソースの導出電極として用いることができる。このように構成すると、上層の配線とのコンタクトが容易になるという効果がある。
【００２２】
（第４の実施例）
図４ないし図８に本発明の第４の実施例を示す。第４の実施例は、縦型ＣＭＯＳインバータを形成する例である。
【００２３】
図４は該ＣＭＯＳインバータの平面図、図５は図４の５ａにおける断面図、図６は図４の５ｂにおける断面図、図７は図４の５ｃにおける断面図をそれぞれ示している。Ｐ型半導体基板１には第１の突出部１０及びこの第１の突出部１０の一部上に形成された第２の突出部１１が形成されている。第１の突出部１０の「つけ根」にあたる領域及び基板１の表面領域にはＰ型高濃度拡散領域２が形成されている。突出部１０は下から順に高濃度Ｐ型拡散領域、Ｎ型拡散領域３、高濃度Ｐ型拡散領域４、高濃度Ｎ型拡散領域５から構成される。突出部１１は下から順に高濃度Ｎ型拡散領域５、Ｐ型拡散領域６、高濃度Ｎ型拡散領域７から構成される。第１の突出部１０の側壁には絶縁膜８1 を介してアルミニウムゲート電極９1 が、第２の突出部１１の側壁には絶縁膜８2 を介してアルミニウムゲート電極９2 がそれぞれ形成されている。第１の突出部１０の上表面の第２の突出部１１が形成されていない領域には高濃度Ｎ型拡散領域５に接して電極１５が形成されている。さらに第２の突出部１１の上表面には高濃度拡散領域７に接して電極１７が形成されている。ゲート電極９2 及び９1 は一体に構成され、上記構造から離れた位置で電極１４と接続される。また、Ｎ型高濃度拡散領域２も同様に上記構造から離れた位置で電極１６と接続される。そして、以上のような構造体は層間絶縁膜１２でおおわれている。
【００２４】
図８は上述の構想体の等価回路であるり、ＣＭＯＳインバータを構成する。突出部１０にはＰチャネルＭＯＳトランジスタＱＰが、突出部１１にはＮチャネルＭＯＳトランジスタＱＮが形成されている。
【００２５】
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの接合部は上述の高濃度拡散領域４、５の界面であり、これは高濃度のためオーミックコンタクトとなる。
【００２６】
本実施例においてはＰチャネルＭＯＳトランジスタを下部に（従って大きく）形成し、ＮチャネルＭＯＳトランジスタを上部に（従って小さく）形成した。一般にホールの移動度は電子の移動度よりも低いため、ＰチャネルＭＯＳトランジスタの電流駆動能力はＮチャネルＭＯＳトランジスタのそれよりも低い。従って、ＰチャネルＭＯＳトランジスタのチャネル幅を大きくするのが望ましく、上にＮ型、下にＰ型を形成するのが好適である。
【００２７】
以上のように構成することにより、小さな領域にＣＭＯＳインバータを形成することが可能となり、高集積化に非常に適している。もちろん、ゲート電極が第１の実施例に示したような、フォトンを吸収する効果を有する。
【００２８】
第４の実施例においては、ＣＭＯＳインバータを例に取って説明したが、これに限られることなく、ＮＡＮＤゲート、ＮＯＲゲート、ＣＭＯＳ転送ゲート等各種の回路を構成することができる。
【００２９】
（第５の実施例）
図９ないし図１１に本発明の第５の実施例を示す。これは浮遊ゲートを有する縦型ＭＯＳトランジスタを複数個並べた不揮発性半導体メモリのメモリセルアレイである。
【００３０】
図９は本実施例の平面図、図１０は図９の９ａにおける断面図である。Ｐ型半導体基板５０上に突出部５１が複数個行列状に形成されている。この突出部は行方向において列方向よりも近接して配置されている。この突出部５１の周りには絶縁膜５２を介してポリシリコンからなる浮遊ゲート５３が形成されている。この浮遊ゲート５３は各突起部において独立しており、近接する突起部と接触することがない。さらに、この浮遊ゲート５３の周りには、絶縁膜５４を介して、アルミニウム、タングステンシリサイド等のフォトンを遮蔽する部材からなる制御ゲート５５が形成されている。この制御ゲート５５は行方向に隣接する突起部５１ごとに接触しており、行方向に延在するワード線ＷＬを構成する。さらに、突起部の下部周囲にはＮ型拡散領域からなるソース５６が、突起部の上表面にはＮ型拡散両以下期からなるドレイン５７が形成される。このドレイン５７を列方向に並ぶ突起部毎に接続するとビット線ＢＬとなる。
【００３１】
図１１に上述の構造のメモリセルアレイの等価回路を示す。
以上のようにして、浮遊ゲートを有するＭＯＳトランジスタを複数個並べたメモリセルアレイが構成され、行方向にはワード線が、列方向にはビット線が延在することとなる。そして、このワード線はマスク合わせ工程なく、セルフアラインで形成することができる。また、非常に高密度にメモリセルを配置することができ。さらに、図１０より判るよう、不揮発性メモリセルはオフセットゲート構造となるため、フラッシュメモリに用いたときの過剰消去の問題も生じない。
【００３２】
さらに、ワード線ＷＬがアルミニウム等により構成されているため、フォトンの吸収ないし遮蔽膜として作用し、隣接するメモリセルないし周辺回路にフォトンを放出することがない。従って、第１の実施例と同様の効果も得られることは言うまでもない。
【００３３】
（第６の実施例）
図１２に本発明の第６の実施例を示す。これはＭＯＳトランジスタ等の半導体素子の素子分離を溝掘り分離（トレンチアイソレーション）により行い、該溝内部にアルミニウム等のフォトン遮蔽部材を埋設したものである。素子分離領域に溝を有するＰ型半導体基板６０の素子領域にそれぞれＮないしＰ型のウェル６６、６７を形成し、ゲート絶縁膜６１を介してポリシリコンからなるゲート電極６２が形成されている。Ｐ型不純物領域６３、６４はそれぞれソース・ドレインである。このようにして、Ｐ型ＭＯＳトランジスタ７１及びＮ型ＭＯＳトランジスタ７２が構成される。また、素子分離領域には絶縁膜７６に取り囲まれたアルミニウムなどのフォトン遮蔽部材７５が埋設されている。
【００３４】
このように、トレンチアイソレーションに従来は単なる酸化物ないしポリシリコンが埋設されていたのをアルミニウムなどのフォトン遮蔽部材にかえることにより、ＭＯＳトランジスタ等の半導体素子で発生したフォトンが隣接する素子に向かうのを防ぐことができる。
【００３５】
（第７の実施例）
図１３に第７の実施例を示す。これはＥＥＰＲＯＭの全体回路構成を示したものである。すなわち、複数のメモリセルから構成されるメモリセルアレイ（例えば図９に示した不揮発性メモリセルアレイ）８１、ワード線ＷＬを選択するロウデコード回路８２、ビット線ＢＬのデータを増幅するセンスアンプ回路８５、ビット線とセンスアンプとを選択的に接続するカラムゲート回路８３、接続するビット線を選択するカラムデコード回路８４、クロックを発生させるリングオシレータ回路８６、発生したクロックを元に昇圧電圧を発生させるチャージポンプ回路９０、出力バッファ回路８７、アドレス入力端子８８、データ出力端子８９等から構成される。その他、各種の周辺回路ないし制御回路が付加されているが省略する。
【００３６】
ここで、リングオシレータ８６やチャージポンプ９０は定常的または断続的に動作しているため、多数のフォトンを発生させる。従って、これらフォトンを外部回路に流出させないため、図１２の溝分離等のフォトン吸収部材を回路周辺に配置する。
【００３７】
また、センスアンプ等にはフォトンが侵入しないよう、同じく図１２のような溝分離でフォトン遮蔽・吸収部材を回路周辺に配置する。
以上のように構成することにより、回路そのものをアルミニウムなどのフォトン吸収部材が埋設された溝で分離するため、センスアンプなどの高感度素子のマージンを低下させることなく、同時にサブスレッショルド電流を抑えるため低消費電力の半導体集積回路を提供することができる。
【００３８】
以上、本発明の各種の実施例を説明したが、本発明は、上記実施例に限定されることはなく、発明の趣旨を逸脱しない限り、各種の変型が可能であることは言うまでもない。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、半導体素子で発生したフォトンが隣接する素子に影響を与えるのを防ぐことができ、その結果、半導体集積回路の信頼性が向上し、消費電力が低減し、高集積化が可能なとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に関わる半導体装置の断面図である。
【図２】本発明の第２の実施例に関わる半導体装置の断面図である。
【図３】本発明の第３の実施例に関わる半導体装置の断面図である。
【図４】本発明の第４の実施例に関わる半導体装置の平面図である。
【図５】本発明の第４の実施例に関わる半導体装置の断面図である。
【図６】本発明の第４の実施例に関わる半導体装置の断面図である。
【図７】本発明の第４の実施例に関わる半導体装置の断面図である。
【図８】本発明の第４の実施例に関わる半導体装置の等価回路図である。
【図９】本発明の第５の実施例に関わる半導体装置の平面図である。
【図１０】本発明の第５の実施例に関わる半導体装置の断面図である。
【図１１】本発明の第５の実施例に関わる半導体装置の等価回路図である。
【図１２】本発明の第６の実施例に関わる半導体装置の斜視図である。
【図１３】本発明の第７の実施例に関わる半導体装置の平面図である。
【図１４】本発明の実施例の効果を示す電流・電圧特性図である。
【図１５】本発明の実施例に関わる半導体装置の断面図である。
【符号の説明】
３０      Ｐ型半導体基板
３１      突出部
３２      ゲート絶縁膜
３３      アルミニウムゲート電極
３４      ソース
３５      ドレイン
３７      フォトンの移動経路
３８、３９      フォトン遮蔽部位
【図１】
0003957774.tif 000002
【図２】
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【図３】
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【図４】
0003957774.tif 000005
【図５】
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【図６】
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【図７】
0003957774.tif 000008
【図８】
0003957774.tif 000009
【図９】
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【図１０】
0003957774.tif 000011
【図１１】
0003957774.tif 000012
【図１２】
0003957774.tif 000013
【図１３】
0003957774.tif 000014
【図１４】
0003957774.tif 000015
【図１５】
0003957774.tif 000016