(57)【特許請求の範囲】
【請求項１】
セラミック絶縁基板にＡｇ系導体、厚膜抵抗体、複数の絶縁層を積層してなる厚膜多層配線基板上に、チップ電子部品を搭載した厚膜多層配線基板において，
前記厚膜抵抗体を、内層厚膜抵抗体と表層厚膜抵抗体に分け抵抗トリミング可能に形成し、前記内層厚膜抵抗体と前記表層厚膜抵抗体を並列及び直列に接続することによって構成し，
前記複数の絶縁層のうち少なくとも一部には、前記絶縁層を貫通したビアホールが形成されており，
前記ビアホールは、下層の絶縁層のビアホール径から上層の絶縁層のビアホール径に向かって段階的に大きな径に形成されており，
前記ビアホールに埋め込まれたコンタクト導体により、前記内層厚膜抵抗体と前記表層厚膜抵抗体とは電気的に接続されていることを特徴とする厚膜多層配線基板。
【請求項２】
請求項１に記載の厚膜多層配線基板において，
前記内層厚膜抵抗体と前記表層厚膜抵抗体とによって形成した前記厚膜抵抗体の上にチップ電子部品を搭載してなる厚膜多層配線基板。
【請求項３】
請求項２に記載の厚膜多層配線基板において，
要求抵抗値を、前記内層厚膜抵抗体の焼成回数による抵抗値変化量に合わせてパターン設計を行うことによって前記厚膜多層配線基板の内層で得るようにしたことを特徴とする厚膜多層配線基板。
【請求項４】
請求項２に記載の厚膜多層配線基板において，
要求抵抗値を、前記内層厚膜抵抗体の焼成回数による抵抗値変化量に合わせた抵抗ペーストを使用することによって前記厚膜多層配線基板の内層で得るようにしたことを特徴とする厚膜多層配線基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、厚膜多層配線基板に係り、特にセラミック絶縁基板にＡｇ系導体、厚膜受動素子（抵抗Ｒ・コイルＬ・コンデンサＣ）、絶縁層を積層してなる厚膜多層配線基板上に、チップ電子部品等を搭載し、電子回路基板の小型化・高密度化を図ることのできる厚膜多層配線基板の構造に関する。
【０００２】
【従来の技術】
従来の厚膜基板は、絶縁基板上に導体、抵抗体、及びオーバーコートガラスをそれぞれスクリーン印刷によって印刷、焼成して形成し、チップ電子部品及びボンディングパッド等をはんだによって接続し、回路基板を形成していた。
【０００３】
また、厚膜多層配線基板においては、内層に受動素子、特に抵抗体を形成する場合、後工程の焼成によって抵抗体の抵抗値が大きく変化して実用化が難しいため、導体だけを内層に形成していた。
【０００４】
このような事情から従来の厚膜多層配線基板では、近年の各種電子回路基板の小型化・高密度化の対応が難しい状態にある。この種の従来例には、特開２０００−２８６５３９号、特開２０００−３５３８７７号、実開平５−６９９７７号等がある。
【０００５】
【発明が解決しようとする課題】
このような従来の厚膜多層配線基板にあっては、各種電子回路基板の小型化・高密度化を図るには技術的に限界が有り、小型化・高密度化を目的とした回路設計及び配線パターン設計が難しいものとなっている。
【０００６】
本発明の目的は、配線基板の小型化・高密度化を図ることのできる厚膜多層配線基板を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の特徴は、配線基板を多層化（立体化）、内層、表層に形成する受動素子を並列又は直列接続することによって実装面積を小さくしようというものである。また、内層に形成した受動素子の直上表面にチップ電子部品を搭載することにより配線基板の小型化・高密度化を図ろうとするものである。
【０００８】
より具体的には、上記目的を達成するため請求項１に記載の厚膜多層配線基板は、セラミック絶縁基板にＡｇ系導体、厚膜抵抗体、複数の絶縁層を積層してなる厚膜多層配線基板上に、チップ電子部品を搭載した厚膜多層配線基板において，前記厚膜抵抗体を、内層厚膜抵抗体と表層厚膜抵抗体に分け抵抗トリミング可能に形成し、前記内層厚膜抵抗体と前記表層厚膜抵抗体を並列及び直列に接続することによって構成し，前記複数の絶縁層のうち少なくとも一部には、前記絶縁層を貫通したビアホールが形成されており，前記ビアホールは、下層の絶縁層のビアホール径から上層の絶縁層のビアホール径に向かって段階的に大きな径に形成されており，前記ビアホールに埋め込まれたコンタクト導体により、前記内層厚膜抵抗体と前記表層厚膜抵抗体とは電気的に接続されていることを特徴とするものである。
このように構成することにより請求項１に記載の発明によると、厚膜多層配線基板の小型化・高密度化を図ることができる。
【０００９】
上記目的を達成するため請求項２に記載の厚膜多層配線基板は、内層厚膜抵抗体と表層厚膜抵抗体とによって形成した厚膜抵抗体の上にチップ電子部品を搭載して構成したものである。
このように構成することにより請求項２に記載の発明によると、厚膜多層配線基板の小型化・高密度化を図ることができる。
【００１０】
上記目的を達成するため請求項３に記載の厚膜多層配線基板は、要求抵抗値を、内層厚膜抵抗体の焼成回数による抵抗値変化量に合わせてパターン設計を行うことによって厚膜多層配線基板の内層で得るようにしたものである。
このように構成することにより請求項３に記載の発明によると、厚膜多層配線基板の小型化・高密度化を図ることができる。
【００１１】
上記目的を達成するため請求項４に記載の厚膜多層配線基板は、要求抵抗値を内層厚膜抵抗体の焼成回数による抵抗値変化量に合わせて抵抗ペーストを使用することによって厚膜多層配線基板の内層で得るようにしたものである。
このように構成することにより請求項４に記載の発明によると、厚膜多層配線基板の小型化・高密度化を図ることができる。
【００１４】
【発明の実施の形態】
以下、本発明に係る厚膜多層配線基板の実施の形態について３層構造を例にとって説明する。
図１には、本発明に係る厚膜多層配線基板の一実施の形態が示されている。
【００１５】
図１において、厚膜多層配線基板１は、次のように構成されている。
【００１６】
すなわち、まず、セラミック絶縁基板２にＡｇ系導体（第１導体）４ａ及び厚膜受動素子である厚膜コンデンサ８を印刷・焼成して形成し、その上に絶縁層３ａ、絶縁層３ｂ及びコンタクト導体６を印刷・焼成して形成する。そして、この上にＡｇ系導体（第２導体）４ｂ、内層抵抗体７ａを印刷・焼成し、その上に絶縁層３ｃ、絶縁層３ｄ及びコンタクト導体６を印刷・焼成して形成する。更に、この上にＡｇ系導体（表層導体）５、表層抵抗体７ｂ及びオーバーコートガラス９を同様に形成した多層厚膜配線基板の部品搭載部にはんだペーストを印刷しチップ電子部品１０・チップＩＣ１１・ボンディングパッド１２等を搭載しはんだ１４、リフロー・ワイヤーボンディング（アルミ線１３、金線１５）にて電気的接続する構造となっている。
【００１７】
このような構造について、厚膜受動素子、特に厚膜抵抗体を例にとって、図２〜図４を用いて説明すると、まず、セラミック絶縁基板２にＡｇ系内層導体４及び内層厚膜抵抗体７ａを印刷・焼成して形成する。その上に絶縁層３ａ、絶縁層３ｂ及びコンタクト導体６を印刷・焼成して形成する。さらにその上に表層導体５、表層厚膜抵抗体７ｂ及びオーバーコートガラス９を印刷・焼成して形成する。このとき、内層厚膜抵抗体７ａと表層厚膜抵抗体７ｂを並列及び直列接続することにより抵抗体パターンが従来の約１／２の面積に縮小できる。
【００１８】
図３に示す如き並列接続は、特に、消費電力の大きい抵抗体に優位で、例えば消費電力１Ｗの１ＫΩの抵抗体は、従来、パターン寸法をＬ＝３．２ｍｍ／Ｗ＝３．２ｍｍ／Ｐ＝１．０２４ｗ／Ｒ０＝１ＫΩで設計していた。ところが、図２に示す如き構造を使用することによって、Ｒ２を内層抵抗体とし、Ｒ１を表層抵抗体に形成しそれぞれ２ＫΩパターン寸法Ｌ＝３．２ｍｍ／Ｗ＝１．６ｍｍ／Ｐ＝０．５１２ｗ／Ｒ１・２＝２ＫΩにし上下の並列接続することにより、表層抵抗体パターンが１／２の面積で同じ消費電力の抵抗体の形成が可能となる。
【００１９】
図４に示す如き直列接続は、例えば、２ＫΩの抵抗体を形成すると、従来、パターン寸法をＬ＝２ｍｍ／Ｗ＝１ｍｍ／Ｒ０＝２ＫΩで設計していた。ところが、図２に示す如き構造を使用することによって、Ｒ２を内層抵抗体とし、Ｒ１を表層抵抗体に形成し、それぞれ１ＫΩパターン寸法Ｌ＝１ｍｍ／Ｗ＝１ｍｍ／Ｒ１・Ｒ２＝１ＫΩにし、上下を直列接続することによって表層抵抗体パターンが１／２の面積で同じ抵抗値を得ることができる。
【００２０】
また、内層厚膜抵抗体７ａは、トリミングによる抵抗値調整が不可能であり抵抗精度に限度があったその点に付いても本構造は表層抵抗体をトリミングできるため解決可能である。
さらにまた、表層厚膜抵抗体７ｂの上にチップ電子部品１０等の搭載も可能でさらに高密度化を図ることができる。
ここでは、抵抗体に付いて説明したが図５で示すような抵抗体以外の受動素子（Ｌ・Ｃ）においても同様に構成することができる。
【００２１】
厚膜抵抗体７を内層に形成するに当たり内層厚膜抵抗体７ａの形成後の焼成工程にあっては、内層厚膜抵抗体７ａの抵抗値が変化する。本実施例においては、図６に示した内層厚膜抵抗体７ａの形成後の焼成による抵抗値変化率を把握し内層厚膜抵抗体７ａの形成後の焼成回数により変化する抵抗に合わせたパターン設計を実施することにより目標とする抵抗値を得られる。また、図６の変化率に合わせた抵抗ペーストをブレンド等によって作ることでも目標とする抵抗値を得ることができる。
【００２２】
例えば、内層厚膜抵抗体７ａの形成後に４回の焼成工程がある場合は、１００ｋΩのシート抵抗を使用する抵抗体に付いては６５％抵抗値が下がるため初期抵抗値を６５％上げたパターンに設計する。または、ペーストのブレンドによって６５％上げたペーストとし目標抵抗値を形成する。同様に１０ｋΩのシート抵抗を使用する抵抗体は、１５％上げ、１ｋΩのシート抵抗を使用する抵抗体は９０％下げ対応することにより目標抵抗値を形成することができる。
【００２３】
次に、絶縁層間のビアホール形成構造の特徴に付いて図７を用いて説明する。図７が本実施例による構造であり、絶縁基板２の上に内層導体４ａを印刷・焼成して形成してある。その上に絶縁層３ａ及びコンタクト導体６ａを印刷・同時焼成する。さらに、絶縁層３ｂを印刷・焼成し、最後にコンタクト導体６ｂを印刷・焼成して１層が形成されている。
【００２４】
このとき絶縁層３ａのビアホールを例えばφ０．３ｍｍにしたとき、絶縁層３ｂはφ０．４ｍｍと大きくする構造とし、図８で示す印刷ダレを抑制する。また、コンタクト導体を６ａ・６ｂと２回にすることでビアホール部の凹みを抑制する構造とし接続信頼性の優れた構造とすることができる。
【００２５】
このようにして構成した厚膜多層配線基板１は、図９に示す如き構成となる。すなわち、厚膜多層配線基板１は、セラミック絶縁基板２にＡｇ系内層導体４及び内層厚膜抵抗体７ａを印刷・焼成して形成し、その上に絶縁層３ａ、絶縁層３ｂ及びコンタクト導体６を印刷・焼成して形成し、さらにその上に表層導体５、表層厚膜抵抗体７ｂ及びオーバーコートガラス９をそれぞれスクリーン印刷にて印刷・焼成して形成し、チップ電子部品１０、１１及びボンディングパッド１２等をはんだ１４にて接続し回路基板を形成している。１３は、アルミ線である。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、配線基板を多層化（立体化）、内層、表層に形成する受動素子を並列又は直列接続することによって実装面積を小さくすることができる。
【００２７】
また、本発明によれば、内層に形成した受動素子の直上表面にチップ電子部品を搭載することにより配線基板の小型化・高密度化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す断面図である。
【図２】図１に図示の抵抗体の構成を示す局部断面図である。
【図３】図１に図示の表層抵抗対の並列接続時のパターン図である。
【図４】図１に図示の表層抵抗対の直列接続時のパターン図である。
【図５】図１に図示の抵抗体以外の受動素子（Ｌ・Ｃ）の構成を示す局部断面図である。
【図６】焼成回数による抵抗変化を示す図である。
【図７】ビアホール部の局部断面図である。
【図８】図７に図示のビアホール部の効果を説明するための局部断面図である。
【図９】図１に図示の厚膜多層配線基板の斜視図である。
【符号の説明】
１…………………厚膜多層配線基板
２…………………セラミック絶縁基板
３ａ〜ｄ…………絶縁層
４ａ〜ｂ…………Ａｇ系内層導体
５…………………Ａｇ系表層導体
６…………………コンタクト導体
７ａ………………内層抵抗体（厚膜抵抗体）
７ｂ………………表層抵抗体（厚膜抵抗体）
８…………………厚膜コンデンサ
９…………………オーバーコートガラス
１０………………チップ電子部品
１１………………チップＩＣ
１２………………ボンディングパッド
１３………………アルミ線
１４………………はんだ
１５………………金線
【図１】
0003913094.tif 000002
【図２】
0003913094.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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