(57)【特許請求の範囲】
【請求項１】
ワード線とビット線が互いに交差して配設され、その交差部に、ワード線により駆動されるトランジスタ及びこのトランジスタのオンオフ動作によって選択的にプレート線からの電圧が印加される強誘電体キャパシタからなるメモリセルが配置されたメモリセルアレイと、
対をなすビット線に接続される第１及び第２のセンスノードを備えて、選択されたメモリセルのデータを検知増幅するセンスアンプと、
前記対をなすビット線と第１及び第２のセンスノードとの間に設けられて、前記対をなすビット線と第１及び第２のセンスノードとの間の接続を切り換えることによって読み出しが行われたメモリセルにその読み出しデータと逆のデータを書き込むための切り換え回路と、
テストデータ書込時に、予め“０”データを書き込んだ全メモリセル、又は初期状態の全メモリセルのうち、偶数番目のビット線に接続されたメモリセルから“０”データを読み出して前記データを前記切り換え回路で “１”データに反転させて前記メモリセルに書き戻すサイクルと、奇数番目のビット線に接続されたメモリセルから“０”データを読み出して前記データを前記切り換え回路で “１”データに反転させて前記メモリセルに書き戻すサイクルとによって全メモリセルに“１”データを書き込む手段と、
を有することを特徴とする強誘電体メモリ装置。
【請求項２】
前記切り換え回路は、テスト時に、初期状態又は“０”データ状態のメモリセルアレイのデータを読み出して、“１”データをテストデータとして書き込むために選択的に制御されるものであり、通常動作時には、対をなすビット線と第１及び第２のセンスノードの接続関係を固定した状態に保持される
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記切り換え回路は、
対をなすビット線の一方と前記センスアンプの第１のセンスノードの間に設けられた第１の転送ゲート及び、対をなすビット線の他方と前記センスアンプの第２のセンスノードの間に設けられて前記第１の転送ゲートとゲートが共通駆動される第２の転送ゲートと、
対をなすビット線の一方と前記センスアンプの第２のセンスノードの間に設けられた第３の転送ゲート及び、対をなすビット線の他方と前記センスアンプの第１のセンスノードの間に設けられて前記第３の転送ゲートとゲートが共通駆動される第４の転送ゲートとを有する
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項４】
通常動作時は、前記第１及び第２の転送ゲートはオン状態に固定され、テスト時は、対をなすビット線の読み出しデータを交換するために、第１及び第２の転送ゲートをオフ、第３及び第４の転送ゲートをオンとする制御が行われる
ことを特徴とする請求項３記載の強誘電体メモリ装置。
【請求項５】
前記メモリセルアレイは、トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してメモリセルが構成され、複数のワード線により駆動されるメモリセルを直列接続してセルブロックが構成され、セルブロックの一端はブロック選択トランジスタを介して前記ビット線に接続され、他端は前記プレート線に接続されている
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項６】
ワード線方向に並ぶ複数のセルブロックについて、偶数番目のセルブロックの各一端はそれぞれブロック選択トランジスタを介して偶数番目のビット線に接続され、他端は第１のプレート線に共通接続され、奇数番目のセルブロックの各一端はそれぞれブロック選択トランジスタを介して奇数番目のビット線に接続され、他端は第２のプレート線に共通接続され、
隣接して対をなす偶数番目のビット線と奇数番目のビット線が前記切り換え回路を介して前記センスアンプの第１及び第２のセンスノードに接続される
ことを特徴とする請求項５記載の強誘電体メモリ装置。
【請求項７】
テストデータの書き込みは、ワード線を活性化し、第１のプレート線を選択して偶数番目のセルブロック内のメモリセルの“０”データを偶数番目のビット線に読み出して増幅した後、前記切り換え回路を制御して奇数番目のビット線の“１”データを同じメモリセルに書き込む第１のロウアクティブサイクルと、この第１のロウアクティブサイクルと同じワード線を再度活性化し、第２のプレート線を選択して奇数番目のセルブロック内のメモリセルの“０”データを奇数番目のビット線に読み出して増幅した後、前記切り換え回路を制御して偶数番目のビット線の“１”データを同じメモリセルに書き込む第２のロウアクティブサイクルとを有する
ことを特徴とする請求項６記載の強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体キャパシタを用いてデータを不揮発に記憶する強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
強誘電体メモリは、強誘電体キャパシタの残留分極の大きさによって二値データを不揮発に記憶する。従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様に強誘電体キャパシタとトランジスタを直列接続して構成される。しかしＤＲＡＭと異なり、強誘電体メモリでは残留分極量でデータを保持するため、信号電荷をビット線に読み出すには、プレート線を駆動することが必要になる。このため、従来型の強誘電体メモリでは、プレート線駆動回路が大きな面積を必要とする。
【０００３】
これに対して、プレート線駆動回路の面積を小さくできる強誘電体メモリのセルアレイ方式が高島等によって提案されている。これは、セルトランジスタ（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してユニットセルを構成し、このユニットセルを複数個直列接続してセルブロックを構成するものである（D.Takashima et al.,"High-density chain feroelectric random memory (CFRAM)" in Proc. VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニット直列接続型強誘電体メモリでは、例えば８個のユニットセルでプレート線駆動回路を共有できるため、セルアレイを高集積化することができる。
【０００４】
強誘電体メモリのデータは、例えば正の残留分極の状態をデータ“１”、負の残留分極の状態をデータ“０”とする。このときデータ読み出しの原理は、図７に示すようになる。“１”データの読み出しは、プレート線から強誘電体キャパシタに電圧を印加して、分極を反転させる破壊読み出しとなる。“１”データ読み出し後、プレート線を低レベルに戻すと、センスアンプで増幅された読み出し電圧により強誘電体キャパシタには逆電圧がかかり、再度分極反転して“１”データが再書き込みされる。“０”データ読み出しは、分極反転しない非破壊読み出しであって、読み出し後も強誘電体キャパシタには電圧がかからず、そのまま“０”が再書き込みされる。
【０００５】
強誘電体メモリは、データの読み出し／書き込みを繰り返すと、強誘電体キャパシタが疲労劣化を起こすことが知られている。具体的に強誘電体キャパシタは、図８に実線で示すように、初期状態では大きな正負の残留分極を持つヒステリシス特性を示すが、読み出し／書き込みを多数回繰り返すことにより、一点鎖線で示すように残留分極量が減少して、信号量が低下する。
【０００６】
従って、強誘電体メモリの寿命特性を保証するためには、加速劣化試験が欠かせない。このため、強誘電体メモリチップに所定のデータパターン、例えばオール“１”を書き込んで高温放置する試験が行われる。高温放置後、チップ内の全セルデータを読み出して書き込みデータパターンと比較することにより、メモリセルの劣化の状態を知ることができる。全メモリセルに“１”データを書き込むためには、アドレスをインクリメントして書き込み動作を多数回繰り返すことが必要になる。
【０００７】
【発明が解決しようとする課題】
上述した強誘電体メモリの高温放置試験には、アドレスをインクリメントして、全セルに“１”データを書き込むのに、時間がかかるという問題がある。更に重要な問題は、オール“１”のテストデータの実際の書き込み条件がチップ内で異なることである。その事情を具体的に説明する。強誘電体メモリでは、ＤＲＡＭと同様に、あるロウ，カラムアドレスを指定してデータ書き込みを行うとき、同じロウ（ワード線）の選択されたカラム（ビット線）以外のカラムでは、セルアレイ内で読み出し／再書き込み動作が行われる。従って、外部からデータ“１”書き込みを行う選択カラムアドレスより下位のカラムの既に“１”データが書かれたメモリセルでは、繰り返し“１”データの読み出し／再書き込みが行われることになる。
【０００８】
一方、強誘電体メモリは、書き込み時間により分極反転量が大きく異なるという性質を有する。ここで分極反転量とは、“０”が書かれたメモリセルに“１”書き込み動作を行ったときの強誘電体キャパシタ内のダイポールが反転する割合をいい、これが読み出し信号量の大きさを規定する。図９に示したように、分極反転量は、書き込み時間に大きく依存する。従って、前述のようにカラムアドレスをインクリメントして“１”のテストデータを順次書き込みを行った場合には、全カラムに“１”データ書き込みが終了した時点で、図９に示すように、最下位カラムアドレスでは書き込み時間が十分で分極反転量が十分大きく、正の大きな残留分極を持つ状態になるが、上位カラムに行くにつれて、残留分極量が小さい“１”データ状態になる。これでは、チップ全体を同じ条件でテストすることができない。具体的には例えば、全セルに最小書き込み時間で“１”データを書き込んで高温放置するといったテストができない。
【０００９】
この発明は、上記事情を考慮してなされたもので、全メモリセルに均等な書き込み条件でテストデータを高速に書き込んで試験を行うことを可能とした強誘電体メモリ装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明に係る強誘電体メモリ装置は、ワード線とビット線が互いに交差して配設され、その交差部に、ワード線により駆動されるトランジスタ及びこのトランジスタのオンオフ動作によって選択的にプレート線からの電圧が印加される強誘電体キャパシタからなるメモリセルが配置されたメモリセルアレイと、対をなすビット線に接続される第１及び第２のセンスノードを備えて、選択されたメモリセルのデータを検知増幅するセンスアンプと、
前記対をなすビット線と第１及び第２のセンスノードとの間に設けられて、前記対をなすビット線と第１及び第２のセンスノードとの間の接続を切り換えることによって読み出しが行われたメモリセルにその読み出しデータと逆のデータを書き込むための切り換え回路と、テストデータ書込時に、予め“０”データを書き込んだ全メモリセル、又は初期状態の全メモリセルのうち、偶数番目のビット線に接続されたメモリセルから“０”データを読み出して前記データを前記切り換え回路で “１”データに反転させて前記メモリセルに書き戻すサイクルと、奇数番目のビット線に接続されたメモリセルから“０”データを読み出して前記データを前記切り換え回路で “１”データに反転させて前記メモリセルに書き戻すサイクルとによって全メモリセルに“１”データを書き込む手段と、を有することを特徴とする。
【００１１】
この発明によると、相補データとしてセンスアンプにより読み出されるメモリセルデータを反転して同じメモリセルに再書き込みできるような切り換え回路をビット線とセンスアンプの間に設ける。これにより、外部からテストデータを供給して、アドレスインクリメントして順次テストデータを書き込むという動作によらず、全メモリセルに短い書き込み時間で均等にテストデータを書き込むことができる。これにより、信頼性の高い高温放置試験が可能になる。
【００１２】
この発明において具体的に、切り換え回路は、テスト時に、初期状態又は“０”データ状態のメモリセルアレイのデータを読み出して、“１”データをテストデータとして書き込むために選択的に制御されるものであり、通常動作時には、対をなすビット線と第１及び第２のセンスノードの接続関係を固定した状態に保持される。
【００１３】
より具体的に切り換え回路は、対をなすビット線の一方とセンスアンプの第１のセンスノードの間に設けられた第１の転送ゲート及び、対をなすビット線の他方とセンスアンプの第２のセンスノードの間に設けられて前記第１の転送ゲートとゲートが共通駆動される第２の転送ゲートと、対をなすビット線の一方とセンスアンプの第２のセンスノードの間に設けられた第３の転送ゲート及び、対をなすビット線の他方とセンスアンプの第１のセンスノードの間に設けられて前記第３の転送ゲートとゲートが共通駆動される第４の転送ゲートとを備えて構成される。この切り換え回路は、通常動作時は、第１及び第２の転送ゲートがオン状態に固定され、テスト時は、対をなすビット線の読み出しデータを交換するために、第１及び第２の転送ゲートをオフ、第３及び第４の転送ゲートをオンとする制御が行われる。
【００１４】
この発明が適用される好ましいメモリセルアレイは、トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してメモリセルが構成され、複数のワード線により駆動されるメモリセルを直列接続してセルブロックが構成され、セルブロックの一端はブロック選択トランジスタを介してビット線に接続され、他端はプレート線に接続された、いわゆるＴＣ並列ユニット直列接続型として構成される。
より具体的には、ワード線方向に並ぶ複数のセルブロックについて、偶数番目のセルブロックの各一端はそれぞれブロック選択トランジスタを介して偶数番目のビット線に接続され、他端は第１のプレート線に共通接続され、奇数番目のセルブロックの各一端はそれぞれブロック選択トランジスタを介して奇数番目のビット線に接続され、他端は第２のプレート線に共通接続され、隣接して対をなす偶数番目のビット線と奇数番目のビット線が切り換え回路を介してセンスアンプの第１及び第２のセンスノードに接続される。
【００１５】
この様なＴＣ並列ユニット直列接続型セルアレイ構成の場合、テストデータの書き込みは、一つのロウにつき二つのロウアクティブサイクルで行われる。第１のロウアクティブサイクルでは、ワード線を活性化し、第１のプレート線を選択して偶数番目のセルブロック内のメモリセルの“０”データを偶数番目のビット線に読み出して増幅した後、切り換え回路を制御して奇数番目のビット線の“１”データを同じメモリセルに書き込む。第２のロウアクティブサイクルでは、第１のロウアクティブサイクルと同じワード線を再度活性化し、第２のプレート線を選択して奇数番目のセルブロック内のメモリセルの“０”データを奇数番目のビット線に読み出して増幅した後、切り換え回路を制御して偶数番目のビット線の“１”データを同じメモリセルに書き込む。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。図１は、この発明が適用される強誘電体メモリのチップ構成を示している。メモリセルアレイ１は後述するように、強誘電体キャパシタとトランジスタからなるメモリセルが配列されている。メモリセルアレイ１のビット線はデータを検知増幅するセンスアンプ回路２に接続され、またカラムゲート３を介し、データ線を介してデータバッファ４に接続される。
【００１７】
メモリセルアレイ１の強誘電体キャパシタの一端に接続されるプレート線を駆動するためにプレート線ドライバ６が設けられ、ワード線を選択駆動するためにロウデコーダ７とワード線ドライバ５が設けられている。外部から供給されるアドレスはアドレスバッファ９に取り込まれ、カラム及びロウアドレスがそれぞれカラムデコーダ８及びロウデコーダ７でデコードされて、ビット線及びワード線選択が行われる。
【００１８】
図２は、メモリセルアレイ１、センスアンプ回路２及びカラムゲート３の部分の具体構成を示し、 図３はメモリセルアレイ１の更に具体構成を示している。ユニットセル（メモリセル）ＭＣは、強誘電体キャパシタＣとワード線ＷＬにより駆動されるセルトランジスタＴの並列接続により構成されている。図の例では、８本のワード線ＷＬ（ＷＬ０〜ＷＬ７）により駆動される８個のユニットセルＭＣが直列接続されて、セルブロックＭＣＢ（ＭＣＢ０，ＭＣＢ１，…）を構成している。このようなセルアレイ構成を、ＴＣ並列ユニット直列接続型という。図２及び図３では、二対のビット線ＢＬ，ＢＢＬに接続される４つのセルブロックＭＣＢが示されている。
【００１９】
ワード線方向に並ぶセルブロックＭＣＢのうち、偶数番目のセルブロックＭＣＢ０，ＭＣＢ２，…の各一端Ｎ１はそれぞれ、ブロック選択トランジスタＱ１０を介して偶数番目のビット線ＢＬ０，ＢＬ１，…に接続され、他端Ｎ２は第１のプレート線ＰＬに共通接続される。奇数番目のセルブロックＭＣＢ１，ＭＣＢ３，…の各一端Ｎ１はそれぞれ、ブロック選択トランジスタＱ１１を介して奇数番目のビット線ＢＢＬ０，ＢＢＬ１，…に接続され、他端Ｎ２は第２のプレート線ＢＰＬに共通接続される。プレート線ＰＬ，ＢＰＬにはプレート線ドライバ６が接続される。
【００２０】
各セルブロックのセルトランジスタのゲートは、ワード線ＷＬに接続され、対をなすビット線ＢＬ，ＢＢＬには読み出しデータを検知増幅するセンスアンプＳＡが接続される。ビット線ＢＬ，ＢＢＬに接続されるセンスアンプＳＡのセンスノードＢＬＳＡ，ＢＢＬＳＡは、カラムゲート３を構成する、カラム選択線ＣＳＬにより駆動されるＮＭＯＳトランジスタＱ４１，Ｑ４２を介してデータ線ＤＱ，ＢＤＱに接続される。
【００２１】
ビット線ＢＬ，ＢＢＬにはまた、その一方にデータが読み出されるときに他方に参照電圧を与えるための参照電圧発生回路１２が設けられる。この例では参照電圧発生回路１２は、一端が駆動線ＤＰＬにより駆動されるキャパシタＣｒを用いて構成される。キャパシタＣｒの他端は、スタンバイ時はリセット用ＮＭＯＳトランジスタＱ３３を介してＶｓｓに接続され、アクティブ時にはＮＭＯＳトランジスタＱ３１，Ｑ３２により選択的にビット線ＢＢＬ，ＢＬに接続される。
【００２２】
これにより、データ読み出し時、例えば一方のビット線ＢＬにデータが読み出される時には、他方のビット線ＢＢＬに対してキャパシタＣｒのノードを接続する。そして、駆動線ＤＰＬに与えられる電圧をキャパシタＣｒにより容量カップリングさせることにより、ビット線ＢＢＬに参照電圧Ｖｒｅｆが与えられる。参照電圧Ｖｒｅｆを、データ“０”，“１”の読み出し電圧の中間に設定することにより、センスアンプＳＡによりデータ判別できることになる。
【００２３】
この実施の形態においては、ビット線ＢＬとセンスアンプＳＡの間に、テストモードでのみ用いられる切り換え回路１１が設けられている。この切り換え回路１１は、テストデータ書き込み時、対をなすビット線ＢＬ，ＢＢＬの間で読み出しデータをスワッピングして、逆データを再書き込みするために用いられるものある。より具体的に切り換え回路１１は、対をなす隣接ビット線ＢＬ，ＢＢＬとセンスノードＢＬＳＡ，ＢＢＬＳＡの接続を切り換える機能を持つ。即ち、ビット線ＢＬ，ＢＢＬとセンスノードＢＬＳＡ，ＢＢＬＳＡの間をそれぞれ短絡する転送ゲートとしてのＮＭＯＳトランジスタＱ２１，Ｑ２２と、その接続を切り換えて、ビット線ＢＬ，ＢＢＬをそれぞれセンスノードＢＢＬＳＡ，ＢＬＳＡに接続するための転送ゲートとしてのＮＭＯＳトランジスタＱ２３，Ｑ２４とを有する。
【００２４】
ＮＭＯＳトランジスタＱ２１，Ｑ２２の組は、制御線ＰＴ０によりゲートが共通に駆動され、ＮＭＯＳトランジスタＱ２３，Ｑ２４の組は、制御線ＰＴ１によりゲートが共通に駆動される。通常のメモリ動作においては、制御線ＰＴ０は“Ｈ”固定、制御線ＰＴ１は“Ｌ”固定である。このとき、ＮＭＯＳトランジスタＱ２１，Ｑ２２がオン、ＮＭＯＳトランジスタＱ２３，Ｑ２４がオフであって、ビット線ＢＬ，ＢＢＬはそれぞれセンスノードＢＬＳＡ，ＢＢＬＳＡに接続され、この状態で通常の読み出し／書き込みが行われる。高温放置試験を行うためのテストデータ書き込みの動作では、データ読み出し後に選択的に制御線ＰＴ０＝“Ｌ”，制御線ＰＴ１＝“Ｈ”として、読み出しデータのスワッピングが行われる。その詳細は後述する。
【００２５】
具体的にこの実施の形態の強誘電体メモリの動作を説明する。
図４は、強誘電体メモリの通常動作のタイミング図である。ユニットセルＭＣは、強誘電体キャパシタの残留分極が正の状態をデータ“１”、残留分極が負の状態をデータ“０”として記憶するものとする。通常動作時、制御線ＰＴ０，ＰＴ１は、前述のようにそれぞれ“Ｈ”，“Ｌ”固定である。スタンバイ時、全てのワード線ＷＬは“Ｈ”、ブロック選択信号ＢＳ０，ＢＳ１は“Ｌ”、ビット線ＢＬ，ＢＢＬ及びプレート線ＰＬ，ＢＰＬは低レベルＶＳＳに保たれる。このとき、強誘電体キャパシタＣはオン状態のセルトランジスタＴにより端子間が短絡されており、データを保持する。
【００２６】
アクティブ動作に入り、ロウアドレスにより選択された例えばワード線ＷＬ６によりビット線ＢＬ側のユニットセルを選択する場合には、ビット線ＢＬをフローティングとし、ワード線ＷＬ６を“Ｌ”にした後、ブロック選択信号ＢＳ０を“Ｈ”、プレート線ＰＬを低レベルＶｓｓ（接地電圧）から高レベルＶａａ（正電圧）に上げる（時刻ｔ０）。これにより、選択されたユニットセルＭＣの強誘電体キャパシタＣにプレート線から電圧が印加され、データ“０”，“１”に応じて信号電圧がビット線ＢＬに読み出される。
【００２７】
ビット線ＢＬに読み出された信号電圧は、対をなすビット線ＢＢＬに与えた参照電圧Ｖｒｅｆとの比較により検出される。即ち、時刻ｔ１でセンスアンプ活性化信号ＳＡＥを立ち上げることにより、センスアンプＳＡによって、ビット線ＢＬは、データ“１”の場合、“Ｈ”（＝Ｖａａ）に、データ“０”の場合には“Ｌ”（＝Ｖｓｓ）になる。読み出しモードでは、センスアンプデータは、カラムゲート３により選択されてデータ線ＤＱ，ＢＤＱを介し、データバッファに転送される。その後、時刻ｔ２でプレート線ＰＬをＶｓｓに戻すことにより、センスアンプＳＡに読み出されたデータはそのまま再書き込みされる。この後、ブロック選択トランジスタをオフにした後、センスアンプＳＡを非活性化し、選択ワード線ＷＬ６をＶａａに戻す。書き込みモードの場合は、選択されたカラムではセンスアンプＳＡに外部から供給されたデータが転送され、そのデータが書き込まれる。読み出しモード、書き込みモード共に、非選択カラムでは、ユニットセルから読み出されたデータがそのまま再書き込みされる。
【００２８】
以上の動作において、“１”データ読み出しの場合には破壊読み出しとなり、“０”データ読み出しの場合は非破壊読み出しとなる。即ち、図７に示したように、“１”データの場合には、プレート線ＰＬからの正電圧Ｖａａの印加により、強誘電体キャパシタの残留分極が大きく減少して分極反転を生じる。そして読み出し後、プレート線ＰＬの電圧をＶｓｓに下げると、ビット線が読み出しデータにより正電圧Ｖａａとなっているために、読み出し時とは逆電圧が強誘電体キャパシタにかかって、再度残留分極が正の“１”データ状態に再書き込みされる。“０”データの場合には、プレート線電圧による分極反転は生ぜず、また読み出し後に逆電圧が掛かることもなく、元の負の残留分極状態に再書き込みされる。
【００２９】
次に、高温放置試験のためのテストデータ書き込み動作について説明する。高温放置試験のためのテストデータは、オール“１”である。例えば全メモリセルに予め“０”を書き込んだ後、外部からのデータ供給を行うことなく、またカラムアドレスのインクリメントを行うことなく、全メモリセルにデータ“１”書き込みを行う。但し、予め“０”データ書き込み行うことなく、初期状態のメモリチップの全メモリセルに同様の手法でデータ“１”書き込みを行うこともできる。
【００３０】
図５は、テストデータ書き込みのタイミング図であり、二つのロウアクティブサイクルで、あるワード線ＷＬｉに沿った全てのメモリセルにテストデータ“１”を書き込む動作を示している。
Ｖｓｓにプリチャージされたビット線ＢＬ，ＢＢＬをフローティングにして、第１のロウアクティブ動作に入る。ロウアドレスにより選択されたワード線ＷＬｉを“Ｌ”にした後、ブロック選択信号ＢＳ０を“Ｈ”、プレート線ＰＬを低レベルＶｓｓ（接地電圧）から高レベルＶａａ（正電圧）に上げる（時刻ｔ１０）。これにより、偶数番目のセルブロックＭＣＢ０，ＭＣＢ２，…において、選択されたユニットセルＭＣの強誘電体キャパシタＣに電圧が印加され、“０”データが読み出される。
【００３１】
そして、センスアンプ活性化信号ＳＡＥ＝“Ｈ”としてセンスアンプＳＡを活性化すると、ビット線ＢＬ＝“Ｌ”，ＢＢＬ＝“Ｈ”となる（時刻ｔ１１）。これは通常の“０”読み出しデータである。その後、通常“Ｈ”である制御線ＰＴ０を“Ｌ”にした後、他方の制御線ＰＴ１を“Ｈ”にすると、トランジスタＱ２１，Ｑ２２がオフ、トランジスタＱ２３，Ｑ２４がオンとなる（時刻ｔ１２）。これにより、オンしたトランジスタＱ２３，Ｑ２４を介して、センスノードＢＢＬＳＡ（＝“Ｈ”），ＢＬＳＡ（＝“Ｌ”）がそれぞれ、ビット線ＢＬ，ＢＢＬに接続され、ビット線ＢＬ，ＢＢＬの読み出しデータ状態がセンスアンプＳＡにより逆転されて、ＢＬ＝“Ｈ”、ＢＢＬ＝“Ｌ”となる。
【００３２】
そして、プレート線ＰＬを“Ｌ”にすると（時刻ｔ１３）、ブロック選択信号ＢＳ０により選択された偶数番目のセルブロック内でワード線ＷＬｉにより選択された全てのユニットセルの強誘電体キャパシタに、“Ｈ”の正電圧がかかり、“１”が書き込まれる。即ち、ワード線ＷＬｉで選択された偶数番目のメモリセルでは、“０”データ読み出しと、それを反転した“１”データの書き込みが行われたことになる。
【００３３】
その後、ブロック選択信号ＢＳ０を“Ｌ”にした後（時刻ｔ１４）、センスアンプ活性化信号ＳＡＥを“Ｌ”、また制御信号ＰＴ０，ＰＴ１を元に戻して、第１のロウアクティブサイクルを終了する。この間、奇数番目のセルブロックを選択，駆動するプレート線ＢＰＬ、ブロック選択信号ＢＳ１は“Ｌ”を保持する。
【００３４】
次いで、ビット線ＢＬ，ＢＢＬをプリチャージした後フローティングにして、第２のロウアクティブ動作に入る。第１のロウアクティブサイクルと同じロウアドレスにより選択されたワード線ＷＬｉを“Ｌ”にした後、ブロック選択信号ＢＳ１を“Ｈ”、プレート線ＢＰＬを低レベルＶｓｓ（接地電圧）から高レベルＶａａ（正電圧）に上げる（時刻ｔ２０）。これにより、奇数番目のセルブロックＭＣＢ１，ＭＣＢ３，…において、選択されたユニットセルＭＣの強誘電体キャパシタＣに電圧が印加され、“０”データが読み出される。
【００３５】
そして、センスアンプ活性化信号ＳＡＥ＝“Ｈ”としてセンスアンプＳＡを活性化すると、ビット線ＢＬ＝“Ｌ”，ＢＢＬ＝“Ｈ”となる（時刻ｔ２１）。その後、通常“Ｈ”である制御線ＰＴ０を“Ｌ”にした後、他方の制御線ＰＴ１を“Ｈ”にすると、トランジスタＱ２１，Ｑ２２がオフ、トランジスタＱ２３，Ｑ２４がオンとなり、これらのオンしたトランジスタＱ２３，Ｑ２４を介して、センスノードＢＢＬＳＡ（＝“Ｈ”），ＢＬＳＡ（＝“Ｌ”）がそれぞれ、ビット線ＢＬ，ＢＢＬに接続される（時刻ｔ２２）。これによりビット線ＢＬ，ＢＢＬの読み出しデータ状態がセンスアンプＳＡにより逆転される。
【００３６】
そして、プレート線ＢＰＬを“Ｌ”にすると（時刻ｔ２３）、ブロック選択信号ＢＳ１により選択された奇数番目のセルブロック内でワード線ＷＬ６により選択された全てのユニットセルの強誘電体キャパシタに、“Ｈ”の正電圧がかかり、“１”が書き込まれる。即ち、ワード線ＷＬｉで選択された奇数番目のメモリセルで、“０”データ読み出しと、それを反転した“１”データの書き込みが行われたことになる。
【００３７】
その後、ブロック選択信号ＢＳ１を“Ｌ”にした後（時刻ｔ２４）、センスアンプ活性化信号ＳＡＥを“Ｌ”、また制御信号ＰＴ０，ＰＴ１を元に戻して、第２のロウアクティブサイクルを終了する。
【００３８】
以上のように、２回のロウアクティブサイクルによって、ワード線ＷＬｉに沿って配置されたメモリセルへのテストデータ“１”の書き込みが行われる。偶数番目のセルブロックが選択されたサイクルでは、奇数番目のセルブロックは非選択状態（ワード線は活性化されるが、プレート線は“Ｌ”を保持し、ビット線からも切り離された状態）であり、読み出し／再書き込み動作はない。同様に、奇数番目のセルブロックが選択されたサイクルでは、偶数番目のセルブロックは非選択状態であり、読み出し／再書き込み動作はない。
【００３９】
従って、ワード線ＷＬｉに沿った全メモリセルに同じ書き込み条件でテストデータ“１”が書かれたことになる。同様の動作を全てのワード線について繰り返すことにより、セルアレイの全メモリセルに同じ書き込み条件でオール“１”のテストデータ書き込みができる。これにより、信頼性の高い高温放置試験が可能になる。特に、全メモリセルに対して、図９に示した最上位カラムの書き込み条件、即ち最小の書き込み時間で“１”データを書き込んで高温放置試験を行うことが可能であり、この結果、チップ内の劣化の状態を正確に知ることが可能になる。
【００４０】
以上の高温放置試験がウェハ段階でスクリーニングテストとして行われるものであれば、切り換え回路１１を制御する制御線ＰＴ０，ＰＴ１は、メモリチップとしてパッケージする際に外部端子には接続せず、前者を“Ｈ”固定、後者を“Ｌ”固定として封入する。これにより、前述した通常動作が可能になる。或いは、制御線ＰＴ０，ＰＴ１を外部端子に接続した状態でメモリチップとしてパッケージしてもよい。
【００４１】
上記実施の形態では、ＴＣ並列ユニット直列接続型のセルアレイ構成を説明したが、この発明はこれに限られない。例えば通常のＤＲＡＭと同様に１トランジスタと１キャパシタによりメモリセルを構成する１Ｔ／１Ｃセル構成、対をなすビット線に同じワード線で接続される二つのメモリセルを配置して、一方を参照セルとして動作させる２Ｔ／２Ｃセル構成の場合にも同様にこの発明を適用することが可能である。
【００４２】
図６は、１Ｔ／１Ｃセル方式にこの発明を適用した強誘電体メモリの構成を示している。この場合、一つのワード線ＷＬｉにより駆動されるメモリセルＭＣの強誘電体キャパシタの一端は、セルトランジスタを介して、ビット線ＢＬｊまたはＢＢＬｊに接続され、他端はプレート線ＰＬｉに共通接続される。対をなすビット線ＢＬｊ．ＢＢＬｊとセンスアンプＳＡのセンスノードＢＬＳＡｊ，ＢＢＬＳＡｊの間に、上記実施の形態と同様の切り換え回路１１が設けられる。
【００４３】
テストデータ書き込みの原理は先の実施の形態と基本的に同様であるが、先の実施の形態では、１ワード線に沿ったメモリセルへのテストデータ書き込みに２サイクルを要したのに対し、この実施の形態の場合は１サイクルで済む。例えば、ワード線ＷＬ０を選択し、これと対をなすプレート線ＰＬ０を選択して、ワード線ＷＬ０に沿った全メモリセルの“０”データを、ビット線ＢＬｊに読み出す。このビット線データは、センスアンプＳＡで参照電圧と比較して検知増幅される。これにより、ビット線は、ＢＬｊ＝“Ｌ”，ＢＢＬｊ＝“Ｈ”となる。
【００４４】
この後、先の実施の形態と同様に切り換え回路１１を動作させ、データスワッピングを行うことにより、ＢＬｊ＝“Ｈ”，ＢＢＬｊ＝“Ｌ”とすることができる。即ちセンスノードＢＢＬＳＡｊ側の“Ｈ”レベルがビット線ＢＬｊに転送される。これにより、プレート線をＶｓｓに戻すと、ワード線ＷＬ０で選択された全メモリセルに“１”データが書かれる。全てのワード線について同様の動作を繰り返すことにより、全メモリセルにテストデータ“１”を書き込むことができる。この実施の形態の場合も、カラムアドレスをインクリメントして順次外部からテストデータを書き込む方式と異なり、全メモリセルに均等の書き込み条件で“１”データを書き込むことができ、信頼性の高い高温放置試験が可能になる。
【００４５】
【発明の効果】
以上述べたようにこの発明による強誘電体メモリでは、センスアンプにより読み出されるメモリセルデータを反転して同じメモリセルに再書き込みできるような切り換え回路をビット線とセンスアンプの間に設けることにより、全メモリセルに均等な書き込み時間でテストデータを書き込むことができ、信頼性の高い高温放置試験が可能になる。
【図面の簡単な説明】
【図１】この発明が適用される強誘電体メモリの等価回路を示す図である。
【図２】同強誘電体メモリのセルアレイ、センスアンプ及びカラムゲートの部分の構成を示す図である。
【図３】同強誘電体メモリのセルアレイのより具体的な構成を示す図である。
【図４】同強誘電体メモリの通常動作のタイミング図である。
【図５】同強誘電体メモリのテストデータ書き込みのタイミング図である。
【図６】他の実施の形態の強誘電体メモリの等価回路を示す図である。
【図７】強誘電体メモリの動作原理を説明するための特性図である。
【図８】強誘電体メモリの疲労劣化の特性を示す図である。
【図９】強誘電体キャパシタの分極反転量の書き込み時間依存性を示す図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ、３…カラムゲート、４…データバッファ、５…ワード線ドライバ、６…プレート線ドライバ、７…ロウデコーダ、８…カラムデコーダ、９…アドレスバッファ、１１…切り換え回路、１２…参照電圧発生回路、ＭＣＢ…セルブロック、ＭＣ…ユニットセル（メモリセル）、ＢＬ，ＢＢＬ…ビット線、ＰＬ，ＢＰＬ…プレート線、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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