(57)【特許請求の範囲】
【請求項１】
半導体上に接して形成される第１レジスト層、及びその第１レジスト層上に第１レジスト層よりも高感度である第２レジスト層を形成し、前記第２レジスト層上に前記第１レジスト層と同程度の感度である第３レジスト層を形成した後、これら第１乃至第３レジスト層を露光及び現像することにより、Ｔ型ゲート電極をリフトオフ法で形成するための電極形成用開口部を前記第１乃至第３レジスト層に形成するレジストパターン形成工程を備えた半導体装置の製造方法において、
前記第１レジスト層上に前記第２レジスト層を形成する過程において、前記第１及び第２レジスト層の界面部分に、前記第１及び第２レジスト層の成分が混合されてなる混合層を形成し、
面パターン露光した後現像処理することで、前記第２及び第３レジスト層に前記Ｔ型ゲート電極の頭部を形成するための電極形成用開口部を形成し、
線パターン露光した後現像処理することで、前記第１レジスト層に前記Ｔ型ゲート電極の脚部を形成するための電極形成用開口部を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記露光及び現像を複数回行うと共に、
前記第１レジスト層に電極形成用開口部を形成するための露光及び現像を行う前に、前記電極形成用開口部を形成する部位における前記混合層を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体上に接して第１レジスト層を形成し、前記第１レジスト層上に当該第１レジスト層よりも高感度である第２レジスト層を形成し、前記第２レジスト層上に当該第２レジスト層よりも高感度である第３レジスト層を形成し、前記第３レジスト層上に当該第１レジスト層と同じ感度である第４レジスト層を形成した後、これら第１乃至第４レジスト層を露光及び現像することにより、Ｔ型ゲート電極をリフトオフ法で形成するための電極形成用開口部を前記第１乃至第４レジスト層に形成するレジストパターン形成工程を備えたことを特徴とする半導体装置の製造方法において、
面パターン露光した後現像処理することで、前記第２乃至第４レジスト層に前記Ｔ型ゲート電極の頭部を形成するための電極形成用開口部を形成し、
線パターン露光した後現像処理することで、前記第１レジスト層に前記Ｔ型ゲート電極の脚部を形成するための電極形成用開口部を形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記第２レジスト層は、前記第１及び第３レジスト層の成分を混合してなるレジスト材料を用いて形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２レジスト層は、前記第１レジスト層に接する側から前記第３レジスト層に接する側にかけて、感度が段階的に前記第３レジスト層の感度に近付くように変化する複数層で形成されていることを特徴とする請求項３または４記載の半導体装置の製造方法。
【請求項６】
半導体上に接して第１レジスト層を形成し、
前記第１レジスト層上に当該第１レジスト層よりも高感度である第２レジスト層を形成し、
前記第２レジスト層上に当該第１レジスト層と同じ感度である第３レジスト層を形成した後、これら第１乃至第３レジスト層を露光及び現像することにより電極を形成するための電極形成用開口部を前記第１乃至第３レジスト層に形成するレジストパターン形成工程を備えた半導体装置の製造方法において、
前記第２レジスト層を露光した後の現像は、前記第１レジスト層を優先的に現像する現像液を使用することを特徴とする半導体装置の製造方法。
【請求項７】
Ｔ型ゲート電極をリフトオフ法で形成する場合において、前記Ｔ型ゲート電極頭部の下部両端に対応する前記電極用開口部の部分に、傾斜面を形成することを特徴とする請求項１乃至６の何れかに記載の半導体装置の製造方法。
【請求項８】
前記傾斜面の立上がり角度を、６０度以下に形成することを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置として例えばＴ型ゲート電極を有する電界効果トランジスタを製造する場合に好適する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ミリ波等の周波数帯域で動作させる電界効果トランジスタ（以下、ＦＥＴと称す）である例えばＨＥＭＴやＭＥＳＦＥＴ等には、ゲートとしていわゆるＴ型ゲート電極が用いられている。このＴ型ゲート電極を用いると、ゲート抵抗、ソース抵抗を低減できると共に、ゲート−ソース間容量を低減できるため、ＦＥＴの利得を向上させると共に、雑音を低減させることができる。このようなＴ型ゲート電極を形成する方法は、従来より多数発明されているが、その一例として、感度の異なるレジストを複数層形成し、これら複数のレジスト層を用いてＴ型ゲート電極を形成する方法がある。
【０００３】
例えば、３層のレジスト層を用いてＴ型ゲート電極を形成する場合の一例を図１３及び図１４に示す。この図１３及び図１４において、半導体基板１上に、まず感度が低いレジストにより第１レジスト層２を形成する。そして、この第１レジスト層２上に、第１レジスト層２よりも感度の高いレジストで第２レジスト層３を形成する。更に、この第２レジスト層３上に、第２レジスト層３よりも感度の低いレジストで第３レジスト層４を形成して図１３（ａ）の構造を形成する。
【０００４】
この後、第３レジスト層４及び第２レジスト層３の広い範囲を電子線で一括描画（図１３（ｂ）にて矢印で示す）してから一括現像することにより、Ｔ型ゲート電極の頭部を形成するための開口部５を第２レジスト層３及び第３レジスト層４に形成する（図１３（ｃ）参照）。
【０００５】
次に、第１レジスト層２のうちの上記開口部５によって露出した部分の中央部を電子線で描画（図１３（ｃ）にて矢印で示す）してから現像することにより、Ｔ型ゲート電極の脚部を形成するための開口部６を形成する（図１４（ａ）参照）。続いて、ゲート用の金属７を蒸着した後（図１４（ｂ）参照）、レジスト層２、３、４及びレジスト層４上に蒸着された不要な金属７の層をリフトオフすることにより、Ｔ型ゲート電極８を形成するように構成されている（図１４（ｃ）参照）。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような方法では、図１５に示すように、第２レジスト層３の現像時、または、その後の工程時に、開口部５の底部において第２レジスト層３の下端部から第１レジスト層２を貫くようなクラック９が発生するという問題点が生じた。このクラック９が発生する原因として、以下のことが考えられる。
【０００７】
即ち、半導体基板１とレジスト層２、３、４との熱膨張係数に差が存在するため、レジスト層２、３、４を形成する際のベーキング工程の冷却時に、レジスト層の内部に応力が発生する。その内部応力が、第２レジスト層３及び第３レジスト層４の現像時に、開口部５の形状、即ち、Ｔ型ゲート電極８頭部を形成するための溝形状の端部が急峻であるために、当該端部付近に上記応力が集中することが原因と考えられる。
【０００８】
ここで、図１６及び図１７は、何れも本発明の発明者らが行った解析結果を示すものであり、図１６は、レジスト層の総膜厚が１μｍのときに、前記３層レジスト形成時に１００℃のベークを加えた後に、Ｔ型ゲート電極の頭部を形成するための開口部５を形成する場合に発生する応力分布を、Ｒａｓｎａ社製のストレスシミュレータ「Ｍｅｃｈａｎｉｃａ」を用いて計算し、ＦＥＭ（有限要素法）解析した結果を図示したものである。また、開口部５の深さは０．７μｍであり、Ｔ型ゲート電極頭部の下部両端の立上がり角度は９０度である。
【０００９】
この図１６に示す解析結果によれば、開口部５の底部における端部、即ち、第２レジスト層３の下端部に近い部分に、最大応力点（この点の応力の強さは５．４×１０８ｄｙｎ／ｃｍ２）が存在していることがわかり、この点からクラック９が発生すると推定することができる。
【００１０】
また、図１７は、立上がり角度を９０度から２０度程度まで変化させた場合の最大応力点における応力の変化を計算したものであり、Ｔ型ゲート電極８頭部の端部形状が急峻になる程、集中応力が大きくなることが示されている。
【００１１】
本発明は上記事情を鑑みてなされたものであり、その目的は、レジスト層に形成される電極形成用開口部の端部における応力の集中を緩和して、レジスト層を貫くクラックの発生を極力防止することができる半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体装置の製造方法によれば、Ｔ型ゲート電極をリフトオフ法で形成する場合、半導体上に接して形成される第１レジスト層上に、その第１レジスト層よりも高感度である第２レジスト層を形成する過程において、第１及び第２レジスト層の界面部分に第１及び第２レジスト層の成分が混合されてなる混合層を形成するので、前記界面部分における感度変化が滑らかとなって、当該部分における現像速度の変化も滑らかとなる。従って、前記界面部分におけるＴ型ゲート電極頭部を形成するための電極形成用開口部の端部形状が滑らかに形成されて応力の集中を緩和することができ、レジストクラックの発生を防止することができる。
【００１３】
請求項２記載の半導体装置の製造方法によれば、第１レジスト層に電極形成用開口部を形成するための露光及び現像を行う前に、電極形成用開口部を形成する部位における混合層を除去するので、第１レジスト層を露光する場合に、その第１レジスト層よりも高感度の混合層が過剰露光となって反転現象が生じることを防止することができ、第１レジスト層における電極形成用開口部の加工精度を向上させることができる。
【００１４】
請求項３記載の半導体装置の製造方法によれば、半導体上に接して第１レジスト層を形成し、その第１レジスト層上に第１レジスト層よりも高感度である第２レジスト層を形成し、その第２レジスト層上に第２レジスト層よりも高感度である第３レジスト層を形成し、前記第３レジスト層上に当該第１レジスト層と同じ感度である第４レジスト層を形成した後、これら第１乃至第４レジスト層を露光及び現像することによりＴ型ゲート電極をリフトオフ法で形成するための電極形成用開口部を第１乃至第４レジスト層に形成するので、第１及び第３レジスト層間における感度変化が滑らかとなって、当該レジスト層間における現像速度の変化も滑らかとなる。そして、感度レベルが第１レジスト層と第３レジスト層の間にある第２レジスト層の厚さの制御が容易となるので、Ｔ型ゲート電極頭部を形成するための電極形成用開口部の加工精度をより高めることができる。
【００１５】
請求項４記載の半導体装置の製造方法によれば、第２レジスト層を、第１及び第３レジスト層の成分を混合したレジスト材料により形成するので、新規なレジスト材料を別途に用いることなく、第２レジスト層の感度を、第１及び第３レジスト層の中間に容易に設定することができる。
【００１６】
請求項５記載の半導体装置の製造方法によれば、第２レジスト層を、第１レジスト層に接する側から第３レジスト層に接する側にかけて、感度が段階的に第３レジスト層の感度に近付くように変化する複数層で形成するので、第２レジスト層の感度変化を第１レジスト層側から第３レジスト層側にかけてより滑らかに設定することができ、電極形成用開口部の加工精度を一層高めることができる。
【００１７】
請求項６記載の半導体装置の製造方法によれば、半導体上に接して第１レジスト層を形成し、その第１レジスト層上に第１レジスト層よりも高感度である第２レジスト層を形成し、その第２レジスト層上に第１レジスト層と同じ感度である第３レジスト層を形成して、第２レジスト層を露光した後の現像には、より低感度である第１レジスト層を優先的に現像する現像液を使用するので、第２−第１レジスト層間の現像速度の変化が滑らかとなる。従って、前記レジスト層間における電極形成用開口部の端部形状が滑らかに形成されて応力の集中を緩和することができ、レジストクラックの発生を防止することができる。
【００１８】
請求項７または８記載の半導体装置の製造方法によれば、リフトオフ法で形成されるＴ型ゲート電極頭部の下部両端に対応する電極用レジスト開口部の部分に傾斜面を形成し（請求項７）、具体的には、その傾斜面の立上がり角度を６０度以下に形成する（請求項８）ので、電極形成用開口部の端部におけるレジスト層の応力の集中が緩和されて、レジストクラックの発生を防止することができる。
【００１９】
【発明の実施の形態】
（第１実施例）
以下、本発明の第１実施例について図１乃至図４を参照しながら説明する。この第１の実施例は、半導体装置として例えば高電子移動度トランジスタ（High Electron Mobility Transistor;以下、ＨＥＭＴと称す）を製造する製造方法である。まず、ＨＥＭＴの下地構造（即ち、ゲートを形成する前までの構造）を製造する方法を図４に従って説明する。
【００２０】
この場合、図４（ａ）に示すように、最初に半導体基板として例えば板厚が４５０μｍの半絶縁性ＩｎＰ基板１１の上に、分子線エピタキシー法（以下、ＭＢＥ法と称す）を用いて次の７層を順次形成する。具体的には、半絶縁性ＩｎＰ基板１１の上には、第１層としてノンドープのＩｎ０．５２Ａｌ０．４８Ａｓからなるバッファー層１２が、膜厚１００ｎｍとなるように成長形成されている。
【００２１】
上記バッファー層１２の上には、第２層としてノンドープのＩｎ０．８Ｇａ０．２Ａｓからなる第１チャネル層１３が、膜厚１６ｎｍとなるように成長形成されている。その第１チャネル層１３の上には、第３層としてノンドープのＩｎ０．５３Ｇａ０．４７Ａｓからなる第２チャネル層１４が、膜厚が４ｎｍとなるように成長形成されている。第２チャネル層１４の上には、第４層としてノンドープのＩｎ０．５２Ａｌ０．４８Ａｓからなるスペーサ層１５が、膜厚５ｎｍとなるように成長形成されている。
【００２２】
そして、上記スペーサ層１５の上には、第５層としてＳｉをδドープしたキャリア供給層たるδドープ層１６が成長形成され、そのドープ層１６の上には、第６層としてノンドープのＩｎ０．５２Ａｌ０．４８Ａｓからなるゲートコンタクト層１７が、膜厚２０ｎｍとなるように成長形成されている。上記ゲートコンタクト層１７の上には、第７層としてｎ型のＩｎ０．５３Ｇａ０．４７Ａｓからなるキャップ層１８が、膜厚２０ｎｍとなるように成長形成されている。
【００２３】
次に、上述したように各層１２〜１８をエピタキシャル成長させたエピタキシャル成長基板１９に、フォトリソグラフィック工程を用いてＴｉ層（膜厚６０ｎｍ），Ｐｔ層（膜厚２０ｎｍ），Ａｕ層（膜厚１５０ｎｍ）よりなる３層の膜を下から順に積層したオーミック電極２０をリフトオフ法により形成し、図４（ｂ）に示す構造を得る。
【００２４】
そして、この構造の上にフォトリソグラフィック工程を用いてＡｕ層（膜厚４００ｎｍ）よりなる中間配線２１を形成することにより、図４（ｃ）に示す構造を形成する。更に、この構造の上に電子線描画工程を用いてリセス構造２２を形成することにより、図４（ｄ）に示す構造を形成する。ここまで形成した図４（ｄ）の構造が、ＨＥＭＴの下地構造（半導体）２３である。
【００２５】
そして、この下地構造２３（のリセス構造２２）の上にＴ型ゲート電極を形成する。このＴ型ゲート電極を形成する工程について、以下、図１乃至図３を参照して説明する。尚、以下の各実施例における図面においては、上記図４（ｄ）の下地構造をそのまま図示することを止めて、簡略に表現した基板状の下地構造２３と図示するようにしている。
【００２６】
次に、図１を参照する。まず、下地構造２３の上にクリーンオーブンを用いて２００℃（Ｎ２雰囲気中）で２０分間の脱水ベークを施した後、室温まで冷却する。そして、この脱水ベークを行った後、低感度のレジストとして例えば東京応化製ＯＥＢＲ１０００を５２００ｒｐｍで（即ち、多数の素子分の下地構造２３が設けられたウエハをスピンナにより５２００ｒｐｍで回転させながら）塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が３００ｎｍの第１レジスト層２４を形成する。
【００２７】
続いて、上記第１レジスト層２４を形成した構造を室温まで冷却した後、第１レジスト層２４の上に第２レジスト層２５を形成する。具体的には、まず、第１レジスト層２４よりも高感度のレジストとして例えば東レ製ＥＢＲ−９を３５００ｒｐｍで塗布した後、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が３３０ｎｍの第２レジスト層２５を形成する。
【００２８】
この後、室温まで冷却した後、第２レジスト層２５の上に第３レジスト層２６を形成する。具体的には、第２レジスト層２５よりも低感度のレジストとして例えば東京応化製ＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が２７０ｎｍの第３レジスト層２６を形成する。これにより、図１（ａ）に示す構造が得られる。
【００２９】
この時、第１レジスト層２４と第２レジスト層２５との界面部分には、両者の混合層２７（図１においてクロスハッチングで示す部分）が形成されている。これは、第１レジスト層２４のプリベーク温度が１７０℃と比較的低温であることに加えて、第２レジスト層２５の溶媒を第１レジスト層２４をも溶解可能なものに選択することによって、第１レジスト層２４と第２レジスト層２５との各レジスト成分を混合させることにより形成するものである。
【００３０】
次に、上述したように形成されたレジスト構造に、図１（ｃ）に示すような電極形成用開口部２８を形成する。この電極形成用開口部２８は、Ｔ型ゲート電極の頭部を形成するための開口部である。具体的には、まず図１（ｂ）に示すように、日本電子製の電子線露光装置ＪＢＸ５ＤIIを用いて、中心（ここでいう中心とは本工程で形成するＴ型ゲート電極の中心を指す）から１００ｎｍ，３００ｎｍの位置に左右対称に０．３ｎＣ／ｃｍのドーズ量で１００ｐＡにて線パタン露光（夫々左右１本ずつの電子線描画）を行う（１回目）。
【００３１】
続いて、同様に電子線露光装置ＪＢＸ５ＤIIを用いて、給電のためのパッドとなる部分を４０μＣ／ｃｍ２のドーズ量で１０ｎＡにて面パタン露光を行う（２回目）。この後、例えばＭＩＢＫ（メチルイソブチルケトン）とＩＰＡ（イソプロパノール）を４対１の割合（ＭＩＢＫ：ＩＰＡ＝４：１）で混合した現像液にて現像することにより、第２レジスト層２５及び第３レジスト層２６に電極形成用開口部２８を形成する。これにより、図１（ｃ）に示す構造が得られる。
【００３２】
ここで、図３を参照する。図３（ａ）は、従来技術として示した図１３（ｃ）のレジスト層構造と同様のものであり、図３（ｂ）は、図１（ｃ）に示すレジスト層構造である。従来の構造では、各レジスト層の電子線に対する感度が、開口部５の深さ方向に対してステップ的に変化するため、各レジスト層の現像液による溶解速度も、同様にステップ的に変化するようになる。従って、Ｔ型ゲート電極の頭部を形成するための開口部５の形状も、端部が急峻な形状となってしまう。
【００３３】
これに対して、第１実施例の構造では、第１レジスト層２４と第２レジスト層２５との界面部分に両者の混合層２７が形成されていることによって、当該界面部分における電子線に対する感度が滑らかに変化するようになる。それに伴って、各レジスト層２４〜２７の現像液による溶解速度も、電極形成用開口部２８の深さ方向に対して滑らかに変化するようになる。従って、Ｔ型ゲート電極の頭部を形成するための電極形成用開口部２８の形状も、端部が滑らかな傾斜面を有する形状となるのである。
【００３４】
尚、図１（ｃ）においては、第２レジスト層２５と第３レジスト層２６との界面部分においても、電極形成用開口部２８の深さ方向に対する電子線感度及び現像液による溶解速度が滑らかに変化するようになっており、当該部分に対応する電極形成用開口部２８の形状も、端部が滑らかな形状となっている。これは、具体的には図示していないが、実際には、第２レジスト層２５と第３レジスト層２６との界面部分にも両者のレジスト成分が混合された混合層が形成されており、その混合層の作用等によるものである。
【００３５】
次に、混合層２７における上記電極形成用開口部２８の内底面として露出している部分の中心部分に、図２（ａ）に示すような電極形成用開口部２９を形成する。この電極形成用開口部２９は、Ｔ型ゲート電極の脚部を形成するための開口部である。
【００３６】
具体的には、電子線露光装置ＪＢＸ５ＤIIを用いて、混合層２７における上記電極形成用開口部２８の内底面として露出している部分の中心を２．５ｎＣ／ｃｍのドーズ量で２０ｐＡにて線パタン露光を行う（３回目）。この後、例えばＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像する。これにより、図２（ａ）に示す構造が得られる。尚、上記電極形成用開口部２９の図２（ａ）中左右方向の長さ寸法がＴ型ゲート電極のゲート長となる。
【００３７】
そして、図２（ａ）の構造にデスカム処理を施してレジストの残渣（スカム）を除去した後、ライトエッチングを行って表面の自然酸化膜を除去し、Ｔ型ゲート電極となる金属として例えば３種類の金属Ｔｉ（膜厚１００ｎｍ）／Ｐｔ（膜厚３０ｎｍ）／Ａｕ（膜厚４００ｎｍ）を下から順に真空蒸着して積層し、３層の金属膜からなる金属層３０を形成する。これにより、図２（ｂ）に示す構造が得られる。この後、上記構造を例えばＩＰＡに浸漬してリフトオフを行い、レジスト層２４、２５、２６及びレジスト層２６上に蒸着されている金属層３０を除去する。これによって、図２（ｃ）に示すように、下地構造２３上にＴ型ゲート電極３１が形成される。
【００３８】
以上のように本実施例によれば、図１（ａ）に示す下地構造２３（半導体）上に第１レジスト層２４、第２レジスト層２５、第３レジスト層２６を形成すると共に、第１レジスト層２４及び第２レジスト層２５の界面部分に両者の混合層２７を形成して、Ｔ型ゲート電極３１を形成するための電極形成用開口部２８及び２９を形成するようにした。
【００３９】
これによって、前記界面部分における電子線に対する感度が滑らかに変化するようになり、それに伴って、各レジスト層２４〜２７の現像液による溶解速度も、電極形成用開口部２８の深さ方向に対して滑らかに変化するようになるので、電極形成用開口部２８の形状も端部が滑らかな傾斜面を有する形状となる。従って、従来のレジスト構造よりも前記端部付近に集中する応力を緩和できるので、レジストクラックの発生を防止することができる。
【００４０】
（第２実施例）
図５及び図６は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。先ず、図５（ａ）に示すように、下地構造２３上に第１実施例と同様な工程で脱水ベークを行った後、低感度のレジストであるＯＥＢＲ１０００を３０００ｒｐｍで塗布してから、プレートヒータを用いて１７０℃で３分間のプリベークを施すことにより、膜厚が４００ｎｍの第１レジスト層３２を形成する。
【００４１】
続いて、上記第１レジスト層３２を形成した構造を室温まで冷却した後、第１レジスト層３２の上に、第１レジスト層３２よりも高感度のレジストであるＥＢＲ−９を７０００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより膜厚が２３０ｎｍの第２レジスト層３３を形成する。
【００４２】
この後、室温まで冷却した後、第２レジスト層３３の上に、第２レジスト層３２よりも低感度のレジストであるＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、１７０℃で３分間のプリベークを施すことにより膜厚が２７０ｎｍの第３レジスト層３４を形成する。これにより、図５（ａ）に示す構造が得られる。この時、第１レジスト層３２と第２レジスト層３３との界面部分には、第１実施例と同様に、両者の混合層３５が形成されている。
【００４３】
次に、上述したように形成されたレジスト構造に対し、電子線露光装置ＪＢＸ５ＤIIを用いて、中心から１００ｎｍ，３００ｎｍの位置に左右対称に０．３４ｎＣ／ｃｍのドーズ量で１００ｐＡにて線パタン露光を行う（図５（ｂ）参照）。続いて、給電のためのパッドとなる部分を４０μＣ／ｃｍ２のドーズ量で１０ｎＡにて面パタン露光を行う。
【００４４】
この後、例えば“ＭＩＢＫ：ＩＰＡ＝４：１”で混合した現像液にて現像することにより、第２レジスト層３３及び第３レジスト層３４に電極形成用開口部３６を形成する。これにより、図５（ｃ）に示す構造が得られる。この時、混合層３５もエッチングにより略完全に除去されており、下層の第１レジスト層３２が表面に露出している。
【００４５】
この後の工程は第１実施例と同様であり、第１レジスト層３２における電極形成用開口部３６の内底面として露出している部分の中心を２．５ｎＣ／ｃｍのドーズ量で２０ｐＡにて線パタン露光を行う。そして、ＭＩＢＫとＩＰＡを１対３の割合（ＭＩＢＫ：ＩＰＡ＝１：３）で混合した現像液にて現像することにより電極形成用開口部３７を形成し、図６（ａ）に示す構造が得られる。
【００４６】
そして、図６（ａ）の構造にデスカム処理を施した後ライトエッチングを行って、Ｔ型ゲート電極となる３種類の金属Ｔｉ（膜厚１００ｎｍ）／Ｐｔ（膜厚３０ｎｍ）／Ａｕ（膜厚４００ｎｍ）を下から順に真空蒸着して積層して３層の金属膜からなる金属層３８を形成し、図６（ｂ）に示す構造が得られる。この後、上記構造についてリフトオフを行い、レジスト層３２，３５，３３及び３４上に蒸着されている金属層３８を除去し、図６（ｃ）に示すように、下地構造２３上にＴ型ゲート電極３９が形成される。また、この場合、Ｔ型ゲート電極３９の頭部３９ａの下部両端に形成された傾斜面と、頭部３９ａの端面とが交差する点における水平面からの立上がり角度は略６０度であった。
【００４７】
以上のように第２実施例によれば、２回目の露光を行って電極形成用開口部３７を形成する際には混合層３５が除去されているので、低感度である第１レジスト層３２を、第２レジスト層３３の臨界強度をこえる強いドーズ量で照射しても、混合層３５に含まれている第２レジスト層３３のレジスト成分が過剰露光となって不溶となる反転等の現象を生じることがない。従って、Ｔ型ゲート電極３９の脚部３９ｂの微細加工精度をより高めることができる。
【００４８】
また、第２実施例によれば、Ｔ型ゲート電極３９の頭部３９ａの下部両端に形成された傾斜面の立上がり角度が略６０度となるように形成した。本発明者らが行った実験結果によれば、レジストクラックが発生する前記角度のしきい値は９０度から６０度の間にあり、レジストクラックの発生を確実に防止するには、前記立上がり角度を６０度程度に設定すれば十分であることが確認されている。従って、Ｔ型ゲート電極頭部の下部両端の傾斜面の立上がり角度を６０度以下に設定することによって、レジストクラックの発生を確実に防止することができる。
【００４９】
（第３実施例）
図７及び図８は本発明の第３実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。先ず、図７（ａ）に示すように、下地構造２３上に第１実施例と同様に工程で脱水ベークを行った後、低感度のレジストであるＯＥＢＲ１０００を５２００ｒｐｍで塗布してから、プレートヒータを用いて２１３℃で１０分間のプリベークを施すことにより、膜厚が３００ｎｍの第１レジスト層４０を形成する。
【００５０】
続いて、上記第１レジスト層４０を形成した構造を室温まで冷却した後、第１レジスト層４０の上に、ＯＥＢＲ１０００とＥＢＲ−９とを体積比１：１で混合し、エチルセロソルブアセテートにより希釈した混合レジスト液を７０００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより、膜厚が１００ｎｍの第２レジスト層４１を形成する。
【００５１】
この後、室温まで冷却した後、第２レジスト層４１の上に、ＥＢＲ−９を７０００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより、膜厚が２３０ｎｍの第３レジスト層４２を形成する。この後、室温まで冷却した後、ＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、１７０℃で３分間のプリベークを施すことにより、膜厚が２７０ｎｍの第４レジスト層４３を形成する。これにより、図７（ａ）に示す構造が得られる。
【００５２】
以下は、第１実施例と同様の手順によって、１回目の（線パタン）露光を行い（図７（ｂ）参照）、続いて、２回目の（面パタン）露光を行う。そして、現像液にて現像することにより、第２，第３及び第４レジスト層４１，４２及び４３に電極形成用開口部４４を形成する。これにより、図７（ｃ）に示す構造が得られる。続いて、３回目の（線パタン）露光を行う。そして、現像液にて現像することにより、第１レジスト層４０に電極形成用開口部４５を形成し、図８（ａ）に示す構造が得られる。
【００５３】
更に、図８（ａ）の構造に３種類の金属Ｔｉ（膜厚１００ｎｍ）／Ｐｔ（膜厚３０ｎｍ）／Ａｕ（膜厚４００ｎｍ）を下から順に積層して金属層４６を形成し、図８（ｂ）に示す構造を得ると、リフトオフを行って、レジスト層４１，４２及び４３上に蒸着されている金属層４６を除去し、図８（ｃ）に示すように、下地構造２３上にＴ型ゲート電極４７が形成される。
【００５４】
以上のように第３実施例によれば、第２レジスト層４１を、第１レジスト層４０の成分であるＯＥＢＲ１０００と、第３レジスト層４２の成分であるＥＢＲ−９とを体積比１：１で混合したもので形成したので、第１レジスト層４０と第３レジスト層４２との間における電子線に対する感度が滑らかに変化するようになり、それに伴って、各レジスト層４１〜４３の現像液による溶解速度も、電極形成用開口部４４の深さ方向に対して滑らかに変化するようになる。従って。電極形成用開口部４４の形状も端部が滑らかな傾斜面を有する形状となって、前記端部付近に集中する応力を緩和でき、レジストクラックの発生を防止することができる。
【００５５】
また、第３実施例によれば、第１実施例のように、第１レジスト層２４及び第２レジスト層２５の界面部分に両者の混合層２７を形成する方法とは異なり、予め両者のレジスト成分を混合して生成した第２レジスト層４１を用いているので、第２レジスト層４１の厚さの制御が容易であり、Ｔ型ゲート電極４７の脚部４７ｂの加工精度を向上させることができる。
【００５６】
（第４実施例）
図９及び図１０は本発明の第４実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。先ず、図９（ａ）に示すように、下地構造２３上に第１実施例と同様に工程で脱水ベークを行った後、低感度のレジストであるＯＥＢＲ１０００を５２００ｒｐｍで塗布してから、２１３℃で１０分間のプリベークを施すことにより、膜厚が３００ｎｍの第１レジスト層４８を形成する。
【００５７】
続いて、上記第１レジスト層４８を形成した構造を室温まで冷却した後、第１レジスト層４８の上に、ＯＥＢＲ１０００とＥＢＲ−９とを体積比２：１で混合し、エチルセロソルブアセテートにより希釈した混合レジスト液を７０００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより膜厚が３０ｎｍの第２レジスト層４９ａを形成する。
【００５８】
以下、同様の手順によって、第２レジスト層４９ａの上に、ＯＥＢＲ１０００とＥＢＲ−９とを体積比１：１で混合し、エチルセロソルブアセテートにより希釈した混合・希釈したレジスト液からなる膜厚が４０ｎｍの第２レジスト層４９ｂ，ＯＥＢＲ１０００とＥＢＲ−９とを体積比１：２で混合・希釈したしたレジスト液からなる膜厚が３０ｎｍの第２レジスト層４９ｃを、順次形成する。
【００５９】
そして、第２レジスト層４９ｃを形成した構造を室温まで冷却した後、ＥＢＲ−９を７０００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより膜厚が２３０ｎｍの第３レジスト層５０を形成する。この後、室温まで冷却した後、ＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、１７０℃で３分間のプリベークを施すことにより膜厚が２７０ｎｍの第４レジスト層５１を形成する。これにより、図９（ａ）に示す構造が得られる。
【００６０】
以下は、第１実施例と同様の手順によって、１回目の（線パタン）露光を行い（図９（ｂ）参照）、続いて、２回目の（面パタン）露光を行う。そして、現像液にて現像することにより、第２，第３及び第４レジスト層４９，５０及び５１に電極形成用開口部５２を形成する。これにより、図９（ｃ）に示す構造が得られる。続いて、３回目の（線パタン）露光を行う。そして、現像液にて現像することにより、第１レジスト層４８に電極形成用開口部５３を形成し、図１０（ａ）に示す構造が得られる。
【００６１】
更に、図１０（ａ）の構造に３種類の金属Ｔｉ（膜厚１００ｎｍ）／Ｐｔ（膜厚３０ｎｍ）／Ａｕ（膜厚４００ｎｍ）を下から順に積層して金属層５４を形成し、図１０（ｂ）に示す構造を得ると、リフトオフを行ってレジスト層４９，５０及び５１上に蒸着されている金属層５４を除去し、図１０（ｃ）に示すように、下地構造２３上にＴ型ゲート電極５５が形成される。
【００６２】
以上のように第４実施例によれば、第２レジスト層４９を４９ａ，４９ｂ及び４９ｃからなる３層構造にして、各第２レジスト層４９ａ，４９ｂ及び４９ｃを、第１レジスト層４８の成分であるＯＥＢＲ１０００と、第３レジスト層５０の成分であるＥＢＲ−９とを夫々体積比２：１，１：１，１：２で混合したもので形成したので、第１レジスト層４８と第３レジスト層５０との間における電子線に対する感度がより滑らかに変化するようになり、それに伴って、各レジスト層４８〜５０の現像液による溶解速度も、電極形成用開口部５３の深さ方向に対してより滑らかに変化するようになる。従って、電極形成用開口部５２の形状も端部がより滑らかな傾斜面を有する形状となって、前記端部付近に集中する応力を一層緩和でき、レジストクラックの発生を防止することができる。
【００６３】
（第５実施例）
図１１及び図１２は本発明の第５実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。先ず、図１１（ａ）に示すように、下地構造２３上に第１実施例と同様に工程で脱水ベークを行った後、低感度のレジストであるＯＥＢＲ１０００を５２００ｒｐｍで塗布してから、２１３℃で１０分間のプリベークを施すことにより膜厚が３００ｎｍの第１レジスト層５６を形成する。
【００６４】
続いて、上記第１レジスト層５６を形成した構造を室温まで冷却した後、第１レジスト層５６の上に、ＥＢＲ−９を３５００ｒｐｍで塗布した後、１７０℃で３分間のプリベークを施すことにより膜厚が３３０ｎｍの第２レジスト層５７を形成する。この後、室温まで冷却した後、ＯＥＢＲ１０００を６０００ｒｐｍで塗布してから、１７０℃で３分間のプリベークを施すことにより膜厚が２７０ｎｍの第３レジスト層５８を形成する。これにより、図１１（ａ）に示す構造が得られる。
【００６５】
以下は、２回目の露光までは、第１実施例と同様の手順によって行われるが、２回目の露光後に使用する現像液の混合比を、“ＭＩＢＫ：ＩＰＡ＝１：３”としたものを用いて現像することにより、第１，第２及び第３レジスト層５６，５７及び５８に電極形成用開口部５９を形成する。これにより、図１１（ｃ）に示す構造が得られる。
【００６６】
ここで、現像液の混合比を“ＭＩＢＫ：ＩＰＡ＝１：３”とすることによって、当該現像液は、第２レジスト層５７よりも第１レジスト層５６を優先的に溶解する組成となる。そして、第２レジスト層５７を優先的に溶解する現像液を用いた場合に比して、第１レジスト層５６及び第２レジスト層５７の界面付近における現像速度の急激な変化が緩和されて、現像液による溶解速度も、電極形成用開口部５９の深さ方向に対して滑らかに変化するようになる。
【００６７】
引き続いて、３回目の（線パタン）露光を行う。そして、現像液にて現像することにより、第１レジスト層５６に電極形成用開口部６０を形成し、図１２（ａ）に示す構造が得られる。更に、図１２（ａ）の構造に３種類の金属Ｔｉ（１００ｎｍ）／Ｐｔ（３０ｎｍ）／Ａｕ（４００ｎｍ）を下から順に積層して金属層６１を形成し、図１２（ｂ）に示す構造を得ると、リフトオフを行って、レジスト層５６，５７及び５８上に蒸着されている金属層６１を除去し、図１２（ｃ）に示すように、下地構造２３上にＴ型ゲート電極６２が形成される。
【００６８】
以上のように第５実施例によれば、２回目の露光の終了後に使用する現像液の混合比を、“ＭＩＢＫ：ＩＰＡ＝１：３”とすることによって、第２レジスト層５７よりも第１レジスト層５６を優先的に溶解する組成としたので、第１レジスト層５６及び第２レジスト層５７の界面付近における現像速度の急激な変化が緩和されて、現像液による溶解速度も、電極形成用開口部５９の深さ方向に対して滑らかに変化するようになる。従って、電極形成用開口部５９の形状も端部が滑らかな傾斜面を有する形状となって、前記端部付近に集中する応力を緩和でき、レジストクラックの発生を防止することができる。
【００６９】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
各レジスト層を構成する成分は、各層間に対する感度の大小関係が同一であれば、例示したものに限らず適宜変更して良い。
第３実施例における第２レジスト層４１は、第１レジスト４０と第３レジスト層４２とを構成する成分を混合して形成するものに限らず、両者の中間の感度を有するレジスト成分で構成すれば良い。また、第４実施例における第２レジスト層４９ａ，４９ｂ，４９ｃについても同様である。
【００７０】
１回目の線パタン露光において、Ｔ形ゲート電極を形成する中心から３００ｎｍ位置に左右対称に行う線パタン露光のドーズ量を、前記中心から１００ｎｍ位置に行う線パタン露光のドーズ量よりも若干低下させる（例えば、０．３ｎＣ／ｃｍに対して、０．２５ｎＣ／ｃｍ程度に設定する）ことにより、電極形成用開口部の端部の露光量を若干低下させて、前記端部の形状をより滑らかにすることもできる。
電子線（ＥＢ）レジストに限らず、フォトレジストを用いるものについても同様に適用が可能である。
【図面の簡単な説明】
【図１】本発明の第１実施例における、Ｔ型ゲート電極の形成工程を示す模式的な断面図（その１）
【図２】Ｔ型ゲート電極の形成工程を示す模式的な断面図（その２）
【図３】各レジスト層の電子線に対する感度変化を示す図であり、（ａ）は従来のレジスト層構造、（ｂ）は第１実施例のレジスト層構造の場合を示す
【図４】半導体装置の下地構造の製造工程を示す模式的な断面図
【図５】本発明の第２実施例を示す図１相当図
【図６】図２相当図
【図７】本発明の第３実施例を示す図１相当図
【図８】図２相当図
【図９】本発明の第４実施例を示す図１相当図
【図１０】図２相当図
【図１１】本発明の第５実施例を示す図１相当図
【図１２】図２相当図
【図１３】従来技術を示す図１相当図
【図１４】図２相当図
【図１５】レジストクラックが発生した状態を示すレジスト構造の模式的な断面図
【図１６】３層レジスト形成時に、Ｔ型ゲート電極の頭部を形成するための開口部を形成する場合に発生する応力分布を計算した結果を示す図
【図１７】Ｔ型ゲート電極当部の下部両端の立上がり角度を変化させた場合の最大応力点における応力の変化を計算した結果を示す図
【符号の説明】
２３は下地構造（半導体）、２４は第１レジスト層、２５は第２レジスト層、２７は混合層、２８及び２９は電極形成用開口部、３１はＴ型ゲート電極、３２は第１レジスト層、３３は第２レジスト層、３５は混合層、３６及び３７は電極形成用開口部、３９はＴ型ゲート電極、３９ａは頭部、４０は第１レジスト層、４１は第２レジスト層、４３は第３レジスト層、４４及び４５は電極形成用開口部、４７はＴ型ゲート電極、４８は第１レジスト層、４９，４９ａ，４９ｂ及び４９ｃは第２レジスト層、５０は第３レジスト層、５２及び５３は電極形成用開口部、５５はＴ型ゲート電極、５６は第１レジスト層、５７は第２レジスト層、５９及び６０は電極形成用開口部、６２はＴ型ゲート電極を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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