(57)【特許請求の範囲】
【請求項１】
信号配線を駆動する少なくとも１つの電源電圧を含み、基準電位に対して少なくとも３つの異なる電圧レベルを有する電源電圧が動作電圧として供給される半導体装置であって、少なくとも２つの異なる電源電圧間に静電容量素子を接続し、前記静電容量素子をパッケージ内に設けたことを特徴とする半導体装置。
【請求項２】
基準電位に対して異なる電圧レベルを有する第１の電源電圧と第２の電源電圧とが動作電圧として供給され、第１の電源電圧、または第２の電源電圧の少なくとも一方が信号配線を駆動する電源電圧となる半導体装置であって、第１の電源電圧と第２の電源電圧との間に静電容量素子を接続し、前記静電容量素子をパッケージ内に設けたことを特徴とする半導体装置。
【請求項３】
キャリア基板の表面に半導体チップが搭載され、裏面に前記半導体チップに設けられたチップ電極と電気的に接続された複数の外部接続用端子が設けられ、前記外部接続用端子にはバンプが形成されてなる半導体装置であって、
基準電位を接続する第１の面状配線パターンが形成された第１の配線基板と、基準電位に対して異なる電圧レベルを有する第１の電源電圧と第２の電源電圧とを動作電圧として供給する第２、第３の面状配線パターンが形成された第２の配線基板と、
信号配線が形成された第３の配線基板とを積層した構造からなるキャリア基板と、
前記キャリア基板上に実装され、前記第２の面状パターンと前記第３の面状配線パターンとを接続する静電容量素子とを備えたことを特徴とする半導体装置。
【請求項４】
キャリア基板の表面に半導体チップが搭載され、裏面に前記半導体チップに設けられたチップ電極と電気的に接続された複数の外部接続用端子が設けられ、前記外部接続用端子にはバンプが形成され、基準電位に対して２つの異なる電圧レベルを有する電源電圧が動作電圧として供給される半導体装置であって、
前記キャリア基板が、前記半導体チップにおける任意のチップ電極に基準電位を接続する第１の面状配線パターンが形成された第１の配線基板と、
前記半導体チップにおける任意のチップ電極に、前記２つの電源電圧をそれぞれ個々に供給する第２、第３の面状配線パターンが形成された第２の配線基板と、
前記半導体チップにおける任意のチップ電極に信号を入出力する信号線を形成された第３の配線基板とを積層した構成からなり、前記第３の配線基板に形成された信号線のうち、前記第２の配線基板に形成された前記第２，第３の面状配線パターンをまたぐように形成された任意の信号配線の直上に設けられ、前記第２の面状配線パターンと前記第３の面状配線パターンとを接続する静電容量素子とを設けたことを特徴とする半導体装置。
【請求項５】
請求項３または４記載の半導体装置において、前記静電容量素子が、チップ部品よりなることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のノイズ低減技術に関し、特に、異なる電源電圧が供給される半導体装置における電源インピーダンスの低減に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置には、消費電力を低減するために外部に入出力される電圧レベルである電源電圧ＶCCQ よりも低い電源電圧ＶDDによって内部論理回路を動作させているものがある。
【０００３】
本発明者が検討したところによれば、このような半導体装置を実装するプリント配線基板には、該半導体装置を安定して動作させるために、それぞれの電源電圧ＶDD，ＶDDQ を供給する電源ラインにノイズを除去するバイパスコンデンサが設けられている。
【０００４】
バイパスコンデンサは、たとえば、電源電圧ＶDDと基準電位ＶSSとの電源配線間、および電源電圧ＶDDQ と基準電位ＶSSとの電源配線間にそれぞれ挿入接続されている。
【０００５】
なお、この種の半導体装置の耐ノイズ技術について詳しく述べてある例としては、１９９３年５月３１日、日経ＢＰ社発行、香山  晋、成瀬  邦彦（監修）「ＶＬＳＩパッケージング技術（上）」Ｐ１９１〜Ｐ２０５があり、この文献には、半導体装置の電源系インダクタンスなどの寄生パラメータについて記載されている。
【０００６】
【発明が解決しようとする課題】
ところが、上記のような半導体装置におけるノイズ除去技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、バイパスコンデンサをプリント配線基板に実装するので、レイアウトによっては、半導体装置の近傍にバイパスコンデンサを配置できない場合があり、効率よくノイズを除去できない恐れがある。
【０００８】
また、異なる電圧レベルの電源電圧ＶDD、ＶDDQ が供給される半導体装置の場合、それぞれの電源インピーダンスが高くなってしまい、ノイズである交流信号がバイパスできずにノイズ除去が効率よく行えないという問題がある。
【０００９】
本発明の目的は、異なる電源電圧をもつ系の電源インピーダンスを低減させ、耐ノイズ性を大幅に向上することのできる半導体装置を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、本発明の半導体装置は、動作電圧として供給される基準電位に対して少なくとも３つの異なる電圧レベルを有する電源電圧のうち、少なくとも２つの異なる電源電圧間に静電容量素子を接続し、該静電容量素子をパッケージ内に設けたものである。
【００１３】
また、本発明の半導体装置は、基準電位に対して異なる電圧レベルを有する第１の電源電圧と第２の電源電圧との間に静電容量素子を接続し、該静電容量素子をパッケージ内に設けたものである。
【００１４】
さらに、本発明の半導体装置は、基準電位を接続する第１の面状配線パターンが形成された第１の配線基板と、基準電位に対して異なる電圧レベルを有する第１の電源電圧と第２の電源電圧とを動作電圧として供給する第２、第３の面状配線パターンが形成された第２の配線基板と、信号配線が形成された第３の配線基板とを積層した構造からなる半導体チップを搭載するキャリア基板と、該キャリア基板上に実装され、第２の面状パターンと第３の面状配線パターンとを接続する静電容量素子とを備えたものである。
【００１５】
また、本発明の半導体装置は、半導体チップを搭載するキャリア基板が、半導体チップにおける任意のチップ電極に基準電位を接続する第１の面状配線パターンが形成された第１の配線基板と、半導体チップにおける任意のチップ電極に、基準電圧に対して２つの異なる電源電圧をそれぞれ個々に供給する第２、第３の面状配線パターンが形成された第２の配線基板と、半導体チップにおける任意のチップ電極に信号を入出力する信号線を形成された第３の配線基板とを積層した構成からなり、該第３の配線板に形成された信号線のうち、第２の配線基板に形成された第２，第３の面状配線パターンをまたぐように形成された任意の信号配線の直上に設けられ、第２の面状配線パターンと第３の面状配線パターンとを接続する静電容量素子を設けたものである。
【００１６】
さらに、本発明の半導体装置は、前記静電容量素子がチップ部品よりなるものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
図１は、本発明の一実施の形態による半導体装置の断面図、図２は、本発明の一実施の形態による電源プレーンの配線説明図、図３は、本発明の一実施の形態による半導体装置をプリント配線基板に実装した際の等価回路図、図４は、本発明者が検討した半導体装置の断面図、図５は、本発明者が検討した半導体装置をプリント配線基板に実装した際の等価回路図、図６（ａ）は、本発明の一実施の形態によるキャリア基板に形成された信号線、電源系配線、バイパスコンデンサにおける配線接続の一例を示す説明図、（ｂ）は、その上面図である。
【００１９】
本実施の形態において、表面実装形の一種であるＢＧＡ形の半導体装置１には、２つの異なる電源電圧ＶDD，ＶDDQ が供給されている。電源電圧（第１の電源電圧）ＶDDは内部論理回路の動作電圧として供給されている。
【００２０】
また、電源電圧（第２の電源電圧）ＶDDQ はＩ／Ｏ（ＩＮＰＵＴ／ＯＵＴＰＵＴ）回路の動作電圧として供給されており、この電源電圧ＶDDQ は電源電圧ＶDDよりも電圧レベルが高くなっている。
【００２１】
半導体装置１には、図１に示すように、たとえば、ガラス基材からなるキャリア基板２が設けられている。キャリア基板２は、たとえば、３層の配線基板２ａ〜２ｃが積層された多層配線基板からなり、配線基板２ａの表面、配線基板２ａ，２ｂ間、配線基板２ｂ，２ｃ間、ならびに配線基板２ｃの裏面に４層の配線層が形成されている。
【００２２】
キャリア基板２における配線基板（第３の配線基板）２ａの表面には、半導体チップ３が搭載されており、該半導体チップ３の外周部近傍には、アレイ状に並べられた接続用電極、および配線パターンが形成されている。
【００２３】
半導体チップ３の主面には、アレイ状に接続用のチップ電極が形成されており、これらチップ電極と配線基板２ａの接続用電極とが、金またはニッケルなどの耐酸化性金属からなるバンプを介してそれぞれ電気的に接続されている。また、チップ電極と配線基板２ａの接続用電極とは、バンプを介さずにワイヤボンディングによって接続してもよい。
【００２４】
また、配線基板２ａと、配線基板（第２の配線基板）２ｂとの間は電源配線層となっており、電源電圧ＶDDを供給する電源プレーン（第２の面状配線パターン）ＰＶDD、および電源電圧ＶDDQ を供給する電源プレーン（第３の面状配線パターン）ＰＶDDQ が形成されており、これら電源プレーンＰＶDDと電源プレーンＰＶDDQ とは分離されている。
【００２５】
電源プレーンＰＶDD，ＶDDQ は、図２に示すように、配線を面状パターンに形成した、いわゆるプレーン配線となっており、電源プレーンＰＶDDは、キャリア基板２の中心部から放射状に面状パターンが形成され、電源プレーンＰＶDDQ は、電源プレーンＰＶDDを囲むように面状パターンが形成されている。
【００２６】
配線基板２ｂ，２ｃ間の配線層は、図１に示すように、全面がグランド配線層となっており、グランドプレーン（第１の面状配線パターン）ＰＧが形成されている。グランドプレーンＰＧは、配線基板２ｂ、配線基板（第１の配線基板）２ｃ間の配線層が面状パターンとなった、いわゆる、ベタグランドとなっている。
【００２７】
ここでは、配線基板２ａ、配線基板２ｂ間の配線層に電源プレーンＰＶDD，ＰＶDDQ を形成し、配線基板２ｂ、配線基板２ｃ間の配線層にグランドプレーンＰＧを形成した場合について記載したが、配線基板２ａ、配線基板２ｂ間の配線層にグランドプレーンＰＧを形成し、配線基板２ｂ、配線基板２ｃ間の配線層に電源プレーンＰＶDD，ＰＶDDQ を形成するようにしてもよい。
【００２８】
配線基板２ｃの裏面にも外部接続用端子となる電極部が所定のピッチでアレイ状に形成されており、これら電極部は、キャリア基板２に形成されたスルーホールを介して、配線基板２ａの表面に形成された所定の配線パターンにそれぞれ電気的に接続されている。
【００２９】
配線基板２ｃの電極部には、球形のはんだからなるはんだバンプ４がそれぞれ形成されており、電子部品などを実装するプリント配線基板に形成された電極に重合させて搭載し、リフローを行うことにより電気的に接続される。
【００３０】
さらに、配線基板２ａの表面には、チップ部品であるノイズ除去用のバイパスコンデンサ（静電容量素子）５が実装されており、バイパスコンデンサ５の一方の接続部には、スルーホールＨ１を介して電源プレーンＰＶDDが接続されている。
【００３１】
バイパスコンデンサ５の他方の接続部には、スルーホールＨ２を介して電源プレーンＰＶDDQ が接続されている。配線基板２ａに実装された半導体チップ３、ならびにバイパスコンデンサ５は、絶縁樹脂６により封止されている。また、バイパスコンデンサ５は、封止しないようにしてもよい。
【００３２】
次に、本実施の形態の作用について図３の半導体装置１など電子部品を実装する実装基板であるプリント配線基板と、半導体装置１との接続等価回路を用いて説明する。
【００３３】
プリント配線基板には、電源電圧ＶDDを生成する電源回路ＰＳ１と、電源電圧ＶDDQ を生成する電源回路ＰＳ２とが設けられており、電源回路ＰＳ１，ＰＳ２は、プリント配線基板に形成された電源配線を介して半導体装置１の所定の外部接続用端子である電極部と接続されている。
【００３４】
また、プリント配線基板には、ノイズ除去用のコンデンサＣ１，Ｃ２が実装されている。コンデンサＣ１は、電源電圧ＶDDと基準電位ＶSSとの間に接続されており、コンデンサＣ２は、電源電圧ＶDDQ と基準電位ＶSSとの間に接続されている。
【００３５】
そして、電源電圧ＶDDは、半導体装置１の電源プレーンＰＶDDを介して半導体チップ３の内部論理回路に供給され、電源電圧ＶDDQ は、半導体装置１の電源プレーンＰＶDDQ を介して半導体チップ３のＩ／Ｏ回路に供給さている。半導体装置１においては、前述したように、電源プレーンＰＶDDと電源プレーンＰＶDDQ との間にバイパスコンデンサ５が設けられている。
【００３６】
ここで、図３において、寄生インピーダンスＩｑ１は、プリント配線基板における電源回路ＰＳ１からコンデンサＣ１までの電源配線に寄生する容量、インダクタンス、ならびに抵抗などのインピーダンスを示しており、寄生インピーダンスＩｑ２は、コンデンサＣ１から半導体装置１までの電源配線に寄生するインピーダンスを示している。
【００３７】
同様に、寄生インピーダンスＩｑ３は、プリント配線基板における電源回路ＰＳ２からコンデンサＣ２までの電源配線に寄生するインピーダンスを示しており、寄生インピーダンスＩｑ４は、コンデンサＣ２から半導体装置１までの電源配線に寄生するインピーダンスを示している。
【００３８】
寄生インピーダンスＩｑ５は、プリント配線基板における電源回路ＰＳ１からコンデンサＣ１，Ｃ２までのグランド配線（基準電位ＶSS）に寄生するインピーダンスを示しており、寄生インピーダンスＩｑ６は、コンデンサＣ１，Ｃ２から半導体装置１までのグランド配線に寄生するインピーダンスを示している。
【００３９】
さらに、寄生インピーダンスＩｑ７は、半導体装置１における電源プレーンＰＶDDに寄生するインピーダンスを示しており、寄生インピーダンスＩｑ８は、電源プレーンＰＶDDQ に寄生するインピーダンスを示している。寄生インピーダンスＩｑ９は、グランドプレーンＰＧに寄生するインピーダンスを示している。
【００４０】
たとえば、コンデンサＣ１から半導体装置１までの電源配線が、レイアウトの制約によって長くなり寄生インピーダンスＩｑ２のインピーダンスが、寄生インピーダンスＩｑ４よりも高くなった場合、電源電圧ＶDDにおけるノイズ、すなわち、交流信号は、バイパスコンデンサ５、ならびにプリント配線基板に実装されたコンデンサＣ２を介して基準電位ＶSSに流れることになり、ノイズが除去される。
【００４１】
次に、本発明者が検討したＢＧＡ形半導体装置３０について図４，図５を用いて説明する。
【００４２】
半導体装置３０は、図４に示すように、ガラス基材からなるキャリア基板３１が設けられており、このキャリア基板３１は、たとえば、３層の配線基板が積層され、４層の配線層が形成された多層配線基板からなっている。
【００４３】
キャリア基板３１の表面には、半導体チップ３２が搭載されており、該半導体チップ３２の周辺部近傍には、接続用電極、および配線パターン３３が形成されている。キャリア基板３１の接続用電極と半導体チップに設けられたチップ電極とは、ボンディングワイヤ３４によって電気的に接続されている。
【００４４】
キャリア基板３１の裏面にも外部接続用端子となる電極部３５が所定のピッチでアレイ状に形成されており、これら電極部３５は、キャリア基板３１に形成されたスルーホール３６を介して、キャリア基板３１の表面に形成された接続用電極にそれぞれ電気的に接続されている。
【００４５】
電極部３５には、球形のはんだからなるはんだバンプ３６がそれぞれ形成されており、電子部品などを実装するプリント配線基板に形成された電極と電気的に接続される。
【００４６】
また、このような構成の半導体装置３０をプリント配線基板に実装した際の接続等価回路を図５に示す。
【００４７】
プリント配線基板には、電源電圧ＶDDを生成する電源回路ＰＳ３０と、電源電圧ＶDDQ を生成する電源回路ＰＳ３１とが設けられており、電源回路ＰＳ３０，ＰＳ３１は、プリント配線基板に形成された電源配線を介して半導体装置３０の所定の外部接続用端子である電極部と接続されている。
【００４８】
また、プリント配線基板には、ノイズ除去用のコンデンサＣ３０，Ｃ３１が実装されている。コンデンサＣ３０は、電源電圧ＶDDと基準電位ＶSSとの間に接続されており、コンデンサＣ３１は、電源電圧ＶDDQ と基準電位ＶSSとの間に接続されている。
【００４９】
電源電圧ＶDDは、半導体装置３０の電源配線を介して半導体チップ３２の内部論理回路に供給され、電源電圧ＶDDQ は、半導体装置３０の電源配線を介して半導体チップ３２のＩ／Ｏ回路に供給されている。
【００５０】
図５における寄生インピーダンスＩｑ３０は、プリント配線基板における電源回路ＰＳ３０からコンデンサＣ３０までの電源配線に寄生するインピーダンスを示し、寄生インピーダンスＩｑ３１は、コンデンサＣ３０から半導体装置３０までの電源配線に寄生するインピーダンスを示している。
【００５１】
寄生インピーダンスＩｑ３２は、プリント配線基板における電源回路ＰＳ３１からコンデンサＣ３１までの電源配線に寄生するインピーダンスを示し、寄生インピーダンスＩｑ３３は、コンデンサＣ３１から半導体装置３０までの電源配線に寄生するインピーダンスを示している。
【００５２】
寄生インピーダンスＩｑ３４は、プリント配線基板における電源回路ＰＳ３０からコンデンサＣ３０，Ｃ３１までのグランド配線（基準電位ＶSS）に寄生するインピーダンスを示し、寄生インピーダンスＩｑ３５は、コンデンサＣ３０，Ｃ３１から半導体装置３０までのグランド配線に寄生するインピーダンスを示している。
【００５３】
寄生インピーダンスＩｑ３６は、半導体装置３０における電源電圧ＶDDを供給する電源配線に寄生するインピーダンスを示し、寄生インピーダンスＩｑ３７は、半導体装置３０における電源電圧ＶDDQ を供給する電源配線に寄生するインピーダンスを示している。寄生インピーダンスＩｑ３８は、半導体装置３０のグランド配線に寄生するインピーダンスを示している。
【００５４】
この場合、寄生インピーダンスＩｑ３１のインピーダンスが高くなっっても、電源電圧ＶDDのノイズは、コンデンサＣ３０のみを介してしか除去することができず、電源インピーダンスが高くなってしまい、効率よくノイズ除去することができないことになる。
【００５５】
次に、電源プレーンＰＶDDと電源プレーンＰＶDDQ とを信号配線Ｓがまたがって配線されている場合について図６（ａ）、（ｂ）を用いて説明する。
【００５６】
図６（ａ）は、キャリア基板２に形成された信号線Ｓ、電源プレーンＰＶDD，ＰＶDDQ 、ならびにグランドプレーンＰＧにおける配線の説明図であり、図６（ｂ）は、それら配線のみの上面図である。
【００５７】
キャリア基板２における最上配線層には、図６（ａ）、（ｂ）に示すように、信号線Ｓが配線されている。その下方の配線層には、電源プレーンＰＶDDと電源プレーンＰＶDDQ とが形成されており、信号線Ｓは、電源プレーンＰＶDD，ＰＶDDQ をまたぐように配線されている。電源プレーンＰＶDD，ＰＶDDQ の下方における配線層には、グランドプレーンＰＧが形成されている。
【００５８】
信号配線Ｓの一方には、プリント配線基板に実装されたレシーバＲｅが接続され、信号配線Ｓの他方には半導体装置１におけるＩ／Ｏ回路であるドライバＤが接続されている。
【００５９】
また、電源プレーンＰＶDD，ＰＶDDQ 間には、バイパスコンデンサ（静電容量素子）５ａが接続されている。このバイパスコンデンサ５ａは、電源プレーンＰＶDDと電源プレーンＰＶDDQ とをまたぐ信号線Ｓの直上に平行となるように配置して接続されている。
【００６０】
信号線Ｓが、電源プレーンＰＶDD，ＰＶDDQ をまたぐように配線されている場合には、電源プレーンＰＶDDと電源プレーンＰＶDDQ とが分離された境界部分の磁束変化によって誘導される電圧によって流れる電流、すなわち、渦電流が発生してしまうことになるが、信号線Ｓの直上にバイパスコンデンサ５ａを配置することにより、グランド系のインピーダンスを小さくでき、発生する渦電流を流れやすくすることができる。
【００６１】
それにより、本実施の形態においては、２つの電源電圧ＶDD、ＶDDQ 間にバイパスコンデンサ５を接続することによって半導体装置１における電源インピーダンスを小さくでき、半導体装置１の耐ノイズ性を向上することができる。
【００６２】
また、半導体装置１のキャリア基板２にバイパスコンデンサ５を実装するので、半導体チップ３の側近にバイパスコンデンサ５を配置でき、半導体チップ３からバイパスコンデンサ５までの寄生インピーダンスを小さくでき、効率よくノイズ除去を行うことができる。
【００６３】
さらに、電源プレーンＰＶDD，ＰＶDDQ をまたぐ信号線Ｓの直上にバイパスコンデンサ５ａを配置することにより、信号線Ｓ、電源プレーンＰＶDD，ＰＶDDQ 、およびグランドプレーンＰＧのインピーダンスを小さくでき、半導体装置１の回路を安定して動作させることができる。
【００６４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
たとえば、前記実施の形態では、ＢＧＡ形半導体装置について記載したが、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）、ＭＣＭ（Ｍｕｌｔｉ−ＣｈｉｐＭｏｄｕｌｅ）や、パッケージングすべての工程をウエハ状態により行い、最終工程であるダイシング工程で個変化されるウエハレベルパッケージなどの異なる２つ以上の電源電圧が供給される多種電源パッケージの半導体装置であればよい。
【００６６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６７】
（１）本発明によれば、異なる電源電圧間に静電容量素子を接続することによって半導体装置における電源インピーダンスを小さくすることができ、半導体装置の耐ノイズ性を向上することができる。
【００６８】
（２）また、本発明では、キャリア基板に静電容量素子を実装することによって、半導体チップの側近に配置でき、半導体チップから静電容量素子までの寄生インピーダンスを小さくでき、効率よくノイズ除去を行うことができる。
【００６９】
（３）さらに、本発明においては、異なる電源の面状配線パターン間をまたぐ信号線の直上に静電容量素子を配置することにより、信号線、それぞれの電源電圧を供給する面状配線パターン、基準電位の面状配線パターンのインピーダンスを小さくでき、半導体装置の回路動作を安定化させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体装置の断面図である。
【図２】本発明の一実施の形態による電源プレーンの配線説明図である。
【図３】本発明の一実施の形態による半導体装置をプリント配線基板に実装した際の等価回路図である。
【図４】本発明者が検討した半導体装置の断面図である。
【図５】本発明者が検討した半導体装置をプリント配線基板に実装した際の等価回路図である。
【図６】（ａ）は、本発明の一実施の形態によるキャリア基板に形成された信号線、電源系配線、バイパスコンデンサにおける配線接続の一例を示す説明図、（ｂ）は、その上面図である。
【符号の説明】
１  半導体装置
２  キャリア基板
２ａ  配線基板（第３の配線基板）
２ｂ  配線基板（第２の配線基板）
２ｃ  配線基板（第１の配線基板）
３  半導体チップ
４  はんだバンプ
５、５ａ  バイパスコンデンサ（静電容量素子）
６  絶縁樹脂
Ｃ１、Ｃ２  コンデンサ
Ｈ１，Ｈ２  スルーホール
ＰＳ１、ＰＳ２  電源回路
Ｉｑ１〜Ｉｑ９  寄生インピーダンス
Ｓ  信号配線
ＰＶDD  電源プレーン（第２の面状配線パターン）
ＰＶDDQ   電源プレーン（第３の面状配線パターン）
ＰＧ  グランドプレーン（第１の面状配線パターン）
ＶDD  電源電圧（第１の電源電圧）
ＶDDQ   電源電圧（第２の電源電圧）
３０  半導体装置
３１  キャリア基板
３２  半導体チップ
３３  配線パターン
３４  ボンディングワイヤ
３５  電極部
３６  スルーホール
３７  はんだバンプ
ＰＳ３０，ＰＳ３１  電源回路
Ｃ３０，Ｃ３１  コンデンサ
Ｉｑ３０〜Ｉｑ３８  寄生インピーダンス
【図１】
0003892192.tif 000002
【図２】
0003892192.tif 000003
【図３】
0003892192.tif 000004
【図４】
0003892192.tif 000005
【図５】
0003892192.tif 000006
【図６】
0003892192.tif 000007