(57)【特許請求の範囲】
【請求項１】
記録データに同期した第１のクロックと、前記記録データとに基づいて、ストラテジ生成回路によりライトストラテジに対応したライトパルスを生成して書き込み用光源を駆動し、前記書き込み用光源から出射されるレーザ光に基づいて、光記録媒体に前記記録データの記録を行う記録装置において、
前記ストラテジ生成回路は、
前記第１のクロックにエラー信号を加算して第２のクロックを生成するエラー信号加算手段と、
前記第２のクロックをコンパレータ動作により波形整形して第３のクロックを生成するクロック生成手段と、
前記第３のクロックの低域成分を前記エラー信号として抽出して前記エラー信号加算手段に供給して、前記第２のクロックのデューティを５０％に維持するエラー信号抽出手段と
を有することを特徴とする記録装置。
【請求項２】
記録データに同期した第１のクロックと、前記記録データとに基づいて、ストラテジ生成回路によりライトストラテジに対応したライトパルスを生成して書き込み用光源を駆動し、前記書き込み用光源から出射されるレーザ光に基づいて、光記録媒体に前記記録データの記録を行う記録装置において、
前記ストラテジ生成回路は、
前記第１のクロックにエラー信号を加算して第２のクロックを生成するエラー信号加算手段と、
前記第２のクロックと前記記録データとを入力として受け、前記第１のクロックに対応したクロックの立ち上がり又は立ち下がりのタイミングと、前記第２のクロックに対応したクロックの立ち下がり又は立ち上がりのタイミングとの関係を、前記第１のクロックの周期に対して一定の割合に保持したデューティ制御パルスを生成すると共に、前記記録データと前記デューティ制御パルスに対応して前記ライトパルスを生成するパルス生成手段と、
前記デューティ制御パルスの低域成分を前記エラー信号として抽出して前記エラー信号加算手段に供給するエラー信号抽出手段と
を有することを特徴とする記録装置。
【請求項３】
前記パルス生成手段は、前記第１のクロックに対応したクロックの立ち上がり又は立ち下がりのエッジを後縁又は前縁とし、前記第２のクロックに対応したクロックの立ち下がり又は立ち上がりのエッジを前縁又は後縁とするｍパルスを生成する第１の手段と、前記ｍパルスのデューティ比をｍ：ｎ（ただし、ｍ＋ｎ＝１）としたとき、ｍとｎの差の自然数ｐ倍が自然数ｑになるとき、前記第２のクロックのｐ周期にｑ回の割合で前記ｍパルスの論理値”１”を強制的に論理値”０”若しくは”１”にした前記デューティ制御パルスを生成する第２の手段とを有することを特徴とする請求項２記載の記録装置。
【請求項４】
前記エラー信号加算手段に代えて、前記エラー信号のレベルに応じて、前記第１のクロックに対する遅延時間が可変制御される可変遅延手段を設けたことを特徴とする請求項１乃至３のうちいずれか一項記載の記録装置。
【請求項５】
前記第１のクロックは、前記光記録媒体に予め記録されているプリピット情報の再生信号に位相同期して生成されることを特徴とする請求項１乃至３記載の記録装置。
【請求項６】
第１のクロックに同期した記録データと前記第１のクロックとに基づいて、ライトストラテジに対応したライトパルスを生成し、このライトパルスにより駆動されるレーザ光に基づいて、光記録媒体に前記記録データの記録を行う記録方法において、
前記第１のクロックに第１のエラー信号を加算して第２のクロックを生成する第１のステップと、
前記第２のクロックをコンパレータ動作により波形整形して第３のクロックを生成すると共に、前記第１のクロック又は前記第２のクロックに第２のエラー信号を加算して第４のクロックを生成する第２のステップと、
前記第２のクロックに対応したクロックの立ち上がり又は立ち下がりのタイミングと、前記第４のクロックに対応したクロックの立ち下がり又は立ち上がりのタイミングとの関係を、前記第１又は第２のクロックの周期に対して一定の割合に保持したデューティ制御パルスを生成する第３のステップと、
前記第３のクロックの低域成分を前記第１のエラー信号として抽出する第４のステップと、
前記デューティ制御パルスの低域成分を前記第２のエラー信号として抽出する第５のステップと、
前記記録データと前記デューティ制御パルスに対応して前記ライトパルスを生成する第６のステップと
を含むことを特徴とする記録方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は記録装置及び記録方法に係り、特にストラテジ生成を行ってディジタル情報信号を書き換え型光ディスクに記録する記録装置及び記録方法に関する。
【０００２】
【従来の技術】
従来より、ＤＶＤ−ＲＷなどの書き換え型光ディスクの分野では、更なる情報記録の高密度化が進められている。この書き換え型光ディスクの分野で採用されているマークエッジ記録は、マークポジション記録に比べて記録密度を向上できるが、マークポジション記録に比べてマークの形状歪みによるデータ誤りの発生が多くなる。マークの形状歪みを抑える技術として、ライトストラテジ技術がある。これは、レーザ光による記録波形を複数の短パルスに分割して書き込みレーザ光を光ディスクに照射する技術であり、記録マークの後端部における熱の蓄積を抑えて記録マークの歪みを解消するようにしたものである。
【０００３】
例えば、ＤＶＤ−ＲＷに利用されるライトストラテジ技術は、３種類のパワーレベルを持つ複数のレーザパルスを利用する。３種類のパワーレベルは、高いレベルから順に、ピークパワー（ライトパワー）、ミディアムパワー（イレーズパワー）、バイアスパワー（リードパワー）である。上記のピークパワーのレーザ光で光ディスクを照射すると、光ディスクの記録膜が溶融される。その後、急冷すると、光ディスクはアモルファス状態（非晶質状態）となり、光の反射率が低くなる。これが記録マークとして利用される。例えばピークパワーには約１１ｍＷの光出力が必要とされる。
【０００４】
また、ミディアムパワーのレーザ光で光ディスクを照射すると、光ディスクの記録膜は結晶状態にされる。レーザ光照射前に非晶質状態であった光ディスク部分は結晶状態になり、元々結晶状態であった光ディスク部分は、そのまま結晶状態に留まる。これにより、記録マークを消去できる。記録マークの消去に必要な半導体レーザの光出力は、例えば５ｍＷ程度必要とされる。バイアスパワーのレーザ光は、光ディスクに記録された情報信号の読み取りに用いられる。
【０００５】
一例として、ＤＶＤ−ＲＷにおけるライトストラテジの基本的仕様を図１１に示す。同図（Ａ）はＮＲＺＩ(Non Return to Zero Inverted)変換後の記録データを示し、同図（Ｂ）はレーザ光源に入力されるライトパルスを示す。このライトパルスは、図１１（Ａ）に示すＮＲＺＩ変換後の記録データ（情報信号）の立ち上がりに同期した幅ＴｔｏｐのトップパルスＩと、続く記録データの”１”の期間のマルチパルスIIと、記録データの”０”の期間の幅ＴｃｌのクーリングパルスIIIとからなる。マルチパルスIIは、幅Ｔｍｐのピークパワーのレベルと、幅（Ｔ−Ｔｍｐ）のバイアスパワーのレベルの交互の繰り返しのパルス列であり、マルチパルスとするのは、記録時の熱の蓄積を抑えるためである。ここで、Ｔは記録データの１ビットのビット周期である。
【０００６】
ここで、トップパルスIの立下りエッジは、ＮＲＺＩ変換後の記録データの立ち上がりエッジから２Ｔ遅延した位置となるように設定され、マルチパルスIIは、その２Ｔ遅延したところからスタートし、ＮＲＺＩ変換後の記録データの多値下がりエッジ位置で終了するように設定される。また、クーリングパルスIIIは、ＮＲＺＩ変換後の記録データの立下りエッジからスタートするように設定される。上記の幅Ｔｔｏｐ、Ｔｍｐ、Ｔｃｌには各種の値を設定することが可能であるが、ディスクの回転ムラによる線速度の変動が起っても、つまりビット周期Ｔが変動しても、Ｔに対して一定の比率で表される位置に設定されることが望ましいので、基本的にはＴに対しての比率で表され、Ｔｔｏｐ＝０．５０Ｔ、Ｔｍｐ＝０．４０Ｔ、Ｔｃｌ＝０．６０Ｔが推奨値とされている。
【０００７】
【発明が解決しようとする課題】
しかしながら、記録データのビット周期Ｔに対して上記の幅Ｔｔｏｐ、Ｔｍｐ、Ｔｃｌを一定の比率で表される位置に制御することは、Ｔに同期した更に高い周波数のクロックを用いれば可能であるが、低価格化が厳しく要求される民生用光ディスク装置ではそのように高いクロックを使用することは、デバイス性能的にもコスト的にも困難である。このため、実際には固定遅延線を複数用いるか、細かいステップで刻まれた他段遅延ブロックから、目的の位置に近いタップからの出力を用いて、上記のライトパルスが生成されている。
【０００８】
しかし、温度特性、バラツキなどによる影響を直接受けるため、Ｔの長さが何段分に相当するか測定するキャリブレーションを行ったとしても、数ナノ秒オーダー、もしくは１ｎｓｅｃ以下の時間精度を保つことは困難である。
【０００９】
また、高速というメリットを持つ逓倍速記録（２Ｘ・１０Ｘ・２０Ｘ等）が今後予想されるが、線速度の変化に応じて、ライトパルスも追従することが望ましい。しかし、前述の多段遅延ブロックを使用して、速度に対応して遅延量を切り替えるという方法もあるが、やはり、数ナノ秒オーダー、もしくは１ｎｓｅｃ以下の時間精度を保つことは困難である。
【００１０】
更に、今後、ディスクの回転数を一定とすることで、スピンドルモータを小型化できるというメリットを持つＣＡＶ記録・ＺＣＡＶ記録なども光ディスクの分野で予想されるが、線速度はディスク半径位置に応じて変わるため、ライトパルスも追従することが望ましい。この場合も、前述の多段遅延ブロックを使用して、ディスク半径位置に応じて遅延量を切り替えるということが考えられるが、やはり、数ナノ秒オーダー、もしくは１ｎｓｅｃ以下の時間精度を保つことは困難である。
【００１１】
本発明は以上の点に鑑みなされたもので、高い周波数のクロックを用いずに、ディスク回転ムラや線速度の変化に適応的に追従してライトパルスを生成して情報信号を記録し得る記録装置及び記録方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するため、本発明の記録装置は、記録データに同期した第１のクロックと、記録データとに基づいて、ストラテジ生成回路によりライトストラテジに対応したライトパルスを生成して書き込み用光源を駆動し、書き込み用光源から出射されるレーザ光に基づいて、光記録媒体に記録データの記録を行う記録装置において、ストラテジ生成回路を、第１のクロックにエラー信号を加算して第２のクロックを生成するエラー信号加算手段と、第２のクロックをコンパレータ動作により波形整形して第３のクロックを生成するクロック生成手段と、第３のクロックの低域成分をエラー信号として抽出してエラー信号加算手段に供給して、第２のクロックのデューティを５０％に維持するエラー信号抽出手段とを有する構成としたものである。
【００１３】
この発明では、エラー信号加算手段と、クロック生成手段と、エラー信号抽出手段とからなるループにより、前記ストラテジ生成回路の内部クロックのデューティを５０％に維持することができる。
【００１４】
また、本発明の記録装置は、上記の目的を達成するため、記録データに同期した第１のクロックと、記録データとに基づいて、ストラテジ生成回路によりライトストラテジに対応したライトパルスを生成して書き込み用光源を駆動し、書き込み用光源から出射されるレーザ光に基づいて、光記録媒体に記録データの記録を行う記録装置において、ストラテジ生成回路を、第１のクロックにエラー信号を加算して第２のクロックを生成するエラー信号加算手段と、第２のクロックと記録データとを入力として受け、第１のクロックに対応したクロックの立ち上がり又は立ち下がりのタイミングと、第２のクロックに対応したクロックの立ち下がり又は立ち上がりのタイミングとの関係を、第１のクロックの周期に対して一定の割合に保持したデューティ制御パルスを生成すると共に、記録データとデューティ制御パルスに対応してライトパルスを生成するパルス生成手段と、デューティ制御パルスの低域成分をエラー信号として抽出してエラー信号加算手段に供給するエラー信号抽出手段とを有する構成としたものである。
【００１５】
この発明では、エラー信号加算手段と、パルス生成手段と、エラー信号抽出手段とからなるループにより、前記ストラテジ生成回路の内部クロックのデューティを任意の値に維持することができる。
【００１６】
また、上記の目的を達成するため、本発明は、上記のパルス生成手段を、第１のクロックに対応したクロックの立ち上がり又は立ち下がりのエッジを後縁又は前縁とし、第２のクロックに対応したクロックの立ち下がり又は立ち上がりのエッジを前縁又は後縁とするｍパルスを生成する第１の手段と、ｍパルスのデューティ比をｍ：ｎ（ただし、ｍ＋ｎ＝１）としたとき、ｍとｎの差の自然数ｐ倍が自然数ｑになるとき、第２のクロックのｐ周期にｑ回の割合でｍパルスの論理値”１”を強制的に論理値”０”若しくは”１”にしたデューティ制御パルスを生成する第２の手段とを有する構成としたものである。
【００１７】
また、本発明は、上記の目的を達成するため、上記のエラー信号加算手段に代えて、エラー信号のレベルに応じて、第１のクロックに対する遅延時間が可変制御される可変遅延手段を設けるようにしてもよい。
【００１８】
また、上記の目的を達成するため、本発明方法は、第１のクロックに同期した記録データと第１のクロックとに基づいて、ライトストラテジに対応したライトパルスを生成し、このライトパルスにより駆動されるレーザ光に基づいて、光記録媒体に記録データの記録を行う記録方法において、第１のクロックに第１のエラー信号を加算して第２のクロックを生成する第１のステップと、第２のクロックをコンパレータ動作により波形整形して第３のクロックを生成すると共に、第１のクロック又は第２のクロックに第２のエラー信号を加算して第４のクロックを生成する第２のステップと、第２のクロックに対応したクロックの立ち上がり又は立ち下がりのタイミングと、第４のクロックに対応したクロックの立ち下がり又は立ち上がりのタイミングとの関係を、第１又は第２のクロックの周期に対して一定の割合に保持したデューティ制御パルスを生成する第３のステップと、第３のクロックの低域成分を第１のエラー信号として抽出する第４のステップと、デューティ制御パルスの低域成分を第２のエラー信号として抽出する第５のステップと、記録データとデューティ制御パルスに対応してライトパルスを生成する第６のステップとを含むことを特徴とする。
【００１９】
この発明では、第１乃至第４のクロックの繰り返し周波数以上の繰り返し周波数のクロックを用いることなく、ライトパルスを生成することができる。
【００２０】
【発明の実施の形態】
次に、本発明の各実施の形態について図面と共に説明する。図１は本発明になる記録装置の一実施の形態のブロック図を示す。同図において、ソースエンコーダ１１により圧縮符号化等のソースエンコードされて取り出された情報信号は、記録トラックバッファ１２に一時蓄積された後、チャネルエンコーダ１３に供給され、ここでクロック生成回路１４よりのクロックに同期して、ＥＦＭプラスなどの符号変調及びマークエッジ記録のためのＮＲＺＩ変換されて記録データとされる。
【００２１】
チャネルエンコーダ１３から取り出された記録データは、ストラテジ生成回路１５において、クロック生成回路１４よりのクロックに同期して、記録データに応じたライトパルスを生成させる。上記のクロックは、位相同期ループ（ＰＬＬ）回路を用いて、必要に応じてディスク上のプリピット情報などにロックするようにされている。このライトパルスは、レーザ駆動回路１６によりレーザ駆動信号とされて光ピックアップ１７に供給され、光ピックアップ１７内のレーザ光源を駆動し、これより光強度が記録データに応じて変調されたレーザ光を出射させ、図示しない例えばＤＶＤ−ＲＷなどの書き換え型光ディスクに照射して記録を行う。このとき、レーザ光のレーザパワーを最適に制御するために、ＡＰＣ(Auto Power Control)回路１８によりレーザ駆動信号の信号処理をしてレーザ駆動回路１６にフィードバックすることが、必要に応じてなされる。
【００２２】
以上のブロック構成自体は従来より知られているが、本発明はストラテジ生成回路１５の構成に特徴がある。換言すると、本発明は新規な構成のストラテジ生成回路１５を有する記録装置である。
【００２３】
図２は本発明になる記録装置の要部であるストラテジ生成回路の第１の実施の形態の回路系統図を示す。図１のチャネルエンコーダ１３から取り出されたＮＲＺＩ変換後の記録データは、図２のディジタル信号処理手段２１に入力される。一方、図１のクロック生成回路１４から出力されたクロックは、第１のクロックＣＬＫ１として図２の第１のエラー信号加算手段２２及び第２のエラー信号加算手段２３にそれぞれ供給される。
【００２４】
上記のディジタル信号処理手段２１は、更に後述する２つのクロック（第２のクロックＣＬＫ２及び第４のクロックＣＬＫ４）を入力として受け、上記のＮＲＺＩ変換後の記録データに対応した２つのパルスＰＰ及びＭＰを生成すると共に、第３のクロックＣＬＫ３及びデューティ制御パルスを生成して出力する。上記のパルスＰＰ及びＭＰは、演算増幅器２７及び抵抗Ｒ１〜Ｒ４からなる減算器によりアナログ的に減算されることにより、目的のライトパルスに変換される。
【００２５】
本発明の目的は、上記のパルスＰＰ及びＭＰを適切なタイミングのパルスとして生成することにある。そのためには、ディジタル信号処理手段２１の内部に、適切なタイミング及びデューティ（比）で存在する複数のクロックを生成できればよい。ここでは、ＤＶＤ−ＲＷのベーシック・ストラテジを実現するために、２つのループで２つのクロック（第２のクロックＣＬＫ２及び第４のクロックＣＬＫ４）を生成してディジタル信号処理手段２１に入力する。
【００２６】
まず、一つ目のクロック、すなわち第２のクロックＣＬＫ２の生成について説明する。第２のクロックＣＬＫ２は第１のエラー信号加算手段２２から出力される。第１のエラー信号加算手段２２は、例えば図３に示す如き回路構成とされており、上記の第１のクロックＣＬＫ１を抵抗Ｒ１１、Ｒ１２及びコンデンサＣ１よりなる積分回路部で高周波数成分を除去した後、後述する図２の第１のエラー信号抽出手段２５により抽出された第１のエラー信号ＥＲＲ１を図３のミキシング抵抗Ｒ１３を介して加算し、その加算信号を第２のクロックＣＬＫ２として出力する。
【００２７】
この第２のクロックＣＬＫ２は、図２のディジタル信号処理手段２１に供給され、第２のクロックＣＬＫ２のセンターレベル付近をスレッショルドレベルとする内部のバッファ２４を経て方形波の第３のクロックＣＬＫ３とされた後、ディジタル信号処理手段２１の外部へ出力され、第１のエラー信号抽出手段２５に供給される。
【００２８】
第１のエラー信号抽出手段２５は、例えば図５に示す如き構成とされており、抵抗Ｒ１３及びコンデンサＣ３よりなる積分回路で第３のクロックＣＬＫ３を積分した後、バッファ及び極性反転回路３１により一時保持し、かつ、極性反転して、第３のクロックＣＬＫ３の低域成分の極性反転信号を第１のエラー信号ＥＲＲ１として出力する。この第１のエラー信号ＥＲＲ１は、図２の前述した第１のエラー信号加算手段２２に供給されて第１のクロックＣＬＫ１と加算されて第２のクロックＣＬＫ２とされる。
【００２９】
ここで、ディジタル信号処理手段２１に供給される第２のクロックＣＬＫ２は、入力部のコンパレータ動作により、あるスレッショルドレベルの所で波形整形されたものが内部クロックとして使用されるが、このときには第１のクロックＣＬＫ１が正確なデューティ５０％の矩形波であっても、内部クロックのデューティが５０％であるとは限らない。しかし、第２のクロックＣＬＫ２を少しなまらせて（正弦波に近い状態にして）、適切なＤＣレベルに制御することにより、内部クロックのデューティが５０％になる条件が存在するはずである。更に、その時には、出力された第３のクロックＣＬＫ３のデューティも５０％になっているはずであるから、それを積分し、極性を反転したものを第１のエラー信号ＥＲＲ１として第１のクロックＣＬＫ１に加算することにより、負帰還動作となり、内部クロックはクロックの周期に関係なく、安定してデューティ５０％を保つことができる。
【００３０】
次に、もう一つのクロック（第４のクロックＣＬＫ４）の生成について説明する。第４のクロックＣＬＫ４は第２のエラー信号加算手段２３から出力される。第２のエラー信号加算手段２３は、例えば図４に示す如き回路構成とされており、上記の第１のクロックＣＬＫ１を抵抗Ｒ２１、Ｒ２２及びコンデンサＣ２よりなる積分回路部で高周波数成分を除去した後、後述する図２の第２のエラー信号抽出手段２６により抽出された第２のエラー信号ＥＲＲ２を図４のミキシング抵抗Ｒ２３を介して加算し、その加算信号を第４のクロックＣＬＫ４として出力する。
【００３１】
第４のクロックＣＬＫ４はディジタル信号処理手段２１に供給され、ここで後述するように、演算によりデューティ制御パルスとされて出力される。デューティ制御パルスは、第２のエラー信号抽出手段２６に供給され、積分動作により低域成分が第２のエラー信号ＥＲＲ２とされて出力される。すなわち、第２のエラー信号抽出手段２６は、例えば図６に示す如き構成とされており、抵抗Ｒ４１及びコンデンサＣ４よりなる積分回路でデューティ制御パルスを積分した後、バッファ３２により一時保持して、デューティ制御パルスの低域成分を第２のエラー信号ＥＲＲ２として出力する。この第２のエラー信号ＥＲＲ２は、図２の前述した第２のエラー信号加算手段２３に供給されて第１のクロックＣＬＫ１と加算されて第４のクロックＣＬＫ４とされる。
【００３２】
ここで、ディジタル信号処理手段２１に供給される第４のクロックＣＬＫ４は、入力部のコンパレータ動作により、あるスレッショルドレベルの所で波形整形されたものが内部クロックとして使用されるが、このときには例えば、第１のクロックＣＬＫ１が正確なデューティ６０％の矩形波であっても、内部クロックのデューティが６０％であるとは限らない。
【００３３】
しかし、第４のクロックＣＬＫ４を少しなまらせて（正弦波に近い状態にして）、適切なＤＣレベルに制御することにより、内部クロックのデューティが６０％になる条件が存在するはずである。デューティ制御パルスの生成方法は後述するが、それを積分したものを第２のエラー信号ＥＲＲ２として第２のクロックに加算することにより、負帰還動作となり、内部クロックはクロックの周期に関係なく、安定して第２のクロックＣＬＫ２に対して一定の割合の位置にエッジを保つことができる。結果として、後述する任意のデューティを有するパルス（ｍｐｕｌｓｅ）が得られ、安定したライトパルスを作ることができるようになる。
【００３４】
次に、ディジタル信号処理手段２１によるデューティ制御パルスの生成について、図７のタイミングチャートと共に説明する。ここでは、ＤＶＤ−ＲＷのベーシック・ストラテジを作るため、デューティ比０.６Ｔ：０.４Ｔのｍｐｕｌｓｅを得るためのデューティ制御パルス生成方法について説明する。
【００３５】
図７（Ａ）はディジタル信号処理手段２１に入力された第２のクロックＣＬＫ２を、ディジタル信号処理手段２１の入力部のコンパレータ動作により、あるスレッショルドレベルの所で波形整形して得られた第２のクロックに対応した内部クロックで、前述したループにより、デューティは正確に５０％に管理されている。図７（Ｂ）はディジタル信号処理手段２１に入力された第４のクロックＣＬＫ４を、ディジタル信号処理手段２１の入力部のコンパレータ動作により、あるスレッショルドレベルの所で波形整形して得られた第４のクロックに対応した内部クロックである。
【００３６】
ディジタル信号処理手段２１は、これら第２のクロック及び第４のクロックに対応した内部クロックを入力とする論理動作演算により、図７（Ｃ）に示す波形のｍｐｕｌｓｅを生成する。ここで、ｍｐｕｌｓｅは図７（Ａ）〜（Ｃ）に示すように、図７（Ｂ）の内部クロックの立下りエッジで立ち上がり、同図（Ａ）の内部クロックの立上りエッジで立ち下がる波形である。正しい位置にいる場合は、ｍｐｕｌｓｅのデューティは、図７（Ｃ）に示すように、Ｌレベル期間が０．６Ｔ、Ｈレベル期間が０．４Ｔになっているはずである。
【００３７】
次に、ディジタル信号処理手段２１は、図７（Ａ）に示した第２のクロックに対応した内部クロックを、モジュロ６のカウント動作を行い、図７（Ｄ）に示すようなカウント値を得て、そのカウント値が”０”の期間内の、ｍｐｕｌｓｅの極性反転パルスのＨレベルを強制的にＬレベルとする。このように、ｍｐｕｌｓｅを極性反転したパルスの６周期のうち１周期の割合で０．６Ｔの期間のＨレベルを強制的にＬレベルにしたのが、図７（Ｅ）に示すデューティ制御パルスである。
【００３８】
このデューティ制御パルスはディジタル信号処理手段２１から取り出されて、前述したように、図２の第２のエラー信号抽出手段２６により積分されて低域成分が第２のエラー信号ＥＲＲ２として出力されるが、このデューティ制御パルスのＨレベルを＋１、Ｌレベルを−１として、各周期Ｔ毎のＤＣ成分を計算すると、図７（Ｆ）に示すようになり、積分後はＤＣ成分が０になることがわかる。すなわち、ｍｐｕｌｓｅが図７（Ｃ）に示すように、Ｌレベル期間が０．６Ｔ（又は０．４Ｔ）、Ｈレベル期間が０．４Ｔ（又は０．６Ｔ）になっていれば（すなわち、０．６Ｔ：０．４Ｔになっていれば）、第２のエラー信号ＥＲＲ２は０である。
【００３９】
もし、第４のクロックＣＬＫ４のＤＣ成分がずれていて、図７（Ｂ）に示したクロックの波形が変化し、結果としてｍｐｕｌｓｅのデューティ比が０．６Ｔ：０．４Ｔからずれたとしても、デューティ制御パルスのＤＣ成分はｍｐｕｌｓｅのデューティのずれ方向とは逆方向に変化するので、結果として負帰還ループとなり、デューティ制御パルスが図７（Ｅ）に示すように安定する。
【００４０】
なお、ｍｐｕｌｓｅのデューティ比を０．７Ｔ：０．３Ｔにしたい場合は、第２のクロックに対応した内部クロックをモジュロ５のカウント動作を行い、５回に２回の割合でｍｐｕｌｓｅのＨレベルを強制的にＬレベルにすればよく、要はｍｐｕｌｓｅのデューティをｍＴ：ｎＴ（ｍ＞ｎ、ただしｍ＋ｎ＝１）としたい場合は、（ｍ−ｎ）の自然数ｐ倍が自然数ｑとなるとき、ｐＴの期間にｑ回の割合でｍｐｕｌｓｅのＨレベルを強制的にＬレベルにすればよい。極性等を考慮すれば、ｍ＜ｎの状態も作れる。
【００４１】
次に、ディジタル信号処理手段２１によるライトパルス生成のためのパルスＰＰ及びＭＰの生成動作について、図８のタイミングチャートと共に説明する。図８（Ａ）はディジタル信号処理手段２１に入力された第２のクロックＣＬＫ２を、ディジタル信号処理手段２１の入力部のコンパレータ動作により、あるスレッショルドレベルの所で波形整形して得られた第２のクロックに対応した内部クロックで、前述したループにより、デューティは正確に５０％に管理されている。図７（Ｂ）は図１のチャネルエンコーダ１３からディジタル信号処理手段２１に入力されたＮＲＺＩ変換後の記録データである。
【００４２】
ディジタル信号処理手段２１は、上記の入力記録データを必要なだけラッチ動作で第２のクロックに対応した内部クロック（図８（Ａ））に同期して遅らせ、論理回路を組むことにより、入力記録データの立ち上がりエッジから１Ｔ遅らせた時点で立ち上がる幅Ｔのトップパルス用ゲートパルス（図８（Ｃ））と、トップパルス用ゲートパルスの立ち下がりエッジで立ち上がり、記録データの立ち下がりエッジで立ち下がるマルチパルス用ゲートパルス（図８（Ｄ））と、マルチパルス用ゲートパルスの立ち下がりエッジで立ち上がる幅Ｔのクーリングパルス用ゲートパルス（図８（Ｅ））とを生成する。
【００４３】
そして、ディジタル信号処理手段２１は、図７と共に説明した方法で生成した、既に適切なデューティ比に保たれた図８（Ｆ）に示すｍｐｕｌｓｅと、上記の３種類のゲートパルスとを利用して図８（Ｇ）に示す第１のパルスＰＰと、同図（Ｈ）に示す第２のパルスＭＰとを生成する。
【００４４】
すなわち、図８（Ｃ）に示すトップパルス用ゲートパルスのＨレベルの期間は、同図（Ａ）の内部クロックの立ち下がりに同期して立ち上がり、同図（Ｃ）のトップパルス用ゲートパルスの立ち下がりに同期して立ち下がる幅０．５Ｔのパルスと、同図（Ｄ）に示すマルチパルス用ゲートパルスのＨレベル期間はそのままゲート出力したｍｐｕｌｓｅとからなるパルスを第１のパルスＰＰとして生成する。また、図８（Ｄ）に示すマルチパルス用ゲートパルスのＨレベル期間、ゲート出力した同図（Ｆ）のｍｐｕｌｓｅを極性反転したパルスと、同図（Ｅ）に示すクーリングパルス用ゲートパルスのＨレベルの期間、ゲート出力した同図（Ａ）の内部クロックとからなるパルスを第２のパルスＭＰとして生成する。
【００４５】
上記の第１のパルスＰＰは、ディジタル信号処理手段２１から取り出され、図２に示す抵抗Ｒ１及びＲ２よりなる抵抗分圧回路を通して演算増幅器２７の非反転入力端子に供給される。また、上記の第２のパルスＭＰは、ディジタル信号処理手段から取り出され、図２に示す抵抗Ｒ３を通して演算増幅器２７の反転入力端子２７に供給される。帰還抵抗Ｒ４を有する演算増幅器２７は減算器として動作し、（ＰＰ−ＭＰ）なるアナログ減算動作を行って図８（Ｉ）に示すパルスを生成し、これをライトパルスとして出力する。
【００４６】
このように、本実施の形態によれば、使用するクロックＣＬＫ１〜ＣＬＫ４の繰り返し周波数はそれぞれ例えば２７ＭＨｚ程度の低周波数であり、５０ＭＨｚ以上の高周波数のクロックを用いなくともライトパルスを生成することができる。また、本実施の形態により生成した図８（Ｉ）に示すライトパルスは、記録時に光ディスクの線速度が変動した場合、それに追従して第１のクロックＣＬＫ１が変動し、これに伴い第２のクロックＣＬＫ２及びＣＬＫ４が、２つのループの負帰還動作により各々エラー信号ＥＲＲ１及びＥＲＲ２が最小となるように動作することから、ディジタル信号処理手段２１により生成される２つのパルスＰＰ及びＭＰが変動し、線速度の変動によりＴの絶対的な長さが変わっても、その長さに追従したライトパルスを生成することができる。
【００４７】
次に、本発明の他の実施の形態について説明する。図９は本発明になる記録装置の要部であるストラテジ生成回路の第２の実施の形態の回路系統図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明を省略する。図９に示す第２の実施の形態は、図２の第２のエラー信号加算手段２３の代わりに、可変遅延手段３５を設けた点に特徴がある。
【００４８】
この可変遅延手段３５は、電圧に応じて遅延時間を可変できるブロックで、例えば図１０に示すように、第２のエラー信号をバリキャップ３７のアノードに供給して、その容量値を可変することにより、抵抗３６とバリキャップ３７とからなる積分回路の積分時定数を変化させ、抵抗３６の一端に入力される第１のクロックＣＬＫ１の立ち上がりの傾斜を可変して第４のクロックＣＬＫ４として出力する。このアナログ波形の第４のクロックＣＬＫ４は後段のディジタル信号処理手段２１の入力部においてあるスレッショルドレベルでコンパレート処理することにより、第４のクロックＣＬＫ４が方形波に波形整形されると共に、その立ち上がりエッジがバリキャップ３７の容量値に応じて遅延されたものとなる。
【００４９】
なお、本発明は以上の実施の形態に限定されるものではなく、第２のエラー信号加算手段２３及び可変遅延手段３５には、第１のクロックＣＬＫ１に代えて第２のクロックＣＬＫ２を入力するようにしてもよく、また、デューティ制御パルスを生成する場合に第２のクロックＣＬＫ２に代えて第１のクロックＣＬＫ１を第４のクロックＣＬＫ４と共に用いることもできる。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、第１乃至第４のクロックの繰り返し周波数以上の繰り返し周波数のクロックを用いることなく、デューティ制御パルスを安定に得ることができるため、このデューティ制御パルスに基づいて安定にライトパルスを生成することができる。また、本発明によれば、第１のクロックが光記録媒体に予め記録されているプリピットの再生情報に位相同期して生成されるため、光記録媒体の回転ムラなどによる線速度の変動により記録データのビット周期Ｔの絶対的記録長さが変動しても、この変動に追従して上記のライトパルスを生成することができ、線速度の変動にも影響されない適切なビットパターンの記録ができる。
【００５１】
以上より、本発明によれば、高速記録というメリットを持つ逓倍速記録時には、高周波数のクロックを用いることなく、記録ができ、また、スピンドルモータの小型化というメリットを持つＣＡＶ記録、ＺＣＡＶ記録などでは、線速度がディスク状の光記録媒体の半径位置に応じて変化しても、高周波数のクロックを用いることなく、適応的に線速度の変化に追従したライトパルスを生成することができ、これにより常に良好な情報信号の記録ができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のブロック図である。
【図２】本発明装置の要部であるストラテジ生成回路の第１の実施の形態の回路系統図である。
【図３】図２中の第１のエラー信号加算手段の一例の回路図である。
【図４】図２中の第２のエラー信号加算手段の一例の回路図である。
【図５】図２中の第１のエラー信号抽出手段の一例の回路系統図である。
【図６】図２中の第２のエラー信号抽出手段の一例の回路系統図である。
【図７】図２中のディジタル信号処理手段によるデューティ制御パルスの生成方法の説明用タイミングチャートである。
【図８】図２中のディジタル信号処理手段によるパルスＰＰ及びＭＰと図２によるライトパルスの生成方法の説明用タイミングチャートである。
【図９】本発明装置の要部であるストラテジ生成回路の第２の実施の形態の回路系統図である。
【図１０】図９中の可変遅延手段の一例の回路図である。
【図１１】ＤＶＤ−ＲＷ規格の光ディスクの記録データ渡来とパルスとの関係を示す図である。
【符号の説明】
１１  ソースエンコーダ
１２  記録トラックバッファ
１３  チャネルエンコーダ
１４  クロック生成回路
１５  ストラテジ生成回路
１６  レーザ駆動回路
１７  光ピックアップ
２１  ディジタル信号処理手段
２２  第１のエラー信号加算手段
２３  第２のエラー信号加算手段
２５  第１のエラー信号抽出手段
２６  第２のエラー信号抽出手段
２７  演算増幅器
３５  可変遅延手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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