(57)【特許請求の範囲】
【請求項１】
アノード電極に対向して配置される電子源をマトリクス駆動する方法であって、
前記電子源は、カソード電極およびゲート電極と、前記カソード電極上に配置された電子放出膜と、を有する電子放出素子を複数有しており、
前記カソード電極に印加されるカソード電圧をＶｃとし、前記ゲート電極に印加されるゲート電圧をＶｇとした際に、
走査信号が印加されており電子を放出させる電子放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加し、
走査信号が印加されており電子を放出させない電子放出素子には、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加する電子源をマトリクス駆動する方法。
【請求項２】
アノード電極に対向して配置される電子源をマトリクス駆動する方法であって、
前記電子源は、ゲート電極上に絶縁層を介して配置されたカソード電極と、前記カソード電極上に配置された電子放出膜と、を有する電子放出素子を複数有しており、
前記カソード電極に印加されるカソード電圧をＶｃとし、前記ゲート電極に印加されるゲート電圧をＶｇとした際に、
走査信号が印加されており電子を放出させる電子放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加し、
走査信号が印加されており電子を放出させない電子放出素子には、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加する電子源をマトリクス駆動する方法。
【請求項３】
前記アノード電極に印加されるアノード電圧をＶａとし、前記カソード電極と前記アノード電極間の距離をＨとし、前記カソード電極と前記ゲート電極間の距離をｈとして、
前記電子放出素子から電子を放出させる際の、前記カソード電極と前記ゲート電極間の平均的な電界強度をＥｇ＝（Ｖｇ−Ｖｃ）／ｈとし、
電子放出素子と前記アノード電極間の平均的な電界強度をＥａ＝Ｖａ／Ｈとしたとき、Ｅｇ／Ｅａ≦１００を満たす請求項１又は２に記載の電子源をマトリクス駆動する方法。
【請求項４】
前記アノード電極に印加されるアノード電圧をＶａとし、前記カソード電極と前記アノード電極間の距離をＨとし、前記カソード電極と前記ゲート電極間の距離をｈとして、
前記電子放出素子から電子を放出させる際の、前記カソード電極と前記ゲート電極間の平均的な電界強度をＥｇ＝（Ｖｇ−Ｖｃ）／ｈとし、
電子放出素子と前記アノード電極間の平均的な電界強度をＥａ＝Ｖａ／Ｈとしたとき、Ｅｇ／Ｅａ≦１０を満たす請求項１又は２に記載の電子源をマトリクス駆動する方法。
【請求項５】
前記カソード電極と前記ゲート電極が絶縁層を介して積層されており、
前記電子放出膜は略平坦であり、
そして、前記電子放出膜は前記アノード電極に略平行に配されている請求項１〜４のいずれかに記載の電子源をマトリクス駆動する方法。
【請求項６】
前記ゲート電極および前記絶縁層に、幅がｗ１の開口が配置されており、
前記開口内に前記電子放出膜が配されており、
前記開口の深さをｈ１とした時、
ｗ１／ｈ１≧１である請求項５に記載の電子源をマトリクス駆動する方法。
【請求項７】
前記電子放出膜の電子放出に必要な電界が５×１０７Ｖ／ｍ以下であって、
前記アノード電極に印加されるアノード電圧をＶａとし、前記カソード電極と前記アノード電極間の距離をＨとした際に、Ｅａ＝Ｖａ／Ｈが、５×１０６Ｖ／ｍ以上である請求項１〜６のいずれかに記載の電子源をマトリクス駆動する方法。
【請求項８】
前記電子放出膜が、ダイヤモンドあるいはダイヤモンドライクカーボンからなる膜である請求項１〜７のいずれかに記載の電子源をマトリクス駆動する方法。
【請求項９】
前記電子放出膜が、炭素を主成分とするファイバ―を含む膜である請求項１〜７のいずれかに記載の電子源をマトリクス駆動する方法。
【請求項１０】
カソード電極およびゲート電極と、前記カソード電極上に配置された電子放出膜と、を有する電子放出素子を複数有する電子源と、前記電子源に対向して配置されるアノード電極と、
前記アノード電極上に、前記電子源から放出された電子によって画像を形成する画像形成部材と、を有する画像形成装置であって、
前記電子源が請求項１〜９のいずれかに記載の電子源をマトリクス駆動する方法によって駆動される画像形成装置。
【請求項１１】
前記画像形成部材は、電子の衝突によって発光する蛍光体である請求項１０に記載の画像形成装置。
【請求項１２】
前記カソード電極の幅をｗ１、前記ゲート電極の表面から前記電子放出膜の表面までの間隔をｈ１とした時に、ｗ１／ｈ１≦１０である請求項２に記載の電子源をマトリクス駆動する方法。
【請求項１３】
前記カソード電極の幅をｗ１、前記ゲート電極の表面から前記電子放出膜の表面までの間隔をｈ１とした時に、ｗ１／ｈ１≦１である請求項２に記載の電子源をマトリクス駆動
する方法。
【請求項１４】
アノード電極に対向して配置される電子源をマトリクス駆動するための駆動回路であって、
前記電子源は、カソード電極およびゲート電極と、前記カソード電極上に配置された電子放出膜と、を有する電子放出素子を複数有しており、
前記カソード電極に電圧Ｖｃと前記ゲート電極に電圧Ｖｇを印加する手段を有し、
走査信号が印加されており電子を放出させる電子放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加し、
走査信号が印加されており電子を放出させない電子放出素子には、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加する電子源をマトリクス駆動するための駆動回路。
【請求項１５】
アノード電極に対向して配置される電子源であって、請求項１４に記載の電子源の駆動回路を有する電子源。
【請求項１６】
アノード電極に対向して配置される電子源の駆動方法であって、
前記電子源は、第１のカソード電極およびゲート電極と、前記第１のカソード電極上に配置された電子放出膜と、前記アノード電極と前記電子放出膜との距離よりも前記アノード電極までの距離が小さい第２のカソード電極と、を有する電子放出素子を複数有しており、
前記第１及び第２のカソード電極に印加されるカソード電圧をＶｃとし、前記ゲート電極に印加されるゲート電圧をＶｇとした際に、
前記複数の電子放出素子の中で、電子を放出させる電子放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加し、
前記複数の電子放出素子の中で、前記電子を放出させる電子放出素子以外の電子放出素子には、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加する電子源の駆動方法。
【請求項１７】
アノード電極に対向して配置される電子源をマトリクス駆動する方法であって、
前記電子源は、第１のカソード電極およびゲート電極と、前記第１のカソード電極上に配置された電子放出膜と、前記アノード電極と前記電子放出膜との距離よりも前記アノード電極までの距離が小さい第２のカソード電極と、を有する電子放出素子を複数有しており、
前記第１及び第２のカソード電極に印加されるカソード電圧をＶｃとし、前記ゲート電極に印加されるゲート電圧をＶｇとした際に、
走査信号が印加されており電子を放出させる電子放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加し、
走査信号が印加されており電子を放出させない電子放出素子には、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加する電子源をマトリクス駆動する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子放出素子、電子源ならびに画像形成装置の駆動方法に関する。
【従来の技術】
【０００２】
従来、電子放出素子として熱電子源と冷陰極電子源の２種類が知られている。冷陰極電子源には電界放出型（以下、ＦＥ型と称する）、金属／絶縁層／金属型（以下、ＭＩＭ型と称する）や、表面伝導型電子放出素子等がある。
【０００３】
ＦＥ型電子放出素子の例としてはW.P.Dyke & W.W.Dolan,"Field Emission",Advance in Electron Physics,8,89 (1956)  あるいはC.A.Spindt,"PHYSICAL Properties ofthin-film field emission cathodes with molybdenium cones",J.Appl.Phys.,47,5248(1976)等に開示されたものが知られている。
【０００４】
ＭＩＭ型電子放出素子の例としてはC.A.Mead,"Operation of Tunnel-Emission Devices",J.Apply.Phys.,32,646(1961)等に開示されたものが知られている。
【０００５】
また、最近の例では、Toshiaki.Kusunoki,"Fluctuation-free electron emission from non-formed metal-insulator-metal(MIM)cathodes Fabricated by low current Anodic oxidation",Jpn.J.Appl.Phys.vol.32(1993)pp.L1695,Mutsumi suzuki etal"An MIM-Cathode Array for Cathode luminescent Displays",IDW'96,(1996)pp.529等が研究されている。
【０００６】
表面伝導型電子放出素子の例としては、エリンソンの報告（M.I.Elinson Radio Eng.Electron Phys.,10(1965))に記載のもの等があり、この表面伝導型電子放出素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより、電子放出が生ずる現象を利用するものである。
【０００７】
表面伝導型電子放出素子では、前記のエリンソンの報告に記載のＳｎＯ2薄膜を用いたもの、Ａｕ薄膜を用いたもの、(G.Dittmer.Thin Solid Films,9,317(1972))、In2O3/SnO2薄膜によるもの(M.Hartwell and C.G.Fonstad,IEEE Trans.ED Conf.,519(1983))等が報告されている。
【発明が解決しようとする課題】
【０００８】
以上のような電子放出素子をディスプレイ装置等の画像形成装置に応用するには、蛍光体を十分な輝度で発光させる放出電流が必要である。また、画像形成装置の高精細化のためには蛍光体に照射される放出電子の電子ビーム径が小さいことが要求される。そして、製造し易いということが重要である。
【０００９】
従来のＦＥ型電子放出素子の例としてＳｐｉｎｄｔ型の電子放出素子がある。Ｓｐｉｎｄｔ型電子放出素子では、放出点としてマイクロチップが形成され、その先端から電子が放出される構成が一般的である。
【００１０】
この構成では、蛍光体を発光させるために放出電流密度を大きくすると、マイクロチップの電子放出部の熱的な破壊を誘起し、電子放出素子の寿命を制限することになる。また、マイクロチップ先端から放出された電子は、ゲート電極で形成された電場によって広がる傾向があり、電子ビーム径を小さくできないという欠点がある。
【００１１】
このようなＦＥ型電子放出素子の欠点を克服するために、個別の解決策として様々な例が提案されている。
【００１２】
電子ビーム径の広がりを防ぐ例としては、電子放出部上方に収束電極を配置した例がある。これは放出された電子の軌道を収束電極の負電位により絞るものであり、一般的であるが、製造工程が複雑となり、製造コストの増大を招く。
【００１３】
電子ビーム径を小さくする別の例としては、Ｓｐｉｎｄｔ型電子放出素子のようなマイクロチップを形成しない方法がある。例えば、特開平８−０９６７０３号公報、特開平８−０９６７０４号公報に記載されたものがある。
【００１４】
これは孔内に配置した薄膜から電子放出を行なわせるものであり、薄膜表面の電子放出面上に平坦な等電位面が形成されるので、電子ビーム径の広がりが小さくなるという利点がある。
【００１５】
また、電子放出物質として低仕事関数の構成材料を使用することで、マイクロチップを形成しなくても電子放出が可能であり、駆動電圧の低減が図れる。また製造方法が比較的に簡易であるという利点もある。
【００１６】
さらに、電子放出が面領域で行われるために、電界の集中がおきず、薄膜の破壊がおこらず、長寿命である。
【００１７】
これらＦＥ型電子放出素子は、通常、カソード電極と接続された電子放出物質に対し、電子放出物質に近接したゲート電極により電子放出に必要な電界（通常、Ｓｐｉｎｄｔ型では１×１０8Ｖ／ｍ〜１×１０10Ｖ／ｍ）が電子放出物質に与えられることで、電子放出が可能となる。
【００１８】
また通常、電子放出素子の上方に配置されたアノード電極に与えられたアノード電圧と電子放出素子間に形成される電界により、電子放出素子から放出された電子を加速し、放出電子に十分なエネルギーを与える構成となっている。アノード電極に達した電子は、アノード電極に補足されて放出電流となる。
【００１９】
このとき、通常、ゲート電極に与える変調電圧は、数１０Ｖから数１００Ｖであり、一方、アノード電極に与えられる電圧は数１００Ｖから数１０ｋＶである。即ち、アノード電圧はゲート電極の変調電圧より数１０倍から数１００倍、高電圧となっている。
【００２０】
したがって、電子放出素子からの電子放出のＯＮ−ＯＦＦの制御には、変調電圧の小さなカソード電極とゲート電極間の電圧を変調することが一般的に行われている。
【００２１】
これらの電子放出素子を制御する方法の一例としては、特開平８−０９６７０３号公報で示されている。その方式を図１７に示す。
【００２２】
図１７の制御方法では、カラー画像表示のために、ＲＧＢのアノード電圧Ｖａを時分割で変調させているが、基本的には、アノード電極は一定値（５００Ｖ）で保持し、画像表示のための信号は、カソード電極のカソード電圧Ｖｃとゲート電極のゲート電圧Ｖｇを変調（２０Ｖ）することで実現されている。また、素子からの電子放出を停止させるＯＦＦ時には、カソード電極の電圧とゲート電極の電圧を同電位の両者とも０Ｖに設定されている。また、このときのカソード電極とアノード電極間の距離は３００μｍである。
【００２３】
ここで、特に、アノード電極に画像形成部材である蛍光体が形成される画像形成装置では、アノード電圧Ｖａが高いほど、発光効率が高く、明るい画像形成装置が可能であることが期待される。このため、より好ましくは、アノード電圧Ｖａとして数ｋＶから数１０ｋＶが選択されるのが望ましい。
【００２４】
また、アノード電圧Ｖａを一定に維持した場合、カソード電極とアノード電極間の距離は、電子ビーム径の縮小化のためには狭い方が望まれるが、装置の真空形成の容易さや放電の回避等から、むやみに狭くすることは好ましくない。
【００２５】
したがって、高精細な画像形成装置を構成する際には、アノード電圧Ｖａの設定及びカソード電極とアノード電極間の距離は共に重要となる。
【００２６】
また、近年、特開平８−０９６７０３号公報の例だけでなく、電子放出部に用いられる電子放出材料の低仕事関数化によって、駆動電圧の低電圧化が行われ、画像形成装置として低消費電力化が図られている。
【００２７】
これにより、電子放出に必要な電界は、〜５×１０7Ｖ／ｍに低減している。
【００２８】
一方、アノード電圧を高電圧にすると、アノード電極と電子放出素子にかかる電界が強まり、電子放出特性に悪影響を及ぼす場合が考えられる。
【００２９】
前述の特開平８−０９６７０３号公報の場合でも、アノード電極と素子間にかかる平均的な電界強度Ｅａは、（アノード電圧）／（カソード電極とアノード電極間の距離）で概算で見積もると、２×１０6Ｖ／ｍであり、電子放出に必要な電界（〜５×１０7Ｖ／ｍ）と１桁強程の差まで近くなっている。
【００３０】
したがって、さらにアノード電圧に高電圧を印加した場合やカソード電極とアノード電極間の距離を縮めた場合、素子とアノード電極で形成された電界が強まり、この電界が電子放出に影響し始める。
【００３１】
素子とアノード電極で形成された電界が強まった場合、電子放出させないＯＦＦ時にカソード電極とゲート電極を同電位にして電子放出を停止しようとしても、完全に電子放出を抑制することができず、電子が放出してしまうことが問題となる場合が考えられる。
【００３２】
また、この問題は、電子放出素子の構造及び製造方法によって、さらに深刻になる場合も考えられる。
【００３３】
このようなＯＦＦ時に電子放出される素子で、画像形成装置を構成すると、ＯＦＦ時にＯＦＦ状態（暗）にならなればいけない画素がＯＮ状態（発光）となり、装置のコントラストの低下が起こってしまい問題となる。
【００３４】
本発明は上記の従来技術の課題を解決するためになされたもので、その目的とするところは、電子放出の停止を良好に行える電子放出素子、電子源および画像形成装置の駆動方法、そのような駆動を実現する電子源及び画像形成装置の駆動回路、並びにこの駆動回路を有する電子源および画像形成装置を提供することにある。
【００３５】
【課題を解決するための手段】
上記目的を達成するためになされた本発明は、アノード電極に対向して配置される電子源をマトリクス駆動する方法であって、前記電子源は、カソード電極およびゲート電極と、前記カソード電極上に配置された電子放出膜と、を有する電子放出素子を複数有しており、前記カソード電極に印加されるカソード電圧をＶｃとし、前記ゲート電極に印加されるゲート電圧をＶｇとした際に、走査信号が印加されており電子を放出させる電子放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加し、走査信号が印加されており電子を放出させない電子放出素子には、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加することを特徴とする。
【００３８】
また、本発明は、アノード電極に対向して配置される電子源をマトリクス駆動する方法であって、前記電子放出素子は、ゲート電極上に絶縁層を介して配置されたカソード電極と、前記カソード電極上に配置された電子放出膜と、を有する電子放出素子を複数有しており、前記カソード電極に印加されるカソード電圧をＶｃとし、前記ゲート電極に印加されるゲート電圧をＶｇとした際に、走査信号が印加されており電子を放出させる電子放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加し、走査信号が印加されており電子を放出させない電子放出素子には、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加することを特徴とする。
【００３９】
また、本発明は、アノード電極に対向して配置される電子源をマトリクス駆動するための駆動回路であって、前記電子源は、カソード電極およびゲート電極と、前記カソード電極上に配置された電子放出膜と、を有する電子放出素子を複数有しており、前記カソード電極に電圧Ｖｃと前記ゲート電極に電圧Ｖｇを印加する手段を有し、走査信号が印加されており電子を放出させる電子放出素子には、（Ｖｇ−Ｖｃ）＞０を満たす電圧を印加し、走査信号が印加されており電子を放出させない電子放出素子には、（Ｖｇ−Ｖｃ）＜０を満たす電圧を印加することを特徴とする。
【００４０】
また、本発明は、アノード電極に対向して配置される電子源であって、上記電子源の駆動回路を有することを特徴とする。
【００４３】
【００４４】
本発明の駆動方法では、カソード電極とゲート電極間に形成される停止状態での電界が駆動状態での電界と反転し、アノード電極に向かう電界強度を容易に下げることができ、電子放出が効果的に抑制される。
【００４７】
本発明の画像形成装置では、停止状態の電子放出素子から電子放出が抑制され、ＯＦＦ状態（暗）の画素がＯＮ状態（発光）となることが防止でき、コントラストの低下が起こらない高性能化が図れる。
【００４８】
【発明の実施の形態】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではなく、また、カソード電極、ゲート電極、及びアノード電極に印加される電圧（ここでは基準点電位０Ｖとの電位差として、電圧と称す）、駆動波形等の条件も、特に記載がない限り、それらのみに限定する趣旨のものではない。
【００４９】
図１は本実施の形態に係る電子放出素子の制御方法が適用される最も基本的な構成の電子放出素子を示す模式図であり、図１（ａ）は断面図、図１（ｂ）は上から見た平面図である。
【００５０】
図１において、１は基板、２は基板１上のカソード電極、３はカソード電極２とゲート電極４間に介在する絶縁層、４はゲート電極である。５はゲート電極４及び絶縁層３を貫通した円形の開口形状を有する孔の底面に設けられた電子放出部としての電子放出層である。
【００５１】
電子放出層（電子放出膜）５が底面に設けられる孔は、ｗ１の開口幅、ｈ１のゲート電極４の表面から電子放出層５の表面までの深さを有している。以上によって、電子放出素子を構成している。
【００５２】
そして、カソード電極２にカソード電圧Ｖｃが、ゲート電極４にゲート電圧Ｖｇが、それぞれ電源６により変調されて印加され、カソード電極２とゲート電極４間に電圧（Ｖｇ−Ｖｃ）が駆動電圧として与えられる。
【００５３】
本実施の形態に係る電子放出素子上には、アノード電極７が配置されており、アノード電圧Ｖａが高圧電源８により与えられる。アノード電極７では電子放出素子から放出された電子が捕捉され、電子放出電流Ｉｅが検出される。
【００５４】
アノード電極７は、電子放出素子上方に距離Ｈだけ離れて配置される。アノード電極７と素子間の距離Ｈにおける素子の位置とは、通常はカソード電極２の位置を基準とすればいい。そのため、駆動時に、電子放出素子とアノード電極間に印加される平均的な電界強度をＥａと定義すると、Ｅａ＝Ｖａ／Ｈとなる。
【００５５】
電子放出素子の駆動状態では、カソード電圧Ｖｃ、ゲート電圧Ｖｇ、及びアノード電圧Ｖａが与えられて、それに応じた電界が形成される。電子放出素子からの電子放出に必要な電界は、主としてカソード電極２とゲート電極４間の電圧（Ｖｇ−Ｖｃ）であり、また、そのカソード電極２とゲート電極４間の距離は距離ｈであるから、電子を放出させる際に電子放出素子に印加される平均的な電界強度をＥｇと定義すると、Ｅｇ＝（Ｖｇ−Ｖｃ）／ｈとなる。
【００５６】
もちろん、電子放出素子の形態によって実際に電子放出層５にかかる電界は、電子放出素子の形態に大きく依存しており平均的な電界強度Ｅｇとは異なるが、本実施の形態に係る電子放出素子では、カソード電極２、電子放出層５、ゲート電極４、及びアノード電極７が、それぞれ略平行に並列配置されていることから、平均的な電界の定義が有効な目安となり得る。
【００５７】
図２は本実施の形態に係る電子放出素子を制御した場合（ＯＮ状態（電子放出する駆動状態）−ＯＦＦ状態（電子放出しない停止状態））の駆動電圧波形を示す図である。図２（ａ）はゲート電圧Ｖｇのみで駆動電圧を変調する場合の例であり、図２（ｂ）はゲート電圧Ｖｇ及びカソード電圧Ｖｃの両方で駆動電圧を変調する場合の例である。
【００５８】
図２（ａ）と図２（ｂ）のいずれにおいても、電子放出を停止するＯＦＦ時には、カソード電極２とゲート電極４間の電圧（Ｖｇ−Ｖｃ）＜０と設定される。これが本発明の特徴である。即ち、電子放出させる駆動状態では、（Ｖｇ−Ｖｃ）＞０に設定して電子放出させ、電子放出させない停止状態では、（Ｖｇ−Ｖｃ）＜０に設定して電子放出を停止させる制御を行う。
【００５９】
図３は図２で示す本実施の形態に係る電子放出素子を制御するための駆動条件及び停止条件を説明する図である。
【００６０】
図３はカソード電圧Ｖｃ＝０Ｖとした場合のゲート電圧Ｖｇの変化による放出電流Ｉｅの変化を示す図である。この図３に従来の制御の場合でのＶｇ−Ｉｅ特性を破線で示した。
【００６１】
この図３に破線で示される従来の制御の場合、ゲート電圧Ｖｇの増加に伴って放出電流Ｉｅが著しく増加する曲線となっている。したがって、必要な放出電流Ｉｅ量を選択して、素子から電子放出させるＯＮ時のゲート電圧Ｖｇ＝Ｖ１を決定すればよい。
【００６２】
また、従来の破線で示されるＶｇ−Ｉｅ特性では、ゲート電圧Ｖｇ＝０Ｖでは、電子放出はほとんどゼロになり、放出電流Ｉｅも０となる。したがって、素子の電子放出を停止させるＯＦＦ時はゲート電圧Ｖｇ＝０Ｖ（＝カソード電圧Ｖｃ）とすれば、良好な変調が可能となる。
【００６３】
一方、図３には、電子放出素子とアノード電極７間の距離Ｈは一定として、アノード電圧Ｖａを上昇させた場合のＶｇ−Ｉｅ特性が実線で示されている。
【００６４】
この図３に実線と破線でそれぞれ示されるＶｇ−Ｉｅ特性を比較すればわかるように、アノード電圧Ｖａを大きくする程、ゲート電圧Ｖｇはより低電圧でも電子放出可能となる。
【００６５】
そして、図３に実線で示されるＶｇ−Ｉｅ特性では、ゲート電圧Ｖｇ＝０Ｖ付近で、放出電流Ｉｅが０とならず、一定量の放出電流が観測されるようになる。これは、ゲート電圧Ｖｇ＝０Ｖの設定では電子放出素子とアノード電極７間の作る強い電界をキャンセルできずに、電子放出層５の一部に電子放出可能な電界が与えられていることによる。
【００６６】
ここで、図１で示す本実施の形態に係る電子放出素子では、電子ビーム径を広げないために、アノード電極７、ゲート電極４、及びカソード電極２（電子放出層５）は、略平行に並列配置され、その電場が平行に形成されるように配置されていることにより、アノード電極７の形成する電界は、直接、電子放出素子に影響を及ぼし易い。
【００６７】
このような図１に示す電子放出素子に対して、上記図３の実線のＶｇ−Ｉｅ特性を示す設定のもとで、ゲート電圧Ｖｇ＝０Ｖとすると、孔の底にある電子放出層５の中心部にアノード電極７に向かう方向の電界が残留して、その領域より電子放出が起こる。
【００６８】
一方、図１に示す電子放出素子に対して、同様に図３の実線のＶｇ−Ｉｅ特性を示す設定のもとで、ゲート電圧Ｖｇをマイナス電位に設定すると、放出電流Ｉｅ量は著しく減少する。これは、カソード電極２とゲート電極４の電圧の関係を反転させる、即ち、カソード電極２の方がゲート電極４よりも高電位とすることで、電子放出層５にかかる電界の方向が変化するためである。
【００６９】
前述のように、本実施の形態に係る電子放出素子では、アノード電極７、ゲート電極４、カソード電極２（電子放出層５）は、略平行に並列配置されており、互いに影響を受けやすいことを反映して、ゲート電極４とカソード電極２間の電圧の反転によって電子放出層５にかかる電界が反転するので、アノード電極７方向に向う電界強度を容易に下げることができ、電子放出が効果的に抑制される。
【００７０】
このことから、図３の実線に示すＶｇ−Ｉｅ特性に従う本実施の形態に係る電子放出素子を良好に制御するためには、図３からも分かるように、電子放出素子のＯＦＦ時の停止条件を、破線で示す従来のＶｇ−Ｉｅ特性に従う電子放出素子の場合のＶｇ＝０から、実線で示すＶｇ−Ｉｅ特性上で放出電流Ｉｅ＝０となる位置にずらすことが考えられる。即ち、ＯＦＦ時の停止条件は矢印でずらして示したゲート電圧Ｖｇ＝−Ｖ２に設定すればよい。このようにすることで、ＯＦＦ状態では、放出電流Ｉｅ量をほとんどゼロとすることができる。
【００７１】
したがって、本実施の形態に係る電子放出素子のＯＦＦ状態での新たなセットポイントは、図３の実線で示されるＶｇ−Ｉｅ特性でＩｅ＝０となる位置、すなわち、カソード電圧Ｖｃ＝０、ゲート電圧Ｖｇ＝−Ｖ２となる位置である。ここで、カソード電圧Ｖｃ及びゲート電圧Ｖｇの両者の相対的な電位条件は変えなければ、カソード電極２とゲート電極４との間に生じる電界強度は変わらないので、ＯＦＦ状態でのセットポイントはＶｃ＝Ｖ２、Ｖｇ＝０でもかまわない。即ち、ＯＦＦ状態における電子放出素子の放出電流Ｉｅを抑えるには、Ｖｃ＞Ｖｇ（（Ｖｇ−Ｖｃ）＜０）であればよいことになる。
【００７２】
一方、このような図３に実線で示されるＶｇ−Ｉｅ特性を有する電子放出素子のＯＮ状態において、アノード電圧Ｖａが低い従来の場合におけるＶｇ＝Ｖ１（Ｖｃ＝０）のときと同様の放出電流Ｉｅ量が必要であれば、図３の実線に示したようにゲート電圧Ｖｇ＝Ｖ１−Ｖ２に設定すればよい。ここで、前述したように、カソード電位Ｖｃ＝Ｖ２、ゲート電圧Ｖｇ＝Ｖ１としても、カソード電圧Ｖｃ及びゲート電圧Ｖｇの両者の相対的な電位条件を変わらないので、同様の放出電流Ｉｅ量が得られる。
【００７３】
図２（ａ）は、上記の条件で素子を制御した場合の例である。すなわち、カソード電圧Ｖｃは０ＶからＶ２に変更して一定に維持し、それに合わせてゲート電圧ＶｇをＯＮ時をＶ１に、ＯＦＦ時を０Ｖにセットポイントを変更し変調する電圧として制御を行う。
【００７４】
さらに、図２（ｂ）は、別の条件での制御を示すものである。図２（ｂ）の制御方法では、ゲート電圧Ｖｇは図２（ａ）と同様に変調させ、カソード電圧ＶｃをＯＮ時に０Ｖ、ＯＦＦ時にＶ２となるようにセットポイントを変更し、変調する電圧として制御を行うものである。
【００７５】
即ち、素子のＯＮ時にカソード電圧Ｖｃ＝０Ｖ、ゲート電圧Ｖｇ＝Ｖ１として、ＯＮ時のセットポイントを、図３の破線上に示した白抜き丸の位置から縦軸に沿って実線上まで移動した位置に設定している。これにより、ＯＮ時のカソード電極２とゲート電極４間の電圧（Ｖｇ−Ｖｃ）が、（Ｖｇ−Ｖｃ）＝Ｖ１となって、図２（ａ）に示す制御条件におけるＯＮ時のカソード電極２とゲート電極４間の電圧（Ｖｇ−Ｖｃ）＝Ｖ１−Ｖ２よりも大きくなるので、放出電流Ｉｅ量を大きくすることができる。また、この場合でも、ＯＦＦ時のカソード電圧Ｖｃとゲート電圧Ｖｇの相対関係は、（Ｖｇ−Ｖｃ）＜０となっている。
【００７６】
なお、Ｅａを大きくしたことで問題が顕著になるが、その影響は、ＥａとＥｇの比で説明される。
【００７７】
図４（ａ）に、Eg／EaとIeの関係を示す。
【００７８】
図４（ａ）の破線のグラフから明らかなように、Eg／Ea＞１００であれば、OFF時にVg―Vc＝0である従来の駆動方式でもOFF時の（残留）放出電流Ieはほとんどゼロとなる。しかし、Eg／Eaが小さくなるに従って、OFF時のIeが増え始める。
【００７９】
一方、本発明の方式ではVg−Vc＜0にすることで、OFF時のIeは抑えられ、実線のグラフとなる。
【００８０】
図４（ｂ）にON−OFFのコントラストを示す。
電子放出素子では、ON時に対するOFF時の放出電流Ieの比（Ie（OFF）／Ie（ON））は、望ましくは１／１０００程度、また、最低でも１／１００程度に抑えることが必要である。本発明の方式では、Eg／Eaが小さくなっても、コントラスト（Ie（OFF）／Ie（ON））を低く抑えることができる。
【００８１】
従って、本発明の駆動によるコントラスト低減の防止の効果は、Eg／Ea≦１００でより有効な方式となる。
【００８２】
また、カソード電圧Vc＝V2の設定は、電子放出構造に依存している。
図５（ａ）に素子の孔の形状によるOFF時の（残留）電界および（残留）放出電流Ieを示した。一番大きな残留電界が発生するのは、孔中央部であり、その位置での電界を示した。
【００８３】
素子形状としては、孔の開口幅ｗ１と孔の深さｈ１の比で示したが、この比で孔形状をほぼ正規化して考えることができる。
【００８４】
ｗ１／ｈ１が大きくなるにつれ、、OFF時にVg−Vc＝0である従来の駆動方式では、OFF時のIeが大きくなる。一方、ｗ１／ｈ１＜１では、通常の駆動条件でも、Ieがそれほど大きくなることはない。
【００８５】
図５（ｂ）にON−OFFのコントラストを示す。
通常の駆動条件であるOFF時にVg−Vc＝0では、ｗ１／ｈ１が大きくなりコントラストが低減する形状においても、本発明の方式を採用することで、コントラストの低減を防ぐことができる。
【００８６】
また、本発明の駆動によるコントラスト低減の防止の効果は、ｗ１／ｈ１≧１でより有効な方式となる。
【００８７】
ここでは、アノード電圧Ｖａを大きくしたが、素子とアノード電極７間の電界を強めるには、素子とアノード電極７間距離Ｈを縮めても同様である。したがって、その場合にも、本実施の形態に係る電子放出素子の制御方法は有効である。
【００８８】
以上で用いられた本実施の形態に係る電子放出素子では、電子放出層５とアノード電極７の間に歪みが少なく平坦な電界が形成されるので、電子ビーム径の広がりが小さい。即ち、電子ビーム径を小さくすることができる。また、電子放出層５の材料として、低仕事関数の材料を選択することで、素子の駆動電圧を低く設定できる。
【００８９】
また、本実施の形態に係る電子放出素子は、積層を繰り返して製造される非常に単純な構成であり、製造プロセスが容易であり、歩留まり良く製造できる。
【００９０】
図６は本実施の形態に係る電子放出素子の一般的な製造方法を示す。以下、図６を参照して、本実施の形態に係る電子放出素子の製造方法の一例を説明する。
【００９１】
図６（ａ）に示すように、予め、その表面を十分に洗浄した、石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス、シリコン基板等にスパッタ法等によりＳｉＯ2を積層した積層体、アルミナ等セラミックスの絶縁性基板のうち、いずれか一つを基板１として用い、基板１上にカソード電極２を積層する。
【００９２】
カソード電極２は一般的に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成される。カソード電極２の材料は、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、ダイヤモンドを分散した炭素及び炭素化合物、有機高分子材料、アモルファスカーボン，グラファイト，ダイヤモンドライクカーボン，炭素を主成分とするファイバー（カーボンナノチューブやグラファイトナノファイバー）等から適宜選択される。カソード電極２の厚さとしては、数十ｎｍから数ｍｍの範囲で設定され、好ましくは数百ｎｍから数μｍの範囲で選択される。
【００９３】
次に、図６（ｂ）に示すように、カソード電極２に続いて絶縁層３を堆積する。絶縁層３は、スパッタ法等の一般的な真空成膜法、ＣＶＤ法、真空蒸着法で形成され、その厚さとしては、数ｎｍから数μｍの範囲で設定され、好ましくは数十ｎｍから数百ｎｍの範囲から選択される。望ましい材料としてはＳｉＯ2，ＳｉＮ，Ａｌ2Ｏ3，ＣａＦ等の高電界に絶えられる耐圧の高い材料が望ましい。
【００９４】
更に、絶縁層３に続きゲート電極４を堆積する。ゲート電極４は、カソード電極２と同様に導電性を有しており、蒸着法、スパッタ法等の一般的真空成膜技術、フォトリソグラフィー技術により形成される。ゲート電極４の材料は、例えば、Ｂｅ，Ｍｇ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｍｏ，Ｗ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ａｕ，Ｐｔ，Ｐｄ等の金属または合金材料、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等の炭化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＧｄＢ4等の硼化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、有機高分子材料等から適宜選択される。ゲート電極４の厚さとしては、数ｎｍから数十μｍの範囲で設定され、好ましくは数ｎｍから数百ｎｍの範囲で選択される。
【００９５】
なお、カソード電極２及びゲート電極４は、同一材料でも異種材料でも良く、また、同一形成方法でも異種方法でも良い。
【００９６】
次に、図６（ｃ）に示すように、フォトリソグラフィー技術によりマスクパターン４１を形成する。
【００９７】
そして、図６（ｄ）に示すように、各層３，４の一部がカソード電極２から取り除かれて孔が形成された積層構造が形成される。ただし、本エッチング工程は、カソード電極２上で停止しても良いし、カソード電極２の一部がエッチングされても良い。
【００９８】
エッチング工程はそれぞれの各層３，４，及び４１の材料に応じて、エッチング方法を選択すれば良い。
【００９９】
次に、図６（ｅ）に示すように、全面に電子放出層５の材料を堆積し、孔の底面に電子放出層５を形成する。５'はマスクパターン４１上に堆積された電子放出層５の材料である。
【０１００】
電子放出層５は蒸着法、スパッタ法、プラズマＣＶＤ法等の一般的成膜技術などで形成される。電子放出層５の材料は、低仕事関数の材料を選択するのが好ましい。例えば、アモルファスカーボン，グラファイト，ダイヤモンドライクカーボン，ダイヤモンドを分散した炭素及び炭素化合物等から適宜選択される。好ましくはより仕事関数の低いダイヤモンド薄膜、ダイヤモンドライクカーボン等が良い。電子放出層５の膜厚としては、数ｎｍから数百ｎｍの範囲で設定され、好ましくは数ｎｍから数十ｎｍの範囲で選択される。
【０１０１】
これらの電子放出層５から電子を放出させるのに必要な電界をできるだけ低くできれば、駆動電圧を下げられる。電子放出層５から電子を放出させるのに必要な電界が５×１０7Ｖ／ｍ以下であれば、駆動電圧は十数Ｖ程度に低減でき、好ましい。
【０１０２】
次に、図６（ｆ）のようにマスクパターン４１を剥離して、図１に示すような電子放出素子が完成する。
【０１０３】
素子に形成された孔の開口幅ｗ１は、素子の電子放出特性に大きく依存する因子であり、素子を構成する材料の特性、特に電子放出層５の仕事関数や膜厚、素子の駆動電圧、その時に必要とする電子ビーム径の形状により適宜設定される。通常、ｗ１は数百ｎｍから数十μｍの範囲から選択される。なお、孔の形状は特に定められるものではなく、矩形形状であってもよい。
【０１０４】
また、孔の高さｈ１は、素子の電子放出特性に依存するもうひとつの因子であり、電子放出に必要な電界を与えるためには絶縁層３、電子放出層５の膜厚によって適宜設定される。また、電子ビーム径の形状にも関連している。
【０１０５】
そして、孔の開口幅ｗ１と孔の高さｈ１は、その絶対値と共にその比ｗ１／ｈ１が重要であり、ｗ１／ｈ１によって、本実施の形態に係る電子放出素子の制御方法の効果がより有効な範囲を定めることができる。特に、ｗ１／ｈ１≧１を満たすことが好適である。
【０１０６】
さらに、本実施の形態に係る電子放出素子の製造方法として、カソード電極２のパターンニング後、電子放出層５を全面に形成し、エッチング工程で、電子放出層５の上面でエッチングを停止させる場合もある。また、ダイヤモンド薄膜、又はダイヤモンドライクカーボン等を所望の場所に選択的に堆積する場合もある。
【０１０７】
また、素子構造を孔構造ではなく、それを反転した凸構造とする場合もある。ここで言う凸構造は、図１５に示した形態を指し、即ち、基板１上にゲート電極４が配置され、このゲート電極４上に絶縁層３が配置され、さらに、この絶縁層上にカソード電極２が配置され、カソード電極２上に電子放出層５が配置される形態を指す。図１５の例では、カソード電極２上に電子放出層5を配置しているが、電子放出層５が十分に低抵抗であれば、カソード電極を電子放出層が兼ねる形態にすることもできる。この凸構造の場合、ｗ１は、基板１表面と実質的に平行な方向における、絶縁層３の幅であり、また、ｈ１はゲート電極４表面から電子放出層の表面までの距離に相当する。この形態に係る電子放出素子においても、ＯＦＦ時のゲートとカソード間の電圧Ｖｇ−Ｖｃを０Ｖ未満とすることで、ｗ１／ｈ１の比がいずれの場合においても、従来のＯＦＦ時の電圧（Ｖｇ−Ｖｃ）が０Ｖである場合に比べて、ＯＦＦ時に放出される電流を抑制できる。そして特に、本発明の制御方法の効果がより有効な範囲としては、ｗ１／ｈ１≦１０を満たすことが好ましく、さらには、ｗ１／ｈ１≦１を満たすことがより好ましい。
【０１０８】
本実施の形態に係る電子放出素子の応用例について以下に述べる。本実施の形態に係る電子放出素子の複数個を基板上に配列し、例えば電子源あるいは画像形成装置が構成できる。
【０１０９】
また、電子源における電子放出素子の配列については、種々のものが採用される。一例として、電子放出素子をＸ方向及びＹ方向に行列状に複数個配し、同じ行に配された複数の電子放出素子の電極の一方を、Ｘ方向の配線に共通に接続し、同じ列に配された複数の電子放出素子の電極の他方を、Ｙ方向の配線に共通に接続した単純マトリクス配置がある。以下、単純マトリクス配置について詳述する。
【０１１０】
図７、図８において、７１，８１は電子源基板、７２，８２はＸ方向配線、７３，８３はＹ方向配線である。また、図８において８４は本実施の形態に係る電子放出素子である。
【０１１１】
Ｘ方向配線８２は、Ｄｘ１，Ｄｘ２，…Ｄｘｍのｍ本の配線からなり、真空蒸着法、印刷法、スパッタ法等を用いて形成された導電性金属等で構成することができる。配線の材料、膜厚、幅は、適宜設計される。Ｙ方向配線８３は、Ｄｙ１，Ｄｙ２，…Ｄｙｎのｎ本の配線からなり、Ｘ方向配線８２と同様に形成される。これらｍ本のＸ方向配線８２とｎ本のＹ方向配線８３との間には、層間絶縁層（不図示）が設けられており、両者を電気的に分離している（ｍ，ｎは、共に正の整数）。
【０１１２】
層間絶縁層（不図示）は、真空蒸着法、印刷法、スパッタ法等を用いて形成されたＳｉＯ2等で構成される。例えば、Ｘ方向配線８２を形成した基板８１の全面或いは一部に所望の形状で形成され、特に、Ｘ方向配線８２とＹ方向配線８３の交差部の電位差に耐え得るように、膜厚、材料、製法が適宜設定される。Ｘ方向配線８２とＹ方向配線８３は、それぞれ端子として外部に引き出されている。
【０１１３】
電子放出素子８４を構成するｍ本のＸ方向配線８２は、カソード電極２をかねる場合もあり、ｎ本のＹ方向配線８３は、ゲート電極４をかねる場合があり、層間絶縁層は絶縁層３をかねる場合がある。
【０１１４】
Ｘ方向配線８２には、Ｘ方向に配列した電子放出素子８４の行を、選択するための走査信号を印加する不図示の走査信号印加手段が接続される。一方、Ｙ方向配線８３には、Ｙ方向に配列した電子放出素子８４の各列を入力信号に応じて、変調するための不図示の変調信号発生手段が接続される。各電子放出素子に印加される駆動電圧は、当該素子に印加される走査信号と変調信号の差の電圧として供給される。
【０１１５】
なお、以上で説明した図８では電子放出素子８４はＸ方向配線８２及びＹ方向配線８３から延びる結線に接続されて設けられている。しかし、図７のようにＸ方向配線８２はカソード電極２をかね、Ｙ方向配線８３はゲート電極４をかねて、Ｘ方向配線７２及びＹ方向配線７３の交点に孔を形成し、孔の底に電子放出層５を形成した電子放出素子を構成してもよい。
【０１１６】
上記構成の電子源においては、単純なマトリクス配線を用いて、個別の素子を選択し、独立に駆動可能とすることができる。このような単純マトリクス配置の電子源を用いて構成した画像形成装置について、図９を用いて説明する。図９は、画像形成装置の一例を示す模式図である。
【０１１７】
図９において、８４は電子放出素子、７１は電子放出素子を複数配した電子源基板、９１は電子源基板８１を固定したリアプレート、９６はガラス基板９３の内面に蛍光膜９４とメタルバック９５等が形成されたフェースプレートである。９２は支持枠であり、該支持枠９２には、リアプレート９１、フェースプレート９６がフリットガラス等を用いて接続される。
【０１１８】
外囲器（パネル）９８は、上述の如く、フェースプレート９６、支持枠９２、リアプレート９１で構成される。リアプレート９１は主に基板８１の強度を補強する目的で設けられるため、基板８１自体で十分な強度を持つ場合は別体のリアプレート９１は不要とすることができ、基板８１とリアプレート９１が一体構成の部材であっても構わない。
【０１１９】
支持枠９２の蛍光膜９４とメタルバック９５とをその内側表面に配置したフェースプレート９６とリアプレート９１と支持枠９２とが接合する接着面にフリットガラスを塗布し、フェースプレート９６と支持枠９２とリアプレート９１とを、所定の位置で合わせ、固定し、加熱して焼成し封着する。
【０１２０】
焼成し封着する加熱手段は、赤外線ランプ等を用いたランプ加熱、ホットプレート等、種々のものが採用でき、これらに限定されるものではない。
【０１２１】
外囲器９８を構成する複数の部材を加熱接着する接着材料は、フリットガラスに限るものではなく、封着工程後、充分な真空雰囲気を形成できる材料であれば、種々の接着材料を採用することができる。
【０１２２】
上述した外囲器９８は、本発明の一実施態様であり、限定されるものではなく、種々のものが採用できる。
【０１２３】
他の例として、基板８１に直接支持枠９２を封着し、フェースプレート９６、支持枠９２及び基板８１で外囲器９８を構成しても良い。また、フェースプレート９６、リアプレート９１間に、スペーサとよばれる不図示の支持体を設置することにより、大気圧に対して十分な強度をもつ外囲器７８を構成することもできる。
【０１２４】
図１０はフェースプレート９６に形成された蛍光膜９４を示す模式図である。蛍光膜９４は、モノクロームの場合は蛍光体１０５のみから構成することができる。カラーの蛍光膜９４の場合は、ブラックストライプ，ブラックマトリクス等と呼ばれる黒色導電材１０６と蛍光体１０５とから構成することができる。
【０１２５】
ブラックストライプ、ブラックマトリクスを設ける目的は、カラー表示の場合、必要となる三原色蛍光体の各蛍光体１０５間の塗り分け部を黒くすることで混色等を目立たなくすることと、蛍光膜９４における外光反射によるコントラストの低下を抑制することにある。ブラックストライプの材料としては、通常用いられている黒鉛を主成分とする材料の他、導電性があり、光の透過及び反射が少ない材料を用いることができる。
【０１２６】
ガラス基板９３に蛍光体を塗布する方法は、モノクローム、カラーによらず、沈澱法、印刷法等が採用できる。蛍光膜９４の内面側には、通常メタルバック９５が設けられる。
【０１２７】
メタルバック９５を設ける目的は、蛍光体１０５の発光の内面側への光をフェースプレート９６側へ鏡面反射させることにより輝度を向上させること、電子ビーム加速電圧を印加するための電極として作用させること、外囲器７８内で発生した負イオンの衝突によるダメージから蛍光体１０５を保護すること等である。
【０１２８】
メタルバック９５は、蛍光膜９４作製後、蛍光膜９４の内面側表面の平滑化処理（通常、「フィルミング」と呼ばれる。）を行い、その後Ａｌを真空蒸着等を用いて堆積させることで作製できる。
【０１２９】
フェースプレート９６には、更に蛍光膜９４の導電性を高めるため、蛍光膜９４の外面側に透明電極（不図示）を設けてもよい。
【０１３０】
本実施の形態においては、電子放出素子８４の直上に電子ビームが到達するため、電子放出素子８４の直上に蛍光膜９４が配置されるように、位置合わせされて構成される。
【０１３１】
次に、封着工程を施した外囲器（パネル）９８を封止する真空封止工程について説明する。
【０１３２】
真空封止工程は、外囲器（パネル）９８を加熱して、８０〜２５０℃に保持しながら、イオンポンプ，ソープションポンプ等の排気装置によりの排気管（不図示）を通じて排気し、有機物質の十分少ない雰囲気にした後、排気管をバーナーで熱して溶解させて封じきる。
【０１３３】
外囲器９８の封止後の圧力を維持するために、ゲッター処理を行なうこともできる。これは、外囲器９８の封止を行う直前あるいは封止後に、抵抗加熱あるいは高周波加熱等を用いた加熱により、外囲器９８内の所定の位置（不図示）に配置されたゲッターを加熱し、蒸着膜を形成する処理である。ゲッターは通常Ｂａ等が主成分であり、該蒸着膜の吸着作用により、外囲器９８内の雰囲気を維持するものである。
【０１３４】
以上の工程によって製造された単純マトリクス配置の電子源を用いて構成した画像形成装置は、各電子放出素子８４に、Ｘ方向配線８２及びＹ方向配線８３がそれぞれ引き出された容器外端子Ｄｏｘ１〜Ｄｏｘｍ、Ｄｏｙ１〜Ｄｏｙｎ（それぞれ、Ｄｘ１〜Ｄｘｍ、Ｄｙ１〜Ｄｙｎの各配線に対応）を介して電圧を印加することにより、電子放出が生ずる。
【０１３５】
高圧端子９７を介してメタルバック９５あるいは透明電極（不図示）に高圧を印加し、電子ビームを加速する。
【０１３６】
加速された電子は、蛍光膜９４に衝突し、発光が生じて画像が形成される。
【０１３７】
図１１は画像形成装置でＮＴＳＣ方式のテレビ信号に応じて表示を行うための駆動回路の一例を示すブロック図である。
【０１３８】
走査回路１１０２について説明する。走査回路１１０２は、内部にｍ個のスイッチング素子を備えたもので（図中、Ｓ１乃至Ｓｍで模式的に示している）ある。各スイッチング素子は、直流電圧源Ｖｘ１の出力電圧もしくは直流電圧源Ｖｘ２のいずれか一方を選択し、画像形成装置としての表示パネル１１０１の端子Ｄｏｘ１乃至Ｄｏｘｍと電気的に接続される。
【０１３９】
Ｓ１乃至Ｓｍの各スイッチング素子は、制御回路１１０３が出力する制御信号Ｔｓｃａｎに基づいて動作するものであり、例えばＦＥＴのようなスイッチング素子を組み合わせることにより構成することができる。
【０１４０】
直流電圧源Ｖｘ１，Ｖｘ２は、本実施の形態の場合には前述の本実施の形態に係る電子放出素子の特性に基づき設定されている。
【０１４１】
制御回路１１０３は、外部より入力する画像信号に基づいて適切な表示が行なわれるように各部の動作を整合させる機能を有する。制御回路１１０３は、同期信号分離回路１１０６より送られる同期信号Ｔｓｙｎｃに基づいて、各部に対してＴｓｃａｎ、Ｔｓｆｔ、及びＴｍｒｙの各制御信号を発生させる。
【０１４２】
同期信号分離回路１１０６は、外部から入力されるＮＴＳＣ方式のテレビ信号から同期信号成分と輝度信号成分とを分離するための回路で、一般的な周波数分離回路（フィルタ）等を用いて構成できる。
【０１４３】
同期信号分離回路１１０６により分離された同期信号は、垂直同期信号と水平同期信号より成るが、ここでは説明の便宜上Ｔｓｙｎｃ信号として図示した。また、テレビ信号から分離された画像の輝度信号成分は便宜上ＤＡＴＡ信号と表した。ＤＡＴＡ信号はシフトレジスタ１１０４に入力される。
【０１４４】
シフトレジスタ１１０４は、時系列的にシリアルに入力されるＤＡＴＡ信号を、画像の１ライン毎にシリアル／パラレル変換するためのもので、制御回路１１０３より送られる制御信号Ｔｓｆｔに基づいて動作する（即ち、制御信号Ｔｓｆｔはシフトレジスタ１１０４のシフトクロックであるということもできる。）。
【０１４５】
シリアル／パラレル変換された画像１ライン分（電子放出素子ｎ素子分の駆動データに相当）のデータは、Ｉｄ１乃至Ｉｄｎのｎ個の並列信号としてシフトレジスタ１１０４から出力される。
【０１４６】
ラインメモリ１１０５は、画像１ライン分のデータを必要時間の間だけ記憶するための記憶装置であり、制御回路１１０３より送られる制御信号Ｔｍｒｙに従って適宜Ｉｄ１乃至Ｉｄｎの内容を記憶する。記憶された内容は、Ｉｄ'１乃至Ｉｄ'ｎとして出力され、変調信号発生器１１０７に入力される。
【０１４７】
変調信号発生器１１０７は、画像データＩｄ'１乃至Ｉｄ'ｎの各々に応じて本実施の形態に係る電子放出素子の各々を適切に駆動変調するための信号源であり、その出力信号は、端子Ｄｏｙ１乃至Ｄｏｙｎを通じて表示パネル１１０１内の本実施の形態に係る電子放出素子に印加される。
【０１４８】
本素子にパルス状の電圧を印加する場合、例えば電子放出閾値以下の電圧を印加しても電子放出は生じないが、電子放出閾値以上の電圧を印加する場合には電子ビームが出力される。その際、パルスの波高値Ｖｍを変化させる事により出力電子ビームの強度を制御することが可能である。また、パルスの幅Ｐｗを変化させることにより出力される電子ビームの電荷の総量を制御する事が可能である。
【０１４９】
したがって、入力信号に応じて、電子放出素子を変調する方式としては、電圧変調方式、パルス幅変調方式等が採用できる。
【０１５０】
電圧変調方式を実施するに際しては、変調信号発生器１１０７として、一定長さの電圧パルスを発生し、入力されるデータに応じて適宜パルスの波高値を変調するような電圧変調方式の回路を用いることができる。
【０１５１】
パルス幅変調方式を実施するに際しては、変調信号発生器１１０７として、一定の波高値の電圧パルスを発生し、入力されるデータに応じて適宜電圧パルスの幅を変調するようなパルス幅変調方式の回路を用いることができる。
【０１５２】
シフトレジスタ１１０４やラインメモリ１１０５は、デジタル信号式あるいはアナログ信号式のものを採用できる。画像信号のシリアル／パラレル変換や記憶が所定の速度で行なわれれば良いからである。
【０１５３】
デジタル信号式を用いる場合には、同期信号分離回路１１０６の出力信号ＤＡＴＡをデジタル信号化する必要があるが、これには同期信号分離回路１１０６の出力部にＡ／Ｄ変換器を設ければ良い。これに関連してラインメモリ１１０５の出力信号がデジタル信号かアナログ信号かにより、変調信号発生器１１０７に用いられる回路が若干異なったものとなる。
【０１５４】
即ち、デジタル信号を用いた電圧変調方式の場合、変調信号発生器１１０７には、例えばＤ／Ａ変換回路を用い、必要に応じて増幅回路等を付加する。パルス幅変調方式の場合、変調信号発生器１１０７には、例えば高速の発振器および発振器の出力する波数を計数する計数器（カウンタ）及び計数器の出力値と前記メモリの出力値を比較する比較器（コンパレータ）を組み合せた回路を用いる。必要に応じて、比較器の出力するパルス幅変調された変調信号を本実施の形態に係る電子電子放出素子の駆動電圧にまで電圧増幅するための増幅器を付加することもできる。
【０１５５】
アナログ信号を用いた電圧変調方式の場合には、変調信号発生器１１０７には、例えばオペアンプ等を用いた増幅回路を採用でき、必要に応じてレベルシフト回路等を付加することもできる。パルス幅変調方式の場合には、例えば、電圧制御型発振回路（ＶＣＯ）を採用でき、必要に応じて本実施の形態に係る電子電子放出素子の駆動電圧まで電圧増幅するための増幅器を付加することもできる。
【０１５６】
図１２（ａ）にパルス幅変調で制御する場合のタイミングチャートの一例を示す。
【０１５７】
駆動状態（ＯＮ状態）においては、アノード電圧Ｖａは一定に保たれる。端子Ｄｏｘ１乃至Ｄｏｘｍは、カソード電極に接続され、走査信号として、順次信号が与えられ、直流電圧源Ｖｘ１，Ｖｘ２のいずれかの電圧が選択される。また、Ｄｏｙ１乃至Ｄｏｙｎは、ゲート電極に接続され、順次変調信号が与えられ、０Ｖ又はＶｙ１の電圧が選択される。
【０１５８】
図１２（ｂ）に単純マトリクス制御の電圧の印加による各電子放出素子の駆動電圧の一例を示した。
【０１５９】
図１２（ｂ）に示すように、選択的にＯＮされる素子以外のＯＦＦされる全ての素子で、（Ｖｇ−Ｖｃ）＜０となり、本実施の形態に係る電子放出素子の制御方法で制御されている。
【０１６０】
ここで述べた画像形成装置の構成は、本実施の形態に係る画像形成装置の一例であり、本発明の技術思想に基づいて種々の変形が可能である。入力信号については、ＮＴＳＣ方式を挙げたが入力信号はこれに限られるものではなく、ＰＡＬ，ＳＥＣＡＭ方式等の他、これよりも、多数の走査線からなるＴＶ信号（例えば、ＭＵＳＥ方式をはじめとする高品位ＴＶ）方式をも採用できる。
【０１６１】
また、表示装置の他、感光性ドラム等を用いて構成された光プリンタとしての画像形成装置等としても用いることができる。
【０１６２】
【実施例】
以下、本実施の形態についての実施例を詳細に説明する。
【０１６３】
［第１の実施例］
図１に本実施例により作製した電子放出素子の平面図、断面図の一例を、図６に本実施例の電子放出素子の製造方法の一例を示す。以下に、本実施例の電子放出素子の製造工程を詳細に説明する。
【０１６４】
（工程１）
まず、図６（ａ）に示すように、基板１に石英を用い、十分洗浄を行った後、スパッタ法によりカソード電極２として厚さ３００ｎｍのＴａを形成した。
【０１６５】
（工程２）
次に、図６（ｂ）に示すように、絶縁層３として厚さ６００ｎｍのＳｉＯ2、ゲート電極４として厚さ１００ｎｍのＴａをこの順で堆積した。
【０１６６】
（工程３）
次に、図６（ｃ）に示すように、フォトリソグラフィーで、ポジ型フォトレジスト（ＡＺ１５００／クラリアント社製）のスピンコーティング、フォトマスクパターンを露光し、現像し、マスクパターン４１を形成した。
【０１６７】
（工程４）
図６（ｄ）に示すように、マスクパターン４１をマスクとして、Ｔａのゲート電極４及びＳｉＯ2の絶縁層３をＣＦ4ガスを用いてそれぞれドライエッチングし、カソード電極２で停止させ、開口幅ｗ１が３μｍの円形の孔を形成した。
【０１６８】
（工程５）
続いて図６（ｅ）に示すように、プラズマＣＶＤ法でダイヤモンドライクカーボンを全面に１００ｎｍ程度堆積した。これにより、孔の底にダイヤモンドライクカーボンの電子放出層５が形成された。反応ガスはＣＨ4ガスを用いた。５'はマスクパターン４１上に堆積した電子放出層５の材料としてのダイヤモンドライクカーボンである。
【０１６９】
（工程６）
図６（ｆ）に示すように、マスクパターン４１を完全に除去し、本実施例の電子放出素子を完成させた。この素子では、孔の深さｈ１は５００ｎｍとなった。
【０１７０】
以上のようにして作製した電子放出素子を、図１（ａ）のように、アノード電極７をＨ＝２ｍｍとして配置して、図２（ａ）で示す制御を行った。素子の駆動に伴って付与される電圧は、Ｖａ＝１０ｋＶ、Ｖ１＝２０Ｖ、Ｖ２＝２Ｖとした。また、比較例１として、Ｖ１＝２０Ｖ、Ｖ２＝０Ｖとした場合を考える。
【０１７１】
ここで、アノード電極７として蛍光体を塗布した電極を用い、電子ビームのサイズを観察した。ここで言う電子ビームサイズとは、発光した蛍光体のピーク輝度の１０％の領域までのサイズとした。
【０１７２】
その結果、電子放出素子のＯＮ時の電子ビーム径は、本実施例及び比較例１の両者とも変わらず、φ１５０μｍとなった。
【０１７３】
しかし、比較例１では、ＯＦＦ時の放出電流ＩｅはＯＮ時の１／６が残留し、ＯＦＦ時にも蛍光体での発光が確認された。それに対し、本実施例では、ＯＦＦ時の電子放出電流ＩｅはＯＮ時の１／１００以下となり、蛍光体での発光も確認されなかった。
【０１７４】
本発明におけるＥｇ＝１８Ｖ／０．５μｍ＝３．６×１０7Ｖ／ｍであり、Ｅａ＝１０ｋＶ／２ｍｍ＝５×１０6Ｖ／ｍであり、Ｅｇ／Ｅａ＝７．２である。
【０１７５】
したがって、本実施例は、電子放出素子を有効に制御できる電界の条件である。
【０１７６】
［第２の実施例］
第２の実施例を示し、本実施の形態に係る他の制御方法を説明する。
【０１７７】
電子放出素子は第１の実施例と同様の図１に示す素子を使用した。さらに、素子とアノード電極７間距離Ｈは１ｍｍに、アノード電圧Ｖａ＝１５ｋＶに変更した。
【０１７８】
本実施例では、図２（ｂ）で示す制御を行った。また、比較例２として、第１の実施例での比較例１と同様に、Ｖ１＝１５Ｖ、Ｖ２＝０Ｖとした。
【０１７９】
本実施例の構成では、素子とアノード電極７間の電界は、第１の実施例の３倍になっている。
【０１８０】
第１の実施例と同様にＶ２＝２Ｖとすると、ＯＦＦ時の電子放出電流Ｉｅが残留したためにＶ２＝４Ｖと設定した。一方、ＯＮ時のＶ１＝１６Ｖとしても十分なＩｅが確保でき、ＯＦＦ時の電子放出電流ＩｅはＯＮ時の１／１００以下になった
また、比較例２として、Ｖ１＝１６Ｖ、Ｖ２＝０Ｖとしたところ、比較例２のＯＦＦ時の放出電流ＩｅはＯＮ時の１／４が残留し、第１の実施例の比較例１と比べてもさらに悪くなった。
【０１８１】
これにより、ＯＮ時の駆動電圧Ｖｇ−Ｖｃ＝１２Ｖとなり、実効的な駆動電圧が第１の実施例に比べて低減することができた。
【０１８２】
また、本実施例の電子ビーム径はφ１３０μｍと、第１の実施例に比べ小さくなった。
【０１８３】
本実施例では、Ｅｇ＝１２Ｖ／０．５μｍ＝２．４×１０7Ｖ／ｍであり、Ｅａ＝１５ｋＶ／２ｍｍ＝７．５×１０6Ｖ／ｍであり、Ｅｇ／Ｅａ＝３．２である。
【０１８４】
［第３の実施例］
第２の実施例の電子放出素子を図７で示すマトリクス配線の電子源とし、図９で示す画像形成装置とした。そして、図１１に示す駆動回路を構成し、図１２で示す制御を行った。即ち、Ｖｘ１＝４Ｖ、Ｖｘ２＝２０Ｖ、Ｖｙ１＝１６Ｖと設定して行った。また、第２の実施例と同様に、比較例３として、Ｖ１＝１６Ｖ、Ｖ２＝０Ｖとし、ＯＦＦ時の電圧がＶｇ＝Ｖｃ＝０Ｖとして単純マトリクス配線された装置を制御して、比較を行った。
【０１８５】
電子放出素子の画素サイズは、Ｘ＝１５０μｍ、Ｙ＝１５０μｍのピッチで配置した。素子上方には蛍光膜７４を配置した。この結果、比較例３ではコントラストの低下し、全体があかるくボケた画像形成装置となったが、本実施例に係る画像形成装置では、ＯＦＦ状態の画素は発光せずコントラストが十分な画像形成装置が形成できた。
【０１８６】
図１２（ｂ）に示したように、マトリクス駆動では、ＯＮとなる素子のラインに半選択と呼ばれる条件が設定される。このマトリクス駆動の場合、半選択においても、素子がＯＦＦ状態であれば、これまでの素子の制御方法が適用できる。本実施例で示した条件では、ＯＦＦ状態の素子では、（Ｖｇ−Ｖｃ）＜０となっている。
【０１８７】
［第４の実施例］
次に、第４の実施例を示す。本実施例では、図１の素子を電子放出層５をダイヤモンド膜として作製した。素子の作製方法については、第１の実施例に準じ、適宜、電極材料、及び製造方法を変更した。
【０１８８】
第１の実施例と同様にアノード電極７をＨ＝２ｍｍとして配置して、図２（ａ）で示した制御を、Ｖａ＝１０ｋＶ、Ｖ１＝１５Ｖ、Ｖ２＝２Ｖで行ったところ、第１の実施例と同様の放出電流Ｉｅの制御が可能となり、駆動電圧を第１の実施例に比べ低減することが可能となった。
【０１８９】
［第５の実施例］
次に、第５の実施例を示す。本実施例では、図１に示す電子放出素子の孔の構造を変えた。作製方法は第１の実施例と同じである。
【０１９０】
電子放出素子の孔の開口幅ｗ１＝５μｍと変更し、孔の深さｈ１＝５００ｎｍは第１の実施例と同じとした。
【０１９１】
さらに第１の実施例と同様にアノード電極７をＨ＝２ｍｍとして配置して、Ｖａ＝１０ｋＶとし、図２（ａ）で示す制御を行った。第１の実施例と同様のＯＮ−ＯＦＦコントラストの得られる条件を探索したところ、Ｖ１＝１９Ｖ、Ｖ２＝４Ｖであった。
【０１９２】
これは、本実施例では、第１の実施例に比べｗ１／ｈ１が大きいために、アノード電極７からの電界が残留しやすい。したがって、Ｖ２を第２の実施例のアノード電圧Ｖａを高くした場合と同様に、Ｖ１は低くできるが、Ｖ２は幾分大きく設定するのがよい。
【０１９３】
図５はｗ１／ｈ１の違いによる残留電界強度Ｅａである。ｗ１／ｈ１＜１であれば、素子のＯＦＦ状態でＶｃ＝Ｖｇ＝０Ｖとしても、残留電界がほとんど０になり、本実施の形態に係る電子放出素子の制御方法による残留電界の抑制の効果は少なくなる。
【０１９４】
ただし、その場合でも、本実施の形態に係る電子放出素子の制御方法が悪影響を及ぼすことはなく適用可能である。
【０１９５】
［第６の実施例］
第６の実施例を図１３に示す。本実施例では、電子放出素子の電子放出構造を変更した一例を示した。
【０１９６】
図１３（ａ）は、電子放出層５が絶縁層３の下部に積層されているものである。本構成では、図１の構成と全く同様の制御が可能となる。
【０１９７】
図１３（ｂ），図１３（ｃ）は、２層のカソード電極２ａ，２ｂが形成され、電子放出層５の表面がカソード電極２ｂより基板１側に凹んだ凹部となって形成されている。本構成では、孔内の電位分布が変わり、電子ビーム径の縮小に効果がある。また、本実施例でも、本実施の形態に係る電子放出素子の制御方法を適用することで、同様の効果がある。
【０１９８】
［第７の実施例］
第７の実施例を図１４に示す。本実施例は、電子放出素子の他の構成例を示している。
【０１９９】
図１４（ａ）には、孔構造が複数あるものであり、図１４（ｂ）は、孔構造の開口形状が、矩形形状をしたものである。
【０２００】
図１４（ａ），（ｂ）のいずれも、第１の実施例に比べて電子放出面積を増やす効果がある。
【０２０１】
本実施例の形態では、構造によってはこれまでの実施例と電界が異なってしまうが、本実施の形態に係る電子放出素子の制御方法で駆動電圧の条件を適宜変えることで、これまでの実施例と同様の効果がある。
【０２０２】
［第８の実施例］
第８の実施例を図１５に示す。図１５（ａ）は断面図、図１５（ｂ）は上から見た平面図である。
【０２０３】
本実施例は孔構造ではなく、基板１上のゲート電極４に絶縁層３を介してカソード電極２を積層した凸構造を有しており、そのカソード電極２上の最上部に電子放出層５が形成されている。
【０２０４】
電子放出素子を構成する材質は、第１の実施例に準じ、カソード電極２の幅ｗ１＝３μｍとした。ただし、膜厚は、カソード電極２は１００ｎｍ、絶縁層３は５００ｎｍ、ゲート電極４は２μｍとした。また、電子放出層５は、カソード電極２上部の全面に配置するのではなくｗ２なる幅、本実施例では２μｍとした。
【０２０５】
本実施例では、ゲート電極４は、絶縁層３を介して下部に存在するが、ゲート電極とカソード電極間に印加する電位を実施例１と同様にすれば、実施例１と同様の効果が得られる。
【０２０６】
したがって、第１の実施例と同様の条件において、Ｖ１＝１８Ｖ、Ｖ２＝４Ｖで良好な制御が行われることが確認できた。
【０２０７】
また、図１６（ａ）に、本実施例の凸構造の電子放出素子でのＶｇ−Ｖｃ＝０Ｖでの残留電界を示した。図４で示した孔構造の場合と違い、凸構造では、ｗ１／ｈ１を小さくすればするほど、残留する電界が強くなる。また、図１６（ｂ）に示す様に、ＯＦＦ時のコントラストについて考察すると、本発明の駆動方法（図１６（ｂ）中の実線）を用いた場合には、従来の駆動方法（図１６（ｂ）中の破線）に比べて、ｗ１/ｈ１がいずれの場合においても、顕著な効果が見られた。
【０２０８】
このため、本実施例の凸構造の電子放出素子では、ｗ１／ｈ１がいずれの場合においても、従来の駆動方法に比べて効果を有するが、特にはｗ１／ｈ１≦１０を満たすことが好適であり、さらにはｗ１／ｈ１≦１を満たすことが好ましい。
【０２０９】
さらに、本実施例では、ｗ１／ｈ１＝０．５（ｗ１＝０．２５μｍ、ｈ１＝０．５μｍ）では、Ｖｇ＝５Ｖでも、電子放出する条件となった。
【０２１０】
以上説明したように、本発明では、電子放出素子の停止状態での電子放出が効果的に抑制できる。このため、電子ビーム径が小さく、電子放出面積が大きく、製造プロセスが容易で、低電圧で駆動でき、高効率な電子放出が可能な電子放出素子を良好に制御することができる。
【０２１１】
また、このような電子放出素子を電子源や画像形成装置に適用すると、性能に優れた電子源及びコントラストの低下が起こらない画像形成装置を実現できる。
【発明の効果】
以上説明したように、本発明によれば、カソード電極とゲート電極間に形成される停止状態での電界が駆動状態での電界と反転し、アノード電極に向かう電界強度を容易に下げることができ、電子放出が効果的に抑制されるので、電子放出の停止を良好に行える電子放出素子、電子源および画像形成装置の駆動方法、そのような駆動を実現する電子源及び画像形成装置の駆動回路、並びにこの駆動回路を有する電子源および画像形成装置を提供することができる。
【図面の簡単な説明】
【図１】  図１（ａ），（ｂ）は実施の形態に係る電子放出素子の構成を示す図である。
【図２】  図２（ａ），（ｂ）は実施の形態に係る電子放出素子の制御方法を示す図である。
【図３】  図３は実施の形態に係る電子放出素子の駆動条件を説明する図である。
【図４】  図４（ａ），（ｂ）は実施の形態に係る電子放出素子の駆動条件を説明する図である。
【図５】  図５（ａ），（ｂ）は実施の形態に係る電子放出素子の駆動条件を説明する図である。
【図６】  図６は実施の形態に係る電子放出素子の製造方法の一例を示す図である。
【図７】  図７は実施の形態に係る電子源の一例を示す図である。
【図８】  図８は実施の形態に係る単純マトリクス配置の電子源を示す概略構成図である。
【図９】  図９は実施の形態に係る単純マトリクス配置の電子源を用いた画像形成装置を示す概略構成図である。
【図１０】  図１０（ａ），（ｂ）は実施の形態に係る画像形成装置における蛍光膜を示す図である。
【図１１】  図１１は実施の形態に係る画像形成装置の駆動回路の一例を示すブロック図である。
【図１２】  図１２は実施の形態に係る制御におけるタイミングチャートの一例及び駆動電圧の一例を示す図である。
【図１３】  図１３は第６の実施例に係る電子放出素子を示す図である。
【図１４】  図１４は第７の実施例に係る電子放出素子を示す図である。
【図１５】  図１５は第８の実施例に係る電子放出素子を示す図である。
【図１６】  図１６（ａ），（ｂ）は第８の実施例に係る電子放出素子の特性を説明する図である。
【図１７】  図１７は従来の画像形成装置の制御方法の一例を模式的に示した図である。
【符号の説明】
１      基板
２，２ａ，２ｂ    カソード電極
４      ゲート電極
５      電子放出層
６      電極
７      アノード電極
８      高圧電源
７１，８１    電子源基板
７２，８２    Ｘ方向配線
７３，８３    Ｙ方向配線
８４      電子放出素子
９１      リアプレート
９２      支持枠
９３      ガラス基板
９４      蛍光膜
９５      メタルバック
９６      フェースプレート
９７      高圧端子
９８      外囲器
１０５    蛍光体
１０６    黒色導電体
１１０１    表示パネル
１１０２    走査回路
１１０３    制御回路
１１０４    シフトレジスタ
１１０５    ラインメモリ
１１０６    同期信号分離回路
１１０７    変調信号発生器
【図１】
0003969981.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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