(57)【特許請求の範囲】
【請求項１】
（ａ）第一の層が第二の層よりも十分に低い抵抗値を有する複合二層型抵抗器を形成するステップと、
（ｂ）二層型抵抗器に信号を印加するサブステップ（ｂ１）を含む二層型抵抗器を制御するステップと
を備え、前記信号によって発生する電流が二層型抵抗器の第一の層及び二層型抵抗器の第二の層に並列に流れ、前記信号の電圧は十分なレベルであり、第一の層を流れる第一電流が二層型抵抗器の第一の層に電路遮断を生じさせるが、前記信号の電圧は、第二の層を流れる第二電流が二層型抵抗器の第二の層に電路遮断を生じさせるほど十分なレベルではないことを特徴とするプログラマブル抵抗器を提供する方法。
【請求項２】
ステップ（ａ）が、
ポリシリコンの第二の層を形成するサブステップ（ａ１）と、
金属ケイ化物の第一の層を形成するサブステップ（ａ２）と
を含む請求項１に記載の方法。
【請求項３】
サブステップ（ａ２）において、金属ケイ化物がケイ化タングステンである請求項２に記載の方法。
【請求項４】
サブステップ（ｂ１）において、ステップ（ｂ）にてプログラマブル抵抗器を制御する前のプログラマブル抵抗器の抵抗値よりも十分に低い出力抵抗を有するプログラミング装置によってＤＣ信号を生成する請求項１に記載の方法。
【請求項５】
サブステップ（ｂ１）において、信号が定電圧のＤＣ信号である請求項１に記載の方法。
【請求項６】
サブステップ（ｂ１）において、定電圧が１．２Ｖ〜３．５Ｖまでの範囲である請求項５に記載の方法。
【請求項７】
第一の領域と、第二の領域と、第一の領域を第二の領域に電気的に接続するくびれ領域とを有する二層型構造を備え、前記二層型構造の幅は前記くびれ領域において、第一の領域および第二の領域よりも十分に小さく、二層型構造が、
第一の層と、
第二の層と、
を含み、所定の電圧の信号が二層型構造に印加されたとき、前記信号によって発生する電流が二層型構造の第一の層及び二層型構造の第二の層に並列に流れ、前記くびれ領域にて前記二層型構造の第一の層に電路遮断を生じさせ、前記二層型構造の第二の層には電路遮断を生じさせないように、前記二層型構造の第一の層が前記二層型構造の第二の層よりも十分に低い抵抗値を有することを特徴とするプログラマブル抵抗器。
【請求項８】
前記第二の層がポリシリコンを含み、前記第一の層が金属ケイ化物を含む請求項７に記載のプログラマブル抵抗器。
【請求項９】
前記金属ケイ化物がケイ化タングステンを含む請求項８に記載のプログラマブル抵抗器。
【請求項１０】
更に、前記第一の領域に電気的に結合された第一の接点と、
前記第二の領域に電気的に結合された第二の接点と
を含む請求項７に記載のプログラマブル抵抗器。
【請求項１１】
（ａ）プログラマブル抵抗器に信号を印加するステップと、前記信号によって発生する電流はプログラマブル抵抗器の第一の層及びプログラマブル抵抗器の第二の層を並列に流れ、前記信号の電圧は第一の層を流れる第一電流がプログラマブル抵抗器の第一の層に電路遮断を生じさせるほど十分なレベルであり、且つ第二の層を流れる第二電流がプログラマブル抵抗器の第二の層に電路遮断を生じさせるほど十分なレベルではないことと、
（ｂ）プログラマブル抵抗器から前記信号を除くステップと、
を備えることを特徴とするプログラマブル抵抗器を制御する方法。
【請求項１２】
ステップ（ａ）において、前記第二の層がポリシリコンを含み、前記第一の層が金属ケイ化物を含む請求項に１１に記載の方法。
【請求項１３】
ステップ（ａ）において、前記金属ケイ化物がケイ化タングステンである請求項１２に記載の方法。
【請求項１４】
ステップ（１）において、ステップ（ａ）にてプログラマブル抵抗器を制御する前のプログラマブル抵抗器の抵抗値よりも十分に低い出力抵抗値を有するプログラミング装置によってＤＣ信号を生成する請求項１１に記載の方法。
【請求項１５】
ステップ（ａ）において、前記信号が定電圧のＤＣ信号である請求項１１に記載の方法。
【請求項１６】
ステップ（ａ）において、前記定電圧が１．２Ｖ〜３．５Ｖまでの範囲である請求項１５に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路の設計に関し、特に二層型プログラマブル抵抗器に関する。
【０００２】
【従来の技術】
集積回路チップを有する電気的プログラマブル・メモリを必要とする集積回路のための用途が多数存在する。これらの用途には、たとえば、数ビットのプログラマブル・メモリを必要とする用途（たとえばＩＤ番号をプログラムする）から、数メガビットのプログラマブル・メモリを必要とする用途（たとえば演算コードを記憶する）まである。
【０００３】
従来技術では、集積回路中にプログラマブル・メモリを具現化するのに多様な技法が使用されてきた。たとえば、これらにはフローティング・ゲート不揮発性メモリおよびアンチヒューズがある。
【０００４】
【発明が解決しようとする課題】
プログラマブル・メモリを提供する大部分の従来技術の手法に伴う一つの問題は、そのような手法を実現するには、さらにウェーハ処理の追加を要するということである。これは製造費を増す。この追加されるウェーハ処理は、各集積回路上に比較的少量の電気的プログラマブル・メモリしか必要としない場合に、特にそれに見合うものとはなり難い。ベースライン論理集積回路プロセスの範囲内でプログラマブル素子を製造可能にすることは、ウェーハ処理費用を省くことになり非常に有利である。
【０００５】
ベースライン論理集積回路プロセスの範囲で製造可能なプログラマブル素子を開発しようとするいくつかの試みはあった。過去に用いられてきたそのような‘費用ゼロ’手法の一つは、既存のポリシリコン層または金属層からヒューズを形成したのち、大きなプログラミング電流を通すことによってそのヒューズを‘切る’手法であった。放散した熱がヒューズ材料の局所的融解および気化を引き起こすため、ヒューズは比較的低い抵抗値から開放となる。
【０００６】
従来技術のポリシリコン・ヒューズまたは金属ヒューズの応用性を制限するいくつかの重大な問題がある。最も根本的な問題は、ヒューズが切れるときに起こる損傷である。ヒューズが切れるときには普通、ヒューズ材料の気化が伴うため、従来の集積回路プロセスによりヒューズの上に配置され得る誘電体層または金属層は壊滅的な破損につながる。ヒューズ上に配置される層の破損は、外部の物質を集積回路に侵入させ、回路の機能不良を直接引き起こすおそれがあるため、信頼性を損なう。この問題に対する最も一般的な手法は、ヒューズの上に「パシベーション開口部」を形成して、ヒューズ上に配置される層が存在しないことを保証する手法である。この方法で、気化する材料が存在するとしてもそれは、損傷を起こすことなく、容易に取り除かれ得る。この手法における問題は、パッド開口部が、ダイの上にある「パシベーション」層を不完全なものとするため、外部の汚染物質をダイに侵入させ、長期的な信頼性の問題を引き起こすということにある。実際に「パシベーション開口部」を使用する場合には、完成品を高価な「気密」パッケージに包装する必要がある。パッケージそのものがダイを外部の汚染から保護する。
【０００７】
ポリシリコン・ヒューズまたは金属ヒューズを用いる場合に頻繁に遭遇する二次的な問題が他にもいくつかある。ドーピングしたポリシリコン層のシート抵抗は通常、２５〜６０Ω／□の範囲である。ヒューズ中で損失する電力はＶ2/Ｒで示される（式中、Ｖは、ヒューズに印加される電圧であり、Ｒはヒューズ抵抗である）。典型的なヒューズ設計の場合、ヒューズを破壊するのに十分な熱を生成するのに要する電圧Ｖは、先進の集積回路に使用される電源（２．５〜３．３Ｖ）よりも高くなる。これは、この電圧を扱うためのプロセスに余計なプログラミング電源を設けなければならず、場合によっては、特別な高電圧トランジスタを必要とする。このようなプロセスが追加されることが、余計なウェーハ加工費用を省いて、プログラマブル性を加えるという全体の目的を損なう。
【０００８】
これに反して、金属ヒューズには逆の問題がある。金属のシート抵抗は非常に低く（通常は４０〜８０ｍΩ／□）であり、そのため、ヒューズ全体は１Ω未満の抵抗値しか有しない。したがって、プログラミングに要する電圧は非常に低くなる。しかし、電力損はＩ2×Ｒとして示すことができる（式中、Ｉは、ヒューズに流れる電流である）。低いヒューズ抵抗値のため、ヒューズに大きな電力が消費されねばならず、ヒューズを制御するために非常に大きなプログラミング電流が必要とされる。このプログラミング電流は、直列接続されたセレクト・トランジスタによって要求されるヒューズに導かれる必要がある。非常に大きいプログラミング電流を許容するために、これらのセレクト・トランジスタは大きな電力容量を有する必要がある。したがって、十分広いダイ面積を占有するため、製品コストがかかる。
【０００９】
【課題を解決するための手段】
本発明の効果的な実施形態に基づき、プログラマブル抵抗器が提供される。プログラマブル抵抗器は二つの層からなる。プログラマブル抵抗器の第一の層は、プログラマブル抵抗器の第二の層よりも実質的に低い抵抗値を有している。プログラマブル抵抗器は、プログラマブル抵抗器に信号を印加することによって制御される。たとえば、信号は一定の電圧を有するＤＣ信号である。ＤＣ信号によって発生する電流は、プログラマブル抵抗器の第一の層及びプログラマブル抵抗器の第二の層を並列に流れる。定電圧は十分に大きい。したがって、第一の層を流れる第一電流がプログラマブル抵抗器の第一の層に電路遮断を生じさせる。しかし、この定電圧は、第二の層を流れる第二電流がプログラマブル抵抗器の第二の層に電路遮断を生じさせるほど十分大きなレベルの電圧ではない。
【００１０】
本発明の好ましい実施形態では、プログラマブル抵抗器の第二の層はポリシリコンからなり、プログラマブル抵抗器の第一の層は金属ケイ化物からなる。たとえば、本発明の一つの実施形態では、金属ケイ化物はケイ化タングステンである。
【００１１】
本発明の効果的な実施形態において、ＤＣ信号はプログラマブル抵抗器を制御する前のプログラマブル抵抗器の抵抗値よりも十分に低い出力抵抗値を有するプログラミング装置によって生成される。この定電圧は、たとえば１．２Ｖ〜３．５Ｖまでの範囲であり、効果的には、１．７Ｖ〜２．５Ｖまでの範囲である。
【００１２】
本発明は、プログラマブル抵抗器が破壊的に開回路へ移行するのではなく、中間抵抗値状態に制御されるプログラマブル抵抗器の構造を提供する。
【００１３】
【発明の実施の形態】
図１は、本発明の効果的な実施形態のプログラマブル抵抗器の平面図を示す。プログラマブル抵抗器は制御されると、その抵抗値を低い抵抗値から中間の抵抗値まで確実に変化させる。これはプログラミング後に開回路にする普通のヒューズとは対照的である。
【００１４】
平面図には、ケイ化物の層２０が示されている（以下、本明細書ではケイ化物を「金属ケイ化物」とも呼ぶ）。ケイ化物層２０はポリシリコンおよびケイ化物からなる材料の二層型層の上層である。プログラマブル抵抗器をより上の層に電気的に接続するために、接点２１，２２が使用される。
【００１５】
プログラマブル抵抗器は設計規則の制限を受けて、できる限り小さく設計される。これが素子の熱量を最小限にし、制御を容易にする。プログラマブル抵抗器は、領域２３の場所において、設計規則で許される最小限の幅（Ｗ）まで「くびれ」ている。この「くびれ」は電力の大部分を小さな体積に消費させるため、領域２３にて局所的加熱が生じる。典型的なＣＭＯＳプロセスでは、ケイ化物およびポリシリコンの二層の抵抗は普通、約１０Ω／□である。したがって、図１に示すプログラマブル抵抗器の全抵抗は、たとえば約５０Ωである。
【００１６】
くびれ領域２３はケイ化物層２０の第一領域２０ａと第二領域２０ｂとを電気的に接続し、その領域２３の幅は第一及び第二の領域２０ａ，２０ｂよりも十分小さい。第一領域２０ａは第一の接点２１と電気的に接続され、第二の領域２０ｂは第二の接点２２と電気的に接続されてる。
【００１７】
図２は、図１に示す二層型プログラマブル抵抗器の断面を示す。プログラマブル抵抗器は、比較的低い抵抗値を有する金属ケイ化物層２０をより抵抗値の高いドーピングされたポリシリコン層２８の上に載せたものからなる二層膜として示されている。プログラマブル抵抗器は集積回路のプロセスのいかなる時点でも構成することができる。しかし、図１に示すプログラマブル抵抗器を形成するために使用される二層構造は、一般に先進のＣＭＯＳプロセスでゲート電極を構成するために使用される。したがって、先進のＣＭＯＳプロセスでは、シリコン基板３０の上に配置されたフィールド酸化物２９の上にプログラマブル抵抗器を形成することが有利である。従来の集積回路プロセス工程に従って、インタ・レベル誘電体層２５，２６，２７がプログラマブル抵抗器の周囲に配置される。
【００１８】
ケイ化物層２０は、たとえば厚さ約１５００Åのケイ化タングステンである。あるいは、ケイ化物層２０の金属ケイ化物組成に使用される金属は、たとえばチタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）またはタンタル（Ｔａ）であり得る。ポリシリコン層２８は、たとえば厚さ１０００Åであり、リンでドーピングされている。
【００１９】
ケイ化タングステン層のシート抵抗値は、たとえば通常１２Ω／□である。対照的に、ポリシリコン層の抵抗値は、たとえば通常５０〜１００Ω／□である（とりわけ、ポリシリコン中のリンのドーピング濃度に依存する）。したがって、ケイ化物層２０及びポリシリコン層２８との複合体の抵抗値は、たとえば約１０Ω／□である。
【００２０】
図３は二層型プログラマブル抵抗器３４を制御するのに使用される簡略化したプログラミング回路３１を示す略図である。プログラミング回路３１は、電圧源３２および出力インピーダンス（Ｒｐ)３３を含む。電圧源３２は、たとえば、３．３Ｖ、２．５Ｖまたは集積回路上で電源として使用され、他の電圧を有する電源電圧である。効果的な実施形態において、プログラミング回路３１はプログラミングサイクルの間、（電流を一定レベルに維持するのとは反対に）プログラマブル抵抗器３４の電圧をほぼ一定に維持するような方法で設計される。プログラマブル抵抗器の電圧がプログラミング・イベント中に殆ど変動のない状態であるために、プログラミング回路３１の出力インピーダンス３３はプログラマブル抵抗器３４の初期抵抗値（Ｒｆ)よりも十分に低い。
【００２１】
５０Ωの全抵抗値を有する図１および図２に示すプログラマブル抵抗器の場合、上述したように、１．７Ｖ〜２．７Ｖまでの範囲のプログラミング電圧がプログラミング電圧として適している。この電圧は最も先進のＣＭＯＳ集積回路の動作電圧に比較しても低く、プログラミング回路に使用されるトランジスタへの電圧ストレスの点で特別な問題を起こさない。本発明の他の実施形態の場合、プログラミング電圧の範囲は、たとえば１．２Ｖ〜３．５Ｖまでであってもよい。以下に論じるが、図１および図２に示す制御された抵抗器の最終抵抗値が１．７〜２．７Ｖまでの範囲のプログラミング電圧および１０ms〜１sの範囲の制御パルス幅についてほぼ一定であることは実験において証明された。プログラミング回路３１の出力インピーダンス３３は、たとえば１０〜２５Ωまでの範囲である。
【００２２】
プログラマブル抵抗器を制御するとき、２０〜３０ミリアンペア（mA）の電流がプログラマブル抵抗器を流れる。ケイ化物層２０の抵抗値は下にあるポリシリコン層２８の抵抗値よりも十分に低いため、電流の大部分はケイ化物層２０に流れる。したがって、加熱効果がそこに集中する。プログラマブル抵抗器は少ない熱量に起因してすぐに加熱する。高温および領域２３における高密度の局所的な電流の組み合わせが、ケイ化物層２０中に急激な電荷移動効果を生じさせる。領域２３において、プログラマブル抵抗器に沿って電子流の流れる方向に運ばれるケイ化物の正味流束が存在する。数ミリ秒のうちに、ケイ化物の移動はケイ化物層２０に電路遮断を起こすほど大きくなる。この電路遮断は、最も典型的には物質移動速度に相当な変化が起こる領域２３の一端で生じる。
【００２３】
ケイ化物層２０に電路遮断が生じた場合、プログラミング電流は下にあるポリシリコン層２８の中を流れざるを得ない。プログラマブル抵抗器の電流運搬機構におけるこの急激な変化が全抵抗値を十分に増大させる。プログラマブル抵抗器の抵抗値は、通常約５０Ω〜約６００Ωまで変化する（１２倍増）。プログラミング回路３１の設計により、上述したようにこの急激な抵抗値増大の間にも、プログラマブル抵抗器のプログラミング電圧がほぼ一定に維持される。
【００２４】
プログラマブル抵抗器における電力損は、電圧の二乗を抵抗で割ったもの（Ｖ2/Ｒ）に等しいため、抵抗が１２倍になると、電力損は１２分の１になる。プログラミング電流も同様に１２分の１に低下する。電力損（結果として温度）およびプログラミング電流の急激な減少が、プログラミング機構を効果的に停止させるため、プログラマブル抵抗器に対する損傷を制限する。最終的な結果は、プログラマブル抵抗器は従来のヒューズのような典型的な破壊モードを生じることなく、その抵抗値が低抵抗値状態から中間抵抗値状態まで滑らかに推移する。プログラマブル抵抗器材料が気化しないため、従来技術のヒューズに伴う誘電体破壊および信頼性の問題が発生しない。
【００２５】
図４は制御後の二層型プログラマブル抵抗器の断面を示す。図４には、ケイ化物層２０の電路遮断が示されている。矢印４１が示すように、ケイ化物層２０の電路遮断の位置にてプログラマブル抵抗器中の電流は、ポリシリコン層２８を通過せざるを得ないため、抵抗器２０の抵抗値が十分に増加する。
【００２６】
プログラマブル抵抗器の最終的な抵抗値の状態はプログラミング電圧およびプログラミング時間に実質的に関係ない。図１および図２に示す制御された抵抗器の最終的な抵抗値が１．７〜２．７Ｖまでの範囲のプログラミング電圧および１０ms〜１sの範囲の制御パルス幅についてほぼ一定であることを実験が証明した。定電圧プログラミングパルスが印加された場合、プログラミング状態に感応しないということは、プログラミング・イベントに対するプログラマブル抵抗器の特性の結果である。
【００２７】
前述した説明は、本発明の方法および実施形態の例を開示し、説明するにすぎない。当業者には理解されるように、本発明の真髄または本質的な特徴を逸することなく、本発明を他の具体的な形態に具現化することもできる。たとえば、本発明の好ましい実施形態は、ケイ化物層をポリシリコン層の上に配したものからなるプログラミング抵抗器を使用するが、層と層とが異なる抵抗率を有する限り、他にも多くのタイプの材料からなる二層を使用して、プログラマブル抵抗器を実現できるということが察知されるであろう。したがって、本発明の開示は、例を示すためのものであり、以下の請求の範囲に述べる本発明の範囲を限定しようとするものではない。
【００２８】
【発明の効果】
本発明によれば、ベースライン論理集積回路プロセスの範囲内でプログラマブル素子を製造することができる。
【図面の簡単な説明】
【図１】本発明の効果的な実施形態の二層型プログラマブル抵抗器の平面図。
【図２】図１に示す本発明の効果的な実施形態の二層型プログラマブル抵抗器の断面図。
【図３】本発明の効果的な実施形態の二層型プログラマブル抵抗器を制御するのに使用される簡略化した回路の略図。
【図４】本発明の効果的な実施形態に従って制御されたのちの二層型プログラマブル抵抗器の断面図。
【符号の説明】
２０…ケイ化物層（第一の層）、２１…第一の接点，２２…第二の接点、２３…くびれ領域、２８…ポリシリコン層（第二の層）、３４…プログラマブル抵抗器。
【図１】
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【図２】
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【図３】
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【図４】
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