(57)【特許請求の範囲】
【請求項１】
小スイングのトランスミッタと、
高ゲインの差動増幅器と、
前記トランスミッタと前記差動増幅器を結合する、ＮＭＯＳクロス・ポイント・スイッチを用いた相互接続回路網と、
を備えており、
信号がトランスミッタにより基準電圧からの小スイングの電圧差として発生され、前記信号が差動増幅器によって基準電圧と比較される、
ことを特徴とするプログラマブル・ロジック・デバイス用のバス機構。
【請求項２】
前記差動増幅器からの制限された電圧スイングの出力電圧をＣＭＯＳのフル電圧スイングに変換するレベル・シフタ／バッファ・ドライバを、
さらに備えていることを特徴とする請求項１に記載のバス機構。
【請求項３】
前記小スイングのトランスミッタが基準電圧を発生するための基準電圧源を含んでおり、基準電圧が前記ＮＭＯＳクロス・ポイント・スイッチを用いた相互接続回路網を介して前記差動増幅器に送られることを特徴とする請求項１または請求項２に記載のバス機構。
【請求項４】
前記小スイングのトランスミッタと前記差動増幅器とに接続され、前記小スイングのトランスミッタのプリチャージを差動増幅器の等化と同期させるクロック動作ロジック回路をさらに含んでいることを特徴とする請求項１ないし請求項３のいずれかに記載のバス機構。
【請求項５】
前記差動増幅器がＰＭＯＳ回路を用いていることを特徴とする請求項１ないし請求項４のいずれかに記載のバス機構。
【請求項６】
前記ＮＭＯＳクロス・ポイント・スイッチを用いた相互接続回路網に接続された複数の前記小スイングのトランスミッタをさらに含んでおり、所与の時点において、前記複数のトランスミッタのうち１つだけが活性状態となり得ることを特徴とする請求項１ないし請求項５のいずれかに記載のバス機構。
【請求項７】
ＮＭＯＳクロス・ポイント・スイッチを用いた相互接続回路網に接続された複数の差動増幅器をさらに含んでいることを特徴とする請求項１ないし請求項６のいずれかに記載のバス機構。
【請求項８】
プリチャージ装置とプルダウン装置とを有する信号回路を含むトランスミッタ回路と、
前記トランスミッタ回路と関連する基準電圧源と、
等化回路と差動増幅器とを有するレシーバ回路と、
基準電圧線と信号線とを含む相互接続線と、
を備えており、
前記相互接続線のそれぞれがクロスポイントスイッチを有し、前記信号線が前記信号回路を前記レシーバ回路に接続し、前記基準電圧線が前記基準電圧源をレシーバ回路に接続する、
ことを特徴とするプログラマブル・ロジック・デバイス用のバス機構。
【請求項９】
前記レシーバ回路が、前記差動増幅器からの制限された電圧スイングの出力電圧をＣＭＯＳのフル電圧スイングに変換するレベル・シフタ／バッファ・ドライバを、さらに含むことを特徴とする請求項８に記載のバス機構。
【請求項１０】
前記クロスポイントスイッチが、ＮＭＯＳスイッチであることを特徴とする請求項８または請求項９に記載のバス機構。
【請求項１１】
前記基準電圧源が、電源のフル供給電圧よりもグランドに極めて近い電圧を発生することを特徴とする請求項８ないし請求項１０のいずれかに記載のバス機構。
【請求項１２】
前記トランスミッタ回路と前記レシーバ回路とに接続され、前記トランスミッタ回路のプリチャージを前記レシーバ回路の等化と同期させるクロック動作ロジック回路をさらに含んでいることを特徴とする請求項８ないし請求項１１のいずれかに記載のバス機構。
【請求項１３】
前記信号線における活性化プルダウンの不存在が、前記差動増幅器をプリチャージ期間に画定レベルのままにさせることを特徴とする請求項８ないし請求項１２のいずれかに記載のバス機構。
【請求項１４】
前記差動増幅器がＰＭＯＳ回路を用いていることを特徴とする請求項８ないし請求項１３のいずれかに記載のバス機構。
【請求項１５】
複数のレシーバ回路をさらに含み、
前記トランスミッタ回路が複数の前記信号回路を含み、
前記相互接続線が複数の前記信号回路を含み、
前記信号線のそれぞれが前記信号回路の１つを前記レシーバ回路の１つに接続することを特徴とする請求項８ないし請求項１４のいずれかに記載のバス機構。
【請求項１６】
前記差動増幅器のスイッチングが電流の閾値の設定を設定することにより行われることを特徴とする請求項８ないし請求項１５のいずれかに記載のバス機構。
【請求項１７】
ＮＭＯＳクロス・ポイント・スイッチを用いた相互接続回路網に接続された複数の差動増幅器をさらに含んでいることを特徴とする請求項１ないし請求項６のいずれかに記載のバス機構。
【請求項１８】
小スイングのトランスミッタを使用して基準電圧からの小スイングの電圧差として信号を発生させるステップと、
前記トランスミッタと差動増幅器を接続する、ＮＭＯＳクロス・ポイント・スイッチを用いた相互接続回路網を介して信号と前記基準電圧とを送るステップと、
前記差動増幅器を使用して信号を基準電圧と比較するステップと、
を設けてなるプログラマブル・ロジック・デバイス用のバス方法。
【請求項１９】
レベル・シフタ／バッファ・ドライバを使用して、前記差動増幅器からの制限された電圧スイングの出力電圧をＣＭＯＳのフル電圧スイングに変換するステップを、さらに備えていることを特徴とする請求項１８に記載の方法。
【請求項２０】
クロック動作ロジック回路を使用して、前記トランスミッタ回路のプリチャージを前記差動増幅器の等化と同期させるステップを、さらに含んでいることを特徴とする請求項１８または請求項１９に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフィールド・プログラマブル・デバイスに関し、詳細にいえば、フィールド・プログラマブル・デバイス内のバス回路に関する。
【０００２】
【従来の技術】
特定用途向け集積回路（「ＡＳＩＣ」）はそのユーザに、デバイス・レベルから設計を始めることを必要とせずに、独自設計の製品を製造する能力を与える。ゲート・アレイ、標準セル、フル・カスタム設計およびフィールド・プログラマブル論理装置を含む、さまざまなＡＳＩＣテクノロジーが利用可能である。これらゲート・アレイ、標準セルおよびフル・カスタムのテクノロジーは高い性能と融通性を提供するが、開発サイクルが長くなり、再利用できないエンジニアリングであるため、そのコストが高くなる。
【０００３】
プログラマブル・ロジック・アレイ・デバイス（「ＰＬＤ」）、フィールド・プログラマブル・ロジック・アレイ・デバイス（「ＦＰＬＡ」）およびフィールド・プログラマブル・ゲート・アレイ（「ＦＰＧＡ」）を含んでいるプログラマブル・ロジック・デバイスはグルー（glue）論理回路設計や単純な集積回路設計などの各種の用途に有用である。しかしこれらの有用性は、利用可能なゲートの数が比較的少なく、必要な論理機能を実施する際の融通性が低く、動作速度が低く、電力消費量が高いため、一般に限定されたものである。
【０００４】
ＦＰＧＡは一般に、単純な論理ゲートのアレイおよび／またはプログラマブル・ルックアップ・テーブル（「ＬＵＴ」）を含んでいる。プログラマブル・アレイ内のプログラマブル要素はヒューズ・リンク、紫外線により消去可能なフローティング・ゲート・デバイス、電気的に消去可能なフローティング・ゲート・デバイス、あるいは伝送ゲートに結合されたスタティック・メモリ・セルと相互接続されたダイオードやトランジスタなどの能動デバイスで構成されている。一般に、このようなデバイスは抵抗が高く、寄生キャパシタンスが高く、しかも比較的大きいシリコン面積を必要とする。さらに、アレイのサイズが大きくなると、アレイの寄生キャパシタンスが増加するため、速度の低下を余儀なくされる。それ故、アレイのサイズは実用上の限度によって制限される。
【０００５】
電力損失が高いことと性能が低いことが、フィールド・プログラマブル・デバイスの有用性を制限する２つの問題である。フィールド・プログラマブル・デバイスにおいて電力損失が高いことの理由の一つは、長い相互接続ワイヤが通常これらに関連した大きいキャパシタンスを有しており、かつ接続回路網が通常、回路のいくつかのブロックを通る信号を送るのに数本の相互接続ワイヤを使用するからである。電力損失が相互接続回路網で高くなるのは、大きいキャパシタンスをフルのＶＤＤ電源電圧に近い電圧まで充電し、かつこれを放電しなければならないからである。
【０００６】
さらに、フィールド・プログラマブル・デバイスの性能が通常低いのは、ＮＭＯＳ（Ｎチャネル金属酸化膜半導体）のクロス・ポイント・スイッチがこれらの長い相互接続ワイヤを接続するのに使用されているからである。物理的レイアウトの効率を考慮して、ＮＭＯＳクロス・ポイント・スイッチが使用されるが、電源電圧（ＶＤＤ）へ信号をハイに駆動する場合、ＮＭＯＳクロス・ポイント・スイッチは信号の一部を失う。典型的なフィールド・プログラマブル・デバイスは、その性能が信号のスイングの大きさの直接的な関数となる単純なスタティックＣＭＯＳ（相補性金属酸化膜半導体）回路を使用しているため、信号の一部がＮＭＯＳクロス・ポイント・スイッチによって失われると、性能がこれに比例して低下する。
【０００７】
【発明が解決しようとする課題】
したがって、現在のフィールド・プログラマブル・デバイスの高電力損失および性能の低下が、これらのデバイスを多くの用途で使用することを制限していることが理解されよう。
【０００８】
それ故、ＮＭＯＳクロス・ポイント・スイッチを相互接続回路網に用いているプログラマブル・デバイスの電力消費量を下げ、性能を上げるという機構に対する要求が未だ満たされていない。
【０００９】
【課題を解決するための手段】
本発明は、バス方法と、相互接続回路網のソース側に小スウィングのトランスミッタを、相互接続回路網の受信側に高ゲイン差動増幅器を利用することによってプログラマブル・デバイスの性能の問題と電力消費の問題を軽減する機構を備えた装置である。信号を基準電圧に比較してスイングの小さい電圧差として発生させ、基準電圧はマイナス電源信号に近い（設置すなわちＧＮＤに近い）大きさに設定される。
【００１０】
ＧＮＤに近い信号でのＮＭＯＳクロス・ポイント・スイッチのスイッチング性能がきわめて良好であるため、これらのＮＭＯＳクロス・ポイント・スイッチにおいて、信号のスイングはほとんど全く失われない。スイングの小さい信号電圧もデータの伝送時に失われる電力を少なくする。トランスミッタのプリチャージ、差動増幅器の等化（equalization）およびＰＭＯＳ差動増幅器は性能をさらに高め、電力消費量を減少させる。
【００１１】
本発明によるバス機構は、フレキシブル・ファンイン、フレキシブル・ファンアウト、およびＮＭＯＳクロス・ポイント・スイッチと大きな相互接続の負荷キャパシタンスにわたる無制限の相互接続を与えるという、フィールド・プログラマブル・デバイスの一般的な要件にうまく適合するものである。本発明は、図面に関する以下の詳細な説明から容易に理解されよう。なお、図面中の同じ参照番号のものは、同じ構成要素である。
【００１２】
【実施例】
本発明の実施例を図１〜図５を参照して以下で検討する。本発明はこれらの限定された実施例を超えたものであるから、当業者にはこれらの図に関する本明細書における詳細な記載が説明のためのものであることが容易に理解されよう。
【００１３】
図１は本発明にしたがって構成されたフィールド・プログラマブル・デバイスのバス機構の実施例の回路図である。図１において、プログラマブル論理デバイスのバス機構１００は、トランスミッタ１３０、相互接続回路網１４０および受信機１５０で構成されている。バス機構１００はＮ幅である。すなわち、整数Ｎ個の信号を所与の時間で、トランスミッタ１３０から相互接続回路網１４０を介して受信機１５０に送ることができるものである。
【００１４】
トランスミッタ１３０はＮ個の信号回路１〜Ｎを有しており、このＮ個の信号回路は各々プルダウン・デバイス１３２とプリチャージ・デバイス１３４を含んでいる。図１に示した実施例の場合、トランスミッタ１３０はさらにクロック動作ロジック回路１２０と基準電圧源１１０を含んでいる。しかしながら、他の実施例の場合には、クロック動作ロジック回路１２０と基準電圧源１１０とを図１に示すようにトランスミッタ１３０の一部として配置するのではなく、バス機構１００内のどこかに配置している。
【００１５】
相互接続回路網１４０はライン１４２を備えている。ライン１４２には基準電圧ライン、およびＮ本の信号ライン、すなわちＮ個の信号の各々に対して１本の信号ラインを設けている。各ライン１４２は少なくとも１個のクロス・ポイント・スイッチ１４４、ならびに関連する抵抗負荷１４６および容量負荷１４８を有している。
【００１６】
バス機構１００は、Ｎ個の受信機１５０、すなわちＮ個の信号の各々に対して１個の受信機１５０を備えている。図１において、各受信機１５０は等化デバイス１５２、差動増幅器１５６およびレベル・シフタ／バッファ・ドライバ・デバイス１５４を含んでいる。しかしながら、他の実施例の場合には、レベル・シフタ／バッファ・ドライバ・デバイス１５４を、図１に示すように受信機１５０の一部としてではなく、バス機構１００内のどこかに配置している。
【００１７】
プログラマブル論理デバイス・バス機構１００は、ＮＭＯＳクロス・ポイント・スイッチを介してプログラマブル論理回路を接続している回路網の信号レベルを下げることによって、フィールド・プログラマブル・デバイスの電力消費量および性能を改善するように設計された一連の回路である。送信回路１３０は基準電圧源１１０と、プリチャージ・デバイス１３４およびプルダウン・デバイス１３２を含んでいる１つまたは複数の信号回路とを有している。基準信号は１本または複数本の信号ラインに加えて、相互接続回路網１４０のライン１４２（すなわち、長いワイヤとクロス・ポイント・スイッチ１４４）を介して、各信号ラインに対する受信回路１５０へ送られる。各受信回路１５０は等化回路１５２、差動増幅器１５６、およびレベル・シフタ／バッファ・ドライバ１５４を有している。バス機構１００はデータ信号ライン１本（および基準信号ライン１本）に使用できるし、また単一の基準信号ラインを共用する多数の信号ラインにも使用できるという点で拡張可能である。
【００１８】
図１に示したバス機構１００の実施例はクロック動作ロジックを使用している。プリチャージ・クロックが物理的回路全体で同期しているので、トランスミッタ１３０のプリチャージが受信機１５０の等化と同期する。プリチャージ回路１３４と等価回路１５２の同期化により、２つ以上の受信機１５０をトランスミッタ１３０の出力に接続できるようになる。したがって、フィールド・プログラマブル・デバイスに望ましいものであるフレキシブル・ファンアウトを実現することができる。
【００１９】
送信回路１３０にＮＭＯＳトランジスタを使用してプルダウン・デバイス１３２を実現することによって、フレキシブル・ファンインが達成される。プルダウン・デバイス１３２がＮＭＯＳトランジスタである実施例の場合、送信回路１３０は、ＮＭＯＳプルダウン・トランジスタが入力データ信号によって活性化されるまで、高インピーダンスのままである。それ故、所与の時間に活性化されるトランスミッタ１３０が１台だけであるという条件さえ満たされていれば、多くのトランスミッタ１３０を相互接続回路網１４０に接続することができる。２台以上のトランスミッタ１３０が所与の時間に活性化してしまう状態を「バス競合」という。当分野で周知の多くのバス競合プロトコルがあり、これらのバス競合プロトコルのうち任意のものを選択して、フレキシブル・ファンインに対するバス競合を回避することができる。
【００２０】
それ故、バス機構１００が、フレキシブル・ファンイン、フレキシブル・ファンアウト、および、ＮＭＯＳクロス・ポイント・スイッチと大きな相互接続負荷キャパシタンスにわたる無制限の相互接続を与えるという、フィールド・プログラマブル・デバイスの一般的な要件に適したものであることがわかる。
【００２１】
各受信機１５０の等化デバイス１５２は、プリチャージ期間中に関連する差動増幅器１５６の入力を初期化して、データ信号（一般に、ＬｉＯ、ｉ＝１−Ｎ）および遠隔基準電圧（ＶｒＯ）が各差動増幅器１５６において等しくなる。これが達成されるのは、データ・バスと共通基準電圧信号が、送信回路１３０によって与えられ、データ信号ラインおよび共有基準電圧ラインとして働く相互接続回路網１４０を介して受信回路１５０へ送られたときである。
【００２２】
トランスミッタ１３０から基準電圧を送り、基準電圧を受信機１５０へのデータ信号ラインの間で共用すると、バス機構１００はこれが１組の差動モード論理回路であるかのように機能する。しかしながら、バス内の信号ラインのグループに必要な基準が１つだけであるため、回路の物理的レイアウトはシングル・エンド（シングル・ワイヤ）論理回路に類似したものとなる。「疑似差動バス・ドライバ」という名称は、単一の基準信号を多くの差動増幅器の間で共用することに由来するものである。
【００２３】
各受信回路１５０には、差動増幅器１５６からの電圧スイングが制限された（すなわち、ＶＲＥＦからＧＮＤへの）出力電圧を、ＣＭＯＳのフル・スイング（すなわち、ＶＤＤからＧＮＤへの）に変換するためのレベル・シフタ／バッファ増幅器１５４が含まれている。
【００２４】
小信号スイングの回路は通常、ランダム・アクセス・メモリの内部および外部出力バス構造にみられる。たとえば、カリフォルニア州Mountain ViewのRambus Inc.は、スイングの小さい信号をワイド・バスに用いてメモリ・システムの性能を高める外部バス・ドライバ・システムを有している。
【００２５】
このようなメモリ・バス・システムとは対照的に、本明細書に記載するバス機構１００は、ＮＭＯＳクロス・ポイント・スイッチ１４４を最大限に活用するために、信号のスイングの小さいバスの特性を、信号バスの電圧レベルを下げることと結び付けて考えている。それ故、バス機構１００はフィールド・プログラマブル・デバイスにクロス・ポイント・スイッチを使用することによって課される制限を解決して、小スイング動作による性能の向上と、電力の削減を達成するものである。
【００２６】
しかしながら、バスにクロス・ポイント・スイッチ１４４を使用するには、差動増幅器１５６の設計に関して特別な配慮が必要となる。これは、メモリ回路にみられる差動モード・センス増幅器と異なり、バス機構１００の基準信号が、信号ラインが閾値の上または下の値であるときに有効な出力データを生成する閾電圧として作用しないからである。図２は図１のバス機構に使用するのに適した差動増幅器１５６の回路図である。
【００２７】
差動増幅器１５６は、データ・ラインに活性化プルダウンが存在しないように「プリチャージ」されて、その結果、差動増幅器１５６がプリチャージ期間によって画定されるレベルのままになっているようにする。差動増幅器１５６の切り替えは電流の閾値を設定することによって行われる。入力データ・ラインの信号電圧がそれぞれ等しい場合、差動増幅器１５６の電流は最初、分岐の１つを通って流れる。しかしながら、差動増幅器１５６の信号側における入力電圧が設計閾電圧よりも下になると、差動増幅器１５６の電流は他の分岐へ切り替わり、これによって論理値の変化を示す。
【００２８】
図２の回路図に戻ると、ＰＭＯＳ（Ｐチャネル金属酸化膜半導体）差動増幅器１５６が使用されているが、これは入力信号ＶＳＩＧをできるだけＧＮＤに近く設定できるからである。差動増幅器１５６において、電流閾値はトランジスタ２１０、２２０、２３０および２４０のゲインの大きさを調整することによって設定される。トランジスタ２１０と２３０が同じゲインを有しており、トランジスタ２２０と２４０がトランジスタ２１０（および２３０）のゲインの２倍のゲインを有している相対サイズが、１組のＣＭＯＳテクノロジー・パラメータに対して良好なノイズ・マージンを与えることが判明した。しかしながら、差動増幅器１５６に対する実際のトランジスタの大きさ決定は、必要とされる性能、必要とされるノイズ・マージン、および所与のＣＭＯＳプロセスに対するＣＭＯＳテクノロジー・パラメータによって左右されるものである。
【００２９】
バス機構１００の機能と性能を、現行の0.5μｍＣＭＯＳプロセスを使用して実現されたフィールド・プログラマブル・デバイスを表す回路パラメータを使用したＳＰＩＣＥ回路シミュレーションによって確認した。図５は、図３の疑似差動バス回路を図４の従来のＣＭＯＳバス回路と比較するために行われたシングル・ビット回路シミュレーションで得られた結果を示すタイミング図である。各回路は合計4pfの負荷キャパシタンス（約12ないし16mmの相互接続金属に相当）を有する同一の相互接続回路網と、３個の直列クロス・ポイント・スイッチ１４４を含んでいる。このシミュレーションの場合、トランスミッタ、相互接続部、クロス・ポイントおよび受信機の性能は、従来の回路がクロス・ポイント・スイッチ１４４を介してＧＮＤからＶＤＤに切り替えようとする信号の約50％を失ったのに対し、1.0V（ＶＤＤ＝3.0V）に設定された基準電圧の疑似差動回路では実質的に損失がないことを示している。
【００３０】
このシミュレーションにおいて、従来の回路の立ち上がり遅れが13.3nsであるのに対し、本発明の疑似差動回路では4.7nsであった。従来の回路の立ち下がり遅れは2.27nsであるが、、疑似差動回路ではプリチャージされて出力が低いため、疑似差動回路と直接比較することができない。立ち上がり遅れ性能は13.3/4.7倍、すなわち2.82倍改善された。
【００３１】
このシミュレーションにおいて、従来の回路では24.13pjであるのに対し、疑似差動回路に対する相互接続における動的電力損失は2.58pjであり、24.13／2.58すなわち9.35倍の改善を表している。この例で使用された差動増幅器１５６は33uaというＲＭＳ電流を引き出し、この電流が差動回路の総エネルギー損失に加わって、総損失を6.5pjとし、改善率を24.13/6.5=3.71とする。
【００３２】
代替実施例において、回路を差動増幅器１５６に適用して、プリチャージ期間中に差動増幅器１５６の電流源をオフとすることによって、静的エネルギー損失を下げている。実施例の１つに関して、差動増幅器１５６の電流源をプリチャージ電流によってゲートすると、差動増幅器１５６の損失を約2.0pjに切り下げられ（すなわち、削減はプリチャージ・デューティ・サイクルに比例している）、したがって、疑似差動回路の損失を4.6pjに下げ、この例における改善率が24.13/4.6=5.25であることが判明した。
【００３３】
それ故、従来技術のフィールド・プログラマブル・デバイス・バス機構と対照的に、本発明は負荷が高く、複雑な相互接続を介して、単一の基準信号ラインをデータ信号バスに沿って敷設して、受信機側の差動増幅器に適切な基準を与える。基準電圧をもっとも低い電源電圧レール（ＧＮＤ）の近くに設定して、相互接続におけるＮＭＯＳクロス・ポイント・スイッチをフルに利用する。各受信機の差動増幅器の入力に設けた等化デバイスは、差動増幅器をプリチャージ期間中に遠隔基準電圧と等化する機能を果たす。プリチャージおよびＮＭＯＳプルダウンを備えているクロック式データ・バスは、複数のファンインおよびファンアウトが共通データ・バスを共用することを可能とする。
【００３４】
従来技術は、各信号が専用基準信号か、グローバル／共通基準信号かのいずれかと結合されているフルの差動信号ラインを含んでいる。本発明は、フィールド・プログラマブル・デバイスにみられるような、非理想的な相互接続を対象とし、基準電圧をトランスミッタから受信機に送るために単一のデータ信号ラインを利用し、その結果、データ信号ラインに課せられる信号劣化が基準信号にも課されるようになる。この形態は、バス・ドライバ／レシーバ回路の共通モード雑音排除を改善する。
【００３５】
フィールド・プログラマブル・デバイスのプログラム化を有効にするＮＭＯＳクロス・ポイント・スイッチが最もうまく機能するのは、ゲート−ソース電圧がＶＤＤに設定されており、ドレン−ソース電圧がソース電位（ＧＮＤ）に近くなっている、飽和モードの時である。本発明は、１Ｖｔ（ＮＭＯＳ閾電圧）に近い基準電圧を導入することによって、ＧＮＤに近い電位を有している信号を使用して、１つまたは複数のＮＭＯＳクロス・ポイント・スイッチを横切らなければならない信号を送る。この低い電圧が導入されるため、ＮＭＯＳクロス・ポイント・スイッチで失われる信号はきわめて少なくなる。さらに、低い基準信号により、データ信号の伝送に差動論理を使用することが可能となる。差動論理は動的電力損失が低く、優れた信号伝搬遅延特性を有している。
【００３６】
差動モード信号の等化は一般に、データ伝送クロック期間中に信号ラインを回復ないしリセットするために行われる。等化回路は差動バスに沿った任意の箇所におくことができる。相互接続回路網のすべての送信回路および受信回路に等化ないしプリチャージ回路を設けることによって、回路網に沿った信号の等化を改善して、物理的により小さい等化トランジスタを使用することが可能となる。この多数の等化回路により、１つまたは複数の送信回路および１つまたは複数の受信回路が同一の相互接続回路網を共用したり、これに接続することが可能となる。
【００３７】
従来のフィールド・プログラマブル・デバイスはトライ・ステート・バス・ドライバを使用して、２つ以上の回路がバスを駆動することを可能としている。プリチャージ・バスおよびＮＭＯＳプルダウン論理は、非活性時ないしプリチャージ状態にある時には高インピーダンスのドライバであるのが当然であるから、本発明においてはこれらのトライステート・バス・ドライバは必要ない。本発明のバスが低インピーダンス状態に変化するのは、有効な信号が１つのＮＭＯＳプルダウン・トランジスタに印加されたときだけであり、またＮＭＯＳトランジスタが活性化状態の間だけである。それ故、本プリチャージＮＭＯＳ論理はトライステート・バス・ドライバを必要とせず、従来のトライステート・バス・ドライバよりも高性能なバス・ドライバ回路を提供することができる。
【００３８】
本発明によるフィールド・プログラマブル・デバイス用の疑似差動バス・ドライバ／レシーバ回路は、効率的に実装され、既存のフィールド・プログラマブル・デバイス技術よりも本質的に高い性能を有しており、低雑音のバス・ドライバ／レシーバ・システムである。ＳＰＩＣＥシミュレーションは、条件によっては、従来のプログラマブル・デバイス・バス・ドライバ回路に対して、電力損失において５倍、性能において３倍の改善が可能であることを示している。
【００３９】
本発明の多くの特徴および利点が上記の説明から明らかであり、それ故、首記の特許請求の範囲は本発明のすべてのこのような特徴および利点を対象とすることを意図している。さらに、さまざまな改変および変更は、当業者が容易に想到し得るものであろうから、本発明を図示し説明した通りの構造および動作に限定することを企図するものではない。それ故、すべての適切な改変および均等物は本発明の範囲に属するものである。
【００４０】
〔実施態様〕
なお、本発明の実施態様の例を以下に示す。
【００４１】
〔実施態様１〕  小スイングのトランスミッタ（１３０）と、
高ゲインの差動増幅器（１５６）と、
トランスミッタ（１３０）と差動増幅器（１５６）を結合する、ＮＭＯＳクロス・ポイント・スイッチ（１４４）を用いた相互接続回路網（１４０）と
を備えており、
信号（ＶＳＩＧ）がトランスミッタ（１３０）により基準電圧（ＶＲＥＦ）から小スイングの電圧差として発生され、前記信号（ＶＳＩＧ）が差動増幅器（１５６）によって基準電圧（ＶＲＥＦ）と比較される
ことを特徴とする、プログラマブル・ロジック・デバイス用のバス機構（１００）。
【００４２】
〔実施態様２〕  差動増幅器（１５６）からの制限された電圧スイングの出力電圧をＣＭＯＳのフルの電圧スイングに変換するレベル・シフタ／バッファ・ドライバ（１５４）をさらに備えていることを特徴とする、実施態様１に記載のバス機構（１００）。
【００４３】
〔実施態様３〕  小スイングのトランスミッタ（１３０）が基準電圧（ＶＲＥＦ）を発生するための基準電圧源（１１０）を含んでおり、基準電圧（ＶＲＥＦ）がＮＭＯＳクロス・ポイント・スイッチ（１４４）を用いた相互接続回路網（１４０）を介して差動増幅器（１５６）に送られることを特徴とする、実施態様１または実施態様２に記載のバス機構（１００）。
【００４４】
〔実施態様４〕  トランスミッタ（１３０）と差動増幅器（１５６）とに接続され、トランスミッタ（１３０）回路のプリチャージ回路（１３４）を差動増幅器（１５６）の等化回路（１５２）と同期させるクロック動作ロジック回路（１２０）をさらに含んでいることを特徴とする、実施態様１ないし実施態様３のいずれか一項に記載のバス機構（１００）。
【００４５】
〔実施態様５〕  差動増幅器（１５６）がＰＭＯＳ回路を用いていることを特徴とする、実施態様１ないし実施態様４のいずれか一項に記載のバス機構（１００）。
【００４６】
〔実施態様６〕  ＮＭＯＳクロス・ポイント・スイッチ（１４４）を用いた相互接続回路網（１４０）に接続された複数のトランスミッタ（１２０）をさらに含んでおり、所与の時点において、複数のトランスミッタ（１２０）のうち１つだけが活性状態となり得ることを特徴とする、実施態様１ないし実施態様５のいずれか一項に記載のバス機構（１００）。
【００４７】
〔実施態様７〕  ＮＭＯＳクロス・ポイント・スイッチ（１４４）を用いた相互接続回路網（１４０）に接続された複数の差動増幅器（１５６）をさらに含んでいることを特徴とする、実施態様１ないし実施態様６のいずれか一項に記載のバス機構（１００）。
【００４８】
〔実施態様８〕  小スイングのトランスミッタ（１３０）を使用して基準電圧（ＶＲＥＦ）から小スイングの電圧差として信号（ＶＳＩＧ）を発生させるステップと、
トランスミッタ（１３０）と差動増幅器（１５６）を接続する、ＮＭＯＳクロス・ポイント・スイッチ（１４４）を用いた相互接続回路網（１４０）を介して信号（ＶＳＩＧ）と基準電圧（ＶＲＥＦ）とを送るステップと、
差動増幅器（１５６）を使用して信号（ＶＳＩＧ）を基準電圧（ＶＲＥＦ）と比較するステップと
を設けて成るプログラマブル・ロジック・デバイス用のバス方法。
【００４９】
〔実施態様９〕  レベル・シフタ／バッファ・ドライバ（１５４）を使用して、差動増幅器（１５６）からの制限された電圧スイングの出力電圧をＣＭＯＳのフルの電圧スイングに変換するステップをさらに備えていることを特徴とする、実施態様８に記載の方法。
【００５０】
〔実施態様１０〕  クロック動作ロジック回路（１２０）を使用して、トランスミッタ（１３０）回路のプリチャージ回路（１３４）を差動増幅器（１５６）の等化回路（１５２）と同期させるステップをさらに含んでいることを特徴とする、実施態様８または実施態様９に記載の方法。
【００５１】
【発明の効果】
以上詳細に説明したように、本発明によれば、フィールド・プログラマブル・デバイスの高電力損失および低性能の問題を解消することができる。電力損失の解消に関しては、基準電圧をＧＮＤに近い電圧に設定し、スイングの小さい基準電圧との電圧差を入力信号とすることにより、ＧＮＤに近い信号でのスイッチング特性の良好なＮＭＯＳクロス・ポイント・スイッチによって信号のスイングがほとんど失われなくなることによる。また、差動論理を受信機側に採用することで、従来構成されていたトライ・ステート・ドライバを必要とせず、電力消費量の低減に対して効果を奏する。また、トランスミッタのプリチャージ、差動増幅器の等化、及びＰＭＯＳ差動増幅器を使用することにより、さらに性能の向上と電力消費量の低減がもたらされる。
【図面の簡単な説明】
【図１】本発明に従って構成されたフィールド・プログラマブル・デバイスのバス機構の実施例の回路図である。
【図２】図１のバス機構に使用するのに適した差動増幅器の回路図である。
【図３】シングル・ビットの疑似差動バス回路の回路図である。
【図４】従来のシングル・ビットのＣＭＯＳバス回路の回路図である。
【図５】図３の疑似差動バス回路を図４の従来のＣＭＯＳバス回路と比較するために行われた回路シミュレーションから得られた結果を表すタイミング図である。
【符号の説明】
１００：バス機構
１１０：基準電圧
１２０：クロック動作ロジック
１３０：トランスミッタ
１３２：プルダウン・デバイス
１３４：プリチャージ回路
１４０：相互接続回路網
１４２：ライン
１４４：クロス・ポイント・スイッチ
１５０：受信回路
１５２：等化回路
１５４：レベル・シフタ／バッファ・ドライバ・デバイス
１５６：差動増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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