(57)【特許請求の範囲】
【請求項１】
階層化された複数のシステムバスと、
上記階層化された複数のシステムバスのいずれかへ接続し、他の基板から処理を要求する要求信号を受け付けるマスタ基板と、
上記階層化された複数のシステムバスのうち、異なる階層に属する二つのシステムバスを接続するブリッジ基板と、
上記マスタ基板と上記ブリッジ基板とを接続する専用バスと、
上記専用バスを介して、上記ブリッジ基板へアクセスするアクセス部と、
上記要求信号を出力するとともに、上記ブリッジ基板が接続する二つのシステムバスのうち、下位層に属するシステムバスへ接続する複数のスレーブ基板とを備え、
上記ブリッジ基板は、上記複数のスレーブ基板それぞれが上記要求信号を出力した要求元であるか否かをスレーブ基板毎に示す要求元特定情報を格納するブリッジ要求元特定レジスタを有し、
上記複数のスレーブ基板のうち、上記要求信号を出力したスレーブ基板は、上記要求元特定情報を生成し、生成した要求元特定情報を上記ブリッジ要求元特定レジスタへ書き込み、
上記アクセス部は、上記専用バスを介して、上記ブリッジ要求元特定レジスタに書き込まれた要求元特定情報を読み込み、読み込んだ要求元特定情報に基づいて、上記要求信号を出力したスレーブ基板を検出し、
上記マスタ基板は、上記アクセス部により検出されたスレーブ基板から上記要求信号を受け付けて、上記要求信号により要求される処理を実行することを特徴とする階層型バスシステム。
【請求項２】
上記階層型バスシステムは、ブリッジ基板として、複数のブリッジ基板を備え、
上記ブリッジ要求元特定レジスタは、さらに、上記要求信号がスレーブ基板から出力されたことを通知する要求通知情報を格納し、
上記複数のブリッジ基板それぞれは、それぞれのブリッジ基板のブリッジ要求元特定レジスタに書き込まれた要求元特定情報に基づいて、上記要求通知情報を生成し、生成した要求通知情報を、それぞれのブリッジ基板が接続する二つのシステムバスのうち、上位層に属するシステムバスへ接続する他のブリッジ基板のブリッジ要求元特定レジスタへ書き込み、
上記アクセス部は、上記専用バスを介して、上記複数のブリッジ基板のうち、少なくとも一つのブリッジ基板のブリッジ要求元特定レジスタに書き込まれた要求通知情報を読み込み、上記少なくとも一つのブリッジ基板のブリッジ要求元特定レジスタから読み込んだ要求元特定情報と要求通知情報とに基づいて、上記要求信号を出力したスレーブ基板を検出することを特徴とする請求項１記載の階層型バスシステム。
【請求項３】
上記複数のブリッジ基板それぞれは、それぞれのブリッジ基板のブリッジ要求元特定レジスタに書き込まれた要求元特定情報と要求通知情報とに基づいて、上記要求通知情報を生成することを特徴とする請求項２記載の階層型バスシステム。
【請求項４】
上記要求元特定情報は、スレーブ基板毎に論理値で表され、
上記要求通知情報は、論理値で表され、
上記複数のブリッジ基板それぞれは、それぞれのブリッジ基板のブリッジ要求元特定レジスタに格納された要求元特定情報と要求通知情報とを論理演算し、論理演算の結果を上記他のブリッジ基板のブリッジ要求元特定レジスタへ書き込む要求通知情報として生成することを特徴とする請求項３記載の階層型バスシステム。
【請求項５】
上記マスタ基板は、上記要求通知情報を格納するマスタ要求元特定レジスタを有し、
上記複数のブリッジ基板のうち、一のブリッジ基板であって、上記一のブリッジ基板が接続する二つのシステムバスのうち、上位層に属するシステムバスへ上記マスタ基板が接続するブリッジ基板は、上記一のブリッジ基板のブリッジ要求元特定レジスタに書き込まれた要求元特定情報に基づいて、上記要求通知情報を生成し、生成した要求通知情報を上記マスタ要求元特定レジスタへ書き込み、
上記アクセス部は、上記専用バスを介して、上記マスタ要求元特定レジスタに書き込まれた要求通知情報を読み込み、上記マスタ要求元特定レジスタから読み込んだ要求通知情報に基づいて、上記要求信号を出力したスレーブ基板を検出することを特徴とする請求項２記載の階層型バスシステム。
【請求項６】
上記要求信号は、割り込みを要求する割り込み要求信号を含み、
上記ブリッジ要求元特定レジスタは、要求元特定情報として、割り込み要求信号を出力したスレーブ基板を特定する割り込み要求元特定情報を格納することを特徴とする請求項２から５いずれかに記載の階層型バスシステム。
【請求項７】
上記要求信号は、活線挿抜を要求する活線挿抜要求信号を含み、
上記ブリッジ要求元特定レジスタは、要求元特定情報として、活線挿抜要求信号を出力したスレーブ基板を特定する活線挿抜要求元特定情報を格納することを特徴とする請求項２から６いずれかに記載の階層型バスシステム。
【請求項８】
階層化された複数のシステムバスと、
上記階層化された複数のシステムバスのいずれかへ接続し、他の基板から処理を要求する要求信号を受け付けるマスタ基板と、
上記階層化された複数のシステムバスのうち、異なる階層に属する二つのシステムバスを接続するブリッジ基板と、
上記マスタ基板と上記ブリッジ基板とを接続する専用バスと、
上記専用バスを介して、上記ブリッジ基板へアクセスするアクセス部と、
上記要求信号を出力するとともに、上記ブリッジ基板が接続する二つのシステムバスのうち、下位層に属するシステムバスへ接続する複数のスレーブ基板とを備え、
上記ブリッジ基板は、上記複数のスレーブ基板それぞれへ出力する信号を、上記複数のスレーブ基板毎に格納する信号レジスタを有し、
上記アクセス部は、上記専用バスを介して、上記複数のスレーブ基板のうち、上記要求信号を出力したスレーブ基板へ出力する信号を上記信号レジスタへ書き込み、
上記ブリッジ基板は、上記信号レジスタに書き込まれた信号を、上記要求信号を出力したスレーブ基板へ出力することを特徴とする階層型バスシステム。
【請求項９】
階層化された複数のシステムバスと、
上記階層化された複数のシステムバスのいずれかへ接続し、他の基板から処理を要求する要求信号を受け付けるマスタ基板と、
上記階層化された複数のシステムバスのうち、異なる階層に属する二つのシステムバスを接続するブリッジ基板と、
上記マスタ基板と上記ブリッジ基板とを接続する専用バスと、
上記専用バスを介して、上記ブリッジ基板へアクセスするアクセス部と、
上記要求信号を出力するとともに、上記ブリッジ基板が接続する二つのシステムバスのうち、下位層に属するシステムバスへ接続する複数のスレーブ基板とを備え、
上記ブリッジ基板は、上記複数のスレーブ基板それぞれに割り当てられたアドレスを格納するアドレスレジスタと、上記アドレスレジスタに格納されたアドレスへ書き込むデータを格納するデータレジスタとを有し、
上記アクセス部は、上記複数のスレーブ基板のうち、一のスレーブ基板へアクセスする際に、上記マスタ基板と上記一のスレーブ基板との間にある複数のシステムバスのうちいずれかが使用不能又は使用中の場合に、上記専用バスを介して、上記一のスレーブ基板のアドレスを上記アドレスレジスタへ書き込み、上記アドレスレジスタに書き込まれたアドレスへ書き込むデータを上記データレジスタへ書き込み、
上記ブリッジ基板は、上記アドレスレジスタに書き込まれたアドレスと、上記データレジスタに書き込まれたデータとを読み込み、読み込んだアドレスへ、読み込んだデータを書き込むことを特徴とする階層型バスシステム。
【請求項１０】
階層化された複数のシステムバスと、
上記階層化された複数のシステムバスのいずれかへ接続し、他の基板から処理を要求する要求信号を受け付けるマスタ基板と、
上記階層化された複数のシステムバスのうち、異なる階層に属する二つのシステムバスを接続するブリッジ基板と、
上記マスタ基板と上記ブリッジ基板とを接続する専用バスと、
上記専用バスを介して、上記ブリッジ基板へアクセスするアクセス部と、
上記要求信号を出力するとともに、上記ブリッジ基板が接続する二つのシステムバスのうち、下位層に属するシステムバスへ接続する複数のスレーブ基板とを備え、
上記ブリッジ基板は、上記複数のスレーブ基板それぞれに割り当てられたアドレスを格納するアドレスレジスタと、上記アドレスレジスタに格納されたアドレスに書き込まれたデータを格納するデータレジスタとを有し、
上記アクセス部は、上記複数のスレーブ基板のうち、一のスレーブ基板へアクセスする際に、上記マスタ基板と上記一のスレーブ基板との間にある複数のシステムバスのうちいずれかが使用不能又は使用中の場合に、上記専用バスを介して、上記一のスレーブ基板のアドレスを上記アドレスレジスタへ書き込み、
上記ブリッジ基板は、上記アドレスレジスタに書き込まれたアドレスを読み込み、読み込んだアドレスに格納されたデータを読み込み、読み込んだデータを上記データレジスタへ書き込み、
上記アクセス部は、上記データレジスタに書き込まれたデータを読み込むことを特徴とする階層型バスシステム。
【請求項１１】
上記階層型バスシステムは、ブリッジ基板として、複数のブリッジ基板を備え、
上記複数のブリッジ基板それぞれは、上記専用バスと接続し、
上記アクセス部は、専用バスを介して、複数のブリッジ基板それぞれへアクセスすることを特徴とする請求項８から１０いずれかに記載の階層型バスシステム。
【請求項１２】
上記システムバスは、コンパクトＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスであることを特徴とする請求項１から１１いずれかに記載の階層型バスシステム。
【請求項１３】
上記ブリッジ基板は、専用バスを介して信号を入出力する専用バスインタフェースを備えていることを特徴とする請求項１から１２いずれかに記載の階層型バスシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、システムバスを介して複数の基板から構成される計算機システムにおいて、要求信号に対する応答の迅速化、例えば、割り込み応答性能向上、活線挿抜要求応答性能向上、可用性向上などに関するものである。
【０００２】
【従来の技術】
図８は、複数基板が１本の割り込み要求信号を共有して被割り込み基板に割り込みを通知する従来の計算機システムのモデル図（割り込み要求信号以外のバス信号は省略している）である。
【０００３】
次に、動作について説明する。
図８のような計算機システムでは、割り込み基板６２〜６５が被割り込み基板６１に割り込みを通知する際には、他の基板と共有する割り込み要求信号（一般には、オープンドレインまたはオープンコレクタの信号である）を有意にする。被割り込み基板６１は、この割り込み要求信号を監視することによって、システム上の割り込み基板６２〜６５のいずれか１つまたは複数からの割り込み要求が発生したことを検出する。
割り込み要求を検出した被割り込み基板６１は、上記割り込み要求信号を有意にする可能性のある複数の割り込み基板６２〜６５を任意の優先順で調べていき、実際に割り込み要求を発生しているものの中で、最も優先度の高い割り込み処理を開始する。
【０００４】
図９は、複数基板が１本の活線挿抜要求信号を共有して活線挿抜コントローラに活線挿抜要求を通知する従来の計算機システムのモデル図（活線挿抜要求信号以外のバス信号は省略している）である。
【０００５】
次に、動作について説明する。
図９のような計算機システムでは、基板の活線挿抜を要求するスロット７１〜７ｎ（ｎは任意の整数であり、スロットの数を示す）から活線挿抜コントローラ７０に活線挿抜要求を通知する際には、他のスロットと共有する活線挿抜要求信号（一般には、オープンドレインまたはオープンコレクタの信号である）を有意にする。活線挿抜コントローラ７０は、この要求信号を監視することで、いずれかのスロット７１〜７ｎで基板の活線挿抜要求が発生したことを検出する。
活線挿抜要求を検出した活線挿抜コントローラ７０は、上記活線挿抜要求信号を有意にする可能性のある複数のスロット７１〜７ｎを任意の優先順で調べていき、実際に要求を出しているスロットに対して活線挿抜シーケンスを開始する。
【０００６】
図１０は、階層化されたシステムバス上において、全ての活線挿抜対象基板の活線挿抜関連信号が単一の活線挿抜コントローラと接続されている従来のシステム構成を示すモデル図である（複数の活線挿抜関連信号を１本の線にまとめて示している。また、活線挿抜関連信号以外のバス信号は省略している）。
図１０のような計算機システムでは、単一の活線挿抜コントローラ８０がシステム中に存在する全ての活線挿抜対象基板（スロット８１〜８ｎ）と信号をやりとりして、一括して活線挿抜の制御を行なう。
【０００７】
図１１は、バスブリッジを用いてシステムバスを階層化する典型的な例を示したモデル図である。
図では、システムの上流から下流に一直線に階層化される様子を示しているが、ある階層に複数のブリッジ基板を配置して枝分かれした階層化の場合も、以下の説明では本質的に変わらない。
図１１のように、階層化されたシステムバス上に構成される計算機システムでは、同一階層に実装される基板間の通信以外は全て階層を渡った通信となる。離れた基板どうしの通信では、経由する階層数も多くなる。各階層は、独立したシステムバスである。
【０００８】
【発明が解決しようとする課題】
図８で示されるような上記のような従来の割り込み通知手段及び割り込み要求元特定シーケンスでは、割り込み要求元を特定するための時間がオーバヘッドとなり、割り込み要求が発生してから必要な割り込み処理を開始するまでの時間が大きくなり、高い割り込み応答性能が求められるシステムでは問題となっていた。
また、割り込み要求特定及び割り込み処理は、被割り込み基板が実行中であった本来の処理を中断するものであるから、割り込みに係るオーバヘッドはシステム性能を低下させるという問題もあった。優先度の低い割り込みの場合は、割り込み要求元として特定されるまでの時間がより長くなるため、システム性能に与える影響も大きくなる。
以上のような問題は、バスブリッジを経由して階層化されたシステムバス上に多数の基板が接続されるような大規模システムでは、より顕著な問題であった。
【０００９】
図９で示されるような上記のような従来の活線挿抜通知手段及び活線挿抜要求元特定シーケンスでは、活線挿抜要求元を特定するためにかなりの時間が掛かることになる。活線挿抜処理そのものは、通常は特に高速性が要求されるものではないが、活線挿抜コントローラ７０は、一般にそのシステムに求められる本来の機能を中心となって行なう基板でもあるので、活線挿抜要求元特定のオーバヘッドは、システム性能の低下につながるという問題がある。バスブリッジを経由して階層化されたシステムバス上に多数の基板が接続されるような大規模システムでは、より顕著な問題となる。
【００１０】
図１０で示されるように多くのスロットと単一の活線挿抜コントローラ８０が接続されるような計算機システムでは、バックプレーン上の配線が非常に困難になるという問題があった。また、システムを構成する活線挿抜対象基板数を一定数以上に増設することが困難であり、システムの拡張性が妨げられるという問題もあった。この問題は、バックプレーン上の配線及び活線挿抜コントローラ８０がサポートする信号入力数の変更を伴う可能性があるため、発生しうる問題である。
【００１１】
図１１で示されるように、階層化されたシステムバス上では、基板間の通信は複数の階層をまたがって通信することになり、何らかの原因でシステムバスのある階層で故障が発生した場合は、その階層で通信がとぎれるため、下流の全ての階層への通信も不能となってしまう。すなわち、単一の故障がシステム全体に与える影響が大きいという問題があった。
【００１２】
この発明は、上記のような問題点を解決するためになされたもので、システムバス上の複数の基板から構成される計算機システムにおいて、要求信号に対する応答の迅速化を図ることを目的とする。
一例として、効率的な割り込み要求元特定手段、効率的な活線挿抜要求元特定手段、多数の活線挿抜対象基板を持つシステムの効率良い実装手段及び拡張性、階層化されたシステムバス上に構成される計算機システムの可用性向上手段を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係る階層型バスシステムは、他の基板から処理を要求する要求信号を受け付けるマスタ基板と、
階層化された複数のシステムバスと、
上記階層化された複数のシステムバスのうちの二つのシステムバスを接続するブリッジ基板と、
上記マスタ基板と上記ブリッジ基板とを接続する専用バスと、
上記専用バスを介して、上記ブリッジ基板へアクセスするアクセス部と
を備えることを特徴とする。
【００１４】
上記階層型システムバスは、さらに、上記要求信号を出力するとともに、階層化された複数のシステムバスそれぞれへ接続する複数のスレーブ基板を備え、
上記ブリッジ基板は、上記要求信号を出力した要求元に関する情報を格納するブリッジ要求元特定レジスタを備え、
上記複数のスレーブ基板のうち、上記要求信号を出力したスレーブ基板は、上記要求信号を出力したスレーブ基板を特定する要求元特定情報を生成し、生成した要求元特定情報を上記ブリッジ要求元特定レジスタへ書き込み、
上記アクセス部は、上記専用バスを介して、上記ブリッジ要求元特定レジスタに書きこまれた要求元特定情報を読み込み、読み込んだ要求元特定情報に基づいて、上記要求信号を出力したスレーブ基板を検出することを特徴とする。
【００１５】
上記マスタ基板は、上記要求信号を出力した要求元に関する情報を格納するマスタ要求元特定レジスタを備え、
上記ブリッジ基板は、上記要求元特定情報に基づいて、上記要求信号がスレーブ基板から出力されたことを通知する要求通知情報を生成し、生成した要求通知情報を上記マスタ要求元特定レジスタへ書き込み、
上記アクセス部は、上記専用バスを介して、上記マスタ要求元特定レジスタに書きこまれた要求通知情報とを読み込み、上記要求元特定情報と読み込んだ要求通知情報とに基づいて、上記要求信号を出力したスレーブ基板を検出することを特徴とする。
【００１６】
上記階層型バスシステムは、ブリッジ基板として、複数のブリッジ基板を備え、
上記要求元特定情報を書きこまれたブリッジ要求元特定レジスタを備えるブリッジ基板は、上記マスタ要求元特定レジスタと他のブリッジ基板に備えれられるブリッジ要求元特定レジスタとへ、上記要求通知情報を書き込むことを特徴とする。
【００１７】
上記要求信号は、割り込みを要求する割り込み要求信号を含み、
上記ブリッジ要求元特定レジスタは、要求元特定情報として、割り込み要求信号を出力したスレーブ基板を特定する割り込み要求元特定情報を格納することを特徴とする。
【００１８】
上記要求信号は、活線挿抜を要求する活線挿抜要求信号を含み、
上記ブリッジ要求元特定レジスタは、要求元特定情報として、活線挿抜要求信号を出力したスレーブ基板を特定する活線挿抜要求元特定情報を格納することを特徴とする。
【００１９】
上記階層型バスシステムは、上記ブリッジ基板が接続する一のシステムバスに複数のスレーブ基板から接続され、
上記ブリッジ基板は、上記複数のスレーブ基板それぞれに出力する信号を、上記複数のスレーブ基板毎に格納する信号レジスタを備え、
上記アクセス部は、上記専用バスを介して、任意のスレーブ基板へ出力する要求信号を上記信号レジスタへ書き込み、
上記ブリッジ基板は、上記信号レジスタに書きこまれた要求信号を、上記任意のスレーブ基板へ出力することを特徴とする。
【００２０】
上記階層型バスシステムは、上記ブリッジ基板が接続する一のシステムバスに複数のスレーブ基板から接続され、
上記ブリッジ基板は、上記複数のスレーブ基板それぞれに割り当てられたアドレスを格納するアドレスレジスタと、上記アドレスレジスタに格納されたアドレスへ書き込むデータを格納するデータレジスタとを備え、
上記アクセス部は、上記専用バスを介して、任意のアドレスを上記アドレスレジスタへ書き込み、上記アドレスレジスタに書き込まれたアドレスへ書き込むデータを上記データレジスタへ書き込み、
上記ブリッジ基板は、上記アドレスレジスタに書き込まれたアドレスと、上記データレジスタに書き込まれたデータとを読み込み、読み込んだアドレスへ、読み込んだデータを書き込むことを特徴とする。
【００２１】
上記階層型バスシステムは、上記ブリッジ基板が接続する一のシステムバスに複数のスレーブ基板から接続され、
上記ブリッジ基板は、上記複数のスレーブ基板それぞれに割り当てられたアドレスを格納するアドレスレジスタと、上記アドレスレジスタに格納されたアドレスに書き込まれたデータを格納するデータレジスタとを備え、
上記アクセス部は、上記専用バスを介して、上記アドレスレジスタに任意のアドレスを書き込み、
上記ブリッジ基板は、上記アドレスレジスタに書き込まれたアドレスを読み込み、読み込んだアドレスに格納されたデータを読み込み、読み込んだデータを上記データレジスタに書き込み、
上記アクセス部は、上記データレジスタに書き込まれたデータを読み込むことを特徴とする。
【００２２】
上記階層型バスシステムは、ブリッジ基板として、複数のブリッジ基板を備え、
上記複数のブリッジ基板それぞれは、上記専用バスと接続し、
上記アクセス部は、専用バスを介して、複数のブリッジ基板それぞれへアクセスすることを特徴とする。
【００２３】
上記システムバスは、コンパクトＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスであることを特徴とする。
【００２４】
上記ブリッジ基板は、専用バスを介して信号を入出力する専用バスインタフェースを備えていることを特徴とする。
【００２５】
【発明の実施の形態】
実施の形態１．
以下に、この発明の実施の形態を図に基づいて説明する。
説明の中では便宜上、システムバスとしてはコンパクトＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスを想定しているが、この発明を適用するにあたって、システムバス種類を限定するわけではない。ＰＣＩバス以外のバスを適用することもできる。
【００２６】
図１は、この発明の実施の形態１〜３のシステム構成の一例を表す図である。
図中の太線がシステムバス４０（４０ａ〜４０ｃ，・・・）であり、一例としてのコンパクトＰＣＩバスを用いて説明する。システムバス４０は、階層化されたバスである。マスタ基板２０とブリッジ基板３０（３０ａ〜３０ｃ，・・・）を接続しているバスが本発明で提案する専用バス５０である。また、各スレーブ基板とマスタ基板２０またはブリッジ基板３０（３０ａ〜３０ｃ，・・・）を接続する細線は、本発明実施のために定義した信号の一部及びＨｉｇｈ  ＡｖａｉｌａｂｉｌｉｔｙのＨｏｔ  Ｓｗａｐを実現するためにコンパクトＰＣＩで定義された信号である。
【００２７】
マスタ基板２０は、他の基板から、処理を要求する要求信号を受け付ける基板である。スレーブ基板１〜１８は、処理を要求する要求信号を出力する基板である。ブリッジ基板３０（３０ａ〜３０ｃ）は、階層化された複数のシステムバスのうちの二つのシステムバスを接続する。マスタ基板２０は、他の基板（スレーブ基板）から受け付ける要求信号を制御するシステムコントローラ（アクセス部）の機能を備える。システムコントローラ（アクセス部）は、専用バス５０を介して、ブリッジ基板３０へアクセスする機能も備える。また、この実施の形態では、マスタ基板２０上にシステムコントローラの機能を実現することができるプロセッサが搭載されている場合を一例として説明するが、マスタ基板２０以外の基板にプロセッサが搭載されていてもかまわない。
例えば、スレーブ基板に、他のスレーブ基板を制御するシステムコントローラ、あるいは、プロセッサを搭載していてもかまわない。
また、図１のマスタ基板２０は、システムコントローラそのものであってもかまわない。要求信号を制御し、専用バス５０を介してブリッジ基板３０にアクセスするアクセス部であれば、プロセッサ、コントローラに限られることはない。
【００２８】
また、この明細書の説明では、コンパクトＰＣＩバスで定義されている要求信号として、割り込み要求信号（実施の形態１）、活線挿抜要求信号（実施の形態２）を一例として説明するが、これらに限られるわけではない。処理を要求する要求信号としてマスタ基板２０に出力することができる信号であれば上記以外の信号であっても、要求信号に含まれる。
図１では、各階層のシステムバス４０は、６つのスレーブ基板を接続する場合を説明しているが、これに限られるわけではない。接続可能なスレーブ基板の数は、システムバスの仕様に基づいて決定される。
また、マスタ基板２０とスレーブ基板１〜１８とは、システムバスの種類によっては、デバイス（システムバスに接続可能であるデバイス）である場合も含まれる。
【００２９】
また、この実施の形態では、一つのマスタ基板２０と複数のスレーブ基板１〜１８とが階層化されたシステムバスに接続されているシステム構成を一例として説明するが、複数のマスタ基板が存在するシステム構成を排除するものではない。さらに、図１のシステム構成では、システムバスの上流から下流に一直線に階層化されるシステムバスの例を示しているが、ある階層に複数のブリッジ基板を配置して枝分かれした階層化のシステム構成であってもかまわない。
また、この明細書では、マスタ基板２０が接続されている方向のシステムバスを上流とし、他方を下流として説明する。
【００３０】
以下の説明において、ブリッジ基板３０は、ブリッジ基板３０ａ〜３０ｃ，・・・のいずれか一つ、あるいは、いずれか複数（全部の場合を含む）のブリッジ基板を示す。また、システムバス４０とした場合も同様である。
【００３１】
図２は、図１で示される計算機システムにおいて、本発明に係る信号の接続関係の詳細の一例を表した図である。
システムバス４０であるコンパクトＰＣＩバスの信号のうち、本発明と直接関係ない信号については記述を省略している。マスタ基板２０とブリッジ基板３０を接続しているバスが本発明で提案する専用バス５１，５２である。
専用バス５１，５２は、図１の専用バス５０の詳細を表している。
【００３２】
図３は、図２の中のブリッジ基板３０の概略構成を示したものである。
マスタ基板２０にも、図３内の専用バスインタフェースブロック３１と同様のものが実装される。専用バスインタフェースブロック３１とＰＣＩ−ＰＣＩブリッジ３２は、基本的には接続する必要はないが、もちろん単一のデバイスで実現してもよい。
マスタ基板２０及びブリッジ基板３０には、以下の信号を処理するための論理やレジスタを備えた専用のデバイス（ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）またはＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）など）を搭載し、そのデバイスが専用バスと接続される。
【００３３】
また、専用バスインタフェースブロック３１は、要求信号を出力した要求元（スレーブ基板）に関する情報を格納する要求元特定レジスタ３３を備える。要求元特定レジスタは、要求信号を出力した要求元（スレーブ基板）を特定する要求元特定情報と、任意の要求元（スレーブ基板）から要求信号が出力されたことを通知する要求通知情報とを含む。
上記要求元特定レジスタ３３は、ブリッジ基板３０（３０ａ〜３０ｃ，・・・）、マスタ基板２０ともに備える。ブリッジ基板３０に備える要求元特定レジスタをブリッジ要求元特定レジスタ、マスタ基板２０に備える要求元レジスタをマスタ要求元特定レジスタともいう。
以下の説明では、ブリッジ要求元特定レジスタとマスタ要求元特定レジスタとを区別しないで、要求元特定レジスタ３３として説明する。
【００３４】
要求信号が、割り込み要求である場合、要求元特定レジスタ３３として、割り込み要求元特定レジスタを備え、要求元特定情報として割り込み要求元特定情報を格納する（実施の形態１）。また、要求信号が、活線挿抜要求である場合、要求元特定レジスタとして、活線挿抜要求元特定レジスタを備え、要求元特定情報として活線挿抜要求元特定情報を格納する（後述する実施の形態２）。要求元特定レジスタ３３として、割り込み要求元特定レジスタと活線挿抜要求元特定レジスタとをともに備える場合であってもよい。この場合でも、回路や配線は、共有して利用することが可能である。
【００３５】
図４は、図２中の信号のうち、本発明を実施するために新たに設ける信号群の一例を表す図である。
図４の信号は一例であり、信号種類やビット幅を異なるものとしても同様の効果を得ることは可能である。
図４の表で示した信号の詳細な説明は次の通りである。
・ＸＡ＜７．．０＞
専用バス上のリソースにアクセスするためのアドレス。上位５ビットでコンパクトＰＣＩの階層を特定し、下位３ビットでアクセス対象であるレジスタを指定する。レジスタの種類は、先に示した割り込み要求元特定レジスタ、活線挿抜要求元特定レジスタ及びＰＣＩリセット制御レジスタなどＨｉｇｈ  ＡｖａｉｌａｂｉｌｔｙのＨｏｔ  Ｓｗａｐを実現するためのレジスタなどを一例とする。
【００３６】
・ＸＤ＜７．．０＞
ＸＡ＜７．．０＞で指定されたレジスタへの書き込みデータまたは読み出しデータ。
・ＸＡＳ＃
ＸＡ＜７．．０＞が有効であることを示す信号。Ｌｏｗの時にアドレス有効。
・ＸＤＳ＃
ＸＤ＜７．．０＞が有効であることを示す信号。Ｌｏｗの時にデータ有効。
・ＸＷＥ＃
専用バスへのアクセスがｗｒｉｔｅであるのかｒｅａｄであるのかを示す信号。Ｌｏｗの時にｗｒｉｔｅ。
【００３７】
・ＸＩＮＴ＃
割り込み要求の有無を示すための各Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）カード個別の信号である。Ｌｏｗの時に該当Ｉ／Ｏカードからの割り込み要求有り。
複数の割り込み要因を持つＩ／ＯカードのＸＩＮＴ＃は、各要因の論理和（信号レベルのＡＮＤ）である。また、ブリッジカードが上流の階層に対して出力するＸＩＮＴ＃は、当該ブリッジに入力される最大７つのＸＩＮＴ＃の論理和となる。
・ＸＥＮＵＭ＃
活線挿抜要求の有無を示すための各Ｉ／Ｏカード個別の信号である。Ｌｏｗの時に該当Ｉ／Ｏカードからの活線挿抜要求有り。
ブリッジ基板３０が上流の階層に対して出力するＸＥＮＵＭ＃は、当該ブリッジ基板３０に入力される最大７つのＸＥＮＵＭ＃の論理和となる。
【００３８】
図２中のＰＣＩ＿ＲＳＴ＃，ＢＤ＿ＳＥＬ＃，ＨＥＡＬＴＨＹ＃は、ＨｉｇｈＡｖａｉｌａｂｉｌｔｙ  Ｈｏｔ  Ｓｗａｐ実現のためにコンパクトＰＣＩで定義されている信号である。
以上がシステム構成の概略である。
【００３９】
以下に、図１から図４に示したシステムを、要求信号が割り込み要求信号である場合を一例として説明する。
以下では、割り込み要求信号を共有して被割り込み基板に割り込みを通知する複数の割り込み基板の中から、効率的に割り込み発生元を特定するための手段を提供する例を説明する。
割り込み基板として動作するスレーブ基板に、他のスレーブ基板とシステム内で共有で使用する割り込み要求信号とは別の個別の割り込み要求信号を出力させる。出力させた個別の割り込み要求信号をまとめたものを割り込み要求元特定レジスタ（要求元特定レジスタ３３の一例）へ格納する。割り込み要求元特定レジスタは、マスタ基板２０上のプロセッサからアクセス可能とする。割り込み要求元特定レジスタは、システムバスの階層が１つの場合はマスタ基板２０上、システムバス４０が階層化されている場合はマスタ基板２０及び全てのブリッジ基板３０に実装する。プロセッサから割り込み要求元特定レジスタにアクセスするために、バックプレーン上にはシステムバス４０とは別の専用バス５０を設ける。階層毎のブリッジ基板３０に備えられる割り込み要求元特定レジスタには、各々単一のアドレスが与えられる。
【００４０】
割り込み要求元特定レジスタの１ビットは、１つ下層の階層から割り込みが上がってきたことを示すビットとする。プロセッサは、上位の階層から順に割り込み要求元特定レジスタの内容を読み、当該階層の基板からの割り込み要求の有無を一括して知ることができる。
あるスレーブ基板からマスタ基板２０へ割り込み要求が発生した際には、当該スレーブ基板は、通常のコンパクトＰＣＩバスの仕様に従って、割り込み要求信号を有意にするとともに、本発明で追加した個別の割り込み要求信号ＸＩＮＴ＃を有意にする。
マスタ基板２０上のプロセッサは、システムバス４０（コンパクトＰＣＩバス）からの割り込みを検出して割り込みハンドラを起動するが、この時点ではどのスレーブ基板から割込み要求が発生しているのかはわからない。
プロセッサの割り込みハンドラは専用バス５０を用いて、階層化されたコンパクトＰＣＩバスの上位階層から順に割り込み要求元特定レジスタを読んでいく。
【００４１】
割り込み要求元特定レジスタのフォーマット例を図５に示す。
図５は、割り込み要求元特定レジスタのフォーマットの一例を示している。
割り込み要求元特定レジスタは、マスタ基板２０及びブリッジ基板３０（ブリッジ基板３０ａ〜３０ｃそれぞれ）に備えられる。
【００４２】
次に、図２のスレーブ基板１２のみが割り込み要求を出していると仮定して、プロセッサが割り込み要求元を特定するまでの動作を説明する。
スレーブ基板１２は、通常の割り込み要求信号（コンパクトＰＩＣバスの仕様に基づく信号）を有意にするとともに、個別の割り込み要求信号（ＸＩＮＴ＃）を有意にする。ここでは、個別の割り込み要求信号（ＸＩＮＴ＃）を有意にするとは、該当するビットを１にすることとする。従って、ブリッジ基板３０ａに備えられる割り込み要求元特定レジスタの割り込み要求元特定情報のうち、スレーブ基板１２を示すレジスタのビットが１になる。
ブリッジ基板３０ａは、マスタ基板２０及びブリッジ基板３０ａより上流にあるブリッジ基板３０（この実施の形態では存在しない）の割り込み要求元特定レジスタの上位階層に伝達する割り込み情報のビットを１にする。
上記の要求信号により、ブリッジ基板３０ａの割り込み要求元特定レジスタは、１０００００１０、マスタ基板２０の割り込み要求元特定レジスタは、１００００００１となっているものとする。
【００４３】
次に、プロセッサは、最初にマスタ基板２０上の割り込み要求元特定レジスタの内容を読み出す。この値は、二進数表記で１００００００１となっている（各ビットとも１で割り込み要求があることを示す）。図５のフォーマットで示したように、プロセッサと同一階層のスレーブ基板１〜６からは割り込み要求は発生しておらず、最下位ビットが１であることから下位の階層から割り込み要求が発生していることがわかる。そこで、プロセッサは、１つ下の階層のブリッジ基板３０ａの割り込み要求元特定レジスタの内容を読み出し、その値として１０００００１０を得る。これによって直ちに、２番目の階層のスレーブ基板１２が割り込み要求を出していることが特定される。
【００４４】
以上のように、コンパクトＰＣＩバスで定義された割り込み通知信号とは別に、個別の割り込み要求信号を設け、専用バス５０で階層毎の割り込み情報を一括して読み出し可能とすることで、割り込み要求元を効率良く特定できる。計算機システムが拡張されて、スレーブ基板数やコンパクトＰＣＩバスの階層数が増えても、本発明は全く影響を受けない。
専用バス５０を使用しないで、従来通りの方法で割り込み要求元を特定することも可能であり、本発明は既存のシステムと上位互換性を維持している。
さらに、上記個別の割り込み要求信号を出力しない割り込み基板がシステム中に混在する場合などは、割り込み要求元特定レジスタを使用して高速に割込み要求元を特定する処理ではなく、従来通りの処理とすることも可能であり、従来のシステムとの上位互換性が保たれる。
【００４５】
以上のように、この実施の形態は、１つのマスタ基板（被割り込み基板）に対して複数のスレーブ基板（割り込み基板）が存在する計算機システムであって、複数の基板からの割り込みを論理和の形で被割り込み基板に通知するようなシステムバス（例えば、コンパクトＰＣＩバス）を介して構成される計算機システムにおいて、被割り込み基板での効率良い割り込み要求元の特定手段を説明した。
【００４６】
実施の形態２．
この実施の形態では、活線挿抜要求信号を共有して活線挿抜コントローラに活線挿抜要求を通知する複数の活線挿抜対象スロット（活線挿抜対象スロットは、スレーブ基板の一例）の中から、効率的に活線挿抜要求元を特定するための手段を提供する例を説明する。
この実施の形態の計算機システムの構成は、実施の形態１の計算機システムの構成と本質的に同一である。すなわち、活線挿抜対象基板として動作するスレーブ基板に他のスレーブ基板と共有で使用する活線挿抜要求信号とは別の個別の活線挿抜要求信号を出力させ、それらを活線挿抜要求元特定レジスタ（要求元特定レジスタの一例）へ格納する。活線挿抜要求元特定レジスタは、活線挿抜コントローラまたは活線挿抜コントローラの機能を実現するプロセッサからアクセス可能とする。
【００４７】
活線挿抜要求元特定レジスタは、システムバス４０の階層が１つの場合はマスタ基板２０上、システムバスが階層化されている場合はマスタ基板２０及び全てのブリッジ基板３０に実装する。マスタ基板２０には、活線挿抜コントローラまたはプロセッサが搭載されている。活線挿抜コントローラ、プロセッサは、アクセス部の一例であることは、実施の形態１と同様である。
活線挿抜コントローラから活線挿抜要求元特定レジスタにアクセスするために、バックプレーン上にはシステムバス４０とは別の専用バス５０を設ける。
【００４８】
階層毎のブリッジ基板３０に備えれる活線挿抜要求元特定レジスタには各々単一のアドレスが与えられる。活線挿抜要求元特定レジスタの１ビットは、１つ下層の階層から活線挿抜要求が上がってきたことを示すビットとする。活線挿抜コントローラは（活線挿抜コントローラが最上位の階層に存在するとしたら）、上位の階層から順に活線挿抜要求元特定レジスタの内容を読み、当該階層の基板からの活線挿抜要求の有無を一括して知ることができる。
【００４９】
この実施の形態の活線挿抜要求元を特定する動作は、実施の形態１に記載した割り込み要求元を特定する動作と基本的に同様であるため、説明は省略する。
実施の形態１の割り込み要求元を特定する動作説明において、ＸＩＮＴ＃の代わりにＸＥＮＵＭ＃、割り込み要求元特定レジスタの代わりに活線挿抜要求元特定レジスタを使用する点が異なる。活線挿抜要求元特定レジスタのフォーマット例は、図５の割り込み要求元特定レジスタのフォーマット例と同様である。
【００５０】
上記個別の活線挿抜要求信号を出力しない活線挿抜対象基板（スレーブ基板）がシステム中に混在する場合などは、活線挿抜要求元特定レジスタを使用して高速に活線挿抜要求元を特定する処理ではなく、従来通りの処理とすることも可能であり、従来のシステムとの上位互換性が保たれる。
このように、実施の形態項２を実現する手段は、実施の形態１で説明した割り込み要求元を特定する手段と回路や配線を共有することで効率良く実装できる。
【００５１】
以上のように、この実施の形態は、複数のスロットからの活線挿抜要求を論理和の形で活線挿抜コントローラに通知するようなシステムバス（例えば、コンパクトＰＣＩバス）を介して構成される計算機システムにおいて、活線挿抜コントローラでの効率良い活線挿抜要求元の特定手段を説明した。
【００５２】
実施の形態３．
この実施の形態では、スレーブ基板として、多数の活線挿抜対象スロットを含む計算機システムにおいて、活線挿抜関連信号が単一の活線挿抜コントローラに集中してバックプレーンの配線を困難にすることを避け、かつシステム中の活線挿抜対象スロット数を容易に拡張可能とするための実現方式の一例を説明する。
この実施の形態の計算機システムの構成は、実施の形態１の計算機システムの構成と同様である。
この実施の形態の計算機システムの構成は、システムを構成する多数の活線挿抜対象スロットの活線挿抜関連信号全てを図１０のように、単一の活線挿抜コントローラに集中するのではなく、図１のように、システムバスを階層化することにより、各階層の活線挿抜関連信号は１つ上の階層とつなぐブリッジ基板（最上位階層の場合はマスタ基板）に接続し、各階層毎の活線挿抜制御は（マスタ基板からの指示に従って）、ブリッジ基板３０で行なうようにするものである。すなわち、活線挿抜コントローラの機能分散によってバックプレーンの配線を容易化し、かつシステム構成の拡張性を高める。
【００５３】
従来技術では、図１０に示すように、単一の活線挿抜コントローラに全ての活線挿抜対象スロットの活線挿抜関連信号が接続されて、活線挿抜コントローラが個々の活線挿抜対象スロットの活線挿抜制御を直接行なっていたのに対し、この実施の形態では、図１及び図２に示すような構成として活線挿抜コントローラの機能分割をすることで、コンパクトＰＣＩバスの階層毎に活線挿抜制御を行なう。
【００５４】
マスタ基板が活線挿抜コントローラ機能を持つものとする。活線挿抜コントローラ機能は、マスタ基板にプロセッサが搭載されている場合は、プロセッサによって実現する。活線挿抜コントローラ、プロセッサは、アクセス部の一例であることは、実施の形態１と同様である。
活線挿抜要求を検出した活線挿抜コントローラ本体（プロセッサが実行するプログラム）は、活線挿抜要求元を特定した後に必要な処理を行なうが、この処理は上記専用バスに接続されるブリッジ基板（最上位階層の場合は、マスタ基板自身）に実装される信号レジスタへのアクセスという形で実現される。
【００５５】
この実施の形態では、ブリッジ基板の専用バスインタフェースブロック３１は、実施の形態１、実施の形態２の要求元特定レジスタ３３に代えて、信号レジスタを備える。信号レジスタは、各スレーブ基板へ出力する信号を格納する。
この実施の形態の信号レジスタは、信号レジスタの各ビットが、階層内の各基板へ出力する信号に対応（図５のＡで示すビット１からビット６に対応）する点で、実施の形態１で図５に示した要求元特定レジスタと同様である。
また、専用バスインタフェースブロック３１は、要求元特定レジスタ３３として、図２で各スレーブ基板とブリッジ基板３０間に接続されている５種類の信号それぞれに対して１つずつ信号レジスタを備えることができる。
信号レジスタフォーマットは省略するが、前述の割り込み要求元特定レジスタなどと同様に階層内の各スレーブ基板に対応したビットを持ち、そのビットの値によって対応するスレーブ基板のリセット信号を出力する。
【００５６】
例えば、ＰＣＩ＿ＲＳＴ＃，ＢＤ＿ＳＥＬ＃，ＨＥＡＬＴＨＹ＃用にそれぞれ信号レジスタを３組設け、専用バス５０を経由してマスタ基板２０から読み書き可能とする。ただし、割り込み要求信号や活線挿抜要求信号と異なり、ＰＣＩ＿ＲＳＴ＃，ＢＤ＿ＳＥＬ＃，ＨＥＡＬＴＨＹ＃は下流階層の情報をまとめて上流階層に知らせる必要はないため、図５のレジスタの最上位ビット（ビット７）は不要となる。
【００５７】
すなわち、マスタ基板２０は、特定のスレーブ基板だけをリセットしたり、そのリセットを解除したりすることがある。このため、スレーブ基板の数だけリセット信号が必要になる。上記リセット信号がすべて１つのマスタ基板２０につながると配線が煩雑となり、スレーブ基板の枚数を好きなだけ増やすこともできなくなる。ＰＣＩ＿ＲＳＴ＃等に対応する信号レジスタは、煩雑さを避けるために、各階層のスレーブ基板のリセット信号の制御をその階層のブリッジ基板３０と共同して行う。例えば、図２のブリッジ基板のＰＣＩ＿ＲＳＴ＃用の信号レジスタに対してマスタ基板から０１００００００（＝０ｘ４０）を書き込むと、スレーブ基板７だけがリセットされる。
【００５８】
なお、この実施の形態では、活線挿抜要求を出したスレーブ基板を特定するために、実施の形態１または実施の形態２と同様の手段を用いる。すなわち、活線挿抜要求元特定レジスタを使用する。しかしながら、従来技術を用いても活線挿抜要求を出したスレーブ基板を特定することはできる。
【００５９】
例えば、活線挿抜要求元の基板をリセットする際には、当該基板が属する階層のＰＣＩ＿ＲＳＴ＃レジスタ用の信号に当該基板をリセットするような値を書き込む。ＨＥＡＬＴＨＹ＃，ＢＤ＿ＳＥＬ＃などの信号についても同様に、専用バス５０を経由して信号レジスタへアクセスすることによって、活線挿抜コントローラ本体から階層毎に一括して個別制御可能である。
【００６０】
以上のように、信号レジスタをブリッジ基板に備えることによって、活線挿抜コントローラに各基板（スロット）からの信号線が集中するような計算機システム（例えば、Ｈｉｇｈ  ＡｖａｉｌａｂｉｌｉｔｙのコンパクトＰＣＩバス上のシステム）において、バックプレーン上の配線を困難にすることなく、多数の活線挿抜対象基板を実装可能とするシステム構成方式を説明した。
【００６１】
実施の形態４．
この実施の形態では、階層化されたシステムバス上に構成された計算機システムにおいて、ある階層の故障によってそれより下流の全階層への通信まで不能となることを避け、計算機システムの可用性を向上するための手段を提供する例を説明する。
図６で示すように、例えば、システムバスの第２階層で故障が発生し、その階層が転送不能になった場合について説明する。
この実施の形態の計算機システムの構成は、図６に示すように、階層化されたシステムバスとは別の専用バス５０にて、マスタ基板２０と全てのブリッジ基板３０とを接続し、システムバス４０のある階層で故障が発生して当該階層が使用不能となった場合であっても、専用バス５０を迂回路として用いることで故障階層以外の階層への通信路を確保するものである。
【００６２】
システム構成は図１，図２と同様であるが、上記専用バス５０と接続するブリッジ基板３０へアドレスレジスタ３４、データレジスタ３５を追加し、さらに専用バス５０からのアクセスをコンパクトＰＣＩバスへのアクセスに変換する論理を実現する点が異なる。
図７は、この実施の形態のブリッジ基板の構成の一例を示している。図３のブリッジ基板の構成に加え、専用バスインタフェースブロック３１から下流コンパクトＰＣＩバスにアクセスできるように、構成が追加されている。
【００６３】
図６に示す第３階層に属するスレーブ基板１３〜１８にアクセスする手順は、以下の通りである。
この実施の形態のブリッジ基板３０は、図７に示すように、図３に示す要求元レジスタ３３に代えて、アドレスレジスタ３４とデータレジスタ３５とを備える。ブリッジ基板３０ｂに一例を示しているが、他のブリッジ基板３０ａ等も同様である。
アドレスレジスタ３４には、アクセスしたいアドレスが格納される。データレジスタ３５には、アドレスレジスタ３４に格納されたアドレスへ書き込むデータ、あるいは、上記アドレスから読み込んだデータが格納される。
【００６４】
まず、上記専用バス５０を使って第３階層のブリッジ基板３０ｂが持つアドレスレジスタ３４へアクセスしたいアドレスを書き込みデータレジスタ３５へデータ（データは、スレーブ基板に書き込みアクセスをする場合のみ）を書き込む。次に、当該ブリッジ基板３０ｂに実装され、専用バス５０に接続されているブリッジ基板３０ｂの専用バスインタフェースブロック３１において、指定されたアドレスに対するコンパクトＰＣＩバスのトランザクションを生成し、第３階層のコンパクトＰＣＩバス上に発行する。スレーブ基板に対する読み出しの場合は、コンパクトＰＣＩ上のリターンデータを分割して（ＸＤＳ＃信号とともに）専用バスに返す。
【００６５】
以下に、具体的な例を示す。
（１）ある階層（ここでは、第３階層）の０ｘ１２３４５６７０番地に０ｘ１１２２３３４４というデータを書く場合、マスタ基板２０から当該階層のブリッジ基板３０ｂのアドレスレジスタ３４に０ｘ１２，０ｘ３４，０ｘ５６，０ｘ７０のデータを書き込む。
次に、データレジスタ３５に０ｘ１１，０ｘ２２，０ｘ３３，０ｘ４４のデータを書き込む。アドレスレジスタ３４、データレジスタ３５ともに８ビットなので、３２ビットのアドレス、データを設定するためには４回書き込むことになる。データレジスタ３５への４回の書き込みが終わると、ブリッジ基板３０ｂは、システムバスに対して０ｘ１２３４５６７０番地に０ｘ１１２２３３４４を書き込みという転送を発行する。
【００６６】
（２）ある階層の０ｘ１２３４５６７０番地を読む場合、（１）と同様にマスタ基板２０からアドレスレジスタ３４に０ｘ１２３４５６７０番地を設定する。次に、マスタ基板２０がデータレジスタ３５を読むと、ブリッジ基板３０ｂは、システムバスに０ｘ１２３４５６７０番地を読む転送を発行し、得られたデータを８ビットずつ４回に分けて専用バス５０経由でマスタ基板２０に返す。
【００６７】
これにより、装置やシステムバス全体を多重化することなく、最小限のコストで計算機システムの可用性を向上することができる。また、上記専用バス５０は、非常時の迂回路として可用性を向上する以外に、ある階層で大量データ通信が発生している間もその階層を迂回して他の階層との通信を行なうことで、システム性能を向上する手段にもなり得る。
【００６８】
以上のように、この実施の形態では、ブリッジ基板によって階層化されるシステムバス（例えば、コンパクトＰＣＩバス）上に構成される計算機システムにおいて、ある階層の故障によってそれ以降の全ての階層へのアクセスが不能となることを、装置あるいはバス全体を二重化することなく、最小限のコストで回避可能な高信頼化方式を説明した。
【００６９】
実施の形態５．
上記の実施の形態１から実施の形態４では、計算機システムのシステムバスをコンパクトＰＣＩバスとしたが、他のバスであっても信号種類が変わることはあるが、基本的に全く同様の手段／方式によって所望の効果を得ることが可能である。また、一例として説明した専用バス５０の信号もアドレスやデータのビット幅をシステムバスに合わせるなどの変形例は多数存在し得る。
【００７０】
【発明の効果】
割り込み要求信号を共有して複数のスレーブ基板から割り込みを通知するような計算機システムにおいて、従来技術との互換性を維持しつつ、効率良く割り込み要求元の特定を行なうことができるという効果がある。また、それを実現するためにシステムの拡張性を損なうことがない。
【００７１】
活線挿抜要求信号を共有して複数の活線挿抜対象スロットからの活線挿抜要求を通知するような計算機システムにおいて、従来技術との互換性を維持しつつ、効率良く活線挿抜要求元の特定を行なうことができるという効果がある。また、それを実現するためにシステムの拡張性を損なうことがない。
【００７２】
単一の活線挿抜コントローラに信号が集中してバックプレーンの配線が困難になったり、システム中の活線挿抜対象スロット数の制限されたりすることがなくなるという効果がある。
【００７３】
装置やシステムバス全体を多重化する必要無しに最小限のコストで、階層化されたシステムバスのある階層が使用不能となっても、それより下層全ての階層へのアクセスができなくなることを回避し、計算機システムの可用性を向上するという効果がある。
【図面の簡単な説明】
【図１】  実施の形態１〜３のシステムの構成の一例を表す図。
【図２】  信号の接続関係の詳細の一例を表した図。
【図３】  実施の形態１〜３のブリッジ基板の構成の一例を表す図。
【図４】  図２に新たに設ける信号群の一例を表す図。
【図５】  レジスタのフォーマットの一例を表す図。
【図６】  実施の形態４のシステムの構成の一例（システムバスの第２階層で故障が発生した場合）を表す図。
【図７】  実施の形態４のブリッジ基板の構成の一例を表す図。
【図８】  複数基板が１本の割り込み信号を共有して被割り込み基板に割り込みを通知する従来の計算機システムのモデル図。
【図９】  複数基板が１本の活線挿抜要求信号を共有して活線挿抜コントローラに活線挿抜要求を通知する従来の計算機システムのモデル図。
【図１０】  階層化されたシステムバス上において、全ての活線挿抜対象基板の活線挿抜関連信号が単一の活線挿抜コントローラと接続されている従来のシステム構成を示すモデル図である。
【図１１】  バスブリッジを用いてシステムバスを階層化する典型的な例を示したモデル図。
【符号の説明】
１〜１８  スレーブ基板、２０  マスタ基板、３０，３０ａ〜３０ｃ  ブリッジ基板、３３  要求元特定レジスタ（割り込み要求元特定レジスタまたは活線挿抜要求元特定レジスタ）、３４  アドレスレジスタ、３５  データレジスタ、４０，４０ａ〜４０ｃ  システムバス、５０  専用バス、６１  被割り込み基板、６２〜６５  割り込み基板、７０，８０  活線挿抜コントローラ、７１〜７ｎ，８１〜８ｎ  スロット。
【図１】
0003871879.tif 000002
【図２】
0003871879.tif 000003
【図３】
0003871879.tif 000004
【図４】
0003871879.tif 000005
【図５】
0003871879.tif 000006
【図６】
0003871879.tif 000007
【図７】
0003871879.tif 000008
【図８】
0003871879.tif 000009
【図９】
0003871879.tif 000010
【図１０】
0003871879.tif 000011
【図１１】
0003871879.tif 000012