(57)【特許請求の範囲】
【請求項１】
メモリ装置モジュールであって、
複数の集積メモリ回路であって、該複数の集積メモリ回路の各々が、外部から供給された同一のデータ信号のうちの対応する一意の部分を受信し、外部から供給された同一のコマンド信号および同一のアドレス信号を受信し、該複数の集積メモリ回路のすべてが、通常動作中に、該外部から供給されたコマンド信号、アドレス信号およびデータ信号に同時に応答する、複数の集積メモリ回路と、
複数のイネーブル回路であって、該複数のイネーブル回路の各々が、該複数の集積メモリ回路のそれぞれ１つに対応し、各イネーブル回路が、それぞれの集積メモリ回路に動作可能に結合されており、かつ、該外部から供給されたコマンド信号、アドレス信号およびデータ信号の一意のサブセットに応答し、該複数のイネーブル回路の各々が、該外部から供給された複数の信号の一意のサブセットに一意的に応答することによりそれぞれのイネーブル信号を生成し、該外部から供給されたコマンド信号、アドレス信号およびデータ信号の各一意のサブセットは該メモリ装置モジュールの通常動作中は使用されない、複数のイネーブル回路と、
複数の機能回路であって、該複数の機能回路の各々が、該複数のイネーブル回路のうちの対応する１つに動作可能に結合されており、各機能回路は、それぞれのイネーブル回路から該イネーブル信号を受信することによってイネーブルされる、複数の機能回路と
を備えたメモリ装置モジュール。
【請求項２】
外部回路部による直接的な電気接触を介してアクセス可能な複数の接触部(contacts)をさらに備え、前記コマンド信号、アドレス信号およびデータ信号のそれぞれが該複数の接触部の少なくとも１つに結合される、請求項１に記載のメモリ装置モジュール。
【請求項３】
各集積メモリ回路がダイ(die)上に設けられ、各集積メモリ回路のダイがその他の集積メモリ回路のダイから離れている、請求項１に記載のメモリ装置モジュール。
【請求項４】
各イネーブル回路がＮＡＮＤゲートを含む、請求項１に記載のメモリ装置モジュール。
【請求項５】
各イネーブル回路の対応する前記コマンド信号、アドレス信号およびデータ信号の組は、行アドレスストローブ信号、列アドレスストローブ信号およびデータ信号を含む、請求項１に記載のメモリ装置モジュール。
【請求項６】
各機能回路は、冗長メモリセルを含む、請求項１に記載のメモリ装置モジュール。
【請求項７】
前記メモリ装置モジュールはプログラミングモードおよびアクティブモードを有し、各集積メモリ回路は複数の基本メモリセルおよび複数の冗長メモリセルを有するメモリアレイを含み、各機能回路は、該機能回路のそれぞれの集積メモリ回路に動作可能に結合されており、アドレスを受信するアクセス回路を含み、各アクセス回路は、それぞれの集積メモリ回路の該メモリアレイにも動作可能に結合されており、該アクティブモードにおいて、外部回路部と通信するために受信したアドレスに従って選択される基本メモリセルにアクセスし、各アクセス回路は、該プログラミングモードにおいて、該アクセス回路のそれぞれのメモリアレイ内の動作不能な基本メモリセルに対応する受信したアドレスに従って該イネーブル信号によって改変されるように適合されることにより、該アクティブモードにおいて、外部回路部との通信の際に、該動作不能な基本メモリセルではなく、該メモリアレイ内の冗長メモリセルにアクセスする、請求項１に記載のメモリ装置モジュール。
【請求項８】
各イネーブル回路は、複数のヒューズ回路を含み、該ヒューズ回路の各々が前記対応する集積メモリ回路に一意の前記サブセット内の前記コマンド信号、アドレス信号およびデータ信号のうちの対応する１つに関連付けられ、各ヒューズ回路は、該イネーブル回路が一意に応答する該一意のサブセット内にある対応するコマンド信号、アドレス信号およびデータ信号をイネーブルするように適合される、請求項１に記載のメモリ装置モジュール。
【請求項９】
各ヒューズ回路は出力信号を提供するように適合され、各イネーブル回路は、複数のパスゲートをさらに含み、該複数のパスゲートの各々が、前記対応する集積メモリ回路に一意の前記サブセット内の前記イネーブル回路のコマンド信号、アドレス信号およびデータ信号の対応する１つに関連付けられ、各パスゲートは、対応するヒューズ回路に動作可能に結合され、該ヒューズ回路の出力信号を受信し、各パスゲートは、該パスゲートのそれぞれのイネーブル回路が一意的に応答する該サブセット内の該コマンド信号、アドレス信号およびデータ信号のうちの１つである対応するヒューズ回路の出力信号を受信すると、対応するコマンド信号、アドレス信号およびデータ信号か、電源電圧のどちらかを出力するように適合される、請求項８に記載のメモリ装置モジュール。
【請求項１０】
各ヒューズ回路は、アンチヒューズ(anti-fuse)を含む、請求項９に記載のメモリ装置モジュール。
【請求項１１】
前記イネーブル回路は、前記集積メモリ回路内に組み込まれている、請求項１に記載のメモリ装置モジュール。
【請求項１２】
前記機能回路は、前記集積メモリ回路内に組み込まれている、請求項１に記載のメモリ装置モジュール。
【請求項１３】
入力装置と、
出力装置と、
該入力および出力装置に動作可能に結合されたプロセッサと、
パッケージ内に収容され、該パッケージの外部の回路部を介して該プロセッサと通信するメモリ装置モジュールと
を備えたコンピュータシステムであって、
該メモリ装置モジュールは、
複数の集積メモリ回路であって、該複数の集積メモリ回路の各々が、外部から供給された同一のデータ信号のうちの対応する一意の部分を受信し、外部から供給された同一のコマンド信号および同一のアドレス信号を受信し、該複数の集積メモリ回路のすべてが、通常動作中に、該外部から供給されたコマンド信号、アドレス信号およびデータ信号に同時に応答する、複数の集積メモリ回路と、
複数のイネーブル回路であって、該複数のイネーブル回路の各々が、該複数の集積メモリ回路のそれぞれ１つに対応し、各イネーブル回路が、それぞれの集積メモリ回路に動作可能に結合されており、かつ、該外部から供給されたコマンド信号、アドレス信号およびデータ信号の一意のサブセットに応答し、該複数のイネーブル回路の各々が、該外部から供給された複数の信号の一意のサブセットに一意的に応答することによりそれぞれのイネーブル信号を生成し、該外部から供給されたコマンド信号、アドレス信号およびデータ信号の各一意のサブセットは該メモリ装置モジュールの通常動作中は使用されない、複数のイネーブル回路と、
複数の機能回路であって、該複数の機能回路の各々が、該複数のイネーブル回路のうちの対応する１つに動作可能に結合されており、各機能回路は、それぞれのイネーブル回路から該イネーブル信号を受信することによってイネーブルされる、複数の機能回路と
を備えている、コンピュータシステム。
【請求項１４】
外部回路部による直接的な電気接触を介してアクセス可能な複数の接触部(contacts)をさらに備え、前記コマンド信号、アドレス信号およびデータ信号のそれぞれが該接触部の少なくとも１つに結合される、請求項１３に記載のコンピュータシステム。
【請求項１５】
各集積メモリ回路がダイ(die)上に設けられ、各集積メモリ回路のダイがその他の集積メモリ回路のダイから離れている、請求項１３に記載のコンピュータシステム。
【請求項１６】
各イネーブル回路がＮＡＮＤゲートを含む、請求項１３に記載のコンピュータシステム。
【請求項１７】
各イネーブル回路の対応する前記コマンド信号、アドレス信号およびデータ信号の組は、行アドレスストローブ信号、列アドレスストローブ信号およびデータ信号を含む、請求項１３に記載のコンピュータシステム。
【請求項１８】
各機能回路は、冗長メモリセルを含む、請求項１３に記載のコンピュータシステム。
【請求項１９】
前記メモリ装置モジュールはプログラミングモードおよびアクティブモードを有し、各集積メモリ回路は複数の基本メモリセルおよび複数の冗長メモリセルを有するメモリアレイを含み、各機能回路は、該機能回路のそれぞれの集積メモリ回路に動作可能に結合されたアクセス回路であって、アドレスを受信するアクセス回路を含み、各アクセス回路は、それぞれの集積メモリ回路の該メモリアレイにも動作可能に結合されており、該アクティブモードにおいて、プロセッサと通信するために受信したアドレスに従って選択される基本メモリセルにアクセスし、各アクセス回路は、該プログラミングモードにおいて、該アクセス回路のそれぞれのメモリアレイ内の動作不能な基本メモリセルに対応する受信したアドレスに従って該イネーブル信号によって改変されるように適合されることにより、該アクティブモードにおいて、該プロセッサとの通信の際に、該動作不能な基本メモリセルではなく、該メモリアレイ内の冗長メモリセルにアクセスする、請求項１３に記載のコンピュータシステム。
【請求項２０】
各イネーブル回路は、複数のヒューズ回路を含み、該ヒューズ回路の各々が前記対応する集積メモリ回路に一意の前記サブセット内の前記コマンド信号、アドレス信号およびデータ信号のうちの対応する１つに関連付けられ、各ヒューズ回路は、該イネーブル回路が一意的に応答する該一意のサブセット内にある対応するコマンド信号、アドレス信号およびデータ信号をイネーブルするように適合される、請求項１３に記載のコンピュータシステム。
【請求項２１】
各ヒューズ回路は出力信号を提供するように適合され、各イネーブル回路は、複数のパスゲートをさらに含み、該複数のパスゲートの各々が、前記対応する集積メモリ回路に一意の前記サブセット内の前記イネーブル回路のコマンド信号、アドレス信号およびデータ信号の対応する１つに関連付けられ、各パスゲートは、対応するヒューズ回路に動作可能に結合され、該ヒューズ回路の出力信号を受信し、各パスゲートは、該パスゲートのそれぞれのイネーブル回路が一意的に応答する該サブセット内の該コマンド信号、アドレス信号およびデータ信号のうちの１つである対応するヒューズ回路の出力信号を受信すると、対応するコマンド信号、アドレス信号およびデータ信号か、電源電圧のどちらかを出力するように適合される、請求項２０に記載のコンピュータシステム。
【請求項２２】
各ヒューズ回路は、アンチヒューズ(anti-fuse)を含む、請求項２１に記載のコンピュータシステム。
【請求項２３】
前記イネーブル回路は、前記集積メモリ回路内に組み込まれている、請求項１３に記載のコンピュータシステム。
【請求項２４】
前記機能回路は、前記集積メモリ回路内に組み込まれている、請求項１３に記載のコンピュータシステム。
【請求項２５】
パッケージ内に収容されたメモリ装置モジュールにおいて、該メモリ装置モジュールが、その内部に複数の集積メモリ回路を有し、該複数の集積メモリ回路の各々が、外部から供給された同一のデータ信号のうちの対応する一意の部分を受信し、外部から供給された同一のコマンド信号および同一のアドレス信号を受信し、該複数の集積メモリ回路のすべてが、通常動作中に、該外部から供給されたコマンド信号、アドレス信号およびデータ信号に同時に応答し、
該複数の集積メモリ回路の第１の集積メモリ回路をプログラミングするが、他の集積メモリ回路をプログラミングしない方法であって、該第１の集積メモリ回路は、基本メモリセルのかわりに複数の冗長メモリセルのうちの１つにアクセスするようにプログラミングされており、
該方法は、
該第１の集積メモリ回路内の動作不能な基本メモリに対応するアドレスを決定することと、
該集積メモリ回路に該決定されたアドレスを提供することと、
該複数の集積メモリ回路の各々に対して、該外部から供給されたコマンド信号、アドレス信号およびデータ信号のうちの一意のサブセットを選択することであって、該外部から供給されたコマンド信号、アドレス信号およびデータ信号のうちの各一意のサブセットは該メモリ装置モジュールの通常動作中は使用されない、ことと、
該外部から供給されたコマンド信号、アドレス信号およびデータ信号のサブセットであって、該第１の集積メモリ回路に一意であるサブセットを該第１の集積メモリ回路に供給することと、
該他の集積メモリ回路ではなく、該第１の集積メモリ回路において、該決定されたアドレスを用いて該第１の集積メモリ回路をプログラミングすることによって、該外部から供給されたコマンド信号、アドレス信号およびデータ信号の該サブセットであって、該第１の集積メモリ回路に一意である該サブセットに応答することにより、基本メモリセルのかわりに該複数の冗長メモリセルのうちの１つにアクセスすることと
を包含する、方法。
【請求項２６】
前記複数の集積メモリ回路の各々に対して、前記外部から供給されたコマンド信号、アドレス信号およびデータ信号の一意のサブセットを選択するステップは、該サブセット内にある該外部から供給されたコマンド信号、アドレス信号およびデータ信号の各々に対して、それぞれのヒューズをプログラミングすることを包含する、請求項２５に記載の方法。
【請求項２７】
前記複数の集積メモリ回路の各々に対して、前記外部から供給されたコマンド信号、アドレス信号およびデータ信号の一意のサブセットを選択するステップは、該サブセット内にある該外部から供給されたコマンド信号、アドレス信号およびデータ信号の各々に対して、それぞれのアンチヒューズをプログラミングすることを包含する、請求項２５に記載の方法。
【発明の詳細な説明】
産業上の利用分野
本発明は、一般に、集積メモリ回路に関し、特に、集積メモリ回路内の冗長メモリセルなどの機能回路をイネーブルにする（enable）回路および方法に関する。
発明の背景
従来のメモリにおいて、複数の集積メモリ回路は、多重メモリ装置モジュールと呼ばれるモジュール内に共にパッケージされることがある。例えば、少なくとも１つのダイ（die）上に設けられた複数の集積メモリ回路は、単一インラインメモリモジュール（ＳＩＭＭ）、二重インラインメモリモジュール（ＤＩＭＭ）、およびマルチチップメモリモジュール（ＭＣＭ）などの多重メモリ装置モジュール内に共にパッケージされ得る。もちろん、他のパッケージタイプも用いられる。
多重メモリ装置モジュールにおける各集積メモリ回路は、通常、必要に応じてイネーブルにされ得る少なくとも１つの選択機能回路を有する。例えば、集積メモリ回路内の冗長メモリセルがイネーブルにされ、製造プロセス中に通常決定されるアドレスを有する動作不能メモリセルは交換され得る。他の典型的な選択機能回路は、集積メモリ回路内の抵抗器およびコンデンサなどの回路素子の構成要素値の微調整を可能にする。これらの冗長メモリ素子または他の選択機能回路は、通常、レーザヒューズを切るか、またはアンチヒューズをショートさせることによってイネーブルにされる。このため、冗長素子または機能回路は、一般に、チップがモジュール内に配置される前にチップレベルでイネーブルにされる。一旦チップがモジュール内に配置され、メモリチップ内に欠陥が見つかった場合、メモリチップは、モジュールから除去され、冗長素子もしくは機能回路をイネーブルにするか、または冗長素子もしくは機能回路は、モジュール上のすべてのチップに対してイネーブルにされなければならない。これらの理由により、一旦メモリチップがモジュール内に共に組み立てられると、メモリ装置の修復および選択機能の選択を、個々のメモリチップに対して実現することができなかった。
多重メモリ装置モジュール内で他の集積メモリ回路と共にパッケージされた集積メモリ回路内の機能回路をイネーブルにする１つのアプローチは、モジュールの入力端子の１つに高電圧を印加することであり得る。次に、高電圧は、一般に、ＣＡＳなどのアドレスストローブ信号を有するモジュールにストローブされ、同じアドレスストローブ信号を共有するモジュール内の各集積メモリ回路に印加される。高電圧が受け取られる各集積メモリ回路内では、アンチヒューズなどのプログラム可能な素子は、高電圧によって溶融され、所望の機能回路がイネーブルにされる。
従って、例えば、高電圧が、ＣＡＳ１信号およびＣＡＳ２信号の両方を受信する多重メモリ装置モジュールの入力に印加され、次に、高電圧が、ＣＡＳ１信号を有するモジュールにストローブされる場合、高電圧は、ＣＡＳ１信号を共有するモジュール内の各集積メモリ回路に印加される。この結果、所望の機能回路は、ＣＡＳ１信号を共有する各集積メモリ回路においてイネーブルにされる。もちろん、ＣＡＳ１信号は、１つの集積メモリ回路にのみ送られ、この場合、その集積メモリ回路内の所望の機能回路のみがイネーブルにされる。
上記の理由により、多重メモリ装置モジュール内で１つだけの集積メモリ回路の所望の機能回路をイネーブルにすることは可能ではないようである。典型的な多重メモリ装置モジュールにおいて、各集積メモリ回路は、それ自体のメモリアレイを有し、このメモリアレイは、行および列に配列されたメモリセルおよび通常行に配列されている関連の冗長メモリセルを有する。集積メモリ回路の１つにおける一行のメモリセルが動作不能なとき、その動作不能メモリセルを修復するための上記のアプローチは、そのメモリセルが配置されている行を、冗長メモリセルの関連の行と置き換えることである。しかし、同時に、このアプローチはまた、多重メモリ装置モジュールにおける他の集積メモリ回路における動作可能メモリセルを、それらに関連した行の冗長メモリセルと置き換えてしまう。この結果、同一のＣＡＳ信号を共有する２つの集積メモリ回路を有する多重メモリ装置モジュールにおいて、集積メモリ回路の１つにおける行が、交換された行に欠陥がないという事実にもかかわらず、関連の冗長行と交換される。
多重メモリ装置モジュールにおける単一集積メモリ回路において欠陥を有する行を単離して交換することができないので、複数のメモリ装置モジュールを修復する成功率が減少する。なぜなら、各修復によって、多くの動作可能な標準メモリセルが不必要に交換されるからである。従って、例えば、８個の集積メモリ回路を有する多重メモリ装置モジュールにおいて、１つの動作不能な標準メモリセルを修復すると、８つの集積メモリ回路における標準メモリセルの一行を関連の冗長行と交換することになる。各冗長行に関連して動作不能なメモリセルを含まない可能性が９９％ある場合、８つの冗長行のすべてが動作不能なメモリセルを含まない可能性は０．９９8またはわずか９２％である。数千の多重メモリ装置モジュールを通常通り製造する場合、修復の成功率９９％と９２％との間の差は、明らかに有意である。
従って、多重メモリ装置モジュールにおける集積メモリ回路の１つのみにおいて、冗長メモリセルなどの機能回路を有利にイネーブルにする回路および方法が、当該技術分野において必要とされている。このような回路および方法は、動作不能な標準メモリセルを有する複数のメモリ装置モジュールを修復するのに用いられると、修復の成功率が向上する。
発明の要旨
本発明のメモリ装置モジュールは、それぞれが、パッケージより外部の回路との通信用にパッケージ内の通信カプラに機能的に接続される複数の集積メモリ回路を有する。各集積メモリ回路は、少なくとも１つのアドレスストローブ信号と、アドレスと、外部回路からの他の入力信号とを含む複数の入力信号を受け取る。入力信号は、外部にアクセス可能な接点を介して、または無線周波数または光信号インタフェースなどの無接点インタフェースから受け取られ得る。モジュールはまた、集積メモリ回路のそれぞれに対応する、好ましくはＮＡＮＤゲートを含むイネーブル回路を含む。各イネーブル回路は、各集積メモリ回路に機能的に接続され、入力信号の少なくともいくつかを受け取る。各イネーブル回路は、イネーブル信号を出力することによって対応する入力信号セットに固有に反応する。各セットは、他の入力信号の少なくとも１つを含む。モジュールはさらに、イネーブル回路のそれぞれに対応する機能回路を含む。各機能回路は、それぞれのイネーブル回路からのイネーブル信号を受け取ることによってイネーブルにされる。好ましくは、機能回路は冗長メモリセルである。
このようにして、集積メモリ回路のうちの１つの対応する機能回路は、他の集積メモリ回路のそれぞれの機能回路をイネーブルにせずにイネーブルにされるという利点がある。
【図面の簡単な説明】
図１は、メモリ装置モジュールを含む、本発明の好適なコンピュータシステムのブロック図である。
図２は、集積メモリ回路を含む、図１のメモリ装置モジュールのブロック図である。
図３は、イネーブル回路を含む、図２の集積メモリ回路のうちの１つのブロック図である。
図４は、ヒューズ回路およびパスゲートを含む、図３のイネーブル回路の概略ブロック論理図である。
図５は、図４のヒューズ回路の概略図である。
図６は、図４のパスゲートの概略図である。
発明の詳細な説明
図１に示す本発明の１つの好適な実施形態では、コンピュータシステム１０は、キーボードなどの入力装置１２と、ＣＲＴモニタなどの出力装置１４とを含み、これらの両方が従来のプロセッサ１６に機能的に接続される。コンピュータシステム１０はさらに、プロセッサ１６に機能的に接続される多重メモリ装置モジュール１８を含む。本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）またはスタティックランダムアクセスメモリ（ＳＲＡＭ）を備えたものを含むいかなる多重メモリ装置モジュールにも適応され得ることは、本発明の当業者によって理解され得る。
図１のメモリ装置モジュール１８の１つの実施形態を図２にさらに詳細に示す。このモジュールは、プロセッサ１６（図示せず）に機能的に接続される複数の集積メモリ回路２０ａおよび２０ｂを含み、プロセッサ１６（図示せず）からアドレスストローブ信号ＲＡＳおよびＣＡＳならびにアドレスＡ＜０：９＞を受け取り、プロセッサ１６（図示せず）との間でデータ信号ＤＱ＜１：８＞を転送する。
図２の集積メモリ回路のうちの１つ２０ａを図３にさらに詳細に示す。集積メモリ回路はイネーブル回路２２を含み、これはイネーブル回路２２に固有の信号セットを受け取るとこれに反応してイネーブル信号２４を提供する。好ましくは、イネーブル回路２２は、アドレスストローブ信号ＲＡＳおよびＣＡＳならびにＤＱ１などのデータ信号を含む信号セットを受け取るとこれに固有に反応する。当然ながら、信号セットはまた、ＤＱ１の代わりにデータ信号ＤＱ＜２：４＞のうちのいずれか１つを含み得るが、信号セットはＲＡＳ、ＣＡＳ、またはデータ信号ＤＱ＜１：４＞のうちのいずれか１つを含む必要はない。同様に、他の集積メモリ回路２０ｂ（図示せず）の同じイネーブル回路もまた、イネーブル信号を供給することによって、好ましくは、アドレスストローブ信号ＲＡＳおよびＣＡＳならびにＤＱ５などのデータ信号を含む信号セットを受け取るとこれに固有に反応する。当然ながら、信号セットは、ＤＱ５の代わりにデータ信号ＤＱ＜６：８＞のうちのいずれか１つを含み得るが、ＲＡＳ、ＣＡＳ、またはデータ信号ＤＱ＜５：８＞のうちのいずれかを含む必要はない。このようにして、各イネーブル回路は固有に識別化され、所望であればそのイネーブル信号を提供するようにされ得る。イネーブル回路２２については、図４、図５、および図６を参照して後にさらに詳しく述べる。
アクセス回路２６は、イネーブル信号２４を受け取る。アクセス回路２６は、行および列デコーダ、データバッファ、およびセンス増幅器を含み、１０２４行イネーブルライン、１０２４列イネーブルライン、および４ビットデータバスによって、メモリアレイ２８に接続されている。メモリアレイ２８は、メモリセル３０と冗長メモリセル３２との両方を含む。アクセス回路２６は、データ信号ＤＱ＜１：４＞をメモリセル３０に書き込む、またはメモリセル３０から読み出すために、受信アドレスＡ＜０：９＞に従って選択されたメモリセル３０にアクセスできる。
アクセス回路２６は、イネーブル信号２４と、動作不能であることが知られているメモリセル３０に対応する受信アドレスＡ＜０：９＞を受け取る際に、動作不能メモリセル３０のアドレスＡ＜０：９＞を受け取ると、動作不能メモリセル３０の代わりに、冗長メモリセル３２の１つにアクセスするようにプログラムされ得る。アクセス回路２６は、動作不能メモリセル３０のアクセスをディセーブルにする（disable）ため、または冗長メモリセル３２のアクセスを可能にするためにヒューズまたはアンチヒューズを溶融することによってプログラムされ得る。アンチヒューズは、高電圧（例えば１２ボルト）で溶融され、アドレス信号ライン（例えばＡ８）上で受け取られる。本発明は、冗長メモリセルをイネーブルにすることに関連して説明されるが、請求の範囲は、冗長メモリセルに限定されず、その範囲内で、イネーブルにすることが望ましい集積メモリ回路におけるあらゆる機能回路を包含する。
図３のイネーブル回路２２の１実施形態が、図４により詳細に示される。これは、行アドレスストローブＲＡＳ信号を受け取ることによって問い合わせされると、出力信号を複数のパスゲート３６に与える複数のヒューズ回路３４を含む。各ヒューズ回路３４は、ＲＡＳ、ＣＡＳ、およびＤＱ＜１：４＞等の入力信号の１つに関連する。好適には、各ヒューズ回路３４は、製造の際にレーザーによって溶融され得る金属またはポリシリコンヒューズを含む。ヒューズが溶融されることによって、イネーブル回路２２が固有に反応する信号セット中の信号の１つとなるように、対応のヒューズ回路３４に関連する入力信号をイネーブルにする出力信号を各ヒューズ回路３４が与える。もちろん、各ヒューズ回路３４は、代替的に、電気的にプログラム可能なヒューズまたはアンチヒューズを含み得る。ヒューズ回路３４は、図５に関連して、以下により詳細に説明される。
各パスゲート３６もまた、ＲＡＳ、ＣＡＳ、およびＤＱ＜１：４＞等の入力信号の１つに関連し、各パスゲート３６は、同じ入力信号に関連する対応のヒューズ回路３４の出力信号を受け取る。各パスゲート３６は、対応のヒューズ回路３４からの出力信号を受け取ると、イネーブル回路２２の信号セットにおける信号の１つとして、関連の入力信号をイネーブルにするようにアレンジされている。結果として、集積メモリ回路２０ａ（図示せず）を固有に識別するために使用される信号セット中の入力信号が、製造中に、所望の入力信号に関連するヒューズ回路３４を溶融することによって選択され得る。パスゲート３６は、図６に関連して、以下により詳細に説明される。
パスゲート３６は、ＮＡＮＤゲート３８に入力３７を提供する。これらの入力３７のいくつかは、パスゲート３６によって永続的にイネーブルにされ、従ってハイである。残りの入力３７は、イネーブル回路２２が固有に反応する信号セット中に存在するようにヒューズ回路３４によって選択される信号である。従って、例えば、ヒューズ回路３４が、パスゲート３６が入力信号ＲＡＳ、ＣＡＳ、ＤＱ１をイネーブル回路２２の信号セット中の信号としてイネーブルにすることを引き起こす出力信号をパスゲート３６に与えるように溶融される場合には、ＮＡＮＤゲート３８は、ＲＡＳ、ＣＡＳ、ＤＱ１および３つの永続的に高い信号を入力３７として受け取る。
別の実施形態においては、上記のＲＡＳ、ＣＡＳおよびＤＱ１の組み合わせ等の入力信号の定セットが選択され得る。この場合には、ヒューズ回路３４およびパスゲート３６は必要なく、ＮＡＮＤゲート３８は、ＲＡＳ、ＣＡＳおよびＤＱ１信号を受け取る３入力ＮＡＮＤゲートであり得る。各メモリ集積回路がＲＡＳ、ＣＡＳ、ＤＱ１の固有の組み合わせを受け取るメモリモジュールに関しては、各メモリ集積回路のイネーブル回路が、固有にアドレスされ得る。ＲＡＳ、ＣＡＳ、およびＤＱ１信号の固有の組み合わせば、各メモリ集積回路ＤＱピンがモジュールデータピンに固有に接続されたときに生じる。図２のメモリモジュールにおいては、例えば、メモリ装置２０ａのＤＱ１入力が、データバス信号ＤＱ１に接続され、メモリ装置２０ｂのＤＱ１入力が、データバス信号ＤＱ５に接続される。固有の組み合わせが、複数のＲＡＳまたはＣＡＳ信号がある場合にも存在し、固有のＲＡＳおよびＣＡＳの組み合わせが、２つのメモリ集積回路のＤＱ１入力が、共通のモジュールデータピンに接続される時にはいつでも使用される。
動作において、ＲＡＳ、ＣＡＳおよびＤＱ１がすべてハイになると、ＮＡＮＤゲート３８の出力がローになる。その結果、インバータ４０の出力がハイになり、ＮＭＯＳトランジスタＮ１がオンになる。アドレスビットＡ９の値がハイであるため、ダイオード接続されたＮＭＯＳトランジスタＮ２がオンになり、その後、インバータ４２の入力にハイの値が与えられる。従って、インバータ４２の出力はローになり、その結果、イネーブル信号２４はローになる。それと同時に、インバータ４２のローの出力により、ＮＭＯＳトランジスタＮ４がオフにされ、これにより、インバータ４２の入力に関する２つのプルダウンパスのうちの一方をディセーブルにすることによってヒステリシスを与える。
ＲＡＳ、ＣＡＳあるいはＤＱ１のいずれかがローになると、ＮＡＮＤゲート３８の出力はハイになり、インバータ４０の出力はローになる。その結果、ＮＭＯＳトランジスタＮ１はオフになり、ＮＭＯＳトランジスタＮ３によって、インバータ４２の入力がローに引き下げられる。その後、インバータ４２の出力およびイネーブル信号２４はハイになり、これにより、ＮＭＯＳトランジスタＮ４がオンになり、インバータ４２の入力をローに引き下げるのを助けることによってＮＭＯＳトランジスタＮ３にヒステリシスを与える。
図４のヒューズ回路３４は、図５により詳細に示される。動作において、例えばＲＡＳなどの制御信号は、ＮＭＯＳトランジスタＮ５のゲートに与えられ、これらのＮＭＯＳトランジスタＮ５をオンにする。それと同時に、インバータ４４は、この制御信号をその入力で受け取り、その出力で、ＰＭＯＳトランジスタＰ１およびＰ２のゲートに低電圧を与える。その結果、これらのＰＭＯＳトランジスタＰ１およびＰ２がオンになる。この状態では、トランジスタＮ５、Ｐ１およびＰ２の相対Ｗ／Ｌ比のため、インバータ４６、４８、５０、５２、５４および５６への入力はローである。その結果、インバータ４６、４８、５０、５２、５４および５６の出力はハイになり、これにより、インバータ５８、６０、６２、６４、６６および６８の出力、ならびに出力信号ＦＵＳＥ＿ＲＡＳ、ＦＵＳＥ＿ＣＡＳ、ＦＵＳＥ＿ＤＱ１、ＦＵＳＥ＿ＤＱ２、ＦＵＳＥ＿ＤＱ３およびＦＵＳＥ＿ＤＱ４がローになる。それと同時に、インバータ４６、４８、５０、５２、５４および５６のハイの出力により、出力信号ＦＵＳＥ＿ＲＡＳ*、ＦＵＳＥ＿ＣＡＳ*、ＦＵＳＥ＿ＤＱ１*、ＦＵＳＥ＿ＤＱ２*、ＦＵＳＥ＿ＤＱ３*およびＦＵＳＥ＿ＤＱ４*がハイになり、且つ、インバータ７０、７２、７４、７６、７８および８０の出力がローになり、インバータ４６、４８、５０、５２、５４および５６への入力をローに引き下げるのを助けることによってヒステリシスを与える。
例えば、入力信号ＲＡＳ、ＣＡＳおよびＤＱ１を、イネーブル回路２２（図示せず）が固有に応答する一組の信号としてイネーブルするために、ヒューズＦ１、Ｆ２およびＦ３は製造中に溶融され、ヒューズＦ４、Ｆ５およびＦ６はそのままにされる。ヒューズＦ１、Ｆ２およびＦ３が溶融され、ＲＡＳが与えられると、ＰＭＯＳトランジスタＰ１は、インバータ４６、４８および５０への入力をハイに引き上げ（ヒューズＦ１、Ｆ２およびＦ３がトランジスタＮ５を通る接地への経路を与えないため）、これにより、これらのインバータの出力はローになる。その結果、出力信号ＦＵＳＥ＿ＲＡＳ*、ＦＵＳＥ＿ＣＡＳ*およびＦＵＳＥ＿ＤＱ１*もローになる。インバータ７０、７２および７４の入力にインバータ４６、４８および５０のローの出力が与えられるため、これらのインバータの７０、７２および７４の出力はハイになり、これにより、ＰＭＯＳトランジスタＰ１がそのドレインをハイに引き上げるのを助けることによってヒステリシスを与える。それと同時に、インバータ４６、４８および５０のローの出力により、インバータ５８、６０および６２の出力、ならびに出力信号ＦＵＳＥ＿ＲＡＳ、ＦＵＳＥ＿ＣＡＳおよびＦＵＳＥ＿ＤＱ１がハイになる。
図４のパスゲート３６は、図６により詳細に示される。ヒューズ回路３４（図示せず）からのハイの出力信号ＦＵＳＥ＿ＲＡＳ、ＦＵＳＥ＿ＣＡＳおよびＦＵＳＥ＿ＤＱ１により、ＮＭＯＳトランジスタＮ６はオンになり、ＰＭＯＳトランジスタＰ３はオフになる。それと同時に、ヒューズ回路３４（図示せず）からのローの出力信号ＦＵＳＥ＿ＲＡＳ*、ＦＵＳＥ＿ＣＡＳ*およびＦＵＳＥ＿ＤＱ*により、ＮＭＯＳトランジスタＮ７はオフになり、ＰＭＯＳトランジスタＰ４はオンになる。ＮＭＯＳトランジスタＮ６およびＰＭＯＳトランジスタＰ４がオンであるとき、入力信号ＲＡＳ、ＣＡＳおよびＤＱ１が、ＮＡＮＤゲート３８（図示せず）への入力として、および集積メモリ回路２０ａ（図示せず）を固有に識別する信号として、パスゲート３６を通過する。
逆に、ヒューズ回路３４（図示せず）からのローの出力信号ＦＵＳＥ＿ＤＱ２、ＦＵＳＥ＿ＤＱ３およびＦＵＳＥ＿ＤＱ４により、ＮＭＯＳトランジスタＮ８はオフになり、ＰＭＯＳトランジスタＰ５はオンになる。それと同時に、ヒューズ回路３４（図示せず）からのハイの出力信号ＦＵＳＥ＿ＲＡＳ*、ＦＵＳＥ＿ＣＡＳ*およびＦＵＳＥ＿ＤＱ１*により、ＮＭＯＳトランジスタＮ９はオンになり、ＰＭＯＳトランジスタＰ６はオフになる。ＮＭＯＳトランジスタＮ９およびＰＭＯＳトランジスタＰ５がオンであるとき、供給電圧Ｖccが、ＮＡＮＤゲート３８（図示せず）への入力としてパスゲート３６を通過する。ＮＭＯＳトランジスタＮ８およびＰＭＯＳトランジズタＰ６がオフであるため、入力信号ＤＱ２、ＤＱ３およびＤＱ４は、ＮＡＮＤゲート３８（図示せず）への入力としてパスゲート３６を通過しない。別の実施形態では、ＮＭＯＳトランジスタＮ７およびＮ９を省略してもよい。
このように、本発明は、マルチメモリ装置モジュールの集積メモリ回路のうちの１つの集積メモリ回路の冗長メモリセルなどの機能回路をイネーブルするための回路およびその方法を提供するという利点を有する。この回路および方法はまた、動作不能な標準メモリセルを有するマルチメモリ装置モジュールを修復するために用いた場合に、成功修復レートの増加を与えるという利点を有する。
以上、本発明を好適な実施形態を参照して説明してきたが、本発明はこの好適な実施形態に限定されるわけではない。むしろ、本発明は、ここで説明した本発明の原理に従って動作するすべての等価な装置あるいは方法をその範囲内に含む添付の請求の範囲によってのみ限定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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