(57)【特許請求の範囲】
【請求項１】
遊技機を制御するための遊技機用の中央処理装置において、
モードを切り替える信号が与えられるとこれに対応したモードを設定するモード制御部と、
このモード制御部に設定されているモードに応じて切り替え信号を記憶する切り替え設定レジスタと、
バス上に供給されるアドレス信号をデコードしてチップセレクト信号を生成するチップセレクト部と、
前記切り替え信号に応じて前記アドレス信号と前記チップセレクト部が生成したチップセレクト信号とを切り替えて外部に出力可能なインタフェース部と、を備えたことを特徴とする遊技機用中央処理装置。
【請求項２】
前記切り替え設定レジスタは、前記モード制御部に記憶されているモードが検査モードであるときには、前記インタフェース部から前記アドレス信号が出力され、前記モード制御部に記憶されているモードが通常モードであるときには、前記インタフェース部から前記チップセレクト信号が出力されるように、前記切り替え信号を記憶するようになっている請求項１記載の遊技機用中央処理装置。
【請求項３】
遊技機を制御するための遊技機用の中央処理装置において、
バス上に供給されるアドレス信号をデコードしてチップセレクト信号を生成するチップセレクト部と、
前記アドレス信号と前記チップセレクト部が生成したチップセレクト信号とを切り替えて出力可能なインタフェース部と、を備え、
前記インタフェース部は、外部チップセレクト部を装着可能に構成され、前記外部チップセレクト部は、前記インタフェース部から前記アドレス信号が出力される場合、このアドレス信号に対応するチップセレクト信号を出力することを特徴とする遊技機用中央処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パチンコ機等の遊技機を制御するための中央処理装置（ＣＰＵ）に関する。
【０００２】
【従来の技術】
今日、パチンコ機等の遊技機を構成する各種の電動部品の制御を行うために、遊技機内部に遊技機用の中央処理装置（ＣＰＵ）が設けられており、このＣＰＵが予め定められたプログラムに従った動作を行うことによって、所定の制御動作が実行可能になっている。そして、このＣＰＵが動作を行う際には、ＣＰＵ内部のバス上に実アドレスや実データを送出する。
【０００３】
ところで、このＣＰＵを用いて遊技機を開発するためには、ＣＰＵがプログラムに従った動作を行うのに従って、実アドレスや実データをＣＰＵ外部出力可能な構成にしておくことが好ましいが、このような構成によれば、出力されるアドレスやデータを手掛かりに内蔵されたプログラムを解析し、解析結果を反映して自己に有利なようにプログラムを改ざんする者が現れる可能性がある。
【０００４】
そこで、予めプログラムを暗号化しておき、必要時にはこれを復号化するための復号化回路を設けておき、この復号化回路によって復号化されたプログラムにしたがって、ＣＰＵが動作を行うようにすることが提案されていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような復号化回路を設けた構成では、コストの増加や基板に装着される回路系の大きさの巨大化を招いてしまうとともに、ＣＰＵ外部には、ＣＰＵの動作に伴った何らの情報も出力されないため、また、通常アセンブラにより得たＲＯＭデータを、一旦、暗号化手段を介して暗号化した後、この暗号化したものを実際にＲＯＭに書き込むなど、遊技機開発工数が増加してしまうという問題があった。
【０００６】
そして、パチンコ機では検査機関の検査が行われなければ販売製品として認められないため、この検査機関によって、ＣＰＵの動作等を検査可能な構成にしなければならないという要請もある。
【０００７】
本発明は、このような従来の課題を解決するためになされたもので、その目的は、動作を第三者に把握されないようにしつつも、検査機関のみにはその動作を把握可能な遊技機用ＣＰＵを提供する点にある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る発明によれば、遊技機を制御するための遊技機用の中央処理装置において、モードを切り替える信号が与えられるとこれに対応したモードを設定するモード制御部と、このモード制御部に設定されているモードに応じて切り替え信号を記憶する切り替え設定レジスタと、バス上に供給されるアドレス信号をデコードしてチップセレクト信号を生成するチップセレクト部と、前記切り替え信号に応じて前記アドレス信号と前記チップセレクト部が生成したチップセレクト信号とを切り替えて外部に出力可能なインタフェース部と、を備えたことを特徴とする遊技機用中央処理装置が提供される。
請求項２に係る発明のように、前記切り替え設定レジスタは、前記モード制御部に記憶されているモードが検査モードであるときには、前記インタフェース部から前記アドレス信号が出力され、前記モード制御部に記憶されているモードが通常モードであるときには、前記インタフェース部から前記チップセレクト信号が出力されるように、前記切り替え信号を記憶するように構成することができる。
【０００９】
これによれば、インタフェース部が、設定されているモードに応じてアドレス信号とチップセレクト信号とを切り替えて出力できるので、例えば、通常時にはチップセレクト信号を出力し、検査時のような特殊な場合のみアドレス信号を出力する様にしたため、第三者によるプログラムの解析を困難にすることができる。
【００１０】
また、上記目的を達成するために、請求項３に係る発明によれば、遊技機を制御するための遊技機用の中央処理装置において、バス上に供給されるアドレス信号をデコードしてチップセレクト信号を生成するチップセレクト部と、前記アドレス信号と前記チップセレクト部が生成したチップセレクト信号とを切り替えて出力可能なインタフェース部と、を備え、前記インタフェース部は、外部チップセレクト部を装着可能に構成され、前記外部チップセレクト部は、前記インタフェース部から前記アドレス信号が出力される場合、このアドレス信号に対応するチップセレクト信号を出力することを特徴とする遊技機用中央処理装置が提供される。
【００１１】
これによれば、外部チップセレクト部をインタフェース部に装着すると、外部チップセレクト部からはチップセレクト信号が出力されるとともに、インタフェース部からはアドレス信号が出力され、このアドレス信号を用いて検査機関による検査が可能になり、かつ、チップセレクト信号を用いて遊技機を通常動作させることも可能になる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しつつ説明する。
図１に本発明の実施の形態にかかる遊技機用ＣＰＵ１００のブロック構成図を示す。
【００１３】
この遊技機用ＣＰＵ１００は、２ビットのデジタル信号ＭＯＤＥＡ、ＭＯＤＥＢが与えられるとこれに対応したモードを設定するモード制御部１０と、図示しない水晶発振回路から与えられる信号（ＸＴＡＬ）に基づいてクロックを生成して各部に供給する（同期用クロックＥのみ図示）クロック発生部２０と、通常のＣＰＵが有する汎用機能を備えた汎用機能部３０と、暗号化されたプログラムを記憶するワンタイムプログラム型のリードオンリーメモリ（ＯＴＰ・ＲＯＭ）であるＥＰＲＯＭ５０と、ＣＲ式パチンコ機の複数種類の確率設定値等の遊技機の制御に必要な各種のデータを記憶する電気的書換え可能なリードオンリーメモリであるＥＥＰＲＯＭ６０と、各種の処理の際にワークエリアとして機能するＲＡＭ７０と、１６ビットのアドレス信号（ＡＤＲ００〜ＡＤＲ１５）からチップセレクト信号（ＣＳ００〜ＣＳ１５）を生成するチップセレクト部８０（アドレスデコーダ）と、データ（Ｄ０〜Ｄ７）、アドレス（ＡＤＲ００〜ＡＤＲ１６）、および、チップセレクト信号を出力する端子とを備えたバスインタフェース部９０と、図示しないレジスタやＡＬＵ等を備え、ＥＰＲＯＭ５０に記憶されたプログラムに従って動作を行うＣＰＵコア４０とを有していて、各構成部は、データ線、アドレス線、および、コントロール線を含んでなるバス８５で情報を送受可能に接続されている。
【００１４】
モード制御部１０は、２ビットのデジタル信号ＭＯＤＥＡ、ＭＯＤＥＢが与えられるとこれに応じたモード設定を行う。例えば、ローレベルの信号を「０」、ハイレベルの信号を「１」とすると、「ＭＯＤＥＡ＝０，ＭＯＤＥＢ＝０」の場合（通常モード）、バスインタフェース９０がチップセレクト信号を出力するように、制御線にデジタル信号を与えるための動作を行い、「ＭＯＤＥＡ＝０，ＭＯＤＥＢ＝１」の場合（ＲＯＭ書き込みモード）、バスインタフェース９０を介してＥＰＲＯＭ５０やＥＥＰＲＯＭ６０への情報を書き込み可能とするように、制御線にデジタル信号を与えるための動作を行い、「ＭＯＤＥＡ＝１，ＭＯＤＥＢ＝０」の場合（ベリファイモード）、同様にバスインタフェース９０を介して外部マスターＲＯＭ（図示せず）とのベリファイ動作を可能とし、そして、「ＭＯＤＥＡ＝１，ＭＯＤＥＢ＝１」の場合（検査モード）、検査機関が検査可能にバスインタフェース９０がアドレス信号を出力するように、制御線にデジタル信号を与えるための動作を行う。
【００１５】
汎用機能部３０は、リセット信号（ＲＥＳＥＴ）によってリセットされ割り込み信号（ＩＲＱ）によって割り込み処理を開始させる割り込み制御部３１と、暴走等を検出する機能を有するウオッチドッグタイマーからなるウオッチドッグ部３３と、２種類のタイムアウト信号（ＴＭ０，ＴＭ１）を生成するタイマー部３２とを有する。
【００１６】
チップセレクト部８０は、１６ビットのアドレス信号（ＡＤＲ００〜ＡＤＲ１５）から図示しない１６種類のラッチＩＣをイネーブルするためのチップセレクト信号（ＣＳ００〜ＣＳ１５）を生成するアドレスデコーダ出力として動作する。
【００１７】
例えば、１６種類のラッチＩＣの各々に対して、一例として「７ＦＦ０（Ｈ）〜７ＦＦＦ（Ｈ）」のアドレスが割り当てられているものとすれば、アドレス信号が「７ＦＦ０（Ｈ）〜７ＦＦＦ（Ｈ）」のいずれかの番地を示す場合、対応するいずれかのチップセレクト信号がアクティブ（例えばローレベル）になる。
【００１８】
バスインタフェース部９０は、例えば、下位ビットから上位ビットまで１ビット毎に、制御信号（制御線上の信号）によってアドレスデータとチップセレクト信号を選択するためのアナログスイッチを有して構成可能である。
【００１９】
図２に示す例では、最下位ビットから最上位ビットまで各ビットに対応してアナログスイッチ９１ａ、…、９１ｂを有していて、アナログスイッチ９１ａは、ＣＳ００とＡＤＲ００とを切り替え可能に、また、アナログスイッチ９１ｂは、ＣＳ１５とＡＤＲ１５とを切り替え可能に構成されている。なお、例えば、ＣＰＵコア４０にバスを介して接続された切り替え設定レジスタ９２の内容が送られて、制御信号となるように構成されている。
【００２０】
そして、制御信号は、切り替え設定レジスタ９２にハイレベルの信号が書き込まれた時にチップセレクト信号を選択し、一方、切り替え設定レジスタ９２にローレベルの信号が書き込まれた時にアドレス信号を選択するようにアナログスイッチを選択するものにしておけばよい。このようにして、アドレス信号（ＡＤＲ００〜ＡＤＲ１５）とチップセレクト信号（ＣＳ００〜ＣＳ１５）を切り替える。
【００２１】
なお、図２は、バスインタフェース部９０の一例を示したものであり、アドレス信号とチップセレクト信号を切り替え可能な構成であれば他の態様のものでも良い。
【００２２】
まず、ＭＯＤＥＡ、ＭＯＤＥＢにハイレベルのデジタル信号を供給したとき、この遊技機用ＣＰＵ１００が通常モードになる。通常モードになると、モード制御部１０は、切り替え設定レジスタ９２にハイレベルの信号を記憶する。
【００２３】
ＣＰＵコア３０がＥＰＲＯＭ４０に記憶されているプログラムにしたがって動作すると、バス８５を介してＣＰＵ内部ではアドレスおよびデータが送受される。そして、バスインタフェース９０は、チップセレクト部８０が生成したチップセレクト信号を出力する。このチップセレクト信号を入力する図示しないいずれかのラッチＩＣは、データ（Ｄ０〜Ｄ７）をラッチする。このとき、アドレス信号そのものは出力されない。
【００２４】
一方、ＭＯＤＥＡ、ＭＯＤＥＢにハイレベルのデジタル信号を供給したとき、この遊技機用ＣＰＵ１００が検査モードになり、検査機関が遊技機用ＣＰＵ１００を検査するものとして動作説明を行う。まず、検査モードになると、モード制御部１０は、切り替え設定レジスタ９２にローレベルの信号を記憶する。
【００２５】
ＣＰＵコア３０がＥＰＲＯＭ４０に記憶されているプログラムにしたがって動作すると、バス８５を介してＣＰＵ内部ではアドレスおよびデータが送受される。そして、バスインタフェース９０は、アドレス信号を出力する。このとき、チップセレクト部８０のアドレスデコード動作によって、チップセレクト信号が生成されているが出力されない。
【００２６】
このようにして、バスインタフェース９０から出力される信号が、アドレス信号とチップセレクト信号との間で切り替え可能となる。したがって、この実施の形態によれば、通常時にはチップセレクト信号を出力し、検査機関での検査時等の特殊な場合のみアドレスを出力する様にしたため、第三者によるプログラムの解析を困難にすることができるという効果が得られる。
【００２７】
なお、モード制御部１０によって切り替え設定レジスタ９２の内容を変更するのではなく、プログラムによって強制的に切り替え設定レジスタ９２の記憶内容を設定して、所望の切り替えを行うような構成にしてもよい。
【００２８】
さて、検査用にバスインタフェース９０からアドレス信号が出力されている場合には、チップセレクト信号が出力されないため、通常状態においてチップセレクト信号により動作するラッチＩＣを駆動できず遊技機の制御動作を行えないことになる。そこで、バスインタフェース９０からアドレス信号が出力されたままで、このアドレス信号に基づいてチップセレクト信号を生成する外部チップセレクト部２００を遊技機用ＣＰＵ１００に装着可能に構成すれば、検査機関がアドレス信号を用いた検査行いながら、チップセレクト信号を用いた通常の遊技機制御を行うことが可能となる。
【００２９】
図３に外部チップセレクト部２００を遊技機用ＣＰＵ１００に装着して様子を示す。これによれば、外部チップセレクト部２００は、チップセレクト部８０と同等の動作を行い、アドレス信号（ＡＤＲ００〜ＡＤＲ１５）を用いてチップセレクト信号（ＣＳ００〜ＣＳ１５）を生成している。
【００３０】
そこで、図４を参照して、この外部チップセレクト部２００を実現するための具体的な構成例について説明する。
図４は、外部チップセレクト部２００の一部、具体的には、チップセレクト信号ＣＳ００およびＣＳ０１の生成部のみの構成図である。
【００３１】
まず、チップセレクト信号ＣＳ００を生成部は、４本の入力端子を有するＮＡＮＤゲート回路２１０と、この４本の入力端子の夫々に接続されるＡＮＤゲート回路２０１、２０２、２０３、２０４とを有している。なお、ＮＡＮＤゲート回路２１０は、クロック発生部２０で生成された同期用クロックＥが入力されて、この同期用クロックＥがハイレベルの時のみローレベルの信号が出力可能となっている。なお、このクロックＥは、ＣＰＵコアをモトローラ社製（モトローラは登録商標）「６８ＨＣ１１」とした場合のものである。
【００３２】
また、ＡＮＤゲート回路２０１は、アドレス線ＡＤＲ００〜ＡＤＲ０３の信号の各々をＮＯＴゲート回路２２０、２２１、２２２、２２３で反転したものを入力可能に構成され、ＡＮＤゲート回路２０２は、アドレス線ＡＤＲ０４〜ＡＤＲ０７の信号を入力可能に構成され、ＡＮＤゲート回路２０３は、アドレス線ＡＤＲ０８〜ＡＤＲ１１の信号を入力可能に構成され、さらに、ＡＮＤゲート回路２０４は、アドレス線ＡＤＲ１２〜ＡＤＲ１４の信号とアドレス線ＡＤＲ１５の信号をＮＯＴゲート回路２２４で反転したものを入力可能に構成されている。
【００３３】
ＡＮＤゲート回路２０１は、アドレス線ＡＤＲ００〜ＡＤＲ０３の信号が「００００」のときハイレベルの信号を出力し、ＡＮＤゲート回路２０２は、アドレス線ＡＤＲ０４〜ＡＤＲ０７の信号が「１１１１」のときハイレベルの信号を出力し、ＡＮＤゲート回路２０３は、アドレス線ＡＤＲ０８〜ＡＤＲ１１の信号が「１１１１」のときハイレベルの信号を出力し、さらに、ＡＮＤゲート回路２０４は、アドレス線ＡＤＲ１２〜ＡＤＲ１５の信号が「０１１１」のときハイレベルの信号を出力する。
【００３４】
そして、４つのＡＮＤゲート回路２０１〜２０４までの出力が「１」の時、ＡＮＤゲート回路２１０はローレベルの信号をチップセレクト信号ＣＳ００として出力する。したがって、アドレス信号が「７ＦＦ０（Ｈ）」の時、図示しないラッチＩＣをイネーブル状態（アクティブローとする）とするチップセレクト信号ＣＳ００が出力される。
【００３５】
また、チップセレクト信号ＣＳ０１を生成部は、４本の入力端子を有するＮＡＮＤゲート回路２１１と、この４本の入力端子の夫々に接続されるＡＮＤゲート回路２０５、２０６、２０７、２０８とを有している。また、上述した同期用信号ＥがＮＡＮＤゲート回路２１１に入力されている。
【００３６】
また、ＡＮＤゲート回路２０５は、アドレス線ＡＤＲ００の信号とアドレス線ＡＤＲ０１〜ＡＤＲ０３信号の各々をＮＯＴゲート回路２２５、２２６、２２７で反転したものを入力可能に構成され、ＡＮＤゲート回路２０６は、アドレス線ＡＤＲ０４〜ＡＤＲ０７の信号を入力可能に構成され、ＡＮＤゲート回路２０７は、アドレス線ＡＤＲ０８〜ＡＤＲ１１の信号を入力可能に構成され、さらに、ＡＮＤゲート回路２０８は、アドレス線ＡＤＲ１２〜ＡＤＲ１４の信号とアドレス線ＡＤＲ１５の信号をＮＯＴゲート回路２２８で反転したものを入力可能に構成されている。
【００３７】
ＡＮＤゲート回路２０５は、アドレス線ＡＤＲ００〜ＡＤＲ０３の信号が「０００１」のときハイレベルの信号を出力し、ＡＮＤゲート回路２０６は、アドレス線ＡＤＲ０４〜ＡＤＲ０７の信号が「１１１１」のときハイレベルの信号を出力し、ＡＮＤゲート回路２０７は、アドレス線ＡＤＲ０８〜ＡＤＲ１１の信号が「１１１１」のときハイレベルの信号を出力し、さらに、ＡＮＤゲート回路２０８は、アドレス線ＡＤＲ１２〜ＡＤＲ１５の信号が「０１１１」のときハイレベルの信号を出力する。
【００３８】
そして、４つのＡＮＤゲート回路２０５〜２０８までの出力が「１」の時、ＡＮＤゲート回路２１１はローレベルの信号をチップセレクト信号ＣＳ０１として出力する。したがって、アドレス信号が「７ＦＦ１（Ｈ）」の時、図示しないラッチＩＣをイネーブル状態（アクティブローとする）とするチップセレクト信号ＣＳ０１が出力される。
【００３９】
このようにすれば、アドレス信号が「ＦＦＦ０（Ｈ）」、「ＦＦＦ１（Ｈ）」、…、「ＦＦＦＦ（Ｈ）」のときアクティブとなるチップセレクト信号ＣＳ００〜ＣＳ１５を生成する、チップセレクト部８０と同等の機能を有する外部チップセレクト部２００を実現することが可能になる。
【００４０】
したがって、図３に示すように、外部チップセレクト部２００にアドレス信号ＡＤＲ００〜ＡＤＲ１５を入力すれば、チップセレクト部８０と同様にチップセレクト信号を生成することが可能となる。
【００４１】
これによれば、インタフェース部９０からはアドレスが出力され、このアドレスを用いて検査機関による検査が可能になり、かつ、外部チップセレクト部２００から出力されるチップセレクト信号を用いて遊技機を通常動作させることも可能になる。その結果、開発者工数が増加することを防止することも可能となる。
【００４２】
次に、図５を参照して本発明の実施の形態にかかる遊技機用ＣＰＵ１００および外部チップセレクト部２００の具体的な構成例について説明する。
図５は、本発明の実施の形態にかかる遊技機用ＣＰＵや外部チップセレクト部の基板への装着状態を示す模式図であり、図５（ａ）は、遊技機用ＣＰＵ１００を装着するための、ＩＣソケット等で実現したソケット部５１０を備え、自身を遊技機裏側等に装着可能な遊技機制御用基板５００の構成を示しており、また、図５（ｂ）は、別途用意しておく検査用サブ基板の構成を示している。そして、このソケット部５１０には、通常時には、遊技機用ＣＰＵ１００が直接装着され、一方、検査モード時には、検査用サブ基板５２０が装着される。この検査用サブ基板５２０には、遊技機制御用基板５００のソケット部５１０に装着可能なように突出形成された接続用ピン５４０が設けられていて、さらに、遊技機用ＣＰＵ１００および外部チップセレクト部２００が装着可能（図５（ｂ）は、遊技機用ＣＰＵ１００および外部チップセレクト部２００を装着した状態を図示している）に構成されているとともに、アドレスバス、データバスおよびコンロールバス上の情報をモニターするためのモニター端子５３０が備えられている。
【００４３】
そして、接続用ピン５４０は、ＩＣソケットを挿入可能な形状を有しているとともに、各端子のピン配置は遊技機用ＣＰＵ１００と全く同じ配置となっている。遊技機用ＣＰＵ１００と異なる点は、「ＣＳ＊＊／ＡＤＲ＊＊」（＊＊は、例えば、００から１５までの数）が直接接続される代わりに、外部チップセレクト部２００からのチップセレクト信号「ＣＳ＊＊」（＊＊は、例えば、００から１５までの数）が接続される点にある。その他の信号は、検査用サブ基板５２に装着された遊技機用ＣＰＵ１００から直接この接続用ピン５４０に接続供給される。
【００４４】
さらには、外部チップセレクト部２００が、遊技機用ＣＰＵ１００からのアドレスよりチップセレクト信号「ＣＳ＊＊」を生成するように接続されている。また、検査機関が検査するために必要な信号がモニター端子５３０から取出し可能に接続されている。接続される信号としては、遊技機用ＣＰＵ１００からのアドレスバス「ＡＤＲ＊＊」、データバス（Ｄ０〜Ｄ７）、コントロール信号（Ｅ、Ｒ／Ｗ ）等が挙げられる。このモニター端子５３０は、外部のロジックアナライザー等の検査装置に接続されて、プログラムの検査、解析が可能となる。
【００４５】
なお、遊技機用ＣＰＵ１００は、この検査用サブ基板５２０に接続されたときに、自動的に検査モードになるように構成しておけば良い。このためには、ＭＯＤＥＡ、ＭＯＤＥＢに所望のデジタル信号が供給されるように、遊技機用ＣＰＵ１００を装着するＩＣソケットの所望のピン位置に、所望のデジタル信号が供給されるようにしておけばよい。このような構成の検査用サブ基板５２０は、接続用ピン５４０によって、ソケット部５１０に装着される。
【００４６】
この装着によって、遊技機用ＣＰＵ１００からの信号は、遊技機制御用基板５００側に供給可能となるので、この遊技機制御用基板５００はあたかも通常モードで動作している遊技機用ＣＰＵ１００が装着されているのと同様に動作を行う。
【００４７】
さらには、外部チップセレクト部２００の性能を遊技機用ＣＰＵ１００に内蔵されているチップセレクト部８０と同一機能のもので構成すれば、ＣＰＵ１００を直接装着した場合と全く同じ条件で動作可能となる。一方、遊技機用ＣＰＵ１００が装着された検査用サブ基板５２０側は、そのモニター端子５３０にロジックアナライザー等の外部検査機器が接続されて、動作の検査、解析が可能になる。なお、以上述べてきた実施の形態の説明では、特に、パチンコ機を想定して行ったが、本発明は、パチスロ等の他の遊技機に適用しても好適な遊技機用ＣＰＵを提供するものである。
【００４８】
【発明の効果】
以上説明したように、請求項１、２に係る発明によれば、インタフェース部が、設定されているモードに応じてアドレス信号とチップセレクト信号とを切り替えて出力するので、通常時にはチップセレクト信号を出力するとともに、検査機関での検査時にはアドレス信号を出力し、検査機関での検査を可能にしつつ第三者によるプログラムの解析を困難にすることができるという効果が得られる。
【００４９】
また、請求項３に係る発明によれば、外部チップセレクト部をインタフェース部に装着すると、外部チップセレクト部からはチップセレクト信号が出力されるとともに、インタフェース部からはアドレス信号が出力され、このアドレス信号を用いて検査機関による検査が可能になり、かつ、チップセレクト信号を用いて遊技機を通常動作させることも可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる遊技機用ＣＰＵのブロック構成図である。
【図２】バスインタフェース部の構成図である。
【図３】外部チップセレクト部を接続した遊技機用ＣＰＵのブロック構成図である。
【図４】外部チップセレクト部の構成図である。
【図５】本発明の実施の形態にかかる遊技機用ＣＰＵや外部チップセレクト部の基板への装着状態を示す模式図である。
【符号の説明】
１０  モード制御部
２０  クロック発生部
３０  汎用機能部
３１  割り込み制御部
３２  タイマー部
３３  ウオッチドッグ部
３４  ＰＷＭ部
４０  ＣＰＵコア
５０  ＥＰＲＯＭ
６０  ＥＥＰＲＯＭ
７０  ＲＡＭ
８０  チップセレクト部
９０  バスインタフェース部
９１ａ  アナログスイッチ
９１ｂ  アナログスイッチ
９２  切り替え設定レジスタ
１００  遊技機用ＣＰＵ
２００  外部チップセレクト部
２０１〜２０８  ＡＮＤゲート回路
２１０  ＮＡＮＤゲート回路
２１１  ＮＡＮＤゲート回路
２２０〜２２８  ＮＯＴゲート回路
５００  遊技機制御用基板
５１０  ソケット部
５２０  検査用サブ基板
５３０  モニター端子
５４０  接続用ピン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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