(57)【特許請求の範囲】
【請求項１】
半導体基板の領域上に浮遊ゲート電極を含む積層膜を介して制御ゲート電極が形成されている複数のメモリトランジスタが、ビット線に接続されている選択トランジスタとソース線に接続されている他の選択トランジスタとの間に直列接続され、前記２つの選択トランジスタと前記複数のメモリトランジスタをそれぞれ含むメモリブロックがマトリックス状に配置され、かつ、行方向の複数のメモリブロックごとに、行方向に並ぶ各行のメモリトランジスタの制御ゲート電極が共通接続されて平行ストライプ状の複数のワード線が形成されているメモリアレイと、
プログラム対象の選択メモリトランジスタを含む選択メモリブロック内で、前記選択メモリトランジスタが接続されている選択ワード線に、当該選択メモリトランジスタの前記浮遊ゲート電極に電荷を注入し又は引き抜く電圧を印加する行デコーダ回路と、
前記複数のワード線間の離間スペース、および、ワード線と前記選択トランジスタのゲート電極との離間スペースに各々形成され、それぞれが、隣接するメモリトランジスタの前記浮遊ゲート電極および前記半導体基板の領域と容量結合する複数のブースト行線と、
前記選択メモリブロック内で、前記選択ワード線に幅方向両側で隣接する２本のブースト行線に、当該選択ワード線による前記浮遊ゲート電極の電位制御を補助する第１電圧を印加し、残りのブースト行線に、前記選択メモリブロックとワード線を共有する非選択メモリブロックで前記半導体基板の領域の電位をブーストするための、前記第１電圧と異なる第２電圧を印加するブースト制御回路と、
を有する不揮発性半導体記憶装置。
【請求項２】
前記ブースト行線は、前記浮遊ゲート電極を含む前記積層膜と前記制御ゲート電極による溝状の凹部を、絶縁膜を介して埋め込むかたちで形成されている
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ブースト行線は、高融点金属膜，不純物がドープされたポリシリコン膜，不純物がドープされたポリシリコン膜と高融点金属シリサイド膜との積層膜の何れかにより構成されている
請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリトランジスタは、前記半導体基板のチャネル形成領域上に、トンネル絶縁膜，前記浮遊ゲート電極，中間絶縁膜，前記制御ゲート電極が順に積層されてなるスタックゲート構造を有し、
前記ブースト制御回路は、前記ブースト行線に所定電圧を印加することにより、当該ブースト行線に隣り合う前記メモリトランジスタの不純物拡散領域または前記浮遊ゲート電極の電位を制御する
請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２電圧は、前記第１電圧より高い電圧値を有する
請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板の領域上に浮遊ゲート電極を含む積層膜を介して制御ゲート電極が形成されている複数のメモリトランジスタが、ビット線に接続されている選択トランジスタとソース線に接続されている他の選択トランジスタとの間に直列接続され、前記２つの選択トランジスタと前記複数のメモリトランジスタをそれぞれ含むメモリブロックがマトリックス状に配置され、かつ、行方向の複数のメモリブロックごとに、行方向に並ぶ各行のメモリトランジスタの制御ゲート電極が共通接続されて平行ストライプ状の複数のワード線が形成されているメモリアレイと、
プログラム対象の選択メモリトランジスタを含む選択メモリブロック内で、前記選択メモリトランジスタが接続されている選択ワード線に、当該選択メモリトランジスタの前記浮遊ゲート電極に電荷を注入し又は引き抜く電圧を印加する行デコーダ回路と、
前記複数のワード線間の離間スペース、および、ワード線と前記選択トランジスタのゲート電極との離間スペースに各々形成され、それぞれが、隣接するメモリトランジスタの前記浮遊ゲート電極および前記半導体基板の領域と容量結合する複数のブースト行線と、
前記選択メモリブロック内で、前記選択ワード線に幅方向両側で隣接する２本のブースト行線に、当該選択ワード線による前記浮遊ゲート電極の電位制御を補助する第１電圧を印加し、残りのブースト行線に、前記選択メモリブロックとワード線を共有する非選択メモリブロックで前記半導体基板の領域の電位をブーストするための、前記第１電圧と異なる第２電圧を印加するブースト制御回路と、を有する不揮発性半導体記憶装置の製造方法であって、
前記選択トランジスタのゲート電極および前記メモリトランジスタの制御ゲート電極を形成し、
当該制御ゲート電極同士の間あるいは制御ゲート電極と前記ゲート電極との間の離間スペースを通して不純物を前記半導体基板の領域に注入しソースまたはドレインとなる不純物拡散領域を形成し、
前記離間スペースを埋め込む絶縁膜と導電膜を、この順で全面に成膜し、
成膜した導電膜表面を平坦化し当該導電膜を前記離間スペースごとに孤立するように分断することにより、隣り合うメモリトランジスタの前記不純物拡散領域または前記浮遊ゲート電極と容量結合し、前記ブースト制御回路によって電圧印加が制御されて当該不純物拡散領域または前記浮遊ゲート電極の電位をブーストする複数のブースト行線を形成する
不揮発性半導体記憶装置の製造方法。
【請求項７】
前記導電膜表面の平坦化は、エッチバックにより行う
請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記導電膜は、高融点金属膜，不純物がドープされたポリシリコン膜，不純物がドープされたポリシリコン膜と高融点金属シリサイド膜との積層膜の何れかにより形成する
請求項６に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータのプログラムが可能な不揮発性半導体記憶装置に関する。特定的には、本発明は、メモリトランジスタの書き込み，消去或いは書き込み禁止設定の電圧印加時に、より高速で低電圧動作が可能なトランジスタ内電位上昇の促進化技術に関する。
【０００２】
【従来の技術】
現在、フローティングゲートを有する一括消去型の不揮発性半導体メモリ（フラッシュメモリ）では、多くの種類のメモリセル方式が提案されているが、その中でもっともセルサイズが小さく大容量化が可能なセル方式として、ＮＡＮＤ型がある。
ＮＡＮＤ型フラッシュメモリは、複数のメモリトランジスタを直列接続してＮＡＮＤ列と称されるメモリブロックを構成し、２個のＮＡＮＤ列で１個のビットコンタクトおよびソース線を共有することにより、１ビットあたりの実効的なセル面積の縮小を可能としたものである。
【０００３】
一般的なＮＡＮＤ型フラッシュメモリにおいて、その消去動作時に、選択ＮＡＮＤ列の全ワード線に０Ｖ、非選択ＮＡＮＤ列の全ワード線および基板に高電圧（例えば、２０Ｖ）を印加する。
その結果、選択ＮＡＮＤ列のメモリトランジスタのみ、フローティングゲートから基板に電子が引き抜かれて、メモリトランジスタのしきい値電圧は負方向にシフトして、例えば−３Ｖ程度になる。
【０００４】
一方、データのプログラム動作は、選択するワード線に接続されたメモリトランジスタ一括に、いわゆるページ単位で行われ、選択するワード線に高電圧（例えば、１８Ｖ）を、プログラム（“１”データを記憶）すべきメモリトランジスタが接続されたビット線に０Ｖ、プログラムを禁止（“０”データを保持）すべきメモリトランジスタが接続されたビット線に中間電位（例えば、９Ｖ）を印加する。
その結果、プログラムすべき選択メモリトランジスタのみ、フローティングゲート中に電子が注入されて、選択メモリトランジスタのしきい値電圧は正方向にシフトして、例えば２Ｖ程度になる。
【０００５】
かかるＮＡＮＤ型フラッシュメモリにおいては、データのプログラムおよび消去とともＦＮ(Fowler Nordheim) トンネル電流により行うため、動作電流をチップ内昇圧回路から供給することが比較的に容易であり、単一電源で動作させ易いといった利点がある。
また、ページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータプログラムが行われるため、当然の結果として、プログラム速度の点で優位である。
【０００６】
しかしながら、ＮＡＮＤ型フラッシュメモリでは、セルの微細化が進むにつてて、コントロールゲートとフローティングゲートとのあいだのオーバーラップ面積を十分に確保することが難しく、コントロールゲートと、フローティングゲートまたは基板との結合容量の比率（カップリング比）をあげることが困難になっている。
書き込み／消去の動作速度はカップリング比に依存しており、特に、しきい値電圧の検証(Verify)をともないながら何度も繰り返し行われる書き込み動作において、上記カップリング比が小さいことが動作速度に与える影響は深刻なものとなる。また、動作速度は印加電圧に依存することから、更に高速化要求が強まり、電源電圧が現在の３．３Ｖから将来は２．５Ｖまたは１．５Ｖといったように低電圧化されてることが予想されるなかで、書き込み／消去時の電圧を下げること（スケーリング）が年々、難しくなっている。この書き込み／消去時の電圧スケーリングが素子の微細化や高速化のトレンドに追いつかないことは、結果的に、内部の昇圧回路に対し昇圧能力を高いレベルで要求することになり、その回路的な負担を益々増大させている。
【０００７】
この内部昇圧回路の回路的な負担を低減する意味では、プログラム時における非選択メモリトランジスタの書き込み防止の際、非選択ビット線に印加が必要であった中間電圧をできるだけ低電圧化することが重要である。また、プログラム／検証動作の度に非選択ビット線を中間電圧の充電することは、その電圧切り替え時間によってプログラム速度が律束され、高速プログラムを阻害する。
これらの要請から、書き込み時に非選択メモリセルへの書き込み防止を非選択ビット線に中間電圧を印加することなく行い得る技術が、「IEEE JOURNAL OF SOLID-STATE CIRCUITS VOL.30, NO.11, NOVEMBER, 1995, p1152 〜p1153 における記述、及びFig.5, Fig.6」に開示されている。
上記文献に開示されたデータプログラム動作では、プログラムを禁止すべきメモリトランジスタが接続されたＮＡＮＤ列を選択トランジスタのカットオフによりフローティング状態にして、当該ＮＡＮＤ列のチャネル部電圧を、主として非選択ワード線に印加されるパス電圧（例えば、１０Ｖ）との容量カップリングにより自動的に昇圧する。この昇圧動作はセルフブーストと呼ばれ、これにより非選択メモリトランジスタのフィローティングゲートと基板間の電界が緩和され、プログラム禁止状態が設定される。
【０００８】
セルフブースト技術によるチャネル部昇圧は、非選択ワード線に印加されるパス電圧により行うことから、メモリトランジスタのカップリング比が十分でないとブースト効率がよくない。また、場合によっては、限られた時間内にプログラム禁止状態に移行できず、プログラム防止自体が出来ないといった事態を招くこともある。
【０００９】
以上述べてきたように、素子微細化によるカップリング比の低下が不揮発性メモリの高速化，低電圧化および正常動作に及ぼす影響は極めて甚大であるが、最近、このカップリング比低下を防止する技術として、「IEEE IEDM'96(CD-ROM)においてブースタプレート(Booster Plate) 技術が提案されている。また、同じ技術が「Sympodium on VLSI Technology Digest of Technical Papers, P238, 1996 （文献２）」において記載されている。
【００１０】
図７および図８は、上記文献１に開示された図である。図７は、ブースタプレートが適用されたＮＡＮＤ列の平面図、図８は、図７のII−II線に沿った断面図である。
図７および図８中、符号１００は半導体基板のメモリアレイ領域に形成されたｐ型ウェル、１０２はメモリトランジスタのドレイン及びソースとなるｎ型不純物拡散領域、１０４はＶss接続部またはビットコンタクト部のｎ型不純物拡散領域、１０６ディプレッション形トランジスタ（パストランジスタ）の既形成チャネルをなすｎ形不純物導入領域、１０８はトンネル酸化膜、１１０はフローティングゲート、１１２はＯＮＯ(Oxide-Nitride-Oxide) 膜、１１４はコントロールゲート、１１６，１１８は層間絶縁膜である。
【００１１】
このＮＡＮＤ型フラッシュメモリでは、ビット線ＢＬと共通ソース線ＣＳＬとの間に、平行に配置され互いに対をなす２本のＮＡＮＤ列が共通なビットコンタクトを介して並列に接続されている。これは、ビット線ＢＬをレイアウトする際のカラム方向のピッチを通常の倍に緩和して、ビット線をなすアルミニウム配線と不純物拡散層とを接続するビットコンタクトＢＣ、及び図示せぬデータラッチ回路の配置スペースを確保するためである。
各ＮＡＮＤ列では、ドレイン選択トランジスタＳＴd 、パストランジスタＴＲpass、メモリトランジスタＭＴ1 〜ＭＴ32およびソース選択トランジスタＳＴs が直列接続、即ち電流方向を揃えて一列に接続されている。
メモリトランジスタＭＴ1 〜ＭＴ32は、コントロールゲート１１４を兼用するワード線ＭＬ1,ＭＬ2,…, ＭＬ32の論理レベルに応じて制御される。
【００１２】
ドレイン選択トランジスタＳＴd およびパストランジスタＴＲpassが異なるＮＡＮＤ列間で対をなし、そのトランジスタ対のゲートが電源供給選択線ＳＳＬ1 とＳＳＬ2 にそれぞれ接続されている。パストランジスタＴＲpassは、ディプレッション形で常時オン状態に維持される。このため、ＮＡＮＤ列の電流チャネルは、当該ＮＡＮＤ列の選択トランジスタＳＴd が接続された方の電源供給選択線の論理レベルに応じて、選択的に遮断／導通が制御される。電源供給選択線ＳＳＬ1 とＳＳＬ2 に相補信号が付与されるとすると、何れか一方のＮＡＮＤ列に電源電圧が供給されているときは、必ず他方のＮＡＮＤ列に電源電圧は供給されず、これにより差動的なＮＡＮＤ列の選択が行われる。
また、ソース選択トランジスタＳＴs は、ＧＮＤ接続選択線ＧＳＬの論理レベルに応じて制御される。なお、これらソース選択トランジスタＳＴs ，ドレイン選択トランジスタＳＴd およびパストランジスタＴＲpassは、２層のゲート層が上下に短絡されて単層ゲート構造となっている。
【００１３】
このＮＡＮＤ型フラッシュメモリでは、平面図では２本のＮＡＮＤ列の配置領域全面に、断面で見るとトランジスタ列上の層間絶縁膜層１１６および１１８に挟まれた状態で、ポリサイド(Polycide)からなるブースタプレート(Booster Plate) ＢＰが設けられている。
【００１４】
ブースタプレートＢＰは、データプログラム動作時に選択ワード線とともに同じ高電圧（上記文献１では、１２Ｖ）の電圧が印加される。このとき、微細化されて選択メモリトランジスタのコントロールゲート１１４とフローティングゲート１１０カップリング比が小さな場合でも、ブースタプレートＢＰとフローティングゲート１１０との容量カップリングによって、フローティングゲート１１０の電位上昇が速やかに行われる。先の述べたように１データ書き込みあたりプログラムが何回も繰り返されることから、このブースタプレートＢＰによる電位上昇促進によって、プログラム速度を大幅に短縮することができる。
また、ブースタプレートＢＰは基板とも容量カップリングしているので、書き込み禁止状態を速やかに設定できる。この際、従来のように非選択ワード線にパス電圧を印加する必要がなく、外部電源電圧ＶCC程度で済むことから、ワード線の制御が簡素化され、また昇圧回路の負担が低減できるといった、数々の利点を有している。
【００１５】
【発明が解決しようとする課題】
しかしながら、この従来のブースタプレート技術には、以下に示す２つの点で課題がある。
【００１６】
第１に、ブースタプレートＢＰは書き込み動作時にワード線ＷＬと同様に高速で書き込み時の電位（例えば、１２Ｖ）まで昇圧しなければならないが、ブースタプレートＢＰはワード線より遥に面積が大きくて浮遊容量が大きいので、電位上昇（充電）に時間がかかり、この面でデータ書き込み時間の短縮化を阻害している。すなわち、従来の技術では、ブースタプレートＢＰの浮遊容量が大きなことによって、カップリング比を上げただけの効果（高速性）が十分に引き出せていない。
【００１７】
第２の課題として、ブースタプレートＢＰは、その構造上、セルの直列つながりの単位であるＮＡＮＤ列全体を同一プレートで覆うことになるので、対フローティングゲートとのカップリング、対基板とのカップリングは同じ電位で貢献することになる。本来、これら２種類のカップリングに対しては当然ながらそれぞれ印加電圧に最適値があり、個別にブースタプレートＢＰの電位を設定したほうがよいと考えるのが自然である。しかし、従来のブースタプレート構造では、そのような個別設定が出来ないため印加電圧の設定範囲が狭く、電位制御の最適化が容易でなかった。
【００１８】
本発明は、このような実情に鑑みてなされ、メモリトランジスタの急速な電位上昇を促進し高速動作を達成するための制御電極構造を新たに提案し、これを用いた不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の不揮発性半導体記憶装置は、半導体基板の領域上に浮遊ゲート電極を含む積層膜を介して制御ゲート電極が形成されている複数のメモリトランジスタが、ビット線に接続されている選択トランジスタとソース線に接続されている他の選択トランジスタとの間に直列接続され、前記２つの選択トランジスタと前記複数のメモリトランジスタをそれぞれ含むメモリブロックがマトリックス状に配置され、かつ、行方向の複数のメモリブロックごとに、行方向に並ぶ各行のメモリトランジスタの制御ゲート電極が共通接続されて平行ストライプ状の複数のワード線が形成されているメモリアレイと、プログラム対象の選択メモリトランジスタを含む選択メモリブロック内で、前記選択メモリトランジスタが接続されている選択ワード線に、当該選択メモリトランジスタの前記浮遊ゲート電極に電荷を注入し又は引き抜く電圧を印加する行デコーダ回路と、前記複数のワード線間の離間スペース、および、ワード線と前記選択トランジスタのゲート電極との離間スペースに各々形成され、それぞれが、隣接するメモリトランジスタの前記浮遊ゲート電極および前記半導体基板の領域と容量結合する複数のブースト行線と、前記選択メモリブロック内で、前記選択ワード線に幅方向両側で隣接する２本のブースト行線に、当該選択ワード線による前記浮遊ゲート電極の電位制御を補助する第１電圧を印加し、残りのブースト行線に、前記選択メモリブロックとワード線を共有する非選択メモリブロックで前記半導体基板の領域の電位をブーストするための、前記第１電圧と異なる第２電圧を印加するブースト制御回路と、を有する。
【００２１】
本発明では好適に、前記メモリトランジスタは、前記半導体基板のチャネル形成領域上に、トンネル絶縁膜，前記浮遊ゲート電極，中間絶縁膜，前記制御ゲート電極が順に積層されてなるスタックゲート構造を有し、前記ブースト制御回路は、前記ブースト行線に所定電圧を印加することにより、当該ブースト行線に隣り合う前記メモリトランジスタの不純物拡散領域または前記浮遊ゲート電極の電位を制御する。
本発明では好適に、前記第２電圧は、前記第１電圧より高い電圧値を有する。
【００２２】
また、好適には、前記ブースト行線は、前記浮遊ゲート電極を含む前記積層膜と前記制御ゲート電極による溝状の凹部を、絶縁膜を介して埋め込むかたちで形成されている。
好適に、前記ブースト行線は、高融点金属膜，不純物がドープされたポリシリコン膜，不純物がドープされたポリシリコン膜と高融点金属シリサイド膜との積層膜の何れかにより構成されている。
【００２３】
このような構成の不揮発性半導体記憶装置では、浮遊ゲート電極の側面側にブースト行線が絶縁膜を介して隣接し、このブースト行線は補助的な制御電極として機能する。このため、浮遊ゲート電極と制御ゲート電極との見かけ上のオーバーラップ面積が増大し、データ書き込み／消去時の高速化に貢献する両者の容量結合が強化され、実質上、カップリング比が向上する。
この作用は従来のブースタプレートの場合でも同じであるが、ブースタプレートの場合、浮遊ゲート電極の側壁の容量結合強化に加え、ワード線（主たる制御ゲート電極）の上方にも補助的な制御電極（ブースタプレート）が延在している点で異なる。制御ゲート電極がワード線を成す場合は制御ゲート電極自身、または、制御ゲート電極からの距離が近いワード線による容量結合が支配的であることから、このワード線の上方部分での容量結合強化は殆ど期待できない。かえって、この部分の存在により浮遊容量が増大し高速化の妨げとなるし、印加電界が容量結合強化の寄与が大きなコントロールゲートの側壁に集中しないので、全面にブースタプレートを配置させる従来構成は高速性の面からは十分ではない。
これに対し、本発明の不揮発性半導体記憶装置では、制御ゲート電極のみでは容量結合が弱いスタックゲートの側壁部分にブースト行線が集中配置されてカップリング比の向上が、従来に比べ効率的に達成されている。加えて、本発明では、ワード線やビット線に対する浮遊容量も小さい。
【００２４】
一方、書き込み禁止状態の設定において重要となる対基板との容量結合についても、本発明におけるブースト行線が基板に最も近い位置に配線されていることから、この部分に印加電界を集中でき、浮遊容量を極力抑えながら対基板との容量カップリングが増強されている。
【００２５】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板の領域上に浮遊ゲート電極を含む積層膜を介して制御ゲート電極が形成されている複数のメモリトランジスタが、ビット線に接続されている選択トランジスタとソース線に接続されている他の選択トランジスタとの間に直列接続され、前記２つの選択トランジスタと前記複数のメモリトランジスタをそれぞれ含むメモリブロックがマトリックス状に配置され、かつ、行方向の複数のメモリブロックごとに、行方向に並ぶ各行のメモリトランジスタの制御ゲート電極が共通接続されて平行ストライプ状の複数のワード線が形成されているメモリアレイと、プログラム対象の選択メモリトランジスタを含む選択メモリブロック内で、前記選択メモリトランジスタが接続されている選択ワード線に、当該選択メモリトランジスタの前記浮遊ゲート電極に電荷を注入し又は引き抜く電圧を印加する行デコーダ回路と、前記複数のワード線間の離間スペース、および、ワード線と前記選択トランジスタのゲート電極との離間スペースに各々形成され、それぞれが、隣接するメモリトランジスタの前記浮遊ゲート電極および前記半導体基板の領域と容量結合する複数のブースト行線と、前記選択メモリブロック内で、前記選択ワード線に幅方向両側で隣接する２本のブースト行線に、当該選択ワード線による前記浮遊ゲート電極の電位制御を補助する第１電圧を印加し、残りのブースト行線に、前記選択メモリブロックとワード線を共有する非選択メモリブロックで前記半導体基板の領域の電位をブーストするための、前記第１電圧と異なる第２電圧を印加するブースト制御回路と、を有する不揮発性半導体記憶装置の製造方法であって、前記選択トランジスタのゲート電極および前記メモリトランジスタの制御ゲート電極を形成し、当該制御ゲート電極同士の間あるいは制御ゲート電極と前記ゲート電極との間の離間スペースを通して不純物を前記半導体基板の領域に注入しソースまたはドレインとなる不純物拡散領域を形成し、前記離間スペースを埋め込む絶縁膜と導電膜を、この順で全面に成膜し、成膜した導電膜表面を平坦化し当該導電膜を前記離間スペースごとに孤立するように分断することにより、隣り合うメモリトランジスタの前記不純物拡散領域または前記浮遊ゲート電極と容量結合し、前記ブースト制御回路によって電圧印加が制御されて当該不純物拡散領域または前記浮遊ゲート電極の電位をブーストする複数のブースト行線を形成する。
【００２６】
この製法では、成膜した導電膜を例えばエッチバックするだけで、ブースト行線の分離形成ができる。従来のブースタプレートをメモリブロックごとにパターンニングする必要がある場合に比べると、むしろ工程は簡略化でき、ブースト行線を設けたことによる工程およびフォトマスクの追加はない。
【００２７】
【発明の実施の形態】
本発明は、記憶素子が、その制御電極の容量結合を利用して電荷蓄積手段（例えば、フローティングゲート，電荷トラップ）に対し電荷を電気的に注入し又は引き抜くことを基本動作し、かつ、記憶素子の制御電極を兼用するワード線が平行ストライプ状に配置されている不揮発性半導体記憶装置に広く適用される。このような不揮発性半導体記憶装置であれば、記憶素子の種類に限定はなく、通常のＦＧ(Floating Gate) 型のほか、ＭＮＯＳ(Metal-Nitride-Oxide Semiconductor) 、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) 、更にはＭＦＳＦＥＴ(Metal-Ferroelectric-Semiconductor FET) の適用も可能である。また、メモリセル方式に限定はなく、例えばＮＯＲ型、ＤＩＮＯＲ型或いはＡＮＤ型等であってもよい。
本発明は、記憶素子の単純なマトリックス配置に適し、データ書き込み，消去書き込み禁止等が制御電極の容量結合を利用して行われるＮＡＮＤ型に特に好適であることから、以下、フローティングゲートを有するＮＡＮＤ型フラッシュメモリを例として、本発明に係る不揮発性半導体記憶装置及びその製造方法を、図面にもとづいて詳細に説明する。
【００２８】
図１は、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリアレイの平面図、図２は、図１のIII −III 線に沿った断面図である。
図１および図２中、符号ＭＴはメモリトランジスタ、ＦＧはメモリトランジスタのフローティングゲート、ＣＧはワード線を兼用するメモリトランジスタのコントロールゲート、ＳＴd はドレイン選択トランジスタ、ＳＴs はソース選択トランジスタ、ＳＬd はドレイン選択トランジスタのゲート電極を兼ねる選択信号線、ＳＬs はソース選択トランジスタのゲート電極を兼ねる選択信号線、ＢＣはビットコンタクト、ＢＬはビット線を示す。また、符号１は半導体基板、２は素子分離領域、４ａはドレイン選択トランジスタのドレイン領域、４ｂはメモリトランジスタのソース・ドレイン領域、４ｃソース選択トランジスタのソース領域、１８は層間絶縁層である。
【００２９】
図１の平面図に示すように、このＮＡＮＤ型フラッシュメモリのメモリアレイは、ストリングと称されるトランジスタ列を繰り返し配置させることによってアレイ全体が構成されている。ストリングは、列方向に直列接続されているスタックゲート構造の複数のメモリトランジスタＭＴ（例えば、１６個）と、このトランジスタ列の一方端に接続されているドレイン選択トランジスタＳＴd と、他方端に接続されているソース選択トランジスタＳＴs とから構成されている。行方向に隣接するストリング間は、例えばトレンチ又はＬＯＣＯＳ(Local Oxide of Silicon)等の素子分離領域２により電気的に絶縁分離されている。ドレイン選択トランジスタＳＴd のドレイン領域４ａには、列方向に隣接するストリング間で共通なビットコンタクトＢＣが設けられている。
【００３０】
メモリトランジスタＭＴは、図２の断面図に示すように、そのチャネル形成領域（ソース・ドレイン領域４ｂ同士に挟まれた基板表面領域）上に、トンネル絶縁膜６、フローティングゲートＦＧ、中間絶縁膜８、コントロールゲートＣＧおよびオフセット絶縁膜１０が積層されて構成されている。
これらの各層の材料および膜厚に限定はないが、一例を挙げるならば、以下の如くである。すなわち、トンネル絶縁膜６は、熱酸化シリコン膜または熱酸化シリコンと酸化窒化シリコンとの積層膜からなり、その膜厚は１０ｎｍ弱である。フローティングゲートＦＧは、不純物が導入されて導電化されたポリシリコン(doped poly-Si) からなり、膜厚は数１０ｎｍ〜１００ｎｍ程度である。中間絶縁膜８は、ＯＮＯ膜が一般的で、膜厚は数１０ｎｍ程度である。コントロールゲートＣＧは配線層（ワード線ＷＬ）を兼ねるので低抵抗化のため、数１０ｎｍ〜１００ｎｍ程度のdoped poly-Si と、例えばＷＳｉx 等の高融点金属シリサイド（１００ｎｍ〜１５０ｎｍ程度）との積層膜とするのが一般的である。
【００３１】
選択トランジスタＳＴd,ＳＴs は、メモリトランジスタＭＴと基本的には同じ積層構造であるが、この両選択トランジスタでは、メモリトランジスタではフォローティングゲートＦＧとなる層とコントロールゲートＣＧとなる層が中間絶縁膜８に設けられた接続孔を介して短絡され、これにより同電位な選択信号線ＳＬd およびＳＬs が構成されている。
ビットコンタクトＢＣは、層間絶縁層１８に開孔されたコンタクト孔内を、例えばＴｉ／ＴｉＮ等の密着層を介在させてＷ等の金属プラグで埋め込むことにより形成されている。
ビット線ＢＬは、例えば、Ａｌ等の主配線層２２の上下を、反射防止層（又は保護層）２４とバリアメタル２０で挟んだ３層構造を有している。
【００３２】
以上の構成は従来のＮＡＮＤ型フラッシュメモリと変わらないが、本発明では、制御電極（コントロールゲートＣＧ）による容量結合を補助するブースト行線ＢＲＬが新たに設けられている。
具体的にブースト行線ＢＲＬは、図１に示すように、隣り合うコントロールゲートＣＧと選択信号線ＳＬd またはＳＬs との間、或いは隣り合うコントロールゲートＣＧ間に、平行ストライプ状に配置されている。
このブースト行線ＢＲＬは、図２の断面図で見ると、各トランジスタのスタックゲートによる溝状の凹部内に、絶縁分離膜１２を介在させた状態で埋め込み形成されている。絶縁分離膜１２の膜厚は、当該ブースト行線ＢＲＬのフローティングゲートＦＧまたは基板との結合容量値を左右するので、これを考慮する一方で確実な絶縁分離を行う必要があり余り薄くできないが、ここでは３０ｎｍ程度に設定されている。ブースト行線ＢＲＬは、低抵抗化のため、doped poly-Si とＷＳｉx 等の高融点金属シリサイドとの積層構造を有する。
なお、前記フローティングゲートＦＧ上のオフセット絶縁膜１０は、ブースト行線ＢＲＬの形成（エッチバック）時にコントロールゲートＣＧが表出して削れるのを防止する保護層として、或いはブースト行線ＢＲＬの高さを規定するために設けられており、その目的に合わせて膜厚が決定される。
【００３３】
つぎに、以上述べてきたＮＡＮＤ型フラッシュメモリを例として、本発明の不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
図３および図４は、この製法の各製造過程を示す断面図である。
【００３４】
スタックゲート形成までの工程は、通常の方法にしたがって行う。
すなわち、シリコンウェーハ等の半導体基板を１を用意し、メモリアレイの形成領域に所定のｐ型ウェル形成と、素子分離領域２の形成を行う。素子分離領域２により画成された能動領域表面に、例えば熱酸化法によりトンネル絶縁膜６を成膜する。また、フローティングゲートＦＧとなるdoped poly-Si 膜をＣＶＤ法により成膜し、このdoped poly-Si 膜上にレジストパターンを形成し、このレジストパターンをマスクにdoped poly-Si 膜を平行ライン状にパターンニングする。これにより、フローティングゲートＦＧとなるパターンニングラインが、ストリングの幅方向に分離したかたちで形成される。つぎに、中間絶縁膜８としてのＯＮＯ膜，コントロールゲートＣＧとなるポリサイド膜およびオフセット絶縁膜１０をこの順で全面に成膜する。オフセット絶縁膜１０上に、フローティングゲートＦＧとなるパターンニングラインに対し直交する平行ストライプ状のレジストパターンを形成し、これをマスクに下地のオフセット絶縁膜１０およびポリサイド膜をエッチングしてコントロールゲートＣＧを形成する。このエッチングの際、更に下地のＯＮＯ膜８およびフローティングゲートＦＧとなるパターンニングラインを同時にカットすると、図３（ａ）に示すスタックゲートが形成される。また、スタックゲートおよび素子分離領域２を自己整合マスクとして、ウェル内の表面側に各種不純物領域４ａ〜４ｃを形成する。
【００３５】
図３（ｂ）では、絶縁分離膜１２としてＳｉＯ2 膜を３０ｎｍほど全面にＣＶＤし、スタックゲートとウェル表面を完全に被膜する。
【００３６】
図４（ｃ）では、ＣＶＤ法によりdoped poly-Si 膜１４およびＷＳｉx 膜１６を順に堆積し、スタックゲートによる溝状凹部を完全に埋め込む。
【００３７】
図４（ｄ）では、ＷＳｉx 膜１６とdoped poly-Si 膜１４のエッチング条件を切り換えながら全面エッチバックを施す。このエッチバックは、スタックゲート上で絶縁分離膜１２が表出するまで行う。これにより、ＷＳｉx 膜１６とdoped poly-Si 膜１４との積層膜がスタックゲートによる溝状凹部ごとに分断され、ブースト行線ＢＲＬが形成されるとともに、メモリアレイ部の表面が平坦化される。このとき、図４（ｄ）に示すように、スタックゲートによるラインとスペースの繰り返しが途切れる選択トランジスタＳＴd およびＳＴs の外側面に、ポリシリコンとＷＳｉx とのエッチング残りがサイドウォール状に発生するが、これは通常の動作では問題とならないので、そのままにしておくことも可能であるが、浮遊容量等の点で問題が生ずるようであれば、続いて除去する。
【００３８】
その後は、通常のＮＡＮＤ型フラッシュメモリと同様に、層間絶縁層１８の成膜、ビットコンタクトＢＣ等の開孔、Ｗプラグ埋め込み、ビット線ＢＬの形成を経て、また必要に応じて第２の配線層を層間絶縁層を介して積層し、最後にオーバーコートの成膜とパッド窓開け工程を経て、当該ＮＡＮＤ型フラッシュメモリを完成させる。
【００３９】
このような本実施形態の製法では、ブースト行線ＢＲＬの形成がエッチバックで行うことができ、工程が簡素である。このときブースト行線ＢＲＬがワード線間に埋め込み形成されることから、ワード線間部が平坦化されその後のビット線等の上層配線形成がしやすくなる、また周辺部との段差が軽減され、上層配線の周辺部とメモリ部の同時形成がしやすくなる等の製造上の利点がある。
【００４０】
最後に、このようにメモリアレイが構成，製造された本実施形態のＮＡＮＤ型フラッシュメモリについて、周辺回路の要部構成例を簡単に述べた後、データの書き込み／消去動作について具体的な印加電圧の数値例を挙げながら説明する。
【００４１】
図５は、このように構成されたメモリアレイを中心とし周辺回路の一部を含む回路図である。
本実施形態のＮＡＮＤ型フラッシュメモリでは、ワード線ＷＬを選択し印加電圧を制御する行デコーダ３０が設けられているほか、各ブースト行線ＢＲＬの印加電圧を制御するブースト制御回路４０が新たに設けられている。
このブースト制御回路４０は、データの書き込み（書き込み禁止設定を含む）又は消去時に最適な高電圧を所定のブースト行線ＢＲＬに選択的に印加するための回路である。すなわち、本例におけるブースト制御回路４０は、各ブースト行線ＢＲＬの印加電圧値およびその印加タイミングを個別に制御できる構成であり、この意味では一種の行デコーダである。このため、ブースト行線ＢＬはブースト制御回路４０に個別に入力され、またブースト制御回路４０には、行デコーダ３０と同じ行デコード信号ＡＤＲが入力される構成となっている。
【００４２】
まず、データ消去についてであるが、この消去動作は同じワード線が接続された複数のストリング（ＮＡＮＤ列）を一括して行う。すなわち、選択ＮＡＮＤ列の全ワード線ＷＬ1 〜ＷＬn に０Ｖ、図示せぬ非選択ＮＡＮＤ列の全ワード線およびメモリアレイの基板に高電圧（例えば、２０Ｖ）を印加する。その結果、選択ＮＡＮＤ列のメモリトランジスタのみ、フローティングゲートＦＧから基板に電子が引き抜かれて、メモリトランジスタのしきい値電圧は負方向にシフトして、例えば−３Ｖ程度になる。
【００４３】
一方、データの書き込み動作は、ワード線に接続されたメモリトランジスタ一括に、いわゆるページ単位で行われ、しかもプログラムと検証を繰り返しながら実行される。すなわち、プログラム後の検証において所望のしきい値電圧が得られると、そのメモリトランジスタについては、先に記述したセルフブースト動作により書き込み禁止状態を設定しながら次のプログラムを行い、再度しきい値電圧を検証する。これをワード線に接続されたメモリトランジスタ全てのしきい値電圧について、所望の値が得られるまで繰り返し行う。
【００４４】
いま、図５において、プログラムすべきメモリトランジスタがＭＴ22であり、そのときメモリトランジスタＭＴ12は既に所望のしきい値が得られ、これはプログラム禁止すべきと仮定する。
具体的な印加電圧は、選択するワード線ＷＬ2 に高電圧（例えば、１２Ｖ）、非選択ワード線ＷＬ1,ＷＬ3 には、従来例の文献１と同様に電源電圧ＶCCを印加する。これらワード線印加電圧は、メモリトランジスタの書き込み効率を考慮して決定される。
また、選択ワード線ＷＬ2 の両側のブースト行線（選択ブースト行線）ＢＲＬ2,ＢＲＬ3 には、例えば同じ程度の高電圧１２Ｖを印加する。選択ブースト行線への印加電圧は、何も選択ワード線印加電圧と同程度とは限らず、選択メモリトランジスタＭＴ22の書き込み促進の意味ではできるだけ高いことが望ましい。しかし、選択ブースト行線への印加電圧は、余り高いと非選択メモリトランジスタＭＴ12への誤書き込みを防止できないことから、この誤書き込みを防止できる範囲に設定する必要がある。
さらに、その他の非選択ブースト行線ＢＲＬ1 およびＢＲＬ4 〜ＢＲＬn については、ブースト効率を考慮すれば高電圧が望ましく、選択ワード線印加電圧より更に高い電圧（例えば、１５Ｖ程度）に設定し得る。これは、書き込み禁止メモリトランジスタＭＴ12と直列接続された非選択メモリトランジスタ（ＭＴ11, ＭＴ13等）のゲート電圧がＶCCで抑えられていることから、その誤書き込みに対する余裕があるためである。
なお、ビット線印加電圧については、従来と同様、選択ビット線ＢＬ2 に０Ｖ、非選択ビット線ＢＬ1 にセルフブースト動作のため電源電圧ＶCCを印加する。
【００４５】
その結果、プログラムすべき選択メモリトランジスタＭＴ22のみ、フローティングゲートＦＧ中に電子が注入されて、選択メモリトランジスタＭＴ22のしきい値電圧は正方向にシフトして、例えば２Ｖ程度になる。
このプログラム動作と同時に、ビット線ＢＬ1 に接続されたＮＡＮＤ列のチャネル部電位が上昇し、これが（ＶCC−Ｖth）程度に達するとドレイン選択トランジスタＳＴd がカットオフし、当該チャネル部がフローティング状態になる。このため、以後、当該チャネル部が所定の書き込み禁止電圧になるまで電源電圧ＶCCに上昇し、書き込み禁止状態が設定される。
【００４６】
このように、図５の書き込み制御においては、選択ワード線の両側に位置し書き込み効率を上げるための高電圧が印加される選択ブースト行線と、それ以外のブースト行線であってセルフブースト効率を上げるための高電圧が印加される非選択ブースト行線とに対し、それぞれ独立に電圧印加が制御できる。このため、従来例で問題となっていた書き込み効率の向上と、誤書き込み禁止電圧の発生との最適化が可能となる。
【００４７】
ブースト行線の電圧制御に関する変形例
上記図５に示す制御方法では、各ブースト行線を独立に制御するものであったが、本発明では、これに限らず一斉に電圧を印加する制御も可能である。
図６は、この変形例に係り、メモリアレイを中心とし周辺回路の一部を含む回路図である。
【００４８】
この図６の構成では、ブースト行線ＢＲＬを、ワード線ＷＬが共通な複数のストリングを一まとまりとして１本の配線で短絡し、この共通化された配線がブースト制御回路５０に接続している。
このような構成におけるブースト行線ＢＲＬは、全体が同一な電位となる点では従来のブースタプレートと同じであり、ブースタプレートに代わるものである。つまり、ブースト行線ＢＲＬは、従来例のブースタプレートをそのままライン状に分割したものと考えることができる。したがって、ブースト行線ＢＲＬの具体的なオペレーションについては、従来のブースタプレートと同様であり、ここでの説明は省略する。
【００４９】
このライン状のブースト行線ＢＲＬは、プレート状に形成した従来の場合に比べ、対ワード線間容量または対ビット線間容量等の浮遊容量が構造上低減されている。このため、先に解決課題として指摘したブースタプレートの書き込み時の充放電による時間のロスを避けることができる。
また、対フローティングゲートＦＧとの容量結合、あるいは対基板との容量結合が、コントロールゲートＣＧのみでは弱かったスタックゲート側壁部分で強化されている。このスタックゲート側壁部分での容量結合が強化されるという点では、従来のブースタプレートも同じである。しかし、ブースト行線ＢＲＬは、ブースタプレートと異なりスタックゲート側壁部分に集中配置されていることから、この部分での電界がより強く、このためブースタプレートの場合に比べカップリング比の向上が達成されている。したがって、本発明におけるブースト行線ＢＲＬは、従来のブースタプレートよりも、書き込み効率の向上と書き込み禁止電圧の発生効率（ブースト率）の向上への寄与度が大きい。
【００５０】
【発明の効果】
以上説明してきたように、本発明に係る不揮発性半導体記憶装置によれば、補助的な制御電極として機能するブースト行線によって、制御電極の対電荷蓄積手段との容量結合、あるいは対基板との容量結合がワード線の側壁部分で強化され、実質上、制御電極のカップリング比が向上する。加えて、従来のブースタプレートによる場合よりも浮遊容量が低減されることかから、データ書き込み／消去動作が高速である。
また、ブースト制御回路により複数のブースト行線を個別に制御することにより、データ書き込み動作におけるプログラム促進のための電圧と、プログラム禁止状態を設定するための電圧とを最適化できる。この結果、書き込み効率と、書き込み禁止電圧の発生効率（ブースト率）をともに向上させることが可能となる。
【００５１】
本発明に係る不揮発性半導体記憶装置の製造方法によれば、ブースト行線となる膜にエッチバック等を施すだけで上記効果を有するブースト行線の形成が可能であり、工程が簡単である。このとき、ワード線による段差を平坦化できることから、以後の配線工程が容易であり、また周辺回路部との段差が軽減され上層配線の周辺回路部とメモリアレイ部の同時形成がしやすくなる。
一方、各ブースト行線を短絡する構成では、その短絡のための配線が必要であるが、これは元から必要である上層配線（例えば、ビット線）と同時形成することができるため、フォトマスクおよび工程の追加を何ら要しない。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリアレイの平面図である。
【図２】図１のIII −III 線に沿った断面図である。
【図３】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの各製造過程を示す断面図であり、絶縁分離膜の成膜までを示す。
【図４】図３に続く同断面図であり、エッチバック（ブースト行線の形成）までを示す。
【図５】図１のＮＡＮＤ型フラッシュメモリのメモリアレイを中心とし周辺回路の一部を含む回路図である。
【図６】ブースト行線の結線および電圧印加制御に関する変形例に係り、メモリアレイを中心とし周辺回路の一部を含む回路図である。
【図７】文献１に開示された従来例を示し、ブースタプレートが適用されたＮＡＮＤ列の平面図である。
【図８】文献１に開示された従来例を示し、図７のII−II線に沿った断面図である。
【符号の説明】
１…半導体基板、２…素子分離領域、４ａ〜４ｃ…不純物領域、６…トンネル絶縁膜、８…中間絶縁膜、１０…オフセット絶縁膜、１２…絶縁分離膜、１４…doped poly-Si 膜、１６…ポリサイド膜、１８…層間絶縁層、２０…バリアメタル、２２…主配線層、２４…反射防止膜または保護膜、３０…行デコーダ回路、４０，５０…ブースト制御回路、ＭＴ…メモリトランジスタ、ＳＴd …ドレイン選択トランジスタ、ＳＴs …ソース選択トランジスタ、ＦＧ…フローティングゲート、ＣＧ…コントロールゲート、ＳＬd,ＳＬs …選択信号線、ＢＲＬ…ブースト行線、ＢＬ…ビット線、ＢＣ…ビットコンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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