(57)【特許請求の範囲】
【請求項１】
第１の記憶素子と、第２の記憶素子と、第１の選択トランジスタと、第２の選択トランジスタと、を有する画素記憶回路と、
ＮＯＲ回路と、第１のＡＮＤ−ＮＯＲ回路と、第２のＡＮＤ−ＮＯＲ回路と、第１のインバータ回路と、第２のインバータ回路と、を有する画素演算処理回路と、
Ｄ／Ａ変換回路を有する画素表示処理回路と、
を有し、
前記第１の選択トランジスタのソース電極またはドレイン電極の一方と、前記第１の記憶素子の一方の電極と、が電気的に接続され、
前記第２の選択トランジスタのソース電極またはドレイン電極の一方と、前記第２の記憶素子の一方の電極と、が電気的に接続され、
前記第１の記憶素子の他方の電極と、前記第１のＡＮＤ−ＮＯＲ回路を構成するＡＮＤ回路の入力の一方と、が電気的に接続され、
前記第２の記憶素子の他方の電極と、前記第２のＡＮＤ−ＮＯＲ回路を構成するＡＮＤ回路の入力の一方と、が電気的に接続され、
前記第１のＡＮＤ−ＮＯＲ回路を構成するＮＯＲ回路の入力と、前記ＮＯＲ回路の入力の一方および前記第１のインバータ回路の出力と、が電気的に接続され、
前記第２のＡＮＤ−ＮＯＲ回路を構成するＮＯＲ回路の入力と、前記ＮＯＲ回路の入力の他方および前記第２のインバータ回路の出力と、が電気的に接続され、
前記ＮＯＲ回路の出力と、前記第１のＡＮＤ−ＮＯＲ回路を構成するＡＮＤ回路の入力の他方および前記第２のＡＮＤ−ＮＯＲ回路を構成するＡＮＤ回路の入力の他方と、が電気的に接続され、
前記第１のＡＮＤ−ＮＯＲ回路の出力および前記第２のＡＮＤ−ＮＯＲ回路の出力は、前記画素表示処理回路と電気的に接続され、
前記第１の選択トランジスタのソース電極またはドレイン電極の他方および前記第２の選択トランジスタのソース電極またはドレイン電極の他方は、データ線と電気的に接続され、
前記第１の選択トランジスタのゲート電極および前記第２の選択トランジスタのゲート電極は、それぞれ対応するワード線と電気的に接続され、
前記第１のインバータ回路の入力は、第３の選択トランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
前記第２のインバータ回路の入力は、第４の選択トランジスタのソース電極またはドレイン電極の一方と電気的に接続され、
前記第３の選択トランジスタのソース電極またはドレイン電極の他方および前記第４の選択トランジスタのソース電極またはドレイン電極の他方は、それぞれ対応するソース線と電気的に接続されることを特徴とする液晶表示装置。
【請求項２】
請求項１において、
前記Ｄ／Ａ変換回路は、
高電位選択トランジスタと、
前記高電位トランジスタのソース電極またはドレイン電極の一方と電気的に接続された高電位線と、
低電位選択トランジスタと、
前記低電位トランジスタのソース電極またはドレイン電極の一方と電気的に接続された低電位線と、
リセットトランジスタと、
前記リセットトランジスタのゲート電極と接続されたリセット信号線と、
容量素子と、液晶容量素子と、共通電位線と、を有し、
前記高電位トランジスタのソース電極またはドレイン電極の他方および前記低電位トランジスタのソース電極またはドレイン電極の他方は、前記容量素子の電極の一方と電気的に接続され、
前記容量素子の電極の他方は、前記リセットトランジスタのソース電極またはドレイン電極の一方および前記液晶容量素子の電極の一方と電気的に接続され、
前記リセットトランジスタのソース電極またはドレイン電極の他方および前記液晶容量素子の電極の他方は、前記共通電位線と接続されることを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置及びこれを用いた表示システムに係わり、特に高精細及び多階調の画像表示を低消費電力で実現できる表示装置及びこれを用いた表示システムに関する。
【０００２】
【従来の技術】
近年、ガラス基板やプラスチック基板などの絶縁表面を有する基板上に多結晶シリコン薄膜を作製する技術が急激に進歩している。この多結晶シリコン薄膜を活性層としてＴＦＴ（薄膜トランジスタ）を形成し、スイッチング素子として画素部に設けた表示装置や、画素部の周縁部に画素を駆動する回路を形成した、アクティブマトリクス型表示装置の研究開発が盛んに行なわれている。
【０００３】
上記のような表示装置の最大の利点は一般に薄型・軽量・低消費電力という点である。これらの利点を生かし、ノート型パソコンの様な携帯型情報処理装置の表示部や、携帯型小型ゲーム機の表示部として用いられている。
【０００４】
パソコンや小型ゲーム機などにおいて、表示システムは、表示装置の他に、画像処理装置を実装していることが多い。ここで、表示システムとは、中央処理装置（以下ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ   Ｕｎｉｔ）において行なわれた演算処理結果を受取り、表示部に映像を表示するまでの処理を行なう機能を有するシステムのことである。また、画像処理装置とは、表示システムにおいて、ＣＰＵにおいて行なわれた演算結果を受け取り、表示装置に送る画像データを形成する装置のことである。さらに、表示装置とは、画像処理装置において形成された画像データを表示部に映像として表示する装置である。表示部とは、複数の画素から構成され映像が表示される領域のことである。
【０００５】
画像処理装置は、大量の画像データを高速に表示するために、画像処理専用の演算処理装置（以下ＧＰＵ、Ｇｒａｐｈｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）や、画像データを保存するための記憶装置であるＶＲＡＭ（Ｖｉｄｅｏ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、表示処理装置などから構成されていることが多い。
【０００６】
ここで、ＧＰＵとは、画像データを形成するための演算処理を行なう機能に特化した専用の回路、もしくは画像データを形成するための演算処理を行なう機能を有した回路を一部に含んだ回路とする。したがって、画像データを形成するための演算処理の一部または全てをＣＰＵにおいて行っている構成の場合には、ＣＰＵはＧＰＵに含む。また画像データとは、表示画像の色相及び階調の情報であり、記憶装置に格納できる形式の電気信号である。ＶＲＡＭには、一画面分の画像データを格納する。さらに、表示処理装置とは、画像データから表示装置に送る映像信号を形成する機能を有した回路から構成される。映像信号とは、表示装置において、表示部の階調を変化させる電気信号のことである。例えば液晶表示装置の場合には、画素電極に印加する電圧信号である。
【０００７】
従来の表示システムとしては、画像処理装置と、表示装置と、表示コントローラとから構成されるものがある（例えば、非特許文献１参照。）。
【０００８】
【非特許文献１】
「システムＬＳＩ―アプリケーションと技術―」サイエンスフォーラム社、１９９９年７月３０日、ｐ.１６０―１７２
【０００９】
図２（Ａ）に第一の従来例のブロック構成図を、図２（Ｂ）に、第二の従来例のブロック構成図を、各々示す。図２（Ａ）において、表示システム２００は画像処理装置２０２と、表示装置２０３と、表示コントローラ２０４とからなり、ＣＰＵ２０１とデータ及び制御信号のやり取りをする。画像処理装置２０２は、ＧＰＵ２０５と、ＶＲＡＭ２０６と、表示処理回路２０７とから構成される。一方、図２（Ｂ）において、表示システム２１０は画像処理装置２１２と、表示装置２１３と、表示コントローラ２１４とからなり、ＣＰＵ２１１とデータ及び制御信号のやり取りをする。画像処理装置２１２は、ＧＰＵ２１５と、ＧＰＵ２１６と、ＶＲＡＭ２１７と、ＶＲＡＭ２１８と、表示処理回路２１９とから構成される。ＶＲＡＭ２０６、２１７及び２１８には、一方から書き込みを行ないながら他方からの読み出しが可能であるデュアルポートＲＡＭが用いられることが多い。
【００１０】
以下、図３に示すようなキャラクタ３０１と背景３０２とが映像を構成する要素（以下、映像構成要素）である映像で、キャラクタ３０１が動き回る映像の表示を行なう場合について表示システムの動作について説明する。
【００１１】
最初に図２（Ａ）に示した第一の従来例について説明する。まず、ＣＰＵ２０１は、キャラクタ３０１の位置や向き、背景３０２の位置などのデータ演算を行なう。演算結果は表示システム２００に送られ、ＧＰＵ２０５が受け取る。ＧＰＵ２０５は、ＣＰＵ２０１の演算結果を、画像データに変換するための演算処理を行なう。一例として、例えばキャラクタ３０１の画像データの形成と背景３０２の画像データの形成、及びそれらの重ね合わせなどの演算処理を行ない、表示画像の色相及び階調を２進数で表すデータ形式へ変換する。画像データはＶＲＡＭ２０６に格納され、表示のタイミングに従って、定期的に読み出される。読み出された画像データは表示処理回路２０７において映像信号に変換された後、表示装置２０３に送られる。ここで、表示処理回路２０７は、例えば液晶表示装置の場合には、ＤＡＣ（ＤＡコンバーター）のように電圧信号に変換する回路に相当し、映像信号は表示部における画素の階調に応じたアナログデータである。表示装置２０３の表示タイミング制御は表示コントローラ２０４により行われる。
【００１２】
次に図２（Ｂ）に示した第二の従来例について説明する。まず、ＣＰＵ２１１は、キャラクタ３０１の位置や向き、背景３０２の位置などのデータ演算を行なう。演算結果は表示システム２１０に送られ、ＧＰＵ２１５及び２１６が各々演算を行なうのに必要な結果を受け取る。本従来例ではＧＰＵ２１５は、ＣＰＵにおける演算結果のうち、キャラクタ３０１の位置や向きの演算結果を受け取るものとする。また、ＧＰＵ２１６は、ＣＰＵにおける演算結果のうち、背景３０２の位置などの演算結果を受け取るものとする。続いて、ＧＰＵ２１５はキャラクタ３０１の画像データを形成する。形成されたキャラクタの画像データはＶＲＡＭ２１７に格納される。また、ＧＰＵ２１６は、背景３０２の画像データを形成する。形成された背景の画像データはＶＲＡＭ２１８に格納される。その後、ＧＰＵ２１５とＧＰＵ２１６とで同期をとり、ＶＲＡＭ２１７に格納されたキャラクタの画像データとＶＲＡＭ２１８に格納された背景の画像データとを読み出し、ＧＰＵ２１６において画像データの合成を行なう。合成された全体の画像データは表示のタイミングに従って、表示処理回路２１９において映像信号に変換後、表示装置２１３に送られる。表示装置２１３の表示タイミング制御は表示コントローラ２１４により行われる。
【００１３】
図２（Ａ）に示した第一の従来例では、ＧＰＵ２０５ではキャラクタ及び背景の画像データを形成するため、キャラクタ及び背景の画像データが頻繁に更新される場合に、演算量は膨大となる。また、高精細及び多階調の映像表示を行なうと、ＧＰＵ２０５の演算量は益々増大する。一方、ＶＲＡＭ２０６には１画面分の画像データを保存するだけの記憶容量が要求される。また、表示装置において一フレーム毎の表示映像の再描画（以下映像リフレッシュと呼ぶ）が行なわれる度にＶＲＡＭ２０６から１画面分の画像データを読み出す必要がある。このため、表示される映像が全く更新されていない場合にも読み出しが行なわれ、ＶＲＡＭ２０６における消費電力が大きくなる。
【００１４】
一方、図２（Ｂ）に示した第二の従来例では、ＧＰＵ２１５及びＧＰＵ２１６においてキャラクタ及び背景の画像データ形成を各々分担する構成になっている。このような構成にすることで、キャラクタ及び背景の画像データが頻繁に更新される場合でも、個々のＧＰＵにおける演算処理量を、第一の従来例におけるＧＰＵ２０５より少なくできる。しかし、ＧＰＵ及びＶＲＡＭを各々２個必要とし、画像処理装置の実装面積または実装体積が増大する。一方、表示装置において映像リフレッシュが行なわれる度に、キャラクタの画像データと背景の画像データとの重ね合わせ処理を行なう。すなわち、ＶＲＡＭ２１７及びＶＲＡＭ２１８から、定期的に画像データを読み出す必要がある。また、キャラクタの画像データまたは背景の画像データの一方が全く更新されていない場合においても読み出しが行なわれる。従って、高精細及び多階調の映像表示を行なうと、ＶＲＡＭ２１７及びＶＲＡＭ２１８における消費電力が増大する。
【００１５】
【発明が解決しようとする課題】
このように、従来の表示システムの構成では、表示装置において更なる高精細及び多階調、高速描画速度の映像表示を行なう際には、以下の様な問題点がある。すなわち、（１）ＧＰＵに多大な演算能力が要求され、（２）映像リフレッシュ時において、ＶＲＡＭから大量の画像データを読み出す必要があり、消費電力が増大する。（１）の問題点はＧＰＵを複数化することで回避できるが、その際は（３）ＧＰＵの実装面積または実装体積が増大する。
【００１６】
本発明は、上記問題を鑑みなされたもので、（１）ＧＰＵの実装面積及び実装体積を増大せずに演算処理量の低減が可能で、（２）映像リフレッシュ時における消費電力を低減できる表示装置及びこれを用いた表示システム提供することを課題とする。
【００１７】
【課題を解決するための手段】
本発明では、記憶回路、演算処理回路及び表示処理回路を各々内蔵した画素と、任意の記憶回路に画像データを格納する機能を有した回路とから表示装置を構成する。このような構成の表示装置と、ＧＰＵ及び映像構成要素の幾つかの画像データを保存する記憶装置とを含む画像処理装置と、から表示システムを構成する。この表示システムにおいて、ＧＰＵでの演算処理により、映像構成要素毎に画像データを形成する。形成された画像データは各々対応する画素毎の記憶回路もしくは画像処理装置の記憶装置に格納する。画像処理装置の記憶装置に格納された画像データは、各画素の演算処理回路に供給され、各画素内の記憶回路に保存されている画像データと合成処理され、その後、表示処理回路において映像信号に変換される。
【００１８】
上記のような表示装置を用いた表示システムを用いることで、従来ＧＰＵで行なわれていた演算処理の一部を画素内部で分担して行なえる。そのため、本発明における表示システムにおいてＧＰＵの実装面積及び実装体積を増大せずに演算処理量を低減できる。さらに、映像構成要素のうち、画像データの変更が少ない要素の画像データを画素内の記憶回路に格納しておくことで、表示システムの小型化、軽量化、低消費電力化が実現できる。従って、高精細及び大画面の画像表示に適した表示装置が提供される。
【００１９】
本明細書で開示する発明の構成は、マトリクス状に配置された複数の画素から構成される画素部を有する表示装置であって、前記画素は、第一の画像データを格納する１ビットの記憶回路と、前記記憶回路に格納された前記第一の画像データ及び前記画素の外部から供給される第二の画像データを用いて演算処理を行なう演算処理回路と、前記演算処理回路の出力を用いて映像信号を形成する表示処理回路とを有することを特徴とする。
【００２０】
また、他の発明の構成は、マトリクス状に配置された複数の画素から構成される画素部を有する表示装置であって、前記画素は、第一の画像データを格納するｎビット（ｎは自然数、ｎ≧２）の記憶回路と、前記記憶回路に格納された前記第一の画像データ及び前記画素の外部から供給される第二の画像データを用いて演算処理を行なう演算処理回路と、前記演算処理回路の出力を用いて映像信号を形成する表示処理回路とを有することを特徴とする。
【００２１】
また、他の発明の構成は、マトリクス状に配置された複数の画素から構成される画素部を有する表示装置であって、前記画素は、第一の画像データを格納する各々１ビットのｍ個（ｍは自然数、ｍ≧２）の記憶回路と、前記記憶回路に格納された前記第一の画像データ及び前記画素の外部から供給される第二の画像データを用いて演算処理を行なう演算処理回路と、前記演算処理回路の出力を用いて映像信号を形成する表示処理回路とを有することを特徴とする。
【００２２】
また、他の発明の構成は、マトリクス状に配置された複数の画素から構成される画素部を有する表示装置であって、前記画素は、第一の画像データを格納する各々ｎビット（ｎは自然数、ｎ≧２）のｍ個（ｍは自然数、ｍ≧２）の記憶回路と、前記記憶回路に格納された前記第一の画像データ及び前記画素の外部から供給される第二の画像データを用いて演算処理を行なう演算処理回路と、前記演算処理回路の出力を用いて映像信号を形成する表示処理回路とを有することを特徴とする。
【００２３】
上記構成において、前記演算処理とは前記第一の画像データと前記画像データとを合成する操作であることが好ましい。
【００２４】
また、上記構成において、前記表示処理回路はＤ／Ａ変換回路から構成されることが好ましい。
【００２５】
また、上記構成において、前記映像信号に従って、画素の階調を変化させる手段を有することが好ましい。
【００２６】
また、上記構成において、前記記憶回路をビット毎に順次駆動する手段を有することが好ましい。
【００２７】
また、上記構成において、前記記憶回路に前記第一の画像データをビット毎に順次入力する手段を有することが好ましい。
【００２８】
また、上記構成において、前記演算処理回路へ前記第二の画像データをビット毎に順次供給する手段を有することが好ましい。
【００２９】
また、上記構成において、前記第二の画像データを１水平期間中にビット毎に順次供給する手段を有することが好ましい。
【００３０】
また、上記構成において、前記記憶回路はスタティック型メモリ（ＳＲＡＭ）から構成されていても良い。
【００３１】
また、上記構成において、前記記憶回路はダイナミック型メモリ（ＤＲＡＭ）から構成されていても良い。
【００３２】
また、上記構成において、前記記憶回路と、前記演算処理回路と、前記表示処理回路とは、単結晶半導体基板、石英基板、ガラス基板、プラスチック基板、ステンレス基板、ＳＯＩ基板のいずれか一つの基板上に形成した半導体薄膜を活性層とする薄膜トランジスタにより構成されていることが好ましい。
【００３３】
また、上記構成において、前記記憶回路をビット毎に順次駆動する機能を有した回路が、前記画素部と同一基板上に形成されていることが好ましい。
【００３４】
また、上記構成において、前記記憶回路に前記第一の画像データをビット毎に順次入力する機能を有した回路が、前記画素部と同一基板上に形成されていることが好ましい。
【００３５】
また、上記構成において、前記演算処理回路へ前記第二の画像データをビット毎に順次供給する機能を有する回路が、前記画素部と同一基板上に形成されていることが好ましい。
【００３６】
また、上記構成において、前記第二の画像データを１水平期間中にビット毎に順次供給する機能を有する回路が、前記画素部と同一基板上に形成されていることが好ましい。
【００３７】
また、上記構成おいて、前記半導体薄膜は、連続発振のレーザを用いた結晶化の方法により作製されることが好ましい。
【００３８】
また、上記構成からなる表示装置を電子機器に組み込むことが有効である。
【００３９】
また、上記構成からなる表示装置と、画像処理専用の演算処理装置及び記憶装置からなる画像処理装置とから表示システムを構成することが有効である。
【００４０】
また、上記構成からなる表示システムを電子機器に組み込むことが有効である。
【００４１】
【発明の実施の形態】
本実施の形態では、本発明における表示装置の代表的な構成及び本発明における表示装置を用いた表示システムについて説明する。
【００４２】
以下、図１に示したブロック図について表示装置及びこれを用いた表示システムを説明する。図１（Ａ）は本発明の実施の形態に係わる表示装置及びこれを用いた表示システムのブロック構成で、表示システム１００は画像処理装置１０２、表示装置１０３、表示コントローラ１０４からなり、ＣＰＵ１０１とデータ及び制御信号のやり取りをする。画像処理装置１０２はＧＰＵ１１９、ＶＲＡＭ１２０から構成される。また、表示装置１０３には画素部１０５、行デコーダ１０６、列デコーダ１０７、ソース線駆動回路１０８、ゲート線駆動回路１０９が含まれる。画素部１０５は複数の画素１１０から構成される。また図１（Ｂ）は画素１１０の詳細ブロック図で、画素記憶回路１１１及び１１２と、画素演算処理回路１１７と、画素表示処理回路１１８とが含まれる。画素記憶回路１１１（１１２）は、記憶素子１１３及び１１４（１１５及び１１６）を含む。なお、各画素に、３個以上の画素記憶回路が含まれていても良い。
【００４３】
なお、ＶＲＡＭ１２０と、画素記憶回路１１１及び１１２と、で各々分担して一画面分の画像データを保存する。
【００４４】
画素部１０５には、画素１１０がマトリクス状に配置されている。行デコーダ１０６及び列デコーダ１０７で特定の画素記憶回路が選択できる。選択された画素記憶回路１１１、１１２への画像データの書き込みを行なう手段を有した電気回路が、列デコーダ１０７もしくは行デコーダ１０６に含まれている。画素記憶回路１１１、１１２は、１ビットもしくは２ビット以上の記憶素子１１３〜１１６から構成する。画素記憶回路１１１、１１２を多ビットの記憶素子から構成することで、多階調の表示に対応できる。この場合、行デコーダ１０６及び列デコーダ１０７で特定画素の特定ビットの記憶素子１１３〜１１６を選択し、画像データの書き込みを行なう手段を有した電気回路が、列デコーダ１０７に含まれていても良い。画素演算処理回路１１７は、各画素記憶回路に保存されている画像データとＶＲＡＭ１２０に保存されている画像データとの合成を行なうためのロジック回路などで構成されている。ＶＲＡＭ１２０からの画像データは、ソース線駆動回路１０８及びゲート線駆動回路１０９によって、画素１１０に順次供給される。画素表示処理回路１１８は、画像データを映像信号に変換する機能を有している。
【００４５】
次に、本発明における表示装置の具体的な駆動方法を説明するため、図３に示した映像構成要素がキャラクタ３０１と背景３０２とから構成される映像で、キャラクタ３０１が動き回る映像の表示方法について説明する。
【００４６】
まず、ＣＰＵ１０１は、キャラクタ３０１の中心位置、向きなどのデータ演算や、背景３０２のスクロールなどの演算を行なう。ＣＰＵ１０１における演算結果は、ＧＰＵ１０２における演算処理により、映像構成要素毎の一画面分の画像データに変換される。例えば、キャラクタ３０１の向きのデータから、キャラクタ３０１の画像データを、背景３０２の位置のデータから、背景３０２の画像データを各々形成し、色相及び階調を２進数で表すデータ形式への変換を行なう。本実施の形態では、キャラクタ３０１の画像データをＶＲＡＭ１２０に、背景３０２の画像データを画素記憶回路１１１または１１２に各々格納する。
【００４７】
次に、映像リフレッシュのタイミングに従って、ＶＲＡＭに格納されているキャラクタ３０１の画像データは順次読み出され、対応する画素演算処理回路１１７に供給される。各画素演算処理回路１１７では、キャラクタ３０１の画像データと、画素記憶回路１１１または１１２に格納されている背景３０２の画像データとの合成を行なう。合成された全体の画像データは、その後、各画素における画素表示処理回路１１８により、映像信号に変換される。例えば液晶表示装置の場合には、液晶素子の電極に印加する電圧値に変換される。画素表示処理回路１１８は、例えば液晶表示装置の場合には、ＤＡＣのようにアナログ階調の映像信号に変換する電気回路である。
【００４８】
本実施の形態では、従来ＧＰＵにおいて行なわれていた演算処理のうち一部の機能を有した回路、幾つかの映像構成要素の一画面分の画像データを格納する記憶回路を画素に有する表示装置を用いて表示システムを構成することが特徴である。このような表示装置を用いることで、ＧＰＵにおける演算処理量を低減できる。また、映像構成要素のうち、画像データの変更が少ない要素の画像データを画素内の記憶回路に格納しておくことで、表示システムの小型化及び軽量化が計れる。さらに、消費電力を大幅に削減できる。従って、高精細及び大画面の画像表示に適した表示装置が提供される。
【００４９】
表示装置には同時に複数の画素を選択し、選択された画素内の画素記憶回路に画像データを格納するための手段を有している回路が含まれていても良い。例えば、各行毎に８画素同時に選択できるデコーダ回路及び８画素内の画素記憶装置へのデータ書き込み回路が含まれていても良い。また、カラー表示を行なう場合、Ｒ（赤）Ｇ（緑）Ｂ（青）の内の１個乃至３個の画素を選択する手段を有する回路が含まれていても良い。このような構成にすることで、画素記憶装置への書き込み時間が短縮でき、更なる高精細及び大画面の映像表示にも対応できる。
【００５０】
本実施の形態で示した表示装置において、画像処理装置は表示装置と同一の基板上に搭載されていても、別の基板上に搭載されていても良い。同一基板上に搭載する場合には、ＴＦＴを用いてＧＰＵを構成すれば良い。このような形態にすることで、配線を簡略化でき、更なる低消費電力化が計れる。
【００５１】
本実施の形態は、液晶表示装置、自発光素子を用いた表示装置及びそれらの駆動方法に用いることができる。
【００５２】
【実施例】
（実施例１）
本実施例では、実施の形態に示した構成の表示装置の一例として、表示装置を、各画素に２ビットの記憶素子からなる画素記憶回路と、画素演算処理回路と、ＤＡＣからなる画素表示処理回路と、から構成される液晶表示装置とした例をとりあげる。以下、本実施例における液晶表示装置の画素の回路構成及び画素毎の表示方法について説明する。なお、本実施例では、単色表示の画素について説明するが、カラー表示を行なう場合にはＲＧＢ各々について本実施例と同様の構成とすれば良い。
【００５３】
図４は本実施例における液晶表示装置の画素の回路図である。図４において、画素４０１、画素記憶回路４０２、画素演算処理回路４０３、画素表示処理回路４０４である。液晶素子４０５は画素電極４０６と、共通電位線４０８と、に挟まれている。液晶容量素子４０７は、液晶素子４０５の容量成分及び電荷保持のために設ける保持容量をまとめて容量ＣＬの容量素子として示したものである。
【００５４】
データ線４０９は、ワード線４１０、４１１と互いに交差し、各々の交点に選択トランジスタ４１２、４１３が配置されている。選択トランジスタ４１２、４１３のゲート電極はワード線４１０、４１１と、ソース電極またはドレイン電極の一方はデータ線４０９と、もう片方は記憶素子４１４、４１５の一方の電極とそれぞれ電気的に接続されている。記憶素子４１４、４１５のもう片方の電極は各々画素演算処理回路４０３の入力のいずれかと電気的に接続されている。本実施例ではインバータ回路２個をループ状に配置した回路で記憶素子４１４、４１５を構成している。選択トランジスタ４１２、４１３及び記憶素子４１４、４１５で画素記憶回路４０２が構成される。
【００５５】
本実施例では画素演算処理回路４０３を１個のＮＯＲ回路と、２個のＡＮＤ−ＮＯＲ回路と、４個のインバータ回路とで構成した例を示した。
【００５６】
ソース線４１６、４１７は、ゲート線４１８と互いに交差し、各々の交点に選択トランジスタ４１９、４２０が配置されている。選択トランジスタ４１９、４２０のゲート電極はゲート線４１８と、ソース電極またはドレイン電極の一方はソース線４１６、４１７と、もう片方は容量素子４２１、４２２の電極と、画素演算処理回路４０３の入力のいずれかとそれぞれ電気的に接続されている。
【００５７】
画素表示処理回路４０４は、高電位選択トランジスタ４２３及び４２４と、低電位選択トランジスタ４２５及び４２６と、容量素子４２７及び４２８と、高電位線４２９及び４３０と、低電位線４３１及び４３２と、リセットトランジスタ４３３と、リセット信号線４３４と、液晶容量素子４０７と、共通電位線４０８と、から構成される容量分割方式によるＤＡＣである。
【００５８】
ここで、画素表示処理回路４０４において、容量素子４２７の容量をＣ１、容量素子４２８の容量をＣ２、高電位線４２９及び４３０の電位をＶＨ、低電位線４３１及び４３２の電位をＶＬ、共通電位線４０８の電位をＣＯＭ、とする。また、高電位選択トランジスタ４２３または低電位選択トランジスタ４２５のいずれか一方を導通させることで選択される電位（ＶＨまたはＶＬ）をＶ１、高電位選択トランジスタ４２４または低電位選択トランジスタ４２６のいずれか一方を導通させることで選択される電位（ＶＨまたはＶＬ）をＶ２、とする。この時、画素電極４０６に印加される電位ＶＰ＝（Ｃ１・Ｖ１＋Ｃ２・Ｖ２＋ＣＬ・ＣＯＭ）／（Ｃ１＋Ｃ２＋ＣＬ）となる。本実施例ではＣ１：Ｃ２：ＣＬ＝２：１：１、ＣＯＭ＝０Ｖを用いることにする。したがって、以下ＶＰ＝（２Ｖ１＋Ｖ２）／４とする。
【００５９】
次に、本実施例における表示装置での映像の表示方法を説明する。図３に示した映像構成要素がキャラクタ３０１と背景３０２とから構成される映像で、キャラクタ３０１が動き回る映像の表示について説明する。ここで、背景３０２の画像データは変更がほとんどないものとする。以下、”Ｈ”は５Ｖ、”Ｌ”は０Ｖの電位で各々与えられるものとする。また、液晶素子４０５に印加する電位を０Ｖとした場合の光透過率が最大となる、いわゆるノーマリホワイトとし、印加する電圧の絶対値を大きくするにつれて光透過率が低下するものとする。また、背景３０２の画像データの上位ビット及び下位ビットを各々記憶素子４１５及び４１４に格納する。
【００６０】
まず、リセット信号線４３４を”Ｈ”とし、リセットトランジスタ４３３を導通させる。これにより、画素電極４０６の電位が共通電位線４０８と等電位（０Ｖ）となり、以下に示す画像データの書き換え後の表示が容易に行なえる。
【００６１】
次に、ＧＰＵにおける演算処理により形成された画像データを、キャラクタ３０１及び背景画像３０２各々について２ビット（４階調）のデータとして画素外部の記憶装置（ＶＲＡＭ）及び画素記憶回路４０２の該当する記憶素子４１４、４１５に格納する。ここで、例えば、背景３０２の画像データの上位ビットが”１”の場合、データ線４０９に”Ｈ”の電気信号を与え、ワード線４１１に８Ｖの電位を印加すると、記憶素子４１５に”１”が格納されることにする。また、データ線４０９に”Ｌ”の電気信号を与え、ワード線４１０に８Ｖの電位を印加することで、記憶素子４１４に”０”が格納されることにする。
【００６２】
なお、ワード線４１０、４１１の選択方法は、例えばＧＰＵにおいて画像データを格納すべき画素の行を指定する信号（行アドレス信号）を形成し、デコーダ回路において行アドレス信号からワード線４１０、４１１のいずれかを選択する信号を形成すれば良い。
【００６３】
映像リフレッシュのタイミングに従って、ＶＲＡＭに格納されているキャラクタ２０１の画像データの上位ビット及び下位ビットは各々ソース線４１６及び４１７に供給される。ここで、ゲート線４１８に８Ｖの電位を印加すると、選択トランジスタ４１９、４２０は導通し、画素演算処理回路４０３への入力信号となる。なお、供給された画像データは次の映像リフレッシュまで、容量素子４２１、４２２に電荷として保持される。
【００６４】
記憶素子４１４、４１５に格納された画像データと、容量素子４２１、４２２に保持されている電荷にしたがって、画素演算処理回路４０３では高電位選択トランジスタ４２３または低電位選択トランジスタ４２５のいずれか一方と、高電位選択トランジスタ４２４または低電位選択トランジスタ４２６のいずれか一方と、を選択する信号を形成する。本実施例では、キャラクタ３０１の画像データと背景３０２の画像データとの合成を行なう。ここでは、キャラクタ３０１の画像データが”１１”の場合は背景３０２の画像データを選択し、それ以外はキャラクタ３０１の画像を選択することにする。合成後の画像データは表１に示すようになる。ここで、選択信号の上位ビットが”１”（”０”）の場合は高電位選択トランジスタ４２３（低電位選択トランジスタ４２５）が、また選択信号の下位ビットが”１”（”０”）の場合は高電位選択トランジスタ４２４（低電位選択トランジスタ４２６）が、各々導通する。
【００６５】
次に、リセット信号線４３４を”Ｌ”とし、リセットトランジスタ４３３を非導通とする。また、高電位線４２９及び４３０に電位ＶＨ（例えば３Ｖ）、低電位線４３１および４３２に電位ＬＨ（例えば１Ｖ）を各々与える。
【００６６】
画素演算処理回路４０３により形成された選択信号にしたがって、高電位線４２９または低電位線４３１のいずれか一方の電位と、高電位線４３０または低電位線４３２のいずれか一方の電位と、が各々容量素子４２７と、４２８に印加される。これにより、画素表示処理回路４０４における容量ＤＡＣにより、表１に示すように、画素電極４０６に印加される電圧が決定する。同時に液晶素子４０５の光透過率を段階的に変化させることができる。
【００６７】
【表１】
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【００６８】
ＧＰＵにおける演算処理の結果、画像データを変更する場合または映像リフレッシュの際は再びリセット信号線４３３を”Ｈ”とし、リセットトランジスタ４３２を導通させ、上記と同様の方法を繰り返す。
【００６９】
また、長時間液晶素子に同電位を印加し続けると焼き付けが生じるので、定期的にＶＨ及びＶＬの電位を変えると良い。例えば、一表示期間毎にＶＨ（ＶＬ）を＋３Ｖ（＋１Ｖ）からー３Ｖ（ー１Ｖ）へ、またー３Ｖ（ー１Ｖ）から+３Ｖ（＋１Ｖ）へ変化させる。この際、一旦リセット信号線４３３を”Ｈ”とし、リセットトランジスタ４３２を導通させた後、リセット信号線４３３を再び”Ｌ”とし、リセットトランジスタ４３２を非導通としてから、ＶＨ及びＶＬの電位を変える。
【００７０】
なお、本実施例に示した動作電圧は一例であり、これらの値に限らない。
【００７１】
本実施例では、本発明に係わる表示装置として、画素内の画素記憶回路を２ビットのＳＲＡＭで構成した場合を示したが、３ビット以上のＳＲＡＭで構成しても良い。多ビットのＳＲＡＭで構成することにより、映像の色数を増大でき、高精細の画像表示が実現できる。また、２個以上の画素記憶回路を画素内に内蔵しても良い。多くの画素記憶回路を内蔵することで、より複雑な映像を表示する場合にも対応できる。
【００７２】
また、本実施例では、本発明に係わる表示装置として、画素記憶回路をＳＲＡＭで構成する場合を示したが、ＤＲＡＭなど他の公知の記憶素子で構成しても良い。例えばＤＲＡＭを用いると、記憶素子の面積が縮小でき、多ビットの構成とすることが容易になる。したがって、表示画像の色数を増大でき、高精細の映像表示が実現できる。この場合、容量素子に蓄積した電荷量に従った記憶情報となるが、蓄積された電荷は時間と共に失われていくため、記憶素子の記憶情報を定期的に書き直す必要がある。
【００７３】
本実施例では、画像処理装置のＶＲＡＭに保存した画像データを直接画素演算処理回路に供給する例を示したが、画像処理装置にＤＡＣなどを搭載し、映像信号の形式に変換した後、画素演算処理回路に供給しても良い。
【００７４】
さらに、本実施例では容量分割によるＤＡＣを画素表示処理回路に用いたが、抵抗分割によるＤＡＣなど他の公知の方法を用いたＤＡＣから画素表示処理回路を構成しても良い。また、本実施例では画素表示処理回路をＤＡＣから構成したが、面積階調などデジタルデータから映像信号に変換する他の公知の方法を用いても良い。どのような構成が最適化は個々の場合に様々なので、実施者が適宜選択すれば良い。
【００７５】
なお、本実施例に示した構成は、液晶表示装置のみならず、自発光素子を用いた表示装置、例えばＯＬＥＤ表示装置にも適用できる。
【００７６】
このように、本実施例に示した構成の表示装置を用いた表示システムにおいて、従来ＧＰＵにおいて行なわれていた演算処理のうち一部の処理を表示装置で行なうことができ、ＧＰＵにおける演算処理量を低減できる。また、映像を構成する要素のうち、画像データの変更が少ない要素の画像データを画素内の記憶回路に格納しておくことで、表示システムの小型化及び軽量化が計れる。さらに、静止画を表示する場合や、表示画像の一部のみが変更された場合には、必要最低限の画像データの書き換えだけで済み、消費電力を大幅に削減できる。従って、高精細及び大画面の画像表示に適した表示装置及びこれを用いた表示システムが実現できる。
【００７７】
（実施例２）
本実施例では、実施例１とは異なる例として、画素演算処理回路と、画素表示処理回路との回路構成が異なる液晶表示装置の例をとりあげる。以下、本実施例における液晶表示装置の画素の回路構成及び画素毎の表示方法について説明する。なお、本実施例では、単色表示の画素について説明するが、カラー表示を行なう場合にはＲＧＢ各々について本実施例と同様の構成とすれば良い。
【００７８】
図５は本実施例における液晶表示装置の画素の回路図である。図５において画素５０１、液晶素子５０２は画素電極５０３と、共通電位線５０４と、に挟まれている。液晶容量素子５０５は、液晶素子５０２の容量成分及び電荷保持のために設ける保持容量をまとめて容量ＣＬの容量素子として示したものである。
【００７９】
データ線５０６は、ワード線５０７、５０８と互いに交差し、各々の交点に選択トランジスタ５０９、５１０が配置されている。選択トランジスタ５０９〜５１０のゲート電極はワード線５０７、５０８と、ソース電極またはドレイン電極のうちいずれか一方はデータ線５０６と、もう一方は記憶素子５１１、５１２と各々電気的に接続している。本実施例ではインバータ回路２個をループ状に配置した回路で記憶素子５１１、５１２を構成している。選択トランジスタ５０９及び５１０と、記憶素子５１１及び５１２と、から画素記憶回路（図示せず）が構成される。
【００８０】
本実施例では画素演算処理回路５１３を４個のアナログスイッチで構成している。
【００８１】
ソース線５１４、５１５は、ゲート線５１６と互いに交差し、各々の交点に選択トランジスタ５１７、５１８が配置されている。選択トランジスタ５１７、５１８のゲート電極はゲート線５１６と、ソース電極またはドレイン電極の一方はソース線５１４、５１５と、もう片方は容量素子５１９、５２０の電極と、インバータ５２１、５２２の入力と、低電位選択トランジスタ５２９、５３０のゲート電極と、各々電気的に接続されている。
【００８２】
画素表示処理回路（図示せず）は、高電位選択トランジスタ５２３〜５２６と、低電位選択トランジスタ５２７〜５３０と、容量素子５３１〜５３４（容量Ｃ１〜Ｃ４）と、高電位線５３５〜５３８と、低電位線５３９〜５４２と、リセットトランジスタ５４３と、リセット信号線５４４と、液晶容量素子５０５と、共通電位線５０４と、から構成される。なお、本実施例ではＣ１：Ｃ２：Ｃ３：Ｃ４：ＣＬ＝２：１：２：１：１とし、ＣＯＭ＝０Ｖを用いることにする。
【００８３】
次に、本実施例における表示装置の表示方法を説明する。図３に示した映像構成要素がキャラクタ３０１と背景３０２とからなる映像で、キャラクタ３０１が動き回る映像の表示について説明する。ここで、背景３０２の画像データは変更がほとんどないものとする。以下、”Ｈ”は５Ｖ、”Ｌ”は０Ｖの電位で各々与えられるものとする。また、液晶素子５０２に印加する電位を０Ｖとした場合の光透過率が最大となる、いわゆるノーマリホワイトとし、印加する電圧の絶対値を大きくするにつれて光透過率が低下するものとする。また、背景画像３０２の画像データの上位ビット及び下位ビットを各々記憶素子５１１及び５１２に格納する。
【００８４】
まず、リセット信号線５４４を”Ｈ”とし、リセットトランジスタ５４３を導通させる。これにより、画素電極５０３の電位が共通電位線５０４と等電位（０Ｖ）となり、以下に示す画像データの書き換え後の表示が容易に行なえる。
【００８５】
次に、ＧＰＵにおける演算処理により画像データに変換されたデータは、キャラクタ３０１及び背景３０２各々について２ビット（４階調）のデータとして画素外部の記憶装置（ＶＲＡＭ）及び該当する記憶素子５１１〜５１２に各々格納する。ここで、例えば、背景３０２の画像データの上位ビットが”１”の場合、データ線５０６に”Ｈ”の電気信号を与え、ワード線５０７に８Ｖの電位を印加すると、記憶素子５１１に”１”が格納されることにする。また、データ線５０６に”Ｌ”の電気信号を与え、ワード線５０８に８Ｖの電位を印加することで、記憶素子５１２に”０”が格納されることにする。
【００８６】
なお、ワード線５０７、５０８の選択方法は、例えばＧＰＵにおいて画像データを格納すべき画素の行を指定する信号（行アドレス信号）を形成し、デコーダ回路において行アドレス信号からワード線５０７、５０８の選択信号を形成すれば良い。
【００８７】
映像リフレッシュのタイミングに従って、ＶＲＡＭに格納されているキャラクタ３０１の画像データの上位ビット及び下位ビットは各々ソース線５１４及び５１５に供給される。ここで、ゲート線５１６に８Ｖの電位を印加すると、選択トランジスタ５１７、５１８は導通し、容量素子５１９、５２０に電荷として保持される。なお、供給された画像データは次の映像リフレッシュまで、容量素子５１９、５２０に電荷として保持される。
【００８８】
次に、リセット信号線５４４を”Ｌ”とし、リセットトランジスタ５４３を非導通とする。また、高電位線５３５〜５３８に電位ＶＨ（例えば３Ｖ）、低電位線５３９〜５４２に電位ＬＨ（例えば１Ｖ）を各々与える。
【００８９】
本実施例では、キャラクタ３０１の画像データが”１１”の場合は背景３０２の画像データを選択し、それ以外はキャラクタ３０１の画像データを選択することにする。合成後の画像データは表１に示すようになる。
【００９０】
ソース線５１４及び５１５に供給された画像データがともに”１”の場合は画素演算処理回路５１３により、容量素子５３１及び５３２と、液晶容量素子５０５と、高電位選択トランジスタ５２３及び５２４と、低電位選択トランジスタ５２７及び５２８と、高電位線５３５及び５３６と、低電位線５３９及び５４０と、から容量分割によるＤＡＣが構成される。
【００９１】
また、ソース線５１４及び５１５に供給された画像データの少なくとも一方が”０”の場合は画素演算処理回路５１３により、容量素子５３３及び５３４と、液晶容量素子５０５と、高電位選択トランジスタ５２５及び５２６と、低電位選択トランジスタ５２９及び５３０と、高電位線５３７及び５３８と、低電位線５４１及び５４２と、から容量分割によるＤＡＣが構成される。
【００９２】
ＤＡＣによる映像信号の形成方法は、実施例１に示した方法と同様であるので省略する。本実施例においても、表１に示すように、画素電極５０３に印加される電位が決定する。同時に液晶素子５０２の光透過率を段階的に変化させることができる。
【００９３】
ＧＰＵにおける演算処理の結果、背景３０２の画像データを変更する場合、または映像リフレッシュの際は再びリセット信号線５４４を”Ｈ”とし、リセットトランジスタ５４３を導通させ、上記と同様の方法を繰り返す。
【００９４】
また、長時間液晶素子に同電位を印加し続けると焼き付けが生じるので、定期的にＶＨ及びＶＬの電位を変えると良い。例えば、一表示期間毎にＶＨ（ＶＬ）を＋３Ｖ（＋１Ｖ）からー３Ｖ（ー１Ｖ）へ、またー３Ｖ（ー１Ｖ）から+３Ｖ（＋１Ｖ）へ変化させる。この際、一旦リセット信号線５４４を”Ｈ”とし、リセットトランジスタ５４３を導通させた後、リセット信号線５４４を再び”Ｌ”とし、リセットトランジスタ５４３を非導通としてからＶＨ及びＶＬの電位を変える。
【００９５】
なお、本実施例に示した動作電圧は一例であり、これらの値に限らない。
【００９６】
本実施例では、本発明に係わる表示装置として、画素内の画素記憶回路を２ビットのＳＲＡＭで構成した場合を示したが、３ビット以上のＳＲＡＭで構成しても良い。多ビットのＳＲＡＭで構成することにより、表示画像の色数を増大でき、高精細の画像表示が実現できる。また、２個以上の画素記憶回路を画素内に内蔵しても良い。多くの画素記憶回路を内蔵することで、より複雑な映像を表示する場合にも対応できる。
【００９７】
また、本実施例では、本発明に係わる表示装置として、画素記憶回路をＳＲＡＭで構成する場合を示したが、ＤＲＡＭなど他の公知の記憶素子で構成しても良い。例えばＤＲＡＭを用いると、記憶素子の面積が縮小でき、多ビットの構成とすることが容易になる。したがって、表示画像の色数を増大でき、高精細の映像表示が実現できる。この場合、容量素子に蓄積した電荷量に従った記憶情報となるが、蓄積された電荷は時間と共に失われていくため、記憶素子の記憶情報を定期的に書き直す必要がある。
【００９８】
さらに、本実施例では容量分割によるＤＡＣを画素表示処理回路に用いたが、抵抗分割によるＤＡＣなど他の公知の方法を用いたＤＡＣから画素表示処理回路を構成しても良い。また、本実施例では画素表示処理回路をＤＡＣから構成したが、面積階調などデジタルデータから映像信号に変換する他の公知の方法を用いても良い。どのような構成が最適化は個々の場合に様々なので、実施者が適宜選択すれば良い。
【００９９】
本実施例では、画像処理装置のＶＲＡＭに保存した画像データを直接画素演算処理回路に供給する例を示したが、画像処理装置にＤＡＣなどを搭載し、映像信号の形式に変換した後、画素演算処理回路に供給しても良い。
【０１００】
なお、本実施例に示した構成は、液晶表示装置のみならず、自発光素子を用いた表示装置、例えばＯＬＥＤ表示装置にも適用できる。
【０１０１】
このように、本実施例に示した構成の表示装置を用いた表示システムにおいて、従来ＧＰＵにおいて行なわれていた演算処理のうち一部の処理を表示装置で行なうことができ、ＧＰＵにおける演算処理量を低減できる。また、映像を構成する要素のうち、画像データの変更が少ない要素の画像データを画素内の記憶回路に格納しておくことで、表示システムの小型化及び軽量化が計れる。さらに、静止画を表示する場合や、表示画像の一部のみが変更された場合には、必要最低限の画像データの書き換えだけで済み、消費電力を大幅に削減できる。従って、高精細及び大画面の画像表示に適した表示装置及びこれを用いた表示システムが実現できる。
【０１０２】
（実施例３）
本実施例では、本発明における表示装置の画素部とその周辺に設けられる駆動回路（行デコーダ回路、列デコーダ回路）のＴＦＴを同時に作成する方法について説明する。なお、本明細書では、ＣＭＯＳ回路で構成される駆動回路と、スイッチング用ＴＦＴ及び駆動用ＴＦＴを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基板と呼ぶ。本実施例では、前記アクティブマトリクス基板の作製工程について、図６及び図７を用いて説明する。なお、本実施例ではＴＦＴはトップゲート構造とするが、ボトムゲート構造、デュアルゲート構造においても実現が可能である。
【０１０３】
基板５０００は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
【０１０４】
次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施例の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【０１０５】
本実施例では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００［ｎｍ］（好ましくは５０〜１００［ｎｍ］）の厚さに形成する。本実施例では、窒化酸化珪素膜５００１ａを５０［ｎｍ］の厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ｂを５０〜２００［ｎｍ］（好ましくは１００〜１５０［ｎｍ］）の厚さに形成する。本実施例では、酸化窒化珪素膜５００１ｂを１００［ｎｍ］の厚さに形成した。
【０１０６】
続いて、下地膜５００１上に半導体層５００２〜５００５を形成する。半導体層５００２〜５００５は公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により２５〜８０［ｎｍ］（好ましくは３０〜６０［ｎｍ］）の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等）を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層５００２〜５００５を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。
【０１０７】
本実施例では、プラズマＣＶＤ法を用いて、膜厚５５［ｎｍ］の非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００［℃］、１時間）を行った後、熱結晶化（５５０［℃］、４時間）を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層５００２〜５００５を形成した。
【０１０８】
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１［μｍ］前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４［ｎｍ］）の第２高調波（５３２［ｎｍ］）や第３高調波（３５５［ｎｍ］）を適用する。
【０１０９】
また出力１０［Ｗ］の連続発振のＹＶＯ4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００［ＭＷ／ｃｍ2］程度（好ましくは０．１〜１０［ＭＷ／ｃｍ2］）が必要である。そして、１０〜２０００［ｃｍ／ｓ］程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【０１１０】
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００［Ｈｚ］とし、レーザーエネルギー密度を１００〜７００［ｍＪ／ｃｍ2］（代表的には２００〜３００［ｍＪ／ｃｍ2］）とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００［Ｈｚ］とし、レーザーエネルギー密度を３００〜１０００［ｍＪ／ｃｍ2］（代表的には３５０〜５００［ｍＪ／ｃｍ2］）とすると良い。そして幅１００〜１０００［μｍ］（好ましくは幅４００［μｍ］）で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率（オーバーラップ率）を５０〜９８［％］として行っても良い。
【０１１１】
しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００［ｎｍ］の非晶質珪素膜を形成し、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。
【０１１２】
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【０１１３】
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０［ｎｍ］として珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５［ｎｍ］の厚さに形成した。勿論、ゲート絶縁膜５００６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１１４】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）とＯ2とを混合し、反応圧力４０［Ｐａ］、基板温度３００〜４００［℃］とし、高周波（１３．５６［ＭＨｚ］）電力密度０．５〜０．８［Ｗ／ｃｍ2］で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００［℃］の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
【０１１５】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００［ｎｍ］の第１の導電膜５００７と、膜厚１００〜４００［ｎｍ］の第２の導電膜５００８とを積層形成する。本実施例では、膜厚３０［ｎｍ］のＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０［ｎｍ］のＷ膜からなる第２の導電膜５００８を積層形成した。
【０１１６】
本実施例では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０［μΩｃｍ］以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９［％］）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０［μΩｃｍ］を実現することができた。
【０１１７】
なお本実施例では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【０１１８】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行なう。第１のエッチング処理では第１及び第２のエッチング条件で行なう。（図６（Ｂ））
【０１１９】
本実施例では第１のエッチング条件として、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０［ｓｃｃｍ］とし、１．０［Ｐａ］の圧力でコイル型の電極に５００［Ｗ］のＲＦ（１３．５６［ＭＨｚ］）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０［Ｗ］のＲＦ（１３．５６［ＭＨｚ］）電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【０１２０】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０［ｓｃｃｍ］とし、１．０［Ｐａ］の圧力でコイル型の電極に５００［Ｗ］のＲＦ（１３．５６［ＭＨｚ］）電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側（試料ステージ）にも２０［Ｗ］のＲＦ（１３．５６［ＭＨｚ］）電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０［％］程度の割合でエッチング時間を増加させると良い。
【０１２１】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４で覆われない領域が２０〜５０ｎｍ程度エッチングされたため、膜厚が薄くなった領域が形成された。
【０１２２】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行なう。（図６（Ｃ））第２のエッチング処理では、エッチングガスにＳＦ６とＣｌ２とＯ２を用い、それぞれのガス流量比を２４：１２：２４（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ（１３.５６ＭＨｚ）電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側（試料ステージ）にも１０ＷのＲＦ（１３.５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５０１８ａは、ほとんどエッチングされない。
【０１２３】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行ない、半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行なえば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14［ａｔｏｍｓ／ｃｍ2］とし、加速電圧を４０〜８０［ｋｅＶ］として行なう。本実施例ではドーズ量を５．０×１０14［ａｔｏｍｓ／ｃｍ2］とし、加速電圧を５０［ｋｅＶ］として行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン（Ｐ）又は砒素（Ａｓ）を用いられるが、本実施例ではリン（Ｐ）を用いた。この場合、第２の形状の導電層５０１５〜５０１９がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域（Ｎーー領域）５０２０〜５０２３を形成した。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20［ａｔｏｍｓ／ｃｍ3］の濃度範囲でＮ型を付与する不純物元素が添加された。
【０１２４】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行なう。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15［ａｔｏｍｓ／ｃｍ2］とし、加速電圧を６０〜１２０［ｋｅＶ］として行なう。本実施例では、ドーズ量を３．０×１０15［ａｔｏｍｓ／ｃｍ2］とし、加速電圧を６５［ｋｅＶ］として行った。第２のドーピング処理は第２の導電層５０１５ｂ〜５０１８ｂを不純物元素に対するマスクとして用い、第１の導電層５０１５ａ〜５０１８ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行なう。
【０１２５】
上記の第２のドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域（Ｎ−領域、Ｌｏｖ領域）５０２６には１×１０18〜５×１０19［ａｔｏｍｓ／ｃｍ3］の濃度範囲でＮ型を付与する不純物元素を添加された。また第３の不純物領域（Ｎ＋領域）５０２５、５０２８には１×１０19〜５×１０21［ａｔｏｍｓ／ｃｍ3］の濃度範囲でN型を付与する不純物元素を添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域（Ｎーー領域）５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施例では、引き続き第１の不純物領域（Ｎーー領域、ＬＤＤ領域）５０２９とよぶ。
【０１２６】
なお本実施例では、第２のドーピング処理のみにより、第２の不純物領域（Ｎ−領域）５０２６及び第３の不純物領域（Ｎ＋領域）５０２５、５０２８を形成したが、これに限定されない。ドーピング処理を行なう条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０１２７】
次いで図７（Ａ）に示すように、レジストからなるマスク５０２４を除去した後、新たにレジストからなるマスク５０３１を形成する。その後、第３のドーピング処理を行なう。第３のドーピング処理により、Ｐチャネル型ＴＦＴの活性層となる半導体層に、前記第１の導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５を形成する。
【０１２８】
第３のドーピング処理では、第２の導電層５０１６ｂ、５０１８ｂを不純物元素に対するマスクとして用いる。こうして、Ｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５を形成する。
【０１２９】
本実施例では、第４の不純物領域５０３２、５０３４及び第５の不純物領域５０３３、５０３５はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を１×１０16［ａｔｏｍｓ／ｃｍ2］とし、加速電圧を８０［ｋｅＶ］とした。
【０１３０】
なお、第３のドーピング処理の際には、Ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３１によって覆われている。
【０１３１】
ここで、第１及び２のドーピング処理によって、第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５にはそれぞれ異なる濃度でリンが添加されている。しかし、第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５のいずれの領域においても、第３のドーピング処理によって、Ｐ型を付与する不純物元素の濃度が１×１０19〜５×１０21［ａｔｏｍｓ／ｃｍ3］となるようにドーピング処理される。こうして、第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５は、Ｐチャネル型ＴＦＴのソース領域およびドレイン領域として問題なく機能する。
【０１３２】
なお本実施例では、第３のドーピング処理のみにより、第４の不純物領域（Ｐ＋領域）５０３２、５０３４及び第５の不純物領域（Ｐ−領域）５０３３、５０３５を形成したが、これに限定されない。ドーピング処理を行なう条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０１３３】
次いで図７（Ｂ）に示すように、レジストからなるマスク５０３１を除去して第１の層間絶縁膜５０３６を形成する。この第１の層間絶縁膜５０３６としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００［ｎｍ］として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００［ｎｍ］の酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１３４】
次いで、図７（Ｃ）に示すように、加熱処理（熱処理）を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行なう。この加熱処理はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１［ｐｐｍ］以下、好ましくは０．１［ｐｐｍ］以下の窒素雰囲気中で４００〜７００［℃］で行なえばよく、本実施例では４１０［℃］、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１３５】
また、第１の層間絶縁膜５０３６を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成する材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行なうことが好ましい。
【０１３６】
上記の様に、第１の層間絶縁膜５０３６（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行なうことができる。水素化の工程では、第１の層間絶縁膜５０３６に含まれる水素により半導体層のダングリングボンドが終端される。
【０１３７】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０１３８】
ここで、第１の層間絶縁膜５０３６の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段（プラズマ水素化）や、３〜１００［％］の水素を含む雰囲気中において、３００〜４５０［℃］で１〜１２時間の加熱処理を行なう手段でも良い。
【０１３９】
次いで、第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化窒化珪素膜の積層構造を用いても良い。
【０１４０】
本実施例では、膜厚１.６［μｍ］のアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板５０００上に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０１４１】
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６、およびゲート絶縁膜５００６をエッチングし、第３の不純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクトホールを形成する。
【０１４２】
続いて、各不純物領域とそれぞれ電気的に接続する配線５０３８〜５０４１および画素電極５０４２を形成する。なお、これらの配線は、膜厚５０［ｎｍ］のＴｉ膜と、膜厚５００［ｎｍ］の合金膜（ＡｌとＴｉの合金膜）との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でも良いし、三層以上の積層構造にしても良い。また、配線材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌ膜やＣｕ膜を形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成しても良いが、反射性に優れた材料を用いることが望ましい。
【０１４３】
続いて、画素電極５０４２を少なくとも含む部分上に配向膜５０４３を形成しラビング処理を行なう。なお、本実施例では配向膜８６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５０４５を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１４４】
次いで、対向基板５０４６を用意する。対向基板５０４６上に着色層（カラーフィルタ）５０４７〜５０４９、平坦化膜５０５０を形成する。このとき、第１の着色層５０４７と第２の着色層５０４８とを重ねて、遮光部を形成する。また、第１の着色層５０４７と第３の着色層５０４９とを一部重ねて、遮光部を形成してもよいし、第２の着色層５０４８と第３の着色層５０４９とを一部重ねて、遮光部を形成しても良い。
【０１４５】
このように、新たに遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。
【０１４６】
次いで、平坦化膜５０５０上に透明導電膜からなる対向電極５０５１を少なくとも画素部に形成し、対向基板の全面に配向膜５０５２を形成し、ラビング処理を施した。
【０１４７】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５０４４で貼り合わせる。シール材５０４４にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０５３を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０５３には公知の液晶材料を用いれば良い。このようにして図７（Ｄ）に示す液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、偏光板およびＦＰＣ（図示せず）を貼りつけた。
【０１４８】
以上のようにして作製される液晶表示装置は、大粒径の結晶粒が形成された半導体膜を用いて作製されたＴＦＴを有しており、前記液晶表示装置の動作特性や信頼性を十分なものとなり得る。そして、このような液晶表示装置は各種電子機器の表示部として用いることができる。
【０１４９】
なお、本実施例は、実施例１または実施例２において説明した画素を有する表示装置の作製工程に用いることができる。
【０１５０】
（実施例４）
本実施例では、実施例３に示した構成とは異なる構成のアクティブマトリクス基板の作製工程について、図８を用いて説明する。
【０１５１】
なお、図８（Ｂ）までの工程は、実施例３において、図６（Ａ）〜（Ｄ）、図７（Ａ）〜（Ｂ）に示した工程と同様である。
【０１５２】
図６及び図７と同じ部分は同じ符号を用いて示し、説明は省略する。
【０１５３】
第１の層間絶縁膜５０３６上に、第２の層間絶縁膜５０３７を形成する。第２の層間絶縁膜５０３７としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３７として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。また、アクリル膜と、スパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。
【０１５４】
本実施例では、膜厚１.６μｍのアクリル膜を形成した。第２の層間絶縁膜５０３７によって、基板５０００上に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３７は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０１５５】
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３７、第１の層間絶縁膜５０３６及びゲート絶縁膜５００６をエッチングし、第３の不純物領域５０２５、５０２８、第４の不純物領域５０３２、５０３４に達するコンタクトホールを形成する。
【０１５６】
次いで、透明導電膜からなる画素電極５０５４を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物（ＩＴＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極が自発光素子の陽極に相当する。
【０１５７】
本実施例では、ＩＴＯを１１０ｎｍ厚さで成膜し、パターニングし、画素電極５０５４を形成した。
【０１５８】
次いで、各不純物領域とそれぞれ電気的に接続される配線５０５５〜５０６１を形成する。なお本実施例では、配線５０５５〜５０６１は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＡｌ膜と、膜厚１００ｎｍのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
【０１５９】
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０１６０】
こうして、画素部のＮチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配線５０５８によってソース配線（５０１９ａと５０１９ｂの積層）と電気的に接続され、もう一方は、配線５０５９によって画素部のＰチャネル型ＴＦＴのゲート電極と電気的に接続される。また、画素部のＰチャネル型ＴＦＴのソース領域またはドレイン領域の一方は、配線５０６０によって画素電極５０６３と電気的に接続されている。ここで、画素電極５０６３上の一部と、配線５０６０の一部を重ねて形成することによって、配線５０６０と画素電極５０６３の電気的接続をとっている。
【０１６１】
以上の工程により図８（Ｄ）に示すように、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
【０１６２】
駆動回路部のＮチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１５ａと重なる低濃度不純物領域５０２６（Ｌｏｖ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２５とを有している。このＮチャネル型ＴＦＴ５０１と配線５０５６で接続されＣＭＯＳ回路を形成するＰチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１６ａと重なる低濃度不純物領域５０３３（Ｌｏｖ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３２とを有している。
【０１６３】
画素部において、Ｎチャネル型のスイッチング用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域５０２９（Ｌｏｆｆ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２８とを有している。また画素部において、Ｐチャネル型の駆動用ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１８ａと重なる低濃度不純物領域５０３５（Ｌｏｖ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３４とを有している。
【０１６４】
次いで、第３の層間絶縁膜５０６２を形成する。第３の層間絶縁膜としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法によって塗布された酸化珪素膜、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０１６５】
第２の層間絶縁膜５０３７と第３の層間絶縁膜５０６２の組み合わせの例を以下に挙げる。
【０１６６】
第２の層間絶縁膜５０３７として、アクリルと、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０６２として、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜を用いる組み合わせがある。第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０６２としてもプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０６２としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０６２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルを用い、第３の層間絶縁膜５０６２としてもアクリルを用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０６２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３７として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０６２としてアクリルを用いる組み合わせがある。
【０１６７】
第３の層間絶縁膜５０６２の画素電極５０６３に対応する位置に開口部を形成する。第３の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する自発光層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１６８】
第３の層間絶縁膜中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωｍ（好ましくは、１×１０8〜１×１０10Ωｍ）となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０１６９】
次いで、第３の層間絶縁膜５０６２の開口部において露出している画素電極５０５４上に、自発光層５０６３を形成する。
【０１７０】
自発光層５０６３としては、公知の有機発光材料や無機発光材料を用いることができる。
【０１７１】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μｍ以下の有機発光材料を示すものとする。
【０１７２】
自発光層５０６３は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのＴａｎｇらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０１７３】
本実施例では蒸着法により低分子系有機発光材料を用いて自発光層５０６３を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０１７４】
なお、図８（Ｄ）では一画素しか図示していないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した自発光層５０６３を作り分ける構成とすることができる。
【０１７５】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０ｎｍのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に発光層として１００ｎｍ程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造によって自発光層５０６３を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０１７６】
なお、自発光層５０６３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、自発光層５０６３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０１７７】
例えば、電子輸送層を構成する材料（以下、電子輸送材料と表記する）と、発光層を構成する材料（以下、発光材料と表記する）とによって構成される混合層を、電子輸送層と発光層との間に有する構造の自発光層５０６３であってもよい。
【０１７８】
次に、自発光層５０６３の上には導電膜からなる画素電極５０６４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。画素電極５０４８が自発光素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０１７９】
画素電極５０６４まで形成された時点で自発光素子が完成する。なお、自発光素子とは、画素電極（陽極）５０５４、自発光層５０６３及び画素電極（陰極）５０６４で形成されたダイオードを指す。なお、自発光素子は、一重項励起子からの発光（蛍光）を利用するものでも、三重項励起子からの発光（燐光）を利用するものでも、どちらでも良い。
【０１８０】
自発光素子を完全に覆うようにしてパッシベーション膜５０６５を設けることは有効である。パッシベーション膜５０６５としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
【０１８１】
カバレッジの良い膜をパッシベーション膜５０６５として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い自発光層５０６３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、自発光層５０６３の酸化を抑制することが可能である。そのため、自発光層５０６３が酸化するといった問題を防止できる。
【０１８２】
なお、第３の層間絶縁膜５０６２を形成した後、パッシベーション膜５０６５を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０１８３】
なお、実際には図８（Ｄ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりすると自発光素子の信頼性が向上する。
【０１８４】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０１８５】
なお、本実施例は、実施例１または実施例２において説明した画素を有する表示装置の作製工程として用いることができる。
【０１８６】
（実施例５）
本実施例では、実施例３または実施例４に示した構成とは異なる構成のアクティブマトリクス基板の作製工程について、図９を用いて説明する。
【０１８７】
なお、図９（Ａ）までの工程は、実施例３において、図６（Ａ）〜（Ｄ）、図７（Ａ）に示した工程と同様である。ただし、画素部を構成する駆動用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域（Ｌｏｆｆ領域）を有する、Ｎチャネル型のＴＦＴである点が異なる。
【０１８８】
図６、図７及び図８と同じ部分は同じ符号を用いて示し、説明は省略する。
【０１８９】
図９（Ａ）に示すように、第１の層間絶縁膜５１０１を形成する。この第１の層間絶縁膜５１０１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５１０１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１９０】
次いで、図９（Ｂ）に示すように、加熱処理（熱処理）を行なって、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行なう。この加熱処理はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃で行なえばよく、本実施例では４１０℃、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０１９１】
また、第１の層間絶縁膜５１０１を形成する前に加熱処理を行なっても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂが熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５１０１（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行なうことが好ましい。
【０１９２】
上記の様に、第１の層間絶縁膜５１０１（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行なうことができる。水素化の工程では、第１の層間絶縁膜５１０１に含まれる水素により半導体層のダングリングボンドが終端される。
【０１９３】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０１９４】
ここで、第１の層間絶縁膜５１０１の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段（プラズマ水素化）や、３〜１００％の水素を含む雰囲気中において、３００〜４５０℃で１〜１２時間の加熱処理を行なう手段でも良い。
【０１９５】
以上の工程により、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ回路を有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
【０１９６】
次いで、第１の層間絶縁膜５１０１上に、第２の層間絶縁膜５１０２を形成する。第２の層間絶縁膜５１０２としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５１０２として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても良い。また、アクリル膜と、スパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。
【０１９７】
次いで、ドライエッチングまたはウエットエッチングを用い、第１の層間絶縁膜５１０１、第２の層間絶縁膜５１０２及びゲート絶縁膜５００６をエッチングし、駆動回路部及び画素部を構成する各ＴＦＴの不純物領域（第３の不純物領域（Ｎ+領域）及び第４の不純物領域（Ｐ+領域））に達するコンタクトホールを形成する。
【０１９８】
次いで、各不純物領域とそれぞれ電気的に接続される配線５１０３〜５１０９を形成する。なお本実施例では、配線５１０３〜５１０９は、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＡｌ膜と、膜厚１００ｎｍのＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
【０１９９】
もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０２００】
画素部のスイッチング用ＴＦＴのソース領域またはドレイン領域の一方は、配線５１０６によってソース配線（５０１９ａと５０１９ｂの積層）と電気的に接続され、もう一方は、配線５１０７によって画素部の駆動用ＴＦＴのゲート電極と電気的に接続される。
【０２０１】
次いで図９（Ｃ）に示すように、第３の層間絶縁膜５１１０を形成する。第３の層間絶縁膜５１１０としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。また、アクリル膜と、スパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積層構造を用いても良い。
【０２０２】
第３の層間絶縁膜５１１０によって、基板５０００上に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第３の層間絶縁膜５１１０は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０２０３】
次いで、ドライエッチングまたはウエットエッチングを用い、第３の層間絶縁膜５１１０に、配線５１０８に達するコンタクトホールを形成する。
【０２０４】
次いで、導電膜をパターニングして画素電極５１１１を形成する。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。画素電極５１１１が自発光素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０２０５】
画素電極５１１１は、第３の層間絶縁膜５１１０に形成されたコンタクトホールによって、配線５１０８と電気的な接続がとられる。こうして、画素電極５１１１は、駆動用ＴＦＴのソース領域またはドレイン領域の一方と、電気的に接続される。
【０２０６】
次いで図９（Ｄ）に示すように、各画素間の自発光層を塗り分けるために、土手５１１２を形成する。土手５１１２は、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜としては、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ法によって塗布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０２０７】
ここで、土手５１１２を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。土手５１１２の側壁が十分になだらかでないと段差に起因する自発光層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２０８】
なお、画素電極５１１１と配線５１０８を電気的に接続する際に、第３の層間絶縁膜５１１０に形成したコンタクトホールの部分にも、土手５１１２を形成する。こうして、コンタクトホール部分の凹凸による、画素電極の凹凸を土手５１１２によって埋めることにより、段差に起因する自発光層の劣化を防いでいる。
【０２０９】
第３の層間絶縁膜５１１０と土手５１１２の組み合わせの例を以下に挙げる。
【０２１０】
第３の層間絶縁膜５１１０として、アクリルと、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜の積層膜を用い、土手５１１２として、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜を用いる組み合わせがある。第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、土手５１１２としてもプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した酸化珪素膜を用い、土手５１１２としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また第３の層間絶縁膜５１１０として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルを用い、土手５１１２としてもアクリルを用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、土手５１１２としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第３の層間絶縁膜５１１０として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、土手５１１２としてアクリルを用いる組み合わせがある。
【０２１１】
土手５１１２中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12Ωｍ（好ましくは、１×１０8〜１×１０10Ωｍ）となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０２１２】
次いで、土手５１１２に囲まれた、露出している画素電極５０３８上に、自発光層５１１３を形成する。
【０２１３】
自発光層５１１３としては、公知の有機発光材料や無機発光材料を用いることができる。
【０２１４】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μｍ以下の有機発光材料を示すものとする。
【０２１５】
自発光層５１１３は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陰極上に電子輸送層／発光層／正孔輸送層／正孔注入層、または電子注入層／電子輸送層／発光層／正孔輸送層／正孔注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０２１６】
本実施例では蒸着法により低分子系有機発光材料を用いて自発光層５１１３を形成している。具体的には、発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設け、その上に、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０２１７】
なお、図９（Ｄ）では一画素しか図示していないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した自発光層５１１３を作り分ける構成とすることができる。
【０２１８】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０ｎｍのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に、発光層として１００ｎｍ程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造によって自発光層５１１３を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０２１９】
なお、自発光層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、自発光層５１１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０２２０】
例えば、電子輸送層を構成する材料（以下、電子輸送材料と表記する）と、発光層を構成する材料（以下、発光材料と表記する）とによって構成される混合層を、電子輸送層と発光層との間に有する構造の自発光層５１１３であってもよい。
【０２２１】
次に、自発光層５１１３の上には、透明導電膜からなる画素電極５１１４を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物（ＩＴＯ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極５１１４が自発光素子の陽極に相当する。
【０２２２】
画素電極５１１４まで形成された時点で自発光素子が完成する。なお、自発光素子とは、画素電極（陰極）５１１１、自発光層５１１３及び画素電極（陽極）５１１４で形成されたダイオードを指す。なお、自発光素子は、一重項励起子からの発光（蛍光）を利用するものでも、三重項励起子からの発光（燐光）を利用するものでも、どちらでも良い。
【０２２３】
本実施例では、画素電極５１１４が透明導電膜によって形成されているため、自発光素子が発した光は、基板５０００とは逆側に向かって放射される。また、第３の層間絶縁膜５１１０によって、配線５１０６〜５１０９が形成された層とは別の層に、画素電極５１１１を形成している。そのため、実施例３に示した構成と比較して、開口率を上げることができる。
【０２２４】
自発光素子を完全に覆うようにして保護膜（パッシベーション膜）５１１５を設けることは有効である。保護膜５１１５としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
【０２２５】
なお本実施例のように、自発光素子が発した光が画素電極５１１４側から放射される場合、保護膜５１１５としては、光を透過する膜を用いる必要がある。
【０２２６】
なお、土手５１１２を形成した後、保護膜５１１５を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２２７】
なお、実際には図９（Ｄ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）等のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりすると自発光素子の信頼性が向上する。
【０２２８】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０２２９】
なお、本実施例は、実施例１または実施例２において説明した画素を有する表示装置の作製工程として用いることができる。
【０２３０】
（実施例６）
本実施例では、本発明の半導体装置が有するＴＦＴの半導体活性層を作製する上で、半導体膜を結晶化する手法の例を示す。
【０２３１】
ガラス基板上に下地膜として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成した。続いて、前記下地膜上に半導体膜として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた後、レーザアニール法により半導体膜の結晶化を行った。
【０２３２】
レーザアニール法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用いた。レーザ光を光学系により所定の形状のビームとして、基板表面上に形成した半導体膜に照射した。
【０２３３】
なお、基板上に照射されるビームの形状は、レーザの種類や、光学系によって変化させることができる。こうして、基板上に照射されるビームのアスペクト比やエネルギー密度の分布を変えることができる。例えば、基板上に照射されるビームの形状は、線状、矩形状、楕円状など、様々な形状とすることができる。本実施例では、ＹＶＯ4レーザの第２高調波を、光学系によって２００μｍ×５０μｍの楕円状にし、半導体膜に照射した。
【０２３４】
ここで、レーザ光を基板表面上に形成した半導体膜に照射する際に用いる、光学系の模式図を図１０に示す。
【０２３５】
レーザ１００１から射出されたレーザ光（ＹＶＯ4レーザの第２高調波）は、ミラー１００２を経由して、凸レンズ１００３に入射する。レーザ光は凸レンズ１００３に対して斜めに入射させる。このようにすることで、非点収差などの収差により焦点位置がずれ、照射面またはその近傍において楕円状ビーム１００６を形成することができる。
【０２３６】
そして、このようにして形成される楕円状ビーム１００６を照射しながら、例えば１００７で示す方向または１００８で示す方向にガラス基板１００５を移動させた。こうして、ガラス基板１００５上に形成された半導体膜１００４において、楕円状ビーム１００６を相対的に移動させながら照射した。
【０２３７】
なお、楕円状ビーム１００６の相対的な走査方向は、楕円状ビーム１００６の長軸に垂直な方向とした。
【０２３８】
本実施例では、凸レンズ１００３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成し、ガラス基板１００５を５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜の結晶化を行った。
【０２３９】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した結果を図１１に示す。なお、セコエッチングにおけるセコ液はＨＦ：Ｈ2Ｏ＝２：１に添加剤としてＫ2Ｃｒ2Ｏ7を用いて作製されるものである。図１１は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものである。レーザ光の走査方向に平行に大粒径の結晶粒が形成されている様子がわかる。つまり、レーザ光の走査方向に対して延在するように結晶成長がなされる。
【０２４０】
このように、本実施例の手法を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されている。そのため、前記半導体膜を半導体活性層として用いてＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒の内部は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。このように優れた特性のＴＦＴを、本発明における表示装置に用いることで,、画素内の演算処理回路を高速に動作させることができ、有効である。
【０２４１】
さらに、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値（ＴＦＴがオン状態にある時に流れるドレイン電流値）、オフ電流値（ＴＦＴがオフ状態にある時に流れるドレイン電流値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０２４２】
なお、半導体膜の広い範囲に楕円状ビーム１００６を照射するため、楕円状ビーム１００６をその長軸に垂直な方向に走査して半導体膜に照射する動作（以下、スキャンと表記する）を、複数回行なっている。ここで、１回のスキャン毎に、楕円状ビーム１００６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０２４３】
楕円状ビーム１００６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１１に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１００６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１１に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１００６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０２４４】
このとき、オーバーラップ率ＲO.R［％］を式１で定義する。
【０２４５】
【式１】
ＲO.R＝（１−ｄ／Ｄ）×１００
【０２４６】
本実施例では、オーバーラップ率ＲO.Rを０［％］とした。
【０２４７】
（実施例７）
本実施例では、本発明の半導体装置が有するＴＦＴの半導体活性層を作製する上で、半導体膜を結晶化する手法において、実施例６とは異なる例を示す。
【０２４８】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例６と同様である。その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。続いて、レーザアニール法により、半導体膜の結晶性の向上を行った。
【０２４９】
レーザアニ-ル法に用いるレーザとしては、連続発振のＹＶＯ4レーザを用いた。レーザアニール法の条件は、レーザ光としてＹＶＯ4レーザの第２高調波（波長５３２ｎｍ）を用い、図１０で示した光学系における凸レンズ１００３に対するレーザ光の入射角φを約２０°として、２００μｍ×５０μｍの楕円状ビームを形成した。ガラス基板１００５を５０ｃｍ／ｓの速度で移動させながら、前記楕円状ビームを照射して、半導体膜の結晶性の向上を行った。
【０２５０】
なお、楕円状ビーム１００６の相対的な走査方向は、楕円状ビーム１００６の長軸に垂直な方向とした。
【０２５１】
このようにして得られた結晶性半導体膜にセコエッチングを行って、ＳＥＭにより１万倍にて表面を観察した。その結果を図１２に示す。図１２は、図中の矢印で示す方向にレーザ光を相対的に走査させて得られたものであり、走査方向に対して延在して大粒径の結晶粒が形成されている様子がわかる。
【０２５２】
このように、本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。また、個々の結晶粒は実質的に単結晶と見なせる結晶性を有することから、単結晶半導体を用いたトランジスタと同等の高いモビリティ（電界効果移動度）を得ることも可能である。
【０２５３】
さらに、形成された結晶粒が一方向に揃っている。そのため、ＴＦＴを、そのキャリアの移動方向が、形成された結晶粒の延在する方向と揃うように配置すれば、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、オン電流値、オフ電流値、しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低減することも可能となり、電気的特性は著しく向上する。
【０２５４】
なお、半導体膜の広い範囲に楕円状ビーム１００６を照射するため、楕円状ビーム１００６をその長軸に垂直な方向に走査して半導体膜に照射する動作（スキャン）を、複数回行なっている。ここで、１回のスキャン毎に、楕円状ビーム１００６の位置は、その長軸に平行な方向にずらされる。また、連続するスキャン間では、その走査方向を逆にする。ここで、連続する２回のスキャンにおいて、一方を往路のスキャン、もう一方を復路のスキャンと呼ぶことにする。
【０２５５】
楕円状ビーム１００６の位置を、１回のスキャン毎にその長軸に平行な方向にずらす大きさを、ピッチｄと表現する。また、往路のスキャンにおいて、図１２に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１００６の走査方向に垂直な方向の長さを、Ｄ１と表記する。復路のスキャンにおいて、図１２に示したような大粒径の結晶粒が形成された領域の、楕円状ビーム１００６の走査方向に垂直な方向の長さを、Ｄ２と表記する。また、Ｄ１とＤ２の平均値を、Ｄとする。
【０２５６】
このとき、式１と同様に、オーバーラップ率ＲO.R［％］を定義する。本実施例では、オーバーラップ率ＲO.Rを０［％］とした。
【０２５７】
また、上記結晶化の手法によって得られた半導体膜（図中、Improved CG−Siliconと表記）のラマン散乱分光の結果を図１３に太線で示す。ここで、比較のため、単結晶シリコン（図中、ref.(100)Si Waferと表記）のラマン散乱分光の結果を細線で示した。また、非晶質珪素膜を形成後、熱処理を行って半導体膜が含有する水素を放出させた後、パルス発振のエキシマレーザを用い結晶化を行った半導体膜（図中、excimer laser annealingと表記）のラマン散乱分光の結果を図１３に点線で示した。
【０２５８】
本実施例の手法によって得られた半導体膜のラマンシフトは、５１７．３ｃｍ-1のピークを有する。また、半値幅は、４．９６ｃｍ-1である。一方、単結晶シリコンのラマンシフトは、５２０．７ｃｍ-1のピークを有する。また、半値幅は、４．４４ｃｍ-1である。パルス発振のエキシマレーザを用い結晶化を行った半導体膜のラマンシフトは、５１６．３ｃｍ-1である。また、半値幅は、６．１６ｃｍ-1である。
【０２５９】
図１３の結果により、本実施例に示した結晶化の手法によって得られた半導体膜の結晶性が、パルス発振のエキシマレーザを用い結晶化を行った半導体膜の結晶性と比べて、単結晶シリコンに近いことがわかる。
【０２６０】
（実施例８）
本実施例では、実施例６に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１０、図１４および図１５を用いて説明する。
【０２６１】
本実施例では基板２０００として、ガラス基板を用い、ガラス基板上に下地膜２００１として、プラズマＣＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜２００１上に半導体膜２００２として、プラズマＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そして、５００℃で３時間の熱処理を行って、半導体膜が含有する水素を放出させた。（図１４（Ａ））
【０２６２】
その後、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図１０で示した光学系における凸レンズ１００３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜２００２に照射した。（図１４（Ｂ））
【０２６３】
そして、第１のドーピング処理を行なう。これはしきい値を制御するためのチャネルドープである。材料ガスとしてＢ2Ｈ6を用い、ガス流量３０ｓｃｃｍ、電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量１×１０14／ｃｍ2として行った。（図１４（Ｃ））
【０２６４】
続いて、パターニングを行って、半導体膜２００４を所望の形状にエッチングした後、エッチングされた半導体膜を覆うゲート絶縁膜２００７としてプラズマＣＶＤ法により膜厚１１５ｎｍの酸化窒化珪素膜を形成する。次いで、ゲート絶縁膜２００７上に導電膜として膜厚３０ｎｍのＴａＮ膜２００８と、膜厚３７０ｎｍのＷ膜２００９を積層形成する。（図１４（Ｄ））
【０２６５】
フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ膜、ゲート絶縁膜をエッチングする。
【０２６６】
そして、レジストからなるマスクを除去し、新たにマスク２０１３を形成して第２のドーピング処理を行ない、半導体膜にｎ型を付与する不純物元素を導入する。この場合、導電層２０１０、２０１１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域２０１４が形成される。本実施例では第２のド−ピング処理は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施例では、材料ガスとしてフォスフィン（ＰＨ3）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を５×１０14／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１４（Ｅ））
【０２６７】
次いで、レジストからなるマスク２０１３を除去した後、新たにレジストからなるマスク２０１５を形成して第３のドーピング処理を行なう。第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体膜に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域２０１６を形成する。導電層２０１０、２０１１を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域２０１６を形成する。本実施例では第３のド−ピング処理においても、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分けて行った。本実施例では、材料ガスとしてジボラン（Ｂ2Ｈ6）を用い、ドーズ量を２×１０13／ｃｍ2とし、加速電圧を９０ｋｅＶとして行った後、ドーズ量を１×１０15／ｃｍ2とし、加速電圧を１０ｋｅＶとして行った。（図１４（Ｆ））
【０２６８】
以上までの工程で、それぞれの半導体層に不純物領域２０１４、２０１６が形成される。
【０２６９】
次いで、レジストからなるマスク２０１５を除去して、プラズマＣＶＤ法により第１の層間絶縁膜２０１７として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２．８％、Ｏ＝６３．７％、Ｈ＝３．５％）を形成した。
【０２７０】
次いで、熱処理により、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行なう。本実施例ではファーネスアニール炉を用いた熱アニール法により、窒素雰囲気中にて５５０度４時間の熱処理を行った。（図１４（Ｇ））
【０２７１】
次いで、第１の層間絶縁膜２０１７上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜２０１８を形成する。本実施例では、ＣＶＤ法により膜厚５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの酸化珪素膜を形成した。
【０２７２】
そして、熱処理を行なうと水素化処理を行なうことができる。本実施例では、ファーネスアニール炉を用い、４１０度で１時間、窒素雰囲気中にて熱処理を行った。
【０２７３】
続いて、各不純物領域とそれぞれ電気的に接続する配線２０１９を形成する。本実施例では、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成した。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。（図１４（Ｈ））
【０２７４】
以上の様にして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ２０３１とｐチャネル型ＴＦＴ２０３２が形成された。
【０２７５】
これらの電気的特性を測定した結果を図１５に示す。ｎチャネル型ＴＦＴ２０３１の電気的特性を図１５（Ａ）に、ｐチャネル型ＴＦＴ２０３２の電気的特性を図１５（Ｂ）に示す。電気的特性の測定条件は、測定点をそれぞれ２点とし、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１５において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０２７６】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っているため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。そのため、図１５に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、ｎチャネル型ＴＦＴにおいて５２４ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２０５ｃｍ2／Ｖｓとなることがわかる。このようなＴＦＴを用いて表示装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０２７７】
（実施例９）
本実施例では、実施例７に示した手法によって結晶化した半導体膜を用いてＴＦＴを作製した例について、図１０、図１６〜図１９を用いて説明する。
【０２７８】
半導体膜として非晶質珪素膜を形成するまでの工程は、実施例８と同様である。なお、非晶質珪素膜は、１５０ｎｍの厚さで形成した。（図１６（Ａ））
【０２７９】
その後、特開平７−１８３５４０号公報に記載された方法を利用し、前記半導体膜上にスピンコート法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布して金属含有層２０２１を形成する。そして、５００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で１２時間の熱処理を行った。こうして半導体膜２０２２を得た。（図１６（Ｂ））
【０２８０】
続いて、レーザアニール法により、半導体膜２０２２の結晶性の向上を行なう。
【０２８１】
レーザアニール法の条件は、レーザ光として連続発振のＹＶＯ4レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を用い、図１０で示した光学系における凸レンズ１００３に対するレーザ光の入射角φを約２０°として２００μｍ×５０μｍの楕円状ビームを形成した。前記楕円状ビームを、基板を２０ｃｍ／ｓまたは５０ｃｍ／ｓの速度で移動させながら照射して、半導体膜２０２２の結晶性の向上を行った。こうして半導体膜２０２３を得た。（図１６（Ｃ））
【０２８２】
図１６（Ｃ）の半導体膜の結晶化の後の工程は、実施例８において示した図１４（Ｃ）〜図１４（Ｈ）の工程と同様である。こうして、チャネル長６μｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ２０３１とｐチャネル型ＴＦＴ２０３２が形成された。これらの電気的特性を測定した。
【０２８３】
上記工程によって作製したＴＦＴの電気的特性を、図１７〜図１９に示す。
【０２８４】
図１７（Ａ）及び図１７（Ｂ）に、図１６（Ｃ）のレーザアニール工程において、基板の速度を２０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１７（Ａ）に、ｎチャネル型ＴＦＴ２０３１の電気的特性を示す。また図１７（Ｂ）に、ｐチャネル型ＴＦＴ２０３２の電気的特性を示す。また、図１８（Ａ）及び図１８（Ｂ）に、図１６（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１８（Ａ）に、ｎチャネル型ＴＦＴ２０３１の電気的特性を示す。また図１８（Ｂ）に、ｐチャネル型ＴＦＴ２０３２の電気的特性を示す。
【０２８５】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。また、図１７、図１８において、ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示している。
【０２８６】
本発明を用いて結晶化を行った半導体膜には大粒径の結晶粒が形成されているため、前記半導体膜を用いてＴＦＴを作製すると、そのチャネル形成領域に含まれる結晶粒界の本数を少なくすることができる。さらに、形成された結晶粒は一方向に揃っており、レーザ光の相対的な走査方向に対して交差する方向に形成される粒界が少ないため、キャリアが結晶粒界を横切る回数を極端に減らすことができる。
【０２８７】
そのため、図１７及び図１８に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図１７ではｎチャネル型ＴＦＴにおいて５１０ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ2／Ｖｓ、また、図１８ではｎチャネル型ＴＦＴにおいて５９５ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０２８８】
また、図１９に、図１６（Ｃ）のレーザアニール工程において、基板の速度を５０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を示す。図１９（Ａ）に、ｎチャネル型ＴＦＴ２０３１の電気的特性を示す。また図１９（Ｂ）に、ｐチャネル型ＴＦＴ２０３２の電気的特性を示す。
【０２８９】
なお、電気的特性の測定条件は、ゲート電圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝０．１Ｖ及び５Ｖとした。
【０２９０】
図１９に示したように電気的特性の良いＴＦＴが得られる。特に移動度が、図１９（Ａ）に示したｎチャネル型ＴＦＴにおいて６５７ｃｍ2／Ｖｓ、図１９（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃｍ2／Ｖｓと非常に優れていることがわかる。そして、このようなＴＦＴを用いて半導体装置を作製すれば、その動作特性および信頼性をも向上することが可能となる。
【０２９１】
（実施例１０）
本発明の不揮発性メモリはデータの記憶・読み出しを行なう記録媒体として、あらゆる分野の電子機器に組み込むことが可能である。本実施例では、その様な電子機器について説明する。
【０２９２】
本発明の不揮発性メモリを利用しうる電子機器としては、ディスプレイ、ビデオカメラ、デジタルカメラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤー、ゲーム機、ゴーグル型ディスプレイ、カーナビゲーション、音響再生装置（カーオーディオ等）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２０、２１に示す。
【０２９３】
図２０（Ａ）はディスプレイであり、筐体３００１、支持台３００２、表示部３００３等を含む。本発明は表示部３００３に用いることができる。
【０２９４】
図２０（Ｂ）はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６で構成される。本発明は表示部３０１２に用いることができる。
【０２９５】
図２０（Ｃ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体３０２１、信号ケーブル３０２２、頭部固定バンド３０２３、表示部３０２４、光学系３０１０、表示装置３０２６等を含む。本発明は表示部３０２６に用いることができる。
【０２９６】
図２０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３０３１、記録媒体３０３２、操作スイッチ３０３３、表示部（ａ）３０３４、表示部（ｂ）３０３５等で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は表示部（ａ）３０３４、表示部（ｂ）３０３５に用いることができる。
【０２９７】
図２０（Ｅ）はゴーグル型ディスプレイであり、本体３０４１、表示部３０４２、アーム部３０４３を含む。本発明は表示部３０４２に用いることができる。
【０２９８】
図２０（Ｆ）はパーソナルコンピュータであり、本体３０５１、筐体３０５２、表示部３０５３、キーボード３０５４等で構成される。本発明は表示部３０５３に用いることができる。
【０２９９】
図２１（Ａ）は携帯電話であり、本体３１０１、音声出力部３１０２、音声入力部３１０３、表示部３１０４、操作スイッチ３１０５、アンテナ３１０６を含む。本発明は表示部３１０４に用いることができる。
【０３００】
図２１（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３１１１、表示部３１１２、操作スイッチ３１１３、３１１４を含む。本発明は表示部３１１２に用いることができる。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。
【０３０１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜９のどのような組み合わせからなる構成を用いても実現することができる。
【０３０２】
このように、本発明における表示装置及びこれを用いた表示システムを用いることで、高精細な表示を低消費電力で行なえる小型且つ軽量の電子機器が実現できる。
【０３０３】
【発明の効果】
本発明によれば、従来ＧＰＵにおいて行なわれていた演算処理のうち一部の処理を表示装置で行なうことができ、ＧＰＵの実装面積及び実装体積を増大させることなく演算処理量を低減できる。さらに、画像データの変更が少ない映像構成要素の画像データを画素内の記憶回路に格納しておくことで、表示システムの小型化、軽量化、低消費電力化が可能である。従って、高精細及び大画面の映像表示に適した表示装置及びこれを用いた表示システムが実現できる。
【図面の簡単な説明】
【図１】本発明の表示装置及びこれを用いた表示システムの構成を説明するためのブロック図。
【図２】従来の表示装置及びこれを用いた表示システムの構成を説明するためのブロック図。
【図３】表示映像の例。
【図４】実施例１における画素の回路図。
【図５】実施例２における画素の回路図。
【図６】実施例３における表示装置の作製行程を示す断面図。
【図７】実施例３における表示装置の作製行程を示す断面図。
【図８】実施例４における表示装置の作製行程を示す断面図。
【図９】実施例５における表示装置の作製行程を示す断面図。
【図１０】実施例６におけるレーザ光学系の模式図。
【図１１】実施例６における結晶性半導体膜のＳＥＭ写真。
【図１２】実施例７における結晶性半導体膜のＳＥＭ写真。
【図１３】実施例７における結晶性半導体膜のラマンスペクトル。
【図１４】実施例８におけるＴＦＴ作製工程を示す断面図。
【図１５】実施例８におけるＴＦＴの電気特性。
【図１６】実施例９におけるＴＦＴ作製工程を示す断面図。
【図１７】実施例９におけるＴＦＴの電気特性。
【図１８】実施例９におけるＴＦＴの電気特性。
【図１９】実施例９におけるＴＦＴの電気特性。
【図２０】実施例１０における電子機器。
【図２１】実施例１０における電子機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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