(57)【特許請求の範囲】
【請求項１】
８ビット単位で区画されたメモリセルアレイと、
前記メモリセルアレイの１区画に対して９ビット単位のデータを入出力可能に構成された入出力端子と、
前記入出力端子に入力される書き込みデータが、パリティデータを含まない８ビット単位のデータであるか、或いはパリティデータを含む９ビット単位の書き込みデータであるかを検出する検出回路と、
前記メモリセルアレイと前記入出力端子との間に介在され、前記検出回路にて前記書き込みデータがパリティデータを含まない８ビット単位のデータであると検出すると、８ビットの書き込みデータを通過させ、かつ書き込みデータが入力されない入出力端子を無効化するとともに、前記検出回路にて前記書き込みデータがパリティデータを含む９ビット単位のデータであると検出すると、９ビットの書き込みデータのうち８ビットの書き込みデータを通過させる端子切換回路と、
前記端子切換回路に入力される９ビットの書き込みデータに基づいてパリティフラグデータを演算し、読み出し時に該パリティフラグデータと前記メモリセルアレイからの８ビットの読み出しデータとによって、書き込み時に前記端子切換回路を不通過の１ビットのデータを読み出しデータとして再生するデータ再生回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記データ再生回路は、
前記端子切換回路に入力される９ビットの書き込みデータに基づいてパリティフラグデータを演算するパリティ演算回路と、
前記パリティ演算回路にて演算されたパリティフラグデータをラッチするパリティフラグラッチ回路と、
前記パリティフラグラッチ回路にてラッチしたパリティフラグデータと、前記メモリセルアレイからの８ビットの読み出しデータとによって、書き込み時に前記端子切換回路を不通過の１ビットのデータを読み出しデータとして再生するパリティ復号化回路と
からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記パリティ演算回路は、前記メモリセルアレイの少なくとも１区画に対して設けられることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記検出回路は、
前記入出力端子を抵抗分割にて電源の中間電位に設定する抵抗分割回路と、
前記抵抗分割回路にて中間電位に設定された入出力端子に入力される書き込みデータによって高電位側電源レベル側、若しくは低電位側電源レベル側への電位変動を検出する電位変動検出回路と
からなることを特徴とする請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】
前記検出回路は、
電源起動時に最初の検出を行い、前記入出力端子が接続状態であることを検出した場合に該検出回路への電源供給を遮断するスイッチ回路を備えたことを特徴とする請求項１〜４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、詳しくは、メモリセルアレイ内の記憶セルにデータを書き込むべく入出力端子からの書き込みデータを入力するとともに、記憶セルのセル情報を出力データとして入出力端子に出力する入出力回路に関する。
【０００２】
近年の半導体記憶装置は、高集積化による記憶容量の大容量化によって多ビットのＩ／Ｏ化がなされる反面、ますますのコスト削減が要求されている。このような半導体記憶装置は、消費電力が増大するとともに回路動作によるノイズが増大する。そのため、半導体記憶装置は、回路レイアウト面積を減少し、またコストを削減しながら、消費電力を低減し、回路動作によるノイズを低減することが必要となっている。
【０００３】
【従来の技術】
一般的にパリティビット付きのＤＲＡＭは、９ビット単位で区画されたメモリセルアレイを搭載しており、１ビットのパリティデータを含む９ビットのデータの書き込み及び読み出しを行っている。
【０００４】
このようなパリティビット付きのＤＲＡＭは、パリティビット無しのＤＲＡＭの代用として使用することが可能である。即ち、パリティビット付きのＤＲＡＭにおいて、パリティビットに相当する入出力端子、又は入出力端子からパリティビットに相当するメモリセルまでの配線のいずれかが切断され、該メモリセルが使用不能とされる。そして、切断処理されたパリティビット付きのＤＲＡＭは、パリティビット無しのＤＲＡＭと同様に、その入出力端子が周辺デバイスに接続されて使用される。
【０００５】
そのため、従来では、パリティビット無しのＤＲＡＭを開発することなく、パリティビット付きのＤＲＡＭのみを開発することにより、その開発コストの低減を図り、ＤＲＡＭのコスト削減を図っていた。
【０００６】
【発明が解決しようとする課題】
ところが、パリティビット付きのＤＲＡＭをパリティビット無しのＤＲＡＭとして代用する場合において、上記した切断処理によりパリティビットに相当するメモリセルを使用不能にすると、そのメモリセル及びそのメモリセルを駆動する駆動回路等が全く無駄となり余分な回路となってしまう。
【０００７】
そのため、その余分なメモリセル及び駆動回路等がレイアウト面積を増大させるばかりか、歩留まりを低下させるためコスト削減に大きく貢献することができなかった。
【０００８】
又、上記した切断処理では、パリティビット無しのＤＲＡＭとして無用な駆動回路等が依然として動作している場合があって、この場合、消費電力が増大し、しかも回路動作によるノイズが増大するという問題があった。
【０００９】
本発明は、上記問題点を解決するためになされたものであって、その目的は、パリティビットの有無に関わらず使用可能としながら、回路レイアウト面積を減少し、またコストを削減しながら、消費電力を低減し、回路動作によるノイズの発生を低減し得る半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
図１は、請求項１の原理説明図である。即ち、メモリセルアレイ１は、８ビット単位で区画される。入出力端子ＤＱ0 〜ＤＱ8 は、前記メモリセルアレイ１の１区画に対して９ビット単位のデータを入出力可能に構成される。検出回路２は、前記入出力端子ＤＱ0 〜ＤＱ8 に入力される書き込みデータが、パリティデータを含まない８ビット単位のデータであるか、或いはパリティデータを含む９ビット単位の書き込みデータであるかを検出する。端子切換回路３は、前記メモリセルアレイ１と前記入出力端子ＤＱ0 〜ＤＱ8 との間に介在され、前記検出回路２にて前記書き込みデータがパリティデータを含まない８ビット単位のデータであると検出すると、８ビットの書き込みデータを通過させ、かつ書き込みデータが入力されない入出力端子ＤＱ0 〜ＤＱ8 を無効化するとともに、前記検出回路２にて前記書き込みデータがパリティデータを含む９ビット単位のデータであると検出すると、９ビットの書き込みデータのうち８ビットの書き込みデータを通過させる。データ再生回路４は、前記端子切換回路３に入力される９ビットの書き込みデータに基づいてパリティフラグデータを演算し、読み出し時に該パリティフラグデータと前記メモリセルアレイ１からの８ビットの読み出しデータとによって、書き込み時に前記端子切換回路３を不通過の１ビットのデータを読み出しデータとして再生する。
【００１１】
請求項２に記載の発明は、前記データ再生回路は、前記端子切換回路に入力される９ビットの書き込みデータに基づいてパリティフラグデータを演算するパリティ演算回路と、前記パリティ演算回路にて演算されたパリティフラグデータをラッチするパリティフラグラッチ回路と、前記パリティフラグラッチ回路にてラッチしたパリティフラグデータと、前記メモリセルアレイからの８ビットの読み出しデータとによって、書き込み時に前記端子切換回路を不通過の１ビットのデータを読み出しデータとして再生するパリティ復号化回路とからなる。
【００１２】
請求項３に記載の発明は、前記パリティ演算回路は、前記メモリセルアレイの少なくとも１区画に対して設けられる。
請求項４に記載の発明は、前記検出回路は、前記入出力端子を抵抗分割にて電源の中間電位に設定する抵抗分割回路と、前記抵抗分割回路にて中間電位に設定された入出力端子に入力される書き込みデータによって高電位側電源レベル側、若しくは低電位側電源レベル側への電位変動を検出する電位変動検出回路とからなる。
【００１３】
請求項５に記載の発明は、前記検出回路は、電源起動時に最初の検出を行い、前記入出力端子が接続状態であることを検出した場合に該検出回路への電源供給を遮断するスイッチ回路が備えられる。
（作用）
従って、請求項１に記載の発明によれば、本発明の半導体記憶装置では、８ビット単位で区画されたメモリセルアレイを使用しながら、端子切換回路、検出回路、及びデータ再生回路の動作によって、パリティを含む９ビットのデータ及びパリティを含まない８ビットのデータをともに処理可能である。従って、メモリセルアレイを縮小できることから、回路レイアウト面積を減少することができる。しかも、パリティを含む９ビットのデータ及びパリティを含まない８ビットのデータをともに処理可能であることから、この半導体記憶装置を開発するだけでよく、その開発コストを削減でき、半導体記憶装置の低コスト化に貢献することができる。又、検出回路が書き込みデータがパリティデータを含まない８ビット単位のデータであると検出すると、書き込みデータが入力されない入出力端子は端子切換回路にて無効化される。従って、無用な回路動作を確実に防止できるため、消費電力を低減でき、回路動作によるノイズを低減することができる。
【００１４】
請求項２に記載の発明によれば、パリティ演算回路は、端子切換回路に入力される９ビットの書き込みデータに基づいてパリティフラグデータを演算する。パリティフラグラッチ回路は、パリティ演算回路にて演算されたパリティフラグデータをラッチする。パリティ復号化回路は、パリティフラグラッチ回路にてラッチしたパリティフラグデータと、メモリセルアレイからの８ビットの読み出しデータとによって、書き込み時に端子切換回路を不通過の１ビットのデータを読み出しデータとして再生する。従って、データの再生が容易であり、そのため回路も比較的簡単に構成できる。
【００１５】
請求項３に記載の発明によれば、パリティ演算回路は、メモリセルアレイの少なくとも１区画に対して設けられる。即ち、入出力端子に接続される周辺デバイスはシステムによって奇数、或いは偶数パリティに統一されることから、パリティ演算回路の演算結果は同一となり、１つのパリティ演算回路にて動作可能である。従って、レイアウト面積増大の抑制に貢献することができる。
【００１６】
請求項４に記載の発明によれば、抵抗分割回路は、入出力端子を抵抗分割にて電源の中間電位に設定する。電位変動検出回路は、抵抗分割回路にて中間電位に設定された入出力端子に入力される書き込みデータによって高電位側電源レベル側、若しくは低電位側電源レベル側への電位変動を検出する。従って、比較的簡単に回路を構成することができる。
【００１７】
請求項５に記載の発明によれば、スイッチ回路は、検出回路が電源起動時に最初の検出を行い、前記入出力端子が接続状態であることを検出した場合に該検出回路への電源供給を遮断することから、該回路の無用な動作を阻止でき、消費電流を低減することができる。
【００１８】
【発明の実施の形態】
図２は、この発明を具体化した一実施の形態のＤＲＡＭの概要を示す。外部から入力されるアドレス信号ＡＤは、入力バッファ回路及び制御回路１に入力され、そのアドレス信号ＡＤは、ロウデコーダ２及びコラムデコーダ３に入力される。
【００１９】
外部から入力される制御信号ＲＡＳバー，ＣＡＳバーは、入力バッファ回路及び制御回路１に入力され、その制御信号ＲＡＳバー，ＣＡＳバーに基づく入力バッファ回路及び制御回路１の出力信号に基づいて、ロウデコーダ２及びコラムデコーダ３が活性化される。
【００２０】
前記ロウデコーダ２は、前記アドレス信号ＡＤに基づいてワード線選択信号を生成してワード線駆動回路４に出力し、ワード線駆動回路４はワード線選択信号に基づいて、メモリセルアレイ５内のいずれか１本のワード線ＷＬをＨレベルに引き上げる。又、このメモリセルアレイ５は、パリティビット無しのメモリセルアレイ、即ち８ビット毎に区画されたメモリセルアレイである。
【００２１】
前記コラムデコーダ３は、前記アドレス信号ＡＤに基づいてコラム選択信号ＣＬをセンスアンプ及びＩ／Ｏゲート６に出力する。そして、コラム選択信号ＣＬに基づいて選択される一対のビット線ＢＬ，バーＢＬと、前記ワード線駆動回路４により選択されたワード線ＷＬとにより、メモリセルアレイ５内のいずれか１つの記憶セルが選択される。
【００２２】
前記センスアンプ及びＩ／Ｏゲート６は、入出力回路７に接続される。前記入出力回路７には、複数の入出力端子ＤＱn が接続されるとともに、書き込み制御信号ＷＥバー及び出力制御信号ＯＥバーが入力される。
【００２３】
そして、セル情報の書き込み動作時には、書き込み制御信号ＷＥバーにより入出力回路７が書き込みモードとなり、外部から入出力端子ＤＱn に入力される書き込みデータが入出力回路７と、センスアンプ及びＩ／Ｏゲート６とを介して、選択された記憶セルに書き込まれる。
【００２４】
又、セル情報の読み出し動作時には、出力制御信号ＯＥバーにより入出力回路７が読み出しモードとなり、選択された記憶セルから読み出されたセル情報がセンスアンプ及びＩ／Ｏゲート６を介して入出力回路７に入力され、その入出力回路７から入出力端子ＤＱn に出力データが出力される。この入出力端子ＤＱn は、９ビット単位で区画されている。
【００２５】
前記入出力回路７は、図３及び図４に示すような９ビットの入出力端子ＤＱ0 〜ＤＱ8 を備えた入出力回路７ａ，７ｂで構成される。この入出力回路７は、
例えば、１６ビット構成のメモリセルアレイ５では、１つの入出力回路７ａと１つの入出力回路７ｂで構成され、パリティビット無しの１６ビット構成の周辺デバイス、あるいはパリティビットを含む１８ビット構成の周辺デバイスと接続可能である。
【００２６】
また、３２ビット構成のメモリセルアレイ５では、１つの入出力回路７ａと３つの入出力回路７ｂで構成され、パリティビット無しの３２ビット構成の周辺デバイス、あるいはパリティビットを含む３６ビット構成の周辺デバイスと接続可能である。
【００２７】
また、６４ビット構成のメモリセルアレイ５では、１つの入出力回路７ａと７つの入出力回路７ｂで構成される。パリティビット無しの６４ビット構成の周辺デバイス、あるいはパリティビットを含む７２ビット構成の周辺デバイスと接続可能である。
【００２８】
図３は、入出力回路７ａを示す。各入出力端子ＤＱ0 〜ＤＱ8 は、それぞれ入出力回路１０ａ〜１０ｉを介して端子切換回路１１の９ビット分の端子Ｄ0 〜Ｄ8 に接続される。各入出力回路１０ａ〜１０ｉには、前記書き込み制御信号ＷＥバーと、該制御信号ＷＥバー及び前記出力制御信号ＯＥバーに基づいて出力自動起動回路１２で生成される制御信号ＯEXとが入力される。この入出力回路１０ａ〜１０ｉは、書き込み制御信号ＷＥバーにより書き込みモードに切り換わり、出力自動起動回路１２からの制御信号ＯEXにより読み出しモードに切り換わる。
【００２９】
前記出力自動起動回路１２は、前記書き込み制御信号ＷＥバーに基づいて、電源起動時から最初の書き込みモードになるまでの間、各入出力回路１０ａ〜１０ｉの出力段を非活性状態にして、読み出し動作を禁止している。即ち、出力自動起動回路１２は、電源起動時に各入出力回路１０ａ〜１０ｉの出力段と、入出力端子ＤＱ0 〜ＤＱ8 に接続される他のデバイスとの間での貫通電流の発生を防止する。
【００３０】
前記端子切換回路１１は、８ビット分の前記端子Ｄ0 〜Ｄ7 に対応した端子Ｓ0 〜Ｓ7 が前記センスアンプ及びＩ／Ｏゲート６を介して前記メモリセルアレイ５に接続される。又、端子切換回路１１は、端子Ｄ8 に対応した端子ＳP が設けられる。更に、この端子切換回路１１には、前記書き込み制御信号ＷＥバーが入力される。
【００３１】
又、各入出力端子ＤＱ0 〜ＤＱ8 の入出力レベルは、それぞれ無接続端子検出回路１３ａ〜１３ｉに入力され、無接続端子検出回路１３ａ〜１３ｉの出力信号は前記端子切換回路１１の９ビット分の端子ｆ0 〜ｆ8 にそれぞれ入力される。
【００３２】
前記各無接続端子検出回路１３ａ〜１３ｉでは、電源起動時において各入出力端子ＤＱ0 〜ＤＱ8 のいずれかに無接続端子が存在するか否かが検出される。無接続端子検出回路１３ａ〜１３ｉにて無接続端子を検出すると、端子切換回路１１は、その無接続端子（入出力端子ＤＱ0 〜ＤＱ7 のいずれか）に接続された端子Ｄ0 〜Ｄ7 に対応する端子Ｓ0 〜Ｓ7 を端子Ｄ8 と切り換え接続する。又、無接続端子が入出力端子ＤＱ8 の場合、端子切換回路１１は、単に端子Ｄ8 を無効化する。又、無接続端子が存在する場合、端子切換回路１１は、端子ＳP を無効化する。
【００３３】
前記端子切換回路１１の端子Ｄ0 〜Ｄ8 は、パリティ演算回路１４に接続される。このパリティ演算回路１４は、前記端子切換回路１１の端子Ｄ0 〜Ｄ8 への書き込みデータに基づいた出力信号Ｐo1をパリティフラグラッチ回路１５に出力するとともに、出力信号Ｐo2をパリティ復号化回路１６に出力する。
【００３４】
前記パリティフラグラッチ回路１５には、前記書き込み制御信号ＷＥバーが入力される。そして、パリティフラグラッチ回路１５は、出力信号ＰFLG を前記パリティ復号化回路１６に出力する。パリティ復号化回路１６は、出力信号を前記端子切換回路１１の端子ＳP に出力する。
【００３５】
即ち、パリティ演算回路１４は、端子Ｄ0 〜Ｄ8 に入力されるパリティを含んだ書き込みデータが奇数パリティか偶数パリティかを判定し、その判定信号を出力信号Ｐo1として出力する。又、パリティ演算回路１４は、端子Ｄ8 に入力される書き込みデータを除いた端子Ｄ0 〜Ｄ7 に入力されるデータに基づく出力信号Ｐo2を出力する。
【００３６】
パリティフラグラッチ回路１５は、前記出力信号Ｐo1を記憶し、書き込み制御信号ＷＥバーに基づいて、読み出し時に出力信号Ｐo1を出力信号ＰFLG として出力する。
【００３７】
パリティ復号化回路１６は、読み出し時に、パリティフラグラッチ回路１５の出力信号ＰFLG と前記パリティ演算回路１４の出力信号Ｐo2とに基づいて、書き込み時に前記センスアンプ及びＩ／Ｏゲート６を介してメモリセルアレイ５に記憶されなかった端子Ｄ8 に入力されたデータを復号し、その復号信号を出力信号として端子ＳP に出力する。
【００３８】
そして、読み出し時には、端子切換回路１１は、前記端子Ｓ0 〜Ｓ7 に入力された読み出しデータを各端子Ｄ0 〜Ｄ7 から出力するとともに、端子ＳP に入力されたパリティ復号化回路１６の出力信号を端子Ｄ8 から読み出しデータとして出力する。
【００３９】
図４は、前記入出力回路７ｂを示す。入出力回路７ｂは、図３に示す前記入出力回路７ａに対してパリティフラグラッチ回路１５が省略され、パリティ復号化回路１６には前記入出力回路７ａのパリティフラグラッチ回路１４の出力信号ＰFLG が入力される。そして、入出力回路７ｂは、前記入出力回路７ａと同様に動作するようになっている。
【００４０】
図５は、出力自動起動回路１２の具体的構成を示す。インバータ回路２１の入力端子には前記書き込み制御信号ＷＥバーが入力され、その出力端子はダイオードＤ１のアノードに接続される。ダイオードＤ１のカソードは、２つのインバータ回路２２，２３よりなるラッチ回路２４に接続される。
【００４１】
ラッチ回路２４と前記ダイオードＤ１との接続点であるノードＮ１は、抵抗Ｒ１を介して低電位側電源ＶSSに接続されるとともに、容量Ｃ１を介して該電源ＶSSに接続される。インバータ回路２２の出力端子とインバータ回路２３の入力端子との接続点であるノードＮ２は、抵抗Ｒ２を介して高電位側電源ＶDDに接続されるとともに、容量Ｃ２を介して該電源ＶDDに接続される。
【００４２】
又、ノードＮ２には、ＮＯＲ回路２５の入力端子が接続される。ＮＯＲ回路２５の他方の入力端子には、前記出力制御信号ＯＥバーが入力される。そして、ＮＯＲ回路２５の出力端子からは前記制御信号ＯEXが出力される。
【００４３】
このように構成された出力自動起動回路１２において、電源遮断時では両容量Ｃ１，Ｃ２は放電状態にある。この状態で、電源が供給されると、容量Ｃ２には高電位側電源ＶDDが供給されて、該ノードＮ２の電位がＨレベルに引き上げられる。又、容量Ｃ１には低電位側電源ＶSSが供給されて、該ノードＮ１の電位がＬレベルに引き下げられる。ラッチ回路２４は、そのラッチ動作によってノードＮ１，Ｎ２の電位を保持する。
【００４４】
そして、ＮＯＲ回路２５は、ノードＮ２の電位がＨレベルに保持されることから、前記出力制御信号ＯＥバーの入力にかかわらず、その出力端子からＬレベルの制御信号ＯEXを出力する。又、前記書き込み制御信号ＷＥバーがＨレベルとなっている間は、両ノードＮ１，Ｎ２の電位はこの状態で保持されることになる。
【００４５】
ここで、書き込み動作すべく前記書き込み制御信号ＷＥバーがＬレベルに切り換わると、インバータ回路２１の出力信号はＨレベルに立ち上がる。すると、インバータ回路２１からのＨレベルの出力信号に基づいて、容量Ｃ１は充電され、やがて、ノードＮ１の電位はＨレベルに切り換わる。ノードＮ１の電位がＨレベルになると、ラッチ回路２４は、ノードＮ２の電位をＬレベルに切り換えるとともに、両ノードＮ１，Ｎ２の電位を保持する。
【００４６】
そして、ＮＯＲ回路２５は、ノードＮ２の電位がＬレベルに保持されることから、その出力端子から前記出力制御信号ＯＥバーの反転信号を制御信号ＯEXとして出力する。
【００４７】
図６は、入出力回路１０ａ〜１０ｉの具体的構成を示す。入出力回路１０ａ〜１０ｉの入力段は、ＰＭＯＳトランジスタＴP1，ＴP2、ＮＭＯＳトランジスタＴN1，ＴN2、及びインバータ回路３１から構成される。
【００４８】
ＰＭＯＳトランジスタＴP1，ＴP2及びＮＭＯＳトランジスタＴN1，ＴN2は、電源ＶDD，ＶSS間に直列に接続される。ＰＭＯＳトランジスタＴP1のゲートには前記書き込み制御信号ＷＥバーが入力され、ＮＭＯＳトランジスタＴN2のゲートにはインバータ回路３１にて前記書き込み制御信号ＷＥバーの反転信号が入力される。即ち、書き込み制御信号ＷＥバーがＬレベルになると、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN2はともにオンされ、書き込み制御信号ＷＥバーがＨレベルになると、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN2はともにオフされる。
【００４９】
ＰＭＯＳトランジスタＴP2及びＮＭＯＳトランジスタＴN1のゲートは互いに接続され、該ゲートには入出力端子ＤＱn （ＤＱ0 〜ＤＱ8 ）から入力される書き込みデータが入力される。ＰＭＯＳトランジスタＴP2及びＮＭＯＳトランジスタＴN1のドレインは、前記端子切換回路１１の端子Ｄn （Ｄ0 〜Ｄ8 ）に接続される。
【００５０】
入出力回路１０ａ〜１０ｉの出力段は、ＰＭＯＳトランジスタＴP3、ＮＭＯＳトランジスタＴN3、ＮＡＮＤ回路３２，３３、ＮＯＲ回路３４、及びインバータ回路３５から構成される。
【００５１】
ＮＡＮＤ回路３２には、前記書き込み制御信号ＷＥバーと前記出力自動起動回路１２からの制御信号ＯEXとが入力される。ＮＡＮＤ回路３２の出力信号は、ＮＯＲ回路３４に入力されるとともに、ＮＡＮＤ回路３３にインバータ回路３５を介して反転信号として入力される。
【００５２】
ＮＡＮＤ回路３３及びＮＯＲ回路３４の他方の入力端子には、前記端子切換回路１１の端子Ｄn からの読み出しデータが入力される。ＮＡＮＤ回路３３及びＮＯＲ回路３４の各出力信号は、電源ＶDD，ＶSS間に直列に接続されたＰＭＯＳトランジスタＴP3及びＮＭＯＳトランジスタＴN3のゲートにそれぞれ出力される。そして、ＰＭＯＳトランジスタＴP3及びＮＭＯＳトランジスタＴN3のドレインから入出力端子ＤＱn に読み出しデータが出力される。
【００５３】
このように構成された入出力回路１０ａ〜１０ｉにおいて、書き込み動作時に書き込み制御信号ＷＥバーがＬレベルに切り換わると、Ｌレベルの該制御信号ＷＥバーに基づいてＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN2はともにオンされる。即ち、入出力回路１０ａ〜１０ｉの入力段は活性化状態となり、入出力端子ＤＱn から入力される書き込みデータが、前記端子切換回路１１の端子Ｄn に出力される。
【００５４】
このとき、Ｌレベルの前記書き込み制御信号ＷＥバーに基づいて、ＮＡＮＤ回路３２の出力信号はＨレベルに固定される。すると、ＮＡＮＤ回路３３の出力信号がＨレベルに、ＮＯＲ回路３４の出力信号がＬレベルに固定され、ＰＭＯＳトランジスタＴP3及びＮＭＯＳトランジスタＴN3はともにオフされる。即ち、入出力回路１０ａ〜１０ｉの出力段は非活性状態となる。
【００５５】
一方、読み出し動作時に前記出力制御信号ＯＥバーがＬレベルに切り換わり、前記出力自動起動回路１２からのＨレベルの制御信号ＯEXが入力されるとともに、前記書き込み制御信号ＷＥバーがＨレベルに切り換わると、ＮＡＮＤ回路３２の出力信号はＬレベルに固定される。すると、ＮＡＮＤ回路３３及びＮＯＲ回路３４は前記端子切換回路１１の端子Ｄn からの読み出しデータに基づいた出力信号を出力し、この出力信号にてＰＭＯＳトランジスタＴP3及びＮＭＯＳトランジスタＴN3はオンオフ動作される。即ち、入出力回路１０ａ〜１０ｉの出力段は活性化状態となり、前記端子切換回路１１の端子Ｄn から入力される読み出しデータが、入出力端子ＤＱn に出力される。
【００５６】
このとき、Ｈレベルの前記書き込み制御信号ＷＥバーに基づいて、ＰＭＯＳトランジスタＴP1及びＮＭＯＳトランジスタＴN2はともにオフされる。即ち、入出力回路１０ａ〜１０ｉの出力段は非活性状態となる。
【００５７】
図７は、無接続端子検出回路１３ａ〜１３ｉの具体的構成を示す。入出力端子ＤＱn （ＤＱ0 〜ＤＱ8 ）は、電源起動時において、高抵抗の抵抗Ｒ３，Ｒ４による抵抗分割に基づいて電源ＶDD，ＶSSのほぼ中間電位に設定される。
【００５８】
ＰＭＯＳトランジスタＴP4及びＮＭＯＳトランジスタＴN4，ＴN5は、電源ＶDD，ＶSS間に直列に接続される。このＰＭＯＳトランジスタＴP4は、ＮＭＯＳトランジスタＴN4，ＴN5より小さいサイズで形成される。ＰＭＯＳトランジスタＴP4及びＮＭＯＳトランジスタＴN4のゲートは、前記入出力端子ＤＱn に接続される。
【００５９】
又、ＰＭＯＳトランジスタＴP5及びＮＭＯＳトランジスタＴN6，ＴN7は、電源ＶDD，ＶSS間に直列に接続される。ＰＭＯＳトランジスタＴP5及びＮＭＯＳトランジスタＴN6のゲートは、前記ＰＭＯＳトランジスタＴP4及びＮＭＯＳトランジスタＴN4のドレイン、即ちノードＮ３に接続される。
【００６０】
更に、ＰＭＯＳトランジスタＴP6，ＴP7及びＮＭＯＳトランジスタＴN8は、電源ＶDD，ＶSS間に直列に接続される。このＮＭＯＳトランジスタＴN8は、ＰＭＯＳトランジスタＴP6，ＴP7より小さいサイズで形成される。ＰＭＯＳトランジスタＴP7及びＮＭＯＳトランジスタＴN8のゲートは、前記入出力端子ＤＱn に接続される。
【００６１】
前記ＰＭＯＳトランジスタＴP5及びＮＭＯＳトランジスタＴN6のドレイン、即ちノードＮ４は、ＮＭＯＳトランジスタＴN9を介してダイオードＤ２のカソードに接続される。前記ＰＭＯＳトランジスタＴP7及びＮＭＯＳトランジスタＴN8のドレイン、即ちノードＮ５は、ＮＭＯＳトランジスタＴN10 を介して前記ダイオードＤ２のカソードに接続される。ＮＭＯＳトランジスタＴN9のゲートは前記ノードＮ５に接続され、ＮＭＯＳトランジスタＴN10 のゲートは、前記ノードＮ４に接続される。
【００６２】
ダイオードＤ２のアノードは、２つのインバータ回路４１，４２よりなるラッチ回路４３に接続される。ダイオードＤ２とラッチ回路４３との接続点であるノードＮ６は、抵抗Ｒ５を介して高電位側電源ＶDDに接続されるとともに、容量Ｃ３を介して該電源ＶDDに接続される。インバータ回路４１の出力端子とインバータ回路４２の入力端子との接続点であるノードＮ７は、抵抗Ｒ６を介して低電位側電源ＶSSに接続されるとともに、容量Ｃ４を介して該電源ＶSSに接続される。ノードＮ７は、インバータ回路４４を介して前記ＮＭＯＳトランジスタＴN5，ＴN7のゲートに接続される。
【００６３】
前記ノードＮ６は、インバータ回路４５を介して前記ＰＭＯＳトランジスタＴP6のゲートに接続されるとともに、インバータ回路４５，４６を介して前記端子切換回路１１の端子ｆn （ｆ0 〜ｆ8 ）に接続され、無接続端子検出信号を出力する。
【００６４】
このように構成された無接続端子検出回路１３ａ〜１３ｉにおいて、電源の供給が開始されると、入出力端子ＤＱn は、抵抗Ｒ３，Ｒ４による抵抗分割にて電源ＶDD，ＶSSのほぼ中間電位に設定される。すると、ＰＭＯＳトランジスタＴP4，ＴP7及びＮＭＯＳトランジスタＴN4，ＴN8はともにオンされ、ＰＭＯＳトランジスタＴP5及びＮＭＯＳトランジスタＴN6もオンされる。このとき、ノードＮ４，Ｎ５にＮＭＯＳトランジスタＴN9，ＴN10 のしきい値分の電位差が生じないから、ＮＭＯＳトランジスタＴN9，ＴN10 はオフ状態となる。
【００６５】
又、電源遮断時に放電状態にあった容量Ｃ３には高電位側電源ＶDDが供給されて、該ノードＮ６の電位がＨレベルに引き上げられる。又、容量Ｃ４には低電位側電源ＶSSが供給されて、該ノードＮ７の電位がＬレベルに引き下げられる。そして、ラッチ回路４３は、そのラッチ動作によってノードＮ６，Ｎ７の電位を保持する。
【００６６】
ノードＮ６の電位がＨレベルになると、インバータ回路４５，４６を介して前記端子切換回路１１の端子ｆn に出力される無接続端子検出信号はＨレベルになる。従って、初期状態では、前記端子切換回路１１の端子ｆn にＨレベルの無接続端子検出信号を出力することになる。
【００６７】
又、この状態ではノードＮ６の電位がＨレベル、ノードＮ７の電位がＬレベルとなっていることから、ＰＭＯＳトランジスタＴP6及びＮＭＯＳトランジスタＴN5，ＴN7はともにオン状態となっている。
【００６８】
ここで、入出力端子ＤＱn が周辺デバイスと接続されている場合、該周辺デバイスにて入出力端子ＤＱn の電位がＨレベルに引き上げられると、ＰＭＯＳトランジスタＴP4のサイズが小さいことから、ノードＮ３の電位は速やかにＬレベルになる。また、ＰＭＯＳトランジスタＴP7はオフされ、ノードＮ５の電位はＬレベルになる。
【００６９】
ノードＮ３の電位がＬレベルになると、ＰＭＯＳトランジスタＴP5がオンされ、ノードＮ４の電位はＨレベルになる。このとき、ノードＮ４，Ｎ５にＮＭＯＳトランジスタＴN10 のしきい値分の電位差が生じ、該ＮＭＯＳトランジスタＴN10 はオンされる。
【００７０】
すると、ダイオードＤ２のカソードは、ＮＭＯＳトランジスタＴN10 、ノードＮ５及びＮＭＯＳトランジスタＴN8を介して低電位側電源ＶSSに接続されることから、ダイオードＤ２には、順方向電流が流れる。そのため、前記ノードＮ６の電位はＬレベルに引き下げられ、ラッチ回路４３にてこの電位が保持される。ノードＮ６の電位がＬレベルになると、前記端子切換回路１１の端子ｆn に出力される無接続端子検出信号はＬレベルになる。即ち、無接続端子検出回路１３ａ〜１３ｉは、入出力端子ＤＱn が周辺デバイスと接続状態であることを検出する。
【００７１】
又、入出力端子ＤＱn が周辺デバイスと接続されている場合であって、該周辺デバイスにて入出力端子ＤＱn の電位がＬレベルに引き下げられると、ＮＭＯＳトランジスタＴN8のサイズが小さいことから、ノードＮ５の電位は速やかにＨレベルになる。また、ＮＭＯＳトランジスタＴN4はオフされ、ノードＮ３の電位はＨレベルになる。
【００７２】
ノードＮ３の電位がＨレベルになると、ＮＭＯＳトランジスタＴN6がオンされ、ノードＮ４の電位はＬレベルになる。このとき、ノードＮ４，Ｎ５にＮＭＯＳトランジスタＴN9のしきい値分の電位差が生じ、該ＮＭＯＳトランジスタＴN9はオンされる。
【００７３】
すると、ダイオードＤ２のカソードは、ＮＭＯＳトランジスタＴN9、ノードＮ４及びＮＭＯＳトランジスタＴN6を介して低電位側電源ＶSSに接続されることから、ダイオードＤ２には、順方向電流が流れる。そのため、前記ノードＮ６の電位はＬレベルに引き下げられ、ラッチ回路４３にてこの電位が保持される。従って、上記同様に、前記端子切換回路１１の端子ｆn に出力される無接続端子検出信号はＬレベルになる。即ち、無接続端子検出回路１３ａ〜１３ｉは、入出力端子ＤＱn が周辺デバイスと接続状態であることを検出する。
【００７４】
この状態では、ノードＮ６の電位がＬレベル、ノードＮ７の電位がＨレベルとなることから、ＰＭＯＳトランジスタＴP6及びＮＭＯＳトランジスタＴN5，ＴN7がともにオフされ、無接続端子検出回路１３ａ〜１３ｉへの電源ＶDD，ＶSSの供給が遮断される。そのため、無接続端子検出回路１３ａ〜１３ｉにて入出力端子ＤＱn の接続を検出した後は、該検出回路１３ａ〜１３ｉへの電源ＶDD，ＶSSの供給が遮断され、ＰＭＯＳトランジスタＴP4〜ＴP7及びＮＭＯＳトランジスタＴN4〜ＴN10 の無用な動作を阻止し、消費電流が低減可能となる。
【００７５】
又、入出力端子ＤＱn が周辺デバイスと接続されていない場合、入出力端子ＤＱn の電位は、初期状態と同様に中間レベルのままである。従って、ＮＭＯＳトランジスタＴN9，ＴN10 はオフ状態にあることから、ダイオードＤ２では順方向に電流が生じず、ノードＮ６の電位はＨレベルのまま変化しない。そのため、無接続端子検出回路１３ａ〜１３ｉは、前記端子切換回路１１の端子ｆn にＨレベルの無接続端子検出信号を出力し続ける。即ち、無接続端子検出回路１３ａ〜１３ｉは、入出力端子ＤＱn が周辺デバイスと無接続状態であることを検出する。
【００７６】
図８は、端子切換回路１１の具体的構成を示す。端子切換回路１１の端子Ｄ0 〜Ｄ7 は、それぞれパリティビット切換回路５１ａ〜５１ｈを介して前記端子Ｓ0 〜Ｓ7 に接続される。各パリティビット切換回路５１ａ〜５１ｈには、前記端子ｆn （ｆ0 〜ｆ7 ）に入力された前記無接続端子検出回路１３ａ〜１３ｈからの無接続端子検出信号がそれぞれ入力される。
【００７７】
前記パリティビット切換回路５１ａ〜５１ｈは、具体的構成として図９に示すように、端子Ｓn （Ｓ0 〜Ｓ7 ）と端子Ｄn （Ｄ0 〜Ｄ7 ）との間には、ＮＭＯＳトランジスタＴN11 及びＰＭＯＳトランジスタＴP8が並列に介在される。ＰＭＯＳトランジスタＴP8のゲートには前記端子ｆn （ｆ0 〜ｆ7 ）に入力された前記無接続端子検出回路１３ａ〜１３ｈからの無接続端子検出信号が入力され、ＮＭＯＳトランジスタＴN11 のゲートにはインバータ回路５２にて該検出信号の反転信号が入力される。
【００７８】
又、各端子Ｓn と端子Ｄ8 との間には、ＮＭＯＳトランジスタＴN12 及びＰＭＯＳトランジスタＴP9が並列に介在される。ＮＭＯＳトランジスタＴN12 のゲートには前記端子ｆn （ｆ0 〜ｆ7 ）に入力された前記無接続端子検出回路１３ａ〜１３ｈからの無接続端子検出信号が入力され、ＰＭＯＳトランジスタＴP9のゲートには前記インバータ回路５２にて該検出信号の反転信号が入力される。
【００７９】
図８に示すように、前記端子Ｄ8 と端子ＳP との間には、ＮＭＯＳトランジスタＴN13 及びＰＭＯＳトランジスタＴP10 が並列に介在される。
ＰＭＯＳトランジスタＴP11 及びＮＭＯＳトランジスタＴN14 ，ＴN15 は、電源ＶDD，ＶSS間に直列に接続される。ＰＭＯＳトランジスタＴP11 及びＮＭＯＳトランジスタＴN14 のゲートには、前記書き込み制御信号ＷＥバーが入力される。ＰＭＯＳトランジスタＴP11 及びＮＭＯＳトランジスタＴN14 のドレイン、即ちノードＮ８は、前記ＰＭＯＳトランジスタＴP10 のゲートに接続されるとともに、インバータ回路５３を介して前記ＮＭＯＳトランジスタＴN13 のゲートに接続される。
【００８０】
前記ノードＮ８と高電位側電源ＶDDとの間には、ＰＭＯＳトランジスタＴP12 が接続される。このＰＭＯＳトランジスタＴP12 及び前記ＮＭＯＳトランジスタＴN15 のゲート、即ちノードＮ９は、ダイオード接続されたＰＭＯＳトランジスタＴP13 を介して高電位側電源ＶDDに接続される。
【００８１】
前記ノードＮ９と低電位側電源ＶSSとの間には、９つのＮＭＯＳトランジスタＴN16 〜ＴN24 がそれぞれ接続される。各ＮＭＯＳトランジスタＴN16 〜ＴN24 には、端子ｆn （ｆ0 〜ｆ8 ）から入力された前記無接続端子検出回路１３ａ〜１３ｉからの無接続端子検出信号がそれぞれ入力される。尚、前記ＰＭＯＳトランジスタＴP13 は、ＮＭＯＳトランジスタＴN16 〜ＴN24 より十分に小さいサイズで形成される。
【００８２】
このように構成された端子切換回路１１は、端子ｆn （ｆ0 〜ｆ8 ）から前記無接続端子検出回路１３ａ〜１３ｈのＬレベルの無接続端子検出信号（接続状態検出信号）が入力されると、各パリティビット切換回路５１ａ〜５１ｈにおいて、ＮＭＯＳトランジスタＴN11 及びＰＭＯＳトランジスタＴP8がともにオンされ、端子Ｓn と該端子Ｓn に対応した端子Ｄn とがそれぞれ導通状態となる。
このとき、端子ｆn （ｆ0 〜ｆ8 ）からのＬレベルの前記検出信号に基づいて、ＮＭＯＳトランジスタＴN16 〜ＴN24 はともにオフされる。すると、ノードＮ９にＰＭＯＳトランジスタＴP13 を介して高電位側電源ＶDDが供給されるため、ＰＭＯＳトランジスタＴP12 がオフされ、ＮＭＯＳトランジスタＴN15 がオンされる。
【００８３】
そして、書き込み時には前記書き込み制御信号ＷＥバーがＬレベルになることから、ＰＭＯＳトランジスタＴP11 がオンされ、ＮＭＯＳトランジスタＴN14 がオフされるため、ノードＮ８の電位はＨレベルになる。すると、前記ＰＭＯＳトランジスタＴP10 及びＮＭＯＳトランジスタＴN13 がともにオフされることから、端子ＳP と端子Ｄ8 とは遮断状態になる。
【００８４】
又、読み出し時には前記書き込み制御信号ＷＥバーがＨレベルになることから、ＰＭＯＳトランジスタＴP11 がオフされ、ＮＭＯＳトランジスタＴN14 がオンされるとともに、前記ＮＭＯＳトランジスタＴN15 がオンされているため、ノードＮ８の電位はＬレベルになる。すると、前記ＰＭＯＳトランジスタＴP10 及びＮＭＯＳトランジスタＴN13 がともにオンされることから、端子ＳP と端子Ｄ8 とは導通状態になる。
【００８５】
一方、端子ｆn （ｆ0 〜ｆ7 ）から前記無接続端子検出回路１３ａ〜１３ｈのＨレベルの無接続端子検出信号（無接続状態検出信号）が入力されると、パリティビット切換回路５１ａ〜５１ｈにおいて、ＮＭＯＳトランジスタＴN12 及びＰＭＯＳトランジスタＴP9がともにオンされ、任意の端子Ｓn と端子Ｄ8 とは導通状態となる。
【００８６】
このとき、任意の端子ｆn （ｆ0 〜ｆ7 ）からのＨレベルの前記検出信号に基づいて、該端子ｆn （ｆ0 〜ｆ7 ）に対応したＮＭＯＳトランジスタＴN16 〜ＴN23 がオンされる。すると、ノードＮ９の電位はＬレベルとなるため、ＰＭＯＳトランジスタＴP12 がオンされ、ＮＭＯＳトランジスタＴN15 がオフされる。
【００８７】
そして、ノードＮ８の電位は、前記書き込み制御信号ＷＥバーにかかわらず、Ｈレベルに保持される。ノードＮ８がＨレベルに保持されると、前記ＰＭＯＳトランジスタＴP10 及びＮＭＯＳトランジスタＴN13 がともにオフ状態に保持されることから、端子ＳP と端子Ｄ8 とは常に遮断状態となる。
【００８８】
従って、入出力端子ＤＱ8 を除く入出力端子ＤＱ1 〜ＤＱ7 のいずれかが無接続である場合、入出力端子ＤＱ1 〜ＤＱ7 に対応した端子Ｄ1 〜Ｄ7 は、端子ｆ0 〜ｆ7 から入力される前記無接続端子検出回路１３ａ〜１３ｈからのＨレベルの無接続端子検出信号に基づくパリティビット切換回路１３ａ〜１３ｈの切り換え動作にて端子Ｄ8 と接続が切り換えられることになる。そして、無接続である入出力端子ＤＱ1 〜ＤＱ7 は無効化される。
【００８９】
又、入出力端子ＤＱ8 が無接続である場合、入出力端子ＤＱ8 に対応した端子Ｄ8 は、端子ｆ8 から前記無接続端子検出回路１３ｉのＨレベルの無接続端子検出信号（無接続状態検出信号）に基づいてＮＭＯＳトランジスタＴN24 がオンされる。すると、ノードＮ９の電位はＬレベルとなるため、ＰＭＯＳトランジスタＴP12 がオンされ、ＮＭＯＳトランジスタＴN15 がオフされる。
【００９０】
そして、ノードＮ８の電位は、前記書き込み制御信号ＷＥバーにかかわらず、Ｈレベルに保持される。ノードＮ８がＨレベルに保持されると、前記ＰＭＯＳトランジスタＴP10 及びＮＭＯＳトランジスタＴN13 がともにオフ状態に保持されることから、端子ＳP と端子Ｄ8 とは常に遮断状態となる。従って、単に、無接続である入出力端子ＤＱ8 は無効化される。
【００９１】
図１０はパリティ演算回路１４の具体的構成を示し、図１１はパリティフラグラッチ回路１５の具体的構成を示し、図１２はパリティ復号化回路１６の具体的構成を示す。
【００９２】
図１０に示すように、パリティ演算回路１４は、８つのＥＯＲ回路６１〜６８にて構成される。ＥＯＲ回路６１の入力端子は前記端子切換回路１１の端子Ｄ0 ，Ｄ1 に接続され、ＥＯＲ回路６２の入力端子は前記端子切換回路１１の端子Ｄ2 ，Ｄ3 に接続される。ＥＯＲ回路６３の入力端子は前記端子切換回路１１の端子Ｄ4 ，Ｄ5 に接続され、ＥＯＲ回路６４の入力端子は前記端子切換回路１１の端子Ｄ6 ，Ｄ7 に接続される。
【００９３】
前記ＥＯＲ回路６１，６２の各出力端子はＥＯＲ回路６５の入力端子にそれぞれ接続され、前記ＥＯＲ回路６３，６４の各出力端子はＥＯＲ回路６６の入力端子にそれぞれ接続される。
【００９４】
前記ＥＯＲ回路６５，６６の各出力端子はＥＯＲ回路６７の入力端子にそれぞれ接続され、該ＥＯＲ回路６７の出力端子からは前記出力信号Ｐo2を出力する。又、該ＥＯＲ回路６７の出力端子と前記端子切換回路１１の端子Ｄ8 はＥＯＲ回路６８の入力端子にそれぞれ接続され、該ＥＯＲ回路６８の出力端子からは前記出力信号Ｐo1を出力する。
【００９５】
図１１に示すように、パリティフラグラッチ回路１５において、ＰＭＯＳトランジスタＴP14 ，ＴP15 及びＮＭＯＳトランジスタＴN25 ，ＴN26 は、電源ＶDD，ＶSS間に直列に接続される。ＰＭＯＳトランジスタＴP14 のゲートには前記書き込み制御信号ＷＥバーが入力されるとともに、ＮＭＯＳトランジスタＴN26 のゲートにはインバータ回路６９を介して前記書き込み制御信号ＷＥバーの反転信号が入力される。ＰＭＯＳトランジスタＴP15 及びＮＭＯＳトランジスタＴN25 のゲートには、前記パリティ演算回路１４の出力信号Ｐo1が入力される。
【００９６】
又、ＰＭＯＳトランジスタＴP16 ，ＴP17 及びＮＭＯＳトランジスタＴN27 ，ＴN28 は、電源ＶDD，ＶSS間に直列に接続される。ＮＭＯＳトランジスタＴN28 のゲートには前記書き込み制御信号ＷＥバーが入力されるとともに、ＰＭＯＳトランジスタＴP16 のゲートには前記インバータ回路６９を介して前記書き込み制御信号ＷＥバーの反転信号が入力される。ＰＭＯＳトランジスタＴP17 及びＮＭＯＳトランジスタＴN27 のドレイン、即ちノードＮ１０は、前記ＰＭＯＳトランジスタＴP15 及びＮＭＯＳトランジスタＴN25 のドレインに接続される。
【００９７】
更に、ＰＭＯＳトランジスタＴP18 及びＮＭＯＳトランジスタＴN29 は、電源ＶDD，ＶSS間に直列に接続される。両トランジスタＴP18 ，ＴN29 のゲートは、前記ノードＮ１０に接続される。両トランジスタＴP18 ，ＴN29 のドレイン、即ちノードＮ１１は、前記ＰＭＯＳトランジスタＴP17 及びＮＭＯＳトランジスタＴN27 のゲートに接続される。そして、このノードＮ１１からは、前記出力信号ＰFLG が出力される。
【００９８】
図１２に示すように、パリティ復号化回路１６は、ＥＯＲ回路７０よりなる。ＥＯＲ回路７０は、前記パリティ演算回路１４の出力信号Ｐo2と前記パリティフラグラッチ回路１５の出力信号ＰFLG との入力に基づいた出力信号を前記端子切換回路１１の端子ＳP に出力する。
【００９９】
このように構成されたパリティ演算回路１４、パリティフラグラッチ回路１５及びパリティ復号化回路１６において、パリティ演算回路１４では、書き込み時に前記端子切換回路１１の端子Ｄ0 〜Ｄ8 を通過するパリティビットを含めた９ビットの書き込みデータのうちＨレベルとなるデータ数が奇数、或いは偶数かが検出される。
【０１００】
仮に、前記入出力端子ＤＱ0 〜ＤＱ8 に接続される周辺デバイスが奇数パリティに設定されている場合、前記端子切換回路１１の端子Ｄ0 〜Ｄ8 を通過するＨレベルの書き込みデータ数は奇数であって、パリティ演算回路１４は、その出力信号Ｐo1をＨレベルとし、出力信号Ｐo2をＬレベルとする。このＨレベルの出力信号Ｐo1は、パリティフラグラッチ回路１５に入力される。このとき、前記端子切換回路１１の端子Ｄ0 〜Ｄ7 を通過する書き込みデータは、各端子Ｓ0 〜Ｓ7 から前記センスアンプ及びＩ／Ｏゲート６を介して前記メモリセルアレイ５に記憶される。
【０１０１】
前記パリティフラグラッチ回路１５には、上記したように書き込み時においてＬレベルの前記書き込み制御信号ＷＥバーが入力され、ＰＭＯＳトランジスタＴP14 及びＮＭＯＳトランジスタＴN26 はともにオンされ、ＰＭＯＳトランジスタＴP16 及びＮＭＯＳトランジスタＴN28 はともにオフされる。すると、Ｈレベルの前記出力信号Ｐo1に基づいて、ＮＭＯＳトランジスタＴN25 がオンされ、ノードＮ１０の電位はＬレベルとなる。
【０１０２】
そして、書き込み動作から読み出し動作に切り換わると、前記書き込み制御信号ＷＥバーはＨレベルになる。すると、前記ＰＭＯＳトランジスタＴP14 及びＮＭＯＳトランジスタＴN26 はともにオフされ、ＰＭＯＳトランジスタＴP16 及びＮＭＯＳトランジスタＴN28 はともにオンされる。上記したように書き込み動作時に前記ノードＮ１０の電位がＬレベルとなっていることから、ＰＭＯＳトランジスタＴP18 はオン状態にあり、ノードＮ１１の電位、即ち出力信号ＰFLG はＨレベルになる。又、ノードＮ１１の電位がＨレベルとなると、ＮＭＯＳトランジスタＴN27 がオンされ、ノードＮ１０の電位はＬレベルに維持されることから、出力信号ＰFLG はＨレベルの維持される。
【０１０３】
又、読み出し時には、上記したように、前記メモリセルアレイ５に記憶されたデータが読み出しデータとして、センスアンプ及びＩ／Ｏゲート６を介して各端子Ｓ0 〜Ｓ7 から入力され、端子Ｄ0 〜Ｄ7 を通過する。この読み出しデータは書き込みデータと一致することから、上記書き込み時と同様に、パリティ演算回路１４は、その出力信号Ｐo1をＨレベルとし、出力信号Ｐo2をＬレベルとする。因みに、このＨレベルの出力信号Ｐo1は前記パリティフラグラッチ回路１５に入力されるが、読み出し時にＨレベルとなる前記書き込み制御信号ＷＥバーに基づいて前記ＰＭＯＳトランジスタＴP14 及びＮＭＯＳトランジスタＴN26 はともにオフされているため無効になる。
【０１０４】
そして、前記パリティ演算回路１４のＬレベルの出力信号Ｐo2と、前記パリティフラグラッチ回路１５のＨレベルの出力信号ＰFLG とによって、パリティ復号化回路１６は、前記端子切換回路１１の端子ＳP にＨレベルの出力信号を出力する。このとき、上記したように、前記端子切換回路１１は端子ＳP と端子Ｄ8 とを導通状態に切り換えることから、該端子Ｄ8 は端子ＳP から入力されたＨレベルの信号（データ）が通過することになる。
【０１０５】
即ち、書き込み時において、前記端子切換回路１１の端子Ｄ0 〜Ｄ8 を通過するパリティを含む９ビットの書き込みデータのうち、端子Ｄ0 〜Ｄ7 を通過する８ビットの書き込みデータは端子Ｓ0 〜Ｓ7 を介してメモリセルアレイ５に記憶される。又、端子Ｄ0 〜Ｄ8 を通過する書き込みデータは、パリティ演算回路１４にて取り込まれ、この取り込みデータに基づく出力信号Ｐo1がパリティフラグラッチ回路１５にて読み出し時まで記憶される。
【０１０６】
次に、読み出し時において、メモリセルアレイ５からの８ビットの読み出しデータが前記端子切換回路１１の端子Ｓ0 〜Ｓ7 に入力され、その端子Ｄ0 〜Ｄ7 を通過する。端子Ｄ0 〜Ｄ7 を通過する８ビットの読み出しデータは、パリティ演算回路１４にて取り込まれ、この取り込みデータに基づく出力信号Ｐo2がパリティ復号化回路１６に出力される。又、パリティフラグラッチ回路１５にて記憶していた出力信号Ｐo1は、パリティ復号化回路１６に対して出力信号ＰFLG として出力される。
【０１０７】
前記パリティ復号化回路１６は、パリティ演算回路１４の出力信号Ｐo2と、パリティフラグラッチ回路１５の出力信号ＰFLG とによって、書き込み時と一致する読み出しデータを復号した出力信号を前記端子切換回路１１の端子ＳP に出力する。そして、端子ＳP に入力されたパリティ復号化回路１６の出力信号が端子Ｄ8 を通過することにより、９ビットの読み出しデータが入出力端子ＤＱ0 〜ＤＱ8 に出力されることになる。
【０１０８】
尚、前記入出力端子ＤＱ0 〜ＤＱ8 に接続される周辺デバイスはシステムによって奇数、或いは偶数パリティに統一されることから、パリティフラグラッチ回路１５は出力信号ＰFLG を生成して図４に示す前記各入出力回路７ｂに出力し、前記各入出力回路７ｂは入出力回路７ａと同様に動作する。
【０１０９】
次に、このように構成された入出力回路７の動作を以下に示す。
（８ビット単位で区画された周辺デバイスと接続された場合）
このような場合では、上記したＤＲＡＭの入出力端子ＤＱ0 〜ＤＱ8 のいずれかには無接続端子が存在する。又、入出力端子ＤＱ0 〜ＤＱ8 には、パリティを含まない８ビットのデータが入力されることになる。
【０１１０】
即ち、無接続状態にある入出力端子ＤＱ0 〜ＤＱ8 に対応した無接続端子検出回路１３ａ〜１３ｉのみが、Ｈレベルの無接続端子検出信号を端子切換回路１１の端子ｆ0 〜ｆ8 に出力する。
【０１１１】
仮に、入出力端子ＤＱ8 を除く入出力端子ＤＱ0 〜ＤＱ7 のいずれかが無接続状態のとき、端子切換回路１１は、端子ｆ0 〜ｆ7 から入力される無接続端子検出回路１３ａ〜１３ｈの無接続端子検出信号に基づいて、無接続状態にある入出力端子ＤＱ0 〜ＤＱ7 以外の端子Ｄ0 〜Ｄ7 と、センスアンプ及びＩ／Ｏゲート６を介してメモリセルアレイ５に接続される端子Ｓ0 〜Ｓ7 とを導通状態にする。
【０１１２】
一方、無接続状態にある入出力端子ＤＱ0 〜ＤＱ7 は、端子切換回路１１にて該入出力端子ＤＱ0 〜ＤＱ7 に接続された端子Ｄ0 〜Ｄ7 及び端子ＳP が無効化される。そして、端子切換回路１１は、無効化された端子Ｄ0 〜Ｄ7 に対応する端子Ｓ0 〜Ｓ7 を端子Ｄ8 と切り換えて接続する。
【０１１３】
又、入出力端子ＤＱ8 が無接続状態のとき、端子切換回路１１は、端子ｆ8 から入力される無接続端子検出回路１３ｉの無接続端子検出信号に基づいて、端子Ｄ0 〜Ｄ7 と端子Ｓ0 〜Ｓ7 とを導通状態にする。一方、無接続状態にある入出力端子ＤＱ8 は、端子切換回路１１にて該入出力端子ＤＱ8 に接続された端子Ｄ8 及び端子ＳP が単に無効化される。
【０１１４】
（９ビット単位で区画された周辺デバイスと接続された場合）
このような場合では、上記したＤＲＡＭの入出力端子ＤＱ0 〜ＤＱ8 には無接続端子はない。又、入出力端子ＤＱ0 〜ＤＱ8 には、パリティを含む９ビットのデータが入力されることになる。
【０１１５】
即ち、入出力端子ＤＱ0 〜ＤＱ8 には無接続端子がないことから、無接続端子検出回路１３ａ〜１３ｉは、端子切換回路１１の端子ｆ0 〜ｆ8 にＬレベルの無接続端子検出信号（接続状態検出信号）を出力する。
【０１１６】
端子切換回路１１は、端子ｆ0 〜ｆ8 に入力されたＬレベルの前記検出信号に基づいて、端子Ｄ0 〜Ｄ7 と端子Ｓ0 〜Ｓ7 とをそれぞれ導通状態とする。又、端子切換回路１１は、書き込み時において端子Ｄ8 と端子ＳP とを遮断状態とし、読み出し時には端子Ｄ8 と端子ＳP とを導通状態とする。
【０１１７】
そして、書き込み時において、前記端子切換回路１１の端子Ｄ0 〜Ｄ8 を通過するパリティを含む９ビットの書き込みデータのうち、端子Ｄ0 〜Ｄ7 を通過する８ビットの書き込みデータは端子Ｓ0 〜Ｓ7 を介してメモリセルアレイ５に記憶される。又、端子Ｄ0 〜Ｄ8 を通過する書き込みデータは、パリティ演算回路１４にて取り込まれ、この取り込みデータに基づく出力信号Ｐo1が前記書き込み制御信号ＷＥバーにて動作制御されるパリティフラグラッチ回路１５にて読み出し時まで記憶される。
【０１１８】
次に、読み出し時において、メモリセルアレイ５からの８ビットの読み出しデータが前記端子切換回路１１の端子Ｓ0 〜Ｓ7 に入力され、その端子Ｄ0 〜Ｄ7 を通過する。端子Ｄ0 〜Ｄ7 を通過する８ビットの読み出しデータは、パリティ演算回路１４にて取り込まれ、この取り込みデータに基づく出力信号Ｐo2がパリティ復号化回路１６に出力される。又、パリティフラグラッチ回路１５にて記憶していた出力信号Ｐo1は、パリティ復号化回路１６に対して出力信号ＰFLG として出力される。
【０１１９】
前記パリティ復号化回路１６は、パリティ演算回路１４の出力信号Ｐo2と、パリティフラグラッチ回路１５の出力信号ＰFLG とによって、書き込み時と一致する読み出しデータを復号した出力信号を前記端子切換回路１１の端子ＳP に出力する。そして、端子ＳP に入力されたパリティ復号化回路１６の出力信号が端子Ｄ8 を通過することにより、書き込みデータと一致する９ビットの読み出しデータが入出力端子ＤＱ0 〜ＤＱ8 に出力される。
【０１２０】
上記したように、本実施の形態では、以下に示す作用効果がある。
（１）本実施の形態のＤＲＡＭでは、８ビット単位で区画されたメモリセルアレイ５を使用しながら、端子切換回路１１、無接続端子検出回路１３ａ〜１３ｉ、パリティ演算回路１４、パリティフラグラッチ回路１５、及びパリティ復号化回路１６の動作によって、パリティを含む９ビットのデータ及びパリティを含まない８ビットのデータをともに処理可能である。従って、メモリセルアレイ５を縮小できることから、回路レイアウト面積を減少することができる。
【０１２１】
しかも、本実施の形態のＤＲＡＭでは、パリティを含む９ビットのデータ及びパリティを含まない８ビットのデータをともに処理可能であることから、このＤＲＡＭを開発するだけでよく、開発コストを削減でき、ＤＲＡＭの低コスト化に貢献することができる。
【０１２２】
又、無接続端子検出回路１３ａ〜１３ｉが、書き込みデータがパリティデータを含まない８ビット単位のデータであると検出すると、書き込みデータが入力されない入出力端子ＤＱ0 〜ＤＱ8 は端子切換回路１１にて無効化される。従って、無用な回路動作を確実に防止できるため、消費電力を低減でき、回路動作によるノイズを低減することができる。
【０１２３】
（２）パリティデータを含む９ビット単位のデータが入力されると、パリティ演算回路１４、パリティフラグラッチ回路１５、及びパリティ復号化回路１６は、書き込み時に１ビットのデータを取り込み、読み出し時にその取り込みデータを読み出しデータとして再生する。従って、データの再生が容易であり、そのため回路も比較的簡単に構成できる。
【０１２４】
（３）パリティフラグラッチ回路１５を備えた入出力回路７ａは１つだけ備えられ、他の入出力回路７ｂはパリティフラグラッチ回路１５の出力信号ＰFLG にて動作する。即ち、入出力端子ＤＱ0 〜ＤＱ8 に接続される周辺デバイスはシステムによって奇数、或いは偶数パリティに統一されることから、パリティフラグラッチ回路１５の出力信号ＰFLG にて入出力回路７ａ，７ｂは同様に動作する。従って、レイアウト面積増大の抑制に貢献することができる。
【０１２５】
（４）無接続端子検出回路１３ａ〜１３ｉは、入出力端子ＤＱ0 〜ＤＱ8 をそれぞれ抵抗Ｒ３，Ｒ４にて電源ＶDD，ＶSSの中間電位に設定し、中間電位に設定された入出力端子ＤＱ0 〜ＤＱ8 に入力される書き込みデータによって高電位側電源ＶDDレベル側、若しくは低電位側電源ＶSSレベル側への電位変動を検出する構成とした。従って、比較的簡単に回路を構成することができる。
【０１２６】
（５）無接続端子検出回路１３ａ〜１３ｉは、入出力端子ＤＱn の接続を検出した後に、ＰＭＯＳトランジスタＴP6及びＮＭＯＳトランジスタＴN5，ＴN7をともにオフして、該検出回路１３ａ〜１３ｉへの電源ＶDD，ＶSSの供給を遮断するようにした。従って、無接続端子検出回路１３ａ〜１３ｉのＰＭＯＳトランジスタＴP4〜ＴP7及びＮＭＯＳトランジスタＴN4〜ＴN10 の無用な動作が阻止されることから、消費電流を低減することができる。
【０１２７】
（６）出力自動起動回路１２は、各入出力回路１０ａ〜１０ｉの出力段を電源起動時から最初の書き込みモードになるまでの期間を非活性状態にして、読み出し動作を禁止するようにした。従って、出力自動起動回路１２は、電源起動時に各入出力回路１０ａ〜１０ｉの出力段と、入出力端子ＤＱ0 〜ＤＱ8 に接続される他のデバイスとの間での貫通電流の発生を防止することができる。
【０１２８】
尚、本発明は前記実施の形態の他、以下の態様で実施するようにしてもよい。
○上記実施の形態では、図７に示すように無接続端子検出回路１３ａ〜１３ｉを構成したが、入出力端子ＤＱ0 〜ＤＱ8 が接続状態か無接続状態かを検出できればこの回路構成に限定されるものではない。例えば、無接続端子検出回路１３ａ〜１３ｉを図１３及び図１４に示すように構成してもよい。
【０１２９】
図１３に示す無接続端子検出回路１３ａ〜１３ｉでは、図７に示す無接続端子検出回路１３ａ〜１３ｉに対して、抵抗Ｒ４、ＰＭＯＳトランジスタＴP4，ＴP5、ＮＭＯＳトランジスタＴN4〜ＴN7，ＴN9，ＴN10 、及びインバータ回路４４が省略される。そして、ダイオードＤ２は、アノードがノードＮ５に接続され、カソードがノードＮ６に接続される。このように構成すると、入出力端子ＤＱn が周辺デバイスと接続され、該デバイスにて入出力端子ＤＱn の電位がＬレベルに引き下げられる場合のみに、無接続端子検出回路１３ａ〜１３ｉは、上記同様に、端子切換回路１１の端子ｆn にＬレベルの無接続端子検出信号を出力、即ち、入出力端子ＤＱn が周辺デバイスと接続状態であることを検出する。従って、回路構成を簡素化でき、消費電力を低減することができる。
【０１３０】
図１４に示す無接続端子検出回路１３ａ〜１３ｉでは、図７に示す無接続端子検出回路１３ａ〜１３ｉに対して、抵抗Ｒ３、ＰＭＯＳトランジスタＴP5〜ＴP7、及びＮＭＯＳトランジスタＴN6〜ＴN10 が省略される。そして、ダイオードＤ２のカソードは、ノードＮ３に接続される。このように構成すると、入出力端子ＤＱn が周辺デバイスと接続され、該デバイスにて入出力端子ＤＱn の電位がＨレベルに引き上げられる場合のみに、無接続端子検出回路１３ａ〜１３ｉは、上記同様に、端子切換回路１１の端子ｆn にＬレベルの無接続端子検出信号を出力、即ち、入出力端子ＤＱn が周辺デバイスと接続状態であることを検出する。従って、回路構成を簡素化でき、消費電力を低減することができる。
【０１３１】
○上記実施の形態では、パリティ演算回路１４、パリティフラグラッチ回路１５、及びパリティ復号化回路１６を図１０〜図１２に示すような回路構成としたが、書き込み動作時に１ビット分のデータを取り込み、読み出し時にその取り込みデータを読み出しデータとして再生できれば、この回路構成に限定されるものではない。
【０１３２】
○上記実施の形態では、図５に示すように出力自動起動回路１２を設けたが、同様の動作ができればこの回路構成に限定されるものではない。又、出力自動起動回路１２を特に設けなくてもよい。
【０１３３】
○上記実施の形態では、端子切換回路１１を図８に示すような回路構成としたが、同様の動作が可能であればこの回路構成に限定されるものではない。
○上記実施の形態では、ＤＲＡＭに実施したが、ＳＲＡＭ等の他の半導体記憶装置に実施してもよい。
【０１３４】
【発明の効果】
以上詳述したように、本発明によれば、パリティビットの有無に関わらず使用可能としながら、回路レイアウト面積を減少し、またコストを削減しながら、消費電力を低減し、回路動作によるノイズの発生を低減し得る半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  本実施の形態のＤＲＡＭを示すブロック図である。
【図３】  入出力回路を示す回路図である。
【図４】  入出力回路を示す回路図である。
【図５】  出力自動起動回路の具体的構成を示す回路図である。
【図６】  入出力回路の具体的構成を示す回路図である。
【図７】  無接続端子検出回路の具体的構成を示す回路図である。
【図８】  端子切換回路の具体的構成を示す回路図である。
【図９】  パリティビット切換回路の具体的構成を示す回路図である。
【図１０】  パリティ演算回路の具体的構成を示す回路図である。
【図１１】  パリティフラグラッチ回路の具体的構成を示す回路図である。
【図１２】  パリティ復号化回路の具体的構成を示す回路図である。
【図１３】  別例の無接続端子検出回路の具体的構成を示す回路図である。
【図１４】  別例の無接続端子検出回路の具体的構成を示す回路図である。
【符号の説明】
１              メモリセルアレイ
２              検出回路
３              端子切換回路
４              データ再生回路
ＤＱ0 〜ＤＱ8   入出力端子
【図１】
0003913331.tif 000002
【図２】
0003913331.tif 000003
【図３】
0003913331.tif 000004
【図４】
0003913331.tif 000005
【図５】
0003913331.tif 000006
【図６】
0003913331.tif 000007
【図７】
0003913331.tif 000008
【図８】
0003913331.tif 000009
【図９】
0003913331.tif 000010
【図１０】
0003913331.tif 000011
【図１１】
0003913331.tif 000012
【図１２】
0003913331.tif 000013
【図１３】
0003913331.tif 000014
【図１４】
0003913331.tif 000015