(57)【特許請求の範囲】
【請求項１】
オフセット電圧を小さくするために負荷側のＭＯＳトランジスタの相互コンダクタンスｇｍを差動側のＭＯＳトランジスタの相互コンダクタンスｇｍよりも小さくしたコンパレーターを有する半導体装置であって、
前記負荷側のＭＯＳトランジスタは、不純物量を多くするためにチャネル領域に導入された、異なる導電型の二種類以上の不純物によって移動度を低下させることにより相互コンダクタンスｇｍを小さくしたことを特徴とする半導体装置。
【請求項２】
オフセット電圧を小さくするために負荷側のＭＯＳトランジスタの相互コンダクタンスｇｍを差動側のＭＯＳトランジスタの相互コンダクタンスｇｍよりも小さくしたコンパレーターを有する半導体装置であって、
前記負荷側のＭＯＳトランジスタは、そのゲート酸化膜厚を差動側のＭＯＳトランジスタのゲート酸化膜厚よりも厚くすることにより相互コンダクタンスｇｍを小さくしたことを特徴とする半導体装置。
【請求項３】
オフセット電圧を小さくするために負荷側のＭＯＳトランジスタの相互コンダクタンスｇｍを差動側のＭＯＳトランジスタの相互コンダクタンスｇｍよりも小さくしたコンパレーターを有する半導体装置であって、
前記差動側のＭＯＳトランジスタは、サイドスペーサ下に低濃度拡散層が形成されたＬＤＤ型のＭＯＳトランジスタであり、
前記負荷側のＭＯＳトランジスタは、サイドスペーサ下に低濃度拡散層がなく、さらに、ソース・ドレインの高濃度拡散層とゲート電極とがオーバーラップしていないことにより、相互コンダクタンスｇｍを小さくしたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法、特にＭＯＳ型トランジスタを用いたコンパレーター回路に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ型トランジスタを用いたコンパレーターは広く利用されているが、オフセット電圧の小さいコンパレーターを得るためにはＭＯＳ型トランジスタのチャネル幅及びチャネル長を大きくしたものが知られていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のＭＯＳ型トランジスタを用いたコンパレーターは、オフセット電圧を小さくする為にＭＯＳ型トランジスタのチャネル幅、チャネル長を長くする手段を用いているため、コンパレーターの占有面積が大きくなってしまうと言う問題点を有していた。
【０００４】
本発明は、従来のＭＯＳ型トランジスタを用いたコンパレーターでは不可能であったオフセット電圧の小さいコンパレーターを小さな占有面積で提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明は次の手段を用いた。
（１）オフセット電圧を小さくするために負荷側のＭＯＳトランジスタの相互コンダクタンスｇｍを差動側のＭＯＳトランジスタの相互コンダクタンスｇｍよりも小さくしたコンパレーターを有する半導体装置とするため、前記負荷側のＭＯＳトランジスタは、不純物量を多くするためにチャネル領域に導入された、異なる導電型の二種類以上の不純物によって移動度を低下させることにより相互コンダクタンスｇｍを小さくしたことを特徴とする半導体装置とした。
（２）オフセット電圧を小さくするために負荷側のＭＯＳトランジスタの相互コンダクタンスｇｍを差動側のＭＯＳトランジスタの相互コンダクタンスｇｍよりも小さくしたコンパレーターを有する半導体装置とするため、前記負荷側のＭＯＳトランジスタは、そのゲート酸化膜厚を差動側のＭＯＳトランジスタのゲート酸化膜厚よりも厚くすることにより相互コンダクタンスｇｍを小さくしたことを特徴とする半導体装置とした。
（３）オフセット電圧を小さくするために負荷側のＭＯＳトランジスタの相互コンダクタンスｇｍを差動側のＭＯＳトランジスタの相互コンダクタンスｇｍよりも小さくしたコンパレーターを有する半導体装置とするため、前記差動側のＭＯＳトランジスタは、サイドスペーサ下に低濃度拡散層が形成されたＬＤＤ型のＭＯＳトランジスタであり、前記負荷側のＭＯＳトランジスタは、サイドスペーサ下に低濃度拡散層がなく、さらに、ソース・ドレインの高濃度拡散層とゲート電極とがオーバーラップしていないことにより、相互コンダクタンスｇｍを小さくしたことを特徴とする半導体装置とした。
【０００６】
【発明の実施の形態】
本発明の半導体装置は、小さな占有面積でオフセット電圧を小さくした高精度なコンパレーターをＭＯＳ型トランジスタを用いて実現する事ができる。
【０００７】
以下、図面を参照して本発明の好適な実施例を説明する。
【０００８】
本発明にかかる半導体装置の第一実施例を示す。図１の回路図に示したコンパレーターは２つのＰ型トランジスタ１０２、１０３を負荷トランジスタとし、２つのＮ型トランジスタ１０７、１０８を差動トランジスタとして構成され、電源端子１０１と出力端子１０４と基準電圧端子１０５と入力端子１０６と接地端子１０９からなる。ある一定の電位を基準電圧端子１０５に印加する。その時入力端子１０６に印加された電位が基準電圧端子１０５に印加されている電位より小さいと電源端子１０１に印加されている電位が出力端子１０４より出力される。一方、入力端子１０６に印加された電位が基準電圧端子１０５に印加されている電位より大きいと接地端子１０９に印加されている電位が出力端子１０４より出力される。この出力の変化を反転するという。負荷トランジスタとしたＰ型トランジスタ１０２と１０３のサイズが等しく、差動トランジスタとしたＮ型トランジスタ１０７と１０８のサイズが等しい場合には、基準電圧端子１０５に印加されている電位と入力端子１０６に印加されている電位が等しい時、出力が反転する。しかしながら、実際は加工精度その他の原因により基準電圧端子１０５に印加されている電位と入力端子１０６に印加されている電位が等しくないときに反転が起こってしまう。この時の基準電圧端子１０５に印加されている電位と入力端子１０６に印加されている電位の差をオフセット電圧と言う。オフセット電圧は次式で求められる。
【０００９】
Voff=△Vtn+√(αKp/βKn)×|△Vtp|+(√(α/β)-1)(Vref-Vb-Vtn)  −（１）
式（１）においてVoffはオフセット電圧、△Vtnは差動トランジスタであるＮ型トランジスタ１０７と１０８のしきい値電圧（以下、Ｖｔｈと略す。）の差、△Vtpは負荷トランジスタであるＰ型トランジスタ１０２と１０３のＶｔｈの差、Kｎは差動トランジスタであるＮ型トランジスタ１０７、１０８のｇｍ、Kpは負荷トランジスタであるＰ型トランジスタ１０２、１０３のｇｍ、αは負荷トランジスタであるＰ型トランジスタ１０２と１０３のｇｍの比、βは差動トランジスタであるＮ型トランジスタ１０７と１０８のｇｍの比、Vrefは基準電圧端子１０５に印加された電位（以下Vrefと略す）、Vaは電源電圧端子１０１に印加された電位、Vbは接地端子１０９に印加された電位、Vtnは差動トランジスタであるＮ型トランジスタ１０７、１０８のＶｔｈ、Vtpは負荷トランジスタであるＰ型トランジスタ１０２、１０３のＶｔｈを示している。
【００１０】
式（１）は以下の様に求められる。図１における負荷トランジスタであるＰ型トランジスタ１０２、１０３のチャネル幅、チャネル長、Ｖｔｈを互いに同じく、差動トランジスタであるＮ型トランジスタ１０７、１０８のチャネル幅、チャネル長、Ｖｔｈを互いに同じくしておく。負荷トランジスタであるＰ型トランジスタ１０２と差動トランジスタであるＮ型トランジスタ１０７を経由する電流をＩ1とし、負荷トランジスタであるＰ型トランジスタ１０３と差動トランジスタであるＮ型トランジスタ１０８を経由する電流をＩ２とすると次式の様に表される。
Ｉ１＝Kp（Va−Vref−|Vtp｜)2＝Kn（Vref−Vb−Vtn）２    −（２）
Ｉ２＝αKp｛Va−Vdd−｜Vtp−△Vtp｜｝２
＝βKn｛Vin−Vb−（Vtn−△Vtn）｝２                −（３）
Vin＝Vref−Voff                                        −（４）
但し、Vinは入力端子１０６に印加される電位（以下Vinと略す。）
本来、負荷トランジスタであるＰ型トランジスタ１０２と１０３のチャネル幅、チャネル長、Ｖｔｈ、ｇｍが互いに等しく、差動トランジスタであるＮ型トランジスタ１０７と１０８のチャネル幅、チャネル長、Ｖｔｈ、ｇｍが互いに等しければVin＝Vrefで反転する。しかしながら、オフセット電圧が生じると式（４）の状態の時に反転する。反転するとき、Ｉ１＝Ｉ２となるので式（２）＝式（３）となり、オフセット電圧が生じていると仮定して式（４）を代入する。上式を解くと式（１）が得られる。式（１）からオフセット電圧を小さくするには、負荷トランジスタのｇｍを小さくし、差動トランジスタのｇｍを大きくすれば良いことが分かる。
【００１１】
Ｐ型トランジスタの移動度は動作するキャリアが正孔のため、電子をキャリアとするＮ型トランジスタより1/２〜1/３になる。ｇｍは移動度に比例することより、負荷側にＰ型トランジスタ、差動側にＮ型トランジスタにすることで、負荷側にＮ型トランジスタ、差動側にＰ型トランジスタで構成するコンパレーターよりオフセット電圧を小さくできる。
【００１２】
図３は、本発明にかかる半導体装置の第一実施例の製造方法を示す工程順断面図である。
【００１３】
まず、工程ａにおいて、P型シリコン半導体基板２０１の表面にNウェル層２０２を形成する。基板表面にマスクとして所定の形状にパターニングされた酸化膜２０３を形成した後、N型の不純物例えば燐を１００〜１８０KeVの加速エネルギーで１〜９×1012atom/cm2のドーズ量でイオン注入する。この後、１１５０℃で６時間加熱処理を施し、注入された不純物燐の拡散及び活性化を行い図示するようにNウェル層２０２を形成する。このNウェル層２０２に負荷トランジスタとなるPチャネルＭＯＳトランジスタが形成され、隣接部分に差動トランジスタとなるNチャネルＭＯＳトランジスタが形成される事になる。尚、必ずともＰ型シリコン半導体基板を用いる必要はなく、Ｎ型シリコン半導体基板を用いて、Ｐ型ウェル領域を作り、Ｎ型シリコン半導体基板中に負荷トランジスタとなるＰ型トランジスタを作り、Ｐ型ウェル領域中に差動トランジスタとなるＮ型トランジスタを作ってもよい。
【００１４】
工程ｂにおいてフィールドドープを行う。この為に、まずトランジスタ素子の形成される活性領域を被覆するようにシリコン窒化膜２０４をパターニング形成する。とくにNウェルの上にはシリコン窒化膜２０４に重ねてフォトレジスト２０５も形成する。この状態で不純物ボロンを３０KeVの加速エネルギーおよび１〜９×1013atom/cm2のドーズ量でイオン注入しフィールドドープを行う。図示するように、素子領域を含む部分にフィールドドープ領域が形成される。
【００１５】
続いて工程ｃにおいて所謂LOCOS処理を行い素子領域を囲むようにフィールド酸化膜２０６を形成する。この後、犠牲酸化およびその除去処理を行い、基板の表面に残された異物を除去し清浄化する。
【００１６】
工程ｄにおいて基板表面の熱酸化処理はH2Ｏ雰囲気中で酸化膜２０７を成膜する。本発明では熱酸化処理をO2雰囲気中で９５０℃の温度で行い約３００Å程度に酸化膜を成膜した。通常、半導体装置の信頼性を保証するために熱酸化膜で形成されるゲート絶縁膜の膜厚は３MV／cm程度の膜厚に設定する必要がある。例えば、電源電圧が３０ＶのMOS型トランジスタである時、１０００Å以上の酸化膜厚を必要とする。
【００１７】
次に、ゲート酸化膜２０７上にポリシリコン２０８をCVD法により堆積させる。本発明品では４０００Åのポリシリコンを形成している。MOSトランジスタ用のゲート電極２１０を形成するため、ポリシリコン２０８をN型化する。このポリシリコン２０８にイオン注入ないし不純物拡散炉により不純物元素である燐を高濃度に導入する。注入濃度はイオン注入／ポリシリコン膜厚=２×1019atom／cm3以上にする。尚、MOSトランジスタ用のゲート電極は必ずしもN型化する必要はなく、イオン注入ないし不純物拡散炉により不純物元素であるボロンを高濃度に導入し、P型化してもよい。
【００１８】
次に工程ｆにおいて前工程で形成されたフォトレジスト２０５を除去した後、NチャネルMOSトランジスタのソース／ドレイン領域を形成する。この際、PチャネルMOSトランジスタの形成されるNウェル層２０２の上はフォトレジスト２０５でマスクしておく。この状態でゲート電極２１０をマスクに利用したセルファアライメントによりN型不純物砒素をドーズ量３×1015〜5×1019atom/cm2イオン注入する。その後イオン注入した不純物を活性化及び拡散を行うために９００℃〜１０５０℃の熱拡散処理を行う。本発明では９５０℃で３０分程度の熱拡散処理を行った。
【００１９】
工程ｇにおいてPチャネルMOSトランジスタのソース／ドレイン領域を形成する。この際には先に形成されたNチャネルMOSトランジスタの部分をフォトレジスト２０５でマスクしておく。この状態でゲート電極２０８をマスクに利用したセルファアライメントによりP型不純物BF2をドーズ量３×1015〜5×1016atom/cm2イオン注入する。
【００２０】
続いて図4を参照してメタル配線等の工程を説明する。なお図4はCMOSトランジスタの完成状態を示している。図示するように、PチャネルMOSトランジスタのソース／ドレイン領域を形成した後フォトレジスト２０５を除去し前面にBPSG層間膜２１１を成膜する。この層間膜は例えばCVD法等により形成され引き続き９２０℃で７５分程度の熱処理により平坦化される。続いて層間膜を選択的にエッチングしソース／ドレイン領域及びゲート電極に連通するコンタクトホールを形成する。この後コンタクトリフロー処理を行う。本発明では、８８０℃３０分程の熱処理で行う。続いて真空蒸着あるいはスパッタリング等により金属材料等を全面的に成膜した後フォトリソグラフィ及びエッチングを行いパターニングされたメタル配線２１２を形成する。最後に基板の全体を表面保護膜２１３で被覆する。
【００２１】
本発明にかかる半導体装置の第二実施例を詳細に説明する。図５は本発明の半導体装置の負荷トランジスタであるＰ型トランジスタと差動トランジスタであるＮ型トランジスタの模式的断面図である。
【００２２】
Ｎ型トランジスタは、Ｐ型シリコン半導体基板３０１上に形成するゲート酸化膜３１１及び多結晶シリコンゲート電極３０５と、ゲート電極両端のシリコン基板表面に形成するソース・ドレインと呼ばれる高濃度のＮ＋型拡散層３０４及びその間のチャネル領域３０７から成っている。またＰ型トランジスタは、 シリコン基板上に形成するゲート酸化膜３１１及び多結晶シリコンゲート電極３０５と、ゲート電極両端のＮ−−型ウェル層３０２表面に形成するソース・ドレインと呼ばれる高濃度のＰ＋型拡散層３０３及びその間のチャネル領域３０６から成っている。両素子の間に分離を目的としてフィールド酸化膜３０８が形成される。
【００２３】
ＭＯＳトランジスタのチャネル領域にはボロンやＢＦ2などのＰ型の不純物または、Ａｓや燐などのＮ型の不純物を導入する。多結晶シリコンゲ−ト電極がＮ型のとき、エンハンス型及びディプレッション型ＰチャネルＭＯＳトランジスタのチャネル領域にはボロンやＢＦ2などのＰ型の不純物を導入する。ＮチャネルＭＯＳトランジスタのチャネル領域には、エンハンス型の場合ボロンやＢＦ2などのＰ型の不純物を、ディプレッション型の場合Ａｓや燐などのＮ型の不純物を導入する。多結晶シリコンゲ−ト電極がＰ型のとき、ＰチャネルＭＯＳトランジスタのチャネル領域には、エンハンス型の場合Ａｓや燐などのＮ型の不純物を、ディプレッション型の場合ボロンやＢＦ2などのＰ型の不純物を導入する。エンハンス型及びディプレッション型ＮチャネルＭＯＳトランジスタのチャネル領域には、Ａｓや燐などのＮ型の不純物を導入する。この時負荷側のチャネル領域の不純物濃度は、差動側のチャネル領域よりも濃度を濃くして移動度を小さくする。
【００２４】
更に負荷側のＭＯＳトランジスタのチャネル領域には二種類以上の不純物を導入することで移動度を小さくすることもできる。この場合必ずＰ型の不純物とＮ型の不純物を混合させる。例えば若干のＮ型不純物を入れた後にＰ型不純物を導入する。Ｐ型とＮ型は電気的には相殺するため、不純物量（Ｐ型）を多く導入しても同じ特性（しきい値電圧）にすることができる。図６にＶＴＰｖｓボロンチャネルド−ズ量を示す。例えばＶＴＰ０．５ｖを作るには、チャネル不純物（ボロン）を従来（標準）では7.47×1011[atmos/cm2]、燐を1×1011[atmos/cm2]混在させると8.84×1011[atmos/cm2]、燐を2×1011[atmos/cm2]混在させると9.57×1011[atmos/cm2]、注入することになる。つまり異極の不純物を混在させると同じＶＴＰでも不純物を多く導入することができる。図７はＶＴＮｖｓボロンチャネルド−ズ量を示す。これも同様に燐などのＮ型の不純物が混在させると同じＶＴＮでもＰ型不純物は多く導入することができる。例えばＶＴＮ０．５ｖを作るには、チャネル不純物（ボロン）を従来（標準）では2.52×1011[atmos/cm2]、燐を1×1011[atmos/cm2]混在させると2.87×1011[atmos/cm2]、燐を2×1011[atmos/cm2]混在させると3.40×1011[atmos/cm2]、注入することになる。
【００２５】
次にＭＯＳ型トランジスタのチャネル領域に不純物を導入したときの、移動度の変化について説明する。図８にＰ型半導体基板のチャネル領域に、基板と同導電型の不純物であるボロン及び逆導電型の不純物である砒素を導入したときのドーズ量と移動度の関係を示す。チャネルド−ズ量が増えると共に移動度が小さくなっている。これよりチャネル領域に不純物を導入することにより、容易に移動度が変えられる事が分かる。このように負荷側のチャネル不純物濃度を差動側のチャネル不純物濃度より濃くすることより、負荷側のＭＯＳ型トランジスタのｇｍが差動側のＭＯＳ型トランジスタのｇｍより小さくなり、オフセット電圧を小さくできる。
【００２６】
図９は本発明にかかる半導体装置の第二実施例の製造方法を示す工程順断面図である。図９を参照してコンパレーターを構成するCMOSトランジスタのチャネルドープ層の形成工程を説明する。工程Iまでに至る工程は図３（ｄ）と同じである。
【００２７】
工程Iにおいて負荷トランジスタとなるPチャネルMOSトランジスタの移動度（ｇｍ）調整のためのチャネルドープを行う。PチャネルMOSトランジスタが形成されるNウェル層２０２の上以外にフォトレジスト２０５をパターニングして形成する。そして、不純物を注入する。例えば、N型の不純物砒素や燐を注入する。
【００２８】
尚、P型の不純物を注入してもよくまた、N型の不純物及びP型の不純物を共に注入してもよい。NチャネルMOSトランジスタが形成される予定の隣接領域にはフォトレジスト２０５がマスクとなり不純物は注入されない。そして、前工程で形成されたフォトレジストを除去する。その後の工程は図３(ｅ)〜図３（ｇ）、図４と同じである。尚、NチャネルMOSトランジスタが負荷トランジスタとなるときは、PチャネルMOSトランジスタが形成されるNウェル層の上にフォトレジストをパターニングして形成する。そして、不純物を注入する。例えば、P型の不純物ボロンやBF2を注入する。尚、N型の不純物を注入してもよくまた、N型の不純物及びP型の不純物を共に注入してもよい。PチャネルMOSトランジスタが形成される予定の隣接領域にはフォトレジストがマスクとなり不純物は注入されない。
【００２９】
また、負荷トランジスタ及び差動トランジスタの移動度（ｇｍ）調節を共に行っても良い。その時の差動トランジスタとなるNチャネルMOSトランジスタのチャネルドープ層の形成工程を説明する。工程（II）までに至る工程は図９工程（I）と同じである。工程IIにおいて差動トランジスタとなるNチャネルMOSトランジスタの移動度（ｇｍ）調整のためのチャネルドープを行う。前工程で形成されたフォトレジスト２０５を除去した後NチャネルMOSトランジスタが形成される領域以外はフォトレジスト２０５でマスクしておき、不純物を注入する。例えば、P型の不純物ボロンやBF2を注入する。その後、前工程で形成されたフォトレジスト２０５を除去する。その後の工程は図３(ｅ)〜図３（ｇ）、図４と同じである。尚、負荷トランジスタの移動度（ｇｍ）は必ず差動トランジスタの移動度（ｇｍ）よりも大きくなるように不純物を注入する。また、必ずしもNチャネルMOSトランジスタを差動トランジスタとする必要はない。
【００３０】
また、MOSトランジスタの移動度（ｇｍ）調整のために注入する不純物が砒素の場合、ゲート酸化膜を形成する前に不純物の注入を行ったほうがよい。その形成工程を説明する。図３（ｃ）までの工程は同じでその後、２００Å〜４００Å程度の酸化膜を形成し、砒素を注入するMOSトランジスタが形成されるウェル層の上以外にフォトレジストをパターニングして形成する。そして、N型の不純物砒素を注入する。不純物を注入しないMOSトランジスタが形成される予定の隣接領域にはフォトレジストがマスクとなり不純物は注入されない。そして、前工程で形成されたフォトレジストを除去する。その後の工程は図図３(ｄ)〜図３（ｇ）→図４と同じである。尚、MOSトランジスタにボロン、BF2、燐を注入するならば、その後の工程は図３（ｄ）→図９（I）〜図９（II）→図３（ｅ）〜図３（ｇ）→図４となる。
【００３１】
また、必ずしもチャネルドープはMOSトランジスタの移動度調整のために行う必要はない。しきい値電圧の調整のために行ってもよい。
【００３２】
本発明にかかる半導体装置の第三実施例を詳細に説明する。負荷トランジスタであるＰ型トランジスタのしきい値電圧は、差動トランジスタであるＮ型トランジスタのしきい値電圧より高くする。図１０にＰ型トランジスタｖｓチャネル不純物量、図１１にＮ型トランジスタｖｓチャネル不純物量を示す。 Ｐ型トランジスタのしきい値電圧を例えば０．６ｖにする場合チャネル不純物は6.62×1011[atmos/cm2]、Ｎ型トランジスタのしきい値電圧を例えば０．５ｖにする場合チャネル不純物は2.87×1011[atmos/cm2]必要になる。しきい値電圧が高い方がチャネル不純物量は多くなっている。つまり負荷側のＭＯＳ型トランジスタのしきい値電圧が差動側のＭＯＳ型トランジスタのしきい値電圧より高くすると、オフセット電圧を小さくできる。更にＰ型トランジスタのしきい値電圧は高いほど良い。図１２にＰ型トランジスタｖｓ移動度を示す。しきい値電圧が高いほど移動小さくなっているのが分かる。
【００３３】
負荷トランジスタであるＰ型トランジスタのチャネル領域の不純物濃度を差動トランジスタであるＮ型トランジスタのチャネル領域の不純物濃度より更に濃くするために、濃いＮ型ウェル領域中に負荷トランジスタであるＰ型トランジスタを作るのが効果的である。図１０に各Ｎウェル濃度ごとのＶＴＰｖｓチャネル不純物量を示す。例えばＶＴＰ０．５ｖを作るには、チャネル不純物（ボロン）はＮウェル2×1012[atmos/cm2]では6.44×1011[atmos/cm2]、3×1012[atmos/cm2]では7.47×1011[atmos/cm2]、6×1012[atmos/cm2]では9.57×1011[atmos/cm2]、必要になる。Ｎウェル濃度が濃いほどチャネル不純物量が多くなっている。
【００３４】
負荷トランジスタであるＰ型トランジスタの移動度が差動トランジスタであるＮ型トランジスタの移動度より小さければ、負荷トランジスタであるＰ型トランジスタと差動トランジスタであるＮ型トランジスタは共にウェル領域に作成することも可能である。この時Ｎ型トランジスタのチャネル領域の不純物濃度をＰ型トランジスタのチャネル領域の不純物濃度と大きく差をつけることができる。図８に各Ｐウェル濃度ごとのＶＴＮｖｓチャネル不純物量を示す。例えばＶＴＮ０．４５ｖを作るときチャネル不純物量は、Ｐウェル4×1012[atmos/cm2]では2.34×1011[atmos/cm2]、6×1012[atmos/cm2]では1.99×1011[atmos/cm2]、必要になる。この様にＰウェル濃度が濃いほどチャネル不純物量を薄くすることができ差が大きくなる。
【００３５】
また、必ずしも負荷側のＭＯＳ型トランジスタをウェル領域に作る必要はない。Ｎ型基板を用いて、Ｐ型ウェルを作り、Ｎ型シリコン半導体基板中に負荷トランジスタとなるＰ型トランジスタを、Ｐ型ウェル内に差動トランジスタとなるＮ型トランジスタを作っても良い。その際も必ず負荷トランジスタとなるＰ型トランジスタのチャネル領域の不純物濃度を差動トランジスタとなるＮ型トランジスタのチャネル領域より濃くする。
【００３６】
本発明にかかる半導体装置の第四実施例を詳細に説明する。負荷側のＭＯＳ型トランジスタのゲ−ト酸化膜厚は差動側のＭＯＳ型トランジスタより厚くしてオフセット電圧を小さくする。ｇｍはゲ−ト酸化膜厚に反比例する為、厚くするとｇｍは小さくなる。半導体基板全面に酸化膜、例えば１５０Åを形成した後、差動側のＭＯＳ型トランジスタができる領域の酸化膜のみを選択エッチングし、再び基板全面酸化、例えば２００Åの酸化膜を形成する。こうすると差動側のＭＯＳ型トランジスタのゲ−ト酸化膜厚は最後に酸化した２００Åの膜厚となり、負荷側のＭＯＳ型トランジスタは１５０＋２００Åとで３００Å程度のゲ−ト酸化膜厚が形成され、負荷側のＭＯＳ型トランジスタのｇｍを差動側よりも小さくすることができる。
【００３７】
図１３は本発明にかかる半導体装置の第四実施例の製造方法を示す工程順断面図である。図１３を参照してコンパレーターを構成するCMOSトランジスタの酸化膜の形成工程を説明する。工程αまでに至る工程は図３（ｃ）と同じである。工程αにおいて基板表面の熱酸化処理はH2O雰囲気中で酸化膜２０７を成膜する。
【００３８】
その後、工程Βにおいて負荷トランジスタとなるPチャネルMOSトランジスタが形成されるNウェル層２０２の上にCVD法により堆積されたフォトレジスト２０５をパターニングし、差動トランジスタとなるNチャネルMOSトランジスタ上の酸化膜４０１をエッチングする。
【００３９】
次に工程Γにおいて前工程で形成されたフォトレジスト２０５を除去した後、熱酸化処理で酸化膜を成膜する。 本発明ではO2/H2雰囲気中８００℃で酸化膜を１５０Å成膜し、エッチングを行い、O2雰囲気中９５０℃で酸化膜を２００Å成膜した。 その結果、PチャネルMOSトランジスタのゲート酸化膜４０２は３００Å、NチャネルMOSトランジスタのゲート酸化膜４０１は２００Åとなった。
【００４０】
尚、必ずしもPチャネルMOSトランジスタを形成するNウェル上のゲート酸化膜を厚くする必要はない。NチャネルMOSトランジスタを負荷トランジスタとするときはNチャネルMOSトランジスタが形成される基板あるいはウェル層上にフォトレジストをパターニングし、差動トランジスタとなるPチャネルMOSトランジスタ上の酸化膜をエッチングする。
【００４１】
本発明にかかる半導体装置の第五実施例を詳細に説明する。図１４は電源ＩＣやＬＣＤコントローラＩＣなどの内部にあるコンパレ−タ回路４０１を構成するＭＯＳ型トランジスタとコンパレ−タ回路以外の回路４０２のＭＯＳ型トランジスタの模式的断面図である。
【００４２】
このコンパレーター回路４０１は差動側がＮ型ＭＯＳトランジスタ、負荷側がＰ型ＭＯＳトランジスタで構成している。差動側のＮ型ＭＯＳトランジスタ４０４はゲート電極３０５の両端にサイドスペーサ４１２が形成され、シリコン基板中にはサイドスペーサ下に低濃度拡散層（Ｎ−ＬＤＤ）４０９、その横にソース・ドレインと呼ばれる高濃度拡散層（Ｎ＋拡散層）３０４が形成されている。所謂Ｎ型ＬＤＤトランジスタである。コンパレーター回路以外の回路のＮ型ＭＯＳトランジスタ４０６も同じＬＤＤトランジスタとなっている。
【００４３】
負荷側のＰ型ＭＯＳトランジスタ４０３は、同様にゲート電極の両端にサイドスペーサ４１２が形成されているが、シリコン基板中にはサイドスペーサ下の低濃度拡散層（ＬＤＤ）がなく、ソース・ドレインと呼ばれる高濃度拡散層（Ｐ＋拡散層）３０３がゲ−ト電極とオ−バ−ラップせずに形成されている。この様にするとＰ型ＭＯＳトランジスタを動作させた時、ＬＤＤの部分が抵抗として働き、トランジスタサイズを大きくすることなくｇｍを小さくできる。これに対しコンパレーター回路以外のＰ型ＭＯＳトランジスタ４０５は、ＬＤＤ４０８を形成していて動作スピード（ｇｍ）は小さくなることはない。このようにＩＣ中のコンパレ−タ回路の負荷側のＭＯＳ型トランジスタのみｇｍを小さくし、他の回路の特性を低下させることなくオフセット電圧を低減することができる。
【００４４】
図１５〜図１７は、図１４のような半導体装置の製造方法を示す工程順断面図である。
【００４５】
まず、工程Aにおいて、P型シリコン半導体基板２０１の表面にNウェル層２０２を形成する。基板表面にマスクとして所定の形状にパターニングされたシリコン窒化膜２０４を形成した後、N型の不純物例えば燐を１００〜１８０KeVの加速エネルギー及び１〜９E１２ａｔｏｍ／cm2のドーズ量でイオン注入する。
【００４６】
この後、工程Bにおいて所謂Ｌｏｃｏｓ処理を行い、前工程で形成されたシリコン窒化膜２０４を除去する。次に、P型の不純物例えばボロンを３０KeVの加速エネルギー及び１〜９E１３ａｔｏｍ／cm2のドーズ量でイオン注入し、１１５０℃で６時間加熱処理を施し、注入された不純物燐及びボロンの拡散及び活性化を行い図示するようにNウェル層２０２及びPウェル層５０７を形成する。このNウェル層２０２に負荷トランジスタとなるPチャネルMOSトランジスタ及びコンパレーター回路以外を構成するPチャネルMOSトランジスタが形成され、Pウェル層５０７に差動トランジスタとなるNチャネルMOSトランジスタ及びコンパレーター回路以外を構成するNチャネルMOSトランジスタが形成される事になる。
【００４７】
工程Cにおいてフィールドドープを行う。この為に、まずトランジスタ素子の形成される活性領域を被覆するようにシリコン窒化膜２０４をパターニング形成する。その上にはシリコン窒化膜２０４に重ねてフォトレジスト２０５も形成する。この状態で不純物燐を９０KeVの加速エネルギー及び１〜９E１２atom／ｃｍ2のドーズ量でイオン注入し、フィールドドープを行う。
【００４８】
次に、工程DにおいてNウェル層２０２の上にフォトレジスト２０５をパターニング形成する。この状態でボロンを３０KeVの加速エネルギーおよび１〜９E１３atom／ｃｍ2のドーズ量でイオン注入しフィールドドープを行う。図示するように、素子領域を含む部分にフィールドドープ領域が形成される。
【００４９】
続いて工程Eにおいて前工程で形成されたフォトレジストを除去した後、所謂LOCOS処理を行い素子領域を囲むようにフィールド酸化膜２０６を形成する。この後、シリコン窒化膜２０４を除去し、犠牲酸化およびその除去処理を行い、基板の表面に残された異物を除去し清浄化する。そして、基板表面の熱酸化処理はO2雰囲気中で酸化膜２０７を成膜する。本発明では熱酸化処理をO2雰囲気中で９５０℃の温度で行い約３００Å程度に酸化膜を成膜した。通常、半導体装置の信頼性を保証するために熱酸化膜で形成されるゲート絶縁膜の膜厚は３MV／cm程度の膜厚に設定する必要がある。例えば、電源電圧が３０ＶのMOS型トランジスタである時、１０００Å以上の酸化膜厚を必要とする。 次に、前工程で形成されたフォトレジストを除去した後、ゲート酸化膜２０７上にポリシリコン２０８をCVD法により積させる。本発明品では４０００Åのポリシリコンを形成している。MOSトランジスタ用のゲート電極２１０を形成するため、ポリシリコン２０８をN型化する。このポリシリコン２０８にイオン注入ないし不純物核酸炉により不純物元素である燐を高濃度注入する。注入濃度はイオン注入／ポリシリコン膜厚=２E19atom／ｃｍ3以上にする。
【００５０】
次に工程Fにおいて前工程で形成されたフォトレジスト２０５を除去した後、NチャネルMOSトランジスタの低濃度拡散層（Ｎ−ＬＤＤ）４０９を形成する。この際、PチャネルMOSトランジスタの形成されるNウェル層２０２の上はフォトレジスト２０５でマスクしておく。この状態でゲート電極２１０をマスクに利用したセルファアライメントによりN型不純物燐をドーズ量１×1013〜１×1014atom/cm2イオン注入する。本実験では不純物燐に５０KeVの加速エネルギー及びドーズ量５E１３atom/cm2をイオン注入した。
【００５１】
そして、工程Gにおいて前工程で形成されたフォトレジスト２０５を除去し、コンパレーター回路以外を構成するPチャネルMOSトランジスタの低濃度拡散層（P−LDD）５０８を形成する。この際、NチャネルMOSトランジスタの形成されるPウェル層５０７及びコンパレーター回路を構成するPチャネルMOSトランジスタの上はフォトレジスト２０５でマスクしておく。この状態でゲート電極２１０をマスクに利用したセルファアライメントによりP型不純物BF2をドーズ量１×1014〜１×1015atom/cm2イオン注入する。本実験では不純物BF2に７０KeVの加速エネルギー及びドーズ量５E１４atom/cm2をイオン注入した。その後イオン注入した不純物を活性化及び拡散を行うために熱拡散処理を行う。本発明では９５０℃で３０分程度の熱拡散処理を行った。
【００５２】
工程Hにおいて、前工程で形成されたフォトレジスト２０５を除去した後、サイドスペーサ４１２を形成する。まず、基板表面にTEOS酸化膜２０７を成膜する。本実験品では５０００Åの酸化膜を形成した。その後、ドライエッチング法によりサイドスペーサを形成し、膜厚が１００Å〜３００Åの膜厚となるように酸化膜を基板表面に形成する。
【００５３】
次に工程IにおいてNチャネルMOSトランジスタのソース／ドレイン領域を形成する。この際、PチャネルMOSトランジスタの形成されるNウェル層２０２の上はフォトレジスト２０５でマスクしておく。この状態でゲート電極２１０をマスクに利用したセルファアライメントによりN型不純物砒素をドーズ量３×1015〜5×1019atom/cm2イオン注入する。その後イオン注入した不純物を活性化及び拡散を行うために熱拡散処理を行う。本発明では９５０℃で３０分程度の熱拡散処理を行った。
【００５４】
工程JにおいてPチャネルMOSトランジスタのソース／ドレイン領域を形成する。この際には先に形成されたNチャネルMOSトランジスタの部分をフォトレジスト２０５でマスクしておく。この状態でゲート電極２０８をマスクに利用したセルファアライメントによりP型不純物BF2をドーズ量３×1015〜5×1016atom/cm2イオン注入する。
【００５５】
続いて図１８を参照してメタル配線等の工程を説明する。なお図１８はCMOSトランジスタの完成状態を示している。図示するように、PチャネルMOSトランジスタのソース／ドレイン領域を形成した後フォトレジスト２０５を除去し前面にBPSG層間膜２１１を成膜する。この層間膜は例えばCVD法等により形成され引き続き９２０℃で７５分程度の熱処理により平坦化される。続いて層間膜を選択的にエッチングしソース／ドレイン領域及びゲート電極に連通するコンタクトホールを形成する。この後コンタクトリフロー処理を行う。本発明では、８８０℃３０分程の熱処理で行う。続いて真空蒸着あるいはスパッタリング等により金属材料等を全面的に成膜した後フォトリソグラフィ及びエッチングを行いパターニングされたメタル配線２１２を形成する。最後に基板の全体を表面保護膜２１３で被覆する。尚、必ずともＰ型シリコン半導体基板を用いる必要はなく、Ｎ型シリコン半導体基板を用いて、Ｐ型ウェル領域及びN型ウェル領域を作り、Ｎ型シリコン半導体基板中に負荷トランジスタとなるＰ型トランジスタ及びコンパレーター回路以外を構成するP型トランジスタを作り、Ｐ型ウェル領域中に差動トランジスタとなるＮ型トランジスタ及びコンパレーター回路以外を構成するN型トランジスタを作ってもよい。
【００５６】
本発明にかかる半導体装置の第六実施例を詳細に説明する。これまでは負荷側をＰ型トランジスタ、差動側をＮ型トランジスタで述べてきたが、以下にＰ型トランジスタを差動トランジスタ、Ｎ型トランジスタを負荷トランジスタとしたコンパレーター回路の例を示す。
【００５７】
図２に示したコンパレーターは２つのＮ型トランジスタ２０３、２０４を負荷トランジスタとし、２つのＰ型トランジスタ２０１、２０２を差動トランジスタとして構成され、その他の部分に対する説明は、図１と同一の符号を添記することで省略する。図２も図１同様にオフセット電圧を求めると次式の様に表せる、
Voff=|△Vtp|+√(βKn/αKp)*△Vtn+(√(β/α)-1)(Va−Vref-|Vtp|)  −（５）
但し、Vtpは差動トランジスタであるＰ型トランジスタ２０１のVth、Vtnは負荷トランジスタであるＮ型トランジスタ２０３のVth、△Vtpは差動トランジスタであるＰ型トランジスタ２０１と２０２のVthの差、△Vtnは負荷トランジスタであるＮ型トランジスタ２０３と２０４のVthの差、Kpは差動トランジスタであるＰ型トランジスタ２０１のｇｍ、Knは負荷トランジスタであるＮ型トランジスタ２０３のｇｍ、αは差動トランジスタであるＰ型トランジスタ２０１、２０２のｇｍの比、βは負荷トランジスタであるＮ型トランジスタ２０３、２０４のｇｍの比を示している。式（５）からオフセット電圧を小さくするには、負荷トランジスタのｇｍを小さくし、差動トランジスタのｇｍを大きくすれば良いことが分かる。従ってこの様な回路でもオフセット電圧を小さくするには、上記で述べた負荷トランジスタであるＮ型トランジスタのｇｍを小さくする手段を取れば良い。
【００５８】
【発明の効果】
上述したように本発明によれば、ＭＯＳ型トランジスタを用いたコンパレーターにおいて、差動側のＭＯＳ型トランジスタのｇｍより負荷側のＭＯＳ型トランジスタのｇｍを小さくすると、トランジスタサイズを大きくすることなくオフセット電圧を小さくすることができる。これより従来のコンパレーターでは不可能であったオフセット電圧の小さいコンパレーターを小さな占有面積で提供することが可能となる。更にコストダウンが可能となる他、チップサイズに制約のあるＩＣにも適用できるなど、多くのＩＣにおいて多大な効果が得られる。
【図面の簡単な説明】
【図１】  図１は、本発明の半導体装置の第一実施例を示すＮ型トランジスタを差動トランジスタとし、Ｐ型トランジスタを負荷トランジスタとしたコンパレーターの回路図である。
【図２】  図２は、本発明の半導体装置の第六実施例を示すＰ型トランジスタを負荷トランジスタとし、Ｎ型トランジスタを差動トランジスタとしたコンパレーターの回路図である。
【図３】  図３は、本発明の半導体装置の第一実施例で示したコンパレーター回路のＭＯＳトランジスタの製造方法を示す工程図である。
【図４】  図４は、本発明の半導体装置の第一実施例で示したコンパレーター回路のＭＯＳトランジスタの完成品状態を示す工程図である。
【図５】  図５は、本発明の半導体装置の第一実施例で示したコンパレーター回路のＭＯＳトランジスタの模式的断面図である。
【図６】  図６は、チャネル不純物が二種類以上のＶＴＰとボロンチャネルドーズ量の関係を示す図である。
【図７】  図７は、チャネル不純物が二種類以上のＶＴＮとボロンチャネルドーズ量の関係を示す図である。
【図８】  図８は、チャネルドーズ量と移動度の関係を示す図である。
【図９】  図９は、本発明の半導体装置の第二実施例の製造方法を示す工程図である。
【図１０】  図１０は、各Ｎウェル濃度ごとのＶＴＰとＢＦ2チャネルドーズ量の関係を示す図である。
【図１１】  図１１は、各Ｐウェル濃度ごとのＶＴＮとＢＦ2チャネルドーズ量の関係を示す図である。
【図１２】  図１２は、各温度ごとの非飽和ＶＴＰと移動度の関係を示す図である。
【図１３】  図１３は、本発明の半導体装置の第四実施例の製造方法を示す工程図である。
【図１４】  図１４は、本発明の半導体装置の第五実施例を示すコンパレーター回路とコンパレーター回路以外の回路のＭＯＳトランジスタの模式的断面図である。
【図１５】  図１５は、本発明の半導体装置の第五実施例で示した工程図である。
【図１６】  図１６は、図１５に引続く工程図である。
【図１７】  図１７は、図１５及び図１６に引続く工程図である。
【図１８】  図１８は、本発明の半導体装置の第五実施例で示した回路の完成品状態を示す工程図である。
【符号の説明】
１０１  電源端子
１０２  負荷トランジスタであるＰ型トランジスタ
１０３  負荷トランジスタであるＰ型トランジスタ
１０４  出力端子
１０５  基準電圧端子
１０６  入力端子
１０７  差動トランジスタであるＮ型トランジスタ
１０８  差動トランジスタであるＮ型トランジスタ
１０９  接地端子
１１０  負荷トランジスタであるＮ型トランジスタ
１１１  負荷トランジスタであるＮ型トランジスタ
１１２  差動トランジスタであるＰ型トランジスタ
１１３  差動トランジスタであるＰ型トランジスタ
２０１  Ｐ−−型シリコン半導体基板
２０２  Ｎ−−型ウェル層
２０３  酸化膜
２０４  シリコン窒化膜
２０５  フォトレジスト
２０６  フィールド酸化膜
２０７  ゲート酸化膜
２０８  ポリシリコン
２０９  CVD酸化膜
２１０  多結晶シリコンゲート電極
２１１  BPSG層間膜
２１２  メタル配線
２１３  表面保護膜
３０１  Ｐ型ＭＯＳトランジスタ
３０２  Ｎ型ＭＯＳトランジスタ
３０３  Ｎ−−型ウェル層とは逆導電型であるチャネル領域
３０４  Ｐ−−型シリコン半導体基板と同導電型であるチャネル領域
３０５  Ｐ＋型拡散層
３０６  Ｎ＋型拡散層
４０１  NチャネルMOSトランジスタを構成するゲート酸化膜
４０２  PチャネルMOSトランジスタを構成するゲート酸化膜
５０１  コンパレーター回路の一部の模式的断面図
４０２  コンパレーター回路以外の模式的断面図
５０３  コンパレーター回路を構成するＰ型ＭＯＳトランジスタ
５０４  コンパレーター回路を構成するＮ型ＭＯＳトランジスタ
５０５  コンパレーター回路以外を構成するＰ型ＭＯＳトランジスタ
５０６  コンパレーター回路以外を構成するＮ型ＭＯＳトランジスタ
５０７  Ｐ−−型ウェル層
５０８  Ｐ−ＬＤＤ層
５０９  Ｎ−ＬＤＤ層
５１０  Ｎ±チャネルストッパ層
５１１  Ｐ±チャネルストッパ層
５１２  サイドスペーサ
【図１】
0003957117.tif 000002
【図２】
0003957117.tif 000003
【図３】
0003957117.tif 000004
【図４】
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【図５】
0003957117.tif 000006
【図６】
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【図７】
0003957117.tif 000008
【図８】
0003957117.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
0003957117.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
0003957117.tif 000017
【図１７】
0003957117.tif 000018
【図１８】
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