(57)【特許請求の範囲】
【請求項１】
所定の厚さの第１薄膜が形成され、前記第１薄膜に所定深さを有する多数のコンタクトホールが形成されている半導体基板上に前記コンタクトホールを埋没させ、前記第１薄膜上に所定の厚さの第２薄膜を形成する段階と、
前記第２薄膜上に、フォトレジストパターンを前記コンタクトホールとアラインさせて形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用し、前記第２薄膜の所定の厚さを垂直エッチングする段階と、
前記フォトレジストパターンをエッチングマスクとして使用し、前記垂直エッチング部分の線幅より下部線幅が広く、下部が前記コンタクトホールをカバーするように前記第２薄膜の残余部分を傾斜エッチングして、第２薄膜パターンを前記コンタクトホールとアラインさせて形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第２薄膜はポリシリコン膜または非晶質シリコン膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２薄膜の垂直エッチングされる厚さは、本来の第２薄膜厚さの２０〜７０％の厚さであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第２薄膜の垂直エッチング時に使われるエッチングガスは、Cl2、SF6及びN2ガスの混合ガスであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記垂直エッチング時のエッチングガスの流量は、Cl2について１０〜３０sccm、SF6について３〜７sccm及びN2について３〜７sccmであることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第２薄膜の傾斜エッチング時に使われるエッチングガスは、Cl2とN2ガスの混合ガスであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記傾斜エッチング時のエッチングガスの流量は、Cl2において１５０〜２５０sccm及びN2において３〜７sccmであることを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第２薄膜の残余部分の傾斜エッチング時はEPDとオーバーエッチングとを遂行することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
下部構造が形成されている半導体基板上にコンタクトホールを形成する段階と、
前記コンタクトホールを埋没させて前記下部構造上にストレージ電極を形成させることが可能な所定の厚さの薄膜を形成する段階と、
前記薄膜上に、フォトレジストパターンを前記コンタクトホールとアラインさせて形成する段階と、
前記フォトレジストパターンをエッチングマスクとして使用し、前記薄膜の所定の厚さを垂直エッチングする段階と、
前記フォトレジストパターンをエッチングマスクとして使用し、前記垂直エッチング部分の線幅より下部線幅が広く下部が前記コンタクトホールをカバーするように前記薄膜の残余部分を傾斜エッチングして、ストレージ電極を前記コンタクトホールとアラインさせて形成する段階と、
前記ストレージ電極上に誘電体膜を形成する段階と、
前記誘電体膜上にプレート電極を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１０】
前記ストレージ電極を形成する薄膜はポリシリコン膜または非晶質シリコン膜であり、燐を不純物で含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記薄膜の形成は、シリコンを含有しているガスと燐を含有しているガスの混合ガスを工程ガスとして使用して低圧化学気相蒸着法で形成することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１２】
前記シリコンを含有しているガスはシランまたはジシランガスであることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記薄膜の厚さは８００〜１０００nmであることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
前記薄膜の垂直エッチングされる厚さは１６０〜７００nmであることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１５】
前記薄膜を垂直エッチング時に使われるエッチングガスは、Cl2、SF6及びN2ガスの混合ガスであることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記垂直エッチング時のエッチングガスの流量は、Cl2について１０〜３０sccm、SF6について３〜７sccm、及びN2について３〜７sccmであることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記薄膜の傾斜エッチング時に使われるエッチングガスは、Cl2とN2ガスの混合ガスであることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１８】
前記傾斜エッチング時のエッチングガスの流量は、Cl2について１５０〜２５０sccm及びN2について３〜７sccmであることを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記薄膜の残余部分の傾斜エッチング時にはEPDとオーバーエッチングを遂行することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項２０】
前記ストレージ電極の材質は、非晶質シリコン膜であり、前記ストレージ電極表面上にHSG膜を形成することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項２１】
半導体基板上に形成されたコンタクトホールを含む下部構造と、
前記コンタクトホールを埋没させ、前記下部構造上に形成され、前記下部構造の上面から所定の高さまでは対称的に傾斜し、前記傾斜部分から上部までは垂直形態であり、前記垂直形態の上部よりも線幅が広くなっている前記傾斜した下部が前記コンタクトホールをカバーしているストレージ電極と、
前記ストレージ電極に形成された誘電体膜と、
前記誘電体膜上に形成されたプレート電極と、
を備えることを特徴とする半導体素子のキャパシタ。
【請求項２２】
前記ストレージ電極の材質は燐を不純物で含むポリシリコン膜または非晶質シリコン膜であることを特徴とする請求項２１に記載の半導体素子のキャパシタ。
【請求項２３】
前記ストレージ電極表面上にはHSG膜が形成されていることを特徴とする請求項２１に記載の半導体素子のキャパシタ。
【請求項２４】
前記誘電体膜はNO膜またはONO膜であることを特徴とする請求項２１に記載の半導体素子のキャパシタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法及びそれによって形成された半導体素子のキャパシタに関し、より詳しくはコンタクトホール上に形成されるストレージ電極パターンの製造方法を変更することでアラインマージン(Align Margin)及びキャパシタ(Capacitor)の静電容量を増大させる半導体素子の製造方法及びそれによって形成された半導体素子のキャパシタに関する。
【０００２】
【従来の技術】
近年、半導体素子の極微細化及び高集積化が進行されるにつれ、キャパシタの静電容量増加に対する要求が必然的に発生し、この要求に応じてキャパシタの形状は非常に複雑になった。
【０００３】
半導体記憶素子中でDRAM(Dynamic Random Access Memory)は記憶容量の増加に比例して単位チップ内で１個のトランジスタと１個のキャパシタで構成される単位メモリセルの面積が減少する。しかし、単位メモリセルの単位キャパシタの占有面積が減少しても電荷の蓄積に必要なキャパシタの静電容量が十分に確保されなければならない。キャパシタが占有できる面積の減少はストレージ電極の面積の減少を招いてストレージ電極とストレージ電極下部のコンタクトホールとのアラインマージンを限界に至るようにした。
【０００４】
アラインマージンの問題を解決するためにはストレージ電極のパターンの線幅よりコンタクトホールの大きさを小さくするべきであるが、現在の写真工程の工程限界によってコンタクトホール大きさを小さくする技術は難しいとされている。
【０００５】
図１〜及び図２は従来の半導体素子製造方法によるキャパシタ製造方法の問題点を説明するための工程断面図である。図１は窒化膜６、酸化膜８及びビットライン５を含む下部構造４を有する半導体基板２上にストレージ電極形成のためのポリシリコン膜１２を形成した後、後続工程でストレージ電極形成のために通常の写真工程を遂行してフォトレジストパターン１４が形成されたことを表す断面図である。まず、窒化膜６、酸化膜８及びビットライン５を含む下部構造４を有する半導体基板２上に写真エッチング工程を通してコンタクトホール１０を形成させた後、コンタクトホール１０を埋没させてストレージ電極を形成するためのポリシリコン膜１２を低圧化学気相蒸着法(Low Pressure Chemical Vapor Deposition)で蒸着する。
【０００６】
続けてポリシリコン膜１２上に所定のフォトレジストを塗布して写真工程を遂行してフォトレジストパターン１４を形成する。
上述したように、現在DRAM素子の極微細化、高集積化によってキャパシタのストレージ電極形成のためのフォトレジストパターン１４の線幅が次第に狭くなってフォトレジストパターン１４とコンタクトホール１０とのアラインマージンも減少している。キャパシタの製造工程でコンタクトホール１０とストレージ電極を形成するためのフォトレジストパターン１４のアラインはキャパシタの静電容量と密接して非常に重要である。それゆえにフォトレジストパターン１４を形成した後、アライン測定装置を利用してフォトレジストパターン１４とコンタクトホール１０とのアライン程度を測定する。この時測定されたミスアラインの値によって半導体基板２上のフォトレジストパターン１４を取り除いた後、フォトレジストパターン１４の形成のための写真工程が再び遂行されたり後続工程が遂行されたりする。
【０００７】
図１で見るように、フォトレジストパターン１４とコンタクトホール１０とのミスアラインM１はポリシリコン膜１２のエッチング工程時そのまま反映されてポリシリコン膜１２のエッチングにより形成されるストレージ電極とコンタクトホール１０のミスアラインM１を同一に発生させる。
【０００８】
図２はフォトレジストパターン１４をエッチングマスクとして使用してポリシリコン膜１２のエッチング工程を遂行して形成されたストレージ電極１２a、１２b、１２cを表す工程断面図であって、図１のフォトレジストパターン１４が形成された半導体基板２をドライエッチングチャンバに移動させて特定のエッチングガスを供給してフォトレジストパターン１４をエッチングマスクとしてポリシリコン膜１２をエッチングしてストレージ電極１２a、１２b、１２cを形成する。
【０００９】
ストレージ電極１２a、１２b、１２cはコンタクトホール１０を通してトランジスタのソース領域と接触してソース領域から伝達された電荷によって情報を貯蔵する部分であり、半導体基板２上に形成された下部構造４に含まれる酸化膜８を層間絶縁膜で使用する。ストレージ電極１２a、１２b、１２cの形態と構造を多様に作ることができるということは当業者には自明な事実である。
【００１０】
しかし、この際、図２で見るように、図１でフォトレジストパターン１４とコンタクトホール１０のミスアラインM１が生じた状況でエッチング工程を遂行すると、図３で見るようにコンタクトホール１０とストレージ電極１２cのミスアラインM１ほどコンタクトホール１０内部のポリシリコン膜１２も一部分がエッチングガスに露出されてコンタクトホール１０内部のポリシリコン膜１２も同時にエッチングされてコンタクトホール１０内部に所定の空洞１８を形成させる。
【００１１】
空洞１８はストレージ電極のコンタクト抵抗を増加させてリフレッシュ特性を低下させ、ストレージ電極１２bが倒れる問題点を誘発させる。
従って、写真工程の限界を克服してストレージ電極とコンタクトホールのミスアラインを克服できる方法が必要になっている。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、コンタクトホール上に素子パターンを形成する時にパターンの形態をコンタクトホール上部から所定高さまでは対称的に傾斜するように形成し、傾斜部分から上部までは垂直形態で形成することによって、コンタクトホールと素子パターンのアラインマージンを向上させる半導体素子の製造方法を提供するところにある。
【００１３】
また本発明の他の目的は、半導体素子の製造方法をキャパシタ製造方法に適用しストレージ電極製造方法を変更してストレージ電極と下部のコンタクトホールとのアラインマージンを向上させ、静電容量を増加させる半導体素子のキャパシタ製造方法とそれによって形成されたキャパシタを提供するところにある。
【００１４】
【課題を解決するための手段】
本発明の請求項１記載の半導体素子の製造方法は、所定の厚さの第１薄膜が形成され、前記第１薄膜に所定深さを有する多数のコンタクトホールが形成されている半導体基板上に前記コンタクトホールを埋没させ、前記第１薄膜上に所定の厚さの第２薄膜を形成する段階と、前記第２薄膜上に、フォトレジストパターンを前記コンタクトホールとアラインさせて形成する段階と、前記フォトレジストパターンをエッチングマスクとして使用し、前記第２薄膜の所定の厚さを垂直エッチングする段階と、前記フォトレジストパターンをエッチングマスクとして使用し、前記垂直エッチング部分の線幅より下部線幅が広く、下部が前記コンタクトホールをカバーするように前記第２薄膜の残余部分を傾斜エッチングして、第２薄膜パターンを前記コンタクトホールとアラインさせて形成する段階と、を含む。
【００１５】
ここで、「フォトレジストパターンを前記コンタクトホールとアラインさせて形成」とは、フォトレジストパターンを前記コンタクトホールと正確にアラインさせようとして形成する場合において、結果として、フォトレジストパターンが前記コンタクトホールと正確にアラインしている場合だけでなく、フォトレジストパターンが前記コンタクトホールとミスアラインしている場合をも含むことを意味するものとする。
また、「第２薄膜パターンを前記コンタクトホールとアラインさせて形成」とは、第２薄膜パターンの上部の垂直エッチング部分が前記コンタクトホールとミスアラインしていても、第２薄膜パターンの傾斜エッチングされた下部が前記コンタクトホール全面を被覆していれば、その場合をも含むことを意味するものとする。
【００１６】
本発明の請求項２記載の半導体素子の製造方法によると、第２薄膜はポリシリコン膜または非晶質シリコン膜である。
本発明の請求項３記載の半導体素子の製造方法によると、第２薄膜の垂直エッチングされる厚さは、本来の第２薄膜厚さの２０〜７０％の厚さである。
本発明の請求項４記載の半導体素子の製造方法によると、第２薄膜の垂直エッチング時に使われるエッチングガスは、Cl2、SF6及びN2ガスの混合ガスである。
【００１７】
本発明の請求項５記載の半導体素子の製造方法によると、垂直エッチング時のエッチングガスの流量は、Cl2について１０〜３０sccm、SF6について３〜７sccm及びN2について３〜７sccmである。
本発明の請求項６記載の半導体素子の製造方法によると、第２薄膜の傾斜エッチング時に使われるエッチングガスは、Cl2とN2ガスの混合ガスである。
【００１８】
本発明の請求項７記載の半導体素子の製造方法によると、傾斜エッチング時のエッチングガスの流量は、Cl2において１５０〜２５０sccm及びN2において３〜７sccmである。
本発明の請求項８記載の半導体素子の製造方法によると、第２薄膜の残余部分の傾斜エッチング時はEPD（End Point Detector）とオーバーエッチング（Over Etch）とを遂行する。
【００１９】
本発明の請求項９記載の半導体素子の製造方法は、下部構造が形成されている半導体基板上にコンタクトホールを形成する段階と、前記コンタクトホールを埋没させて前記下部構造上にストレージ電極を形成させることが可能な所定の厚さの薄膜を形成する段階と、前記薄膜上に、フォトレジストパターンを前記コンタクトホールとアラインさせて形成する段階と、前記フォトレジストパターンをエッチングマスクとして使用し、前記薄膜の所定の厚さを垂直エッチングする段階と、前記フォトレジストパターンをエッチングマスクとして使用し、前記垂直エッチング部分の線幅より下部線幅が広く下部が前記コンタクトホールをカバーするように前記薄膜の残余部分を傾斜エッチングして、ストレージ電極を前記コンタクトホールとアラインさせて形成する段階と、前記ストレージ電極上に誘電体膜を形成する段階と、前記誘電体膜上にプレート電極を形成する段階と、を含む。
【００２０】
ここで、「フォトレジストパターンを前記コンタクトホールとアラインさせて形成」とは、フォトレジストパターンを前記コンタクトホールと正確にアラインさせようとして形成する場合において、結果として、フォトレジストパターンが前記コンタクトホールと正確にアラインしている場合だけでなく、フォトレジストパターンが前記コンタクトホールとミスアラインしている場合をも含むことを意味するものとする。
また、「ストレージ電極を前記コンタクトホールとアラインさせて形成」とは、ストレージ電極の上部の垂直エッチング部分が前記コンタクトホールとミスアラインしていても、ストレージ電極の傾斜エッチングされた下部が前記コンタクトホール全面を被覆していれば、その場合をも含むことを意味するものとする。
【００２１】
本発明の請求項１０記載の半導体素子の製造方法によると、ストレージ電極を形成する薄膜はポリシリコン膜または非晶質シリコン膜であり、燐(P)を不純物で含む。
本発明の請求項１１記載の半導体素子の製造方法によると、薄膜の形成は、シリコン(Si)を含有しているガスと燐(P)を含有しているガスの混合ガスを工程ガスとして使用して低圧化学気相蒸着法（ＬＰＣＶＤ）で形成する。
【００２２】
本発明の請求項１２記載の半導体素子の製造方法によると、シリコン(Si)を含有しているガスはシラン(SiH4)またはジシラン(Si2H6)ガスである。
本発明の請求項１３記載の半導体素子の製造方法によると、薄膜の厚さは８００〜１０００nmである。
【００２３】
本発明の請求項１４記載の半導体素子の製造方法によると、薄膜の垂直エッチングされる厚さは１６０〜７００nmである。
本発明の請求項１５記載の半導体素子の製造方法によると、薄膜を垂直エッチング時に使われるエッチングガスは、Cl2、SF6及びN2ガスの混合ガスである。
【００２４】
本発明の請求項１６記載の半導体素子の製造方法によると、垂直エッチング時のエッチングガスの流量は、Cl2について１０〜３０sccm、SF6について３〜７sccm、及びN2について３〜７sccmである。
本発明の請求項１７記載の半導体素子の製造方法によると、薄膜の傾斜エッチング時に使われるエッチングガスは、Cl2とN2ガスの混合ガスである。
【００２５】
本発明の請求項１８記載の半導体素子の製造方法によると、傾斜エッチング時のエッチングガスの流量は、Cl2について１５０〜２５０sccm及びN2について３〜７sccmである。
本発明の請求項１９記載の半導体素子の製造方法によると、薄膜の残余部分の傾斜エッチング時にはEPDとオーバーエッチングを遂行する。
【００２６】
本発明の請求項２０記載の半導体素子の製造方法によると、ストレージ電極の材質は、非晶質シリコン膜であり、ストレージ電極表面上にHSG膜（Hemi Spherical Grain Film）を形成する。
【００２７】
本発明の請求項２１記載の半導体素子のキャパシタは、半導体基板上に形成されたコンタクトホールを含む下部構造と、コンタクトホールを埋没させ、下部構造上に形成され、下部構造の上面から所定の高さまでは対称的に傾斜し、傾斜部分から上部までは垂直形態であり、垂直形態の上部よりも線幅が広くなっている傾斜した下部が前記コンタクトホールをカバーしているストレージ電極と、ストレージ電極に形成された誘電体膜と、誘電体膜上に形成されたプレート電極とを備える。
【００２８】
本発明の請求項２２記載の半導体素子のキャパシタによると、ストレージ電極の材質は燐(P)を不純物で含むポリシリコン膜または非晶質シリコン膜である。
【００２９】
本発明の請求項２３記載の半導体素子のキャパシタによると、ストレージ電極表面上にはHSG膜が形成されている。
本発明の請求項２４記載の半導体素子のキャパシタによると、誘電体膜はNO(ナイトライド(N)／オキサイド(O))膜またはONO(オキサイド(O) ／ナイトライド(N) ／オキサイド(O))膜である。
【００３０】
【発明の実施の形態】
以下、添付した図面に基づき本発明の具体的な実施例を詳しく説明する。
(第１実施例)
図４は本発明による半導体素子の製造方法の一実施例を説明する工程順序図であり、図５〜図８は図４の工程順序図を説明するための工程断面図である。
【００３１】
まず、半導体基板２２上に第２薄膜としてポリシリコン膜を形成するS２段階として、図５を参照すれば、所定の第１薄膜２３が形成され、第１薄膜２３に所定の深さを有する多数のコンタクトホール２４が形成されている半導体基板２２上にコンタクトホール２４を埋没させ、第１薄膜２３上に第２薄膜として所定の厚さのポリシリコン膜２６を形成する。
【００３２】
引続きポリシリコン膜２６上にフォトレジストパターン２８を形成するS４段階として、図６を参照すれば、コンタクトホール２４上に形成され、相互分離される第２薄膜パターンを形成させることができるフォトレジストパターン２８をポリシリコン膜２６上に形成する。即ち、ポリシリコン膜２６上に所定のフォトレジストを塗布して望みのパターンが形成されているフォトマスクを整列させて露光と現像工程を遂行してコンタクトホール２４上に相互分離されるフォトレジストパターン２８を形成する。フォトレジストパターン２８は理想的にはコンタクトホール２４と正確にアラインされるべきであるが、半導体素子の高集積化と微細化につれアラインマージンが小さいためミスアラインM２が生じる。アラインは半導体素子の生産収率と直接的に関係があるので半導体素子製造の重要な検査要素である。
【００３３】
引続きポリシリコン膜２６の所定の厚さを垂直エッチングするS６段階として、図７を参照すれば、フォトレジストパターン２８をエッチングマスクとして使用しポリシリコン膜２６の所定の厚さを垂直エッチングして垂直パターン２６aを形成する。ポリシリコン膜２６の垂直パターン２６aの厚さは第１薄膜２３の上部表面上に形成された本来のポリシリコン膜２６厚さの２０〜７０％である。望ましくは本来のポリシリコン膜２６厚さの４０〜５０％である。ポリシリコン膜２６の垂直エッチング時に使われるエッチングガスはCl2、SF6及びN2ガスの混合ガスであり、垂直エッチング時エッチングガスの流量はCl2について１０〜３０sccm、SF6について３〜７sccm及びN2について３〜７sccmである。望ましくはCl2について２０sccm、SF6について５sccm及びN2について５sccmである。垂直エッチング時の工程時間はポリシリコン膜２６の残余部分の厚さによって異なり、工程条件によって異なる場合もある。
【００３４】
引続きポリシリコン膜２６を傾斜エッチングするS８段階として、図８を参照すれば、フォトレジストパターン２８をエッチングマスクとして使用してポリシリコン膜２６の垂直エッチング後、ポリシリコン膜２６のパターンの下部の線幅が垂直エッチング部分の線幅より広いようにポリシリコン膜２６の残余部分を傾斜エッチングし傾斜パターン２６bを形成してポリシリコン膜パターン２７を完成する。
【００３５】
ポリシリコン膜２６の残余部分を傾斜エッチングする時に使われるエッチングガスはCl2とN2ガスの混合ガスであり、傾斜エッチング時エッチングガスの流量はCl2について１５０〜２５０sccm及びN2について３〜７sccmである。望ましくはCl2について２００sccm及びN2について５sccmである。傾斜エッチング時の工程時間はポリシリコン膜２６残余部分の厚さによって異なり、工程条件によって異なる場合もある。
【００３６】
ポリシリコン膜２６の残余部分の傾斜エッチング時はEPDとオーバーエッチングを遂行できる。即ち、ポリシリコン膜２６の下部は下部膜質と面接する部分として正確なエッチング量が重要である。それゆえにエッチングしようとする膜質のみエッチングされるように調整するEPDを使用し、下部膜質との面接部の微量のポリシリコン膜２６はオーバーエッチングを遂行して取り除く。従って、コンタクトホール２４とフォトレジストパターン２８のミスアラインM２が生じてもポリシリコン膜２６のエッチング後、VIII部分に示すように、コンタクトホール２４とポリシリコン膜２７のミスアラインが生じない。即ち、写真工程で生じたミスアラインをエッチング工程で克服することができる。従って、本発明による半導体素子の製造方法を遂行するためには写真エッチング工程は十分に安定化されてミスアラインM２は十分に克服できる水準になるべきである。それゆえにパターンの下部を傾斜エッチングしてミスアライン発生を防止して従来の写真工程を遂行後、実施したアライン測定を省略することができ、生産性を向上させることができる。
【００３７】
(第２実施例)
図９は本発明による半導体素子の製造方法によってキャパシタを製造する工程順序図である。図１０〜図１７は図９の工程順序図を説明するための工程断面図である。
【００３８】
まず、下部構造３２が形成されている半導体基板３０上にコンタクトホール３８を形成するS１０段階として、図１０に示すように、トランジスタのドレーン領域(表示せず)と接するビットライン３３が形成された半導体基板３０全面に絶縁膜３４及び酸化膜３６を形成した後に半導体基板３０の一部分を露出させるため半導体基板３０にフォトレジストを塗布した後、露光及び現像工程を通してフォトレジストパターンを形成してフォトレジストパターンをエッチングマスクとするエッチング工程を通してコンタクトホール３８を形成する。
【００３９】
近年、半導体素子が高集積化されるにつれ、コンタクトホール３８の深さは次第に深まっている。コンタクトホール３８が深いほど望みのパターンプロファイルを得難い。従って、コンタクトホール３８下部にはコンタクトホール３８の実際の深さを調節するためにセルパッド (図示せず)を形成させることができる。
【００４０】
続けてコンタクトホール３８上に非晶質シリコン膜(a-Si) ４０を形成するS１２段階として、図１１で見るように、コンタクトホール３８を埋没させ、酸化膜３６上にストレージ電極を形成させることができる非晶質シリコン膜４０を形成する。非晶質シリコン膜４０の厚さは８００〜１０００nmである。本実施例の非晶質シリコン膜４０の厚さは９００nmである。非晶質シリコン膜４０の厚さは素子の特性によって異なるようにすることができる。
【００４１】
非晶質シリコン膜４０は低圧化学気相蒸着法を使用してシリコン(Si)を含有しているガスと燐(P)を含有しているガスの混合ガスを工程ガスとして熱分解させ燐(P)を不純物とする非晶質シリコン膜をコンタクトホール３８を埋没させ形成させる。シリコン(Si)を含有しているガスはシラン(silane;SiH4)またはジシラン(disilane;Si2H6)ガスが望ましい。即ち、低圧化学気相蒸着法で工程温度５００〜５３０℃でジシラン(Si2H6)ガスと燐(P)を含有しているガスを工程チャンバにフローさせ熱分解させ蒸着する。
【００４２】
続けて非晶質シリコン膜４０上にフォトレジストパターンを形成するS１４段階として、図１２で見るように、非晶質シリコン膜４０上に特定のフォトレジストを所定の厚さ塗布した後、写真工程を遂行してコンタクトホール３８上に形成され、相互分離される非晶質シリコン膜４０パターンを形成させることができるフォトレジストパターン４２を形成する。フォトレジストパターン４２はコンタクトホール３８とミスアラインM３が生じることがある。ミスアラインM３は後続工程であるエッチング工程で非晶質シリコン膜４０をエッチングしてストレージ電極形成時そのまま反映されてストレージ電極とコンタクトホール３８に同一なミスアラインM３を発生させる。
【００４３】
フォトレジストパターン４２とコンタクトホール３８がミスアラインM３が生じた状態でエッチング工程を遂行すればコンタクトホール３８内部の非晶質シリコン膜４０もエッチングされてキャパシタの静電容量を減少させ、ストレージ電極を折る不良ソースを提供する。
【００４４】
続けて非晶質シリコン膜４０を所定の厚さほど垂直エッチングするS１６段階として図１３で見るように、フォトレジストパターン４２をエッチングマスクとして使用して非晶質シリコン膜４０を所定の厚さほど垂直エッチングして垂直ストレージ電極４０aを形成する。非晶質シリコン膜４０の垂直エッチングの厚さは１６０〜７００nmであり、望ましくは３２０〜５００nmである。本実施例の非晶質シリコン膜４０の垂直エッチングの厚さは４００nmである。
【００４５】
即ち、垂直ストレージ電極４０aの厚さは非晶質シリコン膜４０の２０〜７０％である。垂直エッチング時に使われるエッチングガスはCl2、SF6及びN2ガスの混合ガスであり、垂直エッチング時のエッチングガスの流量はCl2について１０〜３０sccm、SF6について３〜７sccm及びN2について３〜７sccmであり、望ましくはCl2について２０sccm、SF6について５sccm及びN2について５sccmである。垂直エッチング時の工程時間は非晶質シリコン膜４０の厚さによって異なり、工程条件によって異なることがある。望ましくは５０〜１００秒であり、本実施例では６０秒間実施した。この時フォトレジストパターン４２の厚さは垂直エッチングによりエッチングされて本来の厚さより薄くなった第２フォトレジストパターン４２aになる。
【００４６】
続けて非晶質シリコン膜４０を傾斜エッチングするS１８段階として、図１４で見るように、第２フォトレジストパターン４２aをエッチングマスクとして使用して非晶質シリコン膜４０の垂直エッチング後、ストレージ電極４１の下部の線幅Bが垂直エッチング部分の線幅Tより広いように非晶質シリコン膜４０の残余部分を傾斜エッチングし傾斜ストレージ電極４０bを形成しストレージ電極４１を完成する。
【００４７】
ストレージ電極４１はコンタクトホール３８を通してソース領域(図示せず)と接触してソース領域から伝達された電荷によって情報を蓄積する部分である。
【００４８】
傾斜エッチング時に使われるエッチングガスはCl2及びN2ガスの混合ガスであり、傾斜エッチング時のエッチングガスの流量はCl2について１５０〜２５０sccm及びN2について３〜７sccmであり、望ましくはCl2について２００sccm及びN2について５sccmでありうる。
【００４９】
非晶質シリコン膜４０の残余部分の傾斜エッチングはEPDとオーバーエッチングを遂行する。オーバーエッチング時の工程時間は非晶質シリコン膜４０の厚さによって異なり、工程条件によって異なることがある。望ましくは８０〜１００秒であり、本実施例では９０秒間実施した。
【００５０】
従って、ストレージ電極４１の形成時に下部部分を傾斜するようにすることでストレージ電極４１の表面積を広くしてキャパシタの静電容量を増加させることができる。また、垂直ストレージ電極４０aの線幅Tより傾斜ストレージ電極４０bの線幅Bが広く形成されることによって、ミスアラインM３が生じても傾斜ストレージ電極４０bの線幅Bが十分にコンタクトホール３８の線幅Hより広いので従来に生じたコンタクトホール３８内部の非晶質シリコン膜４０がエッチングされることを防止できる。
【００５１】
図１５で見るように、非晶質シリコン膜４０の全体を傾斜エッチングすればXV部分のようにストレージ電極４１間のスペースがあまりにも小さくなりストレージ電極４１が相互連結される場合がる。図１４のストレージ電極４１のXIV部分と比較するとさらに明確である。
【００５２】
表１はストレージ電極４１の高さが９００nm、ピッチが５２０nm、ストレージ電極間のスペースが２４０nm及びコンタクトホールの線幅が２８０nmである条件で本実施例の方法を適用した時に確保することができるアラインマージンとスペースを表す。
【表１】
0004012649.tif 000002
【００５３】
表１で実験条件１はストレージ電極４１が全体的に垂直エッチングされたことを表し、実験条件２はストレージ電極４１が上部から６００nmは垂直エッチング、残余部分は傾斜エッチングされたことを表す。実験条件３はストレージ電極４１が上部から４００nmは垂直エッチング、残余部分は傾斜エッチングされたことを表す。実験条件４はストレージ電極４１が上部から２００nmは垂直エッチング、残余部分は傾斜エッチングされたことを表す。実験条件５はストレージ電極４１が全体的に傾斜エッチングされたことを表す。
【００５４】
従って、傾斜エッチングする部分が多いほどアラインマージンが増加されるが、ストレージ電極４１間のスペースが減少すると、XIV部分が相互連結される場合が生じる問題点がある。それゆえに十分なアラインマージン及びスペース確保面で実験条件３が最も望ましい。
【００５５】
続けてストレージ電極４１上に誘電体膜４４を形成するS２０段階として、図１６で見るように、ストレージ電極４１上に凹凸形状を有するHSG膜４４を形成した後、誘電体膜４６を形成する。
【００５６】
通常のHSG膜４４形成過程は、"Hemispherical Grained Silicon Formation on In-situ Porous Doped Amorphous-Si Using the Seeding Method"(SSDM'９２,PP.４２２-４２４.H.Watanabe.et al.)に示されているように、非晶質シリコン(a-Si)からポリシリコンへ状態遷移する過程で状態遷移温度領域でシリコンのマイグレーション(Migration)により表面エネルギーが最も安定された形態である半球形状の区域を形成する現像を利用した工程である。
【００５７】
HSG膜４４は平らな表面より２〜３倍の表面積を有する。HSG膜４４は低い低圧化学気相蒸着法で形成する。即ち、工程チャンバを５５０℃、１Torrで維持した後、工程チャンバー内に表面反応性が強いシリコン系ガスであるSi2H6、またはSiH4ガスを注入してストレージ電極４１表面上に核生成を誘発させた後、熱処理をして核の熱的移動によって表面が凹凸の半球形態であるHSG膜４４が形成される。HSG膜４４はキャパシタ静電容量を２倍程度増加させることができる。
【００５８】
次に、HSG膜４４表面にジシラン(Si2H6)ガスとアンモニアガスを使用して窒化膜を通常の方法で形成した後に、窒化膜表面を酸化させてNO誘電体膜４６を形成する。誘電体膜４６は通常的に使用可能で制限はない。
続けて誘電体膜４６上にプレート電極を形成するS２２段階として、図１７で見るように、誘電体膜４６上にポリシリコン膜を蒸着してプレート電極４８を形成して半導体素子のキャパシタを完成する。
【００５９】
上述した本発明による半導体素子のキャパシタ製造方法により形成されたキャパシタは半導体基板３０上に形成されたコンタクトホール３８を含む下部構造３２、コンタクトホール３８を埋没させ、下部構造３２上に形成され、コンタクトホール３８上部から所定の高さまでは対称的に傾斜し、傾斜部分から上部までは垂直形態であるストレージ電極４１、ストレージ電極に順次的に形成されたHSG膜４４、誘電体膜４６、及び誘電体膜４６上に形成されたプレート電極４８が具備されてなる。
【００６０】
【発明の効果】
従って、本発明による半導体素子のキャパシタ製造方法は高集積化によって線幅が微細化されてストレージ電極４１とコンタクトホール３８とのアラインマージンが減少されたキャパシタの製造時アラインマージンを向上させてキャパシタの静電容量を増大させることができる。
【００６１】
即ち、従来は、通常写真工程が完了すれば、キャパシタのストレージ電極のような素子パターンとコンタクトホールパターンとのオーバーレイ(Overlay)を測定して素子パターンとコンタクトホールパターンのアライン程度が工程スペック以内であれば次の段階へ進め、工程スペックを外れれば再作業を遂行しなければならなかったが、本発明のように素子パターンの下部を対称的に傾斜するようにエッチングして素子パターンとコンタクトホールとのアラインマージンを向上させることによって、オーバーレイ測定が省略可能になって工程の効率を向上させることができる。
【００６２】
以上、本発明は記載された具体例に対してのみ詳しく説明したが、本発明の技術思想範囲内で多様な変形及び修正が可能なことは当業者にあって明白なことであり、このような変形及び修正が添付された特許請求範囲に属することは当然なことである。
【図面の簡単な説明】
【図１】従来の半導体素子の製造方法によるキャパシタ製造方法の問題点を説明するための工程断面図である。
【図２】従来の半導体素子の製造方法によるキャパシタ製造方法の問題点を説明するための工程断面図である。
【図３】図２のIII−III′線の断面図である。
【図４】本発明による半導体素子の製造方法の一実施例を表す工程順序図である。
【図５】図４の工程順序図を説明するための工程断面図である。
【図６】図４の工程順序図を説明するための工程断面図である。
【図７】図４の工程順序図を説明するための工程断面図である。
【図８】図４の工程順序図を説明するための工程断面図である。
【図９】本発明による半導体素子の製造方法によってキャパシタを製造する工程順序図である。
【図１０】図９の工程順序図を説明するための工程断面図である。
【図１１】図９の工程順序図を説明するための工程断面図である。
【図１２】図９の工程順序図を説明するための工程断面図である。
【図１３】図９の工程順序図を説明するための工程断面図である。
【図１４】図９の工程順序図を説明するための工程断面図である。
【図１５】図９の工程順序図を説明するための工程断面図である。
【図１６】図９の工程順序図を説明するための工程断面図である。
【図１７】図９の工程順序図を説明するための工程断面図である。
【符号の説明】
２、２２、３０  半導体基板
４、３２  下部構造
５、３３  ビットライン
６、３４  窒化膜
８、３６  酸化膜
１０、２４、３８  コンタクトホール
１２、２６  ポリシリコン膜
１２a、１２b、１２c、４１  ストレージ電極
１４、２８、４２  フォトレジストパターン
１８  空洞
２３  第１薄膜
２６a  垂直パターン
２６b  傾斜パターン
２７  ポリシリコンパターン
４０  非晶質シリコン膜
４０a  垂直ストレージ電極
４０b  傾斜ストレージ電極
４２a  第２フォトレジストパターン
４４  HSG膜
４６  誘電体膜
４８  プレート電極
M１、M２、M３  ミスアライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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