(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
該ワード線に直交する方向に走行する複数のビット線と、
前記ワード線と前記ビット線との交差箇所に対応してマトリックス状に配置され、トランジスタの遷移状態を記憶内容とし、前記ワード線に制御されて前記ビット線に信号を供給する複数の記憶素子と、
前記ビット線と平行方向に走行するリーク検知線と、
前記リーク検知線にリーク電流を供給する複数のリーク生成回路と、
前記リーク検知線の電位状態を検知し、前記ビット線により伝達された信号を変化させる信号補正回路
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記リーク生成回路が、ドレイン領域が前記リーク検知線に電気的に接続され、ノーマリオフ状態のリーク生成トランジスタを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記リーク生成回路は、前記リーク生成トランジスタに直列接続された、ノーマリオン状態の接地トランジスタを更に備え、前記接地トランジスタを介して、前記リーク生成トランジスタのソース領域が低位電源に電気的に接続されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記信号補正回路が、
前記リーク検知線が伝達する信号を受ける第1のインバータと、
ソース領域が高位電源に電気的に接続され、前記ビット線が伝達する信号により導通状態が制御される第1のスイッチングトランジスタと、
ソース領域が前記第1のスイッチングトランジスタのドレイン領域に電気的に接続され、前記第1のインバータの出力する信号に導通状態を制御される第2のスイッチングトランジスタと、
ドレイン領域が前記第2のスイッチングトランジスタのドレイン領域に電気的に接続され、前記ビット線が伝達する信号により導通状態が制御され、ソース領域が低位電源に電気的に接続された第3のスイッチングトランジスタと、
前記第3のスイッチングトランジスタの前記ドレイン領域に電気的に接続された第2のインバータ
とを備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記信号補正回路が、
ソース領域が高位電源に電気的に接続され、ゲート及びドレイン領域が前記リーク検知線に電気的に接続された検知トランジスタと、
ソース領域が前記高位電源に電気的に接続され、ゲートが前記検知トランジスタの前記ゲートに電気的に接続され、ドレイン領域が前記複数のビット線のそれぞれに電気的に接続された複数の補充電流トランジスタ
とを備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特にスタティックRAM（SRAM）に関する。
【０００２】
【従来の技術】
SRAMは処理速度の速さなどから、中央処理装置(CPU)とダイナミックRAM(DRAM)の間を接続し、システム全体の高速化およびデータ転送の効率化を図るためのキャッシュメモリなどに広く利用されてきている。ところが、SRAMにおいては、読み出しに指定されない記憶素子において、転送トランジスタとしてのnMOSトランジスタでリーク電流が生ずるため、誤信号の伝達が生じる可能性があった。
【０００３】
例えば記憶素子読み出し時に、選択されない記憶素子のノードが一定の低レベル電位（以下、”L”レベルとする）の信号を保持していた場合、以下のようなリーク電流が生じる。一つは、ビット線がプリチャージ回路で一定の高レベル電位（以下、”H”レベルとする）にプリチャージされるときに、転送トランジスタのソース領域−ドレイン領域間に生じるチャネルリーク電流である。もう一つは、非選択の記憶素子ではワード線が”L”レベルのため、転送トランジスタのビット線−ワード線間で生じるゲートリーク電流である。これら２つをあわせた、いわゆるオフリーク電流がビット線に接続された非選択の記憶素子の転送トランジスタすべてで生じる可能性もある。すると、選択された記憶素子が”H”レベルを記憶しており、ビット線が”H”レベル信号を伝達しなければならない場合でも、非選択の記憶素子がオフリーク電流をビット線に供給し、ビット線を負にバイアスする事態が生じる。このため、ビット線の伝達信号が”H”レベルから”L”レベルに遷移し、ビット線が誤信号を伝達しうるという問題があった。
【０００４】
従来は、リーク電流が生じたビット線を電気的に遮断することにより、SRAMのリーク不良に対処していた（例えば、特許文献1参照）。
【０００５】
【特許文献１】
特開平11-16367 号公報（第1−5頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかし、リーク電流が生じたビット線経路を電気的に遮断することは、有効に利用されない記憶素子が存在することを意味する。しかし、1本のビット線には通常256近くの記憶素子が接続されており、複数のビット線でビット線リークが発生すると、有効に活用できない記憶素子の数は非常に大きくなる。よって、ビット線リークが発生したビット線を、電気的に遮断することなく有効に利用できる、誤信号出力防止回路が必要となっていた。本発明は上記課題を解決するためになされたものである。
【０００７】
上記問題点を鑑み、本発明は、ビット線リークによる誤信号の伝達を防止可能な半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、複数のワード線と、ワード線に直交する方向に走行する複数のビット線と、ワード線とビット線との交差箇所に対応してマトリックス状に配置され、トランジスタの遷移状態を記憶内容とし、ワード線に制御されてビット線に信号を供給する複数の記憶素子と、ビット線と平行方向に走行するリーク検知線と、リーク検知線にリーク電流を供給する複数のリーク生成回路と、リーク検知線の電位状態を検知し、ビット線の伝達信号を変化させる信号補正回路とを備えることを特徴とする半導体記憶装置であることを要旨とする。
【０００９】
【発明の実施の形態】
次に、図面を参照して、本発明の第1から第6の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。なお、以下の示す第1から第6の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（第1の実施の形態）
図1に示すように、本発明の第1の実施の形態に係る半導体記憶装置は、複数のワード線75A, 75B, ・・・ , 75M、ワード線75A〜75Mに直交する方向に走行する第1のビット線70A及び第2のビット線70B、ワード線75A〜75Mそれぞれに制御されて第1のビット線70A及び第2のビット線70Bに信号を供給する複数の記憶素子1A, 1B, … ,1M、第1のビット線70Aと平行方向に走行するリーク検知線71、リーク検知線71にリーク電流を供給する複数のリーク生成回路10A, 10B, … ,10M、リーク検知線71が伝達するリーク信号LSと第1のビット線70Aが伝達する記憶信号MSを受け、出力信号SSを出力する信号補正回路19を備える。
【００１１】
図1のリーク検知線71に接続される複数のリーク生成回路10A, 10B, … ,10M は、それぞれリーク生成トランジスタTr31a, Tr31b, …, Tr31mを備える。リーク生成トランジスタTr31a, Tr31b, … , Tr31mはそれぞれnMOSトランジスタである。リーク生成回路10Aのリーク生成トランジスタTr31aは、ソース領域とゲートが短絡され、それぞれが低位電源VSSに電気的に接続された、いわゆる「ダイオード接続」である。この結果、リーク生成トランジスタTr31aはノーマリオフ状態になる。また、リーク生成トランジスタTr31aのドレイン領域はリーク検知線71に電気的に接続される。他のリーク生成回路10B〜10Mも同様である。リーク生成回路10A〜10Mは、それぞれリーク生成トランジスタTr31a〜Tr31mで生じるオフリーク電流をリーク検知線71に供給し、リーク検知線71を負にバイアスする。
【００１２】
対をなす第1のビット線70Aと第2のビット線70Bには、複数の記憶素子1A, 1B, … , 1Mが接続されている。記憶素子1A, 1B, … , 1MはSRAMのメモリセルであり、それぞれドレイン領域が第1のビット線70Aに電気的に接続された第1の転送トランジスタTr1a, Tr1b, … , Tr1m 、それぞれドレイン領域が第2のビット線70Bに電気的に接続された第2の転送トランジスタTr4a, Tr4b, … , Tr4m、それぞれドレイン領域が第1の転送トランジスタTr1a, Tr1b, … , Tr1mのソース領域に電気的に接続された第1の負荷素子Tr5a, Tr5b, … , Tr5m、それぞれドレイン領域が第1の転送トランジスタTr1a, Tr1b, … , Tr1mのソース領域に電気的に接続された第1のドライバトランジスタTr2a, Tr2b, … , Tr2m、それぞれドレイン領域が第2の転送トランジスタTr4a, Tr4b, … , Tr4mのソース領域に電気的に接続された第2の負荷素子Tr6a, Tr6b, … , Tr6m、それぞれドレイン領域が第2の転送トランジスタTr4a, Tr4b, … , Tr4mのソース領域に電気的に接続された第2のドライバトランジスタTr3a, Tr3b, … , Tr3mを備える。第1の転送トランジスタTr1a, Tr1b, … , Tr1m 、第2の転送トランジスタTr4a, Tr4b, … , Tr4m、第1のドライバトランジスタTr2a, Tr2b, … , Tr2m、第2のドライバトランジスタTr3a, Tr3b, … , Tr3mはそれぞれnMOSトランジスタである。第1の負荷素子Tr5a, Tr5b, … , Tr5m、第2の負荷素子Tr6a, Tr6b, … , Tr6mはそれぞれpMOSトランジスタである。図1では、第1の転送トランジスタTr1a, Tr1b, … , Tr1mのソース領域と、第1の負荷素子Tr5a, Tr5b, … , Tr5mのドレイン領域と、第1のドライバトランジスタTr2a, Tr2b, … , Tr2mのドレイン領域のそれぞれが接続される箇所をノード60a, 60b, … , 60mと定義している。なお、第1の転送トランジスタTr1a〜Tr1mと第2の転送トランジスタTr4a〜Tr4mにおいて、「ソース領域」及び「ドレイン領域」は互いに交換可能であり、どちらを「ソース領域」若しくは「ドレイン領域」と呼ぶかは単なる名称の選択に過ぎない。
【００１３】
第1の負荷素子Tr5a, Tr5b, … , Tr5mのソース領域及び第2の負荷素子Tr6a, Tr6b, … , Tr6mのソース領域にはそれぞれ高位電源VDDが電気的に接続される。また、第1のドライバトランジスタTr2a, Tr2b, … , Tr2mのソース領域及び第2のドライバトランジスタTr3a, Tr3b, … , Tr3mのソース領域にはそれぞれ低位電源VSSが電気的に接続される。第1の負荷素子Tr5a, Tr5b, … , Tr5mのゲートと第1のドライバトランジスタTr2a, Tr2b, … , Tr2mのゲートは、それぞれ互いに電気的に接続され、CMOSインバータの入力を構成している。また、第2の負荷素子Tr6a, Tr6b, … , Tr6mのゲートと第2のドライバトランジスタTr3a, Tr3b, … , Tr3mのゲートも、それぞれ互いに電気的に接続され、CMOSインバータの入力を構成している。第1の負荷素子Tr5a〜Tr5mと第1のドライバトランジスタTr2a〜Tr2mのそれぞれからなるCMOSインバータの出力は、第1の転送トランジスタTr1a, Tr1b, … , Tr1mのソース領域にそれぞれ電気的に接続されると同時に、第2の負荷素子Tr6a〜Tr6mと第2のドライバトランジスタTr3a〜Tr3mのそれぞれからなるCMOSインバータの入力にフィードバックされる。第2の負荷素子Tr6a〜Tr6mと第2のドライバトランジスタTr3a〜Tr3mのそれぞれからなるCMOSインバータの出力は、第2の転送トランジスタTr4a, Tr4b, … , Tr4mのソース領域にそれぞれ電気的に接続されると同時に、第1の負荷素子Tr5a〜Tr5mと第1のドライバトランジスタTr2a〜Tr2mのそれぞれからなるCMOSインバータの入力にフィードバックされる。第1の転送トランジスタTr1a, Tr1b, … , Tr1mのゲート及び第2の転送トランジスタTr4a, Tr4b, … , Tr4mのゲートは、ワード線75A, 75B, …, 75Mにそれぞれ電気的に接続される。
【００１４】
ここで、リーク検知線71の寄生容量が、第1のビット線70A及び第2のビット線70Bの寄生容量とほぼ等しくなるようにする。リーク検知線71に接続される複数のリーク生成回路10A, 10B, … 10Mの数と、第1のビット線70A及び第2のビット線70Bに接続される複数の記憶素子1A, 1B, … ,1Mの数についても、同数になるようにする。たとえば、1本のリーク検知線71には、256個のリーク生成回路10A, 10B, … 10Mを接続することが可能である。また、リーク生成トランジスタTr31a, Tr31b … ,Tr31mは、第1の転送トランジスタTr1a, Tr1b, … , Tr1m及び第2の転送トランジスタTr4a, Tr4b, … , Tr4mよりも、ゲートの面積が1.5〜3倍、好ましくは2倍の大きさを有するものを使用する。
【００１５】
図2は、図1でブラックボックスで示された信号補正回路19の一例である。この信号補正回路19は、リーク検知線71が伝達する信号LSを受ける第1のインバータ36と、ソース領域が高位電源VDDに電気的に接続され、ビット線70Aが伝達する信号MSにより導通状態が制御される第1のスイッチングトランジスタTr61と、ソース領域が第1のスイッチングトランジスタTr61のドレイン領域に電気的に接続され、第1のインバータ36の出力する信号に導通状態を制御される第2のスイッチングトランジスタTr62と、ドレイン領域が第2のスイッチングトランジスタTr62のドレイン領域に電気的に接続され、ビット線70Aが伝達する信号MSにより導通状態が制御され、ソース領域が低位電源VSSに電気的に接続された第3のスイッチングトランジスタTr60と、第3のスイッチングトランジスタTr60のドレイン領域に電気的に接続された第2のインバータ37を備える。
【００１６】
図1の第1のビット線70Aは図2の入力端子92で信号補正回路19に接続され、入力端子92は第1のスイッチングトランジスタTr61のゲートと第3のスイッチングトランジスタTr60のゲートそれぞれに電気的に接続される。図1のリーク検知線71は図2の入力端子91で信号補正回路19に接続され、入力端子91は第1のインバータ36に電気的に接続される。また、第2のインバータ37は出力端子93に電気的に接続され、信号補正回路19の出力信号SSは出力端子93より外部に伝達される。ここで、第１のスイッチングトランジスタTr61、第２のスイッチングトランジスタTr62はそれぞれpMOSトランジスタであり、第３のスイッチングトランジスタTr60はnMOSトランジスタである。
【００１７】
図1に示す回路を備える半導体記憶装置において、第1のビット線70Aが伝達する誤信号の出力を防止する動作原理は、記憶素子1A, 1B, … , 1Mそれぞれの内部ノード60a, 60b, … , 60mの電位状態によって記憶される記憶信号、第1の転送トランジスタTr1a, Tr1b, … ,Tr1m及びリーク生成トランジスタTr31a, Tr31b, … , Tr31mそれぞれでのオフリーク電流の有無に依存する。したがって、以下においては、オフリーク電流が生じる場合と生じない場合とに分けて、記憶素子1Aがデータ読み出しに指定され、記憶素子1B〜1Mがデータ読み出しに指定されない状態における動作を説明する。記憶素子1Aのノード60aには"H"レベルの信号又は"L"レベルの信号が記憶される。
【００１８】
(a)”H”レベルの信号が記憶され、オフリーク電流が生じない場合：
（イ）図3(a)に示すように、時間t1でワード線75Aに”H”レベルの電圧が印加されると、図1のワード線75Aにゲートが電気的に接続された記憶素子1Aの第1の転送トランジスタTr1aがオン状態になる。
【００１９】
（ロ）第1のビット線70Aはプリチャージ回路17によって"H"レベルに印加されている。第1の転送トランジスタTr1aがオンになることにより、"H"レベルの信号が第1のビット線70Aに供給される。
【００２０】
（ハ）記憶素子1B〜1Mの第1の転送トランジスタTr1b〜Tr1mでオフリーク電流が生じない場合は、第1のビット線70Aは図3(b)に示すように"H"レベルの記憶信号MSを図1の信号補正回路19に伝達する。
【００２１】
（ニ）リーク検知線71においても、リーク生成トランジスタTr31a〜Tr31mでオフリーク電流が生じなければ、図3(c)に示すようにリーク検知線71はプリチャージ回路17でプリチャージされた”H”レベルのリーク信号LSを図1の信号補正回路19に伝達する。
【００２２】
（ホ）記憶信号MSとリーク信号LSを受けた信号補正回路19は、図2において、第1のスイッチングトランジスタTr61はオフ、第2のスイッチングトランジスタTr62はオン、第３のスイッチングトランジスタTr60はオンとなり、図3(d)に示すように"H"レベルの出力信号SSを出力する。
【００２３】
(b)”H”レベルの信号が記憶され、オフリーク電流が生じる場合：
（イ）図4(a)に示すように、時間t1でワード線75Aに”H”レベルの電圧が印加されると、図1のワード線75Aにゲートが電気的に接続された記憶素子1Aの第1の転送トランジスタTr1aがオン状態になる。
【００２４】
（ロ）第1のビット線70Aはプリチャージ回路17によって"H"レベルに印加されている。また、記憶素子1Aも第1の転送トランジスタTr1aがオンになったことにより、"H"レベルの信号を第1のビット線70Aに供給する。
【００２５】
（ハ）データ読み出しに指定されない記憶素子1B〜1Mの第1の転送トランジスタTr1b〜Tr1mの複数でオフリーク電流が生じると、第1のビット線70Aは負にバイアスされる。よって、図4(b)に示すように、第1のビット線70Aが図1の信号補正回路19に伝達する記憶信号MSは"H"レベルから"L"レベルに遷移する。
【００２６】
（ニ）プリチャージ回路17で"H"レベルに印加されたリーク検知線71においても、リーク生成トランジスタTr31a, Tr31b, … , Tr31mでオフリーク電流が生じると、リーク生成回路10A, 10B, … , 10Mはリーク検知線71を負にバイアスする。よって、図4(c)に示すようにリーク検知線71が伝達するリーク信号LSは”H”レベルから"L"レベルに遷移する。
【００２７】
（ホ）図1のリーク生成トランジスタTr31a〜Tr31mは記憶素子1A〜1Mの第1の転送トランジスタTr1a〜Tr1mよりもゲートの面積が大きい。よって、図4(b)及び(c)に示すように、リーク検知線71が伝達するリーク信号LSは、第1のビット線70Aが伝達する記憶信号MSよりも早く、時間t2で”L”レベルの閾値に達する。
【００２８】
（へ）時間t2から記憶信号MSが"L"レベルの閾値に達する時間t3までの間、図1の信号補正回路19には"H"レベルの記憶信号MSと"L"レベルのリーク信号LSが伝達される。この場合、図2の信号補正回路19において、第1のスイッチングトランジスタTr61はオフ、第2のスイッチングトランジスタTr62はオフ、第３のスイッチングトランジスタTr60はオンとなり、図1の信号補正回路19は図4(d)に示すように時間t3まで"H"レベルの出力信号SSを出力する。
【００２９】
（ト）時間t3以降は、図1の信号補正回路19に"L"レベルの記憶信号MSと"L"レベルのリーク信号LSが伝達される。この場合、図2の信号補正回路19において、第1のスイッチングトランジスタTr61はオン、第2のスイッチングトランジスタTr62はオフ、第３のスイッチングトランジスタTr60はオフとなり、図1の信号補正回路19は図4(d)に示したように時間t3以降は出力信号SSを出力しない。
【００３０】
(c)ノード60aに”L”レベルの信号が記憶され、オフリーク電流が生じる場合：
（イ）図5(a)に示すように、時間t1でワード線75Aに”H”レベルの電圧が印加されると、図1のワード線75Aにゲートが電気的に接続された記憶素子1Aの第1の転送トランジスタTr1aがオン状態になる。
【００３１】
（ロ）第1のビット線70Aは、プリチャージ回路17で"H"レベルに印加されている。しかし、記憶素子1Aの第1の転送トランジスタTr1aがオンになり、記憶素子1Aは第1のビット線70Aを"L"レベルに印加する。よって、図5(b)に示すように、第1のビット線70Aは"L"レベルの記憶信号MSを図1の信号補正回路19に伝達する。
【００３２】
（ハ）図1のプリチャージ回路17で"H"レベルに印加されたリーク検知線71において、リーク生成トランジスタTr31a〜Tr31mでオフリーク電流が生じると、リーク生成回路10A〜10Mはリーク検知線71を負にバイアスする。よって、リーク検知線71が信号補正回路19に伝達するリーク信号LSは、図5(c) に示すように”H”レベルから”L”レベルに遷移する。
【００３３】
（ニ）リーク検知線71が図1の信号補正回路19に伝達するリーク信号LSが、図5(c)に示すように、時間t2で"L"レベルの閾値に達するまでは、図2に示す信号補正回路19は第1のスイッチングトランジスタTr61はオン、第2のスイッチングトランジスタTr62はオン、第３のスイッチングトランジスタTr60はオフとなる。よって、図1の信号補正回路19は図5(d)に示すように、時間t2まで"L"レベルの信号を出力する。
【００３４】
（ホ）時間t2以降は、"L"レベルの記憶信号MSと"L"レベルのリーク信号LSが図1の信号補正回路19に伝達され、図2に示す信号補正回路19は第1のスイッチングトランジスタTr61はオン、第2のスイッチングトランジスタTr62はオフ、第３のスイッチングトランジスタTr60はオフになる。よって、図1の信号補正回路19は図5(d)に示すように、時間t2以降は出力信号SSを出力しない。
【００３５】
以上のように、第1の実施の形態によれば、図1のデータ読み出しで指定された記憶素子１Aが"H"レベルを記憶していたにもかかわらず、データ読み出しに指定されないその他の記憶素子1B〜1Mの第1の転送トランジスタTr1b〜Tr1mの複数で生ずるオフリーク電流により、第1のビット線70Aが伝達する記憶信号MSが"H"レベルから"L"レベルに遷移する事態が生じても、信号補正回路19により誤信号の出力を防止することが可能になる。なお、以上の動作態様において、記憶素子1Aがデータ読み出しに指定されたものとして説明されているが、その他の記憶素子1B〜1Mの任意の記憶素子がデータ読み出しに指定された場合も同様の動作態様を図1の半導体記憶装置は示す。
【００３６】
なお、リーク生成トランジスタTr31a, Tr31b, … , Tr31mのゲートの面積は、信号補正回路19が誤信号の出力を防止できる限りにおいて、記憶素子1A, 1B, … , 1Mの第1の転送トランジスタTr1a, Tr1b, …, Tr1m及び第2の転送トランジスタTr4a, Tr4b, …, Tr4mのゲートの面積の1.5倍を下回るもの、あるいは3倍を上回るものでもよい。例えば、リーク生成トランジスタTr31a, Tr31b, … , Tr31m、第1の転送トランジスタTr1a, Tr1b, …, Tr1m及び第2の転送トランジスタTr4a, Tr4b, …, Tr4mについて、ゲートの面積が等しいものを使用し、リーク検知線71に接続されるリーク生成素子10A, 10B, … , 10M, …の数を、記憶素子1A, 1B, … , 1Mの数の1.5〜3倍としてもよい。
【００３７】
図６は、本発明に係る第１の実施の形態を、マトリックス状に配置された複数の記憶素子1AA〜1GMを備える半導体記憶装置に適用した例である。すなわち、図6の半導体記憶装置は、第1列の記憶素子1AA, 1AB, … , 1AM、第2列の記憶素子1BA, 1BB, … , 1BM, …, 第G列の記憶素子1GA, 1GB, … , 1GMからなるM × G個に配置された記憶素子1AA〜1GMの配列構造を有する。記憶素子1AA〜1GMのそれぞれはSRAMであり、図1の記憶素子1A, 1B, … , 1Mと同様の回路構成を備えるものである。図6の第１列の複数の記憶素子1AA, 1AB, … , 1AMはビット線70A, 70Bに、第２列の複数の記憶素子1BA, 1BB, … , 1BMはビット線70C, 70Dに、以下同様に繰り返し、第G列の複数の記憶素子1GA, 1GB, … , 1GMはビット線70M, 70Nに接続されている。ビット線70A, 70B, … , 70Nの始端はプリチャージ回路17に接続され、終端はそれぞれ信号補正回路20A, 20B, … , 20Nに接続されている。
【００３８】
複数のリーク生成回路10A, 10B, … , 10Mが接続されたリーク検知線71は始端でプリチャージ回路17に接続され、終端でリーク検知インバータ35に接続される。リーク検知インバータ35の出力は信号補正回路20A, 20B, … , 20Nそれぞれに電気的に接続される。
【００３９】
図７は、図６でブラックボックスで示された信号補正回路20Aの回路図である。図7の信号補正回路20Aが図2の信号補正回路19と異なるのは、第2のチャネルトランジスタTr62のゲートが、直接入力端子91に電気的に接続されてる点であり、他は図2の信号補正回路19と同じである。図6において、リーク検知線71の終端にリーク検知インバータ35を接続しているためである。他の信号補正回路20B〜20Nについても同じである。ここで、リーク検知線71の終端にリーク検知インバータ35を接続したのは、リーク検知線71とビット線70A〜70Nそれぞれの寄生容量を等しくするためである。
【００４０】
図6に示すような回路構成をとることにより、並列構造をとる半導体記憶装置においても、ビット線70A, 70B, … , 70Nのそれぞれで生じるビット線リークに対処することが可能となる。なお、リーク検知線71は、ビット線70A, 70B, … , 70Nの数64〜128本に対して、1本あることが好ましい。64本未満に対して1本では、製造費用の上昇が考えられ、128本を超える数に1本では、装置の信頼性に影響を及ぼすことが考えられるからである。
【００４１】
（第2の実施の形態）
図8に示すように、第2の実施の形態が図1に示した第1の実施の形態と異なるのは、リーク生成回路12A, 12B, … , 12Mが、ノーマリオフ状態のリーク生成トランジスタTr31a, Tr31b … , Tr31mにそれぞれ直列接続された、ノーマリオン状態の接地トランジスタTr32a, Tr32b … , Tr32mを更に備え、接地トランジスタTr32a〜Tr32mを介して、リーク生成トランジスタTr31a〜Tr31mそれぞれのソース領域が低位電源VSSに電気的に接続されていることである。
【００４２】
すなわち、リーク生成回路12A, 12B, … , 12Mにおいては、ドレイン領域がリーク検知線71に電気的に接続され、ゲートが低位電源VSSに電気的に接続されたノーマリオフ状態のリーク生成トランジスタTr31a, Tr31b … , Tr31mのソース領域に、ゲートが高位電源VDDに電気的に接続され、ソース領域が低位電源VSSに電気的に接続されたノーマリオン状態の接地トランジスタTr32a, Tr32b … , Tr32mのドレイン領域が電気的に接続されている。
【００４３】
リーク生成回路12A, 12B, … , 12M以外の回路構成と、リーク検知線71の伝達するリーク信号LS及び信号補正回路19によって、第1のビット線70Aにおいて記憶信号MSがビット線リークにより"H"レベルから"L"レベルの閾値に遷移する前に、出力データを確定する機能については、図1に示した半導体記憶装置と同様の原理を採用しているので、説明は省略する。
【００４４】
以上のような第3の実施の形態を採用することにより、記憶素子1A,1B, … , 1Mがデータ読み出しに指定されず、かつ内部ノード60a, 60b, … , 60mに”L”レベルを記憶している場合に、第1の転送トランジスタTr1a, Tr1b, … , Tr1mでオフリーク電流が生じる条件と近い条件で、リーク生成トランジスタTr31a, Tr31b, … , Tr31mにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００４５】
（第3の実施の形態）
第3の実施の形態が第1の実施の形態と異なるのは、図9に示すように、リーク生成回路3A, 3B, … , 3Mが、ノーマリオフ状態のリーク生成トランジスタTr7a, Tr7b, … , Tr7mと、リーク生成トランジスタTr7a〜Tr7mのソース領域を常に負にバイアスする固定記憶回路7A, 7B, … , 7Mを備える点である。
【００４６】
すなわち、リーク生成トランジスタTr7a, Tr7b, … , Tr7mはドレイン領域がそれぞれリーク検知線71に電気的に接続され、ゲートが低位電源VSSにそれぞれ電気的に接続される。リーク生成トランジスタTr7a, Tr7b, … , Tr7mはnMOSトランジスタである。なお、リーク生成トランジスタTr7a, Tr7b, … , Tr7mは、記憶素子1A〜1Mの第1の転送トランジスタTr1a, Tr1b, … , Tr1m及び第2の転送トランジスタTr4a, Tr4b, … , Tr4mよりもゲートの面積が1.5〜3倍、好ましくは2倍のものである。
【００４７】
固定記憶回路7A, 7B, … , 7Mは、ゲートとソース領域が短絡され、それぞれが高位電源VDDにいわゆるダイオード接続された電源供給用トランジスタTr10a, Tr10b, … , Tr10m、ドレイン領域がリーク生成トランジスタTr7a〜Tr7bのソース領域にそれぞれ電気的に接続された第1の固定記憶負荷素子Tr11a, Tr11b, … , Tr11m、ドレイン領域が第1の固定記憶負荷素子Tr11a, Tr11b, … , Tr11mのドレイン領域にそれぞれ電気的に接続された第1の固定記憶ドライバトランジスタTr8a, Tr8b, … , Tr8m、ドレイン領域が電源供給用トランジスタTr10a, Tr10b, … , Tr10mのドレイン領域にそれぞれ電気的に接続された第2の固定記憶負荷素子Tr12a, Tr12b, … , Tr12m、ドレイン領域が電源供給用トランジスタTr10a, Tr10b, … , Tr10mのドレイン領域にそれぞれ電気的に接続された第2の固定記憶ドライバトランジスタTr9a, Tr9b, … , Tr9mを備える。電源供給用トランジスタTr10a, Tr10b, … , Tr10m、第1の固定記憶ドライバトランジスタTr8a, Tr8b, … , Tr8m、第2の固定記憶ドライバトランジスタTr9a, Tr9b, … , Tr9mはそれぞれnMOSトランジスタである。第1の固定記憶負荷素子Tr11a, Tr11b, … , Tr11m、第2の固定記憶負荷素子Tr12a, Tr12b, … , Tr12mはそれぞれpMOSトランジスタである。
【００４８】
第1の固定記憶負荷素子Tr11a, Tr11b, … , Tr11mのソース領域及び第2の固定記憶負荷素子Tr12a, Tr12b, … , Tr12mのソース領域はそれぞれ高位電源VDDに電気的に接続される。また、第1の固定記憶ドライバトランジスタTr8a, Tr8b, … , Tr8mのソース領域及び第2の固定記憶ドライバトランジスタTr9a, Tr9b, … , Tr9mのソース領域はそれぞれ低位電源VSSに電気的に接続される。第1の固定記憶負荷素子Tr11a, Tr11b, … , Tr11mのゲートと第1の固定記憶ドライバトランジスタTr8a, Tr8b, … , Tr8mのゲートは、それぞれ互いに電気的に接続され、CMOSインバータの入力を構成している。また、第2の固定記憶負荷素子Tr12a, Tr12b, … , Tr12mのゲートと第2の固定記憶ドライバトランジスタTr9a, Tr9b, … , Tr9mのゲートも、それぞれ互いに電気的に接続され、CMOSインバータの入力を構成している。第1の固定記憶負荷素子Tr11a〜Tr11mと第1の固定記憶ドライバトランジスタTr8a〜Tr8mのそれぞれからなるCMOSインバータの出力は、リーク生成トランジスタTr7a, Tr7b, … , Tr7mのソース領域にそれぞれ電気的に接続されると同時に、第2の固定記憶負荷素子Tr12a〜Tr12mと第2の固定記憶ドライバトランジスタTr9a〜Tr9mのそれぞれからなるCMOSインバータの入力にフィードバックされる。第2の固定記憶負荷素子Tr12a〜Tr12mと第2の固定記憶ドライバトランジスタTr9a〜Tr9mのそれぞれからなるCMOSインバータの出力は、電源供給用トランジスタTr10a, Tr10b, … , Tr10mのドレイン領域にそれぞれ電気的に接続されると同時に、第1の固定記憶負荷素子Tr11a〜Tr11mと第1の固定記憶ドライバトランジスタTr8a〜Tr8mのそれぞれからなるCMOSインバータの入力にフィードバックされる。図9では、第1の固定記憶負荷素子Tr11a, Tr11b, … , Tr11mのドレイン領域と、第1の固定記憶ドライバトランジスタTr8a, Tr8b, … , Tr8mのドレイン領域のそれぞれが電気的に接続される箇所をノード90a, 90b, … , 90mと定義している。このような構成をとることで、固定記憶回路7A, 7B, … , 7Mは、内部ノード90a, 90b, … , 90mに常に”L”レベルを記憶する記憶回路を構成することができ、リーク生成トランジスタTr7a, Tr7b, … , Tr7mのソース領域を常に負にバイアスする。
【００４９】
リーク生成回路3A〜3B以外の回路構成や、リーク検知線71の伝達するリーク信号LS及び信号補正回路19によって、第1のビット線70Aにおいて記憶信号MSがビット線リークにより"H"レベルから"L"レベルの閾値に遷移する前に、出力データを確定する機能については、図1に示した半導体記憶装置と同様の原理を採用しているので、説明は省略する。
【００５０】
以上のような第3の実施の形態を採用することにより、記憶素子1A, 1B, … , 1Mの第1の転送トランジスタTr1a, Tr1b, … , Tr1mでオフリーク電流が生じる条件とほぼ等しい条件で、リーク生成回路3A, 3B, … , 3Mのリーク生成トランジスタTr7a, Tr7b, … , Tr7mにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００５１】
（第4の実施の形態）
図10に示すように、第4の実施の形態に係る半導体記憶装置は、複数のワード線76A, 76B, … , 76Mと、ワード線76A〜76Mに直交する方向に走行する第1のビット線72A及び第2のビット線72Bと、ワード線76A〜76Mそれぞれに制御されて第1のビット線72A及び第2のビット線72Bに信号を供給する複数の記憶素子2A, 2B, … , 2Mと、第1のビット線72Aと平行方向に走行するリーク検知線73と、リーク検知線73にリーク電流を供給する複数のリーク生成回路13A, 13B, … , 13Mと、リーク検知線73の電位状態を検知し、第1のビット線72Aの伝達信号を変化させる信号補正回路61を備える。
【００５２】
図10のリーク検知線73に接続される複数のリーク生成回路13A, 13B, … , 13Mは、それぞれリーク生成トランジスタTr51a, Tr51b, … , Tr51mを備える。リーク生成トランジスタTr51a, Tr51b, … , Tr51mは、ソース領域とゲートが短絡され、それぞれが低位電源VSSに電気的にいわゆるダイオード接続される。この結果、リーク生成トランジスタTr51a, Tr51b, … , Tr51mはノーマリオフ状態になる。また、リーク生成トランジスタTr51a, Tr51b, … , Tr51mのドレイン領域はそれぞれリーク検知線73に電気的に接続される。リーク生成回路13A, 13B, … , 13Mは、リーク生成トランジスタTr51a, Tr51b, … , Tr51mで生じるオフリーク電流をリーク検知線73に供給し、リーク検知線73を負にバイアスする。リーク検知線73の始端には信号補正回路61、終端には絶縁端子62が接続されている。
【００５３】
対をなす第1のビット線72Aと第2のビット線72Bには複数の記憶素子2A, 2B, … , 2Mが接続されている。第1のビット線72Aと第2のビット線72Bはそれぞれ始端で信号補正回路61に接続される。さらに、第1のビット線72Aと第2のビット線72Bそれぞれの始端にはプリチャージ回路18が接続されている。記憶素子2A, 2B, … , 2MはSRAMであり、構成するトランジスタの配置は図1の記憶素子1A, 1B, … , 1Mと同じであるので、説明は省略する。記憶素子2A, 2B, … , 2Mの第1の転送トランジスタTr1a, Tr1b, … , Tr1mと第2の転送トランジスタTr4a, Tr4b, … , Tr4mのゲートは、それぞれワード線76A, 76B, … , 76Mに接続されている。第1のビット線72Aは、センスアンプ63に信号を伝達し、センスアンプ63は増幅信号を出力する。
【００５４】
ここで、リーク検知線73、第1のビット線72A及び第2のビット線72Bは寄生容量が同じものを使用する。リーク生成トランジスタTr51a, Tr51b, … , Tr51m、第1の転送トランジスタTr1a, Tr1b, … , Tr1m及び第2の転送トランジスタTr4a, Tr4b, … , Tr4mのそれぞれゲートの面積についても等しいものを使用する。また、リーク検知線73に接続される複数のリーク生成回路13A, 13B, … , 13Mの数と、対をなす第1のビット線72Aと第2のビット線72Bに接続される複数の記憶素子2A, 2B, … , 2Mの数は同数になるようにする。たとえば、1本のリーク検知線73には、256個のリーク生成回路13A, 13B, … 13Mを接続することが可能である。
【００５５】
図11は、図10においてブラックボックスで示された信号補正回路61の一例であるカレントミラー回路である。カレントミラー回路は、ソース領域が高位電源VDDに電気的に接続され、ゲートとドレイン領域がいわゆるダイオード接続された検知トランジスタTr71と、ソース領域が高位電源VDDにそれぞれ電気的に接続され、ゲートが検知トランジスタTr71のゲートにそれぞれ電気的に接続された補充電流トランジスタTr72a, Tr72bを備える。
【００５６】
検知トランジスタTr71のドレイン領域にはリーク検知電流出力端子95が、補充電流トランジスタTr72a, Tr72bのドレイン領域にはそれぞれ補充電流出力端子96a, 96bが電気的に接続される。なお、検知トランジスタTr71及び補充電流トランジスタTr72a, Tr72bはpMOSトランジスタである。図11のリーク検知電流出力端子95、補充電流出力端子96a, 96bのそれぞれに、図10のリーク検知線73、第1のビット線72A及び第2のビット線72Bを接続することにより、リーク検知線73に供給されるリーク検知電流I1と同じ補充電流I2を第1のビット線72A及び第2のビット線72Bに供給することが可能となる。
【００５７】
図10に示す回路を備える半導体記憶装置において、第1のビット線72Aが誤信号を伝達するのを防止する原理は以下の通りである。
【００５８】
ここで、記憶素子2Aがノード60aに"H"レベルを記憶しているものとして説明する。
【００５９】
（イ）ワード線76Aに"H"レベルの電圧が印加されると、記憶素子2Aの第1の転送トランジスタTr1aがオンになる。
【００６０】
（ロ）第1のビット線72Aはプリチャージ回路18Aによって"H"レベルに印加されている。記憶素子2Aは第1の転送トランジスタTr1aがオンになることにより、"H"レベルの信号を第1のビット線72Aに供給する。
【００６１】
（ハ）データ読み出しに指定されない記憶素子2B〜2Mの第1の転送トランジスタTr1b〜Tr1mの複数でオフリーク電流が生じると、記憶素子2B〜2Mの複数は第1のビット線72Aを負にバイアスする。
【００６２】
（ニ）リーク検知線73においても、リーク生成回路13A, 13B, … , 13Mのリーク生成トランジスタTr51a, Tr51b, … , Tr51mでオフリーク電流が生じると、リーク生成回路13A, 13B, … , 13Mはリーク検知線73を負にバイアスする。
【００６３】
（ホ）リーク生成回路13A, 13B, … , 13Mがリーク検知線73を負にバイアスすることにより、図11に示す信号補正回路61の検知トランジスタTr71がオンになり、リーク検知電流I1が図10のリーク検知線73に供給される。また、図11の補充電流トランジスタTr72aもオンになり、リーク検知電流I1と同じ補充電流I2が図10の第1のビット線72Aに供給される。
【００６４】
以上のように、第1のビット線72Aにおいて、データ読み出しに指定されない記憶素子2B〜2Mの第1の転送トランジスタTr1b〜Tr1mの複数でオフリーク電流が生じ、第1のビット線72Aを負にバイアスしても、これを補う電流が信号補正回路61から第1のビット線72Aに供給される。よって、ビット線リークが発生しうる条件でも、第1のビット線72Aは記憶素子2Aから受ける"H"レベルの信号を正常にセンスアンプ63に伝達することが可能となる。上述した動作態様は、記憶素子2A以外の記憶素子2B〜2Mがデータ読み出しに指定された場合も同様である。また、第2のビット線72Bにビット線リークが生じても、同様に伝達信号を補正することが可能である。
【００６５】
図10に示した半導体記憶装置の変形として、第1のビット線72A及び第2のビット線72Bの始端にプリチャージ回路を接続し、第1のビット線72Aの任意の箇所に信号補正回路61から補充電流I2を供給しても良い。
【００６６】
図12は、本発明に係る第4の実施の形態を、マトリックス状に配置された複数の記憶素子2AA〜2GMを備える半導体記憶装置に適用した例である。図12の半導体記憶装置は、第1列の記憶素子2AA, 2AB, … , 2AM、第2列の記憶素子2BA, 2BB, … , 2BM、 第G列の記憶素子2GA, 2GB, … , 2GMからなるM × G個に配列された記憶素子の配列構造を有する。記憶素子2AA〜2GMのそれぞれはSRAMであり、図10の記憶素子2A, 2B, … , 2Mと同様の回路構成を有するものである。第１列の記憶素子2AA, 2AB, … , 2AMはビット線72A, 72Bに、第2列の記憶素子2BA, 2BB, … , 2BMはビット線72C, 72Dに、以下同様に繰り返し、第G列の記憶素子2GA, 2GB, … , 2GMはビット線72M, 72Nに接続されている。ビット線72A, 72Bには始端でプリチャージ回路18Aが、ビット線72C, 72Dには始端でプリチャージ回路18Bが、以下同様繰り返し、ビット線72M, 72Nには始端でプリチャージ回路18Gが接続されている。さらに、信号補正回路64がビット線72A〜72Nそれぞれの始端に接続されている。また、ビット線72A, 72B, … , 72Nは終端でそれぞれセンアンプ63A, 63B, …, 63Nに接続されている。
【００６７】
リーク検知線73には複数のリーク生成回路13A, 13B, … , 13Mが接続され、始端で信号補正回路64に接続され、終端には絶縁端子62が接続されている。
【００６８】
信号補正回路64は、図11で示された信号補正回路61の補充電流トランジスタTr72a, Tr72bを、図12のビット線72A, 72B, … , 72Nの数と同数に増設したものである。すなわち、検知トランジスタTr71のゲートに、複数の補充電流トランジスタTr72a, Tr72b, … , Tr72nのゲートがそれぞれ電気的に接続される。補充電流トランジスタTr72a, Tr72b, … , Tr72nそれぞれのソース領域は高位電源VDDに電気的に接続され、ドレイン領域はそれぞれビット線72A, 72B, … , 72Nの始端に電気的に接続される。
【００６９】
図12のような回路構成を採用することにより、複数のビット線72A〜72Nの任意でビット線リークが生じても、リーク検知線73に生じるリーク検知電流I1と同じ補充電流I2が信号補正回路64からビット線72A〜72Nのそれぞれに補充され、誤信号の伝達を防止することができる。なお、リーク検知線73は、ビット線72A〜72Nの数64〜128に対して、1本あることが好ましい。64本より少なくては、製造費用の上昇が考えられ、128本より多くては、装置の信頼性への影響が考えられるからである。
【００７０】
（第5の実施の形態）
図13に示すように、第5の実施の形態が図10に示した第4の実施の形態と異なるのは、リーク生成回路14A, 14B, … , 14Mが、ノーマリオフ状態のリーク生成トランジスタTr51a, Tr51b … , Tr51mそれぞれに直列接続された、ノーマリオン状態の接地トランジスタTr52a, Tr52b … , Tr52mを更に備え、接地トランジスタTr52a〜Tr52mを介して、リーク生成トランジスタTr51a〜Tr51mそれぞれのソース領域が低位電源VSSに電気的に接続されていることである。
【００７１】
すなわち、リーク生成回路14A, 14B, … , 14Mにおいては、ドレイン領域がリーク検知線73に電気的に接続され、ゲートが低位電源VSSに電気的に接続されたノーマリオフ状態のリーク生成トランジスタTr51a, Tr51b … , Tr51mのソース領域に、ゲートが高位電源VDDに電気的に接続され、ソース領域が低位電源VSSに電気的に接続されたノーマリオン状態の接地トランジスタTr52a, Tr52b … , Tr52mのドレイン領域が電気的に接続されている。
【００７２】
その他の回路構成と、記憶信号読み出し時において、第1のビット線72Aでビット線リークが発生しても、これを補充する補充電流I2が信号補正回路61から供給され、誤信号の伝達を防止する原理は、図10に示した半導体記憶装置と同じであるので、説明は省略する。
【００７３】
図13に示すようなリーク生成回路14A 〜 14Mを採用することにより、記憶素子2A 〜 2Mの第1の転送トランジスタTr1a, Tr1b, … , Tr1mでオフリーク電流が生じる条件と近い条件で、リーク生成トランジスタTr51a, Tr51b, … , Tr51mにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００７４】
（第6の実施の形態）
第6の実施の形態が第4の実施の形態と異なるのは、図14に示すように、リーク生成回路4A, 4B, … , 4Mが、ノーマリオフ状態のリーク生成トランジスタTr13a, Tr13b, … , Tr13mと、リーク生成トランジスタTr13a〜Tr13mのソース領域を常に負にバイアスする固定記憶回路8A, 8B, … , 8Mを備える点である。
【００７５】
すなわち、リーク生成トランジスタTr13a, Tr13b, … , Tr13mはドレイン領域がリーク検知線73に電気的に接続され、ゲートが低位電源VSSにそれぞれ電気的に接続される。リーク生成トランジスタTr13a, Tr13b, … , Tr13mはnMOSトランジスタである。また、リーク生成トランジスタTr13a, Tr13b, … , Tr13mは、記憶素子2A, 2B, … , 2Mの第1の転送トランジスタTr1a, Tr1b, … , Tr1mとゲートの面積が同じものを採用している。
【００７６】
固定記憶回路8A, 8B, … , 8Mは、図9の固定記憶回路7A, 7B, … , 7Mと同じ回路構成であるので、説明は省略する。固定記憶回路8A, 8B, … , 8Mはノード90a, 90b, … , 90mでリーク生成トランジスタTr13a, Tr13b, … , Tr13mのソース領域に電気的に接続され、リーク生成トランジスタTr13a, Tr13b, … , Tr13mのソース領域を常に負にバイアスする。
【００７７】
リーク生成回路4A〜4M以外の回路構成と、記憶素子読み出し時において、第1のビット線72Aでビット線リークが発生しても、これを補充する補充電流I2が信号補正回路61から供給され、誤信号の伝達を防止する原理は、図10に示した半導体記憶装置と同じであるので、説明は省略する。
【００７８】
図14に示すようなリーク生成回路4A〜4Mを採用することにより、記憶素子2A 〜 2Mの第1の転送トランジスタTr1a, Tr1b, … , Tr1mでオフリーク電流が生じる条件と近い条件で、リーク生成トランジスタTr13a, Tr13b, … , Tr13mにオフリーク電流を生じさせることが可能となり、誤信号出力の防止をより高い信頼性で実現することが可能となる。
【００７９】
【発明の効果】
本発明によれば、ビット線リークによる誤読み出しが生じない半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の回路図である。
【図２】本発明の第１の実施の形態に係る半導体記憶装置の信号補正回路の回路図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置の動作波形図である（その1）。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の動作波形図である（その２）。
【図５】本発明の第１の実施の形態に係る半導体記憶装置の動作波形図である（その3）。
【図６】本発明の第1の実施の形態に係る半導体記憶装置の変形例の回路図である。
【図７】本発明の第1の実施の形態に係る半導体記憶装置の変形例の信号補正回路の回路図である。
【図８】本発明の第2の実施の形態に係る半導体記憶装置の回路図である。
【図９】本発明の第3の実施の形態に係る半導体記憶装置の回路図である。
【図１０】本発明の第4の実施の形態に係る半導体記憶装置の回路図である。
【図１１】本発明の第4の実施の形態に係る半導体記憶装置の信号補正回路の回路図である。
【図１２】本発明の第４の実施の形態に係る半導体記憶装置の回路図の変形例である。
【図１３】本発明の第５の実施の形態に係る半導体記憶装置の回路図である。
【図１４】本発明の第6の実施の形態に係る半導体記憶装置の回路図である。
【符号の説明】
1A〜1M, 1AA〜1GM, 2A〜2M, 2AA〜2GM… 記憶素子
3A〜3M, 4A〜4M, 10A〜10M, 12A〜12M, 13A〜13M, 14A〜14M…リーク生成回路
7A〜7M, 8A〜8M…固定記憶回路
17, 18, 18A 〜18G…プリチャージ回路
19, 20A 〜 20N, 61, 64…信号補正回路
35, 36, 37…インバータ
63, 63A 〜 63N… センスアンプ
71, 73 …リーク検知線
60a 〜 60m , 90a 〜 90m…ノード
62…絶縁端子
91, 92…入力端子
93, 95, 96a, 96b…出力端子
70A 〜 70N, 72A 〜 72N…ビット線
75A 〜 75M, 76A 〜 76M…ワード線
Tr1a 〜 Tr1m, Tr2a 〜 Tr2m, Tr3a 〜 Tr3m, Tr4a 〜 Tr4m, Tr7a 〜 Tr7m, Tr8a 〜 Tr8m, Tr9a 〜 Tr9m, Tr10a 〜 Tr10m, Tr13a 〜 Tr13m, Tr31a 〜 Tr31m, Tr32a 〜 Tr32m, Tr51a 〜 Tr51m, Tr52a 〜 Tr52m, Tr60…nMOSトランジスタ
Tr5a 〜 Tr5m, Tr6a 〜 Tr6m, Tr11a 〜 Tr11m, Tr12a 〜 Tr12m, Tr61, Tr62, Tr71, Tr72a 〜 Tr72n…pMOSトランジスタ
MS…メモリ信号
LS…リーク信号
SS…出力信号
VDD…高位電源
VSS…低位電源
I1, I2…電流
t1, t2, t3…時間
【図１】
0003981033.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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