(57)【特許請求の範囲】
【請求項１】
両端がフィールド絶縁膜上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー上に在るゲート電極を形成する工程と、
次いで、前記ゲート電極並びに前記フィールド絶縁膜をマスクとして不純物をイオン注入する工程と、
注入された前記不純物の活性化熱処理を行なってソース領域並びにドレイン領域を形成する工程と、
前記ゲート絶縁膜ダミーを除去して前記ゲート電極直下に空洞を生成させる工程と、
次いで、少なくとも前記空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜を形成する工程と、
その後、ソース電極及びドレイン電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【請求項２】
両端がフィールド絶縁膜上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー上に在るゲート電極を形成する工程と、
次いで、前記ゲート絶縁膜ダミーのゲート電極と接する部分以外を除去してから前記ゲート電極並びに前記フィールド絶縁膜をマスクとして不純物をイオン注入する工程と、
前記不純物の活性化熱処理を行なってソース領域並びにドレイン領域を形成する工程と、
前記ゲート絶縁膜ダミーを除去して前記ゲート電極直下に空洞を生成させる工程と、
次いで、少なくとも前記空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜を形成する工程と、
その後、ソース電極及びドレイン電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【請求項３】
両端がフィールド絶縁膜上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー上に在るゲート電極を形成する工程と、
次いで、前記ゲート絶縁膜ダミーを全部除去して前記ゲート電極直下に空洞を生成させてから前記ゲート電極及び前記フィールド絶縁膜をマスクとして不純物をイオン注入する工程と、
次いで、注入された前記不純物の活性化熱処理を行なってソース領域並びにドレイン領域を形成する工程と、
次いで、少なくとも前記空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜を形成する工程と、
その後、ソース電極及びドレイン電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【請求項４】
ゲート電極の側面にサイド・ウォールを形成する工程
が含まれてなることを特徴とする請求項１乃至３の何れか１記載の半導体装置の製造方法。
【請求項５】
前記サイド・ウォール形成の前に少なくとも１回及び後に少なくとも１回のソース領域用とドレイン領域用のイオン注入を行なう工程
が含まれてなることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
両端がフィールド絶縁膜上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー上に在るゲート電極を形成する工程と、
次いで、前記ゲート電極の側面にサイド・ウォールを形成する工程と、
前記サイド・ウォールの頂面を露出させて絶縁膜を形成する工程と、
前記サイド・ウォール及びゲート絶縁膜ダミーを除去して空洞を生成させる工程と、
前記ゲート電極及び前記フィールド絶縁膜をマスクとして不純物イオンを注入する工程と、
注入された前記不純物の活性化熱処理を行なってソース領域並びにドレイン領域を形成する工程と、
次いで、少なくとも前記空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【請求項７】
両端がフィールド絶縁膜上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー上に在るゲート電極を形成する工程と、
次いで、不純物をイオン注入してから前記不純物の活性化熱処理してソース領域並びにドレイン領域を形成する工程と、
次いで、前記表面側にゲート電極が十分に埋まる程度に厚い絶縁膜を形成して平坦化する工程と、
次いで、前記平坦化された絶縁膜の表面と支持基板とを貼り合わせてからソース領域並びにドレイン領域が存在する側を研磨して前記フィールド絶縁膜が露出するまで薄膜化する工程と、
次いで、前記薄膜化された側から前記ゲート絶縁膜ダミーに達する開口を形成する工程と、
次いで、前記開口を介して前記ゲート絶縁膜ダミーを除去して前記ゲート電極直下に空洞を生成させる工程と、
次いで、少なくとも前記空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜を形成する工程と、
その後、ソース電極及びドレイン電極を形成する工程と
が含まれてなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁膜に高誘電体膜或いは強誘電体膜を用いるトランジスタを含む半導体装置を製造する方法に関する。
【０００２】
現在、トランジスタに於けるゲート絶縁膜の薄膜化については限界となりつつある為、誘電率が高い材料を用いてゲート絶縁膜を形成し、薄膜化と同じ効果を電気的に達成したトランジスタが実現されているが、誘電率が高い材料、即ち、高誘電体或いは強誘電体を用いる場合、従来から多用されてきたセルフ・アライメント方法を採ることができないので、本発明では、その問題を解消する一手段を開示する。
【０００３】
【従来の技術】
一般に、トランジスタ・メモリ・セルなどを含む集積回路装置を製造する分野に於いては、トランジスタを作成する際にセルフ・アライメント方法が多用されてきた。
【０００４】
このセルフ・アライメント方法は、大変よく知られた技術であって、説明する必要はないのであるが、本発明が従来の技術と相違することを明確にする上で有意義であるから、次に図を用いて説明する。
【０００５】
図１８及び図１９は従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。尚、ここで説明する半導体装置は、素子間分離をＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法で行なったものである。
【０００６】
図１８（Ａ）参照
１８−（１）
Ｓｉ半導体基板１０１に於ける能動素子（トランジスタ）領域を耐酸化性被膜である窒化Ｓｉ膜１０２で覆ってから熱酸化を行なってフィールド絶縁膜１０３を形成する。
【０００７】
図１８（Ｂ）参照
１８−（２）
窒化Ｓｉ膜１０２を除去してＳｉ半導体基板１０１に於ける能動素子領域を表出させてから熱酸化を行なってゲート絶縁膜１０４を形成する。
【０００８】
１８−（３）
導電体材料膜を形成してからパターニングを行なってゲート電極１０５を形成する。
【０００９】
図１８（Ｃ）参照
１８−（４）
ゲート電極５及びフィールド絶縁膜３をマスクとしてイオン注入を行ない、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造の低不純物濃度領域１０６を形成する。
【００１０】
図１９（Ａ）参照
１９−（１）
全面に絶縁膜を形成してから異方性エッチングを行なって、ゲート電極１０５の側面にサイド・ウォール１０７を形成する。
【００１１】
１９−（２）
サイド・ウォール１０７、ゲート電極１０５、フィールド絶縁膜１０３をマスクとしてイオン注入を行ない、ＬＤＤ構造の高不純物濃度領域１０８を形成する。
【００１２】
１９−（３）
高温の熱処理を行なって、イオン注入された不純物を活性化し、低不純物濃度ソース領域１０６Ｓ及び高不純物濃度ソース領域１０８Ｓ、低不純物濃度ドレイン領域１０６Ｄ及び高不純物濃度ドレイン領域１０８Ｄを形成する。
【００１３】
図１９（Ｂ）参照
１９−（４）
絶縁膜１０９を形成してから電極コンタクト窓を形成し、高不純物濃度ソース領域１０８Ｓにコンタクトするソース電極１１０Ｓ及び高不純物濃度ドレイン領域１０８Ｄにコンタクトするドレイン電極１１０Ｄなどを形成する。
【００１４】
前記説明した従来例では、素子間分離をＬＯＣＯＳ法で形成したフィールド絶縁膜３に依って行なっているが、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法を用いて形成することも行なわれている。
【００１５】
図１９（Ｃ）はＳＴＩ法で形成したフィールド絶縁膜１１１をもつ半導体装置を表す要部切断側面図であり、図１８乃至図１９（Ｂ）に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１６】
ＳＴＩ法でフィールド絶縁膜１１１を形成する工程は、後に、図７を参照して説明される本発明の実施の形態２と全く同じであるから、その説明を参考にされると良い。
【００１７】
前記従来例に依れば、ゲート電極とソース領域或いはドレイン領域との間に位置ずれが発生することはなく、従って、トランジスタの特性ばらつきが少なく、集積回路装置の性能は向上するので、前記セルフ・アライメント方法は、現在、トランジスタを製造する場合の不可欠の技術になっいる。
【００１８】
ところで、集積回路装置では、集積度の向上、従って、トランジスタ・サイズの縮小が要求されているので、ゲート絶縁膜も薄膜化されなければならないが、その薄膜化については、最早、物理的限界に近付いていて、従来の例えば酸化膜で形成されたゲート絶縁膜に代えて、誘電率が高い絶縁膜、即ち、高誘電体膜や強誘電体膜が用いられようとしている。
【００１９】
現在、ＳｉＯ2 を用いたゲート絶縁膜で最も薄いものの厚さは約１５〔Å〕程度であって、原子層にすると約３層分にしかならず、原子の分布に僅かなばらつきを生ずると原子層が２層或いは１層の部分が局所的に生成され、このようになると、当然、リーク電流が流れ易くなる。
【００２０】
この問題を解消するには、リソグラフィ技術に影響しない範囲でゲート絶縁膜を厚くすれば良いのであるが、そのようにした場合にはチャネルとゲート電極との間に充分なキャパシティが得られないから、そこで、ゲート絶縁膜の材料に高誘電体や強誘電体を用いることが必要になってくる。
【００２１】
ゲート絶縁膜の材料に於ける誘電率が高ければ、厚膜であっても電気的には薄膜と同効になるので、トランジスタ・サイズの縮小則に沿ってゲート絶縁膜を薄膜化する必要はなくなり、従って、耐リーク電流などの面で信頼性を向上させることができる。
【００２２】
また、現在、今まで多用されてきたＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような揮発性のメモリ素子に代わる不揮発性のメモリ素子を実用化する為の種々な研究開発が実施されている。
【００２３】
特に、ゲート絶縁膜に強誘電体膜を用い、１個のトランジスタを用いるのみで１ビットの記憶機能をもつ１トランジスタ型メモリ素子についても研究開発が行なわれている。
【００２４】
このようなメモリ素子が実現できれば、１トランジスタ及び１キャパシタで１メモリ素子とするＤＲＡＭに比較した場合、下記のような利点を享受することができる。
▲１▼  集積度を２倍以上に高めることができる。
▲２▼  不揮発性メモリであるから、記憶保持の為の電力を必要とせず、システム全体の省エネルギ化と長時間使用が可能となる。
▲３▼  バッテリが小型化できるから、システム全体の小型化が可能である。
▲４▼  記憶を常時保持できるので、必要な時に直ちにシステムを使用することができる。因みに、現用のパーソナル・コンピュータに於いては、電源を投入した後、ハード・ディスクから情報をＤＲＡＭに書き込むことが必要であり、その立ち上げに２〔分〕〜３〔分〕もかかり、その使い勝手は良くない。
【００２５】
さて、前記したように１トランジスタ型メモリ素子については、種々と優れた点がありながら、現在、実用可能なものを量産するまでに至っていない状態にあり、その最大の理由は、集積回路装置を構成するトランジスタを作成する際、セルフ・アライメント方法を適用することができないことにある。
【００２６】
即ち、セルフ・アライメント方法に依って形成したソース領域及びドレイン領域について、その活性化熱処理を行なう際には、ゲート電極下には既にゲート絶縁膜が存在していることは当然であり、そのゲート絶縁膜が従来のように酸化膜であれば何も問題は起こらないのであるが、高誘電体や強誘電体では、その熱処理温度に耐えることができず、下記のような問題を生ずる。
▲１▼  リーク電流が著しく増加する。
▲２▼  強誘電体の場合には、ヒステリシス（非可逆）特性が失われる。
【００２７】
このゲート絶縁膜に関する問題を回避するには、従来のセルフ・アライメント方法を放棄し、ゲート絶縁膜をソース領域及びドレイン領域の不純物活性化熱処理後に形成すれば良いのであるが、これでは、ゲート電極に対してソース領域及びドレイン領域を位置ずれなしに形成することは困難となり、微細なトランジスタを均一に作り込んで高集積化することは不可能になってしまう。
【００２８】
【発明が解決しようとする課題】
本発明では、高誘電体或いは強誘電体を材料とするゲート絶縁膜をもつトランジスタを製造するに際し、工程は若干増加するが、ゲート絶縁膜に何らのダメージも与えることなく、セルフ・アライメント方法を適用することができるようにする。
【００２９】
【課題を解決するための手段】
本発明は、ゲート絶縁膜ダミーを形成した状態でセルフ・アライメント方法を適用することに依ってソース領域及びドレイン領域を形成し、注入されたイオンの活性化熱処理を終わってから、ゲート絶縁膜ダミーを除去し、高誘電体或いは強誘電体を材料とするゲート絶縁膜に置換することが基本になっている。
【００３０】
本発明で用いるゲート絶縁膜ダミーは、高温でイオンの活性化熱処理を行なった後、そのゲート絶縁膜ダミーのみを選択的に除去する必要がある為、高温に耐える材料であるのは勿論のこと、その後、選択的に容易に除去できる性質のものであることが必要である。
【００３１】
また、ゲート絶縁膜ダミーは、ゲート電極の下方全面に形成するのではなく、セルフ・アライメント方法を適用してソース領域及びドレイン領域を形成するのに差し支えがない範囲で一部のみに形成しなければならない。
【００３２】
そのような構成を採る理由は、ゲート絶縁膜ダミーをゲート電極の下方全面に形成した状態で選択的に除去すると、その上のゲート電極がリフト・オフされてしまうからである。
【００３３】
ゲート絶縁膜ダミーは、その目的の為に特別に形成する必要はなく、例えばＬＯＣＯＳ法でフィールド絶縁膜を形成する際に能動素子領域を覆った耐酸化性被膜である窒化膜を利用したり、或いは、ＳＴＩ法でフィールド絶縁膜を形成する際に表面をＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）から保護する為に用いた窒化膜を利用するなどの手段を採れば工程増加が少なくて好都合である。
【００３４】
図１及び図２は本発明の原理を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００３５】
図１（Ａ）参照
１−（１）
Ｓｉ半導体基板１に於ける能動素子領域に選択除去可能なゲート絶縁膜ダミー２を形成する。
【００３６】
ゲート絶縁膜ダミー２は、後に形成されるソース領域及びドレイン領域の幅と略等しい幅をもって形成される。尚、ここで「幅」とは、チャネル長と直交する方向の幅を意味する。
【００３７】
図１（Ｂ）参照
１−（２）
ゲート絶縁膜ダミー２上にゲート電極５を形成してからイオン注入を行なってＬＤＤ構造の低不純物濃度ソース領域及び低不純物濃度ドレイン領域となるべき低不純物濃度領域６を形成する。
【００３８】
ゲート電極５は、その幅がゲート絶縁膜ダミー２の幅を越えて延在するように形成されるので、その両端、即ち、紙面に垂直な方向の両端は能動素子領域を越えて例えばフィールド絶縁膜上に在る。
【００３９】
この場合、ゲート絶縁膜ダミー２を用いていても、ソース領域及びドレイン領域となるべき低不純物濃度領域６は、ゲート電極５に対してセルフ・アライメントで形成されている点で従来の製造プロセスと全く変わりない。
【００４０】
図１（Ｃ）参照
１−（３）
ゲート電極３の側面にサイド・ウォール７を形成してからイオン注入を行なってＬＤＤ構造の高不純物濃度ソース領域及び高不純物濃度ドレイン領域となるべき高不純物濃度領域８を形成する。
【００４１】
図２（Ａ）参照
２−（１）
注入されたイオンを活性化する為の熱処理を行なって、低不純物濃度ソース領域６Ｓ及び高不純物濃度ソース領域８Ｓ、低不純物濃度ドレイン領域６Ｄ及び高不純物濃度ドレイン領域８Ｄを形成する。尚、この際、ゲート絶縁膜ダミー２も高温に曝される。
【００４２】
２−（２）
ゲート絶縁膜ダミー２を選択的に除去し、ゲート電極５の下に空洞２Ａを生成させる。
【００４３】
図２（Ｂ）参照
２−（３）
高誘電体或いは強誘電体からなるゲート絶縁膜９を形成し、必要に応じてパターニングする。
【００４４】
ゲート絶縁膜９は、現在の成膜技術を適切に選択すれば、空洞２Ａを埋めるように形成することについて何らの困難もない。因みに、半導体装置の集積度が低い場合、即ち、ゲート長が長い場合には、ゲート電極５の下に高誘電体或いは強誘電体が入り込めない場合も起こるであろうが、集積度が向上すると共にゲート長は短くなるのであるから、ゲート電極５の下に高誘電体或いは強誘電体が充分に入り込むことは容易であり、実際上、０．８〔μｍ〕以下のゲート長に対しては何ら問題はない。
【００４５】
前記のようにしてゲート絶縁膜９を形成した後、現用の半導体装置の製造プロセスでは高温の熱処理が実施されることはないから、高誘電体或いは強誘電体が劣化することはない。
【００４６】
ところで、選択除去可能なゲート絶縁膜ダミーを除去する工程を実施する段階については幾つかの選択肢があり、その如何に依って実施の形態は異なってくるので、その段階について例示すると次の四つの時点を挙げることができる。
【００４７】
▲１▼  ゲート電極材料膜を加工してゲート電極を形成した後に除去する。
▲２▼  ゲート電極の側面にサイド・ウォールを形成した後に除去する。
▲３▼  サイド・ウォールの除去時にゲート絶縁膜ダミーも除去する（実施の形態６を参照）。
▲４▼  素子形成基板の裏面側から該素子形成基板やフィールド絶縁膜に形成した開口を介して除去する（実施の形態７及び８を参照）。
【００４８】
また、ソース領域及びドレイン領域を形成する為にイオン注入された不純物を活性化する為の熱処理については、イオン注入してから高誘電体膜或いは強誘電体膜を形成する前までの間ならば何れの段階であっても良く、大別すると（１）ゲート絶縁膜ダミーの除去前に不純物活性化熱処理を行なう、（２）ゲート絶縁膜ダミーの除去後に不純物活性化熱処理を行なう、の二つであり、それに基づいて、次の五つの選択肢がある。
【００４９】
▲１▼  「不純物イオン注入」→「不純物活性化熱処理」→「ゲート絶縁膜ダミー除去」→「高誘電体或いは強誘電体のゲート絶縁膜形成」。
▲２▼  「不純物イオン注入」→「ゲート絶縁膜ダミー除去」→「不純物活性化熱処理」→「高誘電体或いは強誘電体のゲート絶縁膜形成」。
▲３▼  「ゲート絶縁膜ダミー除去」→「不純物イオン注入」→「不純物活性化熱処理」→「不純物活性化熱処理」→「高誘電体或いは強誘電体のゲート絶縁膜形成」。
▲４▼  「ゲート絶縁膜ダミーの一部を除去」→「不純物イオン注入」→「不純物活性化熱処理」→「ゲート絶縁膜ダミーの全てを除去」→「高誘電体或いは強誘電体のゲート絶縁膜形成」。
▲５▼  「ゲート絶縁膜ダミーの一部を除去」→「不純物イオン注入」→「ゲート絶縁膜ダミーの全てを除去」→「不純物活性化熱処理」→「高誘電体或いは強誘電体のゲート絶縁膜形成」。
【００５０】
前記したところから、本発明に依る半導体装置の製造方法に於いては、
（１）
両端がフィールド絶縁膜（例えばフィールド絶縁膜２４）上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー（例えば窒化Ｓｉ膜２３）上に在るゲート電極（例えばゲート電極２５）を形成する工程と、次いで、前記ゲート電極並びに前記フィールド絶縁膜をマスクとして不純物をイオン注入する工程と、注入された前記不純物の活性化熱処理を行なってソース領域（例えば低不純物濃度ソース領域２６Ｓ及び高不純物濃度ソース領域２８Ｓ）並びにドレイン領域（例えば低不純物濃度ドレイン領域２６Ｄ及び高不純物濃度ドレイン領域２８Ｄ）を形成する工程と、前記ゲート絶縁膜ダミーを除去して前記ゲート電極直下に空洞（例えば空洞２３Ａ）を生成させる工程と、次いで、少なくとも前記空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜（例えばゲート絶縁膜２９）を形成する工程と、その後、ソース電極（例えばソース電極３１Ｓ）及びドレイン電極（例えばドレイン電極３１Ｄ）を形成する工程とが含まれてなることを特徴とするか、又は、（２）
両端がフィールド絶縁膜（例えばフィールド絶縁膜２４）上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー（例えば窒化Ｓｉ膜２３）上に在るゲート電極（例えばゲート電極２５）を形成する工程と、次いで、前記ゲート絶縁膜ダミーのゲート電極と接する部分以外を除去してから前記ゲート電極並びに前記フィールド絶縁膜をマスクとして不純物をイオン注入する工程と、前記不純物の活性化熱処理を行なってソース領域（例えば低不純物濃度ソース領域２６Ｓ及び高不純物濃度ソース領域２８Ｓ）並びにドレイン領域（例えば低不純物濃度ドレイン領域２６Ｄ及び高不純物濃度ドレイン領域２８Ｄ）を形成する工程と、前記ゲート絶縁膜ダミーを除去して前記ゲート電極直下に空洞（例えば空洞２３Ａ）を生成させる工程と、次いで、少なくとも前記空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜（例えばゲート絶縁膜２９）を形成する工程と、その後、ソース電極（例えばソース電極３１Ｓ）及びドレイン電極（例えばドレイン電極３１Ｄ）を形成する工程とが含まれてなることを特徴とするか、又は、
（３）
両端がフィールド絶縁膜上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー上に在るゲート電極を形成する工程と、次いで、前記ゲート絶縁膜ダミーを全部除去して前記ゲート電極直下に空洞を生成させてから前記ゲート電極及び前記フィールド絶縁膜をマスクとして不純物をイオン注入する工程と、次いで、注入された前記不純物の活性化熱処理を行なってソース領域並びにドレイン領域を形成する工程と、次いで、少なくとも前記空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜を形成する工程と、その後、ソース電極及びドレイン電極を形成する工程とが含まれてなることを特徴とするか、又は、
（４）
前記（１）乃至（３）の何れか１に於いて、ゲート電極の側面にサイド・ウォールを形成する工程が含まれてなることを特徴とするか、又は、
（５）
前記（４）に於いて、前記サイド・ウォール形成の前に少なくとも１回及び後に少なくとも１回のソース領域用とドレイン領域用のイオン注入を行なう工程が含まれてなることを特徴とするか、又は、
（６）
両端がフィールド絶縁膜（例えばフィールド絶縁膜４４）上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー（例えば窒化Ｓｉ膜４３）上に在るゲート電極（例えばゲート電極４６）を形成する工程と、次いで、前記ゲート電極の側面にサイド・ウォール（例えばサイド・ウォール４７）を形成する工程と、前記サイド・ウォールの頂面を露出させて絶縁膜（例えば絶縁膜４９）を形成する工程と、前記サイド・ウォール及びゲート絶縁膜ダミーを除去して空洞（例えば空洞４３Ａ及び４７Ａ）を生成させる工程と、前記ゲート電極及び前記フィールド絶縁膜をマスクとして不純物イオンを注入する工程と、注入された前記不純物の活性化熱処理を行なってソース領域（例えばソース領域４８Ｓ）並びにドレイン領域（例えばドレイン領域４８Ｄ）を形成する工程と、次いで、少なくとも前記空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜（例えば高誘電体膜５０）を形成する工程とが含まれてなることを特徴とするか、又は、
（７）
両端がフィールド絶縁膜（例えばフィールド絶縁膜６４）上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー（例えば窒化Ｓｉ膜６３）上に在るゲート電極（例えばゲート電極６５）を形成する工程と、次いで、不純物をイオン注入してから前記不純物の活性化熱処理してソース領域（例えば低不純物濃度ソース領域６６Ｓ及び高不純物濃度ソース領域６８Ｓ）並びにドレイン領域（例えば低不純物濃度ドレイン領域６６Ｄ及び高不純物濃度ドレイン領域６８Ｄ）を形成する工程と、次いで、前記表面側にゲート電極が十分に埋まる程度に厚い絶縁膜（例えば絶縁膜６９）を形成して平坦化する工程と、次いで、前記平坦化された絶縁膜の表面と支持基板（例えば支持側Ｓｉ半導体基板７０）とを貼り合わせてからソース領域並びにドレイン領域が存在する側を研磨して前記フィールド絶縁膜が露出するまで薄膜化する工程と、次いで、前記薄膜化された側から前記ゲート絶縁膜ダミーに達する開口（例えば開口７１Ａ、開口６４Ａ、開口６１Ａなど）を形成する工程と、次いで、前記開口を介して前記ゲート絶縁膜ダミーを除去して前記ゲート電極直下に空洞（例えば空洞６３Ａ）を生成させる工程と、次いで、少なくとも前記空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜（例えば高誘電体膜７２）を形成する工程と、その後、ソース電極（例えばソース電極７３Ｓ）及びドレイン電極（例えばドレイン電極７３Ｄ）を形成する工程とが含まれてなることを特徴とする。
【００６０】
前記手段を採ることに依って、ゲート電極に対してソース領域及びドレイン領域の位置合わせを自動的に行なうセルフ・アライメント方法の利点を維持しながら、ゲート絶縁膜に熱処理の高温が加わらないようにすることができるので、材料に高誘電体或いは強誘電体を用いた場合、それ等が劣化するおそれは皆無である。
【００６１】
従って、トランジスタ・サイズの縮小則に沿うように縮小を行なった場合であっても、ゲート絶縁膜のみは、高い誘電率を維持しながら、所要の耐圧が得られる程度に厚く形成することができ、従って、トランジスタの微細化、半導体装置の高集積化に寄与することができる。
【００６２】
また、強誘電体のゲート絶縁膜をもつトランジスタは、ヒステリシス特性をもつので、１トランジスタ型のメモリ素子を含むＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）をセルフ・アライメント方法を適用して製造することができる。
【００６３】
【発明の実施の形態】
図３乃至図６は本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図及び要部切断説明図（図４）である。以下、これ等の図を参照しつつ説明する。
【００６４】
図３（Ａ）参照
３−（１）
熱酸化法を適用することに依り、Ｓｉ半導体基板２１上に厚さが約１０〔ｎｍ〕程度の酸化Ｓｉ膜２２を形成する。
【００６５】
酸化Ｓｉ膜２２は、いわゆるパッド酸化膜と呼ばれ、Ｓｉ半導体基板２１の表面に窒化Ｓｉ膜が直接接触して悪影響を及ぼすことを防ぐ役割を果たしている。
【００６６】
３−（２）
ＣＶＤ法を適用することに依り、パッド酸化膜２２上に耐酸化性被膜として作用する厚さが約１００〔ｎｍ〕程度の窒化Ｓｉ膜２３を形成する。尚、窒化Ｓｉ膜２３の厚さは３０〔ｎｍ〕〜１００〔ｎｍ〕の範囲で選択することができる。
【００６７】
図３（Ｂ）参照
３−（３）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＦ4 ＋ＣＨＦ3 ＋Ａｒとするドライ・エッチング法を適用することに依り、窒化Ｓｉ膜２３のパターニングを行なって、能動素子領域を覆う部分を残して他を除去する。
【００６８】
図３（Ｃ）参照
３−（４）
熱酸化法を適用することに依り、窒化Ｓｉ膜２３で覆われた能動素子領域以外のＳｉ半導体基板２１上に厚さ約１００〔ｎｍ〕〜６００〔ｎｍ〕程度のフィールド絶縁膜２４を形成する。
【００６９】
この後、通常であれば、窒化Ｓｉ膜２３は除去するのであるが、本実施の形態では、これを「選択除去可能なゲート絶縁膜ダミー」として残留させる。
【００７０】
図４（Ａ）及び図４（Ｂ）参照
４−（１）
ＣＶＤ法を適用することに依り、厚さが１５０〔ｎｍ〕である不純物含有多結晶Ｓｉ膜を形成する。
【００７１】
この不純物含有多結晶Ｓｉ膜は、他のゲート電極材料、例えば下層が不純物含有多結晶Ｓｉ膜、上層がタングステン・シリサイド膜である複合膜などを用いても良い。
【００７２】
４−（２）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＨＢｒ＋Ｏ2 とするドライ・エッチング法を適用することに依り、不純物含有多結晶Ｓｉ膜をパターニングしてゲート電極２５を形成する。
【００７３】
図４（Ｃ）参照
４−（３）
イオン注入法を適用することに依り、窒化Ｓｉ膜の厚さが５０〔ｎｍ〕の場合でイオン加速エネルギを７０〔ｋｅＶ〕、ドーズ量を１×１０14〔cm-2〕とし、ゲート電極２５及び３００〔ｎｍ〕厚さのフィールド絶縁膜２４をマスクにＰイオンの打ち込みを行なってＬＤＤ構造の低不純物濃度ソース領域及び低不純物濃度ドレイン領域となる低不純物濃度領域２６を形成する。
【００７４】
図５（Ａ）参照
５−（１）
ＣＶＤ法を適用することに依り、厚さ約３０〔ｎｍ〕〜３００〔ｎｍ〕程度のＳｉＯ2 膜を全面に形成する。尚、この膜厚はゲート幅に依存し、通常、ゲート幅の１／４程度に選択される。
【００７５】
５−（２）
エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨＦ3 とするドライ・エッチング法を適用することに依り、ＳｉＯ2 膜を異方性エッチングしてサイド・ウォール２７を形成する。
【００７６】
図５（Ｂ）参照
５−（３）
窒化Ｓｉ膜２３はゲート絶縁膜ダミーとしての役割を終わったので、全体を熱リン酸中に浸漬することに依り、ゲート電極２５の直下に在る部分を含めて全て除去して空洞２３Ａを生成させる。
【００７７】
窒化Ｓｉ膜２３の下地になっているパッド酸化膜２２は残留させることが望ましいが、全て除去してから改めて酸化或いは窒化するなどして、再度薄い酸化膜或いは窒化膜を形成すると良い。
【００７８】
これは、後に形成する高誘電体膜や強誘電体膜がＳｉ半導体基板２１の表面に直接接触して界面準位を増加させたり、高誘電体膜或いは強誘電体膜のリーク電流が増加するのを防ぐ為である。
【００７９】
前記の結果、ゲート電極２５の直下には空洞が生成され、また、ゲート電極２５の両端はフィールド絶縁膜２４上に在るから、ゲート電極２５は、空洞上に掛かったブリッジをなしている。
【００８０】
図５（Ｃ）参照
５−（４）
イオン注入法を適用することに依り、イオン加速エネルギを２０〔ｋｅＶ〕、ドーズ量を５×１０15〔cm-2〕とし、サイド・ウォール２７、ゲート電極２５、フィールド絶縁膜２４をマスクにＰイオンの打ち込みを行なってＬＤＤ構造の高不純物濃度ソース領域及び高不純物濃度ドレイン領域となる高不純物濃度領域２８を形成する。
【００８１】
図６（Ａ）参照
６−（１）
温度１０００〔℃〕、時間１０〔秒〕の熱処理を行なって、前記イオン注入された不純物Ｐの活性化を行なって、低不純物濃度ソース領域２６Ｓ及び高不純物濃度ソース領域２８Ｓ、低不純物濃度ドレイン領域２６Ｄ及び高不純物濃度ドレイン領域２８Ｄを形成する。
【００８２】
図６（Ｂ）参照
６−（２）
ＣＶＤ法を適用することに依り、高誘電体材料であるＴａ2 Ｏ5 からなるゲート絶縁膜２９を形成する。尚、高誘電体膜を成膜する他の技術としてスピン・コート法を適用することもでき、また、高誘電体材料もＴａ2 Ｏ5 の他に例えばＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）を用いても良い。
【００８３】
ゲート絶縁膜２９は全面に形成され、勿論、ゲート電極２５直下の空洞にも埋め込まれ、その厚さは、ゲート絶縁膜ダミーであった窒化Ｓｉ膜２３の厚さである約５〔ｎｍ〕程度を形成して埋め込みが終了した後は、それ以上に厚く成膜する必要はない。
【００８４】
６−（３）
リーク電流を少なくする為、酸素雰囲気中に於いて、温度を７００〔℃〕、時間３〔分〕の熱処理を行ない、高誘電体であるゲート絶縁膜２９をある程度結晶化する。
【００８５】
この熱処理は、ソース領域２６Ｓ及び２８Ｓ、ドレイン領域２６Ｄ及び２８Ｄを形成する為にイオン注入された不純物を活性化する為の熱処理の際の温度と比較すると充分に低温であり、高誘電体が破壊されてリーク電流が増加するなどのおそれは皆無であり、むしろ、ゲート絶縁膜２９の結晶化を助長し、リーク電流の低減に有効である。
【００８６】
図６（Ｃ）参照
６−（４）
ＣＶＤ法を適用することに依り、厚さが２００〔ｎｍ〕であるＳｉＯ2 からなる層間絶縁膜３０を形成する。
【００８７】
６−（５）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨＦ3 とするドライ・エッチング法を適用することに依り、層間絶縁膜３０をエッチングして開口を形成する。
【００８８】
６−（６）
スパッタリング法を適用することに依ってＡｌ膜を形成してから、リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣｌ＋ＢＣｌ3 とするドライ・エッチング法を適用することに依ってＡｌ膜のパターニングを行ない、ソース電極３１Ｓ、ドレイン電極３１Ｄ、その他の配線などを形成する。
【００８９】
前記説明した実施の形態１に於いては、素子間分離を行なうフィールド絶縁膜２４を形成するのにＬＯＣＯＳ法を適用したが、これはＳＴＩ法に代替しても良いことは云うまでもなく、次に、ＳＴＩ法を適用した製造工程を実施の形態２として説明する。
【００９０】
図７は本発明に於ける実施の形態２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、図３乃至図６に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、以下、図７を参照しつつ説明するが、Ｓｉ半導体基板２１上に耐酸化性被膜として作用する窒化Ｓｉ膜２３を形成してパターニングする迄の工程は実施の形態１と同じであるから省略し、その次の工程から説明する。
【００９１】
図７（Ａ）参照
７−（１）
窒化Ｓｉ膜２３をパターニングしてから、引き続き、エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨ3 （ＳｉＯ2 用）及びＨＢｒ＋Ｏ2 （Ｓｉ用）とするドライ・エッチング法を適用することに依り、パッド酸化膜２２及びＳｉ半導体基板２１をエッチングし、フィールド絶縁膜形成予定部分に凹所を形成する。
【００９２】
この場合、Ｓｉ半導体基板２１のエッチング深さは、例えば５００〔ｎｍ〕とする。
【００９３】
図７（Ｂ）参照
７−（２）
熱酸化法を適用することに依り、Ｓｉ半導体基板２１の露出されている表面を酸化して厚さが約１０〔ｎｍ〕程度の酸化Ｓｉ膜２２Ａを形成する。
【００９４】
７−（３）
高密度プラズマＣＶＤ法を適用することに依り、厚さが１０００〔ｎｍ〕のＳｉＯ2 膜を形成する。
【００９５】
図７（Ｃ）参照
７−（４）
ＣＭＰ法を適用し、また、窒化Ｓｉ膜２３を研磨ストッパとして、工程７−（３）で形成したＳｉＯ2 膜の研磨を行ない、Ｓｉ半導体基板２１の凹所内のみにＳｉＯ2 膜を残してフィールド絶縁膜２４Ａとする。
【００９６】
尚、この場合も窒化Ｓｉ膜２３は除去せず、「選択除去可能なゲート絶縁膜ダミー」として残留させる。
【００９７】
この後、実施の形態１と同様の工程を経て半導体装置を完成させる。
【００９８】
実施の形態１及び実施の形態２に於いて、高誘電体のゲート絶縁膜に代えて強誘電体、例えばチタン酸ジルコン酸鉛（ＰｂＴｉＯ3 −ＰｂＺｒＯ3 ：ＰＺＴ）やＹ１（商品名：米国シンメトリックス社）などを用いることができるので、これを実施の形態３として説明する。
【００９９】
強誘電体は、高誘電体と同様、ＣＶＤ法やスピン・コート法を適用して成膜することができ、強誘電体膜の表裏間に所定電圧以上の電圧を印加した場合、内部に生じた分極状態は電圧印加を停止した後でも維持され続ける、いわゆるヒステリシス特性をもっている。
【０１００】
そこで、トランジスタのゲート絶縁膜を強誘電体で構成した場合、しきい値以上のゲート電圧を印加することでオンとなる点では通常のトランジスタと変わりないが、その後、ゲート電圧をしきい値以下に低下させてもオフにはならない。
【０１０１】
従って、前記トランジスタは記憶保持能力をもち、メモリとして用いることが可能である。尚、オフにする為には、ゲート電極に所定値以上の逆バイアス電圧を印加する必要がある。
【０１０２】
前記実施の形態１乃至３では、ソース領域及びドレイン領域の構造としてＬＤＤ構造を採り入れているが、低不純物濃度ソース領域及び低不純物濃度ドレイン領域、又は、高不純物濃度ソース領域及び高不純物濃度ドレイン領域のどちらかを省略しても良く、唯、低不純物濃度ソース領域及び低不純物濃度ドレイン領域を省略した場合には、高不純物濃度ソース領域及び高不純物濃度ドレイン領域の不純物を拡散してサイド・ウォールとゲート電極との界面直下に達するように広げることが必要である。尚、この改変を実施の形態４とする。
【０１０３】
図８は本発明に於ける実施の形態５を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、図３乃至図６に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、以下、図８を参照しつつ説明するが、Ｓｉ半導体基板２１にゲート電極２５を形成する迄の工程は実施の形態１と同じであるから省略し、その次の工程から説明する。
【０１０４】
図８（Ａ）参照
８−（１）
全体を熱リン酸中に浸漬することに依り、ゲート電極２５の直下に在る部分を含めて窒化Ｓｉ膜２３（図３乃至図５参照）を全て除去する。
【０１０５】
前記工程を経ると、ゲート電極２５の直下に空洞２３Ａが生成され、また、ゲート電極２５の両端はフィールド絶縁膜２４上に在るから、ゲート電極２５は空洞２３Ａ上に掛かったブリッジをなしている。
【０１０６】
図８（Ｂ）参照
８−（２）
イオン注入法を適用することに依り、イオン加速エネルギを２０〔ｋｅＶ〕、ドーズ量を３×１０13〔cm-2〕とし、ゲート電極２５及びフィールド絶縁膜２４をマスクにＰイオンの打ち込みを行なって低不純物濃度ソース領域及び低不純物濃度ドレイン領域となる低不純物濃度領域２６を形成する。
【０１０７】
図８（Ｃ）参照
８−（３）
温度１０００〔℃〕、時間１０〔秒〕の熱処理を行なって、イオン注入されたＰの活性化を行なって、低不純物濃度ソース領域２６Ｓ及び低不純物濃度ドレイン領域２６Ｄを形成する。
【０１０８】
８−（４）
ＣＶＤ法を適用することに依り、高誘電体材料或いは強誘電体材料からなるゲート絶縁膜２９を形成する。尚、ゲート絶縁膜２９Ａを成膜する他の技術としてスピン・コート法を適用することもできる。
【０１０９】
８−（５）
リーク電流を少なくする為、酸素雰囲気中に於いて、温度を７００〔℃〕、時間３〔分〕の熱処理を行ない、高誘電体或いは強誘電体であるゲート絶縁膜２９を結晶化する。
【０１１０】
８−（６）
この後、実施の形態１と同様、層間絶縁膜の形成、開口の形成、電極及び配線の形成などを行なって完成する。
【０１１１】
尚、実施の形態５に依って得られる半導体装置に於いては、高不純物濃度ソース領域及び高不純物濃度ドレイン領域を設けないので、電極コンタクト抵抗が高くなることを懸念する向きもあろうが、高速動作性を余り必要としないメモリなどに於いては製造が容易であって且つ性能上の問題が無い点で有用である。
【０１１２】
図９乃至図１１は本発明に於ける実施の形態６を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、図を参照しつつ説明するが、Ｓｉ半導体基板４１にフィールド絶縁膜４４を形成する迄の工程は実施の形態１と同じであるから簡単に説明してある。
【０１１３】
図９（Ａ）参照
９−（１）
Ｓｉ半導体基板４１にパッド酸化膜である酸化Ｓｉ膜４２、耐酸化性被膜兼選択除去可能なゲート絶縁膜ダミーである窒化Ｓｉ膜４３、ＳｉＯ2 からなるフィールド絶縁膜４４を形成する。
【０１１４】
９−（２）
ＣＶＤ法を適用することに依り、厚さが１５０〔ｎｍ〕である不純物含有多結晶Ｓｉ膜を形成する。
【０１１５】
９−（３）
ＣＶＤ法を適用することに依り、厚さが５０〔ｎｍ〕〜１００〔ｎｍ〕であるＳｉＯ2 からなる絶縁膜を形成する。尚、この絶縁膜は省略しても良い。
【０１１６】
９−（４）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨ3 （ＳｉＯ2 用）及びＨＢｒ＋Ｏ2 （Ｓｉ用）とするドライ・エッチング法を適用することに依り、ＳｉＯ2 からなる絶縁膜及び不純物含有多結晶Ｓｉ膜を異方性エッチングして絶縁膜キャップ４５及びゲート電極４６を形成する。
【０１１７】
図９（Ｂ）参照
９−（５）
エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨ3 とするドライ・エッチング法を適用することに依り、表出されている窒化Ｓｉ膜４３を異方性エッチングして絶縁膜キャップ４５或いはゲート電極４６と同パターンにする。尚、このエッチングでは、絶縁膜キャップ４５やフィールド絶縁膜４４などＳｉＯ2 が損傷を
うけないようなエッチング条件を選択することが好ましい。
【０１１８】
若し、ＬＤＤ構造にするのであれば、この段階で低不純物濃度不純物ソース領域及び低不純物濃度不純物ドレイン領域を形成しなければならない。
【０１１９】
図９（Ｃ）参照
９−（６）
ＣＶＤ法を適用することに依り、厚さが１００〔ｎｍ〕である窒化Ｓｉ膜を全面に形成する。
【０１２０】
９−（７）
エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨ3 とするドライ・エッチング法を適用することに依り、工程９−（６）で形成した窒化Ｓｉ膜の異方性エッチングを行なって絶縁膜キャップ４５、ゲート電極４６、窒化Ｓｉ膜４３の側面にサイド・ウォール４７を形成する。
【０１２１】
尚、窒化Ｓｉ膜４３は工程９−（５）で異方性エッチングして絶縁膜キャップ４５などと同パターンにしたが、サイド・ウォール４７を形成した後に異方性エッチングしても良く、そのようにした場合、サイド・ウォール４７の底は窒化Ｓｉ膜４３上に在る構造となる。何れにせよ、要は、窒化Ｓｉ膜４３と窒化Ｓｉからなるサイド・ウォール４７が接続された状態にあれば良い。また、サイド・ウォール４７と窒化Ｓｉ膜４３であるゲート絶縁膜ダミーとは、必ずしも同材料である必要はなく、エッチング除去する際の工程が増加することを厭わなければ別々の材料を用いることもできる。
【０１２２】
９−（８）
イオン注入法を適用することに依り、イオン加速エネルギを２０〔ｋｅＶ〕、ドーズ量を５×１０15〔cm-2〕とし、サイド・ウォール４７、ゲート電極４６、絶縁膜キャップ４５、フィールド絶縁膜４４をマスクにＰイオンの打ち込みを行なって高不純物濃度ソース領域及び高不純物濃度ドレイン領域となる高不純物濃度領域４８を形成する。
【０１２３】
尚、この後、サイド・ウォール４７と窒化Ｓｉ膜４３とを選択的に除去して図８（Ａ）に見られるような構造にしても良く、その場合、高不純物濃度のソース領域及びドレイン領域を形成する為のイオン注入は既に施されている為、図８（Ｂ）に見られるように、ＬＤＤ構造の低不純物濃度のソース領域及びドレイン領域を形成すれば、通常のＬＤＤ構造にすることができる。
【０１２４】
図１０（Ａ）参照
１０−（１）
温度を１０００〔℃〕、時間を１０〔秒〕としてイオン注入されたＰの活性化熱処理を行なってソース領域４８Ｓ並びにドレイン領域４８Ｄを形成する。尚、この熱処理は、ソース領域４８Ｓ並びにドレイン領域４８Ｄのチャネル対向側がサイド・ウォール４７とゲート電極４６との界面の直下に達する程度に拡散されるようにすることが好ましい。
【０１２５】
１０−（２）
ＣＶＤ法を適用することに依り、厚さが２００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜４９を形成する。
【０１２６】
１０−（３）
ＣＭＰ法を適用することに依り、絶縁膜４９の研磨を行なってサイド・ウォール４７の頂面、従って、絶縁膜キャップ４５の頂面が露出した時点で停止する。尚、絶縁膜４９の厚さを低減するにはエッチング法を適用しても良い。
【０１２７】
図１０（Ｂ）参照
１０−（４）
熱リン酸中に浸漬して、窒化Ｓｉからなるサイド・ウォール４７を除去すると共にゲート電極４６の下に在るゲート絶縁膜ダミーであった窒化Ｓｉ膜４３を除去して空洞４３Ａ及び４７Ａを生成させる。
【０１２８】
図１０（Ｃ）参照
１０−（５）
ＣＶＤ法を適用することに依り、サイド・ウォール４７を除去して生成された空洞４７Ａ、及び、窒化Ｓｉ膜４３を除去して生成された空洞４３Ａを埋めるＢＳＴ或いはＴａ2 Ｏ5 からなる高誘電体膜５０を形成する。尚、高誘電体膜５０は強誘電体膜に代替しても良い。
【０１２９】
この高誘電体膜５０のうち、ゲート電極４６の直下に在る部分は、ゲート絶縁膜として作用することは云うまでもない。
【０１３０】
図１１参照
１１−（１）
リーク電流を少なくする為、酸素雰囲気中に於いて、温度を７００〔℃〕、時間３〔分〕の熱処理を行ない、一部がゲート絶縁膜をなす高誘電体膜５０を結晶化する。
【０１３１】
１１−（２）
この後、絶縁膜４９及び高誘電体膜５０に対する電極コンタクト用開口の形成、電極及び配線５１の形成などを行なって完成する。
【０１３２】
前記説明した各実施の形態に於いては、Ｓｉ半導体基板を用いた半導体装置について説明したが、本発明を実施してＳＯＩ構造の半導体装置を作成することもできる。
【０１３３】
ＳＯＩ構造といっても、種々な構成のものがあり、例えば素子側基板にデバイスをある程度まで形成した後、途中から、その全体を支持側基板を貼付してＳＯＩ構造にする手段が知られ（要すれば「特許第９６０３８２７号」を参照）、この手段は本発明に於いても有効に利用することができる。
【０１３４】
図１２乃至図１４は本発明に於ける実施の形態７を説明する為の工程要所に於ける半導体装置を表す要部切断説明図であり、何れの図に於いても、（Ａ）は要部切断側面、（Ｂ）は要部切断平面である。
【０１３５】
以下、図を参照しながら説明するが、素子形成側Ｓｉ半導体基板６１に高不純物濃度ソース領域６８Ｓ及び高不純物濃度ドレイン領域６８Ｄを形成する迄の工程は実施の形態１と同じであるから簡単に説明してある。
【０１３６】
図１２参照
１２−（１）
素子形成側Ｓｉ半導体基板６１にパッド酸化膜である酸化Ｓｉ膜６２、耐酸化性被膜兼選択除去可能なゲート絶縁膜ダミーである窒化Ｓｉ膜６３、フィールド絶縁膜６４、不純物含有多結晶Ｓｉゲート電極６５、ＬＤＤ構造の低不純物濃度ソース領域及び低不純物濃度ドレイン領域となる低不純物濃度領域、ＳｉＯ2 からなるサイド・ウォール６７、ＬＤＤ構造の高不純物濃度ソース領域及び高不純物濃度ドレイン領域となる高不純物濃度領域を形成する。
【０１３７】
１２−（２）
温度を１０００〔℃〕、時間を１０〔秒〕として、イオン注入された不純物の活性化熱処理を行ない、低不純物濃度ソース領域６６Ｓ及び低不純物濃度ドレイン領域６６Ｄ、高不純物濃度領域６８Ｓ及び高不純物濃度領域６８Ｄを生成させる。
【０１３８】
１２−（３）
ＣＶＤ法を適用することに依り、全表面に厚さが１〔μｍ〕であるＳｉＯ2 からなる絶縁膜６９を形成する。
【０１３９】
１２−（４）
ＣＭＰ法を適用することに依り、絶縁膜６９の研磨を行なって表面を平坦にする共に絶縁膜６９の厚さを０．５〔μｍ〕とする。
【０１４０】
１２−（５）
加熱圧着法等の手段を適用することに依り、絶縁膜６９の表面に支持側Ｓｉ半導体基板７０を貼付する。
【０１４１】
１２−（６）
ＣＭＰ法を適用することに依り、素子形成側Ｓｉ半導体基板６１の裏面を研磨し、フィールド絶縁膜６４が表出するまで薄膜化を継続することで、フィールド絶縁膜６４に囲まれたＳｉの島が生成される。
【０１４２】
図１３参照
１３−（１）
ＣＶＤ法を適用することに依り、素子形成側Ｓｉ半導体基板６１の表出面に厚さが２００〔ｎｍ〕のＳｉＯ2 からなる層間絶縁膜７１を形成する。
【０１４３】
１３−（２）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨ3 とするドライ・エッチング法を適用することに依り、層間絶縁膜７１に開口７１Ａを形成する。
【０１４４】
１３−（３）
エッチング・ガスをＨＢｒ＋Ｏ2 とするドライ・エッチング法を適用することに依り、開口７１Ａを介して素子形成側Ｓｉ半導体基板６１のエッチングを行なって開口６１Ａを形成する。
【０１４５】
１３−（４）
希釈フッ酸からなるエッチング液中に浸漬してパッド酸化膜である酸化Ｓｉ膜６２を除去する。
【０１４６】
１３−（５）
熱リン酸中に浸漬し、窒化Ｓｉからなるゲート絶縁膜ダミーである窒化Ｓｉ膜６３を全て除去し、空洞６３Ａを生成する。
【０１４７】
図１４参照
１４−（１）
ＣＶＤ法を適用することに依り、開口６１Ａ、空洞６３Ａまで充分に回り込むようにＴａ2 Ｏ5 或いはＢＳＴからなる高誘電体膜７２を形成する。尚、高誘電体膜７２は強誘電体膜に代替しても良い。
【０１４８】
必要に応じ、高誘電体膜７２を結晶化させる為のアニールを行なう。尚、この結晶化アニール工程は、温度を７００〔℃〕、時間を３〔分〕程度として実施する。
【０１４９】
高誘電体膜７２のうち、ゲート電極６５の直下に在る部分は、ゲート絶縁膜として作用することは云うまでもない。
【０１５０】
１４−（２）
リソグラフィ技術に於けるレジスト・プロセス、及び、ドライ・エッチング法を適用することに依り、高誘電体膜７２及び層間絶縁膜７１のエッチングを行なってソース電極コンタクト用開口及びドレイン電極コンタクト用開口を形成する。
【０１５１】
尚、高誘電体のドライ・エッチングに用いるエッチング・ガスは高誘電体の種類に依って選択し、また、ＳｉＯ2 用のエッチング・ガスとしてはＣＦ4 ＋Ａｒ＋ＣＨ3 を選択して良い。
【０１５２】
１４−（３）
真空蒸着法或いはスパッタリング法、リソグラフィ技術に於けるレジスト・プロセス、ドライ・エッチング法を適用することに依り、Ａｌ膜及びＴｉＮ或いはＷＮからなるバリヤ膜の積層体からなるソース電極７３Ｓ及びドレイン電極７３Ｄを形成する。
【０１５３】
実施の形態７に依って作成された半導体装置が、本発明の利点の他にＳＯＩ構造の利点を併せもつこと、即００００間の寄生容量低減、従って、高速動作化及び低消費電力化に効果あることは云うまでもない。
【０１５４】
前記説明した何れの実施の形態に於いても、選択除去可能なゲート絶縁膜ダミーとして、ＬＯＣＯＳ法を適用してフィールド絶縁膜を形成する際の耐酸化性被膜である窒化Ｓｉ膜を流用している。
【０１５５】
然しながら、選択除去可能なゲート絶縁膜ダミーには、窒化Ｓｉ膜の他に種々な材料を使用することができ、また、半導体装置に用いる材料との関連で、窒化Ｓｉ以外を用いた方が好ましい場合もある。
【０１５６】
選択除去可能なゲート絶縁膜ダミーとして専用のものを別設する場合には、できる限り工程数の増加を抑える為、半導体装置自体の構造に若干の改変を必要とする。
【０１５７】
図１５乃至図１７は本発明に於ける実施の形態８を説明する為の工程要所に於ける半導体装置を表す要部切断説明図であり、何れの図に於いても、（Ａ）は要部切断側面、（Ｂ）は要部切断平面である。
【０１５８】
以下、図を参照しながら説明するが、素子形成側Ｓｉ半導体基板６１にフィールド絶縁膜６４を形成する迄の工程は実施の形態１と同じであるから簡単に説明してある。
【０１５９】
図１５参照
１５−（１）
ＬＯＣＯＳ法でフィールド絶縁膜６４を形成した後、パッド酸化膜である酸化Ｓｉ膜、耐酸化性被膜である窒化Ｓｉ膜を除去してから改めて例えばアルミナ（Ａｌ2 Ｏ3 ）などからなる選択除去可能なゲート絶縁膜ダミー８１を形成する。尚、ゲート絶縁膜ダミー８１の材料としては、Ａｌ2 Ｏ3 の他にＴｉＮ或いはＷＮなども使用することもできる。
【０１６０】
１５−（２）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨ3 とするドライ・エッチング法を適用することに依り、ゲート絶縁膜ダミー８１のパターニングを行なって能動素子領域を覆う部分並びにフィールド絶縁膜６４上に掛かった一部を残して他を除去する。
【０１６１】
１５−（３）
ＣＶＤ法を適用することに依り、厚さが１５０〔ｎｍ〕である多結晶Ｓｉ膜を形成する。
【０１６２】
１５−（４）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＨＢｒ＋Ｏ2 とするドライ・エッチング法を適用することに依り、多結晶Ｓｉ膜をパターニングしてゲート電極６５を形成する。
【０１６３】
１５−（５）
イオン注入法を適用することに依り、イオン加速エネルギを７０〔ｋｅＶ〕、ドーズ量を１×１０14〔cm-2〕とし、ゲート電極６５及びフィールド絶縁膜６４をマスクにＰイオンの打ち込みを行なってＬＤＤ構造の低不純物濃度ソース領域及び低不純物濃度ドレイン領域となる低不純物濃度領域を形成する。
【０１６４】
１５−（６）
ＣＶＤ法を適用することに依り、厚さ約１００〔ｎｍ〕程度のＳｉＯ2 膜を全面に形成する。
【０１６５】
１５−（７）
エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨ3 とするドライ・エッチング法を適用することに依り、工程１５−（６）で形成したＳｉＯ2 膜を異方性エッチングしてサイド・ウォール６７を形成する。
【０１６６】
１５−（８）
イオン注入法を適用することに依り、イオン加速エネルギを７０〔ｋｅＶ〕、ドーズ量を５×１０15〔cm-2〕とし、サイド・ウォール６７、ゲート電極６５、フィールド絶縁膜６４をマスクにＰイオンの打ち込みを行なってＬＤＤ構造の高不純物濃度ソース領域並びに高不純物濃度ドレイン領域となる高不純物濃度領域を形成する。
【０１６７】
１５−（９）
温度を１０００〔℃〕、時間を１０〔秒〕とし、さきにイオン注入された不純物Ｐの活性化熱処理を行なって、低不純物濃度ソース領域６６Ｓ並びに低不純物濃度ドレイン領域６６Ｄ、高不純物濃度ソース領域６８Ｓ並びに高不純物濃度ドレイン領域６８Ｄを形成する。
【０１６８】
１５−（１０）
ＣＶＤ法を適用することに依り、全表面に厚さが１〔μｍ〕であるＳｉＯ2 からなる絶縁膜６９を形成する。
【０１６９】
１５−（１１）
ＣＭＰ法を適用することに依り、絶縁膜６９の研磨を行なって表面を平坦にする共に絶縁膜６９の厚さを０．５〔μｍ〕とする。
【０１７０】
１５−（１２）
加熱圧着法などを適用することに依り、絶縁膜６９の表面に支持側Ｓｉ半導体基板７０を貼付する。
【０１７１】
１５−（１３）
ＣＭＰ法を適用することに依り、素子形成側Ｓｉ半導体基板６１の裏面を研磨し、フィールド絶縁膜６４が表出するまで薄膜化を継続することで、フィールド絶縁膜６４に囲まれたＳｉの島が生成される。
【０１７２】
図１６参照
１６−（１）
ＣＶＤ法を適用することに依り、素子形成側Ｓｉ半導体基板６１の表出面に厚さが２００〔ｎｍ〕のＳｉＯ2 からなる層間絶縁膜７１を形成する。
【０１７３】
１６−（２）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨ3 とするドライ・エッチング法を適用することに依り、層間絶縁膜７１に開口７１Ａを形成する。
【０１７４】
１６−（３）
エッチング・ガスをＣＦ4 ＋Ａｒ＋ＣＨ3 とするドライ・エッチング法を適用することに依り、開口７１Ａを介してフィールド絶縁膜６４ののエッチングを行なって開口６４Ａを形成する。
【０１７５】
１６−（４）
熱硫酸液中に浸漬し、Ａｌ2 Ｏ3 などからなるゲート絶縁膜ダミー８１を全て除去し、空洞８１Ａを生成する。
【０１７６】
図１７参照
１７−（１）
ＣＶＤ法を適用することに依り、開口６４Ａ、空洞８１Ａまで充分に回り込むようにＴａ2 Ｏ5 或いはＢＳＴからなる高誘電体膜７２を形成する。尚、高誘電体膜７２は強誘電体膜に代替しても良い。
【０１７７】
必要に応じ、高誘電体膜７２を結晶化させる為のアニールを行なうが、その場合の条件の一例としては、温度を７００〔℃〕、時間を３〔分〕に選択して良い。
【０１７８】
高誘電体膜７２のうち、ゲート電極６５の直下に在る部分は、ゲート絶縁膜として作用するものであることは勿論である。
【０１７９】
１７−（２）
リソグラフィ技術に於けるレジスト・プロセス、及び、ドライ・エッチング法を適用することに依り、高誘電体膜７２及び層間絶縁膜７１のエッチングを行なってソース電極コンタクト用開口及びドレイン電極コンタクト用開口を形成する。尚、ドライ・エッチング法を実施する場合、高誘電体のエッチング・ガスには、高誘電体の種類に依って変える必要がある。
【０１８０】
１７−（３）
真空蒸着法、リソグラフィ技術に於けるレジスト・プロセス、ドライ・エッチング法を適用することに依り、Ａｌ膜及びＴｉＮやＷＮからなるバリヤ膜の積層体からなるソース電極７３Ｓ及びドレイン電極７３Ｄを形成する。
【０１８１】
実施の形態８に依って作成された半導体装置は、実施の形態７と同様、本発明の利点の他にＳＯＩ構造の利点を併せもっている。
【０１８２】
前記説明した実施の形態１乃至実施の形態８に於いては、選択除去可能なゲート絶縁膜ダミーとして主として窒化Ｓｉを用いたが、この他にＡｌ2 Ｏ3 （アルミナ）、ＴｉＮ、ＷＮなどの被膜を用いることができ、このような材料変更を実施の形態９とする。
【０１８３】
本発明に於いては、前記説明した実施の形態に限られることなく、他に種々な改変を実現することが可能である。
【０１８４】
例えば、ソース領域並びにドレイン領域を形成する為にイオン注入された不純物の活性化熱処理を行なってから、ゲート絶縁膜ダミーの除去を行なって高誘電体或いは強誘電体からなるゲート絶縁膜を形成する工程に代えて、ゲート絶縁膜ダミーの除去をイオン注入された不純物の活性化熱処理に先立って実施しても良い。
【０１８５】
また、ゲート電極に接するゲート絶縁膜ダミー以外のゲート絶縁膜ダミーを除去してからソース領域並びにドレイン領域を形成する為の不純物のイオン注入を行ない、次いで、ゲート絶縁膜ダミーの残り全て除去してから前記イオン注入された不純物の活性化熱処理を行なった後、高誘電体或いは強誘電体からなるゲート絶縁膜を形成するなどは任意に実施することができる。
【０１８６】
前記何れの改変例も、イオン注入されたされた不純物の活性化熱処理を実施する前にゲート絶縁膜ダミーを除去する点が共通しているところであり、この場合には、ゲート絶縁膜ダミーが高い耐熱性を必要としないから、材料選択が容易になる。
【０１８７】
また、本発明は、前記記述したｎチャネル・トランジスタを製造する場合の適用に限られることなく、ｐチャネル・トランジスタの製造する場合に適用できることは云うまでもない。
【０１８８】
また、前記各実施の形態では、ゲート絶縁膜ダミーとして、ＬＯＣＯＳ法やＳＴＩ法で素子間分離を行なった際に用いた耐酸化性マスク膜やＣＭＰ停止膜を利用したが、これは、一旦、除去してから、改めて成膜及び加工するなどしてゲート電極直下に残すような構成を採って良い。
【０１８９】
【発明の効果】
本発明に依る半導体装置の製造方法に於いては、両端がフィールド絶縁膜上に在ると共に他の部分が選択除去可能なゲート絶縁膜ダミー上に在るゲート電極を形成し、ゲート電極並びにフィールド絶縁膜をマスクに不純物イオン注入し、そのイオン注入した不純物は活性化熱処理してソース領域並びにドレイン領域とするが、その為の活性化熱処理は、ゲート絶縁膜ダミーを除去してゲート電極直下などに生成された空洞を埋める高誘電体或いは強誘電体からなるゲート絶縁膜を形成する以前であって且つ高誘電体或いは強誘電体からなるゲート絶縁膜に熱が加わることがない段階の何れかの時点で実施され、その後、ソース電極及びドレイン電極などを形成する。
【０１９０】
前記構成を採ることに依って、ゲート電極に対してソース領域及びドレイン領域の位置合わせを自動的に行なうセルフ・アライメント方法の利点を維持しながら、ゲート絶縁膜に熱処理の高温が加わらないようにすることができるので、材料に高誘電体或いは強誘電体を用いた場合、それ等が劣化するおそれは皆無である。
【０１９１】
従って、トランジスタ・サイズの縮小則に沿うように縮小を行なった場合であっても、ゲート絶縁膜のみは、高い誘電率を維持しながら、所要の耐圧が得られる程度に厚く形成することができ、従って、トランジスタの微細化、半導体装置の高集積化に寄与することができる。
【０１９２】
また、強誘電体のゲート絶縁膜をもつトランジスタは、ヒステリシス特性をもつので、１トランジスタ型のメモリ素子を含むＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）をセルフ・アライメント方法を適用して製造することができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２】本発明の原理を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３】本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４】本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図５】本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】本発明に於ける実施の形態２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】本発明に於ける実施の形態５を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図９】本発明に於ける実施の形態６を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１０】本発明に於ける実施の形態６を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１１】本発明に於ける実施の形態６を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１２】本発明に於ける実施の形態７を説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１３】本発明に於ける実施の形態７を説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１４】本発明に於ける実施の形態７を説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１５】本発明に於ける実施の形態８を説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１６】本発明に於ける実施の形態８を説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１７】本発明に於ける実施の形態８を説明する為の工程要所に於ける半導体装置を表す要部切断説明図である。
【図１８】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１９】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【符号の説明】
２１  Ｓｉ半導体基板
２２  酸化Ｓｉ膜
２３  窒化Ｓｉ膜（選択除去可能なゲート絶縁膜ダミー）
２４  フィールド絶縁膜
２５  ゲート電極
２６Ｓ  低不純物濃度ソース領域
２６Ｄ  低不純物濃度ドレイン領域
２７  サイド・ウォール
２８Ｓ  高不純物濃度ソース領域
２８Ｄ  高不純物濃度ドレイン領域
２９  ゲート絶縁膜（高誘電体）
３０  層間絶縁膜
３１Ｓ  ソース電極
３１Ｄ  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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