(57)【特許請求の範囲】
【請求項１】
外部から供給される供給電圧用の第１端子と、前記第１端子と対をなす基準電圧用の第２端子と、前記外部から供給される供給電圧を降圧した内部降圧後の電源電圧用の複数の第３端子と、前記第３端子のそれぞれと対をなす基準電圧用の複数の第４端子と、前記第２端子と前記複数の第４端子とを接続する半導体基板上の第１配線とを備えた半導体装置と、
前記半導体装置を実装し、前記半導体装置の端子と実装基板とを接続する実装基板端子間配線である第２配線により前記第２端子と接続され、前記複数の第４端子とは、前記実装基板端子間配線を有しなく、前記第１配線、前記第２端子、および前記第２配線を介することで接続される実装基板と、
前記第１端子と前記第２端子との間に接続された第１キャパシタと、
前記複数の第３端子のそれぞれと前記複数の第４端子のそれぞれとの間にそれぞれ接続される第２キャパシタと、を有することを特徴とするシステム。
【請求項２】
請求項１記載のシステムにおいて、
前記第１キャパシタは、前記半導体装置に接続される電解コンデンサより前記第１端子と前記第２端子側に配置され、
前記第２キャパシタは、前記半導体装置に接続される電解コンデンサより前記第３端子と前記第４端子側に配置されたことを特徴とするシステム。
【請求項３】
請求項１記載のシステムにおいて、
前記半導体装置は、前記内部降圧後の電源電圧を生成する内部降圧回路と、前記電源電圧用の配線と、前記電源電圧を用いて動作可能な中央処理装置とを有し、
前記電源電圧用の配線は、前記内部降圧回路と、前記中央処理装置と、前記複数の第３端子とに接続されることを特徴とするシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置を実装したシステムに関し、特に不要電磁放射（ＥＭＩ： Electro-Magnetic Interference  ）低減対策に好適な内部降圧回路を内蔵したマイクロコンピュータなどの半導体装置、およびそれを実装したシステムに適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、マイクロコンピュータなどの半導体装置に関しては、以下のような技術が考えられる。
【０００３】
たとえば、ＬＳＩチップに内蔵した降圧回路により、外部から供給される供給電圧より低い電圧で内部回路を動作させる半導体装置が、低消費電力化ならびに低ＥＭＩ化を図る目的で開発・量産化されている。
【０００４】
このような半導体装置では、入出力インタフェースの電圧に合わせた単一電源電圧（たとえば３．３Ｖ）を採用しても、内部降圧を採用することにより、ＥＭＩの発生源となりやすい内部回路（コア回路）には低電圧を供給し、消費電力を低減することができる。このコア回路が消費する電流の変化（ノイズ電流）による電位変動は、半導体装置の周辺に配置されるバイパスコンデンサで緩和されるものの、完全には除去できないため、機器の基幹電源系を揺るがし電磁放射を起こすことも考えられる。しかしながら、内部降圧を採用することにより、ノイズ電流が減らせるので、マイクロコンピュータなどの低ノイズ化に採用され始めている。また、微細化に伴う内部回路の耐圧降下により入出力回路より低い電圧で内部回路を駆動する方式は今後とも主流と考えられる。
【０００５】
さらに、前述のように、外部から供給される供給電圧を内部降圧した電圧で内部回路を動作させるマイクロコンピュータなどにおいては、降圧後の電圧安定化のために、コンデンサをＬＳＩパッケージに内蔵したり、あるいは外部に外付けする技術が提案されている。
【０００６】
たとえば、特開２０００−７７６０８号公報には、ＬＳＩパッケージ外部で降圧後の電源電圧の外部端子と、グランド電圧（１）とは別端子として設けたグランド電圧（２）の外部端子との間にコンデンサを外付けして、ＬＳＩチップ内部の降圧回路を安定化させることができる技術が開示されている。
【０００７】
また、マイクロコンピュータなどに内蔵される降圧回路は、出力電圧（内部回路の電源電圧）を一定に保つようにフィードバック制御されている。ところが、内部回路の消費電力は動作モードが変わると大きく変化し、急激な変化に降圧回路が充分に電圧を制御できなくなる。すなわち、発振状態に陥ることがある。これを防止するため、降圧後の電源電圧とグランド電圧との間に、たとえば０．１〜０．４７μＦ程度の大容量キャパシタを接続する必要があり、これを積層セラミックコンデンサなどの外付け部品で対応している。
【０００８】
【発明が解決しようとする課題】
ところで、前記のようなマイクロコンピュータなどの半導体装置について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
たとえば、ＬＳＩチップに内蔵した降圧回路により、外部から供給される供給電圧より低い電圧で内部回路を動作させる半導体装置では、降圧回路を採用しても、ＥＭＩ低減効果が見られないことがある。
【００１０】
また、前記特開２０００−７７６０８号公報の技術において、降圧後の電源電圧の外部端子とグランド電圧の外部端子との間にコンデンサを外付けするが、グランド電圧の外部端子が基板グランドと接続されているため、高周波電流が基板グランドに漏洩する要因になっており、ＥＭＩ低減効果が十分に得られない。
【００１１】
そこで、本発明者は、外部から供給される供給電圧を降圧回路で降圧し、この降圧後の電源電圧で内部回路を駆動するＬＳＩに適用することを前提とし、降圧回路安定化用の外部キャパシタを接続するために、降圧後の電源電圧とグランド電圧との端子対を設け、積極的に降圧後のグランド電圧の端子を外部から供給されるグランド電圧の端子とを接続しないことで、高周波電流が基板グランドに漏洩する要因を低減することが可能であることを見出した。
【００１２】
そこで、本発明の目的は、外部から供給される供給電圧を降圧回路で降圧し、この降圧後の電源電圧で内部回路を駆動するＬＳＩにおいて、ＥＭＩ低減効果を十分に得ることができるマイクロコンピュータなどの半導体装置、およびそれを実装したシステムを提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、本発明は、半導体装置と、この半導体装置を実装する実装基板とを有するシステムに適用され、半導体装置には、外部から供給される供給電圧（ＶＣＣ）用の第１端子と、この第１端子と対をなす基準電圧（ＶＳＳ：グランド電圧）用の第２端子と、外部から供給される供給電圧を降圧した内部降圧後の電源電圧（ＶＣＬ）用の第３端子と、この第３端子と対をなす基準電圧（ＶＳＬ：グランド電圧）用の第４端子とを設け、また実装基板には、第１端子と第２端子との間に第１キャパシタ（バイパスコンデンサ）を設け、第３端子と第４端子との間に第２キャパシタを設け、積極的に第２端子と第４端子との間は接続しないようにしたものである。これにより、第３端子と第４端子間には、第１端子と第２端子間に比べてコア回路の動作により生じる電圧変動が大きいため、第２キャパシタには第１キャパシタに比べて大きなノイズ電流が流れることとなり、第４端子は第２端子と接続されていないため、ノイズ電流が実装基板上の基幹電源・グランドに流れにくくなり、ＥＭＩ低減効果を得ることができるようになる。
【００１６】
この構成において、さらに、第１キャパシタ、第２キャパシタはそれぞれ、第１端子と第２端子、第３端子と第４端子の近傍に設けるようにしたものである。これにより、ノイズ電流が半導体装置の近傍で低減され、ＥＭＩ低減効果を十分に得ることができるようになる。また、第２端子に接続された第２配線と、第４端子に接続された第４配線とを設け、第２配線と第４配線との接続は、この接続点が第４端子、第２端子との間でインピーダンスが最大となるような位置に設けるようにしたものである。これにより、第２端子にノイズ電流が流れにくくなり、ＥＭＩ低減効果を十分に得ることができるようになる。
【００１７】
さらに、本発明のシステムは、半導体装置には、内部降圧後の電源電圧（ＶＣＬ）用の複数の第３端子と、これらの複数の第３端子のそれぞれと対をなす基準電圧（ＶＳＬ：グランド電圧）用の複数の第４端子とを設け、実装基板には、複数の第３端子のそれぞれと複数の第４端子のそれぞれとの間に第２キャパシタをそれぞれ設け、積極的に複数の第４端子のそれぞれの間を接続しないようにしたものである。この構成において、さらに、第２キャパシタは、複数の第３端子と複数の第４端子のそれぞれの近傍に設けるようにしたものである。また、供給電圧用の複数の第１端子と、これらの複数の第１端子のそれぞれと対をなす基準電圧用の複数の第２端子と、複数の第２端子のそれぞれに接続された第２配線と、複数の第４端子のそれぞれに接続された第４配線とを設け、第２配線と第４配線との接続は、この接続点が複数の第４端子のそれぞれ、複数の第２端子のそれぞれとの間でインピーダンスが最大となるような位置に設けるようにしたものである。これにより、第３端子と第４端子とを複数設けた場合でも、前記と同様に、ＥＭＩ低減効果を十分に得ることができるようになる。
【００１８】
また、本発明は、外部から供給される供給電圧を降圧回路で降圧し、この降圧後の電源電圧で内部回路を駆動する半導体装置に適用され、外部から供給される供給電圧（ＶＣＣ）用の第１端子と、この第１端子と対をなす基準電圧（ＶＳＳ：グランド電圧）用の第２端子と、外部から供給される供給電圧を降圧した内部降圧後の電源電圧（ＶＣＬ）用の第３配線と、この第３配線と対をなす基準電圧（ＶＳＬ：グランド電圧）用の第４配線と、第３配線と第４配線との間を接続するキャパシタとを有し、積極的に第４配線用の第４端子を設けないようにしたものである。あるいは、第４配線用の第４端子を有し、外部において、積極的に第４端子は接続しないようにしたものである。これにより、キャパシタには外部キャパシタに比べて大きなノイズ電流が流れ、また第４端子は設けないか、あるいは外部において接続されていないので、ノイズ電流が外部に流れにくくなり、ＥＭＩ低減効果を得ることができるようになる。
【００１９】
また、本発明による半導体装置は、外部から供給される供給電圧（ＶＣＣ）用の第１端子と、この第１端子と対をなす基準電圧（ＶＳＳ：グランド電圧）用の第２端子と、外部から供給される供給電圧を降圧した内部降圧後の電源電圧（ＶＣＬ）用の第３端子と、この第３端子と対をなす基準電圧（ＶＳＬ：グランド電圧）用の第４端子とを設け、外部において、第３端子と第４端子との間にキャパシタを接続し、積極的に第２端子と第４端子との間は接続しないようにしたものである。これにより、第３端子と第４端子とを設けた場合でも、第４端子は第２端子と接続されていないので、前記と同様に、ノイズ電流が外部に流れにくくなり、ＥＭＩ低減効果を得ることができるようになる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
図１により、本発明の一実施の形態の半導体装置の構成の一例を説明する。図１は本実施の形態の半導体装置において、ＬＳＩチップ上の回路および電源の概略レイアウト図を示す。
【００２２】
本実施の形態の半導体装置は、特に限定されるものではないが、たとえば一例として、外部から供給される供給電圧より低い電圧を生成する降圧回路を内蔵し、この降圧後の電源電圧で内部回路の一部を駆動するマイクロコンピュータとされ、ＬＳＩチップ上には、内部降圧回路ＶＣＬＧ、中央演算処理ユニットＣＰＵ、浮動小数点演算処理ユニットＦＰＵ、クロックパルス発振器ＣＰＧ、位相同期ループ回路ＰＬＬ、シリアルコミュニケーションインタフェース回路ＳＣＩ、タイマＴＩＭＥＲ、ランダムアクセスメモリＲＡＭ、フラッシュメモリ（ＲＯＭ）ＦＬＡＳＨＲＯＭ、デジタル／アナログ変換回路Ｄ／Ａ、アナログ／デジタル変換回路Ａ／Ｄ、入出力回路Ｉ／ＯＰＯＲＴなどが構成されており、公知の半導体製造技術により１個の半導体基板上に形成されている。
【００２３】
このマイクロコンピュータには、ＬＳＩチップの周辺部に、接続パッドとして、外部から供給される供給電圧ＶＣＣ用のパッドＰ１と、このパッドＰ１と対をなすグランド電圧ＶＳＳ用のパッドＰ２と、外部から供給される供給電圧ＶＣＣを降圧した内部降圧後の電源電圧ＶＣＬ用のパッドＰ３と、このパッドＰ３と対をなすグランド電圧ＶＳＬ用のパッドＰ４などが設けられている。特に、対をなす、供給電圧ＶＣＣ用のパッドＰ１とグランド電圧ＶＳＳ用のパッドＰ２との間、電源電圧ＶＣＬ用のパッドＰ３とグランド電圧ＶＳＬ用のパッドＰ４との間にはそれぞれ、ＬＳＩパッケージの外部あるいは内部において容量成分（キャパシタ）が接続される。なお、接続パッドには、図示しない、データ入出力用、制御信号入出力用などの各端子も含まれる。
【００２４】
また、ＬＳＩチップの周辺部には、各パッドＰ１〜Ｐ４に接続された複数の周回配線がリング状に設けられている。この周回配線としては、供給電圧ＶＣＣ用のパッドＰ１に接続された配線Ｌ１と、グランド電圧ＶＳＳ用のパッドＰ２に接続された配線Ｌ２と、電源電圧ＶＣＬ用のパッドＰ３に接続された配線Ｌ３と、グランド電圧ＶＳＬ用のパッドＰ４に接続された配線Ｌ４などが設けられている。特に、配線Ｌ２と配線Ｌ４との接続は、この接続点ＬＣがパッドＰ４、パッドＰ２との間でインピーダンスが最大となるような位置に設けることが望ましい。図１においては、ＬＳＩチップの対向する辺にそれぞれパッドＰ２とパッドＰ４とが配置され、パッドＰ２とパッドＰ４の両方からの距離がほぼ最長となる位置に接続点ＬＣを配置することが望ましい。また、接続点ＬＣがほぼ最長となる位置に配置させることが出来ない場合には、グランド電圧ＶＳＳ用のパッドＰ２からの距離がより長くなるように配置させることが望ましい。
【００２５】
このマイクロコンピュータにおいては、中央演算処理ユニットＣＰＵ、浮動小数点演算処理ユニットＦＰＵ、クロックパルス発振器ＣＰＧ、位相同期ループ回路ＰＬＬ、シリアルコミュニケーションインタフェース回路ＳＣＩ、タイマＴＩＭＥＲ、ランダムアクセスメモリＲＡＭ、フラッシュメモリＦＬＡＳＨＲＯＭなどがそれぞれ配線Ｌ３と配線Ｌ４とに接続され、内部降圧回路ＶＣＬＧから生成された降圧後の電源電圧ＶＣＬとグランド電圧ＶＳＬで駆動するように構成される。特に、降圧後の電源電圧ＶＣＬとグランド電圧ＶＳＬで駆動する、これらの各回路はコア回路ＣＣと呼ばれている。
【００２６】
また、内部降圧回路ＶＣＬＧ、入出力回路Ｉ／ＯＰＯＲＴなどはそれぞれ配線Ｌ１と配線Ｌ２とに接続され、降圧前の供給電圧ＶＣＣとグランド電圧ＶＳＳで駆動するように構成される。また、デジタル／アナログ変換回路Ｄ／Ａ、アナログ／デジタル変換回路Ａ／Ｄは、図示しないアナログ回路用の電源電圧とグランド電圧で駆動するようになっている。
【００２７】
次に、図２により、ＬＳＩパッケージの外部端子の配置の一例を説明する。図２はＬＳＩパッケージの外部端子の概略配置図を表し、（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例を示す。
【００２８】
本実施の形態に対する比較例のＬＳＩパッケージは、（ａ）のように、外部端子Ｔとして、供給電圧ＶＣＣ用の端子Ｔ１’と、これと対をなすグランド電圧ＶＳＳ（１）用の端子Ｔ２’と、電源電圧ＶＣＬ用の端子Ｔ３’と、これと対をなすグランド電圧ＶＳＳ（２）用の端子Ｔ４’などが設けられている。なお、他の端子Ｔは、データ入出力用、制御信号入出力用などの各端子である。
【００２９】
これに対して、本実施の形態の例のＬＳＩパッケージは、（ｂ）のように、外部端子Ｔとして、供給電圧ＶＣＣ用の端子Ｔ１と、これと対をなすグランド電圧ＶＳＳ用の端子Ｔ２と、電源電圧ＶＣＬ用の端子Ｔ３と、これと対をなすグランド電圧ＶＳＬ用の端子Ｔ４などが設けられている。特に、グランド電圧ＶＳＬ用の端子Ｔ４が、詳細は後述するが、本実施の形態に対する比較例と異なる接続形態を採っている。
【００３０】
なお、図２において、ＬＳＩパッケージは、ＱＦＰを一例として挙げているが、他のＢＧＡ、ＣＳＰなどのパッケージでも同様である。このＱＦＰ構造では、ＬＳＩチップ上のパッドとリードフレーム上のインナーリードとの間をそれぞれワイヤにより接続し、各インナーリードに対応するアウターリードがそれぞれ、供給電圧ＶＣＣ用の端子Ｔ１、グランド電圧ＶＳＳ用の端子Ｔ２、電源電圧ＶＣＬ用の端子Ｔ３、グランド電圧ＶＳＬ用の端子Ｔ４などの外部端子Ｔとなる。この外部端子Ｔを除いた、ＬＳＩチップ上のパッドとリードフレーム上のインナーリードとの接続部分などをレジンなどにより封止することにより、外部端子Ｔが４方向に突出されたＱＦＰ構造となる。
【００３１】
次に、図３により、ＬＳＩパッケージを実装する実装基板の配線の配置の一例を説明する。図３は実装基板の配線の概略レイアウト図を表し、（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例を示す。
【００３２】
本実施の形態に対する比較例の実装基板は、（ａ）のように、ＬＳＩパッケージの各端子に対応する位置に、これらの各端子が実装されて電気的に接続される複数の配線パッドＬＰがリング状に配置されている。複数の配線パッドＬＰのうち、供給電圧ＶＣＣ用の配線パッドＬＰ１’、これと対をなすグランド電圧ＶＳＳ（１）用の配線パッドＬＰ２’には配線パターンが引き回され、この相互間にバイパスコンデンサ（キャパシタ）Ｃ１が実装されて電気的に接続される。さらに、電源電圧ＶＣＬ用の配線パッドＬＰ３’、これと対をなすグランド電圧ＶＳＳ（２）用の配線パッドＬＰ４’にも配線パターンが引き回され、この相互間に電源電圧ＶＣＬ安定化用のキャパシタＣ２が実装されて電気的に接続される。
【００３３】
また、これらの配線パッドＬＰの内周部には、基板グランド電圧Ｇｎｄのベタ配線が配置され、グランド電圧ＶＳＳ（１）用の配線パッドＬＰ２’、グランド電圧ＶＳＳ（２）用の配線パッドＬＰ４’はそれぞれ配線パターンを通じて基板グランド電圧Ｇｎｄに電気的に接続されている。なお、図３では、供給電圧ＶＣＣはビアホール（スルーホール）ＶＩＡを通じて別層から給電されるが、同一層から給電することも可能である。
【００３４】
これに対して、本実施の形態の例の実装基板は、（ｂ）のように、前記（ａ）と同様に、ＬＳＩパッケージの各端子に対応する位置に複数の配線パッドＬＰがリング状に配置され、供給電圧ＶＣＣ用の配線パッドＬＰ１、これと対をなすグランド電圧ＶＳＳ用の配線パッドＬＰ２から引き回された配線パターン間にバイパスコンデンサ（キャパシタ）Ｃ１が接続され、さらに、電源電圧ＶＣＬ用の配線パッドＬＰ３、これと対をなすグランド電圧ＶＳＬ用の配線パッドＬＰ４から引き回された配線パターン間に電源電圧ＶＣＬ安定化用のキャパシタＣ２が接続される。
【００３５】
しかしながら、本実施の形態の例の実装基板では、これらの配線パッドＬＰの内周部に配置された基板グランド電圧Ｇｎｄのベタ配線に対して、グランド電圧ＶＳＳ用の配線パッドＬＰ２のみが配線パターンを通じて接続され、グランド電圧ＶＳＬ用の配線パッドＬＰ４は積極的に接続しない配置を採っている。さらに、バイパスコンデンサＣ１、電源電圧ＶＣＬ安定化用のキャパシタＣ２はそれぞれ、配線パッドＬＰの近くに設けて、できる限りＬＳＩパッケージの近傍に設けることが望ましい。ＬＳＩパッケージの近傍とは、たとえば後述する図４に示す電解コンデンサＣ０よりもＬＳＩパッケージ側である。なお、配線パッドＬＰの内周部に配置された基板グランド電圧Ｇｎｄをベタ配線として説明したが、必ずしもベタ配線に限定するものではない。
【００３６】
よって、前記図２（ｂ）に示した、降圧前の供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、降圧後の電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４を別々に設けたＬＳＩパッケージを、前記図３（ｂ）に示した実装基板に実装した状態では、降圧前のグランド電圧ＶＳＳ用の端子Ｔ２は実装基板の基板グランド電圧Ｇｎｄには接続するが、降圧後のグランド電圧ＶＳＬ用の端子Ｔ４は降圧前のグランド電圧ＶＳＳ用の端子Ｔ２とは接続しない状態、すなわち基板グランド電圧Ｇｎｄには非接続となる。これを回路的に示すと、次に示す図４のようになる。
【００３７】
次に、図４により、ＬＳＩパッケージを実装基板に実装したシステムの構成の一例を説明する。図４はシステムの概略回路図を表し、（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例を示す。
【００３８】
本実施の形態に対する比較例のシステムは、（ａ）のように、供給電圧ＶＣＣ用の端子Ｔ１’から、内部降圧回路ＶＣＬＧ、コア回路ＣＣ、グランド電圧ＶＳＳ（１）用の端子Ｔ２’を経由し、バイパスコンデンサＣ１を通じて供給電圧ＶＣＣ用の端子Ｔ１’に戻るように電流が流れる経路と、電源電圧ＶＣＬ用の端子Ｔ３’から、コア回路ＣＣ、グランド電圧ＶＳＳ（２）用の端子Ｔ４’を経由し、キャパシタＣ２を通じて電源電圧ＶＣＬ用の端子Ｔ３’に戻るように電流が流れる経路が形成される。さらに、グランド電圧ＶＳＳ（２）用の端子Ｔ４’から、実装基板上の配線を通じてグランド電圧ＶＳＳ（１）用の端子Ｔ２’に流れる電流経路が形成される。これらの電流経路により、ＬＳＩパッケージの内部で発生したノイズが実装基板上の基幹電源である基板電源電圧Ｖｃｃ、基板グランド電圧Ｇｎｄに漏洩し、不要電磁輻射を引き起こす要因となっている。
【００３９】
なお、実装基板上において、供給電圧ＶＣＣ用の端子Ｔ１’とグランド電圧ＶＳＳ（１）用の端子Ｔ２’との間に接続される電解コンデンサＣ０は、バイパスコンデンサＣ１の不足分を補助するために、システム全体として基幹電源である基板電源電圧Ｖｃｃと基板グランド電圧Ｇｎｄとの間に接続されるキャパシタである。たとえば、バイパスコンデンサＣ１が０．１μＦ程度であるのに対して、電解コンデンサＣ０は５０μＦ程度の大きなものが用いられる。
【００４０】
これに対して、本実施の形態の例のシステムは、（ｂ）のように、前記（ａ）と同様に、供給電圧ＶＣＣ用の端子Ｔ１から、内部降圧回路ＶＣＬＧ、コア回路ＣＣ、グランド電圧ＶＳＳ用の端子Ｔ２を経由し、バイパスコンデンサＣ１を通じて供給電圧ＶＣＣ用の端子Ｔ１に戻る電流経路と、電源電圧ＶＣＬ用の端子Ｔ３から、コア回路ＣＣ、グランド電圧ＶＳＬ用の端子Ｔ４を経由し、キャパシタＣ２を通じて電源電圧ＶＣＬ用の端子Ｔ３に戻る電流経路が形成される。しかしながら、グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２に接続されていないので、ＬＳＩパッケージの内部で発生したノイズが実装基板上の基板電源電圧Ｖｃｃ、基板グランド電圧Ｇｎｄに漏洩することがないので、不要電磁輻射の発生を防止することができる。
【００４１】
次に、図５により、ＬＳＩパッケージを実装基板に実装したシステムにおける不要電磁輻射の測定結果の一例を説明する。図５はシステムにおける不要電磁輻射の測定結果の説明図を示す。
【００４２】
図５において、横軸は周波数［ＭＨｚ］、縦軸はノイズ電流量を示し、たとえば１６ＭＨｚの基本波に対する整数倍の高調波成分におけるノイズスペクトルを測定している。この不要電磁輻射の測定は、アンテナから受信したノイズをスペクトラムアナライザで観測することにより測定することができる。この測定結果は、図５のように、本実施の形態に対する比較例のシステムに比べて、本実施の形態の例のシステムの方が全ての周波数においてノイズスペクトルを低減することができる。
【００４３】
以上においては、ＬＳＩパッケージに、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４をそれぞれ１対ずつ設け、電源電圧ＶＣＬ安定化用のキャパシタＣ２をＬＳＩパッケージの外部に設けた場合を例に説明したが、以下においては、ＬＳＩパッケージに複数対の端子を設ける場合、電源電圧ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に設ける場合、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス成分を付加する場合などの変形例を順に説明する。
【００４４】
次に、図６，図７，図８により、ＬＳＩパッケージに複数対の端子を設ける場合の一例を説明する。図６はＬＳＩチップ上の回路および電源の概略レイアウト図、図７はＬＳＩパッケージの外部端子の概略配置図、図８は実装基板の配線の概略レイアウト図をそれぞれ示す。
【００４５】
図６に示すマイクロコンピュータには、ＬＳＩチップの周辺部に、接続パッドとして、３対の供給電圧ＶＣＣ用のパッドＰ１，Ｐ５，Ｐ９とグランド電圧ＶＳＳ用のパッドＰ２，Ｐ６，Ｐ１０、３対の電源電圧ＶＣＬ用のパッドＰ３，Ｐ７，Ｐ１１とグランド電圧ＶＳＬ用のパッドＰ４，Ｐ８，Ｐ１２などが設けられている。また、ＬＳＩチップの周辺部には、各パッドＰ１〜Ｐ１２に接続された周回配線として、供給電圧ＶＣＣ用のパッドＰ１，Ｐ５，Ｐ９に接続された配線Ｌ１と、グランド電圧ＶＳＳ用のパッドＰ２，Ｐ６，Ｐ１０に接続された配線Ｌ２と、電源電圧ＶＣＬ用のパッドＰ３，Ｐ７，Ｐ１１に接続された配線Ｌ３と、グランド電圧ＶＳＬ用のパッドＰ４，Ｐ８，Ｐ１２に接続された配線Ｌ４などが設けられている。特に、配線Ｌ２と配線Ｌ４との接続は、この接続点ＬＣがパッドＰ４，Ｐ８，Ｐ１２、Ｐ２，Ｐ６，Ｐ１０のそれぞれとの間でインピーダンスが最大、すなわち相互間の距離がほぼ最長となるような位置に設けられている。
【００４６】
図７に示すＬＳＩパッケージは、ＬＳＩチップ上の各パッドに接続された外部端子Ｔとして、３対の供給電圧ＶＣＣ用の端子Ｔ１，Ｔ５，Ｔ９とグランド電圧ＶＳＳ用の端子Ｔ２，Ｔ６，Ｔ１０、３対の電源電圧ＶＣＬ用の端子Ｔ３，Ｔ７，Ｔ１１とグランド電圧ＶＳＬ用の端子Ｔ４，Ｔ８，Ｔ１２などが設けられている。
【００４７】
図８に示す実装基板は、３対の供給電圧ＶＣＣ用の配線パッドＬＰ１，ＬＰ５，ＬＰ９とグランド電圧ＶＳＳ用の配線パッドＬＰ２，ＬＰ６，ＬＰ１０から引き回された配線パターン間のそれぞれにバイパスコンデンサＣ１，Ｃ３，Ｃ５が接続され、３対の電源電圧ＶＣＬ用の配線パッドＬＰ３，ＬＰ７，ＬＰ１１とグランド電圧ＶＳＬ用の配線パッドＬＰ４，ＬＰ８，ＬＰ１２から引き回された配線パターン間のそれぞれに電源電圧ＶＣＬ安定化用のキャパシタＣ２，Ｃ４，Ｃ６が接続される。この図８においても、前記図３と同様に、グランド電圧ＶＳＬ用の配線パッドＬＰ４，ＬＰ８，ＬＰ１２のそれぞれは基板グランド電圧Ｇｎｄのベタ配線に対して積極的に接続しない配置を採っている。
【００４８】
次に、図９，図１０により、電源電圧ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に設ける場合の一例を説明する。図９は電源電圧ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に設け、電源電圧ＶＣＬ用、グランド電圧ＶＳＬ用の各端子をオープン状態にする場合のシステムの概略回路図、図１０はグランド電圧ＶＳＬ用の端子をＬＳＩパッケージから出さない場合のシステムの概略回路図をそれぞれ示す。
【００４９】
図９に示すシステムは、ＬＳＩパッケージの内部において、電源電圧ＶＣＬ用の端子Ｔ３（配線）とグランド電圧ＶＳＬ用の端子Ｔ４（配線）との間にキャパシタＣ２を接続する構成を採っている。その場合、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間には実装基板上で何も接続せずにオープン状態にする。従って、前記と同様に、グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２に接続されていないので、ＬＳＩパッケージの内部で発生したノイズが実装基板上の基幹電源系に漏洩することがないので、不要電磁輻射の発生を防止することができる。
【００５０】
なお、ＬＳＩパッケージの内部にキャパシタＣ２を接続する構成は、たとえばＬＳＩチップを搭載する基板上にチップコンデンサなどのキャパシタを搭載してパッケージ構造にしたり、あるいはＬＳＩチップを搭載する基板の内部にキャパシタを作り込む方法などを用いることによって可能となる。
【００５１】
図１０に示すシステムは、ＬＳＩパッケージの内部において、電源電圧ＶＣＬ用の端子Ｔ３（配線）とグランド電圧ＶＳＬ用の配線との間にキャパシタＣ２を接続し、グランド電圧ＶＳＬについてはＬＳＩパッケージの端子として設けない構成を採用することにより、前記と同様の効果を得ることができる。
【００５２】
次に、図１１〜図１６により、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス成分を付加する場合の一例を説明する。図１１は高インダクタンス素子を付けた場合のシステムの概略回路図、図１２は高インダクタンスになるように引き回し配線を付けた場合のシステムの概略回路図、図１３〜図１６はこれらを組み合わせた場合のシステムの概略回路図をそれぞれ示す。
【００５３】
図１１〜図１６のように、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス成分を付加する場合には、実装基板の基幹電源系からのノイズを減らすことができるので、より一層、不要電磁輻射の発生を防止することができると言う効果が得られる。なお、図１１〜図１６に示すシステムの構成において、前述した内容と重複する部分については、詳細な説明は省略する。
【００５４】
図１１に示すシステムは、前記図４（ｂ）の構成に加えて、さらに実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス素子Ｌ１０を実装して接続する構成を採っている。すなわち、このシステムでは、内部降圧回路ＶＣＬＧを内蔵し、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４を設けたＬＳＩパッケージにおいて、グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２（基板グランド電圧）と接続せずに、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間にキャパシタＣ２、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２との間にバイパスコンデンサＣ１を実装基板上で実装した上で、供給電圧ＶＣＣ側に高インダクタンス素子Ｌ１０を実装基板上に実装する。たとえば、高インダクタンス素子Ｌ１０には、１００ＭＨｚにおいて６００Ω程度のインピーダンスを有するフェライトビーズなどが用いられる。
【００５５】
図１２に示すシステムは、前記図４（ｂ）の構成に付加した、前記図１１の高インダクタンス素子Ｌ１０に代えて、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンスになるように引き回し配線Ｌ１１を配置して接続する構成を採っている。
【００５６】
図１３に示すシステムは、前記図９の構成に加えて、前記図１１と同様に、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス素子Ｌ１０を実装して接続する構成を採っている。
【００５７】
図１４に示すシステムは、前記図９の構成に付加した、前記図１３の高インダクタンス素子Ｌ１０に代えて、前記図１２と同様に、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンスになるように引き回し配線Ｌ１１を実装して接続する構成を採っている。
【００５８】
図１５に示すシステムは、前記図１０の構成に加えて、前記図１１と同様に、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス素子Ｌ１０を実装して接続する構成を採っている。
【００５９】
図１６に示すシステムは、前記図１０の構成に付加した、前記図１５の高インダクタンス素子Ｌ１０に代えて、前記図１２と同様に、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンスになるように引き回し配線Ｌ１１を実装して接続する構成を採っている。
【００６０】
次に、図１７により、実装基板上において、グランド電圧ＶＳＬ用の端子とグランド電圧ＶＳＳ用の端子との間に高インダクタンス成分を付加する場合の一例を説明する。図１７はグランド電圧ＶＳＬ用の端子とグランド電圧ＶＳＳ用の端子との間に高インダクタンス素子を付けた場合のシステムの概略回路図を示す。
【００６１】
図１７に示すシステムは、前記図４（ｂ）の構成に加えて、さらに実装基板上において、グランド電圧ＶＳＬ用の端子Ｔ４とグランド電圧ＶＳＳ用の端子Ｔ２との間に高インダクタンス素子Ｌ２０を実装して接続する構成を採っている。すなわち、このシステムでは、内部降圧回路ＶＣＬＧを内蔵し、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４を設けたＬＳＩパッケージにおいて、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間にキャパシタＣ２、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２との間にバイパスコンデンサＣ１を実装基板上で実装した上で、グランド電圧ＶＳＬ用の端子Ｔ４とグランド電圧ＶＳＳ用の端子Ｔ２との間に高インダクタンス素子Ｌ２０を実装基板上に実装する。
【００６２】
この構成によれば、グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２に高インダクタンス素子Ｌ２０を通じて接続されているので、前記と同様に、ＬＳＩパッケージの内部で発生したノイズが実装基板上の基幹電源系に漏洩することが抑制されるので、不要電磁輻射の発生を防止することができるようになる。
【００６３】
以上説明したように、本実施の形態のＬＳＩパッケージ（半導体装置）、およびそれを実装基板上に実装したシステムによれば、以下のような効果を得ることができる。
【００６４】
（１）内部降圧回路ＶＣＬＧを内蔵したＬＳＩパッケージにおいて、電源電圧ＶＣＬ、グランド電圧ＶＳＬはコア回路ＣＣの電源系であり、これらの電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間にキャパシタＣ２を実装基板上で接続することにより、このキャパシタＣ２には、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２との間に接続されたバイパスコンデンサＣ１に比べて数百倍大きなノイズ電流が流れるようにすることができる。これは、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４との間は、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２との間に比べてコア回路ＣＣの動作により生じる電圧変動が大きいためである。そして、グランド電圧ＶＳＳ用の端子Ｔ２は実装基板上の基幹電源系のグランド電圧Ｇｎｄに接続されていなければならないが、グランド電圧ＶＳＬ用の端子Ｔ４はグランド電圧ＶＳＳ用の端子Ｔ２（基幹電源系のグランド電圧Ｇｎｄ）と接続しないので、ノイズ電流が実装基板上の基幹電源・グランドに流れにくくなり、ＥＭＩを低減することができる。
【００６５】
（２）キャパシタＣ２、バイパスコンデンサＣ１をそれぞれ、電源電圧ＶＣＬ用の端子Ｔ３とグランド電圧ＶＳＬ用の端子Ｔ４、供給電圧ＶＣＣ用の端子Ｔ１とグランド電圧ＶＳＳ用の端子Ｔ２の近傍に設けることにより、ノイズ電流がＬＳＩパッケージの近傍で低減されるので、ＥＭＩ低減効果を十分に得ることができる。
【００６６】
（３）グランド電圧ＶＳＳ用の端子Ｔ２に接続された配線Ｌ２と、グランド電圧ＶＳＬ用の端子Ｔ４に接続された配線Ｌ４との接続は、この接続点ＬＣがグランド電圧ＶＳＬ用の端子Ｔ４、グランド電圧ＶＳＳ用の端子Ｔ２との間でインピーダンスが最大となるような位置に設けることにより、グランド電圧ＶＳＳ用の端子Ｔ２にノイズ電流が流れにくくなり、ＥＭＩ低減効果を十分に得ることができる。
【００６７】
（４）内部降圧回路ＶＣＬＧを内蔵したＬＳＩパッケージの内部において、電源電圧ＶＣＬ用の配線とグランド電圧ＶＳＬ用の配線との間にキャパシタＣ２を接続する場合にも、前記（１）と同様に、キャパシタＣ２にはバイパスコンデンサＣ１に比べて数百倍大きなノイズ電流が流れるようにすることができ、また、グランド電圧ＶＳＬ用の配線はグランド電圧ＶＳＳ用の配線と接続しないので、ノイズ電流が実装基板上の基幹電源・グランドに流れにくくなり、ＥＭＩ低減効果を得ることができる。
【００６８】
（５）実装基板上の供給電圧ＶＣＣ用の配線に、高インダクタンス素子Ｌ１０や引き回し配線Ｌ１１などの高インダクタンス成分を付加する場合には、実装基板の基幹電源系からのノイズを減らすことができるので、より一層、ＥＭＩ低減効果を得ることができる。
【００６９】
（６）グランド電圧ＶＳＬ用の端子Ｔ４をグランド電圧ＶＳＳ用の端子Ｔ２に、高インダクタンス素子Ｌ２０などの高インダクタンス成分を通じて接続する場合には、ノイズ電流が実装基板上の基幹電源・グランドに流れにくくなり、ＥＭＩ低減効果を得ることができる。
【００７０】
（７）ＬＳＩパッケージのユーザ側でのＥＭＩ基板設計が容易となり、さらにＥＭＩ対策部品を減らすことにより、低コスト化を実現することができる。
【００７１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
たとえば、前記実施の形態においては、マイクロコンピュータを例に説明したが、内部降圧回路を内蔵するＬＳＩ製品全般に適用可能であり、特に低ノイズ化が必要とされる車載用などのマイクロコンピュータに良好に適用することができ、さらに、内部降圧回路内蔵ＬＳＩ製品を使用するユーザへのサポート技術などに応用することができる。
【００７３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７４】
（１）外部から供給される供給電圧用の第１端子と、この第１端子と対をなす基準電圧用の第２端子との間に第１キャパシタを設け、外部から供給される供給電圧を降圧した内部降圧後の電源電圧用の第３端子と、この第３端子と対をなす基準電圧用の第４端子との間に第２キャパシタを設け、積極的に第２端子と第４端子との間は接続しないように構成する。これにより、第３端子と第４端子間には、第１端子と第２端子間に比べてコア回路の動作により生じる電圧変動が大きいため、第２キャパシタには第１キャパシタに比べて大きなノイズ電流が流れることとなり、第４端子は第２端子と接続されていないため、ノイズ電流が実装基板上の基幹電源・グランドに流れにくくなり、ＥＭＩ低減効果を得ることができる。
【００７５】
（２）第１キャパシタ、第２キャパシタはそれぞれ、第１端子と第２端子、第３端子と第４端子の近傍に設けることにより、ノイズ電流が半導体装置の近傍で低減され、ＥＭＩ低減効果を十分に得ることができる。
【００７６】
（３）第２端子に接続された第２配線と、第４端子に接続された第４配線とを設け、第２配線と第４配線との接続は、この接続点が第４端子、第２端子との間でインピーダンスが最大となるような位置に設けることにより、第２端子にノイズ電流が流れにくくなり、ＥＭＩ低減効果を十分に得ることができる。
【００７７】
（４）内部降圧後の電源電圧用の複数の第３端子と、これらの複数の第３端子のそれぞれと対をなす基準電圧用の複数の第４端子とを設けた場合でも、前記（１）〜（３）と同様に、ＥＭＩ低減効果を十分に得ることができる。
【００７８】
（５）半導体装置の内部において、内部降圧後の電源電圧用の第３配線と、この第３配線と対をなす基準電圧用の第４配線との間にキャパシタを接続し、積極的に第４配線用の第４端子を設けないか、あるいは第４配線用の第４端子を設け、外部において積極的に第４端子は接続しないようにした場合にも、前記（１）〜（３）と同様に、ＥＭＩ低減効果を十分に得ることができる。
【００７９】
（６）前記（１）〜（５）により、外部から供給される供給電圧を内部降圧回路で降圧し、この内部降圧後の電源電圧で内部回路を駆動するマイクロコンピュータなどの半導体装置、およびそれを実装基板上に実装したシステムにおいて、ＥＭＩ低減効果を十分に得ることができる。
【００８０】
（７）前記（１）〜（５）により、マイクロコンピュータなどの半導体装置のＥＭＩ基板設計が容易となり、さらにＥＭＩ対策部品を減らすことにより、半導体装置およびシステムの低コスト化を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置において、ＬＳＩチップ上の回路および電源を示す概略レイアウト図である。
【図２】（ａ），（ｂ）は本発明の一実施の形態の半導体装置において、ＬＳＩパッケージの外部端子を示す概略配置図（（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例）である。
【図３】（ａ），（ｂ）は本発明の一実施の形態において、ＬＳＩパッケージを実装する実装基板の配線を示す概略レイアウト図（（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例）である。
【図４】（ａ），（ｂ）は本発明の一実施の形態において、ＬＳＩパッケージを実装基板に実装したシステムを示す概略回路図（（ａ）は本実施の形態に対する比較例、（ｂ）は本実施の形態の例）である。
【図５】本発明の一実施の形態において、ＬＳＩパッケージを実装基板に実装したシステムにおける不要電磁輻射の測定結果を示す説明図である。
【図６】本発明の一実施の形態において、ＬＳＩパッケージに複数対の端子を設ける場合の、ＬＳＩチップ上の回路および電源を示す概略レイアウト図である。
【図７】本発明の一実施の形態において、ＬＳＩパッケージに複数対の端子を設ける場合の、ＬＳＩパッケージの外部端子を示す概略配置図である。
【図８】本発明の一実施の形態において、ＬＳＩパッケージに複数対の端子を設ける場合の、ＬＳＩパッケージを実装する実装基板の配線を示す概略レイアウト図である。
【図９】本発明の一実施の形態において、電源電圧ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に設け、電源電圧ＶＣＬ用、グランド電圧ＶＳＬ用の各端子をオープン状態にする場合のシステムを示す概略回路図である。
【図１０】本発明の一実施の形態において、電源電圧ＶＣＬ安定化用のキャパシタをＬＳＩパッケージの内部に設け、グランド電圧ＶＳＬ用の端子をＬＳＩパッケージから出さない場合のシステムを示す概略回路図である。
【図１１】本発明の一実施の形態において、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンス素子を付けた場合のシステムを示す概略回路図である。
【図１２】本発明の一実施の形態において、実装基板上の供給電圧ＶＣＣ用の配線に高インダクタンスになるように引き回し配線を付けた場合のシステムを示す概略回路図である。
【図１３】本発明の一実施の形態において、図９と図１１とを組み合わせた場合のシステムを示す概略回路図である。
【図１４】本発明の一実施の形態において、図９と図１２とを組み合わせた場合のシステムを示す概略回路図である。
【図１５】本発明の一実施の形態において、図１０と図１１とを組み合わせた場合のシステムを示す概略回路図である。
【図１６】本発明の一実施の形態において、図１０と図１２とを組み合わせた場合のシステムを示す概略回路図である。
【図１７】本発明の一実施の形態において、グランド電圧ＶＳＬ用の端子とグランド電圧ＶＳＳ用の端子との間に高インダクタンス素子を付けた場合のシステムを示す概略回路図である。
【符号の説明】
ＶＣＬＧ  内部降圧回路
ＣＰＵ  中央演算処理ユニット
ＦＰＵ  浮動小数点演算処理ユニット
ＣＰＧ  クロックパルス発振器
ＰＬＬ  位相同期ループ回路
ＳＣＩ  シリアルコミュニケーションインタフェース回路
ＴＩＭＥＲ  タイマ
ＲＡＭ  ランダムアクセスメモリ
ＦＬＡＳＨＲＯＭ  フラッシュメモリ
Ｄ／Ａ  デジタル／アナログ変換回路
Ａ／Ｄ  アナログ／デジタル変換回路
Ｉ／ＯＰＯＲＴ  入出力回路
ＣＣ  コア回路
ＶＣＣ  供給電圧
ＶＳＳ  グランド電圧
ＶＣＬ  電源電圧
ＶＳＬ  グランド電圧
Ｖｃｃ  基板電源電圧
Ｇｎｄ  基板グランド電圧
Ｐ１〜Ｐ１２  パッド
Ｌ１〜Ｌ４  配線
ＬＣ  接続点
Ｔ，Ｔ１〜Ｔ１２  端子
ＬＰ，ＬＰ１〜ＬＰ１２  配線パッド
Ｃ１  バイパスコンデンサ
Ｃ２  キャパシタ
Ｃ０  電解コンデンサ
Ｌ１０  高インダクタンス素子
Ｌ１１  引き回し配線
Ｌ２０  高インダクタンス素子
【図１】
0003914456.tif 000002
【図２】
0003914456.tif 000003
【図３】
0003914456.tif 000004
【図４】
0003914456.tif 000005
【図５】
0003914456.tif 000006
【図６】
0003914456.tif 000007
【図７】
0003914456.tif 000008
【図８】
0003914456.tif 000009
【図９】
0003914456.tif 000010
【図１０】
0003914456.tif 000011
【図１１】
0003914456.tif 000012
【図１２】
0003914456.tif 000013
【図１３】
0003914456.tif 000014
【図１４】
0003914456.tif 000015
【図１５】
0003914456.tif 000016
【図１６】
0003914456.tif 000017
【図１７】
0003914456.tif 000018