(57)【特許請求の範囲】
【請求項１】
入力データ信号に従って一連のスイッチ動作をそれぞれが実行可能な複数のアナログセグメント、および、整形済クロック信号を全ての前記アナログセグメントに供給するように、該アナログセグメントのそれぞれに対して共通に設けられたクロック整形回路を備えたセグメント化混合信号回路装置であって、前記各アナログセグメントは、
制御端子を有し、該制御端子に印加される駆動信号に従って、スイッチ動作の間に状態を変えるように動作するメインスイッチと、
前記クロック整形回路によって、共通の整形済クロック信号が前記アナログセグメントに供給されるクロックノードと、
前記クロックノードから前記制御端子までのクロック供給経路であって、該クロック供給経路は、該クロックノードに供給される前記共通の整形済クロック信号が前記制御端子に印加されない非導通状態と、該クロックノードに供給される前記共通の整形済クロック信号が前記メインスイッチのための前記駆動信号を提供するために使用される導通状態との間で、前記入力データ信号に従って切換え可能なパススイッチを含み、前記スイッチ動作において、該メインスイッチの状態の変化が前記クロックノードに供給される前記共通の整形済クロック信号の形状により決定される様式にて実行されることを特徴とするセグメント化混合信号回路装置。
【請求項２】
請求項１に記載のセグメント化混合信号回路装置において、さらに、
前記クロックノードに供給される前記共通の整形済クロック信号が変化する前に、前記パススイッチを前記導通状態に設定するための手段を備えることを特徴とするセグメント化混合信号回路装置。
【請求項３】
請求項１または２に記載のセグメント化混合信号回路装置において、前記各アナログセグメントは、
前記メインスイッチを含み、前記スイッチ動作を実施する差動スイッチ回路と、
前記クロックノードおよび前記クロック供給経路を含み、前記入力データ信号および前記整形済クロック信号を受信し、前記差動スイッチ回路に対して駆動信号を出力するように構成されたスイッチドライバ回路装置と、を備えることを特徴とするセグメント化混合信号回路装置。
【請求項４】
請求項３に記載のセグメント化混合信号回路装置において、
前記各アナログセグメントにおける前記スイッチドライバ回路装置は、別の入力データ信号および別の整形済クロック信号を受信し、前記差動スイッチ回路に対して駆動信号を供給する複数のスイッチドライバ回路を備え、前記各スイッチドライバ回路装置は、それぞれクロックノードおよびクロック供給経路を含む、ことを特徴とするセグメント化混合信号回路装置。
【請求項５】
請求項４に記載のセグメント化混合信号回路装置において、前記各スイッチドライバ回路は、
相補入力データ信号を受信する第１および第２データノードと、
整形済クロック信号を受信する前記クロックノードと、
前記差動スイッチ回路に対して駆動信号を供給する第１および第２出力ノードと、
前記クロックノードを前記第１出力ノードに接続する第１クロック供給経路と、
前記クロックノードを前記第２出力ノードに接続する第２クロック供給経路と、を備え、前記第１および第２クロック供給経路は、それぞれ第１および第２パススイッチを含み、前記セグメント化混合信号回路装置は、前記第１および第２パススイッチがクロックエッジで状態を変えないように構成されることを特徴とするセグメント化混合信号回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載のセグメント化混合信号回路装置において、さらに、
２つの相補入力クロック信号を受信すると共に、スキューが減少された２つの相補出力クロック信号を前記クロック整形回路に出力するスキュー補償回路を備えることを特徴とするセグメント化混合信号回路装置。
【請求項７】
請求項６に記載のセグメント化混合信号回路装置において、
前記スキュー補償回路は、前記出力クロック信号がその状態を前記入力クロック信号の最も遅いエッジにより決定される時点で変化させるように構成されることを特徴とするセグメント化混合信号回路装置。
【請求項８】
請求項７に記載のセグメント化混合信号回路装置において、
前記出力クロック信号は、前記入力クロック信号の最も早期のエッジと、対応する最も遅いエッジとの間の期間において高インピーダンスであることを特徴とするセグメント化混合信号回路装置。
【請求項９】
請求項６〜８のいずれか１項に記載のセグメント化混合信号回路装置において、
前記スキュー補償回路は、前記出力クロック信号を出力する第１および第２インバータを備え、
該各インバータは、高電位および低電位の間に直列接続された２つのスイッチを備え、
該各インバータは、前記入力クロック信号が状態を変えるときに、導通状態に在るスイッチは前記最も早期のクロックエッジを有するクロック信号により決定される時点で非導通状態へと変化させられ、且つ、非導通状態に在るスイッチは前記最も遅いクロックエッジを有する前記クロック信号により決定される時点で導通状態へと変化させられることを特徴とするセグメント化混合信号回路装置。
【請求項１０】
請求項１〜９のいずれか１項に記載のセグメント化混合信号回路装置において、さらに、
入力ディジタル信号を受信すると共に、前記アナログセグメントのそれぞれに対してデータ信号を出力するデコーダ回路装置を備えることを特徴とするセグメント化混合信号回路装置。
【請求項１１】
スイッチ回路を駆動するスイッチドライバ回路であって、
入力データ信号を受信するデータノードと、
クロック信号を受信するクロックノードと、
前記スイッチ回路に対して駆動信号を供給する第１および第２出力ノードと、
前記クロックノードを前記第１出力ノードへと接続する第１スイッチと、
前記クロックノードを前記第２出力ノードへと接続する第２スイッチと、を備え、
前記スイッチドライバ回路は、前記受信された入力データ信号に従って、前記第１および第２スイッチの一方が、前記クロック信号が変化する前に導通状態に設定され、それにより、前記クロック信号の変化がその後に生じると、前記クロック信号またはそこから派生する信号がそのスイッチを導通させることなくそのスイッチが接続される前記出力ノードに供給されることを特徴とするスイッチドライバ回路。
【請求項１２】
請求項１１に記載のスイッチドライバ回路を複数備えるスイッチドライバ回路装置であって、
前記各スイッチドライバ回路が別のデータ信号およびクロック信号を受信するように、且つ、複数のスイッチを有する共通の差動スイッチ回路を駆動する駆動信号を出力するように構成されることを特徴とするスイッチドライバ回路装置。
【請求項１３】
請求項１２に記載のスイッチドライバ回路装置において、
スイッチドライバ回路の前記データノードで受信された前記データ信号における何らかの変化は、前記スイッチドライバ回路の前記クロックノードで受信された前記クロック信号が非活性のときに行われ、それにより、前記スイッチドライバ回路の前記第１および第２スイッチが前記データ信号変化に応じて状態を変化させても、前記第１および第２出力ノードから供給された前記駆動信号は、前記クロック信号が活性状態に変化するまで状態を変化させないことを特徴とするスイッチドライバ回路装置。
【請求項１４】
請求項１２または１３に記載のスイッチドライバ回路装置において、
第１スイッチドライバ回路を有し、そのクロックノードで第１クロック信号を受信すると共に、そのデータノードで第１データ信号を受信し、且つ、
第２スイッチドライバ回路を有し、そのクロックノードで、前記第１クロック信号に対して実質的に相補的な第２クロック信号を受信すると共に、そのデータノードで第２データ信号を受信することを特徴とするスイッチドライバ回路装置。
【請求項１５】
請求項１４に記載のスイッチドライバ回路装置において、
前記第１データ信号における何らかの変化は、前記第１クロック信号が非活性で前記第２クロック信号が活性のときに行われ、且つ、前記第２データ信号における何らかの変化は、前記第２クロック信号が非活性で前記第１クロック信号が活性のときに行われることを特徴とするスイッチドライバ回路装置。
【請求項１６】
請求項１２〜１５のいずれか１項に記載のスイッチドライバ回路装置と、共通ノード，第１および第２スイッチノード並びに複数のスイッチを有する差動スイッチ回路と、を備え、前記各スイッチはそこからの駆動信号を受信するために前記スイッチドライバ回路の出力ノードの１つに接続され、前記複数のスイッチはディジタル／アナログ変換器の各変換サイクルにおいて前記第１および第２スイッチノードの選択された１つに前記共通ノードを接続させるように働くことを特徴とするディジタル／アナログ変換器。
【請求項１７】
請求項１６に記載のディジタル／アナログ変換器において、
前記スイッチドライバ回路装置は、ｎ個のスイッチドライバ回路を備え、且つ、各個別のスイッチドライバ回路の前記データノードで受信する前記データ信号における変化は、多くとも前記変換サイクルの周波数の１／ｎであることを特徴とするディジタル／アナログ変換器。
【請求項１８】
共通ノード，第１および第２ノード，並びに，ｎを１よりも大きい整数として、ｎ対のスイッチを有する差動スイッチ回路を備え、前記各対のスイッチは、前記共通ノードと前記第１ノードとの間に接続された第１スイッチ、および、前記共通ノードと前記第２ノードとの間に接続された第２スイッチを含むスイッチ回路装置であって、
前記スイッチ回路装置は、１つ以上のクロック信号に従って、ｎサイクルの反復シーケンスで動作可能であり、各個の前記シーケンスは、前記ｎ対のスイッチを切り換える新たな状態を選択する機会を提供し、
前記スイッチ回路装置は、さらに、ｎ個のデータ処理回路を備え、該各データ処理回路はｎサイクルの異なる１つに対応し、また、該各データ処理回路は、接続された前記データ処理回路に対応するサイクルにおいて、駆動信号を印加するために前記ｎ対のスイッチの対応する１つの前記第１および第２スイッチに接続され、該駆動信号は、前記スイッチに印加されて当該スイッチが導電となり、且つ、如何なる駆動信号も他のデータ処理回路に対応する前記サイクルにおいて、各データ処理回路によって印加されず、そして、
前記ｎ個のデータ処理回路によって印加された前記駆動信号は、前記スイッチ回路装置に印加されたディジタル入力データに従い、且つ、各サイクルにおいて同じ数のスイッチが状態を変化させることを特徴とするスイッチ回路装置。
【請求項１９】
入力ディジタル信号に従って、スイッチ回路装置の共通ノードを該スイッチ回路装置の第１および第２ノードの一方に接続する一連のサイクルで動作可能なスイッチ回路装置であって、
前記共通ノードと前記第１ノードとの間に接続された第１および第３スイッチ、並びに、前記共通ノードと前記第２ノードとの間に接続された第２および第４スイッチを備え、
該スイッチ回路装置は、前記一連のサイクルの少なくとも１つのサイクルにおいて、前記入力ディジタル信号に従って前記第１および第２スイッチの一方が導通して他方は非導通となり、且つ、前記一連のサイクルの少なくとも１つの他のサイクルにおいて、前記入力ディジタル信号に従って前記第３および第４スイッチの一方が導通して他方は非導通となり、それにより、各サイクルにおいて同じ数のスイッチが状態を変化させることを特徴とするスイッチ回路装置。
【請求項２０】
請求項１９に記載のスイッチ回路装置において、該スイッチ回路装置は、前記整形済クロック信号の交互の第１および第２サイクルで動作可能であり、
前記第１サイクルにおいて、前記第１および第２スイッチの一方は導通して他方は非導通となり、且つ、
前記第２サイクルにおいて、前記第３および第４スイッチの一方は導通して他方は非導通となることを特徴とするスイッチ回路装置。
【請求項２１】
複数のアナログセグメントを備えたセグメント化混合信号回路装置における一連のスイッチ動作を実行し、各スイッチ動作は入力データ信号に従って実行される方法であって、
前記全てのアナログセグメントに対して整形済クロック信号を共通に供給する段階と、
前記各アナログセグメントにおいて、前記入力データ信号に従って、前記スイッチ動作の間に当該アナログセグメントに供給される前記共通の整形済クロック信号をメインスイッチの駆動信号として選択的に使用する段階と、を備え、それにより、前記スイッチ動作において、前記メインスイッチは、前記共通の整形済クロック信号の形状により決定されるようにして状態を変化させることを特徴とする方法。
【請求項２２】
データノードで入力データ信号を受信する段階と、
クロックノードでクロック信号を受信する段階と、
前記受信された入力データ信号に従って第１および第２スイッチの一方を導通状態に設定する段階と、を備え、
前記第１スイッチは前記導通状態のとき前記クロックノードを第１出力ノードに接続すると共に、前記第２スイッチは前記導通状態のとき前記クロックノードを第２出力ノードに接続し、且つ、前記一方のスイッチが前記クロック信号の変化前に前記導通状態に設定され、それにより、前記クロック信号の変化がその後に生じると、前記クロック信号またはそこから派生する信号がそのスイッチを導通させることなく前記一方スイッチが接続される前記出力ノードに供給されることを特徴とする方法。
【請求項２３】
ｎを１よりも大きい整数として、ｎ対のスイッチを使用して共通ノードを第１および第２ノードの一方に選択的に接続する方法であって、
前記各対のスイッチは、前記共通ノードと前記第１ノードとの間に接続された第１スイッチ、および、前記共通ノードと前記第２ノードとの間に接続された第２スイッチを含み、該方法は、ｎサイクルの反復シーケンスで実行され、該サイクルは、１つ以上のクロック信号に従い、各個の前記シーケンスは、前記ｎ対のスイッチを切り換える新たな状態を選択する機会を提供し、前記方法は、
ｎ個のデータ処理回路を使用して前記ｎ対のスイッチのための駆動信号を生成する段階であって、前記各データ処理回路は、ｎサイクルの異なる１つに対応すると共に、その対応するサイクルに前記駆動信号を生成し、該駆動信号は、前記スイッチに印加されて当該スイッチを導電とし、且つ、如何なる駆動信号も他のデータ処理回路に対応する前記サイクルにおいて、各データ処理回路によって生成されないようになっている段階と、
各データ処理回路によって生成された前記駆動信号を、その対応するサイクルにおいて、前記ｎ対のスイッチの対応する１つの前記第１および第２スイッチに印加する段階と、を備え、
前記ｎ個のデータ処理回路によって生成された前記駆動信号は、ディジタル入力データに従い、且つ、各サイクルにおいて同じ数のスイッチが状態を変化することを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一連のスイッチ動作を実施するセグメント化混合信号回路装置、および、そのセグメント化混合信号回路装置で使用されるスイッチ回路装置に関する。本発明は、特に、高速ディジタル／アナログ変換器(ＤＡＣ)に利用される。
【０００２】
【従来の技術】
公知のＤＡＣにおいては、それぞれが電流源および差動スイッチ回路を備えた複数のアナログ回路またはセグメントが提供される。各差動スイッチ回路は、電流源と第１出力端子との間に接続された第１スイッチと、電流源と第２出力端子との間に接続された第２スイッチとを備える。任意の時点において、２個の出力端子の一方に対して電流源からの電流を切換えるべく上記スイッチの一方はＯＮとされて他方のスイッチはＯＦＦとされる。また、入力ディジタルデータ信号に従って種々のスイッチを駆動する駆動信号を供給するために、駆動回路装置も提供される。アナログ出力信号は、一方の出力端子における電流を抵抗値Ｒの抵抗へと引き抜くことで生成された電圧と、他方の出力端子における電流を同一の抵抗値Ｒの別の抵抗に引き抜くことで生成された電圧との間の電圧の差である。
【０００３】
公知のＤＡＣにおいては、各セグメントにて第１および第２スイッチに適用される信号のタイミングは相互に関して慎重に制御されることが重要である。例えば、差動スイッチ回路が状態を変化させた場合、ＯＮ状態のスイッチがＯＦＦに切換わり始める前に、ＯＦＦであるスイッチがＯＮに切換わり始めるのが通常である。このためには、駆動信号の一方は、他方の駆動信号よりも僅かに先行し、および／または、他方の駆動信号よりも高速に状態を変える必要がある。このような駆動信号の制御は、信号の整形と称される。もし、信号が正しく整形されなければ、出力信号にグリッチ(glitch)が生じてアナログ出力信号の歪みを引き起こすこともある。
【０００４】
富士通株式会社(Fujitsu Limited)による英国特許公報第ＧＢ２３３３１９１号は、その主題全体が言及したことにより本明細書中で援用されるが、この公報は、複数のアナログセグメントを有するＤＡＣであって、各セグメント内の駆動信号の整形が各セグメント内に局部的に提供された回路装置により実施されるというＤＡＣを開示している。この構成によれば、各セグメント内において、スイッチは相互に関連して正しい時点で状態を変えることが確実とされる。
【０００５】
【発明が解決しようとする課題】
公知のＤＡＣで認識された問題は、様々なスイッチが状態を変えるときにセグメント間でランダムな変動が生じ得ることである。これらタイミングの不整合は、ＤＡＣの出力信号の歪みに繋がることもある。このような不整合は、少なくとも部分的に各セグメント内の回路装置における特性のランダムな変動に起因し得る。例えば、各セグメント内に存在する整形回路装置は、それ自体が該整形回路装置内のトランジスタの特性におけるランダムな変動のために、個々のセグメントの切換え時間の不整合に帰着することもある。
【０００６】
【課題を解決するための手段】
本発明の第１の形態によれば、入力データ信号に従って一連のスイッチ動作をそれぞれが実行可能な複数のアナログセグメント、および、整形済クロック信号を全ての前記アナログセグメントに供給するように、該アナログセグメントのそれぞれに対して共通に設けられたクロック整形回路を備えたセグメント化混合信号回路装置であって、前記各アナログセグメントは、制御端子を有し、該制御端子に印加される駆動信号に従って、スイッチ動作の間に状態を変えるように動作するメインスイッチと、前記クロック整形回路によって、共通の整形済クロック信号が前記アナログセグメントに供給されるクロックノードと、前記クロックノードから前記制御端子までのクロック供給経路であって、該クロック供給経路は、該クロックノードに供給される前記共通の整形済クロック信号が前記制御端子に印加されない非導通状態と、該クロックノードに供給される前記共通の整形済クロック信号が前記メインスイッチのための前記駆動信号を提供するために使用される導通状態との間で、前記入力データ信号に従って切換え可能なパススイッチを含み、前記スイッチ動作において、該メインスイッチの状態の変化が前記クロックノードに供給される前記共通の整形済クロック信号の形状により決定される様式にて実行されることを特徴とするセグメント化混合信号回路装置が提供される。
本発明の第２の形態によれば、スイッチ回路を駆動するスイッチドライバ回路であって、入力データ信号を受信するデータノードと、クロック信号を受信するクロックノードと、前記スイッチ回路に対して駆動信号を供給する第１および第２出力ノードと、前記クロックノードを前記第１出力ノードへと接続する第１スイッチと、前記クロックノードを前記第２出力ノードへと接続する第２スイッチと、を備え、前記スイッチドライバ回路は、前記受信された入力データ信号に従って、前記第１および第２スイッチの一方が、前記クロック信号が変化する前に導通状態に設定され、それにより、前記クロック信号の変化がその後に生じると、前記クロック信号またはそこから派生する信号がそのスイッチを導通させることなくそのスイッチが接続される前記出力ノードに供給されることを特徴とするスイッチドライバ回路が提供される。
本発明の第３の形態によれば、スイッチ回路を駆動するスイッチドライバ回路であって、入力データ信号を受信するデータノードと、クロック信号を受信するクロックノードと、前記スイッチ回路に対して駆動信号を供給する第１および第２出力ノードと、前記クロックノードを前記第１出力ノードへと接続する第１スイッチと、前記クロックノードを前記第２出力ノードへと接続する第２スイッチと、を備え、前記スイッチドライバ回路は、前記受信された入力データ信号に従って、前記第１および第２スイッチの一方が、前記クロック信号が変化する前に導通状態に設定され、それにより、前記クロック信号の変化がその後に生じると、前記クロック信号またはそこから派生する信号がそのスイッチを導通させることなくそのスイッチが接続される前記出力ノードに供給されるスイッチドライバ回路を複数備えるスイッチドライバ回路装置であって、前記各スイッチドライバ回路が別のデータ信号およびクロック信号を受信するように、且つ、複数のスイッチを有する共通の差動スイッチ回路を駆動する駆動信号を出力するように構成されることを特徴とするスイッチドライバ回路装置が提供される。
本発明の第４の形態によれば、スイッチ回路を駆動するスイッチドライバ回路であって、入力データ信号を受信するデータノードと、クロック信号を受信するクロックノードと、前記スイッチ回路に対して駆動信号を供給する第１および第２出力ノードと、前記クロックノードを前記第１出力ノードへと接続する第１スイッチと、前記クロックノードを前記第２出力ノードへと接続する第２スイッチと、を備え、前記スイッチドライバ回路は、前記受信された入力データ信号に従って、前記第１および第２スイッチの一方が、前記クロック信号が変化する前に導通状態に設定され、それにより、前記クロック信号の変化がその後に生じると、前記クロック信号またはそこから派生する信号がそのスイッチを導通させることなくそのスイッチが接続される前記出力ノードに供給されるスイッチドライバ回路を複数備えるスイッチドライバ回路装置であって、前記各スイッチドライバ回路が別のデータ信号およびクロック信号を受信するように、且つ、複数のスイッチを有する共通の差動スイッチ回路を駆動する駆動信号を出力するように構成されるスイッチドライバ回路装置と、共通ノード，第１および第２スイッチノード並びに複数のスイッチを有する差動スイッチ回路と、を備え、前記各スイッチはそこからの駆動信号を受信するために前記スイッチドライバ回路の出力ノードの１つに接続され、前記複数のスイッチはディジタル／アナログ変換器の各変換サイクルにおいて前記第１および第２スイッチノードの選択された１つに前記共通ノードを接続させるように働くことを特徴とするディジタル／アナログ変換器が提供される。
本発明の第５の形態によれば、共通ノード，第１および第２ノード，並びに，ｎを１よりも大きい整数として、ｎ対のスイッチを有する差動スイッチ回路を備え、前記各対のスイッチは、前記共通ノードと前記第１ノードとの間に接続された第１スイッチ、および、前記共通ノードと前記第２ノードとの間に接続された第２スイッチを含むスイッチ回路装置であって、前記スイッチ回路装置は、１つ以上のクロック信号に従って、ｎサイクルの反復シーケンスで動作可能であり、各個の前記シーケンスは、前記ｎ対のスイッチを切り換える新たな状態を選択する機会を提供し、前記スイッチ回路装置は、さらに、ｎ個のデータ処理回路を備え、該各データ処理回路はｎサイクルの異なる１つに対応し、また、該各データ処理回路は、接続された前記データ処理回路に対応するサイクルにおいて、駆動信号を印加するために前記ｎ対のスイッチの対応する１つの前記第１および第２スイッチに接続され、該駆動信号は、前記スイッチに印加されて当該スイッチが導電となり、且つ、如何なる駆動信号も他のデータ処理回路に対応する前記サイクルにおいて、各データ処理回路によって印加されず、そして、前記ｎ個のデータ処理回路によって印加された前記駆動信号は、前記スイッチ回路装置に印加されたディジタル入力データに従い、且つ、各サイクルにおいて同じ数のスイッチが状態を変化させることを特徴とするスイッチ回路装置が提供される。
本発明の第６の形態によれば、入力ディジタル信号に従って、スイッチ回路装置の共通ノードを該スイッチ回路装置の第１および第２ノードの一方に接続する一連のサイクルで動作可能なスイッチ回路装置であって、前記共通ノードと前記第１ノードとの間に接続された第１および第３スイッチ、並びに、前記共通ノードと前記第２ノードとの間に接続された第２および第４スイッチを備え、該スイッチ回路装置は、前記一連のサイクルの少なくとも１つのサイクルにおいて、前記入力ディジタル信号に従って前記第１および第２スイッチの一方が導通して他方は非導通となり、且つ、前記一連のサイクルの少なくとも１つの他のサイクルにおいて、前記入力ディジタル信号に従って前記第３および第４スイッチの一方が導通して他方は非導通となり、それにより、各サイクルにおいて同じ数のスイッチが状態を変化させることを特徴とするスイッチ回路装置が提供される。
本発明の第７の形態によれば、複数のアナログセグメントを備えたセグメント化混合信号回路装置における一連のスイッチ動作を実行し、各スイッチ動作は入力データ信号に従って実行される方法であって、前記全てのアナログセグメントに対して整形済クロック信号を共通に供給する段階と、前記各アナログセグメントにおいて、前記入力データ信号に従って、前記スイッチ動作の間に当該アナログセグメントに供給される前記共通の整形済クロック信号をメインスイッチの駆動信号として選択的に使用する段階と、を備え、それにより、前記スイッチ動作において、前記メインスイッチは、前記共通の整形済クロック信号の形状により決定されるようにして状態を変化させることを特徴とする方法が提供される。
本発明の第８の形態によれば、データノードで入力データ信号を受信する段階と、クロックノードでクロック信号を受信する段階と、前記受信された入力データ信号に従って第１および第２スイッチの一方を導通状態に設定する段階と、を備え、前記第１スイッチは前記導通状態のとき前記クロックノードを第１出力ノードに接続すると共に、前記第２スイッチは前記導通状態のとき前記クロックノードを第２出力ノードに接続し、且つ、前記一方のスイッチが前記クロック信号の変化前に前記導通状態に設定され、それにより、前記クロック信号の変化がその後に生じると、前記クロック信号またはそこから派生する信号がそのスイッチを導通させることなく前記一方スイッチが接続される前記出力ノードに供給されることを特徴とする方法が提供される。
本発明の第９の形態によれば、ｎを１よりも大きい整数として、ｎ対のスイッチを使用して共通ノードを第１および第２ノードの一方に選択的に接続する方法であって、前記各対のスイッチは、前記共通ノードと前記第１ノードとの間に接続された第１スイッチ、および、前記共通ノードと前記第２ノードとの間に接続された第２スイッチを含み、該方法は、ｎサイクルの反復シーケンスで実行され、該サイクルは、１つ以上のクロック信号に従い、各個の前記シーケンスは、前記ｎ対のスイッチを切り換える新たな状態を選択する機会を提供し、前記方法は、ｎ個のデータ処理回路を使用して前記ｎ対のスイッチのための駆動信号を生成する段階であって、前記各データ処理回路は、ｎサイクルの異なる１つに対応すると共に、その対応するサイクルに前記駆動信号を生成し、該駆動信号は、前記スイッチに印加されて当該スイッチを導電とし、且つ、如何なる駆動信号も他のデータ処理回路に対応する前記サイクルにおいて、各データ処理回路によって生成されないようになっている段階と、各データ処理回路によって生成された前記駆動信号を、その対応するサイクルにおいて、前記ｎ対のスイッチの対応する１つの前記第１および第２スイッチに印加する段階と、を備え、前記ｎ個のデータ処理回路によって生成された前記駆動信号は、ディジタル入力データに従い、且つ、各サイクルにおいて同じ数のスイッチが状態を変化することを特徴とする方法が提供される。
【０００７】
各アナログセグメントに共通に整形済クロック信号を提供すると共に、スイッチ動作の様式がクロック信号の形状により決定されるように構成することで、このような共通の整形済クロック信号が提供されない場合と比較して、スイッチ動作のタイミングにおける不整合は減少され得る。これは、出力信号における歪みの減少に繋がり得る。
【０００８】
本発明は、また、整形済クロック信号が全てのセグメントに対して共通に提供されるので、整形済クロック信号を生成するに必要な回路装置は比較的に複雑とされても良く、信号のタイミングの良好な制御を達成し得る。もし、前記整形回路装置が局部的に提供されたなら、その回路装置により占有される領域のために、このような複雑な回路装置は不可能となる。これに加え、整形済クロック信号が共通して提供されることから、慎重に整形されたクロック信号を生成するための付加的で複雑な回路装置はセグメント間の付加的な遅延不整合に繋がらない。もし、各セグメントにおいて整形回路装置が局部的に提供されたなら、そうはならない。
【０００９】
“整形済クロック信号(shaped clock signal)”によれば、好ましくは、少なくとも２つのクロック信号が提供されると共に、これらの内で少なくとも２つのクロック信号は異なる形状の波形を有することが意味される。各波形の形状の相違は、例えば、相互にオフセットされたクロックエッジを有し、および／または、異なる立ち上がり時間および／または立ち下がり時間を有するクロックエッジを有するクロック信号に起因し、および／または、一方のクロック信号の一部が別のクロック信号の対応部分上に重ねられたものとしてこれらの部分が厳密に対応しない波形を有するような他の一定の形式の整形に起因し得る。前記クロック信号は、例えば、スイッチ動作の異なるパートを異なる様式で行うべく構成され得る。例えば、スイッチ動作は１つのスイッチをＯＮに切換えて別のスイッチをＯＦＦに切換える段階を備え得ると共に、整形済クロック信号は各スイッチの状態を相互に僅かに異なる様式で変更するように構成され得る。例えば、各スイッチが状態を変える相対時間および各スイッチが状態を変える期間は、前記整形済クロック信号により制御され得る。上述したのとは異なる形式の整形もまた使用され得る。
【００１０】
各アナログセグメントは、好ましくは、入力データ信号から実質的に独立したネット電流を電源から引き抜くように構成される。これにより、引き抜かれた電流に起因する供給電圧の一切の変動もまたデータから独立するという利点が提供され得る。供給電圧における一切の変動は、各セグメントにおけるスイッチの切換え時間の変動に繋がり得る。そのため、各セグメントにより引き抜かれるネット電流が入力データから独立するのを確実とすることにより、各スイッチの切換え時間におけるデータ依存不整合が減少されて、出力信号の歪みを減少し得る。
【００１１】
各アナログセグメントは、入力データ信号が該データ信号中のデータから実質的に独立したネット電流を有するように構成され得る。これにより、アナログ回路装置と、入力データ信号を供給するディジタル回路装置との間には、データに依存するネット電流は無い、という利点が提供され得る。これは、各アナログセグメントの安定性を確実にすると共に、出力信号の歪みを減少する。
【００１２】
前記回路装置は、整形済クロック信号が入力データ信号から実質的に独立したネット電流を有するように構成され得る。これは各クロック信号のタイミングにおけるデータ依存変動の防止し、出力信号の歪みの減少を助け得る。
【００１３】
各アナログセグメントは、前記スイッチ動作を実施する差動スイッチ回路と、前記入力データ信号および前記整形済クロック信号を受信して前記差動スイッチ回路に対し駆動信号を出力するように構成されたスイッチドライバ回路装置とを備える。好ましくは、スイッチドライバ回路装置は、実質的に整形済クロック信号の一切の再整形なしに、整形済クロック信号から駆動信号を導出する。
【００１４】
公知のＤＡＣにおいては、到来するディジタル信号を、電流源を制御する信号へと変換するようにデコーダ回路装置が提供される。高速ＤＡＣにおいてこのようなデコーダ回路装置は、アナログ回路装置の速度について行けないこともある。その主題全体が言及したことにより、本明細書中で援用される富士通株式会社の英国特許公報第ＧＢ２３５６３０１号においては、２個(２個以上)のデコーダ回路を提供し、それぞれがディジタル入力信号の交互的サンプルをデコードすることが提案されている。２個のデコーダ回路を提供することで、これらの回路のそれぞれは、ＤＡＣの動作速度の半分の速度で動作し得ることから、ＤＡＣの全体的動作速度は、その他の場合におけるよりも大きくされ得る。前記英国特許公報第ＧＢ２３５６３０１号の構成においては、２個のデコーダ回路により生成されたデータ信号が各アナログセグメントに供給される前に、これらの信号を多重化するように複数のマルチプレクサ回路が提供される。データ信号のそれぞれのタイミングを制御するように、複数のラッチ回路も提供される。
【００１５】
本発明の回路装置は、２個以上の多重化入力データ信号が提供されるという上述したような状況で使用され得る。このような場合、データ信号は、各アナログセグメントに適用される前に多重化され得る。しかしながら、本発明の好ましい実施例においては、各アナログセグメント自体が多重化動作ならびにスイッチ動作を行う。これは、各アナログセグメントに複数の駆動回路を提供することで達成され得る。そのため、各アナログセグメントにおけるスイッチドライバ回路装置は、複数のスイッチドライバ回路を備え得るが、該スイッチドライバ回路は、別の入力データ信号および別の整形済クロック信号を受信し、差動スイッチ回路に対して駆動信号を供給する。各セグメントにおけるスイッチドライバ回路の個数は、入力データ信号が多重化される程度に従って、例えば、２個、４個または他の一定の個数とされ得る。
【００１６】
各スイッチドライバ回路は、相補入力データ信号を受信する第１および第２データノードと、整形済クロック信号を受信するクロックノードと、前記差動スイッチ回路に対して駆動信号を供給する第１および第２出力ノードと、前記クロックノードを前記第１出力ノードに接続する第１スイッチと、前記クロックノードを前記第２出力ノードに接続する第２スイッチと、を備え得ると共に、当該回路は、前記第１および第２スイッチがクロックエッジで状態を変えないように構成され得る。クロックノードを出力ノードに接続するスイッチがクロックエッジで状態を変えないように構成することで、このようなスイッチの切換え時間において、その他の場合に生じ得るランダムな不整合は排除され得る。これにより、種々のアナログセグメントのスイッチ動作タイミングにおけるランダムな変動が減少され得ることから、出力信号の歪みが減少され得る。
【００１７】
各スイッチドライバ回路は、前記入力データ信号に従って第１状態および第２状態を有し得ると共に、前記クロックノードは、前記第１状態において前記第１出力ノードに接続され且つ前記第２状態において前記第２出力ノードに接続され得る。好ましくは、前記入力データ信号が第１状態を有するときに前記第１スイッチは導通して前記第２スイッチは非導通であり、且つ、前記入力データ信号が第２状態を有するときに前記第２スイッチは導通して前記第１スイッチは非導通である。
【００１８】
前記第２出力ノードは、前記スイッチドライバ回路が前記第１状態に在るときに所定電位を有するノードに接続され得ると共に、前記第１出力ノードは、前記スイッチドライバ回路が前記第２状態に在るときに所定電位を有するノードに接続され得る。このような所定電位は、例えば、前記差動スイッチ回路におけるスイッチが非導通状態に確実に維持されるのに十分な電位である。各スイッチドライバ回路は、所定電位を有するノードに対して前記第１出力ノードを接続する第３スイッチと、所定電位を有するノードに対して前記第２出力ノードを接続する第４スイッチとを備え得ると共に、前記回路は前記第３および第４スイッチがクロックエッジで状態を変えないように構成され得る。これはまた、種々のアナログセグメントのスイッチ動作のタイミングにおけるランダムな変動の防止も助ける。好ましくは、前記入力データ信号が前記第１状態に在るとき、前記第３スイッチは非導通であり且つ前記第４スイッチは導通し、且つ、前記入力データ信号が前記第２状態に在るとき、前記第３スイッチは非導通であり且つ前記第４スイッチは導通する。
【００１９】
前記スイッチドライバ回路は、好ましくは、そのデータ入力ノードに接続されてデータ依存電流を取り込むバッファを含まない。これは、ディジタル回路装置とアナログ回路装置との間を通過するネット電流がデータから確実に独立するのを助け得ることから、出力信号の歪みの減少を助ける。
【００２０】
公知のＤＡＣにおいて認識されたさらなる問題は、３次歪みが期待されたよりも悪くなり得ることである。３次歪みは特に多重トーン出力信号を生成するＤＡＣにおいて不都合である、と言うのも、帯域内で３次相互変調歪みが生じ得るがその場合にこの歪みが濾波により除去され得ないからである。このような３次歪みは部分的に、差動スイッチ回路内に存在し得る寄生容量に対する電流の流入および流出によるものと確信される。
【００２１】
本発明の好ましい実施例において、各アナログセグメントにおける前記差動スイッチ回路は、該回路の共通ノードを前記入力データ信号に従い該回路の第１および第２ノードの一方に接続する複数のスイッチを備え、且つ、前記回路は、前記整形済クロック信号の各サイクルにおいて同一数のスイッチが状態を変えるように構成される。各サイクルにおいて同一数のスイッチが状態を変えるように構成することで、寄生容量に流入および流出する電荷が入力データ信号に依存することが少なくなり得る。これにより、アナログ出力信号に生じ得る３次歪みの減少が助けられ得る。
【００２２】
さらに、各サイクルにおいて同一数のスイッチが状態を変えるように構成することで、各アナログセグメントにより引き抜かれる電流は、各サイクルにおいてほぼ同一となる。これは、種々のアナログセグメントのスイッチ動作タイミングにおける変動が減少を助力し得ることから、歪みの減少に繋がり得る。
【００２３】
各差動スイッチ回路は、例えば、前記共通ノードと前記第１ノードとの間に接続された第１および第３スイッチと、前記共通ノードと前記第２ノードとの間に接続された第２および第４スイッチとを備え得ると共に、前記回路は、前記整形済クロック信号の少なくとも１つのサイクルにおいて、前記入力データ信号に従って前記第１および第２スイッチの一方は導通し且つ他方のスイッチは非導通となり、且つ、前記整形済クロック信号の少なくとも１つの他のサイクルにおいて、前記入力データ信号に従って前記第３および第４スイッチの一方は導通し且つ他方のスイッチは非導通となるように構成され得る。例えば、前記回路装置は、前記整形済クロック信号の交互的な第１および第２サイクルにおいて動作可能であり、且つ、前記第１サイクルにおいて、前記第１および第２スイッチの一方は導通し且つ他方のスイッチは非導通とされ得ると共に、前記第２サイクルにおいて、前記第３および第４スイッチの一方は導通し且つ他方のスイッチは非導通とされ得る。
【００２４】
概略的に、前記差動スイッチ回路は、ｎ≧２としてｎ対のスイッチを備え、各対の一方のスイッチは前記共通ノードと前記第１ノードとの間に接続されると共に、各対の他方のスイッチは前記共通ノードと前記第２ノードとの間に接続され得る。前記回路は、ｎサイクルの反復シーケンスにて動作可能であり、また、シーケンスの各サイクルにおいて、前記入力データ信号に従って当該対の一方のスイッチは導通して当該対の他方のスイッチは非導通となり且つ他の対の各スイッチは非導通となるように異なる対のスイッチが制御されるように構成され得る。
【００２５】
複数のスイッチドライバ回路が提供される場合、各駆動回路は、好ましくは一対のスイッチに対する駆動信号を供給するように構成される。
【００２６】
前記回路装置は、前記整形済クロック信号を供給するように前記アナログセグメントのそれぞれに対して共通に提供されたクロック整形回路をさらに備え得る。前記で論じられたようにこのようなクロック整形回路は比較的に複雑に作成され得る、と言うのも、該回路は全てのアナログセグメントに対し共通に提供されてクロック信号の効率的な整形を達成し得るからである。
【００２７】
前記整形済クロック信号はスイッチ動作の異なるパートを異なる時点で行うべく構成され得る。例えば、前記整形済クロック信号は相互にオフセットされたクロックエッジを有する２つのクロック信号から成り得るものであり、および／または、前記整形済クロック信号は異なる立ち上がり時間および／または立ち下がり時間を備えたクロックエッジを有する２つのクロック信号から成り得る。必要なら、２種類以上の整形済クロック信号が提供され得る。
【００２８】
一例として、前記アナログセグメントにおけるスイッチ(例えば、差動スイッチ回路におけるスイッチ)を導通状態から非導通状態へと変化させるクロック信号のエッジは、前記アナログセグメントにおける別のスイッチを非導通状態から導通状態へと変化させるクロック信号の対応エッジに関して遅延され得る。また、前記遅延エッジを有する前記クロック信号は、前記非導通状態から前記導通状態まで変化しつつある前記スイッチが少なくとも部分的に導通するまで、実質的に一定の電位に維持され得る。これにより、前記スイッチ回路装置の安定な動作は確実とされ得る。
【００２９】
前記アナログセグメントにおけるスイッチを導通させる状態において各クロック信号は前記スイッチの動作特性の変化を追尾する電位を有し得る。前記アナログセグメントにおけるスイッチを非導通とする状態において各クロック信号は、前記スイッチドライバ回路における前記所定電位に実質的に等しい電位を有し得る。これは、駆動回路の出力信号におけるグリッチの発生の防止を助力し得るものである。
【００３０】
前記クロック整形回路はその入力として、２つの相補クロック信号を取り込み得る。入力クロック信号内に存在する一切のスキューにより、前記クロック整形回路からの整形済クロック信号出力のタイミングの不正確さが生じ得る。この点に関してクロックスキューとは、前記各相補クロック信号のクロックエッジに不整合が在る場合である。そのため、前記回路装置は、２つの相補入力クロック信号を受信するスキュー補償回路であって、スキューが減少された２つの相補出力クロック信号を前記クロック整形回路に出力するスキュー補償回路をさらに備え得る。
【００３１】
前記スキュー補償回路はその状態を、前記入力クロック信号の最も遅いエッジにより決定される時点にて変更するように構成され得る。その場合に前記出力クロック信号は、前記入力クロック信号の最も早期のエッジと、対応する最も遅いエッジとの間の期間において高インピーダンスとされ得る。例えば、前記スキュー補償回路は前記出力クロック信号を出力する第１および第２インバータを備え得るものであり、各インバータは高電位および低電位の間に直列接続された２つのスイッチを備え、各インバータは、前記入力クロック信号が状態を変えるときに、導通状態に在るスイッチは最も早期のクロックエッジを有するクロック信号により決定される時点にて非導通状態へと変化され、且つ、非導通状態に在るスイッチは最も遅いクロックエッジを有する前記クロック信号により決定される時点にて導通状態へと変化されるように構成される。
【００３２】
前記セグメント化混合信号回路装置に入力されるディジタル信号は必ずしも、前記各アナログセグメントのスイッチ動作を直接的に制御し得る形状でなくても良い。本発明の前記回路装置は、入力ディジタル信号を受信すると共に前記アナログセグメントのそれぞれに対してデータ信号を出力するデコーダ回路装置をさらに備え得る。前記で論じられたようにこのようなデコーダ回路装置は、前記アナログ回路装置ほど高速でなくても良い。そのため、前記デコーダ回路装置は複数のデコーダ回路を備え、該デコーダ回路のそれぞれは前記アナログセグメントのそれぞれに対して別のデータ信号を出力するように構成され得る。各アナログセグメントにおいて複数のスイッチドライバ回路が提供される場合、前記デコーダ回路装置は複数のデコーダ回路を備え、該デコーダ回路のそれぞれは前記アナログセグメントのそれぞれにおける前記スイッチドライバ回路の１つに対してデータ信号を出力するように構成され得る。このような場合、前記デコーダ回路のそれぞれは、好ましくは、対応する駆動回路に供給された前記クロック信号が前記差動スイッチ回路のスイッチの状態の変更を防止する状態に在る期間に該デコーダ回路のデータ信号が状態を変えるように構成される。このような構成は前記デコーダ回路装置に対し、該回路装置の出力信号を各アナログセグメントのスイッチ動作の制御に使用することなく確立し得る期間を許容し得る。
【００３３】
本発明のセグメント化混合信号回路装置において、各セグメントは電流源から流れて来る或いは電流シンクへと流れて行く電流を切換えるべく構成され得る。このような構成は、例えば、ディジタル／アナログ変換器において使用され得ることから、上述した形状の任意のものにおける回路装置を備えたディジタル／アナログ変換器が提供され得る。
【００３４】
上述のスイッチドライバ回路は独立して提供され得ることから、本発明の第２の形態によれば、スイッチ回路を駆動するスイッチドライバ回路であって、該スイッチドライバ回路は、入力データ信号を受信するデータノードと、クロック信号を受信するクロックノードと、前記スイッチ回路に対して駆動信号を供給する第１および第２出力ノードと、前記クロックノードを前記第１出力ノードへと接続する第１スイッチと、前記クロックノードを前記第２出力ノードへと接続する第２スイッチとを備える。また、前記回路は、前記クロックノードにて受信されたクロック信号が状態を変えるときに前記第１および第２スイッチは状態を変えないように構成される、スイッチドライバ回路が提供される。
【００３５】
前記スイッチドライバ回路は、前記入力データ信号に従って第１状態および第２状態を有し得ると共に、前記クロックノードは前記第１状態において前記第１出力ノードに接続され且つ前記第２状態において前記第２出力ノードに接続される。前記入力データ信号が第１状態を有するときに前記第１スイッチは導通して前記第２スイッチは非導通とされ得ると共に、前記入力データ信号が第２状態を有するときに前記第２スイッチは導通して前記第１スイッチは非導通とされ得る。前記第２出力ノードは、前記スイッチドライバ回路が前記第１状態に在るときに所定電位を有するノードに接続され得ると共に、前記第１出力ノードは、前記スイッチドライバ回路が前記第２状態に在るときに所定電位を有するノードに接続され得る。
【００３６】
前記スイッチドライバ回路は、所定電位を有するノードに対して前記第１出力ノードを接続する第３スイッチと、所定電位を有するノードに対して前記第２出力ノードを接続する第４スイッチとを備え得ると共に、前記回路は前記第３および第４スイッチがクロックエッジで状態を変えないように構成され得る。前記入力データ信号が前記第１状態に在るとき、前記第３スイッチは非導通であり且つ前記第４スイッチは導通し得ると共に、前記入力データ信号が前記第２状態に在るとき、前記第３スイッチは非導通であり且つ前記第４スイッチは導通し得る。
【００３７】
前記スイッチドライバ回路は、前記データノードを介して流れるネット電流が前記入力データから独立するように構成され得る。前記スイッチドライバ回路はさらに、前記クロックノードを介して流れるネット電流が前記入力データから独立するように構成され得る。
【００３８】
また、それぞれが複数のドライバ回路を備えたスイッチドライバ回路装置であって、それぞれが、別のデータ信号およびクロック信号を受信するように、且つ、複数のスイッチを有する共通の差動スイッチ回路を駆動する駆動信号を出力するように構成された複数のドライバ回路、を備えたスイッチドライバ回路装置も提供され得る。
【００３９】
前記で論じられたスイッチ回路装置はまた独立して提供され得ることから、本発明の第３の形態によれば、入力ディジタル信号に従って当該スイッチ回路装置の第１および第２ノードの一方に対して当該スイッチ回路装置の共通ノードを接続するように一連のクロックサイクルで動作可能なスイッチ回路装置であって、該スイッチ回路装置は、前記共通ノードを前記第１および第２ノードに接続する複数のスイッチを備え、該回路装置は作動時において同一数のスイッチが各クロックサイクルにおいて状態を変えるように構成されるスイッチ回路装置が提供される。
【００４０】
前記スイッチ回路装置は、前記共通ノードと前記第１ノードとの間に接続された第１および第３スイッチと、前記共通ノードと前記第２ノードとの間に接続された第２および第４スイッチとを備え得ると共に、前記回路装置は、前記一連のサイクルの少なくとも１つのサイクルにおいて、前記入力データ信号に従って前記第１および第２スイッチの一方は導通し且つ他方のスイッチは非導通となり、且つ、前記一連のサイクルの少なくとも１つの他のサイクルにおいて、前記入力データ信号に従って前記第３および第４スイッチの一方は導通し且つ他方のスイッチは非導通となるように構成され得る。例えば、前記スイッチ回路装置は前記整形済クロック信号の交互的な第１および第２サイクルにおいて動作可能とされ得ると共に、前記第１サイクルにおいて、前記第１および第２スイッチの一方は導通し且つ他方のスイッチは非導通とされ得るものであり、且つ、前記第２サイクルにおいて、前記第３および第４スイッチの一方は導通し且つ他方のスイッチは非導通とされ得る。
【００４１】
概略的に、前記スイッチ回路装置は、ｎ≧２としてｎ対のスイッチを備え、各対の一方のスイッチは前記共通ノードと前記第１ノードとの間に接続されると共に各対の他方のスイッチは前記共通ノードと前記第２ノードとの間に接続され得るものであり、前記回路装置はｎサイクルの反復シーケンスにて動作可能であり、前記回路装置は、シーケンスの各サイクルにおいて、前記入力データ信号に従って当該対の一方のスイッチは導通して当該対の他方のスイッチは非導通となり且つ他の対の各スイッチは非導通となるように異なる対のスイッチが制御されるように構成され得る。
【００４２】
前記複数のスイッチは、電界効果トランジスタ(ＦＥＴ)などのトランジスタとされ得る。例えば、前記各スイッチは全てがｎチャネルまたはｐチャネルのＭＯＳＦＥＴ(金属酸化物半導体電界効果トランジスタ)とされ得るが、代わりに他の形式のトランジスタも使用され得る。
【００４３】
上述したように、スイッチ回路の出力信号における歪みは、スイッチ回路における寄生容量に対する電流の流入および流出により引き起こされ得る。このような電流の影響は、相補電流を生じる一個以上の容量素子を提供することで減少され得る。そのため、前記スイッチ回路装置は、さらに、前記複数のスイッチの少なくとも１つに関連する容量に対する電流の影響を補償するように前記共通ノードに接続された容量素子を備え得る。前記容量素子は、例えば、少なくとも、前記スイッチ回路に供給されるクロック信号のほぼ相補である信号が供給されるトランジスタとされ得る。これが意味するのは、好ましくは、前記トランジスタに供給される信号は前記時間の半分以上に渡り前記クロック信号とは逆極性であるということである。
【００４４】
前記スイッチ回路装置は、さらに、前記入力ディジタル信号とクロック信号とを受信するように、且つ、前記複数のスイッチに駆動信号を供給するように構成されたスイッチドライバ回路装置を備え得る。
【００４５】
上述のスキュー補償回路装置は、上述のセグメント化混合信号回路装置以外の回路装置と共に使用され得る。本発明の第４の形態によれば、２つの相補入力クロック信号を受信すると共に、スキューが減少された２つの相補出力クロック信号を出力するスキュー補償回路であって、該スキュー補償回路は前記出力クロック信号を出力する第１および第２インバータを備え、各インバータは高電位および低電位の間に直列接続された２つのスイッチを備え、各インバータは、前記入力クロック信号が状態を変えるときに、導通状態に在るスイッチは最も早期のクロックエッジを有するクロック信号により決定される時点にて非導通状態へと変化され、且つ、非導通状態に在るスイッチは最も遅いクロックエッジを有する前記クロック信号により決定される時点にて導通状態へと変化されるように構成されるスキュー補償回路が提供される。各インバータにおいて、一方のスイッチはｐチャネル電界効果トランジスタであると共に他方のスイッチはｎチャネル電界効果トランジスタとされ得るものであり、且つ、前記２個のトランジスタのそれぞれのゲートに対する入力は別体的とされ得る。
【００４６】
前記スキュー補償回路装置は第１ＮＡＮＤゲートおよび第２ＮＡＮＤゲートをさらに備え得ると共に、前記第１ＮＡＮＤゲートはその入力で、入力クロック信号と前記第２ＮＡＮＤゲートの出力とを受信し、前記第２ＮＡＮＤゲートはその入力で、前記相補入力クロック信号と前記第１ＮＡＮＤゲートの出力とを受信し、前記第１および第２ＮＡＮＤゲートの出力は前記第１および第２インバータにおける前記各スイッチの制御入力に供給される。各インバータは、前記各ＮＡＮＤゲートの一方の非反転出力に接続された一方の入力と、他方のＮＡＮＤゲートの反転出力に接続された他方の入力とを有し得る。前記出力クロック信号は、前記入力クロック信号の最も早期のエッジと、対応する最も遅いエッジとの間の期間において高インピーダンスとされ得る。
【００４７】
本発明はまた、上述の種々の回路装置の形態に対応する方法の形態も提供する。本発明の第５の形態によれば、複数のアナログセグメントを備えたセグメント化混合信号回路装置における一連のスイッチ動作を実施する方法であって、前記アナログセグメントの全てに対して共通の整形済クロック信号を供給する段階と、前記一連のスイッチ動作を実施する段階とを備え、各スイッチ動作は、入力データ信号に依存すると共に、前記共通の整形済クロック信号の形状により決定される様式にて実施される方法が提供される。
【００４８】
本発明の第６の形態によれば、データノードにて入力データ信号を受信する段階と、クロックノードにてクロック信号を受信する段階と、前記入力データ信号に従って第１および第２スイッチの一方を介して第１および第２出力ノードの一方に対して前記クロックノードを接続する段階とを備え、前記クロック信号が状態を変えるときに前記第１および第２スイッチは状態を変更しない、スイッチ回路の駆動方法が提供される。
【００４９】
本発明の第７の形態によれば、一連のサイクルにおいてスイッチ回路の共通ノードを該回路の第１および第２ノードの一方に対して接続する方法であって、各サイクルにおいて前記共通ノードを複数のスイッチの１つを介して前記第１および第２ノードの一方に対して接続する段階を備え、各サイクルにおいては同一数のスイッチが状態を変える方法が提供される。
【００５０】
各装置特徴は前記方法に適用され得ると共に、逆も同様である。本発明の任意の形態の特徴は他の任意の形態に適用され得る。
【００５１】
【発明の実施の形態】
以下、添付図面を参照して、本発明の好ましい構成を例示的に示すものとしての実施例を述べる。
【００５２】
［ＤＡＣの概略］
図１は、先に考察されたＤＡＣの概略図である。図１のＤＡＣは、電流制御式のＤＡＣ集積回路(ＩＣ)の一部であり、ｍビットのディジタル入力ワード（Ｄ１〜Ｄｍ)を対応アナログ出力信号へと変換するように設計される。
【００５３】
図１を参照するとＤＡＣ１は、ｎ＝２m−１としてｎ個の同一の電流源２1〜２nを有するアナログ回路装置を含んでいる。各電流源２は、実質的に一定の電流Ｉを通過させる。上記アナログ回路装置はさらに、ｎ個の電流源２1〜２nにそれぞれ対応するｎ個の差動スイッチ回路４1〜４nを含んでいる。各差動スイッチ回路４は対応する電流源２に接続されると共に、その電流源により生成された電流Ｉを、上記変換器の第１接続ラインＡに接続された第１端子、または、上記変換器の第２接続ラインＢに接続された第２端子のいずれかへと切換える。
【００５４】
各差動スイッチ回路４は、(以下に説明される理由により“サモメタコード化信号[thermometer-coded signal]”と称される)複数のディジタル制御信号Ｔ１〜Ｔｎの１つを受けると共に、関連信号の値に従って自身の第１端子もしくは第２端子を選択する。ＤＡＣ１の第１出力電流ＩAは上記差動スイッチ回路の各第１端子に供給された電流の総和であり、且つ、ＤＡＣ１の第２出力電流ＩBは上記差動スイッチ回路の各第２端子に供給された電流の総和である。
【００５５】
サモメタコード化信号Ｔ１〜Ｔｎは、２進式サモメタデコーダ６を含むディジタル回路装置により２進入力ワードＤ１〜Ｄｍから導出される。デコーダ６は次のように作動する。２進入力ワードＤ１〜Ｄｍが最小値を有する場合にサモメタコード化信号Ｔ１〜Ｔｎは、差動スイッチ回路４1〜４nのそれぞれがそれらの第２端子を選択することから電流源２1〜２nの全てが第２接続ラインＢへと接続されるようなものである。この状態においてＶA＝０かつＶB＝−ｎＩＲである。また、また、アナログ出力信号ＶA−ＶB＝−ｎＩＲである。２進入力ワードＤ１〜Ｄｍの値が漸進的に増加するとき、デコーダ６により生成されるサモメタコード化信号Ｔ１〜Ｔｎは、(差動スイッチ回路４1から開始して)上記差動スイッチ回路の多くがそれぞれの第１端子を選択すると共に、自身の第１端子を既に選択した差動スイッチ回路はその第２端子には戻らないようなものである。２進入力ワードＤ１〜Ｄｍが値ｉを有するとき、最初のｉ個の差動スイッチ回路４1〜４iはそれぞれの第１端子を選択するが、残りの(ｎ−ｉ)個の差動スイッチ回路４i+1〜４nはそれぞれの第２端子を選択する。アナログ出力信号ＶA−ＶBは、(２ｉ−ｎ）ＩＲに等しい。
【００５６】
電流制御式のＤＡＣにおいてサモメタコード化は一般的である、と言うのも、２進入力ワードが増加するにつれ、既に第１接続ラインＡに切換えられた電流源が他のラインＢに切換えられること無くさらに多くの電流源がラインＡへと切換えられるからである。そのため、上記ＤＡＣの入力／出力特性は単調であると共に、入力ワードにおける１の変化から生ずるグリッチインパルスは小さい。
【００５７】
図２には、図１のＤＡＣと共に使用されるに適した典型的な差動スイッチ回路が示される。この差動スイッチ回路は、第１および第２のＰＭＯＳ電界効果トランジスタ(ＦＥＴ)Ｓ１およびＳ２を備える。トランジスタＳ１およびＳ２のそれぞれのソースは共通ノードＴＡＩＬに接続され、該共通ノードＴＡＩＬに対しては対応電流源(図１の２1〜２n)が接続される。トランジスタＳ１およびＳ２のそれぞれのドレンは、上記回路の第１および第２出力ノードＯＵＴＡおよびＯＵＴＢにそれぞれ接続されるが、これらのノードはそれぞれ図１に示された各差動スイッチ回路の第１および第２端子に対応する。
【００５８】
トランジスタＳ１およびＳ２のそれぞれは、そのゲートに接続された対応ドライバ回路８1または８2を有する。ドライバ回路８1および８2の入力に対してはそれぞれ、相補入力信号ＩＮおよびＩＮＢが適用される。各ドライバ回路は受信した入力信号ＩＮまたはＩＮＢをバッファして反転することで、定常状態条件においてトランジスタＳ１またはＳ２の一方がＯＮとなり他方がＯＦＦとなるように対応トランジスタＳ１またはＳ２に対する切換信号ＳＷ１またはＳＷ２を生成する。例えば、図２に示されるように、入力信号ＩＮが高レベル『Ｈ』を有し且つ入力信号ＩＮＢが低レベル『Ｌ』を有するときにトランジスタＳ１に対する切換信号ＳＷ１(ゲート駆動電圧)は低レベル『Ｌ』となり、そのトランジスタをＯＮとする一方、トランジスタＳ２に対する切換信号ＳＷ２(ゲート駆動電圧)は高レベル『Ｈ』となりそのトランジスタをＯＦＦとする。そのため、この状態において、共通ノードＴＡＩＬに流れ込む入力電流の全ては出力ノードＯＵＴＡへと通過し、出力ノードＯＵＴＢには何らの電流も流れない。
【００５９】
図２の回路の状態をトランジスタＳ１はＯＦＦであり且つトランジスタＳ２はＯＮであるように変更することが望まれたとき、入力信号ＩＮＢがＬからＨへと変化するのと同時に入力信号ＩＮがＨからＬへと変化するように入力信号ＩＮおよびＩＮＢにおいて相補的変更が同時に行われる。これらの相補的変化の結果としてトランジスタＳ１はＯＦＦに切換わり且つトランジスタＳ２はＯＮに切換わることから、共通ノードＴＡＩＬに流入する入力電流の全ては出力ノードＯＵＴＢへと通過されて出力ノードＯＵＴＡには何らの電流も流れない。
【００６０】
公知の差動スイッチ回路を用いてＤＡＣを評価したところ、第３高調波歪み(third harmonic distortion)は期待したほど良好でないことが分かった。この高調波歪みは特に多重トーン出力信号を合成するＤＡＣにおいて問題である、と言うのも、歪み生成物の幾分かは帯域内に陥り、濾波除去され得ないからである。そして、切換用トランジスタに存在し得る寄生容量が３次歪みを引き起こし得ることが知見された。
【００６１】
次に、図３および図４を参照して寄生容量が３次歪みに帰着するメカニズムを説明する。図３は、トランジスタ１０を介して定電流源１２に接続された切換用トランジスタＭ１およびＭ２を備えた差動スイッチ回路を示している。図３の回路は、図１の一組の電流源２および差動スイッチ回路４に対応している。スイッチＭ１のゲートに対しては信号Ａが入力され且つスイッチＭ２のゲートに対しては信号Ｂが入力される。図３には、それぞれＭ１およびＭ２により寄与されるゲート／ソース寄生容量である寄生容量ＣｇｓM1およびＣｇｓM2、並びに、デバイス１０のドレン容量とＭ１およびＭ２のソースダイオードの容量との組合せである寄生容量Ｃdも示される。
【００６２】
図４は、図３の回路における種々の信号の概略図である。図４（ａ）に示されるように、スイッチＭ２に対するゲート駆動(信号Ｂ)は、最初は『Ｈ』（高レベル）であり、スイッチＭ１に対するゲート駆動(信号Ａ)は、最初は『Ｌ』（低レベル）である。Ｍ１およびＭ２は、両者ともにアクティブロウ(active low)であることから、Ｍ１は最初にＯＮでありＭ２は最初にＯＦＦである。領域Ｘにおいて、信号Ｂは降下し始める一方、信号Ａは『Ｌ』のままである。上記電流源からの電流に対して常に経路が存在するのを確実にするように、信号Ｂは信号Ａが上昇し始める前に降下する必要がある。
【００６３】
信号Ｂが降下するにつれてスイッチＭ２に対するゲート電圧は降下することから、容量ＣｇｓM2の電圧は増大する。これにより、電流はＣｇｓM2へと流入する。これは図４（ａ）において、上記テールノードに関する寄生容量の組合せである“Ｃpへの電流”の増加により示される。これは図４（ｂ）に示されるように、テール電圧の減少に繋がる。Ｃpへと流入する電流は定電流源１２に由来する結果、図４（ｄ）に示されるように、Ｉ1＋Ｉ2の値は減少し、さらには図４（ｅ）に示されるように、Ｉ1−Ｉ2の値が減少する。
【００６４】
領域Ｙにおいて、スイッチＭ２はゲート駆動Ｂがスイッチスレッショルド電圧以下に低下するにつれてＯＮに切換わり始めると同時に、スイッチＭ１はゲート駆動Ａが増加するにつれてＯＦＦに切換わり始める。ＡおよびＢのスルーレート(slew rate)が同一であると仮定すると、ＣｇｓM1はＣｇｓM2が電荷を取出すのと同一の速度で上記テールへと電荷を注入することから、寄生容量Ｃpに対する正味の電流の流入もしくは流出は無い。
【００６５】
領域Ｚにおいて、信号Ａは上昇することからＣｇｓM1の電圧は減少する。そのため、ＣｇｓM1に蓄積された電荷は上記テールノードへと注入される。この余剰な電流は定電流源１２からの電流に付加されることから、Ｉ1＋Ｉ2の値(図４（ｄ）)を増加し且つＩ1−Ｉ2(図４（ｅ）)の値を減少する。
【００６６】
上記スイッチ回路により出力される信号は、Ｉ1−Ｉ2に比例する。そのため、図４（ｆ）に示されるように、Ｉ1−Ｉ2からは出力エラーが発生する。上記出力エラーは上記差動スイッチ回路が１つの状態から別の状態に切換わるときにのみ生ずることは理解される。
【００６７】
上記メカニズムによる上記ＤＡＣの全体的出力エラーは、上記スイッチ回路のそれぞれの出力エラーの総和である。そのため、全体的出力エラーは、多数個のスイッチ回路が切換わるときにさらに大きくなり、少数個のスイッチ回路が切換わるときに小さくなる。そのため、全体的出力エラーは、入力データに依存する。
【００６８】
なお、Ｍ１およびＭ２により寄与される(不図示の)ゲート／ドレン寄生容量により注入かつ取出される電流は常に同一のノードに対して流入および流出することから、出力電流の正味変化には繋がらない。
【００６９】
図５は、上記メカニズムがどのように第３高調波歪みに関連するかを示している。図５の例においては、上記ＤＡＣのアナログ出力における周波数ｆ0の正弦波を合成するように該ＤＡＣに適用されるディジタル入力信号が使用される。図５（ａ）は、周波数ｆ0におけるＤＡＣの合成出力を示している。図５（ｂ）は、ＤＡＣにおける種々のスイッチ回路の切換え速度に比例する、出力のスルーレートを示している。図５（ｃ）は、上記出力における喪失電荷の量を示している。喪失電荷の量は、全てのスイッチ回路が切換わるときに最大であり、どのスイッチ回路も切換わらないときにゼロである。そのため、出力エラーは、周波数２ｆ0で変化する。上記出力信号は周波数ｆ0における合成信号と周波数２ｆ0における出力エラーとの積であり、３ｆ0の周波数における(すなわち第３高調波における)歪みに帰着する。
【００７０】
［発明の実施例］
本発明の実施例は、入力データに対する出力エラーの依存性を減少することで第３高調波歪みを減少することを企図する。本発明の実施例は、また、ＤＡＣにおける個々の差動スイッチ回路の切換え時間における不整合の減少も企図する。
【００７１】
図６は、本発明の実施例に係るＤＡＣの概略を示している。該ＤＡＣは、例えば、移動電話基地局における無線出力信号を合成するように使用され得る。該ＤＡＣは、第１デコーダ回路２０、第２デコーダ回路２２、スイッチドライバ回路装置２４、スイッチ回路装置２６、電流源２８1〜２８n、クロック整形器３０およびスキュー補償回路３２を備える。スイッチドライバ回路装置２４は、ｎ個のスイッチドライバを備え、スイッチ回路装置２６はｎ個のスイッチ回路を備える。
【００７２】
作動時に第１デコーダ回路２０は、ディジタル入力信号の各奇数回目サンプルを受信すると共に、ｎ対の相補サモメタコード化信号ＴODD1および／ＴODD1〜ＴODDnおよび／ＴODDnを出力する。第２デコーダ回路２２はディジタル入力信号の各偶数回目サンプルを受信すると共に、ｎ対の相補サモメタコード化信号ＴEVEN1および／ＴEVEN1〜ＴEVENnおよび／ＴEVENnを出力する。ディジタルデータ信号の各奇数回目サンプルは第１デコーダ２０によりデコードされると共に各偶数回目サンプルは第２デコーダ２２によりデコードされることから、これらのデコーダのそれぞれは単一のデコーダのみが提供された場合の半分の速度で作動し得る。これにより、上記ＤＡＣの全体的速度は増加され得る。デコーダ回路２０，２２のさらなる詳細は上記で引用された英国特許公報第ＧＢ２３５６３０１号に記述される。必要なら、上記各デコーダの出力は(不図示の)ラッチ回路にラッチされ得る。ここで、信号／Ｔは信号Ｔの反転信号であり、符号『／』は図面におけるバー（上付のバー）に対応する。
【００７３】
上記第１および第２デコーダからの各対の出力は、スイッチドライバ回路装置２４における対応するスイッチドライバ２４へと供給される。例えば、出力ＴODD1，／ＴODD1，ＴEVEN1および／ＴEVEN1は、全てスイッチドライバ１に供給され、以下同様である。各スイッチドライバは、また、クロック整形器３０からクロック信号ＣＬＫODDおよびＣＬＫEVENも受信する。各スイッチドライバ回路は４個の駆動信号を生成するが、これらの駆動信号はスイッチ回路装置２６における対応スイッチ回路に供給される。各スイッチ回路はまた、電流源２８1〜２８nの１つから電流を受信し、その電流を、該スイッチ回路の入力で受信した駆動信号に従って２個の出力端子ＯＵＴＡおよびＯＵＴＢの一方へと切換える。
【００７４】
図７および図８はそれぞれ、本発明の実施例に係るスイッチドライバ３６および差動スイッチ回路３８を示している。スイッチドライバ３６は図６のスイッチドライバ回路装置２４における１つのスイッチドライバであり、且つ、差動スイッチ回路３８は図６に示されたスイッチ回路装置２６における１つのスイッチ回路である。
【００７５】
図７を参照するとスイッチドライバ３６は、スイッチＳＷ５〜ＳＷ８から成る第１スイッチドライバ回路と、スイッチＳＷ１〜ＳＷ４から成る第２スイッチドライバ回路とを備える。作動時に、上記第１スイッチドライバ回路は図６における第１デコーダ回路２０からの信号ＴODDおよび／ＴODDと、図６におけるクロック整形器３０からのクロック信号ＣＬＫODDとを受信する。上記第２スイッチドライバ回路は、図６における第２デコーダ回路２２からの信号ＴEVENおよび／ＴEVENと、図６におけるクロック整形器３０からのクロック信号ＣＬＫEVENとを受信する。図７のスイッチドライバにおける各スイッチはアクティブロウであり、すなわち、それらの制御入力が『Ｌ』のときに電圧がＯＮに切換わる。
【００７６】
図７のスイッチドライバにおいて、ＴEVENが『Ｌ』のとき、スイッチＳＷ１およびＳＷ４は閉成され、スイッチＳＷ２およびＳＷ３は開成される。また、ＴEVENが『Ｈ』のとき、スイッチＳＷ１およびＳＷ４は開成され且つスイッチＳＷ２およびＳＷ３は閉成される。そのため、ＣＬＫEVENが『Ｈ』のとき、出力ＶS3およびＶS4の両者が『Ｈ』である。ＣＬＫEVENが『Ｌ』のとき、出力ＶS3はＴEVENに従い且つ出力ＶS4はＴEVENの逆である。スイッチＳＷ５，ＳＷ６，ＳＷ７およびＳＷ８は信号ＴODDおよびＣＬＫODDに応じて、同様に作動する。そのため、ＴODDの値に従って、ＣＬＫODDが『Ｈ』のときには出力ＶS1およびＶS2は『Ｈ』であり、且つ、ＣＬＫODDが『Ｌ』のときにはＶS1およびＶS2の一方が『Ｈ』であり且つ他方が『Ｌ』である。
【００７７】
次の表１は、上記の種々の出力信号が入力およびクロック信号によりどのように変化するかを要約している。
【００７８】
【表１】
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【００７９】
図７におけるスイッチドライバ３６からの出力ＶS1，ＶS2，ＶS3，ＶS4は、図８の差動スイッチ回路における対応入力ＶS1，ＶS2，ＶS3，ＶS4に供給される。
【００８０】
図８を参照すると差動スイッチ回路３８は、ノードＴＡＩＬとノードＯＵＴＡとの間に接続されたスイッチＳ１およびＳ３と、ノードＴＡＩＬとノードＯＵＴＢとの間に接続されたスイッチＳ２およびＳ４とを有する。スイッチＳ１〜Ｓ４は、スイッチドライバ３６によりそれぞれ提供される出力ＶS1〜ＶS4により駆動される制御入力を有する。スイッチＳ１〜Ｓ４はアクティブロウである。そのため、スイッチＳ１は、電圧ＶS1が『Ｈ』(“１”)の場合にＯＦＦであり且つ電圧ＶS1が『Ｌ』(“０”)のときにＯＮであり、以下同様である。
【００８１】
作動時に図７および図８の上記スイッチ回路装置は、入力信号ＴODD，／ＴODD，ＴEVENおよび／ＴEVENに従って、ノードＴＡＩＬにおける電流をノードＯＵＴＡおよびＯＵＴＢの一方に切換えるべく作用する。奇数回目のサイクルにおいては、ＴODDおよび／ＴODDの値に従ってＯＵＴＡおよびＯＵＴＢのいずれかに対してテールノードにおける電流を切換えるべくスイッチＳ１およびＳ２が使用される。偶数回目のサイクルにおいては、ＴEVENおよび／ＴEVENの値に従ってＯＵＴＡおよびＯＵＴＢのいずれかに対してテールノードにおける電流を切換えるべくスイッチＳ３およびＳ４が使用される。ＴODDおよび／ＴODDの値は偶数回目のサイクルにおいて変更され、且つ、ＴEVENおよび／ＴEVENの値は奇数回目のサイクルにおいて変更される。
【００８２】
そのため、データ信号ＴODD，／ＴODD，ＴEVENおよび／ＴEVENは適切なクロックエッジに先行して設定されることから、ＶS1〜ＶS4の変更のタイミングを制御するのは上記各データ信号ではなくクロック信号ＣＬＫODDおよびＣＬＫEVENである。これが意味するのは、ＴODD，／ＴODD，ＴEVENおよび／ＴEVENに対して特別のタイミング回路装置は不要であるということである。もし、このようなタイミング回路装置が必要とされたとすれば、タイミング回路装置は全てのセルに提供されなければならない。しかしながら、本実施例においては、全てのセルに対して共通のクロック整形器が提供される。該クロック整形器は、必要な回路装置の全体量をそれほど増大することなく、十分に良好なクロック信号のタイミングを達成するに必要な程度には複雑とされ得る。
【００８３】
クロック信号ＣＬＫODDおよびＣＬＫEVENはスイッチドライバ３６によりスイッチＳ１〜Ｓ４に対して直接的に供給されることから、クロックエッジと、対応する各スイッチの状態の変化との間には極めて短い時間遅延が在る。この時間遅延は短いことから、該時間遅延における一切の変動は小さい。さらに、(最終的な電流制御スイッチを除き)いずれのスイッチもクロックエッジにて状態を変える必要が無いので、このようなスイッチの切換え時間においてその他の場合には生ずるであろうランダムな不整合が存在しない。これは、種々のスイッチ回路により受信されるクロック信号における不整合が極めて小さいことを意味する。そのため、上記ＤＡＣにおける種々のスイッチ回路のタイミングの一切の不整合もまた小さい。例えば、本実施例のＤＡＣは１ｐｓ未満(例えば、０．８５ｐｓ)のタイミング不整合を有し得るが、公知のＤＡＣにおけるタイミング不整合は約８ｐｓである。このようにしてタイミング不整合を減少すると、出力信号における歪みの減少が助力され得る。
【００８４】
図７および図８の上記スイッチ回路装置においては、クロック信号ＣＬＫODDおよびＣＬＫEVENが『Ｈ』のとき、これらのクロック信号がＶDDと同一の電位を有することが重要である。そうでなければ、入力信号が変化し且つ対応するクロック信号が『Ｈ』のときに出力信号にグリッチが生じ得る。後に説明されるように、クロック信号ＣＬＫODDおよびＣＬＫEVENは図６に示されたクロック整形回路３０により慎重に制御される。
【００８５】
上記で論じられたように、奇数回目のサイクルにおいてはテールノードにおける電流をＯＵＴＡおよびＯＵＴＢのいずれかに切換えるべくスイッチＳ１およびＳ２の一方が使用され、偶数回目のサイクルにおいてはテールノードにおける電流をＯＵＴＡおよびＯＵＴＢのいずれかに切換えるべくスイッチＳ３およびＳ４の一方が使用される。そのため、新たなサイクルが開始する毎に、各スイッチの一方はＯＮに切換わり且つ各スイッチの他方はＯＦＦに切換わる。これは、入力データに関わらず、全てのクロックサイクルにおいて同一数のスイッチが状態を変えることを意味する。全てのクロックサイクルにおいて同一数のスイッチが状態を変えるように構成することにより、寄生容量に対する電流の流入および流出による利得エラーは入力データから独立され得る。図４および図５に関して上記で論じられたように、入力データに関する出力エラーの依存性を減少すると、出力信号に生ずる３次歪みが減少され得る。
【００８６】
図７および図８に示された回路装置は、該回路装置が電源から獲得した電流が入力データから独立しているという利点も有する。特に、各クロックサイクルにおいてスイッチ回路３６においては同一数のスイッチが状態を変えることから、該スイッチ回路により引き抜かれる電流は各サイクルにおいて同一である。これに加え、スイッチ回路３６により取り込まれる電流もまた各サイクルにおいて同一であることから、入力データに依存しない。上記回路により引き抜かれる電流をデータから独立して構成することにより、引き抜かれた電流による供給電圧の一切の変動もまたデータから独立する。これにより、各スイッチの切換え時間におけるデータ依存不整合が減少され得ることから、出力信号の歪みが減少され得る。
【００８７】
さらに、クロック整形器３０からスイッチドライバ３６および差動スイッチ回路３８により引き抜かれた電流は、各サイクルにおいてほぼ同一である。もし、異なる電流が引き抜かれたとすれば、クロックのタイミングが影響されて各スイッチのタイミングに影響し得る。上記回路装置が各サイクルにおいてクロック整形器３０から同一電流を引き抜くのを確実とすることにより、各サイクルにおいてクロック信号に関する一切の影響は同一となり、タイミング不整合の減少に繋がる。
【００８８】
図７に示されたスイッチドライバ３６のさらなる利点は、該スイッチドライバによりデコーダ２０，２２からネット電流が取り込まれないことである。これは、入力データ信号が状態を変更した場合でも上記スイッチドライバ内のノードはいずれも状態を変更しないからである。ネット電流の流れが無いことから、デコーダ２０，２２からの信号の値における変動は各スイッチ回路へと伝わらず、そのため、各スイッチの切換え時間に影響しない。これにより、切換え時間の不整合が減少されることで出力信号の歪みも減少され得る。
【００８９】
図６に示されるように、上記ＤＡＣ回路装置はディジタル部分およびアナログ部分に分割される。該ディジタル部分およびアナログ部分は、好ましくは、別の電源を有する。上記で論じられたように上記アナログ回路装置は、各クロックサイクルにおいて同一の電流を引き抜くように構成される。これによりアナログ電源は実質的に一定の電位に良好に制御される。これは重要である、と言うのも、アナログ電源における変動は出力信号に伝わり得るからである。対照的に、上記ディジタル回路装置により利用される電流は変化することから、ディジタル電源の電位は変動し得る。ただし、ディジタル電源の電位が規定限界内に留まるとすれば、電位の変動はディジタル回路装置にそれほど影響しない。本実施例においてはディジタル回路装置とアナログ回路装置との間においてデータに依存するネット電流が無いことから、ディジタル電源の電位における変動が上記アナログ回路装置に対して有する影響は最小限である。
【００９０】
必要なら、クロック整形器３０とスイッチドライバ３６との間、または、スイッチドライバ３６とスイッチ回路３８との間にはバッファが挿入され得る。このようなバッファは、負荷の駆動を助力するように必要なこともある。適切なバッファの例は、ソースホロワ(source follower)である。ソースホロワは切換わらないので、このようなソースホロワによりもたらされる遅延変動は僅かである。適切な場合には他の形式のバッファが使用され得る。ただし、デコーダ２０，２２とスイッチドライバ回路装置２４との間には、アナログ電源回路により給電されるバッファを使用しないのが好適である。これは、このようなバッファが入力データに依存する電流を取り込んでアナログ電源を阻害し得るからである。ただし、必要なら上記ディジタル回路装置とアナログ回路装置との間には、その主題が言及したことにより、本明細書中で援用される富士通株式会社による英国特許公報第ＧＢ２３５６７５０号に開示されたような平衡化ラッチが挿入され得る。
【００９１】
上記からは、図７および図８のスイッチ回路装置が入力信号のクロックおよび多重化の機能、ならびに、電流源からの電流の切換えの機能を実施することが理解される。これらの機能の全てはスイッチ回路装置において組合されることから、デコーダ回路装置とスイッチ回路装置との間における遅延は、これらの機能を実行するように別の回路が提供された場合と比較して、減少される。遅延が減少されることから、種々の信号間の遅延不整合も減少され、種々のスイッチ回路がそれらの電流源からの電流を切換える時間の不整合も減少する。これに加え、最終的な電流制御トランジスタのみがクロックエッジにて切換わることから、トランジスタ切換時間におけるランダムな不整合は最小化される。
【００９２】
図９には、図８の差動スイッチ回路３８の変形例が示される。図９の差動スイッチ回路は図８の回路と同一であるが、ノードＴＡＩＬには２個のトランジスタ４０，４２が接続される。これらのトランジスタは上記電流制御スイッチと同一手法であるが逆方向にＯＮおよびＯＦＦの切換えを行う。これらのトランジスタは、スイッチＳ１〜Ｓ４のゲートにおける電圧が変化するときに該スイッチＳ１〜Ｓ４により寄生容量に注入される／寄生容量から取出される電荷の相殺を助力するように使用される。トランジスタ４０，４２のゲートはそれぞれ、クロック信号ＣＬＫCCおよび／ＣＬＫCCに接続される。図１０に示されるように、これらは主要クロック信号ＣＬＫODDおよびＣＬＫEVENのほぼ逆である。そのため、トランジスタ４０，４２によれば、Ｓ１〜Ｓ４により寄与される寄生容量により引き起こされる電流に対して逆向きの電流が引き起こされる。このようにしてトランジスタ４０，４２は、出力端子へと流れる電流の変動の減少を助力する。
【００９３】
［クロック整形回路］
各セグメントにおけるスイッチドライバ回路装置に対して適用されるクロック信号ＣＬＫODDおよびＣＬＫEVENは、図６のクロック整形器３０により生成される。図１１には、上記クロック整形回路の各部分が示される。クロック整形器３０は、図１１に示されるように、接続されたスイッチＳ１１〜Ｓ２０を備える。これらのスイッチは、例えば、ＰＭＯＳ  ＦＥＴである。図１１においてＣＬＫおよびその相補／ＣＬＫは、ＤＡＣ変換周波数における入力クロックである。ＣＬＫSLRおよび／ＣＬＫSLRはＣＬＫおよび／ＣＬＫのバッファバージョンであり、遅い立ち上がり時間と速い立ち下がり時間とを有する。
【００９４】
次に、図１１および図１２を参照してクロック整形回路３０の作用を説明する。先ず、説明のためにスイッチＳ１９およびＳ２０は無視されるが、これらのスイッチの目的は後に説明される。種々のスイッチの初期状態は図１１に示されたものと仮定され、すなわち、Ｓ１１はＯＦＦであり、Ｓ１２はＯＮであり、Ｓ１３はＯＮであり、Ｓ１４はＯＦＦであり、Ｓ１５はＯＮであり、Ｓ１６はＯＦＦであり、Ｓ１７はＯＮであり且つＳ１８はＯＦＦである。そのため、出力ＣＬＫODDはＳ１７により『Ｈ』に保持され、出力ＣＬＫEVENはＳ１２により『Ｌ』に保持される。時間Ｔ＝０において、ＣＬＫは『Ｈ』から『Ｌ』へと変化し且つ／ＣＬＫは『Ｌ』から『Ｈ』へと変化する。入力クロックの変化に応じ、スイッチＳ１３〜Ｓ１６は直ちに状態を変える。これによりノードＡは『Ｈ』に引張られてスイッチＳ１７をＯＦＦに切換える一方、ノードＢは、依然として『Ｈ』であるノードＣに対してスイッチＳ１４を介して接続することで、スイッチＳ１８を暫時ＯＦＦに維持する。
【００９５】
Ｔ＝Δ(ΔはＣＬＫSLRおよび／ＣＬＫSLRを生成するように使用される上記バッファの遅延である)にて、スイッチＳ１１は高速にＯＮに切換わる、と言うのも、ＣＬＫSLRは高速の立ち下がり時間を有するからである。これにより、出力ＣＬＫODDは『Ｌ』へと引張られる。ノードＢは『Ｌ』へと低速で引張られるが、これは、スイッチＳ１１の抵抗およびプルアップスイッチＳ１８の高いゲート容量と、全てのスイッチドライバの負荷との組合せによるものである。スイッチＳ１２は低速にＯＦＦに切換わり始める、と言うのも、／ＣＬＫSLRは低速の立ち上がり時間を有するからである。この低速なＯＦＦ切換えのそのため、Ｓ１８がＯＮに切換わる直前まで、ＣＬＫEVENは『Ｌ』に保持される。ノードＢがスイッチスレッショルド電圧に到達したとき、Ｓ１８はＯＮに切換わる。ノードＢはＳ１４を介してノードＣに接続されることから、出力ＣＬＫODDが上記スイッチスレッショルド電圧以下に降下するとＳ１８のみがＯＮに切換わる。Ｓ１８がＯＮに切換わったとき、出力ＣＬＫEVENは『Ｈ』へと引張られる。
【００９６】
重要な点として、ＣＬＫEVENの『Ｌ』出力は上昇し始める以前はそれほど変化しない、と言うのも、この出力は上記差動スイッチ回路に直接的に接続されていることからＣＬＫEVENの値における一切の変動はテール電圧ＶTAILに帰着するからである。このそのため、Ｓ１８がＯＮに切換わる直前までＳ１２がＯＮに留まることが重要である。もし、Ｓ１２がＯＦＦに切換わるのが早すぎると、『Ｌ』出力信号は不確定となり、出力信号の変動にも繋がる。ただし、もし、Ｓ１２がＳ１８と同時にＯＮとなると、Ｓ１８およびＳ１２を通る貫通電流(shoot-through current)が『Ｌ』出力信号を混乱させる。そのため、スイッチＳ１２およびＳ１８のタイミングは、全てのプロセス、電圧および温度(ＰＶＴ)の変動を考慮し、貫通が無いように設定される。実際問題としてこれはＳ１２が僅かに早期にＯＦＦに切換わる傾向となることを意味するが、これは全てのＰＶＴ変動に関して十分な性能を達成するためには容認される。
【００９７】
次のクロックエッジにおいてＣＬＫが『Ｌ』から『Ｈ』へと変化し、且つ、／ＣＬＫが『Ｈ』から『Ｌ』へと変化したときには上記に対応した変化が生ずることから、出力ＣＬＫEVENが先ず最初に『Ｌ』へと降下し始め、ＣＬＫEVENが上記スイッチスレッショルド電圧に到達したときにのみ出力ＣＬＫODDが上昇し始める。
【００９８】
図１１に示された抵抗４４，４５は、出力クロック経路に付加された抵抗器である。これらの抵抗器によれば、出力クロック信号のプルダウン速度を調節することで該出力クロック信号のタイミングに対して調節が行われ得る。
【００９９】
主要プルダウンスイッチＳ１１およびＳ１２のそれぞれに続くのは、小型のスイッチＳ１９およびＳ２０である。これらのスイッチは、大型のスイッチＳ１１およびＳ１２がＯＦＦに切換えられたときに、そのスイッチＳ１１およびＳ１２のクロック通過供給の結果として『Ｌ』出力信号内に圧送される注入電荷の幾分かを吸収するように使用される。例えば、Ｓ１２がＯＦＦに切換わるとき、ＣＬＫEVENは瞬間的に高インピーダンス状態に入る。スイッチＳ１２のゲート／ソース容量を介してノードＤに注入される一切の電荷によれば、ＣＬＫEVENの『Ｌ』出力における変動が引き起こされる。スイッチＳ１９およびＳ２０は、ＣＬＫSLRおよび／ＣＬＫSLRを生成するように使用されるバッファに由来する制御信号ＣＬＫLおよび／ＣＬＫLにより駆動される。そのため、スイッチＳ１９およびＳ２０は、それらに対応するスイッチＳ１１およびＳ１２よりも僅かに後でＯＮに切換えられ、Ｓ１１およびＳ１２の低速制御信号により引き起こされた注入電荷を吸収する。スイッチＳ１９およびＳ２０のサイズは、注入電荷を可及的に大量に吸収するが、そのスイッチ自体は、大量の電荷の注入は行わないための折衷策である。実際問題として、スイッチＳ１９およびＳ２０は、Ｓ１１およびＳ１２の約１／４とされ得る。必要なら、適切な駆動回路装置と共に、さらに小さなサイズのスイッチも提供され得る。
【０１００】
クロック整形回路３０の『Ｌ』電圧は、出力クロック信号ＣＬＫODDおよびＣＬＫEVENの必要な電圧振幅(voltage swing)を与えるべく設定される。必要な電圧振幅は、各アナログセルにおける差動スイッチ回路の各スイッチのゲート／ソース電圧に関連する。本実施例において、ノードＴＡＩＬにおける電圧は約１．８Ｖである。プロセス、電圧および温度における変動に関わらず十分な電圧振幅が在るのを確実にするように上記クロック整形回路は、図８のスイッチＳ１，Ｓ２，Ｓ３およびＳ４のスレッショルド電圧ＶTおよびドレン／ソース飽和電圧ＶDS(sat)を追尾する。
【０１０１】
図１３は、クロック整形回路３０の『Ｌ』電圧を設定するように使用される回路を示している。デバイスＭＳＷは、可及的にスイッチＳ１〜Ｓ４と同様に作成されてこれらのスイッチに可及的に接近して載置されるスイッチである。出力増幅器４６は、必要な電流を上記クロック整形回路に対し供給するように設計される。上記回路から引き抜かれた高速電流スパイクを供給するように減結合コンデンサ４８が提供される。
【０１０２】
［スキュー補償回路］
上記クロック整形回路に入力される信号ＣＬＫおよび／ＣＬＫが歪められると、クロック整形回路における各スイッチのタイミングが変化して電流の不都合な貫通が生じ得る。クロックスキュー(clock skew)は、クロック信号およびその相補信号が同一の時間で変化しないクロックエッジを有するときに生ずる。図１４は、クロックスキューの２つの例を示している。第１の例において、各クロック信号はその相補信号が『Ｈ』から『Ｌ』へと変化する前に『Ｌ』から『Ｈ』へと変化する。第２の例においては、各クロック信号はその相補信号が『Ｌ』から『Ｈ』へと変化する前に『Ｈ』から『Ｌ』へと変化する。２つの場合の任意の組合せも生じ得る。
【０１０３】
クロックスキューを補償するように、クロック整形回路３０の入力には、図６に示されるようなクロックスキュー補償回路３２が提供される。クロックスキュー補償回路３２は、入力クロック信号ＣＬＫINおよび／ＣＬＫINを受信してクロック信号ＣＬＫおよび／ＣＬＫを出力する。上記回路は、最も遅いエッジを備えた入力クロックを用いて出力クロック信号が常に状態を変えるように構成される。
【０１０４】
図１５は、クロックスキュー補償回路３２の一部を示している。クロックスキュー補償回路は、ＮＡＮＤゲート５０，５２、インバータ５４，５６，５８，６０，６２，６４、スイッチ５５，６１、および、デュアル入力インバータ６６，６８を備えている。図１６に示されるように、インバータ６６，６８のそれぞれは、別のｐゲート(ｐｇ)入力およびｎゲート(ｎｇ)入力を備えたｐチャネルＭＯＳＦＥＴ７０およびｎチャネルＭＯＳＦＥＴ７２を備える。
【０１０５】
図１５を参照すると、ＮＡＮＤゲート５０は、一方の入力で信号ＣＬＫINを、且つ、他方の入力でＮＡＮＤゲート５２からの出力を受信する。ＮＡＮＤゲート５２は一方の入力で信号／ＣＬＫINを、且つ、他方の入力でＮＡＮＤゲート５０からの出力を受信する。そのため、ＮＡＮＤゲート５０および５２は、フリップフロップ回路を形成する。ＮＡＮＤゲート５０からの出力は、インバータ５４および５６を介してインバータ６６のｐゲート入力へ、且つ、スイッチ５５およびインバータ５８を介してインバータ６８のｎゲート入力へと供給される。ＮＡＮＤゲート５２からの出力は、インバータ６０および６２を介してインバータ６８のｐゲート入力へ、且つ、スイッチ６１およびインバータ６４を介してインバータ６６のｎゲート入力へと供給される。スイッチ５５，６１は、インバータ５４および６０により発生されたのと同一の遅延をもたらすように提供される。
【０１０６】
図１５に示されるように、もし、ＣＬＫINが『Ｈ』であり且つ／ＣＬＫINが『Ｌ』なら、ＮＡＮＤゲート５０の出力は『Ｌ』であり且つＮＡＮＤゲート５２の出力は『Ｈ』である。入力クロック信号ＣＬＫINおよび／ＣＬＫINが変化したときにＮＡＮＤゲート５０の出力は、ＣＬＫINが『Ｌ』になるか／ＣＬＫINが『Ｈ』になるか、早期に生じた方の時点で『Ｈ』となる。ただし、ＮＡＮＤゲート５２の出力は、ＣＬＫINが『Ｌ』であり且つ／ＣＬＫINが『Ｈ』であるときにのみ『Ｌ』となる。そのため、ＮＡＮＤゲート５０の出力は入力クロックの最初のクロックエッジで変化し、ＮＡＮＤゲート５２の出力は入力クロックの最後のクロックエッジで変化する。ＮＡＮＤゲート５０，５２はＣＬＫINが『Ｌ』から『Ｈ』に変化し且つ／ＣＬＫINが『Ｈ』から『Ｌ』に変化するときに逆の様式で機能することから、ＮＡＮＤゲート５２の出力は最初のクロックエッジで変化し且つＮＡＮＤゲート５０の出力は最後のクロックエッジで変化する。そのため、『Ｈ』入力を有する方のＮＡＮＤゲートが最初のクロックエッジで状態を変更し、且つ、『Ｌ』入力を有する方のＮＡＮＤゲートが最後のクロックエッジで状態を変えることが理解され得る。そのため、ＮＡＮＤゲートの出力は常に、最初のクロックエッジにて『Ｌ』から『Ｈ』に且つ最後のクロックエッジにて『Ｈ』から『Ｌ』へと変化する。
【０１０７】
インバータ６６は、ｐゲート入力ではＮＡＮＤゲート５０からのバッファ済非反転出力を、且つ、ｎゲート入力ではＮＡＮＤゲート５２からのバッファ済反転出力を受信する。同様にインバータ６８は、ｐゲート入力ではＮＡＮＤゲート５２からのバッファ済非反転出力を、且つ、ｎゲート入力ではＮＡＮＤゲート５０からのバッファ済反転出力を受信する。そのため、インバータ６６，６８のそれぞれのｐゲート入力は常に、入力クロックの最初のエッジにて『Ｌ』から『Ｈ』へと変化し且つ入力クロックの最後のエッジにて『Ｈ』から『Ｌ』へと変化する。同様に、上記ｎゲート入力は常に、最初のエッジにて『Ｈ』から『Ｌ』へ且つ最後のエッジにて『Ｌ』から『Ｈ』へと変化する。これにより、図１６におけるトランジスタ７０，７２が両者同時にＯＮとはならないことが確実とされる。最初のクロックエッジと最後のクロックエッジとの間において、両トランジスタはＯＦＦであり且つ上記インバータの出力は高インピーダンスである。
【０１０８】
クロックスキュー補償回路３２は、また、クロック整形回路３０に対する信号ＣＬＫINおよび／ＣＬＫINと入力ＣＬＫおよび／ＣＬＫとの間に必要な緩衝も提供する。このような緩衝は上記クロック整形回路により呈される負荷に対して必要な駆動電流を提供するように如何なる場合にも必要とされることから、クロックスキュー補償回路３２は全体的な回路設計態様に関して殆ど複雑さを加えない。
【０１０９】
スキュー補償回路３２は、上記以外のＤＡＣ設計態様と共に使用され得る。スキュー補償回路３２は、また、ＤＡＣ以外のタイミング感受性の用途でも使用され得る。
【０１１０】
上記の実施例は差動スイッチ回路において切換用ｐチャネルトランジスタを採用したが、本発明は他の実施例において切換用ｎチャネルトランジスタ(および電流源に代えて電流シンク[current sink])を採用した電流スイッチ回路装置に適用され得る。この場合、供給ラインの極性、および、スイッチドライバ回路装置における各トランジスタの導通形式は、上記の逆とされる。
【０１１１】
本発明の実施例はサモメタコード化を用いたＤＡＣに関して記述されたが、他の形式のコード化が使用され得る。本発明が適用され得るＤＡＣにおいて、電流源のそれぞれは実質的に同一の電流を通過させ得るか、或いは、異なる電流を通過させ得る。
【０１１２】
上記の実施例はＤＡＣでの使用に適していたが、他の実施例において本発明は、アナログ回路装置に印加される一個以上のディジタル信号が高い周波数にて生成されるべき任意の適切な種類の混合信号回路装置に対して適用され得る。例えば、本発明は、プログラマブルな電流生成、ミキサ、および、アナログ／ディジタル変換器においても適用され得る。
【０１１３】
（付記１）  入力データ信号に従って一連のスイッチ動作をそれぞれが実行可能な複数のアナログセグメントを備えたセグメント化混合信号回路装置であって、
前記全てのセグメントに対して共通に提供される整形済クロック信号を受信するように、且つ、
前記共通の整形済クロック信号の形状により決定される様式にて各スイッチ動作を実行するように、構成されることを特徴とするセグメント化混合信号回路装置。
【０１１４】
（付記２）  付記１に記載のセグメント化混合信号回路装置において、
前記各アナログセグメントは、前記入力データ信号から実質的に独立したネット電流を電源から引き抜くように、構成されることを特徴とするセグメント化混合信号回路装置。
【０１１５】
（付記３）  付記１または２に記載のセグメント化混合信号回路装置において、
前記各アナログセグメントは、前記入力データ信号が当該データ信号中のデータから実質的に独立したネット電流を有するように構成されることを特徴とするセグメント化混合信号回路装置。
【０１１６】
（付記４）  付記１〜３のいずれか１項に記載のセグメント化混合信号回路装置において、
該セグメント化混合信号回路装置は、前記整形済クロック信号が前記入力データ信号から実質的に独立したネット電流を有するように構成されることを特徴とするセグメント化混合信号回路装置。
【０１１７】
（付記５）  付記１〜４のいずれか１項に記載のセグメント化混合信号回路装置において、
前記各アナログセグメントは、
前記スイッチ動作を実施する差動スイッチ回路と、
前記入力データ信号および前記整形済クロック信号を受信し、前記差動スイッチ回路に対して駆動信号を出力するように構成されたスイッチドライバ回路装置と、を備えることを特徴とするセグメント化混合信号回路装置。
【０１１８】
（付記６）  付記５に記載のセグメント化混合信号回路装置において、
前記各アナログセグメントにおける前記スイッチドライバ回路装置は、別の入力データ信号および別の整形済クロック信号を受信し、前記差動スイッチ回路に対して駆動信号を供給する複数のスイッチドライバ回路を備えることを特徴とするセグメント化混合信号回路装置。
【０１１９】
（付記７）  付記６に記載のセグメント化混合信号回路装置において、
前記各スイッチドライバ回路は、
相補入力データ信号を受信する第１および第２データノードと、
整形済クロック信号を受信するクロックノードと、
前記差動スイッチ回路に対して駆動信号を供給する第１および第２出力ノードと、
前記クロックノードを前記第１出力ノードに接続する第１スイッチと、
前記クロックノードを前記第２出力ノードに接続する第２スイッチと、を備え、当該スイッチドライバ回路は、前記第１および第２スイッチがクロックエッジで状態を変えないように構成されることを特徴とするセグメント化混合信号回路装置。
【０１２０】
（付記８）  付記７に記載のセグメント化混合信号回路装置において、
前記各スイッチドライバ回路は、前記入力データ信号に従った第１状態および第２状態を有し、
前記クロックノードは、前記第１状態において前記第１出力ノードに接続され且つ前記第２状態において前記第２出力ノードに接続されることを特徴とするセグメント化混合信号回路装置。
【０１２１】
（付記９）  付記７または８に記載のセグメント化混合信号回路装置において、
前記入力データ信号が第１状態を有するとき、前記第１スイッチは導通して前記第２スイッチは非導通であり、且つ、
前記入力データ信号が第２状態を有するとき、前記第２スイッチは導通して前記第１スイッチは非導通であることを特徴とするセグメント化混合信号回路装置。
【０１２２】
（付記１０）  付記９に記載のセグメント化混合信号回路装置において、
前記第２出力ノードは、前記スイッチドライバ回路が前記第１状態に在るときに所定電位を有するノードに接続され、且つ、
前記第１出力ノードは、前記スイッチドライバ回路が前記第２状態に在るときに所定電位を有するノードに接続されることを特徴とするセグメント化混合信号回路装置。
【０１２３】
（付記１１）  付記１０に記載のセグメント化混合信号回路装置において、
前記各スイッチドライバ回路は、
所定電位を有するノードに対して前記第１出力ノードを接続する第３スイッチと、
所定電位を有するノードに対して前記第２出力ノードを接続する第４スイッチと、を備え、当該スイッチドライバ回路は、前記第３および第４スイッチがクロックエッジで状態を変えないように構成されることを特徴とするセグメント化混合信号回路装置。
【０１２４】
（付記１２）  付記１１に記載のセグメント化混合信号回路装置において、
前記入力データ信号が前記第１状態に在るとき、前記第３スイッチは非導通で前記第４スイッチは導通し、且つ、
前記入力データ信号が前記第２状態に在るとき、前記第３スイッチは非導通で前記第４スイッチは導通することを特徴とするセグメント化混合信号回路装置。
【０１２５】
（付記１３）  付記７〜１２のいずれか１項に記載のセグメント化混合信号回路装置において、
前記スイッチドライバ回路は、そのデータ入力ノードに接続されてデータ依存電流を取り込むバッファを含まないことを特徴とするセグメント化混合信号回路装置。
【０１２６】
（付記１４）  付記５〜１３のいずれか１項に記載のセグメント化混合信号回路装置において、
前記各アナログセグメントにおける前記差動スイッチ回路は、該差動スイッチ回路の共通ノードを前記入力データ信号に従って当該差動スイッチ回路の第１および第２ノードの一方に接続する複数のスイッチを備え、前記差動スイッチ回路は、前記整形済クロック信号の各サイクルにおいて同一数のスイッチが状態を変えるように構成されることを特徴とするセグメント化混合信号回路装置。
【０１２７】
（付記１５）  付記１４に記載のセグメント化混合信号回路装置において、
前記差動スイッチ回路は、
前記共通ノードと前記第１ノードとの間に接続された第１および第３スイッチと、
前記共通ノードと前記第２ノードとの間に接続された第２および第４スイッチとを備え、
該差動スイッチ回路は、
前記整形済クロック信号の少なくとも１つのサイクルにおいて、前記入力データ信号に従って前記第１および第２スイッチの一方は導通して他方は非導通となり、且つ、
前記整形済クロック信号の少なくとも１つの他のサイクルにおいて、前記入力データ信号に従って前記第３および第４スイッチの一方は導通して他方は非導通となるように構成されることを特徴とするセグメント化混合信号回路装置。
【０１２８】
（付記１６）  付記１５に記載のセグメント化混合信号回路装置において、該セグメント化混合信号回路装置は、前記整形済クロック信号の交互の第１および第２サイクルで動作可能であり、
前記第１サイクルにおいて、前記第１および第２スイッチの一方は導通して他方は非導通となり、且つ、
前記第２サイクルにおいて、前記第３および第４スイッチの一方は導通して他方は非導通となることを特徴とするセグメント化混合信号回路装置。
【０１２９】
（付記１７）  付記１４〜１６のいずれか１項に記載のセグメント化混合信号回路装置において、
前記差動スイッチ回路は、ｎ≧２として、ｎ対のスイッチを備え、該各対の一方のスイッチは前記共通ノードと前記第１ノードとの間に接続されて他方のスイッチは前記共通ノードと前記第２ノードとの間に接続され、
前記回路は、ｎサイクルの反復シーケンスで動作可能であり、
前記回路は、シーケンスの各サイクルにおいて、前記入力データ信号に従って当該対の一方のスイッチは導通して他方のスイッチは非導通となり、且つ、他の対の各スイッチは非導通となるように異なる対のスイッチが制御されるように構成されることを特徴とするセグメント化混合信号回路装置。
【０１３０】
（付記１８）  付記５〜１１のいずれか１項に従属したときの付記１７に記載のセグメント化混合信号回路装置において、
前記各駆動回路は、一対のスイッチに対する駆動信号を供給するように構成されることを特徴とするセグメント化混合信号回路装置。
【０１３１】
（付記１９）  付記１〜１８のいずれか１項に記載のセグメント化混合信号回路装置において、さらに、
前記整形済クロック信号を供給するように、前記アナログセグメントのそれぞれに対して共通に設けられたクロック整形回路を備えることを特徴とするセグメント化混合信号回路装置。
【０１３２】
（付記２０）  付記１９に記載のセグメント化混合信号回路装置において、
前記整形済クロック信号は、スイッチ動作の異なるパートを異なる時点で行うように構成されることを特徴とするセグメント化混合信号回路装置。
【０１３３】
（付記２１）  付記１９または２０に記載のセグメント化混合信号回路装置において、
前記整形済クロック信号は、相互にオフセットされたクロックエッジを有する２つのクロック信号を備えることを特徴とするセグメント化混合信号回路装置。
【０１３４】
（付記２２）  付記１９〜２１のいずれか１項に記載のセグメント化混合信号回路装置において、
前記整形済クロック信号は、異なる立ち上がり時間および／または立ち下がり時間を持ったクロックエッジを有する２つのクロック信号を備えることを特徴とするセグメント化混合信号回路装置。
【０１３５】
（付記２３）  付記１９〜２２のいずれか１項に記載のセグメント化混合信号回路装置において、
前記アナログセグメントにおけるスイッチを導通状態から非導通状態へと変化させるクロック信号のエッジは、前記アナログセグメントにおける別のスイッチを非導通状態から導通状態へと変化させるクロック信号の対応エッジに関して遅延されることを特徴とするセグメント化混合信号回路装置。
【０１３６】
（付記２４）  付記２３に記載のセグメント化混合信号回路装置において、
前記遅延エッジを持った前記クロック信号は、前記非導通状態から前記導通状態まで変化しつつある前記スイッチが少なくとも部分的に導通するまで、実質的に一定の電位に維持されることを特徴とするセグメント化混合信号回路装置。
【０１３７】
（付記２５）  付記１９〜２４のいずれか１項に記載のセグメント化混合信号回路装置において、
前記各クロック信号は、前記アナログセグメントにおけるスイッチを導通させる状態において、前記スイッチの動作特性の変化を追尾する電位を有することを特徴とするセグメント化混合信号回路装置。
【０１３８】
（付記２６）  付記１０に従属したときの付記１９〜２５のいずれか１項に記載のセグメント化混合信号回路装置において、
前記各クロック信号は、前記アナログセグメントにおけるスイッチを非導通とする状態において、前記所定電位に実質的に等しい電位を有することを特徴とするセグメント化混合信号回路装置。
【０１３９】
（付記２７）  付記１９〜２６のいずれか１項に記載のセグメント化混合信号回路装置において、さらに、
２つの相補入力クロック信号を受信すると共に、スキューが減少された２つの相補出力クロック信号を前記クロック整形回路に出力するスキュー補償回路を備えることを特徴とするセグメント化混合信号回路装置。
【０１４０】
（付記２８）  付記２７に記載のセグメント化混合信号回路装置において、
前記スキュー補償回路は、前記出力クロック信号がその状態を前記入力クロック信号の最も遅いエッジにより決定される時点で変化させるように構成されることを特徴とするセグメント化混合信号回路装置。
【０１４１】
（付記２９）  付記２８に記載のセグメント化混合信号回路装置において、
前記出力クロック信号は、前記入力クロック信号の最も早期のエッジと、対応する最も遅いエッジとの間の期間において高インピーダンスであることを特徴とするセグメント化混合信号回路装置。
【０１４２】
（付記３０）  付記２７〜２９のいずれか１項に記載のセグメント化混合信号回路装置において、
前記スキュー補償回路は、前記出力クロック信号を出力する第１および第２インバータを備え、
該各インバータは、高電位および低電位の間に直列接続された２つのスイッチを備え、
該各インバータは、前記入力クロック信号が状態を変えるときに、導通状態に在るスイッチは前記最も早期のクロックエッジを有するクロック信号により決定される時点で非導通状態へと変化させられ、且つ、非導通状態に在るスイッチは前記最も遅いクロックエッジを有する前記クロック信号により決定される時点で導通状態へと変化させられることを特徴とするセグメント化混合信号回路装置。
【０１４３】
（付記３１）  付記１〜３０のいずれか１項に記載のセグメント化混合信号回路装置において、さらに、
入力ディジタル信号を受信すると共に、前記アナログセグメントのそれぞれに対してデータ信号を出力するデコーダ回路装置を備えることを特徴とするセグメント化混合信号回路装置。
【０１４４】
（付記３２）  付記６に従属したときの付記３１に記載のセグメント化混合信号回路装置において、
前記デコーダ回路装置は、複数のデコーダ回路を備え、該各デコーダ回路は、前記アナログセグメントのそれぞれにおける前記スイッチドライバ回路の１つに対してデータ信号を出力するように構成されることを特徴とするセグメント化混合信号回路装置。
【０１４５】
（付記３３）  付記３２に記載のセグメント化混合信号回路装置において、
前記各デコーダ回路は、対応する駆動回路に供給された前記クロック信号が前記差動スイッチ回路のスイッチの状態を変化させるのを防止する状態に在る期間に当該デコーダ回路のデータ信号が状態を変化させるように構成されることを特徴とするセグメント化混合信号回路装置。
【０１４６】
（付記３４）  付記１〜３３のいずれか１項に記載のセグメント化混合信号回路装置において、
前記各セグメントは、電流源から流れて来る或いは電流シンクへと流れて行く電流を切換えるように構成されることを特徴とするセグメント化混合信号回路装置。
【０１４７】
（付記３５）  付記１〜３４のいずれか１項に記載のセグメント化混合信号回路装置を備えることを特徴とするディジタル／アナログ変換器。
【０１４８】
（付記３６）  スイッチ回路を駆動するスイッチドライバ回路であって、
入力データ信号を受信するデータノードと、
クロック信号を受信するクロックノードと、
前記スイッチ回路に対して駆動信号を供給する第１および第２出力ノードと、
前記クロックノードを前記第１出力ノードへと接続する第１スイッチと、
前記クロックノードを前記第２出力ノードへと接続する第２スイッチと、を備え、前記スイッチドライバ回路は、前記クロックノードで受信されたクロック信号が状態を変えるときに前記第１および第２スイッチは状態を変えないように構成されることを特徴とするスイッチドライバ回路。
【０１４９】
（付記３７）  付記３６に記載のスイッチドライバ回路において、該スイッチドライバ回路は、前記入力データ信号に従った第１状態および第２状態を有し、前記クロックノードは、前記第１状態において前記第１出力ノードに接続され且つ前記第２状態において前記第２出力ノードに接続されることを特徴とするスイッチドライバ回路。
【０１５０】
（付記３８）  付記３６または３７に記載のスイッチドライバ回路において、前記入力データ信号が第１状態を有するときに前記第１スイッチは導通して前記第２スイッチは非導通となり、且つ、
前記入力データ信号が第２状態を有するときに前記第２スイッチは導通して前記第１スイッチは非導通となることを特徴とするスイッチドライバ回路。
【０１５１】
（付記３９）  付記３８に記載のスイッチドライバ回路において、前記第２出力ノードは、前記スイッチドライバ回路が前記第１状態に在るときに所定電位を有するノードに接続され、且つ、
前記第１出力ノードは、前記スイッチドライバ回路が前記第２状態に在るときに所定電位を有するノードに接続されることを特徴とするスイッチドライバ回路。
【０１５２】
（付記４０）  付記３９に記載のスイッチドライバ回路において、さらに、
所定電位を有するノードに対して前記第１出力ノードを接続する第３スイッチと、
所定電位を有するノードに対して前記第２出力ノードを接続する第４スイッチと、を備え、該スイッチドライバ回路は前記第３および第４スイッチがクロックエッジで状態を変えないように構成されることを特徴とするスイッチドライバ回路。
【０１５３】
（付記４１）  付記４０に記載のスイッチドライバ回路において、前記入力データ信号が前記第１状態に在るとき、前記第３スイッチは非導通で前記第４スイッチは導通し、且つ、
前記入力データ信号が前記第２状態に在るとき、前記第３スイッチは非導通で前記第４スイッチは導通することを特徴とするスイッチドライバ回路。
【０１５４】
（付記４２）  付記３６〜４１のいずれか１項に記載のスイッチドライバ回路において、該スイッチドライバ回路は、前記データノードを介して流れるネット電流が前記入力データから独立するように構成されることを特徴とするスイッチドライバ回路。
【０１５５】
（付記４３）  付記３６〜４２のいずれか１項に記載のスイッチドライバ回路において、該スイッチドライバ回路は、前記クロックノードを介して流れるネット電流が前記入力データから独立するように構成されることを特徴とするスイッチドライバ回路。
【０１５６】
（付記４４）  付記３６〜４３のいずれか１項に記載のスイッチドライバ回路を複数備えるスイッチドライバ回路装置であって、
前記各スイッチドライバ回路が別のデータ信号およびクロック信号を受信するように、且つ、複数のスイッチを有する共通の差動スイッチ回路を駆動する駆動信号を出力するように構成されることを特徴とするスイッチドライバ回路装置。
【０１５７】
（付記４５）  入力ディジタル信号に従ってその第１および第２ノードの一方に対してその共通ノードを接続するように一連のクロックサイクルで動作可能なスイッチ回路装置であって、
前記スイッチ回路装置は、前記共通ノードを前記第１および第２ノードに接続する複数のスイッチを備え、
前記スイッチ回路装置は、作動時において同一数のスイッチが各クロックサイクルにおいて状態を変えるように構成されることを特徴とするスイッチ回路装置。
【０１５８】
（付記４６）  付記４５に記載のスイッチ回路装置において、
該スイッチ回路装置は、前記共通ノードと前記第１ノードとの間に接続された第１および第３スイッチと、前記共通ノードと前記第２ノードとの間に接続された第２および第４スイッチと、を備え、
当該スイッチ回路装置は、
前記一連のサイクルの少なくとも１つのサイクルにおいて、前記入力データ信号に従って前記第１および第２スイッチの一方は導通で他方は非導通とし、且つ、
前記一連のサイクルの少なくとも１つの他のサイクルにおいて、前記入力データ信号に従って前記第３および第４スイッチの一方は導通で他方は非導通とするように構成されることを特徴とするスイッチ回路装置。
【０１５９】
（付記４７）  付記４６に記載のスイッチ回路装置において、該スイッチ回路装置は、前記整形済クロック信号の交互の第１および第２サイクルで動作可能であり、
前記第１サイクルにおいて、前記第１および第２スイッチの一方は導通して他方は非導通となり、且つ、
前記第２サイクルにおいて、前記第３および第４スイッチの一方は導通して他方は非導通となることを特徴とするスイッチ回路装置。
【０１６０】
（付記４８）  付記４５〜４７のいずれか１項に記載のスイッチ回路装置であって、該スイッチ回路装置は、ｎ≧２として、ｎ対のスイッチを備え、各対の一方のスイッチは前記共通ノードと前記第１ノードとの間に接続されて他方のスイッチは前記共通ノードと前記第２ノードとの間に接続され、
前記スイッチ回路装置は、ｎサイクルの反復シーケンスで動作可能であり、
前記スイッチ回路装置は、シーケンスの各サイクルにおいて、前記入力データ信号に従って当該対の一方のスイッチは導通して他方のスイッチは非導通となり、且つ、他の対の各スイッチは非導通となるように異なる対のスイッチが制御されるように構成されることを特徴とするスイッチ回路装置。
【０１６１】
（付記４９）  付記４５〜４８のいずれか１項に記載のスイッチ回路装置であって、前記複数のスイッチはトランジスタであることを特徴とするスイッチ回路装置。
【０１６２】
（付記５０）  付記４５〜４９のいずれか１項に記載のスイッチ回路装置であって、さらに、
前記複数のスイッチの少なくとも１つに関連する容量に対する電流の影響を補償するように前記共通ノードに接続された容量素子を備えることを特徴とするスイッチ回路装置。
【０１６３】
（付記５１）  付記５０に記載のスイッチ回路装置において、前記容量素子は、前記スイッチ回路に供給されるクロック信号の少なくとも略相補である信号が供給されるトランジスタであることを特徴とするスイッチ回路装置。
【０１６４】
（付記５２）  付記４５〜５１のいずれか１項に記載のスイッチ回路装置であって、さらに、
前記入力ディジタル信号とクロック信号とを受信するように、且つ、前記複数のスイッチに駆動信号を供給するように構成されたスイッチドライバ回路装置を備えることを特徴とするスイッチ回路装置。
【０１６５】
（付記５３）  ２つの相補入力クロック信号を受信すると共に、スキューが減少された２つの相補出力クロック信号を出力するスキュー補償回路装置であって、
前記スキュー補償回路装置は、前記出力クロック信号を出力する第１および第２インバータを備え、
前記各インバータは、高電位および低電位の間に直列接続された２つのスイッチを備え、
前記各インバータは、前記入力クロック信号が状態を変えるときに、導通状態に在るスイッチは最も早期のクロックエッジを有するクロック信号により決定される時点で非導通状態に変化させられ、且つ、非導通状態に在るスイッチは最も遅いクロックエッジを有する前記クロック信号により決定される時点で導通状態に変化させられるように構成されることを特徴とするスキュー補償回路装置。
【０１６６】
（付記５４）  付記５３に記載のスキュー補償回路装置において、
前記各インバータにおいて、一方のスイッチはｐチャネル電界効果トランジスタで他方のスイッチはｎチャネル電界効果トランジスタであり、該２つのトランジスタは。それぞれのゲートに対する分かれた入力を有することを特徴とするスキュー補償回路装置。
【０１６７】
（付記５５）  付記５３または５４に記載のスキュー補償回路装置において、さらに、
第１ＮＡＮＤゲートおよび第２ＮＡＮＤゲートを備え、
前記第１ＮＡＮＤゲートは、その入力で入力クロック信号と前記第２ＮＡＮＤゲートの出力とを受け取り、
前記第２ＮＡＮＤゲートは、その入力で前記相補入力クロック信号と前記第１ＮＡＮＤゲートの出力とを受け取り、
前記第１および第２ＮＡＮＤゲートの出力は、前記第１および第２インバータにおける前記各スイッチの制御入力に供給されることを特徴とするスキュー補償回路装置。
【０１６８】
（付記５６）  付記５５に記載のスキュー補償回路装置において、
前記各インバータは、前記各ＮＡＮＤゲートの一方の非反転出力に接続された一方の入力と、他方のＮＡＮＤゲートの反転出力に接続された他方の入力とを有することを特徴とするスキュー補償回路装置。
【０１６９】
（付記５７）  付記５３〜５６のいずれか１項に記載のスキュー補償回路装置において、
前記出力クロック信号は、前記入力クロック信号の最も早期のエッジと、対応する最も遅いエッジとの間の期間において高インピーダンスであることを特徴とするスキュー補償回路装置。
【０１７０】
（付記５８）  複数のアナログセグメントを備えたセグメント化混合信号回路装置における一連のスイッチ動作を実行する方法であって、
前記全てのアナログセグメントに対して共通の整形済クロック信号を供給する段階と、
前記一連のスイッチ動作を実行する段階と、を備え、各スイッチ動作は、入力データ信号に従うと共に、前記共通の整形済クロック信号の形状により決定されるようにして実行されることを特徴とする方法。
【０１７１】
（付記５９）  データノードで入力データ信号を受信する段階と、
クロックノードでクロック信号を受信する段階と、
前記入力データ信号に従って第１および第２スイッチの一方を介して第１および第２出力ノードの一方に対して前記クロックノードを接続する段階と、を備え、前記クロック信号が状態を変えるときに前記第１および第２スイッチは状態を変更しないことを特徴とするスイッチ回路の駆動方法。
【０１７２】
（付記６０）  一連のサイクルにおいてスイッチ回路の共通ノードを該スイッチ回路の第１および第２ノードの一方に対して接続する方法であって、
各サイクルにおいて、前記共通ノードを複数のスイッチの１つを介して前記第１および第２ノードの一方に対して接続する段階を備え、該各サイクルにおいては同一数のスイッチが状態を変えることを特徴とするスイッチ回路の駆動方法。
【０１７３】
【発明の効果】
以上、詳述したように、本発明によれば、ディジタル／アナログ変換器などのセグメント化混合信号回路におけるノイズ整形を改善することができる。
【図面の簡単な説明】
【図１】先に考察されたＤＡＣの概略を示す図である。
【図２】公知の差動スイッチ回路を示す図である。
【図３】公知の差動スイッチ回路に接続された電流源を示す図である。
【図４】図３の回路における種々の信号を概略的に示す図である。
【図５】ＤＡＣにおける合成出力、切換え速度および出力エラーを概略的に示す図である。
【図６】本発明の実施例に係るＤＡＣの概略図である。
【図７】本発明の実施例におけるスイッチドライバ回路を示す図である。
【図８】本発明の実施例における差動スイッチ回路を示す図である。
【図９】図８の差動スイッチ回路の変形例を示す図である。
【図１０】図９の回路に適用される波形を示す図である。
【図１１】本発明の実施例におけるクロック整形回路を示す図である。
【図１２】図１１のクロック整形回路における種々の信号を示す図である。
【図１３】図１１のクロック整形回路と共に使用される低電圧発生器を示す図である。
【図１４】クロックスキューの例を示す図である。
【図１５】本発明の実施例におけるスキュー補償回路を示す図である。
【図１６】別のｐゲートおよびｎゲートを備えたインバータを示す図である。
【符号の説明】
１…ディジタル／アナログ変換器（ＤＡＣ）
２，２1〜２n…電流源（回路セグメント）
４，４1〜４n…差動スイッチ回路（回路セグメント）
６…２進式サモメタデコーダ
１０…トランジスタ
１２…定電流源
２０…第１デコーダ回路
２２…第２デコーダ回路
２４…スイッチドライバ回路装置
２６…スイッチ回路装置
２８1〜２８n…電流源
３０…クロック整形器（クロック整形回路）
３２…スキュー補償回路
３６…スイッチドライバ
３８…差動スイッチ回路
４０，４２…トランジスタ
４６…出力増幅器
４８…減結合コンデンサ
５０，５２…ＮＡＮＤゲート
５４，５６，５８，６０，６２，６４，６６，６８…インバータ
５５，６１…スイッチ
６６，６８…デュアル入力インバータ
Ｄ１〜Ｄｍ…２進入力ワード
Ｍ１，Ｍ２…切換用トランジス
Ｓ１〜Ｓ４…スイッチ
Ｔ１〜Ｔｎ…サモメタコード化信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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