(57)【特許請求の範囲】
【請求項１】
メモリセルが接続された複数のビット線対と、
前記メモリセルのアクセス時において前記複数のビット線対を基準電源から切り離して前記ビット線対を介してデータ信号を転送し、前記メモリセルの非アクセス時において前記複数のビット線対を前記基準電源に接続して前記ビット線対にプリチャージ電圧を与えるプリチャージ手段と、
外部電源及び接地電源に基づいて生成される内部電源と、
前記内部電源に基づいて生成され、その電圧は前記内部電源の電圧の２分の１に設定されている前記基準電源と、
前記複数のビット線対のプリチャージ電圧が前記基準電源の電圧になるように補正を行う補正手段と、を備え、
前記補正手段は、
前記外部電源の電圧変化に基づいてリテンションモードを検出するリテンションモード検出手段と、
前記リテンションモード検出手段の検出結果に基づいて、外部からの前記メモリセルのアクセスを禁止する禁止手段と、
前記禁止手段によるメモリセルのアクセス禁止期間において、前記各ビット線対の一方のビット線に前記内部電源を供給するとともに、他方のビット線に前記接地電源を供給する電源供給手段と、
前記禁止手段によるメモリセルのアクセス禁止期間において、前記電源供給手段による電源供給中には前記複数のビット線対を前記基準電源から切り離し、前記電源供給手段による電源供給終了後に、前記複数のビット線対を前記基準電源に接続するように前記プリチャージ手段を制御する接続制御手段と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
メモリセルが接続された複数のビット線対と、
前記メモリセルのアクセス時において前記複数のビット線対を基準電源から切り離して前記ビット線対を介してデータ信号を転送し、前記メモリセルの非アクセス時において前記複数のビット線対を前記基準電源に接続して前記ビット線対にプリチャージ電圧を与えるプリチャージ手段と、
外部電源及び接地電源に基づいて生成される内部電源と、
前記内部電源に基づいて生成され、その電圧は前記内部電源の電圧の２分の１に設定さ
れている前記基準電源と、
前記複数のビット線対のプリチャージ電圧が前記基準電源の電圧になるように補正を行う補正手段と、を備え、
前記補正手段は、
リテンションモードコマンドに基づいてリテンションモードを検出する第２のリテンションモード検出手段と、
前記第２のリテンションモード検出手段の検出結果に基づいて、外部からの前記メモリセルのアクセスを禁止する禁止手段と、
前記禁止手段によるメモリセルのアクセス禁止期間において、前記各ビット線対の一方のビット線に前記内部電源を供給するとともに、他方のビット線に前記接地電源を供給する電源供給手段と、
前記禁止手段によるメモリセルのアクセス禁止期間において、前記電源供給手段による電源供給中には前記複数のビット線対を前記基準電源から切り離し、前記電源供給手段による電源供給終了後に、前記複数のビット線対を前記基準電源に接続するように前記プリチャージ手段を制御する接続制御手段と、
を備えることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、
前記電源供給手段は、前記各ビット線対に接続されかつ前記ビット線対の電位を増幅するためのセンスアンプであり、前記センスアンプには前記内部電源及び接地電源が動作電源として与えられている半導体記憶装置。
【請求項４】
請求項１又は２に記載の半導体記憶装置において、
前記電源供給手段は、前記複数のビット線対のそれぞれのビット線を前記内部電源及び接地電源に接続する電源供給回路である半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体記憶装置に係り、詳しくはランダムアクセスメモリ（ＤＲＡＭ）におけるデータ保持に関する。特にＤＲＡＭを搭載した電子機器において、ＤＲＡＭが本来の動作を行う必要がなく消費電力の低減のためのパワーダウン（パワーセーブモード、パワーセーブモード、バッテリバックアップモード等）等の待機状態において、ＤＲＡＭの動作電源のバンプダウン（電源電圧を低くすること）を行うシステムに使用されるＤＲＡＭのデータリテンションの保証に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータ（パソコン）など、ＤＲＡＭを搭載した電子機器において、バッテリ等を動作電源として使用することが多くなってきており、また、持ち運びの容易さの要求から、バッテリを交換することなく長時間連続で使用することや、バッテリの容量を小さくするために低消費電力化を図ることが重要な課題となっている。
【０００３】
このため、ＤＲＡＭを含む各部品の通常動作時の消費電力の低減が行われている。
また、もう一つのアプローチとして、電子機器内のＤＲＡＭの待機時に、ＤＲＡＭの動作電源をバンプダウンしたリテンションモード機能を搭載し、消費電力を抑制するものが提案されている。リテンションモードとは、ＤＲＡＭが待機状態に動作電源をバンプダウンさせた後に、データ保証を行うための必要最小限の内部動作を行うモードである。
【０００４】
しかしながら、ＤＲＡＭのメモリセルは、データを保持するために、たとえデータリテンションモード時で外部とのデータアクセスを行わない場合にもリフレッシュが必要である。
【０００５】
図１２は従来のＤＲＡＭ（ランダムアクセスメモリ）１０を示す。ＤＲＡＭ１０は公知の半導体集積回路技術によって、１つの半導体基板に形成されている。ＤＲＡＭ１０には高電位の外部電源ＶCC及び低電位の外部電源ＶSS（本実施形態では接地電圧とする）が供給され、ＤＲＡＭ１０は両外部電源ＶCC及びＶSSに基づいて動作する。ＤＲＡＭ１０には図示しない制御装置からクロック信号ＣＬＫ、アドレス信号（ロウアドレス信号及びコラムアドレス信号）ＡＤ、ロウアドレスストローブ信号（以下、単にロウ信号）ＲＡＳバー及びコラムアドレスストローブ（以下、単にコラム信号）ＣＡＳバー、書き込み制御信号ＷＥバー、出力制御信号ＯＥバー等の各種制御信号が供給されている。また、データの書き込み時において、ＤＲＡＭ１０には前記制御装置からデータ信号ＤＩが供給される。ＤＲＡＭ１０は前記各種制御信号の状態に基づいて動作制御される。
【０００６】
ＤＲＡＭ１０はメモリセルアレイ１１、ロウデコーダ１２、センスアンプ１３、入出力（Ｉ／Ｏ）ゲート１４、コラムデコーダ１５、センスアンプ駆動回路１６、データ入力バッファ２４、データ出力バッファ２５等を備える。メモリセルアレイ１１から延びる複数のワード線ＷＬ０〜ＷＬｎの端部にはロウデコーダ１２が接続されている。メモリセルアレイ１１にはプリチャージ手段としてのプリチャージ回路３０及び転送ゲート３１を介してセンスアンプ１３が接続されるとともに、入出力ゲート１４及びコラムデコーダ１５が接続されている。また、センスアンプ１３には同センスアンプ１３を活性化するセンスアンプ駆動回路１６が接続されている。
【０００７】
また、ＤＲＡＭ１０は、アドレスバッファ・プリデコーダ１７、リフレッシュアドレスカウンタ１８、モードコントローラ１９、第１及び第２のクロックジェネレータ２０，２２、ライトクロックジェネレータ２３等を備える。
【０００８】
さらに、ＤＲＡＭ１０は基板バイアスジェネレータ２６、昇圧電圧ジェネレータ２７、内部電源ジェネレータ２８、基準電位ジェネレータ２９を備える。基板バイアスジェネレータ２６は高電位電源ＶCC及び低電位電源ＶSSに基づいて基板バイアス電源ＶBBを生成し、このバイアス電源ＶBBを前記半導体基板に供給する。昇圧電位ジェネレータ２７は高電位電源ＶCC及び低電位電源ＶSSに基づいて昇圧電源ＶPPを生成し、この昇圧電源ＶPPを図示しないライトアンプ等に供給する。内部電源ジェネレータ２８は高電位電源ＶCC及び低電位電源ＶSSに基づいて内部電源ＶDDを生成し、この内部電源ＶDDをメモリセルアレイ１１及びライトアンプを除くＤＲＡＭ１０の各部に供給する。
【０００９】
図１５に示すように、基準電位ジェネレータ２９は内部電源ＶDD及び低電位電源ＶSSとの間に直列に接続された一対の高抵抗３５，３６と、補償回路３７とを備えている。抵抗３５，３６の抵抗値は同一の値に設定されている。そして、高抵抗３５，３６間のノードから内部電源ＶDDの電圧の２分の１の電圧値を持つ基準電源ＶPR及び基準電源ＶPDを出力する。基準電源ＶPRは後記するプリチャージ回路３０に供給され、基準電源ＶPDはメモリセルアレイ１１に供給される。
【００１０】
図１６は、外部電源ＶCC，ＶSSの電圧と、基板バイアス電源ＶBB、昇圧電源ＶPP、内部電源ＶDD基準電源ＶPR及び基準電源ＶPDの電圧との関係を示したものである。
【００１１】
基板バイアス電源ＶBBの電圧は、外部電源ＶCCの電圧増加に比例して低電位電源ＶSSの電圧よりも低くなるように減少する。そして、基板バイアス電源ＶBBの電圧は、外部電源ＶCCがリテンションモード時の電圧ＶCCr では負の一定値になる。
【００１２】
内部電源ＶDDの電圧は、外部電源ＶCCの電圧増加に比例して外部電源ＶCCの電圧と等しくなるように増加する。そして、内部電源ＶDDの電圧は、外部電源ＶCCが通常使用時の電圧ＶCCn では正の一定値になる。
【００１３】
昇圧電源ＶPPの電圧は、外部電源ＶCCの電圧増加に比例して外部電源ＶCCの電圧よりも大きくなるように増加する。そして、昇圧電源ＶPPの電圧は、外部電源ＶCCが通常使用時の電圧ＶCCn では内部電源ＶDDの電圧よりも大きな一定値になる。
【００１４】
基準電源ＶPR及び基準電源ＶPDの電圧は、外部電源ＶCCの電圧増加に比例して内部電源ＶDDの電圧の２分の１になるように増加し、外部電源ＶCCが通常使用時の電圧ＶCCn では、内部電源ＶDDの電圧は内部電源ＶDDの電圧の２分の１の大きさ（一定値）になる。
【００１５】
クロックジェネレータ２０は制御装置から供給されるロウ信号ＲＡＳバー及びコラム信号ＣＡＳバーを入力し、同ロウ信号ＲＡＳバーに基づいてアドレスバッファ・プリデコーダ１７及びリフレッシュカウンタ１８を制御する。また、クロックジェネレータ２０はロウ信号ＲＡＳバー及びコラム信号ＣＡＳバーに基づく活性化信号ＬＥ、プリチャージ信号ＢＲＳ等を生成し出力する。活性化信号ＬＥはメモリセルの選択後において所定期間だけＨレベルとなる信号である。プリチャージ信号ＢＲＳはメモリセルの非選択時においてＨレベルとなりメモリセルの選択時においてＬレベルとなる信号である。
【００１６】
モードコントローラ１９は前記コラム信号ＣＡＳバー及びクロックジェネレータ２０から供給されるロウ信号ＲＡＳバーのレベルに基づいてデータのリフレッシュモードを判定する。このリフレッシュモードには公知のＲＡＳオンリーリフレッシュモード、ＣＢＲリフレッシュモード及びセルフリフレッシュモードがある。モードコントローラ１９はリフレッシュモード時において、判定したリフレッシュモードに対応してアドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８を制御する。なお、リフレッシュアドレスカウンタ１８はＣＢＲリフレッシュモード時及びセルフリフレッシュモード時においてモードコントローラ１９の制御信号に基づいて動作し、メモリセルアレイ１１のリフレッシュすべきメモリセルのリフレッシュアドレス（ロウアドレス）をカウントし、そのカウント値をアドレスバッファ・プリデコーダ１７に出力する。
【００１７】
クロックジェネレータ２２は、コラム信号ＣＡＳバーとクロックジェネレータ２０の制御信号とを入力するＡＮＤ回路２１の出力信号のレベルに基づいてアドレスバッファ・プリデコーダ１７及びコラムデコーダ１５を制御する。又、クロックジェネレータ２２はデータの読み出し動作時にデータ出力バッファ２５を制御してメモリセルアレイ１１からの読み出しデータＤＯを出力させる。
【００１８】
アドレスバッファ・プリデコーダ１７はクロックジェネレータ２０から供給される制御信号に基づいてアドレス信号ＡＤを入力してプリデコード信号ＰＲＡをロウデコーダ１２に供給する。又、アドレスバッファ・プリデコーダ１７はクロックジェネレータ２２から供給される制御信号に基づいてアドレス信号ＡＤを入力してプリデコード信号ＰＣＡをコラムデコーダ１５に供給する。
【００１９】
ライトクロックジェネレータ３４は前記クロックジェネレータ２２の出力信号と外部からの書き込み制御信号ＷＥバーとを入力し、書き込み動作時にデータ入力バッファ３５を制御して書き込み信号ＤＩを入力させる。
【００２０】
図１３は前記メモリセルアレイ１１、センスアンプ１３及びセンスアンプ駆動回路１６の詳細を示す。メモリセルアレイ１１は複数のワード線ＷＬ０〜ＷＬｍ（図１３ではＷＬ０，ＷＬ１，ＷＬｍ−１，ＷＬｍのみ図示）を備えるとともに、複数のビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバー（図１３ではＢＬ０，ＢＬ０バー、ＢＬｎ，ＢＬｎバーのみ図示）を備える。ワード線ＷＬ０〜ＷＬｍの端部にはロウデコーダ１２が接続され、ロウデコーダ１２はアドレスバッファ・プリデコーダ１７から入力されたプリデコード信号ＰＲＡを選択信号にデコードしてメモリセルアレイ１１の所定のワード線を選択する。ビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーの端部には入出力ゲート１４を介してコラムデコーダ１５が接続され、コラムデコーダ１５はアドレスバッファ・プリデコーダ１７から入力されたプリデコード信号ＰＣＡを選択信号にデコードしてメモリセルアレイ１１の所定のビット線対を選択する。
【００２１】
各ビット線及び各ワード線間にはメモリセルＣが接続されている。各メモリセルＣは、ゲートがワード線に接続されたスイッチングトランジスタとキャパシタとを直列に接続してなり、キャパシタの他方の電極には前記基準電位ジェネレータ２９の基準電源ＶPDが配線を介して供給される。
【００２２】
従って、いずれか１つのワード線が選択されるとともに、いずれか１つのビット線対が選択されると、選択されたワード線及びビット線対に接続されているメモリセルＣが選択される。その選択されたメモリセルＣに対するデータの読み出し又は書き込みが行われる。
【００２３】
また、各ビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーにはプリチャージ回路３０が接続されている。プリチャージ回路３０は短絡用のｎＭＯＳトランジスタ４５と、電圧供給用の一対のｎＭＯＳトランジスタ４６，４７とからなる。短絡用のｎＭＯＳトランジスタ４５は各ビット線対間に接続され、電源供給用のｎＭＯＳトランジスタ４６，４７はビット線対を構成する各ビット線と基準電源ＶPRとの間に接続されている。ｎＭＯＳトランジスタ４５，４６，４７のゲートには前記クロックジェネレータ２０からプリチャージ信号ＢＲＳが入力されている。
【００２４】
従って、メモリセルの非選択時において、Ｈレベルのプリチャージ信号ＢＲＳが入力されると、ｎＭＯＳトランジスタ４５がオンしてビット線対が短絡されるとともに、ｎＭＯＳトランジスタ４６，４７がオンしてビット線対に基準電源ＶPRが供給される。その結果、ビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーの電圧は内部電源ＶDDの電圧の２分の１になる。また、メモリセルの選択時において、Ｌレベルのプリチャージ信号ＢＲＳが入力されると、ｎＭＯＳトランジスタ４５はオフしてビット線対が切り離されるとともに、ｎＭＯＳトランジスタ４６，４７もオフしてビット線対のプリチャージが終了されて、データのライト・リードの準備が完了する。
【００２５】
ビット線対ＢＬ０，ＢＬバー〜ＢＬｎ，ＢＬｎバーには転送ゲート３１を介してセンスアンプ１３が接続されている。転送ゲート３１は各ビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーに接続された複数のｎＭＯＳトランジスタ３１Ａからなり、各ｎＭＯＳトランジスタ３１ＡのゲートにはＨレベルの転送制御信号ＢＴが入力されている。転送制御信号ＢＴは前記昇圧電源ＶPPに基づいて生成され、その電圧は昇圧電源ＶPPの電圧と等しい。従って、Ｈレベルの転送制御信号ＢＴに基づいてすべてのｎＭＯＳトランジスタ３１Ａがオンし、メモリセルアレイ１１が前記センスアンプ１３及びＩ／Ｏゲート１４に接続されている。
【００２６】
各センスアンプ１３は高電位電源ＰＳＡ及び低電位電源線ＮＳＡ間に直列に接続されたｐＭＯＳトランジスタ４０及びｎＭＯＳトランジスタ４１よりなるインバータと、同じく高電位電源ＰＳＡ及び低電位電源ＮＳＡ間に直列に接続されたｐＭＯＳトランジスタ４２及びｎＭＯＳトランジスタ４３よりなるインバータとからなるラッチ回路である。ｐＭＯＳ及びｎＭＯＳトランジスタ４０，４１のゲートはトランジスタ４２，４３よりなるインバータの出力に接続されるとともに、反転側のビット線ＢＬ０バー〜ＢＬｎバーに接続されている。ｐＭＯＳ及びｎＭＯＳトランジスタ４２，４３のゲートはトランジスタ４０，４１よりなるインバータの出力に接続されるとともに、非反転側のビット線ＢＬ０〜ＢＬｎに接続されている。
【００２７】
高電位電源ＰＳＡ及び低電位電源ＮＳＡの一端部には前記複数のセンスアンプ１３を活性化するためのセンスアンプ駆動回路１６が接続されている。センスアンプ駆動回路１６はｐＭＯＳトランジスタ５０、ｎＭＯＳトランジスタ５１，５２及びインバータ５３を備えている。ｐＭＯＳトランジスタ５０及びｎＭＯＳトランジスタ５１，５２は内部電源ＶDD及び低電位電源ＶSS間に直列に接続されている。ｐＭＯＳトランジスタ５０は内部電源ＶDDに接続されたソースと、高電位電源ＰＳＡに接続されたドレインとを備える。ｎＭＯＳトランジスタ５１は高電位電源ＰＳＡに接続されたソースと、低電位電源ＮＳＡに接続されたドレインとを備える。さらに、ｎＭＯＳトランジスタ５２は低電位電源ＶSSに接続されたソースと、低電位電源ＮＳＡに接続されたドレインとを備える。ｐＭＯＳトランジスタ５０及びｎＭＯＳトランジスタ５１のゲートにはインバータ５３を介して前記活性化信号ＬＥを反転した信号ＬＥバーが入力されている。ｎＭＯＳトランジスタ５２のゲートには前記活性化信号ＬＥが入力されている。ロウデコーダ１２によっていずれかのワード線が選択されてメモリセルが選択された後、活性化信号ＬＥは所定期間だけＨレベルにされる。いずれのワード線も選択されずいずれのメモリセルも選択されないときには、活性化信号ＬＥはＬレベルに保持される。
【００２８】
従って、メモリセルの選択時において、活性化信号ＬＥがＨレベルになると、ｐＭＯＳトランジスタ５０及びｎＭＯＳトランジスタ５２はオンし、ｎＭＯＳトランジスタ５１はオフする。高電位電源ＰＳＡはｐＭＯＳトランジスタ５０のオンに基づいて内部電源ＶDDに接続され、低電位電源ＮＳＡはｎＭＯＳトランジスタ５２のオンに基づいて低電位電源ＶSSに接続される。高電位電源ＰＳＡの電圧と低電位電源ＮＳＡの電圧との間に電位差が発生するため、各センスアンプ１３は活性化される。各センスアンプ１３は高電位電源ＰＳＡと低電位電源ＮＳＡとに基づいて対応するビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーのデータを増幅し、その増幅データを保持する。
【００２９】
また、メモリセルの非選択時において、活性化信号ＬＥがＬレベルになると、ｐＭＯＳトランジスタ５０及びｎＭＯＳトランジスタ５２はオフし、ｎＭＯＳトランジスタ５１はオンする。高電位電源ＰＳＡはｐＭＯＳトランジスタ５０のオフに基づいて内部電源ＶDDから切り離され、低電位電源ＮＳＡはｎＭＯＳトランジスタ５２のオフに基づいて低電位電源ＶSSから切り離される。このとき、高電位電源ＰＳＡ及び低電位電源ＮＳＡはｎＭＯＳトランジスタ５６によって短絡される。そのため、高電位及び低電位電源ＰＳＡ，ＮＳＡの電圧は内部電源ＶDDの電圧の２分の１になって高電位及び低電位電源ＰＳＡ，ＮＳＡに電位差がなくなるため、各センスアンプ１３は非活性となる。
【００３０】
次に、上記のように構成されたＤＲＡＭ１０の作用について説明する。
外部電源ＶCCの電圧が図１４に示すように通常使用時の電圧ＶCCｎであるとする。すると、ＤＲＡＭ１０は通常動作モードとなる。このとき、内部電源ＶDDの電圧はＶDDｎとなり、基準電源ＶPR，ＶPDの電圧はＶDD／２となる。
【００３１】
今、ＤＲＡＭ１０にＨレベルの書き込み制御信号ＷＥバーが供給されると、ＤＲＡＭ１０はリード動作モードとなる。ロウ信号ＲＡＳバーがＨレベルの状態では、プリチャージ信号ＢＲＳはＨレベルになっており、プリチャージ回路３０が活性化されてビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーの電圧はＶDDｎ／２にされている。また、活性化信号ＬＥはＬレベルであるため、センスアンプ駆動回路１６は非活性であり、高電位電源ＰＳＡ及び低電位電源ＮＳＡの電圧はＶDDｎ／２になっている。
【００３２】
ロウ信号ＲＡＳバーがＬレベルに遷移すると、プリチャージ信号ＢＲＳはＬレベルとなり、プリチャージ回路３０は非活性となり、ビット線対が切り離される。
【００３３】
ロウ信号ＲＡＳバーがＬレベルに遷移すると、アドレス信号ＡＤがアドレスバッファ・プリデコーダ１７に入力されてプリデコード信号ＰＲＡにデコードされる。コラム信号ＣＡＳバーがＬレベルに遷移すると、アドレス信号ＡＤがアドレスバッファ・プリチャージデコーダ１７に入力されてプリデコード信号ＰＣＡにデコードされる。
【００３４】
プリデコード信号ＰＲＡはロウデコーダ１２によって選択信号にデコードされ、この選択信号に基づいてワード線ＷＬ０〜ＷＬｍのうち所定のワード線が選択される。プリデコード信号ＰＣＡはコラムデコーダ１５によって選択信号にデコードされ、この選択信号に基づいてビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーのうち所定のビット線対が選択される。選択されたワード線及びビット線対に接続されたメモリセルＣのデータがビット線対に読み出され、読み出されたデータは転送ゲート３１を介してセンスアンプ１３に転送される。
【００３５】
Ｈレベルの活性化信号ＬＥに基づいてセンスアンプ駆動回路１６が活性化され、高電位電源ＰＳＡの電圧は内部電源ＶDDの電圧ＶDDｎにされ、低電位電源ＮＳＡは低電位電源ＶSSの電圧（接地電位）にされる。高電位電源ＰＳＡ及び低電位電源ＮＳＡに基づいて各センスアンプ１３が活性化し、対応するビット線対のデータを増幅し、その増幅データを保持する。増幅されたデータはＩ／Ｏゲート１４を介してデータ出力バッファ２５に転送される。
【００３６】
そして、転送されたデータは出力制御信号ＯＥバーに基づいてデータ出力バッファ２５から読み出しデータＤＯとして出力される。
また、ＤＲＡＭ１０にＬレベルの書き込み制御信号ＷＥバーが供給されると、ＤＲＡＭ１０はライト動作モードとなる。ロウ信号ＲＡＳバーがＨレベルの状態では、プリチャージ信号ＢＲＳはＨレベルになっており、ビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーの電圧はＶDDｎ／２にされている。また、活性化信号ＬＥはＬレベルであるため、センスアンプ駆動回路１６は非活性であり、高電位電源ＰＳＡ及び低電位電源ＮＳＡの電圧はＶDDｎ／２になっている。
【００３７】
ロウ信号ＲＡＳバーがＬレベルに遷移すると、プリチャージ信号ＢＲＳはＬレベルとなり、プリチャージ回路３０は非活性となり、ビット線対が切り離される。
【００３８】
ロウ信号ＲＡＳバーがＬレベルに遷移すると、アドレス信号ＡＤがアドレスバッファ・プリデコーダ１７に入力されてプリデコード信号ＰＲＡにデコードされる。コラム信号ＣＡＳバーがＬレベルに遷移すると、アドレス信号ＡＤがアドレスバッファ・プリチャージデコーダ１７に入力されてプリデコード信号ＰＣＡにデコードされる。
【００３９】
プリデコード信号ＰＲＡはロウデコーダ１２によって選択信号にデコードされ、この選択信号に基づいてワード線ＷＬ０〜ＷＬｍのうち所定のワード線が選択される。プリデコード信号ＰＣＡはコラムデコーダ１５によって選択信号にデコードされ、この選択信号に基づいてビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーのうち所定のビット線対が選択される。
【００４０】
Ｌレベルの書き込み制御信号ＷＥバーに基づいてデータ入力バッファ２４により書き込み信号ＤＩが入力され、書き込み信号ＤＩはＩ／Ｏゲート１４及び転送ゲート３１を介して転送され、前記選択されたワード線及びビット線対に接続されたメモリセルＣに書き込まれる。
【００４１】
また、ロウ信号ＲＡＳバー及びコラム信号ＣＡＳバーのうち、ロウ信号ＲＡＳバーのみがＬレベルに変化する場合、及びコラム信号ＣＡＳバーがＬレベルに遷移した後、ロウ信号ＲＡＳバーがＬレベルに遷移する場合には、ＤＲＡＭ１０はリフレッシュモードとなる。
【００４２】
ロウ信号ＲＡＳバーがＨレベルの状態では、プリチャージ信号ＢＲＳはＨレベルになっており、プリチャージ回路３０が活性化されてビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーの電圧はＶDDｎ／２にされている。また、活性化信号ＬＥはＬレベルであるため、センスアンプ駆動回路１６は非活性であり、高電位電源ＰＳＡ及び低電位電源ＮＳＡの電圧はＶDDｎ／２になっている。
【００４３】
ロウ信号ＲＡＳバーがＬレベルに遷移すると、プリチャージ信号ＢＲＳはＬレベルとなり、プリチャージ回路３０は非活性となり、ビット線対が切り離されてプリチャージが終了される。
【００４４】
ロウ信号ＲＡＳバーがＬレベルに遷移すると、アドレス信号ＡＤがアドレスバッファ・プリデコーダ１７に入力されてプリデコード信号ＰＲＡにデコードされる。プリデコード信号ＰＲＡはロウデコーダ１２によって選択信号にデコードされ、この選択信号に基づいてワード線ＷＬ０〜ＷＬｍのうち所定のワード線が選択される。選択されたワード線に接続されたすべてのメモリセルＣのデータが各ビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーに出力される。選択されたメモリセルＣから読み出されたデータは転送ゲート３１を介してセンスアンプ１３に転送される。
【００４５】
Ｈレベルの活性化信号ＬＥに基づいてセンスアンプ駆動回路１６が活性化され、高電位電源ＰＳＡの電圧は電圧ＶDDｎになり、低電位電源ＮＳＡは低電位電源ＶSSの電圧（接地電位）になる。高電位電源ＰＳＡ及び低電位電源ＮＳＡに基づいて各センスアンプ１３が活性化され、対応するビット線対のデータが増幅される。各センスアンプ１３によって増幅されたデータは対応するビット線対を介してそれぞれメモリセルＣに書き込まれて１行分のリフレッシュが完了する。
【００４６】
このリフレッシュモードにおいては、ロウ信号ＲＡＳバーがＬレベルに遷移する毎に異なるワード線が選択されて、そのワード線に接続されているすべてのメモリセルＣのデータのリフレッシュが行われる。
【００４７】
また、図１４に示すように、ＤＲＡＭ１０の待機時に、高電位電源ＶCCがバンプダウンされると、ＤＲＡＭ１０はリテンションモードに入る。このリテンションモードにおいてはメモリセルアレイ１１のリフレッシュのみが行われる。リテンションモードにおけるメモリセルアレイ１１のリフレッシュも通常動作モード時と同様にして行われる。
【００４８】
【発明が解決しようとする課題】
さて、上記のように構成されたＤＲＡＭ１０において、センスアンプ１３の動作の基準電圧は基準電源ＶPRの電圧に設定されており、センスアンプ１３は基準電源ＶPRの電圧がセンスアンプ電源、すなわち内部電源ＶDDの電圧の２分の１のときに良好な増幅性能を発揮できるように設計されている。
【００４９】
ところが、ＤＲＡＭ１０は、内部電源ＶDDを降圧することによって基準電源ＶPR，ＶPDを生成し、これらの基準電源ＶPR，ＶPDを配線によってメモリセルアレイ１１に供給している。そのため、基準電源ＶPRの電圧は必ずしも内部電源ＶDDの電圧の２分の１ではない。セルデータが増幅されてビット線対ＢＬ，ＢＬバーの電圧が開ききった時の電圧をそれぞれＶＢＬ１，ＶＢＬ２とすると、基準電源ＶPRの電圧の正確な値は（ＶＢＬ１＋ＶＢＬ２）／２となる。
【００５０】
このように、基準電源ＶPRの電圧が内部電源ＶDDの電圧の２分の１の値からずれると、センスアンプ１３の読み出し特性のマージンが悪化してしまう。基準電源ＶPRの電圧が内部電源ＶDDの電圧の２分の１を含む所定範囲よりも高くなると、メモリセルＣに記憶されているデータが壊れてしまうおそれがある。
【００５１】
例えば、ＤＲＡＭ１０がリテンションモードに入った直後にメモリセルアレイ１１のリフレッシュを行うと、メモリセルＣに記憶されているデータが壊れてしまうおそれがある。
【００５２】
すなわち、ＤＲＡＭ１０のリテンションモード時において、図１４に示すように、外部電源ＶCCの電圧が低下すると、内部電源ＶDDの電圧は電源ＶCCの電圧低下に追従して低下し、内部電源ＶDDの電圧ＶDDｒと外部電源ＶCCの電圧ＶCCｒとは等しくなる。そのため、センスアンプ１３の基準電圧はＶDDｒ／２となる。
【００５３】
一方、基準電源ＶPR，ＶPDは基準電位ジェネレータ２９によって内部電源ＶDDを降圧することにより生成される。基準電位ジェネレータ２９の駆動能力は低く、この基準電源ＶPRにとってメモリセルアレイ１１の複数のビット線対及びセンスアンプ１３は大きな寄生容量となる。そのため、基準電源ＶPR，ＶPDの電圧は外部電源ＶCCの電圧低下に追従して低下することはなく、所定時間（数百μｓ）を要してＶDDｒ／２まで低下する。従って、この間、基準電源ＶPR，ＶPDの電圧はセンスアンプ１３の基準電圧ＶDDｒ／２よりも大きくなっている。そのため、基準電源ＶPRの電圧がＶDDｒ／２に達するまでにメモリセルアレイ１１のリフレッシュを行うと、メモリセルＣに記憶されているデータが壊れてしまうことがある。
【００５４】
そこで、ＤＲＡＭ又はその制御装置にタイマを設け、ＤＲＡＭがリテンションモードに入ると、タイマによって基準電源ＶPR，ＶPDの電圧が内部電源ＶDDの電圧の２分の１の値になるまでの時間を計測し、その時間内にはリテンションモードに入った直後のリフレッシュ命令を禁止するような工夫がなされていた。
【００５５】
しかし、リテンションモードを備えたＤＲＡＭ１０において、内部電源ＶDDの電圧変化はたとえば通常動作時の電圧ＶDDｎ＝２．５Ｖからリテンションモード時の電圧ＶDDｒ＝１．５Ｖと大きい。また、ＤＲＡＭ１０及び制御装置等の動作環境温度は少なくとも０°Ｃから７５°Ｃである。そのため、半導体装置上に数百μｓという時間を計測するための精度の高いタイマを作るのは不可能である。また、このようなタイマは複雑なアナログ回路で構成され、占有面積が大きくなるため、半導体装置の回路面積が大きくなり製品コストが増大する。
【００５６】
さらに、数十ｍｓのデータ保持時間に対して、リテンションモードにおいてリフレッシュ開始までの数百μｓの待機時間は長いものである。そのため、リテンションモードにおいてＤＲＡＭ１０のデータを保持するために、リテンションモードへ入る直前に集中的にリフレッシュを行わなければならなくなる。このようにすると、ＤＲＡＭ１０の消費電流が増加し、また、ＤＲＡＭ１０の制御も負担になってくる。
【００５７】
また、ＤＲＡＭ１０の通常動作モードにおいて、ライト動作を行う場合には、選択したビット線対に基準電位が与えられる必要はなく、選択したビット線対に与えられる書き込み信号に電位差があればよい。ライト動作においてもデータのライトが１回終了するごとにプリチャージ回路３０が活性化され、ビット線対が基準電源ＶPRによってプリチャージされてビット線対の電位は等しくされる。前述のように基準電位ジェネレータ２９の駆動能力は低く基準電源ＶPR，ＶPDは配線によってメモリセルアレイ１１全体に供給されている。そのため、データのライト後にビット線対のプリチャージが行われると、基準電源ＶPRの電圧はビット線対の書き込み信号電圧の合計の２分の１になり、ライト動作が連続してＮ回行われると、プリチャージ後のビット線対の電圧がセンスアンプ１３の動作の基準電圧ＶDDｎ／２から大きく外れてしまうおそれがある。
【００５８】
従って、ライト動作が連続してＮ回行われた直後にリード動作が行われる場合、センスアンプ１３が良好に動作せず、選択されたメモリセルＣのデータが破壊されるおそれがある。
【００５９】
本発明は、上記の事情を鑑みてなされたものであって、ビット線対のプリチャージ電圧と基準電源との間の差電圧が発生した場合に速やかにプリチャージ電圧を基準電源の電圧にしてメモリセルのデータを保証することができる半導体記憶装置を提供することを目的とする。
【００６０】
【課題を解決するための手段】
請求項１及び２のいずれかに記載の発明によれば、複数のビット線対のプリチャージ電圧と基準電源の電圧との間の差電圧に基づいてプリチャージ電圧が基準電源の電圧になるように速やかに補正される。そのため、メモリセルをアクセスしてセルデータをビット線対上に読み出す際、アクセス開始までの待ち時間を短縮しつつセルデータを保証することができる。
【００６１】
請求項１に記載の発明によれば、外部電源の電圧変化に基づいて半導体記憶装置がリテンションモードに入ったことが検出される。この検出結果に基づいてメモリセルのアクセスが禁止され、メモリセルのアクセス禁止期間において、ビット線対の一方のビット線に内部電源が供給され、他方のビット線に接地電源が供給される。そして、電源供給終了後に、複数のビット線対が基準電源に接続されるため、各ビット線対の電圧及び基準電源の電圧は速やかに内部電源の電圧の２分の１にされる。
【００６２】
請求項２に記載の発明によれば、リテンションモードコマンドに基づいて半導体記憶装置がリテンションモードに入ったことが検出される。この検出結果に基づいてメモリセルのアクセスが禁止され、メモリセルのアクセス禁止期間において、ビット線対の一方のビット線に内部電源が供給され、他方のビット線に接地電源が供給される。そして、電源供給終了後に、複数のビット線対が基準電源に接続されるため、各ビット線対の電圧及び基準電源の電圧は速やかに内部電源の電圧の２分の１にされる。
【００６４】
請求項３に記載の発明によれば、半導体記憶装置に既存のセンスアンプを用いることができるので、設計期間の短縮化及びチップ面積の増大抑制を図ることが
でき、コスト上昇を抑制することができる。
【００６５】
請求項４に記載の発明によれば、電源供給回路を簡単な構成にすることができる。
【００６６】
【発明の実施の形態】
［第１実施形態］
以下、本発明をＤＲＡＭに具体化した第１実施形態を図１〜図４に従って説明する。なお、重複説明を避けるため、図１２，図１３において説明したものと同じ要素については、同じ参照番号が付されている。また、前述した従来のＤＲＡＭ１０との相違点を中心に説明する。
【００６７】
図１は本実施形態のＤＲＡＭ６０を示す。ＤＲＡＭ６０には図示しない制御装置からクロック信号ＣＬＫ、アドレス信号（ロウアドレス信号及びコラムアドレス信号）ＡＤ、ロウ信号ＲＡＳバー及びコラム信号ＣＡＳバー、書き込み制御信号ＷＥバー、出力制御信号ＯＥバー等の各種制御信号が供給されており、ＤＲＡＭ１０は前記各種制御信号の状態に基づいて動作制御される。このＤＲＡＭ６０も待機時に動作電源ＶCCをバンプダウンさせた後に、データ保証を行うリテンションモード機能を備えている。
【００６８】
本実施形態のＤＲＡＭ６０は、リテンションモード検出手段としてのリテンションモード電位判定回路６１、禁止手段としてのＡＮＤ回路６２、電源供給手段を構成するＯＲ回路６３及び接続制御手段としてのＡＮＤ回路６４を備えている点において、前記ＤＲＡＭ１０の構成とは異なる。ＤＲＡＭ６０のその他の構成は、前記ＤＲＡＭ１０の構成と同様である。
【００６９】
そして、本実施形態において、リテンションモード電位判定回路６１、ＡＮＤ回路６２、ＯＲ回路６３、センスアンプ１３及びＡＮＤ回路６４により、メモリセルアレイ１１の複数のビット線対のプリチャージ電圧が基準電源ＶPRの電圧になるように補正を行う補正手段を構成している。なお、本実施形態において、センスアンプ１３は電源供給手段を構成している。すなわち、センスアンプ１３は活性化されたとき、該センスアンプ１３に対応するビット線対の一方のビット線に内部電源ＶDDを供給するとともに、他方のビット線に低電位電源ＶSSを供給するものであるためである。
【００７０】
図３に示すように、リテンションモード電位判定回路６１は、電圧検出回路７０と、第１〜第３の制御信号生成回路８０，９０，１００とからなる。
電圧検出回路７０は外部から供給された高電位電源ＶCCと低電位電源ＶSSとに基づいて高電位電源ＶCCの電圧を検出するものである。高電位電源ＶCCと低電位電源ＶSSとの間には一対の抵抗７１, ７２が直列に接続され、抵抗７１，７２間から高電位電源ＶCCの電圧を分圧した検出電圧Ｖ７２が出力される。また、高電位電源ＶCCと低電位電源ＶSSとの間には抵抗７３及びｎＭＯＳトランジスタ７４が直列に接続され、ｎＭＯＳトランジスタ７４のゲートに前記検出電圧Ｖ７２が印加されている。
【００７１】
従って、検出電圧Ｖ７２がｎＭＯＳトランジスタ７４のしきい値電圧Ｖth未満であると、ｎＭＯＳトランジスタ７４はオフし、抵抗７３及びｎＭＯＳトランジスタ７４間からＨレベルの検出信号が出力される。
【００７２】
ｎＭＯＳトランジスタ７４のドレインにはインバータ７５，７６が直列に接続され、インバータ７６の出力端子はディレイ回路７７に接続されている。２入力ＡＮＤ回路７８の非反転入力端子はディレイ回路７７の出力端子に接続され、反転入力端子は前記インバータ７６の出力端子に接続されている。
【００７３】
従って、ＤＲＡＭ６０に供給される高電位電源ＶCCの電圧が、図４に示すように通常使用時の電圧ＶCCn であると、検出電圧Ｖ７２はｎＭＯＳトランジスタ７４のしきい値電圧よりも高く、ｎＭＯＳトランジスタ７４はオンしてインバータ７５にはＬレベルの信号が入力される。そのため、インバータ７６の出力信号Ｓ７６はＬレベルになり、ＡＮＤ回路７８の出力信号Ｓ７８はＬレベルになる。
【００７４】
ＤＲＡＭ６０をリテンションモードにするべく、高電位電源ＶCCがバンプダウンされてリテンションモード時の電圧ＶCCr になると、検出電圧Ｖ７２はｎＭＯＳトランジスタ７４のしきい値電圧よりも低くなり、ｎＭＯＳトランジスタ７４はオフしてインバータ７５にはＨレベルの信号が入力される。従って、インバータ７６の出力信号Ｓ７６はＨレベルになる。このとき、ディレイ回路７７の出力信号は所定時間だけ遅れてＨレベルになるため、ＡＮＤ回路７８の出力信号Ｓ７８には図４に示すように１つのポジティブパルスが発生し、ＤＲＡＭ６０のリテンションモードが検出される。
【００７５】
第１の制御信号生成回路８０は前記電圧検出回路７０によるリテンションモードの検出結果に基づいて前記アドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８を非活性にするための制御信号ＤＲＭ０バーを生成するものである。
【００７６】
すなわち、２入力ＮＯＲ回路８２の一方の入力端子は前記出力信号Ｓ７８を入力するディレイ回路８１の出力端子に接続され、他方の入力端子は前記出力信号Ｓ７８を入力している。ＮＯＲ回路８２の出力端子にはインバータ８３が接続されている。３入力ＮＯＲ回路８５の第１の入力端子はディレイ回路８４を介して前記インバータ８３の出力端子に接続され、第２の入力端子は前記インバータ８３の出力端子に接続され、第３の入力端子は前記出力信号Ｓ７８を入力している。ＮＯＲ回路８５の出力端子にはインバータ８６，８７が接続されている。
【００７７】
従って、図４に示すように、ＡＮＤ回路７８の出力信号Ｓ７８にポジティブパルスが発生すると、インバータ８７からの制御信号ＤＲＭ０バーには出力信号Ｓ７８のパルスに同期して出力信号Ｓ７８よりもパルス幅の長い１つのネガティブパルスが発生する。
【００７８】
第２の制御信号生成回路９０は前記電圧検出回路７０によるリテンションモードの検出結果に基づいて前記センスアンプ駆動回路１６を活性化するための制御信号ＤＲＭ１を生成するものである。
【００７９】
すなわち、２入力ＮＯＲ回路９２の一方の入力端子は前記出力信号Ｓ７８を入力するディレイ回路９１の出力端子に接続され、他方の入力端子は前記出力信号Ｓ７８を入力している。ＮＯＲ回路９２の出力端子にはインバータ９３が接続され、インバータ９３の出力端子にはディレイ回路９４が接続されている。ディレイ回路９４の出力端子にはインバータ９５，９６が接続されている。
【００８０】
従って、図４に示すように、ＡＮＤ回路７８の出力信号Ｓ７８にポジティブパルスが発生すると、インバータ９６からの制御信号ＤＲＭ１には出力信号Ｓ７８のパルスの消滅後において出力信号Ｓ７８よりもパルス幅の長い１つのポジティブパルスが発生する。
【００８１】
さらに、第３の制御信号生成回路１００は前記電圧検出回路７０によるリテンションモードの検出結果に基づいてプリチャージ手段としてのプリチャージ回路３０を活性化するための制御信号ＤＲＭ２バーを生成するものである。
【００８２】
すなわち、２入力ＮＯＲ回路１０２の一方の入力端子は前記出力信号Ｓ７８を入力するディレイ回路１０１の出力端子に接続され、他方の入力端子は前記出力信号Ｓ７８を入力している。ＮＯＲ回路１０２の出力端子にはインバータ１０３が接続されている。３入力ＮＯＲ回路１０５の第１の入力端子はディレイ回路１０４を介して前記インバータ１０３の出力端子に接続され、第２の入力端子は前記インバータ１０３の出力端子に接続され、第３の入力端子は前記出力信号Ｓ７８を入力している。ＮＯＲ回路１０５の出力端子にはディレイ回路１０７が接続されている。ディレイ回路１０７の出力端子にはインバータ１０８が接続されている。
【００８３】
従って、図４に示すように、ＡＮＤ回路７８の出力信号Ｓ７８にポジティブパルスが発生すると、インバータ１０８からの制御信号ＤＲＭ２バーには出力信号Ｓ７８のパルスの消滅直後において前記制御信号ＤＲＭ１のパルスよりもパルス幅の長い１つのネガティブパルスが発生する。
【００８４】
２入力ＡＮＤ回路６２は前記第１の制御信号ＤＲＭ０バーに基づいて前記アドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８を非活性にする回路である。ＡＮＤ回路６２は一方の入力端子に前記モードコントローラ１９の出力信号を入力し、他方の入力端子に前記制御信号ＤＲＭ０バーを入力している。ＡＮＤ回路６２は制御信号ＤＲＭ０バーがＬレベルの期間において、モードコントローラ１９からアドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８に出力される制御信号を遮断し、アドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８を非活性にする。
【００８５】
２入力ＯＲ回路６３は前記第２の制御信号ＤＲＭ１に基づいて前記センスアンプ駆動回路１６を活性化するための制御信号ＬＥ１を生成する回路である。ＯＲ回路６３は一方の入力端子に前記活性化信号ＬＥを入力し、他方の入力端子に前記制御信号ＤＲＭ１を入力し、両信号に基づく活性化信号ＬＥ１を出力する。ＯＲ回路６３の活性化信号ＬＥ１は前記活性化信号ＬＥがＬレベルであっても、制御信号ＤＲＭ１がＨレベルの期間、すなわち、ＤＲＡＭ６０がリテンションモードに入った直後においてＨレベルになり、センスアンプ駆動回路１６を活性化してセンスアンプ１３を動作させるようになっている。
【００８６】
２入力ＯＲ回路６４は前記第３の制御信号ＤＲＭ２バーに基づいて前記プリチャージ回路３０を活性化する回路である。ＯＲ回路６４は一方の入力端子に前記プリチャージ信号ＢＲＳを入力し、他方の入力端子に前記制御信号ＤＲＭ２バーを入力し、両信号に基づくプリチャージ信号ＢＳを出力する。従って、ＯＲ回路６４から出力されるプリチャージ信号ＢＳは前記プリチャージ信号ＢＲＳがＨレベルであり、かつ、制御信号ＤＲＭ２バーがＨレベルであるとき、すなわち、ＤＲＡＭ６０がリテンションモードでありかつメモリセルのアクセス時期でなく、しかもセンスアンプ１３が非活性になった後、前記プリチャージ回路３０を活性化してビット線対をプリチャージするようになっている。
【００８７】
次に、上記のように構成されたＤＲＡＭ６０の動作について説明する。
外部電源ＶCCの電圧が図４に示すように通常使用時の電圧ＶCCｎである場合には、ＤＲＡＭ６０は通常動作モードとなる。通常動作モード時において、第１の制御信号ＤＲＭ０バーはＨレベルになるため、ロウ信号ＲＡＳバー及びコラム信号ＣＡＳバーに基づいてモードコントローラ１９からアドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８に対して出力される制御信号はＡＮＤ回路６２を通過し、この制御信号に基づいてアドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８が動作する。また、通常動作モード時において、第２の制御信号ＤＲＭ１はＬレベルであるが、ロウ信号ＲＡＳバー及びコラム信号ＣＡＳバーに基づいてクロックジェネレータ２０から出力される活性化信号ＬＥはＯＲ回路６３から活性化信号ＬＥ１としてセンスアンプ駆動回路１６に出力される。この活性化信号ＬＥ１に基づいてセンスアンプ駆動回路１６が活性化され、各センスアンプ１３が増幅動作可能になる。さらに、通常動作モード時において第３の制御信号ＤＲＭ２バーはＨレベルになるため、ロウ信号ＲＡＳバー及びコラム信号ＣＡＳバーに基づいてモードコントローラ１９からプリチャージ回路３０に対して出力されるプリチャージ信号ＢＲＳはＡＮＤ回路６４からプリチャージ信号ＢＳとしてプリチャージ回路３０に出力される。このプリチャージ信号ＢＳに基づいてプリチャージ回路３０が動作する。
【００８８】
従って、ＤＲＡＭ６０のリード動作、ライト動作及びリフレッシュ動作は前記ＤＲＡＭ１０と同様に行われる。
図４に示すように、ＤＲＡＭ６０の待機時において、図示しない制御装置によって動作電源ＶCCがバンプダウンされるとＤＲＡＭ６０はリテンションモードに入る。リテンションモードにおいてはメモリセルアレイ１１のリフレッシュのみが行われる。
【００８９】
外部電源ＶCCの電圧が低下すると、内部電源ＶDDの電圧は電源ＶCCの電圧低下に追従して低下し、リテンションモード時における内部電源ＶDDの電圧ＶDDｒと外部電源ＶCCの電圧ＶCCｒとが等しくなる。基準電源ＶPR，ＶPDは内部電源ＶDDに基づいて生成されるが、基準電位ジェネレータ２９の駆動能力が低く、この電源ＶPRにとってメモリセルアレイ１１のすべてのビット線対及びセンスアンプ１３は大きな寄生容量となる。そのため、基準電源ＶPR，ＶPDの電圧は未だ低下することなく、ＶDDｎ／２に維持されている。
【００９０】
外部電源ＶCCの電圧低下に追従してリテンションモード電位判定回路６１の検出電圧Ｖ７２が低下する。この検出電圧Ｖ７２がｎＭＯＳトランジスタ７４のしきい値電圧Ｖth未満になると、ｎＭＯＳトランジスタ７４はオフしてｎＭＯＳトランジスタ７４の出力信号はＬレベルに遷移する。そのため、インバータ７６の出力信号Ｓ７６はＬレベルに遷移し、電圧検出回路７０の出力信号Ｓ７８には１つのポジティブパルスが発生し、ＤＲＡＭ６０のリテンションモードに入ったことが検出される。
【００９１】
出力信号Ｓ７８のポジティブパルスに基づいて、制御信号生成回路８０から出力信号Ｓ７８のポジティブパルスに同期しかつ出力信号Ｓ７８のパルス幅よりも長い１つのネガティブパルスを備えた制御信号ＤＲＭ０バーが出力される。また、出力信号Ｓ７８のポジティブパルスに基づいて、制御信号生成回路１００から出力信号Ｓ７８のパルスの消滅直後において制御信号ＤＲＭ０バーのパルス幅よりも短い１つのポジティブパルスを備えた制御信号ＤＲＭ２バーが出力される。さらに、出力信号Ｓ７８のポジティブパルスに基づいて、制御信号生成回路９０から出力信号Ｓ７８のパルスの消滅後において制御信号ＤＲＭ２バーのパルス幅よりも短いポジティブパルスを備えた制御信号ＤＲＭ１が出力される。
【００９２】
Ｌレベルの制御信号ＤＲＭ０バーに基づいてモードコントローラ１９からアドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８に出力される制御信号は遮断される。そのため、アドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８は非活性になり、アドレス信号ＡＤが入力されてプリデコード信号ＰＲＡが出力されない。従って、いずれのワード線も選択されることはなく、いずれのメモリセルも選択されない。
【００９３】
次に、制御信号ＤＲＭ２バーがＬレベルになると、プリチャージ信号ＢＳはプリチャージ信号ＢＲＳのレベルに関係なくＬレベルになり、ビット線対のプリチャージは終了される。このとき、ビット線対のプリチャージ電圧は、基準電源ＶPRの寄生容量（ビット線対及びセンスアンプ１３）に基づいて未だＶDDｎ／２に維持されている。
【００９４】
この後、制御信号ＤＲＭ１がＨレベルになると、活性化信号ＬＥ１は活性化信号ＬＥのレベルに関係なくＨレベルになる。この活性化信号ＬＥ１に基づいてセンスアンプ駆動回路１６が活性化されて高電位電源ＰＳＡの電圧は内部電源ＶDDの電圧ＶDDｒになり、低電位電源ＮＳＡの電圧は低電位電源ＶSSの電圧（０Ｖ）になる。その結果、各センスアンプ１３が活性化され、センスアンプ１３に対応するビット線対の一方のビット線に内部電源ＶDDが供給されるとともに、他方のビット線に低電位電源ＶSSが供給され、両ビット線の電圧が電圧ＶDDｒ及び０Ｖのいずれかにされる。このとき、いずれのメモリセルも選択されていないため、ビット線対の電圧によってメモリセルのデータが破壊されることはない。
【００９５】
制御信号ＤＲＭ１がＬレベルになると、センスアンプ駆動回路１６は非活性となり、高電位電源ＰＳＡ及び低電位電源ＮＳＡは短絡されるため高電位及び低電位電源ＰＳＡ，ＮＳＡの電圧はＶDDｒ／２になって安定する。
【００９６】
次に、制御信号ＤＲＭ２バーがＨレベルになると、このときプリチャージ信号ＢＲＳはＨレベルであるため、プリチャージ信号ＢＳはＨレベルになる。このプリチャージ信号ＢＳに基づいてプリチャージ回路３０が活性化され、ビット線対が基準電源ＶPRによってプリチャージされてビット線対の電位は等しくされる。このとき、前述のように基準電位ジェネレータ２９の駆動能力は低く基準電源ＶPR，ＶPDの寄生容量が大きいため、ビット線対の電圧はＶDDｒ／２となり、基準電源ＶPRの電圧もビット線対の電圧変化にほぼ追従してＶDDｒ／２になる。
【００９７】
従って、ＤＲＡＭ６０がリテンションモードに入って制御信号ＤＲＭ０バーがＬレベルの期間において、制御装置からリフレッシュ命令が与えられたとしても、Ｌレベルの制御信号ＤＲＭ０バーに基づいてアドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８は非活性にされるため、メモリセルアレイ１１のメモリセルのリフレッシュが行われることはない。また、制御信号ＤＲＭ０バーがＨレベルに遷移した後にはビット線対の電圧はすでにＶDDｒ／２になっている。従って、制御信号ＤＲＭ０バーがＨレベルに遷移した後に制御装置からリフレッシュ命令が与えられると、アドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８はモードコントローラ２０からの制御信号に基づいて活性化されて通常のリフレッシュ動作が行われる。
【００９８】
このように、本実施形態は構成されているので、以下の効果がある。
・  本実施形態では、リテンションモード電位判定回路６１によって外部電源ＶCCの低下を検出することによりＤＲＡＭ６０がリテンションモードに入ったことを検出し、この検出結果に基づいてメモリセルアレイ１１のワード線を選択せずにビット線対のプリチャージを終了する。そして、センスアンプ１３にリテンションモード時の内部電源ＶDDの電圧ＶDDｒを与えてビット線対の電圧をＶDDｒ及び接地電圧にする。この後、ビット線対をプリチャージすることによりビット線対の電圧をＶDDｒ／２にすることができる。このプリチャージによって基準電源ＶPRの寄生容量であるビット線対及びセンスアンプ１３を利用して基準電源ＶPRの電圧もビット線対の電圧とほぼ同時に低下させてＶDDｒ／２にすることができる。そのため、ＤＲＡＭ６０がリテンションモードに入った後のリフレッシュ開始までの待ち時間を短縮することができる。
【００９９】
・  本実施形態のＤＲＡＭ６０では、新たにリテンションモード電位判定回路６１とＡＮＤ回路６２，６４とＯＲ回路６３とを設けるとともに、メモリセルアレイ１１に接続されている既存のセンスアンプ１３及びプリチャージ回路３０を利用してリテンションモードに入った直後に基準電源ＶPRを所望の電圧にすることができるので、ＤＲＡＭ６０の設計期間の短縮化及びチップ面積の増大抑制を図ることができ、コスト上昇を抑制することができる。
【０１００】
［第２実施形態］
次に、本発明をＤＲＡＭに具体化した第２実施形態を図５〜図７に従って説明する。なお、重複説明を避けるため、図１〜図４において説明したものと同じ要素については、同じ参照番号が付されている。また、前述したＤＲＡＭ６０との相違点を中心に説明する。
【０１０１】
図５は本実施形態のＤＲＡＭ１１０を示し、このＤＲＡＭ１１０は第２のリテンションモード検出手段としてのリテンションモードコマンド判定回路１１１を備えている点において、第１実施形態のＤＲＡＭ６０の構成とは異なる。ＤＲＡＭ１１０のその他の構成は、前記ＤＲＡＭ６０の構成と同様である。
【０１０２】
そして、本実施形態において、リテンションモードコマンド判定回路１１０、ＡＮＤ回路６２、ＯＲ回路６３、センスアンプ１３及びＡＮＤ回路６４により、メモリセルアレイ１１の複数のビット線対のプリチャージ電圧が基準電源ＶPRの電圧になるように補正を行う補正手段を構成している。
【０１０３】
リテンションモードコマンド判定回路１１１には制御装置からリテンションモードに入ることを報知するリテンションモードコマンドＣＭＤとクロック信号ＣＬＫとが入力されている。リテンションモードコマンドＣＭＤは外部電源ＶCCの電圧が低下される直前に与えられる。本実施形態ではリテンションモードコマンドＣＭＤは３ビットのデータＢ０，Ｂ１，Ｂ２からなる。
【０１０４】
図６に示すように、リテンションモードコマンド判定回路１１１は、コマンドデコーダ１１２と、前記第１〜第３の制御信号生成回路８０，９０，１００とからなる。
【０１０５】
コマンドデコーダ１１２はクロック信号ＣＬＫとコマンドＣＭＤとに基づいてＤＲＡＭ１１０がリテンションモードに入ったことを検出する回路である。コマンドデコーダ１１２は２つの入力ＮＡＮＤ回路１１３，１１４と２入力ＮＯＲ回路１１５とからなる。ＮＡＮＤ回路１１３はその非反転入力端子にクロック信号ＣＬＫを入力し、反転入力端子にビットＢ０を入力している。ＮＡＮＤ回路１１４はその非反転入力端子にビットＢ１を入力し、反転入力端子にビットＢ２を入力している。ＮＯＲ回路１１５は両ＮＡＮＤ回路１１３，１１４の出力信号を入力し、両信号に基づく信号Ｓ１１５を出力する。
【０１０６】
従って、図７に示すように、クロック信号ＣＬＫのＨレベルのパルスが入力されたとき、ビットＢ０が「０」、ビットＢ１が「１」、ビットＢ２が「０」であると、ＮＡＮＤ回路１１３，１１４の出力信号はともにＬレベルになり、ＮＯＲ回路１１５の出力信号Ｓ１１５には１つのポジティブパルスが発生し、ＤＲＡＭ１１０のリテンションモードが検出される。
【０１０７】
第１の制御信号生成回路８０は前記コマンドデコーダ１１２の出力信号Ｓ１１５に基づいて前記アドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８を非活性にするための制御信号ＤＲＭ０バーを生成する。第２の制御信号生成回路９０は前記コマンドデコーダ１１２の出力信号Ｓ１１５に基づいて前記センスアンプ駆動回路１６を活性化するための制御信号ＤＲＭ１を生成する。さらに、第３の制御信号生成回路１００は前記コマンドデコーダ１１２の出力信号Ｓ１１５に基づいて前記プリチャージ回路３０を活性化するための制御信号ＤＲＭ２バーを生成する。
【０１０８】
次に、上記のように構成されたＤＲＡＭ１１０の動作について説明する。
制御装置から与えられるリテンションモードコマンドＣＭＤのビットＢ０，Ｂ１，Ｂ２の組み合わせが（０，１，０）以外の場合にはＤＲＡＭ１１０は通常動作モードとなる。通常動作モード時において、第１の制御信号ＤＲＭ０バーはＨレベル、第２の制御信号ＤＲＭ１はＬレベル、第３の制御信号ＤＲＭ２バーはＨレベルになるため、ＤＲＡＭ１１０のリード動作、ライト動作及びリフレッシュ動作は前記ＤＲＡＭ１０と同様に行われる。
【０１０９】
図７に示すように、クロック信号ＣＬＫのパルスに同期して（０，１，０）の組み合わせのリテンションモードコマンドＣＭＤが入力されるとＤＲＡＭ１１０はリテンションモードに入る。リテンションモードにおいてはメモリセルアレイ１１のリフレッシュのみが行われる。このとき、内部電源ＶDDの電圧は電源ＶCCの電圧低下に追従して低下し、リテンションモード時における内部電源ＶDDの電圧ＶDDｒと外部電源ＶCCの電圧ＶCCｒとが等しくなる。基準電源ＶPR，ＶPDの電圧は未だ低下することなく、ＶDDｎ／２に維持されている。
【０１１０】
リテンションモードコマンドＣＭＤのビットＢ０，Ｂ１，Ｂ２の（０，１，０）という組み合わせに基づいて、リテンションモードコマンド判定回路１１１によってリテンションモードに入ったことが検出され、出力信号Ｓ１１５にポジティブパルスが発生する。
【０１１１】
出力信号Ｓ１１５のポジティブパルスに基づいて、制御信号生成回路８０から出力信号Ｓ７８のポジティブパルスに同期しかつ出力信号Ｓ７８のパルス幅よりも長い１つのネガティブパルスを備えた制御信号ＤＲＭ０バーが出力される。また、出力信号Ｓ７８のポジティブパルスに基づいて、制御信号生成回路１００から出力信号Ｓ７８のパルスの消滅直後において制御信号ＤＲＭ０バーのパルス幅よりも短い１つのポジティブパルスを備えた制御信号ＤＲＭ２バーが出力される。さらに、出力信号Ｓ７８のポジティブパルスに基づいて、制御信号生成回路９０から出力信号Ｓ７８のパルスの消滅後において制御信号ＤＲＭ２バーのパルス幅よりも短いポジティブパルスを備えた制御信号ＤＲＭ１が出力される。
【０１１２】
そして、これらの制御信号ＤＲＭ０バー，ＤＲＭ１，ＤＲＭ２バーに基づいて第１実施形態と同様にしてＤＲＡＭ１１０がリテンションモードに入った直後に基準電源ＶPRが低下される。
【０１１３】
このように、本実施形態は構成されているので、以下の効果がある。
・  本実施形態では、リテンションモードコマンド判定回路１１１によってＤＲＡＭ１１０がリテンションモードに入ったことを検出し、この検出結果に基づいてメモリセルアレイ１１のワード線を選択せずにビット線対のプリチャージを終了する。そして、センスアンプ１３にリテンションモード時の内部電源ＶDDの電圧ＶDDｒを与えてビット線対の電圧をＶDDｒ及び接地電圧にする。この後、ビット線対をプリチャージすることによりビット線対の電圧をＶDDｒ／２にすることができる。このプリチャージによって基準電源ＶPRの寄生容量であるビット線対及びセンスアンプ１３を利用して基準電源ＶPRの電圧もビット線対の電圧とほぼ同時に低下させてＶDDｒ／２にすることができる。そのため、ＤＲＡＭ１１０がリテンションモードに入った後のリフレッシュ開始までの待ち時間を短縮することができる。
【０１１４】
・  本実施形態のＤＲＡＭ１１０では、新たにリテンションモードコマンド判定回路１１１とＡＮＤ回路６２，６４とＯＲ回路６３とを設けるとともに、メモリセルアレイ１１に接続されている既存のセンスアンプ１３及びプリチャージ回路３０を利用してリテンションモードに入った直後に基準電源ＶPRを所望の電圧にすることができるので、ＤＲＡＭ６０の設計期間の短縮化及びチップ面積の増大抑制を図ることができ、コスト上昇を抑制することができる。
【０１１５】
［第３実施形態］
次に、本発明をＤＲＡＭに具体化した第３実施形態を図８〜図１１に従って説明する。なお、重複説明を避けるため、図１〜図４において説明したものと同じ要素については、同じ参照番号が付されている。また、前述したＤＲＡＭ６０との相違点を中心に説明する。
【０１１６】
図８は本実施形態のＤＲＡＭ１２０を示し、このＤＲＡＭ１２０は前記リテンションモード電位判定回路６１に代えて書き込み判定手段としての書き込み判定回路１２１を備えるとともに、メモリセルアレイ１１に接続された電源供給手段としての電源供給回路１２２を備えている点において、前記ＤＲＡＭ６０の構成とは異なる。ＤＲＡＭ１２０のその他の構成は、前記ＤＲＡＭ６０の構成と同様である。
【０１１７】
そして、本実施形態において、書き込み判定回路１２１、ＡＮＤ回路６２、ＯＲ回路６３、ＡＮＤ回路６４及び電源供給回路１２２により、メモリセルアレイ１１の複数のビット線対のプリチャージ電圧が基準電源ＶPRの電圧になるように補正を行う補正手段を構成している。
【０１１８】
書き込み判定回路１２１はメモリセルアレイ１１に対してライト動作がＮ回連続して行われたかどうかを判定するものである。図１０に示すように、書き込み判定回路１２１は、書き込み回数検出回路１３０と、前記第１〜第３の制御信号生成回路８０，９０，１００とからなる。
【０１１９】
書き込み回数検出回路１３０は、カウンタ１３１、ＯＲ回路１３２、２つのインバータ１３３，１３４、ディレイ回路１３５及び２入力ＡＮＤ回路１３６を備える。カウンタ１３１はライト動作に伴うライト信号をカウント入力としている。ＯＲ回路１３２はリード動作に伴うリード信号とカウンタ１３１の出力信号Ｓ１３１とを入力し、両信号に基づく信号をカウンタ１３１のリセット端子に出力する。カウンタ１３１はライト信号をＮ回連続してカウントするとカウントアップし、Ｈレベルの信号Ｓ１３１を出力する。また、カウンタ１３１はライト信号をＮ回連続してカウントする以前にＨレベルのリード信号が入力されたり、Ｈレベルの信号Ｓ１３１が入力されるとリセットされ、それまでのカウント値が０にされる。
【０１２０】
カウンタ１３１の出力端子にはインバータ１３３，１３４が直列に接続され、インバータ１３４の出力端子はディレイ回路１３５に接続されている。２入力ＡＮＤ回路１３６の非反転入力端子はディレイ回路１３５の出力端子に接続され、反転入力端子は前記インバータ１３４の出力端子に接続されている。
【０１２１】
従って、図１１に示すように、メモリセルアレイ１１に対する連続したライト回数がＮ回に達すると、カウンタ１３１の出力信号Ｓ１３１はＨレベルになり、インバータ１３４の出力信号はＨレベルになる。このとき、ディレイ回路１３５の出力信号Ｓ１３５は所定時間だけ遅れてＨレベルになるため、ＡＮＤ回路１３６の出力信号Ｓ１３６には１つのポジティブパルスが発生し、メモリセルアレイ１１に対してＮ回連続したライト動作が行われたことが検出される。
【０１２２】
第１の制御信号生成回路８０は前記書き込み回数検出回路１３０の出力信号Ｓ１３６に基づいて前記アドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８を非活性にするための制御信号ＤＲＭ０バーを生成する。第２の制御信号生成回路９０は前記書き込み回数検出回路１３０の出力信号Ｓ１３６に基づいて前記センスアンプ駆動回路１６を活性化するための制御信号ＤＲＭ１を生成する。さらに、第３の制御信号生成回路１００は前記書き込み回数検出回路１３０の出力信号Ｓ１３６に基づいて前記プリチャージ回路３０を活性化するための制御信号ＤＲＭ２バーを生成する。
【０１２３】
図９に示すように、電源供給回路１２２は、メモリセルアレイ１１のビット線対ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバーの数にそれぞれ対応した電源供給用のｐＭＯＳトランジスタ１２３及びｎＭＯＳトランジスタ１２４と、インバータ１２５とからなる。ｐＭＯＳトランジスタ１２３はビット線対における非反転側のビット線と内部電源ＶDDとの間に接続されている。ｎＭＯＳトランジスタ１２４はビット線対における反転側のビット線と低電位電源ＶSSとの間に接続されている。各ｐＭＯＳトランジスタ１２３のゲートにはインバータ１２５を介して前記制御信号ＤＲＭ１が入力されている。各ｎＭＯＳトランジスタ１２４のゲートには前記制御信号ＤＲＭ１が入力されている。制御信号ＤＲＭ１がＨレベルになると、各ｐＭＯＳトランジスタ１２３がオンするとともに、各ｎＭＯＳトランジスタ１２４がオンする。各ｐＭＯＳトランジスタ１２３のオンに基づいて非反転側のビット線ＢＬ０，ＢＬ１，・・・ＢＬｎには内部電源ＶDDが供給され、各ｎＭＯＳトランジスタ１２４のオンに基づいて反転側のビット線ＢＬ０バー，ＢＬ１バー，・・・ＢＬｎバーには低電位電源ＶSSが供給される。
【０１２４】
次に上記のように構成されたＤＲＡＭ１２０の動作を図１１に従って説明する。
通常動作モード時において、内部電源ＶDDの電圧はＶDDｎであるとすると、センスアンプ１３の基準電圧、すなわち、高電位電源ＰＳＡ及び低電位電源ＮＳＡの電圧はＶDDｎ／２になっている。ＤＲＡＭ１２０のリード動作、ライト動作及びリフレッシュ動作は前記ＤＲＡＭ１０と同様に行われる。
【０１２５】
今、ＤＲＡＭ１２０に対してライト動作が連続してＮ回行われたものとする。ＤＲＡＭ１２０のライト動作においては、選択したビット線対に基準電位が与えられる必要はなく、選択したビット線対に与えられる書き込み信号に電位差があればよい。ライト動作においてもデータのライトが１回終了するごとにプリチャージ回路３０が活性化され、ビット線対が基準電源ＶPRによってプリチャージされてビット線対の電位は等しくされる。ところが、基準電位ジェネレータ２９の駆動能力は低く基準電源ＶPR，ＶPDは配線によってメモリセルアレイ１１全体に供給されている。そのため、データのライト後にビット線対のプリチャージが行われると、基準電源ＶPRの電圧はビット線対の書き込み信号電圧の合計の２分の１になる。従って、図１１に示すように、ライト動作が連続してＮ回行われると、プリチャージ後のビット線対の電圧ＶWRは基準電圧ＶDDｎ／２から外れて大きくなっていることがある。
【０１２６】
ＤＲＡＭ１２０のメモリセルアレイ１１に対してライト動作が連続してＮ回行われると、カウンタ１３１からカウントアップを指示するＨレベルの信号Ｓ１３１が出力される。この出力信号Ｓ１３１に基づいてＡＮＤ回路１３６の出力信号Ｓ１３６には１つのポジティブパルスが発生し、メモリセルアレイ１１に対してＮ回連続したライト動作が行われたことが検出される。
【０１２７】
出力信号Ｓ１３６のポジティブパルスに基づいて、制御信号生成回路８０から出力信号Ｓ１３６のポジティブパルスに同期しかつ出力信号Ｓ７８のパルス幅よりも長い１つのネガティブパルスを備えた制御信号ＤＲＭ０バーが出力される。また、出力信号Ｓ１３６のポジティブパルスに基づいて、制御信号生成回路１００から出力信号Ｓ１３６のパルスの消滅直後において制御信号ＤＲＭ０バーのパルス幅よりも短い１つのポジティブパルスを備えた制御信号ＤＲＭ２バーが出力される。さらに、出力信号Ｓ１３６のポジティブパルスに基づいて、制御信号生成回路９０から出力信号Ｓ１３６のパルスの消滅後において制御信号ＤＲＭ２バーのパルス幅よりも短いポジティブパルスを備えた制御信号ＤＲＭ１が出力される。
【０１２８】
Ｌレベルの制御信号ＤＲＭ０バーに基づいてモードコントローラ１９からアドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８に出力される制御信号は遮断される。そのため、アドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８は非活性になり、アドレス信号ＡＤが入力されてプリデコード信号ＰＲＡが出力されない。従って、いずれのワード線も選択されることはなく、いずれのメモリセルも選択されない。
【０１２９】
次に、制御信号ＤＲＭ２バーがＬレベルになると、プリチャージ信号ＢＳはプリチャージ信号ＢＲＳのレベルに関係なくＬレベルになり、ビット線対のプリチャージは終了される。このとき、ビット線対のプリチャージ電圧は、基準電源ＶPRの寄生容量であるビット線対及びセンスアンプ１３によって未だＶWR＞ＶDDｎ／２に維持されている。
【０１３０】
この後、制御信号ＤＲＭ１がＨレベルになると、ｐＭＯＳトランジスタ１２３がオンして非反転側のビット線ＢＬ０，ＢＬ１，・・・ＢＬｎには内部電源ＶDDが供給され、ｎＭＯＳトランジスタ１２４がオンして反転側のビット線ＢＬ０バー，ＢＬ１バー，・・・ＢＬｎバーには低電位電源ＶSS（接地電圧）が供給される。
【０１３１】
また、制御信号ＤＲＭ１がＨレベルになると、活性化信号ＬＥ１は活性化信号ＬＥのレベルに関係なくＨレベルになる。この活性化信号ＬＥ１に基づいてセンスアンプ駆動回路１６が活性化されて高電位電源ＰＳＡの電圧は内部電源ＶDDの電圧ＶDDｎになり、低電位電源ＮＳＡの電圧は低電位電源ＶSSの電圧（０Ｖ）になる。その結果、各センスアンプ１３が活性化され、センスアンプ１３に対応するビット線対を構成する両ビット線の電圧がセンスアンプ１３の動作によって電圧ＶDDｎ及び０Ｖのいずれかにされる。このとき、いずれのメモリセルも選択されていないため、ビット線対の電圧によってメモリセルのデータが破壊されることはない。
【０１３２】
制御信号ＤＲＭ１がＬレベルになると、電源供給回路１２２は非活性となり、ビット線対への電源の供給が遮断される。また、センスアンプ駆動回路１６は非活性となり、高電位電源ＰＳＡ及び低電位電源ＮＳＡは短絡されるため高電位及び低電位電源ＰＳＡ，ＮＳＡの電圧はＶDDｎ／２になって安定する。
【０１３３】
次に、制御信号ＤＲＭ２バーがＨレベルになると、このときプリチャージ信号ＢＲＳはＨレベルであるため、プリチャージ信号ＢＳはＨレベルになる。このプリチャージ信号ＢＳに基づいてプリチャージ回路３０が活性化され、ビット線対が基準電源ＶPRによってプリチャージされてビット線対の電位は等しくされる。このとき、前述のように基準電位ジェネレータ２９の駆動能力は低く基準電源ＶPRにとってビット線対及びセンスアンプ１３は大きな寄生容量となるため、ビット線対の電圧はＶDDｎ／２となり、基準電源ＶPRの電圧もビット線対の電圧変化にほぼ追従してＶDDｎ／２になる。
【０１３４】
従って、ＤＲＡＭ１２０に対するライト動作が連続してＮ回行われた直後に、制御装置からリード命令が与えられたとしても、Ｌレベルの制御信号ＤＲＭ０バーに基づいてアドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８は非活性にされるため、メモリセルアレイ１１からのデータのリード動作が行われることはない。また、制御信号ＤＲＭ０バーがＨレベルに遷移した後にはビット線対の電圧はすでにＶDDｎ／２になっている。従って、制御信号ＤＲＭ０バーがＨレベルに遷移した後に制御装置からリード命令が与えられると、アドレスバッファ・プリデコーダ１７及びリフレッシュアドレスカウンタ１８はモードコントローラ２０からの制御信号に基づいて活性化されて通常のリード動作が行われる。
【０１３５】
このように、本実施形態は構成されているので、以下の効果がある。
・  本実施形態では、書き込み判定回路１２１によってライト動作が連続してＮ回行われたこと、すなわち、プリチャージ後のビット線対の電圧ＶWRがセンスアンプ１３の基準電圧ＶDDｎ／２よりも大きくなっていることを検出し、この検出結果に基づいてメモリセルアレイ１１のワード線を選択せずにビット線対のプリチャージを終了する。そして、電源供給回路１２２によってビット線対に内部電源ＶDDの電圧及び接地電圧を与えるとともに、センスアンプ１３に内部電源ＶDDの電圧ＶDDｒを与えてビット線対の電圧をＶDDｒ及び接地電圧にする。この後、ビット線対をプリチャージすることによりビット線対の電圧をＶDDｎ／２にすることができる。このプリチャージによって基準電源ＶPRの寄生容量であるビット線対及びセンスアンプ１３を利用して基準電源ＶPRの電圧もビット線対の電圧とほぼ同時に低下させてＶDDｎ／２にすることができる。そのため、ＤＲＡＭ１２０のライト動作が連続してＮ回行われた直後に、メモリセルのデータを壊すことなくリード動作を行うことができる。
【０１３６】
・  本実施形態のＤＲＡＭ１２０では、新たに書き込み判定回路６１とＡＮＤ回路６２，６４とＯＲ回路６３と電源供給回路１２２を設けるとともに、メモリセルアレイ１１に接続されている既存のセンスアンプ１３及びプリチャージ回路３０を利用して通常動作モード時の基準電源ＶPRを所望の電圧にすることができるので、ＤＲＡＭ１２０の設計期間の短縮化及びチップ面積の増大抑制を図ることができ、コスト上昇を抑制することができる。
【０１３７】
尚、上記各実施形態は次のように変更してもよく、その場合でも同様の作用および効果を得ることができる。
・  第１実施形態及び第２実施形態において、メモリセルアレイ１１のビット線対に対して電源供給回路１２２を接続して、リテンションモード時における基準電源ＶPRの電圧の低下を早めるようにしてもよい。この場合にも電源供給回路１２２は第２の制御信号ＤＲＭ１にて制御すればよい。
【０１３８】
・  第１実施形態及び第２実施形態において、ＯＲ回路６３を省略してセンスアンプ駆動回路１６をクロックジェネレータ２０の活性化信号ＬＥにて制御するとともに、メモリセルアレイ１１のビット線対に対して電源供給回路１２２を接続して、リテンションモード時における基準電源ＶPRの電圧の低下を早めるようにしてもよい。この場合にも電源供給回路１２２は第２の制御信号ＤＲＭ１にて制御すればよい。
【０１３９】
・  第１及び第２実施形態において、第３実施形態における書き込み判定回路１２１を設け、リテンションモードに入った直後だけでなく、ライト動作が連続してＮ回行われた場合にも基準電源ＶPRの電圧を所定値に速やかに移行させるようにしてもよい。
【０１４０】
・  第３実施形態において、ＯＲ回路６３を省略してセンスアンプ駆動回路１６をクロックジェネレータ２０の活性化信号ＬＥに基づいて制御するようにしてもよい。
【０１４１】
・  第３実施形態において、電源供給回路１２２を省略した構成としてもよい。
・  上記各実施形態では、禁止手段としてＡＮＤ回路６２を用い、電源供給手段としてＯＲ回路６３を用い、さらに接続制御手段としてＡＮＤ回路６４を用いたが、同様の論理が得られる任意の論理回路に変更してもよい。
【０１４２】
【発明の効果】
本発明は、以上説明したように構成されているため、次のような優れた効果がある。
【０１４３】
請求項１〜４のいずれか１項に記載の発明によれば、ビット線対のプリチャージ電圧と基準電源との間の差電圧が発生した場合に速やかにプリチャージ電圧を基準電源の電圧にして、メモリセルのアクセス開始までの待ち時間を短縮してセルデータを保証することができる。
【０１４４】
請求項１に記載の発明によれば、半導体記憶装置がリテンションモードに入ったことが外部電源の電圧変化に基づいて検出され、この検出結果に基づいてプリチャージ電圧を基準電源の電圧にして、メモリセルのアクセス開始までの待ち時間を短縮してセルデータを保証することができる。
【０１４５】
請求項２に記載の発明によれば、半導体記憶装置がリテンションモードに入ったことがリテンションモードコマンドに基づいて検出され、この検出結果に基づいてプリチャージ電圧を基準電源の電圧にして、メモリセルのアクセス開始までの待ち時間を短縮してセルデータを保証することができる。
【０１４７】
請求項３に記載の発明によれば、半導体記憶装置に既存のセンスアンプを用いることができるので、設計期間の短縮化及びチップ面積の増大抑制を図ることができ、コスト上昇を抑制することができる。
【０１４８】
請求項４に記載の発明によれば、電源供給回路を簡単な構成にすることができる。
【図面の簡単な説明】
【図１】第１実施例のＤＲＡＭを示すブロック図
【図２】第１実施形態のメモリセルアレイ周辺を示す回路図
【図３】リテンションモード電位判定回路を示す回路図
【図４】第１実施形態のＤＲＡＭの作用を示すタイムチャート
【図５】第２実施例のＤＲＡＭを示すブロック図
【図６】リテンションモードコマンド判定回路を示す回路図
【図７】第２実施形態のＤＲＡＭの作用を示すタイムチャート
【図８】第２実施例のＤＲＡＭを示すブロック図
【図９】第３実施形態のメモリセルアレイ周辺を示す回路図
【図１０】書き込み判定回路を示す回路図
【図１１】第３実施形態のＤＲＡＭの作用を示すタイムチャート
【図１２】従来のＤＲＡＭを示すブロック図
【図１３】従来のメモリセルアレイ周辺を示す回路図
【図１４】各電源電圧の変化を示す線図
【図１５】基準電位ジェネレータを示す回路図
【図１６】外部電源電圧と各電源電圧との関係を示す線図
【符号の説明】
１１…メモリセルアレイ
１３…電源供給手段としてのセンスアンプ
３０…プリチャージ手段としてのプリチャージ回路
６１…リテンションモード検出手段としてのリテンションモード電位判定回路
６２…禁止手段としてのＡＮＤ回路
６３…電源供給手段を構成するＯＲ回路
６４…接続制御手段としてのＡＮＤ回路
１１１…第２のリテンションモード検出手段としてのリテンションモードコマンド判定回路
１２１…書き込み判定手段としての書き込み判定回路
１２２…電源供給手段としての電源供給回路
ＢＬ０，ＢＬ０バー〜ＢＬｎ，ＢＬｎバー…ビット線対
Ｃ…メモリセル
ＶCC…外部高電位電源
ＶDD…内部電源
ＶPR…基準電源
ＶSS…接地電源としての外部低電位電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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