(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して動作するシンクロナスＤＲＡＭにおいて、
第１の方向に延在するビット線と、該第１の方向と直交する第２の方向に延在するワード線との交差個所に配置され、該ワード線にて選択可能な複数のメモリセルと、複数のセンスアンプとを有し、前記メモリセルから読み出されたデータを前記センスアンプにより増幅し、転送回路を介して出力する第１〜第４のメモリセルブロックと、
前記第１及び第３のメモリセルブロックに接続され、前記第１または前記第３のメモリセルブロックの一方から読み出されたデータを転送する第１の共通データ線と、
前記第２及び第４のメモリセルブロックに接続され、前記第１のメモリセルブロックから読み出されたデータが転送される時、前記第４のメモリセルブロックから読み出されたデータを転送し、前記第３のメモリセルブロックから読み出されたデータが転送される時、前記第２のメモリセルブロックから読み出されたデータを転送する第２の共通データ線と、
前記第１及び第２の共通データ線に接続され、前記クロック信号の立ち上がりに応答して前記第１の共通データ線上のデータを出力し、前記クロック信号の立ち下りに応答して前記第２の共通データ線上のデータを出力する出力回路と、
を有し、
奇数列のアドレスに対応するデータを格納する前記第１のメモリセルブロックと前記第２のメモリセルブロックとは前記第１の方向にて隣り合って配置するとともに、偶数列のアドレスに対応するデータを格納する前記第３のメモリセルブロックと前記４のメモリセルブロックとは前記第１の方向にて隣り合って配置し、前記第１のメモリセルブロックと前記第３のメモリセルブロックは前記第２の方向にて隣り合って配置するとともに、前記第２のメモリセルブロックと前記第４のメモリセルブロックは前記第２の方向にて隣り合って配置し、前記第１のメモリセルブロックと前記第４のメモリセルブロックとは共通のブロック選択信号により同時に選択状態となり、前記第２のメモリセルブロックと前記第３のメモリセルブロックとは前記ブロック選択信号とは異なる共通のブロック選択信号により同時に選択状態となることを特徴とするシンクロナスＤＲＡＭ。
【請求項２】
前記第１〜第４のメモリセルブロックの前記センスアンプを駆動する電源電圧を与える電源線は、各センスアンプから前記電源線までの距離が等しくなるように各メモリセルブロック間に配置されていることを特徴とする請求項１記載のシンクロナスＤＲＡＭ。
【請求項３】
前記第１〜第４のメモリセルブロックの各々は前記選択状態となることに基づいてワード線を駆動可能とする駆動回路を有することを特徴とする請求項１あるいは請求項２記載のシンクロナスＤＲＡＭ。
【請求項４】
前記第１〜第４のメモリセルブロックの各々は前記選択状態となることに基づいてセンスアンプを活性化する活性化信号を発生する制御回路を有することを特徴とする請求項１〜３のいずれか１つに記載のシンクロナスＤＲＡＭ。
【請求項５】
前記第１〜第４のメモリセルブロックの各々は読み出されたデータが与えられるビット線対と、イコライズ信号に応じて前記ビット線対を導電位とするイコライズ回路とを有し、前記制御回路は前記選択状態になることに基づいて前記イコライズ信号を発生することを特徴とする請求項４記載のシンクロナスＤＲＡＭ。
【請求項６】
前記第１の共通データ線は、第１の偶数カラム選択信号に応じて動作する第１の転送回路を介して前記第１のメモリセルブロックからのデータ、第２の偶数のカラム選択信号に応じて動作する第２の転送回路を介して該第１のメモリセルブロックからのデータ、第１の奇数カラム選択信号に応じて動作する第３の転送回路を介して前記第３のメモリセルブロックからのデータ、あるいは第２の奇数カラム選択信号に応じて動作する第４の転送回路を介して前記第３のメモリセルブロックからのデータのいずれかが選択的に転送され、
前記第２の共通データ線は、前記第１の偶数カラム選択信号に応じて動作する第５の転送回路を介して前記第２のメモリセルブロックからのデータ、前記第２の偶数カラム選択信号に応じて動作する第６の転送回路を介して該第２のメモリセルブロックからのデータ、前記第１の奇数カラム選択信号に応じて動作する第７の転送回路を介して前記第４のメモリセルブロックからのデータ、あるいは前記第２の奇数カラム選択信号に応じて動作する第８の転送回路を介して前記第４のメモリセルブロックからのデータのいずれかが選択的に転送されることを特徴とする請求項１〜５のいずれか１つに記載のシンクロナスＤＲＡＭ。
【請求項７】
前記第１及び第２の奇数カラム選択信号の一方と前記第１及び第２の偶数カラム選択信号の一方が同じタイミングで電位レベルが変化した後に、残りの２つのカラム選択信号が同じタイミングで電位レベルが変化することを特徴とする請求項６記載のシンクロナスＤＲＡＭ。
【請求項８】
クロック信号に同期して動作するシンクロナスＤＲＡＭにおいて、
第１の方向に延在するビット線と、該第１の方向と直交する第２の方向に延在するワード線との交差個所に配置され、所望のアドレスに選択制御される該ワード線にて選択可能な複数のメモリセルと、複数のセンスアンプとを有し、前記メモリセルから読み出されたデータを前記センスアンプにより増幅し、転送回路を介して出力する第１〜第４のメモリセルブロックと、
前記第１及び第３のメモリセルブロックに接続され、前記第１または前記第３のメモリセルブロックの一方から読み出されたデータを転送する第１の共通データ線と、
前記第２及び第４のメモリセルブロックに接続され、前記第１のメモリセルブロックから読み出されたデータが転送される時、前記第４のメモリセルブロックから読み出されたデータを転送し、前記第３のメモリセルブロックから読み出されたデータが転送される時、前記第２のメモリセルブロックから読み出されたデータを転送する第２の共通データ線と、
前記第１〜第４のメモリセルブロックに接続され、前記アドレスを転送するアドレス線と、
を有し、
奇数列のアドレスに対応するデータを格納する前記第１のメモリセルブロックと前記第２のメモリセルブロックとは前記第１の方向にて隣り合って配置するとともに、偶数列のアドレスに対応するデータを格納する前記第３のメモリセルブロックと前記４のメモリセルブロックとは前記第１の方向にて隣り合って配置し、前記第１のメモリセルブロックと前記第３のメモリセルブロックは前記第２の方向にて隣り合って配置するとともに、前記第２のメモリセルブロックと前記第４のメモリセルブロックは前記第２の方向にて隣り合って配置し、前記第１のメモリセルブロックと前記第４のメモリセルブロックとは共通のブロック選択信号により同時に選択状態となり、前記アドレス線から転送された同じアドレスにてデータの読み出しがなされ、前記第２のメモリセルブロックと前記第３のメモリセルブロックとは前記ブロック選択信号とは異なる共通のブロック選択信号により同時に選択状態となり、前記アドレス線から転送された同じアドレスにてデータの読み出しがなされることを特徴とするシンクロナスＤＲＡＭ。
【請求項９】
前記第１及び第２の共通データ線に接続され、前記クロック信号の立ち上がりに応答して前記第１の共通データ線上のデータを出力し、前記クロック信号の立ち下りに応答して前記第２の共通データ線上のデータを出力する出力回路を有することを特徴とする請求項８記載のシンクロナスＤＲＡＭ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体記憶装置に関し、特に同期式半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の同期式半導体記憶装置の１つであるシンクロナスＤＲＡＭは、複数のメモリセルと、複数のメモリセルからのデータに基づく電位がそれぞれ与えられる複数のビット線と、複数のビット線の電位をそれぞれ増幅する複数のセンスアンプと、複数のビット線とデータ線との間にそれぞれ接続される複数のカラムスイッチとを有する。
【０００３】
このシンクロナスＤＲＡＭは、カラム選択信号により、カラムスイッチが順次選択され、選択されたカラムスイッチに対応するメモリセルのデータに基づく電位を順次、データ線に与えるものである。
【０００４】
シンクロナスＤＲＡＭは、順次、データ線に与えられた電位に基づくデータをクロック信号の立ち上がりに応答して、外部へ出力するものであった。
【０００５】
【発明が解決しようとする課題】
従来のシンクロナスＤＲＡＭでは、カラムスイッチを１つずつ導通状態として、隣接しあう２つのメモリセルのデータに基づく電位を順次データ線へ与えるため、隣接しあう２つのメモリセルのデータに基づく電位をデータ線へ与えるのに相当の時間を要する。
【０００６】
よって、従来のシンクロナスＤＲＡＭのアレイ構成に於いて、クロック信号の立ち上がりと立ち下がりで、隣接しあう２つのメモリセルのデータに基づく電位を出力させるダブルデータレートのシンクロナスＤＲＡＭを実現する場合、クロック信号の周期を長くしなければならず、高速動作ができないという問題があった。
【０００７】
また、シンクロナスＤＲＡＭでは、１つのメモリブロックの中のセンスアンプの数が非常に多い。各センスアンプは、自身を活性化するために電源に接続されるが、各センスアンプから電源までの距離は、それぞれ異なっている。
【０００８】
よって電源に最も遠い箇所にあるセンスアンプには、電源からセンスアンプまでの配線抵抗のため電圧降下が生じる。
【０００９】
よってセンスアンプがビット線の電位を増幅する速度が低下し、シンクロナスＤＲＡＭ全体としての動作マージンが低下するという問題があった。
【００１０】
【課題を解決するための手段】
上記問題を解決するために、本発明のシンクロナスＤＲＡＭは、第1及び第3のメモリセルブロックの転送回路に接続され、これらメモリセルブロックの一方から読み出されたデータを転送する第1の共通データ線と、第２及び第４のメモリセルブロックの転送回路に接続され、第1及び第3のメモリセルブロックからデータが読み出される時、それらメモリセルブロックの一方から読み出されたデータを転送する第２の共通データ線と、第1及び第2の共通データ線に接続され、クロック信号の立ち上がりに応答して第1の共通データ線上のデータを出力し、クロック信号の立ち下りに応答して第2の共通データ線上のデータを出力する出力回路とを有する。
【００１１】
【発明の実施の形態】
図１は本発明の１実施の形態のシンクロナスＤＲＡＭの回路図である。
【００１２】
図２は図１のシンクロナスＤＲＡＭのタイミングチャートである。
【００１３】
図１及び図２を参照して１実施の形態のシンクロナスＤＲＡＭについて説明する。
【００１４】
本実施の形態のシンクロナスＤＲＡＭは、第１のメモリブロックＭＣＢ１、第２のメモリブロックＭＣＢ２、第３のメモリブロックＭＣＢ３及び第４のメモリブロックＭＣＢ４の少なくとも４つのメモリブロックを有する。
【００１５】
以下各メモリブロックについて説明する。
【００１６】
各メモリブロックは、行方向に延在する複数のワード線ＷＬと、列方向に延在する複数のビット線ＢＬ、／ＢＬと、複数のワード線ＷＬと複数のビット線ＢＬ、／ＢＬの交差箇所にそれぞれ配置され、データを格納する複数のメモリセルＭＣと、複数のワード線ＷＬの各々を選択する複数のワード線ドライバＷＤ、複数のビット線対（ＢＬ、／ＢＬ）の電位をそれぞれ増幅する複数のセンスアンプＳＡと、複数のビット線電位固定回路ＥＱＣと、複数の転送回路ＴＣと、カラム選択信号線ＣＬ０、ＣＬ１…に与えられるカラム選択信号の信号値に応答して、対応するセンスアンプＳＡの出力信号を対応するサブデータ線対（ＳＤＬ１、／ＳＤＬ１）又は（ＳＤＬ２、／ＳＤＬ２）に出力する複数のカラムスイッチＣＬＳと、センスアンプ活性化信号ＳＡＳ、イコライズ信号ＥＱＬ、ＥＱＲ及びアイソレーション信号ＩＳＯＬ、ＩＳＯＲを出力する制御回路Ｃとを有する。
【００１７】
各ビット線電位固定回路ＥＱＣは、対応するビット線対（ＢＬ、／ＢＬ）に接続され、イコライズ信号ＥＱＬ又はＥＱＲの信号値に応答して、対応するビット線対（ＢＬ、／ＢＬ）の電位を同一電位に固定する。
【００１８】
各転送回路ＴＣは、対応するビット線対（ＢＬ、／ＢＬ）と対応するセンスアンプＳＡとの間にそれぞれ配置され、アイソレーション信号ＩＳＯＬ又はＩＳＯＲの信号値に応じて、対応するビット線対（ＢＬ、／ＢＬ）の電位を対応するセンスアンプＳＡに転送する。
【００１９】
各メモリブロックでは、メモリセルＭＣ、ワード線ＷＬ、ビット線ＢＬ、／ＢＬ、ビット線電位固定回路ＥＱＣ、転送回路ＴＣがセンスアンプＳＡの両側に配置される。
【００２０】
センスアンプＳＡはＮＭＯＳＴｒ１、Ｔｒ２とＰＭＯＳＴｒ３、Ｔｒ４とからなる。ＰＭＯＳＴｒ３の一端とＰＭＯＳＴｒ４の一端とはＰＭＯＳＴｒ５の一端に接続される。ＰＭＯＳＴｒ５の他端は電源に接続され、ＰＭＯＳＴｒ５は、センスアンプ活性化信号ＳＡＳが入力されるインバータＩＮＶの出力信号の信号値に応答して、電源電位ＶＤＤをＰＭＯＳＴｒ３、Ｔｒ４に与える。ＮＭＯＳＴｒ１、Ｔｒ２の一端はＮＭＯＳＴｒ６の一端に接続される。ＮＭＯＳＴｒ６の他端は接地に接続され、ＮＭＯＳＴｒ６は、センスアンプ活性化信号ＳＡＳの信号値に応答して、接地電位ＶＳＳをＮＭＯＳＴｒ１、Ｔｒ２に与える。ＮＭＯＳＴｒ１の他端とＰＭＯＳＴｒ３の他端とは、ＮＭＯＳＴｒ２のゲートとＰＭＯＳＴｒ４のゲートとに接続される。ＮＭＯＳＴｒ２の他端とＰＭＯＳＴｒ４の他端とは、ＮＭＯＳＴｒ１のゲートとＰＭＯＳＴｒ３のゲートとに接続される。
【００２１】
センスアンプＳＡの両側の転送回路ＴＣは、それぞれアイソレーション信号ＩＳＯＬ、ＩＳＯＲの信号値に応答して、対応するビット線対（ＢＬ，／ＢＬ）の電位を対応するセンスアンプＳＡに転送する。各転送回路ＴＣは、２つのＮＭＯＳＴｒ７，Ｔｒ８からなる。ＮＭＯＳＴｒ７、Ｔｒ８の一端はそれぞれビット線ＢＬ、／ＢＬに接続される。ＮＭＯＳＴｒ７、Ｔｒ８のゲートはアイソレーション信号が与えられる。ＮＭＯＳＴｒ７の他端はＮＭＯＳＴｒ１の他端とＰＭＯＳＴｒ３の他端とに接続される。ＮＭＯＳＴｒ８の他端はＮＭＯＳＴｒ２の他端とＰＭＯＳＴｒ４の他端とに接続される。
【００２２】
またセンスアンプの両側のビット線電位固定回路ＥＱＣは、それぞれイコライズ信号ＥＱＬ，ＥＱＲの信号値に応答して、対応するビット線対の電位を同一電位に固定する。ビット線電位固定回路ＥＱＣは、ＮＭＯＳＴｒ９、Ｔｒ１０、Ｔｒ１１からなる。ＮＭＯＳＴｒ９、Ｔｒ１０はビット線対（ＢＬ、／ＢＬ）間に直列に接続される。またＮＭＯＳ１１はビット線対（ＢＬ、／ＢＬ）間に接続される。
【００２３】
ＮＭＯＳＴｒ９、Ｔｒ１０、Ｔｒ１１の各ゲートはイコライズ信号が与えられる。ＮＭＯＳＴｒ９とＮＭＯＳＴｒ１０との接続点は、ビット線の電位を所定の電位に設定するため、所定の電位が与えられる端子に接続される。
【００２４】
制御回路Ｃは、動作信号線ＡＣＴＩＶＥに与えられるアクテイブ信号ＡＣＴ及びブロック選択線ＢＬＫに与えられるブロック選択信号の信号値に応答して、センスアンプ活性化信号ＳＡＳ、イコライズ信号ＥＱＬ、ＥＱＲ、アイソレーション信号ＩＳＯＬ，ＩＳＯＲを出力する回路である。
【００２５】
各メモリブロックはアクテイブ信号ＡＣＴ及び対応するブロック選択信号の信号が所定の電位となることにより選択状態に設定される。
【００２６】
メモリブロック１の制御回路Ｃは、動作信号線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ０、ＢＬＫ１に接続される。この制御回路Ｃは、ブロック選択信号線ＢＬＫ０に与えられるブロック選択信号又はブロック選択信号線ＢＬＫ１に与えられるブロック選択信号のいずれかがハイレベルとなり、かつハイレベルのアクテイブ信号ＡＣＴを入力することにより、メモリブロック１を選択状態とする。
【００２７】
メモリブロック１のセンスアンプＳＡの左側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ０とアドレス線ＰＸに接続される。メモリブロック１のセンスアンプの右側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ１とアドレス線ＰＸに接続される。
【００２８】
メモリブロック２の制御回路Ｃは、動作信号線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ２、ＢＬＫ３に接続される。この制御回路Ｃは、ブロック選択信号線ＢＬＫ２に与えられるブロック選択信号又はブロック選択信号線ＢＬＫ３に与えられるブロック選択信号のいずれかがハイレベルとなり、かつハイレベルのアクテイブ信号ＡＣＴを入力することにより、メモリブロック２を選択状態とする。
【００２９】
メモリブロック２のセンスアンプＳＡの左側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ２とアドレス線ＰＸに接続される。メモリブロック２のセンスアンプＳＡの右側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ３とアドレス線ＰＸに接続される。
【００３０】
メモリブロック３の制御回路Ｃは、動作選択線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ２、ＢＬＫ３に接続される。この制御回路Ｃは、ブロック選択信号線ＢＬＫ２に与えられるブロック選択信号又はブロック選択信号線ＢＬＫ３に与えられるブロック選択信号のいずれかがハイレベルとなり、アクテイブ信号ＡＣＴを入力することにより、メモリブロック３を選択状態とする。メモリブロック３のセンスアンプＳＡの左側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ２とアドレス線ＰＸに接続される。メモリブロック３のセンスアンプの右側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ３とアドレス線ＰＸに接続される。
【００３１】
メモリブロック４の制御回路Ｃは、動作選択線ＡＣＴＩＶＥ及びブロック選択信号線ＢＬＫ０、ＢＬＫ１に接続される。この制御回路Ｃは、ブロック選択信号線ＢＬＫ０に与えられるブロック選択信号又はブロック選択信号線ＢＬＫ１に与えられるブロック選択信号のいずれかがハイレベルとなり、ハイレベルのアクテイブ信号ＡＣＴを入力することにより、メモリブロック４を選択状態とする。メモリブロック４のセンスアンプＳＡの左側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ０とアドレス線ＰＸに接続される。メモリブロック４のセンスアンプの右側のワード線ドライバＷＤはブロック選択信号線ＢＬＫ１とアドレス線ＰＸに接続される。
【００３２】
メモリブロック１及び４に於けるカラムスイッチＣＬＳについて説明する。各カラムスイッチＣＬＳはＮＭＯＳＴｒ１２、Ｔｒ１３からなる。ＮＭＯＳＴｒ１２の一端は、対応するＮＭＯＳＴｒ７を介して対応するビット線ＢＬに接続され、ＮＭＯＳＴｒ１２の他端は、サブデータ線／ＳＤＬ１に接続される。ＮＭＯＳＴｒ１３の一端は、対応するＮＭＯＳＴｒ８を介して対応するビット線／ＢＬに接続され、 ＮＭＯＳＴｒ１３の他端は、サブデータ線ＳＤＬ１に接続される。各カラムスイッチのＴｒ１２、Ｔｒ１３は対応するカラム選択信号線に接続される。
【００３３】
メモリブロック２及び４に於けるカラムスイッチＣＬＳについて説明する。ビット線対に対応して設けられる。各カラムスイッチＣＬＳはＮＭＯＳＴｒ１２、Ｔｒ１３からなる。ＮＭＯＳＴｒ１２の一端は、対応するＮＭＯＳＴｒ７を介して対応するビット線ＢＬに接続され、 ＮＭＯＳＴｒ１２の他端は、サブデータ線／ＳＤＬ２に接続される。ＮＭＯＳＴｒ１３の一端は、対応するＮＭＯＳＴｒ８を介して対応するビット線／ＢＬに接続され、 ＮＭＯＳＴｒ１３の他端は、サブデータ線ＳＤＬ２に接続される。
【００３４】
また第１のメモリブロックと第２のメモリブロックの同一列のカラムスイッチは対応する共通のカラム選択信号線ＣＬに接続される。第３のメモリブロックと第４のメモリブロックの同一列のカラムスイッチは対応する共通のカラム選択信号線ＣＬに接続される。
【００３５】
第１のメモリブロック及び第４のメモリブロックにおいて、センスアンプＳＡの両側のワード線ドライバＷＤはそれぞれブロック選択信号ＢＬＫ０、ＢＬＫ１の信号値により動作状態となる。
【００３６】
第２のメモリブロック及び第３のメモリブロックにおいて、センスアンプＳＡの両側のワード線ドライバＷＤはそれぞれブロック選択信号線ＢＬＫ２、ＢＬＫ３の信号値により動作状態となる。動作状態となったワード線ドライバＷＤの内、さらにＸアドレスにより選択されたワード線ドライバＷＤはそれに接続されるワード線ＷＬの電位をハイレベルとする。
【００３７】
本実施の形態のシンクロナスＤＲＡＭでは、従来のメモリセルアレイにおける奇数列のアドレスに対応するデータが第１のメモリブロックに格納され、偶数列のアドレスに対応するデータが第４のメモリブロックに格納される。同様に、従来のメモリブロックにおける奇数列のアドレスに対応するデータが第２のメモリブロックに格納され、偶数列のアドレスに対応するデータが第４のメモリブロックに格納される。
【００３８】
次に、本実施の形態のシンクロナスＤＲＡＭの動作について説明する。
【００３９】
図２は本実施の形態のシンクロナスＤＲＡＭのタイミングチャートである。
【００４０】
図２に於いて、ＥＱＬ１、ＥＱＬ４は、第１及び第４のメモリブロックのイコライズ信号である。
【００４１】
まず各メモリブロックにローレベルのアクテイブ信号ＡＣＴが入力されている初期状態の各メモリブロックの各構成要素の状態について説明する。
【００４２】
制御回路Ｃは、ハイレベルのイコライズ信号ＥＱＬ、ＥＱＲ及びハイレベルとローレベルの間の中間レベルのアイソレーション信号ＩＳＯＬ、ＩＳＯＲ及びローレベルのセンスアンプ活性化信号ＳＡＳを出力する。
【００４３】
各ワード線ドライバＷＤはブロック選択信号線ＢＬＫ０〜ＢＬＫ７にそれぞれ与えられるブロック選択信号が共にローレベルであり、非選択状態であるので、各ワード線はローレベルに設定される。
【００４４】
各ビット線対（ＢＬ、／ＢＬ）は、イコライズ信号ＥＱＬ、ＥＱＲがハイレベルであり、同一の１／２ＶＤＤに設定される。センスアンプＳＡの両側の転送回路ＴＣのトランジスタＴｒ７、Ｔｒ８は、アイソレーション信号ＩＳＯＬ、ＩＳＯＲが中間レベルであり、導通状態となっている。
【００４５】
ＮＭＯＳＴｒ6は、センスアンプ活性化信号がローレベルのため非導通状態となっている。ＰＭＯＳＴｒ５は、インバータＩＮＶの出力信号がハイレベルのため非導通状態となる。
【００４６】
よって、センスアンプＳＡには、ＮＭＯＳ６やＰＭＯＳ５を介して、電源電位ＶＤＤや接地電位ＶＳＳは与えられない。
【００４７】
また各カラム選択線に与えられるカラム選択信号はローレベルを出力しているので、カラムスイッチＣＳＬのＮＭＯＳＴｒ１２、Ｔｒ１３は非導通状態に設定される。サブデータ線ＳＤＬ１、／ＳＤＬ１及びサブデータ線ＳＤＬ２、／ＳＤＬ２はハイレベルに設定される。
【００４８】
次に、第１のメモリブロック及び第４のメモリブロックからデータを読み出す動作について説明する。
【００４９】
まず、ハイレベルのアクテイブ信号ＡＣＴが各メモリブロックに与えられる。
【００５０】
次にブロック選択線ＢＬＫ０乃至ＢＬＫ７の内、ＢＬＫ０のブロック選択信号がハイレベルになり、ブロック選択線ＢＬＫ０に接続される第１のメモリブロック及び第４のメモリブロックが選択される。またＸアドレス信号ＰＸが各メモリブロックに出力され、第１及び第４のメモリブロックの各センスアンプＳＡの左側のワード線ドライバＷＤが選択される。
【００５１】
以下、選択された第１及び第４のメモリブロックの各ブロックの動作を説明する。
【００５２】
ハイレベルのアクテイブ信号ＡＣＴ及びハイレベルのブロック選択信号線ＢＬＫ０に応答して、制御回路Ｃは、ローレベルのイコライズ信号ＥＱＬ、ＥＱＲを出力し、ハイレベルのアイソレーション信号ＩＳＯＬを出力し、ローレベルのアイソレーション信号ＩＳＯＲを出力する。
【００５３】
また、センスアンプＳＡの左側の選択されたワードドライバＷＤは、それに接続されるワード線ＷＬをハイレベルに設定する。
【００５４】
ここで、第１のメモリブロックでハイレベルになるワード線ＷＬのアドレスと第４のメモリブロックでハイレベルになるワード線ＷＬのアドレスとは従来の回路における同一のアドレスに対応している。
【００５５】
ハイレベルに設定されたワード線ＷＬに接続された複数のメモリセルＭＣから対応する複数のビット線対に、メモリセルＭＣのデータに基づいて、それぞれ電位が与えられ、各ビット線対に電位差が生じる。
【００５６】
アイソレーション信号ＩＳＯＬがハイレベルであるので、各センスアンプＳＡの左側の各転送回路ＴＣのＮＭＯＳＴｒ７、Ｔｒ８は導通状態に設定される。各センスアンプの左側に配置された各ビット線対に生じた電位は対応する各センスアンプＳＡに出力される。このときアイソレーション信号ＩＳＯＲがローレベルであるので、センスアンプＳＡの右側の転送回路ＴＣのＮＭＯＳＴｒ７、Ｔｒ８は非導通状態に設定されている。
【００５７】
次に、制御回路Ｃはハイレベルのセンスアンプ活性化信号ＳＡＳを出力する。これによりＮＭＯＳＴｒ６、ＰＭＯＳＴｒ５は導通状態に設定され、各センスアンプＳＡに電源電位ＶＤＤと接地電位ＶＳＳを与える。これにより各センスアンプＳＡは、対応する各ビット線対（ＢＬ、／ＢＬ）に生じる電位を増幅する。
【００５８】
第１のメモリブロックのビット線ＢＬはハイレベルとなり、第２のメモリブロックのビット線／ＢＬはローレベルとなる。
【００５９】
第４のメモリブロックのビット線ＢＬはローレベルとなり、第４のメモリブロックのビット線／ＢＬはハイレベルとなる。
【００６０】
次に、カラム選択線の内、カラム選択線ＣＬ０に与えられるカラム選択信号がハイレベルに設定される。これにより、第１のメモリブロックの、カラム選択線ＣＬ０に接続されるカラムスイッチＣＬＳは、対応するセンスアンプＳＡによって増幅されたビット線対（ＢＬ，／ＢＬ）の電位をサブデータ線対（／ＳＤＬ１、ＳＤＬ１）に与える。これによって、サブデータ線対（／ＳＤＬ１、ＳＤＬ１）に第１のメモリブロックのメモリセルに格納されたデータに基づく電位が与えられる。
【００６１】
サブデータ線ＳＤＬ１はローレベルとなり、サブデータ線／ＳＤＬ１はハイレベルとなる。
【００６２】
また、カラム選択線ＣＬ０に与えられるカラム選択信号がハイレベルに設定されると同時にカラム選択線ＣＬ１に与えられるカラム選択信号がハイレベルに設定されることにより、第４のメモリブロックの、カラム選択線ＣＬ１に接続されるカラムスイッチＣＬＳは、対応するセンスアンプＳＡによって増幅されたビット線対（ＢＬ，／ＢＬ）の電位をサブデータ線対（／ＳＤＬ２、ＳＤＬ２）に与える。これによって、サブデータ線対（／ＳＤＬ２、ＳＤＬ２）に第４のメモリブロックのメモリセルに格納されたデータに基づく電位が与えられる。
【００６３】
サブデータ線ＳＤＬ２はハイレベルとなり、サブデータ線／ＳＤＬ２はローレベルとなる。
【００６４】
またサブデータ線対（ＳＤＬ１、／ＳＤＬ１）、（ＳＤＬ２、／ＳＤＬ２）は図９に示す後段のセレクタ回路ＳＥＬに接続される。このセレクタ回路ＳＥＬはクロック信号の立ち上がりに応答して、サブデータ線対（ＳＤＬ１、／ＳＤＬ１）に与えられる電位に応答する電位を出力し、クロック信号の立ち下がりに応答して、サブデータ線対（ＳＤＬ２、／ＳＤＬ２）に与えられる電位に応答する電位を出力する。
【００６５】
次に、選択されない第２及び第３のメモリブロックについて説明する。
【００６６】
選択されない第２及び第３のメモリブロックに於いては、ハイレベルのアクテイブ信号ＡＣＴ及びローレベルのブロック選択信号線ＢＬＫ２、３を入力することにより、制御回路Ｃは、ハイレベルのイコライズ信号ＥＱＬ、ＥＱＲ及びローレベルのイコライズ信号ＩＳＯＬ、ＩＳＯＲ及びローレベルのセンスアンプ活性化信号ＳＡＳを出力する。
【００６７】
各ワード線ドライバＷＤはブロック選択信号ＢＬＫ２、ＢＬＫ３が共にローレベルであるので、非選択状態であり、各ワード線はローレベルに設定される。
【００６８】
各ビット線対（ＢＬ、／ＢＬ）は、イコライズ信号ＥＱＬ、ＥＱＲがハイレベルであり、同一の１／２ＶＤＤに設定される。各転送回路ＴＣのトランジスタＴｒ７、Ｔｒ８は、アイソレーション信号ＩＳＯＬ、ＩＳＯＲがローレベルであり、導通状態となっている。
【００６９】
ＮＭＯＳ6は、センスアンプ活性化信号がローレベルのため非導通状態となっている。ＰＭＯＳ５は、インバータＩＮＶの出力信号がハイレベルのため非導通状態となる。
【００７０】
よって、センスアンプＳＡは、ＮＭＯＳ６やＰＭＯＳ５を介して、電源電位ＶＤＤや接地電位ＶＳＳは与えられず、動作をしない。
【００７１】
本実施の形態では、従来のメモリブロックにおける奇数列のアドレスに対応するデータが第１のメモリブロックに格納され、偶数列のアドレスに対応するデータが第４のメモリブロックに格納されることで、従来のメモリブロックにおける隣接するアドレスのデータをそれぞれ第１のメモリブロック及び第４のメモリブロックから同時に出力することができる。よって図９に示すセレクタ回路により、従来と同一周波数又は早い周波数のクロック信号の立ち上がりと立ち下がりの両方のタイミングでデータを出力することができるダブルデータレートのシンクロナスＤＲＡＭを実現できる。
【００７２】
また本実施の形態の特徴として、第１及び第３のメモリブロックでサブデータ線対を共有とし、第２及び第４のメモリブロックでサブデータ線対を共有としているので、各メモリブロックでそれぞれサブデータ線を備えた場合に比べて、構成回路が低減でき、回路面積の縮小化が図れるという利点がある。
【００７３】
また、メモリブロックを４つに分割しているので、１つのメモリブロック内のセンスアンプの数を少なくできる。よって、例えば、メモリブロックとメモリブロックとの間に電源線を配設することにより、電源線から各メモリブロックのセンスアンプまでの距離をほぼ等しくすることにより、シンクロナスＤＲＡＭ全体としての読み出し動作を向上させることが可能となる。
【００７４】
図３乃至図７は、１実施の形態のシンクロナスＤＲＡＭのデータの読み出し方法の様々な例を示している図である。
【００７５】
本実施の形態のシンクロナスＤＲＡＭでは、バースト長を設定することができる。ここでバースト長とは読み出すデータ数を示している。
【００７６】
図３は、バースト長が２である場合のシンクロナスＤＲＡＭの読み出し動作について示している。外部からシンクロナスＤＲＡＭを動作可能状態に設定するためのＡＣＴＩＶＥＥコマンドが入力されると共に、ワード線のアドレスＡ０＝０が入力される。その後、Ｒｅａｄコマンドが入力されると共に、最初に読み出すデータが格納されているメモリセルに対応するカラム選択線のアドレスＡ０＝０（ＣＬ０を最初に立ち上げるアドレス）が入力される。
【００７７】
カラム選択線のアドレスが０であり、バースト長が２であるので、ＣＬ０とＣＬ１とを同時に立ち上げる。
【００７８】
図４は、バースト長が４である場合のシンクロナスＤＲＡＭの読み出し動作について示している。シンクロナスＤＲＡＭを動作状態に設定するためのＡＣＴＩＶＥＥコマンドが入力されると共に、ワード線のアドレスＡ０＝０が入力される。その後、Ｒｅａｄコマンドが入力されると共に、最初に読み出すデータが格納されているメモリセルに対応するカラム選択線のアドレスＡ０＝０（ＣＬ０を最初に立ち上げる）が入力される。
【００７９】
カラム選択線のアドレスが０であり、バースト長が４であるので、ＣＬ０とＣＬ１とを同時に立ち上げる。その後、ＣＬ２とＣＬ３とを同時に立ち上げる。
【００８０】
図５は、バースト長が４である場合のシンクロナスＤＲＡＭの読み出し動作について示している。カラム選択線のアドレスＡ０＝１（ＣＬ１を最初に立ち上げるアドレス）が入力される。
【００８１】
カラム選択線のアドレスが１であり、バースト長が４であるので、ＣＬ１とＣＬ２とを同時に立ち上げる。その後、ＣＬ３とＣＬ０とを同時に立ち上げる。
【００８２】
図６は、バースト長が４である場合のシンクロナスＤＲＡＭの読み出し動作について示している。カラム選択線のアドレスＡ０＝２（ＣＬ２を最初に立ち上げるアドレス）が入力される。
【００８３】
カラム選択線のアドレスが２であり、バースト長が４であるので、ＣＬ２とＣＬ３とを同時に立ち上げる。その後、ＣＬ０とＣＬ１とを同時に立ち上げる。
【００８４】
図７は、バースト長が４である場合のシンクロナスＤＲＡＭの読み出し動作について示している。カラム選択線のアドレスＡ０＝３（ＣＬ３を最初に立ち上げるアドレス）が入力される。
【００８５】
カラム選択線のアドレスが３であり、バースト長が４であるので、ＣＬ３とＣＬ０とを同時に立ち上げる。その後、ＣＬ１とＣＬ２とを同時に立ち上げる。
【００８６】
図８は、図１におけるワード線を選択する回路の変形例を示す図である。
【００８７】
図８は分割ワード線方式の回路であり、第１のメモリブロックと第３のメモリブロックのワード線駆動回路が記載される。この回路は、第１及び第３のメモリブロックのセンスアンプＳＡの左側にあるワード線を選択する回路である。
【００８８】
デコード回路Ｄはブロック選択線ＢＬＫ０とＢＬＫ２と第１のＸアドレス線ＰＸ１に接続される。デコード回路Ｄは複数のＮＡＮＤ回路から構成される。読み出し時には、ブロック選択線及び第１のＸアドレス線ＰＸ１に応答して選択された１つのＮＡＮＤ回路がローレベルに設定され、残りはハイレベルに設定される。パワードライバＰＤは、ＰＭＯＳＴｒ２０、Ｔｒ２１とＮＭＯＳＴｒ２２、Ｔｒ２３とからなる回路とインバータＩＮＶ１、ＩＮＶ２とからなるドライバ回路を複数有し、それぞれデコード回路Ｄの対応するＮＡＮＤ回路に接続される。ＰＭＯＳＴｒ２１は高電位が与えられる端子とノードＡとの間に接続される。ＰＭＯＳＴｒ２０は高電位が与えられる端子とＰＭＯＳＴｒ２１のゲートとの間に接続される。ＰＭＯＳＴｅ２０のゲートはノードＡに接続される。ＮＭＯＳＴｒ２２はＰＭＯＳＴｒ２１のゲートと低電位が与えられる端子との間に接続される。ＮＭＯＳＴｒ２２のゲートはインバータＩＮＶ２の出力に接続される。ＮＭＯＳＴｒ２３はノードＡと低電位が与えられる端子とに接続される。ＮＭＯＳＴｒ２３のゲートはＩＮＶ１の出力であるノードＢに接続される。
【００８９】
パワードライバＰＤの各ドライバ回路は、対応するＮＡＮＤ回路の出力がローレベルのとき、対応するノードＡをハイレベルとして、対応するノードＢをローレベルに設定する。
【００９０】
パワードライバＰＤのドライバ回路は、入力されるＮＡＮＤ回路の出力がハイレベルのとき、対応するノードＡをローレベルとして、対応するノードＢをハイレベルに設定する。
【００９１】
メインワードドライバＭＷＤは、第２のＸアドレス線ＰＸ２と、インバータＩＮＶとＮＯＲ回路からなるＯＲ回路ＯＲを介してブロック選択線ＢＬＫ０、ＢＬＫ２とに接続される。
【００９２】
メインワードドライバＭＷＤはＮＡＮＤ回路ＮＤ１とインバータＩＮＶ３とＰＭＯＳＴｒ２６、Ｔｒ２７とＮＭＯＳＴｒ２４、Ｔｒ２５とからなるドライバ回路を複数有する。ＰＭＯＳＴｒ２６はハイレベルの電位が与えられる端子とＮＭＯＳＴｒ２５の一端に接続される。 ＰＭＯＳＴｒ２７はハイレベルの電位が与えられる端子とＮＭＯＳＴｒ２４の一端に接続される。ＰＭＯＳ２６のゲートはＮＭＯＳＴｒ２４の一端に接続され、 ＰＭＯＳＴｒ２７のゲートはＮＭＯＳＴｒ２５の一端に接続される。ＮＭＯＳＴｒ２５の他端はローレベルの電位が与えられる端子に接続され、そのゲートはインバータＩＮＶ３の出力に接続される。ＮＭＯＳＴｒ２４の他端はローレベルの電位が与えられる端子に接続され、そのゲートはＮＡＮＤ回路ＮＤ１の出力に接続される。ＮＭＯＳＴｒ２５はメインワード線ＭＷＬに接続される。
【００９３】
メインワードドライバＭＷＤの各ワードドライバは、読み出し動作時、ハイレベルのアドレス選択線ＢＬＫ０又はＢＬＫ２、及び第２のＸアドレス線ＰＸのハイレベルの信号に基づいて、メインワード線ＭＷＬの１つをローレベルに設定する。
【００９４】
メインワードドライバＭＷＤの各ドライバ回路は、ＯＲ回路の出力がローレベル又は入力される第２のＸアドレス線の信号がローレベルのとき、メインワード線ＭＷＬをハイレベルに設定する。
【００９５】
サブワードドライバＳＷＤは、ＰＭＯＳＴｒ２８、Ｔｒ２９及びＮＭＯＳＴｒ３０、Ｔｒ３１、Ｔｒ３２、Ｔｒ３３からなるドライバ回路を複数有する。ＰＭＯＳＴｒ２９は対応するパワードライバＰＤのある１つのドライバ回路（以後、第１ドライバ回路とする）に接続されるノードＡとＮＭＯＳＴｒ３２とＮＭＯＳＴｒ３３の各一端とに接続される。ＮＭＯＳＴｒ３２、Ｔｒ３３の各他端はローレベルの電位が与えられる端子に接続される。ＰＭＯＳＴｒ２９のゲートは対応するメインワード線ＭＷＬに接続される。ＮＭＯＳＴｒ３２ゲートは対応するメインワード線ＭＷＬに接続される。ＮＭＯＳＴｒ３３のゲートはパワードライバＰＤの第１ドライバ回路に接続されるノードＢに接続される。ＰＭＯＳＴｒ２９とＮＭＯＴｒ３３との接続点に対応するワード線ＷＬが接続される。
【００９６】
ＰＭＯＳＴｒ２８は対応するパワードライバＰＤの第１ドライバ回路とは別のドライバ回路（以後第２ドライバ回路とする）に接続されるノードＡとＮＭＯＳＴｒ３０とＮＭＯＳＴｒ３１の各一端とに接続される。ＮＭＯＳＴｒ３０、Ｔｒ３１の各他端はローレベルの電位が与えられる端子に接続される。ＰＭＯＳＴｒ２８のゲートは対応するメインワード線ＭＷＬに接続される。ＮＭＯＳＴｒ３１のゲートは対応するメインワード線ＭＷＬに接続される。ＮＭＯＳＴｒ３０のゲートはパワードライバＰＤの第２ドライバ回路に接続されるノードＢに接続される。ＰＭＯＳＴｒ２８とＮＭＯＴｒ３０との接続点に対応するワード線ＷＬが接続される。
【００９７】
サブワードドライバの各ドライバ回路は、対応するパワードライバＰＤの対応するドライバ回路のノードＡがハイレベルになると、それに接続されるＰＭＯＳＴｒ２８又はＴｒ２９を介して対応するワード線にハイレベルの電位を与える。
【００９８】
次に図８の回路の動作について説明する。
【００９９】
第１のメモリブロックＭＣＢ１の１つのワード線の電位がハイレベルとなる場合について説明する。
【０１００】
先ず、ブロック選択線ＢＬＫ０にハイレベルのブロック選択信号が与えられる。
【０１０１】
デコード回路ＤはＢＬＫ０に接続されたＮＡＮＤ回路の内、第１のＸアドレス信号ＰＸ１により選択された１つのＮＡＮＤ回路の出力のみをローレベルに設定し、他のＮＡＮＤ回路の出力はハイレベルに設定する。
【０１０２】
ローレベルを出力しているＮＡＮＤ回路に接続されるパワードライバＰＤの第１ドライバ回路に接続されるノードＡがハイレベルに設定され、ノードＢがローレベルに設定される。ハイレベルを出力しているＮＡＮＤ回路に接続されるその他のドライバ回路に接続されるノードＡがローレベルに設定され、ノードＢがハイレベルに設定される。
【０１０３】
第１のメモリブロックに対応するサブワードドライバＳＷＤのドライバ回路の内、ハイレベルのノードＡに接続されるＰＭＯＳＴｒ２９又はＴｒ２８のみオンする。オンしたＰＭＯＳＴｒ２９又はＴｒ２８に接続されるワード線ＷＬがハイレベルとなる。その他のワード線はローレベルを維持する。
【０１０４】
図８では、第１のメモリブロックと第３のメモリブロックのセンスアンプの左側のワード線を選択する回路について説明した。図８に於いて、ブロック選択線ＢＬＫ０をＢＬＫ１とし、ブロック選択信号線ＢＬＫ２をＢＬＫ３とすることにより、第１のメモリブロックと第３のメモリブロックのセンスアンプＳＡの右側のワード線を選択する回路を実現できる。また、図８に於いて、ブロック選択線ＢＬＫ０をＢＬＫ２とし、ブロック選択線ＢＬＫ２をＢＬＫ０とし、第１のメモリブロックＭＣＢ１を第２のメモリブロックＭＣＢ２に置き換え、第３のメモリブロックＭＣＢ３を第４のメモリブロックＭＣＢ４に置き換えることにより、第２のメモリブロックと第４のメモリブロックのセンスアンプＳＡの左側のワード線を選択する回路を実現できる。また、図８に於いて、ブロック選択線ＢＬＫ０をＢＬＫ３とし、ブロック選択線ＢＬＫ２をＢＬＫ１にし、第１のメモリブロックＭＣＢ１を第２のメモリブロックＭＣＢ２に置き換え、第３のメモリブロックＭＣＢ３を第４のメモリブロックＭＣＢ４に置き換えることにより、第２のメモリブロックと第４のメモリブロックのセンスアンプＳＡの右側のワード線を選択する回路を実現できる。
【０１０５】
図８では、第１のメモリブロックＭＣＢ１と第３のメモリブロックＭＣＢ３でメインワードドライバを共有することができるので、回路面積の縮小化が図れる。
【０１０６】
【発明の効果】
第１のメモリセルブロックと第２のメモリセルブロックでデータ線を共有しているので、回路面積の縮小化が図れると共にメモリブロックを４つに分割しているので、各ブロック当たりのセンスアンプの数を少なくできるので、電源線を適切に配設することにより、データの読み出し速度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のシンクロナスＤＲＡＭの回路図
【図２】図１のシンクロナスＤＲＡＭのタイミングチャート
【図３】図１のシンクロナスＤＲＡＭの読み出し方法を示す図
【図４】図１のシンクロナスＤＲＡＭの読み出し方法を示す図
【図５】図１のシンクロナスＤＲＡＭＭの読み出し方法を示す図
【図６】図１のシンクロナスＤＲＡＭの読み出し方法を示す図
【図７】図１のシンクロナスＤＲＡＭの読み出し方法を示す図
【図８】図１のワード線を選択する回路の変形例
【図９】本発明のセレクタ回路の要部ブロック図
【符号の説明】
ＭＣ  メモリセル
ＷＬ  ワード線
ＢＬ、／ＢＬ  ビット線
ＳＤＬ１、／ＳＤＬ１、ＳＤＬ２、／ＳＤＬ２  サブデータ線
ＥＱＣ  ビット線電位固定回路
ＴＣ  転送回路
ＳＡ  センスアンプ
Ｃ  制御回路
ＣＬＳ  カラムスイッチ
ＣＬ０、ＣＬ１，ＣＬ２、ＣＬ３  カラム選択線
【図１】
0003881565.tif 000002
【図２】
0003881565.tif 000003
【図３】
0003881565.tif 000004
【図４】
0003881565.tif 000005
【図５】
0003881565.tif 000006
【図６】
0003881565.tif 000007
【図７】
0003881565.tif 000008
【図８】
0003881565.tif 000009
【図９】
0003881565.tif 000010