(57)【特許請求の範囲】
【請求項１】
メモリセル部から読み出された複数ビットのパラレルデータをシリアルデータに変換するデータ変換回路であって、
バースト長情報とアドレス情報に基づいて制御信号を生成するセレクタ制御部と、
前記複数ビットのパラレルデータを受け、前記制御信号に基づいたタイミングで前記複数ビットのうちの所定数を選択し通過させる複数のゲートにより、その選択したビットをシリアルに出力するセレクタ部
を有し、該セレクタ制御部は、
クロック信号に応答してシフト動作を行う複数のシフト回路と、
前記アドレス情報を受け、該複数のシフト回路からの複数の出力クロック信号に応答して前記制御信号を出力するスイッチ回路を有し、
前記スイッチ回路は、該複数の出力クロック信号を受け取る複数のスイッチからなり、該複数のスイッチは前記アドレス情報及び前記バースト長情報に応じて選択的に導通して該複数の出力クロック信号を選択的に通過させ、通過した所定数の出力クロック信号を前記制御信号として前記複数のゲートに供給することにより該セレクタ部に該複数ビットのうちの所定数を選択させることを特徴とするデータ変換回路。
【請求項２】
前記セレクタ部とデータ出力端子の間に設けられたデータ出力部と、
前記セレクタ制御部からの前記制御信号が非活性状態を示す時、前記データ出力端子がハイインピーダンス状態になるように前記データ出力部に対し第２の制御信号を出力するタイミング回路を更に有することを特徴とする請求項１に記載のデータ変換回路。
【請求項３】
メモリセル部から読み出された複数ビットのパラレルデータをシリアルデータに変換するデータ変換回路であって、
前記複数ビットのパラレルデータを受ける複数の第１のデータバス線と、
複数の信号線から構成されバースト長に応じた数の所定の信号線のデータが外部に出力される複数の第２のデータバス線と、
バースト長信号及びコラムアドレス信号に応答して、前記複数の第１のデータバス線の前記複数ビットのパラレルデータのうちの所定数のビットを選択して該選択されたビットを前記第２のデータバス線のうちの前記所定の信号線に供給するように前記複数の第１のデータバス線と前記複数の第２のデータバス線との間の接続を切り替えるデータバススイッチ回路と、
前記複数の第２のデータバス線のうちの前記所定の信号線のデータをシリアルデータに変換するためのパラレル／シリアル変換回路
を含むことを特徴とするデータ変換回路。
【請求項４】
前記データバススイッチ回路は、前記複数の第２のデータバス線のうちの１つと他の１つの間に設けられたスイッチを有することを特徴とする請求項３記載のデータ変換回路。
【請求項５】
前記スイッチは、前記バースト長信号及びコラムアドレス信号に応答してオン／オフ制御されることを特徴とする請求項４記載のデータ変換回路。
【請求項６】
前記パラレル／シリアル変換回路は、前記複数の第２のデータバス線のデータを複数の段階に分けてシリアルデータに変換することを特徴とする請求項３記載のデータ変換回路。
【請求項７】
前記複数の第２のデータバス線は第１、第２、第３及び第４のデータバスで構成され、
前記パラレル／シリアル変換回路は、
前記第２のデータバスに接続され、第１の制御クロック信号に応答して動作する第１のラッチ回路と、
前記第３のデータバスに接続され、第２の制御クロック信号に応答して動作する第２のラッチ回路と、
前記第４のデータバスに接続され、第３の制御クロック信号に応答して動作する第３のラッチ回路と、
前記第１のデータバスに接続され、前記第１の制御クロック信号に応答して動作する第１の出力バッファ回路と、
前記第１のラッチ回路の出力に接続され、前記第２の制御クロック信号に応答して動作する第２の出力バッファ回路と、
前記第２のラッチ回路の出力に接続され、前記第３の制御クロック信号に応答して動作する第３の出力バッファ回路と、
前記第３のラッチ回路の出力に接続され、第４の制御クロック信号に応答して動作する第４の出力バッファ回路と、
前記第１及び第３の出力バッファ回路が共通に接続された第１の信号線と、
前記第２及び第４の出力バッファ回路が共通に接続された第２の信号線と、
出力制御クロック信号に応答して、第１の信号線と第２の信号線とを交互に出力ノードに接続するデータ出力タイミングスイッチ
を有することを特徴とする請求項３記載のデータ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくはクロックに同期して動作する半導体記憶装置に関する。
【従来の技術】
ＣＰＵの高速化に伴って、ＤＲＡＭ（dynamic random access memory）等の半導体記憶装置に於ては、より高い信号周波数でデータ信号の入出力を行って、データ転送速度の高速化をはかることが要求される。この要求に応える半導体記憶装置として、ＳＤＲＡＭ（synchronous dynamic random access memory）は、入力されるクロック信号に同期して動作することで高速な動作を実現する。
図１は、ＤＲＡＭのメモリセル周辺の回路構成の一例を示す。図１の回路は、容量５０１、ＮＭＯＳトランジスタ５０２乃至５１２、ＰＭＯＳトランジスタ５１３、ＰＭＯＳトランジスタ５２１及び５２２、及びＮＭＯＳトランジスタ５２３及び５２４を含む。ＰＭＯＳトランジスタ５２１及び５２２とＮＭＯＳトランジスタ５２３及び５２４は、センスアンプ５２０を構成する。
メモリセルである容量５０１には、１ビットの情報が記憶される。サブワード線選択信号ＳＷが選択されると、セルゲートであるＮＭＯＳトランジスタ５０２が導通し、容量５０１のデータがビット線ＢＬに読み出される。このときビット線トランスファー信号ＢＬＴ１はＨＩＧＨになっており、ＮＭＯＳトランジスタ５０３及び５０４は導通状態にある。一方、ビットセントランスファー信号ＢＬＴ０はＬＯＷになっており、ＮＭＯＳトランジスタ５０５及び５０６は非導通状態にある。従ってビット線ＢＬ及び／ＢＬのデータは、ＮＭＯＳトランジスタ５０３及び５０４を介して、センスアンプ５２０に読み込まれる。センスアンプ５２０は、センスアンプ駆動信号ＳＡ１、ＳＡ２が活性化されてトランジスタ５１３及び５１２が導通することにより動作し、ビット線ＢＬ及び／ＢＬのデータを増幅する。増幅されたビット線ＢＬ及び／ＢＬのデータは、コラム線選択信号ＣＬが選択されると、コラムゲートであるＮＭＯＳトランジスタ５１０及び５１１を介して、データバスＤＢ及び／ＤＢに読み出される。
データ書き込みの場合は、上記読み出しの場合と逆の手順を経て、データバスＤＢ及び／ＤＢのデータが容量５０１に記憶される。
図２は、ＤＲＡＭに於けるデータ読み出し動作を説明するタイミングチャートである。
図２に示されるようにデータ読み出しの場合、ＤＲＡＭに対するコマンドとして、ビット線ＢＬ及び／ＢＬを所定の電圧にプリチャージするプリチャージコマンド（ＰＲＥ）、ローアクセスのための／ＲＡＳコマンド（Ｒ）、及びコラムアクセスのための／ＣＡＳコマンド（Ｃ）が順次入力される。
図１及び図２を参照して、データ読み出しの場合のタイミング制御について以下に説明する。
／ＲＡＳコマンドが入力されると、ビット線トランスファー信号ＢＬＴ０がＬＯＷ（ＢＬＴ１はＨＩＧＨ）になり、ビット線ＢＬ及び／ＢＬのみがセンスアンプ５２０に接続される。これと同時に、図１のプリチャージ信号ＰＲをＬＯＷに落とし、ビット線ＢＬのリセット状態を解除する。更にメインワード線選択信号ＭＷをＨＩＧＨにすると共にサブワード線選択信号ＳＷをＨＩＧＨにすることで、特定のワード線を選択する。これによりＮＭＯＳトランジスタ５０２が導通されて、容量５０１のデータがビット線ＢＬに読み出される。図２に示されるように、メインワード線選択信号ＭＷ及びサブワード線選択信号ＳＷがＨＩＧＨになるタイミングで、ビット線ＢＬにデータが現われる。
次にセンスアンプ５２０を駆動するために、センスアンプ駆動信号ＳＡ１及びＳＡ２がアクティブになり、ＮＭＯＳトランジスタ５１２及びＰＭＯＳトランジスタ５１３が導通される。図２に示されるように、センスアンプ５２０が駆動されることによって、ビット線ＢＬ及び／ＢＬ上のデータが増幅されて振幅が増大する。
振幅が増大したところで、／ＣＡＳコマンドに対応してコラム線選択信号ＣＬがＨＩＧＨになり特定のコラムを選択する。選択されたコラムのＮＭＯＳトランジスタ５１０及び５１１（コラムゲート）が導通されて、データがデータバスＤＢ及び／ＤＢに読み出される。データバスＤＢ及び／ＤＢに読み出されたデータは、ＤＲＡＭからデータ信号ＤＱとして出力され、例えば４ビット連続したデータ読み出しが行われる。
プリチャージコマンドが入力されると、適切なタイミングでプリチャージ信号ＰＲがＨＩＧＨになり、ＮＭＯＳトランジスタ５０７乃至５０９が導通されて、ビット線ＢＬ及び／ＢＬが所定の電位ＶＰＲにプリチャージされる。これによって、図２に示されるようにビット線ＢＬ及び／ＢＬがリセットされて、次の／ＲＡＳコマンドに対応したデータ読み出しに備えることが出来る。
上述のような構成のＤＲＡＭでは、同一のローアドレス（同一のワード線）のデータを連続的に読みだす場合には、異なるコラムを順次選択することで、異なるコラムアドレスのデータを順次読みだすことが出来る。図１のセンスアンプ５２０は、複数のコラムの各々に対して設けられており、これら複数のセンスアンプ５２０は、同一のローアドレスで異なったコラムアドレスのデータを格納している。従って、異なるコラムを順次選択して、センスアンプ５２０が既に格納しているデータを読み出せば、データ読み出しを連続的に行うことが出来る。
しかし異なったローアドレス（異なったワード線）のデータを読み出そうとすると（即ちページミスヒットの場合）、このワード線が選択するメモリセルからのデータを、ビット線ＢＬ及び／ＢＬに新たに読みだす必要がある。更に、新たなデータをビット線ＢＬ及び／ＢＬに読み出すためには、予めビット線ＢＬ及び／ＢＬをプリチャージしておく必要がある。従って、あるローアドレスのデータを読み出した後に異なるローアドレスのデータを読み出す場合には、図２に示すように、読み出されるデータ間に大きな時間間隔が生じてしまう。図２の動作例に於ては、異なるローアドレスのデータ読み出しの間で、１０クロックの間隔がある。
このように異なるローアドレスを読み出す場合に読み出しデータ間で大きな時間間隔が生じてしまうことは、高速なデータ読み出し動作を実現する際の阻害要因となっていた。
一つのバンクから異なるローアドレスを連続して読み出すためには、ローアクセスをパイプライン化することが考えられる。上述のような従来のＤＲＡＭにおいては、コラムアクセスをパイプライン化することで、コラムアドレスデータの連続した読み出しを可能にしているが、ローアクセスのパイプライン化は行われていなかった。
ローアドレス入力からデータ出力までを、第１段のコマンドデコード及び周辺回路動作、第２段のセンスアンプ動作、及び第３段のデータ出力動作に分けて考える。ロー系のパイプライン動作を行うためには、まず第１のローアクセスに関して第１段の動作を実行する。第１のローアクセスが第２段の動作を開始するときには、第２のローアクセスの第１段の動作を開始し、更に第１のローアクセスが第３段の動作を行うときには、第２のローアクセスに関して第２段の動作及び第３のローアクセスに関して第１の動作を実行する。このようにして、各動作サイクルにおいて、異なったローアクセスに対する第１段、第２段、及び第３段の動作が並列に実行されるようにすれば、ロー系のパイプライン動作を実現することが出来る。
【発明が解決しようとする課題】
しかしながら従来のＤＲＡＭにおいては、同一のローアドレスから複数のコラムアドレスを連続して読み出す場合、バースト長を変化可能となっている。即ち連続して読み出すデータの個数をバースト長としてモード設定し、バースト長が指示する数のデータを連続したコラムアドレスから読み出すことが行われる。この場合、連続したコラムアドレスデータをアクセスするためにセンスアンプが動作している期間、即ち上記第２段のセンスアンプ動作の期間は、モード設定するバースト長によって変化することになる。
このようにモード設定によって第２段の動作期間が変化してしまうのでは、ロー系に関して乱れのないパイプライン動作を実行することは不可能である。即ちメモリコントローラ側から見た場合、／ＲＡＳコマンド（或いはアクティベーションコマンド）を一定の間隔で連続して入力することが出来ない。また同様に、バースト長に応じてプリチャージコマンドの入力タイミングを変化させる必要があり、ロー系に関するパイプライン動作を実行することを困難にしていた。
従って本発明は、異なるローアドレスをアクセスする場合にローアドレスのパイプライン動作を実現することで、高速なアクセスが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、選択されたワード線に対応するメモリセルのデータをビット線を介して受け取り保持する複数のセンスアンプと、コラムアドレスに応じて複数のコラムゲートを同時に選択することで選択されたセンスアンプから複数ビットのパラレルデータを読み出すためのコラムデコーダと、該パラレルデータをシリアルデータに変換するデータ変換ユニットと、前記ワード線を選択するためのローアクセス信号が生成されてから第１の遅延時間後に内部プリチャージ信号を生成して該ビット線及び該複数のセンスアンプをリセットするプリチャージ信号生成ユニットを含むことを特徴とする。
上記発明に於いては、ローアドレス入力からデータ出力までを第１段のコマンドデコード及び周辺回路動作、第２段のセンスアンプ動作、及び第３段のデータ出力動作に分けて考えた場合に、第２段のセンスアンプ動作の期間をバースト長に関わらず一定にすることが出来る。即ち、一度に複数のコラムゲートを開いてデータをパラレルに読み出すために、固定の期間だけセンスアンプを駆動しておけばよい。これによって、第２段のセンスアンプ動作の期間をバースト長に関わらず一定にして、乱れのないロー系のパイプライン動作を実行可能になる。またユーザが外部から任意にプリチャージタイミングを設定する場合、この任意性がパイプライン動作を乱す要因となり得るが、本発明に於いては内部プリチャージ信号によってリセット動作を実行することで、この要因を払拭することが出来る。また更に、センスアンプからのデータ読み出しの直後に、最適なタイミングでプリチャージを実行することが可能になり、センスアンプの動作能力の限界に近い高速なサイクルでのデータ読み出しを実現することが出来る。
また本発明に於ては、データ変換ユニットは、バースト長信号に応答してパラレルデータのうちの所定数のビットを選択し、シリアルデータとして出力することを特徴とする。したがって乱れの無いロー系パイプライン動作を実行しながらも、異なったバースト長設定にしたがったデータ読み出しが出来る。
【０００２】
また本発明においては、一回のローアクセスに対して複数のデータをパラレルでセンスアンプから読み出し、シリアルデータに変換して半導体記憶装置外部に出力するので、連続した途切れのないデータ出力を実現することが出来る。
また本発明においては、ローアクセス命令とコラムアクセス命令とを、一つに纏めたパケットとして、半導体記憶装置に入力することを特徴とする。従って、ローアクセスの短縮に対応して、命令入力間の時間間隔を短縮することが可能である。例えばこのローアクセス命令とコラムアクセス命令は、連続する２つのクロックパルスにそれぞれ応答して入力されて良い。
また本発明においては、プリチャージ信号生成ユニットは、センスアンプからデータが読み出された直後に内部プリチャージ信号によりビット線及びセンスアンプをリセットすることを特徴とする。従って、センスアンプに対してデータがアクセスされた直後に自動的にプリチャージすることで、ローアクセス間の間隔を最大限に短縮することが出来る。
また本発明においては、プリチャージ信号生成ユニットは、信号を第１の遅延時間だけ遅延させる遅延素子列を用いて、単純な回路構造でプリチャージ信号生成ユニットを構成することが出来る。
また本発明においては、センスアンプは複数のセンスアンプブロックに分割され、選択されたセンスアンプブロックのセンスアンプに対してのみローアクセス動作を実行することを特徴とする。従って、駆動するセンスアンプの数を少なくすることで、ローアクセス動作に必要な制御信号の負荷を軽減して高速な信号切り替わりを実現し、ローアクセス間の時間間隔の短縮に対応した高速な信号制御を達成することが出来る。
また本発明においては、複数のセンスアンプブロックの各々に対応するワードデコーダを更に含み、ローアクセス時には選択されたセンスアンプブロックに対してのみ、ワードデコーダが選択されたメモリセルをビット線に接続することを特徴とする。従って、センスアンプブロック毎にワードデコーダを設けることで、ローアクセス動作に必要なワード選択信号の負荷を軽減することが可能であり、ローアクセス間の時間間隔の短縮に対応した高速なワード選択信号制御を達成することが出来る。
また本発明においては、複数のセンスアンプブロックの各々に対応するビット線トランスファー信号生成ユニットを更に含み、ローアクセス時には選択されたセンスアンプブロックに対してのみビット線トランスファー信号生成ユニットがビット線をセンスアンプに接続することを特徴とする。従って、センスアンプブロック毎にビット線トランスファー信号生成ユニットを設けることで、ローアクセス動作に必要なビット線トランスファー信号の負荷を軽減することが可能であり、ローアクセス間の時間間隔の短縮に対応した高速なビット線トランスファー信号制御を達成することが出来る。
また本発明においては、複数のセンスアンプブロックの各々に対応するセンスアンプ駆動信号生成ユニットを更に含み、ローアクセス時には選択されたセンスアンプブロックに対してのみセンスアンプ駆動信号生成ユニットがセンスアンプを駆動することを特徴とする。従って、センスアンプブロック毎にセンスアンプ駆動信号生成ユニットを設けることで、ローアクセス動作に必要なセンスアンプ駆動信号の負荷を軽減することが可能であり、ローアクセス間の時間間隔の短縮に対応した高速なセンスアンプ駆動信号制御を達成することが出来る。
また本発明においては、半導体記憶装置は複数のバンクを更に含み、複数のバンクの各々が前記メモリセル、前記センスアンプ、及び前記ビット線を含み、複数のバンクの各々の内部でセンスアンプが複数のセンスアンプブロックに分割されることを特徴とする。従って、本発明による半導体記憶装置を、複数のバンクで構成出来る。
また本発明においては、複数のセンスアンプブロック毎に設けられたビット線トランスファー信号生成ユニットを含むことを特徴とする。従って、ビット線トランスファー信号生成ユニットを各センスアンプブロックに設けた場合に比較して、半導体記憶装置のチップ面積を削減することが出来る。
また本発明においては、ローアクセス命令を連続して入力する場合、メモリセルのデータがビット線に現われてから、センスアンプがデータを増幅し、その後ビット線及びセンスアンプがリセットされるまでの一連の動作が中断されることなく同一の周期で連続して繰り返されることを特徴とする。従って、ローアクセスに関してパイプライン動作に適した構成に基づいたパイプライン動作を実行可能であるので、センスアンプの動作能力の限界に近い高速なサイクルで、連続するローアクセス動作を中断することなく行うことが出来る。
また本発明においては、センスアンプが保持するデータをコラムゲートを介してデータバスに読み出すためのダイレクトセンスアンプ回路を更に含むことを特徴とする。従って、ビット線の電位レベルが読み出し動作によって変動することがなく、ビット線をプリチャージするタイミングを早めることが可能であり、動作サイクルを高速化することが可能である。
また本発明においては、ローアドレスとコラムアドレスとを、外部から入力されるクロック信号の同一のタイミングで受け取ることを特徴とする。従って、クロック周波数を低く設定した場合であっても、ローアクセス命令からデータ読み出しまでの時間を一定に保つことが出来る。
【発明の実施の形態】
以下に本発明の実施例を添付の図面を用いて詳細に説明する。
図３は、本発明によるＤＲＡＭのブロック図を示す。
図３のＤＲＡＭ１０は、複数の入力バッファ１１、パケットコマンドデコーダ１２、ＲＡＳ生成ユニット１３、ＰＲＥ生成ユニット１４、制御ユニット１５、プリデコーダ１６、ワードデコーダ１８、ＢＬＴデコーダ１９、ＳＡ生成ユニット２０、１／４デコーダ２１、ＣＡＳ生成ユニット２２、制御ユニット２３、プリデコーダ２４、コラムデコーダ２５、コア回路２６、ＲＢ生成ユニット２７、読み出しバッファ２８、変換ユニット２９、出力バッファ３０、及びモードレジスタ３１を含む。
図３のＤＲＡＭ１０のデータ読み出し動作を、一般的なＤＲＡＭと同様である基本動作部分についてまず説明する。
クロック信号、コントロール信号、及びアドレス信号が、ＤＲＡＭ１０の外部から入力バッファ１１に入力される。クロック信号はＤＲＡＭ１０の動作を同期制御するために、ＤＲＡＭ１０内の各構成要素に供給される。コントロール信号は、パケットコマンドデコーダ１２でデコードされ、デコード結果に応じてＲＡＳ生成ユニット１３及びＣＡＳ生成ユニット２２を制御する。アドレス信号は、ローアドレス系のプリデコーダ１６及びコラムアドレス系のプリデコーダ２４に供給される。
ＲＡＳ生成ユニット１３は、従来の／ＲＡＳ信号に対応するコントロール信号であるアクティベーションコマンドＡＣＴが入力されると、内部ＲＡＳ信号である信号ＲＡＳＺを生成する。ＲＡＳ生成ユニット１３は、リフレッシュコマンド入力時に信号ＲＡＳＺを連続的に内部生成してリフレッシュ動作を実行するためのものであり、アクティベーションコマンドＡＣＴの入力時には信号ＲＡＳＺを単発的に生成する。信号ＲＡＳＺは、メモリセルのデータをセンスアンプに読み込むことを指令する信号であり、制御ユニット１５に供給される。制御ユニット１５は、信号ＲＡＳＺを受け取ると、ＳＡ生成ユニット２０を制御して、センスアンプ駆動信号ＳＡ１及びＳＡ２を適切なタイミングで生成させる。なお１／４デコーダ２１は、従来からある階層ワードデコード方式に於て、選択されたメインワードデコーダに従属する４つのサブワードデコーダから、一つのサブワードデコーダを選択するためのデコーダである。
ローアドレス系のプリデコーダ１６は、供給されたローアドレスをラッチすると共にプリデコードする。プリデコード結果は、ワードデコーダ１８、ＢＬＴデコーダ１９、及び１／４デコーダ２１に供給される。プリデコーダ１６は、ブロックデコーダ１７を含み、ＤＲＡＭ１０内に配置された複数のメモリブロックの一つを選択する。この選択されたメモリブロックに於てのみ、ワードデコーダ１８、ＢＬＴデコーダ１９、ＳＡ生成ユニット２０、及び１／４デコーダ２１が動作し、コア回路２０内でデータをメモリセルから読み出してセンスアンプに格納する。
コア回路２６は、図１に示すメモリセル５０１がロー及びコラムに関してアレイ状に配置されたものであり、各コラム毎に図１のセンスアンプ５２０が設けられる。上記ローアドレス系の読み出し動作によって、ローアドレスで選択されたワード線に対応する複数のメモリセルのデータが、複数のセンスアンプ５２０に格納される。
ＣＡＳ生成ユニット２２は、従来の／ＣＡＳ信号に対応するコントロール信号である読み出しコマンドＲＤが入力されると、内部ＣＡＳ信号を生成する。内部ＣＡＳ信号は、センスアンプ５２０のデータをコア回路２６から読み出しバッファ２８に読み出すことを指令する信号であり、制御ユニット２３に供給される。制御ユニット２３は、内部ＣＡＳ信号を受け取ると、コラムデコーダ２５を制御して、コラム線選択信号ＣＬを適切なタイミングで生成させる。
コラムアドレス系のプリデコーダ２４は、供給されたコラムアドレスをラッチすると共にプリデコードする。プリデコード結果は、コラムデコーダ２５に供給されると共に、ＲＢ生成ユニットに供給される。コラムデコーダ２５は、コラムアドレスで指定されるコラムに対してコラム線選択信号ＣＬを供給し、そのコラムのセンスアンプ５２０からデータを読み出して、読み出しバッファ２８に供給する。ＲＢ生成ユニット２７は、適切なタイミングで信号ＲＢを読み出しバッファ２８に供給して、読み出しバッファ２８にデータを読み込ませる。
読み出しバッファ２８は読み込んだデータを増幅し、そのデータは出力バッファ３０を介してＤＲＡＭ１０の外部に送出される。
上記基本動作に加えて、本発明によるＤＲＡＭ１０に於ては、パケットコマンドデコーダ１２、ＰＲＥ生成ユニット１４、及び変換ユニット２９を設けることによって、ロー系のパイプライン動作を実現する。
ＰＲＥ生成ユニット１４は、内部ＲＡＳ信号である信号ＲＡＳＺを受け取ると、所定の時間が経過した後にプリチャージ信号ＰＲＥを生成する。この内部生成されたプリチャージ信号ＰＲＥは、外部からプリチャージ信号ＰＲＥが供給された場合と同様に、ＲＡＳ生成ユニット１３をリセットしてプリチャージ動作を行わせる。この内部生成されたプリチャージ信号ＰＲＥによるプリチャージ動作を、以降では自己プリチャージと呼ぶ。
またコア回路２６からデータを読み出す際には、センスアンプ５２０の連続したコラムアドレスのデータがパラレルデータとして読み出される。このパラレルデータは、読み出しバッファ２８を介して、変換ユニット２９に供給される。変換ユニット２９は、パラレルデータをシリアルデータに変換し、モードレジスタ３１に設定されるバースト長に従って所定数のシリアルデータを出力バッファ３０に供給する。
図３の本発明によるＤＲＡＭにおいては、センスアンプ５２０からパラレルにデータを読み出すことで、ローアドレス入力からデータ出力までを第１段のコマンドデコード及び周辺回路動作、第２段のセンスアンプ動作、及び第３段のデータ出力動作に分けて考えた場合に、第２段のセンスアンプ動作の期間をバースト長に関わらず一定にすることが出来る。センスアンプが開いて（駆動して）いる期間中に、選択したコラムのコラムゲートを開いてデータをセンスアンプから読み出す必要があるが、従来においては、連続した複数のコラムアドレスに対して順次コラムゲートを開くために、センスアンプが駆動している期間はバースト長に依存する。しかしながら本発明に於いては、一度に複数のコラムゲートを開いてデータをパラレルに読み出し、バースト長に基づく出力データの選択は、変換ユニット２９で行われために、固定の期間だけセンスアンプを駆動しておけばよい。これによって、第２段のセンスアンプ動作の期間をバースト長に関わらず一定にすることが出来る。
また第２段のセンスアンプ動作の期間が一定となることで、ユーザが外部からプリチャージコマンドを入力する必要はなくなり、内部で自動的に生成された内部プリチャージ信号ＰＲＥによって、最適なタイミングで自己プリチャージを行うことが可能になる。この内部プリチャージ信号は、内部ＲＡＳ信号であるＲＡＳＺをバースト長等によらず一定時間遅延することで得られる。ユーザが外部から任意にプリチャージタイミングを設定する場合、この任意性がパイプライン動作を乱す要因となり得るが、本発明に於いては、この要因を払拭することが出来る。また更に、センスアンプからのコラム線選択信号ＣＬによるデータ読み出しの直後に、最適なタイミングでプリチャージを実行することが可能になり、センスアンプの動作能力の限界に近い高速なサイクルでのデータ読み出しを実現することが出来る。
図４は、本発明によるＤＲＡＭの動作を模式的に示した図である。図４を用いて、本発明によるＤＲＡＭにおけるロー系のパイプライン動作を更に詳細に説明する。
図４に示されるように、本発明によるＤＲＡＭに於てはコマンド（アクティベーションコマンドＡＣＴ）が入力されると、まず第１のサイクルで、コマンドデコード及びセンスアンプ動作以外のローアクセスに関連する周辺回路の動作が行われる。その後第２のサイクルで、センスアンプ動作に関連するサイクルが行われる。即ちこの第２のサイクルで、ワード線選択によるセルデータのビット線への出力、ビット線データのセンスアンプによる増幅、コラム線選択によるビット線データのデータバスへの読み出し、ビット線プリチャージ等のリセット動作が行われる。次に第３のサイクルで、データ出力動作が行われる。即ちこの第３のサイクルで、パラレルデータがシリアルデータに変換されて、出力バッファからデータが出力される。本発明のＤＲＡＭに於ては、図４に示すように、これら３つのサイクルは互いに重ね合わさりパイプライン的に動作する。
従来の構成では、選択したバースト長でコラム線選択信号ＣＬを１回或いは複数回立ち上げてデータを読み出し、このデータ読み出しの後にプリチャージコマンド入力によるリセット動作を行う。この従来の構成は、バースト長がユーザ選択可能であり固定でないため、コラム線選択信号ＣＬを１回或いは複数回立ち上げてデータを読み出した後に、ユーザが入力するプリチャージコマンドでプリチャージを行う必要がある。従ってセンスアンプの活性化時間は、バースト長に応じて変化してしまい、図４のセンスアンプ動作の期間が伸縮してしまうので、アクティベーションコマンドＡＣＴを、センスアンプ動作開始のタイミングで入力するようなパイプライン動作は、極めて実現することが難しい。仮にそのようなパイプライン動作を実現可能であるとしても、その制御系は極めて複雑なものとなることが予想される。
それに対して本発明によるＤＲＡＭに於ては、バースト長によらず複数のコラム線を一度に選択してパラレルデータを読み出し、そのパラレルデータをバースト長に応じて選択し、シリアルデータに変換して出力する構成としたことで、センスアンプが動作する第２のサイクルの長さは固定となる。従って、固定のタイミングで自己プリチャージによるリセット動作を実行することが可能となり、従来のようにプリチャージコマンドを外部から入力する必要がない。このように、プリチャージコマンドを入力する必要がないために、アクティベーションコマンドＡＣＴの入力を早めることが可能であると共に、センスアンプ動作サイクルの長さが一定であるために、第１乃至第３の各サイクルを重ね合わせたパイプライン動作を容易に制御することが可能になる。
このようなパイプライン動作に於ては、図４から分かるように、コマンド（アクティベーションコマンドＡＣＴ）を入力する間隔である時間ｔＲＣを、パイプライン動作しない従来の構成と比較して極めて短くすることが可能になる。またこの時間ｔＲＣは、図４に示されるように、センスアンプ動作サイクルの時間で決まってくる。何故なら図４の第１、第２、第３のサイクルのうち、第２のサイクルに要する時間が最も長い。従ってこの最も長い第２のサイクルを図４のごとく間断無く連続的に繰り返すと、データの読み出しレートが最も高くなると共に、この第２のサイクルの時間がｔＲＣと対応することになる。  図５（ａ）乃至５（ｃ）は、センスアンプ動作サイクルとアクティベーションコマンドＡＣＴ入力間隔ｔＲＣとの関係を示す図である。
図５（ａ）に示されるように、アクティベーションコマンドＡＣＴを入力する間隔が、時間ｔＲＣとして定義される。図５（ｂ）に示されるように、センスアンプサイクル（センスアンプ動作サイクル）は、ワード線選択サイクルと、センスアンプ駆動サイクルと、リセットサイクルとに分けることが出来る。図５（ｃ）に示されるように、ワード線選択サイクルに於ては、ワード線選択信号ＳＷがＨＩＧＨになり、ビット線ＢＬ及び／ＢＬにセルデータが現われる。センスアンプ駆動サイクルに於ては、センスアンプ駆動信号ＳＡ１及びＳＡ２を活性にしてセンスアンプを駆動し、これによってビット線ＢＬ及び／ＢＬのデータを増幅する。更にセンスアンプ駆動サイクルに於て、ビット線ＢＬ及び／ＢＬのデータが十分に増幅された後に、コラム線選択信号ＣＬをＨＩＧＨにして、ビット線ＢＬ及び／ＢＬのデータをデータバスに読み出す。次にリセットサイクルに於て、ワード線選択信号ＳＷをリセットすると共に、プリチャージ信号ＰＲをＨＩＧＨにしてビット線ＢＬ及び／ＢＬをプリチャージする。なおこの時点では、センスアンプ駆動信号ＳＡ１及びＳＡ２は、非活性とされている。
図５（ａ）及び図５（ｂ）から分かるように、アクティベーションコマンドＡＣＴを時間ｔＲＣ間隔で連続して入力すると、センスアンプサイクルは中断することなく連続して繰り返される。従って、ワード線選択サイクル、センスアンプ駆動サイクル、及びリセットサイクルからなるセンスアンプサイクルの長さに応じて、アクティベーションコマンドＡＣＴ入力間隔ｔＲＣが決まることになる。即ち本発明の構成に於ては、センスアンプサイクルの各動作を高速にしてセンスアンプサイクルの時間を短くすれば、時間ｔＲＣもまた短くなり、ＤＲＡＭのデータ読み出し速度を向上させることが出来ることになる。
【０００３】
尚、図４においては、第２のサイクル（センスアンプ動作）が終了した後に、第３のサイクル（データ出力）が開始するように図示されてあるが、より詳細に見ると、図５（ｂ）（ｃ）に示すように、コラム選択信号ＣＬをＨに立ち上げた後に第３のサイクルを開始することが出来る。この場合、データの出力動作とビット線のプリチャージ動作は、並行して行われる。
図６は、自己プリチャージによるローアクセス高速化を説明するためのタイミングチャートである。上述のように、本発明においては内部プリチャージ信号ＰＲＥによって最適なタイミングで自己プリチャージを行うことで、高速なローアクセス動作を実現することが出来る。図３及び図６を参照して、本発明のＤＲＡＭ１０によるローアクセス動作のタイミングについて、以下に説明する。
アクティベーションコマンドＡＣＴが入力されると、ＲＡＳ生成ユニット１３が信号ＲＡＳＺを生成する。信号ＲＡＳＺは制御ユニット１５に供給され、制御ユニット１５がワードデコーダ１８、ＢＬＴデコーダ１９、ＳＡ生成ユニット２０、及び１／４デコーダ２１を制御して、ワード線選択信号ＭＷ及びＳＷ、ビット線トランスファー信号ＢＬＴ、及びセンスアンプ駆動信号ＳＡ１及びＳＡ２を適切なタイミングで生成させる。これによりメモリセル５０１（図１参照）のデータが、センスアンプ５２０に読み出される。これは図４に於て、ビット線ＢＬにデータが現われ、その後振幅が増幅されることに対応する。  信号ＲＡＳＺは更に、ＰＲＥ生成ユニット１４にも供給される。ＰＲＥ生成ユニット１４は、信号ＲＡＳＺを受け取ってから所定の時間が経過した後に、内部プリチャージ信号ＰＲＥを生成する。
また読み出しコマンドＲＤの入力に対応して、ＣＡＳ生成ユニット２２、制御ユニット２３、プリデコーダ２４、及びコラムデコーダ２５が動作する。この動作によって、コラムアドレスが選択するコラムのコラム線選択信号ＣＬがＨＩＧＨになり、センスアンプ５２０（図１参照）のデータがデータバスＤＢ及び／ＤＢを介してグローバルデータバスＧＤＢ（図３）に読み出される。
読み出しバッファ２８が、グローバルデータバスＧＤＢのデータを読み込んで増幅する。この読み出しバッファ２８が保持するデータはパラレルデータであり、データ変換部２９がパラレル・シリアル変換することでデータをシリアルデータに変換する。このシリアルデータが、出力バッファ３０からＤＲＡＭ１０外部に出力される。
図６に示されるように、内部生成されたプリチャージ信号ＰＲＥは、従来外部からプリチャージ信号が入力された時と同様の動作で、ビット線トランスファー信号ＢＬＴ及びワード線選択信号ＭＷ及びＳＷをリセットすると共に、ビット線ＢＬ及び／ＢＬを所定の電位にプリチャージする。このプリチャージ信号ＰＲＥによるプリチャージ動作は、図６に示されるように、コラム線選択信号ＣＬによりデータがセンスアンプ５２０から読み出された直後である。それに対して図２に示される従来のタイミングでは、コラム線選択信号ＣＬによるデータ読み出しの後、外部からプリチャージコマンドが入力されプリチャージ動作が実行されるまで、読み出し動作の上では無駄な時間が存在する。
本発明に於ては、アクティベーションコマンドＡＣＴのタイミングに基づいてプリチャージ信号ＰＲＥを内部発生させることで、コラム線選択信号ＣＬによるデータ読み出しの直後にプリチャージ動作を実行することが出来る。本発明において、センスアンプの活性化時間をバースト長によらず一定としたことにより、プリチャージ信号ＰＲＥを容易に発生させることが出来る。即ち、内部ＲＡＳ信号（ＲＡＳＺ）を一定時間遅延させることで得られる。この一定時間とは、内部ＲＡＳ信号に応答してワード線を選択して立ち上げるまでの時間と、センスアンプによりビット線電位を充分に増幅するまでの時間と、コラムゲートを開いてビット線に現れたデータをデータバスへ読み出すまでの時間を考慮して決定すれば良い。従って、異なるローアドレスのデータを読み出す必要がある場合に、新たなローアドレスのデータを読み出すまでの時間を大幅に短縮することが可能である。
なおコラム線選択信号ＣＬによってデータを読み出した後であっても、センスアンプによるビット線ＢＬ及び／ＢＬのデータ増幅が完了しないうちにサブワード線を閉じてしまうと、センスアンプのデータがメモりセルに格納されずにデータが破壊されてしまう。従って通常のＤＲＡＭと同様に、プリチャージ動作を実行するのは、センスアンプによるデータ増幅が完了した後である必要があることはいうまでもない。このため本発明に於いて、リセットサイクルを実行する前のセンスアンプサイクルに要する期間は、センスアンプの駆動能力に依存することになる。
【０００４】
また図６において、アクティブコマンドＡＣＴとリードコマンドＲＤを、２つの連続したクロックに同期して取り込むように構成されている。これにより、リードコマンドと同時に取り込まれるコラムアドレスを、より早いタイミングで取り込むことが出来る。これにより、コラムゲートをより早いタイミングで開くことが可能になる。また後述するセンスアンプブロックの分割のために、コラムアドレスを必要とするが、本発明ではコラムアドレスを早いタイミングで取り込むため、早い時間にセンスアンプブロックの選択的な活性化の動作を開始することが出来る。一方従来は、図２に示すごとく、アクティブコマンドの入力からリードコマンドの入力まで一定期間（図２では２１ｎｓ）開けていた。これは、センスアンプによりビット線電位が十分増幅された後で、コラムゲートを開くようにするためである。本発明において、このようなタイミング制御は、制御ユニット１５，２３において行われている。
更に、コア回路２６からデータを並列に読み出して、変換ユニット２９でパラレル・シリアル変換することで、図６に示されるように連続的にデータを読みだすことが可能になる。尚、このパラレル・シリアル変換時に、バースト長情報に基づいたデータの選択も行われる。
前述したように、本発明のＤＲＡＭ１０に於ては、コマンドをパケット形式で受け取ることで、コマンド間の間隔を短縮するようにしている。即ち図６に於て、アクティベーションコマンドＡＣＴ及び読み出しコマンドＲＤを、２サイクルにまたがる一つのパケットとしてＤＲＡＭ１０に入力する。ユーザは、従来の図２のように、アクティベーションコマンドＡＣＴと読み出しコマンドＲＤの入力間隔を気にする必要が無い。入力されたパケットコマンドは、パケットコマンドデコーダ１２によりデコードされる。デコード結果に従って、ＲＡＳ系の信号がパケットコマンドデコーダ１２からＲＡＳ生成ユニット１３及びプリデコーダ１６に供給され、ＣＡＳ系の信号がパケットコマンドデコーダ１２からＣＡＳ生成ユニット２２及びプリデコーダ２４に供給される。
またローアクセス間の時間間隔を短縮すると、図２と図６の比較からも分かるように、ワード線選択信号ＳＷ、ビット線トランスファー信号ＢＬＴ、及びセンスアンプ駆動信号ＳＡ１及びＳＡ２に於て、信号の切り替わり間のタイミングも短縮される。この場合に信号切り替わりが緩慢では、十分な短縮をはかることが出来ない。そこで本発明のＤＲＡＭ１０では、センスアンプ列を複数のセンスアンプブロックに分割し、選択されたセンスアンプブロックのセンスアンプに対してのみセンスアンプ駆動信号ＳＡ１、ＳＡ２を与え、また選択されたセンスアンプブロックに対応するメモリブロックに対してのみワード線選択信号ＳＷ、ビット線トランスファー信号ＢＬＴを与える。これによってこれらの信号の負荷が軽減されて、信号の切り替わりを急峻にすることが出来る。  なおこれらの信号はローアクセス時に駆動される信号であるが、センスアンプブロックを選択的に活性化するためには、更にコラムアドレスも必要とする。しかしながら従来の図２のようなタイミングでは、ローアクセスの時点ではコラムアドレスが入力されていないために、特定のコラムアドレスを選択してそれに対するセンスアンプだけを駆動するといった動作は不可能である。それに対して、本発明に於ては、アクティベーションコマンドＡＣＴ及び読み出しコマンドＲＤを一つのパケットとして受信するので、ローアクセス時には既にコラムアドレスが特定されている。従って、特定のコラムアドレスに対応するセンスアンプブロックを選択して、そのセンスアンプブロックのセンスアンプに対してのみローアクセス動作を実行することが出来る。
以下に、図３に示されるＤＲＡＭ１０の各部の構成について説明する。なお従来技術と同様である要素については説明を省略する。
図７は、図３のＰＲＥ生成ユニット１４の構成を示す回路図である。
ＰＲＥ生成ユニット１４は、インバータ４１乃至４８、ＮＡＮＤ回路４９、複数の抵抗Ｒ、及び複数の容量Ｃを含む。インバータ４１乃至４４と、複数の抵抗Ｒと、複数の容量Ｃは第１の遅延素子列（ｄｅｌａｙＡ）を構成する。インバータ４５乃至４７と、複数の抵抗Ｒと、複数の容量Ｃは第２の遅延素子列（ｄｅｌａｙＢ）を構成する。第１の遅延素子列にはＨＩＧＨパルスである信号ＲＡＳＺが入力され、第１の遅延時間の後に、信号ＰＲＥがＨＩＧＨになる。遅延された信号ＲＡＳＺは更に第２の遅延素子列によって第２の遅延時間だけ遅延され、信号ＰＲＥをＬＯＷにする。従って、プリチャージ信号ＰＲＥの立ち上がりタイミングは第１の遅延素子列の第１の遅延時間によって決定され、プリチャージ信号ＰＲＥがＨＩＧＨである期間は第２の遅延素子列の第２の遅延時間によって決定される。この第１の遅延時間は、バースト長によらず一定である。前述したように、本発明では各読み出しサイクルにおいて、センスアンプの活性化期間がバースト長によらず一定となっている。このためプリチャージ信号ＰＲＥ生成回路の構成も非常に単純な構成になっている。
上述の構成のＰＲＥ生成ユニット１４を用いれば、ＲＡＳ生成ユニット１３が生成した信号ＲＡＳＺから所定の時間が経過した後に、内部プリチャージ信号ＰＲＥを生成することが出来る。
図８は、図３のパケットコマンドデコーダ１２の構成図である。
図８のパケットコマンドデコーダ１２は、コマンドラッチ・デコーダ５０、アドレスラッチ５１、インバータ５２及び５３、ＰＭＯＳトランジスタ５４、ＮＭＯＳトランジスタ５５、ＰＭＯＳトランジスタ５６、ＮＭＯＳトランジスタ５７、クロックバッファ３０１、及びインバータ３０２乃至３０５を含む。  図９は、図８のコマンドラッチ・デコーダ５０の構成図である。
図９に示されるように、コマンドラッチ・デコーダ５０は、４個のラッチ５８−１乃至５８−４と、コマンドデコーダ５９を含む。
図１０は、図９のコマンドデコーダ５９の構成図である。
図１０に示されるコマンドデコーダ５９は、ＮＡＮＤ回路３１０及び３１１を含むデコーダ部３２０と、インバータ３１２、複数のインバータ３１３、ＮＯＲ回路３１４、インバータ３１５、複数のインバータ３１６、及びＮＯＲ回路３１７を含む。
図９において、コマンドラッチ・デコーダ５０のラッチ５８−１乃至５８−４は、クロック信号に同期して入力されたコントロール信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び／ＣＫＥをラッチする。これらのコントロール信号の組み合わせにより、アクティベーションコマンドＡＣＴ及び読み出しコマンドＲＤが指定される。ラッチ５８−１乃至５８−４の各々は、各コントロール信号をラッチして、同論理の信号と反転論理の信号との２つの信号を出力する。例えば、／ＲＡＳ信号に対しては、信号rasx及びraszの２つの信号を出力する。
図１０に示されるように、コマンドデコーダ５９のコマンドデコード部３２０は、コントロール信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び／ＣＫＥに対する同論理の信号と反転論理の信号との適当な組み合わせを、ＮＡＮＤ回路３１０及び３１１の入力に供給することで、コントロール信号のデコードを行う。デコード結果として、図１０の例では、ＮＡＮＤ回路３１０が内部アクティベーション信号を生成し、ＮＡＮＤ回路３１１が内部読み出し信号を生成する。コマンドデコード部３２０において、ＮＡＮＤ回路３１０及び３１１への入力信号の組み合わせは、コントロール信号のどの組み合わせが内部アクティベーション信号及び内部読み出し信号に対応するかに依存し、設計時の決定事項である。図１０では詳細な結線関係については省略してある。
図１０に示されるように、アクティベーションコマンドＡＣＴに対応して、異なったパルス幅を有した２つのパルス信号ＡＣ及びＡＰが生成される。アクティブサイクル信号ＡＣは、入力信号（rasx, rasz, ・・・ ）に同期した信号であり、これらの入力信号は、後述するようにラッチ５８−１乃至５８−４によってクロック１周期分保持された信号である。従って、アクティブサイクル信号ＡＣは、クロック１周期分のパルス幅を持つ信号である。またアクティブパルス信号ＡＰは、入力信号に同期して立ち上がるが、立ち下がりはインバータ３１３からなるディレイ段の長さによって制御される信号である。同様に、読み出しコマンドＲＤに対応して、異なったパルス幅を有した２つのパルス信号ＣＣ及びＣＰが生成される。コラムアクセスサイクル信号ＣＣは、クロック１周期分のパルス幅を持つ信号であり、コラムアクセスパルス信号ＣＰは、入力信号に同期して立ち上がるが、立ち下がりはインバータ３１６からなるディレイ段の長さによって制御される信号である。
図１１は、図８のコマンドパケットデコーダ１２の動作を示すタイミング図である。図８及び図１１を参照して、コマンドパケットデコーダ１２の動作を説明する。
アクティベーションコマンドＡＣＴ及び読み出しコマンドＲＤは連続したサイクルでパケットとして入力されるので、第１サイクルでアクティベーションコマンドＡＣＴをラッチし、第２サイクルで読み出しコマンドＲＤをラッチする。これらのラッチされたコマンドは、上述のようにコマンドデコーダ５０でデコード解釈される。コマンドデコーダ５０は、アクティベーションコマンドＡＣＴに対応して、上述のように所定のタイミングでアクティブパルス信号ＡＰとアクティブサイクル信号ＡＣを生成する。アクティブパルス信号ＡＰは、ＲＡＳ生成ユニット１３へ供給され、アクティブサイクル信号ＡＣは、ＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５５からなるゲートを開く。
また更にコマンドデコーダ５９は、読み出しコマンドＲＤに対応して、上述のように所定のタイミングでコラムアクセスパルス信号ＣＰとコラムアクセスサイクル信号ＣＣを生成する。コラムアクセスパルス信号ＣＰは、ＣＡＳ生成ユニット２２へ供給され、コラムアクセスサイクル信号ＣＣは、ＰＭＯＳトランジスタ５６及びＮＭＯＳトランジスタ５７からなるゲートを開く。
アドレスラッチ５１は、アドレス信号をクロック信号に同期してラッチする。ラッチされたローアドレスは、アクティブサイクル信号ＡＣの指示するタイミングでロー系のプリデコーダ１６へ供給される。この際、インバータ３０２及び３０３からなるラッチが、このローアドレスを保持する。またラッチされたコラムアドレスは、コラムアクセスサイクル信号ＣＣの指示するタイミングでコラム系のプリデコーダ２４へ供給される。この際、インバータ３０４及び３０５からなるラッチが、このコラムアドレスを保持する。
上述の構成のパケットコマンドデコーダ１２を用いれば、アクティベーションコマンドＡＣＴ及び読み出しコマンドＲＤを連続したサイクルでパケットとして入力し、ＲＡＳ系の信号とＣＡＳ系の信号を、夫々の経路に分配することが出来る。
図１２（ａ）は、図９のラッチ５８−１乃至５８−４の各々に用いられるラッチの構成図である。図１２（ｂ）は、図１２（ａ）のラッチの動作を示すタイミング図である。
図１２（ａ）のラッチは、ＰＭＯＳトランジスタ３２１乃至３２４、ＮＭＯＳトランジスタ３２５乃至３３１、インバータ３３２及び３３３、ＰＭＯＳトランジスタ３３４、ＮＭＯＳトランジスタ３３５、ＰＭＯＳトランジスタ３３６、ＮＭＯＳトランジスタ３３７、及びインバータ３３８乃至３４０を含む。ＰＭＯＳトランジスタ３３４、ＮＭＯＳトランジスタ３３５、ＰＭＯＳトランジスタ３３６、及びＮＭＯＳトランジスタ３３７は、トライステートバッファ３５０を構成する。またインバータ３３８及び３３９は、出力ラッチ３５１を構成する。
クロック信号ｃｌｋｚの立ち上がりに同期して、入力信号ｉｎｚを取り込む。取り込まれた入力信号ｉｎｚの値によって、トライステートバッファ３５０が制御され、出力信号ｏｕｔｚ及びｏｕｔｘが出力される。クロック信号ｃｌｋｚが立ち下がると、トライステートバッファ３５０の状態は、Ｈｉ−Ｚ出力状態となる。このとき立ち上がり同期で取り込んだ入力信号ｉｎｚのデータは、出力ラッチ３５１によって保持される。出力ラッチ３５１のデータは、クロック信号ｉｎｚの次の立ち上がりエッジで新たなデータが取り込まれるまで保持される。
このようにして、図１２（ａ）のラッチは、クロック１周期分の出力信号ｏｕｔｚ及びｏｕｔｘを出力することが出来る。
図１３は、図３のＤＲＡＭにおけるコラムアクセス動作を示すタイミング図である。
外部クロック信号に同期して、例えば３つの読み出しモードを示すコントロール信号（ＲＥＡＤ）が取り込まれる。コントロール信号は、図８乃至図１０を参照して説明したように、パケットコマンドデコーダ１２によってデコードされて、コラムアクセスパルス信号ＣＰが生成される。コラムアクセスパルス信号ＣＰは、図３のＣＡＳ生成ユニット２２に供給される。
ＣＡＳ生成ユニット２２は、読み出しモードパルス信号ｒｅａｄｐｚ及びコラムアドレス取り込み信号ｃａｅｚを生成する。読み出しモードパルス信号ｒｅａｄｐｚは、図３の制御ユニット２３に供給され、コラムアドレス取り込み信号ｃａｅｚは、図３のプリデコーダ２４に供給される。
読み出しモードパルス信号ｒｅａｄｐｚを受け取った制御ユニット２３は、コラム線選択信号ＣＬの発生タイミング及びパルス幅を決定するコラムゲート選択パルス信号ｃｓｐｚを生成する。またコラムアドレス取り込み信号ｃａｅｚを受け取ったプリデコーダ２４は、コラムアドレスをプリデコードして、コラムアドレスプリデコード信号を生成する。尚、図１３では３ビットのコラムアドレスプリデコード信号１〜３が、プリデコーダ２４から出力されていることを示している。
図３のコラムデコーダ２５は、コラムアドレスプリデコード信号とコラムゲート選択パルス信号ｃｓｐｚとを受け取り、コラムアドレスプリデコード信号が指定するコラムアドレスのコラムゲートに対して、コラムアドレス選択パルス信号ｃｓｐｚが指定するタイミング及びパルス幅のコラムゲート線選択信号ＣＬを供給する。
【０００５】
尚、図１３中、コラム線選択信号の破線部は、前回のコラムアドレスプリデコード信号（ＨＨＨ）とは異なるプリデコード信号（ＬＬＬ）により、前回選択されたコラム選択線とは異なる別のコラム選択線が選択されたことを示している。また同図中、ｒｅａｄｚ信号は、後述する図１５のセレクタ制御ユニットで使用される信号で、図３の制御ユニット２３が生成し、クロックの立ち上がりに応答してコラムアクセスパルス信号ＣＰが出力されていればＨになり、クロックの立ち上がりに応答して同パルス信号ＣＰが出力されないとＬに変化する信号である。
このようにして、コア回路２６から読み出しバッファ２８にデータを読み出すことが出来る。
【０００６】
図１４は、コア回路２６中の複数のセンスアンプから同時にデータが読み出されて、そのパラレルデータが、グローバルデータバス（ＧＤＢ）及び読み出しバッファ２８を介して変換ユニット２９へ転送される様子を示した模式図である。この例では、４ビットのパラレルデータが転送される様子を示している。
【０００７】
図中ＳＡ０（１Ｎ）乃至ＳＡ３（４Ｎ）は、１６個のセンスアンプを示している。１つのサブワード線ＳＷ（図示せず）を選択することにより、その選択サブワード線に対応するメモリセルのデータが、これら１６個のセンスアンプにそれぞれ転送され増幅されている。
【０００８】
この状態で、コラムデコーダ２５により、コラム選択線ｃｌ０ｚをＨにする（残りのｃｌ１ｚ、ｃｌ２ｚ、ｃｌ３ｚはＬである）。すると、１６個のセンスアンプのうち、ＳＡ０（１Ｎ）〜ＳＡ０（４Ｎ）に対応するコラムゲートが同時に開き、ＳＡ０（１Ｎ）〜ＳＡ０（４Ｎ）で増幅された読み出しデータがパラレルに４本のグローバルデータバスＧＤＢ（１Ｎ）乃至ＧＤＢ（４Ｎ）に転送される。
【０００９】
ここで注意が必要なのは、モードレジスタ３１に記憶されたバースト長が如何なる値（１、２、４、・・・）であっても、同時に開くコラムゲートは４つであり、４ビットのパラレルデータが出力されるということである。
【００１０】
これら４ビットのパラレルデータは、信号ＲＢに応答して活性化された読み出しバッファ２８に取り込まれて増幅され、更に変換ユニット２９へ送られる。
【００１１】
変換ユニット２９は、読み出しバッファ２８から供給されたパラレルデータを、パラレル・シリアル変換する。
図１５は、変換ユニット２９の構成を示す構成図である。
図１５の変換ユニット２９は、スイッチ回路６０、レジスタ３６１乃至３６４を含むレジスタ回路６１、ＮＡＮＤ回路３６９乃至３７２を含むセレクタ回路６２、ＮＡＮＤ回路３６５乃至３６８を含むアドレス組み合わせ回路６３、セレクタ制御ユニット６４、ＮＯＲ回路３７３及びインバータ３７４を含むタイミング回路６５、ＮＡＮＤ回路３７５、インバータ３７６、ＮＡＮＤ回路３７７、ＮＯＲ回路３７８、及びレベルシフタ６６及び６７を含む。レベルシフタ６６及び６７には、ＰＭＯＳトランジスタ３７９及びＮＭＯＳトランジスタ３８０を含む出力バッファ３０（図３参照）が接続される。
図３の制御ユニット２３からのデータイネーブル信号（例えば、ｃｓｐｚ信号を所定時間遅延した信号）が、スイッチ回路６０に入力されると、図３の読み出しバッファ２８からのパラレルデータｄ０乃至ｄ３が、レジスタ３６１乃至３６４（レジスタ回路６１）に読み込まれる。レジスタ回路６１が保持するパラレルデータｄ０乃至ｄ３は、セレクタ回路６２に供給される。セレクタ回路６２においては、セレクタ制御ユニット６４によって制御されるタイミングで、ゲートとして動作するＮＡＮＤ回路３６９乃至３７２を開くことで、パラレルデータｄ０乃至ｄ３をシリアルデータに変換して出力する。出力されるシリアルデータは、タイミング回路６５が生成するタイミングで、レベルシフタ６６及び６７に供給される。レベルシフタ６６及び６７は、データの電圧レベルをシフトして、電圧シフト後のデータを出力バッファ３０に供給する。
【００１２】
尚、レベルシフタ回路６６及び６７は、それぞれ例えば図１６のように構成される。即ち、互いに交差接続されるＰＭＯＳ６６１及び６６２と、ＮＡＮＤ回路３７７又はＮＯＲ回路３７８からの入力を受け、ＰＭＯＳ６６１に直列接続されるＮＭＯＳ６６３と、インバータ６６５を介してＰＭＯＳ６６３とは反転した位相の入力を受け、ＰＭＯＳ６６２に直列接続されるＮＭＯＳ６６４で構成される。
このようにして、読み出しバッファ２８からのパラレルデータが、変換ユニット２９においてシリアルデータに変換されて、出力バッファ３０からデータ信号ＤＱとして出力される。なおセレクタ回路６２からシリアルデータが供給されないタイミングにおいては、タイミング回路６５の出力がＬＯＷとなるので、ＮＡＮＤ回路３７７及びＮＯＲ回路３７８の出力は、それぞれＨＩＧＨ及びＬＯＷとなる。従ってシリアルデータが出力されないタイミングにおいては、出力バッファ３０の出力は、浮遊状態（ハイインピーダンス状態）となる。  図１７は、セレクタ制御ユニット６４の構成を示す構成図である。
図１７のセレクタ制御ユニット６４は、シフトレジスタ３８１乃至３８４、セレクタスイッチ回路３８５、ＮＡＮＤ回路３８６乃至３８８、及びインバータ３８９を含む。セレクタスイッチ回路３８５は、スイッチｓ１乃至ｓ８を含む。
図３の入力バッファ１１から供給される内部クロック信号は、シフトレジスタ３８１乃至３８４に供給される。シフトレジスタ３８１乃至３８４は更に、図３の制御ユニット２３から、図１３に示されたタイミングの読み出し信号ｒｅａｄｚを受け取る。４個のシフトレジスタ３８１乃至３８４は、各々が１ビットのシフトレジスタであり、全体で４ビットのシフトレジスタを構成する。シフトレジスタ３８１乃至３８４の各々は、読み出し信号ｒｅａｄｚが入力されている間、内部クロック信号に同期して４周期に１回ｕｐ／ｄｏｗｎを行う。
セレクタスイッチ回路３８５は、バースト長とアドレス組み合わせ回路６３からのコラムアドレス組み合わせ信号とによって、スイッチｓ１乃至ｓ８のどれを導通するかを決定する。コラムアドレス組み合わせ信号は、パラレルデータｄ０乃至ｄ３のうちで、どのデータを出力するかを決定する。またバースト長は、シリアルに出力されるデータのうちで、出力しないビットにマスクをかけることで、出力ＤＱがハイインピーダンスとなるように制御する。このバースト長は、図３のモードレジスタ３１に記憶されているもので、バースト長には例えば１、２、４、８がある。
図１７に示されるように、スイッチｓ１乃至ｓ８は、４つのグループ１Ｎ乃至４Ｎに分けられる。グループ１Ｎは、スイッチｓ１乃至ｓ４を含む。グループ２Ｎは、スイッチｓ５及びｓ６を含む。グループ３Ｎは、スイッチｓ７を含む。またグループ４Ｎは、スイッチｓ８を含む。それぞれのグループのスイッチの活性／非活性は、バースト長によって制御される。例えばバースト長が１（ｂｌ１ｚが選択）である場合には、グループ１Ｎのみが活性状態にされ、他のグループは非活性状態にされる。バースト長が２（ｂｌ２ｚが選択）である場合には、グループ１Ｎ及び２Ｎが活性状態にされ、他のグループは非活性状態にされる。
またコラムアドレス信号ｃａａ０ｘ／ｚ及びｃａａ１ｘ／ｚ（ｘ及びｚは互いに反転論理）は、図１５に示されるように、ＮＡＮＤ回路３６５乃至３６８によって組み合わされ、コラムアドレス組み合わせ信号としてセレクタスイッチ回路３８５に供給される。コラムアドレス信号ｃａａ０ｘ／ｚ及びｃａａ１ｘ／ｚの組み合わせによって、パラレルデータｄ０乃至ｄ３の何れを選択するかを決定する。
【００１３】
図１８（ａ）乃至図１８（ｃ）は、バースト長( ＢＬ) がそれぞれ１、２、４の場合にセレクタ回路６２及びセレクタスイッチ３８５の選択の仕方を示した図である。
バースト長が１の場合には、図１８（ａ）に示すごとく、グループ１Ｎのスイッチｓ１乃至ｓ４が活性状態にあり、他のグループ２Ｎ〜４Ｎのスイッチは非活性である。バースト長が１の場合は、コラムアドレス信号ｃａａ０ｘ／ｚ及びｃａａ１ｘ／ｚの組み合わせにより、ＮＡＮＤ回路３６９〜３７２の１つが開くように、スイッチｓ１〜ｓ４のうち何れか１つが選択される。例えばｃａａ０ｘ及びｃａａ１ｘをＨＩＧＨにすることで例えばスイッチｓ１を選択し、これによってデータｄ０を選択することが出来る。また例えばｃａａ０ｚ及びｃａａ１ｚをＨＩＧＨにすることで例えばスイッチｓ４を選択して、これによってデータｄ３を選択することが出来る。このようにバースト長が１の場合には、データｄ０乃至ｄ３のうちで何れのデータを出力するかを、コラムアドレス信号の組み合わせで決定できる。
バースト長が２の場合には、図１８（ｂ）に示すごとく、グループ１Ｎ及び２Ｎが活性状態にあり、他のグループ３Ｎ及び４Ｎは非活性である。バースト長が２の場合には、コラムアドレス信号ｃａａ１ｘ／ｚは無視（何れもＨ固定）されて、コラムアドレス信号ｃａａ０ｘ／ｚにより、ＮＡＮＤ回路３６９と３７０の組かＮＡＮＤ回路３７１と３７２の組か、何れか一方の組が開くように、スイッチが選択される。例えばｃａａ０ｘをＨＩＧＨにすることで、例えばスイッチｓ１及びスイッチｓ５を選択する。これによってデータｄ０及びｄ１を、内部クロックに同期させてシリアルデータとして出力できる。また例えばｃａａ０ｚをＨＩＧＨにすることで、例えばスイッチｓ３及びスイッチｓ６を選択する。これによってデータｄ２及びｄ３を、内部クロックに同期させてシリアルデータとして出力できる。
バースト長が４の場合には、図１８（ｃ）に示すごとく、全グループ１Ｎ乃至４Ｎが活性状態にある。この場合には、コラムアドレス信号に関わらずスイッチｓ１、ｓ５、ｓ７、及びｓ８が選択される。これによってデータｄ０乃至ｄ３を、内部クロックに同期させてシリアルデータとして出力できる。
上述の構成の変換ユニット２９を用いることで、図３に於て読み出しバッファ２８から供給される並列データを、シリアルデータに変換して出力バッファ３０に供給することが出来る。又、並列データをシリアルデータに変換すると同時に、バースト長信号及びコラムアドレス信号の一部を用いて、必要な数のデータを選択することが出来る。
図１９は、図３のワードデコーダ１８及び１／４デコーダ２１を含むワード線選択回路の回路図である。
図１９のワード線選択回路は、メイン１／４デコーダ７０、サブ１／４デコーダ８０、メインワードデコーダ９０、及びサブワードデコーダ１００を含む。メイン１／４デコーダ７０とサブ１／４デコーダ８０が、図３の１／４デコーダ２１に対応し、、メインワードデコーダ９０及びサブワードデコーダ１００が、図３のワードデコーダ１８に対応している。
メイン１／４デコーダ７０は、ＰＭＯＳトランジスタ７１乃至７３、ＮＭＯＳトランジスタ７４乃至７６、インバータ７７、ＮＡＮＤ回路７８を含む。ＮＡＮＤ回路７８には、ＢＬＴデコーダ１９からブロック選択信号ＢＳと、プリデコーダ１６からメイン１／４デコーダ選択信号ＱＳが供給される。当該ブロックの当該メイン１／４デコーダ７０が選択されると、ＮＡＮＤ回路７８はＬＯＷを出力する。このＬＯＷ出力により、メイン１／４デコーダ７０は図１９に示されるようにＨＩＧＨを出力する。
サブ１／４デコーダ８０は、ＰＭＯＳトランジスタ８１乃至８３と、ＮＭＯＳトランジスタ８４乃至８６を含む。ＰＭＯＳトランジスタ８１とＮＭＯＳトランジスタ８５のゲートには、メイン１／４デコーダ７０からの出力が入力される。ＮＭＯＳトランジスタ８４のゲートには、コラムブロック選択信号ＣＳが供給される。このコラムブロック選択信号ＣＳは、選択されたセンスアンプブロックに対応するサブワード選択線を選択するための信号である。コラムブロック選択信号ＣＳ及びメイン１／４デコーダ７０の出力がＨＩＧＨになると、サブ１／４デコーダ８０は、図１９に示されるようにＨＩＧＨ及びＬＯＷを出力する。
メインワードデコーダ９０は、ＰＭＯＳトランジスタ９１乃至９３と、ＮＭＯＳトランジスタ９４乃至９６と、インバータ９７と、ＮＡＮＤ回路９８を含む。ＮＡＮＤ回路９８には、ＢＬＴデコーダ１９からのブロック選択信号ＢＳと、プリデコーダ１６からのメインワードデコーダ選択信号ＭＷＳが供給される。当該ブロックの当該メインワードデコーダ９０が選択されると、ＮＡＮＤ回路９８はＬＯＷを出力する。このＬＯＷ出力により、メインワードデコーダ９０は図１９に示されるようにメインワード線ＭＷにＨＩＧＨを出力する。
サブワードデコーダ１００は、ＰＭＯＳトランジスタ１０１とＮＭＯＳトランジスタ１０２及び１０３を含む。図１９に示されるレベルの出力をメインワードデコーダ９０及びサブ１／４デコーダ８０から受け取ると、サブワードデコーダ１００は、サブワード選択線信号ＳＷとしてＨＩＧＨを出力する。このＨＩＧＨレベルであるサブワード選択線信号ＳＷによって、特定のワード線が選択されたことになる。
図１９に於て、サブ１／４デコーダ８０にコラムブロック選択信号ＣＳが供給されるために、複数のセンスアンプブロックから特定のセンスアンプブロックを選択して、そのセンスアンプブロックに対してワード線選択によるビット線へのデータ読み出しを行うことが出来る。
図２０は、図３のＢＬＴデコーダ１９を含むビット線トランスファー信号発生回路を示す。
図２０のビット線トランスファー信号発生回路は、メインＢＬＴ発生回路１１０とサブＢＬＴ発生回路１２０を含む。
メインＢＬＴ発生回路１１０は、ＰＭＯＳトランジスタ１１１乃至１１３、ＮＭＯＳトランジスタ１１４乃至１１６、インバータ１１７及び１１８、ＮＡＮＤ回路１１９を含む。ＮＡＮＤ回路１１９には、図３のプリデコーダ１６からメインＢＬＴ発生回路選択信号ＢＬＴＳが供給される。当該メインＢＬＴ発生回路１１０が選択されると、ＮＡＮＤ回路１１９はＬＯＷを出力する。このＬＯＷ出力により、メインＢＬＴ発生回路１１０は図２０に示されるようにＨＩＧＨを出力する。またインバータ１１８よりブロック選択信号ＢＳを出力し、この信号ＢＳは、ワードデコーダ１８、ＳＡ生成ユニット２０、及び１／４デコーダ２１に供給される。
サブＢＬＴ発生回路１２０は、ＰＭＯＳトランジスタ１２１乃至１２４と、ＮＭＯＳトランジスタ１２５乃至１２８を含む。ＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１２６のゲートには、メインＢＬＴ発生回路１１０からの出力が入力される。ＮＭＯＳトランジスタ１２５のゲートには、コラムブロック選択信号ＣＳが供給される。このコラムブロック選択信号ＣＳは、選択されたセンスアンプブロックに対応するビット線トランスファーゲートを選択するための信号である。コラムブロック選択信号ＣＳがＨＩＧＨになり、更にメインＢＬＴ発生回路１１０の出力がＨＩＧＨになると、サブＢＬＴ発生回路１２０の出力であるビット線トランスファー信号ＢＬＴが駆動される。
図２０に於て、サブＢＬＴ発生回路１２０にコラムブロック選択信号ＣＳが供給されるために、複数のセンスアンプブロックから特定のセンスアンプブロックを選択して、そのセンスアンプブロックに対してビット線を接続することが出来る。
図２１は、図３のＳＡ生成ユニット２０を含むセンスアンプ駆動信号発生回路を示す。
図２１のセンスアンプ駆動信号発生回路は、メインＳＡ発生回路１３０とサブＳＡ発生回路１４０を含む。
メインＳＡ発生回路１３０は、ＮＡＮＤ回路１３１及びインバータ１３２を含む。ＮＡＮＤ回路１３１には、図３のＢＬＴデコーダ１９からブロック選択信号ＢＳと、図３のプリデコーダ１６からメインセンスアンプラッチ信号ＳＡが供給される。当該ブロックが選択されるとメインＳＡ発生回路１３０は、メインセンスアンプラッチ信号ＳＡ’を出力する
サブＳＡ発生回路１４０は、ＰＭＯＳトランジスタ１４１乃至１４３と、ＮＭＯＳトランジスタ１４４乃至１４６を含む。ＰＭＯＳトランジスタ１４１とＮＭＯＳトランジスタ１４４のゲートには、メインＳＡ発生回路１３０からメインセンスアンプラッチ信号ＳＡ’が入力される。ＮＭＯＳトランジスタ１４４のゲートには、コラムブロック選択信号ＣＳが供給される。このコラムブロック選択信号ＣＳは、センスアンプブロックを選択するための信号である。コラムブロック選択信号ＣＳがＨＩＧＨになると、メインセンスアンプラッチ信号ＳＡによって、サブＳＡ発生回路１４０の出力であるセンスアンプ駆動信号ＳＡ１及びＳＡ２がＬＯＷ及びＨＩＧＨになる。
図２１に於て、サブＳＡ発生回路１４０にコラムブロック選択信号ＣＳが供給されるために、複数のセンスアンプブロックから特定のセンスアンプブロックを選択して、そのセンスアンプブロックのセンスアンプを駆動することが可能になる。
上述のようにセンスアンプ列を複数のセンスアンプブロックに分割し、選択されたセンスアンプブロックのセンスアンプに対してのみワード線選択信号ＳＷ、ビット線トランスファー信号ＢＬＴ、センスアンプ駆動信号ＳＡ１及びＳＡ２を駆動する。これによってこれらの信号の負荷が軽減されて、信号の切り替わりを急峻にすることが出来る。
このようにセンスアンプ列を複数のセンスアンプブロックに分割してセンスアンプブロック毎に制御する構成とすれば、動作の高速化をはかることが出来る。しかしながらこの場合、センスアンプブロック毎に各制御回路が必要になるために、チップ面積の増大をまねいてしまう。そこでビット線トランスファー信号発生回路に於て、一つのサブＢＬＴ発生回路を複数（２乃至３程度）のセンスアンプブロックにまたがって配置することが考えられる。
図２２は、サブＢＬＴ発生回路を複数のセンスアンプブロックに対して設けた配置を示す図である。図２２に於て、図２０と同一のメインＢＬＴ発生回路１１０から出力される信号は、２つのセンスアンプブロック１６４毎に設けられたサブＢＬＴ発生回路１２０Ａに供給される。ここでＣＳ１乃至ＣＳ８は、図２２に示される８つのセンスアンプブロック１６４を夫々選択するコラムブロック選択信号で、図３のプリデコーダ２４で生成される。各サブＢＬＴ発生回路１２０Ａは更に、隣り合う２つのコラムブロック選択信号ＣＳｎ及びＣＳｎ＋１（ｎ：奇数）を受け取る。コラムブロック選択信号ＣＳｎ及びＣＳｎ＋１の何れか一つがＨＩＧＨになり、更にメインＢＬＴ発生回路１１０からの信号がＨＩＧＨの場合になると、サブＢＬＴ発生回路１２０Ａの出力であるビット線トランスファー信号ＢＬＴが駆動される。
図２３は、サブＢＬＴ発生回路１２０Ａの回路構成を示す回路図である。
サブＢＬＴ発生回路１２０Ａは、ＰＭＯＳトランジスタ１２１乃至１２４と、ＮＭＯＳトランジスタ１２５乃至１２９を含む。ＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１２７のゲートには、メインＢＬＴ発生回路１１０からの出力が入力される。ＮＭＯＳトランジスタ１２５のゲートにはコラムブロック選択信号ＣＳｎが供給され、ＮＭＯＳトランジスタ１２６のゲートにはコラムブロック選択信号ＣＳｎ＋１が供給される。コラムブロック選択信号ＣＳｎ及びＣＳｎ＋１がＨＩＧＨになり、更にメインＢＬＴ発生回路１１０の出力がＨＩＧＨになると、サブＢＬＴ発生回路１２０Ａの出力であるビット線トランスファー信号ＢＬＴが駆動される。
このように制御回路（サブＢＬＴ発生回路１２０Ａ）を複数（図２２及び図２３の例では２つ）のセンスアンプブロック毎に設けることで、回路面積の増大を抑さえることが出来る。同様にビット線をリセットする制御回路も複数のセンスアンプブロック毎に設けることが可能である。
図２４は、本発明によるＤＲＡＭ１０のチップ構成を示す図である。図２４に示されるように、本発明によるＤＲＡＭ１０は、例えば、８つのセルアレイブロック（バンク）１５０−１乃至１５０−８を含む。
図２５は、図２４のセルアレイブロックの構成を示す図である。図２５は、図２４の８つのセルアレイブロック（バンク）１５０−１乃至１５０−８のうちの任意の一つであるセルアレイブロック１５０を示す。
セルアレイブロック１５０は、図１９のメインワードデコーダ９０に対応するメインワードデコーダ領域１６０と、ｍ−ｓクロス領域１６１と、８つのサブブロック１６２を含む。各サブブロック１６２は、図１９のサブワードデコーダ１００に対応するサブワードデコーダ領域１６３、図１のセンスアンプ５２０に対応する複数のセンスアンプを含むセンスアンプブロック１６４、ｓ−ｓクロス領域１６５、及びメモリセル、サブワード選択線、ビット線等を含むメモリセル領域１６６を含む。
ｍ−ｓクロス領域１６１は、図１９のメイン１／４デコーダ７０と、図２０のメインＢＬＴ発生回路１１０と、図２１のメインＳＡ発生回路１３０を含む。ｓ−ｓクロス領域１６５は、図１９のサブ１／４デコーダ８０と、図２０のサブＢＬＴ発生回路１２０と、図２１のサブＳＡ発生回路１４０を含む。
【００１４】
尚、図１に示すごとく、センスアンプ駆動信号ＳＡ１、ＳＡ２に対応して動作し、センスアンプ５２０を活性化するためのＰＭＯＳトランジスタ５１３及びＮＭＯＳトランジスタ５１２からなるセンスアンプ駆動トランジスタを、各センスアンプブロック１６４内の複数のセンスアンプに対して共通に一対設け、この共通のセンスアンプ駆動トランジスタをｓ−ｓクロス領域１６５に設けることも出来る。
【００１５】
一方、各センスアンプブロック内の複数のセンスアンプを駆動するための負荷が非常に大きい場合、共通のセンスアンプ駆動用トランジスタのサイズが大きくなってしまい、ｓ−ｓクロス領域１６５に他の回路が入りきれない場合がある。そのような場合は、個々のセンスアンプ１つ１つに対してセンスアンプ駆動トランジスタを設けるようにして、該駆動トランジスタをセンスアンプブロック１６４内にレイアウトすれば良い。
上述のようなレイアウトによって、センスアンプ列を複数のセンスアンプブロック１６４に分割し、選択されたセンスアンプブロック１６４のセンスアンプに対してのみワード線選択信号ＳＷ、ビット線トランスファー信号ＢＬＴ、センスアンプ駆動信号ＳＡ１及びＳＡ２を駆動する構成を実現できる。これによってこれらの信号の負荷を軽減して、信号の切り替わりを急峻にすることが出来る。
図２６は、ダイレクトセンスアンプ方式によるデータ読み出し／データ書き込みを説明する図である。
図１に於ては、データ読み出し／データ書き込みに於て、ＮＭＯＳトランジスタ５１０及び５１１をコラムゲートとして用いたトランスファーコラムゲート方式を採用している。図１のようなトランスファーコラムゲート方式に於ては、ビット線ＢＬ及び／ＢＬのデータをデータバスＤＢ及び／ＤＢに読みだす際に、データバスＤＢ及び／ＤＢの負荷でビット線ＢＬ及び／ＢＬの電圧レベルが変動してしまう。この電圧レベルが変動した状態でワード線選択信号ＳＷをＬＯＷにして、セルゲートであるＮＭＯＳトランジスタ５０２を閉じてしまうと、変動した電圧レベルでメモリセル５０１のデータが変化してしまう可能性がある。従って、ビット線ＢＬ及び／ＢＬの電圧レベルが安定状態にまで戻るのを待ってから、ワード線選択信号ＳＷをＬＯＷにする必要がある。
従ってトランスファーコラムゲート方式を採用した場合には、ビット線ＢＬ及び／ＢＬの電圧レベルが安定状態に戻ってからプリチャージを実行する必要があり、本発明による自己プリチャージのタイミングをそれ程早くすることが出来ない。そこで図１に示されるようなダイレクトセンスアンプ方式を用いれば、自己プリチャージのタイミングを早めて、動作速度を更に向上させることが可能である。
図２６のダイレクトセンスアンプ方式に於ては、図１のコラムゲート５１０及び５１１の代わりに、データ読み出し回路２００及びデータ書き込み回路２１０が用いられる。データ読み出し回路２００はＮＭＯＳトランジスタ２０１乃至２０４を含み、データ書き込み回路２１０はＮＭＯＳトランジスタ２１１乃至２１４を含む。
データ読み出し時には、ビット線ＢＬ及び／ＢＬにデータが読み出されてデータが安定した後に、コラム線選択信号ＣＬがＨＩＧＨになり、データ読み出し回路２００のＮＭＯＳトランジスタ２０３及び２０４が導通される。この時、ビット線ＢＬ及び／ＢＬのデータに応じて、データ読み出し回路２００のＮＭＯＳトランジスタ２０１及び２０２がオン或いはオフされるので、データがデータバスＤＢ及び／ＤＢに現われることになる。なおデータ読み出し時には、ライトブロック選択信号ＷＢはＬＯＷになっており、データ書き込み回路２１０のＮＭＯＳトランジスタ２１１及び２１４はオフとなっている。
データ書き込み時には、ライトブロック選択信号ＷＢをＨＩＧＨにして、データ書き込み回路２１０のＮＭＯＳトランジスタ２１１及び２１４を導通させる。次にデータバスＤＢ及び／ＤＢに書き込みデータが到達し、更にコラム線選択信号ＣＬがＨＩＧＨになり、データ書き込み回路２１０のＮＭＯＷトランジスタ２１２及び２１３が導通される。これにより、データバスＤＢ及び／ＤＢのデータがビット線ＢＬ及び／ＢＬに書き込まれる。なおこの時、データ読み出し回路２００のＮＭＯＳトランジスタ２０３及び２０４が導通されるが、書き込み信号の駆動能力の方が勝るので、問題なくデータ書き込みを行うことが出来る。
このようにダイレクトセンスアンプ方式に於ては、データ読み出しの際に、ビット線ＢＬ及び／ＢＬは直接にデータバスＤＢ及び／ＤＢに接続されるのではなく、ビット線ＢＬ及び／ＢＬの電圧レベルでＮＭＯＳトランジスタ２０１及び２０２を駆動することで、データバスＤＢ及び／ＤＢにデータを転送する。従って、データバスＤＢ及び／ＤＢの負荷によってビット線ＢＬ及び／ＢＬの電圧レベルが変動することがない。
図２７（ａ）及び２７（ｂ）は、ワード線選択信号ＳＷ、コラム線選択信号ＣＬ、及びビット線ＢＬ及び／ＢＬの信号のタイミングを、トランスファーコラムゲート方式の場合とダイレクトセンスアンプ方式の場合に関して示すタイミングチャートである。
図２７（ａ）は、トランスファーコラムゲート方式の場合を示し、コラム線選択信号ＣＬがＨＩＧＨになると、ビット線ＢＬ及び／ＢＬの電圧レベルが変動する。この電圧変動がなくなるまで待って、ワード線選択信号ＳＷをリセットする。これに対して図２７（ｂ）に示すダイレクトセンスアンプ方式の場合には、コラム線選択信号ＣＬがＨＩＧＨになりデータを読み出しても、ビット線ＢＬ及び／ＢＬの電圧レベルは変動しない。従って、ビット線ＢＬ及び／ＢＬのデータを読み出した直後に、自己プリチャージによりワード線選択信号ＳＷをリセットして、ビット線ＢＬ及び／ＢＬをプリチャージすることが可能になる。
このようにダイレクトセンスアンプ方式を用いれば、本発明による自己プリチャージのタイミングを早めて、データ読み出し速度を更に向上させることが出来る。
図２８（ａ）及び２８（ｂ）は、クロック周波数を低くしたときに生じる問題点について説明する図である。
コラム線選択信号ＣＬは、読み出しコマンドＲＤと同時に入力されるコラムアドレスを読み込んで、所定時間後に指定されたコラム線が選択されることでＨＩＧＨになる。即ち、コラム線選択信号ＣＬが立ち上がるタイミングは、読み出しコマンドＲＤの入力タイミングから所定時間が経過した後である。従って図４に示されるように、アクティベーションコマンドＡＣＴを入力して次のサイクルで読み出しコマンドＲＤが入力される構成では、コラム線選択信号ＣＬが立ち上がるタイミングは、アクティベーションコマンドＡＣＴが入力されるタイミングではなく、読み出しコマンドＲＤが入力されるタイミングで決定される。
このような構成では、クロック信号の周波数が低くなった場合に、アクティベーションコマンドＡＣＴ入力からデータ出力までの時間ｔＲＡＣが、長くなってしまうという問題がある。
図２８（ａ）は、例えばクロックサイクルが 5ｎｓの場合の動作を示すタイミングチャートである。図に示されるように、読み出しコマンドＲＤが入力されてから12.5ｎｓ後にコラム線選択信号ＣＬがＨＩＧＨになる。１クロックは 5ｎｓであるので、アクティベーションコマンドＡＣＴが入力されてからコラム線選択信号ＣＬがＨＩＧＨになるまでの時間間隔は、17.5ｎｓである。コラム線選択信号ＣＬがＨＩＧＨになってからデータ出力までに12.5ｎｓかかるとすると、アクティベーションコマンドＡＣＴ入力からデータ出力までの時間ｔＲＡＣは、30ｎｓになる。
図２８（ｂ）は、例えばクロックサイクルが10ｎｓの場合の動作を示すタイミングチャートである。図に示されるように、読み出しコマンドＲＤが入力されてから12.5ｎｓ後にコラム線選択信号ＣＬがＨＩＧＨになる。１クロックは10ｎｓであるので、アクティベーションコマンドＡＣＴが入力されてからコラム線選択信号ＣＬがＨＩＧＨになるまでの時間間隔は、22.5ｎｓである。コラム線選択信号ＣＬがＨＩＧＨになってからデータ出力までに17.5ｎｓかかるとすると、アクティベーションコマンドＡＣＴ入力からデータ出力までの時間ｔＲＡＣは、40ｎｓになる。
このように、アクティベーションコマンドＡＣＴを入力して次のサイクルで読み出しコマンドＲＤを入力する構成では、コラム線選択信号ＣＬが立ち上がるタイミングは、アクティベーションコマンドＡＣＴ入力後の読み出しコマンドＲＤ入力のタイミングで決定されるので、クロック信号の周波数が低くなった場合に、アクティベーションコマンドＡＣＴ入力からデータ出力までの時間ｔＲＡＣが長くなってしまう。
これを解決するためには、アクティベーションコマンドＡＣＴと読み出しコマンドＲＤとを同時に入力する構成とすればよい。
図２９は、アクティベーションコマンドＡＣＴと読み出しコマンドＲＤとを同時に入力した場合のタイミングチャートである。
図２９は、クロックサイクルが10ｎｓの場合の動作を示し、読み出しコマンドＲＤが入力されてから17.5ｎｓ後にコラム線選択信号ＣＬがＨＩＧＨになる。アクティベーションコマンドＡＣＴと読み出しコマンドＲＤとは同時入力であるので、アクティベーションコマンドＡＣＴが入力されてからコラム線選択信号ＣＬがＨＩＧＨになるまでの時間間隔もまた17.5ｎｓである。コラム線選択信号ＣＬがＨＩＧＨになってからデータ出力までに12.5ｎｓかかるとすると、アクティベーションコマンドＡＣＴ入力からデータ出力までの時間ｔＲＡＣは30ｎｓになり、クロックサイクルが 5ｎｓの場合と同一のｔＲＡＣとなる。  このようにアクティベーションコマンドＡＣＴと読み出しコマンドＲＤとを同時に入力する構成とすれば、クロック周波数の如何に関わらず、常に同一のｔＲＡＣを保証することが出来る。なお、アクティベーションコマンドＡＣＴと読み出しコマンドＲＤとを同時に入力することは、それらのコマンドと、更にローアドレス及びコラムアドレスを同時に入力することを意味する。この動作を実行するためには、ローアドレス及びコラムアドレス用のアドレス入力ピンを設けておけばよく、ローアドレス入力ピンへの入力アドレスはローアドレス制御系へ、コラムアドレス入力ピンへの入力アドレスはコラムアドレス制御系へ供給するだけでよい。
【００１６】
以上の説明では、アクティベーションコマンドＡＣＴと読み出しコマンドＲＤを別々のコマンドとして説明し、その２つのコマンドを同時に入力するように説明しているが、ＡＣＴ＋ＲＤと等価のコマンドを定義しておけば、その１つのコマンドを外部ＣＬＫの立ち上がりに同期して入力しても良い。
図３０は、本発明によるＤＲＡＭの別の構成例を示す。図３０は、上述のように、アクティベーションコマンドＡＣＴと読み出しコマンドＲＤとを同時に入力する場合の構成を示す。図３０において、図３と同一の構成要素は同一の番号で参照され、その説明は省略する。
図３０のＤＲＡＭ１０Ａは、コントロール信号、ローアドレス信号、及びコラムアドレス信号を受け取る別々の入力バッファ１１Ａと、コマンドデコーダ１２Ａを含む。各入力バッファ１１Ａは、クロック信号を受け取る入力バッファ１１から供給される内部クロック信号に同期して、それぞれの信号を取り込む通常のバッファである。入力されたローアドレスは、ローアドレス系のプリデコーダ１６に供給され、入力されたコラムアドレスは、コラムアドレス系のプリデコーダ２４に供給される。このように、ローアドレス及びコラムアドレス用のアドレス入力バッファを別々に設けて、ローアドレスはローアドレス制御系へ、コラムアドレスはコラムアドレス制御系へ供給すれば、ローアドレス及びコラムアドレスの同時入力を実現することが出来る。
なおコマンドデコーダ１２Ａは、図３のパケットコマンドデコーダ１２と異なり、パケットコマンドをロードレス系及びコラムアドレス系に分配する必要はない。従って、図３０のコマンドデコーダ１２Ａは、通常のコマンドデコーダでよい。なおアクティベーションコマンドＡＣＴと読み出しコマンドＲＤとを同時に入力するためには、ロー系制御動作開始とコラム系制御動作開始とを同時に指定するコマンドを、コントロール信号の組み合わせとして用意しておけばよい。
従って、他の部分に関しては特に制御系の設計等を変更することなく、図３と同様の構成で、アクティベーションコマンドＡＣＴ及び読み出しコマンドＲＤを同時に入力する構成を実現できる。
【００１７】
図３１は、変換ユニット２９のほかの実施例を示す構成図である。
【００１８】
図１５及び図１７に図示された変換ユニット２９の実施例との主な差異は、図１５のセレクタ制御ユニットと同様の機能を有する回路として後述するデータバススイッチ４４０を設けた点と、パラレルシリアル変換を４ビット→２ビット→１ビットの２段階で行うように構成した点である。
【００１９】
即ち、図３１の変換ユニット２９は、読み出しバッファ２８からの４ビットのパラレルデータを受け、バースト長信号及びコラムアドレスの一部の情報に基づいて入力側のバス線と出力側のバス線との間の接続経路を変えるデータバススイッチ４４０と、該データバススイッチ４４０の出力側に順次接続された第１のレジスタ４５０及び第２のレジスタ４６０と、該第２のレジスタ４６０から出力される４ビット構成のパラレルデータを２ビット構成のパラレルデータに変換する４ビット→２ビット変換回路４７０と、該４ビット→２ビット変換回路４７０の出力側に設けられ前記２ビット構成のパラレルデータを１ビットシリアルデータに変換するためのデータ出力タイミングスイッチ４８０及びラッチ＆レベルシフタ回路４３０から構成されている。
【００２０】
次に、各構成要素のより詳細な構成及び動作を説明する。
【００２１】
データバススイッチ４４０は、４本のデータバス線ｄ０、ｄ１、ｄ２、ｄ３にそれぞれ対応して設けられたスイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎと、データバスｄ１とｄ３を接続するためのｓｗ２４と、ｄ０とｄ３を接続するためのスイッチｓｗ１４と、ｄ０とｄ２を接続するためのスイッチｓｗ１３と、ｄ０とｄ１を接続するためのスイッチｓｗ１２で構成されている。これらのスイッチは、バースト長信号ＢＬ及びコラムアドレス信号の一部ｃａａ０ｚ、ｃａａ１ｚに対応してそのオン／オフが制御される。
【００２２】
図３２は、バースト長ＢＬがそれぞれ１、２、４の場合の各スイッチの状態を示す表である。まず、バースト長ＢＬが４の場合、データバス線ｄ０−ｄ３の各データはそのままデータバス線ｄ０’−ｄ３’へ伝えられる。すなわちこの場合、コラムアドレス信号ｃａａ０ｚ、ｃａａ１ｚの値にかかわらず、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイッチｓｗ２４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）である。
【００２３】
次いで、バースト長ＢＬが２の場合、データバス線ｄ０’及びｄ１’に伝えられたデータが外部に出力されるように構成されている。したがってこの場合、データバス線ｄ０、ｄ１のデータの組をデータバス線ｄ０’、ｄ１’に伝えるか、データバス線ｄ２、ｄ３のデータの組をデータバス線ｄ０’、ｄ１’に伝える。何れのデータの組を伝えるかは、コラムアドレス信号ｃａａ０ｚの論理値により決定される。すなわち、データバス線ｄ０、ｄ１のデータの組をデータバス線ｄ０’、ｄ１’に伝える場合はコラムアドレス信号ｃａａ０ｚをＬレベルにする。すると、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイッチｓｗ２４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）になる。一方、データバス線ｄ２、ｄ３のデータの組をデータバス線ｄ０’、ｄ１’に伝える場合はコラムアドレス信号ｃａａ０ｚをＨレベルにする。すると、スイッチｓｗ３ｎ、ｓｗ２４、ｓｗ１３はオン（ｃｌｏｓｅ）、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ１４ｎ、ｓｗ１２はオフ（ｏｐｅｎ）になる。これによりデータバス線ｄ２のデータはスイッチｓｗ１３を介してデータバス線ｄ０’へ伝えられ、ｄ３のデータはスイッチｓｗ２４を介してｄ１へ伝えられる。尚、バースト長ＢＬが２の場合、もう１ビットのコラムアドレス信号ｃａａ１ｚの論理値は、スイッチの選択には使用しない。
【００２４】
一方、バースト長ＢＬが１の場合、データバス線ｄ０、ｄ１、ｄ２、ｄ３のデータのうちいずれか１ビットが選択され、選択されたデータビットがデータバス線ｄ０’に伝えられ、このデータが外部に出力される。このデータの選択は、コラムアドレス信号ｃａａ０ｚ及びｃａａ１ｚの論理値の組み合わせに基づいて行われる。すなわち、データバス線ｄ０のデータを選択する場合は、ｃａａ０ｚ及びｃａａ１ｚを共にＬレベルとする。すると、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイッチｓｗ２４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）なる。この場合データバス線ｄ０のデータがデータバス線ｄ０’に伝えられる。またデータバス線ｄ１のデータを選択する場合は、ｃａａ０ｚをＨレベル、ｃａａ１ｚをＬレベルにする。すると、スイッチｓｗ２ｎ、ｓｗ３ｎ、ｓｗ１２がオン（ｃｌｏｓｅ）、スイッチｓｗ１ｎ、ｓｗ２４、ｓｗ１３はオフ（ｏｐｅｎ）となる。この場合、データバス線ｄ１のデータがスイッチｓｗ１２を介してデータバス線ｄ０’へ伝えられる。さらに、データバス線ｄ２、ｄ３のデータをそれぞれ選択する場合も、図３２の論理表に基づいて各スイッチがオン／オフする。
【００２５】
データバススイッチ４４０から出力されるパラレルデータｄ０’−ｄ３’は、第１のレジスタ４５０に伝えられ、さらに第２のレジスタ４６０に伝えられる。
第１のレジスタ４５０は、４つのディレイドフリップフロップＤＦＦ４０１−４０４で構成され、各ＤＦＦのデータ取り込みタイミングは第１の制御信号ｐｏ０ｚで制御される。第２のレジスタ４６０も同様に、４つのディレイドフリップフロップＤＦＦ４０５−４０８で構成され、各ＤＦＦのデータ取り込みタイミング及びラッチタイミングは第２の制御信号ｐｏ１ｚで制御される。
【００２６】
図３３は、第１及び第２のレジスタ４５０、４６０の動作タイミングを示している。図中、ｄ［０、２］はデータバス線ｄ０’及びｄ２’上のデータ、ｄ［１、３］はデータバス線ｄ１’及びｄ３’上のデータに対応している。
【００２７】
図３３中の、時刻ｔ１において、データバス線ｄ０’−ｄ３’にパラレルデータが現れる。次いで、時刻ｔ２において、第１の制御信号ｐｏ０ｚがＨからＬに変化すると、第１のレジスタ４５０を構成する４つのディレイドフリップフロップ４０１−４０４はデータバス線ｄ０’−ｄ３’のデータをそれぞれラッチする。次いで、時刻ｔ３において、第２の制御信号がＬからＨに変化すると、第２のレジスタ４６０を構成する４つのディレイドフリップフロップ４０５−４０８はそれぞれ対応するディレイドフリップフロップ４０１−４０４にラッチされているデータを取り込む。そして、時刻ｔ４になり、第２の制御信号がＨからＬに変化すると、４つのディレイドフリップフロップ４０５−４０８は取り込んだデータをラッチする。その後、第１の制御信号がＬからＨに変化すると、４つのディレイドフリップフロップ４０１−４０４は再びデータバス線ｄ０’−ｄ３’のデータを受け入れる状態となる。以上の動作により、データバス線ｄ０’−ｄ３’のパラレルデータは、第１のレジスタ４５０及び第２のレジスタ４６０に順次転送される。
【００２８】
第２のレジスタ４６０にラッチされたデータは、次いで４ビット→２ビット変換回路４７０に伝達される。ここで、４ビットパラレルデータが２ビットパラレルデータに変換される。この４ビット→２ビット変換回路４７０は、ディレイドフリップフロップＤＦＦ４０９−４１１と出力バッファ回路４２０−４２３で構成されている。また、この４ビット→２ビット変換回路４７０には、４つの制御クロック信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚが供給されており、これらの制御クロックが、出力バッファ回路４２０−４２３の出力タイミング及びディレイドフリップフロップＤＦＦ４０９−４１１のデータラッチタイミングを制御している。また、出力バッファ回路４２０の出力線と４２２の出力線が共通にノードｄｄ０に接続されている。これはワイヤードＯＲ接続となっている。そして、出力バッファ回路４２０からデータを出力する時、出力バッファ回路４２２の出力端はハイインピーダンス状態になっており、逆に、出力バッファ回路４２２からデータを出力する時、出力バッファ回路４２０の出力端はハイインピーダンス状態になってる。次いで、４ビット→２ビット変換回路４７０から２ビットのデータが、ノードｄｄ０、ｄｄ１に出力され、それらはデータ出力タイミングスイッチ４８０に伝えられる。データ出力タイミングスイッチ４８０は２つのスイッチｓｗｄｄ０、ｓｗｄｄ１で構成され、それぞれ出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚによりオン／オフが制御される。このデータ出力タイミングスイッチ４８０は、まず一方のスイッチｓｗｄｄ０を閉じる（ｏｎ）ことによりノードｄｄ０に現れたデータビットを次段のラッチ＆レベルシフタ回路４３０へ伝え、次いで他方のスイッチｓｗｄｄ１を閉じることによりノードｄｄ１に現れたデータをラッチ＆レベルシフタ回路４３０に伝える。このような動作により、データ出力タイミングスイッチ４８０はノードｄｄ０、ｄｄ１に現れた２ビットのデータを１ビットずつシーケンシャルに次段のラッチ＆レベルシフタ回路４３０へ伝える。ラッチ＆レベルシフタ回路４３０では、入力データをラッチするとともに、入力データのレベルを変換して、図３の出力バッファ３０へ伝える。
【００２９】
図３４は、バースト長ＢＬが４の時の４ビット→２ビット変換回路４７０からラッチ＆レベルシフタ回路４３０にかけての動作タイミングを示している。以下図３４をもちいて、これらの回路の動作についてより詳細に説明する。
【００３０】
まず初期状態として、第２のレジスタ４６０を構成する４つのＤＦＦ４０５−４０８に読み出しデータがラッチされている。
【００３１】
そして、４ビット→２ビット変換回路４７０の動作を制御する４つの制御クロック信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚは、図３４に示すように、ｐｓｃ１ｋ１ｚ→ｐｓｃ１ｋ２ｚ→ｐｓｃ１ｋ３ｚ→ｐｓｃ１ｋ０ｚの順番で順次Ｈのパルスを出力する。まずｐｓｃ１ｋ１ｚがＨになると、出力バッファ回路４２０がそれに応答してノードｄｄ０へＤＦＦ４０５から受け取ったデータを出力する、と同時に、ＤＦＦ４０９がＤＦＦ４０６から出力されるデータをラッチする。次いで、ｐｓｃ１ｋ２がＨになると、出力バッファ回路４２１がそれに応答してノードｄｄ１へＤＦＦ４０９から受け取ったデータを出力する、と同時に、ＤＦＦ４１０がＤＦＦ４０７から出力されるデータをラッチする。このような動作が繰り返されて、ノードｄｄ０及びｄｄ１には、図３４のノードｄｄ０及びｄｄ１における波形からわかるように、４ビット→２ビット変換回路４７０から交互に新たな読み出しデータが出力される。
【００３２】
尚、４ビット→２ビット変換回路４７０中のＤＦＦ４０９−４１１は、４ビット→２ビット変換回路４７０が変換動作中に、次の読み出しデータの組を第２のレジスタ４６０にラッチできるようにして、データ出力端子ＤＱからデータを隙間なく出力することを可能にするために設けられている。
【００３３】
データ出力タイミングスイッチ４８０の動作を制御する２つの出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚも、図３４に示すようなタイミングで、交互にＨパルスを出力する。そして、ノードｄｄ０に新たなデータが現れると、所定の時間後にｏｕｔｐ０ｚがＨになりスイッチｓｗｄｄ０がオンすることにより、ノードｄｄ０のデータがラッチ＆レベルシフタ回路４３０に転送される。次いで、ノードｄｄ１に新たなデータが現れると、所定の時間後にｏｕｔｐ１ｚがＨになりスイッチｓｗｄｄ１がオンすることにより、ノードｄｄ１のデータがラッチ＆レベルシフタ回路４３０に転送される。このような動作を繰り返すことにより、ノードｄｄ０及びｄｄ１のデータが交互にシーケンシャルにラッチ＆レベルシフタ回路４３０に送られ、２ビット→１ビット変換を行なうことができる。
【００３４】
尚、以上の動作説明は、バースト長ＢＬが４の場合である。図３５（ａ）及び図３５（ｂ）の表は、バースト長が１、２、４の場合の、４つの制御クロック信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚ及び２つの出力制御クロック信号ｏｕｔｐ０ｚ、ｏｕｔｐ１ｚの動作状況を示している。
【００３５】
バースト長ＢＬが４の場合は、前述したように、４つの制御クロック信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚ及び２つの出力制御クロック信号ｏｕｔｐ０ｚ、ｏｕｔｐ１ｚの全てがクロッキング動作を行い、第２のレジスタ４６０の４つのＤＦＦ４０５−４０８から出力される４ビットのパラレルデータをシリアルデータに変換する。
【００３６】
一方、バースト長ＢＬが２の場合は、４つの制御クロック信号のうち２つの制御クロック信号ｐｓｃ１ｋ１ｚ及びｐｓｃ１ｋ２ｚと２つの出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚがクロッキング動作を行なう。バースト長ＢＬが２の場合は、前述したように、ノードｄ０’及びｄ１’だけに読み出しデータが送られ、ノードｄ２’及びｄ３’には読み出しデータは送られない。したがって、ノードｄ０’及びｄ１’に現れる読み出しデータを外部に出力するために必要な上記制御クロック信号及び出力制御クロック信号だけがクロッキング動作を行なう。
【００３７】
また、バースト長ＢＬが１の場合は、４つの制御クロック信号のうち１つの制御クロック信号ｐｓｃ１ｋ１ｚと、２つの出力制御クロック信号のうち一方ｏｕｔｐ０ｚだけがクロッキング動作を行なう。バースト長ＢＬが１の場合は、前述したように、ノードｄ０’だけに読み出しデータが送られ、ノードｄ１’−ｄ３’には読み出しデータは送られない。したがって、ノードｄ０’に現れる読み出しデータを外部に出力するために必要な上記制御クロック信号及び出力制御クロック信号だけがクロッキング動作を行なう。
【００３８】
上記実施例では、第２のレジスタ４６０から出力される４ビットデータをまず４ビット→２ビット変換回路４７０により２ビットデータに変換し、次いで２ビットデータをデータ出力タイミングスイッチ４８０及びラッチ＆レベルシフタ４３０により１ビットに変換している。すなわち、パラレル／シリアル変換を２段階に分けて行なっている。
【００３９】
一方、上記実施例のうち４ビット→２ビット変換回路４７０中の４つの出力バッファ回路４２０〜４２３の出力を共通にワイヤードＯＲ接続とし、データ出力タイミングスイッチ４８０をスイッチ１個で構成しても良い。この場合、データ出力タイミングスイッチ４８０を構成するスイッチは１個となり、構成が簡単になる。
【００４０】
他方、高速動作のためにクロック信号の周波数が高くなると、その高い周波数に対応して、１個のスイッチｓｗｄｄに対する１つの出力制御クロック信号ｏｕｔｐ＃ｚを生成するのが困難となる。このような場合は、図３１のようにデータ出力タイミングスイッチ４８０を２つのスイッチで構成し、それらのスイッチを前述の１つの出力制御クロック信号の約半分の周波数を有する２つの出力制御クロック信号ｏｕｔｐ０ｚ、ｏｕｔｐ１ｚで制御するように構成すれば良い。
【００４１】
図３６（ａ）は、図３１中のディレイドフリップフロップＤＤＦの一構成例である。また図３６（ｂ）は、図３６（ａ）の動作を示すタイミングチャートである。
【００４２】
このディレイドフリップフロップＤＦＦは、ＰＭＯＳ５０１、ＮＭＯＳ５０２からなるトランスファーゲート５０９と、インバータ５０７及び５０８と、ＰＭＯＳ５０３、５０４、及びＮＭＯＳ５０５、５０６からなるクロックドインバータ５１０で構成されている。
【００４３】
図３１中の制御信号ｐｏ０ｚ、ｐｏ１ｚ、ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚに対応するクロック信号ｃｌｋｚがＨの時、トランスファゲート５０９がオンすることにより、入力データｉｎがＤＦＦに取り込まれ、一方この時クロックドインバータ５１０はオフ状態である。次いでクロック信号ｃｌｋｚがＬになると、トランスファゲート５０９はオフ状態となり、入力データｉｎはＤＦＦから切り離される。これと同時に、クロックドインバータ５１０は活性化状態となり、インバータ５０８とクロックドインバータ５１０でラッチ回路を構成し、クロック信号ｃｌｋｚがＬになった時点でＤＦＦが取り込んでいたデータをラッチする。
【００４４】
図３７（ａ）は、図３１中の出力バッファ４２０−４２３の一構成例である。また図３７（ｂ）は、図３７（ａ）の動作を示すタイミングチャートである。
【００４５】
この出力バッファ回路は、インバータ５１１及び５１２、ＮＡＮＤ回路５１５、ＮＯＲ回路５１６、ＰＭＯＳ５１７及びＮＭＯＳ５１８からなるバッファ回路５１９、インバータ５１３及び５１４からなるラッチ回路５２０を含む。  図３１中の制御信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚに対応するクロック信号ｃｌｋｚがＨになると、ＮＡＮＤ回路５１５及びＮＯＲ回路５１６はインバータとして機能するので、入力データと同相の出力データが出力ノードｏｕｔに現われ、この出力データがラッチ回路５２０に保持される。一方、クロック信号ｃｌｋｚがＬになると、ＰＭＯＳ５１７及びＮＭＯＳ５１８は共にオフ状態となり、出力ノードはハイインピーダンス状態になる。
【００４６】
図３８は、図３１中のラッチ＆レベルシフタ回路４０３の一構成例を示している。但しＰＭＯＳ５４７及びＮＭＯＳ５４８からなる部分５２５は、出力トランジスタ部であり、図３の３０に対応するものである。
【００４７】
このラッチ＆レベルシフタ回路４０３は、ＰＭＯＳ５３１、５３２、ＮＭＯＳ５３３、５３４、インバータ５４３、５４４からなるラッチ付きのレベルシフト回路５２１と、これと同様の構成を有するレベルシフト回路５２２と、ＰＭＯＳ５３５、ＮＭＯＳ５３６からなるインバータ５２３と、ＰＭＯＳ５４１、ＮＭＯＳ５４２からなるインバータ５２４を含む。尚、図中Ｖｃｃｑ及びＶｓｓｑは、内部回路の電源線Ｖｉｉ、Ｖｓｓとは独立の電源線であり、Ｖｃｃｑには、例えばＶｉｉとは異なる電位が供給されている。
【００４８】
ＰＭＯＳ５３３及び５３９のゲートには、データ出力タイミングスイッチ４８０の出力線ｄｄ０’及びｄｄ１’（図３１参照）がそれぞれ共通に接続されている。例えば、出力線ｄｄ０’からデータが供給されている時、出力線ｄｄ０’のデータがＨであれば、データ出力端子ＤＱにＨのデータ出力され、出力線ｄｄ０’のデータがＬであれば、データ出力端子ＤＱにＬのデータ出力される。
【００４９】
他の変形例として、レベルシフト回路５２２及びインバータ５２４を省略し、その代りに、インバータ５２３の出力をＰＭＯＳ５４７とＮＭＯＳ５４８のゲートに共通に接続するように構成しても良い。但し、データ出力端子ＤＱをハイインピーダンス状態に制御する必要がある場合には、図３８のような構成の方が適している。
【００５０】
またＮＭＯＳ５３９のゲートを出力線ｄｄ０’及びｄｄ１’に接続することにかえて、図３１中のデータ出力タイミングスイッチ４８０に更に、出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚにそれぞれ制御されるもう１組のスイッチｓｗｄｄ００及びｓｗｄｄ１１を設けて、ＮＭＯＳ５３９のゲートをスイッチｓｗｄｄ００を介してノードｄｄ０及びスイッチｓｗｄｄ１１を介してノードｄｄ１に接続するように構成しても良い。
【００５１】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明に於いては、ローアドレス入力からデータ出力までを第１段のコマンドデコード及び周辺回路動作、第２段のセンスアンプ動作、及び第３段のデータ出力動作に分けて考えた場合に、第２段のセンスアンプ動作の期間をバースト長に関わらず一定にすることが出来る。即ち、一度に複数のコラムゲートを開いてデータをパラレルに読み出すために、固定の期間だけセンスアンプを駆動しておけばよい。これによって、第２段のセンスアンプ動作の期間をバースト長に関わらず一定にして、乱れのないロー系のパイプライン動作を実行可能になる。
【００５２】
またユーザが外部から任意にプリチャージタイミングを設定する場合、この任意性がパイプライン動作を乱す要因となり得るが、本発明に於いては内部プリチャージ信号によってリセット動作を実行することで、この要因を払拭することが出来る。また更に、センスアンプからのデータ読み出しの直後に、最適なタイミングでプリチャージを実行することが可能になり、センスアンプの動作能力の限界に近い高速なサイクルでのデータ読み出しを実現することが出来る。
【００５３】
従って高速なデータ読み出し動作の可能な半導体記憶装置を提供することが可能となり、産業上の発展に寄与するところが大きい。
【図面の簡単な説明】
【図１】ＤＲＡＭのメモリセル周辺の回路構成の一例を示す回路図である。
【図２】ＤＲＡＭに於けるデータ読み出し動作を説明するためのタイミングチャートである。
【図３】本発明によるＤＲＡＭのブロック図である。
【図４】本発明によるＤＲＡＭの動作を模式的に示した図である。
【図５】（ａ）乃至５（ｃ）は、センスアンプ動作サイクルとアクティベーションコマンドＡＣＴ入力間隔ｔＲＣとの関係を示す図である。
【図６】図３のＤＲＡＭに於て、自己プリチャージによるローアクセス高速化を説明するためのタイミングチャートである。
【図７】図３のＰＲＥ生成ユニットの構成を示す回路図である。
【図８】図３のパケットコマンドデコーダの構成図である。
【図９】図８のコマンドラッチ・デコーダの構成図である。
【図１０】図９のコマンドデコーダの構成図である。
【図１１】図８のコマンドパケットデコーダの動作を示すタイミング図である。
【図１２】（ａ）は、図９のラッチの構成図であり、（ｂ）は、ラッチの動作を示すタイミング図である。
【図１３】図３のＤＲＡＭにおけるコラムアクセス動作を示すタイミング図である。
【図１４】コア回路中の複数のセンスアンプから読み出されたパラレルデータがグローバルデータバス及び読み出しバッファを介して変換ユニットへ転送される様子を示した模式図である。
【図１５】図３の変換ユニットの構成図である。
【図１６】レベルシフタ回路の構成を示す回路図である。
【図１７】図１５のセレクタ制御ユニットの構成を示す構成図である。
【図１８】（ａ）乃至１８（ｃ）は、バースト長が１、２、４の場合のセレクタ回路及びセレクタスイッチの選択の仕方を示した図である。
【図１９】図３のワードデコーダ及び１／４デコーダを含むワード線選択回路の回路図である。
【図２０】図３のＢＬＴデコーダを含むビット線トランスファー信号発生回路の回路図である。
【図２１】図３のＳＡ生成ユニットを含むセンスアンプ駆動信号発生回路の回路図である。
【図２２】サブＢＬＴ発生回路を複数のセンスアンプブロックに対して設けた配置を示す図である。
【図２３】図２２のサブＢＬＴ発生回路の回路構成を示す回路図である。
【図２４】本発明によるＤＲＡＭのチップ構成を示す図である。
【図２５】図２４のセルアレイブロックの構成を示す図である。
【図２６】ダイレクトセンスアンプ方式によるデータ読み出し／データ書き込みを説明する図である。
【図２７】（ａ）及び（ｂ）は、ワード線選択信号ＳＷ、コラム線選択信号ＣＬ、及びビット線ＢＬ及び／ＢＬの信号のタイミングを、トランスファーコラムゲート方式の場合とダイレクトセンスアンプ方式の場合に関して示すタイミングチャートである。
【図２８】（ａ）及び２８（ｂ）は、クロック周波数を低くしたときに生じる問題点について説明する図である。
【図２９】アクティベーションコマンドＡＣＴと読み出しコマンドＲＤとを同時に入力した場合のタイミングチャートである。
【図３０】本発明によるＤＲＡＭの別の構成例を示す図である。
【図３１】変換ユニットの別の実施例を示す構成図である。
【図３２】バースト長ＢＬがそれぞれ１、２、４の場合の各スイッチの状態を示す図である。
【図３３】第１及び第２のレジスタの動作タイミングを示すタイミング図である。
【図３４】バースト長ＢＬが４の時の４ビット→２ビット変換回路からラッチ＆レベルシフタ回路にかけての動作タイミングを示すタイミング図である。
【図３５】（ａ）及び３５（ｂ）は、バースト長が１、２、４の場合の４つの制御クロック信号及び２つの出力制御クロック信号の動作状況を示す図である。
【図３６】（ａ）は、図３１のディレイドフリップフロップＤＦＦの構成例を示す回路図であり、（ｂ）は、（ａ）の動作を示すタイミング図である。
【図３７】（ａ）は、図３１の出力バッファの構成例を示す回路図であり、（ｂ）は、（ａ）の動作を示すタイミング図である。
【図３８】図３１に示されるラッチ＆レベルシフタ回路の構成例を示す回路図である。
【符号の説明】
１０  ＤＲＡＭ
１１  入力バッファ
１２  パケットコマンドデコーダ
１３  ＲＡＳ生成ユニット
１４  ＰＲＥ生成ユニット
１５  制御ユニット
１６  プリデコーダ
１８  ワードデコーダ
１９  ＢＬＴデコーダ
２０  ＳＡ生成ユニット
２１  １／４デコーダ
２２  ＣＡＳ生成ユニット
２３  制御ユニット
２４  プリデコーダ
２５  コラムデコーダ
２６  コア回路
２７  ＲＢ生成ユニット
２８  読み出しバッファ
２９  変換ユニット
３０  出力バッファ
３１  モードレジスタ
【図１】
0003914151.tif 000002
【図２】
0003914151.tif 000003
【図３】
0003914151.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0003914151.tif 000008
【図８】
0003914151.tif 000009
【図９】
0003914151.tif 000010
【図１０】
0003914151.tif 000011
【図１１】
0003914151.tif 000012
【図１２】
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【図１３】
0003914151.tif 000014
【図１４】
0003914151.tif 000015
【図１５】
0003914151.tif 000016
【図１６】
0003914151.tif 000017
【図１７】
0003914151.tif 000018
【図１８】
0003914151.tif 000019
【図１９】
0003914151.tif 000020
【図２０】
0003914151.tif 000021
【図２１】
0003914151.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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