(57)【特許請求の範囲】
【請求項１】
複数の第１配線と、前記複数の第１配線に交差する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との交差部に配置される磁気抵抗効果を利用する複数のメモリセルと、読み出し時に前記複数の第１配線のうちの１つを選択し、その他の非選択の第１配線をフローティング状態にするデコーダと、前記読み出し時に選択された第１配線と選択された第２配線との間に読み出し電流を流してデータを読み出す読み出し回路と、前記複数の第２配線のそれぞれに接続され、前記読み出し時に前記選択された第１配線に電気的に接続される非選択の第２配線にバイアス電位を与える複数のバイアス回路と、最初の読み出し動作を開始する前に、前記複数の第１及び第２配線の全てにプリチャージ電位を与えるプリチャージ回路とを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記複数のバイアス回路の各々は、第１オペアンプから構成され、前記読み出し回路は、前記第１オペアンプの出力信号とリファレンス電位とを比較するセンスアンプを有し、前記リファレンス電位は、前記複数のメモリセルと同一の構造を有する第１状態のリファレンスセル及び前記複数のメモリセルと同一の構造を有する前記第１状態とは異なる第２状態のリファレンスセルの少なくとも１つの読み出しデータに基づいて生成されることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
複数の第１配線と、前記複数の第１配線に交差する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との交差部に配置される磁気抵抗効果を利用する複数の第１メモリセルとから構成される第１セルアレイ構造と、
複数の第３配線と、前記複数の第３配線に交差する複数の第４配線と、前記複数の第３配線と前記複数の第４配線との交差部に配置される磁気抵抗効果を利用してデータを記憶する複数の第２メモリセルとから構成され、前記第１セルアレイ構造上に積み重ねられる第２セルアレイ構造と、
読み出し時に前記複数の第１配線のうちの１つを選択し、その他の非選択の第１配線をフローティング状態にする第１デコーダと、前記読み出し時に選択された第１配線と選択された第２配線との間に第１読み出し電流を流してデータを読み出す第１読み出し回路と、前記複数の第２配線のそれぞれに接続され、前記読み出し時に前記選択された第１配線に電気的に接続される非選択の第２配線に第１バイアス電位を与える複数の第１バイアス回路と、最初の読み出し動作を開始する前に、前記複数の第１及び第２配線の全てに第１プリチャージ電位を与える第１プリチャージ回路と、
前記読み出し時に前記複数の第３配線のうちの１つを選択し、その他の非選択の第３配線をフローティング状態にする第２デコーダと、前記読み出し時に選択された第３配線と選択された第４配線との間に第２読み出し電流を流してデータを読み出す第２読み出し回路と、前記複数の第４配線のそれぞれに接続され、前記読み出し時に前記選択された第３配線に電気的に接続される非選択の第４配線に第２バイアス電位を与える複数の第２バイアス回路と、最初の読み出し動作を開始する前に、前記複数の第３及び第４配線の全てに第２プリチャージ電位を与える第２プリチャージ回路と
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項４】
複数の第１配線と、
前記複数の第１配線に交差する複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との交差部に配置される磁気抵抗効果を利用する複数の第１メモリセルと、
前記複数の第２配線に交差する複数の第３配線と、
前記複数の第２配線と前記複数の第３配線との交差部に配置される磁気抵抗効果を利用してデータを記憶する複数の第２メモリセルと、
読み出し時に前記複数の第１配線のうちの１つを選択し、その他の非選択の第１配線をフローティング状態にする第１デコーダと、前記読み出し時に選択された第１配線と選択された第２配線との間に第１読み出し電流を流してデータを読み出す第１読み出し回路と、
前記読み出し時に前記複数の第３配線のうちの１つを選択し、その他の非選択の第３配線をフローティング状態にする第２デコーダと、前記読み出し時に選択された第３配線と選択された第２配線との間に第２読み出し電流を流してデータを読み出す第２読み出し回路と、
前記複数の第２配線のそれぞれに接続され、前記読み出し時に前記選択された第１又は第３配線に電気的に接続される非選択の第２配線にバイアス電位を与える複数のバイアス回路と、最初の読み出し動作を開始する前に、前記複数の第１、第２及び第３配線の全てにプリチャージ電位を与えるプリチャージ回路と
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項５】
複数の第１配線と前記複数の第１配線に交差する複数の第２配線との交差部に配置される磁気抵抗効果を利用する複数のメモリセルに対するデータ読み出し方法において、
最初の読み出し動作を開始する前に、前記複数の第１及び第２配線の全てをプリチャージ電位に設定し、この後、
非選択の第１配線をフローティング状態にし、前記非選択の第２配線にバイアス電位を与えた状態で、前記選択された第１配線と選択された第２配線との間に読み出し電流を流してデータを読み出す
ことを特徴とする磁気ランダムアクセスメモリのデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗（Magneto Resistive）効果を利用して“１”，“０”−データを記憶する磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理によりデータを記憶するメモリが数多く提案されているが、そのうちの一つに、トンネル磁気抵抗（Tunneling Magneto Resistive：以後、ＴＭＲと表記する。）効果を利用して“１”，“０”−データを記憶する磁気ランダムアクセスメモリがある。
【０００３】
磁気ランダムアクセスメモリの提案としては、例えば、Roy Scheuerlein et.alによる、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」が知られている。
【０００４】
磁気ランダムアクセスメモリは、ＴＭＲ素子により、“１”，“０”−データを記憶する。ＴＭＲ素子の基本構造は、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟み込んだ構造である。但し、ＴＭＲ素子の構造については、ＭＲ（Magneto Resistive）比の最適化などのため、種々の構造が提案されている（ＭＲ比及びＴＭＲ素子の構造については、例えば、特願２０００−２９６０８２号、特願２００１−３７１４０号を参照）。
【０００５】
ＴＭＲ素子に記憶されるデータは、２つの磁性層の磁化状態が平行か、又は反平行かによって判断される。ここで、平行とは、２つの磁性層の磁化の向きが同じであることを意味し、反平行とは、２つの磁性層の磁化の向きが逆向きであることを意味する。
【０００６】
通常、２つの磁性層のうちの１つ（固定層）には、反強磁性層が付設される。反強磁性層は、固定層の磁化の向きを固定するための部材である。従って、実際には、２つの磁性層のうちの他の１つ（自由層）の磁化の向きによって、ＴＭＲ素子に記憶されるデータ（“１”又は“０”）が決定される。
【０００７】
ＴＭＲ素子の磁化状態が平行となった場合、そのＴＭＲ素子を構成する２つの磁性層の間に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。例えば、この状態を“１”−状態とする。また、ＴＭＲ素子の磁化状態が反平行となった場合、そのＴＭＲ素子を構成する２つの磁性層の間に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。例えば、この状態を“０”−状態とする。
【０００８】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリのセルアレイ構造については、現在、メモリ容量の大容量化、書き込み／読み出し動作の安定化などの観点から、種々の構造が検討されている。
【０００９】
例えば、現在では、１つのメモリセルを１つの選択ＭＯＳトランジスタと１つのＴＭＲ素子（又はＭＴＪ(Magnetic Tunnel Junction)素子）から構成すると共に、１ビットデータを２つのメモリセルを用いて記憶する磁気ランダムアクセスメモリが知られている。
【００１０】
しかし、この磁気ランダムアクセスメモリでは、メモリ容量の増大を図ることが難しい。なぜなら、このセルアレイ構造では、１ビットデータを記憶するために、２つのＴＭＲ素子と２つの選択ＭＯＳトランジスタが必要になるからである。
【００１１】
ところで、例えば、特開２０００−３１５３８２号、特開２０００−３１５３８３号及び特開２０００−１６３９５０号には、選択ＭＯＳトランジスタを用いることなく、ＴＭＲ素子のみによりメモリセルアレイを構成したセルアレイ構造が開示されている。
【００１２】
このセルアレイ構造は、ワード線とビット線の交差部に、それらワード線とビット線の間に接続されるＴＭＲ素子を配置した構造を有するもので、クロスポイント型セルアレイ構造と呼ばれている。
【００１３】
クロスポイント型セルアレイ構造によれば、選択ＭＯＳトランジスタを用いない分だけ、メモリセルサイズを小さくすることができ、結果として、メモリ容量の増大を図ることができる。
【００１４】
例えば、“Ｆ”をデザインルールの最小サイズとした場合、選択ＭＯＳトランジスタとＴＭＲ素子からなるメモリセルのセルサイズは、８Ｆ２  となるのに対し、ＴＭＲ素子のみからなるメモリセルのセルサイズは、４Ｆ２  となる。つまり、ＴＭＲ素子のみからなるメモリセルは、選択ＭＯＳトランジスタとＴＭＲ素子からなるメモリセルに対して約半分のセルサイズを実現できる。
【００１５】
しかし、クロスポイント型セルアレイ構造では、選択ＭＯＳトランジスタが存在しないため、読み出し動作時に問題が発生する。
【００１６】
クロスポイント型セルアレイ構造では、読み出し動作時、選択されたワード線と選択されたビット線との間に読み出し電流を流す。そして、その読み出し電流が、選択されたワード線と選択されたビット線の交差部の選択されたＴＭＲ素子に流れるときのＴＭＲ素子の電圧降下量を検出する。
【００１７】
例えば、一つの読み出し方法として、選択されたＴＭＲ素子の両端に加わる電圧を４端子抵抗測定法により測定し、この電圧をリファレンス電位と比較することにより、読み出しデータを判別する、という方法が知られている。また、他の読み出し方法として、選択されたＴＭＲ素子の一端をオペアンプの２つの入力端の一方に接続し、オペアンプの出力電位をリファレンス電位と比較することにより読み出しデータを判別する、という方法が知られている。
【００１８】
後者のオペアンプを用いた読み出し方法の場合、オペアンプの入力端の他方には、接地電位が与えられる。また、オペアンプの出力端と入力端の一方との間には、抵抗素子が接続される。
【００１９】
この場合、ＴＭＲ素子の抵抗値をＲｍとし、オペアンプの出力端と入力端の一方との間に接続される抵抗素子の抵抗値をＲｏとし、ＴＭＲ素子の両端に与える電圧をＶｍとすると、オペアンプの出力電位Ｖｏは、
Ｖｍ／Ｒｍ  ＝  −Ｖｏ／Ｒｏ  より、
Ｖｏ  ＝  −Ｖｍ  ×  （Ｒｏ／Ｒｍ）  ・・・（１）
となる。
【００２０】
なお、（１）式から明らかなように、オペアンプを用いた読み出し方法では、ＲｏをＲｍよりも十分に大きくしておくことで、大きなゲインを得ることができる。
【００２１】
上述の２つの読み出し方法のいずれにおいても、読み出し動作時には、選択されたワード線と選択されたビット線との間に読み出し電流が流れる。
【００２２】
しかし、クロスポイント型セルアレイ構造では、ＴＭＲ素子に選択ＭＯＳトランジスタが接続されていないため、読み出し電流は、選択されたＴＭＲ素子だけでなく、その他の非選択のＴＭＲ素子を経由して、様々な経路で流れる。このため、選択されたＴＭＲ素子のみの抵抗値（又はＴＭＲ素子の両端に加わる電圧）を正確に評価することが難しい。
【００２３】
例えば、図５３及び図５４に示すようなクロスポイント型セルアレイ構造を有する磁気ランダムアクセスメモリについて考える。
【００２４】
読み出し動作時、例えば、ロウデコーダＲＤ３の出力信号ＲＳＬ３及びカラムデコーダＣＤ３の出力信号ＣＳＬ３が“Ｈ”になると、ロウ選択スイッチＲＳＷ３及びカラム選択スイッチＣＳＷ３がオン状態になる。
【００２５】
その結果、図５３の場合には、読み出し電流は、定電流源Ｉ１から、ワード線ＷＬ３及びビット線ＢＬ３を経由して、オペアンプＯＰ１に向かって流れる。
【００２６】
この時、ロウデコーダＲＤ１，ＲＤ２，ＲＤ４，ＲＤ５の出力信号ＲＳＬ１，ＲＳＬ２，ＲＳＬ４，ＲＳＬ５は、“Ｌ”であり、カラムデコーダＣＤ１，ＣＤ２，ＣＤ４，ＣＤ５の出力信号ＣＳＬ１，ＣＳＬ２，ＣＳＬ４，ＣＳＬ５も、“Ｌ”である。
【００２７】
従って、非選択のワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５及び非選択のビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５は、フローティング状態となる。
【００２８】
つまり、非選択のワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５に接続されるＴＭＲ素子の一端は、互いに短絡された状態となり、かつ、非選択のビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５に接続されるＴＭＲ素子の他端も、互いに短絡された状態となる。
【００２９】
このため、読み出し動作時のクロスポイント型セルアレイ構造の等価回路としては、選択されたＴＭＲ素子ＭＴＪ３３に、非選択のＴＭＲ素子が直列又は並列に、複雑に接続された形となる。これは、選択されたＴＭＲ素子ＭＴＪ３３の読み出し信号量の低下を意味しており、結果として、選択されたＴＭＲ素子ＭＴＪ３３のみの抵抗値をセンスアンプＳ／Ａで正確に評価することが難しくなる。
【００３０】
図５４の場合は、読み出し動作時、例えば、ロウデコーダＲＤ３の出力信号ＲＳＬ３及びカラムデコーダＣＤ３の出力信号ＣＳＬ３が“Ｈ”になると、ロウ選択スイッチＲＳＷ３及びカラム選択スイッチＣＳＷ３がオン状態となる。また、ｂＣＳＬ１，ｂＣＳＬ２，ｂＣＳＬ４，ｂＣＳＬ５が“Ｈ”となるので、トランジスタＢＳＷ１，ＢＳＷ２，ＢＳＷ４，ＢＳＷ５がオン状態となる。
【００３１】
その結果、読み出し電流は、定電流源Ｉ１から、ワード線ＷＬ３及びビット線ＢＬ３を経由して、オペアンプＯＰ１に向かって流れる。また、オペアンプＯＰ１の入力形式から、選択されたビット線ＢＬ３に流れる電流は、接地点ＶＳＳに向かう。また、同時に、読み出し電流は、非選択のビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５を経由して、接地点ＶＳＳに向かって流れる。
【００３２】
そして、選択されたビット線ＢＬ３を経由してオペアンプＯＰ１に向かって流れる電流は、非選択のビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５に流れる電流の影響により、非常に少なくなる。特に、読み出し動作の開始当初は、オペアンプＯＰ１に全く信号電流が流れてこない状態となり、読み出し動作が遅れる原因となる。
【００３３】
また、オペアンプＯＰ１の入力形式により、選択されたビット線ＢＬ３に流れる電流も、最終的には、接地点ＶＳＳに向かうことになるが、寄生抵抗を含めて、並列接続状態の非選択のビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５が低抵抗状態となっていると、十分な時間が経過しても、オペアンプＯＰ１に必要な信号電流が流れてこないことになる。
【００３４】
なお、図５３及び図５４には、選択されたワード線ＷＬ３から選択されたビット線ＢＬ３への経路のうち、選択されたＴＭＲ素子ＭＴＪ３３を通る本来の経路と、その他の経路の代表例とを矢印で示してある。
【００３５】
本発明は、このような問題を考慮してなされたものであり、その目的は、読み出し信号量の低下なく、選択されたＴＭＲ素子のデータを安定して読み出すことができる新規な読み出し方法を提案し、セルサイズが小さく、メモリ容量の大容量化に適した磁気ランダムアクセスメモリを実現することにある。
【００３６】
【課題を解決するための手段】
(1)   本発明の磁気ランダムアクセスメモリは、複数の第１配線と、前記複数の第１配線に交差する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との交差部に配置される磁気抵抗効果を利用してデータを記憶する複数のメモリセルと、選択された第１配線と選択された第２配線との間に読み出し電流を流すときに、前記選択された第１配線に電気的に接続される第２配線の各々にバイアス電位を与えるバイアス回路とを備える。
【００３７】
前記選択された第１配線に電気的に接続される第２配線の電位は、互いに等しい。
【００３８】
本発明の磁気ランダムアクセスメモリは、前記選択された第１配線に電気的に接続される第２配線の各々に前記バイアス電位を与える前に、予め、前記選択された第１配線に電気的に接続される第２配線の各々にプリチャージ電位を与えるプリチャージ回路を備える。
【００３９】
前記プリチャージ電位は、前記バイアス電位に等しい。
【００４０】
前記プリチャージ回路は、前記選択された第１配線と前記選択された第２配線との間に読み出し電流を流す前に、予め、前記複数の第１配線にも前記プリチャージ電位を与える。
【００４１】
本発明の磁気ランダムアクセスメモリは、前記選択された第１配線に電気的に接続される第２配線の各々に接続される読み出し回路をさらに備える。
【００４２】
本発明の磁気ランダムアクセスメモリは、前記読み出し回路のうちの１つを選択するセレクタと、選択された読み出し回路により検出されたデータを出力するバッファとをさらに備える。
【００４３】
本発明の磁気ランダムアクセスメモリは、前記読み出し回路により検出されたデータを同時に出力するバッファをさらに備える。
【００４４】
前記読み出し回路は、前記複数の第２配線のうちの１つの電位を前記バイアス電位に等しくする第１オペアンプと、前記第１オペアンプの出力信号とリファレンス電位とを比較する差動アンプから構成されるセンスアンプとを備える。
【００４５】
前記リファレンス電位は、前記複数のメモリセルと同一の構造を有する第１状態のリファレンスセル及び前記複数のメモリセルと同一の構造を有する前記第１状態とは異なる第２状態のリファレンスセルの少なくとも１つの読み出しデータに基づいて生成される。
【００４６】
本発明の磁気ランダムアクセスメモリは、前記複数のメモリセルと同一の構造を有する第１状態のリファレンスセルの読み出しデータと前記バイアス電位とを比較し、前記リファレンス電位を出力する第２オペアンプから構成されるリファレンス電位生成回路を備える。
【００４７】
前記第１オペアンプの帰還抵抗は、前記複数のメモリセルと同一の構造を有する前記第１状態とは異なる第２状態のｋ（ｋは、偶数）個の抵抗素子から構成され、前記第２オペアンプの帰還抵抗は、前記複数のメモリセルと同一の構造を有する前記第１状態のｋ／２個の抵抗素子と前記第２状態のｋ／２個の抵抗素子とから構成される。
【００４８】
本発明の磁気ランダムアクセスメモリは、前記選択された第１配線に電気的に接続される第２配線のうちの１つに選択的に接続される読み出し回路をさらに備える。
【００４９】
本発明の磁気ランダムアクセスメモリは、前記選択された第１配線に電気的に接続される第２配線と前記読み出し回路の間に配置されるカラム選択スイッチをさらに備える。
【００５０】
前記読み出し回路は、前記複数の第２配線のうちの１つの電位を前記バイアス電位に等しくする第１オペアンプと、前記第１オペアンプの出力信号とリファレンス電位とを比較する差動アンプから構成されるセンスアンプとを備える。
【００５１】
本発明の磁気ランダムアクセスメモリは、前記選択された第１配線に電気的に接続される第２配線のうち、前記読み出し回路に電気的に接続されない第２配線に、前記バイアス電位を供給するバイアススイッチをさらに備える。
【００５２】
前記リファレンス電位は、前記複数のメモリセルと同一の構造を有する第１状態のリファレンスセル及び前記複数のメモリセルと同一の構造を有する前記第１状態とは異なる第２状態のリファレンスセルの少なくとも１つの読み出しデータに基づいて生成される。
【００５３】
本発明の磁気ランダムアクセスメモリは、前記複数のメモリセルと同一の構造を有する第１状態のリファレンスセルの読み出しデータと前記バイアス電位とを比較し、前記リファレンス電位を出力する第２オペアンプから構成されるリファレンス電位生成回路を備える。
【００５４】
前記第１オペアンプの帰還抵抗は、前記複数のメモリセルと同一の構造を有する前記第１状態とは異なる第２状態のｋ（ｋは、偶数）個の抵抗素子から構成され、前記第２オペアンプの帰還抵抗は、前記複数のメモリセルと同一の構造を有する前記第１状態のｋ／２個の抵抗素子と前記第２状態のｋ／２個の抵抗素子とから構成される。
【００５５】
前記読み出し電流は、前記選択された第２配線から前記選択された第１配線に向かって流れる。前記読み出し電流は、前記選択された第１配線から前記選択された第２配線に向かって流れる。
【００５６】
前記選択された第２配線は、前記複数の第２配線の全てである。
【００５７】
前記選択された第１配線は、所定の電位に設定され、前記選択された第１配線以外の第１配線は、フローティング状態に設定される。
【００５８】
前記複数の第１配線の各々は、ワード線であり、前記複数の第２配線の各々は、ビット線である。
【００５９】
前記複数のＴＭＲ素子の各々は、前記複数の第１配線のうちの１つと前記複数の第２配線のうちの１つとに、直接、コンタクトしている。
【００６０】
前記複数の第１配線及び前記複数の第２配線は、共に、書き込み線として、及び、読み出し線として機能する。
【００６１】
本発明の磁気ランダムアクセスメモリは、前記複数の第１配線のうちの１つに書き込み電流を流すためのドライバ／シンカーをさらに備える。
【００６２】
本発明の磁気ランダムアクセスメモリは、前記複数の第２配線のうちの１つに書き込みデータの値に応じた向きを有する書き込み電流を流すためのドライバ／シンカーをさらに備える。
【００６３】
(2)   本発明の磁気ランダムアクセスメモリは、複数の第１配線と、前記複数の第１配線に交差する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との交差部に配置される磁気抵抗効果を利用してデータを記憶する複数の第１メモリセルとから構成される第１セルアレイ構造と、複数の第３配線と、前記複数の第３配線に交差する複数の第４配線と、前記複数の第３配線と前記複数の第４配線との交差部に配置される磁気抵抗効果を利用してデータを記憶する複数の第２メモリセルとから構成され、前記第１セルアレイ構造上に積み重ねられる第２セルアレイ構造とを備える。
【００６４】
本発明の磁気ランダムアクセスメモリは、選択された第１配線と選択された第２配線との間に読み出し電流を流すときに、前記選択された第１配線に電気的に接続される第２配線の各々にバイアス電位を与えるバイアス回路を備える。
【００６５】
本発明の磁気ランダムアクセスメモリは、選択された第３配線と選択された第４配線との間に読み出し電流を流すときに、前記選択された第３配線に電気的に接続される第４配線の各々にバイアス電位を与えるバイアス回路を備える。
【００６６】
前記複数の第１配線のうちの１つと前記複数の第３配線のうちの１つは、互いに直列又は並列に接続される。
【００６７】
前記複数の第２配線のうちの１つと前記複数の第４配線のうちの１つは、互いに直列又は並列に接続される。
【００６８】
(3)   本発明の磁気ランダムアクセスメモリは、複数の第１配線と、前記複数の第１配線に交差する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との交差部に配置される磁気抵抗効果を利用してデータを記憶する複数の第１メモリセルと、前記複数の第２配線に交差する複数の第３配線と、前記複数の第２配線と前記複数の第３配線との交差部に配置される磁気抵抗効果を利用してデータを記憶する複数の第２メモリセルとを備える。
【００６９】
前記複数の第１配線と前記複数の第３配線は、同一方向に延び、前記複数の第２配線は、前記複数の第１配線及び前記複数の第３配線にそれぞれ直交する方向に延びる。
【００７０】
前記複数の第２配線は、前記複数の第１メモリセル及び前記複数の第２メモリセルに共有される。
【００７１】
本発明の磁気ランダムアクセスメモリは、選択された第１配線と選択された第２配線との間に読み出し電流を流すときに、前記選択された第１配線に電気的に接続される第２配線の各々にバイアス電位を与えるバイアス回路を備える。
【００７２】
本発明の磁気ランダムアクセスメモリは、選択された第３配線と選択された第２配線との間に読み出し電流を流すときに、前記選択された第３配線に電気的に接続される第２配線の各々にバイアス電位を与えるバイアス回路を備える。
【００７３】
本発明の磁気ランダムアクセスメモリは、選択された第２配線と選択された第１配線との間に読み出し電流を流すときに、前記選択された第２配線に電気的に接続される第１配線の各々及び前記第３配線の各々にバイアス電位を与えるバイアス回路を備える。
【００７４】
本発明の磁気ランダムアクセスメモリは、選択された第２配線と選択された第３配線との間に読み出し電流を流すときに、前記選択された第２配線に電気的に接続される第１配線の各々及び前記第３配線の各々にバイアス電位を与えるバイアス回路を備える。
【００７５】
前記複数の第１配線のうちの１つと前記複数の第３配線のうちの１つは、互いに直列又は並列に接続される。
【００７６】
(4)   本発明の磁気ランダムアクセスメモリのデータ読み出し方法は、複数の第１配線と前記複数の第１配線に交差する複数の第２配線との交差部に配置される磁気抵抗効果を利用してデータを記憶する複数のメモリセルに対するデータ読み出しを行うものであって、選択された第１配線と選択された第２配線との間に読み出し電流を流すときに、前記選択された第１配線に電気的に接続される第２配線の各々にバイアス電位を与える。
【００７７】
前記選択された第１配線に電気的に接続される第２配線の電位は、互いに等しい。
【００７８】
前記選択された第１配線に電気的に接続される第２配線の各々に前記バイアス電位を与える前に、予め、前記選択された第１配線に電気的に接続される第２配線の各々にプリチャージ電位を与える。
【００７９】
前記プリチャージ電位は、前記バイアス電位に等しい。
【００８０】
前記選択された第１配線と前記選択された第２配線との間に読み出し電流を流す前に、予め、前記複数の第１配線にも前記プリチャージ電位を与える。
【００８１】
前記読み出し電流は、前記選択された第２配線から前記選択された第１配線に向かって流す。前記読み出し電流は、前記選択された第１配線から前記選択された第２配線に向かって流す。
【００８２】
前記選択された第２配線は、前記複数の第２配線の全てである。
【００８３】
前記選択された第１配線は、所定の電位に設定され、前記選択された第１配線以外の第１配線は、フローティング状態に設定される。
【００８４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００８５】
１．  概要
本発明は、ワード線とビット線の交差部に、それらワード線とビット線の間に接続されるＴＭＲ素子が配置されたセルアレイ構造、例えば、クロスポイント型セルアレイ構造を有する磁気ランダムアクセスメモリにおける新規な読み出し方法を提案するものである。
【００８６】
本発明の磁気ランダムアクセスメモリでは、読み出し動作時、第一に、選択されたワード線は、読み出し電流を流すための所定の電位（例えば、接地電位）に設定され、かつ、非選択のワード線は、フローティング状態に設定される。第二に、選択されたワード線にＴＭＲ素子を介して接続される全てのビット線は、所定のバイアス電位（例えば、正電位）に設定される。
【００８７】
この場合、選択されたワード線と選択されたビット線の間の電流経路は、選択されたＴＭＲ素子を通る本来の経路のみとなる。
【００８８】
即ち、非選択のワード線（フローティング状態）は、バイアス電位が印加されたビット線の影響により充電されるが、非選択のワード線の電位は、ビット線の電位（バイアス電位）よりも高くなることはない。
【００８９】
このため、本発明では、一のビット線から、非選択のワード線を経由して、他のビット線へ繋がる電流経路が発生することはない。
【００９０】
仮に、一のビット線の抵抗値と他のビット線の抵抗値に差が生じた場合であっても、最終的（無限大の時間が経過した後）には、非選択のワード線は、ビット線の電位と同じ電位、即ち、バイアス電位になるだけなので、結局、一のビット線から、非選択のワード線を経由して、他のビット線へ繋がる電流経路が発生することはない。
【００９１】
従って、本発明によれば、例えば、クロスポイント型セルアレイ構造の読み出し動作時の等価回路としては、選択されたワード線と選択されたビット線との間に、選択されたＴＭＲ素子のみが接続された形となり、選択されたＴＭＲ素子の読み出し信号量が低下することもない。
【００９２】
なお、本発明においては、読み出し電流の向き（ワード線の電位とビット線の電位の高低関係）は、限定されない。
【００９３】
また、本発明では、選択されたワード線に接続される全てのＴＭＲ素子の抵抗値（データ）を一度に読み出してもよいし、選択されたワード線及び選択されたビット線に接続されるＴＭＲ素子のみの抵抗値（データ）を読み出すようにしてもよい。
【００９４】
２．  磁気ランダムアクセスメモリの主要部の構造
まず、本発明に関わる磁気ランダムアクセスメモリの主要部の構造について説明する。なお、本発明は、主として、読み出し動作に特徴を有するものであるので、以下では、主として、読み出し回路について説明し、書き込み回路については、説明を分かり易くするため、省略する。
【００９５】
(1)   回路構造１
図１は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの回路構造を示している。
【００９６】
メモリセルアレイ１１は、アレイ状に配置された複数のＴＭＲ素子（ＭＴＪ素子）ＭＴＪから構成される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線ＢＬｉの間に接続される。
【００９７】
本例では、説明を簡単にするため、メモリセルアレイ１１は、５×５個のＴＭＲ素子ＭＴＪから構成される。これに合わせて、ワード線ＷＬｉは、５本、ビット線ＢＬｉも、５本となっている。
【００９８】
但し、これは、一例であって、本発明では、当然に、メモリセルアレイ１１の大きさ（ＴＭＲ素子の数）や、ワード線ＷＬｉ及びビット線ＢＬｉの本数は、限定されない。
【００９９】
ワード線ＷＬｉの一端は、ロウ選択スイッチＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、ロウデコーダ１２の出力信号、即ち、ロウアドレス信号をデコードした信号により制御される。
【０１００】
従って、ロウアドレス信号により選択されたワード線（ロウ）ＷＬｉに対応するロウ選択スイッチＲＳＷｉがオン状態となり、その選択されたワード線ＷＬｉの一端は、接地点ＶＳＳに短絡される。
【０１０１】
また、ロウアドレス信号により選択されなかったワード線ＷＬｉに対応するロウ選択スイッチＲＳＷｉは、オフ状態となるため、非選択のワード線ＷＬｉは、フローティング状態となる。
【０１０２】
なお、ロウ選択スイッチＲＳＷｉとしては、図１に示されるように、例えば、ＭＯＳトランジスタを採用することができる。
【０１０３】
但し、ロウ選択スイッチＲＳＷｉは、ＭＯＳトランジスタに限定されるものではなく、例えば、バイポーラトランジスタ、ＭＩＳ(Metal Insulator Semiconductor)トランジスタ(MOSFETを含む)、ＭＥＳ(Metal Semiconductor)トランジスタ、接合(Junction)トランジスタなどでもよい。
【０１０４】
ビット線ＢＬｉの一端は、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・５）に接続される。
【０１０５】
ビット線バイアス回路は、読み出し動作時に、ビット線ＢＬｉにバイアス電位を供給する役割を果たす。
【０１０６】
即ち、本例では、読み出し動作時、選択されたビット線ＢＬｉのみにバイアス電位を与えるのではなく、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉに、バイアス電位を供給する。つまり、本例では、全てのビット線ＢＬｉを同電位にすることにより、一のビット線から他のビット線への電流経路を遮断する。
【０１０７】
また、本例では、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉに、センスアンプが接続される。即ち、読み出し動作時、選択されたワード線ＷＬｉに接続される全てのＴＭＲ素子ＭＴＪの抵抗値（データ）が一度に読み出される。
【０１０８】
なお、センスアンプは、本例のように、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉに接続するようにしてもよいし、また、選択されたビット線ＢＬｉのみに接続するようにしてもよい。
【０１０９】
このように、本発明の磁気ランダムアクセスメモリによれば、選択されたワード線ＷＬｉは、読み出し電流を流すための所定の電位（本例では、接地電位）に設定され、かつ、非選択のワード線は、フローティング状態に設定される。また、選択されたワード線ＷＬｉにＴＭＲ素子を介して接続される全てのビット線ＢＬｉは、所定のバイアス電位（例えば、正電位）に設定される。
【０１１０】
従って、読み出し動作時、本発明の関わるクロスポイント型セルアレイ構造の等価回路としては、選択されたワード線と選択されたビット線との間に、選択されたＴＭＲ素子のみが接続された形となり、選択されたＴＭＲ素子の読み出し信号量が低下することもない。
【０１１１】
また、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉに、センスアンプが接続される。従って、全てのビット線ＢＬｉに流れる読み出し電流は、互いに等しく、図３２の場合のように、センスアンプに対する信号電流が小さくなったり、ビット線ＢＬｉ間の干渉が発生したりすることもない。このため、読み出し電流が安定する。
【０１１２】
(2)   読み出し動作
次に、図１の磁気ランダムアクセスメモリを用いた場合の読み出し動作について説明する。
【０１１３】
読み出し動作時、まず、ロウデコーダ１２は、ロウドレス信号に基づいて１つのワード線（ロウ）ＷＬｉを選択する。ここでは、仮に、ロウアドレス信号によりワード線ＷＬ３が選択されるものとすると、ロウ選択スイッチＲＳＷ３がオン状態となり、その他のロウ選択スイッチＲＳＷ１，ＲＳＷ２，ＲＳＷ４，ＲＳＷ５は、オフ状態となる。
【０１１４】
従って、選択されたワード線ＷＬ３の電位は、接地電位となり、その他の非選択のワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５は、フローティング状態となる。
【０１１５】
一方、ロウデコーダ１２によるワード線ＷＬ３の選択に平行して、ビット線バイアス回路１３−１，１３−２，・・・１３−５は、選択されたワード線ＷＬ３にＴＭＲ素子を介して接続される全てのビット線ＢＬ１，ＢＬ２，・・・ＢＬ５に、バイアス電位を与える。
【０１１６】
その結果、読み出し電流は、全てのビット線バイアス回路１３−１，１３−２，・・・１３−５から、全てのビット線ＢＬ１，ＢＬ２，・・・ＢＬ５及び選択されたワード線ＷＬ３に接続される全てのＴＭＲ素子ＭＴＪを介して、選択されたワード線ＷＬ３に向かって流れる。
【０１１７】
この時、非選択のワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５は、フローティング状態であるため、バイアス電位が印加されたビット線ＢＬ１，ＢＬ２，・・・ＢＬ５の影響により充電される。しかし、非選択のワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５の電位は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬ５の電位（バイアス電位）よりも高くなることはない。
【０１１８】
このため、図１の回路では、一のビット線ＢＬｉから、非選択のワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５を経由して、他のビット線ＢＬｉへ繋がる電流経路が発生することはない。
【０１１９】
従って、読み出し動作時のクロスポイント型セルアレイ構造の等価回路としては、選択されたワード線ＷＬ３と選択されたビット線ＢＬ１，ＢＬ２，・・・ＢＬ５との間に、選択されたＴＭＲ素子ＭＴＪのみが接続された形となり、選択されたＴＭＲ素子ＭＴＪの読み出し信号量が低下することもない。
【０１２０】
センスアンプ１３−１，１３−２，・・・１３−５は、読み出し電流が流れているときのビット線ＢＬ１，ＢＬ２，・・・ＢＬ５の電位、即ち、選択されたＴＭＲ素子ＭＴＪの抵抗値をセンスし、選択されたワード線ＷＬ３に接続されるＴＭＲ素子ＭＴＪに記憶されたデータを判断する。
【０１２１】
なお、本例においては、読み出し電流は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬ５から選択されたワード線ＷＬ３に向かって流れているが、読み出し電流の向き（ワード線の電位とビット線の電位の高低関係）は、限定されない。
【０１２２】
また、本例では、選択されたワード線ＷＬ３に接続される全てのＴＭＲ素子ＭＴＪの抵抗値（データ）を一度に読み出しているが、これに代えて、選択されたワード線ＷＬｉ及び選択されたビット線ＢＬｉに接続されるＴＭＲ素子ＭＴＪのみの抵抗値（データ）を読み出すようにしてもよい。
【０１２３】
なお、本発明では、読み出し時の消費電流が従来に比べて多少増加するが、それでも、書き込み時の消費電流に比べれば、十分に小さく、全く問題ない。また、この読み出し時の消費電流は、再書き込み動作が必要なＤＲＡＭやＦｅＲＡＭに比べても、十分に小さい。
【０１２４】
(3)   具体例
以下、図１の磁気ランダムアクセスメモリの具体例、特に、読み出し回路の具体例について説明する。
【０１２５】
▲１▼  具体例１
図２は、本発明の磁気ランダムアクセスメモリの具体例１を示している。
メモリセルアレイ１１は、アレイ状に配置された複数のＴＭＲ素子ＭＴＪから構成される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線ＢＬｉの間に接続される。
【０１２６】
ワード線ＷＬｉの一端は、ロウ選択スイッチＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、ロウデコーダ１２の出力信号、即ち、ロウアドレス信号をデコードした信号により制御される。
【０１２７】
従って、ロウアドレス信号により選択されたワード線（ロウ）ＷＬｉに対応するロウ選択スイッチＲＳＷｉがオン状態となり、その選択されたワード線ＷＬｉの一端は、接地点ＶＳＳに短絡される。
【０１２８】
また、ロウアドレス信号により選択されなかったワード線ＷＬｉに対応するロウ選択スイッチＲＳＷｉは、オフ状態となるため、非選択のワード線ＷＬｉは、フローティング状態となる。
【０１２９】
ビット線ＢＬｉの一端は、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・５）に接続される。ビット線バイアス回路は、読み出し動作時に、ビット線ＢＬｉにバイアス電位を供給する。
【０１３０】
本例では、回路ブロック１３−ｉは、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃから構成される。
【０１３１】
ビット線ＢＬｉは、前段のオペアンプＯＰ１のマイナス側入力端に接続される。オペアンプＯＰ１のプラス側入力端には、クランプ電位（バイアス電位）ＶＣが与えられる。また、抵抗素子（帰還抵抗素子）Ｒｃは、オペアンプＯＰ１の出力端とマイナス側入力端との間に接続される。オペアンプＯＰ１は、ビット線ＢＬｉの電位をクランプ電位に等しくするような出力電位を出力する。
【０１３２】
オペアンプＯＰ１の出力端は、センスアンプ（例えば、差動アンプ）Ｓ／Ａのプラス側入力端に接続される。センスアンプＳ／Ａのマイナス側入力端には、リファレンス電位ＶＲＥＦが与えられる。
【０１３３】
センスアンプＳ／Ａは、オペアンプＯＰ１の出力電位をリファレンス電位ＶＲＥＦと比較することにより、読み出しデータを判別する。
【０１３４】
ここで、ＴＭＲ素子ＭＴＪの抵抗値をＲｍとし、オペアンプＯＰ１の出力端とマイナス側入力端との間に接続される抵抗素子の抵抗値をＲｃとし、ＴＭＲ素子の両端には、オペアンプＯＰ１によりＶｃが印加されることにすると、オペアンプの出力電位Ｖｏは、
Ｖｏ  ＝  Ｖｃ  ×  （１＋Ｒｃ／Ｒｍ）
となる。
【０１３５】
センスアンプＳ／Ａは、この出力電位Ｖｏとリファレンス電位ＶＲＥＦとを比較し、選択されたワード線ＷＬｉに接続されるＴＭＲ素子ＭＴＪの抵抗値（データ）を判断する。
【０１３６】
なお、センスアンプＳ／Ａは、本例のように、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉに接続するようにしてもよいし、また、選択されたビット線ＢＬｉのみに接続するようにしてもよい。
【０１３７】
本発明の磁気ランダムアクセスメモリの具体例１によれば、読み出し動作時、選択されたワード線ＷＬｉと選択されたビット線ＢＬｉとの間には、選択されたＴＭＲ素子ＭＴＪのみが接続された形となるため、選択されたＴＭＲ素子ＭＴＪの読み出し信号量が低下することもない。
【０１３８】
▲２▼  具体例２
図３は、本発明の磁気ランダムアクセスメモリの具体例２を示している。
具体例２は、具体例１の応用例であり、具体例１のリファレンス電位ＶＲＥＦを生成する回路を具体的に示したものである。
【０１３９】
具体例２では、リファレンス電位ＶＲＥＦを、“０”データが記憶されたＴＭＲ素子と“１”データが記憶されたＴＭＲ素子とを用いて、生成する回路例を提案する。
【０１４０】
メモリセルアレイ１１は、アレイ状に配置された複数のＴＭＲ素子ＭＴＪから構成される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線ＢＬｉの間に接続される。
【０１４１】
ワード線ＷＬｉの一端は、ロウ選択スイッチＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、ロウデコーダ１２の出力信号、即ち、ロウアドレス信号をデコードした信号により制御される。
【０１４２】
従って、ロウアドレス信号により選択されたワード線（ロウ）ＷＬｉに対応するロウ選択スイッチＲＳＷｉがオン状態となり、その選択されたワード線ＷＬｉの一端は、接地点ＶＳＳに短絡される。
【０１４３】
また、ロウアドレス信号により選択されなかったワード線ＷＬｉに対応するロウ選択スイッチＲＳＷｉは、オフ状態となるため、非選択のワード線ＷＬｉは、フローティング状態となる。
【０１４４】
ビット線ＢＬｉの一端は、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・５）に接続される。ビット線バイアス回路は、読み出し動作時に、ビット線ＢＬｉにバイアス電位を供給する。
【０１４５】
本例では、回路ブロック１３−ｉは、具体例１と同様に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃから構成される。
【０１４６】
ビット線ＢＬｉは、前段のオペアンプＯＰ１のマイナス側入力端に接続される。オペアンプＯＰ１のプラス側入力端には、クランプ電位（バイアス電位）ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプＯＰ１の出力端とマイナス側入力端との間に接続される。オペアンプＯＰ１は、ビット線ＢＬｉの電位をクランプ電位に等しくするような出力電位を出力する。
【０１４７】
オペアンプＯＰ１の出力端は、センスアンプＳ／Ａのプラス側入力端に接続される。センスアンプＳ／Ａのマイナス側入力端には、リファレンス電位ＶＲＥＦが与えられる。
【０１４８】
センスアンプＳ／Ａは、オペアンプＯＰ１の出力電位をリファレンス電位ＶＲＥＦと比較することにより、読み出しデータを判別する。
【０１４９】
リファレンス電位ＶＲＥＦは、“０”データが記憶されたＴＭＲ素子（リファレンスセル）と“１”データが記憶されたＴＭＲ素子（リファレンスセル）とを含むリファレンス電位生成回路１９により生成される。
【０１５０】
リファレンス電位生成回路１９は、Ｙ方向に延びるビット線ｒＢＬ“０”，ｒＢＬ“１”を有する。
【０１５１】
全てのワード線ＷＬｉとビット線ｒＢＬ“０”との交差部には、これらワード線ＷＬｉとビット線ｒＢＬ“０”との間に接続されるＴＭＲ素子ＭＴＪが配置される。全てのワード線ＷＬｉとビット線ｒＢＬ“０”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“０”データを記憶している。
【０１５２】
また、全てのワード線ＷＬｉとビット線ｒＢＬ“１”との交差部には、これらワード線ＷＬｉとビット線ｒＢＬ“１”との間に接続されるＴＭＲ素子ＭＴＪが配置される。全てのワード線ＷＬｉとビット線ｒＢＬ“１”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“１”データを記憶している。
【０１５３】
このような構成によれば、読み出し動作時、５本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ５のうちのいずれが選択されても、常に、ビット線ｒＢＬ“０”には、“０”データが読み出され、ビット線ｒＢＬ“１”には、“１”データが読み出される。
【０１５４】
また、読み出し動作時、読み出し信号ＲＥＡＤが“Ｈ”になると、ビット線ｒＢＬ“０”とビット線ｒＢＬ“１”は、イコライズスイッチＥＳＷにより、互いに短絡される。
【０１５５】
さらに、ビット線ｒＢＬ“０”，ｒＢＬ“１”は、それぞれ、オペアンプＯＰ１と同一構成及び同一構造のオペアンプＯＰ２のマイナス側入力端に接続される。ビット線ｒＢＬ“０”が接続されるオペアンプＯＰ２の出力端とビット線ｒＢＬ“１”が接続されるオペアンプＯＰ２の出力端とは、互いに短絡される。
【０１５６】
オペアンプＯＰ２は、読み出し回路のオペアンプＯＰ１と同様に、そのプラス側入力端にクランプ電位（バイアス電位）ＶＣが入力され、かつ、出力端とマイナス側入力端との間に抵抗素子Ｒｃが接続される。
【０１５７】
その結果、オペアンプＯＰ２の出力端からは、リファレンス電位ＶＲＥＦが出力される。
【０１５８】
本発明の磁気ランダムアクセスメモリの具体例２によれば、読み出し動作時、選択されたワード線ＷＬｉと選択されたビット線ＢＬｉとの間には、選択されたＴＭＲ素子ＭＴＪのみが接続された形となるため、選択されたＴＭＲ素子ＭＴＪの読み出し信号量が低下することもない。
【０１５９】
さらに、具体例２では、読み出し動作時、リファレンス電位ＶＲＥＦを、“０”データが記憶されたＴＭＲ素子と“１”データが記憶されたＴＭＲ素子とを用いて、生成している。このため、リファレンス電位ＶＲＥＦは、“０”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位と、“１”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位とのちょうど中間値になる。
【０１６０】
従って、読み出し動作時における読み出しデータのマージンを向上させることができる。
【０１６１】
▲３▼  具体例３
図４は、本発明の磁気ランダムアクセスメモリの具体例３を示している。
具体例３は、具体例２の改良例であり、具体例２のリファレンス電位生成回路１９の回路構造を簡略化したものである。
【０１６２】
メモリセルアレイ１１は、アレイ状に配置された複数のＴＭＲ素子ＭＴＪから構成される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線ＢＬｉの間に接続される。
【０１６３】
ワード線ＷＬｉの一端は、ロウ選択スイッチＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、ロウデコーダ１２の出力信号、即ち、ロウアドレス信号をデコードした信号により制御される。
【０１６４】
従って、ロウアドレス信号により選択されたワード線（ロウ）ＷＬｉに対応するロウ選択スイッチＲＳＷｉがオン状態となり、その選択されたワード線ＷＬｉの一端は、接地点ＶＳＳに短絡される。
【０１６５】
また、ロウアドレス信号により選択されなかったワード線ＷＬｉに対応するロウ選択スイッチＲＳＷｉは、オフ状態となるため、非選択のワード線ＷＬｉは、フローティング状態となる。
【０１６６】
ビット線ＢＬｉの一端は、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・５）に接続される。ビット線バイアス回路は、読み出し動作時に、ビット線ＢＬｉにバイアス電位を供給する。
【０１６７】
回路ブロック１３−ｉは、具体例２と同様に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃから構成される。
【０１６８】
ビット線ＢＬｉは、前段のオペアンプＯＰ１のマイナス側入力端に接続される。オペアンプＯＰ１のプラス側入力端には、クランプ電位（バイアス電位）ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプＯＰ１の出力端とマイナス側入力端との間に接続される。
【０１６９】
オペアンプＯＰ１の出力端は、センスアンプＳ／Ａのプラス側入力端に接続される。センスアンプＳ／Ａのマイナス側入力端には、リファレンス電位ＶＲＥＦが与えられる。
【０１７０】
センスアンプＳ／Ａは、オペアンプＯＰ１の出力電位をリファレンス電位ＶＲＥＦと比較することにより、読み出しデータを判別する。
【０１７１】
リファレンス電位生成回路１９は、Ｙ方向に延びるビット線ｒＢＬ“１”を有する。全てのワード線ＷＬｉとビット線ｒＢＬ“１”との交差部には、これらワード線ＷＬｉとビット線ｒＢＬ“１”との間に接続されるＴＭＲ素子（リファレンスセル）ＭＴＪが配置される。全てのワード線ＷＬｉとビット線ｒＢＬ“１”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“１”データを記憶している。
【０１７２】
ビット線ｒＢＬ“１”は、オペアンプＯＰ１と同一構成及び同一構造のオペアンプＯＰ２のマイナス側入力端に接続され、オペアンプＯＰ２のプラス側入力端には、クランプ電位ＶＣが入力される。オペアンプＯＰ２の出力端とマイナス側入力端との間には、抵抗素子Ｒｒが接続され、リファレンス電位ＶＲＥＦは、オペアンプＯＰ２の出力端から出力される。
【０１７３】
ここで、データ読み出しのために使用するデータセル側のオペアンプＯＰ１に接続される抵抗素子Ｒｃと、リファレンス電位ＶＲＥＦを生成するために使用するリファレンスセル側のオペアンプＯＰ２に接続される抵抗素子Ｒｒは、共に、直列接続された偶数個のＴＭＲ素子（メモリセルとしてのＴＭＲ素子ＭＴＪと同じ構造を有するもの）から構成される。
【０１７４】
そして、抵抗素子Ｒｃを構成する遇数個のＴＭＲ素子の全ては、データ“０”が書き込まれた状態（抵抗値が低い状態）に設定される。一方、抵抗素子Ｒｒを構成する遇数個のＴＭＲ素子のうちの半分は、データ“０”が書き込まれた状態（抵抗値が低い状態）に設定され、残りの半分は、データ“１”が書き込まれた状態（抵抗値が高い状態）に設定される。
【０１７５】
このような構成によれば、読み出し動作時、ビット線ＢＬｉには、選択されたワード線ＷＬｉに接続されるＴＭＲ素子ＭＴＪのデータが読み出され、ビット線ｒＢＬ“１”には、“１”データが読み出される。
【０１７６】
そして、リファレンス電位ＶＲＥＦは、“０”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位と、“１”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位とのちょうど中間値になる。
【０１７７】
従って、読み出し動作時における読み出しデータのマージンを向上させることができる。
【０１７８】
▲４▼  具体例４
図５は、本発明の磁気ランダムアクセスメモリの具体例４を示している。
具体例４も、具体例２の改良例である。具体例４は、具体例３と同じ原理により、リファレンス電位ＶＲＥＦを生成する技術を提案するものであるが、具体例３に対して“０”／“１”関係が逆転している。
【０１７９】
メモリセルアレイ１１は、アレイ状に配置された複数のＴＭＲ素子ＭＴＪから構成される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線ＢＬｉの間に接続される。
【０１８０】
ワード線ＷＬｉの一端は、ロウ選択スイッチＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、ロウデコーダ１２の出力信号、即ち、ロウアドレス信号をデコードした信号により制御される。
【０１８１】
従って、ロウアドレス信号により選択されたワード線（ロウ）ＷＬｉに対応するロウ選択スイッチＲＳＷｉがオン状態となり、その選択されたワード線ＷＬｉの一端は、接地点ＶＳＳに短絡される。
【０１８２】
また、ロウアドレス信号により選択されなかったワード線ＷＬｉに対応するロウ選択スイッチＲＳＷｉは、オフ状態となるため、非選択のワード線ＷＬｉは、フローティング状態となる。
【０１８３】
ビット線ＢＬｉの一端は、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・５）に接続される。ビット線バイアス回路は、読み出し動作時に、ビット線ＢＬｉにバイアス電位を供給する。
【０１８４】
回路ブロック１３−ｉは、具体例２と同様に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃから構成される。
【０１８５】
ビット線ＢＬｉは、前段のオペアンプＯＰ１のマイナス側入力端に接続される。オペアンプＯＰ１のプラス側入力端には、クランプ電位（バイアス電位）ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプＯＰ１の出力端とマイナス側入力端との間に接続される。
【０１８６】
オペアンプＯＰ１の出力端は、センスアンプＳ／Ａのプラス側入力端に接続される。センスアンプＳ／Ａのマイナス側入力端には、リファレンス電位ＶＲＥＦが与えられる。
【０１８７】
センスアンプＳ／Ａは、オペアンプＯＰ１の出力電位をリファレンス電位ＶＲＥＦと比較することにより、読み出しデータを判別する。
【０１８８】
リファレンス電位生成回路１９は、Ｙ方向に延びるビット線ｒＢＬ“０”を有する。全てのワード線ＷＬｉとビット線ｒＢＬ“０”との交差部には、これらワード線ＷＬｉとビット線ｒＢＬ“０”との間に接続されるＴＭＲ素子（リファレンスセル）ＭＴＪが配置される。全てのワード線ＷＬｉとビット線ｒＢＬ“０”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“０”データを記憶している。
【０１８９】
ビット線ｒＢＬ“０”は、オペアンプＯＰ１と同一構成及び同一構造のオペアンプＯＰ２のマイナス側入力端に接続され、オペアンプＯＰ２のプラス側入力端には、クランプ電位ＶＣが入力される。オペアンプＯＰ２の出力端とマイナス側入力端との間には、抵抗素子Ｒｒが接続され、リファレンス電位ＶＲＥＦは、オペアンプＯＰ２の出力端から出力される。
【０１９０】
ここで、データ読み出しのために使用するデータセル側のオペアンプＯＰ１に接続される抵抗素子Ｒｃと、リファレンス電位ＶＲＥＦを生成するために使用するリファレンスセル側のオペアンプＯＰ２に接続される抵抗素子Ｒｒは、共に、直列接続された偶数個のＴＭＲ素子（メモリセルとしてのＴＭＲ素子ＭＴＪと同じ構造を有するもの）から構成される。
【０１９１】
そして、抵抗素子Ｒｃを構成する遇数個のＴＭＲ素子の全ては、データ“１”が書き込まれた状態（抵抗値が高い状態）に設定される。一方、抵抗素子Ｒｒを構成する遇数個のＴＭＲ素子のうちの半分は、データ“０”が書き込まれた状態（抵抗値が低い状態）に設定され、残りの半分は、データ“１”が書き込まれた状態（抵抗値が高い状態）に設定される。
【０１９２】
このような構成によれば、読み出し動作時、ビット線ＢＬｉには、選択されたワード線ＷＬｉに接続されるＴＭＲ素子ＭＴＪのデータが読み出され、ビット線ｒＢＬ“１”には、“０”データが読み出される。
【０１９３】
そして、リファレンス電位ＶＲＥＦは、“０”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位と、“１”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位とのちょうど中間値になる。
【０１９４】
従って、読み出し動作時における読み出しデータのマージンを向上させることができる。
【０１９５】
(4)   読み出し回路
図６及び図７は、読み出し回路の回路例を示している。
図６の読み出し回路は、図１乃至図５の磁気ランダムアクセスメモリに対応している。本例では、読み出しデータを１ビットずつ出力する１ビットタイプ磁気ランダムアクセスメモリを前提とする。
【０１９６】
読み出し回路は、センスアンプ＆ビット線バイアス回路１３−ｉ（ｉ＝１，２，・・・５）と、セレクタ１７と、出力バッファ１８とを有している。センスアンプ＆ビット線バイアス回路１３−ｉは、図１乃至図５のセンスアンプ＆ビット線バイアス回路１３−ｉに対応している。
【０１９７】
読み出し動作時、選択されたワード線ＷＬｉに接続されるＴＭＲ素子ＭＴＪのデータは、ビット線ＢＬｉを経由して、センスアンプ＆ビット線バイアス回路１３−ｉに入力される。センスアンプ＆ビット線バイアス回路１３−ｉは、読み出しデータＤｉ（ｉ＝１，２，・・・５）を出力する。
【０１９８】
セレクタ１７は、データＤｉのうちの１つを選択し、選択されたデータＤｉを出力バッファ１８に与える。セレクタ１７は、例えば、ＣＭＯＳタイプのトランスファゲートから構成され、カラムアドレス信号の下位ビット（ビット数は、選択の対象となるデータ数により決定される。）に基づいて、データＤｉのうちの１つを選択する。
【０１９９】
図７の読み出し回路も、図１乃至図５の磁気ランダムアクセスメモリに対応している。本例では、読み出しデータを複数ビットずつ出力する複数ビットタイプ磁気ランダムアクセスメモリを前提とする。
【０２００】
この場合、例えば、選択されたワード線ＷＬｉに接続されるＴＭＲ素子ＭＴＪのデータを一度にチップ外に読み出すことができる。
【０２０１】
読み出し回路は、センスアンプ＆ビット線バイアス回路１３−ｉ（ｉ＝１，２，・・・５）と、出力バッファ１８−ｉ（ｉ＝１，２，・・・５）とを有している。センスアンプ＆ビット線バイアス回路１３−ｉは、図１乃至図５のセンスアンプ＆ビット線バイアス回路１３−ｉに対応している。
【０２０２】
読み出し動作時、選択されたワード線ＷＬｉに接続されるＴＭＲ素子ＭＴＪのデータは、ビット線ＢＬｉを経由して、センスアンプ＆ビット線バイアス回路１３−ｉに入力される。センスアンプ＆ビット線バイアス回路１３−ｉは、読み出しデータＤｉ（ｉ＝１，２，・・・５）を出力する。
【０２０３】
読み出しデータＤｉは、出力バッファ１８−ｉを経由して、チップの外部へ出力される。
【０２０４】
図８は、センスアンプ＆ビット線バイアス回路の回路例を示している。
センスアンプ＆ビット線バイアス回路については、既に、図２において、その回路例を説明した。ここでは、図１、図３乃至図５の磁気ランダムアクセスメモリに適用することができるセンスアンプ＆ビット線バイアス回路の他の例について説明する。
【０２０５】
センスアンプＳ／Ａは、例えば、差動アンプから構成される。
【０２０６】
電源端子ＶＤＤとビット線ＢＬｉとの間には、ＰチャネルＭＯＳトランジスタＱＰ２とＮチャネルＭＯＳトランジスタＱＮ１とが直列に接続される。オペアンプＯＰ１のマイナス側入力端子は、ノードｎ２（ビット線ＢＬｉ）に接続され、その出力端子は、ＮチャネルＭＯＳトランジスタＱＮ１のゲートに接続され、そのプラス側入力端子には、クランプ電位ＶＣが入力される。
【０２０７】
オペアンプＯＰ１は、ノードｎ２の電位がクランプ電位ＶＣに等しくなるように、ＮチャネルＭＯＳトランジスタＱＮ１のゲート電位を制御する。クランプ電位ＶＣの値は、所定の正の値に設定される。
【０２０８】
定電流源Ｉｓ１は、読み出し電流Ｉｒｅａｄを生成する。読み出し電流Ｉｒｅａｄは、ＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２からなるカレントミラー回路を経由して、ビット線ＢＬｉに供給される。例えば、差動アンプからなるセンスアンプは、読み出し電流Ｉｒｅａｄが流れているときのノードｎ１の電位に基づいて、メモリセル（ＴＭＲ素子）のデータをセンスする。
【０２０９】
図９は、センスアンプの回路例を示している。図１０は、センスアンプのリファレンス電位生成回路の回路例を示している。
センスアンプＳ／Ａは、例えば、差動アンプから構成される。センスアンプＳ／Ａは、ノードｎ１の電位Ｖｎ１とリファレンス電位Ｖｒｅｆとを比較する。
【０２１０】
リファレンス電位Ｖｒｅｆは、“１”データを記憶するＴＭＲ素子と“０”データを記憶するＴＭＲ素子とから生成される。
【０２１１】
電源端子ＶＤＤと“１”データを記憶するＴＭＲ素子との間には、ＰチャネルＭＯＳトランジスタＱＰ４及びＮチャネルＭＯＳトランジスタＱＮ２が直列に接続される。また、電源端子ＶＤＤと“０”データを記憶するＴＭＲ素子との間には、ＰチャネルＭＯＳトランジスタＱＰ５及びＮチャネルＭＯＳトランジスタＱＮ４が直列に接続される。
【０２１２】
ＰチャネルＭＯＳトランジスタＱＰ４，ＱＰ５のドレインは、互いに接続され、また、ＮチャネルＭＯＳトランジスタＱＮ２，ＱＮ４のドレインも、互いに接続される。
【０２１３】
オペアンプＯＰ２は、ノードｎ４の電位がクランプ電位ＶＣに等しくなるように、ＮチャネルＭＯＳトランジスタＱＮ２，ＱＮ４のゲート電位を制御する。定電流源Ｉｓ２は、読み出し電流Ｉｒｅａｄを生成する。読み出し電流Ｉｒｅａｄは、ＰチャネルＭＯＳトランジスタＱＰ３，ＱＰ４からなるカレントミラー回路を経由して、“１”データを記憶するＴＭＲ素子及び“０”データを記憶するＴＭＲ素子に流れる。
【０２１４】
リファレンス電位Ｖｒｅｆは、ノードｎ３から出力される。
【０２１５】
ここで、図８及び図１０に関して、Ｉｓ１＝Ｉｓ２、ＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４，ＱＰ５を同一サイズ、及び、ＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ２，ＱＮ４を同一サイズとすると、Ｖｒｅｆは、“１”データを出力するときのＶｎ１の電位と“０”データを出力するときのＶｎ１の電位のちょうど中間の値になる。
【０２１６】
図１１は、図８のオペアンプＯＰ１及び図１０のオペアンプＯＰ２の回路例を示している。
オペアンプＯＰ１，ＯＰ２は、ＰチャネルＭＯＳトランジスタＱＰ６，ＱＰ７及びＮチャネルＭＯＳトランジスタＱＮ６，ＱＮ７、ＱＮ８から構成される。イネーブル信号Ｅｎａｂｌｅが“Ｈ”になると、ＮチャネルＭＯＳトランジスタＱＮ８がオン状態となるため、オペアンプＯＰは、動作状態となる。
【０２１７】
(5)   回路構造２
図１２は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの回路構造を示している。
【０２１８】
図１２の回路構造は、回路構造１の具体例１（図２）の改良例である。その特徴は、回路構造１の具体例１に、さらに、読み出し動作時に、全てのワード線ＷＬｉ及び全てのビット線ＢＬｉを、予め、プリチャージ電位にプリチャージしておくプリチャージ回路を付加した点にある。
【０２１９】
メモリセルアレイ１１は、アレイ状に配置された複数のＴＭＲ素子（ＭＴＪ素子）ＭＴＪから構成される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線ＢＬｉの間に接続される。
【０２２０】
本例では、説明を簡単にするため、メモリセルアレイ１１は、５×５個のＴＭＲ素子ＭＴＪから構成される。これに合わせて、ワード線ＷＬｉは、５本、ビット線ＢＬｉも、５本となっている。
【０２２１】
但し、これは、一例であって、本発明では、当然に、メモリセルアレイ１１の大きさ（ＴＭＲ素子の数）や、ワード線ＷＬｉ及びビット線ＢＬｉの本数は、限定されない。
【０２２２】
ワード線ＷＬｉの一端は、ロウ選択スイッチＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、ロウデコーダ１２の出力信号、即ち、ロウアドレス信号をデコードした信号により制御される。
【０２２３】
ビット線ＢＬｉの一端は、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・５）に接続される。ビット線バイアス回路は、読み出し動作時に、ビット線ＢＬｉにバイアス電位を供給する。
【０２２４】
本例では、読み出し動作時、選択されたビット線ＢＬｉのみにバイアス電位を与えるのではなく、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉに、バイアス電位を供給する。つまり、本例では、全てのビット線ＢＬｉを同電位にすることにより、一のビット線から他のビット線への電流経路を遮断する。
【０２２５】
ワード線ＷＬｉの他端及びビット線ＢＬｉの他端は、プリチャージスイッチＰＳＷを経由して、プリチャージ線ＰＬに接続される。プリチャージ線ＰＬには、クランプ電位（バイアス電位）ＶＣが与えられる。プリチャージスイッチＰＳＷは、プリチャージ信号ＰＲＥにより制御される。プリチャージ信号ＰＲＥは、読み出し動作を行う直前に“Ｈ”となるため、ワード線ＷＬｉ及びビット線ＢＬｉは、プリチャージ電位にプリチャージされる。
【０２２６】
プリチャージ信号ＰＲＥが“Ｌ”になると、ワード線ＷＬｉ及びビット線ＢＬｉのプリチャージが終了する。この後、ワード線ＷＬｉの選択動作及びビット線ＢＬｉの選択動作を行い、続けて、読み出し電流を、それら選択されたワード線ＷＬｉと選択されたビット線ＢＬｉとの間に流す。
【０２２７】
即ち、読み出し動作時、ロウアドレス信号により選択されたワード線（ロウ）ＷＬｉに対応するロウ選択スイッチＲＳＷｉがオン状態となるため、その選択されたワード線ＷＬｉの一端は、接地点ＶＳＳに短絡される。
【０２２８】
また、ロウアドレス信号により選択されなかったワード線ＷＬｉに対応するロウ選択スイッチＲＳＷｉは、オフ状態となるため、非選択のワード線ＷＬｉは、プリチャージ電位を維持しつつ、フローティング状態となる。
【０２２９】
このように、予め、ワード線ＷＬｉ及びビット線ＢＬｉをプリチャージしておくのは、読み出し動作の高速化を図るためである。
【０２３０】
即ち、本発明では、読み出し動作時に、一のビット線から他のビット線への電流経路を遮断するため、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉに、バイアス電位を供給している。この時、ビット線ＢＬｉはもちろん、非選択のワード線（フローティング状態）ＷＬｉも、充電される。
【０２３１】
つまり、全てのビット線ＢＬｉをバイアス電位にするためには、全てのビット線ＢＬｉ及び非選択のワード線ＷＬｉを充電しなければならず、この充電に要する時間が非常に長くなる。
【０２３２】
そこで、本例では、予め、ワード線ＷＬｉ及びビット線ＢＬｉをプリチャージしておき、この充電時間を短くすることにより、読み出し動作の高速化を図っている。
【０２３３】
なお、本例では、プリチャージ電位は、バイアス電位に等しくなっているが、プリチャージ電位は、バイアス電位と異なっていてもよい。また、本例では、ワード線ＷＬｉ及びビット線ＢＬｉの双方をプリチャージしているが、ワード線ＷＬｉ及びビット線ＢＬｉのいずれか一方のみをプリチャージするようにしてもよい。
【０２３４】
さらに、本例では、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉに、センスアンプが接続される。即ち、読み出し動作時、選択されたワード線ＷＬｉに接続される全てのＴＭＲ素子ＭＴＪの抵抗値（データ）が一度に読み出される。
【０２３５】
センスアンプは、本例のように、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉに接続するようにしてもよいし、また、選択されたビット線ＢＬｉのみに接続するようにしてもよい。
【０２３６】
このように、本発明の磁気ランダムアクセスメモリによれば、予め、全てのワード線ＷＬｉ及び全てのビット線ＢＬｉがプリチャージされる。
【０２３７】
そして、読み出し動作時には、選択されたワード線ＷＬｉを所定の電位に設定し（非選択のワード線は、フローティング状態）、かつ、選択されたワード線ＷＬｉにＴＭＲ素子を介して接続される全てのビット線ＢＬｉをバイアス電位に設定している。
【０２３８】
従って、読み出し動作時、読み出し電流の電流経路が多数形成されることがなく、選択されたＴＭＲ素子の読み出し信号量の低下を防止できると共に、選択されたワード線ＷＬｉにＴＭＲ素子を介して接続される全てのビット線ＢＬｉをバイアス電位にするときの充電時間も、短くなるため、読み出し動作を高速化することができる。
【０２３９】
なお、図１２においては、ロウ選択スイッチＲＳＷｉがＭＯＳトランジスタから構成される。但し、ロウ選択スイッチＲＳＷｉは、ＭＯＳトランジスタに限定されるものではなく、例えば、バイポーラトランジスタ、ＭＩＳトランジスタ、ＭＥＳトランジスタ、接合トランジスタなどでもよい。
【０２４０】
また、読み出し回路としては、図６及び図７に示す回路を使用することができる。センスアンプ＆ビット線バイアス回路としては、図１２に示すものに代えて、図８乃至図１１に示す回路を使用することもできる。
【０２４１】
(6)   回路構造３
図１３は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの回路構造を示している。
【０２４２】
図１３の回路構造は、回路構造１の具体例１（図２）の変形例である。その特徴は、全てのビット線ＢＬｉに読み出し回路（センスアンプを含む）を接続するのではなく、選択されたカラムのみに、読み出し回路を接続するようにした点にある。
【０２４３】
この場合、センスアンプに対する信号電流が小さくなることを防止する、ビット線ＢＬｉ間の読み出し電流の干渉を防ぐなどの効果に関しては、回路構造１のように、十分に、得ることができない。
【０２４４】
しかし、回路構造３では、後述するように、スイッチＢＳＷ１，ＢＳＷ２，・・・ＢＳＷ５を設けることで、回路構造１に近い効果を得ている。
【０２４５】
メモリセルアレイ１１は、アレイ状に配置された複数のＴＭＲ素子（ＭＴＪ素子）ＭＴＪから構成される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線ＢＬｉの間に接続される。
【０２４６】
本例では、説明を簡単にするため、メモリセルアレイ１１は、５×５個のＴＭＲ素子ＭＴＪから構成される。これに合わせて、ワード線ＷＬｉは、５本、ビット線ＢＬｉも、５本となっている。
【０２４７】
但し、これは、一例であって、本発明では、当然に、メモリセルアレイ１１の大きさ（ＴＭＲ素子の数）や、ワード線ＷＬｉ及びビット線ＢＬｉの本数は、限定されない。
【０２４８】
ワード線ＷＬｉの一端は、ロウ選択スイッチＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、ロウデコーダ１２の出力信号、即ち、ロウアドレス信号をデコードした信号により制御される。
【０２４９】
従って、ロウアドレス信号により選択されたワード線（ロウ）ＷＬｉに対応するロウ選択スイッチＲＳＷｉがオン状態となり、その選択されたワード線ＷＬｉの一端は、接地点ＶＳＳに短絡される。
【０２５０】
また、ロウアドレス信号により選択されなかったワード線ＷＬｉに対応するロウ選択スイッチＲＳＷｉは、オフ状態となるため、非選択のワード線ＷＬｉは、フローティング状態となる。
【０２５１】
ビット線ＢＬｉの一端は、カラム選択スイッチＣＳＷｉ（ｉ＝１，２，・・・５）を経由して、読み出し回路２３に接続される。カラム選択スイッチＣＳＷｉは、カラムデコーダ２２の出力信号、即ち、カラムアドレス信号をデコードした信号により制御される。
【０２５２】
従って、カラムアドレス信号により選択されたビット線（カラム）ＢＬｉに対応するカラム選択スイッチＣＳＷｉがオン状態となり、その選択されたビット線ＢＬｉの一端は、読み出し回路２３に接続される。
【０２５３】
また、カラムアドレス信号により選択されなかったビット線ＢＬｉに対応するカラム選択スイッチＣＳＷｉは、オフ状態となるため、非選択のビット線ＢＬｉは、読み出し回路２３に接続されない。
【０２５４】
なお、ロウ選択スイッチＲＳＷｉ及びカラム選択スイッチＣＳＷｉとしては、図１３に示されるように、例えば、ＭＯＳトランジスタを採用できる。
【０２５５】
但し、ロウ選択スイッチＲＳＷｉ及びカラム選択スイッチＣＳＷｉは、ＭＯＳトランジスタに限定されるものではなく、例えば、バイポーラトランジスタ、ＭＩＳトランジスタ、ＭＥＳトランジスタ、接合トランジスタなどでもよい。
【０２５６】
本例では、さらに、ビット線ＢＬｉには、ビット線バイアス回路２４が接続される。ビット線バイアス回路２４は、一端がビット線ＢＬｉに接続されるバイアススイッチＢＳＷｉ（ｉ＝１，２，・・・５）から構成される。バイアススイッチＢＳＷｉの他端には、クランプ電位（バイアス電位）ＶＣが与えられる。
【０２５７】
クランプ電位ＶＣは、読み出し回路２３内のオペアンプＯＰ１のプラス側入力端に入力されるクランプ電位ＶＣと同じである。
【０２５８】
バイアススイッチＢＳＷｉは、例えば、ＮチャネルＭＯＳトランジスタから構成され、カラムデコーダ２２の出力信号ＣＳＬｉ（ｉ＝１，２，・・・５）を反転した信号ｂＣＳＬｉ（ｉ＝１，２，・・・５）により制御される。
【０２５９】
ビット線バイアス回路２４は、読み出し動作時に、非選択のビット線ＢＬｉにバイアス電位を供給し、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉの電位を同じにする役割を果たす。
【０２６０】
例えば、カラム選択線信号ＣＳＬ３が“Ｈ”となり、その他のカラム選択線信号ＣＳＬ１，２，４，５が“Ｌ”となった場合には、ビット線ＢＬ３は、カラム選択スイッチＣＳＷ３を経由して、読み出し回路２３に電気的に接続される。また、バイアススイッチＢＳＷ１，ＢＳＷ２，ＢＳＷ４，ＢＳＷ５がオン状態となり、ビット線ＢＬ１，ＢＬ２，ＢＬ４，ＢＬ５に、クランプ電位（バイアス電位）ＶＣが供給される。
【０２６１】
このように、本発明の磁気ランダムアクセスメモリによれば、選択されたワード線ＷＬｉは、読み出し電流を流すための所定の電位（本例では、接地電位）に設定され、かつ、非選択のワード線は、フローティング状態に設定される。また、選択されたワード線ＷＬｉにＴＭＲ素子を介して接続される全てのビット線ＢＬｉは、所定のバイアス電位（例えば、正電位）に設定される。
【０２６２】
従って、読み出し動作時、本発明の関わるクロスポイント型セルアレイ構造の等価回路としては、選択されたワード線と選択されたビット線との間に、選択されたＴＭＲ素子のみが接続された形となり、選択されたＴＭＲ素子の読み出し信号量が低下することもない。
【０２６３】
なお、読み出し回路（センスアンプ＆ビット線バイアス回路）２３としては、図１３に示すものに代えて、図８乃至図１１に示す回路を使用することも可能である。
【０２６４】
(7)   回路構造４
図１４は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの回路構造を示している。
【０２６５】
図１４の回路構造は、回路構造３の応用例である。即ち、この回路構造は、回路構造３のリファレンス電位ＶＲＥＦを生成するリファレンス電位生成回路を具体的に示したものである。
【０２６６】
回路構造４では、リファレンス電位ＶＲＥＦを、“０”データが記憶されたＴＭＲ素子と“１”データが記憶されたＴＭＲ素子とを用いて、生成する回路例を提案する。
【０２６７】
メモリセルアレイ１１は、アレイ状に配置された複数のＴＭＲ素子（ＭＴＪ素子）ＭＴＪから構成される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線ＢＬｉの間に接続される。
【０２６８】
ワード線ＷＬｉの一端は、ロウ選択スイッチＲＳＷｉ（ｉ＝１，２，・・・５）を経由して、接地点ＶＳＳに接続される。ロウ選択スイッチＲＳＷｉは、ロウデコーダ１２の出力信号、即ち、ロウアドレス信号をデコードした信号により制御される。
【０２６９】
従って、ロウアドレス信号により選択されたワード線（ロウ）ＷＬｉに対応するロウ選択スイッチＲＳＷｉがオン状態となり、その選択されたワード線ＷＬｉの一端は、接地点ＶＳＳに短絡される。
【０２７０】
また、ロウアドレス信号により選択されなかったワード線ＷＬｉに対応するロウ選択スイッチＲＳＷｉは、オフ状態となるため、非選択のワード線ＷＬｉは、フローティング状態となる。
【０２７１】
ビット線ＢＬｉの一端は、カラム選択スイッチＣＳＷｉ（ｉ＝１，２，・・・５）を経由して、読み出し回路２３に接続される。カラム選択スイッチＣＳＷｉは、カラムデコーダ２２の出力信号、即ち、カラムアドレス信号をデコードした信号により制御される。
【０２７２】
従って、カラムアドレス信号により選択されたビット線（カラム）ＢＬｉに対応するカラム選択スイッチＣＳＷｉがオン状態となり、その選択されたビット線ＢＬｉの一端は、読み出し回路２３に接続される。
【０２７３】
また、カラムアドレス信号により選択されなかったビット線ＢＬｉに対応するカラム選択スイッチＣＳＷｉは、オフ状態となるため、非選択のビット線ＢＬｉは、読み出し回路２３に接続されない。
【０２７４】
ビット線ＢＬｉには、ビット線バイアス回路２４が接続される。ビット線バイアス回路２４は、一端がビット線ＢＬｉに接続されるバイアススイッチＢＳＷｉ（ｉ＝１，２，・・・５）から構成される。バイアススイッチＢＳＷｉの他端には、クランプ電位（バイアス電位）ＶＣが与えられる。
【０２７５】
クランプ電位ＶＣは、読み出し回路２３内のオペアンプＯＰ１のプラス側入力端に入力されるクランプ電位ＶＣと同じである。
【０２７６】
バイアススイッチＢＳＷｉは、例えば、ＮチャネルＭＯＳトランジスタから構成され、カラムデコーダ２２の出力信号ＣＳＬｉ（ｉ＝１，２，・・・５）を反転した信号ｂＣＳＬｉ（ｉ＝１，２，・・・５）により制御される。
【０２７７】
ビット線バイアス回路２４は、読み出し動作時に、非選択のビット線ＢＬｉにバイアス電位を供給し、選択されたワード線ＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全てのビット線ＢＬｉの電位を同じにする役割を果たす。
【０２７８】
リファレンス電位ＶＲＥＦは、“０”データが記憶されたＴＭＲ素子（リファレンスセル）と“１”データが記憶されたＴＭＲ素子（リファレンスセル）とを含むリファレンス電位生成回路１９により生成される。
【０２７９】
リファレンス電位生成回路１９は、Ｙ方向に延びるビット線ｒＢＬ“０”，ｒＢＬ“１”を有する。
【０２８０】
全てのワード線ＷＬｉとビット線ｒＢＬ“０”との交差部には、これらワード線ＷＬｉとビット線ｒＢＬ“０”との間に接続されるＴＭＲ素子ＭＴＪが配置される。全てのワード線ＷＬｉとビット線ｒＢＬ“０”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“０”データを記憶している。
【０２８１】
また、全てのワード線ＷＬｉとビット線ｒＢＬ“１”との交差部には、これらワード線ＷＬｉとビット線ｒＢＬ“１”との間に接続されるＴＭＲ素子ＭＴＪが配置される。全てのワード線ＷＬｉとビット線ｒＢＬ“１”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“１”データを記憶している。
【０２８２】
このような構成によれば、読み出し動作時、５本のワード線ＷＬ１，ＷＬ２，・・・ＷＬ５のうちのいずれが選択されても、常に、ビット線ｒＢＬ“０”には、“０”データが読み出され、ビット線ｒＢＬ“１”には、“１”データが読み出される。
【０２８３】
また、読み出し動作時、読み出し信号ＲＥＡＤが“Ｈ”（ｂＲＥＡＤが“Ｌ”）になると、ビット線ｒＢＬ“０”とビット線ｒＢＬ“１”は、互いに短絡される。
【０２８４】
さらに、ビット線ｒＢＬ“０”，ｒＢＬ“１”は、共に、オペアンプＯＰ２のマイナス側入力端に接続される。オペアンプＯＰ２は、読み出し回路２３のオペアンプＯＰ１と同様に、そのプラス側入力端にクランプ電位ＶＣが入力され、かつ、出力端とマイナス側入力端との間に抵抗素子Ｒｃが接続される。
【０２８５】
その結果、オペアンプＯＰ２の出力端からは、リファレンス電位ＶＲＥＦが出力される。
【０２８６】
本例の磁気ランダムアクセスメモリによれば、読み出し動作時、選択されたワード線ＷＬｉと選択されたビット線ＢＬｉとの間には、選択されたＴＭＲ素子ＭＴＪのみが接続された形となるため、選択されたＴＭＲ素子ＭＴＪの読み出し信号量が低下することもない。
【０２８７】
さらに、読み出し動作時、リファレンス電位ＶＲＥＦを、“０”データが記憶されたＴＭＲ素子と“１”データが記憶されたＴＭＲ素子とを用いて、生成している。このため、リファレンス電位ＶＲＥＦは、“０”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位と、“１”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位とのちょうど中間値になる。
【０２８８】
従って、読み出し動作時における読み出しデータのマージンを向上させることができる。
【０２８９】
なお、読み出し回路（センスアンプ＆ビット線バイアス回路）２３及びリファレンス電位生成回路１９としては、図１４に示すものに代えて、図８乃至図１１に示す回路を使用することも可能である。
【０２９０】
３．  書き込み回路の回路例
(1)   回路構造
図１５は、本発明の実施の形態に関わる磁気ランダムアクセスメモリの回路構造を示している。
【０２９１】
この回路構造は、回路構造１（図１）に書き込み回路を付加した点に特徴を有する。
【０２９２】
メモリセルアレイ１１は、アレイ状に配置された複数のＴＭＲ素子（ＭＴＪ素子）ＭＴＪから構成される。ＴＭＲ素子ＭＴＪは、Ｘ方向に延びるワード線ＷＬｉ（ｉ＝１，２，・・・５）と、Ｙ方向に延びるビット線ＢＬｉ（ｉ＝１，２，・・・５）との交差部に配置される。また、ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉとビット線ＢＬｉの間に接続される。
【０２９３】
ワード線ＷＬｉの一端は、ロウデコーダと書き込みワード線ドライバを含む回路ブロック１５に接続され、その他端は、ロウデコーダと読み出し／書き込みワード線シンカーを含む回路ブロック１２Ａに接続される。
【０２９４】
そして、書き込み動作時には、例えば、選択されたワード線ＷＬｉには、書き込みワード線ドライバから書き込みワード線シンカーに向かう方向に、書き込み電流が流れる。
【０２９５】
ビット線ＢＬｉの一端は、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・５）に接続される。ビット線バイアス回路は、読み出し動作時に、ビット線ＢＬｉにバイアス電位を供給する。
【０２９６】
また、ビット線ＢＬｉの一端は、書き込みビット線ドライバ／シンカー１４−ｉ（ｉ＝１，２，・・・５）に接続される。ビット線ＢＬｉの他端は、書き込みビット線ドライバ／シンカー１６に接続される。
【０２９７】
そして、書き込み動作時には、例えば、選択されたビット線ＢＬｉには、書き込みデータの値に応じて、書き込みワード線ドライバ／シンカー１４−ｉから書き込みワード線ドライバ／シンカー１６に向かう方向、又は、書き込みワード線ドライバ／シンカー１６から書き込みワード線ドライバ／シンカー１４−ｉに向かう方向に、書き込み電流が流れる。
【０２９８】
(2)   ロウデコーダ及び書き込みワード線ドライバ、並びに、ロウデコーダ及び読み出し／書き込みワード線シンカー：Ｎｏ．１
図１６は、ロウデコーダ及び書き込みワード線ドライバの回路例、並びに、ロウデコーダ及び読み出し／書き込みワード線シンカーの回路例をそれぞれ示している。
【０２９９】
図１６のロウデコーダ及び書き込みワード線ドライバ、並びに、ロウデコーダ及び読み出し／書き込みワード線シンカーは、図１、図２、図３、図４、図５、図１３及び図１４の磁気ランダムアクセスメモリに適用される。
【０３００】
なお、図１６では、ロウデコーダ及び書き込みワード線ドライバの１ロウ分、並びに、読み出し／書き込みワード線シンカーの１ロウ分のみを示している。
【０３０１】
ロウデコーダ及び書き込みワード線ドライバ１５は、ＰチャネルＭＯＳトランジスタＱＰ８及びＮＡＮＤゲート回路ＮＤ１から構成される。ロウデコーダ及び読み出し／書き込みワード線シンカー１２Ａは、ＮチャネルＭＯＳトランジスタＱＮ８、ＮＡＮＤゲート回路ＮＤ２，ＮＤ３とから構成される。
【０３０２】
ＰチャネルＭＯＳトランジスタＱＰ８は、電源端子ＶＤＤとワード線ＷＬｉの一端との間に接続される。ＮＡＮＤゲート回路ＮＤ１の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ８のゲートに供給される。
【０３０３】
ＮチャネルＭＯＳトランジスタＱＮ８は、ワード線ＷＬｉの他端と接地端子ＶＳＳとの間に接続される。ＮＡＮＤゲート回路ＮＤ２の出力信号は、ＮＡＮＤゲート回路ＮＤ３に入力され、ＮＡＮＤゲート回路ＮＤ３の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ８のゲートに供給される。
【０３０４】
そして、ＮＡＮＤゲート回路ＮＤ１の出力信号が“Ｌ”、ＮＡＮＤゲート回路ＮＤ３の出力信号が“Ｈ”のとき、ワード線ＷＬｉには、ロウデコーダ及び書き込みワード線ドライバ１５からロウデコーダ及び読み出し／書き込みワード線シンカー１２Ａに向かう方向に、書き込み電流が流れる。
【０３０５】
このようなロウデコーダ及び書き込みワード線ドライバ、並びに、ロウデコーダ及び読み出し／書き込みワード線シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥが“Ｈ”になる。このため、ロウアドレス信号の全てのビットが“Ｈ”となるロウ（選択されたロウ）においては、ＮＡＮＤゲート回路ＮＤ１の出力信号が“Ｌ”となり、ＰチャネルＭＯＳトランジスタＱＰ８がオン状態になる。
【０３０６】
一方、ロウアドレス信号の全てのビットが“Ｈ”とならないロウ（非選択のロウ）においては、ＮＡＮＤゲート回路ＮＤ１の出力信号が“Ｈ”となり、ＰチャネルＭＯＳトランジスタＱＰ８がオフ状態になる。
【０３０７】
また、書き込み動作時には、読み出し信号ＲＥＡＤは、“Ｌ”であるため、ＮＡＮＤゲート回路ＮＤ２の出力信号は、“Ｈ”となっている。ここで、ｂＷＲＩＴＥは、書き込み信号ＷＲＩＴＥの反転信号であり、“Ｌ”であるため、ＮＡＮＤゲート回路ＮＤ３の出力信号は、“Ｈ”となっている。
【０３０８】
従って、書き込み動作時には、ＮチャネルＭＯＳトランジスタＱＮ８がオン状態となる。
【０３０９】
以上より、書き込み動作時には、選択されたワード線ＷＬｉのみに、ロウデコーダ及び書き込みワード線ドライバ１５からロウデコーダ及び読み出し／書き込みワード線シンカー１２Ａに向かう方向に、書き込み電流が流れる。
【０３１０】
ところで、読み出し動作時には、書き込み信号ＷＲＩＴＥは、“Ｌ”（ｂＷＲＩＴＥは、“Ｈ”）になる。このため、全てのロウにおいて、ＮＡＮＤゲート回路ＮＤ１の出力信号が“Ｈ”となり、ＰチャネルＭＯＳトランジスタＱＰ８がオフ状態になる。
【０３１１】
また、読み出し動作時には、読み出し信号ＲＥＡＤは、“Ｈ”となる。このため、ロウアドレス信号の全てのビットが“Ｈ”となるロウ（選択されたロウ）においては、ＮＡＮＤゲート回路ＮＤ２の出力信号が“Ｌ”となり、ＮＡＮＤゲート回路ＮＤ３の出力信号が“Ｈ”となって、ＮチャネルＭＯＳトランジスタＱＮ８がオン状態になる。
【０３１２】
一方、ロウアドレス信号の全てのビットが“Ｈ”とならないロウ（非選択のロウ）においては、ＮＡＮＤゲート回路ＮＤ２の出力信号が“Ｈ”となり、ＮＡＮＤゲート回路ＮＤ３の出力信号が“Ｌ”となって、ＮチャネルＭＯＳトランジスタＱＮ８がオフ状態になる。
【０３１３】
(3)   カラムデコーダ及び書き込みビット線ドライバ／シンカー：Ｎｏ．１  図１７は、カラムデコーダ及び書き込みビット線ドライバ／シンカーの回路例を示している。
【０３１４】
図１７のカラムデコーダ及び書き込みビット線ドライバ／シンカーは、図１、図２、図３、図４及び図５の磁気ランダムアクセスメモリに適用される。
【０３１５】
なお、図１７では、カラムデコーダ及び書き込みビット線ドライバ／シンカーの１カラム分のみを示している。
【０３１６】
カラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉは、ＰチャネルＭＯＳトランジスタＱＰ９、ＮＡＮＤゲート回路ＮＤ４、ＮチャネルＭＯＳトランジスタＱＮ９、及び、ＡＮＤゲート回路ＡＤ２から構成される。カラムデコーダ及び書き込みビット線ドライバ／シンカー１６は、ＰチャネルＭＯＳトランジスタＱＰ１０、ＮＡＮＤゲート回路ＮＤ５、ＮチャネルＭＯＳトランジスタＱＮ１０、及び、ＡＮＤゲート回路ＡＤ１から構成される。
【０３１７】
ＰチャネルＭＯＳトランジスタＱＰ９は、電源端子ＶＤＤとビット線ＢＬｉの一端との間に接続される。ＮＡＮＤゲート回路ＮＤ４の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ９のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ９は、ワード線ＷＬｉの一端と接地端子ＶＳＳとの間に接続される。ＡＮＤゲート回路ＡＤ２の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ９のゲートに供給される。
【０３１８】
ＰチャネルＭＯＳトランジスタＱＰ１０は、電源端子ＶＤＤとビット線ＢＬｉの他端との間に接続される。ＮＡＮＤゲート回路ＮＤ５の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１０のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１０は、ワード線ＷＬｉの他端と接地端子ＶＳＳとの間に接続される。ＡＮＤゲート回路ＡＤ１の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ１０のゲートに供給される。
【０３１９】
そして、ＮＡＮＤゲート回路ＮＤ４の出力信号が“Ｌ”、ＡＮＤゲート回路ＡＤ１の出力信号が“Ｈ”のとき、ビット線ＢＬｉには、カラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉからカラムデコーダ及び書き込みビット線ドライバ／シンカー１６に向かう方向に、書き込み電流が流れる。
【０３２０】
また、ＮＡＮＤゲート回路ＮＤ５の出力信号が“Ｌ”、ＡＮＤゲート回路ＡＤ２の出力信号が“Ｈ”のとき、ビット線ＢＬｉには、カラムデコーダ及び書き込みビット線ドライバ／シンカー１６からカラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉに向かう方向に、書き込み電流が流れる。
【０３２１】
このようなカラムデコーダ及び書き込みビット線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥが“Ｈ”になる。
【０３２２】
このため、カラムアドレス信号の全てのビットが“Ｈ”となるカラム（選択されたカラム）においては、書き込みデータＤＡＴＡの値に応じて、ビット線ＢＬｉに、カラムデコーダ及び書き込みビット線ドライバ／シンカー１６に向かう方向、又は、カラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉに向かう方向に、書き込み電流が流れる。
【０３２３】
例えば、書き込みデータＤＡＴＡが“１”（“Ｈ”に相当）のとき、ＮＡＮＤゲート回路ＮＤ４の入力信号の全てが“Ｈ”となるため、その出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＱＰ９がオン状態となる。また、書き込みデータＤＡＴＡが“１”のとき、ＡＮＤゲート回路ＡＤ１の入力信号の全てが“Ｈ”となるため、その出力信号は、“Ｈ”となり、ＮチャネルＭＯＳトランジスタＱＮ１０がオン状態となる。
【０３２４】
従って、ビット線ＢＬｉには、カラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉからカラムデコーダ及び書き込みビット線ドライバ／シンカー１６に向かう方向に、書き込み電流が流れる。
【０３２５】
また、書き込みデータＤＡＴＡが“０”（“Ｌ”に相当）のとき、ｂＤＡＴＡが“Ｈ”となる。つまり、ＮＡＮＤゲート回路ＮＤ５の入力信号の全てが“Ｈ”となるため、その出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＱＰ１０がオン状態となる。また、書き込みデータＤＡＴＡが“０”のとき、ＡＮＤゲート回路ＡＤ２の入力信号の全てが“Ｈ”となるため、その出力信号は、“Ｈ”となり、ＮチャネルＭＯＳトランジスタＱＮ９がオン状態となる。
【０３２６】
従って、ビット線ＢＬｉには、カラムデコーダ及び書き込みビット線ドライバ／シンカー１６からカラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉに向かう方向に、書き込み電流が流れる。
【０３２７】
(4)   ロウデコーダ及び書き込みワード線ドライバ、並びに、ロウデコーダ及び読み出し／書き込みワード線シンカー：Ｎｏ．２
図１８は、ロウデコーダ及び書き込みワード線ドライバの回路例、並びに、ロウデコーダ及び読み出し／書き込みワード線シンカーの回路例をそれぞれ示している。
【０３２８】
図１８のロウデコーダ及び書き込みワード線ドライバ、並びに、ロウデコーダ及び読み出し／書き込みワード線シンカーは、図１２の磁気ランダムアクセスメモリに適用される。
【０３２９】
なお、図１８では、ロウデコーダ及び書き込みワード線ドライバの１ロウ分、並びに、読み出し／書き込みワード線シンカーの１ロウ分のみを示している。
【０３３０】
ロウデコーダ及び書き込みワード線ドライバ１５は、ＰチャネルＭＯＳトランジスタＱＰ８、ＮチャネルＭＯＳトランジスタＰＳＷ及びＮＡＮＤゲート回路ＮＤ１から構成される。ロウデコーダ及び読み出し／書き込みワード線シンカー１２Ａは、ＮチャネルＭＯＳトランジスタＱＮ８、ＮＡＮＤゲート回路ＮＤ２，ＮＤ３とから構成される。
【０３３１】
ＰチャネルＭＯＳトランジスタＱＰ８は、電源端子ＶＤＤとワード線ＷＬｉの一端との間に接続される。ＮチャネルＭＯＳトランジスタＰＳＷは、クランプ端子ＶＣとワード線ＷＬｉの一端との間に接続される。ＮＡＮＤゲート回路ＮＤ１の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ８のゲートに供給される。
【０３３２】
ＮチャネルＭＯＳトランジスタＱＮ８は、ワード線ＷＬｉの他端と接地端子ＶＳＳとの間に接続される。ＮＡＮＤゲート回路ＮＤ２の出力信号は、ＮＡＮＤゲート回路ＮＤ３に入力され、ＮＡＮＤゲート回路ＮＤ３の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ８のゲートに供給される。
【０３３３】
図１８のロウデコーダ及び書き込みワード線ドライバ１５、並びに、ロウデコーダ及び読み出し／書き込みワード線シンカー１２Ａは、図１６のロウデコーダ及び書き込みワード線ドライバ１５、並びに、ロウデコーダ及び読み出し／書き込みワード線シンカー１２Ａと実質的に同じとなっている。
【０３３４】
ＮチャネルＭＯＳトランジスタＰＳＷは、図１２のプリチャージスイッチＰＳＷに相当する。
【０３３５】
(5)   カラムデコーダ及び書き込みビット線ドライバ／シンカー：Ｎｏ．２  図１９は、カラムデコーダ及び書き込みビット線ドライバ／シンカーの回路例を示している。
【０３３６】
図１９のカラムデコーダ及び書き込みビット線ドライバ／シンカーは、図１２の磁気ランダムアクセスメモリに適用される。
【０３３７】
なお、図１９では、カラムデコーダ及び書き込みビット線ドライバ／シンカーの１カラム分のみを示している。
【０３３８】
カラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉは、ＰチャネルＭＯＳトランジスタＱＰ９、ＮＡＮＤゲート回路ＮＤ４、ＮチャネルＭＯＳトランジスタＱＮ９、及び、ＡＮＤゲート回路ＡＤ２から構成される。カラムデコーダ及び書き込みビット線ドライバ／シンカー１６は、ＰチャネルＭＯＳトランジスタＱＰ１０、ＮＡＮＤゲート回路ＮＤ５、ＮチャネルＭＯＳトランジスタＱＮ１０，ＰＳＷ、及び、ＡＮＤゲート回路ＡＤ１から構成される。
【０３３９】
ＰチャネルＭＯＳトランジスタＱＰ９は、電源端子ＶＤＤとビット線ＢＬｉの一端との間に接続される。ＮＡＮＤゲート回路ＮＤ４の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ９のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ９は、ワード線ＷＬｉの一端と接地端子ＶＳＳとの間に接続される。ＡＮＤゲート回路ＡＤ２の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ９のゲートに供給される。
【０３４０】
ＰチャネルＭＯＳトランジスタＱＰ１０は、電源端子ＶＤＤとビット線ＢＬｉの他端との間に接続される。ＮチャネルＭＯＳトランジスタＰＳＷは、クランプ端子ＶＣとビット線ＢＬｉの他端との間に接続される。ＮＡＮＤゲート回路ＮＤ５の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１０のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１０は、ワード線ＷＬｉの他端と接地端子ＶＳＳとの間に接続される。ＡＮＤゲート回路ＡＤ１の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ１０のゲートに供給される。
【０３４１】
図１９のカラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉ，１６は、図１７のカラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉ，１６と実質的に同じとなっている。
【０３４２】
ＮチャネルＭＯＳトランジスタＰＳＷは、図１２のプリチャージスイッチＰＳＷに相当する。
【０３４３】
(6)   カラムデコーダ及び書き込みビット線ドライバ／シンカー：Ｎｏ．３  図２０は、カラムデコーダ及び書き込みビット線ドライバ／シンカーの回路例を示している。
【０３４４】
図２０のカラムデコーダ及び書き込みビット線ドライバ／シンカーは、図１３及び図１４の磁気ランダムアクセスメモリに適用される。
【０３４５】
なお、図２０では、カラムデコーダ及び書き込みビット線ドライバ／シンカーの１カラム分のみを示している。
【０３４６】
カラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉは、ＰチャネルＭＯＳトランジスタＱＰ９、ＮＡＮＤゲート回路ＮＤ４、ＮチャネルＭＯＳトランジスタＱＮ９、及び、ＡＮＤゲート回路ＡＤ２から構成される。カラムデコーダ及び書き込みビット線ドライバ／シンカー１６は、ＰチャネルＭＯＳトランジスタＱＰ１０、ＮＡＮＤゲート回路ＮＤ５、ＮチャネルＭＯＳトランジスタＱＮ１０、及び、ＡＮＤゲート回路ＡＤ１から構成される。
【０３４７】
ＰチャネルＭＯＳトランジスタＱＰ９は、電源端子ＶＤＤとビット線ＢＬｉの一端との間に接続される。ＮＡＮＤゲート回路ＮＤ４の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ９のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ９は、ワード線ＷＬｉの一端と接地端子ＶＳＳとの間に接続される。ＡＮＤゲート回路ＡＤ２の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ９のゲートに供給される。
【０３４８】
ＰチャネルＭＯＳトランジスタＱＰ１０は、電源端子ＶＤＤとビット線ＢＬｉの他端との間に接続される。ＮＡＮＤゲート回路ＮＤ５の出力信号は、ＰチャネルＭＯＳトランジスタＱＰ１０のゲートに供給される。ＮチャネルＭＯＳトランジスタＱＮ１０は、ワード線ＷＬｉの他端と接地端子ＶＳＳとの間に接続される。ＡＮＤゲート回路ＡＤ１の出力信号は、ＮチャネルＭＯＳトランジスタＱＮ１０のゲートに供給される。
【０３４９】
そして、ＮＡＮＤゲート回路ＮＤ４の出力信号が“Ｌ”、ＡＮＤゲート回路ＡＤ１の出力信号が“Ｈ”のとき、ビット線ＢＬｉには、カラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉからカラムデコーダ及び書き込みビット線ドライバ／シンカー１６に向かう方向に、書き込み電流が流れる。
【０３５０】
また、ＮＡＮＤゲート回路ＮＤ５の出力信号が“Ｌ”、ＡＮＤゲート回路ＡＤ２の出力信号が“Ｈ”のとき、ビット線ＢＬｉには、カラムデコーダ及び書き込みビット線ドライバ／シンカー１６からカラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉに向かう方向に、書き込み電流が流れる。
【０３５１】
このようなカラムデコーダ及び書き込みビット線ドライバ／シンカーにおいては、書き込み動作時、書き込み信号ＷＲＩＴＥが“Ｈ”になる。
【０３５２】
このため、カラムアドレス信号の全てのビットが“Ｈ”となるカラム（選択されたカラム）においては、書き込みデータＤＡＴＡの値に応じて、ビット線ＢＬｉに、カラムデコーダ及び書き込みビット線ドライバ／シンカー１６に向かう方向、又は、カラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉに向かう方向に、書き込み電流が流れる。
【０３５３】
例えば、書き込みデータＤＡＴＡが“１”（“Ｈ”に相当）のとき、ＮＡＮＤゲート回路ＮＤ４の入力信号の全てが“Ｈ”となるため、その出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＱＰ９がオン状態となる。また、書き込みデータＤＡＴＡが“１”のとき、ＡＮＤゲート回路ＡＤ１の入力信号の全てが“Ｈ”となるため、その出力信号は、“Ｈ”となり、ＮチャネルＭＯＳトランジスタＱＮ１０がオン状態となる。
【０３５４】
従って、ビット線ＢＬｉには、カラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉからカラムデコーダ及び書き込みビット線ドライバ／シンカー１６に向かう方向に、書き込み電流が流れる。
【０３５５】
また、書き込みデータＤＡＴＡが“０”（“Ｌ”に相当）のとき、ｂＤＡＴＡが“Ｈ”となる。つまり、ＮＡＮＤゲート回路ＮＤ５の入力信号の全てが“Ｈ”となるため、その出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＱＰ１０がオン状態となる。また、書き込みデータＤＡＴＡが“０”のとき、ＡＮＤゲート回路ＡＤ２の入力信号の全てが“Ｈ”となるため、その出力信号は、“Ｈ”となり、ＮチャネルＭＯＳトランジスタＱＮ９がオン状態となる。
【０３５６】
従って、ビット線ＢＬｉには、カラムデコーダ及び書き込みビット線ドライバ／シンカー１６からカラムデコーダ及び書き込みビット線ドライバ／シンカー１４−ｉに向かう方向に、書き込み電流が流れる。
【０３５７】
ところで、図１３及び図１４の磁気ランダムアクセスメモリでは、読み出し動作時、選択された１つのビット線（カラム）ＢＬｉのみを、読み出し回路（センスアンプ＆ビット線バイアス回路）２３に接続する。
【０３５８】
従って、ビット線ＢＬｉと読み出し回路２３との間には、カラム選択スイッチＣＳＷｉが接続される。
【０３５９】
読み出し動作時、読み出し信号ＲＥＡＤは、“Ｈ”となり、また、選択されたカラムでは、カラムアドレス信号の全てのビットが“Ｈ”となるため、ＡＮＤゲート回路ＡＤ３の出力信号ＣＳＬｉが“Ｈ”となる。その結果、カラム選択スイッチＣＳＷｉがオン状態となり、ビット線ＢＬｉが読み出し回路２３に電気的に接続される。
【０３６０】
読み出し動作時、非選択のカラムでは、カラムアドレス信号の全てのビットが“Ｈ”とならない。このため、ＮＡＮＤゲート回路ＮＤ６の出力信号は、“Ｈ”となる。読み出し信号ＲＥＡＤは、“Ｈ”であるため、ＡＮＤゲート回路ＡＤ４の出力信号ｂＣＳＬｉは、“Ｈ”となる。
【０３６１】
その結果、バイアススイッチＢＳＷｉがオン状態となり、非選択のビット線ＢＬｉがクランプ電位（バイアス電位）ＶＣにバイアスされる。
【０３６２】
４．  デバイス構造例
(1)   セルアレイ構造
図２１は、メモリセルアレイのセルアレイ構造の一例を示す平面図である。図２２は、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。
【０３６３】
Ｘ方向にワード線ＷＬｉ，ＷＬｉ＋１が延び、Ｘ方向に交差するＹ方向にビット線ＢＬｉ，ＢＬｉ＋１が延びる。ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉ，ＷＬｉ＋１とビット線ＢＬｉ，ＢＬｉ＋１の交差部に配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬｉ，ＷＬｉ＋１及びビット線ＢＬｉ，ＢＬｉ＋１に、直接、コンタクトしている。
【０３６４】
(2)   ＴＭＲ素子の構造例
図２３乃至図２５は、ＴＭＲ素子の構造例を示している。
図２３の例に示すＴＭＲ素子は、最も基本的な構造であり、２つの強磁性層とこれらに挟まれるトンネルバリア層を有する。
【０３６５】
２つの強磁性層のうち、磁化の向きが固定される固定層（ピン層）には、磁化の向きを固定するための反強磁性層が付加される。２つの強磁性層のうち、磁化の向きを自由に変えることができる自由層（記憶層）は、書き込みワード線と書き込みビット線によって作られる合成磁界により、磁化の向きが決定される。
【０３６６】
図２４の例に示すＴＭＲ素子は、図２３の例のＴＭＲ素子に比べて、バイアス電圧を増大させることを目的に、ＴＭＲ素子内に２つのトンネルバリア層を設けたものである。
【０３６７】
図２４のＴＭＲ素子は、図２３のＴＭＲ素子を２個直列接続した構造（ダブルジャンクション構造）を有する、と言うこともできる。
【０３６８】
本例では、ＴＭＲ素子は、３つの強磁性層を有し、それらの間には、トンネルバリア層が配置される。両端の２つの強磁性層（ピン層）には、それぞれ反強磁性層が付加されている。３つの強磁性層のうち、磁化の向きを自由に変えることができる自由層（記憶層）は、真ん中の強磁性層となっている。
【０３６９】
図２５の例に示すＴＭＲ素子に関しては、その記憶層を、２つの強磁性層と、それらの間に挟まれる非磁性金属層とからなる３層構造にすることにより、書き込み反転磁場を削減しつつ、記憶保持特性を落とさないようにすることが可能になる。即ち、記憶層を構成する２つの強磁性層の厚さを薄くすることにより、書き込み反転磁場を下げることができる。
【０３７０】
単層構造の場合には、熱揺らぎに弱くなるため、誤書き込みを起こし易くなるが、３層構造の場合には、非磁性金属を挟む２つの強磁性層の磁気的な結合により、熱揺らぎに強くなるため、誤書き込みを起こし難い優れた記憶保持特性を持つＴＭＲ素子を実現できる。
【０３７１】
以上、ＴＭＲ素子の構造例について説明したが、本発明（回路構造、デバイス構造、読み出し動作原理、読み出し回路及び製造方法）に関しては、ＴＭＲ素子の構造は、特に、限定されるものではない。上述した３つの構造例は、単に、ＴＭＲ素子の構造の代表例として、示したに過ぎない。
【０３７２】
(3)   応用例
本発明に関わる磁気ランダムアクセスメモリのデバイス構造の応用例について説明する。この応用例は、メモリ容量の増大を図るために、ＴＭＲ素子を複数段に積み重ねた点に特徴を有する。
【０３７３】
１つの段に本発明に関わるクロスポイント型メモリセルアレイが配置されるとすると、ＴＭＲ素子をｎ（ｎは、複数）段に積み重ねた場合、メモリセルのセルサイズは、４Ｆ２／ｎ となる。但し、Ｆは、デザインルールの最小サイズである。
【０３７４】
図２６は、ＴＭＲ素子を２段に積み重ねた場合のデバイス構造の一例を示している。
【０３７５】
１段目のＴＭＲ素子ＭＴＪの直下には、Ｘ方向に延びるワード線ＷＬ１Ａが配置される。また、１段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に交差するＹ方向に延びるビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａが配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ａとビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａの交差部に配置され、両者にコンタクトしている。
【０３７６】
同様に、２段目のＴＭＲ素子ＭＴＪの直下には、Ｘ方向に延びるワード線ＷＬ１Ｂが配置される。また、２段目のＴＭＲ素子ＭＴＪの直上には、Ｙ方向に延びるビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂが配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ｂとビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂの交差部に配置され、両者にコンタクトしている。
【０３７７】
図２７は、図２６の改良例であり、１つのビット線を１段目のＴＭＲ素子と２段目のＴＭＲとで共有した点に特徴を有する。
【０３７８】
１段目のＴＭＲ素子ＭＴＪの直下には、Ｘ方向に延びるワード線ＷＬ１Ａが配置される。また、１段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に交差するＹ方向に延びるビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａが配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ａとビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａの交差部に配置され、両者にコンタクトしている。
【０３７９】
２段目のＴＭＲ素子ＭＴＪの直下には、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａが配置される。また、２段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に延びるワード線ＷＬ１Ｂが配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ｂとビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａの交差部に配置され、両者にコンタクトしている。
【０３８０】
本例のデバイス構造の場合、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａが、１段目のＴＭＲ素子ＭＴＪと２段目のＴＭＲ素子ＭＴＪとで共有される。従って、ＴＭＲ素子ＭＴＪを複数段に積み重ねても、ビット線の本数が極端に増えることがなく、その結果、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａに接続されるドライバ／シンカー（トランジスタ）のためのエリアが増えることもない。
【０３８１】
図２８は、図２７の改良例であり、１つのビット線をその上段のＴＭＲ素子と下段のＴＭＲ素子で共有すると共に、さらに、１つのワード線をその上段のＴＭＲ素子と下段のＴＭＲとで共有した点に特徴を有する。
【０３８２】
１段目のＴＭＲ素子ＭＴＪの直下には、Ｘ方向に延びるワード線ＷＬ１Ａが配置される。また、１段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に交差するＹ方向に延びるビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａが配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ａとビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａの交差部に配置され、両者にコンタクトしている。
【０３８３】
２段目のＴＭＲ素子ＭＴＪの直下には、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａが配置される。また、２段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に延びるワード線ＷＬ１Ｂが配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ｂとビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａの交差部に配置され、両者にコンタクトしている。
【０３８４】
ここまでの構造は、図２７と同じである。本例では、さらに、３段目のＴＭＲ素子ＭＴＪの直下には、ワード線ＷＬ１Ｂが配置される。また、３段目のＴＭＲ素子ＭＴＪの直上には、Ｙ方向に延びるビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂが配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ｂとビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂの交差部に配置され、両者にコンタクトしている。
【０３８５】
４段目のＴＭＲ素子ＭＴＪの直下には、ビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂが配置される。また、４段目のＴＭＲ素子ＭＴＪの直上には、Ｘ方向に延びるワード線ＷＬ１Ｃが配置される。ＴＭＲ素子ＭＴＪは、ワード線ＷＬ１Ｃとビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂの交差部に配置され、両者にコンタクトしている。
【０３８６】
本例のデバイス構造の場合、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａは、１段目のＴＭＲ素子ＭＴＪと２段目のＴＭＲ素子ＭＴＪとで共有され、ビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂは、３段目のＴＭＲ素子ＭＴＪと４段目のＴＭＲ素子ＭＴＪとで共有される。さらに、ワード線ＷＬ１Ｂは、２段目のＴＭＲ素子ＭＴＪと３段目のＴＭＲ素子ＭＴＪとで共有される。
【０３８７】
従って、本例のデバイス構造の場合、ＴＭＲ素子ＭＴＪを積み重ねる段数に比例して、ワード線やビット線の本数が増えることがないため、ＴＭＲ素子ＭＴＪを複数段に積み重ねて、メモリ容量の増大を図ることが容易になる。
【０３８８】
なお、ＴＭＲ素子を３段以上に積み重ねた場合には、本発明に関わるビット線に対するバイアス電位の供給に関して、注意を要する点がある。
【０３８９】
即ち、ＴＭＲ素子を３段以上に積み重ねた場合、読み出しの対象となるＴＭＲ素子が配置される位置（何段目に配置されているか）によって、バイアス電位を与えるビット線の本数が変わってくる。
【０３９０】
例えば、図２８の例について考えると、１段目のＴＭＲ素子ＭＴＪのデータを読み出す場合には、ワード線ＷＬ１Ａと、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａのうちの１つとの間に、読み出し電流を流せばよい。この場合には、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ間における電流経路を遮断するため、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａにバイアス電位を与える。
【０３９１】
即ち、１段目のＴＭＲ素子ＭＴＪのデータを読み出す場合には、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａのみにバイアス電位を与えればよい。
【０３９２】
また、４段目のＴＭＲ素子ＭＴＪのデータを読み出す場合にも、同様の考え方により、ビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂのみにバイアス電位を与えればよい。
【０３９３】
しかし、例えば、２段目のＴＭＲ素子ＭＴＪのデータを読み出す場合には、ワード線ＷＬ１Ｂと、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａのうちの１つとの間に、読み出し電流を流す必要がある。この場合には、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ間における電流経路に加えて、ビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂ間における電流経路も遮断しなければならない。
【０３９４】
従って、２段目のＴＭＲ素子ＭＴＪのデータを読み出す場合には、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ及びビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂにバイアス電位を与える。
【０３９５】
また、３段目のＴＭＲ素子ＭＴＪのデータを読み出す場合にも、同様の考え方により、ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ及びビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂにバイアス電位を与える。
【０３９６】
図２９は、図２６の改良例である。
このデバイス構造の特徴は、異なる段に配置される同一機能を有する配線を互いに直列接続した点にある。
【０３９７】
本例では、１段目のＴＭＲ素子ＭＴＪに接続されるＸ方向に延びるワード線ＷＬ１Ａと、２段目のＴＭＲ素子ＭＴＪに接続されるＸ方向に延びるワード線ＷＬ１Ｂとを、互いに直列接続している。
【０３９８】
本例では、ＴＭＲ素子ＭＴＪは、２段に積み重ねられているため、ワード線ＷＬ１Ａ，ＷＬ１Ｂは、メモリセルアレイの一端から他端へ向かい、かつ、折り返して、メモリセルアレイの他端から一端へ向かう折り返し構造を有している。
【０３９９】
但し、本例のデバイス構造は、ＴＭＲ素子を３段以上に積み重ねる場合にも適用できる。その場合には、ワード線は、メモリセルアレイ内を縫うように、蛇行して、配置されることになる。
【０４００】
また、異なる段に配置されるワード線を直列接続する構造は、上段のＴＭＲ素子と下段のＴＭＲ素子とで１本のビット線を共有するデバイス構造（例えば、図２７）や、上段のＴＭＲ素子と下段のＴＭＲ素子とで１本のワード線又は１本のビット線を共有するデバイス構造（例えば、図２８）にも、当然に、適用可能である。
【０４０１】
この場合、ＴＭＲ素子ＭＴＪに対する書き込み動作を考えると、例えば、図２７のワード線ＷＬ１Ｂとワード線ＷＬ１Ａを接続するのは、好ましくない。図２７の構造を１ブロックとし、半導体基板上に複数ブロックを積み重ねた場合には、上側のワード線ＷＬ１Ｂ同士を互いに接続し、下側のワード線ＷＬ１Ａを互いに接続することができる。
【０４０２】
ビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａについても、複数ブロックを積み重ねた場合には、各ブロック内のビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａ同士を互いに接続することができる。
【０４０３】
本例では、異なる段に配置されるワード線を直列接続したが、これらワード線を並列接続するようにしてもよい。
【０４０４】
図３０も、図２６の改良例である。
図２９では、ワード線ＷＬ１Ａ，ＷＬ１Ｂを、折り返し構造としたのに対して、図３０では、ビット線ＢＬ１Ａ，ＢＬ１Ｂを、折り返し構造とした点に特徴を有する。
【０４０５】
本例では、１段目のＴＭＲ素子ＭＴＪに接続されるＹ方向に延びるビット線ＢＬ１Ａと、２段目のＴＭＲ素子ＭＴＪに接続されるＹ方向に延びるビット線ＢＬ１Ｂとを、互いに直列接続している。ＴＭＲ素子ＭＴＪは、２段に積み重ねられているため、ビット線ＢＬ１Ａ，ＢＬ１Ｂは、メモリセルアレイの一端から他端へ向かい、かつ、折り返して、メモリセルアレイの他端から一端へ向かう構造を有している。
【０４０６】
但し、本例のデバイス構造においても、ＴＭＲ素子を３段以上に積み重ねる場合には、ビット線は、メモリセルアレイ内を縫うように、蛇行して、配置されることになる。
【０４０７】
また、異なる段に配置されるビット線を直列接続する構造は、上段のＴＭＲ素子と下段のＴＭＲ素子とで１本のワード線又は１本のビット線を共有するデバイス構造（例えば、図２８）にも、当然に、適用可能である。
【０４０８】
この場合、ＴＭＲ素子ＭＴＪに対する書き込み動作を考えると、例えば、図２８のビット線ＢＬ１Ａ，ＢＬ２Ａ，ＢＬ３Ａとビット線ＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂを接続するのは、好ましくない。ＴＭＲ素子ＭＴＪを５段以上に積み重ねる場合には、例えば、１段目と２段目の間のビット線と、４段目と５段目の間のビット線とを互いに接続することができる。
【０４０９】
ワード線ＷＬ１Ａ，ＷＬ１Ｂ，ＷＬ１Ｃについても、ワード線ＷＬ１Ａとワード線ＷＬ１Ｂ、又は、ワード線ＷＬ１Ｂとワード線ＷＬ１Ｃとを接続するのは、好ましくない。ワード線ＷＬ１Ａとワード線ＷＬ１Ｃとを接続することは可能である。
【０４１０】
なお、図２８では、ＴＭＲ素子ＭＴＪが４段に積み重ねられた構造を示しているが、当然に、５段以上（ｎ段、ｎは、任意の自然数）であってもよい。
【０４１１】
本例では、異なる段に配置されるビット線を直列接続したが、これらビット線を並列接続するようにしてもよい。
【０４１２】
５．  クロスポイント型セルアレイ構造以外の構造への適用例
ここまでは、クロスポイント型セルアレイ構造に本発明を適用した場合について説明してきたが、本発明は、クロスポイント型セルアレイ構造以外の構造を持つ磁気ランダムアクセスメモリにも適用できる。
【０４１３】
以下、その例のいくつかについて説明する。
【０４１４】
(1)   適用例１
▲１▼ 回路構造
図３１は、本発明の適用例１としての磁気ランダムアクセスメモリの主要部を示している。
【０４１５】
本例に関わるセルアレイ構造の特徴は、第一に、読み出しブロックを構成する複数のＴＭＲ素子の一端が共通接続されている点、第二に、読み出しブロックを構成する複数のＴＭＲ素子の他端がそれぞれ独立に読み出しビット線に接続されている点、そして、第三に、読み出しブロックを構成する複数のＴＭＲ素子の一端が、読み出し選択スイッチを経由しないで、直接、読み出しワード線に接続されている点にある。
【０４１６】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０４１７】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０４１８】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、その接続点は、例えば、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０４１９】
１カラム内に配置されるブロックＢＫｉｋ内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳトランジスタ）を経由することなく、直接、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０４２０】
なお、カラム選択スイッチＣＳＷは、メモリセルアレイ１１の外部に配置されるものであるため、スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレイ１１内に配置されることはない。
【０４２１】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０４２２】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ３を経由して、センスアンプ＆ビット線バイアス回路１３−１，１３−２，・・・１３−８に接続される。
【０４２３】
ロウ選択スイッチＲＳＷ３には、ロウ選択線信号ＲＲが入力される。読み出しロウデコーダ２５Ｂは、ロウ選択線信号ＲＲを出力する。
【０４２４】
ビット線バイアス回路１３−１，１３−２，・・・１３−８は、読み出し動作時に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４にバイアス電位を供給する役割を果たす。
【０４２５】
即ち、本例では、読み出し動作時、選択された読み出しビット線のみにバイアス電位を与えるのではなく、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、バイアス電位を供給する。
【０４２６】
つまり、本例では、全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４を同電位にすることにより、一のビット線から他のビット線への電流経路を遮断する。
【０４２７】
また、本例では、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、センスアンプが接続される。
【０４２８】
即ち、読み出し動作時、選択された読み出しワード線ＲＷＬｉに接続される全てのＴＭＲ素子ＭＴＪの抵抗値（データ）が一度に読み出される。
【０４２９】
なお、センスアンプは、本例のように、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続するようにしてもよいし、また、選択された読み出しビット線のみに接続するようにしてもよい。
【０４３０】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（ロウ方向）に延びており、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４としても機能する。
【０４３１】
書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ２を経由して、共通データ線３０に接続される。共通データ線３０は、書き込みワード線ドライバ２３Ａに接続される。
【０４３２】
書き込み動作時、ロウ選択スイッチＲＳＷ２には、ロウ選択線信号ＲＬｉ（ｉ＝１，・・・ｎ）が入力される。書き込みロウデコーダ２５Ａは、ロウ選択線信号ＲＬｉを出力する。
【０４３３】
書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４の他端は、書き込みワード線シンカー２４−１，・・・２４−ｎに接続される。
【０４３４】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子に共有されるＹ方向に延びる１本の書き込みビット線ＷＢＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みビット線ＷＢＬｉは、１つのカラムに１本だけ配置される。
【０４３５】
書き込みビット線ＷＢＬｉの一端は、カラムデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【０４３６】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、書き込みビット線ＷＢＬｉには、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【０４３７】
このように、本発明の磁気ランダムアクセスメモリによれば、読み出し動作時、選択された読み出しワード線ＲＷＬｉは、読み出し電流を流すための所定の電位（本例では、接地電位）に設定され、かつ、非選択の読み出しワード線は、フローティング状態に設定される。また、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子を介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、所定のバイアス電位（例えば、正電位）に設定される。
【０４３８】
従って、読み出し動作時、本発明の関わる磁気ランダムアクセスメモリのセルアレイ構造の等価回路としては、選択された読み出しワード線と選択された読み出しビット線との間に、選択されたＴＭＲ素子のみが接続された形となり、選択されたＴＭＲ素子の読み出し信号量が低下することもない。
【０４３９】
また、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、センスアンプが接続される。従って、全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に流れる読み出し電流は、互いに等しく、読み出し電流が安定する。
【０４４０】
▲２▼  デバイス構造
次に、デバイス構造について説明する。
[1]   断面構造
図３２は、本発明の適用例１としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０４４１】
なお、図３２に示される要素には、図３１の回路の要素と対応がとれるように、図３１と同じ符号が付してある。
【０４４２】
半導体基板４１の上部には、Ｙ方向に延びる読み出しワード線ＲＷＬ１が配置される。読み出しワード線ＲＷＬ１の直下には、スイッチ素子が配置されることがない。読み出しワード線ＲＷＬ１の上部には、Ｙ方向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０４４３】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４４に共通に接続される。コンタクトプラグ４２は、上部電極４４と読み出しワード線ＲＷＬ１とを電気的に接続する。
【０４４４】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方向）に延びている。
【０４４５】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０４４６】
書き込みビット線ＷＢＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部であって、かつ、その近傍に配置される。書き込みビット線ＷＢＬ１は、Ｙ方向（カラム方向）に延びている。
【０４４７】
適用例１では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みビット線ＷＢＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みビット線を設けてもよい。
【０４４８】
また、適用例１では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。
【０４４９】
但し、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みビット線ＢＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４との位置関係は、これに限定されるものではない。
【０４５０】
例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる書き込みビット線ＷＢＬ１を配置し、その上部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置してもよい。
【０４５１】
このようなデバイス構造によれば、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ異なる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。このため、１回の読み出しステップにより、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４のデータを一度に読み出すことが可能になる。
【０４５２】
また、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端は、共通接続され、その接続点は、読み出し選択スイッチを経由することなく、直接、読み出しワード線ＲＷＬ１に接続される。また、Ｙ方向に延びる書き込みビット線ＷＢＬ１は、読み出しブロック内の複数のＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に共有される。このため、ＴＭＲ素子の高集積化及び特性の向上を実現できる。
【０４５３】
[2]   平面構造
図３３は、図３２のデバイス構造において、ＴＭＲ素子、読み出しビット線（書き込みワード線）及び書き込みビット線の位置関係を示している。
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部電極４４は、例えば、方形パターンを有し、その一部分に、コンタクトプラグに対するコンタクト領域が設けられている。
【０４５４】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｙ方向に配置され、その磁化容易軸（ＴＭＲ素子の長辺に平行な方向）は、Ｘ方向となっている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。
【０４５５】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、書き込みワード線ＷＷＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）とが交差する領域に配置される。
【０４５６】
(2)   具体例
以下、図３１の磁気ランダムアクセスメモリの具体例、特に、読み出し回路の具体例について説明する。
【０４５７】
▲１▼  具体例１
図３４は、図３１の磁気ランダムアクセスメモリの具体例１を示している。
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０４５８】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０４５９】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、その接続点は、例えば、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０４６０】
１カラム内に配置されるブロックＢＫｉｋ内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳトランジスタ）を経由することなく、直接、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０４６１】
なお、カラム選択スイッチＣＳＷは、メモリセルアレイ１１の外部に配置されるものであるため、スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレイ１１内に配置されることはない。
【０４６２】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０４６３】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ３を経由して、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・８）に接続される。ビット線バイアス回路は、読み出し動作時に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４にバイアス電位を供給する。
【０４６４】
本例では、回路ブロック１３−ｉは、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃから構成される。
【０４６５】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、前段のオペアンプＯＰ１のマイナス側入力端に接続される。オペアンプＯＰ１のプラス側入力端には、クランプ電位（バイアス電位）ＶＣが与えられる。また、抵抗素子（帰還抵抗素子）Ｒｃは、オペアンプＯＰ１の出力端とマイナス側入力端との間に接続される。オペアンプＯＰ１は、ビット線ＢＬｉの電位をクランプ電位に等しくするような出力電位を出力する。
【０４６６】
オペアンプＯＰ１の出力端は、センスアンプ（例えば、差動アンプ）Ｓ／Ａのプラス側入力端に接続される。センスアンプＳ／Ａのマイナス側入力端には、リファレンス電位ＶＲＥＦが与えられる。
【０４６７】
センスアンプＳ／Ａは、オペアンプＯＰ１の出力電位をリファレンス電位ＶＲＥＦと比較することにより、読み出しデータを判別する。
【０４６８】
ここで、ＴＭＲ素子ＭＴＪの抵抗値をＲｍとし、オペアンプＯＰ１の出力端とマイナス側入力端との間に接続される抵抗素子の抵抗値をＲｃとし、ＴＭＲ素子の両端には、オペアンプＯＰ１によりＶｃが印加されるとすると、オペアンプの出力電位Ｖｏは、
Ｖｏ  ＝  Ｖｃ  ×  （１＋Ｒｃ／Ｒｍ）
となる。
【０４６９】
センスアンプＳ／Ａは、この出力電位Ｖｏとリファレンス電位ＶＲＥＦとを比較し、選択された読み出しワード線ＲＷＬｉに接続されるＴＭＲ素子ＭＴＪの抵抗値（データ）を判断する。
【０４７０】
なお、センスアンプＳ／Ａは、本例のように、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続するようにしてもよいし、また、選択された読み出しビット線のみに接続するようにしてもよい。
【０４７１】
本発明の磁気ランダムアクセスメモリの具体例１によれば、読み出し動作時、選択されたワード線ＷＬｉと選択されたビット線ＢＬｉとの間には、選択されたＴＭＲ素子ＭＴＪのみが接続された形となるため、選択されたＴＭＲ素子ＭＴＪの読み出し信号量が低下することもない。
【０４７２】
▲２▼  具体例２
図３５は、図３１の磁気ランダムアクセスメモリの具体例２を示している。  具体例２は、具体例１の応用例であり、具体例１のリファレンス電位ＶＲＥＦを生成する回路を具体的に示したものである。
【０４７３】
具体例２では、リファレンス電位ＶＲＥＦを、“０”データが記憶されたＴＭＲ素子と“１”データが記憶されたＴＭＲ素子とを用いて、生成する回路例を提案する。
【０４７４】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０４７５】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０４７６】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、その接続点は、例えば、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０４７７】
１カラム内に配置されるブロックＢＫｉｋ内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳトランジスタ）を経由することなく、直接、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０４７８】
なお、カラム選択スイッチＣＳＷは、メモリセルアレイ１１の外部に配置されるものであるため、スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレイ１１内に配置されることはない。
【０４７９】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０４８０】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ３を経由して、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・８）に接続される。ビット線バイアス回路は、読み出し動作時に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４にバイアス電位を供給する。
【０４８１】
本例では、回路ブロック１３−ｉは、具体例１と同様に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃから構成される。
【０４８２】
ビット線ＢＬｉは、前段のオペアンプＯＰ１のマイナス側入力端に接続される。オペアンプＯＰ１のプラス側入力端には、クランプ電位（バイアス電位）ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプＯＰ１の出力端とマイナス側入力端との間に接続される。オペアンプＯＰ１は、ビット線ＢＬｉの電位をクランプ電位に等しくするような出力電位を出力する。
【０４８３】
オペアンプＯＰ１の出力端は、センスアンプＳ／Ａのプラス側入力端に接続される。センスアンプＳ／Ａのマイナス側入力端には、リファレンス電位ＶＲＥＦが与えられる。
【０４８４】
センスアンプＳ／Ａは、オペアンプＯＰ１の出力電位をリファレンス電位ＶＲＥＦと比較することにより、読み出しデータを判別する。
【０４８５】
リファレンス電位ＶＲＥＦは、“０”データが記憶されたＴＭＲ素子（リファレンスセル）と“１”データが記憶されたＴＭＲ素子（リファレンスセル）とを含むリファレンス電位生成回路１９により生成される。
【０４８６】
リファレンス電位生成回路１９は、Ｘ方向に延びるビット線ｒＢＬ“０”，ｒＢＬ“１”を有する。
【０４８７】
全ての読み出しワード線ＲＷＬｉとビット線ｒＢＬ“０”との交差部には、これら読み出しワード線ＲＷＬｉとビット線ｒＢＬ“０”との間に接続されるＴＭＲ素子ＭＴＪが配置される。全ての読み出しワード線ＲＷＬｉとビット線ｒＢＬ“０”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“０”データを記憶している。
【０４８８】
また、全ての読み出しワード線ＲＷＬｉとビット線ｒＢＬ“１”との交差部には、これら読み出しワード線ＲＷＬｉとビット線ｒＢＬ“１”との間に接続されるＴＭＲ素子ＭＴＪが配置される。全ての読み出しワード線ＲＷＬｉとビット線ｒＢＬ“１”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“１”データを記憶している。
【０４８９】
このような構成によれば、読み出し動作時、複数の読み出しワード線ＲＷＬ１，・・・ＲＷＬｊのうちのいずれが選択されても、常に、ビット線ｒＢＬ“０”には、“０”データが読み出され、ビット線ｒＢＬ“１”には、“１”データが読み出される。
【０４９０】
また、読み出し動作時、読み出し信号ＲＥＡＤが“Ｈ”になると、ビット線ｒＢＬ“０”とビット線ｒＢＬ“１”は、イコライズスイッチ（ＮチャネルＭＯＳトランジスタ）ＥＳＷにより、互いに短絡される。
【０４９１】
さらに、ビット線ｒＢＬ“０”，ｒＢＬ“１”は、それぞれ、オペアンプＯＰ１と同一の構成、構造を有するオペアンプＯＰ２のマイナス側入力端に接続される。ビット線ｒＢＬ“０”が接続されるオペアンプＯＰ２の出力端とビット線ｒＢＬ“１”が接続されるオペアンプＯＰ２の出力端とは、互いに短絡される。
【０４９２】
オペアンプＯＰ２は、読み出し回路のオペアンプＯＰ１と同様に、そのプラス側入力端にクランプ電位（バイアス電位）ＶＣが入力され、かつ、出力端とマイナス側入力端との間に抵抗素子Ｒｃが接続される。
【０４９３】
その結果、オペアンプＯＰ２の出力端からは、リファレンス電位ＶＲＥＦが出力される。
【０４９４】
本発明の磁気ランダムアクセスメモリの具体例２によれば、読み出し動作時、選択された読み出しワード線ＲＷＬｉと選択された読み出しビット線ＲＢＬｉとの間には、選択されたＴＭＲ素子ＭＴＪのみが接続された形となるため、選択されたＴＭＲ素子ＭＴＪの読み出し信号量が低下することもない。
【０４９５】
さらに、具体例２では、読み出し動作時、リファレンス電位ＶＲＥＦを、“０”データが記憶されたＴＭＲ素子と“１”データが記憶されたＴＭＲ素子とを用いて、生成している。このため、リファレンス電位ＶＲＥＦは、“０”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位と、“１”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位とのちょうど中間値になる。
【０４９６】
従って、読み出し動作時における読み出しデータのマージンを向上させることができる。
【０４９７】
▲３▼  具体例３
図３６は、図３１の磁気ランダムアクセスメモリの具体例３を示している。  具体例３は、具体例２の改良例であり、具体例２のリファレンス電位生成回路１９の回路構造を簡略化したものである。
【０４９８】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０４９９】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０５００】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、その接続点は、例えば、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０５０１】
１カラム内に配置されるブロックＢＫｉｋ内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳトランジスタ）を経由することなく、直接、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０５０２】
なお、カラム選択スイッチＣＳＷは、メモリセルアレイ１１の外部に配置されるものであるため、スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレイ１１内に配置されることはない。
【０５０３】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０５０４】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ３を経由して、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・８）に接続される。ビット線バイアス回路は、読み出し動作時に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４にバイアス電位を供給する。
【０５０５】
回路ブロック１３−ｉは、具体例２と同様に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃから構成される。
【０５０６】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、前段のオペアンプＯＰ１のマイナス側入力端に接続される。オペアンプＯＰ１のプラス側入力端には、クランプ電位（バイアス電位）ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプＯＰ１の出力端とマイナス側入力端との間に接続される。
【０５０７】
オペアンプＯＰ１の出力端は、センスアンプＳ／Ａのプラス側入力端に接続される。センスアンプＳ／Ａのマイナス側入力端には、リファレンス電位ＶＲＥＦが与えられる。
【０５０８】
センスアンプＳ／Ａは、オペアンプＯＰ１の出力電位をリファレンス電位ＶＲＥＦと比較することにより、読み出しデータを判別する。
【０５０９】
リファレンス電位生成回路１９は、Ｘ方向に延びるビット線ｒＢＬ“１”を有する。全ての読み出しワード線ＲＷＬｉとビット線ｒＢＬ“１”との交差部には、これら読み出しワード線ＲＷＬｉとビット線ｒＢＬ“１”との間に接続されるＴＭＲ素子（リファレンスセル）ＭＴＪが配置される。全ての読み出しワード線ＲＷＬｉとビット線ｒＢＬ“１”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“１”データを記憶している。
【０５１０】
ビット線ｒＢＬ“１”は、オペアンプＯＰ１と同一の構成、構造を有するオペアンプＯＰ２のマイナス側入力端に接続され、オペアンプＯＰ２のプラス側入力端には、クランプ電位ＶＣが入力される。オペアンプＯＰ２の出力端とマイナス側入力端との間には、抵抗素子Ｒｒが接続され、リファレンス電位ＶＲＥＦは、オペアンプＯＰ２の出力端から出力される。
【０５１１】
ここで、データ読み出しのために使用するデータセル側のオペアンプＯＰ１に接続される抵抗素子Ｒｃと、リファレンス電位ＶＲＥＦを生成するために使用するリファレンスセル側のオペアンプＯＰ２に接続される抵抗素子Ｒｒは、共に、直列接続された偶数個のＴＭＲ素子（メモリセルとしてのＴＭＲ素子ＭＴＪと同じ構造を有するもの）から構成される。
【０５１２】
そして、抵抗素子Ｒｃを構成する遇数個のＴＭＲ素子の全ては、データ“０”が書き込まれた状態（抵抗値が低い状態）に設定される。一方、抵抗素子Ｒｒを構成する遇数個のＴＭＲ素子のうちの半分は、データ“０”が書き込まれた状態（抵抗値が低い状態）に設定され、残りの半分は、データ“１”が書き込まれた状態（抵抗値が高い状態）に設定される。
【０５１３】
このような構成によれば、読み出し動作時、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４には、選択された読み出しワード線ＲＷＬｉに接続されるＴＭＲ素子ＭＴＪのデータが読み出され、ビット線ｒＢＬ“１”には、“１”データが読み出される。
【０５１４】
そして、リファレンス電位ＶＲＥＦは、“０”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位と、“１”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位とのちょうど中間値になる。
【０５１５】
従って、読み出し動作時における読み出しデータのマージンを向上させることができる。
【０５１６】
▲４▼  具体例４
図３７は、図３１の磁気ランダムアクセスメモリの具体例４を示している。  具体例４も、具体例２の改良例である。具体例４は、具体例３と同じ原理により、リファレンス電位ＶＲＥＦを生成する技術を提案するものであるが、具体例３に対して“０”／“１”関係が逆転している。
【０５１７】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０５１８】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０５１９】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、その接続点は、例えば、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０５２０】
１カラム内に配置されるブロックＢＫｉｋ内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳトランジスタ）を経由することなく、直接、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０５２１】
なお、カラム選択スイッチＣＳＷは、メモリセルアレイ１１の外部に配置されるものであるため、スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレイ１１内に配置されることはない。
【０５２２】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０５２３】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ３を経由して、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・８）に接続される。ビット線バイアス回路は、読み出し動作時に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４にバイアス電位を供給する。
【０５２４】
回路ブロック１３−ｉは、具体例２と同様に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃから構成される。
【０５２５】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、前段のオペアンプＯＰ１のマイナス側入力端に接続される。オペアンプＯＰ１のプラス側入力端には、クランプ電位（バイアス電位）ＶＣが与えられる。また、抵抗素子Ｒｃは、オペアンプＯＰ１の出力端とマイナス側入力端との間に接続される。
【０５２６】
オペアンプＯＰ１の出力端は、センスアンプＳ／Ａのプラス側入力端に接続される。センスアンプＳ／Ａのマイナス側入力端には、リファレンス電位ＶＲＥＦが与えられる。
【０５２７】
センスアンプＳ／Ａは、オペアンプＯＰ１の出力電位をリファレンス電位ＶＲＥＦと比較することにより、読み出しデータを判別する。
【０５２８】
リファレンス電位生成回路１９は、Ｘ方向に延びるビット線ｒＢＬ“０”を有する。全ての読み出しワード線ＲＷＬｉとビット線ｒＢＬ“０”との交差部には、これら読み出しワード線ＲＷＬｉとビット線ｒＢＬ“０”との間に接続されるＴＭＲ素子（リファレンスセル）ＭＴＪが配置される。全ての読み出しワード線ＲＷＬｉとビット線ｒＢＬ“０”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“０”データを記憶している。
【０５２９】
ビット線ｒＢＬ“０”は、オペアンプＯＰ１と同一の構成、構造を有するオペアンプＯＰ２のマイナス側入力端に接続され、オペアンプＯＰ２のプラス側入力端には、クランプ電位ＶＣが入力される。オペアンプＯＰ２の出力端とマイナス側入力端との間には、抵抗素子Ｒｒが接続され、リファレンス電位ＶＲＥＦは、オペアンプＯＰ２の出力端から出力される。
【０５３０】
ここで、データ読み出しのために使用するデータセル側のオペアンプＯＰ１に接続される抵抗素子Ｒｃと、リファレンス電位ＶＲＥＦを生成するために使用するリファレンスセル側のオペアンプＯＰ２に接続される抵抗素子Ｒｒは、共に、直列接続された偶数個のＴＭＲ素子（メモリセルとしてのＴＭＲ素子ＭＴＪと同じ構造を有するもの）から構成される。
【０５３１】
そして、抵抗素子Ｒｃを構成する遇数個のＴＭＲ素子の全ては、データ“１”が書き込まれた状態（抵抗値が高い状態）に設定される。一方、抵抗素子Ｒｒを構成する遇数個のＴＭＲ素子のうちの半分は、データ“０”が書き込まれた状態（抵抗値が低い状態）に設定され、残りの半分は、データ“１”が書き込まれた状態（抵抗値が高い状態）に設定される。
【０５３２】
このような構成によれば、読み出し動作時、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４には、選択された読み出しワード線ＲＷＬｉに接続されるＴＭＲ素子ＭＴＪのデータが読み出され、ビット線ｒＢＬ“１”には、“０”データが読み出される。
【０５３３】
そして、リファレンス電位ＶＲＥＦは、“０”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位と、“１”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位とのちょうど中間値になる。
【０５３４】
従って、読み出し動作時における読み出しデータのマージンを向上させることができる。
【０５３５】
(3)   適用例２
図３８は、本発明の適用例２に関わる磁気ランダムアクセスメモリの回路構造を示している。
【０５３６】
図３８の回路構造は、適用例１の具体例１（図３４）の改良例である。その特徴は、適用例１の具体例１に対して、さらに、読み出し動作時に、全ての読み出しワード線ＲＷＬｉ及び全ての読み出しビット線ＲＢＬｉを、予め、プリチャージ電位にプリチャージしておくプリチャージ回路を付加した点にある。
【０５３７】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０５３８】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０５３９】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、その接続点は、例えば、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０５４０】
１カラム内に配置されるブロックＢＫｉｋ内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳトランジスタ）を経由することなく、直接、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０５４１】
なお、カラム選択スイッチＣＳＷは、メモリセルアレイ１１の外部に配置されるものであるため、スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレイ１１内に配置されることはない。
【０５４２】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０５４３】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ３を経由して、センスアンプとビット線バイアス回路を含む回路ブロック１３−ｉ（ｉ＝１，２，・・・８）に接続される。ビット線バイアス回路は、読み出し動作時に、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４にバイアス電位を供給する。
【０５４４】
回路ブロック１３−ｉは、適用例１の具体例１と同様に、オペアンプＯＰ１、センスアンプＳ／Ａ及び抵抗素子Ｒｃから構成される。ここでは、回路ブロック１３−ｉの回路構造についての説明は、省略する。
【０５４５】
本例では、読み出し動作時、選択された読み出しビット線のみにバイアス電位を与えるのではなく、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、バイアス電位を供給する。
【０５４６】
つまり、本例では、全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４を同電位にすることにより、一のビット線から他のビット線への電流経路を遮断する。
【０５４７】
読み出しワード線ＲＷＬｉの他端及び読み出しビット線ＲＢＬｉの他端は、プリチャージスイッチＰＳＷを経由して、プリチャージ線ＰＬに接続される。プリチャージ線ＰＬには、クランプ電位（バイアス電位）ＶＣが与えられる。プリチャージスイッチＰＳＷは、プリチャージ信号ＰＲＥにより制御される。プリチャージ信号ＰＲＥは、読み出し動作を行う直前に“Ｈ”となるため、読み出しワード線ＲＷＬｉ及び読み出しビット線ＲＢＬｉは、プリチャージ電位にプリチャージされる。
【０５４８】
プリチャージ信号ＰＲＥが“Ｌ”になると、読み出しワード線ＲＷＬｉ及び読み出しビット線ＲＢＬｉのプリチャージが終了する。この後、読み出しワード線ＲＷＬｉの選択動作及び読み出しビット線ＲＢＬｉの選択動作を行い、続けて、読み出し電流を、それら選択された読み出しワード線ＲＷＬｉと選択された読み出しビット線ＲＢＬｉとの間に流す。
【０５４９】
即ち、読み出し動作時、カラムアドレス信号により選択された読み出しワード線（ロウ）ＲＷＬｉに対応するカラム選択スイッチＣＳＷがオン状態となるため、その選択された読み出しワード線ＲＷＬｉの一端は、接地点ＶＳＳに短絡される。
【０５５０】
また、カラムアドレス信号により選択されなかった読み出しワード線ＲＷＬｉに対応するカラム選択スイッチＣＳＷは、オフ状態となるため、非選択の読み出しワード線ＲＷＬｉは、プリチャージ電位を維持しつつ、フローティング状態となる。
【０５５１】
このように、予め、読み出しワード線ＲＷＬｉ及び読み出しビット線ＲＢＬｉをプリチャージしておくのは、読み出し動作の高速化を図るためである。
【０５５２】
即ち、本発明では、読み出し動作時に、一のビット線から他のビット線への電流経路を遮断するため、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、バイアス電位を供給している。
【０５５３】
この時、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４はもちろん、非選択の読み出しワード線（フローティング状態）ＲＷＬｉも、充電される。
【０５５４】
つまり、全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４をバイアス電位にするためには、全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４及び非選択の読み出しワード線ＲＷＬｉを充電しなければならず、この充電に要する時間が非常に長くなる。
【０５５５】
そこで、本例では、予め、読み出しワード線ＲＷＬｉ及び読み出しビット線ＲＢＬｉをプリチャージしておき、この充電時間を短くすることにより、読み出し動作の高速化を図っている。
【０５５６】
なお、本例では、プリチャージ電位は、バイアス電位に等しくなっているが、プリチャージ電位は、バイアス電位と異なっていてもよい。また、本例では、読み出しワード線ＲＷＬｉ及び読み出しビット線ＲＢＬｉの双方をプリチャージしているが、読み出しワード線ＲＷＬｉ及び読み出しビット線ＲＢＬｉのいずれか一方のみをプリチャージするようにしてもよい。
【０５５７】
さらに、本例では、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、センスアンプが接続される。
【０５５８】
即ち、読み出し動作時、選択された読み出しワード線ＲＷＬｉに接続される全てのＴＭＲ素子ＭＴＪの抵抗値（データ）が一度に読み出される。
【０５５９】
センスアンプは、本例のように、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続するようにしてもよいし、また、選択された読み出しビット線のみに接続するようにしてもよい。
【０５６０】
このように、本発明の磁気ランダムアクセスメモリによれば、予め、読み出しワード線ＲＷＬｉ及び読み出しビット線ＲＢＬｉがプリチャージされる。
【０５６１】
そして、読み出し動作時には、選択された読み出しワード線ＲＷＬｉを所定の電位に設定し（非選択の読み出しワード線は、フローティング状態）、かつ、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子を介して接続される読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４をバイアス電位に設定している。
【０５６２】
従って、読み出し動作時、読み出し電流の電流経路が多数形成されることがなく、選択されたＴＭＲ素子の読み出し信号量の低下を防止できると共に、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子を介して接続される読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４をバイアス電位にするときの充電時間も、短くなるため、読み出し動作を高速化することができる。
【０５６３】
なお、図３８においては、ロウ選択スイッチＲＳＷ２，ＲＳＷ３及びカラム選択スイッチＣＳＷがＭＯＳトランジスタから構成される。但し、これらスイッチは、ＭＯＳトランジスタに限定されるものではなく、例えば、バイポーラトランジスタ、ＭＩＳトランジスタ、ＭＥＳトランジスタ、接合トランジスタなどから構成することもできる。
【０５６４】
(4)   適用例３
図３９は、本発明の適用例３に関わる磁気ランダムアクセスメモリの回路構造を示している。
【０５６５】
図３９の回路構造は、適用例１の具体例１（図３４）の変形例である。その特徴は、全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に読み出し回路（センスアンプを含む）を接続するのではなく、選択されたロウのみに、読み出し回路を接続するようにした点にある。
【０５６６】
また、適用例３では、後述するように、スイッチＢＳＷ１，ＢＳＷ２，・・・ＢＳＷ８を設けることで、適用例１とほぼ同じ効果を得ることができる。
【０５６７】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０５６８】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０５６９】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、その接続点は、例えば、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０５７０】
１カラム内に配置されるブロックＢＫｉｋ内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳトランジスタ）を経由することなく、直接、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０５７１】
なお、カラム選択スイッチＣＳＷは、メモリセルアレイ１１の外部に配置されるものであるため、スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレイ１１内に配置されることはない。
【０５７２】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０５７３】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＳＷ１〜ＳＷ８を経由して、読み出し回路２３に接続される。
【０５７４】
読み出し動作時、ロウ選択スイッチＳＷ１〜ＳＷ８は、読み出しロウデコーダ２２の出力信号、即ち、ロウアドレス信号をデコードした信号ＣＳＬ１〜ＣＳＬ８により制御される。
【０５７５】
従って、ロウアドレス信号により選択された読み出しビット線ＲＢＬｉに対応するロウ選択スイッチＳＷｉがオン状態となり、その選択された読み出しビット線ＲＢＬｉの一端は、読み出し回路２３に接続される。
【０５７６】
また、ロウアドレス信号により選択されなかった読み出しビット線ＲＢＬｉに対応するロウ選択スイッチＳＷｉは、オフ状態となるため、非選択の読み出しビット線ＲＢＬｉは、読み出し回路２３に接続されない。
【０５７７】
なお、ロウ選択スイッチＲＳＷ２，ＳＷ１〜ＳＷ８及びカラム選択スイッチＣＳＷとしては、図３９に示されるように、例えば、ＭＯＳトランジスタを採用できる。
【０５７８】
但し、ロウ選択スイッチＲＳＷ２，ＳＷ１〜ＳＷ８及びカラム選択スイッチＣＳＷは、ＭＯＳトランジスタに限定されるものではなく、例えば、バイポーラトランジスタ、ＭＩＳトランジスタ、ＭＥＳトランジスタ、接合トランジスタなどでもよい。
【０５７９】
本例では、さらに、読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４には、ビット線バイアス回路２４が接続される。ビット線バイアス回路２４は、一端が読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続されるバイアススイッチＢＳＷ１〜ＢＳＷ８から構成される。バイアススイッチＢＳＷ１〜ＢＳＷ８の他端には、クランプ電位（バイアス電位）ＶＣが与えられる。
【０５８０】
クランプ電位ＶＣは、読み出し回路２３内のオペアンプＯＰ１のプラス側入力端に入力されるクランプ電位ＶＣと同じである。
【０５８１】
バイアススイッチＢＳＷ１〜ＢＳＷ８は、例えば、ＮチャネルＭＯＳトランジスタから構成され、読み出しロウデコーダ２２の出力信号ＲＳＬ１〜ＲＳＬ８を反転した信号ｂＲＳＬ１〜ｂＲＳＬ８により制御される。
【０５８２】
ビット線バイアス回路２４は、読み出し動作時に、非選択の読み出しビット線ＲＢＬｉにバイアス電位を供給し、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子ＭＴＪを介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位を同じにする役割を果たす。
【０５８３】
例えば、ロウ選択線信号ＲＳＬ３が“Ｈ”となり、その他のロウ選択線信号ＲＳＬ１，ＲＳＬ２，ＲＳＬ４〜ＲＳＬ８が“Ｌ”となった場合には、読み出しビット線ＲＢＬ３は、ロウ選択スイッチＳＷ３を経由して、読み出し回路２３に電気的に接続される。また、バイアススイッチＢＳＷ１，ＢＳＷ２，ＢＳＷ４〜ＢＳＷ８がオン状態となり、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ４〜ＲＢＬ８に、クランプ電位（バイアス電位）ＶＣが供給される。
【０５８４】
このように、本発明の磁気ランダムアクセスメモリによれば、選択された読み出しワード線ＲＷＬｉは、読み出し電流を流すための所定の電位（本例では、接地電位）に設定され、かつ、非選択の読み出しワード線は、フローティング状態に設定される。
【０５８５】
また、選択された読み出しワード線ＲＷＬｉにＴＭＲ素子を介して接続される全ての読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、所定のバイアス電位（例えば、正電位）に設定される。
【０５８６】
従って、読み出し動作時、本発明に関わる磁気ランダムアクセスメモリのセルアレイ構造の等価回路としては、選択された読み出しワード線と選択された読み出しビット線との間に、選択されたＴＭＲ素子のみが接続された形となり、選択されたＴＭＲ素子の読み出し信号量が低下することもない。
【０５８７】
なお、読み出し回路（センスアンプ＆ビット線バイアス回路）２３としては、図３９に示すものに代えて、図８乃至図１１に示す回路を使用することも可能である。
【０５８８】
(5)   適用例４
図４０は、本発明の適用例４に関わる磁気ランダムアクセスメモリの回路構造を示している。
【０５８９】
図４０の回路構造は、適用例３の応用例である。即ち、この回路構造は、適用例３の回路構造において、リファレンス電位ＶＲＥＦを生成するリファレンス電位生成回路を具体的に示したものである。
【０５９０】
適用例４では、リファレンス電位ＶＲＥＦを、“０”データが記憶されたＴＭＲ素子と“１”データが記憶されたＴＭＲ素子とを用いて、生成する回路例を提案する。
【０５９１】
リファレンス電位ＶＲＥＦは、リファレンス電位生成回路１９により生成される。リファレンス電位生成回路１９は、“０”データが記憶されたＴＭＲ素子（リファレンスセル）と、“１”データが記憶されたＴＭＲ素子（リファレンスセル）と、Ｙ方向に延びるビット線ｒＢＬ“０”，ｒＢＬ“１”とをそれぞれ有している。
【０５９２】
読み出しワード線ＲＷＬ１〜ＲＷＬｊとビット線ｒＢＬ“０”との交差部には、これら読み出しワード線ＲＷＬ１〜ＲＷＬｊとビット線ｒＢＬ“０”との間に接続されるＴＭＲ素子ＭＴＪが配置される。読み出しワード線ＲＷＬ１〜ＲＷＬｊとビット線ｒＢＬ“０”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“０”データを記憶している。
【０５９３】
また、読み出しワード線ＲＷＬ１〜ＲＷＬｊとビット線ｒＢＬ“１”との交差部には、これら読み出しワード線ＲＷＬ１〜ＲＷＬｊとビット線ｒＢＬ“１”との間に接続されるＴＭＲ素子ＭＴＪが配置される。読み出しワード線ＲＷＬ１〜ＲＷＬｊとビット線ｒＢＬ“１”との交差部に配置されるＴＭＲ素子ＭＴＪは、全て、“１”データを記憶している。
【０５９４】
このような構成によれば、読み出し動作時、読み出しワード線ＲＷＬ１〜ＲＷＬｊのうちのいずれが選択されても、常に、ビット線ｒＢＬ“０”には、“０”データが読み出され、かつ、ビット線ｒＢＬ“１”には、“１”データが読み出される。
【０５９５】
また、読み出し動作時、読み出し信号ＲＥＡＤが“Ｈ”（ｂＲＥＡＤが“Ｌ”）になると、ビット線ｒＢＬ“０”とビット線ｒＢＬ“１”は、互いに短絡される。
【０５９６】
さらに、ビット線ｒＢＬ“０”，ｒＢＬ“１”は、共に、オペアンプＯＰ１と同一の構成、構造を有するオペアンプＯＰ２のマイナス側入力端に接続される。オペアンプＯＰ２は、図３９の読み出し回路２３内のオペアンプＯＰ１と同様に、そのプラス側入力端にクランプ電位ＶＣが入力され、かつ、出力端とマイナス側入力端との間に抵抗素子Ｒｃが接続される。
【０５９７】
その結果、オペアンプＯＰ２の出力端からは、リファレンス電位ＶＲＥＦが出力される。
【０５９８】
本例の磁気ランダムアクセスメモリによれば、読み出し動作時、選択された読み出しワード線ＲＷＬｉと選択された読み出しビット線ＲＢＬｉとの間には、選択されたＴＭＲ素子ＭＴＪのみが接続された形となるため、選択されたＴＭＲ素子ＭＴＪの読み出し信号量が低下することもない。
【０５９９】
さらに、読み出し動作時、リファレンス電位ＶＲＥＦを、“０”データが記憶されたＴＭＲ素子と“１”データが記憶されたＴＭＲ素子とを用いて、生成している。このため、リファレンス電位ＶＲＥＦは、“０”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位と、“１”データを読み出すときにセンスアンプＳ／Ａのプラス側入力端に表れる電位とのちょうど中間値になる。
【０６００】
従って、読み出し動作時における読み出しデータのマージンを向上させることができる。
【０６０１】
(6)   適用例５
▲１▼  回路構造
図４１は、本発明の適用例５に関わる磁気ランダムアクセスメモリの回路構造を示している。
【０６０２】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０６０３】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０６０４】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチＲＳＷ１を経由して、ソース線ＳＬｉ（ｉ＝１，・・・ｊ）に接続される。ソース線ＳＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０６０５】
ソース線ＳＬｉは、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０６０６】
読み出し動作時、選択されたロウでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷ１がオン状態になる。また、選択されたカラムでは、カラム選択スイッチＣＳＷがオン状態となるため、ソース線ＳＬｉの電位は、接地電位ＶＳＳになる。即ち、選択されたロウ及び選択されたカラムの交点に位置する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出し電流が流れる。
【０６０７】
なお、読み出し時、非選択のロウでは、読み出し選択スイッチＲＳＷ１がオフ状態であるため、非選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡された状態となる。
【０６０８】
この場合、非選択ロウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＢＬ４（ｎ−１）＋２，ＢＬ４（ｎ−１）＋３，ＢＬ４（ｎ−１）＋４の電位が異なると、読み出し動作に影響を与えることもあるので、非選択カラム内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の電位については、それぞれ同電位（例えば、接地電位）にしておく。
【０６０９】
読み出し動作時、非選択のカラムでは、カラム選択スイッチＣＳＷがオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端についても、互いに短絡された状態となる。
【０６１０】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０６１１】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ２を経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０６１２】
ロウ選択スイッチＲＳＷ２には、ロウ選択線信号ＲＬｉ（ｉ＝１，・・・ｎ）が入力される。ロウデコーダ２５−１，・・・２５−ｎは、ロウ選択線信号ＲＬｉを出力する。
【０６１３】
読み出し回路２９Ｂは、読み出し動作時、ロウ選択線信号ＲＬｉにより選択されたロウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、バイアス電位を供給する。
【０６１４】
読み出し回路２９Ｂは、メモリチップ（又はブロック）から１ビットずつデータを出力する場合には、図５１に示すような回路にすることができ、また、メモリチップ（又はブロック）から複数ビットを一度に出力する場合には、図５２に示すような回路にすることができる。
【０６１５】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（ロウ方向）に延びており、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４としても機能する。
【０６１６】
書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４の一端は、ロウ選択スイッチＲＳＷ２及び共通データ線３０を経由して、書き込みワード線ドライバ２３Ａに接続され、その他端は、書き込みワード線シンカー２４−１，・・・２４−ｎに接続される。
【０６１７】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子に共有されるＹ方向に延びる１本の書き込みビット線ＷＢＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みビット線ＷＢＬｉは、１つのカラムに１本だけ配置される。
【０６１８】
書き込みビット線ＷＢＬｉの一端は、カラムデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【０６１９】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、書き込みビット線ＷＢＬｉには、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【０６２０】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。読み出しワード線ＲＷＬｎは、１つのロウ内に１本だけ配置され、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０６２１】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｎに接続される。
【０６２２】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みワード線ドライバ２３Ａは、選択されたロウ内の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供給する。書き込み電流は、書き込みワード線シンカー２４−ｎに吸収される。
【０６２３】
ロウデコーダ２５−ｎは、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。同様に、ロウデコーダ及び読み出しワード線ドライバを含む回路ブロック２３Ｂ−ｎは、選択されたロウ内の読み出しワード線ＲＷＬｎに読み出し電圧（＝“Ｈ”）を供給する。
【０６２４】
カラムデコーダ３２は、読み出し動作時、カラムアドレス信号ＣＳＬ１，・・・ＣＳＬｊに基づいて、複数のカラムのうちの１つを選択し、選択されたカラム内に配置されるカラム選択スイッチＣＳＷをオン状態にする。
【０６２５】
本例の磁気ランダムアクセスメモリでは、読み出しブロック内の複数のＴＭＲ素子の一端は、共通接続され、その他端は、それぞれ異なる読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。
【０６２６】
この場合に、読み出し回路２９Ｂは、読み出し動作時、ロウ選択線信号ＲＬｉにより選択されたロウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の全てに、バイアス電位を供給する。
【０６２７】
従って、読み出し動作時に、読み出し電流（読み出し信号量）の安定化を図ることができる。
【０６２８】
▲２▼  デバイス構造
[1]  断面構造
図４２は、本発明の適用例５としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０６２９】
なお、図４２に示される要素には、図４１の回路の要素と対応がとれるように、図４１と同じ符号が付してある。
【０６３０】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１が配置される。読み出し選択スイッチＲＳＷ１のソースは、コンタクトプラグ４６を介してソース線ＳＬ１に接続される。ソース線ＳＬ１は、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部のカラム選択スイッチを経由して、接地点ＶＳＳに接続される。
【０６３１】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ１のゲートは、読み出しワード線ＲＷＬ１となっている。読み出しワード線ＲＷＬ１は、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ１上には、Ｙ方向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置されている。
【０６３２】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４５に共通に接続される。コンタクトプラグ４２，４４及び中間層４３は、上部電極４５と読み出し選択スイッチＲＳＷ１のドレインとを電気的に接続する。
【０６３３】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方向）に延びている。
【０６３４】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０６３５】
書き込みビット線ＷＢＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直上であって、かつ、その近傍に配置される。書き込みビット線ＷＢＬ１は、Ｙ方向（カラム方向）に延びている。
【０６３６】
本例では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みビット線ＷＢＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みビット線を設けてもよい。
【０６３７】
また、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。
【０６３８】
但し、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みビット線ＢＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４との位置関係は、これに限定されるものではない。
【０６３９】
例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その上部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置してもよい。
【０６４０】
［平面構造］
図４３は、図４２のデバイス構造において、ＴＭＲ素子、書き込みワード線及び読み出しビット線（書き込みワード線）の位置関係を示している。
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部電極４５は、例えば、方形パターンを有し、その一部分に、コンタクトプラグに対するコンタクト領域が設けられている。
【０６４１】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｙ方向に配置され、その磁化容易軸は、Ｘ方向を向いている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。
【０６４２】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、書き込みワード線ＷＷＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）の交点に配置される。
【０６４３】
(7)   適用例６
▲１▼  回路構造
図４４は、本発明の適用例６に関わる磁気ランダムアクセスメモリの回路構造を示している。
【０６４４】
メモリセルアレイ１１は、Ｘ方向及びＹ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。例えば、Ｘ方向には、ｊ個のＴＭＲ素子１２が配置され、Ｙ方向には、４×ｎ個のＴＭＲ素子１２が配置される。
【０６４５】
Ｙ方向に配置された４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，・・・ｊ、ｋ＝１，・・・ｎ）を構成している。Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋは、１つのロウを構成する。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋは、１つのカラムを構成する。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０６４６】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、その接続点は、例えば、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０６４７】
１カラム内に配置されるブロックＢＫｉｋ内のＴＭＲ素子１２は、読み出し選択スイッチ（ＭＯＳトランジスタ）を経由することなく、直接、読み出しワード線ＲＷＬｉ（ｉ＝１，・・・ｊ）に接続される。読み出しワード線ＲＷＬｉの一端は、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチＣＳＷを経由して、接地点ＶＳＳに接続される。
【０６４８】
なお、カラム選択スイッチＣＳＷは、メモリセルアレイ１１の外部に配置されるものであるため、スイッチ素子（ＭＯＳトランジスタ）がメモリセルアレイ１１内に配置されることはない。
【０６４９】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、４本の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４が配置される。
【０６５０】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向に延び、その一端は、ロウ選択スイッチ（ＭＯＳトランジスタ）ＲＳＷ２を経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０６５１】
ロウ選択スイッチＲＳＷ２には、ロウ選択線信号ＲＬｉ（ｉ＝１，・・・ｎ）が入力される。ロウデコーダ２５−１，・・・２５−ｎは、ロウ選択線信号ＲＬｉを出力する。
【０６５２】
読み出し回路２９Ｂは、読み出し動作時、ロウ選択線信号ＲＬｉにより選択されたロウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に、バイアス電位を供給する。
【０６５３】
読み出し回路２９Ｂは、メモリチップ（又はブロック）から１ビットずつデータを出力する場合には、図５１に示すような回路にすることができ、また、メモリチップ（又はブロック）から複数ビットを一度に出力する場合には、図５２に示すような回路にすることができる。
【０６５４】
読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４は、Ｘ方向（ロウ方向）に延びており、書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４としても機能する。
【０６５５】
書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４の一端は、ロウ選択スイッチＲＳＷ２及び共通データ線３０を経由して、書き込みワード線ドライバ２３Ａに接続され、その他端は、書き込みワード線シンカー２４−１，・・・２４−ｎに接続される。
【０６５６】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、これら４つのＴＭＲ素子に共有されるＹ方向に延びる１本の書き込みビット線ＷＢＬｉ（ｉ＝１，・・・ｊ）が配置される。書き込みビット線ＷＢＬｉは、１つのカラムに１本だけ配置される。
【０６５７】
書き込みビット線ＷＢＬｉの一端は、カラムデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダ及び書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【０６５８】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、書き込みビット線ＷＢＬｉには、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【０６５９】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みワード線ドライバ２３Ａは、選択されたロウ内の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供給する。書き込み電流は、書き込みワード線シンカー２４−ｎに吸収される。
【０６６０】
ロウデコーダ２５−ｎは、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。カラムデコーダ３２は、読み出し動作時、カラムアドレス信号ＣＳＬ１，・・・ＣＳＬｊに基づいて、複数のカラムのうちの１つを選択し、選択されたカラム内に配置されるカラム選択スイッチＣＳＷをオン状態にする。
【０６６１】
本例の磁気ランダムアクセスメモリでは、読み出しブロック内の複数のＴＭＲ素子の一端は、共通接続され、その他端は、それぞれ異なる読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４に接続される。
【０６６２】
この場合に、読み出し回路２９Ｂは、読み出し動作時、ロウ選択線信号ＲＬｉにより選択されたロウ内の読み出しビット線ＲＢＬ４（ｎ−１）＋１，ＲＢＬ４（ｎ−１）＋２，ＲＢＬ４（ｎ−１）＋３，ＲＢＬ４（ｎ−１）＋４の全てに、バイアス電位を供給する。
【０６６３】
従って、読み出し動作時に、読み出し電流（読み出し信号量）の安定化を図ることができる。
【０６６４】
▲２▼  デバイス構造
[1]   断面構造
図４５は、本発明の適用例６としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０６６５】
なお、図４５に示される要素には、図４４の回路の要素と対応がとれるように、図４４と同じ符号が付してある。
【０６６６】
半導体基板４１の上部には、Ｙ方向に延びる読み出しワード線ＲＷＬ１が配置される。読み出しワード線ＲＷＬ１の直下には、スイッチ素子が配置されることがない。読み出しワード線ＲＷＬ１の上部には、Ｙ方向に並んだ４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が配置される。
【０６６７】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、上端）は、上部電極４４に共通に接続される。コンタクトプラグ４２は、上部電極４４と読み出しワード線ＲＷＬ１とを電気的に接続する。
【０６６８】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、下端）は、読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）に電気的に接続される。読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４は、Ｘ方向（ロウ方向）に延びている。
【０６６９】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４が設けられる。
【０６７０】
書き込みビット線ＷＢＬ１は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部であって、かつ、その近傍に配置される。書き込みビット線ＷＢＬ１は、Ｙ方向（カラム方向）に延びている。
【０６７１】
本例では、読み出しブロックを構成する４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、１本の書き込みビット線ＷＢＬ１が設けられている。但し、これに代えて、例えば、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４を積み重ね、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対応させて、４本の書き込みビット線を設けてもよい。
【０６７２】
また、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる書き込みビット線ＢＬ１を配置し、その下部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置している。
【０６７３】
但し、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対する書き込みビット線ＢＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４との位置関係は、これに限定されるものではない。
【０６７４】
例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる書き込みビット線ＷＢＬ１を配置し、その上部に、Ｘ方向に延びる読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４を配置してもよい。
【０６７５】
[2]   平面構造
図４６は、図４５のデバイス構造において、ＴＭＲ素子、読み出しビット線（書き込みワード線）及び書き込みビット線の位置関係を示している。
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の上部電極４４は、例えば、方形パターンを有し、その一部分に、コンタクトプラグに対するコンタクト領域が設けられている。
【０６７６】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｙ方向に配置され、その磁化容易軸（ＴＭＲ素子の長辺に平行な方向）は、Ｘ方向となっている。即ち、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、Ｘ方向に長い長方形を有している。
【０６７７】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、書き込みワード線ＷＷＬ１と読み出しビット線ＲＢＬ１，ＲＢＬ２，ＲＢＬ３，ＲＢＬ４（書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４）とが交差する領域に配置される。
【０６７８】
(8)   適用例７
▲１▼  回路構造
図４７は、本発明の適用例７に関わる磁気ランダムアクセスメモリの回路構造を示している。図４８は、図４７のカラム選択スイッチの一例を示している。
【０６７９】
メモリセルアレイ１１は、Ｘ方向、Ｙ方向及びＺ方向にアレイ状に配置される複数のＴＭＲ素子１２を有する。ここで、Ｚ方向とは、Ｘ方向及びＹ方向に直交する紙面に垂直な方向をいうものとする。
【０６８０】
本例では、メモリセルアレイ１１は、Ｘ方向に配置されるｊ個のＴＭＲ素子１２と、Ｙ方向に配置されるｎ個のＴＭＲ素子１２と、Ｚ方向に積み重ねられる４個のＴＭＲ素子（ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４）１２とからなるセルアレイ構造を有する。
【０６８１】
Ｚ方向に積み重ねされるＴＭＲ素子１２の数は、本例では、４個であるが、その数は、複数個であれば、いくつであっても構わない。
【０６８２】
Ｚ方向に積み重ねられた４個のＴＭＲ素子１２は、１つの読み出しブロックＢＫｉｋ（ｉ＝１，２，・・・ｊ、ｋ＝１，２，・・・ｎ）を構成している。読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２は、実際には、紙面に垂直な方向（Ｚ方向）に互いに重なり合っている。
【０６８３】
本例では、Ｘ方向に配置されるｊ個の読み出しブロックＢＫｉｋにより１つのロウが構成される。メモリセルアレイ１１は、ｎ個のロウを有する。また、Ｙ方向に配置されるｎ個の読み出しブロックＢＫｉｋにより１つのカラムが構成される。メモリセルアレイ１１は、ｊ個のカラムを有する。
【０６８４】
ブロックＢＫｉｋ内の４個のＴＭＲ素子１２の一端は、共通接続され、例えば、ＭＯＳトランジスタから構成される読み出し選択スイッチ（ブロック選択スイッチ又はロウ選択スイッチ）ＲＳＷを経由して、ソース線ＳＬｉ（ｉ＝１，２，・・・ｊ）に接続される。ソース線ＳＬｉは、Ｙ方向に延び、例えば、１カラム内に１本だけ設けられる。
【０６８５】
ソース線ＳＬｉは、例えば、ＭＯＳトランジスタから構成されるカラム選択スイッチ２９Ｃを経由して、接地点ＶＳＳに接続される。
【０６８６】
読み出し動作時、選択されたロウでは、読み出しブロックＢＫｉｋ内の読み出し選択スイッチＲＳＷがオン状態になる。また、選択されたカラムでは、カラム選択スイッチ２９Ｃがオン状態となるため、ソース線ＳＬｉの電位は、接地電位ＶＳＳになる。即ち、選択されたロウ及び選択されたカラムの交点に位置する読み出しブロックＢＫｉｋ内のＴＭＲ素子１２のみに読み出し電流が流れる。
【０６８７】
なお、読み出し時、非選択のカラムでは、カラム選択スイッチ２９Ｃがオフ状態であるため、非選択のカラムの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端は、互いに短絡された状態となる。
【０６８８】
この場合、非選択カラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の電位が異なると、読み出し動作に影響を与えることもあるので、非選択カラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の電位については、それぞれ同電位（例えば、接地電位）にしておく。
【０６８９】
読み出し動作時、非選択のロウでは、ブロック選択スイッチＲＳＷがオフ状態であるため、非選択のロウの読み出しブロックＢＫｉｋ内のＴＭＲ素子１２の他端についても、互いに短絡された状態となる。
【０６９０】
読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２の他端は、それぞれ独立に読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４に接続される。即ち、１つの読み出しブロックＢＫｉｋ内の４個のＴＭＲ素子１２に対応して、１つのカラム内には、４本の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４が配置される。
【０６９１】
読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４は、Ｙ方向に延び、その一端は、カラム選択スイッチ（ＭＯＳトランジスタ）２９Ｃを経由して、共通データ線３０に接続される。共通データ線３０は、読み出し回路（例えば、センスアンプ、セレクタ及び出力バッファを含む）２９Ｂに接続される。
【０６９２】
カラム選択スイッチ２９Ｃには、カラム選択線信号ＣＳＬｉ（ｉ＝０，１，・・・ｊ）が入力される。カラムデコーダ３２は、カラム選択線信号ＣＳＬｉを出力する。
【０６９３】
読み出し回路２９Ｂは、読み出し動作時、カラム選択線信号ＣＳＬｉにより選択されたカラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４に、バイアス電位を供給する。
【０６９４】
読み出し回路２９Ｂは、メモリチップ（又はブロック）から１ビットずつデータを出力する場合には、図５１に示すような回路にすることができ、また、メモリチップ（又はブロック）から複数ビットを一度に出力する場合には、図５２に示すような回路にすることができる。
【０６９５】
本例では、読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４は、書き込みビット線としても機能する。
【０６９６】
即ち、読み出し／書き込みビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の一端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック２９Ａに接続され、その他端は、カラムデコーダと書き込みビット線ドライバ／シンカーを含む回路ブロック３１に接続される。
【０６９７】
書き込み動作時には、回路ブロック２９Ａ，３１が動作状態となる。そして、読み出し／書き込みビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４には、書き込みデータに応じて、回路ブロック２９Ａに向う方向又は回路ブロック３１に向う方向に、書き込み電流が流れる。
【０６９８】
読み出しブロックＢＫｉｋを構成する４つのＴＭＲ素子１２の近傍には、Ｘ方向に延び、Ｚ方向に積み重ねられる複数本（本例では、４本）の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４が配置される。但し、ｎは、ロウの番号であり、ｎ＝１，２，・・・である。
【０６９９】
本例では、Ｘ方向に延びる書き込みワード線に関しては、１ロウ内の１つの段に１本の書き込みワード線を配置している。即ち、選択された読み出しブロックＢＫｉｋ内の１つのＴＭＲ素子に対しては、１本の書き込みワード線を対応させている。この場合、Ｘ方向に延びる１ロウ内の書き込みワード線の数は、ＴＭＲ素子１２を積み重ねる段数と同じとなる。
【０７００】
なお、書き込みワード線については、ＴＭＲ素子１２の直下の絶縁膜の平坦化や製造コストの低下などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で、１本の書き込みワード線を共有するようにしてもよい。
【０７０１】
ブロック内のＴＭＲ素子及びその近傍における具体的構造については、デバイス構造の項目において詳述する。
【０７０２】
書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４の一端は、書き込みワード線ドライバ２３Ａ−ｎに接続され、その他端は、書き込みワード線シンカー２４−ｎに接続される。
【０７０３】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎ（ｎ＝１，２，・・・）に接続される。読み出しワード線ＲＷＬｎは、１つのロウ内に１本だけ配置され、Ｘ方向に配置される複数のブロックＢＫｊｋに共通となっている。
【０７０４】
例えば、１つのカラムが４つのブロックから構成される場合、読み出しワード線ＲＷＬｎの数は、４本となる。読み出しワード線ＲＷＬｎは、Ｘ方向に延び、その一端は、読み出しワード線ドライバ２３Ｂ−ｎに接続される。
【０７０５】
ロウデコーダ２５−ｎは、書き込み動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。書き込みワード線ドライバ２３Ａ−ｎは、選択されたロウ内の書き込みワード線ＷＷＬ４（ｎ−１）＋１，ＷＷＬ４（ｎ−１）＋２，ＷＷＬ４（ｎ−１）＋３，ＷＷＬ４（ｎ−１）＋４に書き込み電流を供給する。書き込み電流は、書き込みワード線シンカー２４−ｎに吸収される。
【０７０６】
ロウデコーダ２５−ｎは、読み出し動作時、ロウアドレス信号に基づいて、複数のロウのうちの１つを選択する。読み出しワード線ドライバ２３Ｂ−ｎは、選択されたロウ内の読み出しワード線ＲＷＬｎに読み出し電圧（＝“Ｈ”）を供給する。
【０７０７】
本例の磁気ランダムアクセスメモリでは、読み出しブロック内の複数のＴＭＲ素子の一端は、共通接続され、その他端は、それぞれ異なる読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４に接続される。
【０７０８】
この場合に、読み出し回路２９Ｂは、読み出し動作時、カラム選択線信号ＣＳＬｉにより選択されたカラム内の読み出しビット線ＢＬ４（ｊ−１）＋１，ＢＬ４（ｊ−１）＋２，ＢＬ４（ｊ−１）＋３，ＢＬ４（ｊ−１）＋４の全てに、バイアス電位を供給する。
【０７０９】
従って、読み出し動作時に、読み出し電流（読み出し信号量）の安定化を図ることができる。
【０７１０】
▲２▼  デバイス構造
図４９及び図５０は、本発明の適用例７としての磁気ランダムアクセスメモリの１ブロック分のデバイス構造を示している。
【０７１１】
図４９は、磁気ランダムアクセスメモリの１ブロック分のＹ方向の断面を表し、図５０は、磁気ランダムアクセスメモリの１ブロック分のＸ方向の断面を表している。図４９及び図５０に示される要素には、図４７及び図４８の回路の要素と対応がとれるように、図４７及び図４８と同じ符号が付してある。
【０７１２】
半導体基板４１の表面領域には、読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷが配置される。読み出し選択スイッチＲＳＷのソースは、コンタクトプラグ４２Ｆを介してソース線ＳＬｉに接続される。ソース線ＳＬｉは、例えば、Ｙ方向（カラム方向）に一直線に延び、メモリセルアレイ領域の周辺部に設けられたカラム選択スイッチを経由して、接地点に接続される。
【０７１３】
読み出し選択スイッチ（ＭＯＳトランジスタ）ＲＳＷのゲートは、読み出しワード線ＲＷＬｎとなっている。読み出しワード線ＲＷＬｎは、Ｘ方向に延びている。読み出し選択スイッチＲＳＷ上には、４個のＴＭＲ素子（ＭＴＪ(Magnetic Tunnel Junction)素子）ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４が複数段に積み重ねられている。
【０７１４】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の一端（本例では、下端）は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄに接続される。コンタクトプラグ４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ及び中間層４３は、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを互いに電気的に接続すると共に、下部電極４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを読み出し選択スイッチＲＳＷのドレインに電気的に接続する。
【０７１５】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の他端（本例では、上端）は、読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に電気的に接続される。読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向（カラム方向）に延びている。
【０７１６】
ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４は、それぞれ独立に読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続される。即ち、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられる。
【０７１７】
書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４は、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４の直下であって、かつ、その近傍に配置される。書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４は、Ｘ方向（ロウ方向）に延びている。
【０７１８】
本例では、４つのＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、４本の書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が設けられている。
【０７１９】
なお、本例では、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その上部に、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が配置され、その下部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４が配置される。
【０７２０】
しかし、ＴＭＲ素子に対する読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４の位置関係は、これに限定されるものではない。
【０７２１】
例えば、ＴＭＲ素子ＭＴＪ１，ＭＴＪ２，ＭＴＪ３，ＭＴＪ４に対して、その下部に、Ｙ方向に延びる読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を配置し、その上部に、Ｘ方向に延びる書き込みワード線ＷＷＬ１，ＷＷＬ２，ＷＷＬ３，ＷＷＬ４を配置するようにしてもよい。
【０７２２】
また、書き込みワード線については、ＴＭＲ素子１２の直下の絶縁膜の平坦化や製造コストの低下などを考慮して、複数のＴＭＲ素子（上段のＴＭＲ素子と下段のＴＭＲ素子）で、１本の書き込みワード線を共有するようにしてもよい。
【０７２３】
６．  その他
上述の説明では、磁気ランダムアクセスメモリのメモリセルとして、ＴＭＲ素子を用いることを前提としたが、メモリセルがＧＭＲ（Giant Magneto Resistance）素子である場合にも、本発明を適用することができる。
【０７２４】
また、ＴＭＲ素子やＧＭＲ素子の構造や、これらを構成する材料などについても、本発明の適用に当たって、特に、限定されることはない。
【０７２５】
また、本発明の磁気ランダムアクセスメモリに使用するスイッチとしては、ＭＯＳトランジスタに限られず、バイポーラトランジスタ、ＭＩＳ(Metal Insulator Semiconductor)トランジスタ(MOSFETを含む)、ＭＥＳ(Metal Semiconductor)トランジスタ、接合(Junction)トランジスタなどを使用しても構わない。
【０７２６】
【発明の効果】
以上、説明したように、本発明によれば、クロスポイント型セルアレイ構造などのセルアレイ構造においても、読み出し信号量の低下なく、選択されたＴＭＲ素子のデータを安定して読み出すことができると共に、セルサイズもが小さくでき、メモリ容量の大容量化に貢献することができる。
【図面の簡単な説明】
【図１】本発明の磁気ランダムアクセスメモリの回路構造１を示す図。
【図２】回路構造１の具体例１を示す図。
【図３】回路構造１の具体例２を示す図。
【図４】回路構造１の具体例３を示す図。
【図５】回路構造１の具体例４を示す図。
【図６】読み出し回路の例を示す図。
【図７】読み出し回路の例を示す図。
【図８】センスアンプ＆ビット線バイアス回路の例を示す図。
【図９】センスアンプの例を示す図。
【図１０】リファレンス電位生成回路の例を示す図。
【図１１】オペアンプの例を示す図。
【図１２】本発明の磁気ランダムアクセスメモリの回路構造２を示す図。
【図１３】本発明の磁気ランダムアクセスメモリの回路構造３を示す図。
【図１４】本発明の磁気ランダムアクセスメモリの回路構造４を示す図。
【図１５】書き込み回路の例を示す図。
【図１６】ロウデコーダ及び書き込みワード線ドライバ／シンカーを示す図。
【図１７】カラムデコーダ及び書き込みビット線ドライバ／シンカーを示す図。
【図１８】ロウデコーダ及び書き込みワード線ドライバ／シンカーを示す図。
【図１９】カラムデコーダ及び書き込みビット線ドライバ／シンカーを示す図。
【図２０】カラムデコーダ及び書き込みビット線ドライバ／シンカーを示す図。
【図２１】本発明に関わるセルアレイ構造の例を示す図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】ＴＭＲ素子の構造例を示す図。
【図２４】ＴＭＲ素子の構造例を示す図。
【図２５】ＴＭＲ素子の構造例を示す図。
【図２６】本発明に関わるセルアレイ構造の例を示す図。
【図２７】本発明に関わるセルアレイ構造の例を示す図。
【図２８】本発明に関わるセルアレイ構造の例を示す図。
【図２９】本発明に関わるセルアレイ構造の例を示す図。
【図３０】本発明に関わるセルアレイ構造の例を示す図。
【図３１】本発明の磁気ランダムアクセスメモリの適用例１を示す図。
【図３２】図３１のメモリのデバイス構造の例を示す断面図。
【図３３】図３１のメモリのデバイス構造の例を示す平面図。
【図３４】適用例１の具体例１を示す図。
【図３５】適用例１の具体例２を示す図。
【図３６】適用例１の具体例３を示す図。
【図３７】適用例１の具体例４を示す図。
【図３８】本発明の磁気ランダムアクセスメモリの適用例２を示す図。
【図３９】本発明の磁気ランダムアクセスメモリの適用例３を示す図。
【図４０】本発明の磁気ランダムアクセスメモリの適用例４を示す図。
【図４１】本発明の磁気ランダムアクセスメモリの適用例５を示す図。
【図４２】図４１のメモリのデバイス構造の例を示す断面図。
【図４３】図４１のメモリのデバイス構造の例を示す平面図。
【図４４】本発明の磁気ランダムアクセスメモリの適用例６を示す図。
【図４５】図４４のメモリのデバイス構造の例を示す断面図。
【図４６】図４４のメモリのデバイス構造の例を示す平面図。
【図４７】本発明の磁気ランダムアクセスメモリの適用例７を示す図。
【図４８】図４７のメモリのカラム選択スイッチを示す図。
【図４９】図４７のメモリのデバイス構造の例を示す断面図。
【図５０】図４７のメモリのデバイス構造の例を示す断面図。
【図５１】読み出し回路の例を示す図。
【図５２】読み出し回路の例を示す図。
【図５３】従来の磁気ランダムアクセスメモリの回路構造を示す図。
【図５４】従来の磁気ランダムアクセスメモリの回路構造を示す図。
【符号の説明】
１１                      ：メモリセルアレイ、
１２                      ：ロウデコーダ、
１２Ａ                    ：ロウデコーダ＆読み出し／書き込みワード線シンカー、
１３−１，・・・１３−５  ：センスアンプ＆ビット線バイアス回路、
１４−１，・・・１４−５  ：カラムデコーダ＆書き込みビット線ドライバ／シンカー、
１５                      ：ロウデコーダ＆書き込みワード線ドライバ、
１６                      ：書き込みビット線ドライバ／シンカー、
１７                      ：セレクタ、
１８，１８−１，・・・１８−５  ：出力バッファ、
１９                      ：リファレンス電位生成回路、
２１                      ：プリチャージ回路、
２２                      ：カラムデコーダ、
２３                      ：読み出し回路、
２４                      ：ビット線バイアス回路、
ＷＬ１，・・・ＷＬ５      ：ワード線、
ＢＬ１，・・・ＢＬ５      ：ビット線、
ＭＴＪ                    ：ＴＭＲ素子、
Ｓ／Ａ                    ：センスアンプ、
ＯＰ１，ＯＰ２            ：オペアンプ、
Ｒｃ，Ｒｒ                ：帰還抵抗、
Ｉｓ１，Ｉｓ２            ：定電流源、
ＱＰ１，・・・ＱＰ１０    ：ＰチャネルＭＯＳトランジスタ、
ＱＮ１，・・・ＱＮ１０    ：ＮチャネルＭＯＳトランジスタ、
ＰＳＷ                    ：プリチャージスイッチ、
ＲＳＷ１，・・・ＲＳＷ５  ：ロウ選択スイッチ、
ＣＳＷ１，・・・ＣＳＷ７  ：カラム選択スイッチ、
ＢＳＷ１，・・・ＢＳＷ７  ：バイアススイッチ、
ＮＤ１，・・・ＮＤ６      ：ＮＡＮＤゲート回路、
ＡＤ１，・・・ＡＤ４      ：ＡＮＤゲート回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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