(57)【特許請求の範囲】
【請求項１】
半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続されて形成される第１導電型のドリフト領域と、該ドリフト領域表層の所定領域に形成される第２導電型のウエル領域と、該ウエル領域内に形成される第１導電型のソース領域と、該ソース領域と接続されて、前記ウエル領域内でその表層に形成される第１導電型の蓄積型チャネル領域と、該蓄積型チャネル領域と前記ドリフト領域との間の、前記ウエル領域の表層に形成される第２導電型の反転型チャネル領域と、少なくとも該反転型チャネル領域及び前記蓄積型チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続されて形成される第１導電型のドリフト領域と、該ドリフト領域表層の所定領域に形成される第２導電型のウエル領域と、該ウエル領域内に形成される第１導電型のソース領域と、該ソース領域と接続されて、前記ウエル領域内でその表層に形成される第１導電型の蓄積型チャネル領域と、該蓄積型チャネル領域と前記ドリフト領域との間の、前記ウエル領域の表層に形成される第２導電型の反転型チャネル領域と、該反転型チャネル領域と接続されて前記ドリフト領域の表層に形成される、前記ドリフト領域よりも高濃度でかつ前記ウエル領域における第２導電型不純物濃度よりも低濃度の、第１導電型のウエル間低濃度領域と、少なくとも前記反転型チャネル領域及び前記蓄積型チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極と、
を備えたことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の前記半導体装置をユニットセルとし、すべての該ユニットセルにおいて前記反転型チャネル領域の形状が等しく形成されることを特徴とする半導体装置。
【請求項４】
前記半導体基体が、炭化珪素半導体であることを特徴とする請求項１乃至３のいずれか記載の半導体装置。
【請求項５】
前記半導体基体上に第１のマスク材を堆積する工程と、該第１のマスク材をパターニングする工程とを少なくとも含み、
該第１のマスク材越しに前記半導体基体中に不純物を導入することで、前記第２導電型のウエル領域を形成する工程と、
同じく第１のマスク材越しに前記半導体基体中に不純物を導入することで、前記第１導電型の蓄積型チャネル領域を形成する工程と
を順不同に少なくとも含むことを特徴とする請求項１乃至４のいずれか記載の半導体装置の製造方法。
【請求項６】
請求項２記載の半導体装置の製造方法であって、
前記半導体基体上に第１のマスク材を堆積する工程と、該第１のマスク材をパターニングする工程とを少なくとも含み、
該第１のマスク材越しに前記半導体基体中に不純物を導入することで、前記第２導電型のウエル領域を形成する工程と、
同じく第１のマスク材越しに前記半導体基体中に不純物を導入することで、前記第１導電型の蓄積型チャネル領域を形成する工程と
を順不同に少なくとも含み、
さらに、前記半導体基体上に第２のマスク材を堆積する工程と、該第２のマスク材をパターニングする工程と、該第２のマスク材越しに前記半導体基体中に不純物を導入することで、前記第１導電型のウエル間低濃度領域を形成する工程と、
を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１のマスク材のパターニングは、該第１のマスク材のパターン側壁に傾斜が設けられるようにエッチングを行う工程であることを特徴とする請求項５または６記載の半導体装置の製造方法。
【請求項８】
前記半導体基体として、炭化珪素半導体を用いることを特徴とする請求項５乃至７のいずれか記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平１１−２７４４８７号公報
【特許文献２】
特開２０００−１６４５２５号公報。
【０００３】
炭化珪素（以下SiC）はバンドギャップが広く、また最大絶縁破壊電界がシリコン（以下Si）と比較して一桁も大きい。さらにSiCの自然酸化物はSiO２でありSiと同様の方法により容易にSiCの表面上に熱酸化膜を形成できる。このため、SiCは電気自動車の高速/高電圧スイッチング素子、特に高電力ユニ/バイポーラ素子として用いた際に非常に優れた材料となることが期待される。
縦型MOSFETは電力用半導体デバイスへのSiC適用を考える上で重要なデバイスである。MOSFETは電圧駆動型デバイスであるため、素子の並列駆動が可能であり駆動回路も簡素である。またユニポーラデバイスであるために高速スイッチングが可能である。従来技術におけるSiCパワーMOSFETとしては、例えば上記特許文献１に開示されている。
従来例におけるデバイス断面構造では、高濃度N＋型SiC基板上にN−型SiCエピタキシャル領域が形成されている。そしてエピタキシャル領域の表層部における所定領域にはP型ウエル領域が形成され、P型ウエル領域内にはN＋型ソース領域とP＋型コンタクト領域が形成される。またP型ウエル領域表層にはN＋型ソース領域と接続されてN−型蓄積型チャネル領域が形成されている。また、エピタキシャル領域の表層部には蓄積型チャネル領域と接続されてPウエル間N＋型領域が形成される。蓄積型チャネル領域上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。そしてP＋型コンタクト領域およびN＋型ソース領域に接するようにソース電極が形成されるとともに、N＋型SiC基板の裏面にはドレイン電極が形成されている。
【０００４】
このパワーMOSFETの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向した蓄積型チャネルの表層に電子の蓄積層が形成される。その結果、ドレイン領域からエピタキシャル領域、Pウエル間N＋型領域、蓄積型チャネル領域、ソース領域を経て、ソース電極へと電流が流れる。
また、ゲート電極に印加された電圧を取り去ると、蓄積型チャネルはP型ウエル領域とのビルトインポテンシャルによって空乏化される。その結果Pウエル間N＋型領域から蓄積型チャネル領域へと電流が流れなくなり、ドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。
【０００５】
従来の上記SiCパワーMOSFETの製造方法の一例について説明する。
まずN＋型SiC基板の上に例えば不純物濃度が10１４〜10１８ｃｍ−３、厚さが１〜100μｍのN−型SiCエピタキシャル領域を形成する。
次にマスク材150を用いて、例えば100〜1000℃の高温でアルミニウムイオンを10k〜3MeVの加速電圧で多段注入し、P型ウエル領域を形成する。総ドーズ量は例えば10１２〜10１６/cm２である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次にマスク材を用いて例えば100〜1000℃の高温でアルミニウムイオンを10k〜1MeVの加速電圧で多段注入し、P＋型コンタクト領域を形成する。総ドーズ量は例えば10１４〜10１６/cm２である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
次に別のマスク材を用いて例えば100〜1000℃の高温で燐イオンを10k〜1MeVの加速電圧で多段注入し、N＋型ソース領域を形成する。総ドーズ量は例えば10１４〜10１６/cm２である。もちろんN型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
次にさらに別のマスク材を用いて例えば100〜1000℃の高温で窒素イオンを10k〜1MeVの加速電圧で多段注入し、N−型蓄積型チャネル領域とPウエル間N＋型領域を形成する。総ドーズ量は例えば10１４〜10１６/cm２である。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
次に例えば1000〜1800℃での熱処理を行い、注入した不純物を活性化させる。
次にゲート絶縁膜を1200℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極を形成する。次に層間膜としてCVD酸化膜を堆積する。
その後、層間膜に対しN＋型ソース領域及びP＋型コンタクト領域上にコンタクトホールを開孔し、ソース電極を形成する。また、N＋基板裏面にドレイン電極として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、上記従来のSiCパワーMOSFETが完成する。
【０００６】
【発明が解決しようとする課題】
上記従来のSiCパワーMOSFETの問題点を以下に説明する。
上記のように、イオン注入によってP型ウエル領域を形成する従来のSiCパワーMOSFETでは、上記のウエル領域を形成する工程においてウエル領域を十分に深く形成することが難しい。それゆえパンチスルーが起きるのを防ぐために、通常P型ウエル領域のP型不純物濃度は大きくなるように設計されている。
ところで上記の窒素イオンをイオン注入して、N−型蓄積型チャネル領域とPウエル間N＋型領域を形成する工程において、P型不純物を補償してN−型蓄積型チャネル領域を形成するためには、半導体基体中に注入する窒素イオンの濃度が、P型ウエル領域のP型不純物濃度以上となるようにしなくてはならない。それゆえPウエル間N＋型領域のN型不純物濃度は、P型ウエル領域のP型不純物濃度よりも大きく形成される。
しかしながら、ゲート絶縁膜下にこのようなP型ウエル領域よりも不純物濃度の大きいN＋型領域が形成されると、ドレイン電極に高電圧が印加された時、高濃度のN＋型領域にドレイン電界が集中してしまう。その結果半導体素子内部でアバランシェ降伏が起きる以前にゲート絶縁膜がブレークダウンを起こし、所望の耐圧が得られないという問題が生じる。また通常パワーデバイスでは、アバランシェ電流が流れた際に、一定電流まで耐えることが要求されるが、従来のSiC MOSFETではアバランシェ耐量がゲート絶縁膜の絶縁破壊によって規定されてしまい、非常に小さな値となるという問題があった。
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明は、半導体基体に形成される第１導電型のドレイン領域と、該ドレイン領域と接続される第１導電型のドリフト領域と、該ドリフト領域表層に形成される第２導電型のウエル領域と、該ウエル領域内に形成される第１導電型のソース領域と、該ソース領域と接続され前記ウエル領域内でその表層に形成される第１導電型の蓄積型チャネル領域と、該蓄積型チャネル領域と前記ドリフト領域との間の、前記ウエル領域の表層に形成される第２導電型の反転型チャネル領域と、少なくとも該反転型チャネル領域及び前記蓄積型チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、前記ソース領域に接続されるソース電極とを備えている。
【０００８】
【発明の効果】
本発明によれば、高ドレイン電界に対してもゲート絶縁膜に大きな電界がかかることを抑制できる高耐圧半導体装置及びその製造方法を提供することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に従って説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
なお本実施の形態で用いられる炭化珪素（SiC）のポリタイプは4Hが代表的であるが、6H、3C等その他のポリタイプでも構わない。また本実施の形態ではすべてドレイン電極を半導体基板裏面に形成し、ソース電極を基板表面に配置して電流を素子内部に縦方向に流す構造の半導体装置で説明した。しかし例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。
本実施の形態においては、例えばドレイン領域がN型、ウエル領域がP型となるような構成で説明したが、N型、P型の組み合わせはこの限りではなく、例えばドレイン領域がP型、ウエル領域がN型となるような構成にしてもよい。
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【００１０】
（参考例1）
図1は本発明の参考例1の半導体装置を示している。図に示すように、高濃度N＋型SiC基板10上にN−型SiCエピタキシャル領域20が形成されている。そしてエピタキシャル領域20の表層部における所定領域にはP型ウエル領域30が形成され、P型ウエル領域30内にはN＋型ソース領域40とP＋型コンタクト領域50が形成されている。またP型ウエル領域30表層には、N−型蓄積型チャネル領域110が、N＋型ソース領域40と接続されかつ側壁がP型ウエル領域30の側壁とほぼ一致するように形成されている。蓄積型チャネル領域110上にはゲート絶縁膜90を介してゲート電極80が配置され、ゲート電極80は層間絶縁膜70にて覆われている。そしてP＋型コンタクト領域50およびN＋型ソース領域40に接するようにソース電極60が形成されるとともに、N＋型SiC基板10の裏面にはドレイン電極140が形成されている。
【００１１】
この半導体装置の動作について説明する。なお基本的な動作は上記従来のSiCパワーMOSFETのそれと同様である。すなわち、ドレイン電極140とソース電極60との間に電圧が印加された状態で、ゲート電極80に正の電圧が印加されると、ゲート電極80に対向した蓄積型チャネル110の表層に電子の蓄積層が形成される。その結果、ドレイン領域10からエピタキシャル領域20、蓄積型チャネル領域110、ソース領域40を経て、ソース電極60へと電流が流れる。
また、ゲート電極80に印加された電圧を取り去ると、蓄積型チャネル110はP型ウエル領域30とのビルトインポテンシャルによって空乏化される。その結果エピタキシャル領域20から蓄積型チャネル領域110へと電流が流れなくなり、ドレイン電極140とソース電極60との間は電気的に絶縁され、スイッチング機能を示すことになる。
【００１２】
次に、ここで示した半導体装置の製造方法の一例を、図2(a)〜図3(g)の断面図を用いて説明する。
【００１３】
図2(a)の工程においては、N＋型SiC基板10の上に例えば不純物濃度が10１４〜10１８ｃｍ−３、厚さが１〜100μｍのN−型SiCエピタキシャル領域20が形成されている。
図2(b)の工程においては、マスク材150を用いて、例えば100〜1000℃の高温でアルミニウムイオン160を10k〜3MeVの加速電圧で多段注入し、P型ウエル領域30を形成する。総ドーズ量は例えば10１２〜10１６cm−２である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図2(c)の工程においては、同じくマスク材150を用いて、例えば100〜1000℃の高温で窒素イオン161を10k〜1MeVの加速電圧で多段注入し、N−型蓄積型チャネル領域110を形成する。総ドーズ量は例えば10１４〜10１６cm−２である。
図2(d)の工程においては、マスク材151を用いて、例えば100〜1000℃の高温でアルミニウムイオン162を10k〜1MeVの加速電圧で多段注入し、P＋型コンタクト領域50を形成する。総ドーズ量は例えば10１４〜10１６cm−２である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図2(e)の工程においては、マスク材152を用いて例えば100〜1000℃の高温で燐イオン163を10k〜1MeVの加速電圧で多段注入し、N＋型ソース領域40を形成する。総ドーズ量は例えば10１４〜10１６cm−２である。もちろんN型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図2(ｆ)の工程においては、例えば1000〜1800℃での熱処理を行い。注入した不純物を活性化させる。
図3(g)の工程においては、ゲート絶縁膜90を1200℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極80を形成する。次に層間膜70としてCVD酸化膜を堆積する。
その後は特に図示しないが、層間膜70に対しN＋型ソース領域40及びP＋型コンタクト領域50上にコンタクトホールを開孔し、ソース電極60を形成する(図1参照)。また、N＋基板10裏面にドレイン電極140として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、図1に示す半導体装置が完成する。
【００１４】
上記のように本参考例の半導体装置は、半導体基体に形成されるN＋型SiC基板10と、該SiC基板10と接続されて形成されるN−型SiCエピタキシャル領域20と、該SiCエピタキシャル領域20表層の所定領域に形成されるP型ウエル領域30と、該ウエル領域30内に形成されるN＋型ソース領域40と、該ソース領域40と接続されかつ側壁がウエル領域30の側壁とほぼ一致するように形成されるN−型蓄積型チャネル領域110と、少なくとも該蓄積型チャネル領域110上に形成されるゲート絶縁膜90と、該ゲート絶縁膜90上に形成されるゲート電極80と、SiC基板10に接続されるドレイン電極140と、ソース領域40に接続されるソース電極60とを備えている。なお、図1のN＋型SiC基板が特許請求の範囲の第１導電型のドレイン領域に、N−型SiCエピタキシャル領域20が第１導電型のドリフト領域に、P型ウエル領域30が第２導電型のウエル領域に、N＋型ソース領域40が第１導電型のソース領域に、N−型蓄積型チャネル領域110が第１導電型の蓄積型チャネル領域に相当する。この半導体装置においては、ゲート絶縁膜90の下のドレイン電界の及ぶ領域に、P型ウエル領域30よりも高濃度のN＋型領域が形成されないから、従来に比べてゲート絶縁膜90に大きな電界がかからない。その結果半導体装置内部でアバランシェ降伏が起きる前にゲート絶縁膜90がブレークダウンを起こすことを防止でき、素子耐圧が向上する。
また、本参考例の半導体装置の製造方法は、半導体基体上に第１のマスク材150を堆積する工程と、該マスク材150をパターニングする工程とを少なくとも含み、該マスク材150越しに半導体基体中に不純物を導入することで、P型ウエル領域30を形成する工程と、同じくマスク材150越しに半導体基体中に不純物を導入することで、N−型蓄積型チャネル領域110を形成する工程とを順不同に少なくとも含む。したがって、P型ウエル領域30とN−型蓄積チャネル領域110を同一マスクで作製できるから、2枚のマスクを用いてP型ウエル領域とN−型蓄積チャネル領域を形成する従来の製造方法に比べて、より簡単に製造できる。また、P型ウエル領域30内に蓄積型チャネル領域110を自己整合により形成できるので、製造工程が簡単でチャネル抵抗が小さく、かつ高耐圧の半導体装置を提供できる。
また、半導体基体として炭化珪素を用いることでシリコン半導体に比べ、高耐圧性、高キャリア移動度、高飽和ドリフト速度を容易に確保することができる。このため、高速スイッチング素子や大電力用素子に用いることができる。
【００１５】
（実施の形態1）
図4は本発明によって製造される半導体装置の実施の形態1を示している。
図に示すように、高濃度N＋型SiC基板10上にN−型SiCエピタキシャル領域20が形成されている。そしてエピタキシャル領域20の表層部における所定領域にはP型ウエル領域31が形成され、P型ウエル領域31内にはN＋型ソース領域40とP＋型コンタクト領域50が形成されている。またP型ウエル領域31表層には、N＋型ソース領域40と接続されてN−型蓄積型チャネル領域110が形成されている。P型反転型チャネル領域120は、同じくP型ウエル領域31表層に、N−型蓄積型チャネル領域110と接続されて形成されている。反転型チャネル領域120及び蓄積型チャネル領域110上にはゲート絶縁膜90を介してゲート電極80が配置され、ゲート電極80は層間絶縁膜70にて覆われている。そしてP＋型コンタクト領域50およびN＋型ソース領域40に接するようにソース電極60が形成されるとともに、N＋型SiC基板10の裏面にはドレイン電極140が形成されている。
図1に示す参考例1との構造上の相違点は、反転型チャネル領域120が、N−型蓄積型チャネル領域110と接続されてP型ウエル領域31表層に形成されている点である。
【００１６】
この実施の形態の半導体装置の動作について説明する。ドレイン電極140とソース電極60との間に電圧が印加された状態で、ゲート電極80に正の電圧が印加されると、ゲート電極80に対向した蓄積型チャネル110の表層に電子の蓄積層が形成される。また同じくゲート電極80に対向したP型ウエル領域31の表層に反転型チャネル領域120が形成される。その結果、ドレイン領域10からエピタキシャル領域20、反転型チャネル領域120、蓄積型チャネル領域110、ソース領域40を経て、ソース電極60へと電流が流れる。
また、ゲート電極80に印加された電圧を取り去ることによってドレイン電極140とソース電極60との間は電気的に絶縁され、スイッチング機能を示すことになる。
【００１７】
次に、本実施の形態で示した半導体装置の製造方法の一例を、図5(a)〜図6(g)、図7(a)〜(d)の各断面図を用いて説明する。
図5(a)の工程においては、N＋型SiC基板10の上に例えば不純物濃度が10１４〜10１８ｃｍ−３、厚さが１〜100μｍのN−型SiCエピタキシャル領域20が形成されている。
図5(b)の工程においては、例えばCVD酸化膜を用いて、パターン側壁に傾斜（テーパ）が設けられるようにエッチングを行って、マスク材153を形成する。  ここでSiC基板法線方向に対するパターン側壁の傾斜（テーパ）角度を180とすると、180は、形成するウエル領域31の深さや反転型チャネル領域120の長さ、マスク材153の厚さ、ウエル領域31形成に用いる不純物原子が何であるのか、等のプロセスおよびデバイス設計項目を勘案して決定されるが、例えば10〜30°程度が好ましい。
このテーパが形成されたマスク材153を用いて、例えば100〜1000℃の高温でアルミニウムイオン160を10k〜3MeVの加速電圧で多段注入し、P型ウエル領域31を形成する。総ドーズ量は例えば10１２〜10１６cm−２である。この時打ち込まれるアルミニウムイオンの一部は、図中190で示される領域のようにマスク材153のテーパ部分を一部貫通してエピタキシャル領域20に導入され、同じくP型ウエル領域31を形成する。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００１８】
なお、CVD酸化膜のテーパエッチングについて、ここで図７の(a)〜(d)を用いて説明しておく。
図7(a)の工程においては、半導体基板上にCVD酸化膜153を例えば厚さ1.5μｍ程度堆積し、その上にフォトレジスト170を塗布する。
図7(b)の工程においては、フォトレジスト170の一部を露光後、有機溶剤によりパターニングを行って、残ったフォトレジスト170を例えば100℃程度の熱処理によりリフローさせ、図に示すように側壁がなだらかなレジストパターン170を形成する。
図7(c)の工程においては、CF６、SF６、NF３、C2F６等のガスと、及び酸素ガスを用いた条件で、フォトレジスト170とCVD酸化膜153のエッチングの選択比が1となるようにドライエッチングを行って、レジストパターンの傾斜をCVD酸化膜153に転写させる。
図7(d)の工程においては、フォトレジスト170を例えばアッシャー等で除去して、パターン側壁に傾斜（テーパ）が設けられたマスク材153が完成する。
マスク材153の傾斜（テーパ）角度180は、図7(b)においてフォトレジスト170をリフローさせる際の熱処理温度・時間と、およびドライエッチングにおけるエッチングスピードによって決定される。
なお、テーパエッチング法としては、上述したレジストの後退を利用したドライエッチング法以外にも、例えばCHF３ガスを使用してSiC基板温度を0℃程度まで冷却し、フォトレジストマスクでCVD酸化膜のドライエッチングを行って、マスク材153を形成しても良い。また、フォトレジストマスクでCVD酸化膜のエッチングを、例えばHF溶液を用いてウエットエッチングを行う。するとCVD酸化膜は等方的にエッチングされアンダーカットが形成されるので、容易にマスク材153にテーパを設けることができる。
【００１９】
図5(c)の工程においては、同じくマスク材153を用いて、例えば100〜1000℃の高温で窒素イオン161を10k〜1MeVの加速電圧で多段注入し、蓄積チャネル領域110を形成する。総ドーズ量は例えば10１４〜10１６cm−２である。この時窒素イオン161は、深さ方向にウエル領域31よりも浅く注入されるから、窒素イオンの一部がマスク材153のテーパ部分を一部貫通したとしても、P型ウエル領域31の表層の一部分には窒素イオン161は注入されない。つまり図中120で示される領域のように、P型ウエル領域31の表層で蓄積チャネル領域110が形成されない領域がある。これを反転型チャネル領域120とする。
蓄積型チャネル110の形成に用いるN型不純物としては、窒素の他に燐、ヒ素などを用いてもよい。
図5(d)の工程においては、マスク材151を用いて、例えば100〜1000℃の高温でアルミニウムイオン162を10k〜1MeVの加速電圧で多段注入し、P＋型コンタクト領域50を形成する。総ドーズ量は例えば10１４〜10１６cm−２である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
図5(e)の工程においては、マスク材152を用いて例えば100〜1000℃の高温で燐イオン163を10k〜1MeVの加速電圧で多段注入し、N＋型ソース領域40を形成する。総ドーズ量は例えば10１４〜10１６cm−２である。もちろんN型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図5(f)の工程においては、例えば1000〜1800℃での熱処理を行い。注入した不純物を活性化させる。
図6(g)の工程においては、ゲート絶縁膜90を1200℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極80を形成する。次に層間膜70としてCVD酸化膜を堆積する。
その後は特に図示しないが、層間膜70に対しN＋型ソース領域40及びP＋型コンタクト領域50上にコンタクトホールを開孔し、ソース電極60を形成する(図4参照)。また、N＋基板10裏面にドレイン電極140として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、図4に示す実施の形態2としての半導体装置が完成する。
【００２０】
上記のように本実施の形態の半導体装置は、半導体基体に形成されるN＋型SiC基板10と、該SiC基板10と接続されて形成されるN−型SiCエピタキシャル領域20と、該SiCエピタキシャル領域20表層の所定領域に形成されるP型ウエル領域31と、該ウエル領域31内に形成されるN＋型ソース領域40と、該ソース領域40と接続されて、ウエル領域31内でその表層に形成されるN−型蓄積型チャネル領域110と、該蓄積型チャネル領域110とSiCエピタキシャル領域20との間の、ウエル領域31の表層に形成されるP型反転型チャネル領域120と、少なくとも該反転型チャネル領域120及び蓄積型チャネル領域110上に形成されるゲート絶縁膜90と、該ゲート絶縁膜90上に形成されるゲート電極80と、SiC基板10に接続されるドレイン電極140と、ソース領域40に接続されるソース電極60とを備えている。なお、図4のP型反転型チャネル領域120が特許請求の範囲の第２導電型の反転型チャネル領域に相当する。この半導体装置においては、蓄積型チャネル110と接続されて反転型チャネル120が形成されるため、参考例1で示した半導体装置に比べて高ドレイン電界に対する素子リーク電流を少なくできる。特に高温では蓄積型チャネル領域110で素子リーク電流が大きくなるが、本半導体装置は高温でもリーク電流が少ないという特長を有する。
また、本実施の形態の半導体装置の製造方法は、マスク材153のパターニングは、該マスク材153のパターン側壁に傾斜が設けられるようにエッチングを行う工程である。このような製造方法によれば、P型ウエル領域31とN−型蓄積チャネル領域110を同一マスクで作製する際、Pウエル領域31表層にN−型蓄積チャネル領域110と接続されて反転型チャネル領域120が形成される。このため、参考例1および後述の実施の形態2の製造方法よりも、高ドレイン電界に対する素子リーク電流が少なく、優れた高温特性を有する半導体装置を製造することができる。
また上に示したような製造方法を用いると、P型ウエル領域31と反転型チャネル領域120がセルフアライン（自己整合）的に形成される（図5(c)の工程）。そのため、図4に示す半導体装置をユニットセルとすると、すべてのユニットセルにおいて反転型チャネル領域の形状が等しく形成される。その結果チャネル長のバラツキをなくすことができ、そのバラツキによって発生する素子のオン抵抗の増加や耐圧の低下を防止できる。
【００２１】
（参考例2）
図8は本発明の参考例2の半導体装置を示している。
図に示すように、高濃度N＋型SiC基板10上にN−型SiCエピタキシャル領域20が形成されている。そしてエピタキシャル領域20の表層部における所定領域にはP型ウエル領域30が形成され、P型ウエル領域30内にはN＋型ソース領域40とP＋型コンタクト領域50が形成されている。またP型ウエル領域30表層には、N−型蓄積型チャネル領域110が、N＋型ソース領域40と接続されかつ側壁がP型ウエル領域30の側壁とほぼ一致するように形成されている。さらにPウエル間低濃度N型領域130が、蓄積型チャネル領域110と接続されてエピタキシャル領域20の表層部に形成されている。蓄積型チャネル領域110上にはゲート絶縁膜90を介してゲート電極80が配置され、ゲート電極80は層間絶縁膜70にて覆われている。そしてP＋型コンタクト領域50およびN＋型ソース領域40に接するようにソース電極60が形成されるとともに、N＋型SiC基板10の裏面にはドレイン電極140が形成されている。
図1に示す参考例1との構造上の相違点は、エピタキシャル領域20の表層部に蓄積型チャネル110と接続されて、Pウエル間低濃度N型領域130が形成されている点である。
【００２２】
次に本参考例で示した半導体装置の製造方法の一例を、図2(a)〜(e)、図9(a)〜(c)の断面図を用いて説明する。
図2(a)〜(e)の工程は参考例1で説明した工程と同様であるから、その説明を省略する。
図9の工程においては、マスク材154を用いて、例えば100〜1000℃の高温で窒素イオン164を10k〜1MeVの加速電圧で多段注入し、Pウエル間低濃度N型領域130を形成する。総ドーズ量は例えば10１４〜10１５cm−２である。N型不純物としては、窒素の他に燐、ヒ素などを用いてもよい。
なお各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図9(b)の工程においては、例えば1000〜1800℃での熱処理を行い。注入した不純物を活性化させる。
図9(c)の工程においては、ゲート絶縁膜90を1200℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極80を形成する。次に層間膜70としてCVD酸化膜を堆積する。
その後は特に図示しないが、層間膜70に対しN＋型ソース領域40及びP＋型コンタクト領域50上にコンタクトホールを開孔し、ソース電極60を形成する(図8参照)。また、N＋基板10裏面にドレイン電極140として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、図8に示す参考例2としての半導体装置が完成する。
【００２３】
上記のように本参考例の半導体装置は、半導体基体に形成されるN＋型SiC基板10と、該SiC基板10と接続されて形成されるN−型SiCエピタキシャル領域20と、該SiCエピタキシャル領域20表層の所定領域に形成されるP型ウエル領域30と、該ウエル領域30内に形成されるN＋型ソース領域40と、該ソース領域40と接続されかつ側壁がウエル領域30の側壁とほぼ一致するように形成されるN−型蓄積型チャネル領域110と、該蓄積型チャネル領域110と接続されてSiCエピタキシャル領域20の表層に形成される、該SiCエピタキシャル領域20よりも高濃度でかつウエル領域30におけるP型不純物濃度よりも低濃度の、Pウエル間低濃度N型領域130と、少なくとも該蓄積型チャネル領域110上に形成されるゲート絶縁膜90と、該ゲート絶縁膜90上に形成されるゲート電極80と、SiC基板10に接続されるドレイン電極140と、ソース領域40に接続されるソース電極60とを備えている。なお、図8のPウエル間低濃度N型領域130が特許請求の範囲の第１導電型のウエル間低濃度領域に相当する。この半導体装置におけるPウエル間低濃度N型領域130のN型不純物濃度は、エピタキシャル領域20よりも高濃度でかつP型ウエル領域30におけるP型不純物濃度よりも低濃度となるように形成される。このため、高ドレイン電界が加わった時でもゲート絶縁膜90に3MVcm−１以上の高電界が印加されない。本半導体装置では、このようなN型領域130をゲート絶縁膜90下の領域に形成することで、高ドレイン電界に対してゲート絶縁膜90に大きな電界がかかることを抑制しつつ、参考例1の半導体装置よりも、さらにオン抵抗を低減することができる。
また、本参考例の半導体装置の製造方法は、参考例1の半導体装置の製造方法に加え、半導体基体上に第２のマスク材154を堆積する工程と、該マスク材154をパターニングする工程と、該マスク材154越しに半導体基体中に不純物を導入することで、Pウエル間低濃度N型領域130を形成する工程とを少なくとも含む。このような製造方法によれば、ゲート絶縁膜90下の領域にSiCエピタキシャル領域20よりも高濃度でかつP型ウエル領域30におけるP型不純物濃度よりも低濃度のN型不純物濃度を有するPウエル間低濃度N型領域130が形成されるから、高ドレイン電界に対してゲート絶縁膜90に大きな電界がかかることを抑制しつつ、参考例1の半導体装置よりも、さらにオン抵抗を低減した半導体装置を製造することができる。
【００２４】
（実施の形態2）
図10は本発明によって製造される半導体装置の実施の形態2を示している。
図に示すように、高濃度N＋型SiC基板10上にN−型SiCエピタキシャル領域20が形成されている。そしてエピタキシャル領域20の表層部における所定領域にはP型ウエル領域31が形成され、P型ウエル領域31内にはN＋型ソース領域40とP＋型コンタクト領域50が形成されている。またP型ウエル領域31表層には、N＋型ソース領域40と接続されてN−型蓄積型チャネル領域110が形成されている。反転型チャネル領域121は、同じくP型ウエル領域31表層に、N−型蓄積型チャネル領域110と接続されて形成されている。さらにPウエル間低濃度N型領域131が、反転型チャネル領域121と接続されてエピタキシャル領域20の表層部に形成されている。反転型チャネル領域121及び蓄積型チャネル領域110上にはゲート絶縁膜90を介してゲート電極80が配置され、ゲート電極80は層間絶縁膜70にて覆われている。そしてP＋型コンタクト領域50およびN＋型ソース領域40に接するようにソース電極60が形成されるとともに、N＋型SiC基板10の裏面にはドレイン電極140が形成されている。
図4に示す実施の形態1との構造上の相違点は、エピタキシャル領域20の表層部に反転型チャネル領域121と接続されて、Pウエル間低濃度N型領域131が形成されている点である。
【００２５】
次に本実施の形態で示した半導体装置の製造方法の一例を、図5(a)〜(e)、図11(a)〜(c)の断面図を用いて説明する。
図5(a)〜(e)の工程は実施の形態1で説明した工程と同様であるから、その説明を省略する。
図11(a)の工程においては、マスク材154を用いて、例えば100〜1000℃の高温で窒素イオン165を10k〜1MeVの加速電圧で多段注入し、Pウエル間低濃度N型領域131を形成する。総ドーズ量は例えば10１４〜10１５cm−２である。この時反転型チャネル領域120にも窒素イオンが注入され（反転型チャネル領域121とする）、P型不純物の一部が窒素イオンにより補償される。注入される窒素イオン165の量は、反転型チャネル領域120におけるP型不純物濃度を超えない範囲とする。なおN型不純物としては、窒素の他に燐、ヒ素などを用いてもよい。
各領域を形成するイオン注入を行う順番については、本例で示す限りではない。
図11(b)の工程においては、例えば1000〜1800℃での熱処理を行い。注入した不純物を活性化させる。
図11(c)の工程においては、ゲート絶縁膜90を1200℃程度での熱酸化により形成し次に例えば多結晶シリコンによりゲート電極80を形成する。次に層間膜70としてCVD酸化膜を堆積する。
その後は特に図示しないが、層間膜70に対しN＋型ソース領域40及びP＋型コンタクト領域50上にコンタクトホールを開孔し、ソース電極60を形成する(図10参照)。また、N＋基板10裏面にドレイン電極140として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、図10に示す実施の形態2としての半導体装置が完成する。
【００２６】
上記のように本実施の形態の半導体装置は、半導体基体に形成されるN＋型SiC基板10と、該SiC基板10と接続されて形成されるN−型SiCエピタキシャル領域20と、該SiCエピタキシャル領域20表層の所定領域に形成されるP型ウエル領域31と、該ウエル領域31内に形成されるN＋型ソース領域40と、該ソース領域40と接続されて、ウエル領域31内でその表層に形成されるN−型蓄積型チャネル領域110と、該蓄積型チャネル領域110とSiCエピタキシャル領域20との間の、ウエル領域31の表層に形成されるP型反転型チャネル領域121と、該P型反転型チャネル領域121と接続されてSiCエピタキシャル領域20の表層に形成される、該SiCエピタキシャル領域20よりも高濃度でかつウエル領域31におけるP型不純物濃度よりも低濃度の、Pウエル間低濃度N型領域131と、少なくとも該反転型チャネル領域121及び蓄積型チャネル領域110上に形成されるゲート絶縁膜90と、該ゲート絶縁膜90上に形成されるゲート電極80と、SiC基板10に接続されるドレイン電極140と、ソース領域40に接続されるソース電極60とを備えている。この半導体装置においては、ゲート絶縁膜90下の領域にSiCエピタキシャル領域20よりも高濃度でかつP型ウエル領域31におけるP型不純物濃度よりも低濃度のN型不純物濃度を有するPウエル間低濃度N型領域131が形成されるから、高ドレイン電界に対してゲート絶縁膜90に大きな電界がかかることを抑制しつつ、実施の形態1の半導体装置よりも、さらにオン抵抗を低減することができる。
また、この半導体装置におけるPウエル間低濃度N型領域131は、エピタキシャル領域20よりも高濃度でかつP型ウエル領域31におけるP型不純物濃度よりも低濃度となるように形成される。このため、高ドレイン電界が加わった時でもゲート絶縁膜90に3MVcm−１以上の高電界が印加されない。本半導体装置では、このようなN型領域131をゲート絶縁膜90下の領域に形成することで、高ドレイン電界に対してゲート絶縁膜90に大きな電界がかかることを抑制しつつ、実施の形態1の半導体装置よりも、さらにオン抵抗を低減することができる。
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】  本発明の参考例1を示す断面図
【図２】  本発明の参考例1の製造工程を示す断面図
【図３】  本発明の参考例1の製造工程を示す断面図
【図４】  本発明の実施の形態1を示す断面図
【図５】  本発明の実施の形態1の製造工程を示す断面図
【図６】  本発明の実施の形態1の製造工程を示す断面図
【図７】レジストの後退を利用したテーパエッチングの工程説明図
【図８】  本発明の参考例2を示す断面図
【図９】  本発明の参考例2の製造工程を示す断面図
【図１０】  本発明の実施の形態2を示す断面図
【図１１】  本発明の実施の形態2の製造工程を示す断面図
【符号の説明】
10・・・N＋型SiC基板
20・・・N−型SiCエピタキシャル領域
30、31・・・P型ウエル領域
40・・・N＋型ソース領域
50・・・P＋型コンタクト領域
60・・・ソース電極
70・・・層間膜
80・・・ゲート電極
90・・・ゲート絶縁膜
110・・・N−型蓄積型チャネル領域
120、121・・・P型反転型チャネル領域
130、131・・・Pウエル間低濃度N型領域
140・・・ドレイン電極
150、151、152、153、154・・・マスク材
160、162・・・アルミニウムイオン注入
161、164、165、166・・・窒素イオン注入
163・・・燐イオン注入
170・・・フォトレジスト
180・・・マスク材テーパ角度
190・・・マスク材を貫通したイオンにより形成されたP型ウエル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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