(57)【特許請求の範囲】
【請求項１】
複数の送受信ユニットを有し、
前記複数の送受信ユニットの各々は、それぞれ対応して設けられた複数の受信部、中継部及び送信部を有し、
前記受信部は、受信したパケットを送信すべき送信部を決定して、その送信部を備えた送受信ユニット上の対応する当該中継部のみへパケットを送り出し、
前記パケットを受けた中継部は、前記パケットを一時格納し、前記決定に応じて同じ送受信ユニット上の送信部のみへ送り出すよう構成されているパケット交換装置。
【請求項２】
前記中継部は、前記複数の送受信ユニット上の対応する当該受信部からの各パケットを同時に受け入れて一時格納するよう構成されている請求項１に記載のパケット交換装置。
【請求項３】
前記中継部は、前記複数の送受信ユニット上の対応する当該受信部からの各パケットをそれぞれ同時に受け入れて一時保持する複数の受信データ保持手段と、
前記複数の受信データ保持手段の各々が保持したデータを格納する格納手段とを有し、
前記受信データ保持手段が保持したデータを、次にデータを保持する前に前記格納手段に格納するよう構成されている請求項２に記載のパケット交換装置。
【請求項４】
前記中継部は、同じ送受信ユニット上の複数の送信部のいずれかに、それぞれ送るべき各パケットを同時に送り出し可能である請求項１から３のいずれか１つに記載のパケット交換装置。
【請求項５】
前記中継部は、同じ送受信ユニット上の複数の送信部のそれぞれに送るべき各パケットを保持する複数の送信データ保持手段を有し、
前記送信データ保持手段は、データを送り出しているときに次に送り出すべきデータを保持するよう構成されている請求項４に記載のパケット交換装置。
【請求項６】
前記受信部は、受信したパケットを送信すべき送信部を示す送信部情報を前記パケットに付加して前記中継部に出力し、
前記中継部は、前記受信部が付加した送信部情報が示す送信部にパケットを格納していることを通知し、
前記受信部は、前記通知した前記中継部にパケットを送り出すよう構成されている請求項１から５のいずれか１つに記載のパケット交換装置。
【請求項７】
前記受信部は、受信したパケットをシリアルデータとして前記中継部に送り出し、前記中継部は、前記受信部から受け入れたシリアルデータをパラレルデータに変換して保持するよう構成されている請求項１から６のいずれか１つに記載のパケット交換装置。
【請求項８】
前記中継部は、前記パラレルデータをシリアルデータに変換し前記送信部に送り出すよう構成されている請求項７に記載のパケット交換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パケット交換装置に関し、特に可変長パケットを送受信する高速の送受信部を多数具備した通信ノードに使用して好適なパケット交換装置に関する。
【０００２】
【従来の技術】
近年、パケット通信による音声通話や動画像の配信サービスやインターネットを用いた高速通信の要求が高まっており、高スループットで多数の送受信部を備えたパケット交換装置が求められている。
【０００３】
従来、この種の装置として、特開２０００−２３２４８２号公報に記載の構成のものが知られ、その構成を図１１に示す。図１１に示すように、各受信部９０１（９０１１〜９０１ｎ）はｎ個の送信部９０２（９０２１〜９０２ｎ）の各々に対応して、受信したパケットを記憶するｎ個のキュー９０３（９０３１１〜９０３１ｎ）〜（９０３ｎ１〜９０３ｎｎ）と、受信したパケットをそのヘッダ情報に応じてパケットを送信する送信部９０２を特定し、その送信部９０２に対応するキュー９０３へパケットを振り分ける出力方路振分部９００（９００１〜９００ｎ）と、上記ｎ個のキュー９０３のいずれかのキュー９０３を選択しキュー９０３に記憶されているパケットのセルスイッチ９０５への出力を許可する出力キュー選択部９１６（９１６１〜９１６ｎ）とを有する。また各送信部９０２には１つのキュー９０４（９０４１〜９０４ｎ）を設け、コアスイッチ９０６から受け取ったパケットを記憶できるようになっている。
【０００４】
キュー９０３内部には、受信パケットが装置内ヘッダ９１８を先頭に固定長のセル９１７に分解され記憶されており、パケット長がセル長の整数倍に満たない場合は最後のセルにＰＡＤ９１９が挿入されている。装置内ヘッダ９１８にはヘッダに続き各々のキュー９０３に対応する送信部９０２の番号とパケットのパケット長を示す情報が搭載されている。
【０００５】
コアスイッチ９０６に設けたスケジューラ９１１は、送信部９０２に設けたキュー９０４の空き状態を常時監視し、各出力キュー選択部９１６へ、その空き状態を常時通知し、出力キュー選択部９１６はキュー９０４が空き状態にある送信部９０２に対応したキュー９０３を選択する。またスケジューラ９１１は各受信部９０１がセルスイッチ９０５へ出力するセルの装置内ヘッダ９１８に搭載された送信部９０２の番号に応じ送信部９０２とセルを出力した受信部９０１とをセルスイッチ９０５にて接続し、キュー９０３が１パケット分のセルを全て出力し終わると接続を開放する。スケジューラ９１１と出力キュー選択部９１６は上述の操作を繰り返し、キュー９０３に記憶したパケットを送信部に設けたキュー９０４へ送る構成となっている。
【０００６】
【発明が解決しようとする課題】
上述したように、従来のパケット交換装置では、出力キュー選択部９１６が複数のキュー９０３のいずれか１つを選択しセルスイッチ９０５へパケットを出力する構成となっている。このため、図１２（ａ）に示すようにキュー９０３１１がキュー９０４１へパケットを出力し、図１２（ｂ）に示すように１パケット分のセルを全て出力し終わり接続が開放されると、パケットを受けていたキュー９０４１は空き状態となる。このときキュー９０４１に対応するキュー９０３２１と９０３３１に記憶されたパケットは、キュー９０３２１又はキュー９０３３１のいずれかが１パケット分のセルを全て出力し終わるまでセルスイッチ９０５に出力されないので、キュー９０４１は空き状態となる。
【０００７】
また、スケジューラ９１１は、いったんキュー９０４が空き状態になってから、各受信部９０１がセルスイッチ９０５に出力した装置内ヘッダ９１８を調べ、キュー９０４に接続する受信部９０１を決定しセルスイッチ９０５にて接続するよう処理をするので、上述の処理中もキュー９０４の空き状態は継続する。
【０００８】
また、上述した従来のパケット交換装置に接続する機器が少数で、送信部９０２と受信部９０１とを前記機器の数量に応じてパケット交換装置に設置可能な最大数より少なく設けてある場合でも、スケジューラ９１１は、パケット交換装置に設置可能な最大数のキュー９０４の空き状態を常時監視する機能と、監視結果をパケット交換装置に設置可能な最大数の受信部９０１に通知する機能とを必要とし、さらに最大数の受信部９０１がセルスイッチ９０５に出力した装置内ヘッダ９１８に応じセルスイッチ９０５の接続の処理が必要な大規模な構成となる。
【０００９】
ところで、上述の問題を解決したパケット交換装置の構成の例を図１３及び図１４に示す。図１３、図１４にそれぞれ示すパケット交換装置は、パケットを受信する受信部６１１、６１２とパケットを送信する送信部６２１、６２２とを８個づつ備えている。図１３の構成のパケット交換装置は、パケット交換装置が備える全ての受信部６１１からパケットを受け入れキューイングできる記憶部６９１を各々の送信部６２１に設けており、受信部６１１は受信したパケットを送信すべき送信部６２１へ送り出し、送信部６２１は、内部に設けた記憶部６９１にキューイングされたパケットを送信するようになっている。
【００１０】
また図１４の構成のパケット交換装置は、各々の受信部６１２に、受信したパケットを送信すべき送信部６２２別にキューイングできる記憶部６９２を設けており、記憶部６９２は、空き状態の送信部６２２へキューイングしたパケットを送り出し、そのパケットを送信部６２２が送信するように構成されている。
【００１１】
しかしながら、上述のパケット交換装置では、全ての受信部６１１、６１２と送信部６２１、６２２とを互いに接続した構成となっている。このため、多数の受信部６１１、６１２と送信部６２１、６２２とを備えたパケット交換装置は、受信部６１１、６１２の数と送信部６２１、６２２の数の積に相当する膨大な配線を内部に必要とするという問題点がある。また、スループットの高いパケット交換装置を得るために受信部６１１、６１２から送信部６２１、６２２へ送り出すデータのビットレートを高速にすると、各々の配線が発する電磁波によりノイズが発生しデータが誤りやくなり、また、データ誤りを防ぐように各々の配線にシールドを施すなど対策し電磁波の影響を防ぐようにすると、製品のコスト高を招いてしまう。また、ビットレートを高速化せずに各々の配線をパラレル配線にしデータ誤りを防ぐようにした場合、さらに膨大な配線を装置内に必要とする。
【００１２】
また、図１４に示す構成のパケット交換装置に備えた各々の受信部６１２に設けられている記憶部６９２は、空き状態の全ての送信部６１２に同時にパケットを送り出せるので、記憶部６９２には各々の送信部６１２へ当該記憶部６９２が送り出すデータのビットレートと送信部６１２の数との積に相当する速度で読み出し可能な高速のメモリを要する。さらに記憶部６９２は、内部に備えた全てのキューの状態と各々のキューに対応する送信部６１２の空き状態を常時監視する必要がある。
【００１３】
同様に、図１３に示す構成のパケット交換装置に備えた各々の送信部６２１に設けられている記憶部６９１は、全ての受信部６１１から同時にパケットを受け入れるので、記憶部６９１には各々の受信部６１１が送り出すデータのビットレートと受信部６１１の数との積に相当する速度で書き込み可能なメモリを要する。
【００１４】
よって本発明は、上述した従来の問題点に鑑み、受信部と送信部とを接続する配線本数を低減し、高速の書き込み又は読み出し可能なメモリを必要としないパケット交換装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は上記目的を達成するために、複数の送受信ユニットを有し、
前記複数の送受信ユニットの各々は、それぞれ対応して設けられた複数の受信部、中継部及び送信部を有し、
前記受信部は、受信したパケットを送信すべき送信部を決定して、その送信部を備えた送受信ユニット上の対応する当該中継部のみへパケットを送り出し、
前記パケットを受けた中継部は、前記パケットを一時格納し、前記決定に応じて同じ送受信ユニット上の送信部のみへ送り出すことを特徴とする。
上記構成により、受信部は、受信したパケットを送信すべき送信部を備えた送受信ユニット上の対応する当該中継部のみへパケットを送り出すとともに、パケットを受けた中継部は、同じ送受信ユニット上の送信部のみへ送り出すので、受信部と送信部とを接続する配線本数を低減することができ、また、中継部は、高速の書き込み又は読み出し可能なメモリを必要としない。さらに、中継部からパケットを受けた送信部は、パケットを一時格納するメモリを省略することも可能になる。
【００１６】
本発明は、請求項１に記載のパケット交換装置において、前記中継部が、前記複数の送受信ユニット上の対応する当該受信部からの各パケットを同時に受け入れて一時格納することを特徴とする。
上記構成により、受信部は受信したパケットを一時格納する必要がない。
【００１７】
また本発明は、請求項２に記載のパケット交換装置において、前記中継部が、
前記複数の送受信ユニット上の対応する当該受信部からの各パケットをそれぞれ同時に受け入れて一時保持する複数の受信データ保持手段と、
前記複数の受信データ保持手段の各々が保持したデータを格納する格納手段とを有し、
前記受信データ保持手段が保持したデータを、次にデータを保持する前に前記格納手段に格納することを特徴とする。
上記構成により、中継部は、受信部から受けたパケットを損なうことなく保持することができる。
【００１８】
また本発明は、請求項１から３のいずれか１つに記載のパケット交換装置において、前記中継部が、同じ送受信ユニット上の複数の送信部のいずれかにそれぞれ送るべき各パケットを同時に送り出し可能であることを特徴とする。
上記構成により、スループットを向上させることができる。
【００１９】
また本発明は、請求項４に記載のパケット交換装置において、前記中継部が、同じ送受信ユニット上の複数の送信部のそれぞれに送るべき各パケットを保持する複数の送信データ保持手段を有し、
前記送信データ保持手段は、データを送り出しているときに次に送り出すべきデータを保持することを特徴とする。
上記構成により、中継部が送信部にデータを中断することなく送り出すことができるので、送信部は中継部からのデータを加工する必要がない。
【００２０】
また本発明は、請求項１から５のいずれか１つに記載のパケット交換装置において、前記受信部が、受信したパケットを送信すべき送信部を示す送信部情報を前記パケットに付加して前記中継部に出力し、
前記中継部が、前記受信部が付加した送信部情報が示す送信部にパケットを格納していることを通知し、
前記受信部が、前記通知した前記中継部にパケットを送り出すよう構成されていることを特徴とする。
上記構成により、送信部は、中継部からの通知を受け確実に自己が送信すべきパケットを格納している中継部を検知でき、通知する中継部のいずれかにパケットを送り出すように指示するので、複数の中継部が１つの送信部へ同時にパケットを送り出すことがない。また、送信部は単に、指示した中継部が送り出したパケットを送信すればよく、送信部に送信待ちのパケットを格納する手段を設けずに構成できる。
【００２１】
また本発明は、請求項１から６のいずれか１つに記載のパケット交換装置において、前記受信部が、受信したパケットをシリアルデータとして前記中継部に送り出し、前記中継部が、前記受信部から受け入れたシリアルデータをパラレルデータに変換して保持することを特徴とする。
上記構成により、受信部と中継部の間の配線本数を低減することができ、また、中継部は複数ビットのデータを１クロックの高速で保持することができる。
また本発明は、請求項７に記載のパケット交換装置において、前記中継部が、前記パラレルデータをシリアルデータに変換し前記送信部に送り出すことを特徴とする。
上記構成により、中継部と送信部の間の配線本数を低減することができ、また、中継部は保持した複数ビットのデータを１クロックの高速で読み出すことができる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
＜基本構成＞
図１に示すパケット交換装置は、複数（ｍ個）の送受信ユニット５０（５０１〜５０ｍ）を有し、各送受信ユニット５０は、それぞれ対応して設けられた複数（ｎ個）の受信部６１と、中継部５１と送信部６２とを備えている。そして、図１、図２に詳しく示すように、ｑ番目の送受信ユニット５０上のｐ番目の受信部６１（ｐ，ｑ）がｒ番目の送受信ユニット５０上のｓ番目の送信部６２（ｓ，ｒ）にパケットを渡す場合、受信部６１（ｐ，ｑ）は、ｒ番目の送受信ユニット５０上の当該中継部５１（ｐ，ｒ）のみにパケットを渡し、中継部５１（ｐ，ｒ）は当該送受信ユニット５０上のｓ番目の送信部６２（ｓ，ｒ）のみにパケットを渡すように構成されている。ここで、
ｐ，ｓ＝１〜ｎ、
ｑ，ｒ＝１〜ｍ
である。
【００２３】
上記構成により、受信部６１（ｐ，ｑ）は、各々の送受信ユニット５０の当該受信部６１に対応する中継部５１（ｐ，ｒ）にパケットを送り出し可能であればよいので、全ての送信部６２へ直にパケットを送り出す必要がない。また送信部６２（ｓ，ｒ）は、当該送信部６２を備える送受信ユニット５０の中継部５１  （ｐ，ｒ）からパケットを受け入れ可能であればよいので、全ての受信部６１が送り出したパケットを直に受け取る必要がない。よって全ての受信部６１と全ての送信部６２と直に接続する必要がないので装置内部の配線本数が低減できる。
【００２４】
また、受信部６１は、受信したパケットを送信すべき送信部６２を決定して、その送信部６２を備えた送受信ユニット５０の当該受信部６１に対応する中継部５１へパケットを送り出し、中継部５１は、前記決定に応じてパケットを送信すべき送信部６２へパケットを送り出す構成としたので、中継部５１は、パケットを送信すべき送信部６２を決定する格別の手段を必要としない構成とすることができる。
【００２５】
また、受信部６１は、受信したパケットを送信すべき送信部６２を示す送信部情報５６をパケットに付加し、中継部５１は、送信部情報５６が示す送信部６２へパケットを送り出す構成とした。
上記構成により、中継部５１は、受信部６１が決定したパケットを送信すべき送信部６２を送信部情報５６により確実に検知し、送信部情報５６が示す送信部６２へパケットを送り出すことができる。
【００２６】
また、中継部５１は、受信部６１から受け入れたパケットを格納可能であって、前記格納したパケットを送信部６２へ送り出す構成とした。
上記構成により、中継部５１は、受信部６１から受け入れたパケットを中継部５１に格納可能なので、格納したパケットは送信部６２が受け入れ可能なときに送り出せばよく、確実にパケットを中継することができる。
【００２７】
また、中継部５１は、受信部６１から受け入れたパケットを送信すべき送信部６２を判別可能に格納する構成とした。
上記構成により、中継部５１は、格納したパケットを送信すべき送信部６２を判別し、その送信部６２に確実に送り出すことができる。
【００２８】
また、中継部５１は、複数の受信部６１から同時にパケットを受け入れ可能な構成とした。
上記構成により、受信部６１は、他の受信部６１が中継部５１にパケットを送り出しているときに中継部５１にパケットを送り出しても、中継部５１はパケットを受け入れるので、受信したパケットを格納する格別の手段を必要としない構成とすることができる。
【００２９】
また、中継部５１は図３に示すように、受け入れたデータを保持するために、各々の受信部６１（１）〜６１（ｍ）に対応した複数の受信データ保持手段７３（１）〜７３（ｍ）と、
複数の受信データ保持手段７３（１）〜７３（ｍ）の各々が保持したデータを格納する格納手段（メモリ）７４０をさらに有する構成とした。
上記構成により、各々の受信部６１（１）〜６１（ｍ）に対応する受信データ保持手段７３（１）〜７３（ｍ）が同時にデータを保持でき、確実に複数の受信部６１（１）〜６１（ｍ）から同時にパケットを受け入れ格納することができる。
【００３０】
また、中継部５１は、受信データ保持手段７３が次にデータを保持する前に、受信データ保持手段７３に保持したデータを前記格納手段７４０に格納する構成とした。
上記構成により、受信データ保持手段７３が保持したデータを損なうことなく格納手段７４０に格納することができるので、中継部５１は、確実に送信部６２へパケットを中継できる。
【００３１】
また、中継部５１は、受信部６１が付加した送信部情報５６が示す送信部６２へパケットを格納していることを通知し、
送信部６２は、前記通知する中継部５１のいずれかにパケットを送り出すように指示し、
中継部５１は、前記指示する前記送信部６２へ送信部６２が送信すべきパケットを送り出す構成とした。
【００３２】
上記構成により、送信部６２は、中継部５１からの通知を受け確実に自己が送信すべきパケットを格納している中継部５１を検知でき、通知する中継部５１のいずれかにパケットを送り出すように指示するので、複数の中継部５１が同一の送信部６２へ同時にパケットを送り出すことがなく、送信部６２は指示した中継部５１が送り出したパケットを送信すればよく、送信部６２に送信待ちのパケットを格納する手段を設けずに構成できる。
【００３３】
また、中継部５１は、複数の送信部６２の各々が送信すべきパケットを同時に送り出し可能な構成とした。
上記構成により、中継部５１は、いずれかの送信部６２へパケットを送り出しているときでも、他の送信部６２へパケットを送り出すことができるので、パケット交換機のスループットを向上させることができる。
【００３４】
また、中継部５１は、送信部６２に送り出すデータをあらかじめ保持する送信データ保持手段７６（１）〜７６（ｎ）を送信部６２（１）〜６２（ｎ）の各々に対応して有する構成とした。
上記構成により、送信部６２の各々に対応する各送信データ保持手段７６に送信部６２に送り出すデータがあらかじめ保持されているので、中継部５１は、複数の送信部６２の各々が送信すべきパケットを同時に送り出し可能である。
【００３５】
また、中継部５１は、前記指示する送信部６２が送信すべきパケットのデータを格納手段７４０から取り出し、送信部６２に対応する送信データ保持手段７６に保持させる構成とした。
上記構成により、中継部５１は、格納手段７４０に格納されたパケットの送り出しを指示する送信部６２が送信すべきデータを、確実に送信部６２へ送り出すことができる。
【００３６】
また、中継部５１は、各送信データ保持手段７６（１）〜７６（ｎ）に保持したデータをそれぞれ、対応する各送信部６２に送り出す送信データ送出手段７４（１）〜７４（ｎ）を有し、
各送信データ送出手段７４がデータを送り出しているときに、送信データ送出手段７４が次に送り出すべきデータを送信データ保持手段７６に保持させる構成とした。
上記構成により、送信データ送出手段７４はパケットを中断することなく送信部６２へ送出できるので、送信部６２には中継部５１から受け入れたデータを加工する格別の手段を必要としない。
【００３７】
また、受信部６１は、受信したパケットをシリアルデータとして中継部５１に送り出すものであって、
受信データ保持手段７３は、受信部６１から受け入れたシリアルデータをパラレルデータに変換し保持する構成（図３のｓ／ｐ）とした。
上記構成により、格納手段７４０が中継部５１に受信したパケットを送り出すための配線を削減でき、受信データ保持手段７３が保持した複数ビットのデータを１クロックで格納することができる。
【００３８】
また、中継部５１は、格納したパケットをシリアルデータとして送信部６２に送り出すものであって、
送信データ送出手段７４は、送信データ保持手段７６が保持したパラレルデータをシリアルデータに変換して送信部６２に送り出す構成（図３のｐ／ｓ）とした。
上記構成により、中継部５１が格納したパケットを送信部６２へ送り出すための配線を削減でき、格納手段７４０は、格納した複数ビットのデータを１クロックで送信データ保持手段７６に保持させることができる。
【００３９】
＜詳細な構成、動作の説明＞
以下、本発明のパケット交換装置の構成、動作を詳しく説明する。図１に示すように、パケット交換装置は、ｍ個の送受信ユニット５０を備え、各送受信ユニット５０が受信部６１と送受信部６２とをｎ個備えた構成となっている。各々の送受信ユニット５０は、ｎ個の中継部５１をさらに備え、中継部５１は、各々の送受信ユニット５０に備えられた当該中継部５１に対応する受信部６１により受信されたパケットを、受信シリアルバス６５を介し受け入れ可能に接続されている。
【００４０】
受信部６１は、受信したパケット５５を送信すべき送信部６２を決定し、その送信部６２を備えた送受信ユニット５０に備えられている中継部５１へパケット５５を送り出すようになっている。このとき受信部６１は、送信部６２を示す送信部情報５６をパケット５５に付加する。パケット５５を受け入れた中継部５１は、パケット５５に付加された送信部情報５６が示す送信部６２へパケット５５を送り出し、送信部６２は、中継部５１から受け入れたパケット５５を送信するようになっている。
【００４１】
図２に、受信部６１（ｐ，ｑ）が受信したパケット５５を、送信部６２（ｓ，ｒ）が送信する例を示す。図中「ｔｏ〜」は「〜へ」を、「ｆｒｏｍ〜」は「〜から」を示す。受信部６１（ｐ，ｑ）は、第ｑ番目の送受信ユニット５０ｑに第ｐ番目の受信部６１として備えられており、送信部６２（ｓ，ｒ）は第ｒ番目の送受信ユニット５０ｒに第ｓ番目の送信部６２として備えられている。ここで、図２に示すように、受信部６１（ｐ，ｑ）は、各送受信ユニット５０１〜５０ｍに備えられた受信部６１（ｐ，ｑ）に対応するｍ個の中継部５１（ｐ，１）〜５１（ｐ，ｍ）へ受信したパケットをｍ本の受信シリアルバス６５（ｐ，ｑ１）〜６５（ｐ，ｑｍ）を介し送り出し可能に接続されている。
【００４２】
図４に受信部６１の構成を示す。受信部６１（ｐ，ｑ）は、受信したパケット５５を送信すべき送信部６２を決定する送信決定部５２と、自己が受信シリアルバス６５に送出するデータに有効データ情報５７を付加する有効データ情報付加部５３と、受信したパケットを送出する受信シリアルバス６５を選択するセレクタ５４とを有する。
【００４３】
有効データ情報付加部５３は、１バイト単位に区切られたパケットのデータの末尾に１ビットの有効データ情報５７を付加し、受信部６１が受信シリアルバス６５にデータを送出していないときには有効データ情報５７を付加しないようになっている。中継部５１は有効データ情報５７を検知することにより受信シリアルバス６５上のデータが有効か無効かを判別する。また送信決定部５２は、受信したパケットを送信すべき送信部６２として送信部６２（ｓ，ｒ）に決定すると、第ｓ番目の送信部６２を示す送信部情報５６（ｓ）をパケット５５の先頭バイトに付加し、セレクタ５４に送受信ユニット５０ｒを選択させる。上述のとおり、受信部６１（ｐ，ｑ）が受信したパケットは、第ｒ番目の送受信ユニット５０ｒに第ｐ番目の中継部５１として備えられた中継部５１（ｐ，ｒ）へ受信シリアルバス６５（ｐ，ｑｒ）を介し送り出される。
【００４４】
また図２に示すように、中継部５１（ｐ，ｒ）は、各送受信部５０１〜５０ｍに備えられた中継部５１（ｐ，ｒ）に対応するｍ個の受信部６１（ｐ，１）〜６１（ｐ，ｍ）の各々が受信したパケットをｍ本の受信シリアルバス６５（ｐ，１ｒ）〜６５（ｐ，ｍｒ）を介し受け入れ可能に接続されていて、さらに中継部５１（ｐ，ｒ）に対応するｎ個の送信部６２（１，ｒ）〜６２（ｎ，ｒ）の各々にパケットを送信シリアルバス６６（ｐ１,ｒ）〜６６（ｐｎ,ｒ）を介し送り出し可能に接続されている。
【００４５】
中継部５１（ｐ，ｒ）は、受信部６１（ｐ，ｑ）から送信部情報５６（ｓ）が付加されたパケット５５を受け入れると、パケット５５を中継部５１（ｐ，ｒ）内部に格納し、図１に示すように送信部情報５６（ｓ）が示す第ｓ番目の送信部６２である送信部６２（ｓ，ｒ）へ格納通知情報６８（ｐｓ，ｒ）を送り、送信部６２（ｓ，ｒ）が送信すべきパケット５５を格納していることを通知する。上述の格納通知情報６８により、送信部６２は、自己が送信すべきパケットを格納している中継部５１を検知できるようになっている。
【００４６】
送信部６２は検知した中継部５１のいずれかに送出指示信号６７を送り、格納しているパケットを自己へ送り出すように指示する。図２は、格納通知情報６８（ｐｓ，ｒ）を中継部５１（ｐ，ｒ）から受けた送信部６２（ｓ，ｒ）が中継部５１（ｐ，ｒ）へ送出指示信号６７（ｐｓ，ｒ）を送り、中継部５１（ｐ，ｒ）が送信シリアルバス６６（ｐｓ,ｒ）を介し、パケット５５を送信部６２（ｓ，ｒ）へ送り出す様子を示している。
【００４７】
また、図３に示すように、中継部５１（ｐ，ｒ）は、各送受信ユニット５０１〜５０ｎに備えた中継部５１（ｐ，ｒ）に対応する受信部６１（ｐ，１）〜６１（ｐ，ｍ）から受信シリアルバス６５（ｐ，１ｒ）〜６５（ｐ，ｍｒ）を介し受け入れたデータを受信保持手段（シリアル／パラレル変換部）７３（１）〜７３（ｍ）にて受信パラレルデータ７７（１）１：８〜７７（ｍ）１：８に変換し保持する。受信シリアルバス６５上のデータは、受信シリアルバス６５上のデータにバイト同期したバイト同期パルス７２１に同期して受信パラレルデータ７７上のデータに変換され、次のバイト同期パルス７２１がシリアル／パラレル変換部７３に入力されるまで保持される。各々のシリアル／パラレル変換部７３が受信部６１から受け入れたデータを保持するので、中継部５１は複数の受信部６１から同時にパケットを受け入れ可能な構成となっている。
【００４８】
図３中のＰＬＬ（Phase Locked Loop）回路８１は、受信シリアルバス６５上のデータと送信シリアルバス６６上のデータとにバイト同期したバイト同期パルス７２１をｍ＋ｎ逓倍したメモリアクセスパルス７２３を生成し、バス調停部７５０は、メモリアクセスパルス７２３に同期し、ｍ個のパルスでシリアル／パラレル変換部７３（１）〜７３（ｍ）の各々が保持したデータをメモリ７４０に書き込み、ｎ個のパルスで書き込んだデータを送信データ保持手段７６（１）〜７６（ｎ）の各々に保持させる。図中のRead,  Write,  Addressは、メモリ７４０をそれぞれ、読み出し、書き込み、アドレス指定のために制御する制御信号である。
【００４９】
図５にシリアル／パラレル変換部７３の動作例を示す。受信シリアルバス６５上のデータの各ビットは、受信ビット同期パルス７２２に同期しており、各バイトはバイト同期パルス７２１に同期している。受信シリアルバス６５上のデータは１バイト単位に区切られたパケットのデータと１ビットの有効データ情報５７とから構成されるので、受信ビット同期パルス７２２の周波数はバイト同期パルス７２１の周波数の９倍となっている。
【００５０】
図中のＴ１１１に示すタイミングでシリアル／パラレル変換部７３に入力された受信シリアルバス６５上のデータは、Ｔ１１２に示すタイミングで入力順に受信パラレルバス７７１〜７７８に出力され、受信データ保持手段７５に保持される。また、１バイト単位に区切られた各データの末尾に付加されている有効データ情報５７は、受信パラレルバス７７０に出力される。図中のＴ１１１に示すタイミングでは、受信シリアルバス６５上のデータはＡＡｈを示しているので、Ｔ１１２に示すタイミングでは、受信パラレルバス７７１〜７７８にＡＡｈが出力されている。また、Ｔ１１１〜Ｔ１１３に示すタイミングでは、受信シリアルバス６５上の有効データ情報５７は有効を示すので、Ｔ１１２〜Ｔ１１４に示すタイミングでは、受信パラレルバス７７０も有効を示すＨレベルとなり、Ｔ１１４に示すタイミングでは受信シリアルバス６５上の有効データ情報５７は無効を示すので、Ｔ１１５に示すタイミングでは、受信パラレルバス７７０も無効を示すＬレベルとなる。
【００５１】
上述の通り、受信ビット同期パルス７２２にビット同期した受信シリアルバス６５上のデータはシリアル／パラレル変換部７３により、バイト同期パルス７２１に同期し受信パラレルバス７７上に出力される。バス調停部７５０は受信パラレルバス７７０上のデータを監視しており、バスが有効を示すＨレベルとなっているとき受信パラレルバス７７１〜７７８上のデータをメモリ７４０に書き込む。
【００５２】
図６は、シリアル／パラレル変換部７３（１）、７３（ｑ）、７３（ｍ）が保持した受信パラレルバス７７（１）１：８、７７（ｑ）１：８、７７（ｍ）１：８上のデータの例を示しており、受信パラレルバス７７（ｑ）１：８上のデータは図中のＴ０に示すタイミングで有効となり、受信部６１（ｐ，ｑ）が付加した送信部情報５６（ｓ）が出力され、Ｔ４に示すタイミングで無効となっている。受信パラレルバス７７１がＨレベルとなっているときバス調停部７５０は、書き込み要求信号７１を送ったゲート７５へ書き込み許可パルス８２を送り、シリアル／パラレル変換部７３が保持したデータをデータバス７３０に出力させメモリ７４０に書き込む。
【００５３】
図７（ａ）、（ｂ）にシリアル／パラレル変換部７３（１）、７３（ｑ）、７３（ｍ）が保持したデータをバス調停部７５０がメモリ７４０に書き込む様子を示す。図７（ａ）中のＴ０に示すタイミングで、ＰＬＬ回路８１が１番目のメモリアクセスパルス７２３を出力すると、バス調停部７５０はＨレベルの出力許可信号８２１を出力し、データバス７３０に受信パラレルバス７７（１）１：８上のデータを出力させてメモリ（ＲＡＭ）７４０に書き込む。またＰＬＬ回路８１がｑ番目のメモリアクセスパルス７２３を出力すると、バス調停部７５０はＨレベルの出力許可信号８２１を出力し、データバス７３０に受信パラレルバス７７（ｑ）１：８上のデータを出力させ、出力された送信部情報５６（ｓ）から受信パラレルバス７７（ｑ）１：８上のデータを書き込むＲＡＭ７４０上の記憶エリアを決定する。ＲＡＭ７４０には各々の送信部６２に対応し個別の記憶エリアが確保されている。
【００５４】
上述の構成により中継部５１は、受信部６１から受け入れたパケットを複数格納可能であり、個別の記憶エリアにデータを書き込むことにより受信部６１から受け入れたパケットを送信すべき送信部６２を判別可能に格納することができる。
【００５５】
Ｔ１に示すタイミングで、ＰＬＬ回路８１がｑ番目のメモリアクセスパルス７２３を出力すると、バス調停部７５０はメモリ７４０にｓ番目の送信部６２に対応する記憶エリアとして確保されたアドレスＡ１（ｓ）に受信パラレルバス７７（ｑ）１：８上のデータを書き込む。また受信パラレルバス７７（ｍ）１：８上のデータは、受信パラレルバス７７（ｍ）０がＬレベルとなっているのでデータバス７３０には出力されない。上述のように、シリアル／パラレル変換部７３がデータを保持する毎に該データをメモリ７４０に格納できるので、中継部５１は、受信データ保持手段であるシリアル／パラレル変換部７３が次にデータを保持する前に、シリアル／パラレル変換部７３に保持したデータを前記格納手段であるメモリ７４０に格納することができる。
【００５６】
また図７（ｂ）中のＴ３に示すタイミングで、メモリ７４０内のアドレスＡ３（ｓ）に受信パラレルバス７７（ｑ）１：８上のデータを書き込むと、受信部６１（ｐ，ｑ）が受信したパケットの書き込みが完了し、受信パラレルバス７７  （ｑ）０がＬレベルに変化するので、Ｔ４に示すタイミングでは、受信パラレルバス７７（ｑ）１：８上のデータはメモリ７４０内に書き込まれない。
【００５７】
バス調停部７５０はデータを格納したＲＡＭ７４０の記憶エリアに対応する送信部６２に格納通知信号６８を送り、送信部６２が送信すべきパケット５５を格納していることを通知する。格納通知信号６８を受けた送信部６２は送出指示信号６７を送り、格納しているパケットを当該送信部６２へ送り出すように指示する。
【００５８】
図３中の送信データ保持手段７６（１）〜７６（ｎ）は、送受信部５０ｒにｎ個備えた図１中の送信部６２（１，ｒ）〜６２（ｎ，ｒ）の各々に対応しており、各送信部６２に対応するメモリ７４０内の記憶エリアから読み出されたデータを保持し、送信パラレルバス７８（１）１：８〜７８（ｎ）１：８に出力する。送信パラレルバス７８（１）１：８〜７８（ｎ）１：８上のデータは、送信データ送出手段（パラレル／シリアル変換部）７４（１）〜７４（ｓ）によりシリアルデータに変換され、送信シリアルバス６６（ｐ１，ｒ）〜６６（ｐｎ，ｒ）を介し送信部６２（１，ｒ）〜６２（ｎ，ｒ）へ送り出される。
【００５９】
上述の通り、中継部５１は、受信部６１が付加した送信部情報５６が示す送信部６２へパケットを格納していることを通知し、送信部６２は、通知する中継部５１のいずれかに送信部６２へパケットを送り出すように指示し、中継部５１は、指示する送信部６２へ送信部６２が送信すべきパケットを送り出すようになっている。送信部６２は、格納通知信号６８を送る中継部５１のいずれか１つに送出指示信号６７を送るので、複数の中継部５１が１つの送信部６２に同時にパケットを送り出すことがない。そのため送信部６２は、受け取ったパケットをキューイングする格別の手段を必要としない。バス調停部７５０は、送出指示信号６７を受けると、送出指示信号６７を送った送信部６２に対応するＲＡＭ７４０内の記憶エリアに格納されたデータを読み出し、送信部６２に対応する送信データ保持手段７６に保持させる。
【００６０】
図８は、送信データ保持手段７６が保持し送信パラレルバス７８上に出力したデータと、格納通知信号６８と送出指示信号６７との動作の例を示しており、図中のＴ５のタイミングで、バス調停部７５０が送った格納通知信号６７（ｐｓ，ｒ）を受けた送信部６２（ｓ，ｒ）が送出指示信号６８（ｐｓ，ｒ）を送り、ＲＡＭ７４０から読み出されたデータが送信データ保持手段７６ｓに保持されている。Ｔ８のタイミングで、パケットの末尾のデータが送信データ保持手段７６ｓに保持されると、バス調停部７５０は格納通知信号６７（ｐｓ，ｒ）の送出を停止するので、Ｔ９のタイミングで、送信部６２（ｓ，ｒ）もまた送出指示信号６８（ｐｓ，ｒ）の送出を停止し、中継部５１（ｐ，ｒ）から送信部６２（ｓ，ｒ）へのパケットの送り出しが完了する。
【００６１】
図９（ａ）、（ｂ）は、メモリ７４０から読み出されたデータが送信データ保持手段７６１〜７６ｎに保持される様子の詳細を示す。図９（ａ）中のＴ５に示されるタイミングでは、送出指示信号６８（ｐ１，ｒ）と送出指示信号６８（ｐｓ，ｒ）とがパケットの送出を指示しているので、ＰＬＬ回路８１がｍ＋１番目のメモリアクセスパルス７２３を出力すると、メモリ７０４内の送信部６２（１，ｒ）に対応する記憶エリアから読み出されたデータＤ６１が送信データ保持手段７６１に保持され、送信パラレルバス７８（１）１：８上にデータＤ６１が出力される。また、ＰＬＬ回路８１がｍ＋ｓ番目のメモリアクセスパルス７２３を出力すると、メモリ７０４内の送信部６２（ｓ，ｒ）に対応する記憶エリアであるアドレスＡ１（ｓ）から読み出されたデータＤ１ｐが送信データ保持手段７６ｓに保持され、送信パラレルバス７８（ｓ）１：８上にデータＤ１ｐが出力される。
【００６２】
Ｔ６に示されるタイミングでは、ＰＬＬ回路８１がｍ＋ｓ番目のメモリアクセスパルス７２３を出力すると、メモリ７０４内の送信部６２（ｓ，ｒ）に対応する記憶エリアであるアドレスＡ２（ｓ）から読み出されたデータＤ２ｐが送信データ保持手段７６ｓに保持され、送信パラレルバス７８（ｓ）１：８上にデータＤ２ｐが出力される。
【００６３】
図９（ｂ）中のＴ８に示されるタイミングでは、ＰＬＬ回路８１がｍ＋ｓ番目のメモリアクセスパルス７２３を出力すると、メモリ７０４内の送信部６２（ｓ，ｒ）に対応する記憶エリアであるアドレスＡ３（ｓ）から読み出されたパケットの末尾のデータＤ３ｐが送信データ保持手段７６ｓに保持され、送信パラレルバス７８（ｓ）１：８上にデータＤ３ｐが出力され、Ｔ９に示されるタイミングで、バス調停部７５０は、格納通知信号６７（ｐｓ，ｒ）の送出を停止し送信部６２（ｓ，ｒ）もまた送出指示信号６８（ｐｓ，ｒ）の送出を停止するので、ＰＬＬ回路８１がｍ＋ｓ番目のメモリアクセスパルス７２３を出力してもメモリ７０４からデータが読み出されない。
【００６４】
上述のように送信データ保持手段７６に保持され送信パラレルバス７８（ｓ）１：８上に出力されたデータは、パラレル／シリアル変換部７４にてシリアルデータに変換され、送信シリアルバス６６を介し送信部６２へ送り出される。図１０にパラレル／シリアル変換部７４の動作例を示す。図中のＴ１２０に示すタイミングでの４Ｄｈを示す送信パラレルバス７８，１：８上のデータは、Ｔ１２１に示すタイミングで、送信ビット同期パルス７２４に同期したシリアルデータに変換され送信シリアルバス６６に出力される。同様にＴ１２２に示すタイミングでの送信パラレルバス７８，１：８上のデータは、Ｔ１２３に示す送信シリアルバス６６に出力され、Ｔ１２４に示すタイミングでの送信パラレルバス７８，１：８上のデータは、Ｔ１２５に示すタイミングで送信シリアルバス６６に出力される。
【００６５】
上述の通り、中継部５１は、送信部６２に送り出すデータをあらかじめ保持する送信データ保持手段７６を送信部６２の各々に対応して有し、送出指示信号６８によりパケットを送り出すように指示する送信部６２が送信すべきパケットのデータを格納手段であるメモリ７４０から取り出し、送信部６２に対応する送信データ保持手段７６に保持させるようになっており、送信データ保持手段７６に保持したデータを送信データ送出手段であるパラレル／シリアル変換部７４が送信部６２に送出しているときに、送信データ送出手段が次に送出すべきデータを保持させるので、中継部５１は、複数の送信部６２の各々が送信すべきパケットを同時に送り出し可能な構成となっている。
【００６６】
ここで、送信部６２と受信部６２とをｍ×ｎ個づつ備えた従来のパケット交換装置の場合、各々の送信部と受信部とをｍ×ｎの２乗の配線で接続する必要があったが、本発明によるパケット交換装置は、ｍ本の受信シリアルバス６５とｎ本の送信シリアルバス６６とが接続された中継部５１をｍ×ｎ個備えた構成なので、装置内に受信シリアルバス６５と送信シリアルバス６６とを合計し（ｍ＋ｎ）×ｍ×ｎ本備えた構成となり、このため、従来のパケット交換装置よりも配線の本数が削減されている。
【００６７】
また、従来のパケット交換装置の場合、記憶部６９は、受信部６１が送り出すデータのビットレートのｍ×ｎ倍の速度での書き込み又は読み出し可能なメモリを必要としたが、本発明によるパケット交換装置に備えた中継部５１には、ｍ＋ｎ倍の速度での書き込み又は読み出しが可能なメモリを設けていればよい。
【００６８】
【発明の効果】
以上説明したように請求項１に記載の発明によれば、受信部は、受信したパケットを送信すべき送信部を備えた送受信ユニット上の対応する当該中継部のみへパケットを送り出すとともに、パケットを受けた中継部は、同じ送受信ユニット上の送信部のみへ送り出すので、受信部と送信部とを接続する配線本数を低減することができ、また、中継部は高速の書き込み又は読み出し可能なメモリを必要としない。さらに、中継部からパケットを受けた送信部は、パケットを一時格納するメモリを省略することも可能になる。
請求項２に記載の発明によれば、受信部は受信したパケットを一時格納する必要がない。
請求項３に記載の発明によれば、中継部は受信部から受けたパケットを損なうことなく保持することができる。
請求項４に記載の発明によれば、スループットを向上させることができる。
請求項５に記載の発明によれば、中継部が送信部にデータを中断することなく送り出すことができるので、送信部は中継部からのデータを加工する必要がない。
請求項６に記載の発明によれば、送信部は、中継部からの通知を受け確実に自己が送信すべきパケットを格納している中継部を検知でき、通知する中継部のいずれかにパケットを送り出すように指示するので、複数の中継部が１つの送信部へ同時にパケットを送り出すことがない。また、送信部は単に、指示した中継部が送り出したパケットを送信すればよく、送信部に送信待ちのパケットを格納する手段を設けずに構成できる。
請求項７に記載の発明によれば、受信部と中継部の間の配線本数を低減することができ、また、中継部は複数ビットのデータを１クロックの高速で保持することができる。
請求項８に記載の発明によれば、中継部と送信部の間の配線本数を低減することができ、また、中継部は保持した複数ビットのデータを１クロックの高速で読み出すことができる。
【図面の簡単な説明】
【図１】本発明によるパケット交換装置の基本構成を示すブロック図
【図２】図１中の送信部と中継部と受信部との具体的な接続例を示すブロック図
【図３】図１中の中継部の構成例を示すブロック図
【図４】図１中の受信部の構成例を示すブロック図
【図５】図３中のシリアル・パラレル変換部の動作例を示すタイミング図
【図６】図３中の中継部の動作例を示すタイミング図
【図７】（ａ）図３中の中継部の動作例を示すタイミング図
（ｂ）図３中の中継部の動作例を示すタイミング図
【図８】図３中の中継部の動作例を示すタイミング図
【図９】（ａ）図３中の中継部の動作例を示すタイミング図
（ｂ）図３中の中継部の動作例を示すタイミング図
【図１０】図３中のパラレル・シリアル変換部の動作例を示すタイミング図
【図１１】従来のパケット交換装置の構成例を示すブロック図
【図１２】（ａ）図１１中の従来のパケット交換装置の動作例を示すブロック図
（ｂ）図１１中の従来のパケット交換装置の動作例を示すブロック図
【図１３】他の従来のパケット交換装置の構成例を示すブロック図
【図１４】さらに他の従来のパケット交換装置の構成例を示すブロック図
【符号の説明】
５０  送受信ユニット
５１  中継部
５５  パケット
５６  送信部情報
５７  有効データ情報
６１  受信部
６２  送信部
６４  配線
６５  受信シリアルバス
６６  送信シリアルバス
６７  送出指示信号
６８  格納通知信号
６９  記憶部
７１  受信通知信号
７２  送信保持信号
７３  受信データ保持手段（シリアル／パラレル変換部）
７４  送信データ送出手段（パラレル／シリアル変換部）
７５  ゲート
７６  送信データ保持手段
７７  受信パラレルバス
７８  送信パラレルバス
８１  ＰＬＬ回路
７２１  バイト同期パルス
７２２  受信ビット同期パルス
７２３  メモリアクセスパルス
７２４  送信ビット同期パルス
７３０  データバス
７４０  格納手段（メモリ）
７５０  バス調停部
【図１】
0003880415.tif 000002
【図２】
0003880415.tif 000003
【図３】
0003880415.tif 000004
【図４】
0003880415.tif 000005
【図５】
0003880415.tif 000006
【図６】
0003880415.tif 000007
【図７】
0003880415.tif 000008
【図８】
0003880415.tif 000009
【図９】
0003880415.tif 000010
【図１０】
0003880415.tif 000011
【図１１】
0003880415.tif 000012
【図１２】
0003880415.tif 000013
【図１３】
0003880415.tif 000014
【図１４】
0003880415.tif 000015