(57)【特許請求の範囲】
【請求項１】
電源投入時に立ち上げられる動作電圧が第１のレベルに到達するのを検出して第１の出力信号を反転させる第１の検出回路と、
電源投入時に立ち上げられる動作電圧が前記第１のレベルよりも高い第２のレベルに到達するのを検出して第２の出力信号を反転させる第２の検出回路と、
前記第１の出力信号の反転によって動作を停止する第１の回路と、
前記第２の出力信号の反転によって動作を開始する第２の回路とを含んで成り、
前記第１の回路は、
外部電源電圧に基づいて内部動作電圧を形成する電圧形成回路の出力端子に前記外部電源電圧を接続するスイッチ回路を備え、
前記スイッチ回路はその制御端子に前記第１の出力信号を受け、前記動作電圧が前記第１のレベルに到達して前記第１の出力信号が反転されるまで前記スイッチ回路がオン状態にされるものであり、
前記第２の回路は、前記動作電源が前記第２のレベルに到達して前記第２の出力信号が反転されるまでその動作が停止されるものであり、
前記第２の回路は、外部制御信号の入力バッファであって、前記動作電源が前記第２のレベルに到達して前記第２の出力信号が反転されるまでその動作が停止されるものであることを特徴とする半導体装置。
【請求項２】
前記スイッチ回路は、外部電源電圧に接続され前記制御端子に前記第１の出力信号を受けてスイッチ制御される第１のスイッチ素子と、前記１のスイッチ素子と直列接続され前記制御端子に前記第１の出力信号を受けてスイッチ制御される第２のスイッチ素子とを有し、
前記電圧形成回路は、前記外部電源電圧に基づいて第１の内部動作電圧を出力端子に生成する第１の電圧形成回路と、前記外部電源電圧に基づいて前記第１の内部動作電圧よりもレベルの低い第２の内部動作電圧を出力端子に生成する第２の電圧形成回路とを有し、
前記第１のスイッチ素子と前記第２のスイッチ素子との接続点には前記第１の電圧形成回路の前記出力端子が接続され、前記第２のスイッチ素子の直列接続端には前記第２の電圧形成回路の前記出力端子が接続されて成るものであることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の電源投入時に動作電圧が所定のレベルに到達したかを検出する回路、更にはその検出回路による検出結果を用いた内部回路の動作活性化制御に関し、例えば高集積化のために動作電圧が低電圧化されたＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）若しくはＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）などに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置に電源電圧が投入されたとき、その電源電圧が一定電圧に到達するまで、内部回路の動作は安定しない。例えば、半導体メモリでは電源電圧投入の直後はチャージポンピング動作による基板バイアス電圧やワード線昇圧電圧などの内部電圧がまだ充分立ち上がらず、チップ内部が安定状態に達していない。このため、電源電圧が一定電圧に達するまでメモリ回路の動作開始を遅らせることがラッチアップの防止のために必要になる。そこで、電源電圧が一定電圧に到達した状態を電源電圧検出回路で検出した後に、半導体装置の内部論理回路を活性化させ、レギュレータ回路及びチャージポンプ回路などを定常動作させる。レギュレータ回路は、外部電源電圧を降圧して内部動作電圧を形成し、チャージポンプ回路は電源電圧以上の昇圧電圧ＶＰＰや負の基板電圧ＶＢＢを形成する。
【０００３】
前記電源電圧検出回路は、例えば、電源電圧と接地電圧との間に配置された分圧回路と、シリコンのバンドギャップ等を利用して一定の基準電圧を形成する基準電圧発生回路と、その基準電圧と前記分圧回路で形成される分圧電圧とを比較する差動増幅回路とによって構成することができる。電源電圧投入時、分圧電圧が電源電圧の立ち上がりに比例してレベル上昇される。基準電圧発生回路は、立ち上がり途上の電源電圧がある程度上昇したところで、基準電圧を一定電圧に維持する。差動増幅回路は前記分圧電圧が基準電圧以上にされる状態を検出して出力を反転する。この差動増幅回路の出力反転タイミングが、電源電圧が所定レベルに到達した状態を示す。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記電源電圧検出方式では、分圧回路や差動増幅回路に貫通電流が流れ、消費電力が大きくなるという問題が有る。
【０００５】
また、電源電圧検出回路による半導体装置内部の制御には内部回路の機能の相違などが考慮されていなかった。例えば、外部電源電圧を降圧するレギュレータ回路を有する場合、電源電圧投入時は当該レギュレータ回路の出力ノードに電源電圧をＭＯＳトランジスタを通して接続してレギュレータ回路の出力の立ち上がりを高速化する加速回路を採用することができる。前記レギュレータ回路にそのような加速回路を採用したとき、加速回路は、投入された電源電圧の立ち上がり初期の段階だけ動作されるのが望ましい。また、ワード線昇圧電源であるＶＰＰや基板電圧であるＶＢＢなどの電源発生回路は、電源投入の初期段階では、発生電圧のレベルをセンスする定常動作ではなく、常時動作してすみやかに所定の電圧レベルに到達することが望まれる。一方、外部制御信号の入力バッファなどは電源電圧が所定レベル（動作保証レベル）以上になった後に動作されなければならない。このとき、加速回路及びバッファ回路の双方を、電源電圧が所定レベル以上になったとき同時に動作可能にすると、レギュレータの動作が安定化する前に外部制御信号が受け付けられてしまうこともあり、これによってユーザーが意図しないモードレジスタ設定、テストモード設定などの誤動作を生ずる虞がある。
【０００６】
また、投入された電源電圧の変化が速い場合には電源電圧の立ち上がり速度に対して電源電圧検出回路の内部動作の追従が遅れ、逆に電源電圧の立ち上がり変化が遅い場合には電源電圧の立ち上がり速度に対して電源電圧検出回路の内部動作は良好に追従する。したがって、電源電圧検出回路による出力反転が得られた時の実際の電源電圧は電源電圧の立ち上がり速度によって相違する。したがって、前記加速回路とバッファ回路を動作可能にする場合には、電源電圧の立ち上がり速度のばらつきも考慮しなければならないことが本発明者によって明らかにされた。
【０００７】
本発明の目的は、電源投入直後に内部回路が安定状態に達していないときに動作して誤動作を生ずる虞を未然に防止できる半導体装置を提供することにある。
【０００８】
本発明の別の目的は、投入された電源が一定電圧に達する前は特定の内部回路の回路動作の開始を遅らせ、また、電源投入当初より内部電圧発生回路の出力立ち上がりを加速することができる半導体装置を提供することにある。
【０００９】
本発明の更に別の目的は、動作電源電圧検出回路を低消費電力化することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、半導体装置（１）は、電源投入時に立ち上げられる動作電源（ＶＤＤ）が第１のレベルに到達するのを検出して第１の出力信号（ＰＵＰＢ１）を反転させる第１の検出回路（４１）と、電源投入時に立ち上げられる動作電源が前記第１のレベルよりも高い第２のレベルに到達するのを検出して第２の出力信号（ＰＵＰＢ２）を反転させる第２の検出回路（４２）と、前記第１の出力信号の反転によって動作を停止する第１の回路（３０Ｃ）と、前記第２の出力信号の反転によって動作を開始する第２の回路（２７）とを含む。動作電源は外部電源電圧（ＶＤＤ）又は、内部動作電圧（ＶＰＥＲＩ）であってよい。前記第１の回路は、内部電圧を形成する電圧形成回路の出力に動作電源を接続して当該出力の立ち上がりを加速するスイッチ回路（ＭＮ３１，ＭＮ３２）とすることができる。第２の回路は外部制御信号などのバッファ回路とすることができる。第１の回路は電源投入直後から動作され、第１の回路による出力加速動作が終了しても第２の回路は直には動作許可されない。第２の回路は、第１の回路の動作を経て内部電圧などが安定化されてから動作可能状態にされ、これにより、電源投入直後に内部回路が安定状態に達していないときに生ずる誤動作の発生を防止できる。しかもそのようなタイミングのずれを予め確保することは、電圧検出回路で検出結果が得られた時の実際の動作電圧が当該動作電圧の立ち上がり速度によって相違される、という事情に対しても誤動作防止の方向に作用する。
【００１３】
前記第１の回路としてのスイッチ回路（３０Ｃ）は、電源電圧に接続されその制御端子に前記第１の出力信号を受けてスイッチ制御される第１のスイッチ素子（ＭＮ３１）と、前記第１のスイッチ素子に直列接続され前記制御端子に前記第１の出力信号を受けてスイッチ制御される第２のスイッチ素子（ＭＮ３２）とによって構成することができる。前記電圧形成回路は、外部電源電圧（ＶＤＤ）に基づいて第１の内部動作電圧（ＶＰＥＲＩ）を形成する第１の電圧形成回路（３０Ａ）と、外部電源電圧に基づいて前記第１の内部動作電圧よりもレベルの低い第２の内部動作電圧（ＶＤＬ）を形成する第２の電圧形成回路（３０Ｂ）とによって構成することができる。前記第１のスイッチ素子と第２のスイッチ素子との接続点には前記第１の電圧形成回路の出力端子が接続され、前記第２のスイッチ素子の直列接続端には前記第２の電圧形成回路の出力端子を接続する。
【００１４】
前記第２の内部動作電圧はメモリセルアレイにおけるダイナミック型メモリセルの蓄積電極電源とし、前記第１の内部動作電圧はメモリ周辺回路の動作電源とすることができる。
【００１５】
前記第１及び第２の検出回路のような検出回路を比較的簡単に構成するには、回路の一対の動作電源の間に直列配置された分圧回路（Ｚ１，Ｚ２）及び第３のスイッチ素子（ＳＷ１）と、前記分圧回路の分圧点に入力が接続されたインバータ（ＩＮＶ０）を有する出力クランプ手段（４３）と、出力クランプ手段の入力と前記一対の動作電源の内の何れか一方との間に配置された第１の容量素子（Ｃ１）と、前記クランプ手段の出力に直列接続された少なくとも２個のインバータと、前段のインバータ（ＩＮＶ３）の入力と前記一対の動作電源の内の一方の動作電源（ＶＤＤ）との間に配置された第２の容量素子（Ｃ２）と、次段インバータ（ＩＮＶ４）の入力と前記一対の動作電源の内の他方の動作電源（ＶＳＳ）との間に配置された第３の容量素子（Ｃ３）とを含み、電源投入時に動作電源が立ち上げられる時、第１の容量素子はクランプ手段を非クランプ状態とするように当該クランプ手段の入力を強制すると共に、前記第２及び第３の容量素子は前記第３のスイッチ素子をオン状態とするように終段インバータの出力を強制し、その後、前記分圧点の分圧電圧がその分圧電圧を入力とするインバータ（ＩＮＶ０）の論理閾値電圧を越えることによって当該インバータ（ＩＮＶ０）の出力を反転して前記終段インバータ（ＩＮＶ４）の出力を反転させるように構成することができる。
【００１６】
【発明の実施の形態】
《ＳＤＲＡＭの概要》
図１には本発明に係る半導体装置の一例であるＳＤＲＡＭのブロック図が示される。同図に示されるＳＤＲＡＭ１は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成される。このＳＤＲＡＭ１は、バンクＡを構成するメモリアレイ１０ＡとバンクＢを構成するメモリアレイ１０Ｂを備える。夫々のメモリアレイ１０Ａ，１０Ｂは、マトリクス配置されたダイナミック型のメモリセルＭＣを備え、図に従えば、同一列に配置されたメモリセルＭＣの選択端子は列毎のワード線ＷＬに結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線ＢＬ，ＢＬｂに結合される。同図にはワード線と相補データ線は一部だけが代表的に示されているが、実際にはマトリクス状に多数配置されている。
【００１７】
上記メモリアレイ１０Ａのワード線ＷＬはロウデコーダ１１Ａによるロウアドレス信号のデコード結果に従って選ばれた１本がワードドライバ１２Ａによって選択レベルに駆動される。
【００１８】
メモリアレイ１０Ａの相補データ線はセンスアンプ及びカラム選択回路１３Ａに結合される。センスアンプ及びカラム選択回路１３Ａにおけるセンスアンプは、メモリセルＭＣからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補共通データ線１４に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ１５Ａによるカラムアドレス信号のデコード結果に従って選択動作される。メモリアレイ１０Ｂ側にも同様にロウデコーダ１１Ｂ、ワードドライバ１２Ｂ、センスアンプ及びカラム選択回路１３Ｂ、そしてカラムデコーダ１５Ｂが設けられている。上記相補共通データ線１４はデータ入力バッファ１６の出力端子及びデータ出力バッファ１７の入力端子に接続される。データ入力バッファ１６の入力端子及びデータ出力バッファ１７の出力端子は１６ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続される。
【００１９】
アドレス入力端子Ａ０〜Ａ９から供給されるロウアドレス信号とカラムアドレス信号はカラムアドレスバッファ２０とロウアドレスバッファ２１にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号は夫々のバッファが保持する。ロウアドレスバッファ２１は、リフレッシュ動作モードではリフレッシュカウンタ２２から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０の出力はカラムアドレスカウンタ２３のプリセットデータとして供給され、カラムアドレスカウンタ２３は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ１５Ａ，１５Ｂに向けて出力する。
【００２０】
コントローラ２５は、特に制限されないが、外部制御信号として、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ（サフィックスｂはそれが付された信号がローイネーブルの信号であることを意味する）、カラムアドレスストローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡＳｂ、及びライトイネーブル信号ＷＥｂ、及びデータイネーブル信号ＤＱＭＬ，ＤＱＭＵが制御信号バッファ２７を介して入力される。更に、コントローラ２５には図示を省略する信号経路を介してアドレス入力端子Ａ０〜Ａ９から制御データが供給される。コントローラ２５は、それら信号のレベルや変化のタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するものであり、そのためのコントロールロジック（図示せず）とモードレジスタ２６を備える。
【００２１】
クロック信号ＣＬＫはＳＤＲＡＭ１のマスタクロックとされ、その他の外部入力信号は当該クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。
【００２２】
チップセレクト信号ＣＳｂはそのローレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号がハイレベルのとき（チップ非選択状態）その他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。
【００２３】
ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００２４】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ローレベルのときは無効とされる。パワーダウンモードとする場合にはクロックイネーブル信号ＣＫＥはローレベルとされる。
【００２５】
前記データイネーブル信号ＤＱＭＬ，ＤＱＭＵは、例えばリードモードにおいてデータ出力バッファ２１１に対するアウトプットイネーブルの制御を行う。その信号ＤＱＭＬ，ＤＱＭＵがハイレベルのとき、データ出力バッファ２１１は端子Ｉ／Ｏ０〜Ｉ／Ｏ15の全てを高出力インピーダンス状態にする。
【００２６】
上記ロウアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ８のレベルによって定義される。
【００２７】
Ａ９からの入力は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ９の入力がローレベルの時はメモリバンクＡが選択され、ハイレベルの時はメモリバンクＢが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力バッファ１６及びデータ出力バッファ１７への接続などの処理によって行うことができる。
【００２８】
上記カラムアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期するリード又はライトコマンド（カラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ７のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００２９】
次に、ＳＤＲＡＭ１のコマンドを簡単に説明する。〔１〕モードレジスタセットコマンドは、上記モードレジスタ２６をセットするためのコマンドである。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ローレベルによって当該コマンドが指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ９を介して与えられる（Ａ０〜Ａ９がコントローラ２１２へ伝達される経路は図示を省略してある）。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシー、ライトモードなどとされる。〔２〕ロウアドレスストローブ・バンクアクティブコマンは、ロウアドレスストローブの指示とＡ９によるメモリバンクの選択を有効にするコマンドであり、ＣＳｂ，ＲＡＳｂ＝ローレベル、ＣＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ８に供給されるアドレスがロウアドレス信号として取り込まれ、Ａ９に供給される信号がメモリバンクの選択信号として取り込まれる。取り込動作は上述のようにクロック信号ＣＬＫの立ち上がりエッジに同期して行われる。〔３〕カラムアドレス・リードコマンは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、ＲＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ７に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２３に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルが、クロック信号ＣＬＫに同期してカラムアドレスカウンタ２３から出力されるアドレス信号に従って順次選択されて、データが連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。その他に、カラムアドレス・ライトコマンド、プリチャージコマンド、オートリフレッシュコマンド等があるが、ここではその説明を省略する。
【００３０】
図１に示されたＳＤＲＡＭは、３．３Ｖのような外部電源電圧ＶＤＤを外部電源端子より受けるが、記憶容量増大のためにメモリアレイ１０Ａ，１０ＢにおけるＭＯＳトランジスタは小型化され、それによって、それらＭＯＳトランジスタのゲート長の縮小化、ゲート酸化膜が薄膜化されているので、メモリアレイ１０Ａ，１０Ｂにおける内部動作電圧は低電圧化され、例えば２．０Ｖのような降圧電圧ＶＤＬを動作電源とする。降圧電圧ＶＤＬは外部電源電圧（単に電源電圧とも称する）ＶＤＤを降圧回路３０で降圧して形成される。また、前記降圧回路３０ではカラムアドレスデコーダ２３やロウデコーダ１１Ａ，１１Ｂ等の周辺回路の動作電源ＶＰＥＲＩも同様に降圧して形成する。動作電源ＶＰＥＲＩは例えば２．５Ｖとされる。また、メモリセルから電荷信号の読み出し量を多くするため、ワード線の選択レベルは昇圧電圧ＶＰＰとされる。昇圧電圧ＶＰＰは、特に制限されないが、チャージポンプ回路３１で外部電源電圧ＶＤＤを昇圧して形成される。また、チャージポンプ回路３１は負の基板バイアス電圧ＶＢＢも形成する。
【００３１】
前記ＳＤＲＡＭ１において、電源電圧ＶＤＤ投入の直後では、基板バイアス電圧ＶＢＢ及びワード線昇圧電圧ＶＰＰがまだ充分立ち上がらず、同様に、前記内部動作電圧ＶＤＬ，ＶＰＥＲＩのレベルも充分に立ち上がらない。このため、電源電圧ＶＤＤが一定電圧に達する前はメモリ回路の動作開始を遅らせたり、内部電圧発生回路３０，３１の立ち上がりを加速するための工夫を行なって、誤動作防止が図られている。以下、外部電源電圧ＶＤＤが投入された時、それが実用レベルにパワーアップされるまでの制御について説明する。
【００３２】
《パワーアップ検出回路》
図１においてＳＤＲＡＭ１は第１の電源電圧検出回路４１と、第２の電源電圧検出回路４２を有する。これら電源電圧検出回路を以下パワーアップ検出回路とも記す。第１及び第２のパワーアップ検出回路４１，４２はパワーアップ検出信号ＰＵＰＢ１，ＰＵＰＢ２を出力する。詳細は後述するが、パワーアップ検出信号ＰＵＰＢ１，ＰＵＰＢ２は、外部電源電圧ＶＤＤが投入されてから当該電源電圧ＶＤＤが所定のレベルに到達するまでの期間に応ずるパルス状波形を有する１ショットパルス信号である。以下の例では、第１及び第２のパワーアップ検出回路４１、４２が検出対象とする動作電源は、外部電源電圧ＶＤＤを一例としている。
【００３３】
図２にはパワーアップ検出回路の一例が示される。同図に示されたパワーアップ検出回路４１は低消費電力化が考慮されている。即ち、パワーアップ検出回路４１は、回路の電源電圧ＶＤＤと接地電圧ＶＳＳの間に直列配置された分圧回路（抵抗性分Ｚ１，Ｚ２の直列回路）及びスイッチ素子ＳＷ１と、分圧点Ｖ１に接続された出力クランプ手段４３と、出力クランプ手段４３の入力と前記一対の動作電源の内の何れか一方との間に配置された第１の容量素子Ｃ１と、前記クランプ手段の出力に直列接続された少なくとも２個例えば４個のＣＭＯＳインバータＩＮＶ１〜ＩＮＶ４と、前段のＣＭＯＳインバータＩＮＶ３の入力と前記外部電源電圧ＶＤＤとの間に配置された第２の容量素子Ｃ２と、次段ＣＭＯＳインバータＩＮＶ４の入力と前記接地電圧ＶＳＳとの間に配置された第３の容量素子Ｃ３とを含み、終段ＣＭＯＳインバータＩＮＶ４の出力が前記スイッチ素子ＳＷ１の制御端子に帰還されて構成される。クランプ手段４３は、ＣＭＯＳインバータＩＮＶ０、前記ＣＭＯＳインバータＩＮＶ０の出力をゲートに受けて当該ＣＭＯＳインバータＩＮＶ０の入力と外部電源電圧ＶＤＤとの間に配置されたｐチャンネル型のチャージＭＯＳトランジスタＭＰ１とによって構成される。
【００３４】
外部電源電圧ＶＤＤが立ち上げられる時、前記容量素子Ｃ１はクランプ手段４３を非クランプ状態とするように当該クランプ手段４３の入力をローレベルに強制すると共に、前記第２及び第３の容量素子Ｃ２，Ｃ３は前記スイッチ素子ＳＷ１をオン状態とするように終段ＣＭＯＳインバータＩＮＶ４の出力をハイレベルに強制し、前記分圧点Ｖ１の分圧電圧がその分圧電圧を入力とするＣＭＯＳインバータＩＮＶ０の閾値電圧を越えることによって当該ＣＭＯＳインバータＩＮＶ０の出力を反転してクランプ手段４３をローレベル出力に固定し、前記終段ＣＭＯＳインバータＩＮＶ４の出力をローレベルに反転させる。この出力反転状態は外部電源電圧ＶＤＤが印加されている限り維持される。
【００３５】
図３には前記パワーアップ検出回路４１の更に具体的な回路構成が示される。図１との相違点は分圧回路であり、Ｚ１はダイオード接続（ゲート・ドレインの短絡）されたＰチャンネル型ＭＯＳトランジスタＭＰ２、Ｚ２はゲートに電源電圧ＶＤＤが接続されたｎチャンネル型ＭＯＳトランジスタＭＮ２、スイッチ素子ＳＷ１はｎチャンネル型ＭＯＳトランジスタＭＮ１によって構成される。その他の点は図２と同じである。
【００３６】
図４には図３のパワーアップ検出回路４１の内部の電源電圧追随特性が示される。ダイオード接続ＭＯＳトランジスタＭＰ２による電圧降下は当該ＭＯＳトランジスタＭＰ２の閾値電圧ＶＴとの関係でほぼ一定であるので、電源電圧ＶＤＤが立ち上がる時、分圧点Ｖ１の電圧は、ＶＤＤ−ＶＴの関係を満足しながら上昇する。一方、次段のＣＭＯＳインバータＩＮＶ０の論理閾値電圧ＶＴＣは、当該ＣＭＯＳインバータＩＮＶ０を構成するＰチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとのゲート幅の比ｋで決まり、ｋ×VDD（0＜ｋ＜1）で表現でき、電源電圧VDDの上昇と共に漸次大きくなってくる。図４に示されるように、Ｖ１とＶＴＣはやがて交差し、これによってＣＭＯＳインバータＩＮＶ０の出力をローレベルに反転させる。この状態でフィードバックＭＯＳトランジスタＭＰ１がオン動作し、分圧点Ｖ１を電源電圧ＶＤＤレベルまで持ち上げる。これによってＣＭＯＳインバータＩＮＶ４から出力されるパワーアップ検出信号ＰＵＰＢ１がハイレベルからローレベルに反転される。パワーアップ検出信号ＰＵＰＢ１がローレベルにされると、ＭＯＳトランジスタＭＮ１がオフ状態にされる。これ以降、分圧回路には貫通電流は流れない。この点で、図２、図３で説明したパワーアップ検出回路４１は低消費電力である。
【００３７】
《ＳＤＲＡＭのパワーアップ制御》
前記パワーアップ検出回路４２も前述したパワーアップ検出回路４１とほぼ同様に構成されている。但し、ここでは、信号のパルス幅は、パワーアップ検出信号ＰＵＰＢ１に比べてＰＵＰＢ２の方が長くされる。パルス幅の長短は、特に制限されないが、ＣＭＯＳインバータＩＮＶ０の論理閾値電圧によって決定することができる。図４の論理閾値電圧ＶＴＣの傾向線の傾きを大きくすればパワーアップ検出信号ＰＵＰＢ２のパルス幅は長くなる。
【００３８】
パワーアップ検出信号ＰＵＰＢ１は電源投入時に前記降圧回路３０及び昇圧回路３１の出力ノードのレベル立ち上げ速度を加速制御するのに用いられ、パワーアップ検出信号ＰＵＰＢ１のハイ（Ｈｉｇｈ）パルス期間に加速制御を行なう。ここで言う加速制御とは、例えば降圧回路３０の電圧ＶＤＬ，ＶＰＥＲＩの出力ノードに電源電圧を一定期間（ＰＵＰＢ１のパルス期間）供給する制御である。パワーアップ信号ＰＵＰＢ２は前記制御信号バッファ２７の活性化抑止制御に用いられ、パワーアップ検出信号ＰＵＰＢ２のパルス期間中は制御信号バッファ２７の活性化を遅延させる。換言すれば、制御信号バッファ２７は、電源が投入された時、パワーアップ信号ＰＵＰＢ２のパルス期間が経過するまで非活性状態が維持される。
【００３９】
上記パワーアップ制御によれば、電源電圧投入時、降圧回路３０及び昇圧回路３１は電源投入直後から前記加速動作され、その加速動作が終了しても制御信号バッファ２７は直には動作許可されない。制御信号バッファ２７は、降圧回路３０及び昇圧回路３１による電圧形成動作などが安定化される時間を更に経てから動作可能状態にされる。これにより、電源投入直後に内部回路が安定状態に達していないときに生ずる誤動作の発生を防止できる。
【００４０】
また、パワーアップ検出信号ＰＵＰＢ１，ＰＵＰＢ２のパルス幅に所定の相違を持たせた場合、パワーアップ検出信号がローレベルにされる実際の電源電圧ＶＤＤが電源電圧ＶＤＤの立ち上がり速度によって相違されるという事情によっても悪影響も受けない。すなわちＰＵＰＢ１、ＰＵＰＢ２のパルス幅の相対的な大小関係は不変である。
【００４１】
即ち、図５に例示されるように、投入された電源電圧ＶＤＤの変化が速い場合には電源電圧ＶＤＤの立ち上がり速度に対して電源電圧検出回路の内部動作の追従が遅れる。図５は電源電圧ＶＤＤの立ち上がりが早い時と遅い時のパワーアップ検出信号ＰＵＰＢの応答特性の概略を示す。電源電圧ＶＤＤの立ち上がりが速いときは、図５の（ｂ）に例示されるように、パワーアップ検出回路の内部ノードの応答が遅れ、比較的高い電源電圧ＶＤＤでパワーアップ検出信号ＰＵＰＢがローレベルに切り換わる。逆に電源電圧ＶＤＤの立ち上がり変化が遅い場合には、図５の（ａ）に例示されるように、電源電圧ＶＤＤの立ち上がり速度に対してパワーアップ検出回路の内部動作は良好に追従でき、低い電源電圧ＶＤＤでパワーアップ検出信号ＰＵＰＢがローレベルに切り換わる。したがって、パワーアップ検出信号ＰＵＰＢがローレベルにされた時の実際の電源電圧ＶＤＤは電源電圧ＶＤＤの立ち上がり速度によって相違され、電源電圧ＶＤＤの立ち上がり速度が速いほど高くされる傾向に有る。換言すれば、パワーアップ検出信号ＰＵＰＢがローレベルに切り変わるときの電源電圧の値は、電源電圧ＶＤＤの立ち上がり速度に応じてばらつく。そのようなばらつきにより、ＳＤＲＡＭ内部の基板バイアス電圧ＶＢＢやワード線駆動電圧ＶＰＰがまだ十分に立ち上がらないうちにメモリ動作が開始されると、ＣＭＯＳ半導体集積回路ではラッチアップを起こす可能性がある。
【００４２】
図６には前述のパワーアップ検出信号ＰＵＰＢ１，ＰＵＰＢ２のように信号パルス幅に所定の相違を有する場合に電源電圧ＶＤＤの立ち上がり速度に応じて当該パワーアップ検出信号ＰＵＰＢ１，ＰＵＰＢ２の応答特性がどのように変化されるかが示されている。電源電圧ＶＤＤが立ち上がる時、まずパワーアップ検出信号ＰＵＰＢ１がローレベルになり、次にパワーアップ検出信号ＰＵＰＢ２がローレベルになる。パワーアップ検出信号ＰＵＰＢ１は降圧回路３０や昇圧回路３１の加速回路に供給され、パワーアップ検出信号ＰＵＰＢ２は制御信号バッファ２７の入力禁止信号として用いられる。電源電圧ＶＤＤの立ち上がりが遅い時、パワーアップ検出信号ＰＵＰＢ１が先にローレベルになって加速回路の動作を停止する。加速回路の動作が停止しても電源電圧ＶＤＤの上昇は遅いので、降圧回路３０及び昇圧回路３１は自らの回路能力に従って降圧、昇圧動作を継続する。パワーアップ検出信号ＰＵＰＢ２は、その後電源電圧ＶＤＤがかなり上昇してからローレベルに反転され、制御信号バッファ２７の入力動作禁止を解除する。このときワード線昇圧電圧ＶＰＰや基板バイアス電圧ＶＢＢはかなり上昇しているので誤動作は起きない。電源電圧ＶＤＤの立ち上がりが早いときはパワーアップ検出信号ＰＵＰＢ１，ＰＵＰＢ２の変化タイミングは近づくが逆転することはなく、誤動作防止が保証される。
【００４３】
図７には降圧回路３０に含まれる加速回路３０Ｃの一例が示される。３０Ａは電圧ＶＰＥＲＩ形成用のレギュレータ、３０Ｂは電圧ＶＤＬ形成用のレギュレータである。レギュレータ３０Ａの出力端子はｎチャンネル型ＭＯＳトランジスタＭＮ３１を介して電源電圧ＶＤＤに接続される。レギュレータ３０Ｂの出力端子はｎチャンネル型ＭＯＳトランジスタＭＮ３１とｎチャンネル型ＭＯＳトランジスタＭＮ３２との直列回路を介して電源電圧ＶＤＤに接続される。ＭＯＳトランジスタＭＮ３１，ＭＮ３２のゲートは前記パワーアップ検出信号ＰＵＰＢ１によってスイッチ制御される。この加速回路３０Ｃによれば、電圧ＶＤＬが電圧ＶＰＥＲＩよりも速く立ち上がることはない。仮に、別個に並列された２個のＭＯＳトランジスタで電圧ＶＰＥＲＩとＶＤＬとを立ち上げるとすると、負荷容量の相違によって電圧ＶＤＬが先に立ち上がってしまうことがあり得る。チップ内では最終電圧の大小関係を前提にしてウェルの印加電圧を変えているが、過渡的に電圧の上下関係が逆転すると、場合によってはラッチアップを起こすことがあるが、図７の構成によれば、その虞はない。
【００４４】
図８にはパワーアップ制御の別の例が示される。パワーアップ検出回路４２Aは動作電圧ＶＰＥＲＩの立ち上がりを検出して、パワーアップ検出信号ＰＵＰＢ３を出力する。このパワーアップ検出回路４２Ａは図9に示されるように構成できる。図３との相違点は回路の動作電源が電源電圧ＶＤＤから内部動作電圧ＶＰＥＲＩに変更された点だけである。この回路は、内部論理回路の動作電源であるＶＰＥＲＩをパワーアップ検出回路の動作電源としているため、ＶＤＤを動作電源とする前記のパワーアップ検出回路に比べ、更なる内部論理回路の高信頼が得られる。すなわち、前記パワーアップ検出回路はＶＤＤを動作電源としているため、ＶＰＥＲＩが十分な電圧レベルとなった時のＶＤＤ値を確認し、ＶＤＤとＶＰＥＲＩの立ち上がりタイミングを考慮する必要があるが、ＶＰＥＲＩ動作のパワーアップ検出回路は、ＶＰＥＲＩを直接センスするため、その必要はなくなる。
【００４５】
図１０にはＳＤＲＡＭ１を用いたデータ処理システムの一例であるコンピュータシステムのブロック図が示される。このコンピュータシステムは、プロセッサボード１１０と周辺回路によって構成される。プロセッサボード１１０は、マイクロプロセッサ１１１を中心に、当該マイクロプロセッサ１１１が結合されたプロセッサバス１１２に、代表的に示されたメモリコントローラ１１３及びＰＣＩ（Peripheral Component Interconnect）バスコントローラ１１４が結合される。メモリコントローラ１１３には、マイクロプロセッサ１１１のワーク領域若しくは一次記憶領域とされるメインメモリとしてのＳＤＲＡＭ（Random Access Memory）１が結合されている。ＰＣＩバスコントローラ１１４は低速の周辺回路をＰＣＩバス１１６を介してプロセッサバス１１２にインタフェースするブリッジ回路として機能される。ＰＣＩバス１１６には、特に制限されないが、ディスプレイコントローラ１１７、ＩＤＥ（Integrated Device Electronics）インタフェースコントローラ１１８、ＳＣＳＩ（Small Computer System Interface）インタフェースコントローラ１１９及びその他のインタフェースコントローラ１２０が結合されている。前記ディスプレイコントローラ１１７にはフレームバッファメモリ１２１が接続されている。
【００４６】
周辺回路として、前記ディスプレイコントローラ１１７に結合されたディスプレイ１２２、ＩＤＥインタフェースコントローラ１１８に結合されたハードディスクドライブ（ＨＤＤ）１２３、ＳＣＳＩインタフェースコントローラ１１９に結合されたイメージスキャナ１２４、そして、前記その他のインタフェースコントローラ１２０に結合されたキーボード１２５、マウス１２６、及びモデム１２７等が設けられている。
【００４７】
このデータ処理システムによれば、前記ＳＤＲＡＭ１の作用により、動作電源投入時におけるシステム全体としての誤動作防止に寄与する。
【００４８】
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、パワーアップ検出回路が検出対象とする動作電源は、上記外部電源電圧ＶＤＤ、内部動作電源電圧ＶＰＥＲＩに限定されず、その他の内部動作電源であってもよい。また、パワーアップ検出信号の用途は、レギュレータの加速回路や制御信号バッファに対する動作活性／非活性制御に限定されず、その他の回路の動作活性／非活性制御等に広く適用することができる。
【００４９】
また、以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＤＲＡＭに適用した場合について説明したが、その他のメモリ、メモリをオンチップしたマイクロプロセッサ若しくはマイクロコンピュータなど、種々の半導体装置に広く適用することができる。
【００５０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５１】
すなわち、電源投入時に立ち上げられる動作電源の検出レベルが相違される第１の検出回路と第２の検出回路を設け、先の検出タイミングに同期して加速回路のような第１の回路の動作を停止させ、後の検出タイミングに同期して入力バッファのような第２の回路の動作不能を解除するから、第１の回路は電源投入直後から動作され、第１の回路による加速動作等の動作が終了しても第２の回路は直には動作許可されない。第２の回路は、第１の回路の動作を経て内部電圧などが安定化されてから動作可能状態にされ、これにより、電源電源投入直後に内部回路が安定状態に達していないときに生ずる誤動作の発生を防止することができる。また、投入された電源が一定電圧に達する前は特定の内部回路の回路動作の開始を遅らせ、また、電源投入当初より内部電圧発生回路の出力立ち上がりを加速することができる。
【００５２】
更に、スイッチに直列配置された分圧回路の分圧点に出力クランプ手段及び複数のＣＭＯＳインバータを直列接続すると共に、終段ＣＭＯＳインバータの出力を前記スイッチの制御端子に帰還させ、動作電源が立ち上げられる時、所定のインバータの入力と出力側に配置した容量素子を介して前記スイッチをオン状態とするように終段インバータの出力を強制し、その後、前記分圧点の分圧電圧がクランプ手段の論理閾値電圧を越えることによって当該クランプ手段の出力を反転させて、動作電源の立ち上がりを検出すると共に、前記スイッチ素子を閉じるように動作電源電圧検出回路を構成するから、一旦、動作電源が所定レベルに到達した後は電流貫通経路が断たれ、動作電源電圧検出回路の低消費電力化を実現できる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例であるＳＤＲＡＭのブロック図である。
【図２】パワーアップ検出回路の一例を示す回路図である。
【図３】パワーアップ検出回路の更に具体的な構成を示す回路図である。
【図４】パワーアップ時におけるパワーアップ検出回路の内部ノードの追随特性の一例を示す説明図である。
【図５】ＶＤＤ立ち上がり速度に依存するパワーアップ検出信号の応答特性の一例を示す説明図である。
【図６】パルス幅の異なる２種類のパワーアップ検出信号のＶＤＤ立ち上がり速度による影響を表した応答特性の説明図である。
【図７】出力電圧の異なる2個のレギュレータの出力加速回路の詳細な一例を示す回路図である。
【図８】内部動作電圧ＶＰＥＲＩを検出対象電圧とするパワーアップ検出回路を用いたパワーアップ制御の別の例を示すブロック図である。
【図９】内部動作電圧ＶＰＥＲＩを検出対象電圧とするパワーアップ検出回路の一例を示す回路図である。
【図１０】ＳＤＲＡＭを用いたデータ処理システムの一例であるコンピュータシステムのブロック図である。
【符号の説明】
１  ＳＤＲＡＭ
１０Ａ，１０Ｂ  メモリアレイ
２７  制御信号バッファ（第２の回路）
３０  降圧回路
３０Ａ，３０Ｂ  レギュレータ
３０Ｃ  加速回路（第１の回路）
３１  昇圧回路
ＶＣＣ  外部電源電圧
ＶＤＬＰ，ＶＰＥＲＩ  降圧電圧
ＶＰＰ  昇圧電圧
ＶＢＢ  基板バイアス電圧
４１  パワーアップ検出回路（第１の検出回路）
４２  パワーアップ検出回路（第２の検出回路）
ＰＵＰＢ１，ＰＵＰＢ２  パワーアップ検出信号
ＭＰ２，ＭＮ２（Ｚ１，Ｚ２）  分圧回路構成素子
ＭＮ１  ＭＯＳトランジスタ（第３のスイッチ素子）
４３  クランプ回路
ＩＮＶ０〜ＩＮＶ４  ＣＭＯＳインバータ
Ｃ１，Ｃ２，Ｃ３  容量素子
ＭＮ３１  ＭＯＳトランジスタ（第１のスイッチ素子）
ＭＮ３２  ＭＯＳトランジスタ（第２のスイッチ素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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