(57)【特許請求の範囲】
【請求項１】
トランジスタと、その一端が前記トランジスタに接続されるとともに、他端がプレートラインに接続された強誘電体コンデンサとを含むメモリセルがマトリックス状に配置された強誘電体メモリにおいて、
電源電流を立ち上がり部分に勾配を有する規定量以下の一定電流にして前記プレートラインに出力する電流供給手段をさらに備え、
前記規定量以下の一定電流が前記プレートラインを介して前記強誘電体コンデンサに供給されることによって、前記強誘電体コンデンサのヒステリシスカーブの傾きに応じたプレートラインパルスが生成され、生成された前記プレートラインパルスが前記強誘電体コンデンサに印加されることを特徴とする、強誘電体メモリ。
【請求項２】
前記電流供給手段は、第１電源電流を供給する直流電源、
第２電源電流が流れ込む接地端子、
前記直流電源から供給される前記第１電源電流を前記規定量以下の一定電流である第１制限電流にする第１電流制限手段、
前記第１電流制限手段と前記プレートラインとを接続／遮断し、前記第１電流制限手段が前記プレートラインに接続されたとき前記第１制限電流を前記強誘電体コンデンサに流す第１スイッチング手段、
前記第１スイッチング手段をオン／オフする第１制御手段、
前記プレートラインと前記接地端子とを接続／遮断し、前記プレートラインが前記接地端子に接続されたとき前記第２電源電流を前記強誘電体コンデンサから接地端子に流す第２スイッチング手段、および
前記第２スイッチング手段をオン／オフする第２制御手段を含む、請求項１記載の強誘電体メモリ。
【請求項３】
前記電流供給手段は、前記接地端子に流れ込む前記第２電源電流を前記規定量以下の一定電流である第２制限電流にする第２電流制限手段をさらに含む、請求項２記載の強誘電体メモリ。
【請求項４】
前記第１電流制限手段は第１導電型の第１ＭＯＳトランジスタを含み、前記第１ＭＯＳトランジスタのゲートに所定の電圧を印加することによって前記第１電源電流を前記第１制限電流とし、
前記第１スイッチング手段は第１導電型の第２ＭＯＳトランジスタを含み、第１制御手段によって前記第２ＭＯＳトランジスタのゲートに電圧を印加し、前記第１ＭＯＳトランジスタをオン／オフすることによって、前記第１ＭＯＳトランジスタと前記プレートラインとを接続／遮断し、
前記第２スイッチング手段は第２導電型の第３ＭＯＳトランジスタを含み、前記第２制御手段によって前記第３ＭＯＳトランジスタのゲートに電圧を印加し、前記第３ＭＯＳトランジスタをオン／オフすることによって、前記第３ＭＯＳトランジスタと前記プレートラインとを接続／遮断する、請求項２記載の強誘電体メモリ。
【請求項５】
前記第２電流制限手段は第２導電型の第４ＭＯＳトランジスタを含み、前記第４ＭＯＳトランジスタのゲートに所定の電圧を印加することによって前記第２電源電流を前記第２制限電流とする、請求項３記載の強誘電体メモリ。
【請求項６】
前記メモリセルは、２個の前記トランジスタと２個の前記強誘電体コンデンサとを含む、請求項１ないし５のいずれかに記載の強誘電体メモリ。
【請求項７】
請求項１ないし６のいずれかに記載の強誘電体メモリを備える、ＩＣカード。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は強誘電体メモリに関し、特に例えばＩＣカードに適用され、プレートラインパルスを強誘電体コンデンサに印加する、強誘電体メモリに関する。
【０００２】
【従来の技術】
図１４に示す従来のこの種の強誘電体メモリ１では、ＰＬドライバ２がＰＬコントロールパルスに基づいてＰＬパルスを生成し、このＰＬパルスをそれぞれのセル３に設けられた強誘電体コンデンサＣ１およびＣ２に印加していた。なお、ＰＬドライバ２では、ＰＬコントロールパルスがローレベルとなったときトランジスタＴ１０がオンされ、電源ＶCCがプレートラインＰＬに接続される。また、ＰＬコントロールパルスがハイレベルとなったとき、トランジスタＴ１０がオフされるとともにトランジスタＴ１２がオンされ、ＰＬパルスがＧＮＤレベル（グランドレベル）まで低下する。
【０００３】
【発明が解決しようとする課題】
しかし、このような従来技術では、強誘電体コンデンサＣ１またはＣ２の分極状態を反転させるときに、ＰＬドライバ２が大きな電源電流を必要とする。この電源電流によって電源電圧が低下してしまう。
それゆえに、この発明の主たる目的は、電源電圧の急激な変動を防止することができることができる強誘電体メモリを提供することができる。
【０００４】
【課題を解決するための手段】
この発明は、トランジスタと、その一端が前記トランジスタに接続されるとともに、他端がプレートラインに接続された強誘電体コンデンサとを含むメモリセルがマトリックス状に配置された強誘電体メモリにおいて、電源電流を立ち上がり部分に勾配を有する規定量以下の一定電流にしてプレートラインに出力する電流供給手段をさらに備え、規定量以下の一定電流が前記プレートラインを介して強誘電体コンデンサに供給されることによって、強誘電体コンデンサのヒステリシスカーブの傾きに応じたプレートラインパルスが生成され、生成されたプレートラインパルスが強誘電体コンデンサに印加されることを特徴とする、強誘電体メモリである。
【０００５】
【作用】
強誘電体メモリのメモリセルはトランジスタと強誘電体コンデンサとを含んでおり、強誘電体コンデンサの一端はトランジスタに接続され、他端はプレートラインに接続されている。このプレートラインには、電源電流を立ち上がり部分に勾配を有する規定量以下の一定電流にして出力する電流供給手段が接続されている。この一定電流が、電流供給手段からプレートラインを介して強誘電体コンデンサに供給されると、強誘電体コンデンサの分極特性を示すヒステリシスカーブの傾きに応じたプレートラインパルスが生成されて、生成されたプレートラインパルスが強誘電体コンデンサに印加される。
【０００６】
【発明の効果】
この発明によれば、電流供給手段によって、電源電流が立ち上がり部分に勾配を有する規定量以下の一定電流にされた後に、プレートラインを介して強誘電体コンデンサに供給されると、強誘電体コンデンサの分極特性を示すヒステリシスカーブの傾きに応じたプレートラインパルスが生成されて強誘電体コンデンサに印加される。このため、プレートラインに流れる電流が急激に変化することはなく、電源電圧の変動を防止することができる。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【０００７】
【実施例】
図１を参照して、この実施例の強誘電体メモリ１０は２トランジスタ／２キャパシタセル構造のメモリであり、それぞれのセル１２には２つの強誘電体コンデンサＣ１およびＣ２と２つのトランジスタＴ１およびＴ２とが設けられる。コンデンサＣ１およびＣ２の一方端はプレートラインＰＬと接続され、コンデンサＣ１およびＣ２の他方端は、トランジスタＴ１およびＴ２を介して、ビットラインＢＬおよびビットラインＢＬ／（／は反転を意味する）にそれぞれ接続される。また、トランジスタＴ１およびＴ２のゲートはワードラインＷＬに接続される。
【０００８】
水平方向に配置されたそれぞれのセル１２には、共通のプレートラインＰＬおよび共通のワードラインＷＬが割り当てられ、垂直方向に配置されたそれぞれのセル１２には、共通のビットラインＢＬおよびＢＬ／が割り当てられる。プレートラインＰＬにはＰＬドライバ１６が接続され、ワードラインＷＬにはＷＬドライバ１８が接続される。そして、それぞれのＰＬドライバ１６が、対応するプレートラインＰＬにプレートラインパルス（ＰＬパルス）を供給し、それぞれのＷＬドライバ１８が、対応するワードラインＷＬにワードラインパルス（ＷＬパルス）を供給する。
【０００９】
ＷＬドライバ１８は、Ｘデコーダ２４からの出力に応じてＷＬパルスを生成する。また、ＰＬドライバ１６は、ＰＬコントロール回路２０から出力されたＰＬコントロールパルス、同一のセル１２に割り当てられたＷＬドライバ１８からのＷＬパルスおよびゲート電圧発生回路２２からの一定電圧に基づいてＰＬパルスを生成する。
【００１０】
ゲート電圧発生回路２２およびＰＬドライバ１６は、具体的には図２に示すように構成される。ゲート電圧発生回路２２においては、直流電源ＶccはＰ型のＭＯＳトランジスタＴ２０およびｎ型のＭＯＳトランジスタＴ２６を介してＧＮＤと接続される。直流電源Ｖccはまた、ｐ型のＭＯＳトランジスタＴ２２，ｎ型のＭＯＳトランジスタＴ２８および抵抗Ｒ１を介してＧＮＤと接続され、さらにｐ型のＭＯＳトランジスタＴ２４およびｎ型のＭＯＳトランジスタＴ３０を介してＧＮＤと接続される。トランジスタＴ２０およびＴ２２のゲートは互いに接続され、それぞれのゲートがトランジスタＴ２２およびＴ２８の接続点に接続される。また、トランジスタＴ２８のゲートがトランジスタＴ２０およびＴ２６の接続点に接続され、トランジスタＴ２６のゲートがトランジスタＴ２８および抵抗Ｒ１の接続点に接続される。トランジスタＴ２２のゲートはまたトランジスタＴ２４のゲートと接続され、トランジスタＴ３０のゲートはトランジスタＴ２４およびＴ３０の接続点に接続される。
【００１１】
トランジスタＴ２０およびＴ２２によってカレントミラー回路が形成されるため、トランジスタＴ２０およびＴ２２を導通する電流の量は、互いに同一でかつ一定である。そして、トランジスタＴ２２のゲートにトランジスタＴ２４のゲートが接続されるため、トランジスタＴ２４およびＴ３０を導通する電流もまた一定である。以上の回路により、トランジスタＴ２４のゲート電圧Ｖ1 およびトランジスタＴ３０のゲート電圧Ｖ2 が決定する。
【００１２】
ＰＬドライバ１６においては、直流電源ＶCCとＧＮＤとの間にｐ型のＭＯＳトランジスタＴ１４およびＴ１０とｎ型のＭＯＳトランジスタＴ１２およびＴ１６とが介挿される。トランジスタＴ１０およびＴ１２のゲートにＮＡＮＤ回路２６の出力端が接続され、トランジスタＴ１０およびＴ１２の接続点にプレートラインＰＬが接続される。ゲート電圧Ｖ1 はトランジスタＴ１４のゲートに与えられ、ゲート電圧Ｖ2 はトランジスタＴ１６のゲートに与えられる。ＮＡＮＤ回路２６は、ＰＬコントロールパルスおよびＷＬパルスに論理積を施し、かつ論理積の反転信号を出力する。
【００１３】
したがって、ＮＡＮＤ回路２６の出力がローレベルのときトランジスタＴ１０が導通し、ＮＡＮＤ回路２６の出力がハイレベルのときトランジスタＴ１２が導通する。トランジスタＴ１４およびＴ１６はそれぞれゲート電圧Ｖ1 およびＶ2 によってオンされ、かつ導通量はこのゲート電圧によって規定される。したがって、ＮＡＮＤ回路２６の出力がローレベルとなれば、つまりＰＬコントロールパルスおよびＷＬパルスがハイレベルとなれば、直流電源ＶCCとプレートラインＰＬとが接続され、規定量以下の電源電流がプレートラインＰＬに供給される。一方、ＮＡＮＤ回路２６の出力がハイレベルであれば、つまりＰＬコントロールパルスおよびＷＬパルスのいずれか一方でもローレベルであれば、プレートラインＰＬとＧＮＤとが接続され、プレートラインＰＬからＧＮＤに規定量以下の電流が流れ込む。
【００１４】
たとえば、あるセル１２のコンデンサＣ１の強誘電体がマイナスに分極していれば、つまりこのコンデンサＣ１が図４（Ａ）に示すヒステリシスカーブのｂの状態に分極していれば、プレートラインＰＬに電源電流が供給されたときに、分極状態はｂからｃに移行する。ｂからｃに移行する途中でヒステリシスカーブの傾きが急激に大きくなり、このときコンデンサＣ１の静電容量は図４（Ｂ）に示すようにパルス状に立ち上がる。一方、供給される電源電流は一定であるため、プレートラインパルス（ＰＬパルス）のレベルは俊敏に立ち上がることができない。つまり、ＰＬパルスは、図４（Ｃ）に示すようにヒステリシスカーブの傾きに相関した勾配で立ち上がる。換言すれば、ＰＬパルスの立ち上がり部分の勾配は、コンデンサＣ１（またはＣ２）の静電容量に相関する。なお、図２に示すトランジスタＴ１６のゲートにもまた一定電圧Ｖ2 が与えられるため、トランジスタＴ１２が導通し電流がＧＮＤに引き込まれるときも、ＰＬパルスのレベルはコンデンサＣ１（またはＣ２）の静電容量に応じた勾配で低下する。
【００１５】
いわゆるアップオンリーセンシング法によって所望のセル１２のデータを読み出すとき、ＷＬパルス，ＰＬパルス，ＢＬパルスおよびＢＬ／パルスは図５に示すタイミングで変化する。図５（Ａ）に示すように、まずＷＬパルスが立ち上がることによって、所望のセル１２のトランジスタＴ１およびＴ２がオンされ、その後データの読み出しが開始される。読出期間開始と同時にＰＬパルスが立ち上がる。コンデンサＣ１が図６（Ａ）に示すｂの状態で分極し、コンデンサＣ２がａの状態で分極している場合、ＰＬパルスが立ち上がることによって、コンデンサＣ１の分極状態はｂからｃに移行し、コンデンサＣ２の分極状態はａからｃに移行する。このため、ＰＬパルスは、図５（Ｂ）に示すように、コンデンサＣ１の静電容量の変化に応じた勾配で立ち上がる。また、ＢＬパルスは図５（Ｃ）に示すように大きく立ち上がり、ＢＬ／パルスは図５（Ｄ）に示すように小さく立ち上がる。
【００１６】
読出開始時点から所定期間経過すると、図示しないセンスアンプがオンされ、センシングが開始される。センスアンプはＢＬパルスとＢＬ／パルスの電圧微差を増幅し、センシングが開始された後、ＢＬパルスは図５（Ｃ）に示すようにハイレベル（電源ＶCCレベル）となり、ＢＬ／パルスは図５（Ｂ）に示すようにローレベル（ＧＮＤレベル）となる。ＰＬパルスのレベルとＢＬパルスおよびＢＬ／パルスのそれぞれとのレベル差に応じて、図６（Ｂ）に示すように、コンデンサＣ１の分極状態はｃからａに移行し、コンデンサＣ２の分極状態はｃを維持する。このとき、セル１２に対応するデータが出力される。
【００１７】
センシングが終了すると、再書込が実行される。このときＰＬパルスは立ち下がり、図６（Ｃ）に示すように、コンデンサＣ１の分極状態はａからｄに移行し、コンデンサＣ２の分極状態はｃからａに移行する。そして、ｃおよびｄの間のヒステリシスカーブに応じた勾配で、ＰＬパルスのレベルが低下する。再書込が完了するとＷＬパルスが立ち下がり、これによってトランジスタＴ１およびＴ２がオフされるため、コンデンサＣ１の分極状態は、図６（Ｄ）に示すようにｄからｂに移行する。
【００１８】
アップオンリーセンシング法によるデータの書込時、ＷＬパルス，ＰＬパルス，ＢＬパルスおよびＢＬ／パルスは図７に示すように変化する。データセットに先立って、まずＰＬパルスが図７（Ｂ）に示すように立ち上がる。このときＰＬパルス，ＢＬパルスおよびＢＬ／パルスは図５と同様に変化する。つまり、図８（Ａ）に示すように、コンデンサＣ１は分極状態ｂから分極状態ｃに移行し、コンデンサＣ２は分極状態ａから分極状態ｃに移行する。書込データはビットラインＢＬおよびビットラインＢＬ／の両方にセットされる。２トランジスタ／２キャパシタ構造のメモリでは、ビットラインＢＬおよびビットラインＢＬ／にセットされるデータは互いに異なるレベルを持ち、ビットラインＢＬにローレベルパルスが印加されると、ビットラインＢＬ／にはハイレベルパルスが印加される。
【００１９】
このとき、プレートラインＰＬとビットラインＢＬ／との間の電位差は０となるため、図８（Ｂ）に示すようにコンデンサＣ２の分極状態はｃからａに戻る。一方、プレートラインＰＬとビットラインＢＬとの間には所定の電位差が生じるため、図８（Ｂ）に示すようにコンデンサＣ１の分極状態はｃを維持する。
続いてＰＬパルスが立ち下がることによって、図８（Ｃ）に示すように、コンデンサＣ２の分極状態がａからｄに移行し、コンデンサＣ１の分極状態がｃからａに移行する。ＰＬパルスは、図７（Ｂ）に示すように、コンデンサＣ２の静電容量の変化に応じた勾配で立ち下がる。書き込みが終了すると、ＷＬパルスが立ち下がり、これによってトランジスタＴ１およびＴ２がオフされるため、コンデンサＣ２の分極状態はｄからｂに移行する。
【００２０】
アップダウンセンシング法によってデータを読み出すとき、ＷＬパルス，ＰＬパルス，ＢＬパルスおよびＢＬ／パルスは図９に示すように変化する。読出開始と同時にＰＬパルスが立ち上がり、これに応じてコンデンサＣ１およびＣ２の分極状態が変化する。図１０（Ａ）に示すように、コンデンサＣ１の分極状態はｂからｃに移行し、コンデンサＣ２の分極状態はａからｃに変化する。そして、ＢＬパルスは大きく立ち上がり、ＢＬ／パルスは小さく立ち上がる。その後ＰＬパルスが立ち下がると、これに応じてコンデンサＣ１およびＣ２の分極状態は、図１０（Ｂ）に示すようにｃからａの近傍に移行する。コンデンサＣ１およびＣ２のいずれの静電容量もほぼ同じ割合で変化するため、ＰＬパルスは図９（Ｂ）に示すように中心に立ち下がる。
【００２１】
その後、センスアンプがオンされ、センシングが開始されると、センスアンプによってビットラインＢＬおよびビットラインＢＬ／はそれぞれハイレベルおよびローレベルになる。このため図１０（Ｃ）に示すように、コンデンサＣ１の分極状態はｄまで変化し、コンデンサＣ２の分極状態はａまで変化する。このとき、セル１２に対応するデータが出力される。その後ＰＬパルスは立ち上がり、ＰＬパルスとＢＬパルスおよびＢＬ／パルスのそれぞれとの電位差に応じて、コンデンサＣ１およびＣ２の分極状態が変化する。つまり、図１０（Ｄ）に示すように、コンデンサＣ１の分極状態はｄからｂに変化し、コンデンサＣ２の分極状態はａからｃに変化する。コンデンサＣ１およびＣ２のいずれも静電容量の変化の割合は小さいため、ＰＬパルスは図９（Ｂ）に示すように急俊に立ち上がる。
【００２２】
そして、ＰＬパルスは立ち下がり、図１０（Ｅ）に示すように、コンデンサＣ１の分極状態はｂからｄに変化し、コンデンサＣ２の分極状態はｃからａに変化する。ＷＬパルスが立ち下がりトランジスタＴ１およびＴ２がオフされると、図１０（Ｆ）に示すように、コンデンサＣ１の分極状態がｄからｂに戻る。このようにして再書込が終了する。
【００２３】
アップダウンセンシング法によるデータ書込時は、ＷＬパルス，ＰＬパルス，ＢＬパルスおよびＢＬ／パルスは図１１に示すように変化する。ＷＬパルスが立ち上がった後ＰＬパルスが立ち上がり、図１２（Ａ）に示すように、コンデンサＣ１の分極状態がｂからｃに移行し、コンデンサＣ２の分極状態がａからｃに移行する。そして、図１１（Ｂ）に示すように、コンデンサＣ１の静電容量の変化に応じた勾配で、ＰＬパルスが立ち上がる。その後、ＰＬパルスが立ち下がり、コンデンサＣ１およびＣ２の分極状態は、ｃからａ近傍まで変化する。このため、図１１（Ｂ）に示すように、ＰＬパルスは急俊に低下する。データがセットされると、たとえばＢＬパルスが立ち下がり、ＢＬ／パルスが立ち上がる。このとき、図１２（Ｃ）に示すように、コンデンサＣ１の分極状態がａまで変化し、コンデンサＣ２の分極状態がｄまで変化する。
【００２４】
データがセットされた後ＰＬパルスが立ち上がり、図１２（Ｄ）に示すように、コンデンサＣ１の分極状態はａからｃに変化する。コンデンサＣ２の分極状態はｄからｂに変化する。いずれのコンデンサの静電容量もほぼ同じ割合でしか変化しないため、ＰＬパルスは図１１（Ｂ）に示すように急俊に立ち上がる。書込期間が完了するとＰＬパルスが立ち下がり、図１２（Ｅ）に示すようにコンデンサＣ１の分極状態はｃからａに、コンデンサＣ２の分極状態はｂからｄに変化する。このときもＰＬパルスのレベルは急俊に立ち下がる。その後、ＷＬパルスが立ち上がり、図１２（Ｆ）に示すようにコンデンサＣ２の分極状態がｄからｂに戻る。
【００２５】
このように、一定電流に基づいて生成されたＰＬパルスをコンデンサＣ１およびＣ２に印加するようにしたため、過渡時のピーク電流を抑制し電源電圧の変化を防止することができる。また、ＧＮＤレベルにおけるノイズの発生を防止することができる。なお、ＧＮＤインピーダンスが十分に低い場合は、図３に示すようなゲート電圧発生回路２２´およびＰＬドライバ１６´を用いてもよい。このゲート電圧発生回路２２´においては、図２と比較してわかるように、トランジスタＴ２４およびＴ３０が省略され、ゲート電圧発生回路２２´からはトランジスタＴ２２のゲート電圧Ｖ１が出力される。また、ＰＬドライバ１６´においてトランジスタＴ１６が省略され、トランジスタＴ１２がＧＮＤと接続される。
【００２６】
このような強誘電体メモリ１０は、ＩＣカード特に図１３に示すような非接触型ＩＣカード３０に適応することができる。データ送／受信機４２から送信された高周波信号は、アンテナ３２によって受信され、整流回路３４によって整流されるとともに、受信回路３６によって処理される。整流回路３４では、受信された高周波信号が全波整流させるとともに、平滑され、これによって直流電源ＶCCが生成される。直流電源ＶCCは受信回路３６，送信回路３８，制御回路４５および強誘電体メモリ１０に供給される。受信回路３６は受信データを制御回路４０に与え、制御回路４０は強誘電体メモリ１０を用いて処理を実行する。制御回路４０はまた、データを送信回路３８に入力し、送信回路３８はこのデータに基づいて高周波信号を生成し、アンテナ３２を介して出力する。
【００２７】
このような非接触型ＩＣカード３０では、高周波信号に基づいて供給能力の微弱な電源電圧しか得られないが、この発明の強誘電体メモリを用いれば電源電圧の変動を防止できるので、非接触型ＩＣカード３０は適切に動作する。
【図面の簡単な説明】
【図１】この発明の一実施例を示す回路図である。
【図２】図１実施例の一部を示す回路図である。
【図３】他の実施例の一部を示す回路図である。
【図４】ヒステリシスカーブ，電解と静電容量の関係，およびＰＬパルスのレベルと時間との関係を示す図解図である。
【図５】図１実施例の動作の一部を示すタイミング図である。
【図６】図１実施例の動作の一部を示す図解図である。
【図７】図１実施例の動作の他の一部を示すタイミング図である。
【図８】図１実施例の動作の他の一部を示す図解図である。
【図９】図１実施例の動作のその他の一部を示すタイミング図である。
【図１０】図１実施例の動作のその他の一部を示す図解図である。
【図１１】図１実施例の動作のさらにその他の一部を示すタイミング図である。
【図１２】図１実施例の動作のさらにその他の一部を示す図解図である。
【図１３】この発明の他の実施例を示すブロック図である。
【図１４】従来技術を示す回路図である。
【符号の説明】
１０  …  強誘電体メモリ
１２  …  セル
１６  …  ＰＬドライバ
１８  …  ＷＬドライバ
２０  …  ＰＬコントロール回路
２２  …  ゲート電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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