(57)【特許請求の範囲】
【請求項１】
集積回路のためのメモリセルであって、
チャージポンピングノードと、
充電装置とを備え、
前記充電装置は、
前記チャージポンピングノードに電気的に結合された一端および出力ノードに電気的に結合された他端を有する導電経路と、ゲートとを有する充電トランジスタと、
前記充電トランジスタの前記ゲートと前記出力ノードとの間に結合された抵抗器と、
前記充電トランジスタの前記ゲートと前記チャージポンピングノードとの間に結合された第１のキャパシタとを含み、
プリチャージ電圧レベルのプリチャージ信号は前記チャージポンピングノードに電気的に結合されて、前記充電トランジスタを介して前記出力ノードを第１の電圧レベルに充電し、
前記メモリセルはさらに、
第２の電圧レベルの電圧源と前記出力ノードとの間に電気的に結合されたメモリ素子を備え、前記第２の電圧レベルは前記第１の電圧レベルより下であり、前記メモリ素子はデータを記憶し、電力が前記集積回路から取除かれるときに前記データを保持する、メモリセル。
【請求項２】
前記出力ノードは前記プリチャージ信号によって周期的にリフレッシュされる、請求項１に記載のメモリセル。
【請求項３】
前記プリチャージ信号のサイクルはほぼ前記第１の電圧レベルで第１の論理レベルを有し、前記第１の電圧レベルより上の第３の電圧レベルで第２の論理レベルを有する、請求項１に記載のメモリセル。
【請求項４】
前記プリチャージ信号のサイクルはパルスを含み、前記パルスは前記第１の電圧レベルより上の第３の電圧レベルであり、前記パルスの持続時間は、前記プリチャージ信号がほぼ前記第１電圧レベルであるときの持続時間よりも実質的に短い、請求項１に記載のメモリセル。
【請求項５】
前記出力ノードは第１のメモリ記憶状態でほぼ前記第１の電圧レベルより上に動的に保たれ、第２のメモリ記憶状態でほぼ前記第２の電圧レベルに放電される、請求項１に記載のメモリセル。
【請求項６】
前記出力ノードと接地との間に結合された第２のキャパシタをさらに備える、請求項１に記載のメモリセル。
【発明の詳細な説明】
【０００１】
【発明の背景】
この発明は集積回路メモリ技術の分野に関する。特に、この発明はデータを記憶するためのダイナミック不揮発性メモリセルを提供する。
【０００２】
メモリセルは多くの型の電子装置および集積回路を実現するのに用いられる。これらの装置は数ある中でマイクロプロセッサ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、フラッシュＥＥＰＲＯＭメモリ、プログラマブル論理装置（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および特定用途向け集積回路（ＡＳＩＣ）を含む。メモリセルはこれらおよび他の集積回路のためのデータおよび他の情報を記憶するために用いられる。
【０００３】
集積回路技術および半導体プロセスが進歩し続けるにつれて、主にメモリセルの大きさによってしばしば判断される、集積回路の密度および機能性が高まることが必要とされる。さらに、メモリセルが、より少ない電力消費と、不揮発性と、より長い装置寿命と、向上されたデータ保存と、より良い過渡性能と、優れた電圧および電流属性と、他の類似した属性における改良点とのような動作性能を向上させていることが望ましい。
【０００４】
さらに、改良されたメモリセルがＰＬＤ集積回路のような特定的なアプリケーションに特に必要とされる。ＰＬＤは電子技術の当業者には周知である。このようなプログラマブル論理装置は通常ＰＡＬ（プログラマブルアレイ論理）、ＰＬＡ（プログラマブル論理アレイ）、ＥＰＬＡ、ＰＬＤ、ＥＰＬＤ（消去可能プログラマブル論理装置）、ＥＥＰＬＤ（電気的消去可能プログラマブル論理装置）、ＬＣＡ（論理セルアレイ）、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）などと称される。このような装置は、標準的な既製の装置を特定的なアプリケーションにプログラムすることが望ましい場合にアプリケーションの広いアレイで用いられる。このような装置はたとえば、アルテラ・コーポレイション（Altera Corp.）によって製造されるＥＰＬＤの周知のClassic （商標）、ＭＡＸ（登録商標）５０００、およびＦＬＥＸ（登録商標）８０００を含む。
【０００５】
多くの論理アレイブロック（ＬＡＢ）が２次元アレイで与えられるＰＬＤが一般に既知である。ＬＡＢは、ＮＡＮＤ、ＮＯＲ、および排他的ＯＲのような相対的に基本的な論理機能を与える、多数の個々のプログラマブル論理素子（ＬＥ）を含む。さらに、ＰＬＤは、プログラム可能に論理信号を選択し、かつそれをＬＡＢおよびＬＡＥへ、ＬＡＢおよびＬＥから、および、ＬＡＢとＬＥとの間に導くための交差する信号導体のアレイを有する。ＬＡＢとＬＥとこれらの論理素子間の相互接続との構成はメモリセルに記憶される。メモリセルは、論理アレイブロック（ＬＡＢ）および論理素子（ＬＥ）の配置、構成、および配列と、これらの論理アレイブロックおよび論理素子の間の相互接続とをプログラム可能に制御するために用いられ得る。
【０００６】
（「チップ」としても知られる）集積回路を形成するために用いられる半導体装置ジオメトリの連続的なスケーリングおよび縮小から生じて、集積回路は漸進的により小さく、より高密度になってきた。プログラマブル論理では、より多くの数のプログラマブル論理装置を１つの集積回路へ入れることが可能になる。さらに、素子の数が増加するにつれ、素子を相互接続し、かつ信号を論理ブロック間に送るために用いられる技術およびアーキテクチャを改良することがますます重要になる。また、ＰＬＤの大きさおよび複雑さが増すにつれ、より多くのメモリセルが論理素子の構成情報を保持するために必要とされる。
【０００７】
このような装置はかなり成功したが、同時にある制限を受ける。それは特に、より複雑な論理モジュールと論理モジュール間の付加的または代替的な型の相互接続とを与えることが付加的な回路構成要素とプログラムの複雑さとを正当化するに足る利点を有する状況においてである。また、より大きな容量の論理装置が引続いて所望される。このために、より効率的に論理機能を実現する必要性と個々の論理モジュールを相互接続するための装置の部分をよりよく用いる必要性とが生じる。さらに、ＰＬＤの構成情報をより効率的かつ効果的に記憶することが必要である。ＰＬＤの構成情報を記憶するために用いられるメモリ技術は小型で、電力面で効率的で、再プログラム可能で、かつ不揮発性であるべきであり、あまり付加的なプログラム回路を上に必要としないべきであり、一般にＰＬＤ論理モジュールおよび相互接続の性能および特徴に改良を加えるべきである。
【０００８】
理解されるように、改良されたメモリセルが必要であり、特に、プログラマブル論理装置の論理素子および相互接続に対する構成情報を記憶するための改良されたメモリセルが必要である。
【０００９】
【発明の概要】
この発明は集積回路においてデータを記憶するための動的、不揮発性、かつ再プログラム可能なメモリセルを提供する。メモリセルは電圧源と出力ノードとの間に結合されたプログラマブルメモリ素子を含む。通常動作の間、電圧源はほぼＶＳＳである。出力ノードはメモリセルの記憶された状態を出力する。充電トランジスタはチャージポンピングノードと出力ノードとの間に結合される。チャージポンピングノードは充電トランジスタを介して出力ノードをほぼＶＤＤに動的に充電する。出力ノードの電荷は周期的にリフレッシュされる。
【００１０】
論理ハイを記憶するためには、プログラマブルメモリ素子がプログラムされ、これが電圧源から出力ノードを分離する。出力ノードはＶＤＤのままである。論理ローを記憶するためには、プログラマブルメモリ素子が消去され、これが出力ノードを電圧源に結合する。出力ノードの動的電荷はプログラマブルメモリ素子を介して電圧源に放電される。出力ノードはＶＳＳである。
【００１１】
プログラマブルメモリ素子はＮＭＯＳであってもよく、プログラム可能であり得る。ある実施例では、フラッシュＥＥＰＲＯＭトランジスタまたはＥＥＰＲＯＭトランジスタがＲＡＭ型動作を達成するために用いられ得る。ＲＯＭ型動作が所望されるならば、ＥＰＲＯＭ、ヒューズ、またはアンチヒューズ技術が用いられ得る。読出動作の間、プログラマブルメモリ素子の制御ゲートは固定した（切換わらない）電圧に保たれる。
【００１２】
ある実施例では、漏れ電流以外の静的電力を消費せずに、メモリセルはフルレールまたはほぼフルレールの電源電圧をその出力に届ける。この発明のメモリセルは動的（周期的なリフレッシュを必要とする）および不揮発性（電力が取除かれるならばそのメモリを保存する）の両方である。これが用いられ得るのは、１ビットかまたはビットのストリングが１度に読出され得る標準的なＲＡＭセルとしてか、または、プログラマブル論理装置において用いられるときなどにマルチプレクサまたは他の回路構成要素をその出力が駆動する構成ビットとしてである。さらに、メモリセルはプログラマブル論理装置の構成情報を記憶するために用いられ得る。メモリセルはまた優れたデータ保存性能を与える。
【００１３】
より具体的に、この発明のメモリセルは、チャージポンピングノードと、チャージポンピングノードおよび出力ノードの間に結合された充電装置とを含み、ここでプリチャージ信号がチャージポンピングノードに結合されて、充電装置を介して出力ノードを第１の電圧に充電する。さらに、メモリ装置は第２の電圧レベルの電圧源と出力ノードとの間に結合され、ここで第２の電圧レベルは第１の電圧レベルより下である。メモリはデータを記憶し、電力が集積回路から取除かれるときこのデータを保存する。
【００１４】
この発明の他の目的、特徴、および利点は、同じ参照番号が図面を通して同じ特徴を表わす以下の詳細な説明および添付の図面を検討すると明らかになるであろう。
【００１５】
【好ましい実施例の詳細な説明】
図１は、この発明がその中で実施され得るデジタルシステムのブロック図を示す。図１の特定的な実施例では、処理装置１０１がメモリ１０５およびＩ／Ｏ１１１に結合され、プログラマブル論理装置（ＰＬＤ）１２１を組入れる。ＰＬＤは特に、接続１３１を介してメモリ１０５に、接続１３５を介してＩ／Ｏ１１１に結合され得る。このシステムは、プログラムされるデジタルコンピュータシステム、デジタル信号処理システム、特殊デジタルスイッチングネットワーク、または他の処理システムであってもよい。さらに、このシステムは、汎用コンピュータか、ＰＬＤ１２１をプログラムするような特定用途向けの課題のために最適化された（電気通信機器のような）専用コンピュータか、または汎用コンピュータと補助専用ハードウェアとの組合せであってもよい。
【００１６】
処理装置１０１は処理または記憶のために適切なシステム構成要素にデータを送り、メモリ１０５に記憶されるかまたはＩ／Ｏ１１１を用いて入力されたプログラムか、または他の同様の機能を実行できる。処理装置１０１は中央処理装置（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックスコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして用いるためにプログラムされたプログラマブル論理装置、または他の処理装置であってもよい。さらに、多くの実施例ではしばしばＣＰＵの必要性がない。たとえば、ＣＰＵの代わりに、１つ以上のＰＬＤ１２１がシステムの論理演算を制御できる。
【００１７】
いくつかの実施例では、処理装置１０１はコンピュータシステムでさえあってもよい。ある実施例では、ソースコードがメモリ１０５に記憶され、機械言語に変換され、処理装置１０１によって実行され得る。処理装置１０１はＣＰＵを含む必要はなく、ある実施例では命令が１つ以上のＰＬＤ１２１によって実行され得る。メモリ１０５にソースコードを記憶する代わりに、ソースコードを表わす機械言語だけがソースコードなしで、処理装置１０１によって実行するためにメモリ１０５に記憶されてもよい。メモリ１０５はランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、固定またはフレキシブル媒体、ＰＣカードフラッシュディスクメモリ、テープ、または何か他の記憶検索手段か、またはこれらの記憶検索手段の組合せであってもよい。
【００１８】
処理装置１０１はＩ／Ｏ１１１を用いてユーザのインタラクションのための入出力経路を与える。たとえば、ユーザはプログラムされるべき論理機能をプログラマブル論理装置１２１に入力できる。Ｉ／Ｏ１１１はキーボード、マウス、トラックボール、タブレット装置、テキストまたはグラフィックディスプレイ、タッチスクリーン、ペンタブレット、プリンタ、または他の入出力手段、またはこれらの手段のいかなる組合せであってもよい。ある実施例では、Ｉ／Ｏ１１１はどのような処理装置１０１出力のハードコピーをも印刷するために用いられるプリンタを含む。特に、Ｉ／Ｏ１１１を用いて、処理装置１０１を用いて実行されるワードプロセシングプログラムを用いて準備された文書のコピーをユーザは印刷できる。他の場合では、ユーザはＰＬＤ１２１内に含まれた、ソースコードのコピーかまたは論理機能のリスティングをプリントアウトできる。
【００１９】
ＰＬＤ１２１は図１のシステム内で多くの異なった目的を果たし得る。ＰＬＤ１２１は処理装置１０１の論理ビルディングブロックであって、その内部および外部の動作を指示してもよい。ＰＬＤ１２１はシステム動作においてその特定の役割を実行するのに必要な論理機能を実現するようにプログラムされる。
【００２０】
ＰＬＤ１２１に対する多数の用途のいくつかの例として、処理装置１０１は、メモリ１０５またはＩ／Ｏ１１１にアクセスするために接続１３１を介してメモリまたはポートアドレスを復号化するようにＰＬＤ１２１を用いることができる。ＰＬＤ１２１はメモリまたは特殊メモリのようなデータを記憶するようにプログラムでき、これは処理装置１０１または（接続１３１を経て）メモリ１０５から届く。ＰＬＤ１２１は固定またはフレキシブルディスクドライブのようなメモリ１０５装置のためのマイクロコントローラとして用いられ得る。ＰＬＤ１２１はまた、接続１３５を介してデータを渡す、キーボードまたはスキャナのようなＩ／Ｏ１１１装置のためのマイクロコントローラに構成できる。
【００２１】
他の実施例では、ＰＬＤ１２１は数学的計算またはグラフィック計算を行なうためのコプロセッサのようなコントローラまたは特殊処理装置として用いられてもよい。さらにほかの実施例では、ＰＬＤ１２１は電気通信アプリケーションのために用いられ得る。たとえば、処理装置１０１がデータをＰＬＤ１２１に送り、ＰＬＤ１２１がこのデータを処理し、次に、結果を処理装置１０１に戻す。さらに、処理装置１０１は、メモリ１０５に記憶されるかまたはＩ／Ｏ１１１を用いて入力されたプログラムを実行するためにＰＬＤ１２１に渡すかまたは送ることができる。これらはデジタルシステム内でのＰＬＤ１２１の多数の用途のうちのいくつかである。また、図１に示されるもののようなシステムが、異なったシステム機能を各々行なう複数個のＰＬＤ１２１を実現できる。
【００２２】
図１に示されるシステムは特定の論理パターンでＰＬＤ１２１をプログラムするためにも用いられ得る。機能をＰＬＤへ設計するためのコンピュータプログラムがメモリ１０５に記憶され得、処理装置１０１を用いて実行され得る。次に、ＰＬＤ１２１にプログラムされるべき設計特性がＩ／Ｏ１１１を経て入力され、処理装置１０１によって処理される。最後に、処理装置１０１は設計特性をＰＬＤ１２１に転送かつプログラムする。
【００２３】
図１では、処理装置１０１がＰＬＤ１２１を組入れて示される。しかしながら、他の実施例では、ＰＬＤ１２１は処理装置１０１の外部にあってもよく、ＰＬＤインタフェースが処理装置１０１とＰＬＤ１２１との間に結合されてもよい。ＰＬＤインタフェースはＰＬＤ１２１を処理装置１０１にインタフェースするための適切なアダプタまたはソケットを設けるであろう。さらに、ＰＬＤインタフェースはＰＬＤ１２１を処理装置１０１に結合するための適切な電圧と電気特性とを与えるであろう。
【００２４】
図２は図１のＰＬＤ１２１の全体の内部アーキテクチャおよび組織を示す簡略化されたブロック図である。ＰＬＤアーキテクチャ、組織、および回路設計の多くの詳細がこの発明を理解するために必要ではなく、このような詳細は図２に示されない。
【００２５】
図２は３６個の論理アレイブロック（ＬＡＢ）２００の６×６の２次元アレイを示す。ＬＡＢ２００は、論理機能を行なうように構成またはプログラムされた論理資源の物理的に分類された組である。ＬＡＢの内部アーキテクチャは図３と関連して以下にさらに詳しく説明される。ＰＬＤは図２に示されるＰＬＤ１２１よりも多いか少ない、どのような任意の数のＬＡＢを含んでもよい。一般に、将来において、技術が進歩かつ向上するにつれ、さらに多数の論理アレイブロックを有するプログラマブル論理装置が疑いもなく作り出されるであろう。さらに、ＬＡＢ２００は正方行列で組織される必要はなく、たとえば、アレイはＬＡＢの５×７または２０×７０の行列で組織されてもよい。
【００２６】
ＬＡＢ２００は、広域水平相互接続（ＧＨ）２１０および広域垂直相互接続（ＧＶ）２２０のアレイを含んだ広域相互接続構造にプログラム可能に接続されてもされなくてもよい入力および出力（図示せず）を有する。図２には単一のラインとして示されるが、ＧＨ２１０ラインおよびＧＶ２２０ラインの各々が複数個の信号導体を表わす。ＬＡＢ２００の入力および出力は隣接したＧＨ２１０と隣接したＧＶ２２０とにプログラム可能に接続できる。ＧＨ２１０相互接続およびＧＶ２２０相互接続を利用して、多数のＬＡＢ２００が、単一のＬＡＢ２００を用いて実現できるよりも大きく、複雑な論理機能を実現するように接続され、かつ組合され得る。
【００２７】
ある実施例では、ＧＨ２１０導体およびＧＶ２２０導体がこれらの導体の交差２２５でプログラム可能に接続可能であってもなくてもよい。さらに、ＧＨ２１０導体およびＧＶ２２０導体は他のＧＨ２１０導体およびＧＶ２２０導体と多数の接続を作り得る。さまざまなＧＨ２１０導体およびＧＶ２２０導体が、ＰＬＤ１２１上の１つの位置のＬＡＢ２００からＰＬＤ１２１上の別の位置の別のＬＡＢ２００への信号経路を生じるためにプログラム可能に接続され得る。さらに、１つのＬＡＢ２００からの出力信号が１つ以上のＬＡＢ２００の入力へ送られ得る。また、広域相互接続を用いて、ＬＡＢ２００からの信号が同じＬＡＢ２００へとフィードバックできる。他の実施例またはこの発明において、選択されたＧＨ２１０導体だけがＧＢ２２０導体の選択にプログラム可能に接続される。さらに、さらなる実施例では、ＧＨ２１０導体およびＧＶ２２０導体が、入力または出力であるがその両方ではないような特定の方向に信号を渡すために特別に用いられ得る。
【００２８】
図２のＰＬＤのアーキテクチャはチップの周辺で入出力ドライバ２３０をさらに示す。入出力ドライバ２３０はＰＬＤを外部のオフチップ回路構成要素にインタフェースするためのものである。図２は３２個の入出力ドライバ２３０を示すが、ＰＬＤは示される数よりも多いか少ないどのような数の入出力ドライバを含んでもよい。各入出力ドライバ２３０は入力ドライバ、出力ドライバ、または双方向ドライバとして用いるために構成される。入力ドライバはチップの外部から信号を受け、それをオンチップ回路構成要素にインタフェースする。出力ドライブは内部信号を受け、それを外界にインタフェースする。双方向ドライバは入力ドライバおよび出力ドライバの両方の機能を行なう。加えて、双方向ドライブはドライバに双方向バスとインタフェースさせる高インピーダンスモードを有する。この発明の他の実施例では、ＰＬＤは専用の入力ドライバ、専用の出力ドライバ、特別な「急速」入力ドライバなどを有する。
【００２９】
ＬＡＢ２００と同様に、入出力ドライバ２３０は隣接したＧＨ２１０導体およびＧＶ２２０導体にプログラム可能に接続可能である。ＧＨ２１０導体およびＧＶ２２０導体を用いて、入出力ドライバ２３０はどのＬＡＢ２００にもプログラム可能に接続可能である。入出力ドライバ２３０はＬＡＢ２００と外部のオフチップ回路構成要素との間でのデータの転送を容易にする。たとえば、他のチップからのオフチップ論理信号は１つ以上のＬＡＢ２００を駆動するために入出力ドライバ２３０を介して結合できる。これらのオフチップ入力とＬＡＢ２００にプログラムされた論理機能とに基づいて、ＬＡＢ２００は、オフチップ回路構成要素とインタフェースするために広域相互接続を介して入出力ドライバ２３０に結合される出力信号を発生する。
【００３０】
図３は図２のＬＡＢ２００の簡略化されたブロック図を示す。ＬＡＢ２００は、時には「論理セル」と称される可変数個の論理素子（ＬＥ）３００と局所（または内部）相互接続構造３１０とからなる。ＬＡＢ２００は８個のＬＥ３００を有するが、ＬＡＢ２００は８よりも大きいか小さいどのような数のＬＥを有してもよい。この発明のさらなる実施例では、ＬＡＢ２００は全体で１６個のＬＥに対して８個のＬＥの２つの「バンク」を有し、ここで各バンクは別個の入力、出力、制御信号、およびキャリーチェーンを有する。
【００３１】
この発明の基本的な理解を与えるのに十分な、ＬＥ３００の一般的な概観がここに提示される。ＬＥ３００はＰＬＤの最小の論理ビルディングブロックである。ＬＥ３００が図１−３に示されるものとは異なった多くのアーキテクチャで実現され得るが、ＧＨ２１０およびＧＶ２２０からのような、ＬＡＢの外部の信号は局所相互接続構造３１０によってＬＥ３００にプログラム可能に接続される。ある実施例では、この発明のＬＥ３００は、４変数ブール演算のような多くの変数の論理機能を与えるように構成可能な機能発生器を組入れる。組合せ機能と同様に、ＬＥ３００はまた、たとえばＤフリップフロップを用いて順次機能および登録された機能のための指示を与える。
【００３２】
ＬＥ３００は、ＧＨ２１０およびＧＶ２２０に接続可能な組合せ出力および登録された出力をＬＡＢ２００の外部に与える。さらに、ＬＥ３００からの出力は局所相互接続構造３１０に内部的にフィードバックされ得、局所相互接続構造３１０によって、１つのＬＥ３００からの出力が、広域相互接続構造のＧＨ２１０およびＧＶ２２０を用いずに他のＬＥ３００の入力にプログラム可能に接続できる。局所相互接続構造３１０は、限られた広域資源、すなわちＧＨ２１０およびＧＶ２２０を利用せずにＬＥの短距離の相互接続をもたらす。局所相互接続構造３１０と局所フィードバックとによって、ＬＥ３００は、単一のＬＥ３００を用いて実現できるよりも大きく、かつ複雑な論理機能にプログラム可能に接続可能である。さらに、その大きさが小さくなり、長さが短くなったために、局所相互接続構造３１０の寄生は広域相互接続構造に比較して減少している。したがって、局所相互接続構造３１０は一般に、広域相互接続構造によるよりも早く信号を伝搬させる。
【００３３】
この発明のメモリセルはＰＬＤのさまざまな位置で用いられ得る。たとえば、メモリセルはルックアップテーブルと、機能発生器と、プログラマブル相互接続と、ＰＬＤの他の構成要素との構成を実現かつ記憶するために用いられ得る。この発明のメモリセルを用いて、ＬＥ３００で用いられるルックアップテーブルを実現するために用いられるＲＡＭが構成できる。この発明のメモリセルはまた記憶ビットともなり得る。この記憶ビットは、たとえばＬＥが登録されたモードかまたは順次モードのいずれであるかを判断するために用いられ得る。記憶ビットはプログラマブルマルチプレクサの動作を構成するためにも用いられ得る。
【００３４】
図４は、図２に示されるようなＰＬＤのプログラマブル相互接続資源を実現するにあたってこの発明がいかに用いられるかの例を示す図である。メモリセル４００はこの発明のプログラマブルメモリセルである。メモリセル４００はハイまたはローの論理状態を記憶する。典型的に、論理ハイ状態は「１」またはＶＤＤによって表わされ、論理ロー状態は「０」または接地によって表わされる。
【００３５】
メモリセル４００は再プログラム可能であり、これはセルが新しいデータで何回もプログラムできることを意味する。さらに、この発明ではメモリセル４００が不揮発性であり、これは電力が取除かれるときでも記憶された情報が保存されることを意味する。たとえば、メモリセル４００は特定の論理状態でプログラムされた後、この情報をセルが再プログラムされるまで無限に記憶する。
【００３６】
メモリセル４００はその記憶された状態を出力するための出力ノード４０５を有する。出力ノード４０５はメモリセル４００に記憶された状態を表わす論理ロー出力または論理ハイ出力のいずれかを与える。出力ノード４００の出力電圧レベルは典型的にフルレール電圧であり、集積回路のほぼＶＤＤ（時にはＶＣＣと称される）またはＶＳＳのいずれかと等しい。
【００３７】
メモリセル４００は多くの型の論理素子および構成要素を実現するために用いられ得る。たとえば、メモリセル４００はフリップフロップ、レジスタ、記憶ビット、アーキテクチャビット、ルックアップテーブル、プログラマブル相互接続アレイ、ＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、内容アドレス記憶装置（ＣＡＭ）、ＰＬＤ、ＥＰＧＡ、ＰＣカードメモリカード、ならびに、他の同様のメモリ素子および装置を実現するために用いられ得る。図４に示されるように、メモリセル４００はＰＬＤのプログラマブル相互接続資源を実現するために用いられ得る。
【００３８】
図４では、ＧＨ２１０導体およびＧＶ２２０導体が交差２２５で交差する。交差２２５は時には交差点と称される。広域プログラマブル相互接続の場合では典型的であるように、ＧＨ２１０ラインおよびＧＶ２２０ラインはプログラム可能に結合されなければ交差２２５で接続しない。パストランジスタ４１０およびプログラマブルメモリセル４００は、ＧＨ２１０からＧＶ２２０へ、およびＧＶ２２０からＧＨ２１０へのプログラム可能な結合を容易にする。特に、メモリセル４００に記憶されるデータに依存して、ＧＨ２１０導体およびＧＶ２２０導体が交差２２５でプログラム可能に接続されるか、またはプログラム可能に分離される。
【００３９】
交差２２５で、パストランジスタ４１０はＧＨ２１０とＧＶ２２０との間に結合される。パストランジスタ４１０のゲートはメモリセル４００の出力ノード４０５に結合される。メモリセル４００によって制御され、パストランジスタ４１０はＧＨ２１０をＧＶ２２０にプログラム可能に結合する。たとえば、ＧＶ２２０およびＧＨ２１０はメモリセル４００に論理ハイを記憶することによって接続できる。メモリセル４００はおそらく出力ノード４０５でハイレベルを出力し、これはパストランジスタ４１０のゲートに渡される。パストランジスタ４１０のゲートのハイはパストランジスタ４１０をターンオンし、したがってＧＶ２２０がＧＨ２１０に電気的に結合される。代替的に、ＧＶ２２０およびＧＨ２１０がメモリセル４００に０をプログラムすることによって互いから分離されてもよい。このように、この発明のメモリセル４００はＰＬＤのための広域プログラマブル相互接続構造を実現するために用いられ得る。
【００４０】
さらに、上述のようにこの発明はパストランジスタ４１０のゲートにフルレール電圧を与える。この場合、パストランジスタ４１０は実質的にオンであるか実質的にオフであるかのいずれかである。このために、ＧＨ２１０およびＧＶ２２０が一般に良好な実行特性で集積回路中に信号を導く。たとえば、パストランジスタ４１０が十分にオンである（たとえば、ゲートがＶＤＤである）とき、パストランジスタ４１０の抵抗の量が最小に維持され、こうして過渡性能を向上させる。また、パストランジスタ４１０のゲートのＶＤＤは、ほぼＶＤＤ−ＶＴの電圧（基板効果を含む、パストランジスタ４１０のしきい値電圧）を１つのＧＨ２１０導体またはＧＶ２２０導体から別のものへともたらす。また、パストランジスタ４１０が十分にオフである（たとえば、ゲートがＶＳＳである）とき、ＧＨ２１０導体またはＧＶ２２０導体から別のものへと信号が渡らない（または「漏れ」ない）。さらに、パストランジスタ４１０が十分にオフであるとき、特定のＧＨ２１０導体と交差するＧＶ２２０導体はその特定のＧＨ２１０導体を容量的にロードしない。これらの特徴によってプログラマブル論理装置集積回路の性能が向上する。
【００４１】
パストランジスタ４１０はＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、およびバイポーラを含む多くの異なったプロセス技術を用いて作成できる。好ましい実施例では、パストランジスタ４１０はＮＭＯＳトランジスタである。
【００４２】
図５はこの発明のメモリセル４００のより詳細なブロック図を示す。メモリセル４００は論理状態を記憶する。メモリセルはこの記憶された論理状態、すなわち論理ハイまたは論理ローを出力ノード４０５に出力する。集積回路では、論理ハイは第１の電圧レベルによって表わされ得、論理ローは第２の電圧レベルによって表わされ得る。第１の電圧レベルは一般に集積回路のための電源電圧、すなわちＶＤＤ（またはＶＣＣ）である。第２の電圧レベルはほぼＶＳＳである。ＶＤＤは典型的に５ボルトであり、ＶＳＳは接地である。さらに、高度に集積された半導体回路を容易にするために、５ボルトの典型的な電圧源が５ボルト未満、通例約３．３ボルトから約３．６ボルトの電圧レベルに減少されている。将来において、電源電圧はさらに、たとえば２．５ボルトに減少されさえするかもしれない。
【００４３】
さらに実施例において、メモリセル４００に対する電源電圧は集積回路に対する電源電圧と同じでないかもしれない。この場合、第１の電圧レベルがほぼＶＤＤではないかもしれない。第２の電圧レベルがほぼＶＳＳではないかもしれない。たとえば、ＶＤＤが約５ボルトであり得るが、この電圧は内部回路と結合するために約３．３ボルトに減少され得る。この場合、第１の電圧レベルは「局所」ＶＤＤ、すなわち、メモリセル４００とおそらくは他の内部回路構成要素とに結合されたＶＤＤであり得る。別の例では、集積回路の電源電圧がＶＤＤであり得るが、メモリセル４００に対する第１の電圧レベルがほぼＶＤＤ−ＶＴであり得る。さらに別の例では、ＶＤＤが約３．３ボルトであり得、メモリセル５００に対する第１の電圧レベルがより高い電圧、すなわち約５ボルトであり得る。
【００４４】
メモリセル４００は、電圧源５１０と出力ノード４０５との間に結合されたプログラマブルメモリ素子５１５を含む。プログラムメモリ素子５１５は、多くの異なったメモリ技術から作成できる不揮発性メモリ素子であってもよい。不揮発性メモリセルは電力が除かれるときでさえその記憶された情報を保存する。たとえば、プログラマブルメモリ素子５１５はヒューズまたはアンチヒューズのような１回だけプログラム可能な装置を用いて作成できる。さらに、プログラマブルメモリ素子５１５はＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭなどのような不揮発性の再プログラム可能なメモリ装置を用いて作成できる。好ましい実施例では、プログラマブルメモリ素子５１５はＥＥＰＲＯＭセルである。この実施例では、プログラマブルメモリ素子５１５は制御ゲート５２０を有する。電圧源５１０は一般に集積回路の第２の電圧レベル、またはＶＳＳに結合される。
【００４５】
さらに、メモリセル４００では、充電トランジスタ５２５がチャージポンピングノード５４５と出力ノード４０５との間に結合される。充電トランジスタ５２５はバイポーラ装置およびＭＯＳ装置を含む多くの異なった型のトランジスタを用いて形成できる。好ましい実施例では、選択トランジスタはＮＭＯＳトランジスタである。
【００４６】
抵抗器５５０は充電トランジスタ５２５のゲート５５５と出力ノード４０５との間に結合される。集積回路上で、抵抗器は多くの異なった技術を用いて、かつ異なった装置から作成できる。たとえば、抵抗器５５０は数ある中でポリシリコン、ドープされないポリシリコン、ｎ型拡散、ｐ型拡散、ｎウェル拡散、トランジスタチャネルを用いて形成され得る。抵抗器５５０はまた充電トランジスタ５２５と統合され得るか、または相互接続のレイアウトから形成され得る。たとえば、レイアウトでは、抵抗器５５０は充電トランジスタのゲート５５５と出力ノード４０５との間の曲がりくねったポリシリコン相互接続であり得る。ある実施例では、抵抗器５５０はほぼ１００キロオームである。しかしながら、ある制約（以下に説明される）が満たされるならば、抵抗器５５０はたとえばわずか１０オームであり得る。
【００４７】
キャパシタ５６０は充電トランジスタ５２５のゲート５５５とチャージポンピングノード５４５との間に結合される。集積回路上で、キャパシタは多くの異なった技術を用いて、かつ異なった装置から形成できる。たとえば、プロセス技術に依存して、数ある中で、トランジスタのゲートキャパシタンスと、ポリシリコンから金属導体へのキャパシタンスと、基板へのｎウェル拡散とを用いてキャパシタンスが形成され得る。好ましい実施例では、キャパシタ５６０は充電トランジスタ５２５のゲート重複キャパシタンスを用いて形成される。キャパシタ５６６は出力ノード４０５と接地との間に結合される。キャパシタ５６０の場合と同様に、キャパシタ５６６は多くの異なった技術を用いて、かつ異なった装置から作成できる。ある実施例では、キャパシタ５６６は出力ノード４０５の全キャパシタンスであり、これはゲートと接合と出力ノード４０５に結合された寄生キャパシタンスとによって寄与されるキャパシタンスを含む。例から、図４に示される実施例では、キャパシタ５６６はパストランジスタ４１０のゲートのキャパシタンスを含む。
動作において、メモリセル４００は論理ローまたは論理ハイを記憶および出力する。データはプログラマブルメモリ素子５１５をプログラムすることによってメモリセル４００に記憶される。プログラマブルメモリ素子５１５はプログラムされるかまたは消去される（プログラムされない）かの２つの状態を有する。用いられるメモリ技術に依存して、用語「プログラムされる」および「消去される」は異なった意味を有し得る。この明細書では、これらの用語に対するＩＥＥＥの慣例が用いられる。具体的に、「プログラムされる」はメモリ素子を「オフ」または不導通状態におくことを指し、「消去される」はメモリ素子を「オン」または導通状態におくことを指す。プログラムされる状態では、プログラマブルメモリ素子５１５は出力ノード４０５から電圧源５１０を分離する。消去される状態では、プログラマブルメモリ素子５１５は電圧源５１０を出力ノード４０５に結合する。
【００４８】
メモリセル４００はプログラマブルメモリ素子５１５に記憶されたデータを表わす出力を出力ノード４０５で生成する。以下にさらに詳しく説明されるプリチャージ信号がチャージポンピングノード５４５で入力される。このプリチャージ信号はリフレッシュ信号とも称され得る。プリチャージ信号に応答して、少量のプリチャージ電流がチャージポンピングノード５４５から充電トランジスタ５２５を介して出力ノード４０５に渡される。これは出力ノード４０５を第１の電圧レベル、またはほぼＶＤＤに動的に充電する（またはプリチャージする）。プログラマブルメモリ素子５１５がプログラムされるとき、出力ノード４０５は電圧源５１０から分離される。第１の電圧レベルに動的に保たれる出力ノード４０５は論理ハイである。キャパシタ５６６は出力ノード４０５の電荷を記憶する。一方、プログラマブルメモリ素子５１５が消去されるとき、出力ノード４０５はプログラマブルメモリ素子５１５を介して電圧源５１０に結合される。出力ノード４０５でのプリチャージ電流は電圧源５１０またはＶＳＳに放電される。したがって、出力ノード４０５は第２の電圧レベル、すなわち論理ローであろう。この実施例では、この発明のメモリセル４００は出力ノード４０５にフルレール電圧出力を与え得る。
【００４９】
この発明のメモリセル４００はまた、プログラマブルメモリ素子５１５のプログラムおよび消去をもたらす特徴を含み得る。より具体的に、ＥＰＲＯＭセル、ＥＥＰＲＯＭセル、フラッシュＥＥＰＲＯＭセルは不揮発性および再プログラム可能性を与えるためのフローティングゲートを有する。これらのセルをプログラムしかつ消去するために、高電圧が用いられることができ、なだれ注入、チャネル注入、量子機械的トンネリング、ホットエレクトロン、および他の現象などのようなさまざまな物理機構によって、二酸化シリコンを介してフローティングゲートに電荷を転送し、かつそこから電荷を取除く。
【００５０】
メモリセルをプログラムするために用いられる高電圧（ＶＰＰ）は、メモリセルを消去するために用いられる高電圧（ＶＥＥ）とはやや異なり得る。ＶＰＰおよびＶＥＥの大きさは、基板とフローティングゲートとの間の誘電体の厚さおよび組成のような事柄を含む、メモリセルの物理特性に依存する。典型的に、ＶＰＰ電圧およびＶＥＥ電圧はほぼ１２ボルトからほぼ１４ボルトの範囲である。しかしながら、プロセス技術が向上し続けるにつれて、より薄く、よりよい誘電体を作成することが可能になる。したがって、メモリセルをプログラムかつ消去するために必要とされる高電圧の大きさが低下し得る。
【００５１】
ＥＥＰＲＯＭメモリセルおよびフラッシュＥＥＰＲＯＭメモリセルでは、セルを消去するために、高電圧および量子機械的トンネリングを用いて電荷がフローティングゲートから電気的に取除かれる。ＥＰＲＯＭメモリセルでは、電荷がフローティングゲートから取除かれるのは、紫外光のような放射にセルをさらすことによってであり、ＥＰＲＯＭメモリセルを紫外光にさらすことによってフローティングゲートの電荷が中和される。消去の後、ＥＰＲＯＭメモリセル、ＥＥＰＲＯＭメモリセル、およびフラッシュＥＥＰＲＯＭメモリセルが再プログラムできる。ＥＰＲＯＭメモリセルおよびフラッシュＥＥＰＲＯＭメモリセルは一般にホットエレクトロンを用いてプログラムされるが、ＥＥＰＲＯＭセルは量子機械的トンネリングを用いてプログラムされる。ある場合、フラッシュＥＥＰＲＯＭメモリセルは量子機械的トンネリングを用いてプログラムされる。ＥＰＲＯＭメモリセル、ＥＥＰＲＯＭメモリセル、およびフラッシュメモリセルは何回もプログラム、消去、かつ再プログラムできる。
【００５２】
ＥＰＲＯＭメモリセル、ＥＥＰＲＯＭメモリセル、およびフラッシュＥＥＰＲＯＭメモリセルがプログラムされるとき、フローティングゲートおよびメモリセルにかけられる電荷は高電圧しきい値（ＶＴ）状態（ＶＴＰ）に置かれる。プログラムされるかまたはハイＶＴ状態では、メモリセルのゲートでの適度な電圧がメモリセルをターンオンしない。この場合、適度な電圧は集積回路の電源間の電圧、すなわちＶＤＤおよびＶＳＳである。さらに、電圧源５１０より上の電圧がゲートに与えられる場合、メモリセルはターンオンし得る。たとえば、ＥＰＲＯＭメモリセル、ＥＥＰＲＯＭメモリセル、およびフラッシュＥＥＰＲＯＭメモリセルでは、ハイＶＴ状態のメモリセルに対する典型的なしきい値電圧はほぼ４ボルトである。しかしながら、ハイＶＴ状態は４ボルトより上でもあり得る。たとえば、ＥＰＲＯＭセルでは、ハイＶＴ状態は約７ボルトであり得る。「支援」技術（以下説明される）を用いてプログラムされるとき、ＥＥＰＲＯＭメモリセルに対するハイＶＴ状態は４ボルトよりもわずかに高いかもしれない。
【００５３】
対照的に、消去されるとき、電荷はフローティングゲートから取除かれ、メモリセルがローＶＴ状態（ＶＴＥ）に置かれる。消去されるかまたはローＶＴ状態では、メモリセルのゲートでの適度な電圧がメモリセルをターンオンする。ＥＥＰＲＯＭメモリセルおよびフラッシュＥＥＰＲＯＭメモリセルでは、ローＶＴ状態のメモリセルに対する典型的なしきい値電圧はほぼ−２ボルトからほぼ−３ボルトに及ぶ。ＥＰＲＯＭメモリセルでは、ローＶＴ状態の典型的なしきい値電圧は０ボルトであるか、または０ボルトよりもわずかに上である。
【００５４】
ＥＥＰＲＯＭセルまたはフラッシュＥＥＰＲＯＭセルが「スマート」アルゴリズムを用いて消去されるとき、具体的なローＶＴ電圧レベル状態が達成できる。たとえば、ＶＴＥは約−１ボルトであり得る。別の例では、ＶＴＥは０ボルトであるか、または０ボルトよりもわずかに上であり得る。スマートアルゴリズムは反復技術を用いてフローティングゲートから電荷を取除き、所望のＶＴＥが達成されるまで少量の電荷を取除く。スマートアルゴリズムは負のＶＴＥを防ぐために用いられることができ、高密度、高容量のフラッシュＥＥＰＲＯＭメモリなどに対して負のＶＴＥが不所望であるいくらかのアプリケーションにおいて特に重要であり得る。プログラマブル論理装置のような他のアプリケーションでは、特にメモリセルがメモリセルと直列に読出トランジスタを用いてアクセスできるために、負のローＶＴ状態が容認可能であり得る。この発明はスマートアルゴリズムを用いることを必要とはしない。なぜなら、プログラマブルメモリ素子５１５が負のＶＴＥを有するときにメモリセル４００が適切に動作かつ機能するからである。
【００５５】
また、ＥＰＲＯＭメモリセルまたはフラッシュＥＥＰＲＯＭのアレイが初期設定されるとき、セルはローＶＴ状態に消去される。たとえば、ＥＥＰＲＯＭアレイは紫外光を受けるときに初期化される。フラッシュＥＥＰＲＯＭメモリセルはバルク消去されるときに初期設定される。しかしながら、ＥＥＰＲＯＭメモリセルのアレイが初期化されるとき、セルは典型的にハイＶＴ状態にプログラムされ得る。メモリアレイの開始状態は、メモリセル装置自体の製作とメモリセルのための意図される用途とを含んだ多くの事柄に基づいて選択される。
【００５６】
制御ゲート５２０はプログラマブルメモリ素子５１５を活性化する。通常動作の間、制御ゲート５２０は、プログラマブルメモリ素子５１５の動作を活性化かつ能動化する電圧レベルに結合される。活性化されるまで、プログラマブルメモリ素子５１５は出力ノード４０５から電圧源５１０を分離する。プログラマブルメモリ素子５１５を活性化するために、ＶＴＥよりも大きく、ＶＴＰよりも小さい第３の電圧レベルに制御ゲート５２０が結合される。たとえば、典型的なＥＥＰＲＯＭセルでは、制御ゲート５２０は約−１．５ボルト（ＶＴＥ）よりも上であり、かつ約４ボルト（ＶＴＰ）よりも下であるべきである。この発明の好ましい実施例では、最大量のプログラムおよび消去のマージンを与えるために、第３の電圧レベルがＶＴＥとＶＴＰとのほぼ中心の電圧に選択される。たとえば、典型的なＥＥＰＲＯＭメモリセルでは、制御ゲート５２０は約１．７ボルトから約２ボルトの範囲に設定される。さらなる例として、ＥＰＲＯＭでは、ＶＴＥが約０ボルトに等しく、ＶＴＰが約７ボルトに等しい場合、制御ゲート５２０は第１の電圧レベル、またはＶＤＤ、またはより高い電圧レベルに結びつけられ得る。ＶＤＤより上の活性化電圧が用いられ得るのは、たとえば、これがメモリ素子によって必要とされ得るか、またはより高い電圧レベルが容易に利用可能であるためである。制御ゲート５２０はまたプログラマブルメモリセル５１５をプログラムする間に用いられる。プログラマブルメモリセル５１５のプログラムのさらなる検討は以下に与えられる。
【００５７】
図６は、チャージポンピングノード５４５に結合されるプリチャージ信号６２０のタイミング図を示す。プリチャージ信号６２０は、メモリセル４００の通常動作の間チャージポンピングノード５４５に与えられる周期的な信号である。プリチャージ信号６２０は出力ノード４０５をほぼ第１の電圧レベルに動的に充電する。
【００５８】
プリチャージ信号６２０はＴｏｆｆ６３０の期間の間ほぼ第１の電圧レベルである。Ｔｏｎ６４０の期間では、プリチャージ信号６２０は第１の電圧レベル６４８より上の第４の電圧レベル６４５にパルス６４２を有する。プリチャージ信号６２０の周期はＴｏｎ＋Ｔｏｆｆである。ΔＶ６５０は第１の電圧レベル６４８と第４の電圧レベル６４５との間の差である。ΔＶ６５０は約３．５ボルトであり得る。以下の検討では、図５も参照されたい。Ｔｏｎ６４０の期間の間、充電トランジスタ５２５のゲート５５５は第４の電圧レベルに結合される。充電トランジスタ５２５はわずかにターンオンし、チャージポンピングノード５４５から出力ノード４０５にプリチャージ電流ＩT1をわたす。このプリチャージ電流はマイクロアンペアのオーダであり得る。ある実施例では、プリチャージ電流は約２マイクロアンペアである。
【００５９】
パルス６４２は以下の制約に適うように選択される。ＶT1は充電トランジスタ５２５に対するしきい値電圧である。より具体的に、ＶT1は充電トランジスタ５２５をわずかにターンオンするための、ゲート５５５の電圧である。メモリセル４００のキャパシタンスは以下のようにＶT1に関連している。
【００６０】
【数１】
0003973251.tif 000002
【００６１】
ΔＶｇはパルス６４２の結果としてゲート５５５に結合する電圧である。ΔＶｇはゲート５５５でのキャパシタンスのキャパシタンス分割器によってΔＶ６５０に関連づけられる。Ｃ１はキャパシタ５６０のキャパシタンスを表わす。Ｃｇは充電トランジスタ５２５のゲートキャパシタンスを表わす。
【００６２】
Ｔｏｎ６４０の間、充電トランジスタ５２５をターンオフするために充電トランジスタ５２５のゲート電圧が出力ノード４０５の電圧と釣り合わないように、抵抗器５５０は出力ノード４０５からの十分な孤立を与える。より具体的に、ゲート５５５の電圧はキャパシタ５６０を介してその初期電圧より上の電圧ΔＶｇに結合される。したがって、ΔＶｇ電圧の変化およびパルス６４２が出力ノード４０５にもれないように、抵抗器５５０はＲＣ遅延を与える。したがって、Ｔｏｎ６４０の間、ゲート５５５と出力ノード４０５との間に電圧差があり得る。このために充電トランジスタ５２５がオン状態に維持される。充電トランジスタ５２５がオンである間、プリチャージ電流ＩT1は量ΔＶｐだけ出力ノード４０５を充電する。上の関係は以下によって表わされる。
【００６３】
【数２】
0003973251.tif 000003
【００６４】
Ｃｔはキャパシタ５６６のキャパシタンスを表わす。Ｒ１は抵抗器５５０の抵抗を表わす。必要なＲＣ遅延が得られる限りＲ１がどのような値であってもよい。たとえば、ある実施例ではＲ１は１０オームである。
【００６５】
Ｔｏｆｆ６３０の間、抵抗器５５０を通る電流の流れは充電トランジスタ５２５のゲート電圧を出力ノード４０５の電圧と釣り合わさせるはずである。特に、（定常状態での）通常動作の間、出力ノード４０５はほぼ（チャージポンピングノード５４５での）第１の電圧レベル６４８にＶＴを加えたものである。充電トランジスタ５２５のゲート５５５への、抵抗器５５０のフィードバック接続を介して、この発明のメモリセルはこの特定の電圧を維持するために自己調整する。たとえば、電圧がこの値より上に上がれば、５２５を通るプリチャージ電流は出力ノード４０５で一定の電圧レベルを維持するためにわずかに下げられる。実際、出力ノード４０５の電圧が極めて高くなれば、電流が出力ノード４０５から充電トランジスタ５２５を介してチャージポンピングノード５４５に流れ得る。出力ノード４０５の電圧が特定の値よりも下に下がれば、５２５を通るプリチャージ電流は出力ノード４０５で一定の電圧レベルを維持するためにわずかに上げられる。この関係は以下によって与えられる。
【００６６】
【数３】
0003973251.tif 000004
【００６７】
集積回路のための電力消費を最小にするために、充電電流ＩT1と充電トランジスタ５２５を通る漏れ電流（Ｉjleak ）とがチップのための相対的に小さい電力消費源にとどまるべきである。プログラマブル素子５１５が消去されるとき、ＩT1は充電トランジスタ５２５およびプログラマブル素子５１５を通る電流を表わす。プログラマブル素子５１５がプログラムされるとき、Ｉjleak は出力ノード４０５をＶＤＤ＋ＶＴに維持するために必要な電流を表わす。集積回路は多数の、すなわちＮ個のメモリセルを含んでもよく、Ｎは１００万個以上ものメモリセル４００であってもよい。この場合、全体の時間平均電流は１ミリアンペア未満であるべきである。メモリセルの部分Ｎ１がプログラムされ、部分Ｎ２が消去される。Ｎ１およびＮ２の和がＮと等しい。したがって、以下のとおりである。
【００６８】
【数４】
0003973251.tif 000005
【００６９】
上の式を解くことによって、メモリセルパラメータの設計に対する多くの起こり得る解が求められ得る。たとえば、パラメータの次の組が上の制約を満たす。
【００７０】
【表１】
0003973251.tif 000006
【００７１】
これらのパラメータによって示されるように、パルス持続時間ＴｏｎはＴｏｆｆの持続時間よりも実質的に短いかもしれない。
【００７２】
始めに出力ノード４０５を充電するとき、このノードの電圧は出力ノード４０５がほぼ第１の電圧レベル６４８にＶＴを加えたものになるまでゆっくりと上昇する。ある実施例では、出力ノード４０５はプリチャージ信号６２０の約２０個のパルス６４８でほぼこのレベルまで充電され得る。出力ノード４０５を初期設定するための充電時間は約１ミリ秒であり得る。プリチャージ信号６２０の周波数と設計の具体的なパラメータとに依存して、この時間は１ミリ秒よりも多いかまたは少なくてもよい。メモリセル４００のアレイは共通のプリチャージ信号６２０を用いて充電され得る。これは、この発明のメモリセル４００を用いて設計の実現を簡単にする。
【００７３】
さらに、プリチャージ信号６２０のパルス６４２はメモリセル４００の異なった行および列に対してずらされ得る。プリチャージ信号６２０のパルス６４２をずらすことによって、より少ない電流がどんな瞬間においてもアレイをプリチャージするために必要とされる。たとえば、メモリセル４００のある行が第１のプリチャージ信号６２０でプリチャージされ得、次に、メモリセル４００の別の行が、第１のプリチャージ信号６２０に対してずらされている第２のプリチャージ信号６２０でプリチャージされ得る。これは、第２のプリチャージ信号６２０のパルス６４２が第１のプリチャージ信号６２０のパルス６４２と同時に起こらないことを示す。より具体的に、第２のプリチャージ信号６２０のパルス６４２は第１のプリチャージ信号６２０のパルス６４２の少し後に起こり得る。さらなる例として、３００列のメモリセル４００のアレイでは、プリチャージ信号６２０は瞬間電流流出を最小にするために異なった列に対してずらされる。メモリセル４００の１列当りの電流流出は１ミリアンペアであり得、これは全体のチップに対する瞬間的なプリチャージ電流流出である。したがって、プリチャージ信号６２０をずらすことによって、メモリセル４００のより大きなアレイが作られ得る。
【００７４】
出力ノード４０５が充電された後、プログラマブルメモリ素子５１５がオフ状態にあるときに電圧源５１０が出力ノード４０５から分離される。プリチャージ信号６２０は出力ノード４０５に電圧ブースト（パルス６４２）を与えて、この電圧レベルをほぼＶＤＤ＋ＶＴに維持する。この電圧ブーストはまた、出力ノード４０５でＶＤＤ＋ＶＴを維持するのに足る、出力ノード４０５でのいかなる漏れ電流をも補う。さらに、図４に示される構成では、ＶＤＤ＋ＶＴがパストランジスタ４１０のゲートに与えられるので、これがＧＨ２１０とＧＶ２００との間にフルレール信号をわたし、これもまた過渡性能を向上させる。
【００７５】
プログラマブルメモリ素子５１５がオフ状態にあるとき、プログラマブルメモリ素子５１５のフローティングゲートとチャネルとの間の電界が減少される。具体的に、（ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭのような）フローティングゲートメモリセルが用いられるとき、フローティングゲートは（フローティングゲート妨害現象と称される）チャネル・基板バイアスを受けない。この発明において、プログラマブルメモリ素子５１５のチャネルは０ボルトまたはカットオフである。チャネル・基板バイアスはエレクトロン−ホールの対を発生する。このエレクトロンはフローティングゲートに引きつけられ、これがメモリセルを妨害し、装置の寿命を低下させる。したがって、ＶＤＤが５ボルトであるときでも、この発明のメモリセル４００は優れたデータ保存および信頼性の特性を有する。
【００７６】
プログラマブルメモリ素子５１５がオフ状態にあるとき、電圧源５１０は出力ノード４０５から分離される。したがって、出力ノード４０５の電圧はＶＳＳである。結果として、充電トランジスタ５２５はオフである。チャージポンピングノード５４５から充電トランジスタ５２５およびプログラマブルメモリ素子５１５を介してＶＳＳへのＤＣ経路がない。パルス６４２の間、充電トランジスタ５２５を通るプリチャージ電流ＩT1はプログラマブルメモリ素子５１５を介して電圧源５１０に放電され得る。出力ノード４０５はほぼ電圧源５１０のレベル、典型的にＶＳＳにとどまる。プログラマブルメモリ素子５１５を介して放電される電流の量を現象させ、集積回路の電力消費をも減少させるために、ＩT1およびＴｏｎ６４０が最小にされるべきである。
【００７７】
図７はメモリセル４００のアレイのレイアウトを示す。この実施例では、メモリセル４００はＥＥＰＲＯＭメモリセルを用いて実現される。図７は４つのメモリセル４００を示す。メモリセル４００のより大きなアレイは同様のレイアウト方法論を用いて構成できる。
【００７８】
図７のメモリセル４００は図５のメモリセル４００の実施例である。図７では、プログラマブルメモリ素子５１５は単一または二重のポリシリコンＥＥＰＲＯＭセル７１０を用いて実現される。さらに、図７のメモリセル４００は付加的なトランジスタおよび信号ラインを含んでＥＥＰＲＯＭセル７１０のプログラムに備える。図を簡略化するために、キャパシタ５６０および５６６が示されない。しかしながら、これらのキャパシタンスは図５に示されるような位置で図７のメモリセル４００に存在する。これらのキャパシタンスも上述されたものと同じ目的を担う。
【００７９】
メモリセル４００はＥＥＰＲＯＭセル７１０、抵抗器５５０、充電トランジスタ５２５、および選択トランジスタ７２０の装置を含む。さらに、メモリセル４００はＥＥＰＲＯＭセル７１０のトンネルダイオード７４０からフローティングゲート７３５にエレクトロンを移すためのトンネル誘電体７３０を有する。ＥＥＰＲＯＭセル７１０は電圧源５１０と出力ノード４０５との間に結合される。ＥＥＰＲＯＭセル７１０は制御ゲート５２０を有する。充電トランジスタ５２５はチャージポンピングノード５４５と出力ノード４０５との間に結合される。充電トランジスタ５２５のゲート５５５は抵抗器５５０を介して出力ノード４０５に結合される。選択トランジスタ７２０はトンネルダイオード７４０と消去ノード７５０との間に結合される。選択トランジスタは選択ゲート７６０を有する。
【００８０】
図５のメモリセル４００は図７のメモリセル４００と実質的に同様に動作する。ＥＥＰＲＯＭセル７１０はメモリセル４００のデータを記憶するように構成される。メモリセル４００に記憶されたデータは出力ノード４０５で出力される。初期設定されるとき、ＥＥＰＲＯＭセルのアレイはハイＶＴ状態にバルクプログラムされる。ＥＥＰＲＯＭセルに対する典型的なＶＴＰは約４ボルトから約５ボルトである。ハイＶＴ状態では、ＥＥＰＲＯＭセルはそのソース端子からそのドレイン端子を分離する。ローＶＴ状態に消去されるとき、ＥＥＰＲＯＭセルはそのドレイン端子をそのソース端子に結合する。ＥＥＰＲＯＭセルに対する典型的なＶＴＥは約−１．５ボルトである。上述のスマートアルゴリズムはまた、約０ボルトのＶＴＥを得るためにＥＥＰＲＯＭを消去するのに用いられ得る。
【００８１】
ＥＥＰＲＯＭセル７１０を適切に構成することによって、メモリセル４００は論理ハイまたは論理ローを記憶する。この発明では上述のように、出力ノード４０５が、チャージポンピングノード５４５から充電トランジスタ５２５を通るプリチャージ電流によって第１の電圧レベルまたはＶＤＤに動的に充電される。論理ハイを記憶するためには、ＥＥＰＲＯＭセル７１０がプログラムされたままにとどまる。次に、出力ノード４０５が動的に充電され、キャパシタ５６６によってほぼ第１の電圧レベルに保たれる。出力ノード４０５の電圧はプリチャージ信号６２０によって周期的にリフレッシュされる。論理ローを記憶するためには、ＥＥＰＲＯＭ７１０が消去される。出力ノード４０５の電荷はＥＥＰＲＯＭセル７１０を介して電圧源５１０に放電される。出力ノード４０５は、第２の電圧レベルまたはＶＳＳである電圧源５１０にほぼ等しい。したがって、メモリセル４００は出力ローを出力する。
【００８２】
制御ゲート５２０はＥＥＰＲＯＭセル７１０を活性化する。上述のように、通常動作の間、制御ゲート５２０はＥＥＰＲＯＭセル７１０のＶＴＥとＶＴＰとの間の電圧に設定されて、プログラムおよび消去のマージンの量を最大にする。ある実施例では、この電圧はほぼ１．７ボルトから２ボルトの範囲である。
【００８３】
制御ゲート５２０はまた、ＥＥＰＲＯＭセル７１０のプログラムの間に用いられる。ＥＥＰＲＯＭセル７１０を初期設定する（プログラムする）ために、制御ゲート５２０はＶＰＰに設定される。消去ノード７５０は接地される。選択ゲート７６０は選択トランジスタ７２０をターンオンするための電圧に設定される。選択ゲート７２０は典型的には約２ボルトの電圧に設定されるが、２ボルトからＶＤＤの範囲のどんな電圧も選択トランジスタ７２０をターンオンする。電圧源５１０およびチャージポンピングノード５４５は接地される。これらの状況下で、エレクトロンはＥＥＰＲＯＭセル７１０のトンネルダイオード７４０からトンネル誘電体７３０を介してフローティングゲート７３５に通り抜ける。フローティングゲート７３５は、ＥＥＰＲＯＭセル７１０がハイＶＴ状態にプログラムされるように負に充電される。これはＥＥＰＲＯＭセル７１０のアレイにおいてすべてのビットをプログラムするために広域的に行なわれる。
【００８４】
支援プログラム技術を用いることによって、ＶＴＰがより高い値にブーストされ得る。支援プログラムでは、電圧源５１０はほぼＶＤＤの支援電圧に設定される。チャージポンピングノード５４５は浮動させられる。制御ゲート５２０がＶＰＰであるので、出力ノード４０５もＶＤＤである。チャージポンピングノードは充電トランジスタ５２５（オンである）を介してＶＤＤ−ＶＤに浮動する。これらの状況下で、フローティングゲートの初期電圧をブーストする、ＥＥＰＲＯＭセル７１０のチャネルを介してフローティングゲート７３５に結合する付加的な電圧がある。フローティングゲートの初期電圧がより高いと、結果として生じるＶＴＰ電圧は高くなる。したがって、支援なしのプログラム状況下よりも、より多くのエレクトロンがフローティングゲート７３５にとらわれる。したがって、フローティングゲート７３５はより高いＶＴＰレベルにプログラムされる。さらに、支援電圧がフローティングゲート７３５に結合する電圧を高めるためにＶＤＤよりも上であり得る。たとえば、支援電圧はほぼＶＰＰであってもよい。
【００８５】
ＥＥＰＲＯＭセルは量子機械的トンネリングを用いてプログラムされる。量子機械的トンネリングを用いることによって、たとえば、典型的にホットエレクトロンを用いてプログラムされるフラッシュＥＥＰＲＯＭセルよりも実質的に少ない電流がＥＥＰＲＯＭセルをプログラムするために必要とされる。ＥＥＰＲＯＭセルがプログラムされるのは、主に、非常に薄い（典型的に酸化膜の７０Åから８０Å）誘電体にかかる高電圧の大きさによる。したがって、高い電流が必要ではないので、ＥＥＰＲＯＭセルを用いると一般に、多くの電流がしばしば利用不可能である、ときにはイン・システムプログラム（ＩＳＰ）と称される、システム基板上に存在して構成できる集積回路がもたらされる。
【００８６】
量子機械的トンネリングはまたＥＥＰＲＯＭセル７１０を消去するために用いられる。ＥＥＰＲＯＭセルは選択的に消去される。たとえば、ＥＥＰＲＯＭセル７１０を消去するために、選択ゲート７６０がＶＥＥ＋ＶＴ（選択トランジスタ７２０のしきい値電圧）に設定される。消去ノード７５０はＶＥＥに結合される。制御ゲート５２０および電圧源５１０は接地される。ＶＥＥは選択トランジスタ７２０を通ってトンネルダイオード７４０にわたされる。ＥＥＰＲＯＭセル７１０のフローティングゲート７３５からのエレクトロンはトンネル誘電体７３０を通ってトンネルダイオード７４０に引きつけられる。これがＥＥＰＲＯＭセル７１０のフローティングゲート７３５からエレクトロンを取り除く。このように、ＥＥＰＲＯＭ７１０がローＶＴ状態に消去される。ＥＥＰＲＯＭセル７１０のアレイでは、所望のパターンがアレイに与えられるまでこの動作が行ごとまたは列ごとに繰返される。
【００８７】
ＥＥＰＲＯＭセル７１０を消去するとき、負の支援プログラム技術が負の支援電圧を制御ゲート５２０に与えることによって用いられ得る。たとえば、−３ボルトの電圧が制御ゲート５２０に与えられ得る。このためにＶＴＥが低下され、ＥＥＰＲＯＭセル７１０の消去のマージンを高める。
【００８８】
ＥＥＰＲＯＭセルのアレイは、プログラムを確かめ、ビットの状態を消去するためにモニタされ得る。プログラムのマージンを確かめるために、消去ノード７５０が接地される。電圧源５１０は一度に１つ２ボルトに設定される。ＥＥＰＲＯＭセル７１０が導通し始め、かつチャージポンピングノード５４５が導通し始めるまで、確かめられるセルの行に対応する制御ゲート５２０の電圧ははき出される。この手順のために、ＥＥＰＲＯＭセル７１０の１つの行が一度に確かめられる。その行のビットのすべてがチャージポンピングノード５４５を介して確かめられる。
【００８９】
図７はまた、集積回路区域を節約するようにメモリセル４００のアレイのレイアウトがいかに組織かつ小型化できるかを示す。複数個の信号が第１の方向にあり、複数個の信号が第２の方向にある。第１の方向の信号は第２の方向の信号を実質的に横断する。第１の方向において、信号は電圧源５１０、制御ゲート５２０、および選択ゲート７６０を含む。第２の方向において、信号はチャージポンピングノード５４５、出力ノード４０５、および消去ノード７５０を含む。
【００９０】
この構成はメモリセル４００の信号ラインの効率的なレイアウトおよび配線を与える。さらに、信号の配置は集積回路において信号の効率的な配線を容易にする。たとえば、制御ゲート５２０の信号ラインがＥＥＰＲＯＭセルの行によって共有されていることに注目されたい。また、消去ノード７５０がＥＥＰＲＯＭセルの列によって共有される。これらの特徴がより小型のレイアウトをもたらす。さらに、ＥＥＰＲＯＭセルが単一の動作で容易にハイＶＴ状態に初期設定できるように信号ラインが配列される。
【００９１】
この発明の制御ラインは格子システムを用いて組織される。これがメモリセル４００のより簡単なプログラム、消去、および読出をもたらす。たとえば、メモリセル４００のアレイが構成されるまでメモリセル４００は一度に多くのビットを構成できる。具体的に、選択ゲート７６０にＶＥＥ＋ＶＴを与え、制御ゲート５２０を接地した後で、メモリ４００は適切な消去ノード７５０にＶＥＥおよび接地を与えることによって選択的に構成できる。この技術を用いて、複数個のメモリセル４００が同時に構成される。
【００９２】
図８は図４のプログラマブル相互接続回路を実現するレイアウトを示す。図８において、メモリセル４００は図７に示されるようなＥＥＰＲＯＭメモリセルを用いて実現される。６つのＥＥＰＲＯＭメモリセル４００と６つのパストランジスタ４１０がある。より大きなアレイが、水平方向および垂直方向に構造およびジオメトリを繰返し、かつ映すことによって構成できる。
【００９３】
メモリセル４００では、パストランジスタ４１０がＧＨ２１０とＧＶ２２０との間に結合される。パストランジスタ４１０のポリシリコンゲートはメモリセル４００の出力ノード４０５に結合される。ＧＨ２１０はレイアウトの第１の方向に延び、ＧＶ２２０はレイアウトの第２の方向で、第１の方向に横断して延びる。メモリセル４００はＥＥＰＲＯＭセル７１０、抵抗器５５０、充電トランジスタ５２５、および選択トランジスタ７２０からなる。この実施例では、抵抗器５５０がポリシリコンを用いて形成される。レイアウトの第１の方向では、このメモリセルに対する信号が電圧源５１０、消去ノード７５０、およびＧＨ２１０にある。レイアウトの第２の方向では、制御信号が選択ゲート７６０、チャージポンピングノード５４５、制御ゲート５２０、およびＧＶ２２０にある。選択トランジスタ７２０はトンネルウィンドウ７３０およびトンネルダイオード７４０を経てそのそれぞれのＥＥＰＲＯＭセル７１０のフローティングゲート７３５に結合される。
【００９４】
この発明の好ましい実施例の上述の説明は例示および説明の目的のために提示された。これはこの発明を網羅するものでも上述のその形に限定するものでもないことが意図され、多くの変更および変化が上の教示を考慮して可能である。実施例は、この発明の原則とその実用的なアプリケーションとを最良に説明し、これによって、予期される特定の用途に適したさまざまな実施例およびさまざまな変更でもって、当業者がこの発明を最良に利用することを可能にするよう選択かつ説明された。この発明の範疇は前掲の特許請求の範囲によって規定されることが意図される。
【図面の簡単な説明】
【図１】プログラマブル論理装置集積回路を組入れたデジタルシステムのブロック図である。
【図２】プログラマブル論理装置の全体のアーキテクチャを示すブロック図である。
【図３】プログラマブル論理装置の論理アレイブロック（ＬＡＢ）の簡略化されたブロック図である。
【図４】プログラマブル論理装置のプログラマブル相互接続において用いられる、この発明のメモリセルの図である。
【図５】この発明のメモリセルのブロック図である。
【図６】この発明のメモリセルに対するプリチャージ信号波形のタイミング図である。
【図７】ＥＥＰＲＯＭセルを用いて実現された、この発明のメモリセルの小さいアレイを示す図である。
【図８】プログラマブル相互接続を実現するために用いられた、この発明のメモリセルのアレイのレイアウト図である。
【符号の説明】
４００  メモリセル
４０５  出力ノード
５１０  電圧源
５１５  プログラマブルメモリ素子
５２５  充電トランジスタ
５４５  チャージポンピングノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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