(57)【特許請求の範囲】
【請求項１】
複数のデータビットを有し、時分割で動作するエミュレータをターゲットシステムに接続するターゲットＩ／Ｏシステムにおいて、
上記エミュレータに接続された複数のＰＳＩモジュールと、
各ＰＳＩモジュールは、入力ビットを上記エミュレータに送信し、また、上記エミュレータからの出力ビット及び出力イネーブルビットを所定の順序で受信し、上記各ＰＳＩモジュールと接続されたケーブルと、
複数のＰＵＩモジュールとからなり、
各ＰＵＩモジュールは、対応するＰＳＩモジュールの１つと対応するケーブルを介して接続され、さらに、入力、出力及び出力イネーブルビットを、ターゲットシステムへ及びターゲットシステムから所定の順序で送信するためにターゲットシステムに接続された
ことを特徴とするターゲットＩ／Ｏシステム。
【請求項２】
請求項１に記載のターゲットＩ／Ｏシステムにおいて、
上記エミュレータは１２８出力ビットと、１２８出力イネーブルビットとを上記ターゲットシステムに送信することを特徴とするターゲットＩ／Ｏシステム。
【請求項３】
請求項１に記載のターゲットＩ／Ｏシステムにおいて、
上記出力ビット及び上記出力イネーブルビットは、異なるタイムスライスの間に上記エミュレータから送信されることを特徴とするターゲットＩ／Ｏシステム。
【請求項４】
請求項１に記載のターゲットＩ／Ｏシステムにおいて、
上記出力ビット及び上記入力ビットは、それぞれ異なるタイムスライスの間に上記エミュレータから送信されることを特徴とするターゲットＩ／Ｏシステム。
【請求項５】
請求項１に記載のターゲットＩ／Ｏシステムにおいて、
上記エミュレータはＰＳＩ、ケーブル及びＰＵＩを介してターゲットシステムから１２８入力ビットを受信することを特徴とするターゲットＩ／Ｏシステム。
【請求項６】
請求項１に記載のターゲットＩ／Ｏシステムにおいて、
１２のＰＳＩと、１２のＰＵＩとがあることを特徴とするターゲットＩ／Ｏシステム。
【請求項７】
請求項１に記載のターゲットＩ／Ｏシステムにおいて、
１１のＰＳＩと、１１のＰＵＩとがあることを特徴とするターゲットＩ／Ｏシステム。
【請求項８】
請求項１に記載のターゲットＩ／Ｏシステムにおいて、
上記入力、出力及び出力イネーブルビットは４つのタイムスライスの間に送信されることを特徴とするターゲットＩ／Ｏシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ハードウェアエミュレータを介したデジタル回路のシミュレーションに関し、特に、エミュレータにおけるユーザ設計を、ターゲットハードウェア環境に結び付けるプロセスを自動化しかつ容易化するハードウェアエミュレータを構成する方法及び装置に関する。
【０００２】
【従来の技術】
電子回路の設計は速度が増し、複雑化しつづけているため、種々の開発段階において進展中の回路設計を検証することは、今迄より限界に近づいてきている。ハードウェアエミュレータは、設計が開発途中にあるときの複雑な回路設計を検証する手段を提供する。そのようなエミュレータは典型的には、設計された回路の機能を実現する、ソフトウェアにより制御される構成可能なハードウェアを提供する。回路設計は、回路構成と動作とを定義する一組のデータにより特定される。エミュレータはしばしば、回路設計が最終的に作用する実際の回路である「ターゲットシステム」に接続される。
【０００３】
エミュレータはソフトウェアにより制御されて動作する。回路設計は「コンパイル」されて、エミュレータを制御するプログラムを生成する。エミュレータではスピードは不可欠である。なぜならば、必然的に、エミュレータは、エミュレーションされた回路の機能を、実際の回路（それ自身）と同じ速さで実行することができないからである。設計を外部の回路または他のデバイスに正確にインタフェースする目的のために、エミュレーションされた回路のターゲットの動作速度にできるだけ近い速度でエミュレータを作動させること、及び回路のタイミングの問題を検証することが望まれる。
【０００４】
エミュレータは、広範囲の回路設計の機能を実現しなければならないため、できるだけ柔軟性がなければならない。これは、エミュレーションシステムが、異なる設計に対して再利用可能な、論理処理を行うハードウェアを備えなければならないことを意味する。そのようなエミュレーションシステムは、エミュレーションされる回路の機能を間接的に実行するために使用される多数の汎用処理構成要素を含むであろう。例えば、汎用エミュレータは、乗算回路をエミュレーションするために、乗算機能を含まない回路設計のエミュレーションにおいては使用できなくなる専用ハードウェア乗算器を同じ目的で使用するよりも、むしろ複数の論理式を処理する。これらの論理式を解くために、エミュレータでは、多くのゲートまたは他のデバイスに信号が与えられる必要がある。さらに、ゲートまたは他の構成要素の出力は、エミュレータの種々の構成要素の間で効率よく経路決定されなければならない。
【０００５】
【発明が解決しようとする課題】
一般的に、エミュレータは実時間に近い速度で実行することができる。このように、例えば、ターゲットシステム（例えば、バス）に接続された回路のエミュレーションは、検証する間、物理的なバスに固定される。理想的には、設計者は、所望の任意のターゲットインタフェースピンに対するＩ／Ｏの設計を自由にできる必要がある。これは、エミュレーションされるピンの種類（入力、出力またはトライステート（tristate））に関係なく、また物理的なプラグ上のピンの位置に関係なく実現されなければならない。
【０００６】
エミュレーションシステムは、多数のターゲットインタフェースピンを有する設計のエミュレーションを支援できる必要がある。エミュレーションシステムで支援される汎用ピンのそれぞれは、次の３つの異なる信号、すなわち、入力信号、イネーブル信号及び出力信号が要求される。多くのターゲットデバイスは、１０００ピン以上のインタフェースを有する。これは、信頼性を低減し、ターゲットシステムへの接続を困難にするかさばったケーブルで生ずる３０００以上の信号と等しい。
【０００７】
さらに、いくつかのユーザ設計はターゲット論理デバイスの異なるファミリーにインタフェースする必要がある。これらは、３．３ボルト及び５ボルト論理を含むことができるが、これらに制限はされない。あるエミュレータの問題には、エミュレーションされるいくつかのデバイスがバスに接続され、バス上の全ての他のデバイスがハイインピーダンス状態であるときに、バスのワイヤを「Ｈｉｇｈ」または「Ｌｏｗ」の論理レベルにする内部抵抗性デバイスを含むということがある。
【０００８】
多くのエミュレータに対する他の問題は、ターゲットインタフェースに損傷を与え又はその正常な動作を干渉するターゲットインタフェース上での活動を発生させるかもしれない設計を、設計者がデバッグするときに起こる。そのような損傷を生じさせないことを確実にする方法が必要とされる。
【０００９】
さらに、多くのエミュレータに対する他の問題は、ある場合に、ターゲットシステムが、ターゲットハードウェアに対するクロッキング（刻時）を発生することが望まれるという事実から生ずる。また、他の場合は、クロック信号はエミュレーションされたターゲットシステムに対する入力であることが望まれる。設計の早い段階において、ユーザはクロッキングを静的なターゲット環境に与えることを望んでもよい。なぜならば、この動作モードはエミュレータによる一段階を可能にするからである。その後、設計がより安定したときに、設計者はターゲットハードウェアからのシステムクロックを利用することを望んでもよい。
【００１０】
多数のエミュレータにおいて、ターゲットハードウェア回路はエミュレーションされた設計に対して入力を与える。そのエミュレーションされた設計は、エミュレータにおけるレジスタの出力（「格納された出力」とも呼ばれる）から生じるか、もしくは、組み合わせ論理が続くレジスタの出力から生ずる。サンプリングされたデータシステム（時分割されたハードウェアエミュレータのような）において、一つのエミュレーションプログラムサイクル中のみでその設計を処理することができるように、これらの入力を別々に扱うことが必要である。
【００１１】
本発明は、従来技術の問題及び不利な点を、時分割されたハードウェアを基礎としたエミュレータにおいていくつかの機能を実現することにより解決する。これらの機能は、プログラム可能なＩ／Ｏ割当て；プログラム可能なＤＣ電圧レベル；ピン毎にプログラム可能なエミュレータにおけるプルアップ又はプルダウン抵抗；各ピンに対してプログラム可能な、エミュレータからの出力値の設定（forcing）と不能（disabling）のうちの少なくとも１つ；プログラム可能なクロッキング；さらに、プログラム可能なサンプルモードを含む。
【００１２】
【課題を解決するための手段】
本発明の好ましい実施の形態は、複数のポッド（Pod）システムインタフェース（ＰＳＩ）を組み込む。各ＰＳＩは、プラグを差し込んでエミュレータのバックプレーンに接続される。各ＰＳＩは特別に設計されたケーブルを介してポッドユーザインタフェース（ＰＵＩ）に接続される。各ＰＵＩは、次に、ターゲットシステムのインタフェースに接続される。エミュレータからターゲットシステムへのデータの転送に対して、各ＰＳＩはエミュレータから１２８ビットまでのデータを受信する。しかしながら、ケーブルは３２ビット幅しかない。それゆえ、エミュレータはケーブルに送信されたデータを多重化し、速いクロック信号（４つのインタリーブされた、３２ビットデータとイネーブル信号との対）にしたがいＰＳＩへ、３２ビットの８つのグループを送信する。各ＰＵＩはＰＳＩから３２ビットのグループを受信し、それらをエミュレータからの制御信号にしたがいターゲットシステムへ送信する。
【００１３】
ターゲットシステムからエミュレータへのデータの転送に対して、各ＰＵＩはターゲットシステムから１２８ビットまでのデータを受信する。各ＰＵＩは速いクロック信号にしたがい４つのグループの３２ビットを送信する。各ＰＳＩは３２ビットのそれらのグループを受信し、内部レジスタにそれらを保持し、受信したビットをエミュレータの制御のもとエミュレータに送信する。以下に述べるように、多重化されたデータは編成され、さらに伝送速度と処理速度の少なくともいずれかを増加させてもよい。
【００１４】
本発明の種々の実施形態は、効率を向上させ、時間を削減でき、データ有効性を増加させる。これらの実施形態のそれぞれは以下に順に説明する。
【００１５】
本発明の目的にしたがい、ここで具体化され広く説明されるように、本発明は、複数のデータビットを有し、時分割で動作するエミュレータをターゲットシステムに接続されたターゲットＩ／Ｏシステムであり、エミュレータに接続された複数のＰＳＩモジュールと、各ＰＳＩモジュールは入力ビットをエミュレータに送信し、出力ビット及び出力イネーブルビットをエミュレータから所定の順序で受信し；各ＰＳＩモジュールに接続されたケーブルと；複数のＰＵＩモジュールとからなり、各ＰＵＩモジュールは、それぞれのケーブルを介してＰＳＩモジュールのそれぞれの１つに接続され、さらに、ターゲットシステムに接続され、入力、出力及び出力イネーブルビットを所定の順序で、ターゲットシステムから及びターゲットシステムへ送信する。
【００１６】
本発明の利点は、ある部分は以下の説明で示され、ある部分はその説明から明らかになり、もしくは、本発明の実施により知られるかもしれない。本発明の目的と利点は、添付の請求の範囲及びそれに等価のものにおいて示される構成要素及びそれらの組み合わせによって実現され、達成されるであろう。
【００１７】
＜関連する出願＞
本発明は以下の同時係属中の出願に関連し、これらは参照されることにより本文中に組み込まれる。
１．米国特許出願第０８／１９７，４３０号、クイジステン（Kuijsten）による「エミュレーションシステムにおけるトレースバッファに対する方法および装置（Method and Apparatus for a Trace Buffer in an Emulation System）」、１９９４年２月１６日出願。
２．米国特許出願第０８／２４２，１６４号、クイジステン（Kuijsten）による「エミュレーションされたクロックサイクル毎の複数のエミュレータクロックサイクルを有するエミュレーションシステム（Emulation System Having Multiple Emulator Clock Cycles Per Emulated Clock Cycle）」、１９９４年５月１３日出願。
３．米国特許出願第０８／４９６，２３９号、チルトン等（Chilton et al）による「エミュレーションされたクロックサイクル毎の複数のエミュレータクロックサイクルを有するエミュレーションシステム及び改善された信号ルーティング（Emulation System Having Multiple Emulated Clock Cycles Per Emulated Clock Cycle and Improved Signal Routing）」、１９９５年６月２８日出願。
４．米国特許出願第０８／５９７，１９７号、チルトン等（Chilton et al）による「エミュレーションメモリに対するシステムおよび方法（System and Method for Emulating Memory）」、１９９６年２月６日出願。
【００１８】
【発明の実施の形態】
本発明の好ましい実施形態に対して詳細を述べる。それらの具体例は添付の図面に説明される。可能なかぎり同じまたは類似の部分を参照するために図面中において同じ参照番号が使用されている。
【００１９】
図１は、本発明の好ましい実施の形態のシステムレベルブロック図である。図１はエミュレータ１０２を含む。エミュレータ１０２は、例えば、チルトン等により１９９５年６月２８日に出願された米国特許出願第０８／４９６，２３９号の「エミュレータクロックサイクル毎の複数のエミュレーションされたクロックサイクルを有するエミュレーションシステム及び改善された信号ルーティング」（これは参照されることにより本文中に組み込まれる）に開示されたような時分割されたエミュレータであることができる。エミュレータ１０２はターゲットインタフェースバックプレーン（ＴＩＢ）１０３を含む。ＴＩＢ１０３は、複数のＰＳＩ（ポッドシステムインタフェース：Pod System Interface）１０４にインタフェースする複数（Ｎ個）の３２ビットデータ線を含む。ＴＩＢ１０３と各ＰＳＩ１０４とはまた制御線（図示せず）により接続される。説明する実施の形態では、Ｎ＝１２である。これにより、ＴＩＢ１０３は、ＰＳＩ１０４にインタフェースする、１２×３２＝３８４までのデータＩ／Ｏ線を有する。他の好ましい実施形態では、Ｎ＝１１である。これにより、ＴＩＢ１０３は、ＰＳＩ１０４にインタフェースする、１１×３２＝３５２までのデータＩ／Ｏ線を有する。
【００２０】
各ケーブル１０６は３２ビットデータ（及び追加の制御ビット）を搬送し、ＰＳＩとＰＵＩ（ポッドユーザインタフェース：Pod User Interface）とを接続する。そのシステムは複数（Ｎ）のＰＵＩを含み、各ＰＵＩはターゲットシステム１１０に１２８ビットデータバス及び制御信号（図示せず）を介して接続される。
【００２１】
＜ａ．ターゲットインタフェース信号の時間多重化＞
説明する実施の形態において、コントローラは時間多重を用いることにより、ターゲットシステムを支援するために用いられるケーブルの数を削減する。ターゲットインタフェースがエミュレーションシステムに対して定義されているとき、それは、それぞれが１２８のピンを有する１２の部分に分割される。３８４信号が１２８のピン（すなわち、各ピンについての入力信号、出力イネーブル信号及び出力信号）を支援するために必要とされる。エミュレータはこれらの３８４の信号を３２の物理的なデータワイヤ上に時間多重する。
【００２２】
図１０（ａ）は、１つのＰＳＩに対して送受信されたデータに対する時間線の例を示す。最初のタイムスライスの間、コントローラ３０２は最初のＰＳＩに３２ビットを送信する（及び、同時に他のＮ個のＰＳＩのそれぞれに３２ビットを送信する）。入力信号は、ＰＵＩによってターゲットハードウェアからサンプリングされ、コントローラの制御下で４つの異なる時間間隔の間に、コントローラへ３２ビットが送信される。その入力を処理後、コントローラは、イネーブルデータ及び出力データを図１０（ａ）に示すような８つの異なる時間間隔の間、ポッドに送信する。そのような入力データ、出力データ及びイネーブルデータの多重化は、ターゲットインタフェースのワイヤ数を従来に対して少なくとも１２は削減する。
【００２３】
図２は、図１のシステムの一例を示し、エミュレータ１０２はターゲットシステム１１０に複数のＰＳＩ／ケーブル／ＰＵＩの組み合わせを介して接続される。図２のシステムでは、Ｎ＝２である。図に示されたように、１２８ビット信号は、エミュレータとターゲットシステムとの間にあるＰＳＩ／ケーブル／ＰＵＩの組み合わせへの送信のために、４つの３２ビットタイムスライスに分割される。
【００２４】
図３（ａ）は図２のさらなる詳細を示す。３８４ビットＢＴＬ（バックプレーントランシーバ論理）バス３０６はエミュレータ１０２をコントローラボード３０２に接続する。さらに、コントローラボード及びＰＳＩは、ＣＰＵバス３０８及び１１ビットシーケンサバス３１０により接続される。コントローラボード３０２は、ＰＳＩ１０４及びＰＵＩ１０８の両方とこれらのバスを介して通信し、エミュレータにより送受信された入力信号、出力信号及びイネーブル信号の多重化を行う。図３（ａ）はまた、ケーブル１０６の端にある差動ＳＣＳＩトランシーバ１０５と１０７と、各ＰＵＩをターゲットシステム１１０に接続するピンドライバ３５０とを示す。本発明の好ましい実施形態は、差分信号ドライバ、特に、ＲＳ４８５基準に適合したドライバを用いる。これにより、ターゲットシステムはエミュレータよりも異なるポテンシャルになり、エミュレータはより広範なターゲットシステムに接続することができる。
【００２５】
図３（ｂ）は図２のさらなる詳細を示す。３８４ビットＢＴＬバスは、エミュレータ１０２において８つのプロセッサボードに接続する。ＢＴＬバックプレーン３０６は次にコントローラ３０２に接続する。コントローラ３０２は６３ビットのデータ及び制御線をＴＩＢ１０３（図３（ａ）に示すように、３２ビットのデータ６０２、８ビットのＣＰＵデータ６０４、１１ビットのアドレス及び制御データ６０５、１１ビットのシーケンサデータ６０８及び１ビットのクロック信号６１１）に出力する。ＴＩＢ１０３は１２のＰＳＩ１０４に接続され、１２のＰＳＩ１０４は１２のケーブル１０６を介して１２のＰＵＩ１０８に接続される。ＰＳＩの詳細は、図６（ｂ）、図６（ｃ）、図６（ｄ）、図６（ｅ）及び図６（ｆ）に示される。各ケーブル１０６は図７に示すように３２データビットと１６制御ビットを含む。各ＰＵＩは４つのＦＰＧＡを含み、各ＦＰＧＡは図８の回路を実現し、それにより各ＰＵＩはターゲットシステムとの間で、合計で１２８（３２×４）データビットの出力および受信を行う。
【００２６】
図４は図１の実施形態に対して利用できるエミュレータのボードレベル構成を示し、さらに双方向ＢＴＬバックプレーン３０６を含む。エミュレータ１０２の詳細は前述の米国特許出願第０８／４９６，２３９号に記述されている。
【００２７】
図５は図４のコントローラのブロック図を示す。記述された実施形態のエミュレータは３つの異なるモードで動作する。
−合成テストベンチモード（ここでは、エミュレータは自制状態（すなわち、ターゲットシステムに接続されていない）で動作する）
−Ｃテストベンチモード（ここでは、テストベンチデータがエミュレータに接続された、ＰＣのようなワークステーションコンピュータ上に位置し、またエミュレータはターゲットシステムに接続される。）、及び、
−インサーキット・エミュレーション（ここでは、エミュレータはターゲットシステムに接続されている）。以下の説明は主に第３のモードであるインサーキット・エミュレーションに関する。しかしながら、図５は、ワークステーションにインタフェースするｃｏｓｉｍ＿ｉｎモジュール５０２及びｃｏｓｉｍ＿ｏｕｔモジュール５０４（ｃｏｓｉｍｕｌａｔｏｒ＿ｉｎ及びｃｏｓｉｍｕｌａｔｏｒ＿ｏｕｔ）に接続するコントローラ３０２を示す。図５に示すように、コントローラボード３０２はスレーブシーケンサ５０６を含む。スレーブシーケンサ５０６の動作は後出のテーブル１と関連させて後述する。図５において、双方向３８４ビット線３０６は、エミュレータ１０２から、またはエミュレータ１０２へデータを送信し、３２ビット双方向線はＰＳＩから又はＰＳＩへデータを送信する。エミュレータは、コントローラ上に１つのシーケンサと、各プロセッサボード上に１つのシーケンサを含む。スレーブシーケンサ５０６において制御ワードは、エミュレーションされるべきシステムの機能的記述（ＶＨＤＬまたはＶｅｒｉｌｏｇ）が、コンパイル時間で求められる。コンパイル時間では、米国特許出願第０８／４９６，２３９号に記述されているようにコンパイルされる。この機能的記述は、ピン割当ファイル（ＰＡＦ）を含み、それはターゲットシステムの各入力ピン、出力ピン及びＩ／Ｏピンを記述する。ＰＡＦの一例を図９（ａ）に示す。ＰＡＦファイルの利用により、ユーザはＩ／Ｏをピン（入力、出力またはトライステート）の出力及びその位置にかかわらず所望の任意のターゲットピンに割当てることができる。図９（ｂ）は、ピンを記述する異なる種類のファイル間の関係の一例を示す。ＰＡＦは、種々のピンがタイムスライスに割り当てられているファイルを生成するために使用される。
【００２８】
また、本発明の好ましい実施形態により、ユーザは、ターゲットシステムにより使用される論理デバイスのファミリーを指示できる。図１８は、ユーザがターゲットシステムにより使用される論理デバイスのファミリーを指示できる回路を示す。例えば、ターゲットシステムは３．３ボルトまたは５ボルトの論理デバイスのファミリーを使用してもよい。そのような実施形態において、図３（ａ）のドライバとレシーバ３５０は、アナログＭＵＸと、ＴＴＬ、ＥＣＬ、ＰＥＣＬ、ＧＴＬ等のような各論理ファミリーに対する複数のドライバとにより置き換えられる。ＭＵＸはビット毎にドライバまたはレシーバを選択する。
【００２９】
図６（ａ）は、図６（ｂ）、図６（ｃ）、図６（ｄ）、図６（ｅ）及び図６（ｆ）間の関係を示す。図６（ｂ）〜図６（ｆ）は図１のＰＳＩ１０４のブロック図の一例である。後述する図２１のテーブル２は、ＰＳＩの入力信号及び出力信号を要約したものである。エミュレータのコントローラへ及びエミュレータのコントローラからの信号はテーブル２において信号１０００として称されている。図６（ａ）における双方向線は、３２ビットデータ線（ＢＴＬ＿ＤＡＴＡ）６０２と、８ビット線（ＣＰＵ＿ＤＡＴＡ）６０４とを含む。コントローラ３０２からの制御データは６ビットＰＯＤ＿ＣＴＬ線６０８を含む。線６０２、６０４及び６０８はまた図３に示されている。ＰＳＩ１０４はまたクロック線６１０、６１１を含む。以下に述べるように、クロック信号はエミュレータまたはターゲットシステムにおいて発生することができる。
【００３０】
ＰＳＩ１０４は、以下に述べるように、コントローラ１０３からのコマンドを保持するＣＡＲ（コマンド組立レジスタ：Command Assembly Register）６１２を含む。ＰＳＩ１０４はまた、レジスタ６１４、６２０及び６２４と、ＢＴＬ状態デコーダ６１８と、ＢＴＬチェックサム発生器６２２と、チェックサムモジュール６２６と、リセットフリップフロップ６２８と、データレジスタ６３０とを含む。図１はまた、ここで詳細に述べていない種々の他の構成要素を含み、その機能は通常の当業者に知られている。
【００３１】
ＰＳＩ１０４はまた、ケーブル１０６に接続する以下の線：３２ビットＰＤＡＴＡ線６３０、７ビットＰＭＯＤＥ線６３２、１ビットＰＵＩ＿ＤＡＴＡ線６３４、ＰＣＬＫ線６３６及び複数の制御線（ＰＡＴＮ、ＴｘＤＡＶ及びＲｘＤＡＶ）を含む。
【００３２】
図７はＰＳＩとＰＵＩを接続するケーブルのブロック図の一例である。図７に示すように、Ｎ個のＰＳＩとＰＵＩのそれぞれを接続するケーブルは、３２データビット（ＰＤＡＴＡ線６３０上で）及びコントローラ３０２からの複数の制御ビットを送信する。テーブル２は、以下に述べるように、ケーブルに対するＰＳＩの入力信号及び出力信号をまとめたものを示す。テーブル２はまた信号ＰＤＩＲとＤＡＴＡ＿ＥＲＲ＿Ｌをまとめたものを示す。それらはテーブル２において信号１００３として示される。ＰＳＩ／ケーブルインタフェースの信号はテーブル１において信号１００２として示される。
【００３３】
図８（ａ）は図８（ｂ）と図８（ｃ）の間の関係を示す。図８（ｂ）と図８（ｃ）は、図１のＰＵＩのブロック図の一例である。図中の破線領域内は各ＰＵＩにおける４つのＦＰＧＡの中の１つを表す。図８（ｂ）と図８（ｃ）の要素はＣＲＣ発生器８０２、ＰＵＩシーケンス状態機能部８０４と、デコーダ８０６と、ターゲット種類セレクタ８１０とを含む。ＰＳＩ１０８は双方向線ＴＤＡＴＡ８３０上で３２ビットデータを入出力する。図６〜図８のＩ／Ｏ及び制御線は、補足Ａと補足Ｂにおいてより詳細に説明される。ＰＳＩ１０４の動作はさらに添付の補足Ａにおいて説明される。ＰＵＩ１０８の動作はさらに添付の補足Ｂにおいて説明される。
【００３４】
テーブル１が図２０（ａ）〜図２０（ｆ）において示される。テーブル１はコントローラ３０２と各ＰＳＩ／ケーブル／ＰＵＩの組み合わせとの間の相互作用を記述する。図２０（ａ）に示すテーブル１の第１の部分は、コントローラ３０２上のスレーブシーケンサによりＰＳＩ１０４に送信された制御シーケンスを記述する。ＰＳＩ１０４は次に信号をＰＵＩ１０８に送信する。シーケンスモードは、制御信号ＴＯ＿ＰＯＤとＦＲＯＭ＿ＰＯＤとともに、６ビットのポッド制御信号６０８に依存する。６ビットのポッド制御信号６０８はＰＳＩと７ビットのＰＭＯＤＥ信号６３２に送信され、７ビットのＰＭＯＤＥ信号６３２は、制御信号ＰＡＴＮ、ＴｘＤＡＶ及びＲｘＤＡＶとともにＰＳＩからＰＵＩに送信される。図２０（ｂ）と図２０（ｃ）におけるテーブル１の第２の部分はＰＵＩ１０８からＰＳＩ１０４へのデータ転送のアドレス指定に関連する。図に示されるように、ＰＵＩにおける４つのＦＰＧＡのそれぞれは別々にアドレス指定される。図２０（ｄ）におけるテーブル１の第３の部分はＰＵＩ構成レジスタ８２０（図８参照）に関連する。図２０（ｅ）と図２０（ｆ）におけるテーブル１の第４の部分は、ＰＵＩＰＭＯＤＥシーケンスレジスタ８２２（図８参照）に関連する。
【００３５】
図２１におけるテーブル２はＰＳＩ１０４への入力信号及びＰＳＩ１０４からの出力信号をまとめたものである。信号１００はコントローラからＰＳＩへの信号を表す。信号１００２はＰＳＩからケーブルへの信号を表す。２つの信号ＰＤＩＲ、ＤＡＴＡ＿ＥＲＲ＿Ｌは参照番号１００３で表されている。
【００３６】
図１４はポッドリセット動作に対する信号の流れを示すブロック図である。図１４の各信号は図６〜図８において見ることができる。ここで図１４は説明の明確化のために示される。
【００３７】
＜ｂ．ソフトウェア構成ターゲットインタフェース＞
＜１．プログラム可能なＩ／Ｏ割当て＞
前述のように、本発明によりユーザはＩ／Ｏ機能を任意の所望のターゲットシステムピンに割り当てることができる。これにより、ユーザは、ターゲットシステムの入力ピン、データピンまたはイネーブルピンのグループにおいてピンをまばらに配置しないようにピンを割り当てることができる。好ましい実施形態では、入力信号、出力信号及びイネーブル信号を送受信するために必要なタイムスライスの数は、ユーザが定義したピン配列により必要とされる最小値にしたがい調整される。別の実施形態では、ユーザがピン位置を割り当てずに、コンパイラにより順番にピン位置を割り当てることを可能とする。
【００３８】
＜２．プログラム可能なＤＣレベル＞
また、前述したように、本発明により、ユーザはターゲットシステム（例えば、３．３ボルトまたは５ボルト）に対する論理ファミリーを指定することができる。エミュレーションの間、システムにおけるハードウェアはユーザにより示される論理ファミリーを選択する。図１８はそのような実施形態におけるドライバとレシーバの一例を示す。
【００３９】
＜３．プログラム可能なプルアップまたはプルダウン＞
エミュレーションされるいくつかのバスは、バスに接続され、バス上の他の全てのデバイスがハイインピーダンス状態にあるときにバスのワイヤをハイ（Ｈｉｇｈ）またはロー（Ｌｏｗ）レベルにする内部に抵抗性を有するデバイスを含む。本発明は、ピン毎にプルアップまたはプルダウン抵抗のいずれかを選択できる方法に対してソフトウェア構成可能な方法を提供する。これにより、エミュレーションシステムは、抵抗性デバイスに対するトライステートまたは双方向の適正なモデルになる。図１９は、ユーザがプログラム可能なプルアップまたはプルダウン内部抵抗を実現できる回路の一例を示す。
【００４０】
＜４．プログラム可能な強制設定と不能化＞
たまに、エミュレーションされるシステムは、ターゲットシステムに対して損害を与え、または干渉する信号を生成する可能性がある。本発明は、エミュレーション中にターゲットインタフェースピンを一定の論理レベル（すなわち、それらをハイインピーダンスモードに置く）に強制的に設定する方法を与える。図１１は、ビットの強制設定の一例を示す。好ましい実施形態において、ＰＳＩに送信される３２ビットのデータのそれぞれは、図に示されるように多重化される。もし、ユーザが（ターゲットピンが定義されたときに）特別のピンが「１」または「０」に設定されなければならないことを事前に指示しておけば、コントローラは適当な制御ビットを出力し、そのビットに対するその値を強制設定する。別の実施形態はバッファを含み、それにより、その値はエミュレータ制御のもと迅速に変化することができる。
【００４１】
＜５．プログラム可能なポッドクロッキング＞
ある場合において、ユーザは、エミュレータがターゲットハードウェアに対してクロックを生成することを要求してもよい。他の場合では、ユーザは、クロックがエミュレーションされた設計に対する入力であることを要求してもよい。設計の初期の段階では、ユーザは、（一段階進めるための）静的なターゲット環境にクロックを与えるようにしてもよい。その後、設計がより安定したときに、ユーザはターゲットシステムからのシステムクロックを使用してもよい。本発明により、ユーザは、ソフトウェア制御のもと、ターゲットハードウェアからのクロックを駆動すること、または、ターゲットハードウェアに対してエミュレータからのクロック信号を受信することのいずれかを指示することができる。図６（ａ）はコントローラ上のスレーブシーケンサにより生成されたクロック信号（ｄｃｌｋ）を示す。この信号は常にターゲットシステムに送られる。図８（ｂ）と図８（ｃ）は、ターゲットシステムから与えられるターゲットシステムクロック（Ｔｃｌｋ）８５０を示す。Ｔｃｌｋ信号はターゲットシステムにより生成されるか（この場合、ターゲットシステムがクロック信号を供給している）、または、ｄｃｌｋ信号に基づく（この場合、エミュレータがクロック信号を供給している）。
【００４２】
次の図１５〜図１８は、説明の明確化のために表され、前述の実施形態において種々のクロック信号の簡単なバージョンを示す。図１５は、クロック信号（ｔｃｌｋ）がターゲットシステムにおいて生成され、エミュレータのコントローラにおけるマスタシーケンサへ戻るように経路決定されるときの信号の流れを示すブロック図である。図１６は、クロック信号（ｄｃｌｋ）がエミュレータのコントローラにおけるスレーブシーケンサにおいて生成され、ターゲットシステムへ送信されるときの信号の流れを示すブロック図である。図１７はシステムクロック（ｍｃｌｋ／ｐｃｌｋ）の信号の流れを示すブロック図である。
【００４３】
＜６．プログラム可能なサンプリングモード＞
ターゲットシステムは、格納された出力すなわち組み合わさ論理に接続する格納された出力からのエミュレーションされた設計に入力を与える。サンプリングされたデータシステム（エミュレータ１０２のように）において、唯一のエミュレーションプログラムサイクルで設計を処理できるようにするため、これらの入力を別々に扱う必要がある。
【００４４】
本発明は、各ピンに対する３つの異なるサンプリングモードの中から１つをピン毎に選択することができる。レジスタ出力（同期）から生ずるエミュレーションされた設計に対する入力は、システム中での最も高い周波数のクロッキングイベントによりサンプリングされる。組み合わせ論理に接続される格納された出力から生ずる設計に対する入力（非同期）は、システムにおける最も高い周波数クロックのクロッキングイベントの後で、プログラム可能な遅延がなされ、サンプリングされる。第３のサンプリングモードにより、組み合わせ論理に対する時間は、入力がサンプリングされてエミュレータにより処理される前に、評価することができる。
【００４５】
＜ｃ．ターゲットのチューニング性能＞
本発明の好ましい実施形態では、エミュレーションシステムの性能を拡張する機能も含まれる。これらの実施形態は、前述の基本的な多重化の概念での改善された性能を与えるが、さらなるハードウェアも追加する。それにより、実施形態は特定の環境に対して適するかもしれないし、又は適さないかもしれない。
【００４６】
＜１．論理処理に対するパイプライン方式＞
時分割エミュレーションシステムにおいて、順序及び組み合わせ論理の値は、エミュレータによりユーザ設計をモデル化するために計算される必要がある。設計のこれらの要素は、システムリソースと、各要素に関連した入力及び出力依存性との制約に基づいてコンパイラによりスケジュールされる。ターゲットインタフェース信号を時間多重化することにより生ずるオーバヘッドの影響を低減するために、「遅い入力スケジューリング」法は、ポッドハードウェアからエミュレーションシステムへの最初の入力をサンプリングし、伝送することと同時に、設計に対する最初の入力に依存しない設計要素をスケジュールするようにする。
【００４７】
図１２（ａ）は、ある論理は入力に依存せず、ある論理は依存するときに、どのように「遅い入力スケジューリング」が起こるかの一例を示す。図において、入力に依存しない論理が最初に実行されるようにスケジュールされる。これにより、入力がターゲットシステムから利用可能になった後、入力に依存する論理が２番目に実行される。
【００４８】
同様に、「早い出力スケジューリング」法が使用され、その結果が最初の設計のイネーブル及び出力として必要とされない要素が、エミュレータ１０２からポッドハードウェアへのそれらの最初のイネーブル及び出力を伝送すると同時に、スケジュールされる。理想的には、限界的にターゲットＩ／Ｏに依存せず、送信及び受信のＩ／Ｏ動作と同時に、システムの処理リソースの完全な利用を可能にする十分な要素が存在する。
【００４９】
図１２（ｂ）は、ある論理は出力とイネーブルに依存せず、ある論理は依存するときに、どのように「早い出力スケジューリング」が起こるかの一例を示す。図において、出力／イネーブルを駆動する論理が、これらの出力／イネーブルの前に実行されるようにスケジュールされる。これにより、出力／イネーブルを駆動しない論理は、ターゲットシステムへ出力／イネーブルが送信された後、実行される。
【００５０】
＜２．データ並べ替えの性能＞
本発明の好ましい実施形態はＰＳＩに対して送受信されたデータの順序を変更する。エミュレーションされている平均的な設計には、入力、出力、トライステート及び双方向ピンの混在したものが含まれ、時間多重化されたデータ空間の使用されてない部分も多くある。説明される実施形態は、図１０（ａ）に示す順序から、より効率的な順序に、入力データ、出力データ及びイネーブルデータを並べ替える。この並べ替えの方法は、ターゲットインタフェースの性能を、できるだけ少ないタイムスライスにデータをパックすることにより最適化する。並べ替えの方法は、インタフェースハードウェア内部に経路決定ハードウェア及び記憶ハードウェアを組み込むことにより実現される。
【００５１】
図１０（ｂ）は図１０（ａ）のタイムスライスにおいてまばらに分配されたデータの一例を示す。図に示すように、時間多重されたデータ空間において多くの利用されていない部分がある。データは「Ｘ」で表されている。
【００５２】
図１０（ｃ）は図１０（ｃ）の一例を示す。そこでは説明される実施形態にしたがいデータが並べ換えられ（パックされ）ている。図１０（ｃ）は、時間に対する、１２のポッドを介してエミュレータに対して送受信されるデータを示す。前述のように、他の実施形態は異なる数のポッドを有してもよい。データは太い線で示されている。参照番号１０５０は３２ビット幅データ空間を示す。入力信号と出力信号とがデータ空間の連続した部分にパックされるため、ターゲットシステムに対してインタフェースすることが要求されるタイムスライスがより少なくなる。
【００５３】
＜３．波動パイプライン方式＞
本発明の好ましい実施形態は、低いスキュードライバを利用し、コントローラターゲットボードとポッドコネクタとの間の接続上のデータ信号及びクロック信号を駆動する。これにより、次の組または以降の組のデータが接続上へ送信される前に、今の組のデータがレシーバハードウェア中へクロックされるまで待機する必要がない。複数のデータ伝送を分離するためにケーブル固有の遅延を用いることにより、複数のデータ伝送の分離と、通信チャネルの全体的なスループットの増大が可能となる。
【００５４】
＜ｄ．信頼性の改善＞
＜１．不安定耐性サンプリングデバイス＞
あるターゲット環境において、エミュレーションされた設計に対する最初の入力信号は非同期で達する。最初の入力信号がサンプリングされるときに用いられるクロックに対して。本発明の好ましい実施形態は、フィリップス社の７４Ｆ５０７２９又は７Ｆ５０１０９のような不安定耐性部品を使用し、ターゲットインタフェースで最初の入力データをサンプリングする。不安定部品を使用することにより、不安定性により引き起こされるエラーの可能性を効果的にゼロに削減する。
【００５５】
＜２．自動データ検査＞
最も注意深く構築されたケーブル配線やコネクタでさえも、壊れるか、または断続的な故障を引き起こす。エミュレーションのユーザはデバッギングツールとしてシステムに依存するため、彼らは、悪いハードウェアエミュレーションにおいて問題が発生したときに、良い設計をデバッグする時間の浪費を避けるために可能な限り早い時間に任意のハードウェアの故障を知らなければならない。
【００５６】
本発明の好ましい実施形態は、周知の間隔の間、コントローラ３０２／ターゲットシステム１１０及びＰＳＩ／ＰＵＩへ及びそれらから、データを送信する。この事実により、インタフェースの送信部は、各ブロックのデータに対するチェックサム、ＣＲＣ（冗長巡回エラー）またはパリティのようなエラー検査情報を計算し、それをサンプリングされたデータとともに受信ハードウェアに送信することができる。そのとき、受信ハードウェアはエラー検査情報を、それがデータが正しいことを保証するために受信するデータと比較する。これにより、任意の問題が検出され、ユーザに通知される。
【００５７】
図６（ｆ）にはチェックサムモジュール６２６が含まれ、チェックサムモジュール６２６はＰＵＩから受信した３２ビットワードのデータのそれぞれに対するチェックサムを計算する。この計算されたチェックサムは要素６２７によりＰＵＩからデータとともに送信されたチェックサムと比較される。図８の要素８０８はＰＵＩにより受信されたデータと同様の機能を実行する。
【００５８】
＜３．自動衝突検出＞
多くのエミュレーションされた設計は、ターゲットハードウェア環境１１０に接続される双方向ピンまたはトライステートピンを含む。ほとんどの場合、これらのピンの目的は、回路動作中のある時間において、ターゲット環境が、ワイヤの種類のピンに接続されたワイヤ上のデータを駆動しているようにすることである。エミュレータは、不完全なまたは非機能的（すなわち、検査されていない）な設計上で時々使用されるデバッギング及び検証ツールであるため、エミュレーションされた設計により生成されるこれらのピンに対するイネーブルは、正しくなくてもよく、また、ターゲット回路においてドライバと同時にイネーブルにされてもよい。ターゲットハードウェアはドライバ衝突により引き起こされる損傷から保護される必要がある。
【００５９】
本発明の好ましい実施形態は、エミュレータにおけるデバイスの駆動と、ターゲットハードウェアに接続される物理的パッドに接続された入力バッファとの間に配置される。これらの点の各々で電圧レベルはドライバ電流とともにターゲットインタフェースにより監視される。エミュレータがピンを駆動し、また、ドライバでの電圧レベルがパッドでの電圧レベルと所定のマージン内（２０％のような）で一致しないときはいつでも、ドライバ衝突にフラグが立てられる。そのような状態を検出した後では迅速に、エミュレータ中のドライバはオフされ、ターゲット回路の損傷を防止する。
【００６０】
図１３は、ターゲットシステム１１０から受信した１ビットに対してこの機能を実行する回路の一例を示す。受信した１ビットの電圧が所定値から所定の量だけ越えれば、エミュレータに対して割り込みが出力される。
【００６１】
＜ｅ．まとめ＞
本発明の好ましい実施形態は、それぞれがエミュレータのバックプレーンに接続された複数のポッドシステムインタフェース（ＰＳＩ）を組み込む。各ＰＳＩは特別に設計されたケーブルを介してポッドユーザインタフェース（ＰＵＩ）に接続される。各ＰＵＩは次にターゲットシステムのインタフェースに接続される。本発明の種々の実施形態は、時分割されたハードウェアを基礎としたエミュレータにおいて機能を実現する。これらの機能は、プログラム可能なＩ／Ｏ割当、プログラム可能なＤＣ電圧レベル、ピン毎にプログラム可能なエミュレータにおけるプルアップまたはプルダウン抵抗、各ピン上でのプログラム可能な、エミュレータからの出力値の強制設定と不能化の少なくともいずれか、プログラム可能なクロッキング、及びプログラム可能なサンプルモードを含む。
【００６２】
当業者にとって、本明細書を熟考し、また、ここに開示された発明を実施することにより他の実施形態も明らかになるであろう。明細書と具体例は例示としてのみ意図されたものであり、本発明の真の範囲は請求の範囲に示される。
【００６３】
＜補足＞
これには、本明細書の一部分であり、参照されることにより組み込まれる以下の補足が含まれる。
１．補足Ａは、ポッドシステムインタフェース（ＰＳＩ）モジュールの高いレベルの機能記述を含む。
２．補足Ｂは、ポッドユーザインタフェース（ＰＵＩ）モジュールの高いレベルの機能記述を含む。
【００６４】
＜補足Ａ＞
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【００６５】＜補足Ｂ＞
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【図面の簡単な説明】
【図１】  本発明の好ましい実施形態のシステムレベルブロック図である。
【図２】  エミュレータが、ターゲットインタフェースバックプレーン（ＴＩＢ）と、ポッドシステム相互接続（ＰＳＩ）／ケーブル／ポッドユーザインタフェース（ＰＵＩ）の複数の組み合わせとを介して、ターゲットシステムに接続されている図１のシステムの一例を示す。
【図３（ａ）】  図２のさらなる詳細を示す。
【図３（ｂ）】  図２のさらなる詳細を示す。
【図４】  図１の実施形態で利用できるエミュレータのボードレベル構成を示し、また双方向バックプレーンを含む。
【図５】  図３のコントローラのブロック図を示す。
【図６（ａ）】  図６（ｂ）、図６（ｃ）、図６（ｄ）、図６（ｅ）及び図６（ｆ）の間の関係を示す。
【図６（ｂ）】  図１のＰＳＩのブロック図の一例である。
【図６（ｃ）】  図１のＰＳＩのブロック図の一例である。
【図６（ｄ）】  図１のＰＳＩのブロック図の一例である。
【図６（ｅ）】  図１のＰＳＩのブロック図の一例である。
【図６（ｆ）】  図１のＰＳＩのブロック図の一例である。
【図７】  ＰＳＩとＰＵＩとを接続するケーブルのブロック図の一例である。
【図８（ａ）】  図８（ｂ）と図８（ｃ）との関係を示す。
【図８（ｂ）】  図１のＰＵＩのブロック図の一例である。
【図８（ｃ）】  図１のＰＵＩのブロック図の一例である。
【図９（ａ）】  ターゲットシステムの各入力及び出力ピンを記述するピン割当ファイル（ＰＡＦ）の一例を示す。
【図９（ｂ）】  ピンを記述する異なる種類のファイル間の関係の一例を示す。
【図１０（ａ）】  １つのＰＳＩに対してデータの送受信を行う時間線の一例を示す。
【図１０（ｂ）】  図１０（ａ）のタイムスライスにまばらに分配されたデータの一例を示す。
【図１０（ｃ）】  データが並べ替えられた図１０（ｃ）の一例を示す。
【図１１】  １ビット以上の入力データを所望の値に強制的に設定するために使用される複数のマルチプレクサを示す。
【図１２（ａ）】  時間的に効率的な方法での、入力、イネーブル及び出力のスケジューリングの一例を示す時間線である。
【図１２（ｂ）】  時間的に効率的な方法での、入力、イネーブル及び出力のスケジューリングの一例を示す時間線である。
【図１３】  ターゲットシステムから受信した１ビットに対する自動的に衝突検出を実行する回路例である。
【図１４】  ポッドリセット動作に対する信号の流れを示すブロック図である。
【図１５】  クロック信号がターゲットシステムにおいて生成されたときの信号の流れ、及びエミュレータにおいてクロック信号がどのようにマスタシーケンサに経路づけられて戻されるかを示すブロック図である。
【図１６】  クロック信号がエミュレータにおけるスレーブシーケンサにおいて生成されたときの信号の流れを示すブロック図である。
【図１７】  システムクロックの信号の流れを示すブロック図である。
【図１８】  ユーザがターゲットシステムにより使用される論理デバイスのファミリーを指示することができる回路を示す。
【図１９】  ユーザがプログラム可能なプルアップ内部レジスタまたはプルダウン内部レジスタを実現できる回路を示す。
【図２０（ａ）】  コントローラと各ＰＳＩ／ケーブル／ＰＵＩの組み合わせとの間の相互作用を記述したテーブル１を示す。
【図２０（ｂ）】  コントローラと各ＰＳＩ／ケーブル／ＰＵＩの組み合わせとの間の相互作用を記述したテーブル１を示す。
【図２０（ｃ）】  コントローラと各ＰＳＩ／ケーブル／ＰＵＩの組み合わせとの間の相互作用を記述したテーブル１を示す。
【図２０（ｄ）】  コントローラと各ＰＳＩ／ケーブル／ＰＵＩの組み合わせとの間の相互作用を記述したテーブル１を示す。
【図２０（ｅ）】  コントローラと各ＰＳＩ／ケーブル／ＰＵＩの組み合わせとの間の相互作用を記述したテーブル１を示す。
【図２０（ｆ）】  コントローラと各ＰＳＩ／ケーブル／ＰＵＩの組み合わせとの間の相互作用を記述したテーブル１を示す。
【図２０（ｇ）】  テーブル１に関連した注釈を示す。
【図２１】  ＰＳＩへ及びＰＳＩから入力する信号をまとめたものを示すテーブル２を示す。
【図１】
0003996262.tif 000060
【図２】
0003996262.tif 000061
【図３（ａ）】
0003996262.tif 000062
【図３（ｂ）】
0003996262.tif 000063
【図４】
0003996262.tif 000064
【図５】
0003996262.tif 000065
【図６（ａ）】
0003996262.tif 000066
【図６（ｂ）】
0003996262.tif 000067
【図６（ｃ）】
0003996262.tif 000068
【図６（ｄ）】
0003996262.tif 000069
【図６（ｅ）】
0003996262.tif 000070
【図６（ｆ）】
0003996262.tif 000071
【図７】
0003996262.tif 000072
【図８（ａ）】
0003996262.tif 000073
【図８（ｂ）】
0003996262.tif 000074
【図８（ｃ）】
0003996262.tif 000075
【図９（ａ）】
0003996262.tif 000076
【図９（ｂ）】
0003996262.tif 000077
【図１０（ａ）】
0003996262.tif 000078
【図１０（ｂ）】
0003996262.tif 000079
【図１０（ｃ）】
0003996262.tif 000080
【図１１】
0003996262.tif 000081
【図１２（ａ）】
0003996262.tif 000082
【図１２（ｂ）】
0003996262.tif 000083
【図１３】
0003996262.tif 000084
【図１４】
0003996262.tif 000085
【図１５】
0003996262.tif 000086
【図１６】
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【図１７】
0003996262.tif 000088
【図１８（ａ）】
0003996262.tif 000089
【図１８（ｂ）】
0003996262.tif 000090
【図１９】
0003996262.tif 000091
【図２０（ａ）】
0003996262.tif 000092
【図２０（ｂ）】
0003996262.tif 000093
【図２０（ｃ）】
0003996262.tif 000094
【図２０（ｄ）】
0003996262.tif 000095
【図２０（ｅ）】
0003996262.tif 000096
【図２０（ｆ）】
0003996262.tif 000097
【図２０（ｇ）】
0003996262.tif 000098
【図２１】
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