(57)【特許請求の範囲】
【請求項１】
正相入力端子と逆相入力端子を備え、両端子に印加される電圧の差電圧を増幅して出力する差動増幅回路において、
前記差電圧を第１の抵抗素子を用いて電流に変換して出力する第１の電圧―電流変換回路と、この第１の電圧−電流変換回路の出力をインピーダンス変換回路によりインピーダンス変換した電圧とリファレンス電圧との差電圧を第２の抵抗素子を用いて電流に変換する第２の電圧−電流変換回路とを備え、
前記第１の電圧−電流変換回路の出力と前記第２の電圧−電流変換回路の出力とが接続され、前記インピーダンス変換回路の出力を出力端子とすることを特徴とする差動増幅回路。
【請求項２】
前記第１及び第２の電圧−電流変換回路は、ソースフォロアの出力段を有する第１と第２の演算増幅器を備え、
前記第１と第２の各演算増幅器の正相入力端子は、それぞれ電圧−電流変換回路の正相入力端子及び逆相入力端子であり、
前記第１と第２の各演算増幅器の逆相入力端子は、前記出力段のソースフォロアの出力端子と接続されると共に、前記第１又は第２の抵抗素子を介して相互に接続され、
第１の演算増幅器の出力段であるソースフォロアを構成するＭＯＳトランジスタのドレインは、カレントミラー回路の入力端子に接続され、
前記カレントミラー回路の出力端子は、前記第２の演算増幅器の出力段であるソースフォロアを構成するＭＯＳトランジスタのドレインに接続されると共に、前記電圧−電流変換回路の出力端子であることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記第１及び第２の電圧−電流変換回路は、それぞれ前記第１の抵抗素子又は第２の抵抗素子を複数備え、
スイッチ素子によって抵抗素子の接続を切り替えることによって利得を切り替えることを特徴とする請求項１記載の差動増幅回路。
【請求項４】
前記第１の電圧−電流変換回路は、第１と第２の演算増幅器を備え、
該第１と第２の演算増幅器の正相入力端子は、それぞれ前記差動増幅回路の正相入力端子及び逆相入力端子であり、
ドレイン及びゲートが共通に接続され、ソースが第１のスイッチ素子群を介して共通の定電流源に接続されると共に、第２のスイッチ素子群を介して前記第１の演算増幅器の逆相入力端子に接続された複数のＭＯＳトランジスタを含む第１のソースフォロアと、
ドレイン及びゲートが共通に接続され、ソースが第３のスイッチ素子群を介して共通の定電流源に接続されると共に、第４のスイッチ素子群を介して前記第２の演算増幅器の逆相入力端子に接続された複数のＭＯＳトランジスタを含む第２のソースフォロアと、を有し、
前記第１のソースフォロワは、前記第１の演算増幅器の出力段を構成し、前記第２のソースフォロワは、前記第２の演算増幅器の出力段を構成しており、
前記第１のソースフォロワの出力と前記第２のソースフォロワの出力は、抵抗素子を介して相互に接続され、
前記第１のソースフォロアを構成する複数のＭＯＳトランジスタの共通接続されたドレインは、カレントミラー回路の入力端子に接続され、
前記第２のソースフォロアを構成する複数のＭＯＳトランジスタの共通接続されたドレインは、前記カレントミラー回路の出力端子に接続されると共に、前記第１の電圧−電流変換回路の出力端子であることを特徴とする請求項１記載の差動増幅回路。
【請求項５】
前記第１の電圧−電流変換回路は、ソースフォロアの出力段を有する第１と第２の演算増幅器を備え、
前記第１と第２の各演算増幅器の正相入力端子は、それぞれ電圧−電流変換回路の正相入力端子及び逆相入力端子であり、
前記第１と第２の各演算増幅器の逆相入力端子は、前記出力段のソースフォロアの出力端子と接続されると共に、前記第１の抵抗素子を介して相互に接続され、
前記第１及び第２の演算増幅器の出力段であるソースフォロアを構成するＭＯＳトランジスタのドレインは、それぞれ第１及び第２のカレントミラー回路の入力端子に接続され、
前記第２のカレントミラー回路の出力端子は、第３のカレントミラー回路の入力端子に接続され、
前記第３のカレントミラー回路の出力端子は、前記第１のカレントミラー回路の出力端子に接続されると共に、前記電圧−電流変換回路の出力端子であり、
前記第１及び第２のカレントミラー回路のミラー比を変えることによって、利得を変えることを特徴とする請求項１記載の差動増幅回路。
【請求項６】
前記第１の電圧−電流変換手段の電圧−電流変換ゲインを切り替える手段を有することを特徴とする請求項１に記載の差動増幅回路。
【請求項７】
光信号を信号電荷に変換して蓄積する光電変換素子と、この蓄積された前記信号電荷を増幅する増幅素子と、この増幅素子における前記信号電荷をリセットするリセット素子とを画素の構成要素として含む固体撮像装置において、
請求項１〜６のいずれかに記載の差動増幅回路を有し、
リセット動作直後に得られる第１の画像信号と所定の光蓄積後に得られる第２の画像信号との差信号に相当する差電圧を増幅することを特徴とする固体撮像装置。
【請求項８】
結像光学系によって結像された像、又は密着配置されて露光された原稿の画像を光電変換する請求項７に記載の固体撮像装置と、
この固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビデオカメラ、デジタルスチルカメラ、イメージスキャナ用のイメージ入力装置に広範に用いられる固体撮像装置に適用して好適な差動増幅回路に関する。
【０００２】
【従来の技術】
近年、高解像化のため、微細化プロセスを用いた光電変換素子のセルサイズ縮小が精力的に行われる一方、光電変換信号出力が低下することなどから、光電変換信号を増幅して出力することが可能な増幅型の固体撮像装置が注目されている。このような増幅型光電変換装置には、MOS型、AMI、CMD、BASIS等がある。このうち、MOS型はフォトダイオードで発生した光キャリアをMOSトランジスタのゲート電極に蓄積し、走査回路からの駆動タイミングに従って、その電位変化を出力部へ電荷増幅して出力するものである。近年では、このMOS型のうち、光電変換部や、その周辺回路部を含め全てCMOSプロセスで実現するCMOS型固体撮像装置が特に注目されてきている。
【０００３】
図１７に一般的なCMOS型固体撮像装置のブロック図を示す。光信号電荷を発生するフォトダイオードD11〜D33は、この例ではアノード側が接地されている。フォトダイオードD11〜D33のカソード側は、転送MOS M111〜133を介して増幅MOS M311〜M333のゲートに接続されている。また、上記増幅MOS M311〜M333のゲートには、これをリセットするためのリセットMOS M211〜M233のソースが接続され、リセットMOS M211〜M233のドレインは、リセット電源に接続されている。さらに、上記増幅MOS M311〜M333のドレインは電源に接続され、ソースは選択MOS M411〜M433のドレインに接続されている。
【０００４】
上記転送MOS M111のゲートは、横方向に延長して配置される第１の行選択線（垂直走査線）PTX1に接続される。同じ行に配置された他の画素セルの同様な転送MOS M121,M131のゲートも上記第１の行選択線PTX1に共通に接続される。上記リセットMOS M211のゲートは、横方向に延長して配置される第２の行選択線（垂直走査線）PRES1に接続される。同じ行に配置された他の画素セルの同様なリセットMOS M221,M231のゲートも上記第２の行選択線PRES1に共通に接続される。上記選択MOS M411のゲートは、横方向に延長して配置される第３の行選択線（垂直走査線）PSEL1に接続される。同じ行に配置された他の画素セルの同様な選択MOS M421,M431のゲートも上記第３の行選択線PSEL1に共通に接続される。これら第１〜第３の行選択線は、垂直走査回路ブロック２に接続され、後述する動作タイミングに基づいて信号電圧が供給される。図１７に示されている残りの行においても同様な構成の画素セルと、行選択線が設けられる。これらの行選択線には、上記垂直走査回路ブロック２により形成されたPTX2〜PTX3、PRES2〜PRES3、PSEL2〜PSEL3が供給される。
【０００５】
上記選択MOS M411のソースは、縦方向に延長して配置される垂直信号線V1に接続される。同じ列に配置される画素セルの同様な選択MOS M412,M413のソースも上記垂直信号線V1に接続される。上記垂直信号線V1は負荷手段である負荷MOS N82に接続される。図１７に示されている残りの垂直信号線V2〜V3においても同様に選択MOS、負荷MOSが接続される。さらに、上記負荷MOS N82〜N84のソースは共通のGNDライン４に、ゲートは入力MOS N81のゲートに接続されると共に電圧入力端子５に接続される。
【０００６】
さらに上記垂直信号線V1は、ノイズ信号転送スイッチN91を介してノイズ信号を一時保持するための容量CTN1に、また、光信号転送スイッチN92を介して光信号を一時保持するための容量CTS1に同時に接続される。ノイズ信号保持容量CTN1と光信号保持容量CTS1の逆側の端子は接地されている。ノイズ信号転送スイッチN91とノイズ信号保持容量CTN1との接続点と、光信号転送スイッチN92と光信号保持容量CTS1との接続点はそれぞれ、保持容量リセットスイッチN97、N98を介し接地されると共に、水平転送スイッチN913、N914を介して、光信号とノイズ信号の差をとるための差動増幅回路７に接続される。水平転送スイッチN913、N914のゲートは列選択線H1に共通に接続され、水平走査回路ブロック３に接続される。図１７に示されている残りの列V2〜V3においても同様な構成の読み出し回路が設けられる。また、各列に接続されたノイズ信号転送スイッチN91、N93、N95、光信号転送スイッチN92、N94、N96のゲートは、PTN、PTSにそれぞれ共通に接続され、後述する動作タイミングに基づいてそれぞれ信号電圧が供給される。
【０００７】
次に、図１８を参照して、図１７のCMOS型固体撮像装置の動作について説明する。フォトダイオードD11〜D33からの光信号電荷の読み出しに先立って、リセットMOS M211〜M231のゲートPRES1がハイレベルとなる。これによって、増幅MOS M311〜M331のゲートがリセット電源にリセットされる。リセットMOS M211〜M231のゲートPRES1がロウレベルに復帰した後に、選択MOS M411〜M431のゲートPSEL1、ノイズ信号転送スイッチN91、N93、N95のゲートPTNがハイレベルとなる。これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）がノイズ信号保持容量CTN1〜CTN3に読み出される。
【０００８】
次に、ノイズ信号転送スイッチN91、N93、N95のゲートPTNがロウレベルに復帰する。そして、転送MOS M111〜M131のゲートPTX1がハイレベルとなり、フォトダイオードD11〜D31の光信号電荷が、増幅MOS M311〜M331のゲートに転送される。転送MOS M111〜M131のゲートPTX1がロウレベルに復帰した後に、光信号転送スイッチN92、N94、N96のゲートPTSがハイレベルとなる。これによって、光信号が光信号保持容量CTS1〜CTS3に読み出される。次に光信号転送スイッチN92、N94、N96のゲートPTSがロウレベルに復帰する。ここまでの動作で、第１行目に接続された画素セルのノイズ信号と光信号が、それぞれの列に接続されたノイズ信号保持容量CTN1〜CTN3と光信号保持容量CTS1〜CTS3に保持される。
【０００９】
次に、リセットMOS M211〜M231のゲートPRES1及び転送MOS M111〜M131のゲートPTX1がハイレベルとなり、フォトダイオードD11〜D31の光信号電荷がリセットされる。この後、水平走査回路ブロック３からの信号H1〜H3によって、各列の水平転送スイッチN913〜N918のゲートが順次ハイレベルとなり、ノイズ保持容量CTN1〜CTN3と光信号保持容量CTS1〜CTS3に保持されていた電圧が、順次差動増幅回路７に読み出される。各列の信号読み出しの合間でリセットスイッチN919、N920によって差動増幅回路７の逆相入力端子及び正相入力端子が水平出力線のリセット電圧Vresにリセットされる。差動増幅回路７では、光信号とノイズ信号の差がとられ、出力端子OUTに順次出力される。以上で、第１行目に接続された画素セルの読み出しが完了する。
【００１０】
この後、第２行目の読み出しに先立って、ノイズ信号保持容量CTN1〜CTN3及び光信号保持容量CTS1〜CTS3のリセットスイッチN97〜N912のゲートPCTRがハイレベルとなりGNDにリセットされる。以下同様に、垂直走査回路ブロック２からの信号によって第２行目以降に接続された画素セルの信号が順次読み出され、全画素セルの読み出しが完了する。
【００１１】
上記のようなCMOS型固体撮像装置において、光信号とノイズ信号の差をとるための差動増幅回路として図１９に示したような演算増幅器を用いた差動増幅回路を用いることが一般的であった。このような差動増幅回路において入出力特性は次の式により決定される。
【００１２】
【数１】
0003880345.tif 000002
ここで、R91=R93、R92=R94とすると、
【００１３】
【数２】
0003880345.tif 000003
となる。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記差動増幅回路が、半導体集積回路の製造技術によって、単結晶シリコンのような一つの半導体基板上に形成される場合、製造上のばらつき等によってR91=R93、R92=R94なる条件にずれが生ずる。
【００１５】
例えば、R91=R93、aR92=R94とすると(1)式は、
【００１６】
【数３】
0003880345.tif 000004
となる。
【００１７】
これはVinp=Vinnなる信号が入力された場合にもVoutに出力が現れることを示しており、同相信号除去比（以下CMRRと記述する）が悪化することを意味している。結果的にCMOS型固体撮像装置のノイズ除去率が悪化するという問題があった。
【００１８】
そこで本発明は、固体撮像装置に適用して好適なノイズ除去率の良好な差動増幅回路及びそれを用いた固体撮像装置並びに撮像システムを提供することを目的とする。
【００１９】
【課題を解決するための手段】
上述の課題を解決するため、本発明は、正相入力端子と逆相入力端子を備え、両端子に印加される電圧の差電圧を増幅して出力する差動増幅回路において、前記差電圧を第１の抵抗素子を用いて電流に変換して出力する第１の電圧―電流変換回路と、この第１の電圧−電流変換回路の出力をインピーダンス変換回路によりインピーダンス変換した電圧とリファレンス電圧との差電圧を第２の抵抗素子を用いて電流に変換する第２の電圧−電流変換回路とを備え、前記第１の電圧−電流変換回路の出力と前記第２の電圧−電流変換回路の出力とが接続され、前記インピーダンス変換回路の出力を出力端子とすることを特徴とする。
【００２０】
以上の構成によって、半導体集積回路の製造技術によって、単結晶シリコンのような一つの半導体基板上に形成された場合においても、製造上のばらつき等の影響を受けず常にCMRRの高い差動増幅回路を構成することができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２２】
図１は、本発明の前提となる差動増幅回路の基本構成を示す。Vinpは正相入力端子、Vinnは逆相入力端子、Voutは出力端子である。N11、N12はNMOSトランジスタ、P11、P12はPMOSトランジスタ、I11、I12は定電流源、R11、R12は抵抗素子である。Amp11〜Amp13は演算増幅器である。
【００２３】
図２は、演算増幅器Amp11、Amp12のひとつの例であり、Vinpは正相入力端子、Vinnは逆相入力端子、Voutは出力端子、N21、N22はNMOSトランジスタ、P21、P22はPMOSトランジスタ、I21は定電流源である。
【００２４】
図１においてNMOSトランジスタN11、N12と定電流源I11、I12はソースフォロアとして演算増幅器Amp11、Amp12の出力段を構成している。各ソースフォロアの出力は演算増幅器Amp11、Amp12の逆相入力端子に接続されると同時に、抵抗素子R11を介して相互に接続されている。NMOSトランジスタN11のドレインはPMOSトランジスタP11とP12で構成されたカレントミラー回路の入力端子に接続され、その出力端子はNMOSトランジスタN12のドレインに接続されると共に、電圧−電流変換回路の電流出力端子となる。
【００２５】
以下に動作を説明する。正相入力端子Vinpと逆相入力端子Vinnに差電圧が入力されると、NMOSトランジスタN11、N12のドレイン電流はそれぞれ、
【００２６】
【数４】
0003880345.tif 000005
となる。従って、電圧−電流変換回路の出力にはNMOSトランジスタN11、N12のドレイン電流の差電流
【００２７】
【数５】
0003880345.tif 000006
が出力される。電圧−電流変換回路の出力端子は、帰還経路に抵抗素子R12が接続された演算増幅器Amp13で構成された電流−電圧変換回路の入力端子に接続されており、抵抗素子R12によって電圧に変換され、
【００２８】
【数６】
0003880345.tif 000007
なる電圧が出力される。上記回路構成では半導体集積回路の製造上のばらつきによって、抵抗素子R11とR12の比がばらついたとしてもCMRRを悪化させることはない。従って、常にCMRRの高い差動増幅回路を構成することができる。
【００２９】
（第１の実施形態）
図３は、本発明の差動増幅回路の第１の実施形態のブロック図である。本実施形態は、上記図１の基本構成を応用した回路構成となっている。Vinpは正相入力端子、Vinnは逆相入力端子、Voutは出力端子である。N31〜N35はNMOSトランジスタ、P31〜P34はPMOSトランジスタ、I31〜I35は定電流源、R31、R32は抵抗素子である。Amp31〜Amp34は演算増幅器であり、上記図１の場合と同様に例えば図２のような回路で構成される。演算増幅器Amp31、Amp32と抵抗素子R31を含む第１の電圧−電流変換回路の構成と動作については上記図１の場合と同一であり、出力には差電流
【００３０】
【数７】
0003880345.tif 000008
が出力される。
【００３１】
本実施形態において第１の電圧−電流変換回路の出力端子は、第１の電圧−電流変換回路と同一の構成であるAmp33、Amp34と抵抗素子R32を含む第２の電圧−電流変換回路の出力端子に接続されると共に、NMOSトランジスタN33と定電流源I33とで構成されたインピーダンス変換回路であるソースフォロアを介して第２の電圧−電流変換回路の逆相入力端子に接続され、さらに差動増幅回路の出力端子Voutとなる。また、第２の電圧−電流変換回路の正相入力端子はリファレンス電圧Vrefに接続される。第２の電圧−電流変換回路についても、第１の電圧−電流変換回路と同様の動作になり、電流出力端子であるNMOSトランジスタN34のドレインとPMOSトランジスタP33のドレインの接続端子には、
【００３２】
【数８】
0003880345.tif 000009
なる電流が出力される。両電圧−電流変換回路の電流出力の接続点は入力インピーダンスが高いため、I1=I2となるように動作する。従って、
【００３３】
【数９】
0003880345.tif 000010
なる電圧が出力される。
【００３４】
本発明において半導体集積回路の製造上のばらつきによって、抵抗素子R31とR32の比がばらついたとしてもCMRRを悪化させることはない。従って、常にCMRRの高い差動増幅回路を構成することができる。また、本実施形態の差動増幅回路では、帰還信号（I1=I2となるように帰還がかかる）が電流のため、高い利得を設定しても良好な周波数特性が得られるという特徴がある。
【００３５】
さらに、定電流源I31、I32、I34、I35に例えば図４に示すような定電流発生回路を用いることによって、利得及びリニアリティにおいて良好な温度特性を得ることができる。図４においてAmp41は演算増幅器、N41〜N43はNMOSトランジスタ、P41、P42はPMOSトランジスタ、R41は抵抗素子である。Vbgは例えばバンドギャップ電圧のような温度特性の小さい定電圧、Ioutは定電流源発生回路の出力端子である。演算増幅器Amp41はバッファ接続となっており、
【００３６】
【数１０】
0003880345.tif 000011
なる出力電流が得られる。ここで、抵抗素子R41として第１及び第２の電圧−電流変換回路を構成している抵抗素子R31、R32と同一種類の抵抗素子を用いることによって、温度変化に対する差動増幅回路の利得及びリニアリティの変化を抑えることができる。
【００３７】
（第２の実施形態）
図５は本発明の差動増幅回路の第２の実施形態のブロック図である。Vinpは正相入力端子、Vinnは逆相入力端子、Voutは出力端子である。N51〜N513はNMOSトランジスタ、P51〜P54はPMOSトランジスタ、I51〜I55は定電流源、R51〜R54は抵抗素子である。Amp51〜Amp54は演算増幅器であり、第１の実施形態と同様に例えば図２のような回路で構成される。差動増幅回路の構成及び動作は第１の実施形態と同様であるが、さらに第１及び第２の電圧−電流変換回路に含まれるの抵抗素子がそれぞれに複数存在し、スイッチ素子であるNMOSトランジスタN53〜N56、N510〜N513を介して接続されており、利得制御端子GC1〜GC4によってその接続が制御される。図５においては簡略化のため各電圧−電流変換回路に含まれる抵抗素子を各２本としているが、これに制限されるものではない。本実施形態においても第１の実施形態と同様の効果があり、さらに簡単な構成で差動増幅回路の利得制御が可能である。
【００３８】
（第３の実施形態）
図６は本発明の差動増幅回路の第３の実施形態のブロック図である。Vinpは正相入力端子、Vinnは逆相入力端子、Voutは出力端子である。N61〜N615はNMOSトランジスタ、P61〜P64はPMOSトランジスタ、I61〜I65は定電流源、R61〜R63は抵抗素子である。Amp61〜Amp64は演算増幅器であり、第１の実施形態と同様に例えば図２のような回路で構成される。本実施形態では第１の実施形態に対して、第１の電圧−電流変換回路に電圧−電流変換ゲインを切り替える手段を付加した部分が異なる。
【００３９】
NMOSトランジスタN61とN67、N62とN68はゲートとドレインがそれぞれ共通に接続され、ソースはNMOSトランジスタN64とN610、N65とN611を介してそれぞれ定電流源I61、I62に共通に接続されソースフォロアとして演算増幅器Amp61、Amp62の出力段を構成している。各ソースフォロアの出力はNMOSトランジスタN63とN69、N66とN612を介して演算増幅器Amp61、Amp62の逆相入力端子に共通に接続されると同時に、それぞれ抵抗素子R61、R62を介してNMOSトランジスタN61とN62、N67とN68が相互に接続されている。NMOSトランジスタN61とN67の共通ドレインはPMOSトランジスタP61とP62で構成されたカレントミラー回路の入力端子に接続され、その出力端子はNMOSトランジスタN62とN68の共通ドレインに接続されると共に、電圧−電流変換回路の電流出力端子となる。利得制御端子GC1、GC2に入力される信号によって、演算増幅器Amp61、Amp62の出力段のソースフォロアの接続が選択される。
【００４０】
差動増幅回路の動作については第１の実施形態と同様であり、GC1がハイレベル、GC2がロウレベルの場合には、
【００４１】
【数１１】
0003880345.tif 000012
なる電圧が出力される。また、GC1がロウレベル、GC2がハイレベルの場合には、
【００４２】
【数１２】
0003880345.tif 000013
なる電圧が出力される。このような構成で利得を切り替えることによって、演算増幅器Amp61、Amp62の出力段に接続される負荷容量を軽減でき、良好な周波数特性を維持したまま切り替える利得の設定数を増やすことができる。図６においては簡略化のため第１の電圧−電流変換回路の利得の設定数を２種類としたが、出力段のソースフォロア、抵抗素子、スイッチ素子の数を増やすことによって利得の設定段数を増やすことができることは言うまでもない。
【００４３】
（第４の実施形態）
図７は本発明の差動増幅回路の第４の実施形態のブロック図である。Vinpは正相入力端子、Vinnは逆相入力端子、Voutは出力端子である。N71〜N77はNMOSトランジスタ、P71〜P712はPMOSトランジスタ、I71〜I75は定電流源、R71、R72は抵抗素子である。Amp71〜Amp74は演算増幅器であり、第１の実施形態と同様に例えば図２のような回路で構成される。本実施形態では第２の実施形態、第３の実施形態とは異なる構成で利得切り替えを実現した。
【００４４】
NMOSトランジスタN71、N72と定電流源I71、I72はソースフォロアとして演算増幅器Amp71、Amp72の出力段を構成している。各ソースフォロアの出力は演算増幅器Amp71、Amp72の逆相入力端子に接続されると同時に、抵抗素子R71を介して相互に接続されている。NMOSトランジスタN71のドレインは、この例では同一サイズのPMOSトランジスタP71、P75、P76で構成された第１のカレントミラー回路の入力端子に、NMOSトランジスタN72のドレインは、この例では同一サイズのPMOSトランジスタP72、P73、P74で構成された第２のカレントミラー回路の入力端子に接続される。PMOSトランジスタP73、P74のドレインはPMOSトランジスタP77、P79を介して共通に接続され、利得制御端子GC1、GC2に入力される信号によってミラー比を切り替えることができる。また、PMOSトランジスタP75、P76のドレインはPMOSトランジスタP78、P710を介して共通に接続され、同様に利得制御端子GC1、GC2に入力される信号によってミラー比を切り替えることができる。PMOSトランジスタP77とP79、P78とP710の共通ドレインはそれぞれNMOSトランジスタN73、N74で構成された第３のカレントミラー回路の入力端子及び出力端子に接続され、その出力端子は電圧−電流変換回路の電流出力端子となる。
【００４５】
差動増幅回路の動作については第２の実施形態と同様であり、GC1がハイレベル、GC2がロウレベルの場合には、
【００４６】
【数１３】
0003880345.tif 000014
なる電圧が出力される。また、GC1がハイレベル、GC2がハイレベルの場合には、
【００４７】
【数１４】
0003880345.tif 000015
なる電圧が出力される。このような構成で利得を切り替えることによって回路構成を単純化することが可能である。図７においては簡略化のためミラー比の切り替えを１倍及び２倍としたが、倍率の変更及び設定段数を増やすことは同一の構成で容易に実現可能なことは言うまでもない。
【００４８】
（第５の実施形態）
図８は、本発明の第５の実施形態であり、本発明の差動増幅回路を用いた固体撮像装置のブロック図である。第５の実施形態の画素部１は、従来例と同様の構成となっており同一の部分には同一の符号を付してある。垂直信号線V1は、クランプ容量C01と転送スイッチN88を介して信号を一時保持するための容量CT1に接続され、水平転送スイッチN811を介して差動増幅回路６の逆相入力端子に接続される。差動増幅回路６の正相入力端子は水平出力線のリセット電圧Vresに、逆相入力端子はリセットスイッチN814を介して水平出力線のリセット電圧Vresにそれぞれ接続される。信号保持容量CT1の逆側の端子は接地されている。クランプ容量C01と転送スイッチN88との接続点はクランプスイッチN85を介してクランプ電源に接続される。水平転送スイッチN811のゲートは列選択線H1に接続され、水平走査回路ブロック３に接続される。図８に示されている残りの列V2〜V3においても同様な構成の読み出し回路が設けられる。また、各列に接続されたクランプスイッチN85〜N87のゲート及び転送スイッチN88〜N810のゲートは、クランプ信号入力端子PC0R及び転送信号入力端子PTにそれぞれ共通に接続され、後述する動作タイミングに基づいてそれぞれ信号電圧が供給される。
【００４９】
次に、図９を参照して本実施形態の動作について説明する。フォトダイオードD11〜D33からの光信号電荷の読み出しに先立って、リセットMOS M211〜M231のゲートPRES1がハイレベルとなる。これによって、増幅MOS M311〜M331のゲートがリセット電源にリセットされる。リセットMOS M211〜M231のゲートPRES1がロウレベルに復帰すると同時にクランプスイッチN85〜N87のゲートPC0Rがハイレベルになった後に、選択MOS M411〜M431のゲートPSEL1がハイレベルとなる。これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）が垂直信号線V1〜V3に読み出されクランプ容量C01〜C03にクランプされる。同時に転送スイッチN88〜N810のゲートPTがハイレベルとなり、信号保持容量CT1〜CT3がクランプ電圧にリセットされる。
【００５０】
次に、クランプスイッチN85〜N87のゲートPC0Rがロウレベルに復帰する。次に、転送MOS M111〜M131のゲートPTX1がハイレベルとなり、フォトダイオードD11〜D31の光信号電荷が、増幅MOS M311〜M331のゲートに転送されると同時に光信号が垂直信号線V1〜V3に読み出される。次に、転送MOS M111〜M131のゲートPTX1がロウレベルに復帰した後、転送スイッチN88〜N810のゲートPTがロウレベルとなる。これによって、リセット信号からの変化分（光信号）が信号保持容量CT1〜CT3に読み出される。ここまでの動作で、第１行目に接続された画素セルの光信号が、それぞれの列に接続された信号保持容量CT1〜CT3に保持される。
【００５１】
次に、リセットMOS M211〜M231のゲートPRES1及び転送MOS M111〜M131のゲートPTX1がハイレベル、スイッチN81〜N83のゲート制御信号５がロウレベルとなり、フォトダイオードD11〜D31の光信号電荷がリセットされる。この後、水平走査回路ブロックからの信号H1〜H3によって、各列の水平転送スイッチN811〜N813のゲートが順次ハイレベルとなり、信号保持容量CT1〜CT3に保持されていた電圧が、順次差動増幅回路の逆相入力端子に読み出され、出力端子OUTに順次出力される。各列の信号読み出しの合間でリセットスイッチN814によって差動増幅回路の逆相入力端子が水平出力線のリセット電圧Vresにリセットされる。以上で、第１行目に接続された画素セルの読み出しが完了する。以下同様に、垂直走査回路ブロックからの信号によって第２行目以降に接続された画素セルの信号が順次読み出され、全画素セルの読み出しが完了する。
【００５２】
（第６の実施形態）
図１０を参照して、本発明の差動増幅回路を含む固体撮像素子をビデオカメラに適用した場合の一実施形態について詳述する。
【００５３】
図１０は、本発明の固体撮像素子をビデオカメラに適用した場合を示すブロック図で、１０１は撮影レンズで焦点調節を行うためのフォーカスレンズ１０１Ａ、ズーム動作を行うズームレンズ１０１Ｂ、結像用のレンズ１０１Ｃを備えている。
【００５４】
１０２は絞り、１０３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子、１０４は固体撮像素子１０３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。
【００５５】
１０５はサンプルホールド回路１０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路５から出力されたクロマ信号Ｃは、色信号補正回路１２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。
【００５６】
また、プロセス回路１０５から出力された輝度信号Ｙと、色信号補正回路１２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）１２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。
【００５７】
次いで、１０６はアイリス制御回路で有り、サンプルホールド回路１０４から供給される映像信号に基づいてアイリス駆動回路１０７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り１０２の開口量を制御すべくｉｇメータを自動制御するものである。
【００５８】
１１４は、サンプルホールド回路４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第１のバンドパスフィルタ１１３（ＢＰＦ１）、及び第２のバンドパスフィルタ１１４（ＢＰＦ２）から出力された信号は、ゲート回路１１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路１１６でピーク値が検出されてホールドされると共に、論理制御回路１１７に入力される。
【００５９】
この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。また、１１８はフォーカスレンズ１０１Ａの移動位置を検出するフォーカスエンコーダ、１１９はズームレンズ１０１Ｂの焦点距離を検出するズームエンコーダ、１２０は絞り１０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路１１７へと供給される論理制御回路１１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。即ち、各々のバンドパスフィルタ１１３，１１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ１０１Ａを駆動すべくフォーカス駆動回路９にフォーカスモータ１１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。
【００６０】
（第７の実施形態）
図１１を参照して、本発明の差動増幅回路を含む固体撮像素子をスチルカメラに適用した場合の一実施形態について詳述する。
【００６１】
図１１は、本発明の固体撮像素子を「スチルビデオカメラ」に適用した場合を示すブロック図である。１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を固体撮像素子１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子、１０６は固体撮像素子１０４から撮像信号処理回路１０５を介して出力される画像信号のアナログ−デジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行うと共にデータを圧縮する信号処理部である。また、１０８は固体撮像素子１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶するためのメモリ部、１１１は記録媒体に記録又は読み出しを行うためのインターフェース部、１１２は画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信するためのインターフェース部である。
【００６２】
次に、前述の構成における撮影時のスチルビデオカメラの動作について、説明する。
【００６３】
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。
【００６４】
それから、露光量を制御するために、全体制御・演算部１０９は絞り１０３を開放にし、固体撮像素子１０４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１０９で行う。
【００６５】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。
【００６６】
次に、固体撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。
【００６７】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ−Ｄ変換され、信号処理部１０７を通り全体制御・演算１０９によりメモリ部に書き込まれる。その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。又外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００６８】
（第８の実施形態）
図１２，１３を参照して、本発明の差動増幅回路を含む固体撮像素子をシートフィード式の原稿画像記録装置に適用した場合の一実施形態について詳述する。
【００６９】
図１２は、原稿画像を読み取る原稿画像読取装置の概略図である。１０１は、密着型のイメージセンサ（以下“ＣＩＳ”とも呼ぶ）であり、固体撮像素子１０２、セルフォックレンズ１０３、ＬＥＤアレイ１０４及びコンタクトガラス１０５から構成されている。
【００７０】
搬送ローラ１０６は、ＣＩＳ１０１の前後に配置されており、原稿を配置させるために使用される。コンタクトシート１０７は、原稿をＣＩＳ１０１に接触させる為に使用される。１１０は、制御回路であり、ＣＩＳ１０１からの信号の処理を行う。
【００７１】
原稿検知レバー１０８は、原稿が差し込まれたことを検知するためのレバーであり、原稿が差し込まれたことを検知すると、原稿検知レバー１０８が傾くことにより、原稿検知センサー１０９の出力が変化することにより、その状態を制御回路１１０内のＣＰＵ２１５に伝達することにより、原稿が差し込まれたと判断して、原稿搬送ローラ１０６駆動用モータ（図示せず）を駆動させることにより、原稿搬送を開始させ読み取り動作を行う。
【００７２】
図１３は、図１２の制御回路１１０を詳細に説明するための電気的構成を示すブロック図である。以下に図１３を用いて、その回路動作を説明する。
【００７３】
図１３において、１０１はイメージセンサ（図１２のＣＩＳ）であり、光源である各色Ｒ，Ｇ，ＢのＬＥＤ２０２も一体化されており、ＣＩＳ１０１のコンタクトガラス１０５上を原稿を搬送させながら、ＬＥＤ制御（ドライブ）回路２０３にて１ライン毎に各色Ｒ，Ｇ，ＢのＬＥＤ２０２を切り替えて点灯させることにより、Ｒ，Ｇ，Ｂ線順次のカラー画像を読み取ることが可能である。
【００７４】
ＡＭＰ２０４は、ＣＩＳ２０１より出力された信号を増幅させる増幅器であり、２０５はこの増幅出力のＡ／Ｄ変換を行って、例えば８ビットのデジタル出力を得るＡ／Ｄ変換器である。シェーディングＲＡＭ２０６は、キャリブレーション用のシートを予め読み取ることにより、シェーディング補正用のデータが記憶されており、シェーディング補正回路２０７は、シェーディングＲＡＭ２０６のデータに基づいて読み取られた画像信号のシェーディング補正を行う。ピーク検知回路２０８は、読み取られた画像データにおけるピーク値を、ライン毎に検知する回路であり、原稿の先端を検知する為に使用される。
【００７５】
ガンマ変換回路２０９は、ホストコンピュータより予め設定されたガンマーカーブに従って読み取られた画像データのガンマ変換を行う。
【００７６】
バッファＲＡＭ２１０は、実際の読み取り動作とホストコンピュータとの通信におけるタイミングを合せる為に、画像データを１次的に記憶させるためのＲＡＭであり、パッキング／バッファＲＡＭ制御回路２１１は、ホストコンピュータより予め設定された画像出力モード（２値、４ビット多値、８ビット多値、２４ビット多値）に従ったパッキング処理を行った後に、そのデータをバッファＲＡＭ２１０に書き込む処理と、インターフェース回路２１２にバッファＲＡＭ２１０から画像データを読み込んで出力させる。
【００７７】
インターフェース回路２１２は、パーソナルコンピュータなどの本実施形態に係る画像読み取り装置のホスト装置となる外部装置との間でコントロール信号の受容や画像信号の出力を行う。
【００７８】
２１５は、例えばマイクロコンピュータ形態のＣＰＵであり、処理手順を格納したＲＯＭ２１５Ａ及び作業用のＲＡＭ２１５Ｂを有し、ＲＯＭ２１５Ａに格納された手順に従って、各部の制御を行う。
【００７９】
２１６は、例えば水晶発振器、２１４は、ＣＰＵ２１５の設定に応じて発振器２１６の出力を分周して動作の基準となる各種タイミング信号を発生するタイミング信号発生回路である。２１３は、インターフェース回路２１２を介して制御回路と接続される外部装置であり、外部装置の一例としてはパーソナルコンピュータ等が挙げられる。
【００８０】
（第９の実施形態）
図１４，１５を参照して、本発明の差動増幅回路を含む固体撮像素子を通信機能等を有する原稿画像読み取り装置に適用した場合の一実施形態について詳述する。
【００８１】
図１４は、画像読取装置の画像処理部の構成を示すブロック図である。リーダ部１０１は、不図示の原稿画像を読み取り、その原稿画像に応じた画像データをプリンタ部１０２及び画像入出力制御部１０３へ出力する。プリンタ部１０２は、リーダ部１０１及び画像入出力制御部１０３からの画像データに応じた画像を記録紙上に記録する。
【００８２】
画像入出力制御部１０３は、リーダ部１０１に接続されており、ファクシミリ部１０４、ファイル部１０５、コンピュータインターフェース部１０７、フォーマッタ部１０８、イメージメモリ部１０９、コア部１１０等からなる。これらの内、ファクシミリ部１０４は、電話回線１１３を介して受信した圧縮画像データを伸長した画像データをコア部１１０へ転送し、またコア部１１０から転送された画像データを圧縮した圧縮画像データを電話回線１１３を介して送信する。このファクシミリ部１０４にはハードディスク１１２が接続されており、受信した圧縮画像データを一時的に保存することができる。
【００８３】
ファイル部１０５には光磁気ディスクドライブユニット１０６が接続されており、ファイル部１０５は、コア部１１０から転送された画像データを圧縮し、その画像データをそれを検索する為のキーワードと共に光磁気ディスクドライブユニット１０６にセットされた光磁気ディスクに記憶させる。また、ファイル部１０５は、コア部１１０を介して転送されたキーワードに基づいて、光磁気ディスクに記憶されている圧縮画像データを検索する。そして、検索された圧縮画像データを読み出して伸長し、伸長された画像データをコア部１１０へ転送する。
【００８４】
コンピュータインターフェース部１０７は、パーソナルコンピュータ又はワークステーション（ＰＣ／ＷＳ）１１１とコア部１１０との間のインターフェースである。
【００８５】
また、フォーマッタ部１０８は、ＰＣ／ＷＳ１１１から転送された画像を表わすコードデータをプリンタ部１０２で記録できる画像データに展開するものであり、イメージメモリ部１０９は、ＰＣ／ＷＳ１１１から転送されたデータを一時的に記憶するものである。
【００８６】
コア部１１０は、リーダ部１０１、ファクシミリ部１０４、ファイル部１０５、コンピュータインターフェース部１０７、フォーマッタ部１０８、イメージメモリ部１０９のそれぞれの間のデータの流れを制御する。
【００８７】
図１５は、図１４のリーダ部１及びプリンタ部１０２の断面構成を示す図である。リーダ部１０１の原稿給送装置２０１は、不図示の原稿を最終ページから順に１枚ずつプラテンガラス２０２上ヘ給送し、原稿の読み取り動作終了後、プラテンガラス２０２上の原稿を排出するものである。また、原稿がプラテンガラス２０２上ヘ搬送されると、ランプ２０３を点灯し、スキャナユニット２０４の移動を開始させて、原稿を露光走査する。
【００８８】
この露光走査による原稿からの反射光は、ミラー２０５，２０６，２０７及びレンズ２０８によって、固体撮像素子２０９へ導かれる。このように、走査された原稿の画像は固体撮像素子２０９によって読み取られる。この固体撮像素子２０９から出力される画像データは、Ａ／Ｄ変換、シェーディング補正等の処理が施された後、プリンタ部１０２又はコア部１１０へ転送される。
【００８９】
プリンタ部１０２のレーザドライバ３２１は、レーザ発光部３０１を駆動し、リーダ部１０１から出力された画像データに応じたレーザ光をレーザ発光部３０１により発光させる。
【００９０】
このレーザ光は感光ドラム３０２の異なる位置に照射され、感光ドラム３０２にはこれらのレーザ光に応じた潜像が形成される。この感光ドラム３０２の潜像の部分には、現像機３０３によって現像剤が付着される。
【００９１】
そして、レーザ光照射開始と同期したタイミングで、カセット３０４及びカセット３０５のいずれかから記録しを給紙し、それを転写部３０６へ搬送し、感光ドラム３０２に付着現像材をこの記録紙上に転写する。現像材の乗った記録紙は定着部３０７に搬送され、定着部３０７における熱と圧力により現像材が記録紙上に定着される。
【００９２】
定着部３０７を通過した記録紙は排出ローラ３０８によって排出され、ソータ３２０は排出された記録紙をそれぞれのピンに収納して記録紙の仕分けを行う。
【００９３】
尚、ソータ３２０は、仕分けが設定されていない場合には、排出ローラ３０８まで記録紙を搬送した後、排出ローラ３０８の回転方向を逆転させ、フラッパ３０９によってそれを再給紙搬送路３１０へ導く。
【００９４】
また、多重記録が設定されていない場合には、記録紙を排出ローラ３０８まで搬送しないように、フラッパ３０９によってそれを再給紙搬送路３１０へ導く。再給紙搬送路３１０へ導かれた記録紙は上述したタイミングと同じタイミングで転写部３０６へ給紙される。
【００９５】
（第１０の実施形態）
図１６を参照して、本発明の差動増幅回路を含む固体撮像素子を用いた、例えば実施形態６のビデオカメラを有するカメラ制御システムについて詳述する。本実施形態では、実施形態６のビデオカメラに限らず、本発明の固体撮像素子を用いたスチルカメラであってもよい。
【００９６】
図１６は、カメラ制御システムを示す概略構成ブロック図である。１１０は映像データおよびカメラ制御情報（ステータス情報も含む）をデジタル伝送するネットワークであり、ｎ台の映像送信端末１１２（１１２―１〜１１２―ｎ）が接続している。
【００９７】
各映像送信端末１１２（１１２―１〜１１２―ｎ）には、カメラ制御装置１１４（１１４―１〜１１４―ｎ）を介してカメラ１１６（１１６―１〜１１６―ｎ）が接続されている。カメラ制御装置１１４（１１４―１〜１１４―ｎ）は、映像送信端末１１２ビデオカメラ１１６（１１６―１〜１１６―ｎ）からの制御信号に従い、接続するビデオカメラ１１６（１１６―１〜１１６―ｎ）のパン、チルト、ズーム、フォーカス及び絞りなどを制御する。
【００９８】
また、ビデオカメラ１１６（１１６―１〜１１６―ｎ）は、カメラ制御装置１１４（１１４―１〜１１４―ｎ）から電源が供給されており、カメラ制御装置１１４（１１４―１〜１１４―ｎ）は、外部からの制御信号に従い、ビデオカメラ１１６（１１６―１〜１１６―ｎ）の電源のＯＮ／ＯＦＦが制御される。
【００９９】
また、ネットワーク１１０には、映像送信端末１１２（１１２―１〜１１２―ｎ）からネットワーク１１０に送出された映像情報を受信し、表示する映像受信端末１１８（１１８―１〜１１８―ｍ）が接続されている。各映像受信端末１１８（１１８―１〜１１８―ｍ）には、ビットマップディスプレイあるいはＣＲＴなどで構成されるモニタ１２０（１２０―１〜１２０―ｍ）が接続されている。
【０１００】
ここで、ネットワーク１１０は、有線である必要はなく、無線ＬＡＮ装置などを利用した無線ネットワークでもよい。この場合、映像受信端末１１８は、モニタ１２０と一体化して携帯型の映像受信端末装置とすることができる。
【０１０１】
映像送信端末１１２（１１２―１〜１１２―ｎ）は、接続するカメラ１１６（１１６―１〜１１６―ｎ）の出力映像信号をＨ．２６１などの所定の圧縮方式で圧縮し、ネットワーク１１０を介して、映像要求元の映像受信端末１１８又はすべての映像受信端末１１８に送信する。
【０１０２】
映像受信端末１１８は、ネットワーク１１０、映像送信端末１１２及びカメラ制御装置１１４を介して任意のカメラ１１６の種々のパラメータ（撮影方位、撮影倍率、フォーカス及び絞りなど）と共に、電力供給のＯＮ／ＯＦＦ制御が可能である。
【０１０３】
ここで、映像送信端末１１２は、モニタを接続し、圧縮映像を伸長する映像伸長装置を設けることで、映像受信端末として兼用することができる。一方、映像受信端末１１８は、カメラ制御装置１１４およびビデオカメラ１１６を接続し、映像圧縮装置を設けることで、映像送信端末として兼用することができる。これらの端末には、映像送信又は映像受信に必要なソフトウエアを記録するＲＯＭが備えられている。
【０１０４】
以上の構成によって、映像送信端末１１２は、ネットワーク１１０を経由して遠隔地の映像受信端末１１８に映像信号を伝送すると共に、映像受信端末１１８から伝送されるカメラ制御信号を受けて、カメラ１１６のパン、チルトなどの制御を実行する。
【０１０５】
また、映像受信端末１１８は、映像送信端末１１２にカメラ制御信号を発信し、カメラ制御信号を受信した映像送信端末１１２は、そのカメラ制御信号の内容に応じてカメラ１６を制御すると共に、そのカメラ１１６の現在の状態を返送する。
【０１０６】
映像受信端末１１８は、映像送信端末１１２から送られてくる映像データを受信し、所定の処理を施してモニタ１２０の表示画面上に撮影映像をリアルタイムに表示する。
【０１０７】
【発明の効果】
以上説明したように、本発明によれば、半導体集積回路の製造技術を用いて単結晶シリコンのような一つの半導体基板上に形成された場合においても製造上のばらつき等の影響を受けず常にCMRRの高い差動増幅回路を構成することができる。また、本発明の差動増幅回路では、電流モードの帰還回路を用いているため高い利得を設定しても良好な周波数特性が得られるという特徴がある。
【図面の簡単な説明】
【図１】本発明の前提となる差動増幅回路のブロック図である。
【図２】図１の差動増幅回路に用いられる演算増幅器の一例を示すブロック図である。
【図３】本発明の第１の実施形態を示す差動増幅回路のブロック図である。
【図４】本発明の差動増幅回路に用いられる定電流発生回路の一例を示すブロック図である。
【図５】本発明の第２の実施形態を示す差動増幅回路のブロック図である。
【図６】本発明の第３の実施形態を示す差動増幅回路のブロック図である。
【図７】本発明の第４の実施形態を示す差動増幅回路のブロック図である。
【図８】本発明の第５の実施形態を示す固体撮像装置のブロック図である。
【図９】本発明の第５の実施形態の動作を説明するためのタイミング図である。
【図１０】本発明の第６の実施形態を示し、本発明の固体撮像素子をビデオカメラに適用した場合を示すブロック図である。
【図１１】本発明の第７の実施形態を示し、本発明の固体撮像素子を「スチルビデオカメラ」に適用した場合を示すブロック図である。
【図１２】本発明の第８の実施形態を示し、原稿画像を読み取る原稿画像読取装置の概略図である。
【図１３】本発明の第８の実施形態を示し、図１２の制御回路を詳細に説明するための電気的構成を示すブロック図である。
【図１４】本発明の第９の実施形態を示し、画像読取装置の画像処理部の構成を示すブロック図である。
【図１５】本発明の第９の実施形態を示し、図１４のリーダ部及びプリンタ部の断面構成を示す図である。
【図１６】本発明の第１０の実施形態を示し、カメラ制御システムを示す概略構成ブロック図である。
【図１７】従来例を示す固体撮像装置のブロック図である。
【図１８】従来例の動作を説明するためのタイミング図である。
【図１９】従来例の固体撮像装置に用いられる差動増幅回路のブロック図である。
【符号の説明】
１  画素部
２  垂直走査回路ブロック
３  水平走査回路ブロック
４  ＧＮＤライン
５  電圧入力端子
６，７  差動増幅回路
Ｄ１１〜Ｄ１３  フォトダイオード
Ｍ１１１〜Ｍ１３３  転送ＭＯＳ
Ｍ２１１〜Ｍ２３３  リセットＭＯＳ
Ｍ３１１〜Ｍ３３３  増幅ＭＯＳ
Ｍ４１１〜Ｍ４３３  選択ＭＯＳ
Ｎ８１  入力ＭＯＳ
Ｎ８２〜Ｎ８４  負荷ＭＯＳ
Ｎ８５〜Ｎ８７  クランプスイッチ
Ｎ８８〜Ｎ８１０  転送スイッチ
Ｎ８１１〜Ｎ８１３，Ｎ９１３〜Ｎ９１８  水平転送スイッチ
Ｎ９１，Ｎ９３，Ｎ９５  ノイズ信号転送スイッチ
Ｎ９２，Ｎ９４，Ｎ９６  光信号転送スイッチ
Ｎ９７〜Ｎ９１２  保持容量リセットスイッチ
Ｖ１〜Ｖ３  垂直出力線
ＰＲＥＳ１〜ＰＲＥＳ３  第１の行選択線
ＰＳＥＬ１〜ＰＳＥＬ３  第２の行選択線
ＰＴＸ１〜ＰＴＸ３  第３の行選択線
【図１】
0003880345.tif 000016
【図２】
0003880345.tif 000017
【図３】
0003880345.tif 000018
【図４】
0003880345.tif 000019
【図５】
0003880345.tif 000020
【図６】
0003880345.tif 000021
【図７】
0003880345.tif 000022
【図８】
0003880345.tif 000023
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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