(57)【特許請求の範囲】
【請求項１】
１つの基準となる動作電圧から制御信号に応じてＮ（Ｎは２以上の整数）種類の動作電圧をプログラマブルに設定可能な電圧変換手段と、前記電圧変換手段で設定された動作電圧により内部回路の良／不良を判定する自己検査手段と、前記自己検査手段で不良と判定された内部回路をあらかじめ用意された冗長回路と置き換える自己修正手段とを備え、前記自己検査手段による内部回路の良／不良の判定と、前記自己修正手段による冗長回路との置き換えを、前記電圧変換手段で設定した１種類の動作電圧毎に実施することを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置を備えた半導体システムであって、
前記半導体装置で設定可能なＮ種類の動作電圧のうち、Ｍ（Ｍ≦Ｎ）種類の動作電圧を設定して内部回路の良／不良を判定し、不良と判定された内部回路（以下、不良回路）の数があらかじめ用意された冗長回路の数より少ない場合には、前記不良回路を前記冗長回路と置き換えるシーケンサを備えたことを特徴とする半導体システム。
【請求項３】
前記シーケンサがシステム起動時に動作することを特徴とする請求項２記載の半導体システム。
【請求項４】
前記Ｍ種類の動作電圧を、低い動作電圧から高い動作電圧の順に設定することを特徴とする請求項２記載の半導体システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部の動作電圧をプログラマブルに設定可能な機能を持つ半導体装置とこれを備えた半導体システムに関する。
【０００２】
【従来の技術】
近年、ＬＳＩなどの半導体チップには、ＢＩＳＲ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｒｅｐａｉｒ）と呼ばれる自己修正機能が組み込まれることが多くなっている。このＢＩＳＲは、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔｉｎｇ）等の自己検査機能によりチップ内で不良箇所が発見された場合に、あらかじめ用意されている予備回路と不良箇所とを置き換えることにより、不良箇所を修正して歩留まりを向上させるようにしたものである。
【０００３】
ここで、メモリチップを例としてＢＩＳＲの機能について簡単に説明する。なお、以下の説明において、ＢＩＳＲはＢＩＳＴと修正の機能を含むものとする。
【０００４】
図４は、メモリチップを構成するメモリセルアレイに接続されたカラムセルアレイの概略構成図である。カラムセルアレイを構成する各カラムセルは、図示しないメモリセルアレイを構成する各メモリセルに対応して設けられている。ここでは、そのうちのカラムセル１〜４について示している。各カラムセルは、カラムセレクタ（Ｃｏｌｕｍｎ  Ｓｅｌ）、センスアンプ（Ｓ／Ａ）、マルチプレクサ（ＭＵＸ）、ＢＩＳＴ／ＢＩＳＲ回路（ＢＩＳＴ／ＢＩＳＲ）、ヒューズ（Ｆｕｓｅ）、ＢＩＳＴ／ＢＩＳＲによる追加回路（Ａｄｄ．）などから構成されている。また、このカラムセルアレイには、任意のカラムに不良があった場合にそれに置き換わる予備のカラムセルＲが接続されている。
【０００５】
例えば、ＢＩＳＴ／ＢＩＳＲ回路でのテストによりカラムセル２に不良が発見された場合は、そのセルのヒューズをブローし、セレクト信号（ｓｅｌ）によりマルチプレクサでカラムセル３のセンスアンプからの出力を選択する。同様に、カラムセル３の出力にはカラムセル４からのＳ／Ａの出力を、カラムセル４の出力には予備のカラムセルＲのＳ／Ａからの出力をそれぞれ選択する。このように、不良のあったカラムセルに換えて隣のカラムセルの出力を順にシフトすることにより、カラムセル１〜４を正常に機能させることができる。
【０００６】
【発明が解決しようとする課題】
ところで、従来のＢＩＳＲにおけるＢＩＳＴ実行は、単一の動作電圧のもとで、かつ立ち上げ時に近い比較的チップ温度の低い条件で行われていた。しかし、実際の動作環境では、チップの温度上昇や電源の使用状況により動作電圧およびしきい値電圧が変動し、実際の使用条件と製造工程における条件とは大きく異なるため、ＬＳＩチップの信頼性が低くなるという問題があった。
【０００７】
この発明は、実際の使用条件とほぼ同じ条件でのテストを行うことにより、ＬＳＩチップの信頼性を向上させることができる半導体装置及びこれを備えた半導体システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、請求項１の半導体装置は、１つの基準となる動作電圧から制御信号に応じてＮ（Ｎは２以上の整数）種類の動作電圧をプログラマブルに設定可能な電圧変換手段と、前記電圧変換手段で設定された動作電圧により内部回路の良／不良を判定する自己検査手段と、前記自己検査手段で不良と判定された内部回路をあらかじめ用意された冗長回路と置き換える自己修正手段とを備え、前記自己検査手段による内部回路の良／不良の判定と、前記自己修正手段による冗長回路との置き換えを、前記電圧変換手段で設定した１種類の動作電圧毎に実施することを特徴とする。
【０００９】
また請求項２の発明は、請求項１の半導体装置を備えた半導体システムであって、前記半導体装置で設定可能なＮ種類の動作電圧のうち、Ｍ（Ｍ≦Ｎ）種類の動作電圧を設定して内部回路の良／不良を判定し、不良と判定された内部回路（以下、不良回路）の数があらかじめ用意された冗長回路の数より少ない場合には、前記不良回路を前記冗長回路と置き換えるシーケンサを備えたことを特徴とする。
【００１０】
請求項３の半導体システムは、請求項２において、前記シーケンサがシステム起動時に動作するものであることを特徴とする。
【００１１】
請求項４の半導体システムは、請求項２において、前記Ｍ種類の動作電圧を、低い動作電圧から高い動作電圧の順に設定することを特徴とする。
【００１２】
上記電圧変換手段を備えた半導体装置としては、例えば、チップ内部の動作電圧を必要な箇所に適宜プログラマブルに設定可能なＶＯＤ（Ｖｏｌｔａｇｅ  Ｏｎ  Ｄｅｍａｎｄ）機能を持ったＬＳＩなどが挙げられる。
【００１３】
ここで、ＶＯＤ機能について説明する。図５は、ＶＯＤ機能を持ったＬＳＩチップの概略構成図である。
【００１４】
図５に示すＬＳＩチップ２１では、外部から複数の動作電圧を供給するのではなく、あらかじめチップ内部に電圧変換部２２をもち、例えば外部からの制御信号２３〜２５により、内部の動作電圧２６〜２８を設定するように構成されている。これによれば、外部から基準となる動作電圧を１つ供給するだけで複数の動作電圧を任意に設定することが可能となる。このＬＳＩチップ２１は、例えばアナログ回路とディジタル回路とを混載したチップなどに用いることができる。すなわち、アナログ回路はディジタル回路に比べ高い電圧が必要となるので、アナログ回路専用の高い電圧とディジタル回路専用の低い電圧というように、複数の動作電圧を１つのチップ内部で適宜設定するような使い方である。このように複数の電圧をＬＳＩチップ内部でプログラマブルに使用するシステムは、高速および低消費電力の両方の要求を満たすのに不可欠なものであり、近年最も注目されている低消費電力化の手法である。
【００１５】
上記請求項１乃至４の発明においては、半導体装置の内部回路に対して設定可能な複数の動作電圧下でＢＩＳＲを行うようにしたので、実際の使用環境とほぼ同じ動作電圧を設定することにより、使用環境における電圧変動を考慮した不良箇所の検査及び修正することができる。
【００１６】
とくに、請求項２の発明においては、複数の動作電圧について順にＢＩＳＲを行うようにしているため、チップの立ち上げ時からしばらく経過した状態、すなわちチップが発熱した状態でのテストを行うことができる。
【００１７】
とくに、請求項３の発明においては、請求項２の処理を制御するシーケンサがシステムの起動時に実行されるため、システムの仕様環境に応じたマージンテスト／スクリーニングを実行できるうえ、半導体装置の初期不良／磨耗不良をスクリーニングすることができる。また、半導体装置製造におけるマージンテストのスペック緩和、Ｂｕｒｎ−Ｉｎなどの加速試験を軽減することができる。
【００１８】
また、とくに請求項４の発明においては、Ｍ種類の動作電圧について、低い方から高い方に順に設定するようにしたので、チップ温度が高くなって、しきい値電圧が低くなった状態の時に最も高い動作電圧でテストを行うことができる。
【００１９】
【発明の実施の形態】
以下、この発明に係わる半導体装置及びこれを備えた半導体システムをメモリチップに適用した場合の実施形態について説明する。
【００２０】
図２は、この実施形態のメモリチップを構成するメモリセルアレイに接続されたカラムセルアレイの概略構成図である。この発明では、ＢＩＳＴとＢＩＳＲの機能を備えた従来のメモリチップを用いることができる。この実施形態においても、図４のように構成された従来のカラムセルアレイと同じものを用いている。図２では、図４と同等部分を同一符号で示している。なお、図２には示していないが、このカラムセルアレイについても、図４と同じく冗長構成としての予備のカラムセル（Ｒ）が接続されているものとする。
【００２１】
また、この実施形態のメモリチップは、図５に示すようなＶＯＤ機能を実現するための電圧変換部（２２）を備えている。ＢＩＳＴ実行時には、この電圧変換部において複数の動作電圧をプログラマブルに設定し、各電圧でのテスト結果を後述のＢＩＳＴ／ＢＩＳＲ回路に取り込む。
【００２２】
図２において、各カラムセルに組み込まれたＢＩＳＴ／ＢＩＳＲ回路の構成を破線の枠に拡大して示す。ここに示すＢＩＳＴ／ＢＩＳＲ回路１１は、ＢＩＳＴとＢＩＳＲの機能を実現する回路構成の一部を示している。
【００２３】
上記ＢＩＳＴ／ＢＩＳＲ回路１１は、メモリからの読み出しデータとあらかじめ設定された期待値とを比較するＥＯＲ１２と、ＢＩＳＴ実行時の読み出しデータと期待値との一致・不一致の結果を累積するＯＲ１３と、セレクタ（４ｔｏ１ｓｅｌ）１４と、フリップフロップ（Ｆ／Ｆ）１５と、“不良”を“修正済み”とするためのＡＮＤ１６とから構成されている。
【００２４】
このＢＩＳＴ／ＢＩＳＲ回路１１は次のように動作する。はじめにセレクタ１４をリセット（Ｒｓｔ）にし、フリップフロップ１５を初期化する。次に、セレクタ１４の選択信号を比較（Ｃｏｍｐ）にしてＢＩＳＴを実行する。ＢＩＳＴ実行時にメモリからの出力（Ｓ／Ａ経由で入る読み出しデータ）と期待値（ｅｘｐｅｃｔ）がＥＯＲ１２で比較される。２つの値が一致していれば“０”を出力し、不一致であれば“１”を出力してＯＲ１３に入力する。ＯＲ１３にはフリップフロップ１５の出力（フィードバック）とＥＯＲ１２の出力が入ることになるが、初期状態ではフリップフロップ１５の出力は“０”なので、比較結果が出力になる。すなわち、一致している場合は“０”、不一致の場合は“１”が出力される。前述したように、セレクタ１４は比較の状態であるので、フリップフロップ１５にはＯＲ１３の出力が保持される。したがって、一度不一致を検出したならば、次の比較での期待値と読み出しデータが一致していても、ＯＲ１３の出力は“１”のままとなる。
【００２５】
ＢＩＳＴ終了後は、セレクタ１４をスキャン（Ｓｃａｎ）の状態にして各カラムセルでのテスト結果を順次読み出す。もし“１”の箇所が冗長分を含む数より少ない場合は置き換えによる修正が可能であるが、冗長分を含む数より多い場合は修正不可能であるため不良品となる。ここで、読み出された結果はセレクタ１４をホールド（Ｈｏｌｄ）とすることによって、フリップフロップ１５の値を保持する。保持されたデータは修正するカラムの位置を出力することになる。修正後のテストにおいて前述のＢＩＳＴで欠陥とみなされたカラムセルは、ＡＮＤ１６の入力ヒューズ（Ｆｕｓｅ）を“０”にすることにより、強制的に“０”を出力させて修正済みであることを示すようになる。この実施形態では、カラムセルのヒューズが論理回路により構成されており、ヒューズのブローはプログラム的に操作することができる。
【００２６】
次に、上記メモリチップに対してＢＩＳＲを実行した場合の処理の概要を説明する。
【００２７】
図１は、この実施形態におけるＢＩＳＲの基本的な処理手順を示すフローチャートである。
【００２８】
まず、ブートアップ（ステップ１０１）、動作電圧の設定（ステップ１０２）を行い、その後、ＢＩＳＴを行う（ステップ１０３）。ＢＩＳＴとしては、回路内部の初期化、テストベクトルの入力、及びテスト結果の比較と累積がある。続いて、ＢＩＳＴの結果が良かどうかを判定する（ステップ１０４）。ここで、不良と判定された場合は、修正可能かどうかを判定し（ステップ１０５）、修正可能であれば修正を行う（ステップ１０６）。また、ステップ１０５で修正不可能であれば不良品と判定し、以後のテストは行わない（ステップ１０７）。
【００２９】
また、ステップ１０４で良と判定された場合、及びステップ１０６で修正を行った場合は、続いて、あらかじめ設定されたテスト回数に達したかどうかを判定する（ステップ１０８）。ここで、設定されたテスト回数に達していなければステップ１０２へ戻って次の動作電圧を設定し、再びＢＩＳＴを行う。一方、設定されたテスト回数に達していれば良品と判定し、ＢＩＳＲの処理を終了する（ステップ１０９）。
【００３０】
次に、この実施形態におけるＢＩＳＲの具体例として、３つの動作電圧を設定した場合の処理手順を図３のフローチャートとともに説明する。
【００３１】
この具体例では、図５に示すように、３つの動作電圧をプログラマブルに設定するものとし、３つの動作電圧には、電圧３（２６）＜電圧２（２７）＜電圧１（２８）の関係があるとする（カッコ内は図５の符号）。
【００３２】
まず、ブートアップを行い（ステップ２０１）、動作電圧を電圧３に設定し（ステップ２０２）、ＢＩＳＴのテストベクトルを入力する（ステップ２０３）。続いて、ＢＩＳＴによる読み出し結果と期待値とを比較し、結果を累積する（ステップ２０４）。ＢＩＳＴ終了後、ＢＩＳＴ回路から出力される値を判別して、ＢＩＳＴの結果が良かどうかを判定する（ステップ２０５）。ここで、良と判定された場合、すなわち不良と判別された箇所がない場合は、電圧３でのＢＩＳＲはパスしたものとする。一方、ステップ２０５で不良と判定された場合、すなわち不良箇所がある場合は、修正可能かどうかを判定する（ステップ２０６）。ここでは、不良箇所の数と予備のカラムセルの数とを比較し、不良と判定された箇所の数が予備のカラムセルの数より少ない場合は、修正可能、多い場合は修正不可能とする。このステップ２０６で修正可能と判定された場合は、不良箇所に対応するカラムセルと予備のカラムセルとを置き換えることで不良箇所を修正する（ステップ２０７）。また、ステップ２０６で修正不可能と判定された場合は不良品とし、以後のＢＩＳＴは行わない（ステップ２０８）。
【００３３】
次に、電圧３でのＢＩＳＴをパスしたチップ、又はステップ２０７での修正が完了したチップについて、さらに動作電圧を電圧２に設定し（ステップ２０９）、ＢＩＳＴ回路の初期化を行ってから再びＢＩＳＴのテストベクトルを入力する（ステップ２１０）。なお、ここでいうＢＩＳＴ回路の初期化とは、例えば図２において、セレクタ（４ｔｏ１  ｓｅｌ）１４でリセット（Ｒｓｔ）を選択することではない。このように途中でリセットを入れると、以前の不良箇所が正常となってしまう。
【００３４】
ステップ２１０に続いて、ＢＩＳＴによる読み出し結果と期待値とを比較し、結果を累積する（ステップ２１１）。ＢＩＳＴ終了後、ＢＩＳＴ回路から出力される値を判別して、ＢＩＳＴの結果が良かどうかを判定する（ステップ２１２）。ここで、良と判定された場合は、電圧２でのＢＩＳＲはパスしたものとする。一方、ステップ２０５で不良と判定された場合は、修正可能かどうかを判定し（ステップ２１３）、修正可能と判定された場合は、不良箇所を修正する（ステップ２１４）。また、ステップ２１３で修正不可能と判定された場合は不良品とし、以後のＢＩＳＴは行わない（ステップ２０８）。
【００３５】
次に、電圧３、電圧２でのＢＩＳＴをパスしたチップ、又はステップ２１４での修正が完了したチップについて、さらに動作電圧を電圧１に設定し（ステップ２１５）、ＢＩＳＴ回路の初期化を行ってから再びＢＩＳＴのテストベクトルを入力する（ステップ２１６）。続いて、ＢＩＳＴによる読み出し結果と期待値とを比較し、結果を累積する（ステップ２１７）。ＢＩＳＴ終了後、ＢＩＳＴ回路から出力される値を判別して、ＢＩＳＴの結果が良かどうかを判定する（ステップ２１８）。ここで、良と判定された場合は、電圧１でのＢＩＳＲはパスしたものとする。一方、ステップ２１８で不良と判定された場合は、修正可能かどうかを判定し（ステップ２１９）、修正可能と判定された場合は、不良箇所を修正する（ステップ２２０）。また、ステップ２１９で修正不可能と判定された場合は不良品とし、以後のＢＩＳＴは行わない（ステップ２０８）。
【００３６】
この実施形態におけるＢＩＳＲでは、複数の動作電圧のもとでＢＩＳＴを行うので、動作保証できる電圧範囲を幅広くすることができるため、従来のように単一の動作電圧でＢＩＳＴを行うものに比べて、実際の動作環境下において考えられる動作電圧の変動に対しても幅広い電圧範囲でチップ動作を保証することができる。
【００３７】
また、この実施形態では、電圧３から電圧２、電圧１というように３回のＢＩＳＲを行うため、チップ温度が上昇した状態でのＢＩＳＲを行うことができる。すなわち、図３に示すような実施形態のＢＩＳＲでは、電圧１でテストを行う時点でのチップの温度は、従来のように立ち上げ時、あるいは電圧３でテストを行った時点でのチップ温度よりも高くなっているため、実際の使用条件と同じように、しきい値電圧や動作電圧の変動した、より厳しい条件下でのテストを行うことができるので、ＬＳＩチップの信頼性をより高めることができる。
【００３８】
さらに、この実施形態のチップでは、動作電圧をプログラマブルに設定可能な電圧変換手段を用いているため、回路の大幅な増加をもたらすことなしに構成することができる。
【００３９】
なお、上述した実施形態では、チップに対して３つの動作電圧でのＢＩＳＲを行っているが、設定される動作電圧の数はこの例に限定されない。また、ここでは電圧３＜電圧２＜電圧１とし、かつ電圧１→電圧２→電圧３の順に電圧を設定しているが、電圧間の大小関係や設定する順番はこの例に限定されるものではない。また、上記のように電圧１〜３を設定した場合には、電圧２を省いて電圧１と３だけでテストするようにしてもよい。さらに、電圧１〜３によるＢＩＳＲの後、修正した箇所の動作をテストするために、再度電圧１〜３でＢＩＳＴを行えば、より確実なチップ動作の保証が可能となる。
【００４０】
次に、上記メモリチップの他の実施形態について説明する。図６は、メモリチップ内にシーケンサ回路を設けた場合の概略構成図である。
【００４１】
メモリチップ３０内には、図２に示すようなＢＩＳＴ／ＢＩＳＲ回路を有するカラムセルアレイ（メモリマクロブロック）３１が搭載され、その動作電圧はチップに内蔵された電圧変換部（電源型電源回路）３２により供給されている。同じくメモリチップ３０内に搭載されたシーケンサ回路３３は、図３に示すフローチャートの処理を実現するように設計されており、カラムセルアレイ３１の図示しないＢＩＳＴ／ＢＩＳＲ回路及び電圧変換部３２は、シーケンサ回路３３から出力される制御信号により制御されている。
【００４２】
上記シーケンサ回路３３を、カラムセルアレイ３１を搭載したシステムの起動時に実行されるようにプログラムしておくことにより、システムの仕様環境に応じたマージンテスト／スクリーニングが実行できる。さらに、メモリチップの初期不良／磨耗不良をスクリーニングできるため、システムの信頼性を飛躍的に向上させることが可能となる。また、メモリチップ製造におけるマージンテストのスペック緩和、Ｂｕｒｎ−Ｉｎなどの加速試験を軽減できる可能性が高くなり、チップ製造コストの削減も期待できる。
【００４３】
【発明の効果】
以上説明したように、この発明に係わる半導体装置及びこれを備えた半導体システムでは、複数の動作電圧のもとでＢＩＳＴを行うようにしたので、動作保証できる電圧を幅広くすることができる。したがって、実際の動作環境下において考えられる動作電圧の変動に対しても、幅広い電圧範囲でチップ動作を保証することができる。
【００４４】
また、チップ温度が上昇した状態でＢＩＳＲが行われるので、実際の使用条件と同じように、しきい値電圧や動作電圧の変動した、より厳しい条件下でのテストを行うことができるので、ＬＳＩチップの信頼性をより高めることができる。
【００４５】
さらに、動作電圧をプログラマブルに設定可能な電圧変換手段を用いているため、回路の大幅な増加をもたらすことなしに構成することができる。
【図面の簡単な説明】
【図１】実施形態におけるＢＩＳＲの基本的な処理手順を示すフローチャート。
【図２】実施形態のメモリチップを構成するメモリセルアレイに接続されたカラムセルアレイの概略構成図。
【図３】実施形態におけるＢＩＳＲの具体的な処理手順を示すフローチャート。
【図４】従来のメモリチップを構成するメモリセルアレイに接続されたカラムセルアレイの概略構成図。
【図５】ＶＯＤ機能を持ったＬＳＩチップの概略構成図。
【図６】メモリチップ内にシーケンサ回路を設けた場合の概略構成図。
【符号の説明】
１〜４  カラムセル
１１  ＢＩＳＴ／ＢＩＳＲ回路
１２  ＥＯＲ
１３  ＯＲ
１４  セレクタ
１５  Ｆ／Ｆ
２２  電圧変換部
３３  シーケンサ回路
【図１】
0003866436.tif 000002
【図２】
0003866436.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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