(57)【特許請求の範囲】
【請求項１】
圧電振動子矩形板上にそれぞれ電力を入力するための入力電極部と出力電力を取り出すための出力電極部を有する圧電トランスにおいて、前記入力電極部が第１乃至第Ｎ（Ｎは２以上の偶数の自然数）の内部電極層に分割され、当該各内部電極層は第１乃至第Ｎ（Ｎは２以上の自然数）の内部分割電極を有してなり、当該各内部分割電極が前記圧電振動子矩形板の長手方向の片側のみに設けられ、前記各内部分割電極ごとに駆動されることを特徴とする圧電トランス。
【請求項２】
請求項１記載の圧電トランスにおいて、前記内部電極層の内奇数番目の内部電極層同士を一組とし、該一組の内部電極層の中の各内部分割電極の内共通する内部分割電極同士をそれぞれ前記圧電振動子矩形板に形成された第１の外部電極群の中の対応する外部電極に接続し、前記内部電極層の内偶数番目の内部電極層同士を一組とし、該一組の内部電極層の中の各内部分割電極の内共通する内部分割電極同士をそれぞれ前記圧電振動子矩形板に形成された第２の外部電極群の中の対応する外部電極に接続して、前記各外部電極を入力電極としていることを特徴とする圧電トランス。
【請求項３】
請求項１記載の圧電トランスにおいて、前記内部電極層の内、奇数番目の内部電極層同士を一組、偶数番目の内部電極層同士を一組とし、前記一組の奇数番目の内部電極層と前記一組の偶数番目の内部電極層のいずれか一方の各内部電極層が第１乃至第Ｎ（Ｎは２以上の自然数）の内部分割電極を有し、他方の各内部電極層が共通の内部電極を有し、前記一方の一組の内部電極層の中の各内部分割電極の内共通する内部分割電極同士をそれぞれ前記圧電振動子矩形板に形成された外部電極群の中の対応する外部電極に接続し、前記他方の一組の内部電極層の中の共通内部電極同士を前記圧電振動子矩形板に前記外部電極群とは別に形成された単一の共通外部電極に接続して、前記各外部電極を入力電極としていることを特徴とする圧電トランス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複写機のトナー帯電用などに用いられる高電圧ＤＣ／ＤＣコンバータや液晶バックライト用インバータなどに用いられるＤＣ／ＡＣインバータなどに利用される圧電振動子矩形板の機械振動を利用した圧電トランスに関し、特に圧電トランスの入力電極構造に関するものである。
【０００２】
【従来の技術】
従来、圧電振動子矩形板を応用したデバイスとして圧電トランスがよく知られている。現在、圧電トランスに用いる振動子として、セラミックやニオブ酸リチウム単結晶を用いることが多く、一般的な構造としては、図５に示すように、圧電振動子矩形板５１の表面及び裏面にそれぞれ電力を入力する入力電極５２ａ，５２ｂを、側面に電力を出力する出力電極５３が形成されたものである。入力電極５２ａ，５２ｂ間に圧電振動子矩形板５１の長さ方向の共振周波数にほぼ等しい交流電圧を印加すると、圧電振動子矩形板５１は長さ方向に振動する。この時、出力電極５３には、圧電効果により高圧出力を発生する。
【０００３】
図６（ｂ）は、図５に示す圧電トランスの入力側を積層構造とした従来の積層型圧電トランスの構成を示した斜視図である。図６（ａ）は図６（ｂ）に示した各積層体を積層してなる積層型圧電トランスの構造を示した斜視図である。図６（ａ）に示すように、積層型圧電トランスの入力側は内部電極６３を有するセラミック層６２ａと内部電極６４を有するセラミック層６２ｂを交互に積層した構造である。内部電極６３同志を外部電極６５ａ、内部電極６４同志を外部電極６５ｂを用いて接続し、各々の外部電極を入力電極としている。図６（ｃ）は図６（ｂ）に示した圧電トランスのＡ−Ａ′線断面図である。
【０００４】
また、圧電トランスとしての特性は、共振先鋭度Ｑに大きく依存するが、例えばＱの大きなニオブ酸リチウム単結晶を用いた圧電トランスでは５００以上の昇圧比を得ることが可能である。例えば、入力電圧２Ｖ時の出力電圧は１ｋＶ以上である。
【０００５】
【発明が解決しようとする課題】
一般に圧電トランスは容量性であり、特に積層型圧電トランスにおいては、入力容量が非常に大き＜、このような圧電トランスを駆動した場合、突入電流が流れ、駆動回路に用いているＦＥＴや圧電トランス素子が発熱し、圧電トランスを含めた回路効率が低下するというような欠点があった。また、ＦＥＴや圧電トランスが発熱するために、信頼性の面でも問題があった。
【０００６】
本発明の課題は、駆動回路や圧電トランスの発熱を抑えることにあり、それに伴い、圧電トランスを用いたデバイスの効率の向上と信頼性の向上を可能とする圧電トランスを提供することである。
【０００７】
【課題を解決するための手段】
本発明によれば、圧電振動子矩形板上にそれぞれ電力を入力するための入力電極部と出力電力を取り出すための出力電極部を有する圧電トランスにおいて、前記入力電極部が第１乃至第Ｎ（Ｎは２以上の偶数の自然数）の内部電極層に分割され、当該各内部電極層は第１乃至第Ｎ（Ｎは２以上の自然数）の内部分割電極を有してなり、当該各内部分割電極が前記圧電振動子矩形板の長手方向の片側のみに設けられ、前記各内部分割電極ごとに駆動されることを特徴とする圧電トランスが得られる。
【０００８】
さらに、本発明によれば前記内部電極層の内奇数番目の内部電極層同士を一組とし、該一組の内部電極層の中の各内部分割電極の内共通する内部分割電極同士をそれぞれ前記圧電振動子矩形板に形成された第１の外部電極群の中の対応する外部電極に接続し、前記内部電極層の内偶数番目の内部電極層同士を一組とし、該一組の内部電極層の中の各内部分割電極の内共通する内部分割電極同士をそれぞれ前記圧電振動子矩形板に形成された第２の外部電極群の中の対応する外部電極に接続して、前記各外部電極を入力電極としていることを特徴とする圧電トランスが得られる。
【０００９】
さらに、本発明によれば、前記内部電極層の内、奇数番目の内部電極層同士を一組、偶数番目の内部電極層同士を一組とし、前記一組の奇数番目の内部電極層と前記一組の偶数番目の内部電極層のいずれか一方の各内部電極層が第１乃至第Ｎ（Ｎは２以上の自然数）の内部分割電極を有し、他方の各内部電極層が共通の内部電極を有し、前記一方の一組の内部電極層の中の各内部分割電極の内共通する内部分割電極同士をそれぞれ前記圧電振動子矩形板に形成された外部電極群の中の対応する外部電極に接続し、前記他方の一組の内部電極層の中の共通内部電極同士を前記圧電振動子矩形板に前記外部電極群とは別に形成された単一の共通外部電極に接続して、前記各外部電極を入力電極としていることを特徴とする圧電トランスが得られる。
【００１０】
【作用】
本発明の圧電トランスを用い、各々の分割電極毎に駆動することにより、一石のＦＥＴが駆動する容量を軽減することが可能となるため、ＦＥＴ及び圧電トランス素子の発熱を抑えることが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態に係る圧電トランスの構成を示した斜視図である。図１に示すように、第１の実施の形態に係る圧電トランスは、圧電振動子矩形板１１上に４分割した入力電極１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ，１５ａ，１５ｂと出力電圧を取り出すための出力電極１６を形成している。実験に使用した圧電振動子矩形板の寸法は４０ｍｍ×１０ｍｍ×１．５ｍｍであり、ＰＺＴ系セラミック単板を用いた。
【００１２】
駆動回路は図４に示すような回路を使用した。図１に示す本発明の圧電トランスは入力電極を４分割しているため、図４の回路例に示す回路を４回路使用した。実験は、圧電トランスの負荷を１００ｋΩとし、この時の出力電力が一定になるように入力を調整して行った。駆動前のＦＥＴ及び圧電トランスの温度は２５℃であった。
【００１３】
以下に示す表１に、従来の圧電トランスと本発明の第１の実施の形態に係る圧電トランスを図４の回路例に示す駆動回路で駆動した場合の実験結果を示す。
【００１４】
【表１】
0003881718.tif 000002
【００１５】
図１に示す本発明の圧電トランスの入力分割電極１組あたりの容量は、約０．５ｎＦである。上記表１において、従来の単板の圧電トランスは、もともと入力容量が小さく、ＦＥＴ及び圧電トランスの発熱はほとんどないが、本発明の圧電トランスを駆動した場合は、ＦＥＴ及び圧電トランスの発熱がまったくなくなり、変換効率が改善されている。
【００１６】
次に、本発明の第２の実施の形態に係る圧電トランスについて図２を参照して詳細に説明する。図２は本発明の第２の実施の形態に係る圧電トランスの構成を示した図である。図２（ｂ）に示される圧電トランスの入力側は積層されて形成されており、図２（ａ）に示すように内部分割電極２３ａ，２３ｂ，２３ｃ，２３ｄを有するセラミック層２２ａと内部分割電極２４ａ，２４ｂ，２４ｃ，２４ｄを有するセラミック層２２ｂを交互に積層した構造である。
【００１７】
内部分割電極２３ａ同志を外部電極２５ａ、内部分割電極２３ｂ同志を外部電極２５ｂ、内部分割電極２３ｃ同志を外部電極２５ｃ、内部分割電極２３ｄ同志を外部電極２５ｄを用いて接続し、内部分割電極２４ａ同志を外部電極２６ａ、内部分割電極２４ｂ同志を外部電極２６ｂ、内部分割電極２４ｃ同志を外部電極２６ｃ、内部分割電極２４ｄ同志を外部電極２６ｄを用いて接続し、各々の外部電極を入力電極としている。
【００１８】
図２（ｃ）は図２（ｂ）に示した本発明の圧電トランスのＡ−Ａ′線断面図である。実験に使用した本発明の圧電トランスの寸法は、４０ｍｍ×１０ｍｍ×１．５ｍｍであり、ＰＺＴ系セラミックを用い、積層数は１０層とした。実験は、上記した第１の実施の形態と同様の実験を行った。その実験結果を以下の表２に示す。
【００１９】
【表２】
0003881718.tif 000003
【００２０】
駆動前のＦＥＴ及び圧電トランスの温度は２５℃であった。上記表２において、従来の積層型圧電トランスを駆動した場合は、ＦＥＴ及び圧電トランスの発熱が非常に大きく、変換効率も非常に悪＜なっている。これに対し、本実施の形態に係る圧電トランスを駆動した場合は、ＦＥＴ及び圧電トランスの発熱はほとんどな＜なり、変換効率が改善されている。また、セラミック層２２ａ上の内部分割電極２３ａ，２３ｂ，２３ｃ，２３ｄを電気的に接続して駆動した場合にも同様の結果が得られ、さらに、セラミック層２２ｂ上の内部分割電極２４ａ、２４ｂ、２４ｃ、２４ｄを電気的に接続して駆動した場合にも同様の結果が得られた。
【００２１】
次に、本発明の第３の実施の形態に係る圧電トランスについて図３を参照して詳細に説明する。図３は本発明の第３の実施の形態に係る圧電トランスの構成を示した図である。図３（ｂ）に示される圧電トランスの入力側は積層されて形成されており、図３（ａ）に示すように、内部分割電極３３ａ，３３ｂ，３３ｃ，３３ｄを有するセラミック層３２ａと内部電極３４を有するセラミック層３２ｂを交互に積層した構造である。
【００２２】
内部分割電極３３ａ同志を外部電極３５ａ、内部分割電極３３ｂ同志を外部電極３５ｂ、内部分割電極３３ｃ同志を外部電極３５ｃ、内部分割電極３３ｄ同志を外部電極３５ｄを用いて接続し、内部電極３４同志を外部電極３６を用いて接続し、各々の外部電極を入力電極としている。図３（ｃ）は図３（ｂ）に示した本発明の圧電トランスのＡ−Ａ′線断面図である。実験に使用した圧電トランスの寸法は、４０ｍｍ×１０ｍｍ×１．５ｍｍであり、ＰＺＴ系セラミックを用い、積層数は１０層とした。ここで、上記した第２の実施の形態と同様の実験を行い同様の結果が得られた。
【００２３】
【発明の効果】
以上説明したように、本発明の圧電トランスを用いて、各分割電極毎に駆動すれば、一石のＦＥＴが駆動する容量を軽減することができるため、ＦＥＴ及び圧電トランス素子の発熱を抑えることが可能となり、圧電トランスを含めた回路効率が向上する．さらに、ＦＥＴ及び圧電トランス素子の発熱を抑えることが可能となることで、圧電トランスを用いたデバイスの信頼性が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る圧電トランスの構成を示した斜視図である。
【図２】本発明の第２の実施の形態に係る圧電トランスの構成を示した図である。
【図３】本発明の第３の実施の形態に係る圧電トランスの構成を示した図である。
【図４】本発明の圧電トランスの駆動回路の一実施の形態を示した回路図である。
【図５】従来の圧電トランスの構成を示した斜視図である。
【図６】従来の積層型圧電トランスの構成を示した斜視図である。
【符号の説明】
１１，２１，３１    圧電振動子矩形板
１２ａ，１３ａ，１４ａ，１５ａ，１２ｂ，１３ｂ，１４ｂ，１５ｂ  入力分割電極
１６，２７，３７    出力電極
２２ａ，２２ｂ，３２ａ，３２ｂ    セラミック層
２３ａ，２３ｂ，２３ｃ，２３ｄ，２４ａ，２４ｂ，２４ｃ，２４ｄ，３３ａ，３３ｂ，３３ｃ，３３ｄ    内部分割電極
２５ａ，２５ｂ，２５ｃ，２５ｄ，２６ａ，２６ｂ，２６ｃ，２６ｄ，３５ａ，３５ｂ，３５ｃ，３５ｄ    外部電極
３４    内部電極
４１    駆動用ＦＥＴ
４２    圧電トランス
４３，４４    入力電極
４５    出力電極
４６    負荷抵抗
【図１】
0003881718.tif 000004
【図２】
0003881718.tif 000005
【図３】
0003881718.tif 000006
【図４】
0003881718.tif 000007
【図５】
0003881718.tif 000008
【図６】
0003881718.tif 000009