(57)【特許請求の範囲】
【請求項１】
シリアルデータを受信し、該シリアルデータに基づいて、所定のビット長のパラレルデータを生成して出力するシリアルデータ変換装置において、前記シリアルデータを前記所定のビット長のデータに加工して保持するシリアルデータ保持回路であって、
受信した前記シリアルデータを加工して前記所定のビット長の複数のデータを生成し、該複数のデータを独立して保持する第１の保持手段と、
この第１の保持手段によって生成された前記複数のデータを保持して、前記シリアルデータに対応する順序で順次出力する第２の保持手段と、
前記第１の保持手段に保持された前記複数のデータを、同時に前記第２の保持手段に対して転送する転送手段と、
を備えることを特徴とするシリアルデータ保持回路。
【請求項２】
前記第１の保持手段は、前記シリアルデータを受信している途中において、既に受信した部分を加工して前記所定のビット長のデータを生成することが可能であること、
を特徴とする請求項１記載のシリアルデータ保持回路。
【請求項３】
前記第１の保持手段と、前記第２の保持手段とは、前記所定のビット長のデータをそれぞれ保持する複数のデータ保持手段を含んでなり、
前記第１の保持手段が有する前記複数のデータ保持手段と、前記第２の保持手段が有する前記複数のデータ保持手段とは、互いに対をなして１対１に接続されていて、
前記転送手段は、前記第１のデータ保持手段と前記第２のデータ保持手段との間で、互いに１対１に接続された前記データ保持手段の間において前記所定のビット長のデータを転送すること、
を特徴とする請求項１または２記載のシリアルデータ保持回路。
【請求項４】
所定の時間毎に第１のクロック信号を発信する第１の発信手段と、
この第１の発信手段とは異なる時間毎に第２のクロック信号を発信する第２の発信手段と、
を更に備え、
前記第１の保持手段は、前記第１の発信手段によって発信される前記第１のクロック信号に同期して、前記シリアルデータを加工して前記複数のデータを生成して保持し、
前記転送手段は、前記第２の発信手段によって発信される前記第２のクロック信号に基づいて、前記第１の保持手段から前記第２の保持手段に対して同時に前記複数のデータを転送すること、
を特徴とする請求項１、２または３記載のシリアルデータ保持回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータを受信してパラレルデータに変換し、その内容を保持・記憶してパラレルデータとして周辺装置に渡すことが可能なデータ通信の受信装置において、入力されたシリアルデータを保持するシリアルデータ保持回路に関する。
【０００２】
【従来の技術】
一般に、電子機器間においてデータの送受信を行う場合には、シリアル伝送方式によってデータがやり取りされる。一方、電子機器の内部において、データの読み出しや記憶等を行う場合には、電子機器を構成する各部でパラレル伝送方式によってデータをやり取りすることが多い。また、電子機器に接続された周辺装置に対して、パラレル伝送方式でデータを送受信する場合がある。このため、データ通信の受信側の電子機器には、シリアル伝送方式で受信したデータをパラレル方式に変換する装置を備えている場合が多い。
【０００３】
このような、シリアルデータを変換する装置においては、シリアルデータ保持回路を設けて、予め、例えば３２ビットのシリアルデータを４個のシリアルデータに分割し、８ビット単位のシリアルデータとして保持しておくことにより、その後容易にパラレルデータに変換することができる。
【０００４】
図４は、上記のようなシリアルデータを変換する装置において、従来用いられていたシリアルデータ保持回路の一例として、シリアルデータ保持回路１０の構成を示すブロック図である。尚、この図４に示すデータ保持回路１０においては、８ビット×４（３２ビット）のシリアルデータを受信するものとし、受信データは、１ビット分のパルスであるフレームパルス８２と、このフレームパルス８２を起点として続く８ビット×４＝３２ビット分のシリアルデータとによって構成される。
【０００５】
図４において、シリアルデータ保持回路１０は、バッファ制御回路５、バッファ回路６および出力制御回路７によって構成される。バッファ制御回路５は、フレームパルス８２およびクロック信号８３が入力されると、これらの信号に基づいて信号８５を出力する。バッファ回路６には入力データ８１、信号８５及びクロック信号８３が入力され、このバッファ回路６によって入力データ８１は一時的に保持され、信号１８が出力される。出力制御回路７は、信号８８、信号８５、クロック信号８３を入力とし、信号８７を出力する。
【０００６】
図５は、シリアルデータ保持回路１０の各部の内部構成を示す回路図である。同図に示すように、バッファ制御回路５は、カウンタ５Ａとレジスタ５Ｂとで構成される。カウンタ５Ａは５ビットのカウンタであり、フレームパルス８２が入力されることによってリセットされ、カウント値「０００００」から「１１１１１」までのカウントを実行する。カウント値が「１１１１１」に達すると、信号５１をレジスタ５Ｂに出力する。レジスタ５Ｂには、信号５１とともにクロック信号８３が入力され、信号５１はクロック信号８３に同期して、１ビット遅れて信号８５として出力される。
【０００７】
バッファ回路６は、シフトレジスタ６Ａおよびレジスタ６Ｂによって構成される。このシフトレジスタ６Ａは、入力データ８１が入力されるとこの入力データ８１をシフトして３２ビットのパラレル変換データ６１に変換して、このパラレル変換データをレジスタ６Ｂに対して出力する。レジスタ６Ｂは、入力された信号８５のデータを保持し、信号８８として出力する。
【０００８】
一般に、遠隔制御インタフェース（ＴＣ−ＩＦ）では、フレームパルスを起点として、８ビット×３２の２５６ビットで送信されるシリアル受信データについて、その有効性を判定し、データの取り込み、廃棄を行う。即ち、有効データは周辺装置に渡し、無効データは渡さないという処理を行う。この判定のための判定条件として、ＣＲＣ（Cyclic Redundancy Check ：周期冗長検査）演算比較結果が含まれることがあるが、このＣＲＣはデータを全て受信した後で受信したデータ全体に対して行われるので、ＣＲＣ演算比較結果はデータの最終６ビットに付加される。このため、データの判定を行うには、１フレーム分のデータを一度全て取り込む必要がある。また、データを受信した際に、受信データがさらに連続している可能性があり、シリアル・パラレル変換と、取り込みデータ保持を行う必要があるので、図４に示すバッファ回路６は、シフトレジスタ６Ａと取り込みデータ保持用のレジスタ６Ｂとを備えている。
【０００９】
出力制御回路７は、レジスタ７Ａ、カウンタ７Ｂ及びセレクタ７Ｃによって構成される。レジスタ７Ａは、セット入力端子にバッファ制御回路５から信号８５が入力されることによってセットされ、信号７１をカウンタ７Ｂに対して出力する。また、レジスタ７Ａのリセット入力にはカウンタ７Ｂから信号７４が入力され、この信号７４の入力によって、信号７１の出力は「０」となる。
【００１０】
カウンタ７Ｂは、レジスタ７Ａから入力される信号７１が「１」になることにより、２値のカウント（「００」〜「１１」）を開始する。そして、カウント値が「１１」に達すると、信号７４をレジスタ７Ａのリセット入力端子に対して出力し、レジスタ７Ａをリセットさせる。これによって信号７１が「０」になり、カウンタ７Ｂはカウントを停止する。また、カウンタ７Ｂは、２値のカウント値を、信号７２及び信号７３に「０」又は「１」を出力することによって随時セレクタ７Ｃに対して出力する。例えば、カウント値が「１０」である場合には、信号７３に「１」、信号７２に「０」を出力する。
【００１１】
セレクタ７Ｃは、３２ビットのデータから指定された８ビットのデータを抽出して出力する４ｔｏ１セレクタである。バッファ６から入力される３２ビットの信号８８において、カウンタ７Ｂから信号７３，７２によって入力されるカウント値に基づいて、カウント値が「００」の場合には７〜０ビット、「０１」では１５〜８ビット、「１０」では２３〜１６ビット、「１１」では３１〜２４ビットの各８ビットの部分をそれぞれ選択して、周辺装置に対してこの８ビットのデータを信号８７として出力する。
【００１２】
図６は、シリアルデータ保持回路１０の動作を示すタイミングチャートである。図中、（１）は入力データ８１、（２）はフレームパルス８２、（３）はクロック信号８３を示す。また、（４）は信号６１を示し、（５）は信号５１を、（６）は信号８５を、（７）は信号８８を示す。そして、（８）は信号７１を示し、（９）、（１０）はそれぞれカウンタ７Ｂの信号７２、７３を、（１１）はカウンタ７Ｂの出力信号７４を、（１２）は信号１７を示している。尚、図中、Ｔ１は１フレーム分のデータを受信する期間を示し、Ｔ２は、シリアルデータ保持回路１０から周辺装置に対してデータが出力される期間を示す。
【００１３】
この図６に示すように、シリアルデータ保持回路１０に対して、フレームパルス８２に続いて３２ビットの入力データ８１が入力されると、バッファ回路６内のシフトレジスタ６Ａによって、レジスタ６Ｂに対してパラレル変換データが信号６１として出力される。
【００１４】
その後、期間Ｔ１が経過して３２ビットの入力データ８１の受信が終了するとともに、バッファ制御回路５内のカウンタ５Ａのカウント値が「１１１１１」に達し、信号５１がレジスタ５Ｂに出力され、さらにレジスタ５Ｂから１ビット遅れて信号８５が出力される。
【００１５】
このレジスタ５Ｂから出力された信号８５はレジスタ６Ｂのイネーブル信号入力端子に入力され、時刻Ｃにおいて、シフトレジスタ６Ａから出力され、レジスタ６Ｂに保持された信号６１のデータが信号８８として出力される。
【００１６】
また、レジスタ５Ｂから出力された信号８５によって、出力制御回路７内のレジスタ７Ａがセットされて信号７１が出力され、この信号７１の入力によってカウンタ７Ｂがカウントを開始する。このカウンタ７Ｂがカウントを開始してから、期間Ｔ２の間は、信号７２と信号７３とによってカウント値「００」，「０１」，「１０」，「１１」が出力される。その後、期間Ｔ２において、このカウント値に従って、セレクタ７Ｃからパラレル変換データ（３２ビット）のうち８ビットが選択され、信号８７として順次出力される。
【００１７】
【発明が解決しようとする課題】
ところが、上記従来のシリアルデータ保持回路１０においては、図４及び図５に示すように、組合せ回路の規模の大きな部分が出力制御回路７のセレクタ７Ｃに集中しているために、その部分の遅延値が大きくなるという問題があった。
【００１８】
即ち、３２ビットのパラレル変換データを８ビット毎に抽出して出力する処理は、セレクタ７Ｃのみによって実行されている。同期回路における回路全体としての動作速度は、遅延値が最も大きな部分の遅延値によって決定されるため、複雑な回路構成を有する一部分に処理が集中して動作速度が遅くなると、全体の動作速度が低下することになってしまう。このため、３２ビットのデータを８ビットの複数のデータに変換する処理をセレクタ７Ｃのみにおいて順番に実行することは、効率の低下を招く恐れがあった。
【００１９】
また、データ全体の構成を変更する場合等には、セレクタ７Ｃ部分を大きく変更しなければ対応できないという問題があった。
【００２０】
そこで本発明は、局所的な組合せ回路の集中を避け、遅延値の分散化を行って全体の動作速度を向上させることが可能であり、さらに、各種の変更に対しても柔軟に対応することが可能で、処理速度が大きく変動しないシリアルデータ保持回路を提供することを目的としている。
【００２１】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、
シリアルデータを受信し、該シリアルデータに基づいて、所定のビット長のパラレルデータを生成して出力するシリアルデータ変換装置において、前記シリアルデータを前記所定のビット長のデータに加工して保持するシリアルデータ保持回路であって、
受信した前記シリアルデータを加工して前記所定のビット長の複数のデータを生成し、該複数のデータを独立して保持する第１の保持手段と、
この第１の保持手段によって生成された前記複数のデータを保持して、前記シリアルデータに対応する順序で順次出力する第２の保持手段と、
前記第１の保持手段に保持された前記複数のデータを、同時に前記第２の保持手段に対して転送する転送手段と、
を備えることを特徴としている。
【００２２】
この請求項１記載の発明によれば、シリアルデータを受信し、該シリアルデータに基づいて、所定のビット長のパラレルデータを生成して出力するシリアルデータ変換装置において、シリアルデータを所定のビット長のデータに加工して保持するシリアルデータ保持回路であって、第１の保持手段により、受信した前記シリアルデータを加工して所定のビット長の複数のデータを生成し、該複数のデータを独立して保持し、転送手段により、第１の保持手段に保持された複数のデータを同時に第２の保持手段に転送し、第２の保持手段により、第１の保持手段によって生成された複数のデータを保持して、シリアルデータに対応する順序で順次出力する。
【００２３】
従って、従来のように、受信したシリアルデータをそのまま保持し、出力する際に所定のビット長に加工する場合に比べて、複数のデータを同時に転送することが可能であるので、処理の高速化を図ることができる。また、第１の保持手段と第２の保持手段とを備え、第１の保持手段から第２の保持手段には複数のデータが同時に転送されるので、並列的な処理を行うことによって、局所的な組合わせ回路の集中が無く、遅延値が分散され、より効率よく処理を行うことができる。
【００２４】
請求項２記載の発明は、請求項１記載のシリアルデータ保持回路において、
前記第１の保持手段は、前記シリアルデータを受信している途中において、既に受信した部分を加工して前記所定のビット長のデータを生成することが可能であること、
を特徴としている。
【００２５】
この請求項２記載の発明によれば、請求項１記載のシリアルデータ保持回路において、第１の保持手段は、シリアルデータを受信している途中において、既に受信した部分を加工して、所定のビット長のデータを生成することが可能である。
【００２６】
従って、シリアルデータの全部分を受信して保持し、その後加工する場合に比べて、処理速度が向上し、効率よく処理を行うことができる。例えば、シリアルデータの末尾６ビットに記載された上記のＣＲＣ演算比較結果を参照する場合には、先にシリアルデータを加工し、生成したデータを第１の保持手段に保持しておき、ＣＲＣ演算比較結果を参照した後、すぐに第２の保持手段に転送することによって、シリアルデータをそのまま保持する場合に比べて、より効率よく処理を行うことができる。
【００２７】
請求項３記載の発明は、請求項１または２記載のシリアルデータ保持回路において、
前記第１の保持手段と、前記第２の保持手段とは、前記所定のビット長のデータをそれぞれ保持する複数のデータ保持手段を含んでなり、
前記第１の保持手段が有する前記複数のデータ保持手段と、前記第２の保持手段が有する前記複数のデータ保持手段とは、互いに対をなして１対１に接続されていて、
前記転送手段は、前記第１のデータ保持手段と前記第２のデータ保持手段との間で、互いに１対１に接続された前記データ保持手段の間において前記所定のビット長のデータを転送すること、
を特徴としている。
【００２８】
請求項３記載の発明によれば、請求項１または２記載のシリアルデータ保持回路において、第１の保持手段と、第２の保持手段とは、所定のビット長のデータをそれぞれ保持する複数のデータ保持手段を含んでなり、第１の保持手段が有する複数のデータ保持手段と、第２の保持手段が有する複数のデータ保持手段とは、互いに対をなして１対１に接続されていて、転送手段は、第１のデータ保持手段と第２のデータ保持手段との間で、互いに１対１に接続されたデータ保持手段の間において所定のビット長のデータを転送する。
【００２９】
従って、複数のデータ保持手段に保持されたデータを、複数の保持手段に対して転送するので、並列的な処理が可能であり、処理速度を向上させ、効率よく処理を行うことができる。
【００３０】
請求項４記載の発明は、請求項１、２または３記載のシリアルデータ保持回路において、
所定の時間毎に第１のクロック信号を発信する第１の発信手段と、
この第１の発信手段とは異なる時間毎に第２のクロック信号を発信する第２の発信手段と、
を更に備え、
前記第１の保持手段は、前記第１の発信手段によって発信される前記第１のクロック信号に同期して、前記シリアルデータを加工して前記複数のデータを生成して保持し、
前記転送手段は、前記第２の発信手段によって発信される前記第２のクロック信号に基づいて、前記第１の保持手段から前記第２の保持手段に対して同時に前記複数のデータを転送すること、
を特徴としている。
【００３１】
この請求項４記載の発明によれば、請求項１、２または３記載のシリアルデータ保持回路において、第１の発信手段により、所定の時間毎に第１のクロック信号を発信し、第２の発信手段により、第１の発信手段とは異なる時間毎に第２のクロック信号を発信し、第１の保持手段は、第１の発信手段によって発信される信号に同期してシリアルデータを加工して複数のデータを生成して保持し、転送手段は、第２の発信手段によって発信される信号に基づいて第１の保持手段から第２の保持手段に対して同時に複数のデータを転送する。
【００３２】
従って、例えば受信するシリアルデータのビット長等の変更が有った場合にも、回路構成を変更することなく、第１の発信手段及び第２の発信手段が信号を発信する周期を変更することによって対応が可能であり、高い柔軟性を有する回路を実現することができる。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態について、図１〜図３の図面を参照しながら説明する。
【００３４】
図１は、本発明の実施の形態としてのシリアルデータ保持回路の構成を示すブロック図である。この図１に示すように、シリアルデータ保持回路１は、バッファ制御回路２、バッファ回路３及び出力制御回路４によって構成される。また、図２は、図１に示すシリアルデータ保持回路１の各部の回路構成を示す図である。以下、図１及び図２に基づいて、構成を説明する。
【００３５】
尚、以下に述べる実施の形態においては、入力されるデータは、１ビットのパルス信号であるフレームパルス１２と、フレームパルス１２に続いて受信された３２ビットのシリアルデータである入力データ１１とによって１フレームが構成されるデータとする。
【００３６】
バッファ制御回路２は、カウンタ２Ａ及びレジスタ２Ｃ，２Ｄによって構成され、このバッファ制御回路２には外部からフレームパルス１２と、クロック信号１３とが入力され、バッファ回路３に対して信号１４を出力し、出力制御回路４に対しては信号１５を出力する。
【００３７】
カウンタ２Ａは、フレームパルス１２がリセット入力端子に入力されることによってリセットされ、クロック信号１３に同期して「０００００」から「１１１１１」までの５値（３２ビット）のカウントを実行するカウンタである。このカウンタ２Ａは、信号２３，２２，２１に「０」または「１」を出力することによって、カウント値の下３桁、即ち「０００」から「１１１」までのカウント値を随時ゲート２８に対して出力する。例えば、信号２３に「１」、信号２２に「０」、信号２１に「０」が出力された場合には、カウント値の下３桁は「１００」である。
【００３８】
ゲート２Ｂは、カウンタ２Ａから入力される信号２３，２２，２１の論理和をとって、レジスタ２Ｃに対して信号２４として出力するゲート素子であり、カウンタ２Ａから入力された信号２３，２２，２１が全て「１」の場合、即ちカウンタ２Ａのカウント値が「１１１」に達した場合に、信号２４に「１」を出力する。尚、カウンタ２Ａのカウント値がその他の値である場合には、信号２４には「０」が出力される。
【００３９】
従って、カウンタ２Ａのカウント値の下３桁が「１１１」となる場合に、ゲート２Ｂから信号２４に「２」が出力されるので、信号２４には８ビット毎に「１」が出力される。
【００４０】
一方、カウンタ２Ａは５値（３２ビット）のカウンタであるので、カウント値が「１１１１１」に達する毎に、即ち、フレームパルス１２が入力されてから３２ビット毎に、信号２５がレジスタ２Ｄのデータ入力端子に出力される。
【００４１】
レジスタ２Ｃは、そのデータ入力端子にゲート２Ｂから入力される信号２４のデータを保持し、そのデータを、クロック信号１３に同期して、レジスタ３Ｂ，３Ｃ，３Ｄのイネーブル信号入力端子に信号１４として出力する。即ち、レジスタ２Ｃは、ゲート２Ｂから入力された信号２４を、１ビット遅れて信号１４として出力する。
【００４２】
レジスタ２Ｄは、データ入力端子にカウンタ２Ａから入力される信号２５のデータを保持し、クロック信号１３に同期して（即ち、信号２５から１ビット遅れて）、レジスタ３Ｅのイネーブル信号入力端子、レジスタ３Ｆ，３Ｇ，３Ｈのロード入力端子及び出力制御回路４に対して信号１５を出力する。
【００４３】
出力制御回路４は、レジスタ４Ａ及びカウンタ４Ｂによって構成される。レジスタ４Ａは、バッファ制御回路２内のレジスタ２Ｄからセット入力端子に入力される信号１５によってセットされ、クロック信号１３に同期して、信号１６をカウンタ４Ｂ及びバッファ回路３に対して出力する。また、レジスタ４Ａのリセット入力端子には、カウンタ４Ｂから信号４２が入力される。
【００４４】
カウンタ４Ｂは、レジスタ４Ａから信号１６がイネーブル信号入力端子に入力されることによって、クロック信号１３に同期してカウントを開始する２値（４ビット）のカウンタであり、カウント値が「１１」に達すると信号４２をレジスタ４Ａのリセット入力端子に対して出力し、レジスタ４Ａをリセットする。
【００４５】
従って、出力制御回路４によれば、信号１５が入力されてから、カウンタ４Ｂのカウント値が「１１」となってレジスタ４Ａに信号４２が入力されるまでの４ビットの間、レジスタ４Ａより連続して信号１６が出力される。
【００４６】
バッファ回路３は、第１バッファ部３０１と、第２バッファ部とによって構成され、第１バッファ部３０１は、シフトレジスタ３Ａ及びレジスタ３Ｂ，３Ｃ，３Ｄによって構成され、第２バッファ部３０２は、レジスタ３Ｅ，３Ｆ，３Ｇ，３Ｈによって構成される。
【００４７】
シフトレジスタ３Ａは、３２ビットのシリアルデータである入力データ１１が入力されると、このデータを８ビットに分割してパラレル変換データに変換し、シフトさせる８ビットのシフトレジスタである。得られたパラレル変換データは、パラレル変換データ３１としてレジスタ３Ｂのデータ入力端子及び第２バッファ部３０２のレジスタ３Ｅのデータ入力端子に対して出力される。
【００４８】
レジスタ３Ｂ，３Ｃ，３Ｄは、何れも８ビットのレジスタであり、データ入力端子に入力された信号のデータを保持して、イネーブル信号入力端子に入力される信号１４が「１」のとき、クロック入力端子に入力されるクロック信号１３に同期して、保持している８ビットのデータを出力する。
【００４９】
レジスタ３Ｂは、シフトレジスタ３Ａからパラレル変換データ３１として入力されたデータのうち８ビットを保持し、レジスタ３Ｃ及び第２バッファ部３０２のレジスタ３Ｆのデータ入力端子に信号３２として出力する。レジスタ３Ｃは、信号３２によって入力された８ビットのデータを信号３３としてレジスタ３Ｄ及びレジスタ３Ｇのデータ入力端子に出力する。同様に、レジスタ３Ｄは、信号３３によって入力された８ビットのデータを信号３４として第２バッファ部のレジスタ３Ｈのデータ入力端子に出力する。これらのレジスタ３Ｂ，３Ｃ，３Ｄによるデータの出力は、上記のカウンタ２Ａ、ゲート２Ｂ及びレジスタ２Ｃによって８ビット毎に出力される信号１４がイネーブル信号入力端子に入力されたときに実行される。
【００５０】
第２バッファ部３０２の各レジスタ３Ｅ，３Ｆ，３Ｇ，３Ｈのデータ入力端子には、前述のように、第１バッファ部のシフトレジスタ３Ａ及びレジスタ３Ｂ，３Ｃ，３Ｄから出力されるパラレル変換データ３１及び信号３２，３３，３４がそれぞれ入力される。そして、レジスタ３Ｅは、イネーブル信号入力端子にレジスタ４Ａから３２ビット毎に入力される信号１６が「１」のときに、シフトレジスタ３Ａからデータ入力端子に入力されるパラレル変換データ３１のデータを、信号３５としてレジスタ３Ｆに出力する。
【００５１】
また、レジスタ３Ｆ，３Ｇ，３Ｈは、ロード信号入力端子に信号１５のパルスが入力されると、それぞれデータ入力端子に入力されるデータを保持し、イネーブル信号入力端子に信号１６が入力されると該データを出力する。
【００５２】
即ち、第１バッファ部３０１より第２バッファ部３０２に転送されたパラレル変換データ３１及び信号３２，３３，３４は、レジスタ３Ｅからレジスタ３Ｆへ、レジスタ３Ｆからレジスタ３Ｇへ、レジスタ３Ｇからレジスタ３Ｈへと転送される。そして、レジスタ３Ｈから信号１７として、シリアルデータ保持回路１の外部へと出力される。
【００５３】
図３は、シリアルデータ保持回路１の動作を示すタイミングチャートであり、この図３において、（１）は入力データ１１、（２）はフレームパルス１２、（３）はクロック信号１３、（４）はパラレル変換データ３１、（５）は信号３２、（６）は信号３３、（７）は信号３４、（８）は信号２１、（９）は信号２２、（１０）は信号２３、（１１）は信号２４、（１２）は信号２５、（１３）は信号１４、（１４）は信号１５、（１５）は信号１６、（１６）は信号４２、（１７）は信号３５、（１８）は信号３６、（１９）は信号３７、（２０）は信号１７を示す。
【００５４】
また、図中、Ｔ１で示す期間は、入力データ１１の１フレーム（３２ビット）を示し、Ｔ２で示す期間は、このシリアルデータ保持回路１に接続された周辺機器に対して８ビットのパラレル変換データの出力を行っている期間である。Ｔ３は、入力データ１１を８ビット毎に区切った期間である。
【００５５】
先ず、フレームパルス１２が入力されると、このフレームパルス１２に続いてシリアルデータである入力データ１１（３２ビット）が入力される。すると、シフトレジスタ３Ａはクロック信号１３に同期して入力データ１１をパラレル変換データに変換し、入力データ１１の入力から１ビット遅れてパラレル変換データ３１を出力する。
【００５６】
一方、カウンタ２Ａは、フレームパルス１２の入力によってカウントを開始し、信号２３，２２，２１は、それぞれ「０」と「１」とに変化して、順次「０，０，０」，「０，１，１」，…のように、期間Ｔ１の間、３値のデータとしてカウンタ２Ａのカウント値を伝達する。
【００５７】
そして、カウンタ２Ａのカウント値が「１１１」に達すると、ゲート２Ｂより信号２４に「１」が出力され、レジスタ２Ｃによって、信号２４より１ビット遅れて信号１４に「１」が出力される。この信号１４はレジスタ３Ｂ，３Ｃ，３Ｄのイネーブル信号入力端子に入力され、レジスタ３Ｂ，３Ｃ，３Ｄはクロック信号１３に同期して信号３２，３３，３４の出力を開始する。
【００５８】
即ち、先ず、入力データ１２は、シフトレジスタ３Ａにおいてパラレル変換データに変換され、シフトレジスタ３Ａ内に保持される。そして、シフトレジスタ３Ａから８ビットで１まとまりとなったパラレル変換データ３１がレジスタ３Ｂに入力され、保持される（時刻Ａ）。また、この８ビットのパラレル変換データは、第２バッファ部のレジスタ３Ｅにも入力され、保持される。
【００５９】
その後、８ビットが経過すると、信号１４にパルスが出力され、レジスタ３Ｂに保持されていた先頭の８ビットのデータはレジスタ３Ｃに転送され、さらに、シフトレジスタ３Ａに保持されていた２番目の８ビットのデータがレジスタ３Ｂ及びレジスタ３Ｅに転送される。
【００６０】
更に８ビット経過すると、再度、信号１４にパルス信号が出力され、レジスタ３Ｃに保持されていた先頭８ビットのデータはレジスタ３Ｄへ、レジスタ３Ｂに保持されていた２番目の８ビットのデータはレジスタ３Ｃへ、レジスタ３Ａからは３番目の８ビットのデータがレジスタ３Ｂ及びレジスタ３Ｅへ転送される。
【００６１】
そして、信号１４にパルス信号が出力されると、同時にカウンタ２５のカウント値が「１１１１１」に達することによって、信号１５に１ビット幅のパルス信号が出力されることによって（時刻Ｂ）、レジスタ３Ｅのイネーブル信号入力端子及びレジスタ３Ｆ，３Ｇ，３Ｈのロード信号入力端子にパルス信号が入力され、第１バッファ部３０１の各レジスタから第２バッファ部の各レジスタにデータが転送される。
【００６２】
即ち、レジスタ３Ｄから先頭８ビットのデータがレジスタ３Ｈへ転送され、レジスタ３Ｃからは２番目の８ビットのデータがレジスタ３Ｄ及びレジスタ３Ｇに転送され、レジスタ３Ｂから３番目の８ビットのデータがレジスタ３Ｃ及びレジスタ３Ｆに転送され、レジスタ３Ａからは４番目の８ビットのデータがレジスタ３Ｂ及びレジスタ３Ｅに転送される。
【００６３】
従って、時刻Ｂにおいては、レジスタ３Ａによって８ビットデータ×４のパラレル変換データの内、先頭の８ビットデータはレジスタ３Ｈに、２番目の８ビットデータはレジスタ３Ｄ，３Ｇに、３番目の８ビットデータはレジスタ３Ｃ，３Ｆに、４番目の８ビットデータはレジスタ３Ｂ，３Ｅに保持されている。従って、時刻Ｂの１ビット後に信号１６に「１」が出力され、レジスタ３Ｆ，３Ｇ，３Ｈのイネーブル信号入力端子に入力されると、各レジスタに３Ｆ，３Ｇ，３Ｈ保持されたデータが順次転送されるとともに、レジスタ３Ｈからは、先頭の８ビットデータ、２番目の８ビットデータ、…の順に、８ビットで１まとまりのデータが出力される。
【００６４】
従って、図６に示す期間Ｔ２の間に、信号１７によってパラレル変換データが８ビット毎に、接続された周辺機器に対して出力される。
【００６５】
以上のように、本発明の実施の形態であるシリアルデータ保持回路１によれば、バッファ回路３内に備えるシフトレジスタ３Ａによって、３２ビットで１フレームを構成するシリアルデータをパラレル変換データに変換し、このパラレル変換データを８ビット毎にレジスタ３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈによって順次転送し、並列して保持し、信号１７として８ビット毎に出力するので、ごく一部の回路において集中的に処理を実行する場合に比べ、レジスタによる遅延値が集中することがないので、シリアルデータ保持回路１全体の遅延値を増大させることがない。これによって、遅延値の増大による無駄を省き、効率よくシリアルデータをパラレルデータに変換することができる。
【００６６】
また、異なるビット長のシリアルデータを扱う場合にも、バッファ回路３内の構成を大きく変更する必要はなく、バッファ制御回路２や、出力制御回路４において、例えば信号１６にパルス信号を出力するタイミング等の調整を行うことによって対応することが可能である。
【００６７】
なお、上記実施の形態のシリアルデータ保持回路１において、入力されるデータは３２ビットで１フレームを構成するものであるとし、このデータを８ビットのパラレル変換データに変換して出力するものとしたが、例えば、マルチプレクサ等の回路を内部に備え、複数のデータバスを介してパラレルデータを出力する構成としてもよく、また、データのビット長についても、上記のように変更可能であり、その他、細部の構成についても、本発明の趣旨を逸脱しない範囲において、適宜変更可能である。
【００６８】
【発明の効果】
請求項１記載の発明によれば、従来のように、受信したシリアルデータをそのまま保持し、出力する際に所定のビット長に加工する場合に比べて、複数のデータを同時に転送することが可能であるので、処理の高速化を図ることができる。また、並列的な処理を行うことによって、局所的な組合わせ回路の集中が無く、遅延値が分散され、より効率よく処理を行うことができる。
【００６９】
請求項２記載の発明によれば、シリアルデータの全部分を受信して保持し、その後加工する場合に比べて、処理速度が向上し、効率よく処理を行うことができる。例えば、シリアルデータの末尾６ビットに記載された上記のＣＲＣ演算比較結果を参照する場合には、先にシリアルデータを加工し、生成したデータを第１の保持手段に保持しておき、ＣＲＣ演算比較結果を参照した後、すぐに第２の保持手段に転送することによって、シリアルデータをそのまま保持する場合に比べて、より効率よく処理を行うことができる。
【００７０】
請求項３記載の発明によれば、複数のデータ保持手段に保持されたデータを、複数の保持手段に対して転送するので、並列的な処理が可能であり、処理速度を向上させ、効率よく処理を行うことができる。
【００７１】
請求項４記載の発明によれば、各種の変更が有った場合にも、回路構成を変更することなく、第１の発信手段及び第２の発信手段が信号を発信する周期を変更することによって対応が可能であり、高い柔軟性を有する回路を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態としてのシリアルデータ保持回路の構成を示すブロック図である。
【図２】図１のシリアルデータ保持回路の回路構成を示す回路図である。
【図３】図１のシリアルデータ保持回路を構成する各部の動作を示すタイミングチャートである。
【図４】従来のシリアルデータ保持回路の構成の一例を示すブロック図である。
【図５】図４のシリアルデータ保持回路の回路構成を示す回路図である。
【図６】図４のシリアルデータ保持回路を構成する各部の動作を示すタイミングチャートである。
【符号の説明】
１          シリアルデータ保持回路
２          バッファ制御回路
２Ａ        カウンタ
２Ｂ        ゲート
２Ｃ，２Ｄ  レジスタ
３          バッファ回路
３Ａ        シフトレジスタ
３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｇ，３Ｈ
レジスタ
４          出力制御回路
４Ａ        レジスタ
４Ｂ        カウンタ
【図１】
0003882300.tif 000002
【図２】
0003882300.tif 000003
【図３】
0003882300.tif 000004
【図４】
0003882300.tif 000005
【図５】
0003882300.tif 000006
【図６】
0003882300.tif 000007