(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、
前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、
を有する不揮発性半導体記憶装置であって、
前記ワード線上に形成された第１の絶縁膜と、
前記ワード線の側方に形成された第２の絶縁膜と、
を更に有し、
隣り合う２本のワード線間において、
平面視で、前記２本のワード線上に形成された第１の絶縁膜及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に、前記ビット線の縁及び前記第２の絶縁膜の縁でその側面が規定される溝が形成され、
前記溝の底部にチャネルストップ拡散層が形成され、
前記溝内に絶縁膜が埋め込まれていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、
前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、
を有する不揮発性半導体記憶装置であって、
隣り合う２本のワード線間において、
平面視で、前記２本のワード線及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に溝が形成され、
前記溝の底部にチャネルストップ拡散層が形成され、
各ワード線の側方に前記溝の側壁面を覆うサイドウォールが形成され、
前記溝内に絶縁膜が埋め込まれていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記溝は、平面視で、前記ワード線から離間して形成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記ワード線の側方に第３の絶縁膜からなるサイドウォールを形成する工程と、
前記第１の絶縁膜、前記第２の絶縁膜及びサイドウォールをマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記ワード線の側方に前記溝の底部まで延びる第３の絶縁膜からなるサイドウォールを形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
半導体基板上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記導電層及び前記第２の絶縁膜を覆うと共に、平面視で、隣り合う２本のワード線間で前記２本のワード線から離間した領域に開口部が形成されたレジスト膜を形成する工程と、
前記第１の絶縁膜及び前記レジスト膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
半導体基板上にトンネル絶縁膜を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記第１の絶縁膜上にフローティングゲートを形成する工程と、
前記フローティングゲート上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記ワード線の側方に第３の絶縁膜からなるサイドウォールを形成する工程と、
前記第１の絶縁膜、前記第２の絶縁膜及びサイドウォールをマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項８】
半導体基板上にトンネル絶縁膜を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記第１の絶縁膜上にフローティングゲートを形成する工程と、
前記フローティングゲート上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記ワード線の側方に前記溝の底部まで延びる第３の絶縁膜からなるサイドウォールを形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
半導体基板上にトンネル絶縁膜を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記第１の絶縁膜上にフローティングゲートを形成する工程と、
前記フローティングゲート上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記導電層及び前記第２の絶縁膜を覆うと共に、平面視で、隣り合う２本のワード線間で前記２本のワード線から離間した領域に開口部が形成されたレジスト膜を形成する工程と、
前記第１の絶縁膜及び前記レジスト膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程において、前記溝の側部にもイオン注入によりチャネルストップ拡散層を形成することを特徴とする請求項４乃至９のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリに好適な不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一つにフラッシュメモリがある。図３０及び図３１は、夫々ＮＯＲ（ノア）型フラッシュメモリの構成を示す回路図、レイアウト図である。また、図３２（ａ）は、図３１中のＩ−Ｉ線に沿った断面図、（ｂ）は、図３１中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図３１中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【０００３】
ＮＯＲ型のフラッシュメモリ（第１の従来例）においては、図３０及び図３１に示すように、複数本のビット線及び複数本のワード線が互いに直交するようにして配置されている。そして、互いに隣り合う２本のビット線に、夫々１個のフラッシュメモリセルを構成するトランジスタのソース又はドレインのいずれかが接続されている。ビット線は、それを挟んで隣り合う２個のトランジスタにより共有されている。また、これらのトランジスタのゲートは、ワード線に接続されている。なお、１個のトランジスタにつき、図３０中において点線の円で示すように、２箇所においてデータ、つまり２ビットの記憶が可能である。
【０００４】
また、図３１及び図３２に示すように、ビット線は半導体基板の表面に形成されたビットライン拡散層４から構成されている。一方、ワード線６は半導体基板上に絶縁膜を介して形成された半導体膜から構成されている。具体的には、チャネル（半導体基板）とワード線６との間には、ＯＮＯ膜２が存在している。ＯＮＯ膜２は、順次積層されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜から構成されている。ビットライン拡散層４とワード線６との間には、ＯＮＯ膜２よりも厚い酸化膜５が存在している。また、ワード線６の側方には、サイドウォール８（図３１に図示せず）が形成されている。そして、全面に層間絶縁膜９（図３１に図示せず）が形成されている。また、半導体基板１表面のビットライン拡散層４又はワード線６のいずれも形成されていない領域には、チャネルストップ拡散層７が形成されている。つまり、チャネルストップ拡散層７により素子分離が行われている。更に、ビットライン拡散層４上の酸化膜５及び層間絶縁膜９等の絶縁膜には、ビットラインコンタクト１０が形成され、ワード線６上の層間絶縁膜９等の絶縁膜には、ワードラインコンタクト１１が形成されている。なお、図３１においては、ビットライン拡散層４上のシリコン酸化膜５及びワード線６上のシリコン窒化膜２２以外の絶縁膜（ＯＮＯ膜２、サイドウォール８及び層間絶縁膜９）は省略している。
【０００５】
次に、上述のように構成されたフラッシュメモリを製造する従来の方法（第１の従来例）について説明する。図３３乃至図３７は、フラッシュメモリを製造する従来の方法を工程順に示す断面図である。なお、図３３乃至図３７の（ａ）は、図３１中のＩ−Ｉ線に沿った断面図に相当し、（ｂ）は、図３１中のＩＩ−ＩＩ線に沿った断面図に相当し、（ｃ）は、図３１中のＩＩＩ−ＩＩＩ線に沿った断面図に相当する。
【０００６】
先ず、図３３に示すように、半導体基板１の表面にＯＮＯ膜２を形成する。ＯＮＯ膜２の形成では、厚さが３乃至１０ｎｍのシリコン酸化膜２ａを成長させ、その上に厚さが１２乃至１６ｎｍのシリコン窒化膜２ｂをＣＶＤ法により形成し、その上に厚さが５乃至１０ｎｍのシリコン酸化膜２ｃをウェット酸化により成長させる。
【０００７】
次に、ＯＮＯ膜２上にレジスト膜３を塗布により形成し、図３４に示すように、ビットライン拡散層を形成するための形状にこのレジスト膜３をパターニングする。次いで、エッチングによりＯＮＯ膜２のシリコン酸化膜２ｃ及びシリコン窒化膜２ｂを除去する。続いて、レジスト膜３をマスクとして砒素イオンを半導体基板１の表面にイオン注入することにより、ビットライン拡散層４を形成する。このときのドーズ量は、例えば１×１０15乃至３×１０15ｃｍ-2程度である。
【０００８】
その後、図３５に示すように、ウェット酸化によりビットライン拡散層４表面に、厚さが４００乃至６００ｎｍのシリコン酸化膜５を成長させる。この結果、ＯＮＯ膜２の両端部が若干せり上がる。
【０００９】
次に、リンがドーピングされたアモルファスシリコン（ＤＡＳｉ）膜をＣＶＤ法により成長させ、その上にタングステンシリサイド（ＷＳｉ）膜をＣＶＤ法により成長させる。ＤＡＳｉ膜の厚さは１００乃至１５０ｎｍであり、ＷＳｉ膜の厚さは１００乃至１８０ｎｍである。次いで、ＷＳｉ膜上にレジスト膜を塗布により形成し、ワード線及び周辺領域のトランジスタのゲート電極を形成するための形状にこのレジスト膜をパターニングする。そして、図３６に示すように、エッチングによりＷＳｉ膜及びＤＡＳｉ膜を順次除去することにより、ワード線６及び周辺領域のトランジスタのゲート電極（図示せず）を形成する。その後、レジスト膜を除去し、再度全面に新たなレジスト膜を塗布により形成し、チャネルストップ拡散層を形成するための形状にこのレジスト膜をパターニングする。続いて、このレジスト膜をマスクとしてボロンイオンを半導体基板１の表面にイオン注入することにより、チャネルストップ拡散層７を形成する。このときのドーズ量は、例えば５×１０12乃至１×１０13ｃｍ-2程度である。チャネルストップ拡散層７によりビットライン拡散層４間の素子分離が行われる。なお、周辺領域において、ＤＡＳｉ膜を形成する前に、周辺領域に開口部が形成されたレジスト膜をマスクとして、周辺領域内のＯＮＯ膜２を除去した後、このレジスト膜を剥離し、ゲート酸化膜（図示せず）を形成しておく。
【００１０】
次に、全面に厚さが１００乃至２００ｎｍのＣＶＤ酸化膜を成長させ、このＣＶＤ酸化膜に異方性エッチングを施すことにより、図３７に示すように、周辺領域のトランジスタのゲート電極（図示せず）及びワード線６の側方にサイドウォール８を形成する。層間絶縁膜９を全面に形成し、更に、配線（図示せず）の形成等を行う。このようにして、ＮＯＲ型のフラッシュメモリを製造することができる。
【００１１】
図３８及び図３９は、夫々ＡＮＤ（アンド）型フラッシュメモリの構成を示す回路図、レイアウト図である。また、図４０（ａ）は、図３９中のＩ−Ｉ線に沿った断面図、（ｂ）は、図３９中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図３９中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００１２】
ＡＮＤ型のフラッシュメモリ（第２の従来例）においては、図３８及び図３９に示すように、複数本のビット線及び複数本のワード線が互いに直交するようにして配置されている。そして、互いに隣り合う２本のビット線に、夫々１個のフラッシュメモリセルを構成する２層ゲート構造のトランジスタのソース又はドレインのいずれかが接続されている。但し、ＮＯＲ型のフラッシュメモリとは異なり、ビット線を挟んで隣り合うトランジスタの間には、２本のビット線が設けられており、これらのトランジスタは夫々のビット線に接続されている。従って、ビット線は、それが延びる方向に配置された複数個のトランジスタのみに共有されている。また、これらのトランジスタのゲートは、ワード線に接続されている。
【００１３】
また、図３９及び図４０に示すように、ビット線は半導体基板１の表面に形成されたビットライン拡散層４から構成されている。なお、互いに異なるトランジスタに接続され互いに隣り合うビット線（ビットライン拡散層）の間には、素子分離酸化膜１２が形成されている。一方、ワード線６は半導体基板１上に絶縁膜等を介して形成された半導体膜から構成されている。具体的には、チャネル（半導体基板１）とワード線６との間には、トンネル酸化膜１３、フローティングゲート１４及びＯＮＯ膜２が存在している。ビットライン拡散層４とワード線６との間には、トンネル酸化膜１３よりも厚い酸化膜５、フローティングゲート１４及びＯＮＯ膜２が存在している。フローティングゲート１４はトランジスタごとに区画されている。そして、全面に層間絶縁膜９が形成されている。また、半導体基板１表面のビットライン拡散層４又はワード線６のいずれも形成されていない領域には、チャネルストップ拡散層７が形成されている。なお、図３９においては、ビットライン拡散層４上のシリコン酸化膜５以外の絶縁膜（ＯＮＯ膜２、層間絶縁膜９、トンネル酸化膜１３）は省略している。
【００１４】
次に、第２の従来例とは断面構造が相違する第３の従来例について説明する。第３の従来例は、特開平８−１７２１７４号公報に開示されたものである。図４１は、第３の従来例の構成を示す図であって、（ａ）は、図３９中のＩ−Ｉ線に沿った断面図、（ｂ）は、図３９中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図３９中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００１５】
第２の従来例においては、チャネルストップ拡散層７が半導体基板１の表面にそのまま形成されているが、第３の従来例においては、半導体基板１のその部分に溝１５が形成され、その底部及び側部に斜めイオン注入が施されてチャネルストップ拡散層７が形成されている。また、チャネルストップ拡散層７及びフラッシュメモリセル１６を覆う熱酸化膜１７が形成されている。更に、層間絶縁膜としてＣＶＤ酸化膜が形成されている。
【００１６】
次に、第３の従来例に係るＡＮＤ型フラッシュメモリを製造する方法について説明する。図４２及び図４３は、第３の従来例に係るＡＮＤ型フラッシュメモリを製造する方法を工程順に示す断面図である。なお、図４２（ａ）及び図４３（ａ）は図４１（ａ）に示す領域を示し、図４２（ｂ）及び図４３（ｂ）は図４１（ｂ）に示す領域を示し、図４２（ｃ）及び図４３（ｃ）は図４１（ｃ）に示す領域を示す。
【００１７】
第３の従来例に係るＡＮＤ型フラッシュメモリを製造する場合、図４０に示すような構造を形成するために、ワード線６、ＯＮＯ膜２及びフローティングゲート１４をパターニングする際に使用したレジスト膜１６並びにビットライン拡散層４上の酸化膜５をマスクとして、トンネル酸化膜１３及び半導体基板１をエッチングすることにより、図４２に示すように、溝１５を形成する。次いで、チャネルストップとなるイオンを斜め注入することにより、溝１５の底部及び側部にチャネルストップ拡散層７を形成する。その後、レジスト膜１６を剥離する。
【００１８】
そして、図４３に示すように、チャネルストップ拡散層７及びフラッシュメモリセル１６を覆う熱酸化膜１７を成長させ、更に全面にＣＶＤ酸化膜を層間絶縁膜９として形成する。その後、配線の形成等を行う。
【００１９】
また、第４の従来例として、特開平５−２７５７１６号公報に、ワード線の側方にサイドウォールを形成し、このサイドウォールをマスクとして半導体基板に溝を形成し、その底部にチャネルストップ拡散層を形成し、その側部にビット線を形成する方法が開示されている。
【００２０】
【発明が解決しようとする課題】
上述した各従来例には、以下のような問題点がある。
【００２１】
第１の従来例及び第２の従来例では、素子間の分離がチャネルストップ拡散層７のみによって行われるため、高集積化及び省面積化等のためにビット線の間隔が狭められると、ビット線間の耐圧を確保することができなくなる。
【００２２】
また、第３の従来例では、ワード線６、ＯＮＯ膜２及びフローティングゲート１４をパターニングする際に使用したレジスト膜１６をそのままマスクとして使用してトンネル酸化膜１３及び半導体基板１をエッチングすることにより、溝１５を形成しているため、レジスト膜１６が比較的薄いものであると、これらの処理に耐えられず、エッチング時にレジスト膜１６のパターンが変化する虞がある。一方、比較的厚いレジスト膜１６を使用すると、ワード線幅を狭めることが困難となる。更に、溝１５を形成した後に、溝１５の側部にまでチャネルストップ拡散層７を形成しているため、フラッシュメモリの実効的なチャネル幅が狭くなり、トランジスタの電流が減少してしまう。
【００２３】
また、第４の従来例では、ゲート電極自体が設けられた層内では個々のメモリセルのゲート電極は互いに独立したものとなっている。更に、ビット線は、前述のように、溝の側部に形成されている。従って、このような構造及び製造方法をワード線とゲート電極又はコントロールゲートとが同層から構成されるフラッシュメモリにそのまま適用することはできない。
【００２４】
本発明は、かかる問題点に鑑みてなされたものであって、高集積化等のために、ビット線間の耐圧を確保しながら、ワード線の幅を狭めることができる不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００２６】
本願の第１の発明に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、を有する不揮発性半導体記憶装置を対象とする。そして、前記ワード線上に形成された第１の絶縁膜と、前記ワード線の側方に形成された第２の絶縁膜と、を更に有している。また、隣り合う２本のワード線間において、平面視で、前記２本のワード線上に形成された第１の絶縁膜及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に、前記ビット線の縁及び前記第２の絶縁膜の縁でその側面が規定される溝が形成され、前記溝の底部にチャネルストップ拡散層が形成され、前記溝内に絶縁膜が埋め込まれていることを特徴とする。
【００２７】
本願の第２の発明に係る不揮発性半導体記憶装置も、半導体基板と、前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、を有する不揮発性半導体記憶装置を対象とする。そして、本発明では、隣り合う２本のワード線間において、平面視で、前記２本のワード線及び隣り合う２本のビット線により画定された領域内の前記半導体基板の表面に溝が形成され、前記溝の底部にチャネルストップ拡散層が形成され、各ワード線の側方に前記溝の側壁面を覆うサイドウォールが形成され、前記溝内に絶縁膜が埋め込まれていることを特徴とする。
【００２８】
本願の第３の発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、前記複数本のビット線上に第１の絶縁膜を形成する工程と、を有する不揮発性半導体記憶装置の製造方法を対象とする。そして、本発明に係る製造方法は、更に、全面に導電層及び第２の絶縁膜を順次形成する工程と、前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、前記ワード線の側方に第３の絶縁膜からなるサイドウォールを形成する工程と、前記第１の絶縁膜、前記第２の絶縁膜及びサイドウォールをマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、前記溝内に第４の絶縁膜を埋め込む工程と、を有することを特徴とする。
【００２９】
本願の第４の発明に係る不揮発性半導体記憶装置の製造方法も、半導体基板上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、前記複数本のビット線上に第１の絶縁膜を形成する工程と、を有する不揮発性半導体記憶装置の製造方法を対象とする。そして、本発明に係る製造方法は、更に、全面に導電層及び第２の絶縁膜を順次形成する工程と、前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、前記ワード線の側方に前記溝の底部まで延びる第３の絶縁膜からなるサイドウォールを形成する工程と、前記溝内に第４の絶縁膜を埋め込む工程と、を有することを特徴とする。
【００３０】
本願の第５の発明に係る不揮発性半導体記憶装置の製造方法も、半導体基板上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、前記複数本のビット線上に第１の絶縁膜を形成する工程と、を有する不揮発性半導体記憶装置の製造方法を対象とする。そして、本発明に係る製造方法は、更に、全面に導電層及び第２の絶縁膜を順次形成する工程と、前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、前記導電層及び前記第２の絶縁膜を覆うと共に、平面視で、隣り合う２本のワード線間で前記２本のワード線から離間した領域に開口部が形成されたレジスト膜を形成する工程と、前記第１の絶縁膜及び前記レジスト膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、前記溝内に第４の絶縁膜を埋め込む工程と、を有することを特徴とする。
【００３１】
本願の第６の発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネル絶縁膜を形成する工程と、前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、前記複数本のビット線上に第１の絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記第１の絶縁膜上にフローティングゲートを形成する工程と、前記フローティングゲート上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、を有する不揮発性半導体記憶装置の製造方法を対象とする。そして、本発明に係る製造方法は、更に、全面に導電層及び第２の絶縁膜を順次形成する工程と、前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、前記ワード線の側方に第３の絶縁膜からなるサイドウォールを形成する工程と、前記第１の絶縁膜、前記第２の絶縁膜及びサイドウォールをマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、前記溝内に第４の絶縁膜を埋め込む工程と、を有することを特徴とする。
【００３２】
本願の第７の発明に係る不揮発性半導体記憶装置の製造方法も、半導体基板上にトンネル絶縁膜を形成する工程と、前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、前記複数本のビット線上に第１の絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記第１の絶縁膜上にフローティングゲートを形成する工程と、前記フローティングゲート上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、を有する不揮発性半導体記憶装置の製造方法を対象とする。そして、本発明に係る製造方法は、更に、全面に導電層及び第２の絶縁膜を順次形成する工程と、前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、前記ワード線の側方に前記溝の底部まで延びる第３の絶縁膜からなるサイドウォールを形成する工程と、前記溝内に第４の絶縁膜を埋め込む工程と、を有することを特徴とする。
【００３３】
本願の第８の発明に係る不揮発性半導体記憶装置の製造方法も、半導体基板上にトンネル絶縁膜を形成する工程と、前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、前記複数本のビット線上に第１の絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記第１の絶縁膜上にフローティングゲートを形成する工程と、前記フローティングゲート上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、を有する不揮発性半導体記憶装置の製造方法を対象とする。そして、本発明に係る製造方法は、更に、全面に導電層及び第２の絶縁膜を順次形成する工程と、前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、前記導電層及び前記第２の絶縁膜を覆うと共に、平面視で、隣り合う２本のワード線間で前記２本のワード線から離間した領域に開口部が形成されたレジスト膜を形成する工程と、前記第１の絶縁膜及び前記レジスト膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、前記溝内に第４の絶縁膜を埋め込む工程と、を有することを特徴とする。
【００３４】
本願の第９の発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板と、前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、を有する不揮発性半導体記憶装置を製造する方法である。そして、本発明に係る製造方法は、更に、前記複数本のビット線上及び前記複数本のワード線上に絶縁膜を形成しておき、前記絶縁膜をマスクとして前記半導体基板をエッチングすることにより、溝を形成する工程と、前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、前記溝内に第４の絶縁膜を埋め込む工程と、を有することを特徴とする。
【００３５】
本願の第１０の発明に係る不揮発性半導体記憶装置の製造方法も、半導体基板と、前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、を有する不揮発性半導体記憶装置を製造する方法である。そして、本発明に係る製造方法は、更に、前記複数本のビット線上に絶縁膜を形成し、前記複数本のワード線上にレジスト膜を形成しておき、前記絶縁膜及び前記レジスト膜をマスクとして前記半導体基板をエッチングすることにより、溝を形成する工程と、前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、前記溝内に第４の絶縁膜を埋め込む工程と、を有することを特徴とする。
【００３６】
本発明においては、絶縁膜のみをマスクとして半導体基板をエッチングすることにより、溝を形成することができるので、その溝の底部にチャネルストップ拡散層を形成し、溝内に絶縁膜を埋め込むことにより、ビット線間に高い耐圧を確保することが可能である。また、その際のマスクを絶縁膜のみとすることにより、ワード線の微細加工が可能となる。
【００３７】
なお、前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程において、前記溝の側部にもイオン注入によりチャネルストップ拡散層を形成することにより、トランジスタのナロー効果（狭チャネル効果）を低減することが可能となる。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態に係る不揮発性半導体記憶装置及びその製造方法について添付の図面を参照して具体的に説明する。
【００３９】
（第１の実施形態）
先ず、本発明の第１の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）ついて説明する。第１の実施形態の回路構成は、図３０に示すものと同様である。一方、レイアウト及び断面構造が、夫々図３１、図３２に示す第１の従来例と相違している。図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）の構成を示すレイアウト図である。また、図２（ａ）は、図１中のＩ−Ｉ線に沿った断面図、（ｂ）は、図１中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図１中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００４０】
第１の実施形態においても、図２に示すように、ビット線が半導体基板１の表面に形成されたビットライン拡散層４から構成され、ワード線６は半導体基板１上に絶縁膜を介して形成された半導体膜から構成されている。ワード線６の側方には、サイドウォール８が形成されている。ワード線６上には、シリコン窒化膜２２が形成されている。ＯＮＯ膜２は、サイドウォール８と半導体基板１との間にも存在している。そして、全面に層間絶縁膜９が形成されている。また、半導体基板１の表面のビットライン拡散層４、ワード線６又はサイドウォール８のいずれもが形成されていない領域には、溝２１が形成されている。本実施形態においては、この溝２１の底部にチャネルストップ拡散層７が形成されている。層間絶縁膜９は溝２１内にも埋め込まれている。層間絶縁膜９は、例えばＣＶＤ法により形成されたものである。なお、図１においては、ビットライン拡散層４上のシリコン酸化膜５及びワード線６上のシリコン窒化膜２２以外の絶縁膜（ＯＮＯ膜２、サイドウォール８及び層間絶縁膜９）は省略している。
【００４１】
従って、チャネルストップ拡散層７のパターンは、第１の実施形態では図３１に示すものと若干相違する。具体的には、図１に示すように、ワード線６とチャネルストップ拡散層７とが直接接することはなく、これらの間にサイドウォール８の幅に相当する隙間が存在している。
【００４２】
このように構成された第１の実施形態においては、チャネルストップ拡散層７だけでなく、溝２１内に埋め込まれた層間絶縁膜９によっても、素子分離が行われている。このため、高い耐圧を確保することができる。また、溝２１の形成に当たっては、図２（ｃ）に示すように、ワード線６間の溝２１とワード線６との間にサイドウォール８が存在し、また、ワード線６上にシリコン窒化膜２２が存在しているため、これらのサイドウォール８及びシリコン窒化膜２２並びにシリコン酸化膜５をマスクとすることにより、レジスト膜をマスクとする必要がない。このため、ワード線６を容易に微細加工することも可能である。更に、溝２１を形成する際の損傷によるトランジスタ特性のばらつきも生じにくい。なお、サイドウォール８の形成については、メモリセルアレイ内に形成するための専用の工程が必要なのではなく、デコーダ等の周辺回路内のＭＯＳトランジスタを形成するために行うサイドウォールを形成する工程と同時にサイドウォール８を形成することができる。従って、工程の増加を招くことはない。
【００４３】
次に、上述のように構成された第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法について説明する。図３乃至図８は、本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を工程順に示す断面図である。なお、図３乃至図８の（ａ）は、図１中のＩ−Ｉ線に沿った断面図に相当し、（ｂ）は、図１中のＩＩ−ＩＩ線に沿った断面図に相当し、（ｃ）は、図１中のＩＩＩ−ＩＩＩ線に沿った断面図に相当する。
【００４４】
先ず、図３に示すように、半導体基板１の表面にＯＮＯ膜２を形成する。ＯＮＯ膜２の形成では、先ず、８００乃至１１００℃程度での熱酸化により厚さが３乃至１０ｎｍのシリコン酸化膜２ａを成長させる。次に、シリコン酸化膜２ａ上に、厚さが１２乃至１６ｎｍのシリコン窒化膜２ｂを６００乃至８００℃程度でのＣＶＤ法により形成する。そして、シリコン窒化膜２ｂ上に、厚さが５乃至１０ｎｍのシリコン酸化膜２ｃを１０００乃至１１００℃でのウェット酸化により成長させる。なお、シリコン窒化膜２ｂの厚さを５乃至１０ｎｍとして、シリコン酸化膜２ｃをＣＶＤ法により形成してもよい。
【００４５】
次に、ＯＮＯ膜２上にレジスト膜３を塗布により形成し、図４に示すように、ビットライン拡散層の形成予定領域のみに開口部が存在するように、このレジスト膜３をパターニングする。次いで、エッチングによりＯＮＯ膜２のシリコン酸化膜２ｃ及びシリコン窒化膜２ｂを除去する。続いて、レジスト膜３をマスクとして砒素イオンを半導体基板１の表面にイオン注入することにより、ビットライン拡散層４を形成する。このときのドーズ量は、例えば１×１０15乃至３×１０15ｃｍ-2程度であり、加速電圧は、例えば６０乃至８０ｋｅＶであり、傾斜角度（入射角度）は、例えば０°である。
【００４６】
その後、図５に示すように、８００乃至１０００℃程度でのウェット酸化によりビットライン拡散層４表面に、厚さが４００乃至６００ｎｍのシリコン酸化膜５を成長させる。この結果、ＯＮＯ膜２の両端部が若干せり上がる。
【００４７】
次に、リンがドーピングされたアモルファスシリコン（ＤＡＳｉ）膜をＣＶＤ法により成長させ、その上にタングステンシリサイド（ＷＳｉ）膜をＣＶＤ法により成長させる。リンのドーピング量は、例えば２×１０20乃至３×１０21ｃｍ-3程度である。また、ＤＡＳｉ膜の厚さは１００乃至１５０ｎｍであり、ＷＳｉ膜の厚さは１００乃至１８０ｎｍである。更に、本実施形態においては、ＷＳｉ膜上にシリコン窒化膜をＣＶＤ法により成長させる。このシリコン窒化膜の厚さは５０乃至１５０ｎｍである。なお、シリコン窒化膜の代わりに、半導体基板１とのエッチング選択比を確保することができる膜、例えばシリコン酸化膜又はシリコン酸窒化膜を形成してもよい。次いで、シリコン膜上にレジスト膜を塗布により形成し、ワード線及び周辺領域のトランジスタのゲート電極を形成するための形状に、つまり、ワード線及び周辺領域のトランジスタのゲート電極の形成予定領域のみに開口部が存在するように、このレジスト膜をパターニングする。そして、図６に示すように、エッチングによりシリコン窒化膜、ＷＳｉ膜及びＤＡＳｉ膜を順次除去することにより、ワード線６及び周辺領域のトランジスタのゲート電極（図示せず）を形成する。なお、周辺領域において、ＤＡＳｉ膜を形成する前に、周辺領域に開口部が形成されたレジスト膜をマスクとして、周辺領域内のＯＮＯ膜２を除去した後、このレジスト膜を剥離し、ゲート酸化膜（図示せず）を形成しておく。
【００４８】
次に、全面に厚さが１００乃至２００ｎｍのＣＶＤ酸化膜を成長させ、このＣＶＤ酸化膜に異方性エッチングを施すことにより、図７に示すように、周辺領域のトランジスタのゲート電極（図示せず）及びワード線６の側方にサイドウォール８を形成する。また、この異方性エッチングにより、ＣＶＤ酸化膜の直下に存在するＯＮＯ膜２も除去される。なお、ＣＶＤ酸化膜の代わりに、半導体基板１とのエッチング選択比を確保することができる膜、例えばシリコン窒化膜又はシリコン酸窒化膜を形成してもよい。
【００４９】
その後、周辺領域を覆いフラッシュメモリセル部のみを露出させるレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてエッチングを行う。フラッシュメモリセル部内においては、シリコン窒化膜２２、シリコン酸化膜５及びサイドウォール８もマスクとして機能するため、これらに覆われていない半導体基板１のみがエッチングされる。この結果、図８に示すように、溝２１が形成される。更に、レジスト膜、シリコン窒化膜２２、シリコン酸化膜５及びサイドウォール８をマスクとしてボロンイオンを溝２１の底部にイオン注入することにより、チャネルストップ拡散層７を形成する。このときのドーズ量は、例えば５×１０12乃至１×１０13ｃｍ-2程度であり、加速電圧は、例えば２０乃至４０ｋｅＶであり、傾斜角度（入射角度）は、例えば０°である。その後、レジスト膜を除去し、例えばＣＶＤ法により層間絶縁膜９を全面に形成し、更に、配線（図示せず）の形成等を行う。このようにして、第１の実施形態に係るＮＯＲ型フラッシュメモリを製造することができる。なお、ボロンイオンのイオン注入を斜め注入により行って、溝２１の側部にもチャネルストップ拡散層７を形成してもよい。このような場合、トランジスタのナロー効果の低減を図ることが可能である。
【００５０】
図９及び図１０は、ＮＯＲ型フラッシュメモリの動作を示す模式図である。図９（ａ）はデータ「０」の書き込み動作を示し、（ｂ）はデータ「０」の消去動作を示す。また、図１０はデータの読み出し動作を示し、（ａ）は「１」のデータが記憶されている場合を示し、（ｂ）は「０」のデータが記憶されている場合を示す。
【００５１】
データの書き込みがホットエレクトロンの注入（ＣＨＥ）により行われる場合、図９（ａ）に示すように、ゲート電圧、ドレイン電圧及びソース電圧が、夫々例えば１０Ｖ、５Ｖ、０Ｖに設定される。また、基板の電位は０Ｖである。そして、チャネル２０から注入された電子がＯＮＯ膜２のシリコン窒化膜２ｂ中にトラップされるか、又はシリコン酸化膜２ａとシリコン窒化膜２ｂとの界面にトラップされる。なお、図９（ａ）はドレイン近傍に電子が注入される場合を示しているが、書き込み時のソース電圧とドレイン電圧とを入れ替えることにより、ソース近傍に電子を注入してデータを書き込むことが可能である。つまり、図３０中において点線の円で示すように、２ビットの記憶が可能である。
【００５２】
一方、データの消去がバンド間のトンネル効果により行われる場合、図９（ｂ）に示すように、ゲート電圧、ドレイン電圧及びソース電圧が、夫々例えば−５Ｖ、５Ｖ、フローティングに設定される。また、基板の電位は０Ｖである。そして、ホールがドレインに相当するビットライン拡散層４からＯＮＯ膜２のシリコン窒化膜２ｂ中に注入されるか、又はシリコン酸化膜２ａとシリコン窒化膜２ｂとの界面に注入される。この結果、シリコン窒化膜２ｂ中又は前記界面に電子がトラップされている場合、この電子とホールとが打ち消しあい、データの消去が行われる。シリコン窒化膜２ｂ中又は前記界面に電子がトラップされていない場合には、シリコン窒化膜２ｂ中又は前記界面にホールがトラップされる。なお、図９（ｂ）はドレイン近傍のみにホールが注入される場合を示しているが、消去時のソース電圧をドレイン電圧と等しいもの、例えば５Ｖに設定することにより、ソース近傍に注入されている電子をドレイン近傍のものと同時にホールと打ち消し合わせ、一括してデータを消去することが可能である。
【００５３】
データの読み出し時には、図１０（ａ）及び（ｂ）に示すように、ゲート電圧、ドレイン電圧及びソース電圧が、夫々例えば３．３Ｖ、１Ｖ、０Ｖに設定される。また、基板の電位は０Ｖである。そして、シリコン窒化膜２ｂ又はシリコン酸化膜２ａとシリコン窒化膜２ｂとの界面に電子がトラップされていない場合には、図１０（ａ）に示すように、ソースに相当するビットライン拡散層４とドレインに相当するビットライン拡散層４とがチャネル２０により接続され、これらのビットライン拡散層４間にソース・ドレイン間電流が流れる。この結果、「０」のデータが読み出される。一方、シリコン窒化膜２ｂ又は前記界面に電子がトラップされている場合には、図１０（ｂ）に示すように、チャネル２０がドレインに相当するビットライン拡散層４まで届かず、２つのビットライン拡散層４間にソース・ドレイン間電流が流れない。この結果、「１」のデータが読み出される。
【００５４】
（第２の実施形態）
次に、本発明の第２の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）ついて説明する。第２の実施形態の回路構成は、図３０に示すものと同様である。一方、レイアウト及び断面構造が、第１の従来例及び第１の実施形態と相違している。図１１は、本発明の第２の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）の構成を示すレイアウト図である。また、図１２（ａ）は、図１１中のＩ−Ｉ線に沿った断面図、（ｂ）は、図１１中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図１１中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００５５】
第２の実施形態においては、ワード線６上に、コバルトシリサイド膜２４が形成されている。また、半導体基板１の表面のビットライン拡散層４又はワード線６のいずれもが形成されていない領域には、溝２３が形成されている。本実施形態においては、この溝２３の底部にチャネルストップ拡散層７が形成されている。サイドウォール８は、ビットライン拡散層４間では、図１２（ｂ）に示すように、溝２３内に形成され、ワード線６間では、図１２（ｃ）に示すように、ワード線６及びその上のコバルトシリサイド膜２４の側方から溝２３の底部にわたって形成されている。このため、ＯＮＯ膜２は、第１の実施形態とは異なり、サイドウォール８の下方には形成されていない。また、層間絶縁膜９は溝２３内にも埋め込まれている。層間絶縁膜９は、第１の実施形態と同様に、例えばＣＶＤ法により形成されたものである。なお、図１１においては、ビットライン拡散層４上のシリコン酸化膜５以外の絶縁膜（ＯＮＯ膜２、サイドウォール８及び層間絶縁膜９）は省略している。
【００５６】
このように構成された第２の実施形態においては、チャネルストップ拡散層７だけでなく、溝２３内に埋め込まれた層間絶縁膜９によっても、素子分離が行われている。また、溝２３の形成に当たっては、図１２（ｃ）に示すように、フォトリソグラフィ技術を採用してワード線６をパターニングする際に被加工膜とフォトレジスト膜との間に形成する反射防止膜（図示せず）及びシリコン酸化膜５をマスクとすることにより、レジスト膜をマスクとする必要がない。このため、高い耐圧を確保することができると共に、ワード線６を容易に微細加工することも可能である。
【００５７】
次に、上述のように構成された第２の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法について説明する。図１３乃至図１５は、本発明の第２の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を工程順に示す断面図である。なお、図１３乃至図１５の（ａ）は、図１１中のＩ−Ｉ線に沿った断面図に相当し、（ｂ）は、図１１中のＩＩ−ＩＩ線に沿った断面図に相当し、（ｃ）は、図１１中のＩＩＩ−ＩＩＩ線に沿った断面図に相当する。
【００５８】
先ず、第１の実施形態の場合と同様に、図３乃至図６に示す工程を行う。
【００５９】
次に、周辺領域を覆いフラッシュメモリセル部のみを露出させるレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてエッチングを行う。フラッシュメモリセル部内においては、シリコン窒化膜２２及びシリコン酸化膜５もマスクとして機能するため、これらに覆われていないＯＮＯ膜２及び半導体基板１のみがエッチングされる。この結果、図１３に示すように、溝２３が形成される。更に、レジスト膜、シリコン窒化膜２２及びシリコン酸化膜５をマスクとしてボロンイオンを溝２３の底部にイオン注入することにより、チャネルストップ拡散層７を形成する。このときのドーズ量は、例えば５×１０12乃至１×１０13ｃｍ-2程度であり、加速電圧は、例えば２０乃至４０ｋｅＶであり、傾斜角度（入射角度）は、例えば０°である。その後、レジスト膜を除去する。なお、ボロンイオンのイオン注入を斜め注入により行って、溝２３の側部にもチャネルストップ拡散層７を形成してもよい。また、レジスト膜のパターンを、ワード線６間にワード線６から離間する開口部を設けたものとしてもよい。レジスト膜のパターンをこのようなものとした場合、溝２３の形成時に、フラッシュメモリセル部内において、レジスト膜及びシリコン酸化膜５がマスクとして機能し、溝２３とワード線６の縁とが離間させられる。また、このレジスト膜は、第３の従来例とは異なり、ワード線６のエッチングには使用していないため、ワード線６の微細加工には全く影響を及ぼさない。従って、このレジスト膜を比較的厚いものとしてもワード線６を微細加工することは可能であり、また、比較的薄いものとしても溝形成前に損傷を受けることはない。
【００６０】
その後、全面に厚さが１００乃至２００ｎｍのＣＶＤ酸化膜を成長させ、このＣＶＤ酸化膜に異方性エッチングを施すことにより、周辺領域のトランジスタのゲート電極（図示せず）の側方に、ビットライン拡散層４間では、図１４（ｂ）に示すように、溝２３内に、及びワード線６間では、図１４（ｃ）に示すように、ワード線６及びその上のコバルトシリサイド膜２４の側方から溝２３の底部にわたって、サイドウォール８を形成する。なお、ＣＶＤ酸化膜の代わりに、半導体基板１とのエッチング選択比を確保することができる膜、例えばシリコン窒化膜又はシリコン酸窒化膜を形成してもよい。
【００６１】
次いで、例えばリン酸を用いたボイル処理を行うことにより、ワード線６及び周辺領域のトランジスタのゲート電極上のシリコン窒化膜２２を除去する。続いて、フッ酸処理を行うことにより、周辺領域のトランジスタのソース・ドレイン拡散層（図示せず）上の酸化膜を除去する。その後、Ｃｏ膜及びＴｉＮ膜を順次スパッタリングにより全面に形成し、４５０乃至５５０℃でのランプアニール（ＲＴＡ：rapid thermal annealing）を施すことにより、これらの膜とワード線６並びに周辺領域のトランジスタのゲート電極及びソース・ドレイン拡散層の表面とを反応させる。この結果、図１５に示すように、コバルトシリサイド膜２４が形成される。その後、例えばＣＶＤ法により層間絶縁膜９を全面に形成し、更に、配線（図示せず）の形成等を行う。このようにして、第２の実施形態に係るＮＯＲ型フラッシュメモリを製造することができる。
【００６２】
（第３の実施形態）
次に、本発明の第３の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）ついて説明する。第３の実施形態の回路構成は、図３０に示すものと同様である。一方、レイアウト及び断面構造が、第１の従来例並びに第１及び第２の実施形態と相違している。図１６は、本発明の第３の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）の構成を示すレイアウト図である。また、図１７（ａ）は、図１６中のＩ−Ｉ線に沿った断面図、（ｂ）は、図１６中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図１６中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００６３】
第３の実施形態においては、ワード線６上だけでなく、ビットライン拡散層４上にも、コバルトシリサイド膜２４が形成されている。ビットライン拡散層４上にシリコン酸化膜５は形成されていない。また、第２の実施形態と同様に、半導体基板１の表面のビットライン拡散層４又はワード線６のいずれもが形成されていない領域に、溝２３が形成されている。本実施形態においては、この溝２３の底部にチャネルストップ拡散層７が形成されている。サイドウォール８は、ビットライン拡散層４間では、図１７（ｂ）に示すように、溝２３内においてビットライン拡散層４上のコバルトシリサイド膜２４の下端より下方に形成され、ワード線６間では、図１７（ｃ）に示すように、コバルトシリサイド膜２４の下端から溝２３の底部にわたって形成されている。更に、コバルトシリサイド膜２４は、チャネルストップ拡散層７上においてサイドウォール８に囲まれた領域にも形成されている。なお、図１６においては、ビットライン拡散層４上のシリコン酸化膜５以外の絶縁膜（ＯＮＯ膜２、サイドウォール８及び層間絶縁膜９）は省略している。
【００６４】
このように構成された第３の実施形態においては、第２の実施形態と同様の作用及び効果が得られるとともに、ビットライン拡散層４上にコバルトシリサイド膜２４が形成されているため、ビット線の低抵抗化を図ることができる。また、チャネルストップ拡散層７上にもコバルトシリサイド膜２４が形成されているが、このコバルトシリサイド膜２４とワード線６及びビットライン拡散層４との間にはサイドウォール８が介在しているため、これらの間の短絡の発生が防止される。
【００６５】
次に、上述のように構成された第３の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法について説明する。図１８乃至図２０は、本発明の第３の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を工程順に示す断面図である。なお、図１８乃至図２０の（ａ）は、図１６中のＩ−Ｉ線に沿った断面図に相当し、（ｂ）は、図１６中のＩＩ−ＩＩ線に沿った断面図に相当し、（ｃ）は、図１６中のＩＩＩ−ＩＩＩ線に沿った断面図に相当する。
【００６６】
先ず、第１の実施形態の場合と同様に、図３乃至図６に示す工程を行う。
【００６７】
次に、周辺領域を覆いフラッシュメモリセル部のみを露出させるレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてエッチングを行う。フラッシュメモリセル部内においては、シリコン窒化膜２２及びシリコン酸化膜５もマスクとして機能するため、これらに覆われていないＯＮＯ膜２及び半導体基板１のみがエッチングされる。この結果、図１８に示すように、溝２３が形成される。更に、レジスト膜、シリコン窒化膜２２及びシリコン酸化膜５をマスクとしてボロンイオンを溝２３の底部にイオン注入することにより、チャネルストップ拡散層７を形成する。このときのドーズ量は、例えば５×１０12乃至１×１０13ｃｍ-2程度であり、加速電圧は、例えば２０乃至４０ｋｅＶであり、傾斜角度（入射角度）は、例えば０°である。その後、レジスト膜を除去する。なお、ボロンイオン注入を斜め注入により行って溝２３の側部にもチャネルストップ拡散層を形成してもよい。また、レジスト膜のパターンを、ワード線６間にワード線６から離間する開口部を設けたものとしてもよい。レジスト膜のパターンをこのようなものとした場合、溝２３の形成時に、フラッシュメモリセル部内において、レジスト膜及びシリコン酸化膜５がマスクとして機能し、溝２３とワード線６の縁とが離間させられる。
【００６８】
その後、全面に厚さが１００乃至２００ｎｍのＣＶＤ酸化膜を成長させ、このＣＶＤ酸化膜に異方性エッチングを施す。但し、本実施形態においては、この異方性エッチングにおいてオーバーエッチングを行う。この結果、周辺領域のトランジスタのゲート電極（図示せず）の側方に、ビットライン拡散層４間では、図１９（ｂ）に示すように、溝２３内に、及びワード線６間では、図１９（ｃ）に示すように、ワード線６及びその上のコバルトシリサイド膜２４の側方から溝２３の底部にわたって、サイドウォール８が形成されるが、図１９（ｂ）に示すように、シリコン酸化膜５も除去される。また、サイドウォール８の高さは、第２の実施形態におけるものよりも低い。なお、ＣＶＤ酸化膜の代わりに、半導体基板１とのエッチング選択比を確保することができる膜、例えばシリコン窒化膜又はシリコン酸窒化膜を形成してもよい。
【００６９】
次いで、例えばリン酸を用いたボイル処理を行うことにより、ワード線６及び周辺領域のトランジスタのゲート電極上のシリコン窒化膜２２を除去する。続いて、フッ酸処理を行うことにより、周辺領域のトランジスタのソース・ドレイン拡散層（図示せず）上の酸化膜を除去する。このとき、先のオーバーエッチングによってもシリコン酸化膜５が残存している場合には、このシリコン酸化膜５は完全に除去される。その後、Ｃｏ膜及びＴｉＮ膜を順次スパッタリングにより全面に形成し、４５０乃至５５０℃でのランプアニール（ＲＴＡ：rapid thermal annealing）を施すことにより、これらの膜とワード線６、ビットライン拡散層４及びチャネルストップ拡散層７の露出部並びに周辺領域のトランジスタのゲート電極及びソース・ドレイン拡散層の表面とを反応させる。この結果、図２０に示すように、コバルトシリサイド膜２４が形成される。その後、例えばＣＶＤ法により層間絶縁膜９を全面に形成し、更に、配線（図示せず）の形成等を行う。このようにして、第３の実施形態に係るＮＯＲ型フラッシュメモリを製造することができる。
【００７０】
（第４の実施形態）
次に、本発明の第４の実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモリ）ついて説明する。第４の実施形態の回路構成は、図３８に示すものと同様である。一方、レイアウト及び断面構造が、夫々図３９、図４０に示す第２の従来例と相違している。図２１は、本発明の第４の実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモリ）の構成を示すレイアウト図である。また、図２２（ａ）は、図２１中のＩ−Ｉ線に沿った断面図、（ｂ）は、図２１中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図２１中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００７１】
第４の実施形態においても、図２２に示すように、ビット線が半導体基板１の表面に形成されたビットライン拡散層４から構成され、ワード線６は半導体基板１上に絶縁膜を介して形成された半導体膜から構成されている。ワード線６、その下のＯＮＯ膜２及びその下のフローティングゲート１４の側方には、サイドウォール８が形成されている。ワード線６上には、シリコン窒化膜２２が形成されている。そして、全面に層間絶縁膜９が形成されている。また、半導体基板１の表面のビットライン拡散層４、ワード線６、サイドウォール８又は素子分離酸化膜１２のいずれもが形成されていない領域には、溝２５が形成されている。本実施形態においては、この溝２５の底部にチャネルストップ拡散層７が形成されている。層間絶縁膜９は溝２５内にも埋め込まれている。層間絶縁膜９は、例えばＣＶＤ法により形成されたものである。なお、図２１においては、ビットライン拡散層４上のシリコン酸化膜５及びワード線６上のシリコン窒化膜２２以外の絶縁膜（ＯＮＯ膜２、サイドウォール８、層間絶縁膜９及びトンネル酸化膜１３）は省略している。
【００７２】
従って、チャネルストップ拡散層７のパターンは、第４の実施形態では図３９に示すものと若干相違する。具体的には、図２１に示すように、ワード線６とチャネルストップ拡散層７とが直接接することはなく、これらの間にサイドウォール８の幅に相当する隙間が存在している。
【００７３】
このように構成された第４の実施形態においては、チャネルストップ拡散層７だけでなく、溝２５内に埋め込まれた層間絶縁膜９によっても、素子分離が行われている。このため、高い耐圧を確保することができる。また、溝２５の形成に当たっては、図２２（ｃ）に示すように、ワード線６間の溝２５とワード線６との間にサイドウォール８が存在し、また、ワード線６上にシリコン窒化膜２２が存在しているため、これらのサイドウォール８及びシリコン窒化膜２２、素子分離酸化膜１２並びにシリコン酸化膜５をマスクとすることにより、レジスト膜をマスクとする必要がない。このため、ワード線６を容易に微細加工することも可能である。更に、溝２５を形成する際の損傷によるトランジスタ特性のばらつきも生じにくい。
【００７４】
図２３及び図２４は、ＡＮＤ型フラッシュメモリの動作を示す模式図である。図２３（ａ）はデータ「０」の書き込み動作を示し、（ｂ）はデータ「０」の消去動作を示す。また、図２４はデータの読み出し動作を示し、（ａ）は「１」のデータが記憶されている場合を示し、（ｂ）は「０」のデータが記憶されている場合を示す。
【００７５】
データの書き込み時には、図２３（ａ）に示すように、ゲート電圧、ドレイン電圧及びソース電圧が、夫々例えば−８Ｖ、６Ｖ、フローティングに設定される。また、基板の電位は０Ｖである。そして、フローティングゲート１４にトラップされていた電子がファウラー・ノルドハイム（ＦＮ）トンネル電流により引き抜かれる。
【００７６】
一方、データの消去時には、図２３（ｂ）に示すように、ゲート電圧、ドレイン電圧及びソース電圧が、夫々例えば１０Ｖ、−８Ｖ、−８Ｖに設定される。また、基板の電位は、例えば−８Ｖに設定される。そして、半導体基板からのファウラー・ノルドハイム（ＦＮ）トンネル電流により電子がフローティングゲート１４にトラップされる。
【００７７】
データの読み出し時には、図２４（ａ）及び（ｂ）に示すように、ゲート電圧、ドレイン電圧及びソース電圧が、夫々例えば３．３Ｖ、１．２Ｖ、０Ｖに設定される。また、基板の電位は０Ｖである。そして、フローティングゲート１４に電子がトラップされていない場合には、図２４（ａ）に示すように、反転層が形成され、ソースに相当するビットライン拡散層４とドレインに相当するビットライン拡散層４とがチャネル２０により接続され、これらのビットライン拡散層４間にソース・ドレイン間電流が流れる。この結果、「０」のデータが読み出される。一方、フローティングゲート１４に電子がトラップされている場合には、図２４（ｂ）に示すように、反転層が形成されず、チャネルも形成されないため、これらのビットライン拡散層４間にソース・ドレイン間電流は流れない。この結果、「１」のデータが読み出される。
【００７８】
なお、第４の実施形態に係るＡＮＤ型フラッシュメモリにおける溝２５は、ＡＮＤ型フラッシュメモリの従来の製造方法に対して、第１の実施形態のように、周辺領域のトランジスタのゲート電極（図示せず）及びワード線６の側方にサイドウォール８を形成した後、フラッシュメモリセル部のみを露出させるレジスト膜並びにサイドウォール８、シリコン窒化膜２２、素子分離酸化膜１２及びシリコン酸化膜５をマスクとして半導体基板１をエッチングすることにより形成することができる。また、その他の構成要素の形成については、通常の方法を採用すればよい。例えば、半導体基板１の表面に素子分離酸化膜１２を形成した後、半導体基板１上にトンネル絶縁膜１３を形成し、半導体基板１の表面にビットライン拡散層４を形成し、ビットライン拡散層４上にシリコン絶縁膜５を形成し、トンネル絶縁膜１３及びシリコン絶縁膜５上にフローティングゲート１４を形成し、フローティングゲート１４上にＯＮＯ膜２を形成し、全面にワード線６となる導電層及びシリコン窒化膜２２（パターニング前）を順次形成すればよい。その後は、第１の実施形態と同様の工程を行えばよい。更に、チャネルストップ拡散層７を形成するためのイオン注入を斜め注入により行って、図２５に示すように、チャネルストップ拡散層７を溝２５の側部にも形成してもよい。図２５は、本発明の第４の実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモリ）の変形例の構造を示す図であって、（ａ）は図２１中のＩ−Ｉ線に沿った断面図、（ｂ）は図２１中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は図２１中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００７９】
（第５の実施形態）
次に、本発明の第５の実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモリ）ついて説明する。第５の実施形態の回路構成は、図３８に示すものと同様である。一方、レイアウト及び断面構造が、第２の従来例及び第４の実施形態と相違している。図２６は、本発明の第５の実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモリ）の構成を示すレイアウト図である。また、図２７（ａ）は、図２６中のＩ−Ｉ線に沿った断面図、（ｂ）は、図２６中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図２６中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００８０】
第５の実施形態においては、ワード線６上に、コバルトシリサイド膜２４が形成されている。また、半導体基板１の表面のビットライン拡散層４、ワード線６又は素子分離酸化膜１２のいずれもが形成されていない領域に、溝２６が形成されている。本実施形態においては、この溝２６の底部にチャネルストップ拡散層７が形成されている。サイドウォール８は、ビットライン拡散層４間では、図２７（ｂ）に示すように、溝２６内に形成され、ワード線６間では、図２７（ｃ）に示すように、ワード線６及びその上のコバルトシリサイド膜２４の側方から溝２６の底部にわたって形成されている。また、層間絶縁膜９は溝２６内にも埋め込まれている。層間絶縁膜９は、第４の実施形態と同様に、例えばＣＶＤ法により形成されたものである。なお、図２６においては、ビットライン拡散層４上のシリコン酸化膜５以外の絶縁膜（ＯＮＯ膜２、サイドウォール８、層間絶縁膜９及びトンネル酸化膜１３）は省略している。
【００８１】
このように構成された第５の実施形態においては、チャネルストップ拡散層７だけでなく、溝２６内に埋め込まれた層間絶縁膜９によっても、素子分離が行われている。また、溝２６の形成に当たっては、図２７（ｃ）に示すように、フォトリソグラフィ技術を採用してワード線６をパターニングする際に被加工膜とフォトレジスト膜との間に形成する反射防止膜（図示せず）、素子分離酸化膜１２及びシリコン酸化膜５をマスクとすることにより、レジスト膜をマスクとする必要がない。このため、第４の実施形態と同様の効果が得られる。
【００８２】
なお、第５の実施形態に係るＡＮＤ型フラッシュメモリにおける溝２６は、ＡＮＤ型フラッシュメモリの従来の製造方法に対して、第２の実施形態のように、ワード線６及びその上のシリコン窒化膜２２を形成した後、フラッシュメモリセル部のみを露出させるレジスト膜並びにシリコン窒化膜２２、素子分離酸化膜１２及びシリコン酸化膜５をマスクとして、半導体基板１をエッチングすることにより形成することができる。また、その他の構成要素の形成については、通常の方法を採用すればよい。そして、第２の実施形態と同様の工程を行えばよい。
【００８３】
（第６の実施形態）
次に、本発明の第６の実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモリ）ついて説明する。第６の実施形態の回路構成は、図３８に示すものと同様である。一方、レイアウト及び断面構造が、第２の従来例並びに第４及び第５の実施形態と相違している。図２８は、本発明の第６の実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモリ）の構成を示すレイアウト図である。図２９（ａ）は、図２８中のＩ−Ｉ線に沿った断面図、（ｂ）は、図２８中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図２８中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００８４】
第６の実施形態においては、ワード線６上だけでなく、ビットライン拡散層４上にも、コバルトシリサイド膜２４が形成されている。ビットライン拡散層４上にシリコン酸化膜５は形成されていない。また、第４の実施形態と同様に、半導体基板１の表面のビットライン拡散層４、素子分離酸化膜１２又はワード線６のいずれもが形成されていない領域に、溝２６が形成されている。本実施形態においては、この溝２６の底部にチャネルストップ拡散層７が形成されている。サイドウォール８は、ビットライン拡散層４間では、図２９（ｂ）に示すように、溝２３内においてビットライン拡散層４上のコバルトシリサイド膜２４の下端より下方に形成され、ワード線６間では、図２９（ｃ）に示すように、コバルトシリサイド膜２４の下端から溝２６の底部にわたって形成されている。更に、コバルトシリサイド膜２４は、チャネルストップ拡散層７上においてサイドウォール８に囲まれた領域にも形成されている。なお、図２８においては、ビットライン拡散層４上のシリコン酸化膜５以外の絶縁膜（ＯＮＯ膜２、サイドウォール８、層間絶縁膜９及びトンネル酸化膜１３）は省略している。
【００８５】
このように構成された第６の実施形態においては、第５の実施形態と同様の作用及び効果が得られるとともに、ビットライン拡散層４上にコバルトシリサイド膜２４が形成されているため、ビット線の低抵抗化を図ることができる。また、チャネルストップ拡散層７上にもコバルトシリサイド膜２４が形成されているが、このコバルトシリサイド膜２４とワード線６及びビットライン拡散層４との間にはサイドウォール８が介在しているため、これらの間の短絡の発生が防止される。
【００８６】
なお、第６の実施形態に係るＡＮＤ型フラッシュメモリにおける溝２６は、ＡＮＤ型フラッシュメモリの従来の製造方法に対して、第３の実施形態のように、ワード線６及びその上のシリコン窒化膜２２を形成した後、フラッシュメモリセル部のみを露出させるレジスト膜並びにシリコン窒化膜２２、素子分離酸化膜１２及びシリコン酸化膜５をマスクとして、半導体基板１をエッチングすることにより形成することができる。また、その他の構成要素の形成については、通常の方法を採用すればよい。そして、第３の実施形態と同様の工程を行えばよい。例えば、シリコン酸化膜５をオーバーエッチング及びフッ酸処理等により除去した後、サイサイドプロセスを行うことにより、第６の実施形態の構造を得ることができる。
【００８７】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８８】
（付記１）  半導体基板と、
前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、
前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、
を有する不揮発性半導体記憶装置であって、
前記ワード線上に形成された第１の絶縁膜と、
前記ワード線に沿って形成された第２の絶縁膜と、
を更に有し、
隣り合う２本のワード線間において、
平面視で、前記２本のワード線上に形成された第１の絶縁膜及び隣り合う２本のビット線により画定された領域内の半導体基板の表面に、前記第２の絶縁膜に整合するようにして溝が形成され、
前記溝の底部にチャネルストップ拡散層が形成され、
前記溝内に絶縁膜が埋め込まれていることを特徴とする不揮発性半導体記憶装置。
【００８９】
（付記２）  前記第２の絶縁膜はサイドウォールであることを特徴とする付記１に記載の不揮発性半導体記憶装置。
【００９０】
（付記３）  半導体基板と、
前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、
前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、
を有する不揮発性半導体記憶装置であって、
隣り合う２本のワード線間において、
平面視で、前記２本のワード線及び隣り合う２本のビット線により画定された領域内の半導体基板の表面に溝が形成され、
前記溝の底部にチャネルストップ拡散層が形成され、
各ワード線の側方に前記溝の底部まで延びるサイドウォールが形成され、
前記溝内に絶縁膜が埋め込まれていることを特徴とする不揮発性半導体記憶装置。
【００９１】
（付記４）  前記溝は、平面視で、前記ワード線に整合するようにして形成されていることを特徴とする付記３に記載の不揮発性半導体記憶装置。
【００９２】
（付記５）  前記溝は、平面視で、前記ワード線から離間して形成されていることを特徴とする付記３に記載の不揮発性半導体記憶装置。
【００９３】
（付記６）  前記ビット線上及び前記チャネルストップ拡散層の前記サイドウォールから露出した領域上に形成されたシリサイド膜を更に有することを特徴とする付記３乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
【００９４】
（付記７）  前記チャネルストップ拡散層が前記溝の側部にも形成されていることを特徴とする付記１乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
【００９５】
（付記８）  ＮＯＲ型のフラッシュメモリであることを特徴とする付記１乃至７のいずれか１項に記載の不揮発性半導体記憶装置。
【００９６】
（付記９）  ＡＮＤ型のフラッシュメモリであることを特徴とする付記１乃至７のいずれか１項に記載の不揮発性半導体記憶装置。
【００９７】
（付記１０）  半導体基板上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記ワード線の側方に第３の絶縁膜からなるサイドウォールを形成する工程と、
前記第１の絶縁膜、前記第２の絶縁膜及びサイドウォールをマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【００９８】
（付記１１）  半導体基板上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記ワード線の側方に前記溝の底部まで延びる第３の絶縁膜からなるサイドウォールを形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【００９９】
（付記１２）  半導体基板上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記導電層及び前記第２の絶縁膜を覆うと共に、平面視で、隣り合う２本のワード線間で前記２本のワード線から離間した領域に開口部が形成されたレジスト膜を形成する工程と、
前記第１の絶縁膜及び前記レジスト膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【０１００】
（付記１３）  半導体基板上にトンネル絶縁膜を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、前記複数本のビット線上に第１の絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記第１の絶縁膜上にフローティングゲートを形成する工程と、
前記フローティングゲート上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記ワード線の側方に第３の絶縁膜からなるサイドウォールを形成する工程と、
前記第１の絶縁膜、前記第２の絶縁膜及びサイドウォールをマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【０１０１】
（付記１４）  半導体基板上にトンネル絶縁膜を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記第１の絶縁膜上にフローティングゲートを形成する工程と、
前記フローティングゲート上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記ワード線の側方に前記溝の底部まで延びる第３の絶縁膜からなるサイドウォールを形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【０１０２】
（付記１５）  前記サイドウォールを形成する工程と前記第４の絶縁膜を埋め込む工程との間に、
前記第２の絶縁膜を除去する工程と、
前記ワード線上にシリサイド膜を形成する工程と、
を有することを特徴とする付記１１又は１４に記載の不揮発性半導体記憶装置の製造方法。
【０１０３】
（付記１６）  前記サイドウォールを形成する工程は、
全面に前記第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を異方性エッチングすると共に、前記第１の絶縁膜を除去する工程と、
を有することを特徴とする付記１１又は１４に記載の不揮発性半導体記憶装置の製造方法。
【０１０４】
（付記１７）  前記第３の絶縁膜を異方性エッチングすると共に、前記第１の絶縁膜を除去する工程と前記第４の絶縁膜を埋め込む工程との間に、
前記第２の絶縁膜を除去する工程と、
前記ワード線上、前記ビット線上及び前記チャネルストップ拡散層の前記サイドウォールから露出した領域上にシリサイド膜を形成する工程と、
を有することを特徴とする付記１６に記載の不揮発性半導体記憶装置の製造方法。
【０１０５】
（付記１８）  半導体基板上にトンネル絶縁膜を形成する工程と、
前記半導体基板の表面に拡散層からなる複数本のビット線を形成する工程と、
前記複数本のビット線上に第１の絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記第１の絶縁膜上にフローティングゲートを形成する工程と、
前記フローティングゲート上に順次積層された第１の酸化膜、窒化膜及び第２の酸化膜からなる積層体を形成する工程と、
全面に導電層及び第２の絶縁膜を順次形成する工程と、
前記導電層及び前記第２の絶縁膜を、平面視で、前記複数本のビット線と交差する複数本のワード線の平面形状に加工する工程と、
前記導電層及び前記第２の絶縁膜を覆うと共に、平面視で、隣り合う２本のワード線間で前記２本のワード線から離間した領域に開口部が形成されたレジスト膜を形成する工程と、
前記第１の絶縁膜及び前記レジスト膜をマスクとして前記半導体基板の表面をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【０１０６】
（付記１９）  前記チャネルストップ拡散層を形成する工程と前記第４の絶縁膜を埋め込む工程との間に、
前記第２の絶縁膜を除去する工程と、
前記ワード線上にシリサイド膜を形成する工程と、
を有することを特徴とする付記１２又は１８に記載の不揮発性半導体記憶装置の製造方法。
【０１０７】
（付記２０）  前記チャネルストップ拡散層を形成する工程と前記第４の絶縁膜を埋め込む工程との間に、
前記第１の絶縁膜を除去する工程と、
前記第２の絶縁膜を除去する工程と、
前記ワード線上、前記ビット線上及び前記チャネルストップ拡散層の前記サイドウォールから露出した領域上にシリサイド膜を形成する工程と、
を有することを特徴とする付記１２又は１８に記載の不揮発性半導体記憶装置の製造方法。
【０１０８】
（付記２１）  半導体基板と、前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、を有する不揮発性半導体記憶装置を製造する方法であって、
前記複数本のビット線上及び前記複数本のワード線上に絶縁膜を形成しておき、前記絶縁膜をマスクとして前記半導体基板をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【０１０９】
（付記２２）  半導体基板と、前記半導体基板の表面に形成された拡散層からなる複数本のビット線と、前記半導体基板の上方に形成された導電層からなり、平面視で、前記複数本のビット線と交差する複数本のワード線と、を有する不揮発性半導体記憶装置を製造する方法であって、
前記複数本のビット線上に絶縁膜を形成し、前記複数本のワード線上にレジスト膜を形成しておき、前記絶縁膜及び前記レジスト膜をマスクとして前記半導体基板をエッチングすることにより、溝を形成する工程と、
前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程と、
前記溝内に第４の絶縁膜を埋め込む工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【０１１０】
（付記２３）  前記溝の底部にイオン注入によりチャネルストップ拡散層を形成する工程において、前記溝の側部にもイオン注入によりチャネルストップ拡散層を形成することを特徴とする付記１０乃至２２のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【０１１１】
【発明の効果】
以上詳述したように、本発明によれば、半導体基板をエッチングすることにより、溝を形成することができる。従って、その溝の底部にチャネルストップ拡散層を形成し、溝内に絶縁膜を埋め込むことにより、ビット線間に高い耐圧を確保することが可能である。また、その際のマスクを絶縁膜のみとすることにより、ワード線を微細に加工することができる。つまり、高い耐圧を確保しながら、微細化を可能にすることができる。更に、サイドウォールをマスクとして半導体基板をエッチングする場合には、エッチングの際に生じる半導体基板の損傷によるトランジスタ特性のばらつきを低く抑えることができる。更にまた、溝を形成した後に、その溝の側部にもチャネルストップ拡散層を形成する場合には、トランジスタのナロー効果（狭チャネル効果）を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）の構成を示すレイアウト図である。
【図２】本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリの構造を示す断面図である。
【図３】本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す断面図である。
【図４】同じく、本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す図であって、図３に示す工程の次工程を示す断面図である。
【図５】同じく、本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す図であって、図４に示す工程の次工程を示す断面図である。
【図６】同じく、本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す図であって、図５に示す工程の次工程を示す断面図である。
【図７】同じく、本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す図であって、図６に示す工程の次工程を示す断面図である。
【図８】同じく、本発明の第１の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す図であって、図７に示す工程の次工程を示す断面図である。
【図９】ＮＯＲ型フラッシュメモリの動作を示す模式図である。
【図１０】同じく、ＮＯＲ型フラッシュメモリの動作を示す模式図である。
【図１１】本発明の第２の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）の構成を示すレイアウト図である。
【図１２】本発明の第２の実施形態に係るＮＯＲ型フラッシュメモリの構造を示す断面図である。
【図１３】本発明の第２の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す断面図である。
【図１４】同じく、本発明の第２の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す図であって、図１３に示す工程の次工程を示す断面図である。
【図１５】同じく、本発明の第２の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す図であって、図１４に示す工程の次工程を示す断面図である。
【図１６】本発明の第３の実施形態に係る不揮発性半導体記憶装置（ＮＯＲ型フラッシュメモリ）の構成を示すレイアウト図である。
【図１７】本発明の第３の実施形態に係るＮＯＲ型フラッシュメモリの構造を示す断面図である。
【図１８】本発明の第３の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す断面図である。
【図１９】同じく、本発明の第３の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す図であって、図１８に示す工程の次工程を示す断面図である。
【図２０】同じく、本発明の第３の実施形態に係るＮＯＲ型フラッシュメモリを製造する方法を示す図であって、図１９に示す工程の次工程を示す断面図である。
【図２１】本発明の第４の実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモリ）の構成を示すレイアウト図である。
【図２２】本発明の第４の実施形態に係るＡＮＤ型フラッシュメモリの構造を示す断面図である。
【図２３】ＡＮＤ型フラッシュメモリの動作を示す模式図である。
【図２４】同じく、ＡＮＤ型フラッシュメモリの動作を示す模式図である。
【図２５】第４の実施形態の変形例を示す断面図である。
【図２６】本発明の第５の実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモリ）の構成を示すレイアウト図である。
【図２７】本発明の第５の実施形態に係るＡＮＤ型フラッシュメモリの構造を示す断面図である。
【図２８】本発明の第６の実施形態に係る不揮発性半導体記憶装置（ＡＮＤ型フラッシュメモリ）の構成を示すレイアウト図である。
【図２９】本発明の第６の実施形態に係るＡＮＤ型フラッシュメモリの構造を示す断面図である。
【図３０】ＮＯＲ（ノア）型フラッシュメモリの構成を示す回路図である。
【図３１】ＮＯＲ（ノア）型フラッシュメモリの構成を示すレイアウト図である。
【図３２】（ａ）は、図３１中のＩ−Ｉ線に沿った断面図、（ｂ）は、図３１中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図３１中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図３３】フラッシュメモリを製造する従来の方法を示す断面図である。
【図３４】同じく、フラッシュメモリを製造する従来の方法を示す図であって、図３３に示す工程の次工程を示す断面図である。
【図３５】同じく、フラッシュメモリを製造する従来の方法を示す図であって、図３４に示す工程の次工程を示す断面図である。
【図３６】同じく、フラッシュメモリを製造する従来の方法を示す図であって、図３５に示す工程の次工程を示す断面図である。
【図３７】同じく、フラッシュメモリを製造する従来の方法を示す図であって、図３６に示す工程の次工程を示す断面図である。
【図３８】ＡＮＤ（アンド）型フラッシュメモリの構成を示す回路図である。
【図３９】ＡＮＤ（アンド）型フラッシュメモリの構成を示すレイアウト図である。
【図４０】（ａ）は、図３９中のＩ−Ｉ線に沿った断面図、（ｂ）は、図３９中のＩＩ−ＩＩ線に沿った断面図、（ｃ）は、図３９中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４１】第３の従来例の構成を示す断面図である。
【図４２】第３の従来例に係るＡＮＤ型フラッシュメモリを製造する方法を示す断面図である。
【図４３】同じく、第３の従来例に係るＡＮＤ型フラッシュメモリを製造する方法を示す図であって、図４２に示す工程の次工程を示す断面図である。
【符号の説明】
１；半導体基板
２；ＯＮＯ膜
２ａ、２ｃ、５；シリコン酸化膜
２ｂ；シリコン窒化膜
３；レジスト膜
４；ビットライン拡散層
６；ワード線
７；チャネルストップ拡散層
８；サイドウォール
９；層間絶縁膜
１０；ビットラインコンタクト
１１；ワードラインコンタクト
１２；素子分離酸化膜
１３；トンネル酸化膜
１４；フローティングゲート
１５、２１、２３、２５、２６；溝
１６；フラッシュメモリセル
１７；熱酸化膜
２０；チャネル
２２；シリコン窒化膜
２４；コバルトシリサイド膜
【図１】
0003967193.tif 000002
【図２】
0003967193.tif 000003
【図３】
0003967193.tif 000004
【図４】
0003967193.tif 000005
【図５】
0003967193.tif 000006
【図６】
0003967193.tif 000007
【図７】
0003967193.tif 000008
【図８】
0003967193.tif 000009
【図９】
0003967193.tif 000010
【図１０】
0003967193.tif 000011
【図１１】
0003967193.tif 000012
【図１２】
0003967193.tif 000013
【図１３】
0003967193.tif 000014
【図１４】
0003967193.tif 000015
【図１５】
0003967193.tif 000016
【図１６】
0003967193.tif 000017
【図１７】
0003967193.tif 000018
【図１８】
0003967193.tif 000019
【図１９】
0003967193.tif 000020
【図２０】
0003967193.tif 000021
【図２１】
0003967193.tif 000022
【図２２】
0003967193.tif 000023
【図２３】
0003967193.tif 000024
【図２４】
0003967193.tif 000025
【図２５】
0003967193.tif 000026
【図２６】
0003967193.tif 000027
【図２７】
0003967193.tif 000028
【図２８】
0003967193.tif 000029
【図２９】
0003967193.tif 000030
【図３０】
0003967193.tif 000031
【図３１】
0003967193.tif 000032
【図３２】
0003967193.tif 000033
【図３３】
0003967193.tif 000034
【図３４】
0003967193.tif 000035
【図３５】
0003967193.tif 000036
【図３６】
0003967193.tif 000037
【図３７】
0003967193.tif 000038
【図３８】
0003967193.tif 000039
【図３９】
0003967193.tif 000040
【図４０】
0003967193.tif 000041
【図４１】
0003967193.tif 000042
【図４２】
0003967193.tif 000043
【図４３】
0003967193.tif 000044