(57)【特許請求の範囲】
【請求項１】
可変出力インピーダンスを有するバッファ回路（２０）であって、
前記バッファ回路（２０）の入力端子（３０）に結合された抵抗素子（３２）、
電源電圧端子に結合された第１の電流電極、制御電極、および前記バッファ回路（２０）の入力端子（３０）に結合された第２の電流電極を有する第１のトランジスタ（３３）、
前記抵抗素子（３２）の第１の端子に結合された第１の入力端子、基準電圧を受けるための第２の入力端子、および前記第１のトランジスタ（３３）の制御電極に結合された出力端子を有するフィードバック増幅器（４０）、
前記電源電圧端子に結合された第１の電流電極、前記フィードバック増幅器（４０）の出力端子に結合された制御電極、および第２の電流電極を有する第２のトランジスタ（３４）、
前記第２のトランジスタ（３４）の第２の電流電極に結合され入力電圧を受けるための入力端子、および前記入力電圧の電圧レベルに対応するデジタルコードを提供するための複数の出力端子を有するアナログ−デジタル変換器（２４）、そして
各々前記電源電圧端子に結合された第１の電流電極、前記デジタルコードの対応するビットの所定の論理状態に応じてデータ信号を受けるために選択的に結合される制御電極、そして前記出力ドライバ回路の出力端子に結合されて出力信号を提供するための第２の電流電極を有する、複数の２進重み付けトランジスタ（１５０，１５１，１５２）を有する出力ドライバ回路（５３）、
を具備することを特徴とする可変出力インピーダンスを有するバッファ回路（２０）。
【請求項２】
可変出力インピーダンスを有するバッファ回路（２０）であって、
第１の所定の入力電圧を提供するよう結合された抵抗器であって、該抵抗器は前記バッファ回路の外部に設けられかつ所望の出力インピーダンスの倍数の抵抗値を有するもの、
前記第１の所定の入力電圧を受けるための入力端子、および前記第１の所定の入力電圧の電圧レベルに対応するプルアップデジタルコードを提供するための複数の出力端子を有するプルアップアナログ−デジタル変換器（２２）、
第２の所定の入力電圧を受けるための入力端子、および前記第２の所定の入力電圧の電圧レベルに対応するプルダウンデジタルコードを提供するための複数の出力端子を有するプルダウンアナログ−デジタル変換器（２４）、そして
出力ドライバ回路（５３）であって、
各々第１の電源電圧端子に結合された第１の電流電極、前記プルアップデジタルコードの対応するビットの所定の論理状態に応じて第１のデータ信号を受けるよう選択的に結合される制御電極、そして出力端子に結合され出力信号をプルアップするための第２の電流電極を有する、複数の２進重み付けプルアップトランジスタ（１５０，１５１，１５２）、そして
各々第２の電源電圧端子に結合された第１の電流電極、前記プルダウンデジタルコードの対応するビットの所定の論理状態に応じて第２のデータ信号を受けるよう選択的に結合される制御電極、そして前記出力端子に結合され前記出力信号をプルダウンするための第２の電流電極を有する、複数の２進重み付けプルダウントランジスタ（１５３，１５４，１５５）、
を具備する前記出力ドライバ回路（５３）、
を具備することを特徴とする可変出力インピーダンスを有するバッファ回路（２０）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は一般的には回路に関し、かつより特定的には、可変出力インピーダンスを有する出力バッファ回路に関する。
【０００２】
【従来の技術】
マイクロプロセッサ、メモリ、その他のような、集積回路においては、信号は伝送ラインを使用して比較的長い距離にわたり導かれることがある。伝送ラインはデジタル信号を伝送するためにバス、プリント回路基板トレース、または他の形式の比較的長い金属ラインとすることができる。典型的には、プリント回路基板トレースは５０および７５オームの間の特性インピーダンスを有する。該伝送ラインの受信端、または遠端（ｆａｒ  ｅｎｄ）、は典型的には論理回路の入力に接続され、該論理回路は入力インピーダンスが伝送ラインの特性インピーダンスより高い。もし伝送ラインの遠端に結合されたインピーダンスが伝送ラインのインピーダンスと異なれば、信号は送信端へと反射し戻され、該信号をその論理状態に対して予定された定常状態の電圧をオーバシュートさせる。該信号は近端（ｎｅａｒ  ｅｎｄ）および遠端の間を何回も行き来して反射し、両方の端部において信号の発振的ふるまいを生じさせる。この反復される信号のオーバシュートおよびアンダーシュートは通常「リンギング」として知られ、かつその結果はノイズ耐性の低下、および信号が遠端において有効になり、かつ有効な状態に留まるようになるための時間が増大することになる。
【０００３】
【発明が解決しようとする課題】
伝送ラインの長さにわたり信号を「ドライブ」するのに充分な電流を提供するためにドライバ回路が使用される。ＣＭＯＳ（相補型金属酸化物半導体）ドライバ回路は一般に正電圧電源端子およびグランド端子の間に直列に接続されたＰチャネルトランジスタおよびＮチャネルトランジスタを含む。該トランジスタのゲートは入力信号を受け、かつ該ドライバ回路の出力端子は前記トランジスタの間に配置される。Ｐチャネルトランジスタは「プルアップ」トランジスタとして機能し、かつＮチャネルトランジスタは「プルダウン」トランジスタとして機能する。ドライバ回路の出力インピーダンスは該ドライバ回路が反射した信号を吸収しかつインギングを防止するために伝送ラインの特性インピーダンスと整合すべきである。これによってより落ちついた波形、良好なノイズ耐性および改善された信号タイミングマージンを生じる結果となる。しかしながら、ドライバ回路がドライブすることを要求される負荷インピーダンスは該ドライバ回路が導入される特定の用途に応じて変化する。
【０００４】
ＧＴＬ（ガニングトランシーバロジック：Ｇｕｎｎｉｎｇ  ｔｒａｎｓｃｅｉｖｅｒ  Ｌｏｇｉｃ）はますます普及しつつあるロジック形式である。ＧＴＬはよく知られたＥＣＬ（エミッタカップルドロジック）ロジック形式と比較し得る論理スイングを有する。しかしながら、ＧＴＬは比較的低い電力消費、高速度を有し、かつＣＭＯＳプロセスによって実施できる。ＧＴＬレベルのような、比較的低い論理スイングを有する論理レベルを使用する集積回路においては、小さな量のリンギングでもノイズ耐性が大幅に低下することがあり得る。また、例えばＣＭＯＳ論理レベル、と比較して信号タイミングのマージンが大幅に悪化することがある。
【０００５】
したがって、本発明の目的は、このような従来の装置の不都合を除去することにある。
【０００６】
【課題を解決するための手段】
一般に、本発明は調整可能な出力インピーダンスを有する出力バッファ回路を提供する。外部抵抗が該出力バッファ回路の入力とグランドに結合された電源電圧端子の間に接続される。前記抵抗は出力バッファの所望の出力インピーダンスの倍数の抵抗を有する。出力インピーダンスは前記抵抗にわたって検知された電圧レベルをアナログ−デジタル（Ａ／Ｄ）変換器を使用してデジタル符号に変換することにより調整される。該Ａ／Ｄ変換器はデジタル信号を２進カウンタに提供するための比較器を含む。前記２進カウンタは前記比較器からのデジタル信号に応じてカウントアップまたはカウントダウンを行ない外部抵抗の抵抗値と整合するよう２進重み付けされたトランジスタアレイの抵抗を調整する。前記カウンタからのデジタル符号はまた出力ドライバのインピーダンスを調整するために提供され、該出力ドライバは複数の２進重み付けプルアップトランジスタおよび２進重み付けプルダウントランジスタを有する。示された実施形態では、複数のプルアップトランジスタのための２進カウンタおよびプルアップＡ／Ｄ変換器ならびに複数のプルダウントランジスタのための２進カウンタおよびプルダウンＡ／Ｄ変換器がある。前記カウンタは出力バッファ回路の出力ノードに結合された、伝送ラインのような、負荷の特性インピーダンスに整合させるため前記プルアップトランジスタおよび前記プルダウントランジスタのドライブ強度およびインピーダンスを調整するために２進重み付けプルアップトランジスタおよび２進重み付けプルダウントランジスタの内の１つまたはそれ以上を選択するためにデジタル符号を提供する。
【０００７】
出力バッファ回路のインピーダンスを負荷の特性インピーダンスに整合させることにより反射された信号が吸収されるようにすることができ、したがってリンギングを防止する。この結果より落ちついた波形、良好なノイズ耐性、および改善された信号タイミングのマージンが得られる。また、前記出力バッファ回路の出力インピーダンスは外部抵抗の抵抗値を変えることにより容易に調整でき、出力バッファ回路を導入した集積回路メモリのような、集積回路が種々の負荷インピーダンスをドライブできるようにする。また、前記Ａ／Ｄ変換器はダイの温度および電源電圧の変化を補償するためにフィードバックを使用する。
【０００８】
【発明の実施の形態】
本発明は図１〜図６を参照することによりさらに完全に説明することができる。図１は、部分的ブロック図形式、部分的回路図形式、および部分的論理図形式で、本発明の一実施形態に係わる可変出力インピーダンスを有する出力バッファ回路２０を示す。出力バッファ回路２０はプルアップＡ／Ｄ変換器２２、プルダウンＡ／Ｄ変換器２４、プルアップレジスタ４９、プルダウンレジスタ５２、および出力ドライバ５３を含む。プルアップＡ／Ｄ変換器２２はＮチャネルソースフォロアトランジスタ３５，３７および３８、抵抗３６および３９、フィードバック増幅器４３、比較器４４、２進重み付けプルアップトランジスタアレイ４６、プルアップアービタ（ｐｕｌｌ−ｕｐ  ａｒｂｉｔｅｒ）４７、および８ビット２進カウンタ４８を含む。プルダウンＡ／Ｄ変換器２４はＮチャネルソースフォロワトランジスタ３３および３４、フィードバック増幅器４０、ローパスフィルタ４１、比較器４２、２進重み付けプルダウントランジスタアレイ４５、プルダウンアービタ（ｐｕｌｌ−ｄｏｗｎ  ａｒｂｉｔｅｒ）５０、および８ビット２進カウンタ５１を含む。
【０００９】
プルダウンＡ／Ｄ変換器２４においては、Ｎチャネルソースフォロワトランジスタ３３は“ＶＤＤ”と名付けられた電源電圧端子に接続されたドレイン（電流電極）、ゲート（制御電極）、および“ＺＱ”と名付けられた電圧を受けるためにパッド３０に接続されたソース（電流電極）を有する。抵抗３２はパッド３０に接続された第１の端子、および“ＶＳＳＥＸＴ”と名付けられた電源電圧端子に接続された第２の端子を有する。フィードバック増幅器４０はパッド３０に接続された第１の入力端子、“ＨＶＤＤＱ”と名付けられた基準電圧を受けるための第２の入力端子、および出力端子を有する。ローパスフィルタ４１はフィードバック増幅器４０の出力端子に接続された入力端子、およびＮチャネルトランジスタ３３のゲートに接続された出力端子を有する。Ｎチャネルトランジスタ３４はＶＤＤに接続されたドレイン、Ｎチャネルトランジスタ３３のゲートに接続されたゲート、およびノード１０１に接続されたソースを有する。比較器４２はＮチャネルトランジスタ３４のソースに接続された第１の入力端子、基準電圧ＨＶＤＤＱを受けるための第２の入力端子、および出力端子を有する。プルダウンアービタ５０は比較器４２の出力端子に接続された第１の入力端子、“ＩＣＬＫ”と名付けられたクロック信号を受けるための第２の入力端子、および出力端子を有する。８ビット２進カウンタ５１はプルダウンアービタ５０の出力端子に接続された第１の入力端子、クロック信号ＩＣＬＫを受けるための第２の入力端子、および“ＰＤＱ（０：７）”と名付けられたデジタルカウント値を提供するための複数の出力端子を有する。プルダウントランジスタアレイ４５はカウンタ５１の複数の出力端子に接続された複数の入力端子、および比較器４２の第１の入力に接続され“ＰＤＡＲＹ”と名付けられたプルダウンアレイ電圧を提供するための出力端子を有する。
【００１０】
プルアップＡ／Ｄ変換器２２においては、Ｎチャネルソースフォロワトランジスタ３５はＶＤＤに接続されたドレイン（電流電極）、Ｎチャネルトランジスタ３４のゲートに接続されたゲート（制御電極）、およびノード１０２に接続されたソース（電流電極）を有する。Ｎチャネルソースフォロワトランジスタ３７はＶＤＤに接続されたドレイン、ゲート、およびノード１０２においてＮチャネルトランジスタ３５のソースに接続されたソースを有する。抵抗３６はＮチャネルトランジスタ３５および３７のソースに接続された第１の端子、および“ＶＳＳ”と名付けられた電源電圧端子に接続された第２の端子を有する。フィードバック増幅器４３はＮチャネルトランジスタ３５および３７のソースに接続された第１の入力端子、および基準電圧ＨＶＤＤＱを受けるための第２の入力端子、およびＮチャネルトランジスタ３７のゲートに接続された出力端子を有する。Ｎチャネルソースフォロワトランジスタ３８はＶＤＤに接続されたドレイン、Ｎチャネルトランジスタ３７のゲートに接続されたゲート、およびノード１０３に接続されたソースを有する。抵抗３９はノード１０３においてＮチャネルトランジスタ３８のソースに接続された第１の端子、およびＶＳＳに接続された第２の端子を有する。比較器４４はＮチャネルトランジスタ３８のソースに接続された第１の入力端子、ＨＶＤＤＱを受けるための第２の入力端子、および出力端子を有する。プルアップアレイ４６は“ＶＤＤＱＣ”と名付けられた電圧を受けるための入力端子、“ＰＵＱ（０：７）”と名付けられたデジタルカウント値を受けるための複数の入力端子、および比較器４４の第１の入力端子に接続された出力端子を有する。プルアップアービタ４７は比較器４４の出力端子に接続された第１の入力端子、クロック信号ＩＣＬＫを受けるための第２の入力端子、および出力端子を有する。８ビット２進カウンタ４８はプルアップアービタ４７の出力端子に接続された第１の入力端子、クロック信号ＩＣＬＫを受けるための第２の入力端子、およびデジタルカウント値ＰＵＱ（０：７）を提供するための複数の出力端子を有する。
【００１１】
プルダウンレジスタ５２はカウンタ５１の複数の出力端子に接続された複数の入力端子、“Ｋ”と名付けられたクロック信号を受けるための入力端子、および“ＯＺＤ（０：７）”と名付けられたプルダウンレジスタード（ｒｅｇｉｓｔｅｒｅｄ）デジタルカウント値を提供するための複数の出力端子を有する。プルアップレジスタ４９はカウンタ４８の複数の出力端子に接続された複数の入力端子、クロック信号Ｋを受けるための入力端子、および“ＯＺＵ（０：７）”と名付けられたプルアップレジスタード（ｒｅｇｉｓｔｅｒｅｄ）デジタルカウント値を提供するための複数の出力端子を有する。出力ドライバ５３はプルアップレジスタ４９の複数の出力端子に接続された第１の複数の入力端子、プルダウンレジスタ５２の複数の出力端子に接続された第２の複数の入力端子、“Ｄ”と名付けられたデータ信号を受けるための第１の入力端子、“Ｄ＊”と名付けられたデータ信号を受けるための第２の入力端子、および「データ（ＤＡＴＡ）」と名付けられた出力信号を提供するための出力端子を有する。データ信号ＤおよびＤ＊は差動データ信号である。
【００１２】
出力バッファ回路２０は電圧をデジタル符号に変換するためにアナログ−デジタル（Ａ／Ｄ）変換器を使用する。該デジタル符号またはデジタルコードは出力バッファ回路２０によってドライブされる負荷のインピーダンスに整合するため出力バッファ回路２０の出力インピーダンスを調整するために出力ドライバのプルアップおよびプルダウントランジスタ双方の出力ドライブ強度を調整するために使用される。抵抗３２は外部抵抗でありかつ出力バッファ回路２０の入力端子に結合される。該抵抗は出力バッファの所望の出力インピーダンスの倍数となるよう選択される抵抗値を有する。例えば、もし伝送ラインのインピーダンスが５０オームであれば、抵抗３２の抵抗値は５０の５倍、または２５０オームとすることができる。
【００１３】
動作においては、出力バッファ回路２０は、伝送ラインのような、負荷をＧＴＬレベルで入力データ信号に応答してドライブする。出力ドライバ５３の出力インピーダンスは外部抵抗３２における検知された電圧レベルをデジタルコードに変換することにより調整される。該デジタルコードは複数の２進重み付けプルアップトランジスタの内の少なくとも１つおよび複数の２進重み付けプルダウントランジスタの内の少なくとも１つを選択して出力ドライバ５３（図６を参照）のドライブ強度を調整する。プルアップドライブ強度は出力ドライバ５３の前記複数の２進重み付けプルアップトランジスタの間で選択するためにプルアップＡ／Ｄ変換器２２を使用してセットされる。プルダウンドライブ強度は出力ドライバ５３の前記複数の２進重み付けプルダウントランジスタの間で選択するためにプルダウンＡ／Ｄ変換器２４を使用してセットされる。
【００１４】
フィードバック増幅器４０、ローパスフィルタ４１、およびＮチャネルトランジスタ３３はフィードバック増幅器４０の第１の入力端子における電圧を基準電圧ＨＶＤＤＱに整合させるために使用される。フィードバック増幅器４０の入力端子の電圧を基準電圧ＨＶＤＤＱにセットすることにより、Ｎチャネルトランジスタ３３をとおる比較的一定の電流がＮチャネルトランジスタ３４をとおる比較的一定の電流を生じさせる。Ｎチャネルトランジスタ３４をとおりプルダウンアレイ４５に流れる電流はノード１０１に電圧を生じさせる。ノード１０１の電圧ＰＤＡＲＹは比較器４２の第１の入力端子に提供される。比較器４２は基準電圧ＨＶＤＤＱに対し電圧ＰＤＡＲＹの相対振幅の比較を行なう。もしノード１０１の電圧が基準電圧ＨＶＤＤＱより大きければ、比較器４２からの論理ハイの出力信号がプルダウンアービタ５０に提供されてカウンタ５１がＰＤＱ（０：７）の値を１だけ増大するようにさせる。これはプルダウンアレイ４５の抵抗を減少させ、したがって電圧ＰＤＡＲＹの振幅を低減する。カウンタ５１はプルダウンアレイ４５において抵抗値が所定の許容範囲内で抵抗３２の抵抗値に整合するまでカウントアップを行なう。２進カウンタ５０は同期カウンタである。したがって、プルダウンアービタ５０がカウンタ５１によって受信された信号をクロック信号ＩＣＬＫに同期させるために使用される。他の実施形態では、もし２進カウンタが同期的なものでなければ、アービタ４７および５０は必要ではなくなる。
【００１５】
もし電圧ＰＤＡＲＹが依然として電圧ＨＶＤＤＱより大きければ、比較器４２の出力信号は論理ハイの電圧でありカウンタ５１を１だけカウントアップさせ、プルダウンアレイ４５の抵抗を低下させ、したがって電圧ＰＤＡＲＹを低下させる。カウンタ５１の出力ビットはプルダウンアレイ４５の抵抗を低減するためにプルダウンアレイ４５に与えられる。ＰＤＱ（０：７）のデジタル値もまたプルダウンレジスタ５２に提供される。クロック信号Ｋに応答して、プルダウンレジスタ５２は登録されたまたはレジスタード（ｒｅｇｉｓｔｅｒｅｄ）カウント値ＯＺＤ（０：７）を提供しプルダウントランジスタの出力インピーダンスを調整する。登録されたカウント値ＯＺＤ（０：７）は前記カウント値ＰＤＱ（０：７）に対応する。比較器４２は電圧ＰＤＡＲＹが基準電圧ＨＶＤＤＱに等しくなるまでＨＶＤＤＱに対してＰＤＡＲＹの比較を続ける。
【００１６】
逆に、もし電圧ノード１０１が基準電圧ＨＶＤＤＱより低ければ、比較器４２からの論理ローの出力信号がプルダウンアービタ５０に提供されてカウンタ５１にＰＤＱ（０：７）の値を１だけ低減させる。これはプルダウンアレイ４５の抵抗を増大させ、したがって電圧ＰＤＡＲＹの振幅を増大させる。カウンタ５１はプルダウンアレイ４５において抵抗値が所定の許容範囲内で抵抗３２の抵抗値と整合する値に到達するまでカウントダウンを行なう。２進カウンタ４８および５１は伝統的な８ビット同期カウンタであり２進数００００００００および１１１１１１１１の間でカウントアップおよびカウントダウンを行なうことができるものであるが上限および下限に到達したとき循環（ｗｒａｐ  ａｒｏｕｎｄ）しない。
【００１７】
また、出力バッファ回路２０は出力データ信号をＧＴＬレベルでドライブするから、基準電圧ＨＶＤＤＱはＶＤＤＱに提供される電源電圧のほぼ半分である。ＶＤＤＱは出力ドライバ５３のための電源端子である。もしＶＤＤが３．０ボルトであれば、ＶＤＤＱは１．２ボルトでありかつＨＶＤＤＱは約０．６ボルトである。ＶＤＤＱＣはＶＤＤＱのローパスろ波されたものであり、かつしたがって約１．２ボルトに等しい。他の実施形態では、電源および基準電圧レベルは異なるものとすることができる。
【００１８】
プルダウンＡ／Ｄ変換器２４が出力ドライバ５３の前記複数のプルダウントランジスタのドライブ強度を調整するのと同時に、プルアップＡ／Ｄ変換器２２は出力ドライバ５３の前記複数のプルアップトランジスタのドライブ強度を調整している。プルアップＡ／Ｄ変換器２２はプルダウンＡ／Ｄ変換器２４と同様に動作する。Ｎチャネルトランジスタ３５および３７を流れる電流は抵抗３６の間に所定の電圧降下を生じさせる。ノード１０２において結果として生じる所定の電圧はフィードバック増幅器４３の第１の入力端子に提供される。
【００１９】
フィードバック増幅器４３はノード１０２の電圧を基準電圧ＨＶＤＤＱと比較し、かつ出力信号をＮチャネルトランジスタ３７および３８のゲートに提供してノード１０２の電圧をほぼ基準電圧ＨＶＤＤＱに等しくなるよう調整する。フィードバック増幅器４３は図２に示されるフィードバック増幅器４０と同様のものである。Ｎチャネルトランジスタ３７を流れる電流はＮチャネルトランジスタ３８を流れる電流を比較的一定のものにし、それによってノード１０３に抵抗３９における電圧降下を生じさせる。抵抗３６および３９は整合した抵抗であり、かつ抵抗３６および３９の抵抗値は示された実施形態ではほぼ等しい。抵抗３６および３９の値はＮチャネルトランジスタ３７が全ての動作条件および全てのプロセスのコーナー条件に対してノード１０２を基準電圧ＨＶＤＤＱに等しくするのに充分な電流をドライブするように選択される。“ＰＵＡＲＹ”と名付けられた、ノード１０３の電圧は２進重み付けプルアップアレイ４６および抵抗３９の電圧降下の関数であり、かつ比較器４４の第１の入力端子に提供される。プルアップアレイ４６によってドライブされる電流は電圧ＰＵＡＲＹが基準電圧ＨＶＤＤＱに整合するためにＮチャネルトランジスタ３５と同じ電流をドライブしなければならない。比較器４４は電圧ＰＵＡＲＹを基準電圧ＨＶＤＤＱと比較し、かつそれに応じて、アービタ４７を介してデジタルカウント信号を２進カウンタ４８に提供する。比較器４４は、図３に示された、比較器４２と同様のものである。
【００２０】
もし電圧ＰＵＡＲＹが基準電圧ＨＶＤＤＱより大きければ、比較器４４は論理ハイの電圧を提供してカウンタ４８をカウントダウンさせる。デジタルカウント値ＰＵＱ（０：７）はプルアップアレイ４６に提供されてプルアップアレイ４６の実効抵抗を増大させ、したがって電圧ＰＵＡＲＹの振幅を低減する。デジタルカウント値ＰＵＱ（０：７）もまたプルアップレジスタ４９に提供される。レジスタ４９はクロック信号Ｋに応答して登録されたデジタルカウント値ＯＺＵ（０：７）を出力ドライバ５３の複数のプルアップトランジスタに提供し出力ドライバ５３のプルアップ出力インピーダンスを調整する。該プルアップインピーダンスはＰＵＡＲＹが基準電圧ＨＶＤＤＱに等しい場合に整合される。
【００２１】
もし電圧ＰＵＡＲＹが基準電圧ＨＶＤＤＱより小さければ、比較器４４は論理ローの電圧をプルアップアービタ４７をとおしてカウンタ４８に提供し２進カウンタ４８をカウントアップさせ、プルアップアレイ４６の実効抵抗を低減し、かつある増分量だけ電圧ＰＵＡＲＹを増大させる。デジタルカウント値ＰＵＱ（０：７）が増分され、かつ対応する登録されたデジタルカウント値ＯＺＵ（０：７）がクロック信号Ｋに応答して増分される。該登録されたデジタルカウント値ＯＺＵ（０：７）は出力ドライバ５３に提供されて出力ドライバ５３の前記複数の２進重み付けプルアップトランジスタのインピーダンスを調整する。上に述べたように、出力ドライバ５３はＧＴＬレベルで信号を提供するためのものである。ＧＴＬはＥＣＬ（エミッタカップルドロジック）に比較し得る論理スイングを有する。ＧＴＬに対する論理ハイレベルの電圧は１．１４および１．２６ボルトの間に等しくすることができる。論理ローレベルの電圧はゼロボルトに等しくすることができる。他の実施形態では、出力ドライバ５３は、ＣＭＯＳ，ＥＣＬまたはＴＴＬ（トランジスタ−トランジスタロジック）のような、他の論理レベルで信号を提供することができる。
【００２２】
出力バッファ回路２０は比較的小さなスイング論理レベルを使用したシステムにおいて動作することを意図したものであるから、特にノイズの影響を低減することが重要である。ローパスフィルタ４１は内部電源電圧端子ＶＳＳおよび外部電源電圧端子ＶＳＳＥＸＴの間で高周波ノイズをろ波除去し、この場合ＶＳＳは内部グランドでありかつＶＳＳＥＸＴは外部グランドに接続されている。前記高周波ノイズはＮチャネルトランジスタ３３，３４および３５のゲート電圧によりかつ、集積回路上の他の回路からのような、他の発生源によって導入される。ローパスフィルタ４１はまたフィードバック増幅器４０の出力端子からフィードバック増幅器４０の第１の入力端子への間のフィードバックループに安定性を加える。さらに、フィードバック増幅器４０および４３によって提供されるフィードバックはまたＮチャネルトランジスタ３３，３４，３５，３７および３８を通る電流に影響を与え得るダイの温度および供給電圧の変化に対して補償を行なう。図示された実施形態では、抵抗３２はＶＳＳＥＸＴを通して外部グランドに接続されていることに注意を要する。しかしながら、他の実施形態では、抵抗３２は該抵抗３２を内部グランド（ＶＳＳ）に結合するためにパッド３０および他のパッド（図示せず）の間に結合し、ＶＳＳからＶＳＳＥＸＴへのノイズの問題を除去することができる。ＶＤＤＱＣおよび基準電圧ＨＶＤＤＱにおける電源ノイズはローパスフィルタ（図示せず）およびＶＤＤＱをＶＤＤＱＣおよびＨＶＤＤＱに変換するために使用される回路中の単一利得増幅器（図示せず）を通してろ波除去しＶＤＤＱを通過させる。
【００２３】
内部ＶＤＤノイズはカレントミラーとして接続されたＰチャネルトランジスタを使用する代わりにソースフォロワ構成のＮチャネルトランジスタ３３，３４，３５，３７および３８を使用することにより低減される。もしソースフォロワ構成のＮチャネルトランジスタのドレイン電圧ＶＤががゲート電圧ＶＧからしきい値電圧ＶＴを減算したものより小さければ、ＶＧの変調によってソース電圧ＶＳに変調を生じさせ、かつＮチャネルトランジスタは比較的貧弱な電源ノイズ排除を有することになる。しかしながら、もしＶＤがＶＧからＶＴを減算したものより大きければ、ＶＤの変調はソースによって排除され、その結果比較的良好な電源ノイズ排除が得られる。したがって、Ｎチャネルトランジスタ３３，３４，３５，３７および３８はＶＧ−ＶＴより大きなＶＤによって動作する。Ｎチャネルトランジスタ３３，３４，３５，３７および３８に対するボディタイ（ｂｏｄｙｔｉｅｓ）（図示せず）はさらにＶＧ−ＶＴを低減するためにＶＳＳに接続されることに注意を要する。
【００２４】
図２は、回路図形式で、図１のフィードバック増幅器４０を示す。フィードバック増幅器４０は差動増幅器６０、レベルシフト回路６１および６２、Ｐチャネルトランジスタ７９、および抵抗８０を含む。差動増幅器６０はＰチャネルトランジスタ６３および６４、ＮＰＮトランジスタ６５および６６、そして抵抗６７を含む。レベルシフト回路６１はＰチャネルトランジスタ７５および７６、ＮＰＮトランジスタ７０、およびＮチャネルトランジスタ７１を含む。レベルシフト回路６２はＰチャネルトランジスタ７７および７８、ＮＰＮトランジスタ７２、およびＮチャネルトランジスタ７３を含む。
【００２５】
Ｐチャネルトランジスタ６３はＶＤＤに接続されたソース、および一緒に接続されたゲートおよびドレインを有する。Ｐチャネルトランジスタ６４はＶＤＤに接続されたソース、Ｐチャネル６３のゲートに接続されたゲート、およびドレインを有する。ＮＰＮトランジスタ６５はＰチャネルトランジスタ６３のドレインに接続されたコレクタ、ベース、およびエミッタを有する。ＮＰＮトランジスタ６６はＰチャネルトランジスタ６４のドレインに接続されたコレクタ、ベース、およびＮＰＮトランジスタ６５のエミッタに接続されたエミッタを有する。抵抗６７はＮＰＮトランジスタ６５および６６のエミッタに接続された第１の端子、およびＶＳＳに接続された第２の端子を有する。ＮＰＮトランジスタ７０はＶＤＤに接続されたコレクタ、ベース、およびＮＰＮトランジスタ６５のベースに接続されたエミッタを有する。Ｎチャネルトランジスタ７１はＮＰＮトランジスタ７０のエミッタに接続されたドレイン、バイアス電圧ＮＢＩＡＳを受けるためのゲート、およびＶＳＳに接続されたソースを有する。ＮＰＮトランジスタ７２はＶＤＤに接続されたコレクタ、ベース、およびＮＰＮトランジスタ６６のベースに接続されたエミッタを有する。Ｎチャネルトランジスタ７３はＮＰＮトランジスタ７２のエミッタに接続されたドレイン、バイアス電圧ＮＢＩＡＳを受けるためのゲート、およびＶＳＳに接続されたソースを有する。Ｐチャネルトランジスタ７５はＶＤＤに接続されたソース、バイアス電圧ＰＢＩＡＳを受けるためのゲート、およびＮＰＮトランジスタ７０のベースに接続されたドレインを有する。Ｎチャネルトランジスタ７６はＰチャネルトランジスタ７５のドレインに接続されたソース、電圧ＺＱを受けるためのゲート、およびＶＳＳに接続されたドレインを有する。Ｐチャネルトランジスタ７７はＶＤＤに接続されたソース、バイアス電圧ＰＢＩＡＳを受けるためのゲート、およびＮＰＮトランジスタ７２のベースに接続されたドレインを有する。Ｐチャネルトランジスタ７８はＰチャネルトランジスタ７７のドレインに接続されたソース、基準電圧ＨＶＤＤＱを受けるためのゲート、およびＶＳＳに接続されたドレインを有する。Ｐチャネルトランジスタ７９はＶＤＤに接続されたソース、ＮＰＮトランジスタ６６のコレクタに接続されたゲート、およびローパスフィルタ４１（図１）の入力端子に接続されたドレインを有する。抵抗８０はＰチャネルトランジスタ７９のドレインに接続された第１の端子、およびＶＳＳに接続された第２の端子を有する。
【００２６】
バイアス電圧ＰＢＩＡＳはＰチャネルトランジスタ７５および７７のゲートに供給されてＰチャネルトランジスタ７５および７７を比較的一定の電流源として機能させる。同様に、バイアス電圧ＮＢＩＡＳがＮチャネルトランジスタ７１および７３のゲートに供給されてＮチャネルトランジスタ７１および７３を比較的一定の電流源として機能させる。
【００２７】
動作においては、フィードバック増幅器４０は電圧ＺＱを基準電圧ＨＶＤＤＱと比較し、かつそれに応じて出力電圧をローパスフィルタ４１に提供する。レベルシフト回路６１および６２は電圧ＺＱおよびＨＶＤＤＱを、それぞれ、差動増幅器６０によって使用できるレベルにレベルシフトする。差動増幅器６０はＰチャネルトランジスタ６３および６４を負荷素子として使用した伝統的な差動増幅器である。電圧ＺＱが基準電圧ＨＶＤＤＱより低い場合は、ＮＰＮトランジスタ６５を通るよりも多くの電流がＮＰＮトランジスタ６６を通って流れ、かつ差動増幅器６０はローの電圧をＰチャネルトランジスタ７９のゲートに提供し、Ｐチャネルトランジスタ７９がより導通するようにさせる。Ｐチャネルトランジスタ７９のドレインはハイの電圧をローパスフィルタ４１（図１に示されている）の入力端子に提供する。抵抗８０はＮチャネルトランジスタ７９のドレイン電圧に対するレベルシフト機能を提供する。Ｎチャネルトランジスタ３３（図１）のゲート電圧が増大し、Ｎチャネルトランジスタ３３のドレイン−ソース電流を増大させ、それによって電圧ＺＱの電圧レベルを該電圧ＺＱがほぼ基準電圧ＨＶＤＤＱに等しくなるまで上昇させる。
【００２８】
もし電圧ＺＱが基準電圧ＨＶＤＤＱより高ければ、ＮＰＮトランジスタ６６より多くの電流がＮＰＮトランジスタ６５を通って流れ、差動増幅器６０は比較的ハイの電圧をＰチャネルトランジスタ７９のゲートに提供し、Ｐチャネルトランジスタ７９が実質的に非導通となるようにする。Ｐチャネルトランジスタ７９のドレインはローの電圧をローパスフィルタ４１の入力端子に提供する。Ｎチャネルトランジスタ３３のゲート電圧が低下し、Ｎチャネルトランジスタ３３のドレイン−ソース電流を減少させ、それによって電圧ＺＱの電圧レベルを該電圧ＺＱがほぼ基準電圧ＨＶＤＤＱに等しくなるまで低下させる。
【００２９】
図３は、電気回路図形式で、図１の比較器４２を示す。比較器４２は差動増幅器８５、Ｐチャネルトランジスタ９３，９４，９５，９６，１１７および１２０、Ｎチャネルトランジスタ１０５，１０７，１１２，１１４，１１６，１１８，１１９および１２１、ＮＰＮトランジスタ９９，１０６，１０９，１１１，１１３および１１５、そしてインバータ１２２〜１２４を含む。差動増幅器８５は抵抗８６および８７、ＮＰＮトランジスタ８８および８９、およびＮチャネルトランジスタ９０を含む。
【００３０】
抵抗８６はＶＤＤに接続された第１の端子、および第２の端子を有する。抵抗８７はＶＤＤに接続された第１の端子、および第２の端子を有する。ＮＰＮトランジスタ８８は抵抗８６の第２の端子に接続されたコレクタ、ベース、およびエミッタを有する。ＮＰＮトランジスタ８９は抵抗８７の第２の端子に接続されたコレクタ、ベース、およびＮＰＮトランジスタ８８のエミッタに接続されたエミッタを有する。Ｎチャネルトランジスタ９０はＮＰＮトランジスタ８８および８９のエミッタに接続されたドレイン、バイアス電圧ＮＢＩＡＳを受けるためのゲート、およびＶＳＳに接続されたソースを有する。Ｐチャネルトランジスタ９３はＶＤＤに接続されたソース、バイアス電圧ＰＢＩＡＳを受けるためのゲート、およびＮＰＮトランジスタ８８のベースに接続されたドレインを有する。Ｐチャネルトランジスタ９４はＰチャネルトランジスタ９３のドレインに接続されたソース、基準電圧ＨＶＤＤＱを受けるためのゲート、そしてＶＳＳに接続されたドレインを有する。Ｐチャネルトランジスタ９５はＶＤＤに接続されたソース、バイアス電圧ＰＢＩＡＳを受けるためのゲート、ＮＰＮトランジスタ８９のベースに接続されたドレインを有する。Ｐチャネルトランジスタ９６はＰチャネルトランジスタ９５のドレインに接続されたソース、プルダウンアレイ電圧ＰＤＡＲＹを受けるためのゲート、そしてＶＳＳに接続されたドレインを有する。ＮＰＮトランジスタ９９はＶＤＤに接続されたコレクタ、ＮＰＮトランジスタ８８のコレクタに接続されたベース、およびエミッタを有する。Ｎチャネルトランジスタ１０５はＮＰＮトランジスタ９９のエミッタに接続されたドレイン、バイアス電圧ＮＢＩＡＳを受けるためのゲート、そしてＶＳＳに接続されたソースを有する。ＮＰＮトランジスタ１０６はＶＤＤに接続されたコレクタ、ＮＰＮトランジスタ８９のコレクタに接続されたベース、およびエミッタを有する。Ｎチャネルトランジスタ１０７はＮＰＮトランジスタ１０６のエミッタに接続されたドレイン、バイアス電圧ＮＢＩＡＳを受けるよう接続されたゲート、そしてＶＳＳに接続されたソースを有する。
【００３１】
抵抗１０８はＶＤＤに接続された第１の端子、および第２の端子を有する。ＮＰＮトランジスタ１０９は抵抗１０８の第２の端子に接続されたコレクタ、ＮＰＮトランジスタ９９のエミッタに接続されたベース、およびエミッタを有する。Ｎチャネルトランジスタ１１２はＮＰＮトランジスタ１０９のエミッタに接続されたドレイン、バイアス電圧ＮＢＩＡＳを受けるためのゲート、およびＶＳＳに接続されたソースを有する。抵抗１１０はＶＤＤに接続された第１の端子、および第２の端子を有する。ＮＰＮトランジスタ１１１は抵抗１１０の第２の端子に接続されたコレクタ、ＮＰＮトランジスタ１０６のエミッタに接続されたベース、およびＮチャネルトランジスタ１１２のドレインに接続されたエミッタを有する。ＮＰＮトランジスタ１１３はＶＤＤに接続されたコレクタ、ＮＰＮトランジスタ１０９のコレクタに接続されたベース、およびエミッタを有する。Ｎチャネルトランジスタ１１４はＮＰＮトランジスタ１１３のエミッタに接続されたドレイン、バイアス電圧ＮＢＩＡＳを受けるためのゲート、およびＶＳＳに接続されたソースを有する。ＮＰＮトランジスタ１１５はＶＤＤに接続されたコレクタ、ＮＰＮトランジスタ１１１のコレクタに接続されたベース、およびエミッタを有する。Ｎチャネルトランジスタ１１６はＮＰＮトランジスタ１１５のエミッタに接続されたドレイン、バイアス電圧ＮＢＩＡＳを受けるためのゲート、およびＶＳＳに接続されたソースを有する。Ｐチャネルトランジスタ１１７はＶＤＤに接続されたソース、および一緒に接続されたゲートおよびドレインを有する。Ｎチャネルトランジスタ１１８はＰチャネルトランジスタ１１７のゲートおよびドレインに接続されたドレイン、ＮＰＮトランジスタ１１３のエミッタに接続されたゲート、およびソースを有する。Ｎチャネルトランジスタ１１９はＮチャネルトランジスタ１１８のソースに接続されたドレイン、バイアス電圧ＮＢＩＡＳを受けるためのゲート、およびＶＳＳに接続されたソースを有する。Ｐチャネルトランジスタ１２０はＶＤＤに接続されたソース、Ｐチャネルトランジスタ１１７のゲートに接続されたゲート、およびドレインを有する。Ｎチャネルトランジスタ１２１はＰチャネルトランジスタ１２０のドレインに接続されたドレイン、ＮＰＮトランジスタ１１５のエミッタに接続されたゲート、およびＮチャネルトランジスタ１１９のドレインに接続されたソースを有する。インバータ１２２，１２３および１２４はＰチャネルトランジスタ１２０のドレインとプルダウンアービタ５０の第１の入力端子の間に直列に接続されている。
【００３２】
バイアス電圧ＰＢＩＡＳはＰチャネルトランジスタ９３および９５のゲートに提供されて該Ｐチャネルトランジスタ９３および９５が比較的一定の電流源として機能するようにさせる。同様に、バイアス電圧ＮＢＩＡＳがＮチャネルトランジスタ９０，１０５，１０７，１１２，１１４，１１６および１１９のゲートに供給されて該Ｎチャネルトランジスタ９０，１０５，１０７，１１２，１１４，１１６および１１９を比較的一定の電流源として機能させる。
【００３３】
動作においては、比較器４２はフィードバック増幅器４０と同様に動作し、かつデジタル信号をアービタ５０を介して２進カウンタ５１に提供し該カウンタ５１をカウントアップまたはカウントダウンさせる。もしプルダウンアレイ電圧ＰＤＡＲＹが基準電圧ＨＶＤＤＱより高ければ、ＮＰＮトランジスタ８９のベース電圧はＮＰＮトランジスタ８８のベース電圧よりも相対的に高く、かつより多くの電流が差動増幅器８５のＮＰＮトランジスタ８８よりもＮＰＮトランジスタ８９を通って流れる。ＮＰＮトランジスタ１０６のベース電圧は低下し、ＮＰＮトランジスタ１１１のベース電圧を低下させる。抵抗１０８および１１０はＮＰＮトランジスタ１０９および１１１からなる差動対のための負荷素子として機能する。ＮＰＮトランジスタ１１５のベース電圧は増大し、Ｎチャネルトランジスタ１２１のゲートの電圧を増大させる。インバータ１２２の入力端子の電圧は論理ローの電圧へと低下し、かつ直列接続されたインバータ１２２，１２３および１２４はアービタ５０にバッファリングされた論理ハイの電圧を提供する。差動増幅器８５は負荷素子として作用する抵抗８６および８７を有する伝統的な差動増幅器である。
【００３４】
もしプルダウンアレイ電圧ＰＤＡＲＹが基準電圧ＨＶＤＤＱより低ければ、ＮＰＮトランジスタ８８のベース電圧はＮＰＮトランジスタ８９のベース電圧より高く、かつより多くの電流が差動増幅器８５のＮＰＮトランジスタ８５よりもＮＰＮトランジスタ８８を通って流れる。ＮＰＮトランジスタ１０６のベース電圧が増大し、ＮＰＮトランジスタ１１１のベース電圧を増大させる。ＮＰＮトランジスタ１１５のベース電圧は低下し、Ｎチャネルトランジスタ１２１のゲート電圧を低下させる。インバータ１２２の入力端子の電圧は論理ハイの電圧へと増大し、かつ直列接続されたインバータ１２２，１２３および１２４はバッファリングされた論理ローの電圧をアービタ５０に提供する。
【００３５】
図４は、電気回路図形式で、図１のプルダウン２進重み付けトランジスタアレイ４５を示す。プルダウン２進重み付けトランジスタアレイ４５はＮチャネルトランジスタ１３０，１３１，１３２および１３３、直列接続されたＮチャネルトランジスタ１３４、直列接続されたＮチャネルトランジスタ１３５、直列接続されたＮチャネルトランジスタ１３６、および直列接続されたＮチャネルトランジスタ１３７を含む。
【００３６】
Ｎチャネルトランジスタ１３０はノード１０１に接続されたドレイン、デジタルカウント値ビットＰＤＱ７を受けるためのゲート、およびＶＳＳに接続されたソースを有する。Ｎチャネルトランジスタ１３１はノード１０１に接続されたドレイン、デジタルカウント値ビットＰＤＱ６を受けるためのゲート、およびＶＳＳに接続されたソースを有する。Ｎチャネルトランジスタ１３２はノード１０１に接続されたドレイン、デジタルカウント値ビットＰＤＱ５を受けるためのゲート、およびＶＳＳに接続されたソースを有する。Ｎチャネルトランジスタ１３３はノード１０１に接続されたドレイン、デジタルカウント値ビットＰＤＱ４を受けるためのゲート、およびＶＳＳに接続されたソースを有する。直列接続されたＮチャネルトランジスタ１３４はノード１０１とＶＳＳの間に接続されている。直列接続されたＮチャネルトランジスタ１３４のの各々のゲートはデジタルカウント値ビットＰＤＱ３を受けるためのものである。直列接続されたＮチャネルトランジスタ１３５はノード１０１とＶＳＳの間に接続されている。各々の直列接続されたＮチャネルトランジスタ１３５のゲートはデジタルカウント値ビットＰＤＱ２を受けるためのものである。直列接続されたＮチャネルトランジスタ１３６はノード１０１とＶＳＳの間に接続されている。各々の直列接続されたＮチャネルトランジスタ１３６のゲートはデジタルカウント値ビットＰＤＱ１を受けるためのものである。直列接続されたＮチャネルトランジスタ１３７はノード１０１とＶＳＳの間に接続されている。各々の直列接続されたＮチャネルトランジスタ１３７のゲートはデジタルカウント値ビットＰＤＱ０を受けるためのものである。ノード１０１は前記デジタルカウント値ＰＤＱ（０：７）の関数としてプルダウンアレイ電圧ＰＤＡＲＹを提供する。
【００３７】
プルダウン２進重み付けトランジスタアレイ４５のＮチャネルトランジスタはデジタルカウント値ＰＤＱ（０：７）の値に依存してノード１０１とＶＳＳの間に調整可能なインピーダンスを提供するよう寸法が与えられている。ノード１０１とＶＳＳの間のインピーダンスは増大するデジタルカウント値に対して低減され、かつデジタルカウント値の低減に対して増大される。
【００３８】
図５は、電気回路図形式で、図１のプルアップ２進重み付けトランジスタアレイ４６を示す。プルアップ２進重み付けトランジスタアレイ４６はＮチャネルトランジスタ１４０，１４１，１４２，１４３および１４４、直列接続されたＮチャネルトランジスタ１４５、直列接続されたＮチャネルトランジスタ１４６、および直列接続されたＮチャネルトランジスタ１４７を含む。Ｎチャネルトランジスタ１４０はＶＤＤＱＣに接続されたドレイン、デジタルカウント値ビットＰＵＱ７を受けるためのゲート、およびノード１０３に接続されたソースを有する。Ｎチャネルトランジスタ１４１はＶＤＤＱＣに接続されたドレイン、デジタルカウント値ビットＰＵＱ６を受けるためのゲート、およびノード１０３に接続されたソースを有する。Ｎチャネルトランジスタ１４２はＶＤＤＱＣに接続されたドレイン、デジタルカウント値ビットＰＵＱ５を受けるためのゲート、およびノード１０３に接続されたソースを有する。Ｎチャネルトランジスタ１４３はＶＤＤＱＣに接続されたドレイン、デジタルカウント値ビットＰＵＱ４を受けるためのゲート、およびノード１０３に接続されたソースを有する。Ｎチャネルトランジスタ１４４はＶＤＤＱＣに接続されたドレイン、デジタルカウント値ビットＰＵＱ３を受けるためのゲート、およびノード１０３に接続されたソースを有する。
【００３９】
直列接続されたＮチャネルトランジスタ１４５はＶＤＤＱＣとノード１０３の間に接続されている。各々の直列接続されたＮチャネルトランジスタ１４５のゲートはデジタルカウント値ビットＰＵＱ２を受けるためのものである。直列接続されたＮチャネルトランジスタ１４６はＶＤＤＱＣとノード１０３の間に接続されている。各々の直列接続されたＮチャネルトランジスタ１４６のゲートはデジタルカウント値ビットＰＵＱ１を受けるためのものである。直列接続されたＮチャネルトランジスタ１４７はＶＤＤＱＣとノード１０３の間に接続されている。各々の直列接続されたＮチャネルトランジスタ１４７のゲートはデジタルカウント値ビットＰＵＱ０を受けるためのものである。ノード１０３は前記デジタルカウント値ＰＵＱ（０：７）の関数としてプルアップアレイ電圧ＰＵＡＲＹを提供する。
【００４０】
プルアップ２進重み付けトランジスタアレイ４６のＮチャネルトランジスタは前記デジタルカウント値ＰＵＱ（０：７）の値に依存してＶＤＤＱＣおよびノード１０１の間で調整可能なインピーダンスを提供するような寸法とされる。プルダウン２進重み付けトランジスタアレイ４５と同様に、ＶＤＤＱＣおよびノード１０１の間のインピーダンスはデジタルカウント値の増大に対して低減され、かつデジタルカウント値の低減に対して増大される。
【００４１】
図６は、部分的電気回路図形式でかつ部分的論理図形式で、図１の出力ドライバ５３を示す。出力ドライバ５３はＮチャネルトランジスタ１５０，１５１および１５２を含む複数のＮチャネルプルアップトランジスタ、Ｎチャネルトランジスタ１５３，１５４および１５５を含む複数のＮチャネルプルダウントランジスタ、伝送ゲート１５７，１６０，１６３，１６７，１７１および１７５、Ｎチャネルトランジスタ１５９，１６２，１６５，１６９，１７３および１７７、そしてインバータ１５８，１６１，１６４，１６８，１７２および１７６を含む。Ｎチャネルプルアップトランジスタ１５０，１５１および１５２は入力データ信号Ｄおよびプルアップ制御信号ＯＺＵ（０：７）の受信に応じて出力データ信号ＤＡＴＡをプルアップするための複数の２進重み付けプルアップトランジスタを例示的に表わすものである。プルアップ制御信号ＯＺＵ（０：７）は出力ドライバ５３のプルアップトランジスタによりドライブされる負荷と共にインピーダンスを整合するために使用される。Ｎチャネルプルダウントランジスタ１５３，１５４および１５５は入力データ信号Ｄ＊およびプルダウン制御信号ＯＺＤ（０：７）の受信に応じて出力信号ＤＡＴＡをプルダウンするための複数の２進重み付けプルダウントランジスタを例示的に表わしている。プルダウン制御信号ＯＺＤ（０：７）は出力ドライバ５３のプルダウントランジスタによってドライブされる負荷とのインピーダンスの整合のために使用される。
【００４２】
Ｎチャネルプルアップトランジスタ１５０はＶＤＤＱに接続されたドレイン、伝送ゲート１５７を介して入力データ信号Ｄを受けるためのゲート、および出力端子１０５に接続されたソースを有する。プルアップ制御信号ＯＺＵ０は伝送ゲート１５７の伝導度を制御する。Ｎチャネルトランジスタ１５９はＮチャネルトランジスタ１５０のゲートに接続されたドレイン、インバータ１５８の出力端子に接続されたゲート、およびＶＳＳに接続されたソースを有する。
【００４３】
Ｎチャネルプルアップトランジスタ１５１はＶＤＤＱに接続されたドレイン、伝送ゲート１６０を介して入力データ信号Ｄを受けるためのゲート、および出力端子１０５に接続されたソースを有する。プルアップ制御信号ＯＺＵ１は伝送ゲート１６０の伝導度（ｃｏｎｄｕｃｔｉｖｉｔｙ）を制御する。Ｎチャネルトランジスタ１６２はＮチャネルトランジスタ１５１のゲートに接続されたドレイン、インバータ１６１の出力端子に接続されたゲート、およびＶＳＳに接続されたソースを有する。
【００４４】
Ｎチャネルプルアップトランジスタ１５２はＶＤＤＱに接続されたドレイン、伝送ゲート１６３を介して入力データ信号Ｄを受けるためのゲート、および出力端子１０５に接続されたソースを有する。プルアップ制御信号ＯＺＵ７は伝送ゲート１６３の伝導度を制御する。Ｎチャネルトランジスタ１６５はＮチャネルトランジスタ１５２のゲートに接続されたドレイン、インバータ１６４の出力端子に接続されたゲート、およびＶＳＳに接続されたソースを有する。
【００４５】
Ｎチャネルプルダウントランジスタ１５３は出力端子１０５に接続されたドレイン、入力データ信号Ｄ＊を伝送ゲート１６７を介して受けるためのゲート、およびＶＳＳに接続されたソースを有する。プルダウン制御信号ＯＺＤ０は伝送ゲート１６７の伝導度を制御する。Ｎチャネルトランジスタ１６９はＮチャネルトランジスタ１５３のゲートに接続されたドレイン、インバータ１６８の出力端子に接続されたゲート、およびＶＳＳに接続されたソースを有する。
【００４６】
Ｎチャネルプルダウントランジスタ１５４は出力端子１０５に接続されたドレイン、入力データ信号Ｄ＊を伝送ゲート１７１を介して受けるためのゲート、およびＶＳＳに接続されたソースを有する。プルダウン制御信号ＯＺＤ１は伝送ゲート１７１の伝導度を制御する。Ｎチャネルトランジスタ１７３はＮチャネルトランジスタ１５４のゲートに接続されたドレイン、インバータ１７２の出力端子に接続されたゲート、およびＶＳＳに接続されたソースを有する。
【００４７】
Ｎチャネルプルダウントランジスタ１５５は出力端子１０５に接続されたドレイン、入力データ信号Ｄ＊を伝送ゲート１７５を介して受けるためのゲート、およびＶＳＳに接続されたソースを有する。プルダウン制御信号ＯＺＤ７は伝送ゲート１７５の伝導度を制御する。Ｎチャネルトランジスタ１７７はＮチャネルトランジスタ１５５のゲートに接続されたドレイン、インバータ１７６の出力端子に接続されたゲート、およびＶＳＳに接続されたソースを有する。
【００４８】
出力ドライバ５３の伝送ゲートは結合素子として機能しかつプルアップデジタルカウント値ＯＺＵ（０：７）およびプルダウンデジタルカウント値ＯＺＤ（０：７）によってゲーティングされてノード１０５における出力インピーダンスをノード１０５に接続された負荷のインピーダンスに調整する。インバータ１５８，１６１，１６４，１６８，１７２および１７６はそれらの対応するデジタルカウント値を受けかつ前記伝送ゲートのＰチャネルトランジスタを対応するデジタルカウント値が論理ハイの電圧になったことに応じて導通させる。
【００４９】
【発明の効果】
出力ドライバ５３のノード１０５のインピーダンスを伝送ラインのインピーダンスに整合させることにより反射信号が吸収でき、したがってリンギングを防止する。これはより静かな波形、より良好なノイズ耐性、および改善された信号タイミングマージンを生じる結果となる。また、ノード１０５のインピーダンスは抵抗３２（図１）の抵抗値を変えることにより容易に調整可能であり、出力バッファ２０を導入した集積回路メモリのような、集積回路が種々の負荷インピーダンスをドライブできるようにする。
【００５０】
本発明が好ましい実施形態に関して説明されたが、当業者には本発明は種々の方法で変更できかつ上に特に示しかつ説明したもの以外の数多くの実施形態を取り得ることは明らかであろう。例えば、ソースフォロワＮチャネルトランジスタ３３，３４，３５，３７および３８は同様にノイズに対して敏感でない実施形態においてＰチャネルトランジスタと置き換えることができる。また、プルアップレジスタ４９およびプルダウンレジスタ５２は１つの多ビットレジスタの部分とすることができる。さらに、前記デジタルカウント値は集積回路上の数多くの出力ドライバ回路のインピーダンスを制御するために使用できる。したがって、添付の特許請求の範囲により本発明の真の精神および範囲内に入る発明の全ての変更をカバーすることを意図している。
【図面の簡単な説明】
【図１】図１は、本発明の１つの実施形態に係わる可変出力インピーダンスを有する出力バッファ回路を部分的にブロック図形式で、部分的に電気回路図形式で、かつ部分的に論理図形式で示す構成説明図である。
【図２】図１のプルダウンＡ／Ｄ変換器のフィードバック増幅器を示す電気回路図である。
【図３】図１のプルダウンＡ／Ｄ変換器の比較器を示す部分的電気回路図である。
【図４】図１のプルダウン２進重み付けトランジスタアレイを示す電気回路図である。
【図５】図１のプルダウン２進重み付けトランジスタアレイを示す電気回路図である。
【図６】図１の出力ドライバを、部分的に電気回路図形式でかつ部分的に論理図形式で示すブロック回路図である。
【符号の説明】
２０  出力バッファ回路
２２  プルアップＡ／Ｄ変換器
２４  プルダウンＡ／Ｄ変換器
３０  パッド
３２  抵抗
３３，３４  Ｎチャネルソースフォロワトランジスタ
３５，３７，３８  Ｎチャネルソースフォロワトランジスタ
３６，３９  抵抗
４０  フィードバック増幅器
４１  ローパスフィルタ
４２  比較器
４３  フィードバック増幅器
４４  比較器
４５  ２進重み付けプルダウントランジスタアレイ
４６  ２進重み付けプルアップトランジスタアレイ
４７  プルアップアービタ
４８  ８ビット２進カウンタ
４９  プルアップレジスタ
５０  プルダウンアービタ
５１  ８ビット２進カウンタ
５２  プルダウンレジスタ
５３  出力ドライバ
【図１】
0003871381.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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