(57)【特許請求の範囲】
【請求項１】
３値以上の書き込み状態を持つメモリセルと、
前記メモリセルに結合されたビット線と、
前記メモリセルに結合されたワード線と、
前記ワード線に結合され、前記ワード線に書き込み電圧を与えるワード線駆動回路と、
前記ビット線に結合されるとともに第１、第２、第３のバイアス回路を含み、少なくとも３つの論理レベルを持つ書き込みデータを記憶するビット線制御回路とを具備し、
前記ビット線制御回路は前記書き込みデータ及び制御信号に基づき、前記第１のバイアス回路を第１の期間活性化並びに第２の期間非活性化、前記第２、第３のバイアス回路を前記第２の期間活性化させて、前記第１、第２、第３のバイアス回路を選択的に活性化させ、
前記ワード線駆動回路が前記書き込み電圧を前記ワード線に与えている間、前記書き込みデータに従って、前記ビット線を少なくとも３つのバイアス状態のいずれか一つとし、前記第１、第２、第３のバイアス回路によりビット線に設定される電圧はそれぞれ第１の電圧、第２の電圧、第３の電圧であり、前記第１の期間に第１の電圧となったビット線の少なくとも一部は前記第２の期間にはフローティング状態となることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ビット線制御回路は、前記書き込みデータ及び制御信号に基づいて前記第１、第２、第３のバイアス回路を選択的に活性化させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線制御回路は、前記第２のバイアス回路を、前記第１の期間非活性化することを特徴とする請求項１及び請求項２いずれかに記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線制御回路は、前記第３のバイアス回路を、前記第１の期間非活性化することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記書き込みデータを記憶する少なくとも２つのデータ記憶回路を、さらに具備し、
前記少なくとも２つのデータ記憶回路は各々、バイナリデータを記憶することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記ビット線制御回路は、前記少なくとも２つのデータ記憶回路の一つに記憶されたバイナリデータに従って前記第２のバイアス回路を活性化させ、前記少なくとも２つのデータ記憶回路の他の一つに記憶されたバイナリデータに従って前記第３のバイアス回路を活性化させることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記ビット線制御回路は、少なくとも２組のバイナリデータで前記書き込みデータを記憶することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記ビット線制御回路は、少なくとも２組のバイナリデータの一つに従って前記第２、第３のバイアス回路を選択的に活性化させることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記ビット線制御回路は、前記第２のバイアス回路を、前記第１の期間非活性化することを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記ビット線制御回路は、前記第３のバイアス回路を、前記第１の期間非活性化することを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に多値記憶ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭの一つとして、高集積化が可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。ＮＡＮＤ型ＥＥＰＲＯＭは、ＮＡＮＤ型セルと呼ばれるメモリセルユニットを、ｐ型半導体基板（またはｐ型ウェル）にマトリクス状に配置したメモリセルアレイを有している。ＮＡＮＤ型セルは、互いに直列に接続された複数のメモリセルを有している。この互いに直列接続されたメモリセル群の一端は、第１の選択トランジスタを介してビット線に接続され、他端は第２の選択トランジスタを介してソース線に接続されている。ＮＡＮＤ型ＥＥＰＲＯＭでは、制御ゲートを共有する複数のメモリセルで“ページ”単位が構成され、“ページ”を構成するメモリセルを含むメモリユニットで“ブロック”単位が構成される。この“ブロック”は複数の“ページ”を含んでいる。そして、通常、データの消去は“ブロック”単位で行われ、書き込みと読み出しは“ページ”単位で行われる。
ＮＡＮＤ型ＥＥＰＲＯＭの動作は、次の通りである。
【０００３】
データの消去は、選択された“ブロック”内の全てのメモリセルに対して同時に行われる。データを消去するとき、全ての制御ゲートを０Ｖにし、ｐ型基板と選択トランジスタの選択ゲートを消去電圧（例えば２０Ｖ）とし、ビット線とソース線を浮遊状態とする。これにより、メモリセルの電荷蓄積部に蓄積されていた電子は、ｐ型基板に放出され、メモリセルのしきい値は０Ｖ以下とされる。
【０００４】
データの書き込みは、ビット線から最も離れている“ページ”に属しているメモリセルから順に行われる。データを書き込むとき、選択されたメモリセルの制御ゲートを書き込み電圧（例えば１８Ｖ）とする。さらに同一ブロックの非選択メモリセルの制御ゲートには書き込み制御ゲート電圧（例えば１０Ｖ）を、第１の選択トランジスタの選択ゲートには電源電圧（例えば５Ｖ）を印加する。ビット線には、書き込みデータに応じたビット線書き込み制御電圧を印加する。ビット線書き込み制御電圧が０Ｖとされると、選択されたメモリセルのチャネル電位が０Ｖとなり、書き込み電圧との電位差でメモリセルの電荷蓄積部に電子が注入され、しきい値が０Ｖ以上にシフトする。これにより、データ“１”が書き込まれる。一方、ビット線書き込み制御電圧が例えば電源電圧（例えば５Ｖ）とされると、選択されたメモリセルのチャネル電位は非選択メモリセルの制御ゲートとの容量カップリングによって書き込み制御ゲート電圧近く（〜８Ｖ）となる。例えばチャネル電位が８Ｖにされると、書き込み電圧との電位差が小さくされ、選択されたメモリセルの電荷蓄積部の電荷量を実質的に変化させずに済む。このため、消去状態が維持され、しきい値は０Ｖ以下のままとされる。この状態は、データ“０”を記憶している状態である。
【０００５】
読み出し動作は、選択されたメモリセルの制御ゲートを０Ｖ、同一ブロック内の全ての選択ゲートおよび非選択制御ゲートを電源電位ＶＣＣ（例えば５Ｖ）として行われる。選択メモリセルで電流が流れればデータ“０”、流れなければデータ“１”が記憶されている。
【０００６】
このようなＥＥＰＲＯＭでは、書き込み動作のときに、選択されたメモリセルに接続されるビット線に書き込みデータに応じてビット線書き込み制御電圧を転送する。
【０００７】
２値記憶式の場合は、書き込み動作のときに、データ“０”、または“１”に応じて、電源電位、または０Ｖをビット線に印加する。
【０００８】
また、多値（ｎ値）記憶式の場合は、書き込み動作のときに、データ“０”、“１”、“２”、…、“ｎ−１”に応じて、第１、２、・・・、ｎのビット線書き込み制御電圧を、ビット線に印加する。このようにｎ値書き込みデータに応じたビット線書き込み制御電圧をそれぞれ、ビット線に印加するためのビット線電圧制御回路が必要であり、回路構成が複雑で回路面積も大きい。
【０００９】
【発明が解決しようとする課題】
多値のデータを、メモリセルに書き込むときには、ビット線の電位を、ビット線書き込み制御電圧にする。ビット線書き込み制御電圧は、書き込むべき多値のデータごとに設定されていて、それぞれビット線電圧制御回路からビット線に与えられる。従来では、ビット線電圧制御回路が、ビット線書き込み制御電圧ごとに必要になっている。
【００１０】
以上のような事情により、ビット線に接続される回路、つまりカラム系回路の回路規模、特にビット線電圧制御回路の数が膨大なものとなって、高集積化のネックになっている。
【００１１】
この発明は、上記の事情に鑑み為されたもので、その目的は、カラム系回路の回路規模を、特にビット線電圧制御回路の数を減ずることによって小さくし、高集積化に適した不揮発性半導体記憶装置およびデータ書き込み方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る不揮発性半導体記憶装置は、３値以上の書き込み状態を持つメモリセルと、前記メモリセルに結合されたビット線と、前記メモリセルに結合されたワード線と、前記ワード線に結合され、前記ワード線に書き込み電圧を与えるワード線駆動回路と、前記ビット線に結合されるとともに第１、第２、第３のバイアス回路を含み、少なくとも３つの論理レベルを持つ書き込みデータを記憶するビット線制御回路とを具備し、前記ビット線制御回路は前記書き込みデータ及び制御信号に基づき、前記第１のバイアス回路を第１の期間活性化並びに第２の期間非活性化、前記第２、第３のバイアス回路を前記第２の期間活性化させて、前記第１、第２、第３のバイアス回路を選択的に活性化させ、前記ワード線駆動回路が前記書き込み電圧を前記ワード線に与えている間、前記書き込みデータに従って、前記ビット線を少なくとも３つのバイアス状態のいずれか一つとし、前記第１、第２、第３のバイアス回路によりビット線に設定される電圧はそれぞれ第１の電圧、第２の電圧、第３の電圧であり、前記第１の期間に第１の電圧となったビット線の少なくとも一部は前記第２の期間にはフローティング状態となることを特徴とする。
【００３２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
【００３３】
図１は、この発明の第１の実施の形態に係る多値記憶式ＥＥＰＲＯＭの構成を示す構成図である。
【００３４】
図１に示すように、メモリセルがマトリクス状に配置されて構成されるメモリセルアレイ１に対して、ロウ系回路２、カラム系回路３が設けられている。ロウ系回路２には、アドレスバッファ４から出力されたアドレス信号を受け、受けたアドレス信号に基いて、メモリセルアレイのロウを選択するロウデコーダと、ロウデコーダの出力に基いて、メモリセルアレイのワード線を駆動するワード線駆動回路とが含まれている。この実施の形態に係るようなＮＡＮＤ型ＥＥＰＲＯＭの場合、ワード線は、選択ゲート（ＳＧ）および制御ゲート（ＣＧ）を指し、ワード線駆動回路は、制御ゲート／選択ゲート駆動回路と称される。制御ゲート／選択ゲート駆動回路は、アドレス信号に応じて選択ゲート（ＳＧ）および制御ゲート（ＣＧ）を選び、選ばれた選択ゲートおよび制御ゲートに、書き込み電圧および読み出し電圧などを印加する。カラム系回路３には、アドレスバッファ４から出力されたアドレス信号を受け、受けたアドレス信号に基いて、メモリセルアレイのカラムを選択するカラムデコーダと、カラムデコーダの出力に基いて、メモリセルアレイのカラムを選択するカラム選択線を駆動するカラム選択線駆動回路とが含まれている。さらに、カラム系回路３には、メモリセルへの書き込みデータを一時的に保持したり、メモリセルのデータを読み出したりするためのビット線制御回路（データ回路）が含まれている。データ回路は、データ入出力回路（データ入出力バッファ）５に接続されている。データ回路は、データを書き込むとき、データ入出力バッファ５から書き込みデータを受け、受けた書き込みデータをメモリセルへ入力する。一方、データ回路は、データを読み出すとき、メモリセルから読み出しデータを受け、受けた読み出しデータをデータ入出力バッファ５へと出力する。データ入出力バッファ５は、データ入出力制御を行うもので、ＥＥＰＲＯＭの外部から入力された書き込みデータをメモリコアへ導いたり、メモリコアから読み出された読み出しデータを、ＥＥＰＲＯＭの外部へ出力したりする。さらにデータ入出力バッファ５は、ＥＥＰＲＯＭの外部とメモリコアとのインターフェースとしての機能を持つ。例えばメモリコアから読み出されてきた４値データを、２ビットのデータにエンコードして外部に出力する機能や、ＥＥＰＲＯＭの外部から２ビットで入力されたデータを、４値データにデコードして、メモリコアに導く機能などを有している。
【００３５】
図２は、図１に示すメモリセルアレイ１、およびカラム系回路３の構成を示す構成図である。
【００３６】
図２に示すように、メモリセルアレイ１には、メモリセルＭＣがマトリクス状に配置されている。この実施の形態に係るＥＥＰＲＯＭでは、１つのセルＭＣが、互いに直列に接続された複数のメモリセルトランジスタＭ１〜Ｍ４を含み、ＮＡＮＤ型のセルＭＣを構成している。セルＭＣの一端は、選択トランジスタＳ１を介してビット線ＢＬに接続され、その他端は、選択トランジスタＳ２を介して、ソース線ＶＳに接続される。制御ゲートＣＧを共有するメモリセルトランジスタＭのグループは、“ページ”と呼ばれる単位を形成する。データの書き込みおよび読み出しは、“ページ”で同時に行われる。また、４本の制御ゲートＣＧ１〜ＣＧ４に接続されるメモリセルトランジスタＭのグループは、“ブロック”と呼ばれる単位を形成する。“ページ”、および“ブロック”はそれぞれ、制御ゲート／選択ゲート駆動回路によって選択される。
【００３７】
データ回路６-0〜６-mはそれぞれ、ビット線ＢＬ０〜ＢＬｍと、データ入出力線ＩＯとの間に接続されている。データ回路６-0〜６-mは、メモリセルへの書き込みデータを一時的に記憶する機能、並びにメモリセルからの読み出しデータをセンスおよび一時的に記憶する機能を有している。
【００３８】
図３は、ＥＥＰＲＯＭが４値記憶式であるときの、メモリセルトランジスタＭのしきい値電圧と、４つの書き込み状態（４値データ“０”、“１”、“２”、“３”）との関係を示す図である。
【００３９】
ＥＥＰＲＯＭを４値記憶式とするときには、１つのメモリセルトランジスタＭに、４つの書き込み状態を設ける。４つの書き込み状態はそれぞれ、メモリセルトランジスタＭのしきい値電圧により、互いに区別される。
【００４０】
図３に示すように、電源電圧ＶＣＣが３ＶであるＥＥＰＲＯＭでは、データ“０”の状態は、データ消去後の状態と同じとし、例えば負のしきい値を持たせる。また、データ“１”の状態には、例えば０．５Ｖから０．８Ｖの間のしきい値を持たせる。データ“２”の状態には、例えば１．５Ｖから１．８Ｖの間のしきい値を持たせる。データ“３”の状態には、例えば２．５Ｖから２．８Ｖの間のしきい値を持たせる。
【００４１】
メモリセルトランジスタＭからデータを読み出すときには、制御ゲートＣＧに、３つの読み出し電圧ＶＣＧ１Ｒ〜ＶＣＧ３Ｒを順次印加する。
【００４２】
まず、制御ゲートＣＧに、読み出し電圧ＶＣＧ１Ｒを印加する。このとき、メモリセルトランジスタＭが「ＯＮ」するか「ＯＦＦ」するかで、記憶されているデータが「“０”」か、「“１”、“２”、“３”」かが検出される。続けて、読み出し電圧ＶＣＧ２Ｒを印加する。これにより、記憶されているデータが「“１”」か、「“２”、“３”」かが検出される。さらに続けて、読み出し電圧ＶＣＧ３Ｒを印加すると、記憶されているデータが「“２”」か、「“３”」かが検出される。読み出し電圧ＶＣＧ１Ｒ、ＶＣＧ２Ｒ、ＶＣＧ３Ｒの一つの例は、それぞれ０Ｖ、１Ｖ、２Ｖである。
【００４３】
また、図３に示す電圧ＶＣＧ１Ｖ、ＶＣＧ２Ｖ、ＶＣＧ３Ｖは、ベリファイ読み出し電圧と呼ばれるもので、データが十分に書き込まれたか否かをチェックするとき（ベリファイ動作）に使用される読み出し電圧である。ベリファイ読み出し電圧は、データを書き込んだ後に制御ゲートＣＧに印加される。ベリファイ読み出し電圧が制御ゲートＣＧに印加されたとき、メモリセルトランジスタＭが「ＯＮ」するか「ＯＦＦ」するかで、メモリセルトランジスタＭのしきい値が、書き込まれたデータに応じた範囲までシフトされているか否かを知ることができる。これを利用して、十分な書き込みが行われたか否かをチェックする。ベリファイ読み出し電圧ＶＣＧ１Ｖ、ＶＣＧ２Ｖ、ＶＣＧ３Ｖの一つの例は、それぞれ０．５Ｖ、１．５Ｖ、２．５Ｖである。
【００４４】
図４は、図２に示すデータ回路６の構成を示す構成図である。
【００４５】
図４に示すように、データ回路６は、ビット線ＢＬにトランスファゲート回路７を介して接続される。データ回路６は、ビット線ＢＬをプリチャージするためのビット線プリチャージ回路８と、ビット線ＢＬをリセットするためのビット線リセット回路９と、書き込みデータ、および読み出しデータを記憶する機能を有するデータ制御回路１０と、データ制御回路１０が記憶しているデータに応じて、ビット線ＢＬの電圧を、ビット線書き込み制御電圧に設定するためのビット線書き込み電圧制御回路１１と、データ制御回路１０とデータ入出力線ＩＯとを接続するためのカラムゲート回路１２と、を含んでいる。
【００４６】
３つのデータ制御回路１０-1、１０-2、１０-3はそれぞれ、「データ“１”の書き込みをするか否か」、「データ“２”の書き込みをするか否か」、「データ“３”の書き込みをするか否か」を記憶する。
【００４７】
カラムゲート回路１２は、ｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３により構成される。ｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３はそれぞれ、カラム選択信号ＣＳＬに従って、３つのデータ制御回路１０-1、１０-2、１０-3と、３つのデータ入出力線ＩＯ１、ＩＯ２、ＩＯ３線との接続を制御する。
【００４８】
カラムデコーダ１３は、インバータ回路Ｉ１とＮＡＮＤ回路Ｇ１で構成される。カラムデコーダ１３は、カラム選択信号ＣＳＬを出力し、カラム活性化信号ＣＥＮＢが“Ｈ”レベルのとき、アドレス信号に応じてデータ回路６-0〜６-mのいずれか一つ、あるいはデータ回路６-0〜６-mのグループを選ぶ。
【００４９】
カラムデコーダ１３によって選ばれたデータ回路６では、データ制御回路１０-1〜１０-3と、データ入出力線ＩＯ１〜ＩＯ３とが互いに接続される。これにより、書き込みデータが、データ入出力線ＩＯ１、ＩＯ２、ＩＯ３からデータ制御回路１０-1〜１０-3へ入力できるようになる。
【００５０】
図５は、データを書き込むときの書き込みデータと、データ入出力線ＩＯ１〜ＩＯ３の電位レベルとの関係を示す図である。
【００５１】
同様に、読み出しデータが、データ制御回路１０-1〜１０-3からデータ入出力線ＩＯ１〜ＩＯ３へ出力できるようになる。
【００５２】
図６は、データを読み出すときの読み出しデータと、データ入出力線ＩＯ１〜ＩＯ３の電位レベルとの関係を示す図である。
【００５３】
ビット線書き込み電圧制御回路１１は、データ制御回路１０-1〜１０-3ごとに設けられている。ビット線書き込み電圧制御回路１１-1〜１１-3はそれぞれ、データ制御回路１０-1〜１０-3のノードＮａｉに接続される。ノードＮａｉ（ｉ＝１、２、３）は、データ制御回路１０-1〜１０-3のノードＮｃｉの反転信号である。
【００５４】
書き込み電圧制御回路１１-1〜１１-3はそれぞれ、ｎチャネルＭＯＳトランジスタＱｎ４とＱｎ５、Ｑｎ６とＱｎ７、Ｑｎ８とＱｎ９により構成される。ビット線書き込み電圧制御回路１１-1〜１１-3は、データ制御回路１０-1〜１０-3に記憶されたデータに従って、ビット線書き込み制御電圧ＶＢＬ１、ＶＢＬ２、ＶＢＬ３をビット線ＢＬに出力する。
【００５５】
ビット線プリチャージ回路８は、ｐチャネルＭＯＳトランジスタＱｐ１により構成される。ｐチャネルＭＯＳトランジスタＱｐ１は、ビット線プリチャージ信号ＰＲＥに従って、ビット線ＢＬを電源電圧ＶＣＣに充電する。この発明に係るＥＥＰＲＯＭでは、ビット線プリチャージ回路８が、ビット線書き込み電圧制御回路の一つとして位置づけられていて、ビット線プリチャージ回路８がビット線ＢＬに与える電源電圧ＶＣＣは、ビット線書き込み制御電圧ＶＢＬの一つとして使用される。
【００５６】
ビット線リセット回路９は、ｎチャネルＭＯＳトランジスタＱｎ１０により構成される。ｎチャネルＭＯＳトランジスタＱｎ１０は、ビット線リセット信号ＲＥＳＥＴに従って、ビット線ＢＬを接地電圧０Ｖに放電させる。
【００５７】
トランスファゲート回路７は、ｎチャネルＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ１３により構成される。ｎチャネルＭＯＳトランジスタＱｎ１１、Ｑｎ１２、Ｑｎ１３はそれぞれ、トランスファゲート駆動信号ＢＬＣに従って、データ回路６とビット線ＢＬとの電気的な接続を制御する。
【００５８】
図７は、図４に示すデータ回路を備えるＥＥＰＲＯＭの書き込み動作を示す動作波形図である。
【００５９】
以下、図７に従って、制御ゲートＣＧ２が選択されている状態を例にとり、第１の実施の形態に係るＥＥＰＲＯＭの書き込み動作を説明する。
【００６０】
まず、ビット線リセット信号ＲＥＳＥＴが“Ｌ”レベルとされ、ｎチャネルＭＯＳトランジスタＱｎ１０がオフし、ビット線ＢＬはフローティングにされる。続いて、ビット線プリチャージ信号ＰＲＥが“Ｌ”レベルとされ、ｐチャネルＭＯＳトランジスタＱｐ１がオンし、ビット線ＢＬは、ビット線書き込み制御電圧ＶＢＬの１つである電圧ＶＣＣに充電される。ここで、ｎチャネルＭＯＳトランジスタＱｎ１１のしきい値分の電圧降下が問題になるときは、トランスファゲート駆動信号ＢＬＣを昇圧すればよい。続いて、ビット線プリチャージ信号ＰＲＥが“Ｈ”レベルとされ、ビット線ＢＬは、再びフローティングにされる。フローティングにされたビット線ＢＬの電圧は、電圧ＶＣＣ（例えば３Ｖ）のままである。続いて、ビット線書き込み制御電圧ＶＢＬ１が例えば２Ｖ、ビット線書き込み制御電圧ＶＢＬ２が例えば１Ｖ、ビット線書き込み制御電圧ＶＢＬ３が例えば０Ｖにされる。
【００６１】
この後、書き込み制御信号ＰＲＯ１、ＰＲＯ２、ＰＲＯ３が順次、“Ｈ”レベルとされる。そして、データ“１”を書き込むときには、ｎチャネルトランジスタＱｎ５がオン、ｎチャネルトランジスタＱｎ７、Ｑｎ９がオフするので、ビット線ＢＬの電圧は２Ｖ（ＶＢＬ１）になる。同様に、データ“２”を書き込むときには、ｎチャネルトランジスタＱｎ７がオン、ｎチャネルトランジスタＱｎ５、Ｑｎ９がオフするので、ビット線ＢＬの電圧は１Ｖ（ＶＢＬ２）になる。さらに、データ“３”を書き込むときには、ｎチャネルトランジスタＱｎ９がオン、ｎチャネルトランジスタＱｎ５、Ｑｎ７がオフするので、ビット線ＢＬの電圧は０Ｖ（ＶＢＬ３）になる。また、データ“０”を書き込むときには、ｎチャネルトランジスタＱｎ５、Ｑｎ７、Ｑｎ９がそれぞれオフするので、ビット線ＢＬの電圧は変化せず、３Ｖ（ＶＣＣ）のままである。
【００６２】
続いて、選択されたブロックの選択ゲートＳＧ１が電源電圧ＶＣＣに、非選択の制御ゲートＣＧ１、ＣＧ３、ＣＧ４が制御ゲート書き込み制御電圧ＶＭ（例えば１０Ｖ）に、選択された制御ゲートＣＧ２が制御ゲート書き込み電圧ＶＰＰ（例えば１８Ｖ）に、選択ゲートＳＧ２が０Ｖにされて書き込みが行われる。
【００６３】
このように、第１の実施の形態に係るＥＥＰＲＯＭでは、データ“０”の書き込むためのビット線書き込み制御電圧ＶＢＬを、ビット線プリチャージ回路８を使って、あらかじめビット線ＢＬを電圧ＶＣＣに充電しておく。この後、ビット線ＢＬの電圧を、書き込みデータに応じた電圧とする前に、充電されたビット線ＢＬをフローティングとし、ビット線ＢＬの電位を充電状態のままとする。充電されたビット線ＢＬの電位は、そのまま、データ“０”を書き込むときのビット線書き込み制御電圧に利用する。したがって、ビット線ＢＬの電圧を、データ“０”の書き込みに応じた電圧とするための回路を省略することができる。
【００６４】
もし、ビット線ＢＬをフローティングにしないでデータ“０”を書き込もうとするならば、「ノードＮａ１、Ｎａ２、Ｎａ３が全て“Ｌ”であれば、ビット線ＢＬの電圧を、データ“０”の書き込みに応じた電圧とするための回路」が必要である。このため、トランジスタの数、および配線の数が多くなって、回路の面積が大きくなり、「集積度の向上」という技術的な要求が妨げられる。
【００６５】
しかしながら、この第１の実施の形態では、上記回路の面積が大きくなる、という事情を解消できるので、「集積度の向上」という技術的な要求を満足することができる。
【００６６】
なお、第１の実施の形態に係るＥＥＰＲＯＭは、下記するような変形が可能である。
【００６７】
ビット線書き込み制御電圧ＶＢＬを、書き込みデータに応じて変えるのは、メモリセルトランジスタＭ２の浮遊ゲートに蓄える電荷の量を、書き込みデータによって異ならせるためである。しかし、浮遊ゲートに電荷が注入される原理から考えると、データ“０”を書き込むときを除いて、データ“１”、“２”、“３”を書き込むときのビット線書き込み制御電圧ＶＢＬは、全て同じ（例えば０Ｖ）でも構わない。このようなときには、制御ゲートＣＧに与える電圧を書き込みデータによって変える、あるいは制御ゲートＣＧに電圧を与える時間（一般に、書き込みパルス幅と呼ばれている時間）を、書き込みデータによって変えれば良い。
【００６８】
この原理を利用しつつ、例えばデータ“１”を書き込むときのビット線書き込み制御電圧を上記した電圧ＶＢＬ２、データ“２”、“３”を書き込むときのビット線書き込み制御電圧を上記した電圧ＶＢＬ３としても良い。さらに、例えばデータ“１”、“２”を書き込むときのビット線書き込み制御電圧を上記した電圧ＶＢＬ２、データ“３”を書き込むときのビット線書き込み制御電圧を上記した電圧ＶＢＬ３としても良い。
【００６９】
また、図７の動作波形図に示す動作では、時刻ｔ１から時刻ｔ２の間、書き込み制御信号ＰＲＯ１が“Ｈ”レベルとされ、データ“１”を書き込むときには、ビット線ＢＬの電圧を上記した電圧ＶＢＬ１とし、時刻ｔ３から時刻ｔ４の間、書き込み制御信号ＰＲＯ２が“Ｈ”レベルとされ、データ“２”を書き込むときには、ビット線ＢＬの電圧を上記した電圧ＶＢＬ２とし、時刻ｔ５から時刻ｔ６の間、書き込み制御信号ＰＲＯ３が“Ｈ”レベルとされ、データ“３”を書き込むときには、ビット線ＢＬの電圧を上記した電圧ＶＢＬ３とする。
【００７０】
これを、電圧ＶＢＬ１の電圧源、電圧ＶＢＬ２の電圧源、電圧ＶＢＬ３の電圧源をそれぞれ共通化し、時刻ｔ１から時刻ｔ３の間、電圧ＶＢＬ１を、時刻ｔ３から時刻ｔ５の間、電圧ＶＢＬ２を、時刻ｔ５から時刻ｔ７の間、電圧ＶＢＬ３を、共通化された電圧源から発生させるようにしても良い。あるいは、書き込み信号ＰＲＯ１、ＰＲＯ２、ＰＲＯ３をそれぞれ共通化し、時刻ｔ１から時刻ｔ２の間のみ、全ての信号を一括して“Ｈ”レベルとしても良い。
【００７１】
また、予め充電され、フローティングにされるビット線ＢＬの電圧はＶＣＣでなくても構わない。例えば充電されるビット線ＢＬの電圧を、データ“１”、データ“２”、データ“３”のいずれかに応じた電圧２Ｖ、１Ｖ、０Ｖとしても良い。このときには、例えばベリファイ回路、ビット線リセット回路などビット線ＢＬに接続されている既存の回路を使って、ビット線ＢＬを、データに応じた電圧に充電する構成とすることが好ましい。つまり、回路の面積を増加させずに済むためである。
【００７２】
次に、データ制御回路１０の具体的な回路の、一つの例を説明する。
【００７３】
図８は、この発明の第１の実施の形態に係る半導体記憶装置が有するデータ制御回路１０を示す図で、（ａ）図はデータ制御回路の構成を示す構成図、（ｂ）図は（ａ）図に示すフリップフロップ回路の回路図である。
【００７４】
図８（ａ）に示すように、データ制御回路１０ｉ（ｉ＝１，２，３）は、ノードＮａｉに接続される入出力端子１５と、ノードＮｃｉに接続される反転入出力端子１５Ｂとを有するフリップフロップ回路１４ｉと、ベリファイ回路１６ｉとを含む。
【００７５】
フリップフロップ回路１４ｉの反転入出力端子１５Ｂの信号レベルは、入出力端子１５の信号レベルと逆相である。フリップフロップ回路１４ｉの反転入出力端子１５Ｂは、データ入出力線ＩＯおよびビット線ＢＬそれぞれに、電気的に結合されている。このため、フリップフロップ回路１４ｉはそれぞれ、メモリセルへの書き込みデータ情報、およびメモリセルからの読み出しデータ情報をそれぞれ記憶することができる。
【００７６】
ベリファイ回路１６ｉは、ｐチャネルＭＯＳトランジスタＱｐ２、Ｑｐ３から構成される。ｐチャネルＭＯＳトランジスタＱｐ２のゲートには、ノードＮａｉの電位が供給され、ｐチャネルＭＯＳトランジスタＱｐ３のゲートには、ベリファイ信号ＶＲＦＹＢｉが供給される。ベリファイ回路１６ｉは、ノードＮａｉ（ｉ＝１、２、３）が“Ｌ”レベルのとき、ベリファイ信号ＶＲＦＹＢｉが“Ｌ”レベルとなると、ノードＮｂｉに電源電圧ＶＣＣを供給する。
【００７７】
また、ノードＮｃｉとノードＮａｉとの間に直列に接続されているｎチャネルＭＯＳトランジスタＱｎ１４は、トランスファゲート回路であり、トランスファゲート駆動信号ＲＶｉ（ｉ＝１、２、３）に従って、ノードＮｃｉとノードＮｂｉとの電気的な接続を制御する。トランスファゲート駆動信号ＲＶｉが“Ｈ”レベルとなるとノードＮｃｉとノードＮｂｉは電気的に接続される。
【００７８】
また、図８（ｂ）に示すように、フリップフロップ回路１４ｉは、ｐチャネルＭＯＳトランジスタＱｐ４、Ｑｐ５、Ｑｐ６、Ｑｐ７と、ｎチャネルＭＯＳトランジスタＱｎ１５、Ｑｎ１６、Ｑｎ１７、Ｑｎ１８により構成される。そして、データを書き込むときには、書き込みデータ情報をラッチ、また、データを読み出すときには、ビット線の電位をセンスし、読み出しデータ情報をラッチする。
図９は、図８（ａ）および（ｂ）に示すデータ制御回路を備えるＥＥＰＲＯＭの読み出し動作と、書き込み動作の後に行われるベリファイ読み出し動作とを示す動作波形図である。
【００７９】
以下、図９に従って、第１の実施の形態に係るＥＥＰＲＯＭの読み出し動作、およびベリファイ読み出し動作を、制御ゲートＣＧ２が選択されている状態を例にとり、説明する。
【００８０】
まず、ビット線リセット信号ＲＥＳＥＴが“Ｌ”レベルとされ、ビット線ＢＬがフローティングにされる。続いて、ビット線プリチャージ信号ＰＲＥが“Ｌ”レベルとされ、ビット線ＢＬが電源電圧ＶＣＣに充電される。この後、ビット線プリチャージ信号ＰＲＥが“Ｈ”レベルとされ、ビット線ＢＬが再びフローティングにされる。
【００８１】
この後、通常の読み出し動作を行うときには、選択された制御ゲートＣＧ２に、読み出し電圧ＶＣＧｉＲ（ｉ＝１、２、３）が印加される。読み出し電圧ＶＣＧｉＲの一つの例は、図３に示されている。非選択の制御ゲートＣＧ１、ＣＧ３、ＣＧ４、選択ゲートＳＧ１、ＳＧ２にはそれぞれ、電圧ＶＣＣが印加される。
また、ベリファイ読み出し動作を行うときには、選択された制御ゲートＣＧ２に、ベリファイ読み出し電圧ＶＣＧｉＶ（ｉ＝１、２、３）が印加される。ベリファイ読み出し電圧ＶＣＧｉＶの一つの例は、読み出し電圧ＶＣＧｉＲと同様に、図３に示されている。ベリファイ読み出し動作を行うときにもまた、非選択の制御ゲートＣＧ１、ＣＧ３、ＣＧ４、選択ゲートＳＧ１、ＳＧ２にはそれぞれ、電圧ＶＣＣが印加される。
【００８２】
このような通常の読み出し、およびベリファイ読み出しにおいて、メモリセルトランジスタＭ２のしきい値が、読み出し電圧ＶＣＧｉＲ以下、またはベリファイ読み出し電圧ＶＣＧｉＶ以下の場合は、ビット線ＢＬの電位は“Ｌ”レベルになる。一方、メモリセルトランジスタＭ２のしきい値が、読み出し電圧ＶＣＧｉＲ以上、またはベリファイ読み出しＶＣＧｉＶ以上の場合は、ビット線の電位は“Ｈ”レベルになる。
【００８３】
この後、ベリファイ読み出し動作のときには、ベリファイ信号ＶＲＦＹＢｉが“Ｌ”レベルとされ、ノードＮａｉが“Ｌ”レベルである場合にのみ、ビット線ＢＬの電位は、メモリセルトランジスタＭ２の状態にかかわらず“Ｈ”レベルとなる。続いて、センスアンプ活性信号ＳＥＮｉが“Ｌ”レベル、ＳＥＮＢｉが“Ｈ”レベル、ラッチ活性信号ＬＡＴｉが“Ｌ”レベル、ＬＡＴＢｉが“Ｈ”レベルとされ、フリップフロップ回路１４ｉが非活性化される。フリップフロップ回路１４ｉが非活性になった後、トランスファゲート駆動信号ＲＶｉが“Ｈ”レベルとされて、ノードＮｂｉとノードＮｃｉとが電気的に接続される。ノードＮｂｉとノードＮｃｉとが電気的に接続された後、センスアンプ活性信号ＳＥＮｉを“Ｈ”レベル、ＳＥＮＢｉを“Ｌ”レベルとし、フリップフロップ回路１４ｉを活性化する。フリップフロップ回路１４ｉが活性になり、かつビット線ＢＬに接続されることで、ビット線ＢＬの電圧がセンスされる。さらにこの後、ラッチ活性信号ＬＡＴｉを“Ｈ”レベル、ＬＡＴＢｉを“Ｌ”レベルにすることで、センスされたビット線ＢＬの電圧（情報）が、フリップフロップ回路１４ｉにラッチされる。
【００８４】
このような動作を、データ制御回路１０-1、１０-2、１０-3について繰り返すことで、データの読み出し、および書き込まれたデータのベリファイ読み出しがそれぞれ実行される。
【００８５】
データ制御回路１０-1は、通常の読み出し時に、メモリセルトランジスタＭに記憶されているデータが「“１”、あるいは“２”、あるいは“３”」であるか否かを検出し、また、ベリファイ読み出し時に、メモリセルトランジスタＭに書き込まれたデータが「“１”の状態」に達したか否かを検出する。同様に、データ制御回路１０-2は、通常の読み出し時に、メモリセルトランジスタＭに記憶されているデータが「“２”、あるいは“３”」であるか否かを検出し、また、ベリファイ読み出し時に、メモリセルトランジスタＭに書き込まれたデータが「“２”の状態」に達したか否かを検出する。さらに、データ制御回路１０-3は、通常の読み出し時に、メモリセルトランジスタＭに記憶されているデータが「“３”」であるか否かを検出し、また、ベリファイ読み出し時に、メモリセルトランジスタＭに書き込まれたデータが「“３”の状態」に達したか否かを検出する。
次に、データ制御回路１０の具体的な回路の、他の例を説明する。
【００８６】
図１０は、この発明の第１の実施の形態に係る半導体記憶装置が有するデータ制御回路１０の他の例を示す図で、（ａ）図はデータ制御回路の構成を示す構成図、（ｂ）図は（ａ）図に示すフリップフロップ回路の回路図である。
【００８７】
図１０（ａ）に示すように、データ制御回路１０* ｉ（ｉ＝１，２，３）は、ノードＮａｉに接続される入出力端子１５と、ノードＮｃｉに接続される反転入出力端子１５Ｂとを有するフリップフロップ回路１４* ｉと、ビット線ＢＬのデータのフリップフロップ回路１４* ｉへの伝達を制御するデータ伝達制御回路１７ｉ（ｉ＝１，２，３）とを含む。
【００８８】
フリップフロップ回路１４* ｉの反転入出力端子１５Ｂの信号レベルは、入出力端子１５の信号レベルと逆相である。フリップフロップ回路１４* ｉの入出力端子１５は伝達制御回路１７ｉに接続され、反転入出力端子１５Ｂはデータ入出力線ＩＯに接続されている。このため、フリップフロップ回路１４* ｉはそれぞれ、図８（ａ）および（ｂ）に示されたフリップフロップ回路１４ｉと同様に、メモリセルへの書き込みデータ情報、およびメモリセルからの読み出しデータ情報をそれぞれ記憶することができる。
【００８９】
データ伝達制御回路１７ｉは、電源電位ＶＣＣと接地電位ＶＳＳとの間に直列に接続されたｐチャネルＭＯＳトランジスタＱｐ８、ｎチャネルＭＯＳトランジスタＱｎ１９、Ｑｎ２０から構成される。ｐチャネルＭＯＳトランジスタＱｐ８は、信号ＬＴＲＳＴｉが“Ｌ”レベルとされたとき、ノードＮａｉを“Ｈ”レベルにリセットする。また、ｎチャネルＭＯＳトランジスタＱｎ１９、Ｑｎ２０はノードＮｂｉの電位が“Ｈ”レベルであり、かつ信号ＤＴＣｉが“Ｈ”レベルとされたとき、ノードＮａｉを“Ｌ”レベルにする。
【００９０】
また、図１０（ｂ）に示すように、フリップフロップ回路１４* ｉは、ＣＭＯＳ型インバータＩ２の出力をＣＭＯＳ型インバータＩ３の入力に接続し、ＣＭＯＳ型インバータＩ３の出力をＣＭＯＳ型インバータＩ２の入力に接続したクロスカップル型ラッチ回路から構成される。
【００９１】
図１１は、図１０（ａ）および（ｂ）に示すデータ制御回路を備えるＥＥＰＲＯＭの読み出し動作と、書き込み動作の後に行われるベリファイ読み出し動作とを示す動作波形図である。
【００９２】
以下、図１１に従って、第１の実施の形態の変形例に係るＥＥＰＲＯＭの読み出し動作、およびベリファイ読み出し動作を、制御ゲートＣＧ２が選択されている状態を例にとり、説明する。
【００９３】
まず、ビット線リセット信号ＲＥＳＥＴが“Ｌ”レベルとされ、ビット線ＢＬがフローティングにされる。この後、通常の読み出しのときには、信号ＬＴＲＳＴｉが“Ｌ”レベルとされて、ノードＮａｉが“Ｈ”レベルにリセットされる。続いて、ビット線プリチャージ信号ＰＲＥが“Ｌ”レベルとされ、ビット線ＢＬが電源電圧ＶＣＣに充電される。この後、ビット線プリチャージ信号ＰＲＥが“Ｈ”レベルとされ、ビット線ＢＬが再びフローティングにされる。
【００９４】
この後、通常の読み出し動作を行うときには、選択された制御ゲートＣＧ２に、読み出し電圧ＶＣＧｉＲ（ｉ＝１、２、３）が印加される。読み出し電圧ＶＣＧｉＲの一つの例は、図３に示されている。非選択の制御ゲートＣＧ１、ＣＧ３、ＣＧ４、選択ゲートＳＧ１、ＳＧ２にはそれぞれ、電圧ＶＣＣが印加される。
また、ベリファイ読み出し動作を行うときには、選択された制御ゲートＣＧ２に、ベリファイ読み出し電圧ＶＣＧｉＶ（ｉ＝１、２、３）が印加される。ベリファイ読み出し電圧ＶＣＧｉＶの一つの例は、読み出し電圧ＶＣＧｉＲと同様に、図３に示されている。ベリファイ読み出し動作を行うときにもまた、非選択の制御ゲートＣＧ１、ＣＧ３、ＣＧ４、選択ゲートＳＧ１、ＳＧ２にはそれぞれ、電圧ＶＣＣが印加される。
【００９５】
このような通常の読み出し、およびベリファイ読み出しにおいて、メモリセルトランジスタＭ２のしきい値が、読み出し電圧ＶＣＧｉＲ以下、またはベリファイ読み出し電圧ＶＣＧｉＶ以下の場合は、ビット線ＢＬの電位は“Ｌ”レベルになる。一方、メモリセルトランジスタＭ２のしきい値が、読み出し電圧ＶＣＧｉＲ以上、またはベリファイ読み出しＶＣＧｉＶ以上の場合は、ビット線の電位は“Ｈ”レベルになる。
【００９６】
この後、ベリファイ読み出し動作のときには、信号ＤＴＣｉが“Ｈ”となり、かつビット線ＢＬの電位が“Ｈ”レベルである場合にのみ、ｎチャネルＭＯＳトランジスタＱｎ１９が“オン”しているため、ノードＮａｉの電位は、“Ｌ”レベルにされる。ビット線ＢＬの電位が“Ｌ”レベルの場合は、ｎチャネルＭＯＳトランジスタＱｎ１９が“オフ”しているため、ノードＮａｉの電位は変わらない。
【００９７】
このような動作を、データ制御回路１０* -1、１０* -2、１０* -3について繰り返すことで、データの読み出し、および書き込まれたデータのベリファイ読み出しがそれぞれ実行される。データ制御回路１０* -1は、通常の読み出し時に、メモリセルトランジスタＭに記憶されているデータが「“１”、あるいは“２”、あるいは“３”」であるか否かを検出し、また、ベリファイ読み出し時に、メモリセルトランジスタＭに書き込まれたデータが「“１”の状態」に達したか否かを検出する。同様に、データ制御回路１０* -2は、通常の読み出し時に、メモリセルトランジスタＭに記憶されているデータが「“２”、あるいは“３”」であるか否かを検出し、また、ベリファイ読み出し時に、メモリセルトランジスタＭに書き込まれたデータが「“２”の状態」に達したか否かを検出する。さらに、データ制御回路１０* -3は、通常の読み出し時に、メモリセルトランジスタＭに記憶されているデータが「“３”」であるか否かを検出し、また、ベリファイ読み出し時に、メモリセルトランジスタＭに書き込まれたデータが「“３”の状態」に達したか否かを検出する。
【００９８】
図４に示したデータ制御回路１０が、図８に示された回路、および図１０に示された回路のいずれで構成されていても、書き込み動作とベリファイ読み出し動作を繰り返していくと、４値のデータがメモリセルトランジスタＭに書き込める。“ページ”を構成するメモリセルの全てについてデータの書き込みが完了すると、全てのデータ回路６-0〜６-mの書き込みデータは、全て“０”となる。これは、ベリファイ読み出しの結果、書き込みが成功したことが確認されると、書き込みデータが、図１２に示すように変更されるからである。
【００９９】
図１２は、データ回路６の書き込みデータの変更の様子を示す図である。
【０１００】
よって、全てのデータ回路６-0〜６-mの書き込みデータを検出して、検出した結果、全て“０”レベルであれば、データの書き込み動作は終了される。
【０１０１】
図１３は、データ回路６の書き込みデータを検知して、データの書き込み動作が終了したか否かを検出するデータ書き込み終了検知回路の回路図である。
【０１０２】
図１３に示すように、データ書き込み終了検知回路１８は、各データ回路３ごとに設けられている。検知回路１８-1〜１８-mはそれぞれ、データ回路６-0〜６-mの書き込みデータを検出し、全て“０”レベルである場合は、データ書き込み終了信号を出力する。
【０１０３】
検知回路１８-1〜１８-mそれぞれ、ｎチャネルＭＯＳトランジスタＱｎ１００〜１０５で構成される。ｎチャネルＭＯＳトランジスタＱｎ１００とＱｎ１０１は、データ制御回路１０-1のノードＮａ１が“Ｌ”レベルであるか否かを検出する。ｎチャネルＭＯＳトランジスタＱｎ１０２とＱｎ１０３は、データ制御回路１０-2のノードＮａ２が“Ｌ”レベルであるか否かを検出する。ｎチャネルＭＯＳトランジスタＱｎ１０４とＱｎ１０５は、データ制御回路１０-3のノードＮａ３が“Ｌ”レベルであるか否かを検出する。信号ＰＣＨＫ１、ＰＣＨＫ２、ＰＣＨＫ３が全て“Ｈ”とされ、信号線ＰＥＮＤ１、ＰＥＮＤ２、ＰＥＮＤ３が全て接地電位ＶＳＳに、電気的に接続されていなければ、データ書き込み終了信号が出力され、データの書き込みは終了される。ここでは、信号ＰＣＨＫ１、ＰＣＨＫ２、ＰＣＨＫ３を別々にしたが、共通の信号でも良い。また、信号線ＰＥＮＤ１、ＰＥＮＤ２、ＰＥＮＤ３を別々にしたが、共通の信号線でも良い。
【０１０４】
次に、この発明の第２の実施の形態に係る多値記憶式ＥＥＰＲＯＭについて説明する。なお、この説明は、第１の実施の形態に係るＥＥＰＲＯＭと同一の部分については、同一の参照符号を付し、異なる部分を中心に行うことにする。
【０１０５】
図１４は、この発明の第２の実施の形態に係る多値記憶式ＥＥＰＲＯＭが備えるデータ回路の構成を示す構成図である。
【０１０６】
第２の実施の形態に係るＥＥＰＲＯＭと第１の実施の形態に係るＥＥＰＲＯＭとの第１の相違点は、データ回路６に含まれているデータ制御回路１０-1〜１０-3を、ビット線ＢＬの両端に分散させて配置したことである。
【０１０７】
また、第２の相違点は、ビット線書き込み電圧制御回路１１のうち、０Ｖのビット線書き込み制御電圧ＶＢＬ３を出力する回路を省略し、データ制御回路１０-3に含まれているフリップフロップ回路の“Ｌ”レベルの出力（０Ｖ）を、電圧ＶＢＬ３に利用したことである。
【０１０８】
さらに、第３の相違点は、データ制御回路１０-3に含まれているフリップフロップ回路の“Ｈ”レベルの出力（ＶＣＣ＝３Ｖ）を、データ“０”を書き込むためのビット線書き込み制御電圧ＶＢＬに利用したことである。
【０１０９】
なお、図１４に示すデータ制御回路１０-1〜１０-3の回路は、例えば図８（ａ）および（ｂ）に示したデータ制御回路１０-1〜１０-3の回路と同じである。
【０１１０】
図１５は、図１４に示すデータ回路を備えるＥＥＰＲＯＭの書き込み動作を示す動作波形図である。
【０１１１】
以下、図１５に従って、制御ゲートＣＧ２が選択されている状態を例にとり、第２の実施の形態に係るＥＥＰＲＯＭの書き込み動作を説明する。
【０１１２】
まず、ビット線リセット信号ＲＥＳＥＴが“Ｌ”レベルとされ、ビット線ＢＬはフローティングにされる。続いて、トランスファゲート駆動信号ＲＶ３が“Ｈ”レベル、ベリファイ信号ＶＲＦＹＢ３が“Ｌ”レベルにされる。データ“０”、またはデータ“１”、またはデータ“２”を書き込むときにはそれぞれ、フリップフロップ回路１４-3から“Ｈ”レベルの出力がビット線ＢＬに供給される。そして、ビット線ＢＬは、ビット線書き込み制御電圧ＶＢＬの１つである電圧ＶＣＣに充電される。一方、データ“３”を書き込むときには、フリップフロップ回路１４-3から“Ｌ”レベルの出力がビット線ＢＬに供給される。そして、ビット線ＢＬは、ビット線書き込み制御電圧ＶＢＬの他の１つである０Ｖになる。続いて、トランスファゲート駆動信号ＲＶ３が“Ｌ”レベル、ベリファイ信号ＶＲＦＹＢ３が“Ｌ”レベルにされると、ビット線ＢＬは、再びフローティングにされる。
【０１１３】
この後、書き込み制御信号ＰＲＯ１、ＰＲＯ２がそれぞれ、“Ｈ”レベルとされる。そして、データ“１”を書き込むときには、ｎチャネルトランジスタＱｎ５がオン、Ｑｎ７がオフするので、ビット線ＢＬの電圧は２Ｖ（ＶＢＬ１）となる。同様に、データ“２”を書き込むときには、ｎチャネルトランジスタＱｎ５がオフ、Ｑｎ７がオンするので、ビット線ＢＬの電圧は１Ｖ（ＶＢＬ２）となる。また、データ“３”を書き込むときには、ｎチャネルトランジスタＱｎ５、Ｑｎ７がともにオフするので、ビット線ＢＬの電圧は変化せず、０Ｖのままである。同様に、データ“０”を書き込むときには、ｎチャネルトランジスタＱｎ５、Ｑｎ７がともにオフするので、ビット線ＢＬの電圧は変化せず、電圧ＶＣＣのままである。
【０１１４】
続いて、選択されたブロックの選択ゲートＳＧ１が電源電圧ＶＣＣに、非選択の制御ゲートＣＧ１、ＣＧ３、ＣＧ４が制御ゲート書き込み制御電圧ＶＭ（例えば１０Ｖ）に、選択された制御ゲートＣＧ２が制御ゲート書き込み電圧ＶＰＰ（例えば１８Ｖ）に、選択ゲートＳＧ２が０Ｖにされて書き込みが行われる。
【０１１５】
また、読みだし動作、書き込み動作の後に行われるベリファイ読み出し動作はそれぞれ、図９、もしくは図１１に示す動作により、行われる。
【０１１６】
このように、第２の実施の形態に係るＥＥＰＲＯＭでは、データ“０”の書き込むためのビット線書き込み制御電圧ＶＢＬをフリップフロップ回路１４-3の“Ｈ”レベルの出力を利用して、あらかじめビット線ＢＬを電圧ＶＣＣに充電しておく。同様に、データ“３”の書き込むためのビット線書き込み制御電圧ＶＢＬをフリップフロップ回路１４-3の“Ｌ”レベルの出力を利用して、あらかじめビット線ＢＬを放電しておく。この後、ビット線ＢＬの電圧を、書き込みデータに応じた電圧とする前に、充電、または放電されたビット線ＢＬをフローティングとし、ビット線ＢＬの電位を充電状態、または放電状態のままとする。充電状態のビット線ＢＬの電位は、そのまま、データ“０”を書き込むときのビット線書き込み制御電圧に利用する。同様に放電状態のビット線ＢＬの電位は、そのまま、データ“３”を書き込むときのビット線書き込み制御電圧に利用する。したがって、第２の実施の形態でも、第１の実施の形態と同様に、ビット線ＢＬの電圧を、データ“０”の書き込みに応じた電圧とするための回路を省略することができる。さらに第２の実施の形態では、ビット線ＢＬの電圧を、データ“３”の書き込みに応じた電圧とするための回路をも省略することができる。
【０１１７】
よって、この第２の実施の形態でも、第１の実施の形態と同様に、回路の面積が大きくなる、という事情を解消でき、「集積度の向上」という技術的な要求を満足することができる。
【０１１８】
なお、第２の実施の形態に係るＥＥＰＲＯＭにおいても、第１の実施の形態に係るＥＥＲＯＭと同じような変形が可能である。
【０１１９】
例えばビット線書き込み制御電圧ＶＢＬ１、ＶＢＬ２をそれぞれ、２Ｖ、１Ｖとそれぞれしたが、共に０Ｖとしても良い。
【０１２０】
次に、この発明の第３の実施の形態に係る多値記憶式ＥＥＰＲＯＭについて説明する。
【０１２１】
図１６は、この発明の第３の実施の形態に係る多値記憶式ＥＥＰＲＯＭの構成を示す構成図である。
【０１２２】
図１６に示すように、第３の実施の形態に係るＥＥＰＲＯＭは、図１に示されるような構成を持つＥＥＰＲＯＭと異なり、オープンビット型と呼ばれる構成を有している。オープンビット型の構成では、基本的にメモリセルがマトリクス状に配置されて構成されるメモリセルアレイ１Ａ、１Ｂそれぞれに対して設けられたロウ系回路２Ａ、２Ｂと、メモリセルアレイ１Ａ、１Ｂそれぞれで共通に使用されるカラム系回路３**とを有している。ロウ系回路２Ａ、２Ｂには、アドレスバッファ４から出力されたアドレス信号を受け、受けたアドレス信号に基いて、メモリセルアレイのロウを選択するロウデコーダと、ロウデコーダの出力に基いて、メモリセルアレイのワード線を駆動するワード線駆動回路が含まれている。この実施の形態に係るようなＮＡＮＤ型ＥＥＰＲＯＭの場合、ワード線は、選択ゲートおよび制御ゲートを指す。そして、ワード線駆動回路は、制御ゲート／選択ゲート駆動回路と読み替えられる。
【０１２３】
また、メモリセルアレイ１Ａ、１Ｂそれぞれで共通に使用されるカラム系回路３**には、アドレスバッファ４から出力されたアドレス信号を受け、受けたアドレス信号に基いて、メモリセルアレイのカラムを選択するカラムデコーダと、カラムデコーダの出力に基いて、メモリセルアレイのカラムを選択するカラム選択線を駆動するカラム選択線駆動回路とが含まれている。さらに、カラム系回路３**には、メモリセルへの書き込みデータを一時的に保持したり、メモリセルのデータを読み出したりするためのビット線制御回路（データ回路）が含まれている。データ回路は、データ入出力回路（データ入出力バッファ）５に接続されている。データ回路は、データを書き込むとき、データ入出力バッファ５から書き込みデータを受け、受けた書き込みデータをメモリセルへ入力する。一方、データ回路は、データを読み出すとき、メモリセルから読み出しデータを受け、受けた読み出しデータをデータ入出力バッファ５へと出力する。データ入出力バッファ５は、データ入出力制御を行うもので、ＥＥＰＲＯＭの外部から入力された書き込みデータをメモリコアへ導いたり、メモリコアから読み出された読み出しデータを、ＥＥＰＲＯＭの外部へ出力したりする。さらにデータ入出力バッファ５は、ＥＥＰＲＯＭの外部とメモリコアとのインターフェース回路としての機能を持つ。インターフェース回路機能の一つの例は、メモリコアから読み出されてきた２つの３値データから、３ビットのデータにエンコードして外部に出力する機能や、ＥＥＰＲＯＭの外部から３ビットで入力されたデータを、２つの３値データにデコードして、メモリコアに導く機能を有している。また、以下の説明では、インターフェース回路機能の他の例が説明される。
【０１２４】
図１７は、図１６に示すメモリセルアレイ１Ａ、１Ｂ、およびカラム系回路３の構成を示す構成図である。
【０１２５】
図１７に示すように、メモリセルアレイ１Ａ、１Ｂにはそれぞれ、メモリセルＭＣがマトリクス状に配置されている。この実施の形態に係るＥＥＰＲＯＭでは、１つのセルＭＣが、互いに直列に接続された複数のメモリセルトランジスタを含み、ＮＡＮＤ型のセルＭＣを構成している。セルＭＣの一端は、選択トランジスタＳ１を介してビット線ＢＬに接続され、その他端は、選択トランジスタＳ２を介して、ソース線ＶＳに接続される。制御ゲートＣＧを共有するメモリセルトランジスタのグループは、“ページ”と呼ばれる単位を形成する。データの書き込みおよび読み出しは、“ページ”で同時に行われる。また、４本の制御ゲートＣＧ１〜ＣＧ４に接続されるメモリセルトランジスタのグループは、“ブロック”と呼ばれる単位を形成する。“ページ”、および“ブロック”はそれぞれ、制御ゲート／選択ゲート駆動回路によって選択される。データ回路６**-0〜６**-mはそれぞれ、ビット線ＢＬａ０〜ＢＬａｍ、ＢＬｂ０〜ＢＬｂｍ、と、データ入出力線ＩＯとの間に接続されている。データ回路６**-0〜６**-mは、メモリセルへの書き込みデータを一時的に記憶する機能、並びにメモリセルからの読み出しデータをセンスおよび一時的に記憶する機能を有している。
【０１２６】
図１８は、ＥＥＰＲＯＭが３値記憶式であるときの、メモリセルトランジスタのしきい値電圧と、３つの書き込み状態（３値データ“０”、“１”、“２”、）との関係を示す図である。
【０１２７】
ＥＥＰＲＯＭを３値記憶式とするときには、１つのメモリセルトランジスタに、３つの書き込み状態を設ける。３つの書き込み状態はそれぞれ、メモリセルトランジスタＭのしきい値電圧により、互いに区別される。
【０１２８】
図１８に示すように、電源電圧ＶＣＣが３ＶであるＥＥＰＲＯＭでは、データ“０”の状態は、データ消去後の状態と同じとし、例えば負のしきい値を持たせる。また、データ“１”の状態には、例えば０．５Ｖから０．８Ｖの間のしきい値を持たせる。データ“２”の状態には、例えば２．０Ｖから２．３Ｖの間のしきい値を持たせる。
【０１２９】
メモリセルトランジスタからデータを読み出すときには、制御ゲートＣＧに、３つの読み出し電圧ＶＣＧ１Ｒ〜ＶＣＧ２Ｒを順次印加する。
【０１３０】
まず、制御ゲートＣＧに、読み出し電圧ＶＣＧ１Ｒを印加する。このとき、メモリセルトランジスタが「ＯＮ」するか「ＯＦＦ」するかで、記憶されているデータが「“０”」か、「“１”、“２”」かが検出される。続けて、読み出し電圧ＶＣＧ２Ｒを印加する。これにより、記憶されているデータが「“１”」か、「“２”」かが検出される。読み出し電圧ＶＣＧ１Ｒ、ＶＣＧ２Ｒの一つの例は、それぞれ０Ｖ、１．５Ｖである。
【０１３１】
また、図１８に示す電圧ＶＣＧ１Ｖ、ＶＣＧ２Ｖは、ベリファイ読み出し電圧と呼ばれるもので、データが十分に書き込まれたか否かをチェックするとき（ベリファイ動作）に使用される読み出し電圧である。ベリファイ読み出し電圧は、データを書き込んだ後に制御ゲートＣＧに印加される。ベリファイ読み出し電圧が制御ゲートＣＧに印加されたとき、メモリセルトランジスタが「ＯＮ」するか「ＯＦＦ」するかで、メモリセルトランジスタのしきい値が、書き込まれたデータに応じた範囲までシフトされているか否かを知ることができる。これを利用して、十分な書き込みが行われたか否かがチェックされる。ベリファイ読み出し電圧ＶＣＧ１Ｖ、ＶＣＧ２Ｖの一つの例は、それぞれ０．５Ｖ、２．５Ｖである。
図１９は、図１７に示すデータ回路６**の構成を示す構成図である。
【０１３２】
図１９に示すように、データ回路６**は、ビット線ＢＬａにトランスファゲート回路７Ａを介して接続され、ビット線ＢＬｂにトランスファゲート回路７Ｂを介して接続される。トランスファゲート回路７Ａは、ｎチャネルＭＯＳトランジスタＱｎ３６により構成され、トランスファゲート駆動信号ＢＬＣＡによってデータ回路６**とビット線ＢＬａとの接続を制御する。トランスファゲート回路７Ｂは、ｎチャネルＭＯＳトランジスタＱｎ３７により構成され、トランスファゲート駆動信号ＢＬＣＡによってデータ回路６**とビット線ＢＬｂとの接続を制御する。データ回路６**は、ビット線ＢＬａをプリチャージするためのビット線プリチャージ回路８Ａと、ビット線ＢＬｂをプリチャージするためのビット線プリチャージ回路８Ｂと、書き込みデータ、および読み出しデータを記憶する機能を有するデータ制御回路１０**と、データ制御回路１０**とデータ入出力線ＩＯとを接続するためのカラムゲート回路１２と、データ入出力線ＩＯＡに接続されるデータ制御回路１０**のノードＮ３と、データ入出力線ＩＯＢに接続されるデータ制御回路１０**のノードＮ４とをイコライズするイコライズ回路２１-1と、データ入出力線ＩＯＣに接続されるデータ制御回路１０**のノードＮ５と、データ入出力線ＩＯＤに接続されるデータ制御回路１０**のノードＮ６とをイコライズするイコライズ回路２１-2とを含んでいる。
【０１３３】
ビット線プリチャージ回路８Ａは、ｎチャネルＭＯＳトランジスタＱｎ３８により構成される。同様に、ビット線プリチャージ回路８Ｂは、ｎチャネルＭＯＳトランジスタＱｎ３９により構成される。ＭＯＳトランジスタＱｎ３８は、ビット線プリチャージ信号ＰＲＥＡに従って、ビット線ＢＬａを電圧ＶＡに充電する。同様に、ＭＯＳトランジスタＱｎ３９は、ビット線プリチャージ信号ＰＲＥＢに従って、ビット線ＢＬｂを電圧ＶＢに充電する。
【０１３４】
カラムゲート回路１２は、ｎチャネル型ＭＯＳトランジスタＱｎ２８、Ｑｎ２９、Ｑｎ３０、Ｑｎ３１により構成されている。ＭＯＳトランジスタＱｎ２８、Ｑｎ２９、Ｑｎ３０、Ｑｎ３１は、カラムデコーダ１３の出力ＣＳＬによって、データ回路６**とデータ入出力線ＩＯＡ〜ＩＯＤとの接続を制御する。データ入出力線ＩＯＡの一端は、ｎチャネルＭＯＳトランジスタＱｎ２８を介してノードＮ３に接続され、データ入出力線ＩＯＢの一端は、ｎチャネルＭＯＳトランジスタＱｎ２９を介してノードＮ４に接続され、データ入出力線ＩＯＣの一端は、ｎチャネルＭＯＳトランジスタＱｎ３０を介してノードＮ５に接続され、データ入出力線ＩＯＤの一端は、ｎチャネルＭＯＳトランジスタＱｎ３１を介してノードＮ６に接続される。データ入出力線ＩＯＡ〜ＩＯＤそれぞれの他端は、図１６に示されたデータ入出力バッファ５に接続される。
【０１３５】
カラムデコーダ１３によって選ばれたデータ回路６**では、データ制御回路１０**と、データ入出力線ＩＯＡ〜ＩＯＤとが互いに接続される。これにより、書き込みデータを、データ入出力線ＩＯＡ〜ＩＯＤからデータ制御回路１０**へ入力できるようになる。
【０１３６】
図２３は、データを書き込むときの書き込みデータと、データ入出力線ＩＯＡ〜ＩＯＤの電位レベルとの関係を示す図である。
【０１３７】
同様に、読み出しデータを、データ制御回路１０**からデータ入出力線ＩＯＡ〜ＩＯＤへ出力できるようになる。
【０１３８】
図２４は、データを読み出すときの読み出しデータと、データ入出力線ＩＯＡ〜ＩＯＤの電位レベルとの関係を示す図である。
【０１３９】
イコライズ回路２１-1は、ｎチャネルＭＯＳトランジスタＱｎ４０により構成され、イコライズ信号ＥＣＨ１に応答してノードＮ３とノードＮ４とをイコライズする。同様に、イコライズ回路２１-2は、ｎチャネルＭＯＳトランジスタＱｎ４３により構成され、イコライズ信号ＥＣＨ２に応答してノードＮ５とノードＮ６とをイコライズする。
【０１４０】
この第３の実施の形態に係るＥＥＰＲＯＭでは、ビット線プリチャージ回路８Ａ、８Ｂがそれぞれ、ビット線書き込み電圧制御回路の一つとして位置づけられていて、ビット線プリチャージ回路８Ａがビット線ＢＬａに与える電圧ＶＡは、ビット線書き込み制御電圧ＶＢＬの一つとして使用される。同様に、ビット線プリチャージ回路８Ｂがビット線ＢＬｂに与える電圧ＶＢは、ビット線書き込み制御電圧ＶＢＬの一つとして使用される。
【０１４１】
次に、データ制御回路１０**の具体的な回路の、一つの例を説明する。
【０１４２】
図２０は、この発明の第３の実施の形態に係る半導体記憶装置が有するデータ制御回路１０**の構成を示す構成図、図２１は、図２０に示す第１フリップフロップ回路の回路図、図２２は、図２０に示す第２フリップフロップ回路の回路図である。
【０１４３】
図２０に示すように、データ制御回路１０**は、ノードＮ３に接続される入出力端子と、ノードＮ４に接続される反転入出力端子とを有する第１フリップフロップ回路１４**-1と、ノードＮ５に接続される入出力端子と、ノードＮ６に接続される反転入出力端子とを有する第２フリップフロップ回路１４**-2と、ベリファイ回路１６**とを含む。
【０１４４】
また、図２１に示すように、第１フリップフロップ回路１４**-1は、ｎチャネルＭＯＳトランジスタＱｎ２２、Ｑｎ２３、Ｑｎ２４と、ｐチャネルＭＯＳトランジスタＱｐ９、Ｑｐ１０、Ｑｐ１１とにより構成される。また、図２２に示すように、第２フリップフロップ回路１４**-2は、ｎチャネルＭＯＳトランジスタＱｎ２５、Ｑｎ２６、Ｑｎ２７と、ｐチャネルＭＯＳトランジスタＱｐ１２、Ｑｐ１３、Ｑｐ１４により構成される。第１フリップフロップ回路１４**-1、第２フリップフロップ回路１４**-2はそれぞれ、データを書き込むとき、書き込みデータ情報をラッチし、データを読み出すとき、ビット線ＢＬａ、あるいはＢＬｂの電位をセンスし、読み出しデータ情報をラッチする。
【０１４５】
第１フリップフロップ回路１４**-1は、書き込みデータ情報として、メモリセルトランジスタにデータ「“０”を書き込むか、“１”または“２”を書き込むか」を、ラッチする。また、読み出しデータ情報として、メモリセルトランジスタがデータ「“０”を保持しているか、“１”または“２”を保持しているか」を、センスしラッチする。
【０１４６】
第２フリップフロップ回路１４**-2は、書き込みデータ情報として、メモリセルトランジスタにデータ「“２”を書き込むか、“１”または“０”を書き込むか」をラッチする。また、読み出しデータ情報として、メモリセルトランジスタがデータ「“２”を保持しているか、“１”または“０”を保持しているか」を、センスしラッチする。
【０１４７】
ｎチャネルＭＯＳトランジスタＱｎ３２、Ｑｎ３３、Ｑｎ３４、Ｑｎ３５はそれぞれ、トランスファゲート回路を構成する。ＭＯＳトランジスタＱｎ３２は、トランスファゲート駆動信号ＲＶ１Ａが“Ｈ”レベルとされたとき、第１フリップフロップ回路１４**-1のノードＮ３を、ノードＮ１に接続されたＭＯＳキャパシタＱｄ１に接続する。ＭＯＳトランジスタＱｎ３３は、トランスファゲート駆動信号ＲＶ２Ａが“Ｈ”レベルとされたとき、第２フリップフロップ回路１４**-2のノードＮ５を、ＭＯＳキャパシタＱｄ１に接続する。ＭＯＳトランジスタＱｎ３４は、トランスファゲート駆動信号ＲＶ１Ｂが“Ｈ”レベルとされたとき、第１フリップフロップ回路１４**-1のノードＮ４を、ノードＮ２に接続されたＭＯＳキャパシタＱｄ２に接続する。ＭＯＳトランジスタＱｎ３５は、トランスファゲート駆動信号ＲＶ２Ｂが“Ｈ”レベルとされたとき、第２フリップフロップ回路１４**-2のノードＮ６を、ＭＯＳキャパシタＱｄ２に接続する。ＭＯＳキャパシタＱｄ１、Ｑｄ２はそれぞれ、デプレッション型のｎチャネルＭＯＳトランジスタで構成され、その容量は、ビット線容量よりも十分に小さくされる。
【０１４８】
ベリファイ回路１６**は、ｐチャネルＭＯＳトランジスタＱｐ１２、Ｑｐ１３、Ｑｐ１４、Ｑｐ１５により構成される。
【０１４９】
ベリファイ回路１６**を構成するＭＯＳトランジスタＱｐ１４は、活性化信号ＶＲＦＹＢＡが“Ｌ”レベルとなったときに導通する。ＭＯＳトランジスタＱｐ１５は、第１フリップフロップ回路１４**-1のノードＮ４が“Ｌ”レベルとなったときに導通する。ＭＯＳトランジスタＱｐ１４、Ｑｐ１５の双方がともに導通したとき、ＭＯＳキャパシタＱｄ１のゲート、つまりノードＮ１には、電圧ＶＣＣが供給される。ベリファイ回路１６**を構成するＭＯＳトランジスタＱｐ１２は、活性化信号ＶＲＦＹＢＢが“Ｌ”レベルとなったときに導通する。ＭＯＳトランジスタＱｐ１３は、第１フリップフロップ回路１４**-1のノードＮ３が“Ｌ”レベルとなったときに導通する。ＭＯＳトランジスタＱｐ１２、Ｑｐ１３の双方がともに導通したとき、ＭＯＳキャパシタＱｄ２のゲート、つまりノードＮ２には、電圧ＶＣＣが供給される。
【０１５０】
また、図１９に示したＭＯＳトランジスタＱｎ３８が導通したとき、ＭＯＳキャパシタＱｄ１のゲートには電圧ＶＡが供給され、ＭＯＳキャパシタＱｄ１が充電される。同様に、図１９に示したＭＯＳトランジスタＱｎ３９が導通したとき、ＭＯＳキャパシタＱｄ２のゲートには電圧ＶＢが供給され、ＭＯＳキャパシタＱｄ２が充電される。
【０１５１】
このように、ＭＯＳトランジスタＱｎ３８、Ｑｎ３９で構成されるビット線プリチャージ回路８Ａ、８Ｂは、ビット線書き込み電圧制御回路を兼ねる。
【０１５２】
また、ＭＯＳキャパシタＱｄ１、Ｑｄ２のゲート電位を変更させるベリファイ回路１６**も、ビット線書き込み電圧制御回路を兼ねた回路である。
【０１５３】
さらに、第２フリップフロップ回路１４**-2、ＭＯＳトランジスタＱｎ３３により構成されるトランスファゲート回路、およびＭＯＳトランジスタＱｎ３５により構成されるトランスファゲート回路も、ＭＯＳキャパシタＱｄ１、Ｑｄ２のゲート電位を変更させる。よって、これらの回路も、ビット線書き込み電圧制御回路を兼ねる。
【０１５４】
次に、この発明の第３の実施の形態に係るＥＥＰＲＯＭの動作について説明する。この説明は、２つのメモリセルアレイ１Ａ、１Ｂのうち、メモリセルアレイ１Ａをアクセスし、制御ゲートＣＧ２Ａが選択されている場合を例に説明する。なお、メモリセルアレイ１Ｂをアクセスしたときの動作については、メモリセルアレイ１Ａをアクセスしたときの動作と同様である。
【０１５５】
図２５は、この発明の第３の実施の形態に係るＥＥＰＲＯＭの書き込み動作を示す動作波形図である。
【０１５６】
まず、ＥＥＰＲＯＭの外部からデータ入出力バッファ５に、例えば３ビットの外部用書き込みデータが入力される。３ビットの外部用書き込みデータは、８値のデータを表す。この実施の形態に係るＥＥＰＲＯＭのメモリセルトランジスタは３値記憶式である。このため、外部用書き込みデータを、データ入出力バッファ５によって、ＥＥＰＲＯＭの内部で有効な２つの３値のデータに変換する。３値データのそれぞれは、例えば図２３に示されるようにされ、データ回路１０**に入力される。このような有効な３値のデータを２つ用意して、それぞれ隣り合う偶数、奇数カラムのデータ回路６**に入力する。このようにして、３ビットで８値のデータを、データ入出力バッファ５によって、３値のデータ×２、つまりデータの値としては９値とし、そのうちの８値のデータが有効となるように変換する。データ入出力バッファ５によって変換された、内部で有効な２つの３値のデータの一つは、カラム活性化信号ＣＥＮＢが“Ｈ”レベルのとき、アドレス信号で指定されたカラムアドレスに対応したデータ回路６**の一つに転送される。そして、３値のデータのいずれか一つが、書き込みデータとして、データ回路６**の一つに記憶される。
【０１５７】
この後、ビット線プリチャージ信号ＰＲＥＡが“Ｈ”レベルとされ、電圧ＶＡが１．５Ｖにされる。これにより、ビット線ＢＬａは、ビット線書き込み制御電圧の１つである１．５Ｖに充電される。続いて、ビット線プリチャージ信号ＰＲＥＡが“Ｌ”レベルとされて、ビット線ＢＬａがフローティングにされる。次に、ベリファイ信号ＶＲＦＹＢＡが“Ｌ”レベル、トランスファゲート駆動信号ＲＶＡ２Ａが１．５Ｖとされる。ここで、駆動信号ＲＶＡ２Ａをゲートに受けるｎチャネルＭＯＳトランジスタＱｎ３３のしきい値を１Ｖとすると、ＭＯＳトランジスタＱｎ３３は、データ“０”、またはデータ“１”を書き込むときに“ＯＦＦ”、データ“２”を書き込むときに“ＯＮ”する。これによって、データ制御回路１０**がデータ“０”を記憶しているときには、データ制御回路１０**からビット線ＢＬａに、ビット線書き込み制御電圧として、電圧ＶＣＣが供給される。また、データ制御回路１０**がデータ“２”を記憶しているときには、データ制御回路１０**からビット線ＢＬａに、ビット線書き込み制御電圧として、電圧ＶＳＳ（０Ｖ）が供給される。なお、ビット線ＢＬａの電位に、トランスファゲート回路１２のＭＯＳトランジスタＱｎ３６のしきい値だけ落ちる、いわゆる“しきい値落ち”が問題となるときには、駆動信号ＢＬＣＡを、図２５に示すように、昇圧電位ＶＭに昇圧するとよい。
【０１５８】
次に、制御ゲート／選択ゲート駆動回路２によって、選択されたブロックの選択ゲートＳＧ１Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４Ａの電位が電圧ＶＣＣとなる。選択ゲートＳＧ２Ａは０Ｖである。次に、選択された制御ゲートＣＧ２Ａが高電圧ＶＰＰ（例えば２０Ｖ）、非選択制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４ＡがＶＭ（例えば１０Ｖ）となる。データ“２”が記憶されているデータ制御回路１０**に対応するメモリセルトランジスタでは、０Ｖのチャネル電位と制御ゲートのＶＰＰの電位差によって、浮遊ゲートに電子が注入され、そのしきい値が上昇する。同様に、データ“１”が記憶されているデータ制御回路１０**に対応するメモリセルトランジスタでは、１．５Ｖのチャネル電位と制御ゲートのＶＰＰの電位差によって、浮遊ゲートに電子が注入され、そのしきい値が上昇する。なお、チャネル電位を１．５Ｖにする理由は、データ“２”を書き込むときよりも、浮遊ゲートに注入する電子の量を少なくするためである。データ“０”が記憶されているデータ制御回路１０**に対応するメモリセルトランジスタでは、チャネル電位と制御ゲートのＶＰＰの電位差が小さいので、実効的に、浮遊ゲートに電子が注入されない。よって、メモリセルトランジスタのしきい値は変動しない。
書き込み動作中、センスアンプ活性化信号ＳＡＮ１、ＳＡＮ２、ベリファイ信号ＶＲＦＹＢＢ、ビット線プリチャージ信号ＰＲＥＢ、トランスファゲート駆動信号ＢＬＣＢはそれぞれ“Ｈ”レベル、センスアンプ活性化信号ＳＡＰ１、ＳＡＰ２、トランスファゲート駆動信号ＲＶ１Ａ、ＲＶ１Ｂ、ＲＶ２Ｂ、イコライズ信号ＥＣＨ１、ＥＣＨ２はそれぞれ“Ｌ”レベルである。また、電圧ＶＢは０Ｖである。
【０１５９】
上記書き込み動作の後、メモリセルトランジスタのしきい値を検証するためのベリファイ読み出し動作が行われる。ベリファイ読み出し動作によって、メモリセルトランジスタのしきい値が、所望の値に達していることが検証されれば、データ制御回路１０**が記憶している書き込みデータは、データ“０”に変更される。反対に、所望の値に達していなければ、データ制御回路１０**は、記憶している書き込みデータを記憶したまま、上記の書き込み動作を、再度行う。書き込み動作と、ベリファイ読み出し動作は、選択されたメモリセルトランジスタの全てのしきい値が、所望の値に達するまで、繰り返し行われる。
【０１６０】
図２６は、この発明の第３の実施の形態に係るＥＥＰＲＯＭの読み出し動作を示す動作波形図である。
【０１６１】
まず、電圧ＶＡを１．８Ｖに、電圧ＶＢを１．５Ｖにする。これにより、ビット線ＢＬａが１．８Ｖに、ビット線ＢＬｂが１．５Ｖにそれぞれ充電される。この後、トランスファゲート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｌ”レベルとして、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ２とをそれぞれ切り離す。これにより、ビット線ＢＬａ、ＢＬｂはそれぞれ電気的にフローティングな状態にされる。この後、ビット線プリチャージ信号ＰＲＥＡ、ＰＲＥＢをそれぞれ“Ｌ”レベルとして、ＭＯＳキャパシタＱｄ１のゲート電極であるノードＮ１、ＭＯＳキャパシタＱｄ２のゲート電極であるノードＮ２をそれぞれ、電気的にフローティングな状態にする。続いて、制御ゲート／選択ゲート駆動回路によって選択されたブロックの選択された制御ゲートＣＧ２Ａを０Ｖ、非選択の制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと、選択ゲートＳＧ１Ａ、ＳＧ２Ａをそれぞれ電圧ＶＣＣにする。選択されたメモリセルトランジスタのしきい値が０Ｖ以下なら、ビット線の電圧は１．５Ｖより低くなる。また、選択されたメモリセルトランジスタのしきい値が０Ｖ以上なら、ビット線の電圧は１．８Ｖのままとなる。この後、トランスファゲート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｈ”レベルとし、ビット線ＢＬａ、ＢＬｂをそれぞれ、一旦、ノードＮ１、Ｎ２に接続する。この後、トランスファゲート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｌ”レベルとして、ビット線ＢＬａ、ＢＬｂと、ノードＮ１、Ｎ２とを、再度切り離す。
【０１６２】
この後、センスアンプ活性化信号ＳＡＮ１を“Ｌ”レベル、センスアンプ活性化信号ＳＡＰ１を“Ｈ”レベルとして、第１フリップフロップ回路１４**-1を非活性な状態とする。さらに、イコライズ信号ＥＣＨ１を“Ｈ”レベルとして、ノードＮ３とノードＮ４とをイコライズする。この後、トランスファゲート駆動信号ＲＶ１Ａ、ＲＶ１Ｂをそれぞれ“Ｈ”レベルとする。さらに、センスアンプ活性化信号ＳＡＮ１を“Ｈ”レベル、センスアンプ活性化信号ＳＡＰ１を“Ｌ”レベルとして、第１フリップフロップ回路１４**-1を活性な状態とする。これにより、ノードＮ１の電圧が、第１フリップフロップ回路１４**-1によりセンスされ、そして、ラッチされる。これにより、メモリセルトランジスタから読み出されたデータが「“０”か、“１”または“２”」かが、第１フリップフロップ回路１４**-1によりセンスされ、そして、ラッチされる。
【０１６３】
次に、選択された制御ゲートＣＧ２Ａが１．５Ｖにされる。ビット線プリチャージ信号ＰＲＥＡ、ＰＲＥＢをそれぞれ“Ｈ”レベルとして、ＭＯＳキャパシタＱｄ１のゲート電極であるノードＮ１を１．８Ｖに、ＭＯＳキャパシタＱｄ２のゲート電極であるノードＮ２を１．５Ｖに充電する。この後、ビット線プリチャージ信号ＰＲＥＡ、ＰＲＥＢをそれぞれ“Ｌ”レベルとして、ノードＮ１、Ｎ２をそれぞれ電気的にフローティングな状態にする。選択されたメモリセルトランジスタのしきい値が１．５Ｖ以下なら、ビット線の電圧は１．５Ｖより低くなる。また、選択されたメモリセルトランジスタのしきい値が１．５Ｖ以上なら、ビット線の電圧は１．８Ｖのままとなる。この後、トランスファゲート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｈ”レベルとし、ビット線ＢＬａ、ＢＬｂをそれぞれ、一旦、ノードＮ１、Ｎ２に接続する。この後、トランスファゲート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｌ”レベルとして、ビット線ＢＬａ、ＢＬｂと、ノードＮ１、Ｎ２とを、再度切り離す。この後、センスアンプ活性化信号ＳＡＮ２を“Ｌ”レベル、センスアンプ活性化信号ＳＡＰ２を“Ｈ”レベルとして、第２フリップフロップ回路１４**-2を非活性な状態とする。さらにイコライズ信号ＥＣＨ２を“Ｈ”レベルとして、ノードＮ５とノードＮ６とをイコライズする。この後、トランスファゲート駆動信号ＲＶ２Ａ、ＲＶ２Ｂをそれぞれ“Ｈ”レベルとする。さらにセンスアンプ活性化信号ＳＡＮ２を“Ｈ”レベル、センスアンプ活性化信号ＳＡＰ２を“Ｌ”レベルとして、第２フリップフロップ回路１４**-2を活性な状態とする。これにより、ノードＮ１の電圧が、第２フリップフロップ回路１４**-2によりセンスされ、そして、ラッチされる。これにより、メモリセルトランジスタから読み出されたデータが「“２”か、“０”または“１”」かが、第２フリップフロップ回路１４**-2によりセンスされ、そして、ラッチされる。このように、２つのフリップフロップ回路１４**-1、１４**-2により構成されるデータ制御回路１０**は、メモリセルトランジスタから読み出されたデータが「“０”か、“１”か、“２”か」を区別して記憶することができる。よって、データ回路６**は、読み出しデータを記憶する。
【０１６４】
なお、上記の読み出し動作中、ベリファイ信号ＶＲＦＹＢＡ、ＶＲＦＹＢＢはともに“Ｈ”レベルである。また、メモリセルトランジスタのソース線の電圧Ｖｓａ、Ｖｓｂはそれぞれ０Ｖである。
【０１６５】
続いて、カラムアドレスデコーダに入力されるカラム活性化信号ＣＥＮＢが“Ｈ”レベルとされると、アドレス信号によって選択されたデータ回路６**の一つから、読み出しデータが、データ入出力線ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤに出力される。このとき、隣り合う偶数、奇数カラムのデータ回路６**からそれぞれ、例えば図２４に示すような２つの３値のデータが出力されてきて、データ入出力バッファ５に入力される。データ入出力バッファ５には、３値のデータ×２のデータが入力されてくる。データ入出力バッファ５は、入力された２つの３値のデータを、３ビットで８値の外部用読み出しデータに変換し、そして、ＥＥＰＲＯＭの外部に向けて出力する。
【０１６６】
図２７および図２８はそれぞれ、この発明の第３の実施の形態に係るＥＥＰＲＯＭのベリファイ読み出し動作を示す動作波形図である。
【０１６７】
まず、電圧ＶＡを１．８Ｖに、電圧ＶＢを１．５Ｖにする。これにより、ビット線ＢＬａが１．８Ｖに、ビット線ＢＬｂが１．５Ｖにそれぞれ充電される。この後、トランスファゲート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｌ”レベルとして、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ２とをそれぞれ切り離す。これにより、ビット線ＢＬａ、ＢＬｂはそれぞれ電気的にフローティングな状態にされる。この後、ビット線プリチャージ信号ＰＲＥＡ、ＰＲＥＢをそれぞれ“Ｌ”レベルとして、ＭＯＳキャパシタＱｄ１のゲート電極であるノードＮ１、ＭＯＳキャパシタＱｄ２のゲート電極であるノードＮ２をそれぞれ、電気的にフローティングな状態にする。続いて、制御ゲート／選択ゲート駆動回路によって選択されたブロックの選択された制御ゲートＣＧ２Ａを０．５Ｖ、非選択制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと、選択ゲートＳＧ１Ａ、ＳＧ２Ａをそれぞれ電圧ＶＣＣにする。選択されたメモリセルトランジスタのしきい値が０．５Ｖ以下なら、ビット線の電圧は１．５Ｖより低くなる。また、選択されたメモリセルトランジスタのしきい値が０．５Ｖ以上なら、ビット線の電圧は１．８Ｖのままとなる。この後、トランスファゲート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｈ”レベルとし、ビット線ＢＬａ、ＢＬｂをそれぞれ、一旦、ノードＮ１、Ｎ２に接続する。この後、トランスファゲート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｌ”レベルとして、ビット線ＢＬａ、ＢＬｂと、ノードＮ１、Ｎ２とを、再度切り離す。この後、トランスファゲート駆動信号ＲＶＡ２Ａが、例えば電圧ＶＣＣ以下の１．５Ｖとされる。ここで、駆動信号ＲＶＡ２Ａをゲートに受けるｎチャネルＭＯＳトランジスタＱｎ３３のしきい値を１Ｖとすると、書き込みデータ“２”が記憶されているデータ回路６**の、ＭＯＳトランジスタＱｎ３３は“ＯＮ”し、ノードＮ１は０Ｖとなる。一方、書き込みデータ“０”または“１”が記憶されているデータ回路６**の、ＭＯＳトランジスタＱｎ３３は“ＯＦＦ”し、ノードＮ１は０．５Ｖ以上の電圧に保たれる。この後、ベリファイ信号ＶＲＦＹＢＡを“Ｌ”レベルにする。すると、書き込みデータ“０”がデータ回路６**では、ｐチャネルＭＯＳトランジスタＱｐ１５が“ＯＮ”であり、ノードＮ１は電圧ＶＣＣとなる。
【０１６８】
この後、センスアンプ活性化信号ＳＡＮ１を“Ｌ”レベル、センスアンプ活性化信号ＳＡＰ１を“Ｈ”レベルとして、第１フリップフロップ回路１４**-1を非活性な状態とする。さらに、イコライズ信号ＥＣＨ１を“Ｈ”レベルとして、ノードＮ３とノードＮ４とをイコライズする。この後、トランスファゲート駆動信号ＲＶ１Ａ、ＲＶ１Ｂをそれぞれ“Ｈ”レベルとする。さらに、センスアンプ活性化信号ＳＡＮ１を“Ｈ”レベル、センスアンプ活性化信号ＳＡＰ１を“Ｌ”レベルとして、第１フリップフロップ回路１４**-1を活性な状態とする。これにより、ノードＮ１の電圧が、第１フリップフロップ回路１４**-1によりセンスされ、そして、ラッチされる。これにより、書き込みデータ“１”を記憶しているデータ回路６**のみ、対応するメモリセルトランジスタのデータが充分にデータ“１”の状態となったか否かが検出される。メモリセルトランジスタが、データ“１”の状態になっていれば、第１フリップフロップ回路１４**-1は、ノードＮ１の電圧をセンスし、ラッチする。これにより、書き込みデータは“０”に変更される。反対に、メモリセルトランジスタが、データ“１”の状態になっていなければ、第１フリップフロップ回路１４**-1は、ノードＮ１の電圧をセンスし、ラッチして、書き込みデータ“１”を記憶し続ける。また、書き込みデータ“０”、または書き込みデータ“２”を記憶しているデータ回路６**では、データの変更はされない。
【０１６９】
図２７中、（１）はデータ“０”が記憶されているメモリセルトランジスタの場合、（２）はデータ“１”またはデータ“２”が記憶されているメモリセルトランジスタの場合、（３）はデータ“１”が記憶されるはずのメモリセルトランジスタでまだデータ“１”の状態に達していない場合、（４）はデータ“１”が記憶されるはずのメモリセルトランジスタでちょうどデータ“１”の状態に達した場合、（５）はデータ“２”が記憶されるはずのメモリセルトランジスタでデータ“１”の状態に達している場合、（６）はデータ“２”が記憶されるはずのメモリセルでデータ“１”の状態に達していない場合である。
【０１７０】
次に、選択された制御ゲートＣＧ２Ａが２Ｖにされる。選択されたメモリセルトランジスタのしきい値が２Ｖ以下なら、ビット線の電圧は１．５Ｖより低くなる。また、選択されたメモリセルトランジスタのしきい値が２Ｖ以上なら、ビット線の電圧は１．８Ｖのままとなる。この後、トランスファゲート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｈ”として、ビット線ＢＬａ、ＢＬｂをそれぞれ、一旦、ノードＮ１、Ｎ２に接続する。この後、トランスファゲート駆動信号ＢＬＣＡ、ＢＬＣＢをそれぞれ“Ｌ”レベルとして、ビット線ＢＬａ、ＢＬｂと、ノードＮ１、Ｎ２とを、再度切り離す。この後、ベリファイ信号ＶＲＦＹＢＡが“Ｌ”レベルとする。すると、書き込みデータ“０”が記憶されているデータ回路６**のみ、ｐチャネルＭＯＳトランジスタＱｐ１５が“ＯＮ”であり、ノードＮ１は電圧ＶＣＣとなる。この後、センスアンプ活性化信号ＳＡＮ１を“Ｌ”レベル、センスアンプ活性化信号ＳＡＰ１を“Ｈ”レベルとして、第１フリップフロップ回路１４**-1を非活性な状態とする。さらにイコライズ信号ＥＣＨ１を“Ｈ”レベルとして、ノードＮ３とノードＮ４とをイコライズする。この後、トランスファゲート駆動信号ＲＶ１Ａ、ＲＶ１Ｂをそれぞれ“Ｈ”レベルとする。さらにセンスアンプ活性化信号ＳＡＮ１を“Ｈ”レベル、センスアンプ活性化信号ＳＡＰ１を“Ｌ”レベルとして、第１フリップフロップ回路１４**-1を活性な状態とする。これにより、ノードＮ１の電圧が、第１フリップフロップ回路１４**-1によりセンスされ、そして、ラッチされる。
【０１７１】
図２７中、（７）はデータ“０”またはデータ“１”が記憶されているメモリセルトランジスタの場合、（８）はデータ“２”が記憶されているメモリセルトランジスタの場合、（９）はデータ“１”が記憶されるはずのメモリセルトランジスタでまだデータ“１”の状態に達していない場合、（１０）はデータ“１”が記憶されるはずのメモリセルトランジスタでちょうどデータ“１”の状態に達した場合、（１１）はデータ“２”が記憶されるはずのメモリセルトランジスタでちょうどデータ“２”の状態に達した場合、（１２）はデータ“２”が記憶されるはずのメモリセルトランジスタでまだデータ“２”の状態に達していない場合である。
【０１７２】
この後、図２８に示されるように、書き込みデータの変更が、さらに行われる。まず、ビット線プリチャージ信号ＰＲＥＢ、トランスファゲート駆動信号ＲＶ２Ａをそれぞれ“Ｈ”レベルとする。これにより、ノードＮ２の電位は１．５Ｖに、ノードＮ１の電位は、第２フリップフロップ回路１４**-2のデータに従った電位に制御される。この後、ベリファイ信号ＶＲＦＹＢＡを“Ｌ”レベルする。これにより、ノードＮ１の電位は、第１フリップフロップ回路１４**-1のデータに従った電位に制御される。この後、センスアンプ活性化信号ＳＡＮ２を“Ｌ”レベル、センスアンプ活性化信号ＳＡＰ２を“Ｈ”レベルとして、第２フリップフロップ回路１４**-2を非活性な状態とする。さらにイコライズ信号ＥＣＨ２を“Ｈ”レベルとして、ノードＮ５とノードＮ６とをイコライズする。この後、トランスファゲート駆動信号ＲＶ２Ａ、ＲＶ２Ｂをそれぞれ“Ｈ”レベルとする。さらにセンスアンプ活性化信号ＳＡＮ２を“Ｈ”レベル、センスアンプ活性化信号ＳＡＰ２を“Ｌ”レベルとして、第２フリップフロップ回路１４**-2を活性な状態とする。これにより、ノードＮ１の電圧が、第２フリップフロップ回路１４**-2によりセンスされ、そして、ラッチされる。これにより、書き込みデータ“２”を記憶しているデータ回路６**のみ、対応するメモリセルトランジスタのデータが充分にデータ“２”の状態となったか否かが検出される。メモリセルトランジスタが、データ“２”の状態になっていれば、第１フリップフロップ回路１４**-1、第２フリップフロップ回路１４**-2はそれぞれ、ノードＮ１の電圧をセンスし、ラッチする。これにより、書き込みデータは“０”に変更される。反対に、メモリセルトランジスタが、データ“２”の状態になっていなければ、第１フリップフロップ回路１４**-1、第２フリップフロップ回路１４**-2はそれぞれ、ノードＮ１の電圧をセンスし、ラッチして、書き込みデータ“２”を記憶し続ける。また、書き込みデータ“０”、または書き込みデータ“１”を記憶しているデータ回路６**では、データの変更はされない。
【０１７３】
上記ベリファイ読み出し動作中、ベリファイ信号ＶＲＦＹＢＢは“Ｈ”レべル、メモリセルトランジスタのソース線の電圧Ｖｓは０Ｖである。
【０１７４】
選択されたメモリセルトランジスタの全てが、所望のしきい値に達していれば、データ回路６**-0〜６**-mの全ての書き込みデータが“０”となる。これを検出すると、選択されたメモリセルトランジスタの全てが、所望のしきい値に達したか否かがわかる。
【０１７５】
図２９は、データ回路６**の書き込みデータの変更の様子を示す図である。
【０１７６】
なお、この第３の実施の形態に係るＥＥＰＲＯＭでは、書き込みデータ“１”を記憶しているデータ回路６**に対応したビット線の電位は、１．５Ｖのビット線書き込み制御電圧にされるが、これは０Ｖでも可能である。
【０１７７】
図３０は、この発明の第４の実施の形態に係るＥＥＰＲＯＭのメモリセルアレイ１およびカラム系回路３の構成を示す構成図である。
【０１７８】
上記第１、第２の実施の形態では、一つのビット線ＢＬに、一つのデータ回路６が対応したものを説明したが、複数のビット線ＢＬに、一つのデータ回路６が対応した形に変更することができる。
【０１７９】
図３０に示すように、第４の実施の形態に係るＥＥＰＲＯＭでは、４本のビット線ＢＬｉ-1〜ＢＬｉ-4（ｉは０〜３）に対して、データ回路６-0〜６-mのうちの一つが設けられている。４本のビット線ＢＬｉ-1〜ＢＬｉ-4のうち、例えばＢＬｉ-1を選択するときには、データ回路側のトランスファゲート回路７* を駆動する駆動信号ＢＬＣ１〜ＢＬＣ４のうち、信号ＢＬＣ１を“Ｈ”レベルとし、他の信号ＢＬＣ２〜４をそれぞれ、“Ｌ”レベルとする。
【０１８０】
また、同時に、非選択ビット線制御回路側のトランスファゲート回路７**を駆動する駆動信号ＢＬＣ１Ｄ〜ＢＬＣ４Ｄのうち、信号ＢＬＣ１Ｄを“Ｌ”レベルとし、他の信号ＢＬＣ２Ｄ〜４Ｄをそれぞれ、“Ｈ”レベルとする。これにより、選択されたビット線ＢＬｉ-1だけがデータ回路６-0〜６-mに接続される。
【０１８１】
これにより、選択されたビット線ＢＬｉ-1だけがデータ回路６-0〜６-mに接続され、選択されていないビット線ＢＬｉ-2〜ＢＬｉ-4はそれぞれ、非選択ビット線制御回路２０-0〜２０-mに接続される。非選択ビット線制御回路２０-0〜２０-mは、選択されていないビット線ＢＬｉ-2〜ＢＬｉ-4の電位を制御する。
【０１８２】
図３１は、この発明の第５の実施の形態に係るＥＥＰＲＯＭのメモリセルアレイ１Ａ、１Ｂおよびカラム系回路３**の構成を示す構成図である。
【０１８３】
上記第３の実施の形態においても、第１、第２の実施の形態と同様、一つのビット線ＢＬａ（またはＢＬｂ）に、一つのデータ回路６**が対応したものを説明したが、複数のビット線ＢＬａ（またはＢＬｂ）に、一つのデータ回路６**が対応した形に変更することができる。
【０１８４】
図３１に示すような第５の実施の形態に係るＥＥＰＲＯＭでも、第４の実施の形態に係るＥＥＰＲＯＭと同様にして、４本のビット線ＢＬｉ-1〜ＢＬｉ-4（ｉは０〜３）のうち、選択された１本のビット線とデータ回路６-0〜６-mとの接続、および非選択の３本のビット線と非選択ビット線制御回路２０-0〜２０-mとの接続が行われる。
【０１８５】
また、メモリセルアレイ１に集積されるメモリセルは、ＮＡＮＤ型のセルに限られることはなく、以下に説明するようなセルでも、この発明の実施が可能である。
【０１８６】
図３２は、ＮＯＲ型のセルが集積されたメモリセルアレイを示す図である。図３２に示すＮＯＲ型のセルは、ビット線ＢＬに、選択ゲートを介して接続されている。
【０１８７】
図３３は、他のＮＯＲ型のセルが集積されたメモリセルアレイを示す図である。図３３に示すＮＯＲ型のセルは、ビット線ＢＬに、直接に接続されている。
【０１８８】
図３４は、グランドアレイ型のセルが集積されたメモリセルアレイを示す図である。図３４に示すように、グランドアレイ型のセルは、ビット線ＢＬとソース線ＶＳとを並行に配置したものである。グランドアレイ型のセルは、ＮＯＲ型のメモリの一つである。
【０１８９】
図３５は、他のグランドアレイ型のセルが集積されたメモリセルアレイを示す図である。図３５に示すグランドアレイ型のセルは、データを消去するときに使用される消去ゲートＥＧを有している。また、制御ゲートＣＧの一部を、メモリセルトランジスタのチャネルにオーバーラップさせた、いわゆるスプリットチャネル型になっている。
【０１９０】
図３６は、交互グランドアレイ型のセルが集積されたメモリセルアレイを示す図である。図３６に示すように、交互グランドアレイ型のセルは、ビット線ＢＬとソース線ＶＳとを並行に配置した点でグランドアレイ型のセルと一致するが、ビット線ＢＬとソース線ＶＳとを交互に切り替えることが可能な点が相違している。
【０１９１】
図３７は、他の交互グランドアレイ型のセルが集積されたメモリセルアレイを示す図である。図３７に示す交互グランドアレイ型のセルは、図３５に示したグランドアレイ型のセルと同様な構成を有している。
【０１９２】
図３８は、ＤＩＮＯＲ（DIvided NOR ）型のセルが集積されたメモリセルアレイを示す図である。図３８に示すように、ＤＩＮＯＲ型のセルは、ビット線ＢＬとソース線ＶＳとの間に、ビット線側選択トランジスタを介して、例えば４つのメモリセルトランジスタが並列に接続されて構成される。
【０１９３】
図３９は、ＡＮＤ型のセルが集積されたメモリセルアレイを示す図である。図３９に示すように、ＡＮＤ型のセルは、ビット線ＢＬとソース線ＶＳとの間に、ビット線側選択トランジスタおよびソース線側選択トランジスタを介して、例えば４つのメモリセルトランジスタが並列に接続されて構成される。
【０１９４】
また、上記実施の形態では、３値あるいは４値記憶式のＥＥＰＲＯＭについて説明したが、この発明は、ｎ値（ｎ≧２）記憶式ＥＥＰＲＯＭでも実施が可能である。
【０１９５】
以上説明したような実施の形態に係るＥＥＰＲＯＭによれば、データの書き込みを行う際に、少なくとも１つのビット線電圧制御回路によって、ビット線を所望のビット線書き込み制御電圧に充電し、その後、ビット線を電気的にフローティングな状態にする。つまり、ｎ値の書き込みデータに応じてそれぞれ異なっているビット線書き込み制御電圧の一つを、ビット線にあらかじめ充電しておく。これにより、上記ビット線書き込み制御電圧の一つをビット線を与えるためのビット線電圧制御回路を省くことができる。よって、ビット線電圧制御回路を、簡単な回路構成により実現することができ、チップサイズを小さくできる。また、この発明を使用しない場合に比べ、ビット線電圧制御回路に必要なトランジスタの数を減るので、製造歩留りも良い。よって、製造コストが低下し、ｎ値記憶式ＥＥＰＲＯＭをユーザに、廉価に供給することもできる。
【０１９６】
【発明の効果】
以上説明したように、この発明によれば、カラム系回路の回路規模が、特にビット線電圧制御回路の数が減ぜられることによって小さくなるので、高集積化に適した不揮発性半導体記憶装置およびデータ書き込み方法を提供することができる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施の形態に係る多値記憶式ＥＥＰＲＯＭの構成を示す構成図。
【図２】図２は図１に示すメモリセルアレイおよびカラム系回路の構成を示す構成図。
【図３】図３はＥＥＰＲＯＭが４値記憶式であるときの、メモリセルトランジスタのしきい値電圧と、４つの書き込み状態との関係を示す図。
【図４】図４は図２に示すデータ回路６の構成を示す構成図。
【図５】図５は書き込みデータと、データ入出力線の電位レベルとの関係を示す図。
【図６】図６は読み出しデータと、データ入出力線の電位レベルとの関係を示す図。
【図７】図７は図４に示すデータ回路を備えるＥＥＰＲＯＭの書き込み動作を示す動作波形図。
【図８】図８はこの発明の第１の実施の形態に係る半導体記憶装置が有するデータ制御回路を示す図で、（ａ）図はデータ制御回路の構成を示す構成図、（ｂ）図は（ａ）図に示すフリップフロップ回路の回路図。
【図９】図９は図８（ａ）および（ｂ）に示すデータ制御回路を備えるＥＥＰＲＯＭの読み出し動作と、書き込み動作の後に行われるベリファイ読み出し動作とを示す動作波形図。
【図１０】図１０はこの発明の第１の実施の形態に係る半導体記憶装置が有するデータ制御回路の他の例を示す図で、（ａ）図はデータ制御回路の構成を示す構成図、（ｂ）図は（ａ）図に示すフリップフロップ回路の回路図。
【図１１】図１１は図１０（ａ）および（ｂ）に示すデータ制御回路を備えるＥＥＰＲＯＭの読み出し動作と、書き込み動作の後に行われるベリファイ読み出し動作とを示す動作波形図。
【図１２】図１２はデータ回路の書き込みデータの変更の様子を示す図。
【図１３】図１３はデータ書き込み終了検知回路の回路図。
【図１４】図１４はこの発明の第２の実施の形態に係る多値記憶式ＥＥＰＲＯＭが備えるデータ回路の構成を示す構成図。
【図１５】図１５は図１４に示すデータ回路を備えるＥＥＰＲＯＭの書き込み動作を示す動作波形図。
【図１６】図１６はこの発明の第３の実施の形態に係る多値記憶式ＥＥＰＲＯＭの構成を示す構成図。
【図１７】図１７は図１６に示すメモリセルアレイおよびカラム系回路の構成を示す構成図。
【図１８】図１８はＥＥＰＲＯＭが３値記憶式であるときの、メモリセルトランジスタのしきい値電圧と、３つの書き込み状態との関係を示す図。
【図１９】図１９は図１７に示すデータ回路の構成を示す構成図。
【図２０】図２０はこの発明の第３の実施の形態に係る半導体記憶装置が有するデータ制御回路１０の構成を示す構成図。
【図２１】図２１は図２０に示す第１フリップフロップ回路の回路図。
【図２２】図２２は図２０に示す第２フリップフロップ回路の回路図。
【図２３】図２３は書き込みデータと、データ入出力線の電位レベルとの関係を示す図。
【図２４】図２４は読み出しデータと、データ入出力線の電位レベルとの関係を示す図。
【図２５】図２５はこの発明の第３の実施の形態に係るＥＥＰＲＯＭの書き込み動作を示す動作波形図。
【図２６】図２６はこの発明の第３の実施の形態に係るＥＥＰＲＯＭの読み出し動作を示す動作波形図。
【図２７】図２７はこの発明の第３の実施の形態に係るＥＥＰＲＯＭのベリファイ読み出し動作を示す動作波形図。
【図２８】図２８はこの発明の第３の実施の形態に係るＥＥＰＲＯＭのベリファイ読み出し動作を示す動作波形図。
【図２９】図２９はデータ回路の書き込みデータの変更の様子を示す図。
【図３０】図３０はこの発明の第４の実施の形態に係るＥＥＰＲＯＭのメモリセルアレイおよびカラム系回路の構成を示す構成図。
【図３１】図３１はこの発明の第５の実施の形態に係るＥＥＰＲＯＭのメモリセルアレイおよびカラム系回路の構成を示す構成図。
【図３２】図３２はＮＯＲ型のセルが集積されたメモリセルアレイを示す図。
【図３３】図３３は他のＮＯＲ型のセルが集積されたメモリセルアレイを示す図。
【図３４】図３４はグランドアレイ型のセルが集積されたメモリセルアレイを示す図。
【図３５】図３５は他のグランドアレイ型のセルが集積されたメモリセルアレイを示す図。
【図３６】図３６は交互グランドアレイ型のセルが集積されたメモリセルアレイを示す図。
【図３７】図３７は他の交互グランドアレイ型のセルが集積されたメモリセルアレイを示す図。
【図３８】図３８はＤＩＮＯＲ型のセルが集積されたメモリセルアレイを示す図。
【図３９】図３９はＡＮＤ型のセルが集積されたメモリセルアレイを示す図。
【符号の説明】
１…メモリセルアレイ、
２…ロウ系回路、
３…カラム系回路、
４…アドレスバッファ、
５…データ入出力回路
６…データ回路、
７…トランスファゲート回路、
８…ビット線プリチャージ回路、
９…ビット線リセット回路、
１０…データ制御回路、
１４…フリップフロップ回路、
ＭＣ…メモリセル、
Ｍ…メモリセルトランジスタ、
Ｓ…選択トランジスタ、
ＳＧ…選択ゲート、
ＣＧ…制御ゲート、
ＢＬ…ビット線、
Ｑｎ…ｎチャネルＭＯＳトランジスタ、
Ｑｐ…ｐチャネルＭＯＳトランジスタ、
Ｑｄ…デプレッション型ｎチャネルＭＯＳトランジスタ。
【図１】
0003913800.tif 000002
【図２】
0003913800.tif 000003
【図３】
0003913800.tif 000004
【図４】
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【図５】
0003913800.tif 000006
【図６】
0003913800.tif 000007
【図７】
0003913800.tif 000008
【図８】
0003913800.tif 000009
【図９】
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【図１０】
0003913800.tif 000011
【図１１】
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【図１２】
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【図１３】
0003913800.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0003913800.tif 000019
【図１９】
0003913800.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0003913800.tif 000029
【図２９】
0003913800.tif 000030
【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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