(57)【特許請求の範囲】
【請求項１】
第１および第２発振器がともに同一の基準クロックを受けて発振するＤＤＳ発振器からなり、上記第１発振器から出力される第１正弦波信号と、上記第２発振器から出力される第２正弦波信号とを乗算回路に入力し、上記乗算回路の出力信号に含まれている直流電圧を検出し、その直流電圧に基づいて上記第１正弦波信号と上記第２正弦波信号間の位相ずれを検出する２相発振器の位相ずれ検出方法において、
上記乗算回路の出力側に交流除去用のローパスフィルタを介して接続された極性判別回路を備え、上記同一の基準クロックにより上記各発振器を同位相かつ同一周波数で発振させ、そのときの発振周波数をｆｏｕｔ，上記基準クロックの周波数をｆｒｅｆとして、発振開始後に、いずれか一方の上記発振器の位相を下記式（１）による移相量ずらし、上記極性判別回路により、上記乗算回路の出力に含まれている直流電圧の極性を判別して、上記第１正弦波信号と上記第２正弦波信号間の位相ずれの有無を検出することを特徴とする２相発振器の位相ずれ検出方法。
移相量（ｄｅｇ）＝９０−（ｆｏｕｔ／ｆｒｅｆ）×３６０／２…（１）
【請求項２】
同一の基準クロックを受けて発振するともにＤＤＳ発振器からなる第１および第２発振器の各正弦波出力信号を掛け算する乗算回路を備え、上記乗算回路の出力信号に含まれている直流電圧を検出し、その直流電圧に基づいて上記各正弦波出力信号間の位相ずれを検出する２相発振器の位相ずれ検出装置において、
上記乗算回路の出力側に交流除去用のローパスフィルタを介して接続された極性判別手段と、上記各発振器に周波数データおよび位相データとを与える発振器制御用ＣＰＵとを備え、上記発振器制御用ＣＰＵは、上記同一の基準クロックにより上記各発振器を同位相かつ同一周波数で発振させ、そのときの発振周波数をｆｏｕｔ，上記基準クロックの周波数をｆｒｅｆとして、発振開始後に、いずれか一方の上記発振器の位相を下記式（１）による移相量ずらし、上記極性判別手段により、上記乗算回路の出力に含まれている直流電圧の極性を判別して、上記各正弦波出力信号間の位相ずれの有無を検出することを特徴とする２相発振器の位相ずれ検出装置。
移相量（ｄｅｇ）＝９０−（ｆｏｕｔ／ｆｒｅｆ）×３６０／２…（１）
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２相発振器の位相ずれ検出方法およびその位相ずれ検出装置に関し、さらに詳しく言えば、各発振器がともにＤＤＳ方式よりなり、その２相出力間の位相ずれを確実に検出する技術に関するものである。
【０００２】
【従来の技術】
ＤＤＳはダイレクト・ディジタル・シンセサイザの略で、周波数データ（位相増加分）を設定するだけで任意周波数の出力が得られる発振器として知られている。このＤＤＳ方式による２つの発振器を用いた２相発振器の例を図３に示す。
【０００３】
第１発振器１０および第２発振器２０ともに、ｎビットフルアダーからなるアドレス演算器１１，２１と、１周期分の波形データテーブルを有する波形メモリ１２，２２と、Ｄ／Ａ変換器１３，２３と、ローパスフィルタ１４，２４とを備えている。
【０００４】
この２つの発振器１０，２０から同一周波数の出力を得るため、各発振器１０，２０には一つの基準クロック発生器３０から基準クロックが与えられる。また、各発振器１０，２０には、発振器制御用ＣＰＵ５０から周波数データ，位相データそれに発振／停止を同時に制御するためのデクリア／クリア信号が与えられる。これらの各データおよび信号は、基準クロックに同期してアドレス演算器１１，２１に取り込まれる。
【０００５】
各波形メモリ１２，２２にあらかじめ１周期分の例えば正弦波データを書き込んでおき、基準クロック発生器３０を動作させた状態で、各発振器１０，２０に対して同時にデクリア信号を与えることにより各発振器１０，２０が発振を開始する。
【０００６】
発振中に周波数を変更する場合には、発振器制御用ＣＰＵ５０より各発振器１０，２０に同時に周波数データを与えればよい。その周波数データは同時にアドレス演算器１１，２１に取り込まれ、これにより位相関係を維持しながら出力周波数が変更される。
【０００７】
ここで、周波数データ（位相増加分）をｆｄａｔａ，アドレス演算器のビット数をｎ，基準クロックの周波数をｆｒｅｆ，出力周波数をｆｏｕｔとすると、出力周波数ｆｏｕｔは、次式（１）により求められる。
ｆｏｕｔ＝（ｆｄａｔａ／２ｎ）×ｆｒｅｆ……式（１）
【０００８】
このように、ＤＤＳ方式の発振器によれば、周波数データとして位相増加分の値を設定するだけで任意の出力周波数を発生させることができる。また、基準クロックの周波数を高めるにしたがって、高周波数の正弦波出力を得ることができる。
【０００９】
しかしながら、２つの発振器１０，２０を実際に回路基板上に実装した場合、その基板の配線の影響やＤＤＳの特性の違いなどにより、周波数データを取り込むタイミングが１クロック分ずれることがある。
【００１０】
すなわち、デクリア信号が出された後の基準クロックのタイミングで各発振器１０，２０に周波数データが取り込まれるのであるが、例えば一方の発振器１０ではデクリア信号が出された直後の時点でデータを取り込むが、他方の発振器２０ではそれより１クロック分遅れた時点でデータを取り込むことがある。このため、２相間に基準クロックの１クロック分に相当する位相ずれが生ずる。この現象は、特に基準クロックが高速になるほど顕著になる。
【００１１】
この位相ずれを検出するため、発振器１０，２０の出力間に位相ずれ検出回路４０が設けられている。従来において多くの場合、位相ずれ検出回路４０には、図４に示すフリップフロップ（ＦＦ）による位相ずれ検出回路４１０もしくは図５に示す乗算回路による位相ずれ検出回路４２０のいずれかが用いられている。
【００１２】
図４の位相ずれ検出回路４１０は、第１および第２の２つのコンパレータ４１１，４１３と、第１および第２の２つのＤ−ＦＦ（遅延型フリップフロップ回路）４１２，４１４とを備えている。
【００１３】
第１発振器１０の正弦波出力信号は第１コンパレータ４１１にて矩形波に変換され、これをＳＱ１信号とする。同様に、第２発振器２０の正弦波出力信号も第２コンパレータ４１３にて矩形波に変換される。これをＳＱ２信号とする。
【００１４】
ＳＱ１信号は第１Ｄ−ＦＦ４１２のＤ入力端子に入力される。一方、ＳＱ２信号は第１Ｄ−ＦＦ４１２のクロック入力端子に入力され、そのＳＱ２信号が立ち上がる時のＤ入力、すなわちＳＱ１信号をラッチして出力（Ｑ１）する。そして、この出力Ｑ１を図示しないＣＰＵなどで読み取り、出力Ｑ１が「Ｈｉ」レベルであれば、ＳＱ１信号はＳＱ２信号より先に立ち上がっていると判断される。
【００１５】
同様に、ＳＱ２信号は第２Ｄ−ＦＦ４１４のＤ入力端子に入力される。一方、ＳＱ１信号は第２Ｄ−ＦＦ４１４のクロック入力端子に入力され、そのＳＱ１信号が立ち上がる時のＤ入力、すなわちＳＱ２信号をラッチして出力（Ｑ２）する。そして、この出力Ｑ２を図示しないＣＰＵなどで読み取る。
【００１６】
ＣＰＵは、上記各出力Ｑ１，Ｑ２の「Ｈｉ」「Ｌｏ」論理から、位相ずれの有無と位相ずれがあった場合、どちらの位相が進んでいるかを判断する。例えば、出力Ｑ１が「Ｈｉ」レベルである場合には、ＳＱ２信号よりもＳＱ１信号が先に立ち上がっていること、すなわち第２発振器２０側の位相が第１発振器１０側の位相よりも進んでいることを意味している。
【００１７】
図５の位相ずれ検出回路４２０においては、第１および第２発振器１０，２０の各正弦波出力信号がともにアナログ乗算回路４２１に入力される。第１発振器１０の出力信号をＡｓｉｎ（ωｔ），第２発振器１０の出力信号をＢｓｉｎ（ωｔ＋θ）とすると、乗算回路４２１の出力Ｗは、
Ｗ＝ＡＢｃｏｓθ／２−ＡＢｃｏｓ（２ωｔ＋θ）／２
となり、直流成分ＡＢｃｏｓθ／２は位相ずれ量θによって変化する。
【００１８】
したがって、直流電圧計４２２で乗算回路４２１の出力Ｗ中に含まれている直流電圧を測定することにより、第１発振器１０と第２発振器２０の位相差に応じた出力信号が得られ、その出力信号と位相差がゼロ（上記式においてθ＝０）のときの電圧とを比較することにより、第１発振器１０と第２発振器２０の位相差を知ることができる。
【００１９】
【発明が解決しようとする課題】
図４の位相ずれ検出回路４１０は構成が簡単であるという利点があるが、発振器１０，２０に与えられる基準クロックが高速である場合や発振器１０，２０間に位相ずれがない場合には、Ｄ入力からクロック入力までの時間が短いため、規定されている回路素子固有のセットアップ時間，ホールド時間を満足できず、動作が不安定になることがある。
【００２０】
図５の位相ずれ検出回路４２０によれば、出力周波数が高い場合でもアナログ乗算回路の帯域内であれば、比較的高周波数まで位相ずれの有無だけでなく、その位相ずれ量までも検出することができる。
【００２１】
しかしながら、出力周波数が低周波数の場合には、１クロックの時間に相当する位相差が小さいため、位相ずれを起こしていないときの差を検出するのが困難である。これを検出するには高確度の直流電圧計を装置に内蔵しなくてはならないため、コストアップを招くことになる。
【００２２】
一例として、基準クロックが１００ＭＨｚの場合、１クロックの時間は１０ｎｓになる。発振器の出力周波数が１０ＭＨｚの場合、１クロックによる位相ずれは３６゜，したがって乗算回路の出力の位相ずれはｃｏｓ３６゜となり、直流電圧計にて測定される直流電圧は、位相差がゼロのときの電圧に対して約−２０％ほど低くなる。
【００２３】
これに対して、発振器の出力周波数が１ＭＨｚの場合、１クロックによる位相ずれは３．６゜，したがって乗算回路の出力の位相ずれはｃｏｓ３．６゜となり、直流電圧計にて測定される直流電圧は、位相差がゼロのときの電圧に対して約−２％ほどでしかない。この２％の電圧変化を検出するには、上記したように高確度の直流電圧計が必要となる。
【００２４】
本発明は、このような課題を解決するためになされたもので、その目的は、各発振器がともにＤＤＳ発振器からなる２相発振器において、位相ずれ検出回路として乗算回路を用いるが、直流電圧計を用いることなく、その２相出力間の位相ずれの有無を高速かつ安定して検出することができるようにした２相発振器の位相ずれ検出方法およびその位相ずれ検出装置を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的を達成するため、本願の第１発明は、第１および第２発振器がともに同一の基準クロックを受けて発振するＤＤＳ発振器からなり、上記第１発振器から出力される第１正弦波信号と、上記第２発振器から出力される第２正弦波信号とを乗算回路に入力し、上記乗算回路の出力信号に含まれている直流電圧を検出し、その直流電圧に基づいて上記第１正弦波信号と上記第２正弦波信号間の位相ずれを検出する２相発振器の位相ずれ検出方法において、上記乗算回路の出力側に交流除去用のローパスフィルタを介して接続された極性判別回路を備え、上記同一の基準クロックにより上記各発振器を同位相かつ同一周波数で発振させ、そのときの発振周波数をｆｏｕｔ，上記基準クロックの周波数をｆｒｅｆとして、発振開始後に、いずれか一方の上記発振器の位相を次式（１）による移相量、
移相量（ｄｅｇ）＝９０−（ｆｏｕｔ／ｆｒｅｆ）×３６０／２…（１）
ずらし、上記極性判別回路により上記乗算回路の出力に含まれている直流電圧の極性を判別して、上記第１正弦波信号と上記第２正弦波信号間の位相ずれの有無を検出することを特徴としている。
【００２６】
また、本願の第２発明は上記第１発明を装置化したもので、同一の基準クロックを受けて発振するともにＤＤＳ発振器からなる第１および第２発振器の各正弦波出力信号を掛け算する乗算回路を備え、上記乗算回路の出力信号に含まれている直流電圧を検出し、その直流電圧に基づいて上記各正弦波出力信号間の位相ずれを検出する２相発振器の位相ずれ検出装置において、上記乗算回路の出力側に交流除去用のローパスフィルタを介して接続された極性判別手段と、上記各発振器に周波数データおよび位相データとを与える発振器制御用ＣＰＵとを備え、上記発振器制御用ＣＰＵは、上記同一の基準クロックにより上記各発振器を同位相かつ同一周波数で発振させ、そのときの発振周波数をｆｏｕｔ，上記基準クロックの周波数をｆｒｅｆとして、発振開始後に、いずれか一方の上記発振器の位相を次式（１）による移相量、
移相量（ｄｅｇ）＝９０−（ｆｏｕｔ／ｆｒｅｆ）×３６０／２…（１）
ずらし、上記極性判別手段により、上記乗算回路の出力に含まれている直流電圧の極性を判別して、上記各正弦波出力信号間の位相ずれの有無を検出することを特徴としている。
【００２７】
【発明の実施の形態】
まず、図１により本発明の第１実施形態（参考実施形態）について説明したのち、図２により本発明の第２実施形態について説明する。
【００２８】
まず、図１を参照して、参考実施形態としての第１実施形態について説明すると、２相発振器として先の図３で説明した２つのＤＤＳ発振器１０，２０を用い、その位相ずれ検出回路としては、先の図５で説明した乗算回路４２１および直流電圧計４２２を用いる。なお、乗算回路４２１は公知のものであってよい。
【００２９】
基本的な動作は、上記従来例と同じで、第１および第２発振器１０，２０の各正弦波出力信号がともにアナログ乗算回路４２１に入力され、それらの掛け算が行われる。
【００３０】
すなわち、第１発振器１０の出力信号をＡｓｉｎ（ωｔ），第２発振器１０の出力信号をＢｓｉｎ（ωｔ＋θ）とすると、乗算回路４２１から、
Ｗ＝ＡＢｃｏｓθ／２−ＡＢｃｏｓ（２ωｔ＋θ）／２
なる出力が得られ、この出力Ｗ中に含まれる直流成分ＡＢｃｏｓθ／２は位相ずれ量θによって変化する。
【００３１】
この第１実施形態においては、直流電圧計４２２での位相ずれの検出を容易とするため、第１発振器１０もしくは第２発振器の位相を＋９０゜（または−９０゜）に設定する（移相する）。
【００３２】
第１発振器１０側の位相を＋９０゜に設定した場合、乗算回路４２１の出力Ｗは次式（２）となる。
Ａｓｉｎ（ωｔ＋９０゜）・Ｂｓｉｎ（ωｔ＋θ）
＝Ａｃｏｓ（ωｔ）・Ｂｓｉｎ（ωｔ＋θ）
＝−ＡＢｓｉｎ（−θ）／２＋ＡＢｓｉｎ（２ωｔ＋θ）／２
＝ＡＢｓｉｎ（θ）／２＋ＡＢｓｉｎ（２ωｔ＋θ）／２……（２）
【００３３】
また、第２発振器２０側の位相を＋９０゜に設定した場合、乗算回路４２１の出力Ｗは次式（３）となる。
Ａｓｉｎ（ωｔ）・Ｂｓｉｎ（ωｔ＋θ＋９０゜）
＝Ａｓｉｎ（ωｔ）・Ｂｃｏｓ（ωｔ＋θ）
＝ＡＢｓｉｎ（−θ）／２＋ＡＢｓｉｎ（２ωｔ＋θ）／２
＝−ＡＢｓｉｎ（θ）／２＋ＡＢｓｉｎ（２ωｔ＋θ）／２……（３）
【００３４】
このように、乗算回路４２１の出力Ｗ中に含まれる直流成分はＡＢｓｉｎ（θ）／２もしくは−ＡＢｓｉｎ（θ）／２であり、その変化量はｓｉｎ（θ）となるため、０゜付近での変化量は従来例のｃｏｓ変化量よりも大きくなり、直流電圧計４２２での位相ずれの検出が容易になる。
【００３５】
ここで、発振器１０，２０に与えられる基準クロックが１００ＭＨｚ，第１発振器および第２発振器２０の出力がともに１Ｖであると仮定して、本発明と従来例とを比較する。なお、従来例は図３で説明したものである。
【００３６】
（ａ）位相ずれがない場合、
従来例…乗算回路の出力はｃｏｓ０゜で、その出力電圧は０．５Ｖである。
本発明…乗算回路の出力はｓｉｎ０゜で、その出力電圧は０Ｖである。
（ｂ）発振器１０，２０の出力周波数が１０ＭＨｚの場合、１クロックによる位相ずれは３６゜となる。
従来例…乗算回路の出力のずれはｃｏｓ３６゜で、その出力電圧は０．４０５Ｖである。
本発明…乗算回路の出力のずれはｓｉｎ３６゜で、その出力電圧は０．２９４Ｖである。
（ｃ）発振器１０，２０の出力周波数が１ＭＨｚの場合、１クロックによる位相ずれは３．６゜となる。
従来例…乗算回路の出力のずれはｃｏｓ３．６゜で、その出力電圧は０．４９９Ｖである。
本発明…乗算回路の出力のずれはｓｉｎ３．６゜で、その出力電圧は０．０３１Ｖである。
【００３７】
これから分かるように、従来例では３．６゜の位相ずれを検出するためには、直流電圧計で１ｍＶ（＝０．５Ｖ−０．４９９Ｖ）を検出する必要がある。これに対して、本発明では３１ｍＶ（＝０Ｖ−０．０３１Ｖ）を検出すればよく、したがって高確度の直流電圧計を用いる必要がない。
【００３８】
なお、第１発振器１０もしくは第２発振器の位相を＋９０゜（または−９０゜）に設定する方法としては、図１に示すように、乗算回路４２１の例えば第１発振器１０側の入力段に移相器４２３を設けて、第１発振器１０の正弦波出力信号を９０゜移相する方法があるが、本発明では、移相する方の発振器に対して図示しない制御用ＣＰＵより、そのような移相量に相当する位相データを与えるようにしており、これによれば、移相器なるハードウェアを必要とすることなく、ソフトウェアにより発振器の正弦波出力信号を９０゜移相させることができる。
【００３９】
次に、図２により、本発明（上記第１および第２発明）に関する第２実施形態について説明する。この第２実施形態においても、上記第１実施形態と同じく、２相発振器として図１の２つのＤＤＳ発振器１０，２０を用いるが、その位相ずれ検出回路には、図２に示すように、乗算回路４２１の出力側に交流除去用のローパスフィルタ４２４を介して極性判別回路（極性判別手段）４２５を接続したものを用いる。
【００４０】
この場合、極性判別回路４２５は基準電位をＧＮＤ（グランド）電位とするコンパレータからなる。乗算回路４２１の出力信号は、ローパスフィルタ４２４にて交流分が除去された後、その直流成分が極性判別回路４２５でＧＮＤ電位と比較され、その極性（＋，−）が判定される。
【００４１】
第１発振器１０の出力信号をＡｓｉｎ（ωｔ），第２発振器１０の出力信号をＢｓｉｎ（ωｔ＋θ）とすると、上記第１実施形態と同じく、乗算回路４２１から、Ｗ＝ＡＢｃｏｓθ／２−ＡＢｃｏｓ（２ωｔ＋θ）／２なる出力が得られるが、この第２実施形態では、次のようにして２相出力間の位相ずれの有無を検出する。
【００４２】
まず、第１発振器１０および第２発振器２０を同じ周波数（ｆｏｕｔ）で発振させる。このとき、図示しない制御用ＣＰＵにより発振器１０，２０に対して同時にデクリア信号を与えて、発振器１０，２０を同位相で発振するように制御する。
【００４３】
発振が開始したら、例えば第１発振器１０の位相を次式（４）による移相量ずらす。
移相量（ｄｅｇ）＝９０−（ｆｏｕｔ／ｆｒｅｆ）×３６０／２…（４）
なお、ｆｒｅｆはＤＤＳ発振器に与えられる基準クロックの周波数で、この移相制御は発振器制御用ＣＰＵ５０から第１発振器１０に与えられる位相データによる。
【００４４】
発振開始時における第１発振器１０と第２発振器２０の初期位相差をθ０（ｄｅｇ）とすると、上記第１発振器１０の位相を上記式（４）の移相量だけずらせた結果、２相間の位相差は次式（５）で表される。
位相差（ｄｅｇ）＝θ０＋９０−（ｆｏｕｔ／ｆｒｅｆ）×３６０／２…（５）
【００４５】
ここで、２相間に位相ずれが無かった場合と、位相ずれが有った場合の初期位相差θ０はそれぞれ、
位相ずれが無かった場合；θ０＝０
位相ずれが有った場合  ；θ０＝（ｆｏｕｔ／ｆｒｅｆ）×３６０
である。
【００４６】
したがって、位相を上記式（４）の移相量ずらされた第１発振器１０の出力と第２発振器２０の出力を乗算回路４２１で掛け算し、ローパスフィルタ４２４を通した後の直流成分とその極性は次のようになる。
【００４７】
すなわち、位相ずれが無かった場合、θ０＝０であるから、上記式（５）により２相間の位相差は、９０−（ｆｏｕｔ／ｆｒｅｆ）×３６０／２、したがって、乗算回路４２１の出力中に含まれる直流成分は、
ｃｏｓ（９０−（ｆｏｕｔ／ｆｒｅｆ）×３６０／２）
で、その極性は「＋」となる。
【００４８】
これに対して、位相ずれが有った場合、θ０＝（ｆｏｕｔ／ｆｒｅｆ）×３６０であるから、上記式（５）により２相間の位相差は、９０＋（ｆｏｕｔ／ｆｒｅｆ）×３６０／２、したがって、乗算回路４２１の出力中に含まれる直流成分は、
ｃｏｓ（９０＋（ｆｏｕｔ／ｆｒｅｆ）×３６０／２）
で、その極性は「−」となる。
【００４９】
したがって、極性判別回路４２５の出力を図示しないＣＰＵ（制御手段）などに取り込むことにより、２相間における発振開始時の位相ずれの有無を検出することができる。
【００５０】
このように、第２実施形態によれば、位相ずれ検出手段として、乗算回路を用いるものでありながら、直流電圧計が不要となり、その分、コストダウンが図れる。また、２相間に位相ずれが無かった場合でも、安定した判断が可能となる。さらには、位相ずれの判断を高速で行うことができる。
【００５１】
なお、上記の説明は第１発振器１０の位相が第２発振器２０に対して進んでいるときの例についてのものであるが、上記の操作を第２発振器２０に適用すれば、位相が遅れている場合の判断が可能となる。
【００５２】
【発明の効果】
以上説明したように、本願の第１および第２発明によれば、第１および第２の２つのＤＤＳ発振器を有する２相発振器の位相ずれを乗算回路を含む位相ずれ検出手段にて検出するにあたって、乗算回路の出力側に交流除去用のローパスフィルタを介して極性判別回路を接続し、同一の基準クロックにより各ＤＤＳ発振器を同位相かつ同一周波数で発振させ、そのときの発振周波数をｆｏｕｔ，上記基準クロックの周波数をｆｒｅｆとして、発振開始後に、いずれか一方のＤＤＳ発振器の位相を９０−（ｆｏｕｔ／ｆｒｅｆ）×３６０／２だけ移相し、極性判別回路により乗算回路の出力に含まれている直流電圧の極性を判別するようにしたことにより、直流電圧計を用いることなく、その２相出力間の位相ずれの有無を高速かつ安定して検出することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態（参考実施形態）に係る位相ずれ検出回路を備えた２相発振器のブロック図。
【図２】本発明の第２実施形態に係る位相ずれ検出回路を示すブロック図。
【図３】２つのＤＤＳ発振器を備えた２相発振器のブロック図。
【図４】第１従来例としての位相ずれ検出回路を示すブロック図。
【図５】第２従来例としての位相ずれ検出回路を示すブロック図。
【符号の説明】
１０，２０  発振器
１１，２１  アドレス演算器
１２，２２  波形メモリ
１３，２３  Ｄ／Ａ変換器
１４，２４  ローパスフィルタ
３０  基準クロック発生器
４０  位相ずれ検出回路
４２１  乗算回路
４２２  直流電圧計
４２３  移相器
４２４  ローパスフィルタ
４２５  極性判別回路
５０  発振器制御用ＣＰＵ
【図１】
0004012747.tif 000002
【図２】
0004012747.tif 000003
【図３】
0004012747.tif 000004
【図４】
0004012747.tif 000005
【図５】
0004012747.tif 000006