(57)【特許請求の範囲】
【請求項１】
多数の入出力ピンを有する記憶集積回路であって、
多数の行のワードライン、多数の列のビットライン及び多数の行のワードラインと多数の列のビットラインの交差点に位置する多数の記憶セルより成るメモリーアレイと、
多数の列のビットラインに結合された多数のセンス増幅器と、
多数のセンス増幅器に結合され、ビットラインの部分集合に同時にアクセスする列デコーダと、
多数の行のワードラインに結合された行デコーダと、
列デコーダ及び多数のセンス増幅器を介して多数の列のビットラインに結合された多数の入出力ラインと、
各々が関連のビットラインの部分集合に結合された多数の入出力ラインと多数の入出力ピンのうちの関連の単一の入出力ピンとの間に結合された多数の論理回路とより成り、
各々が関連のビットラインの部分集合に結合された多数の入出力ラインと多数の入出力ピンのうちの関連の単一の入出力ピンとの間に結合された多数の論理回路とより成り、
各論理回路は、関連の単一の入出力ピンに結合されるアナログ信号の多数の電圧レベルのうちの１つのレベルに対応するデータ値を関連のビットラインの部分集合に結合された多数の入出力ラインに転送することにより関連のビットラインの部分集合の記憶セルへの書込みを制御し、また、関連のビットラインの部分集合に結合されるデータ値に対応するアナログ信号の多数の電圧レベルのうちの１つのレベルを関連の単一の入出力ピンへ供給することにより関連のビットラインの部分集合の記憶セルからの読取りを制御することを特徴とする記憶集積回路。
【請求項２】
単一の入出力ピンは、少なくとも２つの記憶セルからの読取り又は該記憶セルへの書込みを同時に行う請求項１の記憶集積回路。
【請求項３】
単一の入出力ピンは、少なくとも４つの記憶セルからの読取り又は該記憶セルへの書込みを同時に行う請求項１の記憶集積回路。
【請求項４】
多数の論理回路は、０、１／３Ｖdd、２／３Ｖdd、Ｖddの電圧レベルを用いて単一の入出力ピンにより２つの記憶セルの２進状態を区別する請求項１の記憶集積回路。
【請求項５】
多数の論理回路は多数の入力及び出力を有し、多数の論理回路のうちの少なくとも１つの論理回路の出力は、それぞれ多数の記憶セルからデータを読取るためにプルアップ又はプルダウントランジスタに別々に結合されている請求項１の記憶集積回路。
【請求項６】
多数の論理回路は多数の入力及び出力を有し、多数の論理回路のうちの少なくとも１つの論理回路の入力は、多数の記憶セルへのデータを書込むためにコンパレータに別々に結合されている請求項１の記憶集積回路。
【請求項７】
多数の論理回路は多数の出力を有し、多数の出力は多数のプルアップデバイスに結合され、プルアップデバイスはそれぞれ異なる電圧レベルに結合されている請求項１の記憶集積回路。
【請求項８】
多数の論理回路は多数の入力を有し、多数の入力は多数のコンパレータに結合され、これらのコンパレータはそれぞれ異なる電圧基準レベルに結合されている請求項１の記憶集積回路。
【請求項９】
多数のコンパレータは、１／３Ｖdd、２／３Ｖdd、Ｖddの別々の電圧基準レベルに結合されている請求項８の記憶集積回路。
【請求項１０】
プルアップ及びプルダウントランジスタは、アナログ信号を単一の入出力ピンに出力する請求項５の記憶集積回路。
【請求項１１】
多数の入出力ラインは、デジタル信号を運ぶ請求項１の記憶集積回路。
【請求項１２】
メモリーアレイはランダムアクセスメモリーである請求項１の記憶集積回路。
【請求項１３】
中央処理ユニットと、
多数の入出力ピンを有するランダムアクセスメモリーとより成り、
ランダムアクセスメモリーは、請求項１に記載された記憶集積回路を有する情報処理システム。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は、一般的に半導体集積回路に関し、さらに詳細には、単一の入出力ピンを介してのマルチレベル・データの取出し及び記憶に関する。
【０００２】
【発明の背景】
現代の電子システムは通常、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）、スタティックランダムアクセスメモリー（ＳＲＡＭ）又は他の従来型メモリー装置のようなデータ記憶装置を有する。記憶装置は、記憶セルの大型アレイにデータを記憶させる。各セルは通常、１ビットのデータ（論理“１”又は論理“０”）を記憶し、別個独立にアクセス又はアドレス可能である。データは、読取り動作時メモリーから出力され、書込み動作時メモリーへ記憶される。
【０００３】
標準の読取り又は書込み動作では、列デコーダと行デコーダがアドレス信号を記憶アレイ内の行（ワードライン）及び列（ビットライン）が交差する単一の交差点に変換する。この機能により、その位置にある記憶セルからのデータの読取り、またその記憶セルへのデータの書込みが可能となる。データの処理は、個々のデータビットを記憶セルに記憶させたり該セルから読出したりするに要する時間に左右される。データビットの記憶及び読出しは一般的にマイクロプロセッサにより制御されるが、このマイクロプロセッサにより、一定数の入出力（Ｉ／Ｏ）ライン及び入出力（Ｉ／Ｏ）ピンを介して、記憶アレイへのまた該アレイからのデータの転送が行われる。現在のデジタル回路技術によると、各Ｉ／Ｏピンは１つの動作サイクル時、せいぜい１ビットのデータにアクセスできるにすぎない。これにより、記憶装置の潜在的な帯域幅(bandwidth)又は速度が実質的に制限される。
【０００４】
現代の種々の用途に使用する電子システムは、データ処理の高速化が要求されている。これらのシステムが上記要求を満足するためには、システム部品の処理速度を増加させる必要がある。処理速度を増加させる方法の１つは、システム部品のＩ／Ｏピンを増加させることである。しかしながら、マイクロプロセッサ・チップ及びメモリーチップには共にスペースの制約があるため、ただＩ／Ｏピンの数を増加させるというわけにはゆかない。処理速度を増加させるもう１つの方法は、データの読出し又は記憶のサイクル時間を減少させることである。サイクル速度の上限は、集積回路を構成する個別デバイスの現在のフィーチャーサイズ(feature size)（Ｆ）により設定される。しかしながら、現代の写真食刻技術には、半導体及び他の材料から形成可能な回路のサイズに制約がある。ある点で、この食刻法は回路素子のサイズをさらに減少させるに十分な明瞭さで十分に細い画像を形成することができない。
【０００５】
上述した理由により、また当業者が本明細書を読んで理解すると明らかになる下記の他の理由により、Ｉ／Ｏピンの増加又はサイクル時間のさらなる減少を必要とせずにデータ処理量又はデータの帯域幅を増加させる他の方法を提供することが望ましい。
【０００６】
【発明の概要】
記憶装置の上記及び他の問題が本発明により解消されることは、以下の明細書の説明を読めば分かるであろう。入出力ピンの増加又はアクセス時間の減少を必要とせずにサイクル毎のデータ帯域幅を増加させる記憶回路及び方法を説明する。
【０００７】
本発明によると、多数の入出力ピンを有する記憶集積回路であって、多数の行のワードライン、多数の列のビットライン及び多数の行のワードラインと多数の列のビットラインの交差点に位置する多数の記憶セルより成るメモリーアレイと、多数の列のビットラインに結合された多数のセンス増幅器と、多数のセンス増幅器に結合され、ビットラインの部分集合に同時にアクセスする列デコーダと、多数の行のワードラインに結合された行デコーダと、列デコーダ及び多数のセンス増幅器を介して多数の列のビットラインに結合された多数の入出力ラインと、各々が関連のビットラインの部分集合に結合された多数の入出力ラインと多数の入出力ピンのうちの関連の単一の入出力ピンとの間に結合された多数の論理回路とより成り、各々が関連のビットラインの部分集合に結合された多数の入出力ラインと多数の入出力ピンのうちの関連の単一の入出力ピンとの間に結合された多数の論理回路とより成り、各論理回路は、関連の単一の入出力ピンに結合されるアナログ信号の多数の電圧レベルのうちの１つのレベルに対応するデータ値を関連のビットラインの部分集合に結合された多数の入出力ラインに転送することにより関連のビットラインの部分集合の記憶セルへの書込みを制御し、また、関連のビットラインの部分集合に結合されるデータ値に対応するアナログ信号の多数の電圧レベルのうちの１つのレベルを関連の単一の入出力ピンへ供給することにより関連のビットラインの部分集合の記憶セルからの読取りを制御することを特徴とする記憶集積回路が提供される。
【０００８】
別の実施例として、同様なメモリーアレイを有する記憶回路が提供される。このメモリーアレイは、多数の行のワードラインと多数の列のビットラインを有する。多数の行のワードラインと多数の列のビットラインの交差点には、多数の記憶セルがある。多数の列のビットラインには、多数のセンス増幅器が結合されている。多数のセンス増幅器には、列デコーダが少なくとも２つのセンス増幅器の出力を選択するように、多数の列デコーダに結合されている。多数の行のワードラインには、多数の行デコーダが結合されている。多数の入出力ラインが、多数のセンス増幅器を介してビットラインに結合されている。多数の論理回路は、多数の入力と出力を有する。各論理回路は、入出力ラインの部分集合に結合されている。多数の論理回路のうちの１つの出力は、別々に多数のプルアップ又はプルダウントランジスタに結合されている。多数の論理回路のうちの少なくとも１つの入力は、別々に多数のコンパレータに結合されている。多数の論理回路の各々は、多数の電圧レベルを用いて、一度に２以上の記憶セルへの書込み又は記憶セルからの読取りを行う。
【０００９】
別の実施例として、単一の入力ピンを介する多数の記憶セルへの書込み方法が提供される。この方法は、幾つかの記憶セルに記憶すべき値を表わす電圧をそのピンで受けるステップを含む。このピンの電圧は、多数のコンパレータによりそれぞれ異なる多数の電圧基準と比較される。比較ステップの出力は、論理回路に結合される。この方法は、論理回路がデータビットを所定の数の入出力ラインへ出力するステップを含む。記憶セルのアレイの１つの行が作動状態にされる。このアレイは、多数の行のワードラインと多数の列のビットラインを有する。記憶セルのアレイの所定の数の列は、列デコーダにより同時に作動状態にされる。この方法はさらに、所定の数の入出力ラインにあるデータビットを、作動状態の行と所定の数の作動状態の列の交差点にある記憶セルへ送るステップを含む。所定の数の入出力ラインは、１つの列デコーダにより同時にアクセスされる所定の数の列に等しい。
【００１０】
別の実施例として、単一の出力ピンを介する多数の記憶セルからの読取り方法が提供される。この方法は、記憶セルのアレイの１つの行を作動状態にするステップを含む。このアレイは、多数の行のワードラインと多数の列のビットラインを有する。この方法は、記憶セルのアレイの所定の数の列を作動状態にするステップも含む。所定の数の列は、単一の列デコーダにより同時にアクセスされる。作動状態の行と所定の数の作動状態の列の交差点にあるデータビットは、所定の数の入出力ラインへ送られる。所定の数の入出力ラインはその後、論理回路に結合される。論理回路は多数の出力を有し、各出力はプルアップ又はプルダウントランジスタに別々に結合されている。この方法はさらに、プルアップ及びプルダウントランジスタを単一の出力ピンに結合するステップを含む。
【００１１】
別の実施例として、情報処理システムが提供される。この情報処理システムは、中央処理ユニットとランダムアクセスメモリー（ＲＡＭ）を有する。ＲＡＭは多数の入出力ピンを有する。ＲＡＭは、多数の行のワードラインと多数の列のビットラインを有する。ＲＡＭは、多数の列のビットラインに結合された多数のセンス増幅器を有する。ＲＡＭは、多数の列のビットラインに結合されて所定の数のビットラインに同時にアクセスする列デコーダを有する。ＲＡＭは、多数の行のワードラインに結合された行デコーダを有する。多数のビットラインには、センス増幅器を介して多数の入出力ラインが結合されている。多数の第１の論理回路はそれぞれ、所定の数の入出力ラインに結合されている。多数のプルアップトランジスタ及びプルダウントランジスタは、入出力ピンと第１の論理回路との間に結合されて、ランダムアクセスメモリーからデータを読取る。多数のコンパレータは各入出力ピンに結合され、各コンパレータはそれぞれ異なる電圧基準に接続されている。入出力ピンの多数のコンパレータには、第２の論理回路が結合されている。第２の論理回路は、任意の時間において所定の数の入出力ラインに結合されて、ランダムアクセスメモリーへの入力の書込みを行う。システムバスは、中央処理ユニットとＲＡＭをそれらの間の通信を可能にするように結合する。
【００１２】
本発明は、記憶回路を備えた電子システムのデータ帯域幅又は速度をＩ／Ｏピンの数を増加させずに、また部品のアクセス時間を減少させずに、増加させるのを可能にする。これはＩ／Ｏピンの数を増加させるよりも有利である。その理由は、ボンディングパッド領域のためのダイの面積が格段に小さく、また信号を導くための領域が恐らく小さくて済むからである。本発明によると、トランジスタのサイズを変更したり、メモリーのアドレス手順を変化させたり、作動電圧を変えたりする必要なしに、またマイクロプロセッサの全体速度を増加する他の方法を用いることなく、記憶回路はより速い速度で動作することが可能である。データを圧縮するこの方法は、限られた数のＩ／Ｏピンを介してより多くのデータを転送できることにより利益を受ける任意の装置に利用可能である。
【００１３】
本発明の上記及び他の実施例、特徴、利点及び特性は、本発明の以下の説明及び添付図面を参照すれば、また本発明を実施すれば、当業者にとって明らかであろう。本発明の種々の局面、利点及び特徴は、頭書の特許請求の範囲に明記された装置、手順及びそれらの組み合わせにより実現される。
【００１４】
【実施例の説明】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。添付図面において、同様な参照番号は幾つかの図を通してほぼ同じ構成要素を示すものとする。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範囲から逸脱することなく構造的、論理的及び電気的な設計変更を行うことができる。
【００１５】
以下の説明中の用語「ウェーハ」及び「基板」は、本発明の集積回路（ＩＣ）構造を形成する露出面を有する任意の構造を含む。用語「基板」は、半導体ウェーハを含むものと理解されたい。用語「基板」はまた処理時の半導体構造を指すこともあり、その構造上に形成した他の層を含む場合もある。「ウェーハ」と「基板」は共に、基礎となる半導体又は絶縁体に支持されるドーピングを施した又はドーピングを施されていない半導体、エピタキシャル半導体層だけでなく、当業者に良く知られた他の半導体構造を含む。用語「導体」は半導体を含むものと理解されたい。用語「絶縁体」は、「導体」と呼ぶ材料よりも導電性が低い任意の材料を含むものと定義する。従って、以下の詳細な説明は限定的な意味で理解すべきでなく、本発明の範囲は頭書の特許請求の範囲及びかかる請求の範囲の均等物の全範囲によってのみ限定されるものである。
【００１６】
図１は、本発明による電子回路のブロック図である。
【００１７】
図１は記憶アレイ１１０を含む。この記憶アレイ１１０は、センス増幅器ブロック１１１に結合されている。このセンス増幅器ブロックは、列デコーダブロック１１２に結合されている。記憶アレイ１１０は、行デコーダブロック１１４に結合されている。列デコーダブロック１１２はさらに、入出力（Ｉ／Ｏ）制御回路ブロック１１６に結合されている。
【００１８】
図１はさらに、電子システム１０２を含む。この電子システム１０２は、制御バス１０４を介して制御回路１１８に結合されている。制御回路１１８は、行デコーダブロック１１４、センス増幅器ブロック１１１、列デコーダブロック１１２及び入出力制御回路ブロック１１６に結合されている。Ｉ／Ｏ制御回路ブロック１１６はさらに、電子システム１０２に結合された多数の入出力ピン１０８の群をさらに含む。電子システム１０２はさらに、行デコーダブロック１１４と列デコーダブロック１１２に結合されたアドレスバス１０６を含む。制御回路１１８、行デコーダブロック１１４、記憶アレイ１１０、センス増幅器ブロック１１１、列デコーダブロック１１２及びＩ／Ｏ制御回路ブロック１１６は全て、記憶装置１００の一部を形成する。
【００１９】
図２には、記憶装置１００の一部をさらに詳細に示すブロック図である。記憶アレイ１１０は、多数列のワードライン、ＷＬ1、ＷＬ2、...ＷＬnと,多数行のビットラインＢＬ0、ＢＬ1、...ＢＬnを有する。多数列のワードラインと多数列のビットラインが交差する箇所に、多数の記憶セル１０５1、１０５nが形成されている。センス増幅器ブロック１１１は、多数の行のビットラインに結合された多数のセンス増幅器１１１0，１１１1、...１１１nより成る。列デコーダブロック１１２は、多数のセンス増幅器１１１0，１１１1、...１１１nに結合された多数の列デコーダより成る。各列デコーダは、所定の数のビットラインに同時にアクセスする。行デコーダブロック１１４は、多数列のワードラインに結合された多数の行デコーダを含む。多数の入出力ラインＩ／Ｏ0、Ｉ／Ｏ1、...Ｉ／Ｏn、は多数のセンス増幅器を介して多数のビットラインに結合されている。アドレスバス１０６は、行デコーダブロック１１４と列デコーダブロック１１２の両方に結合されている。多数の入出力ラインはＩ／Ｏ制御回路ブロック１１６に結合され、多数のＩ／Ｏピン１０８はＩ／Ｏ制御回路ブロックに結合されている。
【００２０】
図３は、図１の電子回路のＩ／Ｏ制御回路ブロック１１６の一部をさらに詳細に示すブロック図である。図３において、多数の入出力ラインＩ／Ｏ0、Ｉ／Ｏ1、...Ｉ／Ｏn及びそれらの相補対は、多数の直流センス増幅器１２０0，１２０1、...１２０nに結合されている。入出力ラインＩ／Ｏ0、Ｉ／Ｏ1、...Ｉ／Ｏnは、直流センス増幅器を書込み許可パストランジスタと入出力（Ｉ／Ｏ）読取り論理回路１２８に結合している。書込み許可パストランジスタが非作動状態の時、多数の入出力ラインはＩ／Ｏ読取り論理回路１２８だけに結合される。このＩ／Ｏ読取り論理回路１２８は、多数の入力及び出力を有する。Ｉ／Ｏ読取り論理回路１２８の出力は、プルアップ／プルダウン回路１３０に結合されている。このプルアップ／プルダウン回路１３０は、単一の入出力ピン１０８に結合されて、アナログ出力をそのピンに転送する。任意所与の「読取り」動作サイクルでは、少なくとも２対の相補的な入出力ラインが書込み許可パストランジスタを非作動状態にして、Ｉ／Ｏ読取り論理回路１２８への入力を同時に行う。この実施例では、単一のＩ／Ｏピン１０８が少なくとも２つの記憶セルからの読取りを同時に行う。単一のＩ／Ｏピンが少なくとも４つの記憶セルからの読取りを同時に行う別の実施例もある。
【００２１】
逆に、書込み許可パストランジスタが作動状態になると、入出力ラインＩ／Ｏ0、Ｉ／Ｏ1、...Ｉ／Ｏnは、図３において１２２0、１２２nで示す書込みドライバに結合される。この書込みドライバ１２２0、１２２nはそれぞれ、Ｉ／Ｏ書込み論理回路１２６の出力を受信する。このＩ／Ｏ書込み論理回路１２６は、コンパレータ回路１３２から多数の入力を受信する。このコンパレータ回路１３２は、単一のＩ／Ｏピン１０８から入力を受信する。任意所与の「書込み」動作サイクルでは、少なくとも２つの書込み許可パストランジスタが同時に作動されるため、Ｉ／Ｏ書込み論理回路１２６の出力が少なくとも２組の入出力ラインに結合される。これにより、単一のＩ／Ｏピン１０８が少なくとも２つの記憶セルへの書込みを同時に行える。単一のＩ／Ｏピンが少なくとも４つの記憶セルへの書込みを同時にする別の実施例もある。
【００２２】
図４Ａは、図３のＩ／Ｏ制御回路ブロック１１６のＩ／Ｏ読取り論理回路１２８の実施例をさらに詳細に例示するブール論理回路１４０である。この実施例において、２つの入出力（Ｉ／Ｏ）ラインＤＲ１、ＤＲ２はそれぞれ、Ｉ／Ｏ読取り論理回路１２８に結合されている。ブール論理回路１４０は、プルダウンゲートに出力するＮＯＲゲート１４２を含む。ブール論理回路１４０はさらに、一連のＡＮＤゲート１４４、１４６、１４８を有する。ＡＮＤゲート１４４の出力はプルアップトランジスタに結合されている。ＡＮＤゲート１４６の出力は第２のプルアップトランジスタに結合され、ＡＮＤゲート１４８の出力は第３のプルアップトランジスタに結合されている。
【００２３】
図４Ｂは、Ｉ／Ｏ制御回路ブロック１１６のプルアップ／プルダウン回路１３０の実施例をさらに詳細に例示するプルアップ／プルダウン回路１５０である。このプルアップ／プルダウン回路１５０は、多数のプルアップ及びプルダウントランジスタより成る。この実施例において、プルアップトランジスタ１５４はＶddの電圧レベルに結合されている。プルアップトランジスタ１５６は、３分の１Ｖddの電圧レベルに結合されている。プルアップトランジスタ１５８は、３分の２Ｖddの電圧レベルに結合されている。さらに、プルアップトランジスタ１５２はアースに接続されている。プルアップ及びプルダウントランジスタ１５２、１５４、１５６、１５８はそれぞれ、単一の入出力（Ｉ／Ｏ）ピン１５９に一緒に接続されている。この実施例において、これら多数のプルアップ及びプルダウントランジスタは、単一のＩ／Ｏピンを介して単一のアナログ信号を出力する。
【００２４】
図４Ｃは、図４Ａに示すブール論理回路１４０の実施例による入力と出力の真理表である。図示のように、ＤＲ１とＤＲ２の４つの論理的組み合わせはそれぞれ、プルアップ／プルダウン回路１５０のトランジスタの１つを作動する。選択されたトランジスタは、Ｉ／Ｏピン１５９をその関連の供給電圧までプルアップするか、あるいはアースにプルダウンする。このアナログ電圧は、同時に読取られる多数のセルに記憶された値を示す。
【００２５】
図５Ａは、図３のＩ／Ｏ制御回路１１６のコンパレータ回路１３２の実施例をさらに詳細に例示するコンパレータ回路１６０である。この実施例のコンパレータ回路１６０は、単一のＩ／Ｏピン１６８を介して入力を受信する。Ｉ／Ｏピン１６８は、上記のＩ／Ｏピン１５９と同じように１個である。Ｉ／Ｏピン１６８は、アナログ信号を運ぶ。Ｉ／Ｏピン１６８は、多数のコンパレータ１６２、１６４、１６６にそれぞれ結合されている。各コンパレータ１６２、１６４、１６６は、それぞれ異なる電圧基準レベルに結合されている。コンパレータ１６６は、電圧基準レベルＶddに結合されている。コンパレータ１６４はその３分の２の電圧基準レベル、２／３Ｖdd、に結合されている。コンパレータ１６２は３分の１の電圧基準レベル、１／３Ｖdd、に結合されている。
【００２６】
図５Ｂは、図３のＩ／Ｏ制御回路１１６のＩ／Ｏ書込み論理回路１２６の実施例をさらに詳細に例示するブール論理回路１７０である。この実施例のブール論理回路１７０は、一対のＯＲゲート１７２、１７４を有する。ブール論理回路１７０は、コンパレータ回路１６０の実施例から多数の入力を受信する。ブール論理回路１７０は、Ｉ／ＯラインＤＷ１、ＤＷ２に出力する。これらのＩ／ＯラインＤＷ１、ＤＷ２はデジタル信号を運ぶ。Ｖddのコンパレータの出力及び３／２Ｖddのコンパレータの出力は、ブール論理回路１７０のＯＲゲート１７２に入力される。Ｖddのコンパレータ及び３／１Ｖddのコンパレータの出力は、ＯＲゲート１７４に入力される。
【００２７】
図５Ｃは、図５Ｂのブール論理回路１７０の実施例による入力と出力を示す真理表である。図示のように、ＤＷ１、ＤＷ２の４つの論理的組み合わせは、コンパレータ回路１６０の１対のコンパレータの出力から得られる。コンパレータの出力は、Ｉ／Ｏピン１６８からのアナログ信号をブール論理回路１７０へ転送する。ブール論理回路１７０は、アナログ信号により表わされる値を多数のセルに同時に記憶させるためにデジタルデータビットに変換する。
【００２８】
【動作態様】
動作について説明すると、記憶アレイ１１０の多数の記憶セルへの書込み方法は、単一の入出力（Ｉ／Ｏ）ピン１０８でのアナログ信号の受信ステップを含む。ピン１０８で受信する電圧は少なくとも２つの２進値を表わし、多数の記憶セルに記憶される。Ｉ／Ｏピン１０８で受信する電圧は、コンパレータ回路１３２へ入力される。コンパレータ回路１３２は、コンパレータ回路１６０のような実施例より成る。コンパレータ回路１６０は、多数のコンパレータ１６２、１６４、１６６を含む。Ｉ／Ｏピン１０８で受信する電圧入力は、コンパレータ１６２、１６４、１６６によりそれぞれ異なる多数の電圧基準レベルと比較される。それぞれ異なる電圧基準レベルは、Ｖdd、２／３Ｖdd及び１／３Ｖddを含む。コンパレータ回路１６０の出力は、Ｉ／Ｏ書込み論理回路１２６に結合される。Ｉ／Ｏ書込み論理回路１２６は、ブール論理回路１７０の実施例より成る。ブール論理回路１７０は、所定の数の入出力ラインに出力する。そのＩ／Ｏラインの所定の数は少なくとも２、即ち、ＤＷ１、ＤＷ２に等しい。記憶アレイ１１０の１つの行（ワードライン）が作動される。記憶アレイ１１０の所定の数の列は、列デコーダ１１２、例えば２つの列の列デコーダによって作動される。所定の数の入出力ラインＤＷ１、ＤＷ２上のデータビットは、記憶アレイ１１０の、作動状態の行と作動状態の所定の数の列の交差点にある個々の記憶セルに送られる。１つの実施例において、入出力ラインＤＷ１、ＤＷ２の所定の数はそれぞれ、列デコーダ１１２により同時にアクセスされる列の所定の数に等しい。
【００２９】
読取り動作において、この方法は、記憶アレイ１１０の行（ワードライン）の作動ステップを含む。列デコーダ１１２は、記憶アレイ１１０の所定の数の列のビットラインを作動状態にする。作動状態の行と所定の数の列の交差点にあるデジタルデータビットは、所定の数の入出力ラインに送られる。１つの実施例において、データビットは少なくとも２つのＩ／Ｏラインに送られる。所定の数のＩ／Ｏラインは、多数の出力を有するＩ／Ｏ読取り論理回路１２８に結合される。Ｉ／Ｏ読取り論理回路１２８の実施例に結合される多数のＩ／Ｏラインは、デジタルデータビットをＩ／Ｏ読取り論理回路１２８へ運ぶ。Ｉ／Ｏ読取り論理回路１２８の各出力は、プルアップ／プルダウン回路１３０に結合される。Ｉ／Ｏ読取り論理回路１２８は、ブール論理回路１４０の実施例を含む。ブール論理回路１４０は、ＮＯＲゲート１４２、ＡＮＤゲート１４４、ＡＮＤゲート１４６及びＡＮＤゲート１４８を含む。各ゲート１４２、１４４、１４６、１４８はそれぞれ、各出力がプルアップ／プルダウン回路１３０のプルアップ又はプルダウントランジスタに個々に結合されるような出力を有する。プルアップ／プルダウン回路１３０は、プルダウントランジスタ１５２、プルアップトランジスタ１５４、プルアップトランジスタ１５６、プルアップトランジスタ１５８を有する。プルアップ／プルダウン回路１３０の多数のプルアップ及びプルダウントランジスタは、多数の電圧レベルに結合されている。プルアップ／プルダウン回路１３０の多数のプルアップ及びプルダウントランジスタは、アナログ信号を単一の入出力ピン１５９に結合する。
【００３０】
図６は、本発明の実施例による情報処理システム６００のブロック図である。この情報処理システムは、中央処理ユニット６０４を有する。この中央処理ユニットは、システムバス６１０によりランダムアクセスメモリー（ＲＡＭ）６３０に結合されている。このＲＡＭは、前の図に示す記憶装置１１０として構成することができる。
【００３１】
上記説明は例示的なものであり、限定的なものとして意図されていない。特定の実施例を図示説明したが、当業者にとっては、同一目的を達成すると考えられる任意の構成を、図示の特定の実施例の代わりに利用可能なことがわかるであろう。本願は、本発明の任意の適応例又は変形例を包含するものと意図されている。本発明の範囲は、頭書の特許請求の範囲と共に特許請求の範囲が享受する均等物の全範囲を考慮して判断すべきである。
【図面の簡単な説明】
【図１】  図１は、本発明による記憶回路のブロック図である。
【図２】  図２は、図１の記憶回路の記憶セルのアレイ、行及び列デコーダ、入出力（Ｉ／Ｏ）制御回路をさらに詳細に示すブロック図である。
【図３】  図３は、図１の記憶回路のＩ／Ｏ制御回路部分をさらに詳細に示すブロック図である。
【図４Ａ】  図４Ａは、図３のＩ／Ｏ制御回路のＩ／Ｏ読取り論理部分の実施例をさらに詳細に示すブール論理回路である。
【図４Ｂ】  図４Ｂは、図３のＩ／Ｏ制御回路のプルアップ／プルダウン部分の実施例をさらに詳細に示す外略図である。
【図４Ｃ】  図４Ｃは、図４Ａの論理回路の実施例による入力及び出力を示す真理表である。
【図５Ａ】  図５Ａは、図３のＩ／Ｏ制御回路のコンパレータ回路部分の実施例をさらに詳細に示す概略図である。
【図５Ｂ】  図５Ｂは、図３のＩ／Ｏ制御回路のＩ／Ｏ書込み論理回路部分の実施例をさらに詳細に示すブール論理回路である。
【図５Ｃ】  図５Ｃは、図５Ｂの論理回路の実施例による入力及び出力を示す真理表である。
【図６】  図６は、本発明の実施例による情報処理システムを示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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