(57)【特許請求の範囲】
【請求項１】
振動子を含む発振回路に可変容量素子を接続し、該可変容量素子に可変制御電圧を印加して前記発振回路からの可変する周波数のクロック信号に同期して動作するクロック同期型ロジック回路において、
該クロック同期型ロジック回路からランダムに出力される複数のデジタル信号の組み合わせが入力されるデジタル・アナログ変換器（ＤＡＣ）を備え、該ＤＡＣから出力される制御電圧を前記可変容量素子に印加される可変制御電圧とすることを特徴とするクロック同期型ロジック回路。
【請求項２】
前記クロック同期型ロジック回路はＣＰＵ（中央処理装置）を含み、前記ＤＡＣに入力される前記複数のデジタル信号の組み合わせは、前記ＣＰＵからＲＯＭやＲＡＭに出力されるアドレス信号、ＤＡＴＡ信号および制御信号を含むから選択された信号であることを特徴とする請求項１に記載のクロック同期型ロジック回路。
【請求項３】
前記ＤＡＣから前記可変容量素子に供給される前記制御電圧は、特定の制御信号に応じて一定値にクランプ可能なクランプ手段を有することを特徴とする請求項１又は２に記載のクロック同期型ロジック回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック同期型ロジック回路、特にＥＭＩ（電磁気干渉）ノイズを低減したクロック同期型ロジック回路に関する。
【０００２】
【従来の技術】
クロック同期型ロジック回路は、各種デジタル回路に広く使用されている。種々のデジタル電子機器は、相互に隣接して使用され、高速且つ高性能（又は高感度）化しているのでノイズに敏感である。そこで、ＶＣＣＩ（情報処理装置等電波障害自主規制協議会）やＦＣＣ（米国連邦通信委員会）等のＥＭＩ放射ノイズレベルの規定がなされ、放射ノイズの規制が強化されている。発振回路等のノイズ低減に関する従来技術は、例えば特開平１１−１７４５２号公報の「発振回路」、特開平１１−２２０３８６号公報の「フェーズロックドループ」および特願平６−２６３３７８号「放射低減装置」の明細書等に開示されている。
【０００３】
図１１は、一般的なクロック同期型ロジック回路の基本構成図である。図１１のクロック同期型ロジック回路は、発振回路１００およびこの発振回路１００が出力するクロック信号が入力される複数のロジックゲート１１０Ａ〜１１０Ｃとにより構成される。クロック信号を生成する発振回路１００は、水晶振動子１０１、インバータ（反転増幅器）１０２およびコンデンサ１０３、１０４等により構成される。
【０００４】
斯かるクロック同期型ロジック回路は、図１１中に示す如く、動作中に各回路部分から単一周波数の放射ノイズを発生する。即ち、図１１に示すクロック同期型ロジック回路は、例えば図１２のタイミングチャートに示す如く動作する。図１２中（ａ）は発振回路１００が生成するクロック信号、（ｂ）および（ｃ）はロジック回路から出力される出力信号ＡおよびＢである。放射ノイズは、信号の急激な変化（立ち上がりおよび立ち下がり）部分で発生する。従来回路では、これら放射ノイズは、部品の低速化、電圧低減、導電板によるシールド（遮蔽）およびフェライトコア（フィルタ素子）等の使用によって外部への放射ノイズレベルの低減が図られている。
【０００５】
【発明が解決しようとする課題】
従来のクロック同期型ロジック回路では、単一周波数のクロック信号を同期信号として使うため、特定の周波数にピークを持つＥＭＩノイズが発生する問題があった。また、図１２に示す如く、複数のロジックゲート１１０Ａ〜１１０Ｃも、基本クロック周波数に起因するノイズを発生するため、回路規模が大きくなるに応じて放射ノイズレベルも大きくなった。上述の如きＥＭＩ対策では、電圧低減や低速の部品利用により信号の変化がなまり、十分な性能が得られないという問題もあった。また、導電板等によるシールドおよびフェライトコア（フィルタ）等の部品は、一般に高価で重量が重く、製品の機動性やコストに影響を与えた。
【０００６】
【発明の目的】
従って、本発明の目的は、特定の周波数にピークを持つＥＭＩノイズを発生させるのを回避して、放射ノイズの影響を低減するクロック同期型ロジック回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明のクロック同期型ロジック回路は、振動子を含む発振回路に可変容量素子を接続し、この可変容量素子に可変制御電圧を印加して前記発振回路からの可変する周波数のクロック信号に同期して動作するクロック同期型ロジック回路において、このクロック同期型ロジック回路からランダムに出力される複数のデジタル信号の組み合わせが入力されるデジタル・アナログ変換器（ＤＡＣ）を備え、ＤＡＣから出力される制御電圧を前記可変容量素子に印加される可変制御電圧とする。
【０００８】
また、本発明のクロック同期型ロジック回路の好適実施形態によると、クロック同期型ロジック回路はＣＰＵ（中央処理装置）を含み、ＤＡＣに入力される複数のデジタル信号の組み合わせは、ＣＰＵからＲＯＭやＲＡＭに出力されるアドレス信号、ＤＡＴＡ信号および制御信号を含むから選択された信号である。さらにＤＡＣから可変容量素子に供給される制御電圧は、特定の制御信号に応じて一定値にクランプ可能なクランプ手段を有する。
【０００９】
【発明の実施の形態】
本発明の上述その他の目的、特徴および利点を明確にすべく、以下添付図面を参照して、本発明によるクロック同期型ロジック回路の好適実施形態の構成および動作を詳細に説明する。
【００１０】
先ず、図１は、本発明によるクロック同期型ロジック回路の第１実施形態の基本構成を示すブロック図である。このクロック同期型ロジック回路は、発振回路１０、複数のロジックゲート（ロジック回路）２０Ａ〜２０Ｃ、Ｄ／Ａ変換器（以下、ＤＡＣという）３０、可変容量ダイオード３１およびカップリング（結合）コンデンサ３２により構成される。発振回路１０は、水晶振動子（振動子）１１、インバータ１２およびコンデンサ１３、１４等により構成される。ＤＡＣ３０には、ロジックゲート２０Ａの出力信号が入力される。ＤＡＣ３０の出力電圧は、可変容量ダイオード（可変容量素子）３１に入力され、その静電容量（キャパシタンス）を可変する。この静電容量は、発振回路１０のコンデンサ１３と並列接続される。
【００１１】
このクロック同期型ロジック回路は、少なくとも１ビット以上のロジック信号から制御電圧を作る機能を有する。ロジックゲート２０Ａ〜２０Ｃの各信号の組み合わせにより制御電圧を可変させ、それによって発振回路１０の周波数を特定の周波数範囲において可変するという構成を有する。
【００１２】
この場合、ＤＡＣ３０は、ロジック回路の各信号の組み合わせにより制御電圧を可変させ、この制御電圧で可変容量ダイオード３１の静電容量を可変する。それにより、発振回路１０の発振周波数を一定周波数範囲で可変する。図２は、図１に示すクロック同期型ロジック回路の動作を示すタイミングチャートである。図２中、（ａ）は発振回路１０から生成されるクロック信号および（ｂ）、（ｃ）はロジック回路からの出力信号Ａ、Ｂである。図２（ａ）〜（ｃ）から明らかな如く、クロック信号の周波数は、コンデンサ１３および可変容量ダイオード３１の静電容量の変化量で決まる所定範囲で変動し、このクロック信号に基づき動作するロジックゲート２０Ａ〜２０Ｃの出力信号も同様に変動するので、放射ノイズの周波数が拡散され、上述したＥＭＩノイズにピークが生じるのを効果的に回避可能である。
【００１３】
次に、図３は、本発明によるクロック同期型ロジック回路の第２実施形態の構成を示すブロック図である。尚、上述した第１実施形態の構成要素に対応する構成要素には、説明の便宜上、同様の参照符号を使用する。このクロック同期型ロジック回路は、ＤＡＣ３０、可変容量ダイオード３１、結合コンデンサ３２、振動子１１、コンデンサ１３、１４、ロジック回路であるＣＰＵ（中央処理装置）４０、ＲＯＭ（読み出し専用メモリ）５０、ＲＡＭ（ランダムアクセスメモリ）５１、Ｉ／Ｏ（入出力回路）５２およびアドレスデコーダ５３により構成される。尚、発振回路１０を構成するインバータ１２は、ＣＰＵ４０内に配置されている。図３における発振回路の振動子１１は、同調（又は共振）回路であれば良く、水晶振動子、セラミック振動子、ＬＣ（インダクタおよびコンデンサ）発振器、ＣＲ（コンデンサおよび抵抗）発振器および誘電体発振子等が使用可能である。ＤＡＣ３０は、回路構成によって複数の応用が考えられるが、出力精度と直線性が厳格でなくても性能が得られるため、安価に構成可能である。
【００１４】
図４は、図３中に示すＤＡＣ３０の第１具体例である。このＤＡＣ３０Ａは、出力端子と接地間に直列接続された抵抗値Ｒ又は２Ｒの抵抗と、これら直列抵抗の各ノードと入力端子Ａ５〜Ａ１間に接続された抵抗値２Ｒの抵抗により構成されるＲ−２Ｒ抵抗回路網である。各入力端子Ａ５〜Ａ１に、ＣＰＵ４０からアドレス（Address）信号が入力される。アドレス信号が、ＴＴＬ（トランジスタ・トランジスタ・ロジック）等の低インピーダンスで且つ可変容量ダイオード３１の静電容量（Ｃv）がＴＴＬ電圧の範囲で動作する場合には、Ｒ＝１０KΩ程度の値で十分に機能する。アドレス信号自身は低インピーダンスであり、動作に与える影響も少ない。
【００１５】
次に、図５は、図３中に示すＤＡＣ３０の第２具体例である。このＤＡ３０Ｂは、可変容量ダイオード３１の静電容量（Ｃv）の制御に約１５Ｖの比較的高電圧を必要とする場合に好適であり、ロジック信号から得た電圧を増幅する回路を有する。即ち、図４を参照して上述した直列抵抗およびその各ノードに接続された抵抗値２Ｒの抵抗によるＲ−２Ｒ抵抗回路網の出力側と出力端間に、バッファ増幅器３３が接続されている。このバッファ増幅器３３を付加するためＤＡＣ３０Ｂ自身のインピーダンスを高くすることが可能であり、ＣＰＵ４０のアドレス信号への影響を更に低減可能である。
【００１６】
また、図６は、図３に示すクロック同期型ロジック回路のＤＡＣ３０の第３具体例である。このＤＡＣ３０Ｃは、ＣＭＯＳゲート素子を使用している。このＤＡＣ３０Ｃは、図４を参照して上述したＤＡＣ３０ＡのＲ−２Ｒ抵抗回路網の入力端子Ａ５〜Ａ１と各ノード間に、それぞれＣＭＯＳバッファインバータ３４と、Ｒ−２Ｒ抵抗回路網の出力端に直列にＣＭＯＳバッファインバータ３５を使用する。これらの増幅器により、ＤＡＣ３０Ｃ自身のインピーダンスを高くし且つアドレス信号への影響を一層低減可能である。本発明のクロック同期型ロジック回路は、少なくとも１ビット以上のロジック信号が必要であるが、変化する全ての同期信号や非同期信号を使うことができる。また、それらを組みあわせることも可能である。従って、ＣＰＵ４０のアドレス信号、ＤＡＴＡ信号、ＣＥ、ＯＥ、ＲＡＳ、ＣＡＳおよびイネーブル信号等の信号を組み合わせ使用できる。
【００１７】
次に、図７は、本発明によるクロック同期型ロジック回路を応用可能なロジック回路の構成図である。このロジック回路は、上述の如く可変周波数のクロック発生器（発振回路）１０からのクロック信号が入力される疑似ノイズ発生回路（ＰＮＧ）である。このＰＮＧは、縦続接続された複数のＤ型フリップフロップ（Ｄ―Ｆ／Ｆ）２１Ａ〜２１Ｅ、排他的論理和ゲート（ＥＸＯＲ）２２、インバータ２３およびシフトレジスタ２４により構成される。クロック信号を、Ｄ−Ｆ／Ｆ２１Ａ〜２１Ｅのクロック端子ＣＫに入力し、Ｄ―Ｆ／Ｆ２１Ｂおよび２１ＥのＱ出力を、ＥＸＯＲ２２およびインバータ２３を介してＤ−Ｆ／Ｆ２１ＡのＤ入力端子に入力して、疑似ノイズ（ホワイトノイズ）を発生する。このホワイトノイズは、数学的に拡散の確率が定義できるため、拡散の状態が予め推察できる。
【００１８】
次に、本発明によるクロック同期型ロジック回路の実施形態の動作を詳細に説明する。先ず、図３に示すクロック同期型ロジック回路の動作を説明する。このクロック同期型ロジック回路は、少なくとも１ビット以上のロジック（デジタル）信号が必要であるが、ここではＣＰＵ４０のアドレス信号を使用する。アドレス信号は、ＲＯＭ５０、ＲＡＭ５１およびＩ／Ｏ５２で共用され、略ランダムの頻度で全てのビットが変化する。このアドレス発生頻度が一定で且つ発生アドレスがランダムであるほど拡散が理想的に行われる。そのため、ＣＰＵ４０が動作していないアイドリング状態で疑似乱数のアドレスへのアクセスを続けることにより、プログラム的にＥＭＩノイズの拡散品質を上げることも可能である。
【００１９】
一方、このロジック信号は、例えばＲ−２Ｒ抵抗回路網のＤＡＣ３０に入力する。アドレス信号がＴＴＬ等の低インピーダンスの場合には、Ｒ＝１０KΩ程度の値で０〜２．５Ｖ程度のランダムな電圧を発生可能である。Ｒ−２Ｒ型の抵抗に比べてアドレス信号自身は、低インピーダンスであり、動作への影響も少ない。例えば、通常のＲＩＳＫ（縮小命令セットコンピュータ）型ＣＰＵ４０では、４ＣＰＵクロック毎にアドレスが変化し、それに伴い０〜２．５Ｖ程度のランダムな電圧を発生する。
【００２０】
発振回路１０は、上述したランダムな制御電圧が印加される可変容量ダイオード３１の可変静電容量により発振周波数を変化する。この発振周波数の変化は、可変容量ダイオード３１の容量可変範囲中だけで推移するため、上述の如く周波数の変化範囲が正確に規定できる。そのため、ロジック動作のセットアップ／ホールドタイムの範囲内での動作を保証する。このように、アドレス毎にクロック周波数は変化をするため、ピークノイズが拡散する。また、クロック周波数の変化に伴い、ＣＰＵ４０に繋がる全ての制御信号の周波数も変化するため、アドレス信号、ＤＡＴＡ信号、ＣＥ、ＯＥ、ＲＡＳ、ＣＡＳおよびイネーブル等の全ての信号から発生するＥＭＩ放射ノイズの拡散が行える。
【００２１】
尚、上述の実施形態では、少なくとも１ビット以上のロジック信号として、ＣＰＵ４０のアドレス信号を使用している。しかし、ＣＰＵ４０からのＤＡＴＡ信号、ＣＥ、ＯＥ、ＲＡＳ、ＣＡＳおよびイネーブル信号を使用しても良い。図８および図９に、図３に示すクロック同期型ロジック回路の変形例の構成を示す。尚、これら変形例において、ＤＡＣ３０は、図４〜図６に示すＤＡＣ３０Ａ〜３０Ｃのいずれであっても良く、またＤＡＣ専用ＩＣで構成できる。発振回路１０の振動子１１も、上述の如く種々のものが使用可能である。また、可変容量素子３１は、制御電圧により静電容量が変化すればよく、可変容量ダイオード以外の素子、例えばダイオード、トランジスタ又は電界効果トランジスタ等でも良い。
【００２２】
図８および図９のクロック同期型ロジック回路にあっては、その基本的構成は、上述した図３のクロック同期型ロジック回路と同様に、ＤＡＣ３０、可変容量ダイオード３１、振動子１１、インバータ１２、コンデンサ１３、１４、ＣＰＵ４０、ＲＯＭ５０、ＲＡＭ５１、Ｉ／Ｏ５２およびアドレスデコーダ５３により構成される。しかし、図８のクロック同期型ロジック回路では、ＤＡＣ３０にＣＰＵ４０からのアドレス信号Ａ１〜Ａ４と共にＲＡＭ５１のイネーブルに関連する/ＲＡＭ―ＣＳを入力している。一方、図９に示すクロック同期型ロジック回路では、ＤＡＣ３０にＣＰＵ４０からのアドレス信号Ａ１〜Ａ５が入力されると共に、Ｉ／Ｏ５２から/Ｉ／Ｏ−ＣＳがクランプ用制御信号としてダイオード３７を介して直接可変容量ダイオード３１に入力される。
【００２３】
上述したクロック同期型ロジック回路では、ロジック信号に図３の場合に比較して更に工夫している。即ち、図１０のクロック同期型ロジック回路では、アドレス信号Ａ５の代わりに制御信号/ＲＡＭ−ＣＳを使用している。これにより、ＲＯＭ５０とＲＡＭ５１のアクセス頻度とＤＡＣ３０の重み付けにより、拡散の範囲を均等に２分配しようとしている。このロジック信号がプログラムによって限定した範囲に集中する場合には、この実施形態の如く制御信号を重み付けの基として活用できる。
【００２４】
一方、図９のクロック同期型ロジック回路では、ＤＡＣ３０の出力制御信号を抑制する回路を使用している。これにより、プログラム動作において特に安定したタイミングを要求するＩ／Ｏ５２のアクセスに際して、ＤＡＣ３０の出力を抑制し、周波数の変化を一時的に止めることができる。Ｉ／Ｏ５２のアクセスに際して、/Ｉ／Ｏ−ＣＳ信号は、Ｌ（低）レベルとなる。そのため、ＤＡＣ３０の出力は、０．４〜０．７Ｖにクランプされ、発振回路の発振周波数を、一時的に固定することが可能である。
【００２５】
尚、図９のクロック同期型ロジック回路では、制御信号/Ｉ／Ｏ−ＣＳによりＤＡＣ３０の出力を直接抑制していた。しかし、図１０に示す如きＤＡＣ３０Ｄを使用することにより、ディスエーブル（Disable）信号によりＤＡＣ３０の出力を、例えば０．４〜０．７Ｖにクランプし、発振回路の周波数を一時的に固定可能である。このＤＡＣ３０Ｄは、図６に示すＤＡＣ３０ＣのＲ−２Ｒ抵抗回路網の出力側と出力バッファ３５間にトランジスタ３８を接続して、出力バッファ３５の入力端子をDisable制御信号により実質的に接地する。
【００２６】
以上、本発明によるクロック同期型ロジック回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００２７】
【発明の効果】
以上の説明から理解される如く、本発明のクロック同期型ロジック回路によると、次の如き実用上の顕著な効果が得られる。クロック信号を生成する発振回路に、可変制御電圧を印加してクロック周波数を可変することにより、発生するＥＭＩ放射ノイズのピーク周波数を拡散するので、放射ノイズのピークを抑えるクロック同期型ロジック回路が実現可能である。この可変制御電圧は、ロジック回路から１ビット以上のデジタル信号を使用しても、またＣＰＵのアドレス信号その他の信号を使用可能である。これにより、ＣＰＵに繋がる全ての制御信号の周波数も変化するため、アドレス信号、ＤＡＴＡ信号、ＣＥ、ＯＥ、ＲＡＳ、ＣＡＳおよびイネーブル等の全ての信号から発生するＥＭＩ放射ノイズの拡散が行える。また、本発明を実施するための構成部品は、安価、軽量且つ小型であるため、ＥＭＩ放射ノイズの低減にかかるコストの低減およびそれを使用する装置の小型化に寄与する。更に、この発振周波数の変化は、可変容量ダイオード等の可変容量素子の可変範囲のみで推移するため、周波数の範囲が正確に規定できる。そのため、ロジック回路動作のセットアップ／ホールドタイムの範囲内で動作することが論理的に検証でき、装置動作の裏付けを得ることができる。
【図面の簡単な説明】
【図１】本発明によるクロック同期型ロジック回路の第１実施形態の基本構成を示すブロック図である。
【図２】図１に示すクロック同期型ロジック回路の動作説明用タイミングチャートである。
【図３】本発明によるクロック同期型ロジック回路の第２実施形態の構成を示すブロック図である。
【図４】図３に示すのクロック同期型ロジック回路に使用するＤ／Ａ変換器の第１具体例の回路図である。
【図５】図３に示すクロック同期型ロジック回路に使用するＤ／Ａ変換器の第２具体例の回路図である。
【図６】図３に示すクロック同期型ロジック回路に使用するのＤ／Ａ変換器の第３具体例の回路図である。
【図７】本発明によるクロック同期型ロジック回路の応用するロジック回路のブロック図である。
【図８】図３に示す本発明によるクロック同期型ロジック回路の第１変形例のブロック図である。
【図９】図３に示す本発明によるクロック同期型ロジック回路の第２変形例のブロック図である。
【図１０】図９に示すクロック同期型ロジック回路に好適なＤ／Ａ変換器の具体的な回路図である。
【図１１】従来のクロック同期型ロジック回路の基本構成を示すブロック図である。
【図１２】図１１に示すクロック同期型ロジック回路の課題を説明するタイミングチャートである。
【符号の説明】
１０        発振回路
１１        振動子
１２        インバータ（増幅器）
１３、１４  コンデンサ
２０        ロジックゲート
３０        Ｄ／Ａ変換器
３１        可変容量素子（可変容量ダイオード）
４０        ＣＰＵ
５０        ＲＯＭ
５１        ＲＡＭ
５２        Ｉ／Ｏ
５３        アドレスデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003880309.tif 000008
【図８】
0003880309.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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