(57)【特許請求の範囲】
【請求項１】
外部クロックを取り込んで生成される基準クロックの位相を調整して所定の位相関係にある入力取り込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、
前記入力取り込みタイミング信号に同期して、入力信号を取り込み内部に出力する入力回路を有し、
前記セルフタイミング制御回路は、前記基準クロックと入力取り込みタイミング信号との位相が、前記所定の位相関係若しくは所定の位相関係の近傍領域に入った時にロックオン信号を生成し、
前記入力回路は、電源投入後またはパワーダウン動作からの復帰後に入力取り込み禁止状態になり、前記ロックオン信号に応答して入力取り込み許可状態になる入力取り込み制御信号を生成する入力取り込み制御信号発生回路を有し、
前記入力取り込み制御信号が入力取り込み禁止状態になる入力取り込み停止期間において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を停止し、前記入力取り込み制御信号が入力取り込み許可状態になる前記入力取り込み停止期間後において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を行い、前記入力取り込み停止期間中及び入力取り込み停止期間後において、前記セルフタイミング制御回路が前記入力取り込みタイミング信号を前記入力回路に供給することを特徴とする集積回路装置。
【請求項２】
請求項１において、前記所定の位相関係の近傍範囲にある場合は、前記外部クロックに対する入力信号のセットアップ時間及びホールド時間内に、前記入力取り込みタイミング信号の位相が調整される場合であることを特徴とする集積回路装置。
【請求項３】
外部クロックを取り込んで生成される基準クロックの位相を調整して所定の位相関係にある入力取り込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、
前記入力取り込みタイミング信号に同期して、入力信号を取り込み内部に出力する入力回路を有し、
前記入力回路は、電源投入後またはパワーダウン動作からの復帰後に入力取り込み禁止状態になり、前記入力取り込み制御信号が入力取り込み禁止状態になる入力取り込み停止期間に入った後、あらかじめ設定された時間経過した時に入力取り込み許可状態になる入力取り込み制御信号を生成する入力取り込み制御信号発生回路を有し、
前記入力取り込み停止期間において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を停止し、前記入力取り込み制御信号が入力取り込み許可状態になる前記入力取り込み停止期間後において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を行い、前記入力取り込み停止期間中及び入力取り込み停止期間後において、前記セルフタイミング制御回路が前記入力取り込みタイミング信号を前記入力回路に供給することを特徴とする集積回路装置。
【請求項４】
請求項１または３において、前記入力回路は、前記入力信号を入力し増幅する入力バッファを有し、前記入力取り込み停止期間において前記入力バッファが非活性化され、前記入力取り込み停止期間後において前記入力バッファが活性化されることを特徴とする集積回路装置。
【請求項５】
請求項１または３において、前記入力回路は、前記入力信号を入力して増幅する入力バッファと、前記入力信号をデコードするデコーダ回路とを有し、前記入力取り込み停止期間において、前記入力バッファから前記デコーダ回路への前記入力信号の伝達が停止されることを特徴とする集積回路装置。
【請求項６】
請求項１または３において、前記入力回路は、前記入力取り込み停止期間において、取り込んだ入力信号の内部回路への伝達を停止することを特徴とする集積回路装置。
【請求項７】
請求項１〜６のいずれかにおいて、前記集積回路装置は、更に、前記入力信号に基づいて少なくとも読み出しまたは書き込みが行われるメモリ部を有することを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セルフタイミング制御回路が外部クロックを基準にして生成した入力取り込みタイミング信号を用いて、外部からの入力信号を取り込む入力回路を有する集積回路装置に関し、特に、パワーオン時やパワーダウンからの復帰時において位相調整が終了していない間のタイミング信号による入力信号の取り込みを禁止して、内部の誤動作を防止した集積回路装置に関するものである。
【０００２】
【従来の技術】
外部から供給されるクロックに同期して内部回路が動作を行う集積回路装置として、例えば同期型ＤＲＡＭ（ＳＤＲＡＭ）が知られている。かかる同期型の集積回路装置は、外部クロックに同期して、入力信号を取り込み、出力信号を出力する。その場合、従来の集積回路装置は、コマンド信号など外部からの入力信号を取り込む入力回路で、入力取り込みのタイミング信号として外部から供給されるクロック信号を直接用いていた。
【０００３】
近年、半導体デバイスのデータ転送速度を向上させるため、クロック信号の周波数が非常に高くなってきている。これに伴い、クロック信号をチップ内部に取り込んでからタイミング信号として使用するまでの時間が、温度や電源電圧等を含む種々の条件の影響を受けて変動しやすくなる。そのため入力信号を取り込む時間的余裕が少なくなり、動作マージンの確保が非常に難しくなる。
【０００４】
これを解決するため、外部クロック信号CLKに同期した入力取り込みタイミング信号CLK2をセルフタイミング制御回路であるＤＬＬ回路(Delay Locked Loop)で生成し、入力取り込みタイミング信号CLK2に同期して入力信号を取り込む方式が提案されている。例えば、特開平10-112182号公報（平成10年4月28日公開）等のその構成が記載される。
【０００５】
図１は、従来のセルフタイミング制御回路と入力回路の構成例を示す図である。外部クロック信号CLKは、クロック入力バッファ１を介して基準クロックCLK1としてＤＬＬ回路回路２に供給される。ＤＬＬ回路回路２は、後述する位相比較回路、遅延制御回路、ダミー入力バッファ、可変遅延回路から構成され、外部クロック信号CLKに同期した入力取り込みタイミング信号CLK2を生成して、入力回路３内の入力バッファ４に供給する。
【０００６】
外部からのコマンド信号である、ローアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、チップセレクト信号/CSおよびライトイネーブル信号/WEは、入力バッファ４に供給される。入力バッファ４は、入力取り込みタイミング信号CLK2に同期して、コマンド信号を取り込みコマンドデコーダ５に伝達する。コマンドデコーダ５は、取り込まれたコマンド信号をもとに制御信号を生成して、内部回路に供給する。
【０００７】
【発明が解決しようとする課題】
ＤＬＬ回路回路２は、入力取り込みタイミング信号CLK2を外部クロックCLKの位相に一致または所定の位相関係になるように、位相調整する。そして、位相調整された入力取り込みタイミング信号CLK2を利用することで、実質的に外部からの入力信号が外部クロックCLKに同期して取り込まれる。しかしながら、ＤＬＬ回路回路２が、位相調整段階にある間は、生成される入力取り込みタイミング信号CLK2は外部クロックCLKの位相と整合せず、かかる位相調整されていない入力取り込みタイミング信号CLK2に同期して入力コマンドを取り込むと、誤った入力コマンドが取り込まれる場合があり、内部回路の誤動作を招く。或いは、誤ったアドレス信号が取り込まれる場合もあり、誤ったアドレスへのアクセス動作を招く。
【０００８】
位相調整の期間としては、例えば、電源投入時と省電力動作（パワーダウン動作）からの復帰時等が考えられる。電源投入時には、ＤＬＬ回路は、後述する通り、内部の可変遅延回路の遅延量を初期状態にリセットしてからの位相調整を行う。そのため、位相調整期間中は、外部クロック信号CLKと入力取り込みタイミング信号CLK2の位相差が大きくなる。更に、セルフ・リフレッシュモードやパワーダウンモードなどの省電力動作を伴うスタンバイモードにおいては、消費電力を削減するために、外部クロックCLKの取り込みを停止してＤＬＬ回路の動作を停止したり、ＤＬＬ回路が動作継続するがクロック周波数を低くしたり電源電圧を下げたりする。その結果、ＤＬＬ回路の可変遅延回路の遅延量は、通常の動作状態で設定される遅延量から大きくはずれる。そのため、スタンバイモードから復帰した時も、外部クロック信号CLKと入力取り込みタイミング信号CLK2の位相差が大きくなる。
【０００９】
現状では、電源投入後およびスタンバイモードからの復帰後の一定期間において、外部クロック信号CLKを基準にしたセットアップ・タイムおよびホールド・タイムでのコマンド信号の入力を、製品カタログ上で禁止している。これにより、誤ったコマンド信号やアドレス信号の取り込みによる内部回路の誤動作を防いでいる。
【００１０】
しかし、電源投入時やスタンバイモードからの復帰時において、上記の一定時間を過ぎてもＤＬＬ回路の位相調整が終了しない場合は、誤ったタイミングで入力信号が取り込まれる可能性があり、上記のカタログ上の禁止条項では、集積回路装置の誤動作を完全に防止することはできない。また、電源投入時やスタンバイモードからの復帰時以外の期間において、電源ノイズ等の原因でＤＬＬ回路により生成される入力取り込みタイミング信号CLK2の位相が、外部クロックCLKの位相から大きくずれることも考えられる。かかる場合は、外部クロックCLKのタイミングから大きくずれたタイミングで入力コマンド信号やアドレス信号等が取り込まれる可能性があり、同様に内部回路の誤動作を招く。
【００１１】
そこで、本発明の目的は、セルフタイミング制御回路が位相調整中において、誤ったタイミングで入力信号が取り込まれることを防止した集積回路装置を提供することにある。
【００１２】
更に、本発明の目的は、電源投入時やスタンバイモードからの復帰時において、誤ったタイミングで入力信号が取り込まれることを防止した集積回路装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、外部クロックと位相調整された入力取り込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、セルフタイミング制御回路が位相調整中の期間は、入力回路において、外部から供給されるコマンド入力信号、アドレス入力信号、データ入力信号等の入力信号が、内部に取り込まれることを禁止する。そして、セルフタイミング制御回路の位相調整がある程度まで終了した段階で、入力回路における入力取り込みタイミング信号を利用した入力信号の取り込み動作を許可する。かかる動作を行うために、入力回路は、例えばＤＬＬ回路のロックオン信号やアジャスト信号を利用して、或いは入力停止解除信号を利用して、入力取り込み制御信号を生成する。この入力取り込み制御信号に従って、入力回路は、入力信号の取り込みの停止と再開を制御する。
【００１４】
上記のロックオン信号やアジャスト信号は、外部クロック信号と入力取り込みタイミング信号との位相差が一定範囲内に入ったときＤＬＬ回路発生する。アジャスト信号が発生するときの両クロック信号の位相差は、例えば、外部クロック信号に対する入力信号のセットアップ時間またはホールド時間以下となるように設定される。また、アジャスト信号の一例として、ＤＬＬ回路がロックオンした時に生成されるロックオン信号も、本発明において使用することができる。
【００１５】
入力停止解除信号は、電源投入直後およびスタンバイモードからの復帰直後に一定時間が経過すると発生する。一定時間として、例えば、外部クロック信号と入力取り込みタイミング信号との位相差が一定範囲内に入るために要するＤＬＬ回路の位相調整時間が設定される。
【００１６】
上記アジャスト信号または入力停止解除信号が発生していない場合、つまり外部クロック信号と入力取り込みタイミング信号との位相差が大きいときには、コマンド信号の内部回路への取り込みが停止する。これにより、誤ったコマンドやアドレスの取り込みによる誤動作を防ぐことができる。
【００１７】
上記の目的を達成するために、本発明は、外部クロックを取り込んで生成される基準クロックの位相を調整して所定の位相関係にある入力取り込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、
前記入力取り込みタイミング信号に同期して、入力信号を取り込み内部に出力する入力回路を有し、
前記セルフタイミング制御回路における前記入力取り込みタイミング信号が前記所定の位相関係からずれている第１の期間において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を停止し、前記第１の期間後の第２の期間において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を行うことを特徴とする。
【００１８】
更に、上記の目的を達成するために、本発明は、外部クロックを取り込んで生成される基準クロックの位相を調整して所定の位相関係にある入力取り込みタイミング信号を生成するセルフタイミング制御回路を有する集積回路装置において、
前記入力取り込みタイミング信号に同期して、入力信号を取り込み内部に出力する入力回路を有し、
電源投入後またはパワーダウン動作からの復帰後の入力取り込み停止期間において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を停止し、前記入力取り込み停止期間後において、前記入力回路は、前記入力信号の取り込みまたは内部への出力を行うことを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２０】
［第１の実施の形態例］
図２は、本発明における第１の実施の形態例を示す図である。図１の従来例と同じ部分には同じ引用番号を付した。外部クロックCLKは、クロック入力バッファ１により取り込まれ、基準クロックCLK1を生成し、セルフタイミング制御回路を構成するＤＬＬ回路２に供給する。ＤＬＬ回路に入力された基準クロック信号CLK1は遅延量を調整され、入力取り込みタイミング信号CLK2として入力回路３内の入力バッファ４に供給される。入力バッファ４は、入力取り込みタイミング信号CLK2に同期して、入力コマンド信号を入力しラッチし、コマンドデコーダ５に供給する。コマンドデコーダ５は、供給された入力コマンド信号をデコードし、内部のメモリ回路６に供給する。入力バッファ４は、例えばアドレス信号を取り込む回路であってもよく、その場合は、コマンドデコーダは、アドレス信号のデコーダ回路になる。更に、入力バッファ４は、書き込みデータを取り込む回路であっても良い。
【００２１】
図２に示された第１の実施の形態例では、ＤＬＬ回路からのロックオン信号ＪＳＴが、イネーブル信号として入力バッファ４に供給される。入力バッファ４は、ロックオン信号ＪＳＴがＨレベルの場合、コマンド信号/CS, /RAS, /CAS, /WEを、入力取り込みタイミング信号CLK2に同期して取り込み、コマンドデコーダ５に出力する。コマンドデコーダ５は、取り込んだコマンド信号をもとに制御信号を生成して内部回路のメモリ回路６に出力する。一方、ＤＬＬ回路のロックオン信号がＬレベルの場合、入力バッファ４の取り込み動作が停止し、コマンド信号の取り込みが停止される。
【００２２】
ＤＬＬ回路２から生成されるロックオン信号ＪＳＴは、後述する通り、基準クロックCLK1と入力取り込みタイミング信号CLK2の位相が、所定の位相関係になった時、或いは所定の位相関係の近傍領域に入った時に生成される。従って、電源投入時やパワーダウン動作からの復帰時において、ＤＬＬ回路２が位相調整動作を行っている間は、ロックオン信号はＬレベルとなり、位相調整動作が終了して上記の所定の位相関係になったときに、Ｈレベルになる。
【００２３】
図３は、セルフタイミング制御回路であるＤＬＬ回路の構成図である。  外部クロック信号CLKは、クロック入力バッファ１により入力され、基準クロックCLK1として可変遅延回路１２に供給される。基準クロックCLK1は、分周器１１に供給され周波数の低い基準クロックc-clkとして、第２の可変遅延回路１３に供給され、同時に、位相比較回路１５の基準クロック入力として供給される。可変遅延回路１２の出力は、入力取り込みタイミング信号CLK2として、図２に示した入力バッファ４に供給される。また、可変遅延回路１３を通過したクロックは、入力バッファ１と同等の遅延量を有するダミー入力バッファ１４を介して、位相比較回路１５に可変クロック入力d-i-clkとして供給される。位相比較回路１５は、上記基準クロックc-clkおよび可変クロックd-i-clkの位相を比較し、位相比較結果φＳ、φＲを遅延制御回路１６に供給する。遅延制御回路１６は、位相比較結果φＳ、φＲに応じて、両クロックc-clk、d-i-clkの位相が一致する様に（厳密には３６０°ずれた関係になるように）、遅延制御信号φEを可変遅延回路１２，１３に供給する。可変遅延回路１３の遅延量が調整され、基準クロックc-clkと可変クロックd-i-clkの位相が一致するとき、入力取り込みタイミング信号CLK2の位相が、外部クロックCLKの位相と一致する。
【００２４】
可変遅延回路１２，１３、位相比較回路１５及び遅延制御回路１６の構成例および動作は、後で詳述する。
【００２５】
位相比較回路１５は、上記第１の入力c-clkおよび第２の入力d-i-clk の位相が一致(ロックオン)すると、ロックオン信号ＪＳＴをＨレベルにする。また、第１及び第２の入力c-clk、d-i-clkの位相が一定の範囲よりもずれている場合は、ロックオン信号ＪＳＴはＬレベルのままである。このロックオン信号ＪＳＴが、図２に示した通り、入力バッファ４に供給される。
【００２６】
［入力バッファの構成および動作］
図４は、第１の実施の形態例における入力バッファの構成例を示す図である。入力バッファ４は、入力信号を入力し増幅する差動増幅回路２０と、その入力された入力信号を取り込んでラッチするラッチ回路２１と、入力取り込み制御信号発生回路２２とを有する。入力取り込み制御信号発生回路２２は、パワーオンリセット信号ＰＯＮやパワーダウン解除信号ＰＤＲに応答して入力取り込み禁止状態のＬレベルになり、ＤＬＬ回路のロックオン信号ＪＳＴに応答して入力取り込み許可状態のＨレベルになる入力取り込み制御信号Ｎ４を生成する。この入力取り込み制御信号Ｎ４によって、入力信号の入力を行う差動増幅回路２０の非活性、活性が制御される。また、ＤＬＬ回路により位相調整して生成された入力取り込みタイミング信号CLK2に応答して、ラッチ回路２１が入力信号をラッチし、内部に転送する。
【００２７】
図５は、差動増幅回路の回路図である。入力信号ＩＮを供給されるＮチャネルトランジスタ３２と、基準電圧が供給されるＮチャネルトランジスタ３３とがソース接続され、Ｐチャネルトランジスタ３４，３５を有するカレントミラー回路からなる負荷回路が、ドレイン側に接続される。そして、上記の入力取り込み制御信号Ｎ４により導通、非導通が制御されるＮチャネルトランジスタ２５とＰチャネルトランジスタ２３がそれぞれの電源側に設けられる。
【００２８】
図６は、第１の実施の形態例の動作を示すタイミングチャート図である。以下、電源が投入された時の動作と、パワーダウン動作であるスタンバイモードから解除された時の動作について説明する。尚、スタンバイモードには、例えば外部クロックの取り込み自体を停止して、内部のＤＬＬ回路動作も停止させる動作や、外部クロックの取り込みは継続するも、内部のＤＬＬ回路の位相比較動作をより低い周波数のクロックを利用しておこなう動作等を含む。いずれの場合も、内部回路の動作の消費電力が節約された状態となるパワーダウン動作を伴う。
【００２９】
最初に、電源投入時には、外部電源Ｖccの立ち上がりに伴ってパワーダウン解除信号ＰＤＲがＨレベルになり、またパワーオンリセット信号ＰＯＮが発生する。パワーオンリセット信号ＰＯＮは、外部電源Ｖccの立ち上がりを検出する図示しないパワーオン検出回路により生成される。また、パワーダウン解除信号ＰＤＲは、例えば外部クロックCLKが有効であることを示すクロック・イネーブル信号ＣＫＥがＨレベルの時にＨレベルの解除状態、Ｌレベルの時にＬレベルのパワーダウン状態を示す。通常、電源の投入に従い、パワーダウン解除状態になる。従って、このパワーダウン解除信号ＰＤＲは、Ｌレベルの時にパワーダウン状態を示すパワーダウン信号ともいえる。いずれの場合も、信号ＰＤＲがＬレベルからＨレベルに立ち上がる時、パワーダウン動作から復帰する。
【００３０】
パワーオンリセット信号ＰＯＮにより、ＮＯＲ回路２８の出力Ｎ２は一時的にＬレベルになり、ＰＭＯＳトランジスタ２９をオンにしする。電源投入時には、後述する通り、ＤＬＬ回路内の可変遅延回路１２，１３が初期化されて（例えば最小遅延量）、ＤＬＬ回路の位相調整が行なわれる。従って、この時点でロックオン信号ＪＳＴはＬレベルであり、ＮＭＯＳトランジスタ３０はオフになっている。よって、ノードＮ３及び入力取り込み制御信号Ｎ４は、ラッチ回路３１によりそれぞれＨレベル、Ｌレベルにラッチされ、入力差動増幅回路２２のＮＭＯＳトランジスタ２５とＰＭＯＳトランジスタ２３が共にオフになり、入力差動増幅回路２４は非活性状態になり、コマンド信号/CS,/RAS,/CAS,/WEの入力バッファ４への取り込みが停止する。この入力取り込み制御信号Ｎ４がＬレベルの間が、入力の取り込みが禁止される入力取り込み停止期間になる。
【００３１】
やがて、ＤＬＬ回路の位相調整が完了して、入力取り込みタイミング信号CLK2の位相が外部クロックCLKの位相と一致すると、ロックオン信号ＪＳＴがＨレベルになり、ＮＭＯＳトランジスタ３０がオンになり、入力取り込み制御信号Ｎ４が、Ｈレベルにラッチされる。入力取り込み制御信号Ｎ４がＨレベルになると、入力差動増幅回路２４が動作を開始し、コマンド信号/CS,/RAS,/CAS,/WEを入力し増幅し、フリップフロップ２１に供給する。フリップフロップ２１は、ＤＬＬ回路から供給される入力取り込みタイミング信号CLK2に同期してコマンド信号を取り込み、ラッチし、コマンドデコーダ５に出力する。
【００３２】
その後、外部クロックCLKにノイズが発生したりジッタが発生したりすることで、ＤＬＬ回路のロックオン状態が解除され、ロックオン信号ＪＳＴがＬレベルになっても、入力取り込み制御信号Ｎ４の取り込み許可状態（Ｈレベル）はラッチ回路３１により維持される。即ち、電源投入後、一旦ＤＬＬ回路がロックオン状態になると、その後は、外部クロックCLKに位相が一致した入力取り込みタイミング信号CLK2に同期して、入力信号の入力とラッチが行われる。
【００３３】
次に、パワーダウン動作を伴うスタンバイモードに移行すると、パワーダウン解除信号ＰＤＲがＬレベルになり、それに伴いＤＬＬ回路のロックオンが解除されてロックオン信号ＪＳＴがＬレベルになる。このとき、ＮＯＲ回路２８の出力Ｎ２はＬレベルになり、ＰＭＯＳトランジスタ２９をオンにする。また、ロックオン信号ＪＳＴはＬレベルであり、ＮＭＯＳトランジスタ３０はオフになっている。よって、入力取り込み制御信号Ｎ４はＬレベルにラッチされてＮＭＯＳトランジスタ２５に入力され、その反転信号/Ｎ４がＰＭＯＳトランジスタ２３に入力される。入力取り込み制御信号Ｎ４がＬレベルのとき、ＰＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２５は共にオフになり、入力差動増幅回路２４は非活性状態になり作動せず、コマンド信号の入力バッファへの取り込みが停止する。
【００３４】
スタンバイモードから復帰すると、パワーダウン解除信号ＰＤＲが解除状態のＨレベルになるため、ＮＯＲ回路２８の出力Ｎ２はＨレベルになり、ＰＭＯＳトランジスタ２９はオフになる。但し、スタンバイモードに移行した時と解除した時とでは、電源レベルやクロック周波数が異なるので、スタンバイモードから解除された直後は、ＤＬＬ回路はロックオフ状態（ＪＳＴ＝Ｌ）であり、位相調整動作を行う。従って、ＤＬＬ回路がロックオンするまでは、入力取り込み制御信号Ｎ４のＬレベルが維持され、差動増幅回路２４は作動せず、コマンド入力信号の取り込みが停止したままとなる。やがてロックオンすると、ロックオン信号ＪＳＴがＨレベルになり、電源投入時と同様に、入力取り込み制御信号Ｎ４がＨレベルにラッチされ、入力差動増幅回路２４が活性化状態になり、入力信号の取り込みとラッチを開始する。一旦入力取り込みが開始されると、ロックオン信号がＬレベルに変化しても、入力取り込みタイミング信号CLK2に同期した入力取り込み動作は継続される。
【００３５】
即ち、図６中に示されたスタンバイモード解除時の破線の期間が、スタンバイモードから解除された後のＤＬＬ回路の位相調整動作期間であり、入力信号の取り込みが停止される入力取り込み停止期間である。
【００３６】
上述したように、本実施の形態例においては、電源投入後およびスタンバイモードから復帰後のＤＬＬ回路位相調整動作中は、入力差動増幅回路２４への電源供給が停止する。そのため、位相調整が終わっていない誤ったタイミングを有する入力取り込みタイミング信号CLK2に同期した入力信号の取り込み動作は禁止され、更に、入力差動増幅回路の動作も停止され消費電力を削減することもできる。
【００３７】
［可変遅延回路］
図７は、可変遅延回路１２、１３の例を示す図である。この可変遅延回路は、入力クロックCLK1,c-clkを制御されたゲート段数分遅延させて、出力クロックCLK2を出力する。可変遅延回路１２、１３は、複数のインバータ９８〜１１２と、ＮＡＮＤゲート１１３〜１２８により、図示される通り構成される。ＮＡＮＤゲート１１３〜１２０の一方の入力には、入力クロックCLK1,c-clkを遅延させたクロックが供給され、他方の入力には遅延制御信号φE-1 〜φE-32が供給される。遅延制御信号φE-1 〜φE-32は、いずれか１つの信号がＨレベルとなり、残りの信号がＬレベルになる。
【００３８】
仮に、遅延制御信号φE-1 がＨレベルとすると、他の遅延制御信号のＬレベルにより、ＮＡＮＤゲート１１３〜１１９の出力は全てＨレベルとなる。その結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、インバータ１０２〜１０８は全てＨレベルとなる。そこで、入力クロックは、４つのインバータ９８〜１０１と、ＮＡＮＤゲート１２０，１２８と、４つのインバータ１０９〜１１２とからなる合計１０段のゲートの遅延量をもって、出力クロックCLK2として出力される。この状態が、遅延量が最小の状態である。通常、電源投入時は、パワーオンリセット信号により遅延量が最小の状態にリセットされる。
【００３９】
そして、Ｈレベルの遅延制御信号φE-1 〜φE-32が図中右側にシフトするたびに、ＮＡＮＤゲート１２７及びインバータ１０８の２段のゲートの遅延量が追加される。そして、遅延制御信号φE-32がＨレベルになると、最大の遅延量となる。即ち、遅延制御信号φE-1 〜φE-32の内、Ｈレベルの遅延制御信号が右側に１つずれると、ＮＡＮＤゲートとインバータの２段分の遅延量が増加され、左側に１つずれると、同様の２段分の遅延量が減少される。
【００４０】
［位相比較回路］
図８は、位相比較回路１５内の位相比較部の回路図である。また、図９は、その中のロックオン検出回路の回路図である。更に、図１０は、位相比較部の動作を示す波形図である。この位相比較部は、ＮＡＮＤゲート１９９〜２０３及びインバータ２１５からなる部分において、第１のクロックｃ−ｃｌｋと第２のクロックｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１〜ｎ４にその検出結果を生成する。両クロックの位相関係は、図１０（Ａ）に示される通り、第１のクロックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が進んでいる状態と、図１０（Ｂ）に示される通り、両クロックの位相がほぼ一致している状態と、図１０（Ｃ）に示される通り、第１のクロックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れている状態とに分類される。
【００４１】
図１０（Ａ）の状態の場合は、両クロックがＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレベルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが先にＨレベルになり、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ
になる。その後、第１のクロックｃ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。ＮＡＮＤゲート１９８は、両クロックが共にＨレベルになると出力をＬレベルにし、その立ち下がりエッジから所定の幅のＨレベルパルスが、ＮＯＲゲート２１６から出力される。このＨレベルパルスが、サンプリングパルスとしてＮＡＮＤゲート２０４〜２０７に供給され、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１０，２１１からなるラッチ回路とにそれぞれ取り込まれる。従って、信号φｂ、φｃ、φｄ、φｅは、図８の表に示される通り、
φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ
になる。
【００４２】
図１０（Ｂ）の状態は、第１のクロックｃ−ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時間以内の範囲で遅れる場合である。ＮＡＮＤゲートとインバータの遅延時間は、上記した可変遅延回路の遅延制御１段分の遅延量と同じである。その場合は、第１のクロックｃ−ｃｌｋが先にＨレベルとなり、
ｎ１＝Ｈ、ｎ２＝Ｌ
になり、更に、インバータ２１５の出力が第２のクロックｄ−ｉ−ｃｌｋよりも後にＨレベルになり、
ｎ３＝Ｌ、ｎ４＝Ｈ
になる。
【００４３】
従って、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図８の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ
になる。この場合は、位相が一致したことを意味するので、ロックオン検出回路４１８の出力のロックオン信号ＪＳＴもＨレベルを出力する。
【００４４】
図１０（Ｃ）の状態では、第１のクロックｃ−ｃｌｋが先にＨレベルになり、
ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ
になる。その後、第２のクロックｄ−ｉ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。この状態が、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図８の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ
になる。
【００４５】
図９に示したロックオン検出回路４１８は、ＮＡＮＤゲート３７，３８からなるラッチ回路と、そのラッチ出力がインバータ４０を介して供給され、更に信号φｃ、φｄが供給されるＮＡＮＤゲート４１と、インバータ３９，４２とを有する。このロックオン検出回路４１８は、パワーダウン解除信号ＰＤＲの解除状態（Ｈレベル）が、ＮＯＲゲートの出力のサンプリングパルスφ２１６が生成されるタイミングでゲート３７，３８からなるラッチ回路にラッチされ、ゲート３７の出力がＬレベル、インバータ４０の出力がＨレベルになる。その結果、ロックオン信号ＪＳＴは、信号φｃ、φｄに応じて上記の通りのレベルになる。
【００４６】
そして、パワーダウン解除信号ＰＤＲがパワーダウン状態（Ｌレベル）になると、ゲート３７の出力がＨレベルに変化し、サンプリングパルスφ２１６のタイミングでラッチされる。従って、強制的にロックオン信号ＪＳＴがＬレベルにされる。即ち、図６に示されたスタンバイモード移行時の動作の通りである。
【００４７】
図１１は、位相比較回路１５の位相比較出力部の回路図である。また、図１２は、その位相比較出力部の動作を示す波形図である。波形図の（Ａ），（Ｂ），（Ｃ）は、図８及び図１０の（Ａ），（Ｂ），（Ｃ）にそれぞれ対応する。
【００４８】
位相比較出力部は、両クロックの位相比較のタイミングで生成されるタイミング信号φａの周波数を２分の１に分周する分周回路２１Ａと、その分周回路２１Ａからの出力のタイミングに応答して、両クロックの位相関係に応じて生成された信号φｂ、φｃ、φｄ、φｅに基づいて、位相比較結果信号φSO〜φREを出力する出力回路２１Ｂとから構成される。
【００４９】
２分の１分周回路２１Ａは、ＪＫフリップフロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−ｃｌｋが共にＨレベルになる時をＮＡＮＤゲート１９８（図８）で検出し、その検出パルスφa を２分の１分周して、逆相のパルス信号ｎ１１とｎ１２とを生成する。検出パルスφa がゲート２２６，２２７に供給され、反転検出パルス／φa がゲート２２２，２２３に供給され、ゲート２２８，２２９からなるラッチ回路と、ゲート２２４，２２５からなるラッチ回路間で、反転信号を転送する。その結果、２分の１分周された逆相のパルス信号ｎ１１，ｎ１２が生成される。
【００５０】
出力回路２１Ｂは、サンプリングラッチされた信号φｂ、φｃ、φｄ、φｅをデコードして、第１のクロックｃ−ｃｌｋの位相が第２のクロックｄ−ｉ−ｃｌｋより遅れている時（状態（Ａ））は、ダイオード２３６の出力をＨレベルにし、両クロックの位相が一致している時（状態（Ｂ））は、ダイオード２３６と２３７の出力を共にＬレベルにし、更に、第１のクロックｃ−ｃｌｋの位相が第２のクロックｄ−ｉ−ｃｌｋより進んでいる時（状態（Ｃ））は、ダイオード２３７の出力をＨレベルにする。
【００５１】
従って、出力回路２１Ｂは、ＮＡＮＤゲート２３２〜２３５のデコード機能により、上記の状態（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイミング信号ｎ１１，ｎ１２に応答して、第２のクロックｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１３の遅延量を増加させる位相比較結果信号φSO、φSEを、交互にＨレベルにする。即ち、図１２（Ａ）に示される通りである。また、上記の状態（Ｂ）の時は、出力回路２１Ｂは、図１２（Ｂ）の如く、位相比較結果信号φSO〜φREを生成しない。更に、上記の状態（Ｃ）の時は、図１２（Ｃ）の如く、ＮＡＮＤゲート２３４，２３５が、タイミング信号ｎ１１，ｎ１２に応答して、第２のクロックｄ−ｉ−ｃｌｋの位相を進める様に、可変遅延回路１２、１３の遅延量を減少させる位相比較結果信号φRO、φREを、交互にＨレベルにする。
【００５２】
［遅延制御回路］
図１３は、遅延制御回路１６の一部の構成を示す回路図である。遅延制御回路１６は、位相比較結果信号φSO〜φREに応答して、ＮＯＲゲート４３１−１〜４３１−３から遅延制御信号φE-1 〜φE-3 を出力する。図７に示した通り、遅延制御信号φE-1 〜φE-32は、３２ビットで構成される。
【００５３】
遅延制御回路１６は、位相比較結果信号φSO、φSEによりＨレベルの遅延制御信号φE を右側にシフトし、可変遅延回路の遅延量を増加させ、位相比較結果信号φRO、φREによりＨレベルの遅延制御信号φE を左側にシフトし可変遅延回路の遅延量を減少させる。
【００５４】
遅延制御回路１６の各段は、例えば１段目では、ＮＡＮＤゲート４３２−１とインバータ４３３−１からなるラッチ回路をそれぞれ有する。また、位相比較結果信号φSO〜φREによりラッチ回路４３２−１と４３３−１の状態を強制的に反転させるトランジスタ４３４−１，４３６−１を有する。トランジスタ４３８−１，４３９−１は、反転の対象外の場合にトランジスタ４３４−１，４３６−１によってはラッチ回路が反転されないようにする為に設けられる。２段目〜３段目の回路も同様の構成である。これらのトランジスタは全てＮチャネル型である。
【００５５】
今仮に、パワーオンリセットに伴いＬレベルパルスのリセット信号φR が印加されると、ＮＡＮＤゲート４３１−１〜３の出力は全てＨレベルになり、インバータ４３３−１〜３の出力は全てＬレベルになる。従って、ノード５ａ−２がＬレベルになり、ＮＯＲゲート４３１−１の出力の遅延制御信号φE-1 はＨレベルになる。また、ノード５ａ−１，５ａ−３が共にＨレベルであるので、それ以外の遅延制御信号φE-2 、φE-3 は全てＬレベルになる。即ち、リセット信号φR に応答して、遅延制御信号φE-1 がＨレベルになり、可変遅延回路１３，１４は最小遅延時間に制御される。
【００５６】
次に、位相比較が実行されると、両クロックの位相関係に応じて、位相比較結果信号φSO〜φREのいずれかがＨレベルになる。今仮に、位相比較結果信号φSEがＨレベルになると、トランジスタ４３４−１が導通し、ノード５ａ−１を強制的にＬレベルに引き下げて、インバータ４３３−１の出力のノード５ａ−２を強制的にＨレベルに引き上げる。その結果、ＮＯＲゲート４３１−１の出力φE-1 はＬレベルになる。また、ノード５ａ−１と５ａ−４が共にＬレベルであるので、ＮＯＲゲート４３１−２の出力φE-2 はＨレベルになる。そして、１段目と２段目のラッチ回路は、その状態を保持する。更に、その後の位相比較により位相比較結果信号φSOがＨレベルになると、同様の動作により、ノード５ａ−３と５ａ−６が共にＬレベルになり、遅延制御信号φE-3 がＨレベルになる。この様に、位相比較結果信号φSEとφSOにより、遅延時間が長くなる様に遅延制御信号φE が右側にシフトする。
【００５７】
逆に、位相比較結果信号φREとφROにより、上記と逆の動作により、遅延時間が短くなる様に遅延制御信号φE が左側にシフトする。尚、上記した位相比較回路の出力部の動作から明らかな通り、位相比較結果信号φSEとφSOは、第２のクロックｄ−ｉ−ｃｌｋが進んでいる時に位相比較毎に交互に生成され、また、位相比較結果信号φREとφROは、第２のクロックｄ−ｉ−ｃｌｋが遅れている時に位相比較毎に交互に生成される。
【００５８】
また、位相比較結果信号φSE、φSOに応答して、遅延制御信号φE が次々に右側に移動し、最後に遅延制御信号φE-32がＨレベルになる。この状態では、インバータ４３３−３２の出力がＬレベル、ＮＡＮＤゲート４３２−３２の出力がＨレベルにラッチされている。そこで、更に、遅延時間を延ばす比較結果信号φSOが供給されると、ＮＡＮＤゲート４３２−４３の出力がＬレベルに引き下げられ、インバータ４３３−３２の出力がＨレベルに引き上げられる。
【００５９】
上記の位相比較動作は、分周されたクロックｃ−ｃｌｋの立ち上がりエッジ毎に行われる。そして、電源投入時には、リセット信号φRにより可変遅延回路が最小遅延時間に設定され、分周クロックｃ−ｃｌｋの立ち上がり毎に位相比較と遅延時間調整が繰り返され、やがて、両クロック間の位相差が可変遅延回路の最小遅延単位以内になると、ロックオン信号ＪＳＴがＨレベルになる。また、パワーダウン動作から復帰した時は、パワーダウン動作開始時と状態が異なるので、通常ロックオフ状態にあり、しばらく位相調整動作を行うことで、ロックオン信号ＪＳＴがＨレベルになる。
【００６０】
［第２の実施の形態例］
図１４は、第２の実施の形態例の構成を示す図である。本実施の形態例の基本的な構成および動作は第1実施の形態例と同様である。ただし、コマンド入力信号/CS, /RAS, /CAS, /WEの取り込みを制御する信号として、ＤＬＬ回路のロックオン信号ＪＳＴではなく、アジャスト信号φAJを使用している点が異なる。アジャスト信号φAJは、外部クロック信号CLKと入力取り込みタイミング信号CLK2との位相差が一定範囲内に入ったときに発生する。
【００６１】
本実施の形態例におけるアジャスト信号φAJは、基準クロックc-clkと可変クロックd-i-clkとの位相差が、外部クロックCLKの立ち上がりエッジの前後の入力信号を取り込む為のセットアンプ時間とホールド時間内にある時に生成される。即ち、ロックオン信号ＪＳＴが生成される時の位相差よりも緩和された位相差範囲になった時に、アジャスト信号φAJが生成される。
【００６２】
そして、第２の実施の形態例における入力バッファ４の構成は、図４の構成と同じであり、ロックオン信号ＪＳＴの代わりにこのアジャスト信号φAJが供給される。即ち、電源投入時に入力取り込み制御信号Ｎ４がＬレベルに制御されて入力信号の取り込みが停止され、ＤＬＬ回路の位相調整が進んでアジャスト信号φAJがＨレベルになると、入力取り込み制御信号Ｎ４がＨレベルに制御され、入力信号の取り込みが許可される。また、スタンバイモードに移行した時は、入力取り込み制御信号Ｎ４がＬレベルに制御され、入力信号の取り込みが停止され、スタンバイモードが解除されてもその入力取り込み停止期間が継続され、ＤＬＬ回路の位相調整が進んでアジャスト信号φAJがＨレベルになると、入力取り込み制御信号Ｎ４がＨレベルに制御され、入力信号の取り込みが許可される。
【００６３】
第２の実施の形態例によれば、ＤＬＬ回路がジッタの発生等によりロックオン状態にならない場合でも、それより位相差が緩和されたアジャスト信号φAJは発生されるので、確実に入力取り込み停止を解除することができる。しかも、アジャスト信号φAJが生成される状態では、有効な入力信号を取り込むことができるタイミングを有する入力取り込みタイミング信号CLK2が生成されているので、入力の取り込みを許可しても内部回路の誤動作を招くことはない。
【００６４】
［アジャスト信号発生回路の構成例および動作］
図１５は、アジャスト信号φAJ発生回路の構成例(1)を示す図である。また、図１６はその動作を示す図であり、図１７はその動作タイミングを示す図である。
【００６５】
アジャスト信号発生回路には、ＤＬＬ回路の位相比較回路１５で位相比較される基準クロックc-clkと可変クロックd-i-clkとが入力される。可変クロックd-i-clkは、遅延素子D1とＮＡＮＤゲート４５からなるパルス発生回路を介してＮＯＲ回路４７に入力される。同様に基準クロックc-clkは、遅延素子D2とＮＡＮＤゲート４６からなるパルス発生回路を介してＮＯＲ回路に入力される。可変クロックd-i-clk及び基準c-clkの立ち上がりエッジに同期して、負のパルス信号Ｎ１１，Ｎ１２が生成される。このパルス信号Ｎ１１，Ｎ１２が、ＮＯＲゲート４７に供給される。
【００６６】
パルス信号Ｎ１１，Ｎ１２のパルス幅ΔtD1、ΔtD2は、パルス発生回路の遅延素子D1、D2の遅延時間にそれぞれ対応する。図１７（Ａ）に示される通り、パルス信号Ｎ１１とパルス信号Ｎ１２の発生期間がまったく重ならないときは、アジャスト信号φAJはＬレベルのままである。また、図１７（Ｂ）に示される通り、パルス信号Ｎ１１とパルス信号Ｎ１２の発生期間が一部でも重なると、Ｈレベルのアジャスト信号φAJが発生する。
【００６７】
即ち、可変クロックd-i-clkが基準クロックc-clkより位相が進んでいる場合、パルス信号Ｎ１１がパルス信号Ｎ１２より先に発生する。可変クロックd-i-clkと基準クロックc-clkの位相差がΔtD1より大きいときは、図１７（Ａ）に示すようにパルス信号Ｎ１１とパルス信号Ｎ１２の発生期間がまったく重ならないため、アジャスト信号φAJはLレベルのままである。可変クロックd-i-clkと基準クロックc-clkの位相差がΔtD1以下のとき、図１７（Ｂ）に示すようにパルス信号Ｎ１１とパルス信号Ｎ１２の発生期間の一部が重なり、Ｈレベルのアジャスト信号φAJが発生する。
【００６８】
可変クロックd-i-clkが基準クロックc-clkより位相が遅れている場合も同様に、可変クロックd-i-clkと基準クロックc-clkの位相差がΔtD2以下になると、図１７（Ａ）と同様にＨレベルのアジャスト信号φAJが発生する。
【００６９】
コマンド信号などの入力信号は、図１６に示すような外部クロック信号(CLK1、c-clkに対応)の立ち上がりエッジを基準としたセットアップ時間tSIおよびホールド時間tHIの範囲内で取り込まれる必要がある。言い換えると、外部クロック信号CLK（c-clkに対応）と入力取り込みタイミング信号CLK2(d-i-clkに対応)の位相差が、セットアップ時間tSIおよびホールド時間tHIの範囲内に収まれば、入力信号の取り込み誤動作は発生しない。つまり、可変クロックd-i-clkが基準クロックc-clkより位相が進んでいる場合は、その位相差がセットアップ時間tSI以下であればよい。同様に、可変クロックd-i-clkが基準クロックc-clkより位相が遅れている場合は、その位相差がホールド時間tHI以下であればよい。
【００７０】
したがって、パルス信号Ｎ１１、Ｎ１２のパルス幅ΔtD1/ΔtD2をセットアップ時間tSI、ホールド時間tHI以下にそれぞれ設定することにより、コマンド信号の取り込み誤動作を防ぐことができる。その結果、アジャスト信号φAJは、上記の通り、外部クロックCLKに対して、入力取り込みタイミング信号CLK2の位相が、セットアップ時間及びホールド時間以内に調整される時に、生成される。この位相関係は、可変遅延回路の最小遅延制御単位よりも緩和された状態である。
【００７１】
［アジャスト信号発生回路の構成例(2)］
図１８は、別のアジャスト信号φAJ発生回路の構成例を示す図である。また、図１９は、その動作タイミングチャート図である。本構成例は、すでに図８において説明したＤＬＬ回路の位相比較器の回路形式を利用したものである。即ち、可変クロックd-i-clkが入力される経路に遅延素子D１１を挿入し，遅延素子D１１の遅延時間ΔtD1を入力セットアップタイム tSIと等しくし、また、基準クロックc-clkの経路に設けた遅延素子D１２の段数を増やし，遅延素子D１２の遅延時間ΔtD2を入力セットアップタイム tSIと入力ホールドタイム tHIの和とする。
【００７２】
図１９（Ａ）に示すように、基準クロックc-clkとノードN２２の立ち上がり点の間にノードN２１の立ち上がり点が入っていれば、入力セットアップタイム tSIまたは入力ホールドタイム tHI以下にクロックの位相調整誤差が小さくなっていると判断し、アジャスト信号φAJが発生する。図１９（Ｂ）または（Ｃ）の場合は、両クロックの位相調整誤差が小さくなっていないと判断し、アジャスト信号φAJは発生しない。
【００７３】
［第３の実施の形態例］
図２０は、第３の実施の形態例の構成を示す図である。本実施の形態例の基本的な構成および動作は、第１の実施の形態例と同様である。ただしコマンド信号/CS, /RAS, /CAS, /WEの取り込みを制御する信号として、ＤＬＬ回路のロックオン信号ＪＳＴではなく、入力停止解除信号発生回路７が生成する入力停止解除信号Aを使用している点が異なる。入力バッファ４の構成と動作は、第１の実施の形態例と同様である。
【００７４】
本実施の形態例における入力停止解除信号Aは、ＤＬＬ回路の位相調整の状態に応じて発生されるロックオン信号やアジャスト信号と異なり、電源投入時のパワーオンリセット信号ＰＯＮの発生から所定の時間だけ計測またはカウントした後に生成される。或いは、入力停止解除信号Ａは、スタンバイモードから復帰した時のパワーダウン解除信号ＰＤＲの発生から所定の時間だけ計測またはカウントした後に生成される。この入力停止解除信号Ａは、ＤＬＬ回路の位相調整状態にかかわらず、あらかじめ設定した時間経過すれば、入力取り込みタイミング信号CLK2の位相が外部クロックCLKの位相と一致しているとの見込みに基づいて生成される。
【００７５】
［入力停止解除信号発生回路の構成例(1)および動作］
図２１は、入力停止解除信号発生回路７の構成例(1)を示す図である。  図に示すように、パワーダウン解除信号ＰＤＲがＬレベルからＨレベルに立ち上がってインバータ５２の出力にパワーダウンからの復帰を示すＨレベルパルスが発生すると、またはパワーオンリセット信号ＰＯＮがＨレベルになると、ノードＮ３２が一旦Ｌレベルになり、トランジスタ５４が導通し、ノードＮ３３がＨレベル、ノードＮ３４がＬレベルにラッチされる。このラッチ回路５６のラッチ信号Ｎ３４のＬレベルにより、ＮＡＮＤゲート５８が、入力取り込みタイミング信号CLK2をパルスカウンタ６０に供給を開始する。パルスカウンタ６０が設定されたカウンタ値に到達すると、Ｈレベルの入力停止解除信号Ａが発生する。つまり、電源投入後およびスタンバイモードからの復帰後に一定の時間が経過すると、入力停止解除信号Ａが発生して入力バッファ４に出力され、第１の実施の形態例と同様にコマンド信号の取り込みを開始する。そして、上記のパルスカウンタ６０のカウンタ値は、パワーダウン解除信号ＰＤＲの立ち上がりに従ってインバータ５２がＨレベルパルスを出力したり、Ｈレベルパルスのパワーオンリセット信号ＰＯＮが生成されたときにリセットされる。即ち、パワーダウン動作からの復帰時またはパワーオン時、パルスカウンタ６０はリセットされる。
【００７６】
上記の通り、第３の実施の形態例の動作は、図６においてロックオン信号ＪＳＴに変えて入力停止解除信号Ａを利用した場合と同じである。電源が投入されると、あらかじめ設定された期間だけ入力バッファ４の入力信号の取り込みが停止され、入力停止解除信号ＡがＨレベルになると、入力信号の取り込みが開始される。更に、パワーダウン動作から復帰した時も、パルスカウンタ６０が所定値をカウントするまでの期間、入力信号の取り込みが停止され、その後入力停止解除信号ＡがＨレベルにされると、入力バッファ４による入力信号の取り込みが再開される。
【００７７】
［入力停止解除信号発生回路の構成例(2)および動作］
図２２に入力停止解除信号発生回路の構成例(２)を示す。基本的な構成および動作は構成例(１)と同様である。構成例(１)と異なるのは、パルスカウンタ６０としてダウンカウンタを使用し、電源投入時とスタンバイモードからの復帰時とで異なるカウンタ初期値を設定する点である。
【００７８】
パワーダウン解除信号ＰＤＲがＬレベルからＨレベルに立ち上がり、またはパワーオンリセット信号ＰＯＮがＨレベルになるとダウンカウンタ６０が初期値にリセットされる。本実施の形態例においては、電源投入時のダウンカウンタ６０の初期値は例えば200に、スタンバイモードからの復帰時の初期値は例えば100にそれぞれ設定される。
【００７９】
前述したように、電源投入時は、ＤＬＬ回路２の可変遅延回路１２，１３は初期化されて最小遅延時間にリセットされるため、スタンバイモードからの復帰時に比べて、外部クロックCLKと入力取り込みタイミング信号CLK2との位相差が大きい。従って、電源投入時の初期値をスタンバイモードからの復帰時に比べて長く設定する。本実施の形態例により、コマンド信号の入力停止期間を、電源投入時やパワーダウン動作からの復帰時における外部クロックCLKと入力取り込みタイミング信号CLK2との位相差に応じて最適値に設定することができる。
【００８０】
［第４の実施の形態例］
図２３は、第４の実施の形態例の構成を示す図である。本実施の形態例の基本的な構成および動作は、第３の実施の形態例と同様である。ただし、入力停止解除信号発生回路７内に設けられたパルスカウンタは、内蔵されるオシレータから発生するパルス信号をカウントすることによって入力停止解除信号Ａを生成する。従って、ＤＬＬ回路２が生成するクロックCLK2を回路７に供給する必要はない。
【００８１】
図２４は、第４の実施の形態例における入力停止解除信号発生回路７の構成例を示す図である。基本的構成は、図２１の回路と同様であり、対応する部分には同じ引用番号を与えた。
【００８２】
図２４に示すように、パワーダウン解除信号ＰＤＲがＬレベルからＨレベルに立ち上がり、またはパワーオンリセット信号ＰＯＮがＨレベルになると、ＮＯＲゲート５３がＬレベルパルスを出力し、トランジスタ５４がオンしてノードＮ３３がＨレベルになりラッチされる。それに伴いノードＮ３５がＨレベルになり、オシレータ６２が発振を開始してパルス信号Ｎ３６をパルスカウンタ６０に供給する。パルスカウンタ６０が設定されたカウンタ値に到達すると、Ｈレベルの入力停止解除信号Ａが発生する。つまり、電源投入後およびスタンバイモードからの復帰後に一定の時間が経過すると、入力停止解除信号Ａが発生して入力バッファに出力され、コマンド信号の取り込みが開始する。
【００８３】
なお、上記パルスカウンタ６０のカウンタ値は、パワーダウン解除信号ＰＤＲがLレベルからＨレベルになったとき、またはパワーオンリセット信号ＰＯＮがＨレベルパルスを生成したとき、リセットされる。また、パルスカウンタ６０は、図２２の例と同様にダウンカウンタとし、電源投入時とスタンバイからの復帰時とで初期値を異なる値に設定することで、それぞれに最適な入力停止期間を設定することができる。
【００８４】
［第５の実施の形態例］
図２５は、第５の実施の形態例の構成を示す図である。第５の実施の形態例は、第１、第２の実施の形態例と第３、第４の実施の形態例とを組み合わせた例である。即ち、入力バッファ４の入力信号の取り込みを制御するイネーブル信号として、ＤＬＬ回路２により生成されるロックオン信号ＪＳＴまたはアジャスト信号φAJに加えて、タイマー手段を内蔵する入力停止解除信号発生回路が生成する入力停止解除信号Ａを供給する。そして、その場合、ロックオン信号ＪＳＴまたはアジャスト信号φAJまたは、タイマー計測後に生成される入力停止解除信号Ａのいずれか早いタイミングで、入力停止期間が終了する。
【００８５】
即ち、電源投入時またはスタンバイモードからの復帰時に、ＤＬＬ回路の位相調整動作により、入力取り込みタイミング信号CLK2の位相が外部クロックCLKと所定の位相差範囲に入ってロックオン信号ＪＳＴまたはアジャスト信号φAJが生成されると、入力バッファ４は入力信号の取り込みを開始する。但し、ロックオン信号ＪＳＴまたはアジャスト信号φAJが生成されなくても、入力停止解除信号Ａが生成されと、ＤＬＬ回路の位相調整を待たずに強制的に入力バッファ４は入力信号の取り込みを開始する。
【００８６】
［第６の実施の形態例］
図２６は、第６の実施の形態例を示す図である。本実施の形態例では、ロックオン信号やアジャスト信号、入力停止解除信号によって直接入力バッファ４を制御するのではなく、それらの信号によって、入力バッファ４に供給される入力取り込みタイミング信号CLK2の供給を制御する。ＤＬＬ回路２に入力された外部クロック信号CLKは遅延量を調整され、内部クロック信号CLK2として同期型スイッチ回路８に供給される。そして、同期型スイッチ回路８がクロックCLK2に同期したクロックCLK3を生成し、入力バッファ４に入力取り込みタイミング信号として供給する。
【００８７】
概略的な動作によれば、電源投入時やスタンバイモードからの復帰時にロックオン信号ＪＳＴがLレベルになり、クロックCLK3は入力バッファ４へ供給されず、コマンド信号の入力バッファ４への取り込みが停止する。やがて、位相調整がすすんで、ＤＬＬ回路２からのロックオン信号ＪＳＴがＨレベルになると、同期型スイッチ８から入力取り込みタイミング信号CLK3が入力バッファ４に出力される。コマンド信号/CS, /RAS, /CAS, /WEはクロックCLK3に同期して入力バッファ４に取り込まれラッチされ、コマンドデコーダ５に伝達される。コマンドデコーダ５は、コマンド信号をもとに制御信号を生成して内部回路に出力する。
【００８８】
同期型スイッチ回路８を利用することで、ロックオン信号、アジャスト信号または入力停止解除信号などの発生タイミングが、入力取り込みタイミング信号CLK2と同期しなくても、入力バッファ４の入力取り込み再開のタイミングをクロックCLK2のタイミングに同期させることができる。その結果、不安定な入力信号の取り込み再開動作を避けることができる。
【００８９】
図２７は、第６の実施の形態例における同期型スイッチおよび入力バッファの構成例を示す図である。同期型スイッチ８には、パワーオンリセット信号ＰＯＮと、パワーダウン解除信号ＰＤＲとが供給され、それらの信号が発生したときノードＮ４がＬレベルになる。その結果、ゲート７６がクロックCLK2の伝達を停止する。また、同期型スイッチ８には、ロックオン信号ＪＳＴが供給され、この信号が発生した時ノードＮ４がＨレベルになる。その結果、ゲート７６がクロックCLK2の伝達を開始する。このクロックの伝達は、完全にクロックCLK2のタイミングに同期した動作である。以下、より具体的に説明する。
【００９０】
電源投入時には、外部電源の立ち上がりに伴ってパワーダウン解除信号ＰＤＲがＨレベルとなり、またＨレベルのパワーオンリセット信号ＰＯＮが発生する。このとき、NOR回路７０の出力N2は一時的にＬレベルになり、PMOSトランジスタ７１はオンになる。電源投入直後は、可変遅延回路１２，１３が初期化されてからＤＬＬ回路２の位相調整が行なわれる。この時点でロックオン信号ＪＳＴはLレベルであり、NMOSトランジスタ７２はオフになっているため、ラッチ回路７３によりノードＮ４はＬレベルにラッチされる。ノードＮ４の信号は、内部クロック信号CLK2の立ち上がりエッジおよび立ち下がりエッジでそれぞれゲートが開くトランスファゲートS1およびS2を介してAND回路７６に入力される。ノードＮ４およびノードＮ５信号がLレベルのときは、AND回路７６の出力である入力取り込みタイミング信号CLK3は常にLレベルになる。よって、差動増幅器２４から出力された信号のフリップフロップ２１への取り込み（ラッチ）は停止する。
【００９１】
ＤＬＬ回路の位相調整が行われてロックオン信号ＪＳＴがＨレベルになると、NMOSトランジスタ７２がオンになり、ノードＮ４の信号がＨレベルにラッチされる。ノードＮ４がＨレベルになると、トランスファゲートS1およびS2を介したノードＮ５の信号もＨレベルになり、内部クロックCLK2に同期したクロック信号CLK3がAND回路７６の出力となる。このとき、入力バッファ４内のフリップフロップ２１が、入力取り込みタイミング信号CLK3に同期してコマンド信号を取り込んでコマンドデコーダ５に出力する。
【００９２】
スタンバイモードに移行すると、パワーダウン用端子から入力されるパワーダウン解除信号ＰＤＲがＬレベルになり、それに伴いＤＬＬ回路１のロックオンが解除されてロックオン信号ＪＳＴがLレベルになる。このとき、NOR回路７０の出力N2はLレベルとなって、PMOSトランジスタ７１はオンになる。また、ロックオン信号ＪＳＴはLレベルなのでNMOSトランジスタ７２はオフになる。これによりノードＮ４の信号はLレベルにラッチされ、トランスファゲートS1およびS2を介してAND回路７６に入力される。ノードＮ４およびＮ５の信号がLレベルのときは、AND回路７６の出力である入力取り込みタイミング信号CLK3は、常にLレベルになる。よって、入力バッファ内の差動増幅器２４から出力された信号のフリップフロップ２１での取り込みは、停止する。
【００９３】
スタンバイモードから復帰すると、パワーダウン解除信号ＰＤＲがＨレベルになり、それに伴いNOR回路７０の出力N2はＨレベルになってPMOSトランジスタ７１をオフにする。ＤＬＬ回路２がロックオンするまでは入力取り込みタイミング信号CLK3はLレベルのままなので、コマンド信号の取り込みは停止している。そして、その後ロックオンした後の動作については電源投入時と同様である。
【００９４】
本実施の形態例において、ロックオン信号ＪＳＴに代えて、アジャスト信号φAJや、タイマー計測の結果生成される入力停止解除信号Ａを利用することもできる。
【００９５】
［第７の実施の形態例］
図２８は、第７の実施の形態例の構成を示す図である。本実施の形態例では、入力バッファ４とコマンドデコーダ５との間に、同期型スイッチ９を設ける。入力バッファ４は、ＤＬＬ回路２からの入力取り込みタイミング信号CLK2に同期してコマンド信号/CS, /RAS, /CAS, /WEを取り込み、同期型スイッチ９に出力する。但し、ＤＬＬ回路１からのロックオン信号ＪＳＴがＬレベルの場合、コマンド信号の同期型スイッチ９への取り込みが停止し、コマンドデコーダ５にコマンド信号は伝達されない。また、ロックオン信号ＪＳＴがＨレベルの場合、同期型スイッチ９は、入力バッファ４からのコマンド信号を取り込んでコマンドデコーダ５に出力する。コマンドデコーダ５は、入力コマンド信号から制御信号を生成して内部回路に供給する。
【００９６】
図２９は、本実施の形態例における同期型スイッチ９の構成例を示す図である。図２７の同期型スイッチと類似し、対応する部分には同じ引用番号を与えた。本実施の形態例では、入力バッファ４からのコマンド信号は、個別に設置されたNAND回路７７の第1入力としてそれぞれ供給される。一方、パワーオンリセット信号ＰＯＮやパワーダウン解除信号ＰＤＲによりＬレベルにされ、ロックオン信号ＪＳＴによりＨレベルにされるノードＮ５の信号が、NAND回路７７の第2入力として供給される。このノードＮ５の信号を使って、コマンド信号のコマンドデコーダ５への取り込みを制御する。ノードN５の信号を生成する回路構成および動作については、図２７に示した第６の実施の形態例と同様である。
【００９７】
図２７と同様に、電源投入後およびスタンバイモードからの復帰後からＤＬＬ回路がロックオンするまでの間、ノードＮ５の信号はLレベルになる。よって、コマンド信号が入力されるNAND回路７７の出力信号は、常にＨレベルになり、コマンド信号の同期型スイッチへの取り込みが停止する。ＤＬＬ回路２がロックオンするとノードＮ５の信号はＨレベルになり、コマンド信号は同期型スイッチ９に取り込まれてコマンドデコーダ５に伝達される。
【００９８】
本実施の形態例においても、ロックオン信号ＪＳＴに代えて、アジャスト信号φAJや入力停止解除信号Ａを利用しても良い。
【００９９】
［第８の実施の形態例］
図３０は、第８の実施の形態例の構成を示す図である。入力バッファ４は、ＤＬＬ回路２からの入力取り込みタイミング信号CLK2に同期して、コマンド信号/CS, /RAS, /CAS, /WEを取り込んで、コマンドデコーダ５に出力する。コマンドデコーダ５は、コマンド信号から制御信号を生成して内部回路に供給する。
【０１００】
但し、制御信号のうち、ＳＤＲＡＭなどの集積回路で利用されるアクティブコマンドACTIVE、リードコマンドREADやライトコマンドWRITEなどのように、具体的に内部回路の状態を変化させる信号については、同期型スイッチ９を介して内部回路に供給する構成をとる。同期型スイッチ９は、ロックオン信号ＪＳＴの状態に応じて、それらの一部の制御信号の内部回路への取り込みを制御する。本実施の形態例における同期型スイッチ９の構成および動作は、上記の第７実施の形態例と同様である。
【０１０１】
一方、プリチャージコマンドPRECHARGEなどのように内部回路の状態を変化させない制御信号は、同期型スイッチ９を介さずに内部回路に取り込まれる。これらの制御信号によって誤動作が発生した場合でも、内部回路の状態は変化せず誤動作の影響を受けない。
【０１０２】
以上、第６，７，８の実施の形態例で示した通り、入力回路３内のいずれかの位置で、入力コマンド信号の内部回路への取り込みを制御すれば良い。
【０１０３】
上記の実施の形態例では、入力信号として、同期型ＤＲＡＭ（ＳＤＲＡＭ）のコマンド信号を例にして説明した。しかしながら、本発明はそれに限定されず、アドレス信号、データ入力信号などの入力信号の取り込みの制御にも適用することができる。また、本発明は、同期型ＤＲＡＭ以外の外部クロックに位相調整された入力取り込みタイミング信号を利用して入力信号を取り込む集積回路装置において、広く適用することができる。
【０１０４】
【発明の効果】
以上、本発明によれば、電源投入時やパワーダウン動作からの復帰時において、入力取り込みタイミング信号が未だ外部クロックの位相と整合していない期間あるいは一定の期間において、入力回路の入力信号の取り込みを停止することができるので、誤ったタイミングで誤った入力信号を取り込んで内部回路の誤動作を招くことが防止される。
【図面の簡単な説明】
【図１】従来のセルフタイミング制御回路と入力回路の構成例を示す図である。
【図２】本発明における第１の実施の形態例を示す図である。
【図３】セルフタイミング制御回路であるＤＬＬ回路の構成図である。
【図４】第１の実施の形態例における入力バッファの構成例を示す図である。
【図５】差動増幅回路の回路図である。
【図６】第１の実施の形態例の動作を示すタイミングチャート図である。
【図７】可変遅延回路１２，１３の例を示す図である。
【図８】位相比較回路１５内の位相比較部の回路図である。
【図９】ロックオン検出回路の回路図である。
【図１０】位相比較部の動作を示す波形図である。
【図１１】位相比較回路１５の位相比較出力部の回路図である。
【図１２】図１１の位相比較出力部の動作を示す波形図である。
【図１３】遅延制御回路１６の回路図である。
【図１４】第２の実施の形態例の構成を示す図である。
【図１５】アジャスト信号φAJ発生回路の構成例(1)を示す図である。
【図１６】アジャスト信号発生回路の動作を示す図である。
【図１７】アジャスト信号発生回路の動作タイミングを示す図である。
【図１８】別のアジャスト信号φAJ発生回路の構成例(２)を示す図である。
【図１９】アジャスト信号発生回路の動作タイミングを示す図である。
【図２０】第３の実施の形態例の構成を示す図である。
【図２１】入力停止解除信号発生回路７の構成例(１)を示す図である。
【図２２】入力停止解除信号発生回路７の構成例(２)を示す図である。
【図２３】第４の実施の形態例の構成を示す図である。
【図２４】入力停止解除信号発生回路７の構成例を示す図である。
【図２５】第５の実施の形態例の構成を示す図である。
【図２６】第６の実施の形態例の構成を示す図である。
【図２７】第６の実施の形態例における同期型スイッチおよび入力バッファの構成例を示す図である。
【図２８】第７の実施の形態例の構成を示す図である。
【図２９】第７の実施の形態例における同期型スイッチおよび入力バッファの構成例を示す図である。
【図３０】第８の実施の形態例の構成を示す図である。
【符号の説明】
１            クロック入力バッファ
２            ＤＬＬ回路
３            入力回路
４            入力バッファ
ＣＬＫ        外部クロック
ＣＬＫ１      基準クロック
ＣＬＫ２      入力取り込みタイミング信号
ＪＳＴ        ロックオン信号
ΦAJ          アジャスト信号
Ａ            入力停止解除信号
【図１】
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【図２】
0003973308.tif 000003
【図３】
0003973308.tif 000004
【図４】
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【図５】
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【図６】
0003973308.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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