(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
前記ワード線及び前記ビット線に接続された複数のメモリセルと、
前記ビット線に接続され、前記メモリセルのオン・オフビットを判断するセンスアンプと、
前記ビット線に接続され、前記メモリセルへのデータの書き込み及び前記メモリセルからのデータの消去を行うデータ書き込み／消去回路と、
前記ビット線に接続され、前記メモリセルのオン電流の値を測定するメモリセルオン電流測定回路と、
前記ビット線の各々に接続された第一のトランジスタと、
前記第一のトランジスタとカレントミラー接続の関係にある第二のトランジスタと、
を備える半導体集積回路。
【請求項２】
前記第一のトランジスタ及び前記第二のトランジスタはともにＮチャネル型トランジスタであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
外部入力端子と、
前記外部入力端子と前記第二のトランジスタとの間に接続される抵抗と、
をさらに備えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
外部入力端子と、
前記外部入力端子と前記第二のトランジスタとの間に接続される第三のトランジスタと、
をさらに備え、
前記第三のトランジスタは前記第二のトランジスタと異なる導電型を有していることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項５】
基準電流を生成する基準電流生成回路と、
前記基準電流生成回路からの前記基準電流から、所定のミラー比で必要とする擬似セル電流を生成するカレントミラー回路と、
をさらに備えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項６】
前記カレントミラー回路は、
ゲート電極が前記基準電流生成回路に接続されている第四のトランジスタと、
ドレイン電極及びソース電極の一方が前記第四のトランジスタに、他方が電源電圧にそれぞれ接続されている第五のトランジスタと、
ドレイン電極及びソース電極の一方が前記第二のトランジスタに、他方が電源電圧にそれぞれ接続されているとともに、ゲート電極が前記第五のトランジスタのゲート電極に接続されている第六のトランジスタと、
からなるものであることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記第四のトランジスタは前記第二のトランジスタと同一の導電型を有しており、前記第五及び前記第六のトランジスタは前記第二のトランジスタとは異なる導電型を有していることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
基準電流を生成する基準電流生成回路と、
前記基準電流生成回路からの前記基準電流から、所定のミラー比で必要とする擬似セル電流を生成するカレントミラー回路と、
前記カレントミラー回路に接続され、前記擬似セル電流をオン・オフするスイッチング素子と、
をさらに備えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項９】
前記カレントミラー回路は、
ゲート電極が前記基準電流生成回路に接続されている第七のトランジスタと、
ドレイン電極及びソース電極の一方が前記第二のトランジスタにそれぞれ接続されているＫ（Ｋは１以上の正の整数）個の第八のトランジスタと、からなり、
前記スイッチング素子は、
ドレイン電極及びソース電極の一方が前記Ｋ個のトランジスタの各々に、他方が電源電圧にそれぞれ接続されているとともに、ゲート電極を介して切り替え信号を受信するＫ個の第九のトランジスタからなるものであることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記第七のトランジスタは前記第二のトランジスタと同一の導電型を有しており、前記第八及び前記第九のトランジスタは前記第二のトランジスタとは異なる導電型を有していることを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
各々が少なくとも１個以上のトランジスタからなり、相互にカスケード接続された第一乃至第Ｍ（Ｍは２以上の正の整数）のトランジスタ群であって、前記基準電流生成回路と前記カレントミラー回路との間に接続された第一乃至第Ｍのトランジスタ群をさらに備えることを特徴とする請求項８に記載の半導体集積回路。
【請求項１２】
前記第二のトランジスタのゲート電極にソース電極及びドレイン電極の一方が接続されているとともに、ゲート電極を介して切り替え信号を受信する第十及び第十一のトランジスタをさらに備え、
前記第一のトランジスタの各々は相互に並列に接続された第十二及び第十三のトランジスタからなり、
前記第十二のトランジスタのゲート電極は前記第十のトランジスタのソース電極及びドレイン電極の他方に接続され、
前記第十三のトランジスタのゲート電極は前記第十一のトランジスタのソース電極及びドレイン電極の他方に接続されていることを特徴とする請求項１乃至３の何れか一項に記載の半導体集積回路。
【請求項１３】
前記第十及び前記第十一のトランジスタは前記第二のトランジスタと同じ導電型を有していることを特徴とする請求項１２に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路、特に、不揮発性メモリ回路に関する。
【０００２】
【従来の技術】
近年、携帯電話その他の移動通信端末装置には、情報記憶媒体としての半導体記憶装置の一種であるフラッシュメモリが広く使用されている。このフラッシュメモリは、電気的にデータの書き込み及び消去が可能な不揮発性メモリであり、通常、データの書き込み時には、フラッシュメモリを構成するメモリセルトランジスタの閾値電圧を高くし、データの消去時には、閾値電圧を低くすることにより、０及び１からなる情報を電気的に記録する。メモリセルトランジスタのゲート電極に電圧を印加したときのメモリセル・オン電流の大小により、メモリセルトランジスタに記憶されているデータとして０あるいは１が読み出される。
【０００３】
メモリセルトランジスタからデータを読み出す際にメモリセルトランジスタのゲート電極に印加するメモリセル・オン電流（以下、「Ｉｏｎ」と表す）とリードサンプリング時間との関係を図８に示す。図８のグラフに示されるようにリードサンプリング時間はＩｏｎに対してほぼ一次的に変化する。
【０００４】
図９は、プログラム回数（すなわち、データの書き込み及び消去の回数）とＩｏｎとの関係を示すグラフである。図９に示されるように、不揮発性メモリセルにおいては、プログラム（データの書込み及び消去）を繰り返すにつれて、メモリセルが劣化し、Ｉｏｎ値が低下してくる。従って、書換保証回数として設定されている１００Ｋ回後のＩｏｎに対するリードサンプリング時間において、スペックを満足することが必須となる。
【０００５】
劣化後のＩｏｎに対するリードサンプリング時間を測定する際には、書き込みに使用する高電圧レベルを所定のレベルに設定した後、メモリセルにデータを書き込む。
【０００６】
その後、メモリセルのＩｏｎをＩｏｎチェック回路で確認し、期待するＩｏｎ値になるまで高電圧レベルを変動させる。この動作を繰り返して行い、期待値Ｉｏｎにおけるリードサンプリング測定を行う。
【０００７】
図１０は、書き込み高電圧レベルとＩｏｎとの関係を示すグラフである。
【０００８】
図１０に示すように、メモリセル毎に、書き込みレベルに対する書き込み深さ、すなわち、Ｉｏｎ値にはバラツキがある。従って、所望のＩｏｎ値のつくり込みは、書き込みレベルである高電圧レベルのレンジを広げて行わなければならず、前処理時間が必要となる。
【０００９】
図１１は、従来のフラッシュメモリにおいて所望のＩｏｎ値を作り出すための方法における各過程を示すフローチャートである。
【００１０】
先ず、書き込みレベルとしての高電圧レベルを設定する（ステップＳ５０１）。
【００１１】
次いで、書き込み動作を行った後（ステップＳ５０２）、Ｉｏｎ値を測定する（ステップＳ５０３）。
【００１２】
次いで、測定したＩｏｎ値が所望のＩｏｎ値になっているか否かを判定する（ステップＳ５０４）。
【００１３】
Ｉｏｎ値の測定値が所望のＩｏｎ値になっていなければ（ステップＳ５０４のＮＯ）、Ｉｏｎ値の測定値が所望のＩｏｎ値になるまで、高電圧レベルの設定（ステップＳ５０１）、書き込み動作（ステップＳ５０２）及びＩｏｎ値の測定（ステップＳ５０３）を繰り返す。
【００１４】
Ｉｏｎ値の測定値が所望のＩｏｎ値になった場合には（ステップＳ５０４のＹＥＳ）、リードサンプリング時間を測定し（ステップＳ５０５）、終了する。
【００１５】
この従来の方法においては、期待するＩｏｎ値を作り出すために、１８０ｓｅｃの測定時間を要しており、フラッシュメモリの不良解析の短時間化を妨げる大きな要因となっていた。
【００１６】
【発明が解決しようとする課題】
このため、この測定時間の短縮を図るために、これまでに種々の技術が提案されてきた。
【００１７】
測定時間の短縮を図るための手段の一つとして、センスアンプをテストする方法がある。例えば、特開平８−５５４８９号公報は、電流検出型のセンスアンプを内蔵している半導体記憶装置、例えば、フラッシュ・メモリであって、プロセスのバラツキに左右されず、センスアンプの良否を判定することができる半導体記憶装置を提案している。
【００１８】
この半導体記憶装置２００の構造を図１２に示す。
【００１９】
半導体記憶装置２００は、電流検出型センスアンプ２０１と、バスライン２０２を介して電流検出型センスアンプ２０１に接続しているセンスアンプ試験回路２０３と、センスアンプ試験回路２０３に接続されている試験用トランジスタ２０４及びメモリセル２０５と、から構成されている。センスアンプ試験回路２０３は、擬似セル回路２０６と擬似セル電流値探索回路２０７とからなり、擬似セル電流値探索回路２０７は、データ取得回路２０８と擬似セル電流再現回路２０９とからなっている。
【００２０】
この半導体記憶装置２００においては、電流検出型センスアンプ２０１に供給すべきロード電圧ＬＯＡＤを種々の値に変え、種々のロード電圧ＬＯＡＤの下において、擬似セル回路２０６から擬似セル２１０に擬似セル電流を出力する。この擬似セル電流の電流値を擬似セル電流値探索回路２０７により探索する。
【００２１】
しかしながら、この半導体記憶装置２００においては、擬似セル２１０に電流を流した後、擬似セル電流値探索回路２０７を用いて、擬似セル印加電流を別途測定しているため、測定時間の増加という欠点があり、さらには、ＰＡＤ及び回路の増加による面積増加という新たな問題点も発生している。
【００２２】
本発明は従来の半導体記憶装置におけるこのような問題点に鑑みてなされたものであり、不揮発メモリセルの劣化後のＩｏｎを擬似的に発生させることにより、不揮発メモリセルの劣化後のリードサンプリング測定時間の短縮を図ることを可能にする半導体記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
この目的を達成するため、本発明は、複数のワード線と、複数のビット線と、前記ワード線及び前記ビット線に接続された複数のメモリセルと、前記ビット線に接続され、前記メモリセルのオン・オフビットを判断するセンスアンプと、前記ビット線に接続され、前記メモリセルへのデータの書き込み及び前記メモリセルからのデータの消去を行うデータ書き込み／消去回路と、前記ビット線に接続され、前記メモリセルのオン電流の値を測定するメモリセルオン電流測定回路と、前記ビット線の各々に接続された第一のトランジスタと、前記第一のトランジスタとカレントミラー接続の関係にある第二のトランジスタと、を備える半導体集積回路を提供する。
【００２６】
前記第一のトランジスタ及び前記第二のトランジスタはともにＮチャネル型トランジスタであることが好ましい。
【００２７】
本半導体集積回路は、外部入力端子と、前記外部入力端子と前記第二のトランジスタとの間に接続される抵抗と、をさらに備えることができる。
【００２８】
本半導体集積回路は、外部入力端子と、前記外部入力端子と前記第二のトランジスタとの間に接続される第三のトランジスタと、をさらに備えることができ、この場合、前記第三のトランジスタは前記第二のトランジスタと異なる導電型を有していることが好ましい。
【００２９】
本半導体集積回路は、基準電流を生成する基準電流生成回路と、前記基準電流生成回路からの前記基準電流から、所定のミラー比で必要とする擬似セル電流を生成するカレントミラー回路と、をさらに備えることができる。
【００３０】
この場合、前記カレントミラー回路は、例えば、ゲート電極が前記基準電流生成回路に接続されている第四のトランジスタと、ドレイン電極及びソース電極の一方が前記第四のトランジスタに、他方が電源電圧にそれぞれ接続されている第五のトランジスタと、ドレイン電極及びソース電極の一方が前記第二のトランジスタに、他方が電源電圧にそれぞれ接続されているとともに、ゲート電極が前記第五のトランジスタのゲート電極に接続されている第六のトランジスタと、から構成することができる。
【００３１】
前記第四のトランジスタは前記第二のトランジスタと同一の導電型を有しており、前記第五及び前記第六のトランジスタは前記第二のトランジスタとは異なる導電型を有していることが好ましい。
【００３２】
本半導体集積回路は、基準電流を生成する基準電流生成回路と、前記基準電流生成回路からの前記基準電流から、所定のミラー比で必要とする擬似セル電流を生成するカレントミラー回路と、前記カレントミラー回路に接続され、前記擬似セル電流をオン・オフするスイッチング素子と、をさらに備えることができる。
【００３３】
この場合、前記カレントミラー回路は、ゲート電極が前記基準電流生成回路に接続されている第七のトランジスタと、ドレイン電極及びソース電極の一方が前記第二のトランジスタにそれぞれ接続されているＫ（Ｋは１以上の正の整数）個の第八のトランジスタと、からなり、前記スイッチング素子は、ドレイン電極及びソース電極の一方が前記Ｋ個のトランジスタの各々に、他方が電源電圧にそれぞれ接続されているとともに、ゲート電極を介して切り替え信号を受信するＫ個の第九のトランジスタからなるものとして構成することができる。
【００３４】
前記第七のトランジスタは前記第二のトランジスタと同一の導電型を有しており、前記第八及び前記第九のトランジスタは前記第二のトランジスタとは異なる導電型を有していることが好ましい。
【００３５】
本半導体集積回路は、各々が少なくとも１個以上のトランジスタからなり、相互にカスケード接続された第一乃至第Ｍ（Ｍは２以上の正の整数）のトランジスタ群であって、前記基準電流生成回路と前記カレントミラー回路との間に接続された第一乃至第Ｍのトランジスタ群をさらに備えることができる。
【００３６】
本半導体集積回路は、前記第二のトランジスタのゲート電極にソース電極及びドレイン電極の一方が接続されているとともに、ゲート電極を介して切り替え信号を受信する第十及び第十一のトランジスタをさらに備えることができ、この場合、前記第一のトランジスタの各々は相互に並列に接続された第十二及び第十三のトランジスタからなり、前記第十二のトランジスタのゲート電極は前記第十のトランジスタのソース電極及びドレイン電極の他方に接続され、前記第十三のトランジスタのゲート電極は前記第十一のトランジスタのソース電極及びドレイン電極の他方に接続されているものとして構成することができる。
【００３７】
前記第十及び前記第十一のトランジスタは前記第二のトランジスタと同じ導電型を有していることが好ましい。
【００３８】
【発明の実施の形態】
図１は、本発明の第一の実施形態に係る半導体集積回路の構造を示すブロック図である。本実施形態に係る半導体集積回路は不揮発性メモリ回路１０として構成されている。
【００３９】
不揮発性メモリ回路１０は、複数のワード線１１と、複数のビット線１２と、複数のワード線１１の中の何れか一つのワード線及び複数のビット線１２の中の何れか一つのビット線に接続され、マトリクス状に配置されている複数のメモリセル１３と、ビット線１２に接続され、メモリセル１３のオン・オフビットを判断するセンスアンプ１４と、ビット線１２に接続され、メモリセル１３へのデータの書き込み及びメモリセル１３からのデータの消去を行うデータ書き込み／消去回路１５と、ビット線１２に接続され、メモリセル１３のオン電流の値を測定するメモリセルオン電流測定回路１６と、擬似セル回路１７と、擬似セル電流発生回路１８と、から構成されている。
【００４０】
擬似セル回路１７は、ドレイン及びソースの何れか一方が複数のビット線１２の各々に接続され、他方が接地されている、第一のトランジスタとしてのｎ個の第一Ｎチャネル型トランジスタＮ１−Ｎｎから構成されている。
【００４１】
擬似セル電流発生回路１８は、外部入力端子ＰＡＤ１と、第二のトランジスタとしての第二Ｎチャネル型トランジスタＮ２と、外部入力端子ＰＡＤ１と第二Ｎチャネル型トランジスタＮ２との間に接続されている抵抗Ｒ１と、から構成されている。
【００４２】
第二Ｎチャネル型トランジスタＮ２は、ドレイン及びソースの何れか一方において抵抗Ｒ１を介して外部入力端子ＰＡＤ１に接続され、他方において接地されている。また、第二Ｎチャネル型トランジスタＮ２のドレインまたはソースはゲートと短絡されており、さらに、第二Ｎチャネル型トランジスタＮ２のゲートは第一Ｎチャネル型トランジスタＮ１−Ｎｎの各々のゲートに接続されている。
【００４３】
すなわち、第一Ｎチャネル型トランジスタＮ１−Ｎｎの各々と第二Ｎチャネル型トランジスタＮ２とは相互にカレントミラー接続の関係にある。
【００４４】
次いで、以下に、本実施形態に係る不揮発性メモリ回路１０の動作を説明する。
【００４５】
先ず、通常の読み込み（Ｒｅａｄ）動作と同様に、センスアンプ１４を読み出し可能な状態にし、選択したいビットライン１２ＡをＹセレクタ１９により選択する。
【００４６】
次に、メモリセルを選択するワードライン１１を全て非選択にし、外部入力端子ＰＡＤ１から任意のレベルの電圧を入力する。この任意のレベルの電圧により第二Ｎチャネル型トランジスタＮ２に流れる電流Ｉｏｎｄが決定する。外部入力端子ＰＡＤ１から入力された電圧レベルと電流Ｉｏｎｄの関係は次の式（１）で表わされる。
【００４７】
擬似Ｉｏｎｄ（Ａ）＝(外部入力端子ＰＡＤ１の入力レベル（Ｖ）−第二Ｎチャネル型トランジスタＮ２のＶｔ（Ｖ）)／Ｒ１（Ω）        （１）
この外部入力端子ＰＡＤ１から入力された電圧レベルにより、第二Ｎチャネル型トランジスタＮ２に任意の電流Ｉｏｎｄを発生させ、この第二Ｎチャネル型トランジスタＮ２とカレントミラー接続の関係にある第一Ｎチャネル型トランジスタＮ１に任意の電流Ｉｏｎｄを流す。
【００４８】
すなわち、メモリセルＭ１に流れる電流に代えて、擬似的に任意の電流Ｉｏｎｄを流し、この電流値を受けてセンスアンプ１４がデータ出力を行う。
【００４９】
図２は、本実施形態に係る不揮発性メモリ回路１０において所望のＩｏｎ値を生成するまでの各過程を示すフローチャートである。
【００５０】
先ず、所望のＩｏｎ値に対応する高電圧レベルを設定する（ステップＳ１０１）。
【００５１】
次いで、この高電圧レベルを外部入力端子ＰＡＤ１から入力することにより（ステップＳ１０２）、擬似的にＩｏｎを設定し、不揮発性メモリセルの劣化後におけるリードサンプリング時間を測定し（ステップＳ１０３）、終了する（ステップＳ１０４）。
【００５２】
このように、本実施形態に係る不揮発性メモリ回路１０によれば、従来は１８０ｓｅｃ必要とされていた不揮発性メモリセル劣化後のリードサンプリング測定時間を１０ｓｅｃで行うことが可能である。従来の方法における所望のＩｏｎ値の生成時間である１８０ｓｅｃと比較して、約９４％の減少を図ることができる。
【００５３】
さらには、本実施形態に係る本実施形態に係る不揮発性メモリ回路１０においては、外部入力端子ＰＡＤ１から入力する電圧レベルを変え、Ｉｏｎの変動によるセンスアンプ１４の論理値を測定することにより、センスアンプ１４が正常に動作しているか否かのテストを行うことができ、さらに不良解析の向上を図ることができるという効果もある。
【００５４】
また、本実施形態に係る不揮発性メモリ回路１０においては、外部入力端子ＰＡＤ１から入力する電圧レベルを変え、センスアンプ１４の出力がＯＮセルと判断できるレベルをテストすることにより、電流センスタイプのリファレンス電流値を評価することができ、これによっても、不良解析の向上を図ることができるという効果もある。
【００５５】
図３は、本発明の第二の実施形態に係る半導体集積回路の構造を示すブロック図である。本実施形態に係る半導体集積回路も、第一の実施形態と同様に、不揮発性メモリ回路２０として構成されている。
【００５６】
本実施形態に係る不揮発性メモリ回路２０は第一の実施形態に係る不揮発性メモリ回路１０とほぼ同様の回路構成を有しており、第一の実施形態に係る不揮発性メモリ回路１０と異なる点は、抵抗素子Ｒ１に代えてＰチャネル型トランジスタＰ１を備えている点である。
【００５７】
Ｐチャネル型トランジスタＰ１のドレイン及びソースの一方は外部入力端子ＰＡＤ１に接続され、他方は第二Ｎチャネル型トランジスタＮ２に接続され、ゲートは接地されている。
【００５８】
抵抗素子Ｒ１をＰチャネル型トランジスタＰ１に変更することにより、レイアウト面積の大きい抵抗素子を用いる必要がなくなり、不揮発性メモリ回路のレイアウト面積の縮小を図ることができるという効果を得ることができる。
【００５９】
図４は、本発明の第三の実施形態に係る半導体集積回路の構造を示すブロック図である。本実施形態に係る半導体集積回路も、第一の実施形態と同様に、不揮発性メモリ回路３０として構成されている。
【００６０】
本実施形態に係る不揮発性メモリ回路３０は第一の実施形態に係る不揮発性メモリ回路１０とほぼ同様の回路構成を有しており、第一の実施形態に係る不揮発性メモリ回路１０と異なる点は、抵抗素子Ｒ１に代えて、基準電流を生成する基準電流生成回路３１（ＢＧＲ（バンドギャップ・レギュレータ）回路）と、基準電流生成回路３１から出力される基準電流から、所定のミラー比で、必要とする擬似セル電流を生成するカレントミラー回路３２とを備えている点である。
【００６１】
カレントミラー回路３２は、二つのＰチャネル型トランジスタＰ１及びＰ２と、一つのＮチャネル型トランジスタＮ３と、から構成されている。
【００６２】
Ｎチャネル型トランジスタＮ３のゲート電極は基準電流生成回路３１に接続され、ソース及びドレインの一方は接地され、他方はＰチャネル型トランジスタＰ２のソースまたはドレインに接続されている。
【００６３】
Ｐチャネル型トランジスタＰ２のソースまたはドレインの一方は電源電圧ＶＤＤに接続され、他方はＮチャネル型トランジスタＮ３に接続され、ゲートはＰチャネル型トランジスタＰ１のゲートに接続されている。また、Ｐチャネル型トランジスタＰ２のソースまたはドレインの一方とゲートとは短絡されている。
【００６４】
Ｐチャネル型トランジスタＰ１のソースまたはドレインの一方は電源電圧ＶＤＤに接続され、他方は第二Ｎチャネル型トランジスタＮ２に接続され、ゲートはＰチャネル型トランジスタＰ２のゲートに接続されている。
【００６５】
本実施形態に係る不揮発性メモリ回路３０においては、外部入力端子ＰＡＤ１から供給される電圧レベルに基づいて擬似セル電流Ｉｏｎｄをつくるのではなく、Ｎチャネル型トランジスタＮ３及びＰチャネル型トランジスタＰ２、Ｐ１からなるカレントミラー回路を用いて、Ｐチャネル型トランジスタＰ２とＰ１との間のミラー比を所定の値に設定することにより、基準電流生成回路３１で生成される基準電流から、必要とされる擬似セル電流Ｉｏｎｄを生成し、必要な時にこの擬似セル電流を供給する。
【００６６】
このように、擬似セル電流の供給を不揮発性メモリ回路３０の内部で行うことにより、第一及び第二の実施形態のように、外部から任意の電圧レベルを入力しながらＩｏｎの測定を行うことなく、擬似セル電流の生成を実現することができるという効果を得ることができる。
【００６７】
図５は、本発明の第四の実施形態に係る半導体集積回路の構造を示すブロック図である。本実施形態に係る半導体集積回路も、第一の実施形態と同様に、不揮発性メモリ回路４０として構成されている。
【００６８】
本実施形態に係る不揮発性メモリ回路４０は第一の実施形態に係る不揮発性メモリ回路１０とほぼ同様の回路構成を有しており、第一の実施形態に係る不揮発性メモリ回路１０と異なる点は、抵抗素子Ｒ１に代えて、基準電流を生成する基準電流生成回路４１（ＢＧＲ（バンドギャップ・レギュレータ）回路）と、基準電流生成回路４１から出力される基準電流から、所定のミラー比で、必要とする擬似セル電流を生成するカレントミラー回路４２と、カレントミラー回路４２に接続され、擬似セル電流をオン・オフするスイッチング素子４３とを備えている点である。
【００６９】
カレントミラー回路４２は、４個のＰチャネル型トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４と、一つのＮチャネル型トランジスタＮ３と、から構成されている。
【００７０】
Ｎチャネル型トランジスタＮ３のゲート電極は基準電流生成回路３１に接続され、ソース及びドレインの一方は接地され、他方はＰチャネル型トランジスタＰ４のソースまたはドレインに接続されている。
【００７１】
Ｐチャネル型トランジスタＰ４のソースまたはドレインの一方は電源電圧ＶＤＤに接続され、他方はＮチャネル型トランジスタＮ３に接続され、ゲートはＰチャネル型トランジスタＰ１、Ｐ２、Ｐ３のゲートに接続されている。また、Ｐチャネル型トランジスタＰ４のソースまたはドレインの一方とゲートとは短絡されている。
【００７２】
Ｐチャネル型トランジスタＰ１、Ｐ２、Ｐ３のソースまたはドレインの一方はスイッチング素子４３を介して電源電圧ＶＤＤに接続され、他方は第二Ｎチャネル型トランジスタＮ２に接続され、ゲートはＰチャネル型トランジスタＰ４のゲートに接続されている。
【００７３】
スイッチング素子４３は、３個のＰチャネル型トランジスタＰ５、Ｐ６、Ｐ７からなり、各々のソース及びドレインの一方は電源電圧ＶＤＤに接続され、他方は各々に対応するＰチャネル型トランジスタＰ１、Ｐ２、Ｐ３に接続されている。Ｐチャネル型トランジスタＰ５、Ｐ６、Ｐ７のゲートには、擬似セル電流切り替えスイッチ信号が入力される。
【００７４】
本実施形態に係る不揮発性メモリ回路４０においては、外部入力端子ＰＡＤ１から供給される電圧レベルに基づいて擬似セル電流Ｉｏｎｄをつくるのではなく、Ｐチャネル型トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４及びＮチャネル型トランジスタＮ３から構成されるカレントミラー回路４２を用いて、Ｐチャネル型トランジスタＰ４と他のＰチャネル型トランジスタＰ１、Ｐ２、Ｐ３との間のミラー比を所定の値に設定することにより、基準電流生成回路４１で生成される基準電流から、必要とされる擬似セル電流Ｉｏｎｄを生成し、さらに、スイッチング素子４３を構成するＰチャネル型トランジスタＰ５、Ｐ６、Ｐ７をスイッチとして動作させることにより、必要な時に擬似セル電流を供給する。
【００７５】
このように、擬似セル電流の供給を不揮発性メモリ回路４０の内部で行うことにより、第一及び第二の実施形態のように、外部から任意の電圧レベルを入力しながらＩｏｎの測定を行うことなく、擬似セル電流の生成を実現することができるという効果を得ることができるとともに、擬似セル電流切り替えスイッチ信号をＰチャネル型トランジスタＰ５、Ｐ６、Ｐ７の中の任意のトランジスタに入力することにより、擬似セル電流ＩｏｎｄをＰチャネル型トランジスタＰ１、Ｐ２、Ｐ３の中の任意のトランジスタに流すことができ、任意に設定したＩｏｎｄ値を変えながら、Ｉｏｎｄ値を測定することが可能になるという効果が得られる。
【００７６】
なお、本実施形態においては、カレントミラー回路４２を構成するＰチャネル型トランジスタＰ１、Ｐ２、Ｐ３、Ｐ４の数は４個としたが、カレントミラー回路４２を構成するＰチャネル型トランジスタの数は４個に限定されるものではなく、任意の数を選択することが可能である。
【００７７】
図６は、本発明の第五の実施形態に係る半導体集積回路の構造を示すブロック図である。本実施形態に係る半導体集積回路も、第一の実施形態と同様に、不揮発性メモリ回路５０として構成されている。
【００７８】
本実施形態に係る不揮発性メモリ回路５０は第四の実施形態に係る不揮発性メモリ回路４０とほぼ同様の回路構成を有しており、第四の実施形態に係る不揮発性メモリ回路４０と異なる点は、基準電流生成回路４１とカレントミラー回路４２との間に接続され、かつ、相互にカスケード接続された第一乃至第三のトランジスタ群を備えている点である。
【００７９】
第一のトランジスタ群は３個のＰチャネル型トランジスタＰ８、Ｐ９、Ｐ１０からなる。第二のトランジスタ群は３個のＮチャネル型トランジスタＮ０１、Ｎ０２、Ｎ０３からなる。また、第三のトランジスタ群は１個のＮチャネル型トランジスタＮ４からなる。
【００８０】
第一のトランジスタ群におけるＰチャネル型トランジスタＰ８のソース及びドレインの一方はカレントミラー回路４２を構成するＰチャネル型トランジスタＰ１、Ｐ２、Ｐ３のソースまたはドレインに接続され、他方はＮチャネル型トランジスタＮ０１を介して第二Ｎチャネル型トランジスタＮ２のソースまたはドレインに接続されている。Ｐチャネル型トランジスタＰ８のゲートはＰチャネル型トランジスタＰ１０のゲートに接続され、かつ、Ｐチャネル型トランジスタＰ８のソースまたはドレインに短絡されている。
【００８１】
第一のトランジスタ群におけるＰチャネル型トランジスタＰ９のソース及びドレインの一方は電源電圧ＶＤＤに接続され、他方はＰチャネル型トランジスタＰ１０のソースまたはドレインに接続されている。Ｐチャネル型トランジスタＰ９のゲートはソースまたはドレインに短絡されている。
【００８２】
第一のトランジスタ群におけるＰチャネル型トランジスタＰ１０のソース及びドレインの一方は電源電圧ＶＤＤに接続され、他方はＮチャネル型トランジスタＮ０３のソースまたはドレインに接続されている。Ｐチャネル型トランジスタＰ１０のゲートはＰチャネル型トランジスタＰ８のゲートに接続され、かつ、Ｐチャネル型トランジスタＰ１０のソースまたはドレインに短絡されている。
【００８３】
第二のトランジスタ群におけるＮチャネル型トランジスタＮ０１のソース及びドレインの一方はＰチャネル型トランジスタＰ８のソースまたはドレインに接続されるとともに、Ｎチャネル型トランジスタＮ０１、Ｎ０２、Ｎ０３の各ゲートに接続されており、他方は第二Ｎチャネル型トランジスタＮ２のソースまたはドレインに接続されている。Ｎチャネル型トランジスタＮ０１のゲートはＮチャネル型トランジスタＮ０１のソースまたはドレインに短絡されているとともに、Ｎチャネル型トランジスタＮ０２、Ｎ０３の各ゲートに接続されている。
【００８４】
第二のトランジスタ群におけるＮチャネル型トランジスタＮ０２のソース及びドレインの一方はカレントミラー回路４２を構成するＰチャネル型トランジスタＰ４のソースまたはドレインに接続され、他方はカレントミラー回路４２を構成するＮチャネル型トランジスタＮ３のソースまたはドレインに接続されている。Ｎチャネル型トランジスタＮ０２のゲートはＮチャネル型トランジスタＮ０１、Ｎ０３のゲートに接続されているとともに、Ｎチャネル型トランジスタＮ０１のソースまたはドレインに接続されている。
【００８５】
第二のトランジスタ群におけるＮチャネル型トランジスタＮ０３のソース及びドレインの一方はＰチャネル型トランジスタＰ１０のソースまたはドレインに接続され、他方はＮチャネル型トランジスタＮ４のソースまたはドレインに接続されている。Ｎチャネル型トランジスタＮ０３のゲートはＮチャネル型トランジスタＮ０１、Ｎ０２のゲートに接続されているとともに、Ｎチャネル型トランジスタＮ０１のソースまたはドレインに接続されている。
【００８６】
第三のトランジスタ群を構成するＮチャネル型トランジスタＮ４のソース及びドレインの一方はＮチャネル型トランジスタＮ０３のソースまたはドレインに接続され、他方は接地されている。Ｎチャネル型トランジスタＮ４のゲートは、カレントミラー回路４２を構成するＮチャネル型トランジスタＮ３のゲート及び基準電流生成回路４１の双方に接続されている。
【００８７】
図６に示した第四の実施形態においては、カレントミラー回路４２を構成するＰチャネル型トランジスタＰ３及びＮチャネル型トランジスタＮ３は電源電圧ＶＤＤの変動に起因するアーリー効果によって、Ｖｄｓのレベルが変動する。このため、正確な擬似セル電流Ｉｏｎｄをカレントミラー回路４２で発生できないことがある。
【００８８】
そこで、アーリー効果による電流値変動防止のため、Ｐチャネル型トランジスタＰ８、Ｐ９、Ｐ１０とＶＴの低いＮチャネル型トランジスタＮ０１、Ｎ０２、Ｎ０３とＮチャネル型トランジスタＮ４をカスケード接続することにより、任意に設定したＩｏｎｄ値を正確な値の擬似セル電流として供給することができるという効果を得ることができる。
【００８９】
なお、本実施形態においては、第一のトランジスタ群として３個のＰチャネル型トランジスタＰ８、Ｐ９、Ｐ１０を用い、第二のトランジスタ群として３個のＮチャネル型トランジスタＮ０１、Ｎ０２、Ｎ０３を用い、また、第三のトランジスタ群として１個のＮチャネル型トランジスタＮ４を用いているが、各トランジスタ群を構成するトランジスタの数は任意であり、また、トランジスタ群の数も３個に限定されるものではなく、任意の数に設定することができる。
【００９０】
図７は、本発明の第六の実施形態に係る半導体集積回路の構造を示すブロック図である。本実施形態に係る半導体集積回路も、第一の実施形態と同様に、不揮発性メモリ回路６０として構成されている。
【００９１】
本実施形態に係る不揮発性メモリ回路６０は第一の実施形態に係る不揮発性メモリ回路１０とほぼ同様の回路構成を有しており、第一の実施形態に係る不揮発性メモリ回路１０と異なる点は、二つのＮチャネル型トランジスタＮ３及びＮ４を備えている点及びビット線１２の各々には相互に並列に接続された二つのＮチャネル型トランジスタが接続されている点である。
【００９２】
Ｎチャネル型トランジスタＮ３及びＮ４の各々のソース及びドレインの一方は第二Ｎチャネル型トランジスタＮ２のゲートに接続され、他方はビット線１２の各々に接続されている二つのＮチャネル型トランジスタの一方のゲートにそれぞれ接続されている。Ｎチャネル型トランジスタＮ３及びＮ４の各々のゲートには、チェッカーパターン切り替え信号が印加される。
【００９３】
以上のように、本実施形態においては、擬似セル電流発生回路１８内の二Ｎチャネル型トランジスタＮ２をＮチャネル型トランジスタＮ３及びＮ４の双方に対してカレントミラー接続の関係に接続する。Ｎチャネル型トランジスタＮ３及びＮ４はチェッカーパターン切り替え信号を受信することにより、スイッチとして機能する。
【００９４】
また、擬似セル回路１７内の各ビット線１２には、相互に並列に接続されている２個のＮチャネル型トランジスタを接続させ、その一方のゲートにはＮチャネル型トランジスタＮ３を、他方のゲートにはＮチャネル型トランジスタＮ４を接続し、Ｎチャネル型トランジスタＮ３及びＮ４をスイッチとして機能させることにより、２個のＮチャネル型トランジスタに交互に擬似セル電流を入力する。
【００９５】
これにより、任意に設定したＩｏｎｄ値について、チェッカーパターンによるリードサンプリング時間の測定を行うことができるという効果を得ることができる。
【００９６】
【発明の効果】
以上のように、本発明によれば、不揮発メモリセルの劣化後のメモリセル・オン電流（Ｉｏｎ）を擬似的に発生させることにより、不揮発メモリセルの劣化後のリードサンプリング測定時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る半導体集積回路のブロック図である。
【図２】本発明の第一の実施形態に係る半導体集積回路の動作を示すフローチャートである。
【図３】本発明の第二の実施形態に係る半導体集積回路のブロック図である。
【図４】本発明の第三の実施形態に係る半導体集積回路のブロック図である。
【図５】本発明の第四の実施形態に係る半導体集積回路のブロック図である。
【図６】本発明の第五の実施形態に係る半導体集積回路のブロック図である。
【図７】本発明の第六の実施形態に係る半導体集積回路のブロック図である。
【図８】メモリセルトランジスタからデータを読み出す際にメモリセルトランジスタのゲート電極に印加するメモリセル・オン電流とリードサンプリング時間との関係を示すグラフである。
【図９】プログラム回数とメモリセル・オン電流との関係を示すグラフである。
【図１０】書き込み高電圧レベルとメモリセル・オン電流との関係を示すグラフである。
【図１１】従来のフラッシュメモリにおいて所望のメモリセル・オン電流を作り出すための方法における各過程を示すフローチャートである。
【図１２】従来の半導体記憶装置の構造を示すブロック図である。
【符号の説明】
１０  本発明の第一の実施形態に係る半導体集積回路
１１  ワードライン
１２  ビットライン
１３  メモリセル
１４  センスアンプ
１５  データ書き込み／消去回路
１６  メモリセル・オン電流測定回路
１７  擬似セル回路
１８  擬似セル電流発生回路
１９  Ｙセレクタ
２０  本発明の第二の実施形態に係る半導体集積回路
３０  本発明の第三の実施形態に係る半導体集積回路
３１  基準電流生成回路
３２  カレントミラー回路
４０  本発明の第四の実施形態に係る半導体集積回路
４１  基準電流生成回路
４２  カレントミラー回路
４３  スイッチング素子
５０  本発明の第五の実施形態に係る半導体集積回路
６０  本発明の第六の実施形態に係る半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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