(57)【特許請求の範囲】
【請求項１】
光ディスクを回転させつつ光ピックアップを用いて前記光ディスクに対して情報の記録再生を行う光ディスクプレーヤにおける制御装置であって、
前記光ディスクの所定角度の回転の都度生ずる回転パルスを生成する回転パルス生成部と、
前記回転パルスの周波数を表す回転周波数データ信号を生成する回転周波数データ信号生成部と、
前記回転周波数データ信号に応じて、前記光ディスクの回転制御サーボ処理を為す回転制御サーボ処理部と、
入力データ信号を演算処理して得られるサンプリングパルスを生成する一方、前記サンプリングパルスと前記回転パルスとの位相エラーに応じて、前記回転周波数データ信号のデータ値を修正して前記入力データ信号とするサンプリングパルス生成部と、
前記サンプリングパルスによって、前記光ピックアップの繰り返し制御サーボ処理を為す繰り返し制御サーボ処理部と、
を含むことを特徴とする光ディスクプレーヤの制御装置。
【請求項２】
前記サンプリングパルス生成部は、前記演算処理としてダイレクト・デジタル・シンセサイザ方式による周波数逓倍処理を為すことを特徴とする請求項１に記載の光ディスクプレーヤの制御装置。
【請求項３】
前記サンプリングパルス生成部は、前記回転周波数データ信号に所定の定数を乗じて乗算信号を生成する乗算回路と、
前記乗算信号と位相エラー信号とを加減演算して前記入力データ信号を生成する加減演算回路と、
前記入力データ信号に対し所定のクロックを用いて累積加算処理を施し前記サンプリングパルスを生成する累算回路と、
前記回転パルスを所定の比率で分周して分周パルスを生成する分周回路と、
前記サンプリングパルスと前記分周パルスとの位相比較を為すことにより前記位相エラー信号を生成する位相エラー生成回路と、を含むことを特徴とする請求項１に記載の光ディスクプレーヤの制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報記録媒体である光ディスクに対して情報の記録再生を行う光ディスクプレーヤにおける制御装置に関する。
【０００２】
【従来の技術】
音声信号や映像信号の記録媒体として用いられる光ディスクは、その表面に設けられたピット列をトラックとして形成し情報を記録する。従って、記録情報の再生時には、かかるピット列を光学系ピックアップにより検出し、これを電気信号に変換して光ディスクに記録されている音声信号や映像信号を再生するのである。
【０００３】
記録情報の再生時において、光ディスクは、例えばスピンドルモータによって高速回転され、かかるスピンドルモータの回転数は回転数制御回路によって正確に制御される。また、ピット列を正確に検出すべく、光学系ピックアップに対して、そのフォーカスサーボやトラッキングサーボなどについての制御サーボ処理が施される。
【０００４】
以下、スピンドルモータの回転数制御を“スピンドル制御”と称し、光学系ピックアップにおける各種の制御サーボを“繰り返し制御”と称する。なお、繰り返し制御とは、通常の制御系において高精度の制御処理を実現するための一手法をいう。即ち、制御系への入力信号がほぼ同一波形の繰り返しである場合に、該入力信号が繰り返し波形であることに着目して、その繰り返し毎に前回までの制御偏差をその時点での制御に反映させる制御処理方法をいうものである。そして、かかる繰り返し制御を光ディスクの記録再生時において、フォーカスサーボやトラッキングサーボなどについて適用すると、光ディスクの偏芯や面ブレによって光ディスクの回転周期に同期して発生するエラーを除去することができるのである。
【０００５】
従来の光ディスクプレーヤにおいて、前述した各々の制御を為す制御回路の構成を図１のブロック図に示す。
同図において、光ディスク１０はその表面に設けられたピット列に種々の情報が記録された記録媒体である。スピンドルモータ１１は、情報再生時に光ディスク１０を高速回転させるためのモータであり、その回転数は所定の回転数制御指令によって自在に制御し得るものとする。スピンドルモータ回転数検出部１２は、例えばロータリエンコーダとその検出信号の処理回路などから構成され、スピンドルモータ１１の所定角度毎の回転毎にスピンドルモータ回転数検出パルス（以下、単に“ＦＧパルス”と称する）を生成する回路である。
【０００６】
また、回転周波数検出部１３は、スピンドルモータ回転数検出部１２より供給されたＦＧパルスを基にしてスピンドルモータ１１の回転周波数を検出する回路である。スピンドルモータ制御部１４は、回転周波数検出部１３からの検出周波数に基づいてスピンドルモータ１１を所望の速度で回転させるべく、所定の回転数制御指令を生成する回路である。スピンドルモータドライブ部１５は、例えばパワートランジスタやパワーＦＥＴなどから構成されたモータドライブ回路であり、スピンドルモータ制御部１４からの回転数制御指令に基づいて、スピンドルモータ１１を所定の回転数で回転駆動する回路である。
【０００７】
一方、ＰＬＬ制御部１６は、ＰＬＬ(Phase Locked Loop)回路を利用した信号逓倍回路であり、スピンドルモータ回転数検出部１２より供給されたＦＧパルスを所定の値に逓倍して、後述の繰り返し制御部１７に必要とされるサンプリングパルスを生成する回路である。繰り返し制御部１７は、光学系ピックアップ駆動部（図示せず）から供給されるトラッキング・エラー信号やフォーカス・エラー信号などの各種のエラー入力信号を、前記サンプリングパルスに同期して取り込み、所定の繰り返し制御を実行する回路である。かかる繰り返し制御の実行に伴い、繰り返し制御部１７からは、光学系ピックアップ駆動部を構成する種々のサーボ機構やアクチュエータ機構に各種の制御信号が供給される。これによって、光学系ピックアップに対するフォーカスサーボやトラッキングサーボなどのサーボ制御が施されることになる。
【０００８】
上述の如く、従来の光ディスクプレーヤでは、スピンドル制御と繰り返し制御を担う回路部分が各々独立した構成となっており、光ディスクプレーヤにおける部品点数増加の一因となっていた。また、ＰＬＬ制御部１６は、特開平９−３５２８９に示す如く、位相比較器、ループフィルタ、及びＶＣＯ(Voltage Controlled Oscillator)などを含む、通常のアナログ回路で構成されている。それ故、回路のＬＳＩ化が困難であり、光ディスクプレーヤ全体の小型化並びに省電力化を阻む一因でもあった。
【０００９】
【発明が解決しようとする課題】
本発明は、このような問題を解決すべく為されたものであり、光ディスクプレーヤにおいて、部品点数を削減しかつＬＳＩ化が可能な制御装置の提供を目的とする。
【００１０】
【課題を解決するための手段】
本発明は、光ディスクを回転させつつ光ピックアップを用いて前記光ディスクに対して情報の記録再生を行う光ディスクプレーヤにおける制御装置であって、前記光ディスクの所定角度の回転の都度生ずる回転パルスを生成する回転パルス生成部と、前記回転パルスの周波数を表す回転周波数データ信号を生成する回転周波数データ信号生成部と、前記回転周波数データ信号に応じて、前記光ディスクの回転制御サーボ処理を為す回転制御サーボ処理部と、入力データ信号を演算処理して得られるサンプリングパルスを生成する一方、前記サンプリングパルスと前記回転パルスとの位相エラーに応じて、前記回転周波数データ信号のデータ値を修正して前記入力データ信号とするサンプリングパルス生成部と、前記サンプリングパルスによって、前記光ピックアップの繰り返し制御サーボ処理を為す繰り返し制御サーボ処理部と、を含むことを特徴とする。
【００１１】
【発明の実施の形態】
図２に示す本発明による光ディスクプレーヤの制御装置の実施例を以下に説明する。
なお、図２の中で、例えばスピンドルモータ１１のように、図１の中で示した構成要素と同一の構成要素については同一の符号を付しており、以下の説明では記載の重複を回避すべくその説明を省略する。
【００１２】
図２において、回転周期検出カウンタ２０は、例えば、発振周波数が正確な水晶発振回路からのクロックをカウントパルスとして用いて、ＦＧパルスの１周期の長さをカウントするカウンタ回路である。回転周期／周波数変換回路２１は、回転周期検出カウンタ２０が検出したスピンドルモータ１１の回転周期をデジタル値の回転周波数ｆrefに変換する回路である。
【００１３】
回転周波数ｆrefはスピンドル制御部１４に供給され、スピンドルモータ制御部１４では、かかる信号を基にスピンドルモータ１１の回転数制御が為されることになる。一方、本実施例においては、回転周波数ｆrefは乗算回路２２にも供給される。なお、乗算回路２２は、回転周波数ｆrefに予め定めた定数を乗ずる回路である。
【００１４】
加減算回路２３は、乗算回路２２からの出力信号と、後述する位相エラー信号との加減算を行う演算処理回路である。アキュムレータ回路２４とレジスタ回路２５は、所定のビット長を有するいわゆる累算器を構成しており、加減算回路２３の演算処理結果に対して所定のクロック信号を用いて累積加算処理を施す回路である。かかる累算器を構成するレジスタ回路２５から出力されるデジタル鋸波信号の所定のビットが、繰り返し制御用のサンプリングパルスとして抽出され繰り返し制御部１７に供給されることになる。
【００１５】
因みに、乗算回路２２、加減算回路２３、アキュムレータ回路２４、及びレジスタ回路２５が、いわゆるダイレクト・デジタル・シンセサイザ(Direct Digital Synthesizer)方式（以下、単に“ＤＤＳ方式”と称する）による信号周波数逓倍回路を構成している。
一方、分周回路２６は、ＦＧパルスを所定の比率で分周する回路であり、同回路で分周された信号は、位相エラー信号生成回路２７に供給される。位相エラー信号生成回路２７は、前述した累算器からの出力信号と分周回路２６で分周された信号とを比較して両者の位相誤差成分を抽出して、上記の加減算回路２３に供給される位相エラー信号を生成する回路である。
【００１６】
次に、本実施例における処理動作について、図２に示すブロック図を参照しつつ説明を行う。
いま、スピンドルモータ回転数検出部１２がスピンドルモータ１１の１回転について６つのパルスをＦＧパルスとして出力するものと仮定する。従って、スピンドルモータ１１の単位時間当たりの回転数をｆrotとすると、単位時間当たりのＦＧパルスの値は、
ＦＧ＝６×ｆrot…（１）
となる。
【００１７】
かかるＦＧパルスは、先ず、回転周期検出カウンタ２０に供給される。回転周期検出カウンタ２０は、例えば、水晶発振器等からの基準クロックを適当な分周器を介して分周しカウントクロックとして用いるものである。因みに、以下の説明では、基準クロックを６６ＭＨｚ、分周器の分周比を１／６４と想定する。つまり、回転周期検出カウンタ２０において、ＦＧパルスの周期は、６６ＭＨｚを６４分周したクロック（約１．０３ＭＨｚ）でカウントされることになる。従って、ＦＧパルスの周期をＧFGとすると
ＧFG  ＝６６００００００／（６４×６×ｆrot）…（２）
として求められる。
【００１８】
なお、上述した１回転当たりの出力パルス数や、基準クロック及び分周比の値は単なる一事例に過ぎず、本実施例がかかる数値に限定されるものでないことは言うまでもない。
次に、回転周期検出カウンタ２０において検出されたＦＧパルスの周期ＧFGは回転周期／周波数変換回路２１に供給される。回転周期／周波数変換回路２１は、ＦＧパルスの周期ＧFGをその周期に対応する周波数ｆrefに変換する回路であり、一般に、周期信号の周期Ｔと周波数ｆが
Ｔ＝１／ｆ
なる関係にあることを利用してＦＧパルスの周波数ｆrefを求めるものである。
【００１９】
即ち、回転周期／周波数変換回路２１は、いわゆる除算回路を構成し、以下の（３）式に示す如く、所定の定数ＫをＦＧパルスの周期ＧFGで除することによって、ＦＧパルスの周波数ｆrefが算出される。
ｆref＝Ｋ／ＧFG…（３）
続いて、回転周期／周波数変換回路２１で算出された周波数ｆrefは、乗算回路２２に供給され、所定の定数Ｇｆが乗ぜられて乗算信号（ｆref×Ｇｆ）が生成される。本実施例では、かかる定数Ｇｆとして８倍（８倍＝２3倍）、即ち、デジタル値であるｆrefを３ビット分だけＭＳＢ(Most Significant Bit)側にシフトさせた値をＧｆとして用いている。これは、前述した回転周期／周波数変換回路２１における除算の分子Ｋの具体的設定値と、後述する累算器のレジスタ回路２５のビット長が３２ビットである条件より、計算精度をより一層高めるべく選択した結果であり、Ｇｆがかかる値に限定されることを意味するものではない。
【００２０】
乗算回路２２で生成された乗算信号は、加減算回路２３に供給され、後述の位相エラー信号が加算された後アキュムレータ回路２４に出力される。因みに、位相エラー信号は、ＦＧパルスを逓倍した繰り返し制御用のサンプリングパルスを位相ロックすべく、加減算回路２３にネガティブ・フィードバック信号として加えられるため、加減算回路２３における演算処理は実際には減算処理となる。
【００２１】
アキュムレータ回路２４は、次段のレジスタ回路２５と相俟って、所定のクロックに基づいて入力データを累積加算する累算器を構成する。本実施例における累算器では、クロック周波数として２５ｋＨｚを用いている。それ故、かかるクロックの周期で加減算回路２３から供給された信号（ｆref×Ｇｆ）が、アキュムレータ回路２４、及びレジスタ回路２５のフィードバックループによって逐次累算されることになる。また、累算器のビット長は３２ビットで構成され、スピンドルモータ１１の回転周期で累算値がオーバーフローして、再び０から折り返すように累算器各部のパラメータ（図示せず）が設定される。
【００２２】
前述の如く、乗算回路２２、加減算回路２３、アキュムレータ回路２４、及びレジスタ回路２５が、ＤＤＳ方式による信号周波数逓倍回路を構成する。それ故、その出力にはクロック周波数（２５ｋＨｚ）に同期し、累算器の１ビット分を分解能とする、いわゆるデジタル鋸波が現れることになる。なお、言うまでもなく、本実施例におけるクロック周波数の値、及び累算器のビット長などの諸設定値は上記の数値に限定されるものでない。
【００２３】
本実施例では、かかる累算器を用いることによって、
ｆref×Ｇｆ×２５０００＝２32×ｆrot…（４）
なる関係式が成立する。そして、上記（４）式に前述の（２）式、及び（３）式を代入することによって、
Ｋ×｛（６４×６×ｆrot）／６６×１０6｝×８×２５×１０3＝２32×ｆrot
なる関係式が導かれる。
【００２４】
さらに、上式を定数Ｋについて整理すると、
Ｋ＝２32／１．１６３６３６３６３…
∴  Ｋ≒３６９０９８７５２０
となり、かかるＫの値は、
２31＜  Ｋ  ＜２32
なる関係にある。
【００２５】
それ故、累算器の出力であるデジタル鋸波のＭＳＢであるビット３１を抽出すればｆrotと同じ周波数のパルスを得る事ができ、ビット３０を抽出すればｆrotの２倍の周波数のパルスを得る事ができる。すなわち、ＦＧパルスにＤＤＳ方式の逓倍処理を施すことによって、スピンドルモータ１１の回転数ｆrotの値を自在に逓倍したパルス信号を得られるのである。
【００２６】
因みに、本実施例では、累算器出力のビット２４を取り出し、これを繰り返し制御部１７へのサンプリングパルスとして供給している。つまり、繰り返し制御用のサンプリングパルスとしては、スピンドルモータ１１の回転数ｆrotを
２(31-24)倍＝２7倍＝１２８倍
に逓倍したパルス信号が供給されることになる。以上説明した如く、本実施例では、ＦＧパルスの逓倍をＤＤＳ方式で行うため安定したサンプリングパルスが得られる。
【００２７】
一方、スピンドルモータ回転数検出部１２から出力されたＦＧパルスは、分周回路２６にも供給される。分周回路２６は、例えばバイナリカウンタやシフトレジスタで構成された分周回路であり、本実施例では１／６の分周比が設定されているものとする。それ故、分周回路２６の出力信号（以下、単にＰＧ信号と称する）の周波数ＰＧｆは、前述した（１）式参照すれば
ＰＧｆ＝ＦＧ／６＝６×ｆrot／６＝ｆrot
となり、スピンドルモータ１１の本来の回転数を示す値となる。
【００２８】
位相エラー信号生成回路２７は、分周回路２６から出力されたＰＧ信号と、前述の累算器からの出力信号のビット３１（ＭＳＢ）との位相比較を行う。そして、ＦＧパルスを逓倍して得られた繰り返し制御用のサンプリングパルスの周波数がロックするような位相エラー信号を生成し、これを加減算回路２３にフィードバックする。
【００２９】
本実施例における具体的な数値を示せば、位相エラー信号生成回路２７は、累算器からのデジタル鋸波出力信号のビット１６〜ビット３１の信号をＰＧ信号に同期させて抽出し、これを符号付きの１６ビット値の位相エラー信号として加減算回路２３に供給している。かかる位相エラー信号を加減算回路２３にフィードバックすることによって、ＰＧ信号と累算器のオーバーフローとを同期させているのである。なお、以上に示した信号ビット数などの諸設定値は、あくまでも一つの事例であり、本実施例の構成がかかる数値に限定されるものではない。
【００３０】
また、位相エラー信号生成回路２７から位相エラー信号を加減算回路２３に供給する過程において、通常、エイリアシングノイズ抑制用のローパスフィルタや、フィードバックループのループゲインを調整する増幅回路等が介在する。しかしながら、これらの要素は本実施例の動作と直接の関係がないため、本明細書においてはその記載を省略する。
【００３１】
なお、図２に示す実施例では本発明の概念の理解を容易にすべく、その構成をハードウェアによるブロック図で示したが、本発明はかかる構成に限定されるものではない。例えば、適切なＤＳＰ(Digital Signal Processor)を用いてＦＧパルス等の信号処理を行うことにより、図２に示す構成をソフトウェア処理によって実現するようにしても良い。
【００３２】
【発明の効果】
以上詳述した如く、本発明によれば光ディスクプレーヤにおける制御装置の部品点数を削減でき、かつＬＳＩ化に適した回路構成とすることが可能となる。
【図面の簡単な説明】
【図１】図１は、従来の光ディスクプレーヤにおける、スピンドル制御部分、及び繰り返し制御部分の構成を示すブロック図である。
【図２】図２は、本発明による光ディスクプレーヤの制御装置の実施例を示すブロック図である。
【符号の説明】
１０  …  光ディスク
１１  …  スピンドルモータ
１２  …  スピンドルモータ回転数検出部
１３  …  回転周波数検出部
１４  …  スピンドルモータ制御部
１５  …  スピンドルモータドライブ部
１６  …  ＰＬＬ制御部
１７  …  繰り返し制御部
２０  …  回転周期検出カウンタ
２１  …  回転周期／周波数変換回路
２２  …  乗算回路
２３  …  加減算回路
２４  …  アキュムレータ回路
２５  …  レジスタ回路
２６  …  分周回路
２７  …  位相エラー信号生成回路
【図１】
0003871585.tif 000002
【図２】
0003871585.tif 000003