(57)【特許請求の範囲】
【請求項１】
デコーダ側で使用されるクロック信号の位相と、入力信号に含まれる基準時間情報の位相との差分値に基づいて前記クロック信号の同期処理を行う位相同期回路において、前記入力信号の有効・無効を表わすデータを入力として、無効データが入力される期間が所定期間以上続いた場合、あるいは無効データが入力される確率が所定値以上となった場合に、前記入力信号が前記クロック信号の位相に揺らぎを生じさせる信号であると判定する判定手段と、前記判定手段の判定結果に基づき同期処理の応答感度を変更する変更手段とを備えたことを特徴とする位相同期回路。
【請求項２】
前記判定手段は、入力信号の有効・無効を表わすデータを入力として、無効データが入力する期間を求め、求めた期間を第１の閾値と比較し、第１の閾値より大きい場合には無効データが入力する毎にアップカウントし、小さい場合にはダウンカウントするアップダウンカウンタと、前記アップダウンカウンタのカウント値を第２の閾値と比較し、第２の閾値より大きい場合には前記入力信号が前記クロック信号の位相に揺らぎを生じさせる信号であると判定し、小さい場合には前記入力信号が前記クロック信号の位相に揺らぎを生じさせる信号ではないと判定する比較器とを備えたことを特徴とする請求項１記載の位相同期回路。
【請求項３】
前記判定手段は、入力信号の有効・無効を表わすデータを入力とし、無効データが入力する期間を所定数集めて平滑化処理する平滑部と、前記平滑部の出力の大小に応じて前記入力信号が前記クロック信号の位相に揺らぎを生じさせる程度を判定し、判定結果に応じた制御信号を出力する制御信号発生部とを備えたことを特徴とする請求項１記載の位相同期回路。
【請求項４】
前記変更手段における応答感度の変更は、同期処理に用いられる低域通過フィルタの通過帯域の変更により行うことを特徴とする請求項１記載の位相同期回路。
【請求項５】
前記変更手段における応答感度の変更は、同期処理に用いられる係数器の乗算係数の変更により行うことを特徴とする請求項１記載の位相同期回路。
【請求項６】
入力信号の有効・無効を表わすデータを入力とし、無効データが入力する期間を所定数集めて平滑化処理する平滑部と、前記平滑部の出力に基づいて前記クロック信号の時刻ずれ量を算出する時刻ずれ量算出部と、算出した時刻ずれ量に基づいて前記クロック信号を補正する補正手段とを備えたことを特徴とする請求項１記載の位相同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、放送衛星や地上波を利用するデジタル放送、ケーブルを利用するケーブルテレビ（以下、ＣＡＴＶと記す）放送、あるいはＤＶＤ等で用いられるＭＰＥＧ規格で圧縮されたプログラムストリームあるいはトランスポートストリームを復調するＭＰＥＧデコーダ等に使用される位相同期回路に関するものである。
【０００２】
【従来の技術】
図１０は、一般に使用されている従来のＭＰＥＧデコーダを使用したデジタル衛星放送受信機のブロック図である。図において、１０１は受信信号を入力する入力端子、１０２は入力端子１からの受信信号を入力するチューナ・モジュール、１０３はチューナ・モジュール１０２からの出力を入力とするデスクランブラ、１０４はデスクランブラ１０３からの出力を入力とするＭＰＥＧデマルチプレクサ、１０５はＭＰＥＧデマルチプレクサ１０４からの出力を入力とするＭＰＥＧビデオデコーダ、１０６はＭＰＥＧデマルチプレクサ１０４からの出力を入力とするＭＰＥＧオーディオデコーダ、１０７はＭＰＥＧビデオデコーダ１０５からの出力を入力とするＮＴＳＣエンコーダ、１０８はＮＴＳＣ信号を出力する出力端子、１０９はＭＰＥＧオーディオデコーダからの出力を入力とするＤ／Ａコンバータ、１１０はアナログ音声信号を出力する出力端子、１１１は制御用ＣＰＵである。
【０００３】
受信機における信号処理を説明すると、まず、衛星放送受信アンテナで受信した衛星波が、入力端子１０１からチューナ・モジュール１０２へに入力される。チューナ・モジュール１０２は、受信トランスポンダの切り替え、復調、誤り訂正の復号などを行い、個別のデータ列（ストリーム）が多重化されたＭＰＥＧトランスポート・ストリームを抽出する。このトランスポート・ストリーム（以下、ＴＳと記す）は、デスクランブラ１０３に入力され暗号解除されて、ＭＰＥＧデマルチプレクサ１０４に転送される。ＭＰＥＧデマルチプレクサ１０４は、視聴者の選局操作に基づくプログラム仕様情報（Program Specific Information：以下、ＰＳＩと記す）を受信し、ＴＳから必要な映像データと音声データを抽出し、ＭＰＥＧビデオデコーダ１０５及びＭＰＥＧオーディオデコーダ１０６に送出する。ＭＰＥＧビデオデコーダ１０５は、映像データの圧縮を解除し、ＮＴＳＣエンコーダ１０７によりＮＴＳＣ信号に変換して出力端子１０８よりテレビ受像機へＮＴＳＣ信号を出力する。ＭＰＥＧオーディオデコーダ１０６は、音声データの圧縮を解除し、Ｄ／Ａコンバータ１０９によりアナログ音声信号に変換して、出力端子１１０よりテレビ受像機へ出力する。制御用ＣＰＵ１１１は、これら一連の処理を制御する。
【０００４】
なお、ＣＡＴＶにおいても、ケーブルを介して受信したデジタル信号が上記と同様の処理をされてテレビ受像機へ出力される。このように、ＭＰＥＧデマルチプレクサ１０４は、受信した衛星波に含まれるＭＰＥＧのＴＳを映像データ、オーディオデータ、その他の制御データに分解する機能を有している。また、一方で、ＭＰＥＧデマルチプレクサ１０４、ＭＰＥＧビデオデコーダ１０５、ＭＰＥＧオーディオデコーダ１０６、ＮＴＳＣエンコーダ１０７で使用するクロック信号の再生処理を行う機能も有している。
【０００５】
このクロック信号の再生処理とは、放送事業者側で映像データや音声データを符号化して圧縮するＭＰＥＧエンコーダ（符号化装置）と、視聴者側で映像データや音声データの圧縮を解除するＭＰＥＧデコーダ（復号化装置）との間で共通の時間管理、すなわち同期をとる処理である。次に、クロック信号の再生処理について説明する。
【０００６】
図１１は、クロック信号の再生処理に用いられる位相同期回路の構成を示すブロック図である。図において、１はＴＳ信号が入力する入力端子、２は入力端子１から入力したＴＳ信号内に含まれているプログラム時刻基準参照値（Program Clock Reference：以下、ＰＣＲと記す）から、後述するカウンタ部９より出力する、ＭＰＥＧデコーダにおいて時刻標準となる同期信号の値（System Time Clock：以下、ＳＴＣと記す）を減算する減算部（位相比較部）、３は減算部２の出力するデジタル信号をアナログ信号に変換するデジタル／アナログ変換部（以下、Ｄ／Ａ変換部と記す）、４はＤ／Ａ変換部３の出力を入力とする第１のローパスフィルタ（以下、第１のＬＰＦと記す）、７は第１のＬＰＦ４の出力を入力とする電圧制御発振部（Voltage Control Oscillator：以下、ＶＣＯと記す）、８はクロックを後段回路に出力する出力端子。９はＶＣＯ７が出力するクロックをカウントするカウンタ部である。
【０００７】
位相同期回路におけるクロック信号の再生処理には、ＴＳから抽出、分離されたＰＣＲが用いられる。このＰＣＲは、ビデオデコーダ１０５及びオーディオデコーダ１０６を含むＭＰＥＧデコーダにおいて、ＳＴＣの値を放送業者側のＭＰＥＧエンコーダ側で意図した値、すなわち、ＭＰＥＧ２の場合では２７ＭＨｚのクロック周波数に設定、補正するための情報であり、特定のストリームの中に４２ビットの長さで含まれている。
クロック信号ＣＬＫの再生処理について説明すると、まず、特定のストリームから抽出したＰＣＲの値を、そのままカウンタ部９に書き込み（設定し）、カウンタ部９から出力されるＳＴＣとＰＣＲとを同期状態（同じ値）として初期化する。カウンタ９は書き込まれたＰＣＲを初期値とし、ＶＣＯ７から出力される受信クロックをカウントしてカウントアップしていく。次のＰＣＲが入力されると、減算部２においてＰＣＲを受信した時のカウンタ部９からのＳＴＣとの減算処理を行う。ＰＣＲ及びＳＴＣ両者のクロック信号の位相が完全に一致している場合には、減算部の出力は０となる。一方、両者の位相が相違する場合には、その差分をＤ／Ａ変換部３及び第１のＬＰＦ４を介して電圧信号に変換してＶＣＯ７に印加する。この電圧信号によりＶＣＯ７から出力されるクロック信号CLKの周波数が補正されることにより、ＣＬＫの位相補正される。カウンタ部９は、ＶＣＯ７から出力されるクロック信号CLKによりカウントアップするように構成されているので、ＶＣＯ７の出力変化に応じてカウント値、すなわち、ＳＴＣの位相が制御される。
【０００８】
このように、ＰＣＲに基づいてクロック信号を再生処理することにより、ＭＰＥＧデコーダ側のクロック信号ＣＬＫの位相を、ＭＰＥＧエンコーダ側と正確に一致させることができる。そのため、ビデオデコーダ１０５及びオーディオデコーダ１０６に付属して設けられるバッファメモリのデータ量がオーバフロー、アンダーフロー状態となることを防止することができ、また、再生出力の時刻管理情報（Presentation Time Stamp：以下、ＰＴＳと記す）を用いた映像データと音声データの同期をとることができる。
このような位相同期回路によるクロック信号の再生処理は、ストリーム中のＰＣＲが正確に生成されていることを前提としている。
【０００９】
【発明が解決しようとする課題】
ところで、多数の個別のストリームを時分割多重化したパケット（トランスポート・ストリームパケット：以下、ＴＳパケットと記す）の構造は、ビデオエレメンタリーストリーム、オーディオエレメンタリーストリームを含んだパケットエレメンタリー・ストリーム（Packetized Elementary Stream：以下、ＰＥＳと記す）パケットや、ＰＥＳパケットとは異なる階層でＰＳＩ、ＰＣＲ等から含まれる多重階層構造を有している。
【００１０】
そのため、ＭＰＥＧエンコーダ側において、入力されたデータから直接ＴＳパケットを生成する場合、ＰＣＲを作成して挿入することは容易に行うことができるが、エレメンタリーストリームまたはＰＥＳパケットのデータのみを合成して、ＴＳパケットを生成しようとすると、ＰＣＲがＴＳパケットのレベルで含まれているため、エレメンタリストリームが作成された時のクロックの位相が反映されず、正確なＰＣＲを作成して挿入することができない。
【００１１】
また、通信網の関係から他の情報と時分割で多重して伝送するために伝送速度を上げて伝送する通信網を介しているような場合、送信側では、送信基準クロック源からの基準周波数のクロックに基づいて計時するカウンタからランダムな間隔で時刻が読出され、時刻情報ＰＣＲとして通信網に送信される。
【００１２】
この時刻情報ＰＣＲは、所定間隔１００ｍｓ以内のランダムな間隔でカウンタから読出されるもので、その値は直前の読出しからの時刻Ｔを示す。受信側では、上記通信網を介して時刻情報を受信時刻情報として受信し、位相同期回路により受信クロックが再生される。このとき伝送信号は伝送速度を上げて伝送した場合、ＴＳデータは有効データ期間信号と共に上記有効データ期間信号で示される期間に時間圧縮されバースト的に伝送されることになり時刻情報に時間的ずれが生じ、受信時刻情報の到着時刻が変動する。また、上記は、ＴＳについて説明したが、プログラムストリームの場合も同様であり、上記プログラムストリームの場合はシステム時刻基準参照値（System Clock Reference：以下、ＳＣＲと記す）は、所定間隔７００ｍｓ以内のランダムな間隔で同様にカウンタから読出されるもので、その値は直前の読出しからの時刻Ｔを示す。受信側では、上記通信網を介して時刻情報を受信時刻情報として受信し、位相同期回路により受信クロックが再生される。
【００１３】
上記のような時刻情報の到着時刻の変動は、ＳＴＣの位相の揺らぎ（ジッタ）として現れ、従来の位相同期回路ではこの種の位相の揺らぎを抑制できないことから、上記のような通信網での伝送信号は安定した受信動作ができないという問題点があった。
【００１４】
また、上述のような問題点の解消に例えばＩＴＵＴ−Ｔ勧告Ｈ．２２０．０では、受信されたデータをバッファし、受信データのシンタックス中に示されている伝送レートを使ってバッファから近似的に一定のレートで伝送する方法が開示されているが、上記伝送レートは正確なレートを示しているわけではないのでバッファを付加することに加えてバッファ内のデータの充足度を監視し制御しなければならないという問題点があった。
【００１５】
この発明は、上述のような課題を解消するためになされたもので、サンプリング周波数近傍で位相の揺らぎが発生する場合でも精度良くクロックを再生することにより、ビデオデコーダ１０５及びオーディオデコーダ１０６に付属して設けられるバッファメモリのデータ量がオーバフロー、アンダーフロー状態となることを防止することができるとともに、再生出力のＰＴＳを用いた映像データと音声データの同期をとることができる位相同期回路を提供することを目的としている。
【００１６】
【課題を解決するための手段】
本発明に係る位相同期回路は、デコーダ側で使用されるクロック信号の位相と、入力信号に含まれる基準時間情報の位相との差分値に基づいて前記クロック信号の同期処理を行う位相同期回路において、前記入力信号の有効・無効を表わすデータを入力として、無効データが入力される期間が所定期間以上続いた場合、あるいは無効データが入力される確率が所定値以上となった場合に、前記入力信号が前記クロック信号の位相に揺らぎを生じさせる信号であると判定する判定手段と、前記判定手段の判定結果に基づき同期処理の応答感度を変更する変更手段とを備えたことを特徴とする。
【００２２】
また、本発明に係る位相同期回路は、前記判定手段を、入力信号の有効・無効を表わすデータを入力として、無効データが入力する期間を求め、求めた期間を第１の閾値と比較し、第１の閾値より大きい場合には無効データが入力する毎にアップカウント、小さい場合にはダウンカウントするアップダウンカウンタと、前記アップダウンカウンタのカウント値を第２の閾値と比較し、第２の閾値より大きい場合には前記入力信号が前記クロック信号の位相に揺らぎを生じさせる信号であると判定し、小さい場合には前記入力信号が前記クロック信号の位相に揺らぎを生じさせる信号ではないと判定する比較器とから構成したことを特徴とする。
【００２３】
また、本発明に係る位相同期回路は、前記判定手段を、入力信号の有効・無効を表わすデータを入力とし、無効データが入力する期間を所定数集めて平滑化処理する平滑部と、前記平滑部の出力の大小に応じて前記入力信号が前記クロック信号の揺らぎを生じさせる程度を判定し、判定結果に応じた制御信号を出力する制御信号発生部とから構成したことを特徴とする。
【００２４】
また、本発明に係る位相同期回路は、前記変更手段における応答感度の変更を、同期処理に用いられる低域通過フィルタの通過帯域の変更により行うように構成したことを特徴とする。
【００２５】
また、本発明に係る位相同期回路は、前記変更手段における応答感度の変更を、同期処理に用いられる係数器の乗算係数の変更により行うように構成したことを特徴とする。
【００２６】
また、本発明に係る位相同期回路は、入力信号の有効・無効を表わすデータを入力とし、無効データが入力する期間を所定数集めて平滑化処理する平滑部と、前記平滑部の出力に基づいて前記クロック信号の時刻ずれ量を算出する時刻ずれ量算出部と、算出した時刻ずれ量に基づいて前記クロック信号の補正する補正手段とをさらに備えるように構成したことを特徴とする。
【００２７】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
参考例１．
図１はこの発明の参考例１であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、１はＴＳ信号に含まれるPCRが入力する入力端子、２は入力したＰＣＲから、後述するカウンタ部９より出力するＳＴＣを減算する減算部、３は減算部２の出力するデジタル信号値をアナログ信号に変換するＤ／Ａ変換部、４はＤ／Ａ変換部３の出力を入力とする第１のＬＰＦ、５はＤ／Ａ変換部３の出力を入力とする第２のＬＰＦ、６は後述する比較器１７の出力に基づき第１のＬＰＦ４の出力と第２のＬＰＦ５の出力とを切り替えて出力するスイッチ部であって、該スイッチ部により位相同期回路の応答感度が変更される。７はスイッチ部６の出力を入力とするＶＣＯ、８はＶＣＯから出力する受信クロックを出力する出力端子、９はＶＣＯから出力する受信クロックをカウントするカウンタ部、１０はカウンタ部９から出力するＳＴＣを後段に出力する出力端子、１１は減算器２から出力するデジタル信号値を入力とする絶対値算出部、１２は任意の値を示す閾値、１３は絶対値算出部１１の出力と閾値１２を入力とする比較器、１４は後述するアップ・ダウンカウンタ１５の初期値、１５は比較器１３の出力と初期値１４を入力とするアップ・ダウンカウンタ、１６は任意の値を示す閾値、１７はアップ・ダウンカウンタ１５の出力と閾値１６を入力とする比較器である。絶対値算出部１１乃至比較器１７により判定手段を構成する。
【００２８】
減算部２は、入力端子１から入力するＰＣＲと、カウンタ部９から出力されるＳＴＣとの減算処理を行う。ＰＣＲ及びＳＴＣ両者のクロック信号の位相が完全に一致している場合には、減算部２の出力は０となる。一方、両者の位相が相違する場合には、その差分値がＤ／Ａ変換部３及び絶対値算出部１１に出力する。Ｄ／Ａ変換部３の出力は、判定手段からの判定信号によりスイッチ部６で切り替えられる特性の異なった第１のＬＰＦ４と第２のＬＰＦ５のいすれか一方を介して電圧信号に変換されＶＣＯ７に印加される。ＶＣＯ７は前記電圧信号により受信クロックの周波数を補正することにより、位相を補正して出力端子８に出力する。カウンタ部９は、ＶＣＯ７から出力される受信クロックをカウントアップするように構成されているので、ＶＣＯ７の出力変化に応じてカウント値、すなわち、ＳＴＣの位相が制御される。
【００２９】
絶対値算出部１１は、減算部２から出力される差分値の絶対値を算出し、比較器１３によりこの差分値の絶対値が任意の閾値１２より大きい場合はＰＣＲが到来する毎にアップ・ダウンカウンタ１５をカウントアップさせ、小さい場合にはカウントダウンさせる。比較器１７はアップ・ダウンカウンタ１５のカウント値が任意の閾値１６より小さい場合には従来例と同様の第１のＬＰＦ４を電圧信号が通過するようにスイッチ部６を切り替え、大きい場合には第１のＬＰＦ４と比べより低い帯域のみを通過させる第２のＬＰＦ５を電圧信号が通過するようにスイッチ部６を切り替える。なお、アップ・ダウンカウンタ１５は、新たなＴＳが入力され位相同期回路が同期処理を開始する毎に初期値を初期設定するものとする。
【００３０】
以上の動作により、ＴＳデータが伝送信号処理等により時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じ、上記ＰＣＲとＭＰＥＧデコーダのＳＴＣとの差分値の絶対値が任意の閾値１２より大きく算出される確率が増えるとアップ・ダウンカウンタのカウンタ１５の値が大きくなり、この値が任意の閾値１６より大きくなると、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路のループフィルタであるＬＰＦを低感度である第２のＬＰＦ５に切り替える。これにより、位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制できる。
【００３１】
実施の形態１．
図２はこの発明の実施の形態１であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、１８は入力するＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を入力する入力端子、１９は入力端子１８から入力する有効データ期間信号を入力とするカウンタ部、２０は任意の値を示す閾値、２１はカウンタ部１９の出力と閾値２０を入力とする比較器、２２は任意の値を示す閾値、２２は後述するアップ・ダウンカウンタ２３の初期値、２３は比較器２１の出力と初期値２２を入力とするアップ・ダウンカウンタ、２４は任意を示す閾値、２５はアップ・ダウンカウンタ２３の出力と閾値２４を入力とする比較器である。カウンタ部１９乃至比較器２５により判定手段が構成される。
【００３２】
カウンタ部１９は、入力端子１８から入力するＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効データが入力開始された時点を起点として受信クロックでカウントし、無効期間幅を受信クロックのカウント値として数値化する。数値化された無効期間幅は比較器２１によりが任意の閾値２０と比較され数値化された無効期間幅が大きい場合は無効データが入力される毎にアップ・ダウンカウンタ２３をカウントアップさせ、小さい場合にはカウントダウンさせる。比較器２５はアップ・ダウンカウンタ２３のカウント値が任意の閾値２４より小さい場合には従来例と同様の第１のＬＰＦ４を電圧信号が通過するようにスイッチ部６を切り替え、大きい場合には第１のＬＰＦ４と比べより低い帯域のみを通過させる第２のＬＰＦ５を電圧信号が通過するようにスイッチ部６を切り替える。なお、アップ・ダウンカウンタ２３は、ＴＳが入力され位相同期回路が同期処理を開始する毎に初期値を初期設定するものとする。
【００３３】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効期間幅が任意の閾値２０より大きい幅で到来する頻度が高くなるとアップ・ダウンカウンタのカウンタ２３値が大きくなり、この値が任意の閾値２４より大きくなると、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路のループフィルタであるＬＰＦを低感度である第２のＬＰＦ５に切り替える。これにより、位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制できる。
【００３４】
参考例２．
図３はこの発明の参考例２であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、２６は減算器２の出力を入力とする第１の係数器、２７は減算器２の出力を入力とする第２の係数器、２８は比較器１７の出力に基づき第１の係数器２６の出力と第２の係数器２７の出力とを切り替えるセレクタであって、該セレクタにより位相同期回路の応答感度が変更される。２９はセレクタ２８の出力と後述するＤフリップフロップの出力を入力とする加算器、３０は加算器２９の出力を入力とするＤフリップフロップである。判定手段については参考例１で説明したものと同様である。
【００３５】
第１の係数器２６は減算器２の差分値に０＜Ａ＜１の係数Ａを乗算し、第２の係数器２７は０＜Ｂ＜Ａ＜１の係数Ｂを乗算する。セレクタ２８はアップ・ダウンカウンタ１５のカウント値が任意の閾値１６より小さい場合に第１の係数器で乗算された差分値を選択し、大きい場合に第２の係数器で乗算された差分値を選択する。加算器２９はいずれか一方の係数で乗算された差分値と後述するＤフリップフロップ３０から出力する制御電圧のデジタル値を加算する。Ｄフリップフロップ３０は加算器２９から出力した制御電圧のデジタル値をＰＣＲが入力される毎のタイミングで記憶する。Ｄ／Ａ変換部３はＤフリップフロップで記憶された値を電圧信号に変換してＶＣＯ７に印加する。
【００３６】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じ、上記ＰＣＲとＭＰＥＧデコーダの時刻標準となる同期信号の値であるＳＴＣとの差分値の絶対値が任意の閾値１２より大きく算出される確率が増えるとアップ・ダウンカウンタのカウンタ１５の値が大きくなり、この値が任意の閾値１６より大きくなると、判定手段は、ＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の第１の係数器２６と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数器をより小さな係数で乗算する第２の係数器に切り替える。これにより、位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制できる。
【００３７】
実施の形態２．
図４はこの発明の実施の形態２であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、２８は比較器２５の出力に基づいて第１の係数器２６の出力と第２の係数器２７の出力とを切り替えるセレクタであって、該セレクタにより位相同期回路の応答感度が変更される。判定手段は実施の形態１と同様である。
【００３８】
セレクタ２８はアップ・ダウンカウンタ２３のカウント値が任意の閾値２４より小さい場合に第１の係数器で乗算された差分値を選択し、大きい場合に第２の係数器で乗算された差分値を選択する。
【００３９】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効期間幅が任意の閾値２０より大きい幅で到来する頻度が高くなるとアップ・ダウンカウンタのカウンタ２３値が大きくなり、この値が任意の閾値２４より大きくなると、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の第１の係数器２６と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数器をより小さな係数で乗算する第２の係数器に切り替える。これにより、位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制できる。
【００４０】
参考例３．
図５はこの発明の参考例３であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、３１は絶対値算出部１１の出力を入力とする平滑部、３２は平滑部３１の出力を入力とする制御信号発生部、３３は制御信号発生部３２の出力に基づき減算器２の出力に乗算する係数を変更する可変係数器であって、該可変係数器により位相同期回路の応答感度が変更される。２９は可変係数器３３の出力とＤフリップフロップ３０を加算する加算器である。絶対値算出部１１、平滑部３１及び制御信号発生部３２により判定手段を構成する。
【００４１】
可変係数器３３は減算器２の差分値に０＜Ｘ＜１の係数Ｘを乗算する。係数Ｘは後述する制御信号発生部３２より出力される制御信号により段階的に切り替えられる。加算器２９は可変係数器で乗算された差分値と後述するＤフリップフロップ３０から出力する制御電圧のデジタル値を加算する。Ｄフリップフロップ３０は加算器２９から出力した制御電圧のデジタル値をＰＣＲが入力される毎のタイミングで記憶する。Ｄ／Ａ変換部３はＤフリップフロップ３０で記憶された値を電圧信号に変換してＶＣＯ７に印加する。
【００４２】
絶対値算出部１１は、前記減算部２から出力される差分値の絶対値を算出し、平滑部３１により任意回数算出された差分値の絶対値を平滑する。制御信号発生部３２は平滑部３１から出力した値に応じた制御信号を発生させる。可変係数器３３は平滑部３１から出力する値が大きいほど係数Ｘが小さくなるよう段階的に係数を切り替える。
【００４３】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じ、上記ＰＣＲとＭＰＥＧデコーダの時刻標準となる同期信号の値であるＳＴＣとの差分値が算出され、その差分値の絶対値を任意回数分で平滑し、その値が大きくなると判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の多段係数器３３と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数をその値に応じて段階的に切り替え、切り替えた係数を乗算するようにする。これにより、位相同期回路は入力されるＴＳデータの状態に応じた低感度な応答をするより細やかな同期処理を行うことができ位相の揺らぎが抑制される。
なお、本実施の形態では、制御信号発生部３２の出力に基づき可変係数器３３の乗算係数を切り替える場合について説明したが、位相同期回路を参考例１のように構成し、ＬＰＦの通過帯域を切り替え制御するように構成してもよい。
【００４４】
実施の形態３．
図６はこの発明の実施の形態３であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、３４はカウンタ部１９の出力を入力とする平滑部、３５は平滑部３４の出力を入力とする制御信号発生部、３３は制御信号発生部３５の出力に基づき、減算器２の出力に乗算する係数を変更する可変係数器であって、該可変係数器により位相同期回路の応答感度が変更される。カウンタ部１９、平滑部３４及び制御信号発生部３５により判定手段を構成する。
【００４５】
平滑部３４は、カウンタ部１９でカウントしたＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効データが入力開始された時点を起点として受信クロックでカウントし数値化された無効期間幅を無効データが到来した任意回数分で平滑する。制御信号発生部３５は平滑部３４から出力した値に応じて制御信号を発生させる。可変係数器３３は平滑部３５から出力する値が大きいほど係数Ｘが小さくなるよう段階的に係数を切り替える。
【００４６】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用い、無効期間幅を所定数集めて平滑化する。そして、その値が大きくなると判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の可変係数器３３と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数をその値に応じて段階的に切り替え、切り替えた係数を乗算する。これにより、位相同期回路は入力されるＴＳデータの状態に応じた低感度な応答をするよりきめ細やかな同期処理が行え、位相の揺らぎを抑制できる。なお、本実施の形態では、制御信号発生部３５の出力に基づき可変係数器３３の乗算係数を切り替える場合について説明したが、位相同期回路を実施の形態１のように構成し、ＬＰＦの通過帯域を切り替え制御するように構成してもよい。
【００４７】
実施の形態４．
図７はこの発明の実施の形態４であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。同図において、３４はカウンタ部１９の出力を入力とする平滑部、３６は平滑部３４の出力を入力とする時刻ずれ量算出部、３７はカウンタ部９からの出力であるＳＴＣと時刻ずれ量算出部３６の出力を入力とする加算器、１０は加算器３７から出力する補正されたＳＴＣを後段に出力する出力端子である。平滑部３４、時刻ずれ量算出部３６、加算器３７以外の構成は実施の形態１と同様であるので詳しい説明は省略する。
【００４８】
平滑部３４は、カウンタ部１９でカウントしたＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効データが入力開始された時点を起点として受信クロックでカウントし数値化された無効期間幅を無効データが到来した任意回数分で平滑する。時刻ずれ量算出部３６は、平滑部３４から出力される数値化された無効期間幅よりＴＳデータが時間圧縮されバースト的に伝送されることで生じるＰＣＲの到着時刻の時間的ずれを算出し、この時間的ずれを受信クロックのカウント値に換算して出力する。加算器３７はカウンタ９から出力したＳＴＣと時刻ずれ量算出部３６から出力する受信クロックのカウント値に換算した時間的ずれを加算し、補正したＳＴＣとして後段に出力する補正手段として機能する。
【００４９】
以上の動作により、ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効期間幅が一定の閾値２０より大きい幅で到来する頻度が高くなるとアップ・ダウンカウンタのカウンタ２３値が大きくなり、この値が任意の閾値２４より大きくなると、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路のループフィルタであるＬＰＦを低感度である第２のＬＰＦ５に切り替える。また、無効期間幅を無効データが到来した任意回数分で平滑し（平滑部３４）、この値をもとに位相同期回路により発生させたＳＴＣの時刻ずれ量を算出（時刻ずれ量算出部３６）して補正値を加算器３７において加算する。これらの動作により位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制でき、また、位相同期回路で発生したＳＴＣの時刻ずれを補正してＭＰＥＧデコード処理できる。
【００５０】
実施の形態５．
図８はこの発明の実施の形態５であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。図から明らかなように、平滑部３４、時刻ずれ量算出部３６、加算器３７を除く構成は実施の形態２において説明した図４と同様である。
【００５１】
動作については上述した実施の形態２及び４で説明したのと同様であり、以下、簡単に説明する。ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳ信号のうち有効データが入力されている期間を示す有効データ期間信号を用いて無効期間幅が任意の閾値２０より大きい幅で到来する頻度が高くなるとアップ・ダウンカウンタのカウンタ２３値が大きくなり、この値が任意の閾値２４より大きくなると、判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の第１の係数器２６と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数器をより小さな係数で乗算する第２の係数器に切り替える。また、無効期間幅を無効データが到来した任意回数分で平滑し、この値をもとに位相同期回路により発生させたＳＴＣの時刻ずれ量を算出し、この補正値を加算器３７において加算する。これらの動作により位相同期回路は低感度な応答をする同期処理を行い位相の揺らぎを抑制できるとともに、位相同期回路で発生したＳＴＣの時刻ずれを補正してＭＰＥＧデコード処理できる。
【００５２】
実施の形態６．
図９はこの発明の実施の形態６であるＭＰＥＧデータ受信装置の位相同期回路を示すものである。図から明らかなように、時刻ずれ量算出部３６、加算器３７を除く構成は実施の形態３において説明した図６と同様である。
【００５３】
動作については上述した実施の形態３及び４で説明したのと同様であり、以下、簡単に説明する。ＴＳデータが時間圧縮されバースト的に伝送されることによりＰＣＲの到着時刻に時間的ずれが生じるような信号が入力される場合、ＴＳデータのうち有効データが入力されている期間を示す有効データ期間信号を用い、無効期間幅を所定数集めて平滑化する。そして、その値が大きくなると判定手段はＳＴＣの位相の揺らぎ（ジッタ）を生じさせるＴＳデータが入力されていると判定し、位相同期回路の多段係数器３３と加算器２９とＤフリップフロップ３０で構成しているデジタルの巡回型ループフィルタの係数をその値に応じて段階的に切り替え、切り替えた計数で乗算する。また、無効期間幅を無効データが到来した任意回数分で平滑し、この値をもとに位相同期回路により発生したＳＴＣの時刻ずれ量を算出し、その補正値を加算器３７において加算する。これらの動作により位相同期回路は入力されるＴＳデータの状態に応じた低感度な応答をする同期処理を行い位相の揺らぎを抑制でき、また、位相同期回路で発生したＳＴＣの時刻ずれを補正してＭＰＥＧデコード処理できる。
【００５４】
なお、実施の形態１〜６では、入力信号をＴＳとしてＴＳ信号内に含まれているＰＣＲを抽出、処理することで説明しているが、入力信号をプログラムストリームとしてプログラムストリーム内に含まれるＳＣＲを抽出、処理することでも同様の効果が得られる。また、上記実施の形態４〜６では実施の形態１〜３の位相同期回路に対してＳＴＣ補正用の回路（平滑部３４、時刻ずれ量算出部、加算器３７）を設けたものを説明したが、参考例１〜３の位相同期回路に対して設けるようにしてもよいのは当然である。
すなわち、例えば図１、図３、図５の位相同期回路において、有効データ期間信号入力端子１８、カウンタ部１９、平滑部３４、時刻ずれ量算出部、加算器３７を追加し、ＶＣＯ７の出力をカウンタ１９にも入力させ、減算器２から出力端子１０までの間に加算器３７を介在させるように接続する。
【００５５】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００５６】
本発明に係る位相同期回路によれば、デコーダで使用するクロックに位相揺らぎ（ジッタ）を生じさせる信号が入力されている場合には、位相同期回路の応答感度を低感度に切り替えるように構成しているので、位相の揺らぎを抑制し、クロック信号の急激な変化を防止することができ、安定したデコード動作を行える効果がある。
【００５７】
また、本発明に係る位相同期回路によれば、クロックに含まれる時間的オフセットを除去することができるので、従来、時間的オフセットを持った状態でデコードされていたデコード処理が、本来の時刻でのデコード処理となり、データの再生において正確な同期をとることができる効果がある。
【図面の簡単な説明】
【図１】  この発明の参考例１を示す位相同期回路図である。
【図２】  この発明の実施の形態１を示す位相同期回路図である。
【図３】  この発明の参考例２を示す位相同期回路図である。
【図４】  この発明の実施の形態２を示す位相同期回路図である。
【図５】  この発明の参考例３を示す位相同期回路図である。
【図６】  この発明の実施の形態３を示す位相同期回路図である。
【図７】  この発明の実施の形態４を示す位相同期回路図である。
【図８】  この発明の実施の形態５を示す位相同期回路図である。
【図９】  この発明の実施の形態６を示す位相同期回路図である。
【図１０】  従来のＭＰＥＧデコーダを使用したデジタル衛星放送受信機を示す図である。
【図１１】  従来の位相同期回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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