(57)【特許請求の範囲】
【請求項１】
複数の入出力データ線を冗長アドレスに基づいてシフトスイッチを制御して複数のデータバス線及び冗長用データバス線にシフト接続し、前記複数のデータバス線の欠陥を前記冗長用データバス線にて補償する冗長装置を備えた半導体記憶装置において、
前記冗長装置は、
前記冗長アドレスをデコードしたデコード信号を出力するデコーダ回路と、
高電位電源と低電位電源との間に直列接続され、前記デコード信号に応答してオンオフする複数のスイッチを備え、各スイッチ間から前記シフトスイッチを制御する切替信号を出力する切替信号発生回路とを備え、
前記切替信号発生回路の複数のスイッチを複数の信号発生ブロックに分割するとともに、各ブロックのスイッチを前記高電位電源と前記低電位電源の間に直列接続し、
前記各信号発生ブロックは、
前記複数の入出力データ線の数（ｍ）と分割数（ｎ：ｎは２以上の整数）に基づく数（ｍ／ｎ）のスイッチと冗長用スイッチとから構成され、前記（ｍ／ｎ）個のスイッチを前記高電位電源と前記低電位電源の間に直列に接続し、前記冗長用スイッチを前記スイッチと前記低電位電源の間に挿入接続し、前記複数のスイッチ及び前記冗長用スイッチの間から前記シフトスイッチの切替信号を出力すること
を特徴とする半導体記憶装置。
【請求項２】
前記デコーダ回路は、前記複数の信号発生ブロックに対応する複数のデコーダブロックから構成され、
該各デコーダブロックを、前記欠陥データバス線に対応するデコーダブロックが該欠陥データバス線に対応する前記スイッチをオフにするとともに前記冗長用スイッチをオンにするように前記デコード信号を生成し、
前記欠陥データバス線に対応するデコーダブロックよりも上位側のデコーダブロックが前記高電位電源に接続された前記スイッチをオフにするとともに前記冗長用スイッチをオンにするように前記デコード信号を生成するように構成したこと
を特徴とする請求項１記載の半導体記憶装置。
【請求項３】
複数の入出力データ線を冗長アドレスに基づいてシフトスイッチを制御して複数のデータバス線及び冗長用データバス線にシフト接続し、前記複数のデータバス線の欠陥を前記冗長用データバス線にて補償する冗長装置を備えた半導体記憶装置において、
前記冗長装置は、
前記冗長アドレスをデコードしたデコード信号を出力するデコーダ回路と、
高電位電源と低電位電源との間に直列接続され、前記デコード信号に応答してオンオフする複数のスイッチを備え、各スイッチ間から前記シフトスイッチを制御する切替信号を出力する切替信号発生回路とを備え、
前記切替信号発生回路の複数のスイッチを複数の信号発生ブロックに分割するとともに、各ブロックのスイッチを前記高電位電源と前記低電位電源の間に直列接続し、
前記デコーダ回路は、前記複数の信号発生ブロックに対応する複数のデコーダブロックから構成され、
該各デコーダブロックを、前記欠陥データバス線に対応するデコーダブロックが該欠陥データバス線に対応する前記スイッチをオフにするとともに冗長用スイッチをオンにするように前記デコード信号を生成し、
前記欠陥データバス線に対応するデコーダブロックよりも上位側のデコーダブロックが前記高電位電源に接続された前記スイッチをオフにするとともに前記冗長用スイッチをオンにするように前記デコード信号を生成するように構成したこと
を特徴とする半導体記憶装置。
【請求項４】
複数の入出力データ線を冗長アドレスに基づいてシフトスイッチを制御して複数のデータバス線及び冗長用データバス線にシフト接続し、前記複数のデータバス線の欠陥を前記冗長用データバス線にて補償する冗長装置を備えた半導体記憶装置において、
前記冗長装置は、
前記冗長アドレスをデコードしたデコード信号を出力するデコーダ回路と、
高電位電源と低電位電源との間に直列接続され、前記デコード信号に応答してオンオフする複数のスイッチを備え、各スイッチ間から前記シフトスイッチを制御する切替信号を出力する切替信号発生回路とを備え、
前記切替信号発生回路の複数のスイッチを複数の信号発生ブロックに分割するとともに、各ブロックのスイッチを前記高電位電源と前記低電位電源の間に直列接続し、
前記デコーダ回路は、前記複数の信号発生ブロックに対応する複数のデコーダブロックから構成され、
前記欠陥データバス線に対応するデコーダブロックは、該欠陥データバス線を少なくとも一つの冗長用データバス線に切り替える第１のデコード信号を生成し、
前記欠陥データバス線に対応するデコーダブロック以外のデコーダブロックは、少なくとも一つスイッチをオフして他のスイッチをオンする第２のデコード信号を生成することを特徴とする半導体記憶装置。
【請求項５】
前記各デコーダブロックは、素子構成が同一であることを特徴とする請求項２乃至４のうちの何れか一項に記載の半導体記憶装置。
【請求項６】
前記各信号発生ブロックの複数のスイッチ及び冗長用スイッチはＣＭＯＳ型トランスファゲートであることを特徴とする請求項１乃至５のうちの何れか一項に記載の半導体記憶装置。
【請求項７】
ロウブロックアドレス情報と前記冗長アドレスが入力され、前記情報に基づいてロウブロックアドレスにより選択されるメモリセルブロックに欠陥セルが存在するか否かを判定した判定信号を出力するロウブロックアドレス判定回路を備え、
冗長アドレスデコーダは、前記判定回路からの判定信号と前記冗長アドレスに基づいて前記デコード信号を出力すること
を特徴とする請求項１乃至６のうちの何れか一項に記載の半導体記憶装置。
【請求項８】
複数の入出力データ線を冗長アドレスに基づいてシフトスイッチを制御して複数のデータバス線及び冗長用データバス線にシフト接続し、前記複数のデータバス線の欠陥を前記冗長用データバス線にて補償する冗長装置を備えた半導体記憶装置の制御方法であって、
前記冗長装置は、前記冗長アドレスをデコードしたデコード信号を出力するとともに、高電位電源と低電位電源との間に直列接続され、前記デコード信号に応答してオンオフする複数のスイッチ間から前記シフトスイッチを制御する切替信号を出力し、
切替信号発生回路の複数のスイッチを複数の信号発生ブロックに分割するとともに、各ブロックのスイッチを前記高電位電源と前記低電位電源の間に直列接続し、
前記各信号発生ブロックは、前記複数の入出力データ線の数（ｍ）と分割数（ｎ：ｎは２以上の整数）に基づく数（ｍ／ｎ）のスイッチと冗長用スイッチとから構成され、前記（ｍ／ｎ）個のスイッチを前記高電位電源と前記低電位電源の間に直列に接続し、前記冗長用スイッチを前記スイッチと前記低電位電源の間に挿入接続し、前記複数のスイッチ及び前記冗長用スイッチの間から前記シフトスイッチの切替信号を出力すること
を特徴とする半導体記憶装置の制御方法。
【請求項９】
複数の入出力データ線を冗長アドレスに基づいてシフトスイッチを制御して複数のデータバス線及び冗長用データバス線にシフト接続し、前記複数のデータバス線の欠陥を前記冗長用データバス線にて補償する冗長装置を備えた半導体記憶装置の制御方法であって、
前記冗長装置は、前記冗長アドレスをデコードしたデコード信号を出力するとともに、高電位電源と低電位電源との間に直列接続され、前記デコード信号に応答してオンオフする複数のスイッチ間から前記シフトスイッチを制御する切替信号を出力し、
切替信号発生回路の複数のスイッチを複数の信号発生ブロックに分割するとともに、各ブロックのスイッチを前記高電位電源と前記低電位電源の間に直列接続し、
デコーダ回路は、前記複数の信号発生ブロックに対応する複数のデコーダブロックから構成され、該各デコーダブロックを、前記欠陥データバス線に対応するデコーダブロックが該欠陥データバス線に対応する前記スイッチをオフにするとともに冗長用スイッチをオンにするように前記デコード信号を生成し、前記欠陥データバス線に対応するデコーダブロックよりも上位側のデコーダブロックが前記高電位電源に接続された前記スイッチをオフにするとともに前記冗長用スイッチをオンにするように前記デコード信号を生成すること
を特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及び半導体記憶装置の制御方法に係り、詳しくは、半導体記憶装置に設けられた冗長装置に関するものである。
【０００２】
近年の半導体記憶装置は、微細化、大容量化、省電力化の要求が益々市場では大きくなっている。微細化、大容量化に伴いメモリ内の欠陥が発生し易くなり、生産性の低下、即ち歩留まりの低下が問題となっている。これら欠陥を救済し半導体記憶装置の歩留まりの低下を抑えるための冗長装置の役割が益々大きくなっている。
【０００３】
【従来の技術】
従来、半導体記憶装置の冗長装置として、シフト冗長という方式がある。図１１及び図１２は、そのシフト冗長方式の原理を説明するための要部回路図である。
【０００４】
図１１において、１６本の第１〜第１６データバス線DB0 〜DB15に対して１本の冗長用データバス線DBs が設けられている。第１〜第１６データバス線DB0 〜DB15は、それぞれ冗長用シフトスイッチとしての第１〜第１６シフトスイッチSW0 〜SW15を介して第１〜第１６入出力データ線DQ0 〜DQ15にそれぞれ接続されている。
【０００５】
そして、第１〜第１５シフトスイッチSW0 〜SW14により、第１〜第１５入出力データ線DQ0 〜DQ14は、対応する第１〜第１５データバス線DB0 〜DB14と、第１〜第１５データバス線DB0 〜DB14より１ビット上位の第２〜第１６データバス線DB1 〜DB15との間で切替え接続する。又、第１６シフトスイッチSW15により、第１６入出力データ線DQ15は、対応する第１６データバス線DB15と、冗長用データバス線DBs との間で切替え接続する。
【０００６】
第１〜第１６シフトスイッチSW0 〜SW15は、図１２に示すコラム冗長アドレスデコーダ１１及びシフトスイッチ切替信号発生回路１２により切替え制御される。コラム冗長アドレスデコーダ１１は、冗長アドレス信号が入力され、その冗長アドレス信号をデコードして第１〜第１６シフトスイッチSW0 〜SW15に対応するビット数の制御信号を信号発生回路１２に出力する。
【０００７】
信号発生回路１２は、第１〜第１６シフトスイッチSW0 〜SW15に対応する第１〜第１６トランスファゲートTG0 〜TG15と冗長用トランスファゲートTGs とから構成され、それらは高電位電源ＶDDと低電位電源ＶSSの間に直列に接続されている。各トランスファゲートTG0 〜TG15，TGs の間のノードから、図１１の第１〜第１６シフトスイッチSW0 〜SW15を切替え制御する切替信号が出力される。そして、第１〜第１６シフトスイッチSW0 〜SW15は、Ｈレベルの切替信号に応答して第１〜第１６入出力データ線DQ0 〜DQ15を第１〜第１６データバス線DB0 〜DB15にそれぞれ接続し、Ｌレベルの切替信号に応答して第１〜第１６入出力データ線DQ0 〜DQ15を第２〜第１６データバス線DB1 〜DB15及び冗長用データバス線DBs にそれぞれ接続する。
【０００８】
従って、例えば、第１４データバス線DB13に接続されるメモリセルに欠陥がある場合、そのメモリセルを選択するアドレス信号が冗長アドレス信号として冗長アドレスデコーダ１１に入力される。冗長アドレスデコーダ１１は、冗長アドレス信号に基づいて制御信号を出力し、その制御信号に応答して第１４データバス線DB13に対応するトランスファゲートTG13がオフし、冗長用トランスファゲートTGs がオンする。これにより、第１４〜第１６シフトスイッチSW13〜SW15はＬレベルの切替信号に応答して、第１４入出力データ線DQ13を第１５データバス線DB14、第１５入出力データ線DQ14を第１６データバス線DB15、第１６入出力データ線DQ15を冗長用データバス線DBs に接続することによってシフト冗長動作が完了する。
【０００９】
つまり、シフト冗長方式は、欠陥のあるデータバス線をシフトスイッチにより、欠陥のない上位ビットのデータバス線対と冗長用データバス線対に順次繋ぎ替えることで欠陥のない半導体記憶装置を実現している。
【００１０】
【発明が解決しようとする課題】
ところで、半導体記憶装置の大容量化やデータ転送速度の高速化の要求により、半導体記憶装置からの出力データ数（ビット数）即ちデータバス線の数を多くする必要がある。これにより、冗長する単位数（データバス線数）が大きくなり、シフトスイッチの切替えを遅延させる。これは、各トランスファゲートTG0 〜TG15，TGs のオン抵抗と、それら及び各シフトスイッチSW0 〜SW15を接続する配線の容量や各トランスファゲートTG0 〜TG15，TGs のジャンクション容量が、各切替信号のレベル切り替え（Ｈ→Ｌ，Ｌ→Ｈ）にＣＲ遅延を生じさせるからである。
【００１１】
特に最近では、小面積化と冗長効率の向上を狙って、ロウアドレスの情報を含んだコラム冗長（フレキシブル冗長と呼ばれている）が行われている。この場合、ロウアドレスが決まり、その後コラムアドレスが確定して、シフト冗長動作が開始され、シフトスイッチが切り替えられた後にデータの読み書きが行われる。従って、シフトスイッチの切り替え遅延は、シフト動作の開始からシフトスイッチの切り替え終了までの動作時間を長くし、データの読み書きに要する時間を長くすることから、半導体記憶装置の動作速度の低下を招いていた。
【００１２】
本発明は上記問題点を解決するためになされたものであって、その目的はシフト冗長方式の冗長装置を備えた半導体記憶装置において、冗長動作に要する時間を短縮することができる半導体記憶装置、及び半導体記憶装置の制御方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、半導体記憶装置に備えられた冗長装置は、冗長アドレスをデコードした信号を出力するデコーダ回路と、高電位電源と低電位電源との間に直列接続され、デコード信号に応答してオンオフする複数のスイッチを備え、各スイッチ間からシフトスイッチを制御する切替信号を出力する切替信号発生回路とを備え、切替信号発生回路の複数のスイッチを複数の信号発生ブロックに分割し、各ブロックの複数のスイッチを高電位電源と低電位電源の間に直列接続した。これにより、シフト動作時にスイッチの切替が切替信号に与えるＣＲ遅延が短くなる。
【００１４】
各信号発生ブロックは、複数の入出力データ線の数（ｍ）と分割数（ｎ：ｎは２以上の整数）に基づく数（ｍ／ｎ）のスイッチと冗長用スイッチとから構成され、（ｍ／ｎ）個のスイッチを高電位電源と低電位電源の間に直列に接続し、冗長用スイッチをスイッチと低電位電源の間に挿入接続し、複数のスイッチ及び冗長用スイッチの間からシフトスイッチの切替信号を出力する。
【００１５】
デコーダ回路は、請求項２に記載の発明のように、複数の信号発生ブロックに対応する複数のデコーダブロックから構成され、該各デコーダブロックを、欠陥データバス線に対応するデコーダブロックが該欠陥データバス線に対応するスイッチをオフにするとともに冗長用スイッチをオンにするようにデコード信号を生成し、欠陥データバス線に対応するデコーダブロックよりも上位側のデコーダブロックが高電位電源に接続されたスイッチをオフにするとともに冗長用スイッチをオンにするようにデコード信号を生成するように構成されている。
請求項３に記載の発明によれば、半導体記憶装置に備えられた冗長装置は、冗長アドレスをデコードしたデコード信号を出力するデコーダ回路と、高電位電源と低電位電源との間に直列接続され、デコード信号に応答してオンオフする複数のスイッチを備え、各スイッチ間からシフトスイッチを制御する切替信号を出力する切替信号発生回路とを備え、切替信号発生回路の複数のスイッチを複数の信号発生ブロックに分割し、各ブロックの複数のスイッチを高電位電源と低電位電源の間に直列接続した。これにより、シフト動作時にスイッチの切替が切替信号に与えるＣＲ遅延が短くなる。更に、デコーダ回路は、複数の信号発生ブロックに対応する複数のデコーダブロックから構成され、該各デコーダブロックを、欠陥データバス線に対応するデコーダブロックが該欠陥データバス線に対応するスイッチをオフにするとともに冗長用スイッチをオンにするようにデコード信号を生成し、欠陥データバス線に対応するデコーダブロックよりも上位側のデコーダブロックが高電位電源に接続されたスイッチをオフにするとともに冗長用スイッチをオンにするようにデコード信号を生成するように構成されている。
請求項４に記載の発明によれば、半導体記憶装置に備えられた冗長装置は、冗長アドレスをデコードしたデコード信号を出力するデコーダ回路と、高電位電源と低電位電源との間に直列接続され、デコード信号に応答してオンオフする複数のスイッチを備え、各スイッチ間からシフトスイッチを制御する切替信号を出力する切替信号発生回路とを備え、切替信号発生回路の複数のスイッチを複数の信号発生ブロックに分割し、各ブロックの複数のスイッチを高電位電源と低電位電源の間に直列接続した。これにより、シフト動作時にスイッチの切替が切替信号に与えるＣＲ遅延が短くなる。更に、デコーダ回路は、複数の信号発生ブロックに対応する複数のデコーダブロックから構成され、欠陥データバス線に対応するデコーダブロックは、該欠陥データバス線を少なくとも一つの冗長用データバス線に切り替える第１のデコード信号を生成し、欠陥データバス線に対応するデコーダブロック以外のデコーダブロックは、少なくとも一つスイッチをオフして他のスイッチをオンする第２のデコード信号を生成するように構成されている。
【００１６】
各デコーダブロックは、請求項５に記載の発明のように、素子構成が同一であるため、入出力データ線の数の増加に対する設計を容易にする。
請求項６に記載の発明のように、各信号発生ブロックの複数のスイッチ及び冗長用スイッチはＣＭＯＳ型トランスファゲートである。
【００１７】
請求項７に記載の発明によれば、ロウブロックアドレス情報と冗長アドレスが入力され、情報に基づいてロウブロックアドレスにより選択されるメモリセルブロックに欠陥セルが存在するか否かを判定した判定信号を出力するロウブロックアドレス判定回路を備え、冗長アドレスデコーダは、判定回路からの判定信号と冗長アドレスに基づいてデコード信号を出力する。これにより、救済効率が改善され、冗長用データバス線の数が少なくて済む。
請求項８に記載の発明は、複数の入出力データ線を冗長アドレスに基づいてシフトスイッチを制御して複数のデータバス線及び冗長用データバス線にシフト接続し、前記複数のデータバス線の欠陥を前記冗長用データバス線にて補償する冗長装置を備えた半導体記憶装置の制御方法であって、前記冗長装置は、前記冗長アドレスをデコードしたデコード信号を出力するとともに、高電位電源と低電位電源との間に直列接続され、前記デコード信号に応答してオンオフする複数のスイッチ間から前記シフトスイッチを制御する切替信号を出力し、切替信号発生回路の複数のスイッチを複数の信号発生ブロックに分割するとともに、各ブロックのスイッチを前記高電位電源と前記低電位電源の間に直列接続し、前記各信号発生ブロックは、前記複数の入出力データ線の数（ｍ）と分割数（ｎ：ｎは２以上の整数）に基づく数（ｍ／ｎ）のスイッチと冗長用スイッチとから構成され、前記（ｍ／ｎ）個のスイッチを前記高電位電源と前記低電位電源の間に直列に接続し、前記冗長用スイッチを前記スイッチと前記低電位電源の間に挿入接続し、前記複数のスイッチ及び前記冗長用スイッチの間から前記シフトスイッチの切替信号を出力するようにした。
請求項９に記載の発明は、複数の入出力データ線を冗長アドレスに基づいてシフトスイッチを制御して複数のデータバス線及び冗長用データバス線にシフト接続し、前記複数のデータバス線の欠陥を前記冗長用データバス線にて補償する冗長装置を備えた半導体記憶装置の制御方法であって、前記冗長装置は、前記冗長アドレスをデコードしたデコード信号を出力するとともに、高電位電源と低電位電源との間に直列接続され、前記デコード信号に応答してオンオフする複数のスイッチ間から前記シフトスイッチを制御する切替信号を出力し、切替信号発生回路の複数のスイッチを複数の信号発生ブロックに分割するとともに、各ブロックのスイッチを前記高電位電源と前記低電位電源の間に直列接続し、デコーダ回路は、前記複数の信号発生ブロックに対応する複数のデコーダブロックから構成され、該各デコーダブロックを、前記欠陥データバス線に対応するデコーダブロックが該欠陥データバス線に対応する前記スイッチをオフにするとともに冗長用スイッチをオンにするように前記デコード信号を生成し、前記欠陥データバス線に対応するデコーダブロックよりも上位側のデコーダブロックが前記高電位電源に接続された前記スイッチをオフにするとともに前記冗長用スイッチをオンにするように前記デコード信号を生成するようにした。
【００１８】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図８に従って説明する。
図１は、一実施形態の半導体記憶装置２０の部分ブロック図である。
【００１９】
半導体記憶装置２０は、メモリアレイ２１、アンプ回路２２、入出力回路２３、冗長装置２４を含み、冗長装置２４は、シフトスイッチ２５、シフトスイッチ切替信号発生回路２６、コラム冗長アドレスデコーダ２７、ロウ情報判定回路２８から構成される。
【００２０】
メモリアレイ２１は、通常使用されるメモリ部２１ａと冗長メモリ部２１ｂを含み、メモリ部２１ａは第１〜第１６データバス線DB0 〜DB15を介してシフトスイッチ２５に接続され、冗長メモリ部２１ｂは冗長データバス線DBsを介してシフトスイッチ２５に接続されている。
【００２１】
シフトスイッチ２５は第１〜第１６入出力データ線DQ0 〜DQ15を介してアンプ回路２２に接続されている。アンプ回路２２はリードアンプとライトアンプとから構成され、リードアンプは第１〜第１６入出力データ線DQ0 〜DQ15上のリードデータを増幅して入出力回路２３に出力し、ライトアンプは入出力回路２３からのライトデータを増幅して第１〜第１６入出力データ線DQ0 〜DQ15上に出力する。
【００２２】
入出力回路２３にはメモリアレイ２１に記憶させる入力信号Ｄｉが入力される。入出力回路２３は、メモリアレイ２１から読み出されたセル情報に基づく出力信号Ｄｏを出力する。
【００２３】
ロウ情報判定回路２８には、コラム冗長アドレスＣＲＡとロウブロックアドレス情報信号ＲＸが入力される。これらの信号ＣＲＡ，ＲＸは、予め不揮発性レジスタ等に記憶された欠陥情報（ロウブロック及びコラムアドレス）に基づいて、コラム冗長シフト系回路、例えば図示しないアドレスバッファにより生成され供給される。
【００２４】
判定回路２８は、ロウブロックアドレス情報信号ＲＸとコラム冗長アドレスＣＲＡとに基づいてその時々にシフト動作を行うか否かを判定し、その判定信号ＳＪをコラム冗長アドレスデコーダ２７に出力する。
【００２５】
冗長アドレスデコーダ２７は、判定信号ＳＪとコラム冗長アドレスＣＲＡとを入力し、それらに基づいて、冗長単位内でどのデータバスからシフトさせるかを決定し、デコード信号ＳＤを出力する。具体的には、冗長アドレスデコーダ２７は、コラム冗長アドレスＣＲＡをデコードし、判定信号ＳＪに基づいて冗長動作を行う場合に切替信号発生回路２６にデコード信号ＳＤを出力する。
【００２６】
切替信号発生回路２６はデコード信号ＳＤを入力し、それに基づいてシフトスイッチ２５を制御する切替信号ＳＣを出力する。
シフトスイッチ２５はスイッチ群からなり、切替信号発生回路２６からの切替信号ＳＣに応答してオンオフする。これにより、第１〜第１６入出力データ線DQ0 〜DQ15が、第１〜第１６データバス線DB0 〜DB15及び冗長データバス線DBsから欠陥データバス線を除くデータバス線に切り替え接続される。
【００２７】
次に、冗長単位について説明する。
図７は、メモリアレイ２１の概念図である。メモリアレイ２１は、マトリックス状に配列された複数のメモリセルブロック３１から構成される。複数のメモリセルブロック３１はある単位に分けて冗長が実施される。この時の単位を冗長単位と呼ぶ。
【００２８】
コラムアドレスにより選択される複数のメモリセルブロック、即ちビット線方向（又はデータバス方向という）に並べられた（同一ビット線に接続されたメモリセルを含む）複数のメモリセルブロック３１にてコラムブロックを構成し、ワード線方向に並べられた（同一ワード線に接続されたメモリセルを含む）複数のメモリセルブロック３１にてロウブロックを構成する。即ち、メモリアレイ２１は、複数のロウブロック３２（又は複数のコラムブロック）から構成され、各ロウブロック３２は複数のメモリセルブロック３１から構成される。そして、各メモリセルブロック３１は入出力データバス線に対応する数のメモリセル、即ち本実施形態では第１〜第１６入出力データ線DQ0 〜DQ15に対応する１６個のメモリセルから構成される。
【００２９】
即ち、第１〜第１６入出力データ線DQ0 〜DQ15に対して選択された１つのメモリセルブロック３１を構成する１６個のメモリセルが読み出し・書き込みの対象となる。従って、このメモリセルブロック３１内に欠陥メモリセルが含まれる場合、その欠陥メモリセルが接続されるデータバス線を欠陥データバス線としてシフト冗長が行われる。即ちメモリセルブロック３１が冗長単位となる。
【００３０】
次に、フレキシブル冗長について説明する。
図８は、フレキシブル冗長の説明図であり、図１及び図７のメモリアレイ２１及び冗長装置２４を冗長単位毎に破線で囲んで示してある。
【００３１】
説明を簡単にするために、メモリアレイ２１はデータバス方向に４つのメモリセルブロック３１ａ〜３１ｄを備え、それぞれロウブロックアドレスRBA0〜RBA3が割り当てられているものとする。そして、各冗長単位毎に１本の冗長用データバス線DBs が用意されている。
【００３２】
今、各メモリセルブロック３１ａ〜３１ｄにそれぞれ１つの欠陥が存在する。この場合、各ブロック３１ａ〜３１ｄのロウブロックアドレスRBA0〜RBA3がそれぞれコラム冗長シフト系回路３３ａ〜３３ｄに記憶される。
【００３３】
そして、第１のメモリセルブロック３１ａは、第２データバス線DB1 にメモリセルに欠陥がある（第２データバス線DB1 に欠陥がある、という）。第２のメモリセルブロック３１ｂは第１データバス線DB0 に欠陥があり、第３のメモリセルブロック３１ｃは第１６データバス線DB15に欠陥があり、第４のメモリセルブロック３１ｄは第１５データバス線DB14に欠陥がある。
【００３４】
第１のメモリセルブロック３１ａをアクセスする場合、そのアドレス信号（ロウアドレス信号及びコラムアドレス信号）によって指定されるロウブロックアドレスＲＢＡ０によりコラム冗長シフト系回路３３ａからロウブロックアドレス情報信号ＲＸが出力される。それとコラム冗長アドレスＣＲＡにより、冗長アドレスデコーダ２７及び切替信号発生回路２６によりシフトスイッチ２５が欠陥がある第２データバス線DB1 を使用しないように、第３〜第１６データバス線DB2 〜DB15及び冗長用データバス線DBs が第２〜第１６入出力データ線DQ1 〜DQ15にシフトして接続される。
【００３５】
同様に、第２のメモリセルブロック３１ｂをアクセスする場合、欠陥がある第１データバス線DB0 を使用しないように、第２〜第１６データバス線DB1 〜DB15及び冗長用データバス線DBs が第１〜第１６入出力データ線DQ0 〜DQ15にシフトして接続される。また、第３のメモリセルブロック３１ｃをアクセスする場合、欠陥がある第１６データバス線DB15を使用しないように、冗長用データバス線DBs が第１６入出力データ線DQ15にシフトして接続される。更に、第４のメモリセルブロック３１ｄをアクセスする場合、欠陥がある第１５データバス線DB14を使用しないように、第１６データバス線DB15及び冗長用データバス線DBs が第１５及び第１６入出力データ線DQ14，DQ15にシフトして接続される。
【００３６】
このように、冗長単位毎に１本の冗長用データバス線DBs を用意することで、各メモリセルブロック３１ａ〜３１ｂ内に２つ以上の欠陥が無ければ、コラム冗長シフト系回路の数まで救済することができ、救済効率がよい。
【００３７】
図２は、半導体記憶装置２０の要部ブロック図であり、冗長装置２４のブロック図である。
シフトスイッチ２５は、従来回路（図９参照）と同様に第１〜第１６入出力データ線DQ0 〜DQ15に対応する１６個のシフトスイッチSW0 〜SW15から構成されている。
【００３８】
切替信号発生回路２６は、分割された複数（本実施形態では４つ）の信号発生ブロック２６ａ〜２６ｄから構成されている。分割数ｎ（２以上の整数）は、データバス線の数ｍに対応して、例えば達成しようとするシフト動作の動作時間に応じて設定される。各ブロック２６ａ〜２６ｄは、それぞれ分割数に対応して（ｍ／ｎ）個、即ち本実施形態では４（＝１６／４）個ずつのシフトスイッチSW0 〜SW3 ，SW4 〜SW7 ，SW8 〜SW11，SW12〜SW15を制御する切替信号SC0 〜SC3 ，SC4 〜SC7 ，SC8 〜SC11，SC12〜SC15を生成するように構成されている。
【００３９】
即ち、第１のブロック２６ａは、第１〜第４切替信号SC0 〜SC3 を生成するように、それに対応する第１〜第４トランスファゲートTGa0〜TGa3と冗長用トランスファゲートTGasとから構成され、それらは高電位電源ＶDDと低電位電源ＶSSの間に直列に接続されている。各トランスファゲートTGa0〜TGa3，TGasの間のノードから、第１〜第４シフトスイッチSW0 〜SW3 を切り替え制御する切替信号SC0 〜SC3 が出力される。
【００４０】
同様に、第２のブロック２６ｂは、第５〜第８切替信号SC4 〜SC7 を生成するように、高電位電源ＶDDと低電位電源ＶSSの間に直列に接続された第１〜第４トランスファゲートTGb0〜TGb3と冗長用トランスファゲートTGbsとから構成されている。第３のブロック２６ｃは、第９〜第１２切替信号SC8 〜SC11を生成するように、高電位電源ＶDDと低電位電源ＶSSの間に直列に接続された第１〜第４トランスファゲートTGc0〜TGc3と冗長用トランスファゲートTGcsとから構成されている。第４のブロック２６ｄは、第１３〜第１６切替信号SC12〜SC15を生成するように、高電位電源ＶDDと低電位電源ＶSSの間に直列に接続された第１〜第４トランスファゲートTGd0〜TGd3と冗長用トランスファゲートTGbsとから構成されている。
【００４１】
コラム冗長アドレスデコーダ２７は、各信号発生ブロック２６ａ〜２６ｄに対応して分割された複数（４つ）のデコーダブロック２７ａ〜２７ｄから構成されている。各デコーダブロック２７ａ〜２７ｄは、コラム冗長アドレスＣＲＡ及び判定信号ＳＪを入力し、各ブロック２７ａ〜２７ｄに対応する第１〜第１６データバス線DB0 〜DB15の何れかに欠陥がある場合に、その欠陥のあるデータバス線より上位ビットのデータバス線及び冗長用データバス線を下位ビット側にシフト接続するように生成した各デコード信号及び冗長デコード信号SDa0〜SDa3，SDaJ，SDb0〜SDb3，SDbJ，SDc0〜SDc3，SDcj，SDd0〜SDd3，SDdJを出力する。
【００４２】
欠陥データバス線に対応するデコーダブロックは、その欠陥データバス線に対応する信号発生ブロックのトランスファゲートをオフに制御するとともに冗長用トランスファゲートをオンに制御するように生成した切換信号を出力する。
【００４３】
また、欠陥のあるデータバス線に対応するデコーダブロックよりも上位ビット側の全てのデコーダブロックは、対応する制御信号が全てＬレベルとなるように、対応する各信号発生ブロックの第１トランスファゲートをオフに制御するとともに冗長用トランスファゲートをオンに制御するように生成した切換信号をそれぞれ出力する。
【００４４】
上記の動作を第２データバス線DB1 に欠陥がある場合について説明する。
第１のデコーダブロック２７ａは、欠陥がある第２データバス線DB1 に対応して第１の信号発生ブロック２６ａの第２トランスファゲートTGa1をオフに、冗長用トランスファゲートTGasをオンに制御するように生成した第１〜第４デコード信号SDa0〜SDa3及び冗長デコード信号SDaJを出力する。これにより、第１の信号発生ブロック２６ａは、Ｈレベルの第１切替信号SC0 とＬレベルの第２〜第４切替信号SC1 〜SC3 を出力する。
【００４５】
この時、第１の信号発生ブロック２６ａは、第２〜第４切替信号SC1 〜SC3 のレベル切り替え（Ｈ→Ｌ）にオンした３つのトランスファゲートTGa2，TGa3，TGasによるＣＲ遅延しか生じないため、その切り替えに要する時間は、従来に比べて短い。従来方法では、第３〜第１６トランスファゲートTG2 〜TG15及び冗長用トランスファゲートTGs の１５個分のＣＲ遅延が生じるからである。
【００４６】
また、第１のデコーダブロック２７ａより上位ビット側の第２〜第４のデコーダブロック２７ｂ〜２７ｄは、第２〜第４の信号発生ブロック２６ｂ〜２６ｄの第１トランスファゲートTGb0，TGc0，TGd0をオフに、冗長用トランスファゲートTGbs，TGcs，TGdsをオンに制御するように生成した第１〜第４及び冗長用デコード信号SDb0〜SDb3，SDbJ，SDc0〜SDc3，SDcJ，SDd0〜SDd3，SDdJを出力する。これにより、第２〜第４の信号発生ブロック２６ｂ〜２６ｄは、Ｌレベルの第５〜第８切替信号SC4 〜SC7 、第９〜第１２切替信号SC8 〜SC11、第１３〜第１６切替信号SC12〜SC15を出力する。
【００４７】
この時、第２〜第４の信号発生ブロック２６ｂ〜２６ｄは、それぞれ第５〜第８切替信号SC4 〜SC7 、第９〜第１２切替信号SC8 〜SC11、第１３〜第１６切替信号SC12〜SC15のレベル切り替え（Ｈ→Ｌ）にオンした４つのトランスファゲートTGb1〜TGb3，TGbs，TGc1〜TGc3，TGcs，TGd1〜TGd3，TGdsによるＣＲ遅延しか生じないため、その切り替えに要する時間は、従来に比べて短い。
【００４８】
上記ではＨレベルからＬレベルに切り替える場合について説明したが、ＬレベルからＨレベルに切り替える場合も同様である。即ち、第１〜第４の信号発生ブロック２６ａ〜２６ｄでは、第１〜第４制御信号の切り替えに最大でも４個のトランスファゲートによるＣＲ遅延しか生じない。また、第１〜第４の信号発生ブロック２６ａ〜２６ｄにおけるＣＲ遅延はほぼ同じ（欠陥のあるデータバス線に対応する信号発生ブロックよりも上位ビット側の信号発生ブロックでは同一のＣＲ遅延時間）となる。
【００４９】
次に、シフトスイッチ２５の構成を説明する。
図３は、シフトスイッチ２５の一部回路図であり、第１０及び第１１シフトスイッチSW9 ，SW10の回路図である。
【００５０】
第１０シフトスイッチSW9 は、４個の第１〜第４トランスファゲート４１〜４４とインバータ回路４５とを有している。各トランスファゲート４１〜４４は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）とＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）とからなる。
【００５１】
第１トランスファゲート４１は、第１０入出力データ線DQ9zと第１０データバス線DB9zとの間に接続され、第１０入出力データ線DQ9zと第１０データバス線DB9zを接離する。第２トランスファゲート４２は、第１０入出力データ線DQ9xと第１０データバス線DB9xとの間に接続され、第１０入出力データ線DQ9xと第１０データバス線DB9xを接離する。
【００５２】
第３トランスファゲート４３は、第１０入出力データ線DQ9zと第１１データバス線DB10z との間に接続され、第１０入出力データ線DQ9zと第１１データバス線DB10z を接離する。第４トランスファゲート４４は、第１０入出力データ線DQ9xと第１１データバス線DB10x との間に接続され、第１０入出力データ線DQ9xと第１１データバス線DB10x を接離する。
【００５３】
第１、第２トランスファゲート４１，４２のＰＭＯＳトランジスタのゲート、及び、第３、第４トランスファゲート４３，４４のＮＭＯＳトランジスタのゲートには、第１０切替信号SC9 を入力する。
【００５４】
第１、第２トランスファゲート４１，４２のＮＭＯＳトランジスタのゲート、及び、第３、第４トランスファゲート４３，４４のＰＭＯＳトランジスタのゲートには、インバータ回路４５を介して第１０切替信号SC9 を入力する。
【００５５】
そして、第１０切替信号SC9 がＬレベル（低電位電圧）のとき、第１及び第２トランスファゲート４１，４２はオンし、第３及び第４トランスファゲート４３，４４はオフする。従って、第１０入出力データ線対DQ9z，DQ9xは、第１０データバス線対DB9z，DB9xと接続され、第１１データバス線対DB10z ，DB10x と遮断される。又、第１０切替信号SC9 がＨレベル（高電位電圧）のとき、第１及び第２トランスファゲート４１，４２はオフし、第３及び第４トランスファゲート４３，４４はオンする。従って、第１０入出力データ線対DQ9z，DQ9xは、第１１データバス線対DB10z ，DB10x と接続され、第１０データバス線対DB9z，DB9xと遮断される。
【００５６】
つまり、第１０シフトスイッチSW9 は、第１０切替信号SC9 に基づいて第１０入出力データ線対DQ9z，DQ9xを、第１０データバス線対DB9z，DB9xと第１１データバス線対DB10z ，DB10x を切替制御する。
【００５７】
尚、第１１シフトスイッチSW10の構成は第１０シフトスイッチSW9 のそれと同じであり、第１１切替信号SC10により動作するだけであるため、説明を省略する。また、第１〜第９及び第１２〜第１６シフトスイッチSW0 〜SW8 ，SW11〜SW15は、入力される切替信号SC0 〜SC15が相違するだけで回路構成は同じであるので、図面及び説明を省略する。
【００５８】
図４は、第１及び第２の信号発生ブロック２６ａ，２６ｂ、第１及び第２のデコーダブロック２７ａ，２７ｂ及び判定回路２８の回路図であり、図５は、第３及び第４の信号発生ブロック２６ｃ，２６ｄ及び第３及び第４のデコーダブロック２７ｃ，２７ｄの回路図である。
【００５９】
図４及び図５において、図１及び図２のコラム冗長アドレスＣＲＡはアドレス信号AX<3:0>,BX<3:0>,CX<0> から構成された複数ビットの信号である。これら信号の<3:0> は４ビットの信号から構成されることを示す。
【００６０】
判定回路２８はノア回路から構成され、ロウブロックアドレス情報信号ＲＸと冗長アドレス信号CX<0> を入力する。判定回路２８は、Ｈレベルの情報信号ＲＸに応答して判定信号ＣＪとして冗長アドレス信号CX<0> を出力する。
【００６１】
第１のデコーダブロック２７ａは、ノア回路５１〜５５、ナンド回路５６、インバータ回路５７〜６１を含む。第１〜第４ノア回路５１〜５４は３入力素子であり、第１アドレス信号AX<0> 〜AX<3> がそれぞれ入力され、共通に第２及び第３アドレス信号BX<0>,CX<0> が入力される。第１〜第４ノア回路５１〜５４は、それぞれ第１〜第４デコード信号SDa0〜SDa3を第１の信号発生ブロック２６ａの第１〜第４トランスファゲートTGa0〜TGa3に出力する。
【００６２】
第１〜第４トランスファゲートTGa0〜TGa3はＣＭＯＳ構造であり、シフト動作時における各ノードの充放電（Ｈ→Ｌ，Ｌ→Ｈ）の特性がよい。第１〜第４デコード信号SDa0〜SDa3は各トランスファゲートTGa0〜TGa3のＰチャネルＭＯＳトランジスタのゲートに供給され、各ＮチャネルＭＯＳトランジスタのゲートには第１〜第４デコード信号SDa0〜SDa3をインバータ回路５７〜６０により反転した信号が供給される。
【００６３】
ナンド回路５６には上位３ビットの第２アドレス信号BX<3:1> が入力され、出力端子がノア回路５５の入力端子に接続されている。そのノア回路５５には第３アドレス信号CX<0> が入力される。ノア回路５５は、冗長デコード信号SDaJを出力する。その信号SDaJは冗長用トランスファゲートTGasのＮＭＯＳトランジスタのゲートに供給され、ＰＭＯＳトランジスタのゲートには信号SDaJをインバータ回路６１により反転した信号が供給される。
【００６４】
第２のデコーダブロック２７ｂは、第１のデコーダブロック２７ａと同様にノア回路５１〜５５、ナンド回路５６、インバータ回路５７〜６１と、ナンド回路６２及びノア回路６３を含む。第１〜第４ノア回路５１〜５４は３入力素子であり、第１アドレス信号AX<0> 〜AX<3> がそれぞれ入力され、共通に第２及び第３アドレス信号BX<1>,CX<0> が入力される。
【００６５】
第１ノア回路５１の出力端子はノア回路６３の入力端子の一方に接続され、そのノア回路６３の入力端子の他方はナンド回路６２の出力端子に接続されている。ナンド回路６２には最下位ビットの第２アドレス信号BX<0> が入力される。そして、ノア回路６３から第１デコード信号SDb0が出力される。その信号SDb0は第１トランスファゲートTGb0のＮＭＯＳトランジスタのゲートに供給され、ＰＭＯＳトランジスタのゲートには第１デコード信号SDb0をインバータ回路５７により反転した信号が供給される。
【００６６】
第２〜第４ノア回路５２〜５４は、それぞれ第２〜第４デコード信号SDb1〜SDb3を出力する。それら信号SDb1〜SDb3は第２〜第４トランスファゲートTGb1〜TGb3の各ＰＭＯＳトランジスタのゲートに供給され、各ＮＭＯＳトランジスタのゲートには第２〜第４デコード信号SDb1〜SDb3をインバータ回路５８〜６０により反転した信号が供給される。
【００６７】
ナンド回路５６には上位２ビットの第２アドレス信号BX<3:2> が入力され、出力端子がノア回路５５の入力端子に接続されている。そのノア回路５５には第３アドレス信号CX<0> が入力される。ノア回路５５は、冗長デコード信号SDbJを出力する。その信号SDbJは冗長用トランスファゲートTGbsのＮＭＯＳトランジスタのゲートに供給され、ＰＭＯＳトランジスタのゲートには信号SDbJをインバータ回路６１により反転した信号が供給される。
【００６８】
第３のデコーダブロック２７ｃは、第２のデコーダブロック２７ｂと同様にノア回路５１〜５５、ナンド回路５６、インバータ回路５７〜６１、ナンド回路６２及びノア回路６３を含む。第１〜第４ノア回路５１〜５４は３入力素子であり、第１アドレス信号AX<0> 〜AX<3> がそれぞれ入力され、共通に第２及び第３アドレス信号BX<2>,CX<0> が入力される。
【００６９】
第１ノア回路５１の出力端子はノア回路６３の入力端子の一方に接続され、そのノア回路６３の入力端子の他方はナンド回路６２の出力端子に接続されている。ナンド回路６２には下位２ビットの第２アドレス信号BX<1:0> が入力される。そして、ノア回路６３から第１デコード信号SDc0が出力される。その信号SDc0は第１トランスファゲートTGc0のＮＭＯＳトランジスタのゲートに供給され、ＰＭＯＳトランジスタのゲートには第１デコード信号SDc0をインバータ回路５７により反転した信号が供給される。
【００７０】
第２〜第４ノア回路５２〜５４は、それぞれ第２〜第４デコード信号SDc1〜SDc3を出力する。それら信号SDc1〜SDc3は第２〜第４トランスファゲートTGc1〜TGc3の各ＰＭＯＳトランジスタのゲートに供給され、各ＮＭＯＳトランジスタのゲートには第２〜第４デコード信号SDc1〜SDc3をインバータ回路５８〜６０により反転した信号が供給される。
【００７１】
ナンド回路５６には上位１ビットの第２アドレス信号BX<3> が入力され、出力端子がノア回路５５の入力端子に接続されている。そのノア回路５５には第３アドレス信号CX<0> が入力される。ノア回路５５は、冗長デコード信号SDcJを出力する。その信号SDcJは冗長用トランスファゲートTGcsのＮＭＯＳトランジスタのゲートに供給され、ＰＭＯＳトランジスタのゲートには信号SDcJをインバータ回路６１により反転した信号が供給される。
【００７２】
第４のデコーダブロック２７ｄは、第２及び第３のデコーダブロック２７ｂ，２７ｃの構成からノア回路５５及びナンド回路５６が削除された構成となっている。
【００７３】
第１〜第４ノア回路５１〜５４は３入力素子であり、第１アドレス信号AX<0> 〜AX<3> がそれぞれ入力され、共通に第２及び第３アドレス信号BX<3>,CX<0> が入力される。
【００７４】
第１ノア回路５１の出力端子はノア回路６３の入力端子の一方に接続され、そのノア回路６３の入力端子の他方はナンド回路６２の出力端子に接続されている。ナンド回路６２には下位３ビットの第２アドレス信号BX<2:0> が入力される。そして、ノア回路６３から第１デコード信号SDd0が出力される。その信号SDd0は第１トランスファゲートTGd0のＮＭＯＳトランジスタのゲートに供給され、ＰＭＯＳトランジスタのゲートには第１デコード信号SDd0をインバータ回路５７により反転した信号が供給される。
【００７５】
第２〜第４ノア回路５２〜５４は、それぞれ第２〜第４デコード信号SDd1〜SDd3を出力する。それら信号SDd1〜SDd3は第２〜第４トランスファゲートTGd1〜TGd3の各ＰＭＯＳトランジスタのゲートに供給され、各ＮＭＯＳトランジスタのゲートには第２〜第４デコード信号SDd1〜SDd3をインバータ回路５８〜６０により反転した信号が供給される。
【００７６】
第３アドレス信号CX<0> は冗長デコード信号SDdJとして冗長用トランスファゲートTGdsのＮＭＯＳトランジスタのゲートに供給され、ＰＭＯＳトランジスタのゲートには信号SDdJをインバータ回路６１により反転した信号が供給される。
【００７７】
次に、上記のように構成された半導体記憶装置２０の作用を図６に従って説明する。
先ず、半導体記憶装置２０の動作タイミングを決定するクロック信号ＣＬＫの立ち上がりでロウアドレスが取り込まれ、それに基づいてロウ冗長信号が生成され、冗長ワード線（ＷＬ）が選択される。
【００７８】
次に、クロック信号ＣＬＫの次の立ち上がりでコラムアドレスが取り込まれ、コラム冗長アドレスが生成され、それに応答してコラム冗長アドレスデコーダが動作する。そのデコーダの出力を受けてシフトスイッチ切替信号発生回路が動作し、シフトスイッチを切替制御する。その結果、冗長データバス線が切替接続される。
【００７９】
この時、コラムアドレスの取り込みから切替接続が終了するまでに要する時間は、キャスアクセスタイム（コラムアドレスストローブ信号の変化（コラムアドレスの取り込み）から出力データが確定するまでに要する時間）ｔＣＡＣよりも短い。即ち、データの書き込みや読み出し時間には時間規定が設けられており、冗長データバスの切替接続はその規定時間内に完了する。
【００８０】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）切替信号発生回路２６は、分割された複数（本実施形態では４つ）の信号発生ブロック２６ａ〜２６ｄから構成されている。各ブロック２６ａ〜２６ｄは、それぞれ分割数に対応する４個ずつのシフトスイッチSW0 〜SW3 ，SW4 〜SW7 ，SW8 〜SW11，SW12〜SW15を制御する切替信号SC0 〜SC3 ，SC4 〜SC7 ，SC8 〜SC11，SC12〜SC15を生成するように、第１〜第４のブロック２６ａは、それぞれ高電位電源ＶDDと低電位電源ＶSSの間に直列に接続された第１〜第４トランスファゲートTGa0〜TGa3，TGb0〜TGb3，TGc0〜TGc3，TGd0〜TGd3と冗長用トランスファゲートTGas，TGbs，TGcs，TGbsとから構成されている。その結果、各トランスファゲートTGa0〜TGa3，TGas、TGb0〜TGb3，TGbs、TGc0〜TGc3，TGcs、TGd0〜TGd3，TGbsの間のノードから出力される切替信号SC0 〜SC15は、最大で４個のトランスファゲートによるＣＲ遅延しか受けないため、シフト動作の開始からシフトスイッチの切り替え終了までの動作時間、ひいてはデータの読み書きに要する時間を短くすることができる。
【００８１】
尚、前記実施形態は、以下の態様に変更してもよい。
○上記実施形態において、切替信号発生回路２６の分割数ｎを、データバス線のビット数や回路規模、ｔＣＡＣなどの規定時間等に基づいて適宜変更して実施してもよい。
【００８２】
○上記実施形態において、コラム冗長アドレスデコーダ２７の構成、即ち第１〜第４のデコーダブロック２７ａ〜２７ｄの構成を適宜変更してもよい。例えば、図９及び図１０に示すように構成された第１〜第４のデコーダブロック７１ａ〜７１ｄを用いて実施してもよい。
【００８３】
詳述すると、第１〜第４のデコーダブロック７１ａ〜７１ｄは、上記実施形態の第２及び第３のデコーダブロック２７ｂ，２７ｃと同様な素子により構成されている。即ち、第１〜第４のデコーダブロック７１ａ〜７１ｄは同一素子構成である。尚、説明を簡単にするために上記実施形態と同じ符号を付し、上記実施形態と相違する点について説明する。
【００８４】
第１のデコーダブロック７１ａのナンド回路６２には高電位電源ＶDDが入力されている。第４のデコーダブロック７１ｄのナンド回路５６には高電位電源ＶDDが入力されている。
【００８５】
このように構成された第１〜第４のデコーダブロック７１ａ〜７１ｄは、素子の構成が同じであるため、データバス線の数を多くしても、容易に対応する（設計する）ことができる。
【００８６】
○上記実施形態において、データバス線及び入出力データ線のビット数を適宜変更して実施してもよい。また、各冗長単位毎の冗長データバス線の本数を適宜変更して実施してもよい。
【００８７】
【発明の効果】
以上詳述したように、本発明によれば、シフト冗長方式の冗長装置を備えた半導体記憶装置において、冗長動作に要する時間を短縮することが可能な半導体記憶装置、及び半導体記憶装置の制御方法を提供することができる。
【図面の簡単な説明】
【図１】  一実施形態の半導体記憶装置のブロック図である。
【図２】  半導体記憶装置の要部ブロック図である。
【図３】  シフトスイッチの回路図である。
【図４】  冗長アドレスデコーダ及び信号発生回路の回路図である。
【図５】  冗長アドレスデコーダ及び信号発生回路の回路図である。
【図６】  一実施形態の動作波形図である。
【図７】  メモリアレイの説明図である。
【図８】  フレキシブル冗長の説明図である。
【図９】  別の冗長アドレスデコーダ及び信号発生回路の回路図である。
【図１０】  別の冗長アドレスデコーダ及び信号発生回路の回路図である。
【図１１】  従来のＳＤＲＡＭの要部回路図である。
【図１２】  従来のシフトスイッチ信号発生回路の回路図である。
【符号の説明】
２４  冗長装置
２５  シフトスイッチ
２６  シフトスイッチ切替信号発生回路
２６ａ〜２６ｄ  信号発生ブロック
２７  コラム冗長アドレスデコーダ
２７ａ〜２７ｄ  デコーダブロック
２８  ロウ情報判定回路
DB0 〜DB15  第１〜第１６データバス線
DBs   冗長用データバス線
DL0 〜DL15  第１〜第１６入出力データ線
ＣＲＡ  冗長アドレス
ＲＸ  ロウブロックアドレス情報
TGa0〜TGa3，…，TGd0〜TGd3  スイッチとしてのトランスファゲート
TGas，TGbs，TGcs，TGds  冗長用スイッチとしての冗長用トランスファゲート
SC0 〜SC15  切替信号
SDa0〜SDa3，…，SDdJ  デコード信号及び冗長デコード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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