(57)【特許請求の範囲】
【請求項１】
複数のメモリセルがアレイ状に配置されたアナログメモリと、
前記アナログメモリ内の縦に並ぶメモリセルを選択するための選択パルスを発生するメモリ縦選択回路と、
前記アナログメモリ内の横に並ぶメモリセルを選択するための選択パルスを発生するメモリ横選択回路とを備え、
前記メモリ縦選択回路及び前記メモリ横選択回路により選択された１個のメモリセルに対し信号を書き込み又は読み出すようにした半導体集積回路において、
前記メモリ縦選択回路において選択パルスが存在しない状態を検出して、前記アナログメモリ内の縦に並ぶメモリセルのうち１列のみを選択するための選択パルスを前記メモリ縦選択回路に発生させるメモリ縦選択パルス消滅検出回路と、
前記メモリ横選択回路において選択パルスが存在しない状態を検出して、前記アナログメモリ内の横に並ぶメモリセルのうち１行のみを選択するための選択パルスを前記メモリ横選択回路に発生させるメモリ横選択パルス消滅検出回路
とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記メモリ横選択パルス消滅検出回路は、前記メモリ横選択回路の動作周期よりも長い周期を持つカウンタを備え、
前記カウンタは、前記メモリ横選択回路の発生する選択パルスによりリセットされる一方、この選択パルスが存在しない場合には強制リセットパルスを発生して前記メモリ横選択回路に入力する
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記メモリ縦選択パルス消滅検出回路は、前記メモリ縦選択回路の動作周期よりも長い周期を持つカウンタを備え、
前記カウンタは、前記メモリ縦選択回路の発生する選択パルスによりリセットされる一方、この選択パルスが存在しない場合には強制リセットパルスを発生して前記メモリ縦選択回路に入力する
ことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
信号を入力する書き込み用アンプと、
信号を出力する読み出し用アンプと、
前記メモリ縦選択回路及び前記メモリ横選択回路を制御して、前記アナログメモリ内で選択されるメモリセルを１個のみに制限するリセット回路と、
前記メモリ縦選択回路及び前記メモリ横選択回路により選択された前記アナログメモリ内の１個のメモリセルに通じる信号ラインを選択し、この信号ラインに前記書き込み用アンプ又は前記読み出し用アンプを接続するメモリ信号ライン選択回路とを備え、
信号を前記アナログメモリ内の１個のメモリセルに書き込み、設定時間経過後に読み出して、前記信号に遅延を与える
ことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログメモリを有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、アナログメモリを有し、このアナログメモリに信号を一旦書き込んだ後、所定時間の経過時にその信号を読み出して、その信号に所定時間の遅延を与えるようにした遅延回路が、特開平９-２７５５６９号公報に開示されている。図１６はこの従来のアナログメモリを有する遅延回路の基本構成図を示す。
【０００３】
図１６において、３はメモリセル、４は複数のメモリセル３をアレイ状に配置したアナログメモリである。また、１は入力された信号をアナログメモリ４のメモリセル３に書込むための書き込み用アンプ、２はアナログメモリ４のメモリセル３から信号を読み出すための読み出し用アンプ、５はアナログメモリ４内のメモリセル３の縦の並びを選択するための選択パルスを発生するメモリ縦選択回路、６はアナログメモリ４内のメモリセル３の横の並びを選択するための選択パルスを発生するメモリ横選択回路、７はアナログメモリ４内で選択するメモリセル３を１個のみに制限するためのリセット回路、８はアナログメモリ４で選択されたメモリセル３への信号ラインを選択し、この信号ラインを前記書き込み用アンプ１及び読み出し用アンプ２に接続するメモリ信号ライン選択回路、９は信号入力端子、１０は信号出力端子、１１はクロック端子である。
【０００４】
図１６に示したアナログメモリを有する遅延回路は、入力端子９に入力された信号が書き込み用アンプ１にてサンプリングされて、電圧であった信号を電荷に変換し、その電荷をアナログメモリ４内のメモリセル３に蓄え、その後、設定時間の経過時に、前記メモリセル３に蓄えられた電荷を読み出し用アンプ２に転送し、読み出して、電圧として出力することにより、その信号に設定時間の遅延を与える回路である。
【０００５】
メモリセル３の選択を制御するのはメモリ縦選択回路５及びメモリ横選択回路６であって、メモリ縦選択回路５が選択する縦の並びとメモリ横選択回路６が選択する横の並びとが交差する位置にある１個のメモリセル３が選択メモリとなる。従って、正常動作時では、選択メモリセル３は１個のみであり、メモリ縦選択回路５の選択するアナログメモリ４の縦の列とメモリ横選択回路６の選択するアナログメモリ４の横の行も、共に１本のみである。メモリ縦選択回路５及びメモリ横選択回路６は、共に、クロック信号にて制御される巡回型カウンタで構成されており、選択メモリセル３は１クロック毎に順次隣りに位置するメモリセルに移動する。
【０００６】
アナログメモリ４内のメモリセル３の選択の順序を図１７に示す。同図では、図１６と同一の構成部分に同一番号を付している。メモリセル３の選択順序は図１７の矢印で示すように図中右端の列の上から下へ移行した後、順次隣りの列に移行する順序で選択され、図中左端の列の最下部に位置するメモリセル３が選択されると、図１８に示すように、選択メモリセルは、この最下部のメモリセル（同図で黒色で示したメモリセル３）から右端の列の最上部に位置するメモリセル（同図で斜線を施したメモリセル３）に移動する。
【０００７】
前記斜線を施した右端列の最上部に位置するメモリセル３を選択している状態において、リセット回路７は、この状態を検出してメモリ縦選択回路５及びメモリ横選択回路６のリセット行ない、選択メモリセルをこの右端列最上部のメモリセルのみに制限する。このリセット回路７の存在により、電源投入時に選択メモリセルが２個以上存在する異常動作の場合であっても、選択メモリセルを強制的に１個のみに制限するので、所定の一定時間以内に異常動作を正常動作に戻すことができる。
【０００８】
【発明が解決しようとする課題】
このように従来のアナログメモリを有する遅延回路では、電源投入時に選択メモリセルが２個以上存在する異常動作になっても、一定時間内に正常動作に戻すことができる。
【０００９】
しかしながら、確率は低いが、電源投入時に、メモリ縦選択回路５が選択する縦の並びが存在しない場合がある。このことはメモリ横選択回路６でも同様であり、選択する横の並びが存在しない場合がある。このように電源投入時にアナログメモリ４の縦若しくは横の並び又は縦横の双方の並びが１本も選択されない場合には、アナログメモリ４のメモリセル３は何れも選択されず、アナログメモリ４としての機能は完全に停止することになる。
【００１０】
アナログメモリ４のメモリセル３の縦の並びをＭ、横の並びをＮとし、電源投入時にメモリ縦選択回路５が選択する縦の並びの数及び位置は自由に選択されるとし、同様にメモリ横選択回路６が選択する横の並びの数及び位置も自由に選択されると仮定すると、電源投入時にメモリセル３が１個も選択されない確率は以下の式で表すことができる。
【００１１】
【数１】
（２M + ２N−１)/２M+N
【００１２】
また、Ｍ、Ｎが十分大きく、Ｍ＞Ｎの場合には、【数１】は、以下のように近似できる。
【００１３】
【数２】
１/２N
【００１４】
本発明は、前記従来の課題を解決するものであり、その目的は、アナログメモリを有する遅延回路等の半導体集積回路において、電源投入時やそれ以外の不測の場合に、アナログメモリの縦の並び若しくは横の並び又は縦及び横の双方の並びが１本も選択されず、選択メモリセルが１個も存在しなくなっても、自動的に１個のみのメモリセルを選択して、正常動作へ移行できるようにすることにある。
【００１５】
【課題を解決するための手段】
この目的を達成するために、本発明では、アナログメモリ内において縦若しくは横の並び又はその双方の並びでメモリセルが選択されない場合には、これを検出して、強制的に１個のメモリセルを選択する回路を付加することとする。
【００１６】
具体的に、請求項１記載の発明の半導体集積回路は、複数のメモリセルがアレイ状に配置されたアナログメモリと、前記アナログメモリ内の縦に並ぶメモリセルを選択するための選択パルスを発生するメモリ縦選択回路と、前記アナログメモリ内の横に並ぶメモリセルを選択するための選択パルスを発生するメモリ横選択回路とを備え、前記メモリ縦選択回路及び前記メモリ横選択回路により選択された１個のメモリセルに対し信号を書き込み又は読み出すようにした半導体集積回路において、前記メモリ縦選択回路において選択パルスが存在しない状態を検出して、前記アナログメモリ内の縦に並ぶメモリセルのうち１列のみを選択するための選択パルスを前記メモリ縦選択回路に発生させるメモリ縦選択パルス消滅検出回路と、前記メモリ横選択回路において選択パルスが存在しない状態を検出して、前記アナログメモリ内の横に並ぶメモリセルのうち１行のみを選択するための選択パルスを前記メモリ横選択回路に発生させるメモリ横選択パルス消滅検出回路とを備えたことを特徴とする。
【００１７】
また、請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記メモリ横選択パルス消滅検出回路は、前記メモリ横選択回路の動作周期よりも長い周期を持つカウンタを備え、前記カウンタは、前記メモリ横選択回路の発生する選択パルスによりリセットされる一方、この選択パルスが存在しない場合には強制リセットパルスを発生して前記メモリ横選択回路に入力することを特徴とする。
【００１８】
更に、請求項３記載の発明は、前記請求項１記載の半導体集積回路において、前記メモリ縦選択パルス消滅検出回路は、前記メモリ縦選択回路の動作周期よりも長い周期を持つカウンタを備え、前記カウンタは、前記メモリ縦選択回路の発生する選択パルスによりリセットされる一方、この選択パルスが存在しない場合には強制リセットパルスを発生して前記メモリ縦選択回路に入力することを特徴とする。
【００１９】
加えて、請求項４記載の発明は、前記請求項１記載の半導体集積回路において、信号を入力する書き込み用アンプと、信号を出力する読み出し用アンプと、前記メモリ縦選択回路及び前記メモリ横選択回路を制御して、前記アナログメモリ内で選択されるメモリセルを１個のみに制限するリセット回路と、前記メモリ縦選択回路及び前記メモリ横選択回路により選択された前記アナログメモリ内の１個のメモリセルに通じる信号ラインを選択し、この信号ラインに前記書き込み用アンプ又は前記読み出し用アンプを接続するメモリ信号ライン選択回路とを備え、信号を前記アナログメモリ内の１個のメモリセルに書き込み、設定時間経過後に読み出して、前記信号に遅延を与えることを特徴とする。
【００２０】
以上により、請求項１〜４記載の発明では、メモリ横選択回路又はメモリ縦選択回路が選択パルスを発生せず、アナログメモリの縦の並び又は横の並びでメモリセルが選択されなくなった場合には、その状態をメモリ縦選択パルス消滅検出回路又はメモリ横選択パルス消滅検出回路が検出して、これら検出回路により、メモリ横選択回路又はメモリ縦選択回路が縦の並びの１列又は横の並びの１行でメモリセルを強制的に選択するよう、これらメモリ横選択回路又はメモリ縦選択回路を制御するので、アナログメモリ内では自動的に１個のメモリセルが選択されて、正常動作へ移行することになる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態の半導体集積回路について図面を参照しながら説明する。
【００２２】
図１は本発明の実施の形態の半導体集積回路であるアナログメモリを有する遅延回路を示す。同図において、４はアナログメモリであって、縦にＭ列、横にＮ行にアレイ状に配置された複数個（Ｍ×Ｎ個）のメモリセル３により構成される。同図の遅延回路は、前記アナログメモリ４内の１個のメモリセル３に信号を書き込み、その後の設定時間の経過時に前記信号を読み出して、この信号に遅延を与える回路であって、前記図１６に示した従来のアナログメモリを有する遅延回路に対し、メモリ縦選択パルス消滅検出回路２２とメモリ横選択パルス消滅検出回路２３とが追加された構成を持つ。同図において、１は書き込み用アンプ、２は読み出し用アンプ、５はメモリ縦選択回路、６はメモリ横選択回路、７はリセット回路、８はメモリ信号ライン選択回路、９は信号入力端子、１０は信号出力端子である。これらは従来と同様の構成であるので、その説明を省略する。
【００２３】
前記メモリ縦選択回路５は１列目の縦の並びの選択パルス２４を発生する毎に、この選択パルス２４をメモリ縦選択パルス消滅検出回路２２に出力する。一方、メモリ縦選択パルス消滅検出回路２２は、後述するようにメモリ縦選択回路５が前記１列目の縦の並びの選択パルス２４を所定周期で発生しない場合には、これを検出し、この検出時に強制リセットパルス２５をメモリ縦選択回路５に出力する。
【００２４】
同様に、前記メモリ横選択回路６は１行目の横の並びの選択パルス２６を発生する毎に、この選択パルス２６をメモリ横選択パルス消滅検出回路２３に出力する。一方、メモリ横選択パルス消滅検出回路２３は、後述するようにメモリ横選択回路６が前記１行目の横の並びの選択パルス２６を所定周期で発生しない場合には、これを検出し、この検出時に強制リセットパルス２７をメモリ横選択回路６に出力する。
【００２５】
更に、メモリ横選択パルス消滅検出回路２３にはクロック信号が入力され、メモリ縦選択パルス消滅検出回路２２には、メモリ横選択パルス消滅検出回路２３からメモリ縦選択パルス消滅検出回路２２を駆動するための駆動パルス２８が出力される。
【００２６】
前記メモリ縦選択パルス消滅検出回路２２及びメモリ縦選択回路５の動作原理について簡単に説明すると、メモリ縦選択回路５においてアナログメモリ４の縦の並びを選択していない状態が発生した場合には、１列目の縦の並びの選択パルス２４は予め設定した一定時間の周期以上の期間発生されないことになる。この状態はメモリ縦選択パルス消滅検出回路２２により検出され、強制リセットパルス２５がメモリ縦選択回路５に出力されて、このメモリ縦選択回路５がリセットされることにより、メモリ縦選択回路５がアナログメモリ４の１列目の縦の並びのみを強制的に選択することになる。
【００２７】
同様に、前記メモリ横選択パルス消滅検出回路２３とメモリ横選択回路６の動作原理について簡単に説明すると、メモリ横選択回路６においてアナログメモリ４の横の並びを選択していない状態が発生した場合には、１行目の横の並びの選択パルス２６は所定周期以上の期間発生しないことになる。この状態はメモリ横選択パルス消滅検出回路２３により検出され、強制リセットパルス２７がメモリ横選択回路６に出力されて、このメモリ横選択回路６がリセットされることにより、メモリ横選択回路６がアナログメモリ４の１行目の横の並びのみを強制的に選択することになる。
【００２８】
以下、前記メモリ横選択パルス消滅検出回路２３、メモリ横選択回路６、メモリ縦選択パルス消滅検出回路２２及びメモリ縦選択回路５の詳細を説明する。
【００２９】
図２は前記メモリ横選択パルス消滅検出回路２３の内部構成を示す。この検出回路２３は、ｎ個のフリップフロップ回路２３ａ〜２３ｎにより構成されたカウンタと、１個のＡＮＤ回路２３ｒと、フリップフロップ回路２３ａ〜２３ｎの出力Ｑが全て入力される多入力のＮＡＮＤ回路２３ｐ及びインバータ２３ｔとを備えている。この検出回路２３には、クロック信号が入力されると共に、メモリ横選択回路６からのアナログメモリの１番目の横の並びを選択する選択パルス２６が入力され、この選択パルス２６がリセットパルスとしてインバータ２３ｔを介して各フリップフロップ回路２３ａ〜２３ｎのリセット端子ＸＲに取り込まれる。また、前記ＮＡＮＤ回路２３ｓの出力は、強制リセットパルスとして前記メモリ横選択回路６に出力される。
【００３０】
前記メモリ横選択パルス消滅検出回路２３のフリップフロップ回路２３ａ〜２３ｎの数は、アナログメモリ４の横の並びの数によって決定される。即ち、ｎ個のフリップフロップ回路２３ａ〜２３ｎで構成するカウンタの周期は、前記メモリ横選択回路６の動作周期よりも長い周期となるように、カウンタを構成するフリップフロップ回路の数をｎ、アナログメモリの横の並びの数をＮとすると、フリップフロップ回路の数ｎは以下の式を満たす整数に決定される。
【００３１】
【数３】
２n＞Ｎ+１
【００３２】
例えばＮ=１４であれば、フリップフロップ回路の数ｎは４以上であれば良い。
【００３３】
図３はメモリ横選択回路６の内部構成を示し、クロック信号で制御される巡回型カウンタにより構成され、この巡回型カウンタはｎ個のフリップフロップ回路６ａ〜６ｎと、ＡＮＤ回路６ｐ及びインバータ６ｑを備えて構成される。
【００３４】
ここで、アナログメモリ４の横の並びの数が６行（Ｎ=６)の場合を例に挙げて、メモリ横選択パルス消滅検出回路２３の動作原理について説明する。
【００３５】
図４は、Ｎ=６の場合のメモリ横選択回路６’の内部構成を示し、６個のフリップフロップ回路６ａ〜６ｆとＡＮＤ回路６ｐとインバータ６ｑとを備える。同図において、２９はクロック入力端子、３０はリセット回路７からリセットパルスが入力される入力端子、３１はメモリ横選択パルス消滅検出回路２３のＮＡＮＤ回路２３ｓから出力される強制リセットパルス２７が入力される入力端子であって、この２つ入力端子３０、３１のリセットパルスはＡＮＤ回路６ｐを介して各フリップフロップ回路６ａ〜６ｆのリセット端子ＸＲに入力される。
【００３６】
また、３２はアナログメモリ４の１行目の横の並びを選択する選択パルスが出力される出力端子であって、１番目のフリップフロップ回路６ａから出力される。３３は２行目の横の並びを選択する選択パルスが出力される出力端子であって、２番目のフリップフロップ回路６ｂから出力される。同様に、３４〜３７は３〜６行目の横の並びを選択する選択パルスが出力される出力端子であって、各々、３〜６番目のフリップフロップ回路６ｃ〜６ｆから出力される。
【００３７】
図５は、アナログメモリ４の横の並びの数が６行(Ｎ=６)の場合でのメモリ横選択パルス消滅検出回路２３’を示し、３個のフリップフロップ回路２３’ａ〜２３’ｃと、２個のＡＮＤ回路２３ｑ、２３ｒ、ＮＡＮＤ回路２３ｓ及びインバータ２３ｔを備える。フロップフロップ回路２３’ａ〜２３’ｃの数ｎは、前記
【００３８】
【数３】より、３個（ｎ=３)である。同図において、３８はクロック入力端子、３９は図４に示したメモリ横選択回路６’の１番目のフリップフロップ回路６ａから出力端子３２を経て出力される１行目の横の並びの選択パルスを受ける入力端子、４５はメモリ横選択回路６’の入力端子３１に強制リセットパルスを出力する出力端子であって、ＮＡＮＤ回路２３ｓの出力信号が強制リセットパルスとなる。４６はメモリ縦選択パルス消滅検出回路２３を駆動するための駆動パルスを出力する出力端子であって、ＡＮＤ回路２３ｒの出力を駆動パルスとしている。尚、同図中、４０、４１、４２、４３及び４４は回路内の配線であり、その配線でのパルス波形を動作説明用の図６〜図８に示している。
【００３９】
次に、図５に示したメモリ横選択パルス消滅検出回路２３’の基本動作について説明し、その後、アナログメモリ４を有する遅延回路が正常に動作している場合と、正常動作していない異常時の場合でのメモリ横選択パルス消滅検出回路２３’の動作について説明する。
【００４０】
このメモリ横選択パルス消滅検出回路２３’の基本動作を説明すると、この検出回路２３’は、３個のフリップフロップ回路２３’ａ〜２３’ｃで構成されたクロック信号の分周器とも考えることができる。従って、配線４２ではクロック信号の１/２分周、配線４３ではクロック信号の１/４分周、配線４４ではクロック信号の１/８分周のパルス波形となる。配線４０では配線４２でのパルスの反転波形が、配線４１では配線４３でのパルスの反転波形が現れる。
【００４１】
基本動作を考えるために、入力端子３９にリセットパルス（high)が一度入り、その後は入力端子３９にはリセットパルスが入らない状態（low)について考える。その状態でのパルス波形を図８に示す。入力端子３９にリセットパルス(high)が入ると、配線４０、４１でのパルスはhighレベルに、配線４２、４３、４４ではlowレベルに固定される。この時、メモリ横選択パルス消滅検出回路２３’のＮＡＮＤ回路２３ｓの出力、すなわち、メモリ横選択回路６’のフリップフロップ回路６ａ〜６ｆをリセットする出力端子４５の強制リセットパルスは、highになる。このフリップフロップ回路６ａ〜６ｆのリセットが解除されると(low)、配線４０〜４４のパルス波形及び駆動パルスは、クロック入力端子３８に入力されるクロックに同期して動き出す。前記リセットが解除されてから７クロック目の時に、メモリ横選択パルス消滅検出回路２３’のＮＡＮＤ回路２３ｓの出力（出力端子４５の強制リセットパルス）がlowになって、メモリ横選択回路６’がリセットされる。その後は、前記メモリ横選択パルス消滅検出回路２３’の出力端子４５からは、８クロック周期に１回の割合でメモリ横選択回路６’をリセットする強制リセットパルスが発生する。
【００４２】
以上がアナログメモリ４の横の並びが６行（Ｎ=６）の場合のメモリ横選択パルス消滅検出回路２３’の動作原理である。
【００４３】
次に、アナログメモリ４を有する遅延回路が正常に動作している時のメモリ横選択パルス消滅検出回路２３’の動作について説明する。
【００４４】
図６は、アナログメモリ４を有する遅延回路が正常に動作している場合の動作を示す。同図は、図４のメモリ横選択回路６’のクロック端子２９のクロック信号及び各出力端子３２〜３７からのアナログメモリ４の１〜６番目の横の並びの選択パルス、並びに図５に示したメモリ横選択パルス消滅検出回路２３’のクロック端子３８のクロック信号、入力端子３９に入力されるリセットパルス（１番目の横の並びの選択パルス）及び内部配線４０〜４５上のパルス及び強制リセットパルス及び出力端子４６からの駆動パルスを示している。以下、図６を用いて、アナログメモリ４の横の並びの数が６行（Ｎ=６)の場合の遅延回路が正常に動作している時の横選択パルス消滅検出回路２３’の動作を説明する。
【００４５】
アナログメモリ４を有する遅延回路が正常動作していることは、アナログメモリ４の縦及び横の並びを選択する選択パルスが何れも存在することを意味する。図６において、アナログメモリ４の横の並びの選択パルスはhighの時にアナログメモリ４の横の並びを選択するパルスであって、クロック信号に同期して１クロック毎に次の順番の選択パルスがhighに移行しており、各選択パルスは６クロック毎に１回の割合で発生する。
【００４６】
図５のメモリ横選択パルス消滅検出回路２３’は、前述のように、クロック信号に同期した分周器として動作し、入力端子３９にリセットパルスが入力されない場合には、８クロックに１回の割合で出力端子４５からメモリ横選択回路６’をリセットする強制リセットパルスを発生させる。しかし、アナログメモリ４を有する遅延回路が正常に動作している場合には、メモリ横選択パルス消滅検出回路２３’の入力端子３９には、図４のメモリ横選択回路６’の１番目の出力端子３２からの１番目の横の並びの選択パルスがリセットパルスとして入力されており、この選択パルスは６クロックに１回の割合で発生するので、メモリ横選択パルス消滅検出回路２３’は、６クロックに１回の割合でリセットされる。従って、アナログメモリ４を有する遅延回路が正常に動作している場合には、メモリ横選択パルス消滅検出回路２３’の出力端子４５から強制リセットパルスは発生されることはなく、出力端子４５の電位は、常にhighのままである。
【００４７】
以上の動作より、アナログメモリ４を有する遅延回路が正常に動作している場合には、メモリ横選択回路６’がメモリ横選択パルス消滅検出回路２３’により強制的にリセットされることはない。
【００４８】
次に、アナログメモリ４を有する遅延回路が電源投入時等に正常の動作していない場合のメモリ横選択パルス消滅検出回路２３’の動作を説明する。
【００４９】
図７は、アナログメモリ４を有する遅延回路が正常に動作せず、メモリ横選択回路６’の１番目の横の並びの選択パルス（リセットパルス）が存在していない場合の動作を示す。アナログメモリ４を有する遅延回路が正常に動作していないことは、アナログメモリ４の縦及び横の並びを選択する選択パルスが存在しないことを意味する。従って、図４に示した６行（Ｎ=６）のメモリ横選択回路６’においては、１〜６番目の横選択するパルスは全て、アナログメモリ４の横の並びを選択していない状態（lowの状態）で始まることになる。
【００５０】
図５のメモリ横選択パルス消滅検出回路２３’は、前述のように、クロック信号に同期した分周器として動作し、入力端子３９にリセットパルスが入力されない場合には、クロック信号の８クロックに１回の割合で出力端子４５からメモリ横選択回路６’をリセットする強制リセットパルスを発生させる。ここで、アナログメモリ４を有する遅延回路が正常に動作していない場合には、メモリ横選択パルス消滅検出回路２３’の入力端子３９には図４のメモリ横選択回路６’の出力端子３２から入力されるはずの１番目の横の並びの選択パルスがリセットパルスとして通常通りには入力されない。
【００５１】
そのため、メモリ横選択パルス消滅検出回路２３’の各フリップフロップ回路２３’ａ〜２３’ｃはリセットされず、メモリ横選択パルス消滅検出回路２３’は、自身の周期、即ち、８クロック目で出力端子４５から強制リセットパルスを出力し、メモリ横選択回路６’はこの強制リセットパルスによりリセットされることになる。
【００５２】
メモリ横選択回路６’が前記強制リセットパルスによってリセットされると、メモリ横選択回路６’は出力端子３２から１番目の横選択パルスを出力するので、アナログメモリ４では１番目の横の並びが選択される。その後は、２〜６番目の横の並びの選択パルスによって周期的に横の並びが順次選択されて、正常に動作することになる。
【００５３】
以上より、アナログメモリ４を有する遅延回路が正常に動作していない場合には、アナログメモリ４の横の並びの選択パルスは全てアナログメモリ４の横の並びを選択していない状態（low）で始まるが、メモリ横選択パルス消滅検出回路２３’から強制リセットパルスが出力されて、メモリ横選択回路６’がこの強制リセットパルスを受けて、アナログメモリ４の１番目の横の並びを選択するので、その後は正常に動作する。
【００５４】
次に、図１に示したメモリ縦選択パルス消滅検出回路２２の内部構成を説明する。図９は、このメモリ縦選択パルス消滅検出回路２２の内部構成を示す。
【００５５】
このメモリ縦選択パルス消滅検出回路２２は、ｎ個のフリップフロップ回路２２ａ〜２２ｎにより構成されたカウンタと、フリップフロップ回路２２ａ〜２２ｎの出力Ｑが全て入力される多入力のＮＡＮＤ回路２２ｐ及びインバータ２２ｓを備えていて、メモリ横選択パルス消滅検出回路２３からの出力信号（駆動パルス）２８が入力されると共に、図１のメモリ縦選択回路５からのアナログメモリ４の１番目の縦の並びを選択する選択パルス２４が入力され、この選択パルス２４がリセットパルスとしてインバータ２２ｓを介して各フリップフロップ回路２２ａ〜２２ｎのリセット端子ＸＲに取り込まれる。また、前記ＮＡＮＤ回路２２ｒの出力は、強制リセットパルス２５として図１のメモリ縦選択回路５に出力される。このメモリ縦選択パルス消滅検出回路２２の構成は、前記メモリ横選択パルス消滅検出回路２３とほぼ同じである。
【００５６】
前記メモリ縦選択パルス消滅検出回路２２のフリップフロップ回路２２ａ〜２２ｎの数も、メモリ横選択パルス消滅検出回路２３と同様に、アナログメモリ４の縦の並びの数によって決定される。即ち、ｎ個のフリップフロップ回路２２ａ〜２２ｎで構成するカウンタの周期は、前記メモリ縦選択回路５の動作周期よりも長い周期となるように、フリップフロップ回路の数をｍ、アナログメモリ４の縦の並びの数をＭとすると、フリップフロップ回路の数ｍは以下の式を満たす整数に決定される。
【００５７】
【数４】
２m＞Ｍ+１
【００５８】
例えばＭ=２０であれば、フリップフロップ回路の数は５以上であれば良い。
【００５９】
図１０はメモリ縦選択回路５の内部構成を示す。このメモリ縦選択回路５は、クロック信号と、メモリ横選択回路６の横の最後の並びを選択する選択パルスとにより制御される巡回型カウンタで構成されており、この巡回型カウンタは、ｎ個のフリップフロップ回路５ａ〜５ｎを備えて構成される。
【００６０】
ここで、アナログメモリ４の縦の並びの数が６列（Ｍ=６)の場合を例に挙げて、縦選択パルス消滅検出回路２２の動作原理について説明する。
【００６１】
図１１は、Ｍ=６のメモリ縦選択回路５’の内部構成を示す。このメモリ縦選択回路５’は、６個のフリップフロップ回路５’ａ〜５’ｆを備えた巡回型カウンタと、ＡＮＤ回路５ｐとを備える。同図において、４７はクロック入力端子、４８はリセット回路７からのリセットパルスが入力される入力端子、４９は前記メモリ縦選択パルス消滅検出回路２２のＮＡＮＤ回路２２ｒから出力される強制リセットパルス２５が入力される入力端子であって、この２つのリセットパルスはＡＮＤ回路５ｐを介して各フリップフロップ回路５ａ〜５ｆのリセット端子ＸＲに入力される。
【００６２】
また、図１１において、５０は第１のフリップフロップ回路５ａからのアナログメモリ４の１番目の縦の並びを選択する選択パルスを出力する出力端子、５１は第２のフリップフロップ回路５ｂからの２番目の縦の並びを選択する選択パルスを出力する出力端子である。同様に、５２〜５５は第３〜第６のフリップフロップ回路５ｃ〜５ｆからの３〜６番目の縦の並びを選択する選択パルスを出力する出力端子である。更に、５６は、メモリ縦選択パルス消滅検出回路２２をリセットするリセットパルスを出力する出力端子であって、１番目の縦の並びを選択する選択パルスの出力端子５０と並列接続される。５７は前記１番目の縦の並びを選択する選択パルスの出力端子５０と並列接続された出力端子であって、１番目の縦の並びを選択する選択パルスを図１のリセット回路７に出力する。５８は図４のメモリ横選択回路５の出力端子３７からのアナログメモリ４の横の最後の並びを選択する選択パルスが入力される入力端子である。
【００６３】
図１２は、アナログメモリ４の縦の並びの数が６列(Ｍ=６)の場合でのメモリ
縦選択パルス消滅検出回路２２’の内部構成を示す。前記【数４】より、フロップフロップ回路２２’ａ〜２２’ｃは３個で構成されている（ｍ=３)。５９は図５のメモリ横選択パルス消滅検出回路２３’の出力端子４６からの駆動パルスが入力される入力端子である。６０は図１１のメモリ縦選択回路５’の出力端子５６から出力されるアナログメモリ４の１番目の縦の並びを選択する選択パルス２７が入力される入力端子である。６６はＮＡＮＤ回路２２’ｒからの強制リセットパルス２５を出力する出力端子であって、そのリセットパルス２５は図１１のメモリ縦選択回路５’の入力端子４９に入力される。尚、図１２において、６１、６２、６３、６４、６５、６７は回路内の配線を示す。
【００６４】
次に、先ず、図１２のメモリ縦選択パルス消滅検出回路２２’の基本動作について説明し、その後、アナログメモリ４を有する遅延回路が正常に動作している場合と、正常動作していない場合とでのメモリ縦選択パルス消滅検出回路２２’の動作について説明する。
【００６５】
図１２のメモリ縦選択パルス消滅検出回路２２’の構成は図５に示したメモリ横選択パルス消滅検出回路２３’とほぼ同じであって、フリップフロップ回路２２’ａ〜２２’ｃで構成されたクロック信号の分周器と考えることができる。同検出回路２２’内の配線６３上ではクロック信号の１/２分周、配線６４上ではクロック信号の１/４分周、配線６５上ではクロック信号の１/８分周のパルスとなる。また、配線６１上のパルスは配線６３上のパルスの反転パルス、配線６２上のパルスは配線６４上のパルスの反転パルスとなる。
【００６６】
図１２のメモリ縦選択パルス消滅検出回路２２’では、クロック信号として図５のメモリ横選択パルス消滅検出回路２３’の出力端子４６から出力される駆動パルスが使用されており、アナログメモリ４を有する遅延回路が正常に動作している場合には、この駆動パルスの周期はアナログメモリ４の縦の１つの並びを選択している時間になる。一方、メモリ横選択回路６’が異常動作しているときは、駆動パルスはメモリ横選択パルス消滅検出回路２３’の持つ最大の周期以内のパルスになる。つまり、図５のメモリ横選択パルス消滅検出回路２３’の出力端子４６からメモリ縦選択パルス消滅検出回路２２’の入力端子５９に入力される駆動パルス２７は、図５のクロック入力端子３８のクロック信号の１/８の周期以内の時間のパルスになる。
【００６７】
メモリ縦選択パルス消滅検出回路２２’の基本動作もメモリ横選択パルス消滅検出回路２３’と同様である。メモリ横選択パルス消滅検出回路２３’と同様に、先ず、入力端子６０にリセットパルス（high)が一度入り、その後は入力端子６０にはリセットパルスが入らない状態（low)について考える。その状態での基本動作を図１３に示す。
【００６８】
図１３において、メモリ縦選択パルス消滅検出回路２２’の入力端子６０にリセットパルス(high)が入ると、その内部配線６１、６２上のパルスはhighに、内部配線６３、６４、６５上のパルスはlowに固定される。この時、出力端子６６から図１１のメモリ縦選択回路５’の入力端子４９に入力される強制リセットパルスはhighになる。次に、入力端子６０へのリセットパルスの入力が解除されると(low)、内部配線６１、６２、６３、６４、６５上のパルスは入力端子５９に入力される駆動パルス（クロック）に同期して動き出す。このリセットが解除された後の７クロック目の時に、出力端子６６の強制リセットパルスがlowになって、メモリ縦選択回路５’をリセットする。その後は、出力端子６６からは８クロック周期に１回の割合で強制リセットパルスが発生して、メモリ縦選択回路５’をリセットする。
【００６９】
以上がアナログメモリ４の縦の並びが６列（Ｍ=６)の場合のメモリ縦選択パルス消滅検出回路２２’の動作原理である。
【００７０】
次に、アナログメモリ４を有する遅延回路が正常に動作している時のメモリ縦選択パルス消滅検出回路２２’の動作について説明する。
【００７１】
図１４の動作説明図は、アナログメモリ４の横の並びが４行（Ｎ＝４）の場合での動作を示す。同図では、上から順に、図１１のメモリ縦選択回路５’のクロック入力端子４７及び図４のメモリ横選択回路６’のクロック入力端子２９に入力されるクロック信号、メモリ横選択回路６’からの１〜４番目の横の並びの選択パルス、図１１のメモリ縦選択回路５’の出力端子５０〜５５からの１〜６番目の縦の並びの選択パルス、同出力端子５６からの選択パルス（１番目の縦の並びの選択パルスと同一）、図１２のメモリ縦選択パルス消滅検出回路２２’の入力端子５９に入力される駆動パルス、メモリ縦選択パルス消滅検出回路２２’の入力端子６０に入力されるリセットパルス、同検出回路２２’の内部配線６１、６２、６５、６３、６４上のパルス、同検出回路２２’の出力端子６６からメモリ縦選択回路５’に出力される強制リセットパルスを示している。
【００７２】
既述の通り、アナログメモリ４を有する遅延回路が正常に動作していることは、アナログメモリ４の縦及び横の並びを選択するパルスが何れも存在することを意味する。アナログメモリ４の縦の選択パルスはhighの時にその縦の並びを選択し、この縦の並びの選択は横の並びを選択する周期毎に変化するので、図１１の６列（Ｍ=６）のメモリ縦選択回路５’では、１〜６番目の縦の並びの選択パルスは、各々、アナログメモリ４の横の並びを選択する周期（同図１４では４クロックに相当）に同期して、６周期に１回の割合で順番に発生する。
【００７３】
図１２に示したメモリ縦選択パルス消滅検出回路２２’は、前述の通り、アナログメモリ４の横の並びを選択する周期に同期した分周器として動作し、入力端子６０にリセットパルスが入力されない場合には、アナログメモリ４の横の並びを選択する周期の８周期に１回の割合で出力端子６６から強制リセットパルス２５を出力し、メモリ縦選択回路５’をリセットする。しかし、アナログメモリ４を有する遅延回路が正常に動作している場合には、メモリ縦選択パルス消滅検出回路２２’の入力端子６０には図１１のメモリ縦選択回路５’の出力端子５６からの１番目の縦の並びの選択パルスがリセットパルスとして入力され、このリセットパルスはアナログメモリ４の横の並びを選択する周期の６倍の時間に１回の割合で発生するので、メモリ縦選択パルス消滅検出回路２２’は、アナログメモリ４の横の並びを選択する周期の６周期に１回の割合でリセットされる。従って、アナログメモリ４を有する遅延回路が正常に動作している場合には、メモリ縦選択パルス消滅検出回路２２’の出力端子６６からは強制リセットパルス（lowレベル）は発生されることはなく、この強制リセットパルスは常にhighレベルのままである。以上の動作より、アナログメモリ４を有する遅延回路が正常に動作している場合には、メモリ縦選択回路５’がメモリ縦選択パルス消滅検出回路２２’により強制的にリセットされることはない。
【００７４】
次に、アナログメモリ４を有する遅延回路が電源投入時等に正常に動作していない場合のメモリ縦選択パルス消滅検出回路２２’の動作について説明する。
【００７５】
図１５は、アナログメモリ４の横の並びが４行（Ｎ＝４）の場合において遅延回路が正常に動作せず、メモリ横選択回路６’及びメモリ縦選択回路５’が各々発生する選択パルスが存在していないときの動作説明を示す。
【００７６】
アナログメモリ４を有する遅延回路が正常に動作していないことは、アナログメモリ４の縦及び横の並びの選択パルスが存在しないことを意味する。このため、メモリ横選択回路６’においては、１〜４番目の横の並びの選択パルスは全てアナログメモリ４の横の並びを選択していない状態（lowの状態）で始まることになる。同様に、図１１のメモリ縦選択回路５’においては、１〜６番目の縦の並びの選択パルスは全てアナログメモリ４の縦の並びを選択していない状態（lowの状態）で始まることになる。この場合、アナログメモリ４の横の並びについては、図７で説明したように、メモリ横選択パルス消滅検出回路２３’によりメモリ横選択回路６’がリセットされるので、横の並びの１列のみが順次選択されるようになる。
【００７７】
一方、縦の並びの選択について、図１２のメモリ縦選択パルス消滅検出回路２２’は、前述のようにアナログメモリ４の横の並びを選択する周期に同期した分周器として動作し、その入力端子６０にリセットパルスが入力されない場合には、入力端子５９に入力される駆動パルスの周期、つまり、アナログメモリ４の横の並びを選択する周期の８倍の時間に１回の割合で出力端子６６から強制リセットパルス２５を出力して、メモリ縦選択回路５’をリセットする。アナログメモリ４を有する遅延回路が正常に動作していない場合、メモリ縦選択パルス消滅検出回路２２’の入力端子６０に入力される信号、即ち、図１１のメモリ縦選択回路５’の出力端子５６からのリセットパルス（１番目の縦の並びの選択パルス）は発生しない。このため、メモリ縦選択パルス消滅検出回路２２’は、自身の周期、即ち、アナログメモリ４の横の並びを選択する周期の８倍の時間以内に出力端子６６から強制リセットパルスを出力して、メモリ縦選択回路５’を強制的にリセットすることになる。このメモリ縦選択回路５’の強制リセットにより、メモリ縦選択回路５’は出力端子５０からアナログメモリ４の１番目の縦の並びの選択パルスを出力して、アナログメモリ４の１番目の縦の並びが選択されるので、その後は正常に動作して、メモリ縦選択回路５’の出力端子５０〜５５の選択パルスが順次周期的に発生することになる。
【００７８】
以上より、アナログメモリ４を有する遅延回路が正常に動作していない場合には、アナログメモリ４の縦の並びの選択パルスは全てアナログメモリ４の縦の並びを選択していない状態（lowレベル）で始まるが、メモリ縦選択パルス消滅検出回路２２’から強制リセットパルスがメモリ縦選択回路５’に出力されるので、メモリ縦選択回路５’がアナログメモリ４の１番目の縦の並びを選択して、その後は正常に動作する。
【００７９】
【発明の効果】
以上説明したように、請求項１〜４記載の発明の半導体集積回路によれば、電源投入時や不測の場合に、アナログメモリの縦の並び又は横の並びでメモリセルが選択されず、選択されるメモリセルが存在しなくなった場合であっても、自動的に１個のメモリセルのみを強制的に選択して、正常動作へ移行することができる効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の実施の形態であるアナログメモリを有する遅延回路の全体構成を示す図である。
【図２】同遅延回路に備えるメモリ横選択パルス消滅検出回路の内部構成を示す図である。
【図３】同遅延回路に備えるメモリ横選択回路の内部構成を示す図である。
【図４】同遅延回路に備えるアナログメモリの横の行が６行である場合のメモリ横選択回路の内部構成を示す図である。
【図５】同遅延回路に備えるアナログメモリの横の行が６行である場合のメモリ横選択パルス消滅検出回路の構成を示す図である。
【図６】同遅延回路の正常動作の場合のメモリ横選択回路及びメモリ横選択パルス消滅検出回路の各ノードのパルス波形の変化を示す図である。
【図７】同遅延回路の異常動作の場合のメモリ横選択回路及びメモリ横選択パルス消滅検出回路の各ノードのパルス波形の変化を示す図である。
【図８】同遅延回路に備えるメモリ横選択パルス消滅検出回路の基本動作を説明する図である。
【図９】同遅延回路に備えるメモリ縦選択パルス消滅検出回路の内部構成を示す図である。
【図１０】同遅延回路に備えるメモリ縦選択回路の内部構成を示す図である。
【図１１】同遅延回路に備えるアナログメモリの縦の列が６行である場合のメモリ縦選択回路の内部構成を示す図である。
【図１２】同遅延回路に備えるアナログメモリの縦の列が６行である場合のメモリ縦選択パルス消滅検出回路の内部構成を示す図である。
【図１３】同遅延回路に備えるメモリ縦選択パルス消滅検出回路の基本動作を説明する図である。
【図１４】同遅延回路の正常動作の場合のメモリ縦選択回路及びメモリ縦選択パルス消滅検出回路の各ノードのパルス波形の変化を示す図である。
【図１５】同遅延回路の異常動作の場合のメモリ縦選択回路及びメモリ縦選択パルス消滅検出回路の各ノードのパルス波形の変化を示す図である。
【図１６】従来のアナログメモリを有する遅延回路の基本構成を示す図である。
【図１７】アナログメモリを有する遅延回路においてメモリセルの選択順序を説明する図である。
【図１８】アナログメモリを有する遅延回路において最後のメモリセルを選択した後に最初のメモリセルを選択する場合の説明図である。
【符号の説明】
１            書き込み用アンプ
２               読み出し用アンプ
３               メモリセル
４               アナログメモリ
５、５’         メモリ縦選択回路
６、６’         メモリ横選択回路
７               リセット回路
８               メモリ信号ライン選択回路
２２、２２’     メモリ縦選択パルス消滅検出回路
２２ａ〜２２ｎ   カウンタ
２３、２３’     メモリ横選択パルス消滅検出回路
２３ａ〜２３ｎ   フリップフロップ回路（カウンタ）
２３ｐ           ＮＡＮＤ回路
２５、２７       強制リセットパルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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