(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に画定された、メモリセル領域とロジック領域と、
前記メモリセル領域上に形成されたゲート電極を含むワードラインと、
前記ロジック領域上に形成された相補型トランジスタのゲート電極と、
前記メモリセル領域のワードラインの上面と、前記ロジック領域のゲート電極の側壁に形成された第１の絶縁層と、
前記メモリセル領域のワードラインの側壁と前記ロジック領域のゲート電極を覆うように形成された第２の絶縁層と、
を有する半導体装置。
【請求項２】
前記メモリセル領域のワードラインの両側に形成された一対のソース／ドレイン層と、
前記一対のソース／ドレイン層と電気的に接続するようにそれぞれ形成された一対の導電層と、
を有し、
前記導電層と前記ワードラインとはワードライン側壁上の前記第２の絶縁層によって電気的に分離されている請求項１記載の半導体装置。
【請求項３】
半導体基板と，
前記半導体基板に画定された、メモリセル領域とロジック領域と、
前記メモリセル領域上に形成されたゲート電極を含むワードラインと、
前記ロジック領域上に形成された相補型トランジスタのゲート電極と，
前記メモリセル領域のワードライン上に前記ワードラインと実質的に同一パターンで形成され、前記ワードラインの側壁上には配置されない第１の絶縁層と、
前記ロジック領域のゲート電極の側壁上に形成され、上面上には配置されない第２の絶縁層と、
前記ロジック領域のゲート電極を覆って形成された第３の絶縁層と、
前記ワードラインの側壁を覆い、前記ロジック領域のゲート電極を覆う第４の絶縁膜と、
を有し、
前記第１の絶縁層の厚さは、前記第２の絶縁層と前記第３の絶縁層を加えた厚さに等しく、
前記第２、第３、第４の絶縁膜が前記メモリ領域のワードライン側壁上、前記ロジック領域のゲート電極側壁上で異なる構成のサイドウォールを形成する半導体装置。
【請求項４】
半導体基板と、
前記半導体基板に画定された、メモリセル領域とロジック領域と、
前記メモリセル領域上に形成されたゲート電極を含むワードラインと、
前記ロジック領域上に形成された相補型トランジスタのゲート電極と、
前記ロジック領域のゲート電極の側壁上に形成され、シリコン酸化膜で形成された第１のサイドウォールと、
前記ロジック領域のゲート電極、サイドウォールを覆って形成されると共に、前記メモリセル領域のワードラインの上面上に形成され、側壁上には形成されないシリコン窒化膜のキャップ層と、
前記メモリセル領域のワードラインの側壁上のみに形成され、シリコン窒化膜で形成された第２のサイドウォールと、
を有する半導体装置。
【請求項５】
半導体基板上の第１の領域と第２の領域にゲート絶縁膜を介してそれぞれ第１の導電膜を形成する工程と、
前記第１の導電膜を選択的に除去して、第１の領域には第１のＭＩＳトランジスタのゲート電極を形成し、前記第２の領域には全面を覆う導電パターンを形成する工程と、
前記ゲート電極、導電パターンを覆って、前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第２の領域をマスクして前記第１の領域に露出した前記第１の絶縁膜を異方性エッチングして前記第１のＭＩＳトランジスタのゲート電極の側壁に前記第１の絶縁膜からなる側壁絶縁膜を形成する工程と、
前記第１の領域において、不純物を導入して前記第１のＭＩＳトランジスタのゲート電極に不純物をドープすると共にソース／ドレイン拡散層を形成する工程と、
前記第２の領域において、前記第１の絶縁膜と前記第１の導電膜を選択的に除去して、前記第２の領域に第２のＭＩＳトランジスタのゲート電極となる積層パターンを形成する工程と、
前記第２の領域において、前記積層パターンをマスクとして不純物を導入して前記第２のＭＩＳトランジスタのソース／ドレイン拡散層を形成する工程と、
前記第１の領域と第２の領域を含む半導体基板上に第２の絶縁膜を形成する工程と、
前記第１の領域をマスクして、前記第２の領域の第２の絶縁膜を異方性エッチングして前記積層パターンの側壁に前記第２の絶縁膜からなる側壁絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項６】
(a)半導体基板上の第１の領域と第２の領域にゲート絶縁膜を介して第１の導電膜を形成する工程と、
(b)前記第１の導電膜を選択的に除去して、前記第１の領域には第１のＭＩＳトランジスタのゲート電極を形成し、前記第２の領域には全面を覆う導電パターンを形成する工程と、
(c)前記ゲート電極、導電パターンを覆って半導体基板上にシリコン酸化膜を形成し、異方性エッチングして前記第１のＭＩＳトランジスタのゲート電極の側壁にシリコン酸化膜からなる第１のサイドウォールを形成する工程と、
(d)前記第１のＭＩＳトランジスタのゲート電極を備えた前記第１の領域、前記第２の領域の全面を覆う導電パターンに不純物を導入して前記第１のＭＩＳトランジスタのソース／ドレイン拡散層を形成するとともに、前記ゲート電極および前記導電パターン中に不純物を導入する工程と、
(ｅ)前記第１の領域と第２の領域を含む半導体基板上にシリコン窒化膜を形成する工程と、
(ｆ)前記第２の領域において、前記シリコン窒化膜と前記導電パターンを選択的に除去して、前記第２の領域に第２のＭＩＳトランジスタのゲート電極となる積層パターンを形成する工程と、
(ｇ)前記積層パターンをマスクとして前記第２の領域に不純物を導入して前記第２のＭＩＳトランジスタのソース／ドレイン拡散層を形成する工程と、
(ｈ)前記第１の領域と第２の領域を含む半導体基板上にシリコン窒化膜を形成する工程と、
(ｉ)前記シリコン窒化膜を異方性エッチングして前記積層パターンの側壁上にシリコン窒化膜からなる第２のサイドウォールを形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄoｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とロジックとを混載したデバイスの構造およびその製造方法に関する。
【０００２】
【従来の技術】
図２９〜３８は従来技術にかかるＤＲＡＭとロジック混載デバイスの製造方法を説明する図である。
【０００３】
各図中で右側がロジック領域内のＣＭＯＳトランジスタ領域を、左側がＤＲＡＭのメモリセル領域を示している。
【０００４】
はじめに、図２９（Ａ）に示すようにシリコン基板１０１上に周知の素子分離技術、たとえばシャロートレンチアイソレーション（ＳＴＩ：Ｓｈａ１１ｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏ１ａｔｉｏｎ）技術を用いて素子分離領域１０２を形成し、素子形成領域を分離する。
【０００５】
なお、ｐチャネルトランジスタ領域にはｎウェルが、ｎチャネルトランジスタ領域やメモリセル領域にはｐウェルが必要に応じて形成されている。また、素子形成領域間のリークを防止するためのチャネルストップ層やＶｔｈを制御するためのチャネルドープ層も形成される。ロジック領域のｐウェル、ｎウェル、およびメモリセル領域のｐウェルを別個のイオン注入で形成すると，計３枚のマスク（レジストパターン）が必要である。トリプルウェルとすると、計４枚のマスクが必要である。
【０００６】
次に、図２９（Ｂ）に示すように素子形成領域上にゲート酸化膜Ｇoｘを熱酸化法で形成し、その上にアモルファスシリコン層１０３を形成する。ｎチャネルトランジスタ領域とメモリセル領域を露出するレジストパターン１０４をアモルファスシリコン層１０３上に形成し、砒素またはリンをイオン注入し、ｎチャネルトランジスタ領域とメモリセル領域のアモルファスシリコン層１０３をｎ型アモルファスシリコン層１０３ａにする。なお、以後の図面においては、ゲート酸化膜Ｇｏｘの図示を省略する。
【０００７】
図３０（Ａ）に示すようにレジストパターン１０４を除去後、あらたにｐチャネルトランジスタ領域を露出するレジストパターン１０５を形成し、ボロンまたはフッ化ボロンをイオン注入して、ｐチャネル領域上のアモルファスシリコン層１０３をｐ型アモルファスシリコン層１０３ｂにする。
【０００８】
このように、ｎチャネルトランジスタ領域のゲートとなるシリコン層にｎ型不純物を導入し、ｐチャネルトランジスタ領域のゲートなるシリコン層にｐ型不純物を導入するのは、仕事関数差を利用して表面チャネル型のトランジスタを形成することにより、ショートチャネル効果に対して強くするためである。この構造を作るためには，２枚のマスク（レジストパターン）が必要である。
【０００９】
図３０（Ｂ）に示すようにレジスト１０５を除去後にタングステンシリサイド（ＷＳｉ）層１０６、シリコン窒化膜１０７をＣＶＤ（化学気相成長）法で順次形成し、周知のフォトリソグラフィ法を用いてゲート電極形状にパターニングする。なお、メモリセル領域のゲート電極はワードラインとしても機能する。
【００１０】
図３１（Ａ）に示すようにｐチャネルトランジスタ領域上を露出するレジスト１０８を形成し、基板中にボロンをイオン注入してｐチャネルトランジスタの低濃度拡散層（ＬＤＤ（Ｌｉｇｈｔ１ｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域、ｐ-型不純物拡散層）１０９を形成する。
【００１１】
図３１（Ｂ）に示すようにレジスト１０８を除去後、ロジック領域のｎチャネルトランジスタ領域上を露出するレジスト１１０を形成し、基板中にリンをイオン注入してｎチャネルトランジスタの低濃度拡散層（ＬＤＤ領域、ｎ-型不純物拡散層）１１１を形成する。
【００１２】
図３２（Ａ）に示すようにレジスト１１０を除去後、メモリセル領域上を露出するレジスト１１２を形成し、基板中にリンをイオン注入してメモリセル領域のトランジスタのｎ型不純物拡散層１１３（ソース／ドレイン層）を形成する。
【００１３】
次に、図３２（Ｂ）に示すようにレジスト１１２を除去後、シリコン窒化膜１１４を形成したあとでメモリセル領域をレジスト１１５で覆い、ＣＭＯＳ領域の窒化膜を選択的に異方性エッチングする。平坦膜上の窒化膜を除去し、ＣＭＯＳ領域のｎチャネルおよびｐチャネルトランジスタのゲート電極の両脇にサイドウォール１１４ａを形成する。
【００１４】
このとき、メモリセル領域のソース／ドレイン層上はシリコン窒化膜に覆われた状態のままとなる。
【００１５】
次に、図３１（Ａ）、（Ｂ）の工程同様、別個のレジストパターンを用いて、図３３に示すようにｐチャネルトランジスタ領域にボロンを、ｎチャネルトランジスタ領域に砒素を高濃度にイオン注入し、それぞれソース／ドレイン層（ｐ+型不純物拡散層１１６，ｎ+型不純物拡散層１１７）を形成する。その後マスクに用いたレジストは除去する。
【００１６】
次に、半導体基板表面上にコバルト（Ｃｏ）膜をスパッタ法で形成し、熱処理を施すことで露出したシリコン表面と反応させる。つづいて未反応のコバルト膜を除去する。このようにして、ＣＭＯＳ領域のソース／ドレイン層１１６，１１７の上にコバルトシリサイド層１１８を形成する。このように、露出したシリコン層と金属層とを反応させてシリサイド層を形成し、未反応の金属層を除去することでシリコン領域上のみにシリサイド層を形成する工程をサリサイド（ｓａ１ｉｃｉｄｅ，ｓｅ１ｆ−ａ１ｉｇｎｅｄ  ｓｉ１ｉｃｉｄｅ）工程と呼ぶ。
【００１７】
図３４に示すようにＢＰＳＧ層１１９をＣＶＤ法で形成したあと、ＣＭＰ（ｃｈｅｍｉｃａ１  ｍｅｃｈａｎｉｃａ１  ｐｏ１ｉｓｈｉｎｇ）法などを用いて表面を平坦化する。つづいて周知のフォトリソグラフィ法を用いてメモリセル領域上のソース／ドレイン層１１３上にコンタクトホール１２０を形成する。このとき、窒化膜がエッチングされにくい条件でＢＰＳＧをエッチングし、露出した窒化膜を異方性エッチングしてソース／ドレイン層１１３表面を露出する。
【００１８】
ワードドラインであるトランジスタ電極の側壁に窒化膜のサイドウォール１１４ｂが形成されているので、サイドウォール１１４ｂに自己整合的にコンタクトホール１２０を形成することができる。なお、このように配線層の側壁絶縁膜を利用してコンタクトホールを形成するプロセスを一般的にＳＡＣ（ｓｅ１ｆ−ａ１ｉｇｎｅｄ  ｃｏｎｔａｃｔ）法と呼ぶ。
【００１９】
図３５に示すようにコンタクトホール１２０を埋め戻すように、ＢＰＳＧ層１１９上にシリコン膜を形成する。その後、ＣＭＰ法などを用いて表面を平坦化するとともにコンタクトホール外のシリコン膜を除去してコンタクトホール１２０内のみにシリコン層を残し、シリコンプラグ１２１を形成する。つづいてＢＰＳＧ層１２２を形成し、レジストパターンを用いてビットラインと接続するシリコンプラグ１２１上にコンタクトホールを形成する。コンタクトホールを介してシリコンプラグ１２１と接続されるビットライン１２３をタングステン等で形成する。
【００２０】
図３６に示すようにＢＰＳＧ層１２４を形成し、表面を平坦化する。ビット線と接続されたプラグ１２１両側のシリコンプラグ１２１上に蓄積電極がコンタクトするためのコンタクトホールを形成する。つづいて蓄積電極１２５、キャパシタ絶縁膜１３０、対向電極１２６の形成を行う。
【００２１】
図３７に示すようにキャパシタ上にＢＰＳＧ層１２７を形成したあと、ＣＭＯＳ領域のソース／ドレイン層１１６、１１７にコンタクトするコンタクトホールを形成する。ＢＰＳＧ層１２７上に，コンタクトホールを介してソース／ドレイン層１１６、１１７に接続されるＡ１配線層１２８を形成する。ＢＰＳＧ層１２７上に、コンタクトホールを介してソース／ドレイン層１１６、１１７に接続される。
【００２２】
以下、周知の方法でパシシベーション膜やボンディング用の窓開け等を行って、ＣＭＯＳロジック−メモリ混載デバイスが完成する。
【００２３】
上記従来例のプロセスでは以下に述べるような問題があった。
【００２４】
第１に、メモリセル面積を減少するためにセル領域ではＳＡＣを用いる必要があり、高性能トランジスタを実現するためにロジック領域のＣＭＯＳ構造はｎチャネルトランジスタ、ｐチャネルトランジスタとも表面チャネル型にするとともに、電極を低抵抗化しておく必要がある。
【００２５】
このため、工程数が増大し、図２９（Ｂ）のゲート電極のドープ工程から図３４のメモリセル工程のソース／ドレイン上のコンタクトホール形成工程までに、１０回のフォトリソ工程が必要とされた。ウェル形成を加えれば、１３回のフォトリソ工程が必要であった。
【００２６】
第２に、最上層のＡ１層でロジック領域のソース／ドレイン層にコンタクトを形成する場合に、同時にメモリセル領域やロジック領域のゲート電極とのコンタクトホールを形成することが技術的に難しかった。
【００２７】
図３８はこの問題を説明するための図である。左側がメモリセル領域でのゲート電極とＡ１配線のコンタクト部、中央がロジック領域のゲート電極とＡ１配線のコンタクト部、右側がロジック領域のｎチャネルトランジスタ領域のソース／ドレインとＡ１配線のコンタクト部である。メモリセル領域のＡｌ配線は、たとえば下層のワードラインとコンタクトを形成し、Ａｌ配線の裏打ち（ストラップ）ワードラインを構成する。
【００２８】
図を見れば分かるように、右側のロジック領域のソース／ドレインコンタクト部では、ＢＰＳＧ膜１２７，１２４，１２２，１１９をエッチング除去してコンタクトホールを形成するのに対して、中央のロジック領域のゲート電極コンタクト部では、ＢＰＳＧ膜１２７，１２４，１２２，１１９の他にシリコン窒化膜１０７もエッチング除去しなければならない。また、左側のメモリセル領域のゲート電極コンタクト部では、これらに加えてシリコン窒化膜１１４もエッチングしなければならない。
【００２９】
これらのコンタクトホールを一度に開けようとすると窒化膜１１４あるいは１０７をエッチングしている間にロジック領域のソース／ドレイン上のＢＰＳＧが全てエッチングされてしまい、シリサイド層１１８およびソース／ドレイン層１１７を突き抜けて基板１０１までコンタクトホールが達してしまう。コンタクトホールの一部がＳＴＩ上に形成された場合には、ＳＴＩ部のＳｉＯ2膜が深くエッチングされてしまい、活性領域側面が露出し、当該部分を通じて、ソース／ドレイン下のウェルを短絡したり、リーク電流が増大してしまう。このため、これらのコンタクトホールを一度に開けることができなかった。このため、さらにフォトリソ工程を増やす必要があった。
【００３０】
第３に、ゲート電極、特にロジック領域のゲート電極の側壁にシリコン窒化膜が直接接触する構造になっているため、ホットキャリアにともなう特性劣化を引き起こしやすくなり、また、窒化膜中の水素（Ｈ）の影響でｐチャネルトランジスタ領域のゲート電極に注入されたボロンがゲート絶縁膜中に侵入し、トランジスタのしきい値電圧（Ｖｔｈ）を変動させる原因となり、トランジスタ特性をばらつかせて歩留りの低下につながった。
【００３１】
【発明が解決しようとする課題】
本発明の目的は、製造工程が簡単で、歩留りを向上できる新たなロジック・メモリ混載デバイス技術を提案することである。
【００３２】
【課題を解決するための手段】
本発明の第１の観点によれば、
半導体基板と、
前記半導体基板に画定された、メモリセル領域とロジック領域と、
前記メモリセル領域上に形成されたゲート電極を含むワードラインと、
前記ロジック領域上に形成された相補型トランジスタのゲート電極と、
前記メモリセル領域のワードラインの上面と、前記ロジック領域のゲート電極の側壁に形成された第１の絶縁層と、
前記メモリセル領域のワードラインの側壁と前記ロジック領域のゲート電極を覆うように形成された第２の絶縁層と、
を有する半導体装置が提供される。
【００３３】
上記のような構成にすることにより、ロジック領域のトランジスタを形成したあとにメモリセルにおいて必要なＳＡＣ用のエッチング保護膜およびワードラインを形成することができ、ロジック領域のソース／ドレインとゲート電極への不純物ドーピングを同時に行うことが可能となり、全体としてマスク工程を削減することができる。
【００３４】
本発明の第２の観点によれば、
半導体基板と、
前記半導体基板に画定された、メモリセル領域とロジック領域と、
前記メモリセル領域上に形成されたゲート電極を含むワードラインと、
前記ロジック領域上に形成された相補型トランジスタのゲート電極と、
前記ロジック領域のゲート電極の側壁上に形成され、シリコン酸化膜で形成された第１のサイドウォールと、
前記ロジック領域のゲート電極、サイドウォールを覆って形成されると共に、前記メモリセル領域のワードラインの上面上に形成され、側壁上には形成されないシリコン窒化膜のキャップ層と、
前記メモリセル領域のワードラインの側壁上のみに形成され、シリコン窒化膜で形成された第２のサイドウォールと、
を有する半導体装置が提供される。
【００３５】
メモリセル領域ではＳＡＣ用にワードラインの側壁をシリコン窒化膜で形成しながら、ロジック領域のゲート電極のサイドウォールをシリコン酸化膜で形成することができ、シリコン窒化膜がロジック領域のゲート電極の側壁に直接接触する構造により生じた、ホットキャリアにともなう特性劣化やｐチャネルトランジスタ領域のゲート電極に注入されたボロンがゲート絶縁膜中に侵入し、トランジスタのしきい値電圧（Ｖｔｈ）を変動させるなどのトランジスタ特性をばらつかせる悪影響を防ぐことができる。
【００３６】
本発明の第３の観点によれば、
半導体基板と，
前記半導体基板に画定された、メモリセル領域とロジック領域と、
前記メモリセル領域上に形成されたゲート電極を含むワードラインと、
前記ロジック領域上に形成された相補型トランジスタのゲート電極と，
前記メモリセル領域のワードライン上に前記ワードラインと実質的に同一パターンで形成され、前記ワードラインの側壁上には配置されない第１の絶縁層と、
前記ロジック領域のゲート電極の側壁上に形成され、上面上には配置されない第２の絶縁層と、
前記ロジック領域のゲート電極を覆って形成された第３の絶縁層と、
前記ワードラインの側壁を覆い、前記ロジック領域のゲート電極を覆う第４の絶縁膜と、
を有し、
前記第１の絶縁層の厚さは、前記第２の絶縁層と前記第３の絶縁層を加えた厚さに等しく、
前記第２、第３、第４の絶縁膜が前記メモリ領域のワードライン側壁上、前記ロジック領域のゲート電極側壁上で異なる構成のサイドウォールを形成する半導体装置が提供される。
【００３７】
本発明の第４の観点によれば、
半導体基板上の第１の領域と第２の領域にゲート絶縁膜を介してそれぞれ第１の導電膜を形成する工程と、
前記第１の導電膜を選択的に除去して、第１の領域には第１のＭＩＳトランジスタのゲート電極を形成し、前記第２の領域には全面を覆う導電パターンを形成する工程と、
前記ゲート電極、導電パターンを覆って、前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第２の領域をマスクして前記第１の領域に露出した前記第１の絶縁膜を異方性エッチングして前記第１のＭＩＳトランジスタのゲート電極の側壁に前記第１の絶縁膜からなる側壁絶縁膜を形成する工程と、
前記第１の領域において、不純物を導入して前記第１のＭＩＳトランジスタのゲート電極に不純物をドープすると共にソース／ドレイン拡散層を形成する工程と、
前記第２の領域において、前記第１の絶縁膜と前記第１の導電膜を選択的に除去して、前記第２の領域に第２のＭＩＳトランジスタのゲート電極となる積層パターンを形成する工程と、
前記第２の領域において、前記積層パターンをマスクとして不純物を導入して前記第２のＭＩＳトランジスタのソース／ドレイン拡散層を形成する工程と、
前記第１の領域と第２の領域を含む半導体基板上に第２の絶縁膜を形成する工程と、
前記第１の領域をマスクして、前記第２の領域の第２の絶縁膜を異方性エッチングして前記積層パターンの側壁に前記第２の絶縁膜からなる側壁絶縁膜を形成する工程と、
を含む半導体装置の製造方法が提供される。
【００３８】
本発明の第５の観点によれば、
(a)半導体基板上の第１の領域と第２の領域にゲート絶縁膜を介して第１の導電膜を形成する工程と、
(b)前記第１の導電膜を選択的に除去して、前記第１の領域には第１のＭＩＳトランジスタのゲート電極を形成し、前記第２の領域には全面を覆う導電パターンを形成する工程と、
(c)前記ゲート電極、導電パターンを覆って半導体基板上にシリコン酸化膜を形成し、異方性エッチングして前記第１のＭＩＳトランジスタのゲート電極の側壁にシリコン酸化膜からなる第１のサイドウォールを形成する工程と、
(d)前記第１のＭＩＳトランジスタのゲート電極を備えた前記第１の領域、前記第２の領域の全面を覆う導電パターンに不純物を導入して前記第１のＭＩＳトランジスタのソース／ドレイン拡散層を形成するとともに、前記ゲート電極および前記導電パターン中に不純物を導入する工程と、
(ｅ)前記第１の領域と第２の領域を含む半導体基板上にシリコン窒化膜を形成する工程と、
(ｆ)前記第２の領域において、前記シリコン窒化膜と前記導電パターンを選択的に除去して、前記第２の領域に第２のＭＩＳトランジスタのゲート電極となる積層パターンを形成する工程と、
(ｇ)前記積層パターンをマスクとして前記第２の領域に不純物を導入して前記第２のＭＩＳトランジスタのソース／ドレイン拡散層を形成する工程と、
(ｈ)前記第１の領域と第２の領域を含む半導体基板上にシリコン窒化膜を形成する工程と、
(ｉ)前記シリコン窒化膜を異方性エッチングして前記積層パターンの側壁上にシリコン窒化膜からなる第２のサイドウォールを形成する工程と、
を含む半導体装置の製造方法が提供される。
【００３９】
【発明の実施例】
以下、各実施例について説明をする。なお、各図中で特に記載をしていないものは、右側がロジツク領域を示すＣＭＯＳトランジスタ領域を、左側がＤＲＡＭのメモリセル内の構造を示すセル領域を示している。
【００４０】
［第１の実施例］
はじめに、図１（Ａ）に示すようにシリコン基板１１上に周知のシャロートレンチアイソレーション技術を用いて素子分離領域１２を形成し、素子形成領域を分離する。また、ｐチャネルトランジスタ領域にはｎウェルが、ｎチャネルトランジスタ領域やメモリセル領域にはｐウェルが必要に応じて形成され、素子形成領域間のリークを防止するためのチャネルストップ層やＶｔｈを制御するためのチャネルドープ層も必要に応じて形成される。
【００４１】
次に、図１（Ｂ）に示すように素子形成領域上にゲート酸化膜Ｇｏｘを熱酸化法で形成し、つづいてアモルファスシリコン層１３を１５０ｎｍ形成する。メモリセル領域を露出するフォトレジスト層１４をアモルファスシリコン層１３上に形成する。このレジスト層１４をマスクとしてリンをたとえば３０ＫｅＶの加速エネルギーで１×１０16ｃｍ一2イオン注入して、メモリセル領域上のアモルファスシリコン層１３をｎ型アモルファスシリコン層１３ａにする。その後、フォトレジスト層１４を除去する。このアモルファスシリコン層１３ａは以降の熱処理工程により結晶化するとともにリンイオンが活性化し、低抵抗のｎ型ポリシリコン層となる。
【００４２】
図２（Ａ）に示すように周知のフォトリソ技術を用い、アモルファスシリコン層１３をパターニングしてロジック領域にＣＭＯＳのゲート電極１３ｂをそれぞれ形成する。つづいて８００℃のドライ酸化を行って３ｎｍの酸化膜をｎ型シリコン層１３ａ、ゲート電極１３ｂの側壁などに形成する。この酸化膜はゲート電極端部のエッチングにさらされたゲート酸化膜の耐圧を改善する目的で形成されるものであり、ゲート電極のエッチング条件を最適化する等などにより省略することも可能である。
【００４３】
次に、図２（Ｂ）に示すようにｐチャネルトランジスタ領域を露出する様にレジスト１５を形成し、これをマスクとしてボロン（Ｂ）を５ＫｅＶの加速エネルギーで３×１０14ｃｍ-2イオン注入して、ｐチャネルトランジスタ領域上のゲート電極１３ｂの両側にＬＤＤトランジスタの低濃度拡散層（ｐ一型不純物拡散層）１６を形成する。その後レジスト層１５を除去する。
【００４４】
次に、図３（Ａ）に示すようにｎチャネルトランジスタ領域を露出する様にレジスト層１７を形成し、これをマスクとして砒素（Ａｓ）を１０ＫｅＶで１×１０14ｃｍ-2イオン注入して、ｎチャネルトランジスタ領域のゲート電極１３ｂの両側にＬＤＤトランジスタの低濃度層（ｎ-型不純物拡散層）１８を形成する。このときレジスト層１７はメモリセル領域を必ずしも覆わなくても構わないが、後工程のロジック領域の高濃度のｎチャネルソース／ドレイン層を形成するためのマスタパターンと統一させるほうが必要なマスクパターン数を増加させないため好ましい。その後、レジスト層１７を除去する。
【００４５】
次に、図３（Ｂ）に示すように、ＣＶＤ法によりシリコン窒化膜１９を６０ｎｍ成長する。つづいてロジック領域を露出する様にレジスト層２０を形成し、露出した窒化膜１９を異方性エッチングする。平坦面上に露出した窒化膜１９が除去され、ロジック領域のＣＭＯＳゲート電極であるシリコン層１３ｂの側壁にシリコン窒化膜サイドウォール１９ａが形成される。その後、レジスト層２０は除去する。
【００４６】
図４（Ａ）に示すように、ｐチャネルトランジスタ領域が露出するようにレジスト層２１を形成し、これをマスクとしてボロンを５ＫｅＶで５×１０15ｃｍ-2イオン注入してｐチャネルトランジスタ領域に高濃度ソース／ドレイン拡散層（ｐ+型不純物拡散層）２２を形成する。その後レジスト層２１は除去する。このとき、ゲート電極１３ｂにもボロンがドープされるため、ｐチャネルトランジスタの電極もｐ型シリコン層のゲート電極１３ｃとなる。
【００４７】
ゲート電極のドープとソース／ドレイン拡散層の形成とを１回のフォトリソ工程で行えるため、従来技術にくらべて工程を短縮することができる。なお、このときのマスクパターンをｐチャネル低濃度拡散層形成時に用いたマスクと同じにすることで、必要なマスクパターン数を減らすことが可能となる。
【００４８】
図４（Ｂ）に示すようにｎチャネルトランジスタ領域が露出するようにレジスト層２３を形成し、これをマスクとしてリンを１０ＫｅＶで４×１０15ｃｍ-2イオン注入してｎチャネルトランジスタ領域に高濃度ソース／ドレイン拡散層（ｎ+不純物拡散層）２４を形成する。その後、レジスト層２３を除去する。このとき、ゲート電極１３ｂにもリンがドープされるため、ｎチャネルトランジスタのゲート電極もｎ型シリコン層のゲート電極１３ｄとなる。このとき用いるマスクパターンをｎチャネルＬＤＤ層形成時に用いたマスクパターンと同じにすることで必要なマスクパターン数を減らすことが可能となる。
【００４９】
なお、ｎチャネルトランジスタのゲート電極はメモリセル領域のゲート電極と同じくｎ型不純物をドープして用いるため、従来技術と同様、メモリセル領域のシリコン層にドープするとき同時にｎチャネルトランジスタにドープしても良い。このようなマスタパターンを用いる場合には、図１（Ｂ）に記載したメモリセル領域のシリコン層のドープのマスクパターンと、図３（Ａ）に記載したｎチャネルトランジスタのＬＤＤ層形成時のマスクパターンと、図４（Ｂ）に記載したｎチャネルトランジスタのゲート電極およびソース／ドレイン層形成時のマスクパターンとを統一することができる。従って、さらにマスクパターン数を減らすことが可能である。
【００５０】
次に、１０００℃１０秒の熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａ１  Ａｎｎｅａ１）を行うことで、イオン注入層の結晶の回復を行うとともに、打ち込まれたイオンの活性化を行う。なお、このような活性化の熱処理は、必要に応じて各イオン注入ごとに行っても良い。つづいて、ロジック領域のソース／ドレイン層であるｐ+型不純物拡散層２２、ｎ+型不純物拡散層２４やゲート電極１３ｃ，１３ｄの表面のシリコン酸化膜を除去する。
【００５１】
図５（ａ）に示すように、コバルト（Ｃｏ）層１０ｎｍと窒化チタン（ＴｉＮ）層３０ｎｍをスパッタ法を用いて順に形成し、窒素雰囲気中で５００℃３０秒のＲＴＡ処理を行い、ロジック領域のｐ+型不純物拡散層２２、ｎ+型不純物拡散層２４やゲート電極１３ｃ、１３ｄ上の露出したシリコンとコバルトを反応させてコバルトシリサイド層２５を形成する。つづいて窒化チタン層と未反応のコバルト層を王水を用いて除去する。ソース／ドレイン層上とゲート電極上に選択的にコバルトシリサイド層２５が形成される。なお、ここで窒化チタン層をコバルト層の上に形成するのは、シリサイド化反応を均一に行うためである。
【００５２】
なお、シリサイドを形成する材料はコバルトにかぎらず、チタン、タングステン、モリブデン、プラチナなどを用いても良い。特に、チタン、タングステン、モリブデンを用いた場合には、後工程のドライエッチングが容易になるという利点がある。
【００５３】
図５（Ｂ）に示すように、ロードロック方式を用いたＣＶＤ炉でプラズマＣＶＤ法にてシリコン窒化膜２６を２０ｎｍ成長し、周知のフォトリソ技術を用いてメモリセル領域の窒化膜２６、１９、ｎ型シリコン層１３ａを順次選択的にエッチング除去して、シリコン層１３ｅ、窒化膜１９ａ、２６ａの積層構造からなるゲート電極パターンを形成する。なおこのメモリセル領域のゲート電極となるシリコン層１３ｅはワードラインとして機能する。このとき、シリコン層１３ｅ上のシリコン窒化膜の厚さの総計は、ロジック領域のｎチャネルトランジスタおよびＰチャネルトランジスタの側壁および上部に形成されたシリコン窒化膜１９ａと２６の厚さの総計とほぼ等しくなる。
【００５４】
つづいてセル領域上のゲート電極パターンをマスクとしてリンを３０ＫｅＶ，３×１０13ｃｍ-2イオン注入して、メモリセル領域のソース／ドレイン層（ｎ型不純物拡散層）２７を形成する。このとき、ロジック領域はシリコン窒化膜２６で覆われているため、リンは注入されない。
【００５５】
図６に示すように、ＣＶＤ法によりシリコン窒化膜２８を６０ｎｍ成長し、つづいてＢＰＳＧ膜２９を同じくＣＶＤ法によって８００ｎｍ形成する。このＢＰＳＧ膜２９をＣＭＰ法によって研磨し表面を平坦化する。なお、シリコン窒化膜２８の成長の前にシリコン表面を酸化して、ゲート電極１３ｅの端部のゲート酸化膜の耐圧を改善できるのは、ロジック部のゲート電極のエッチング工程である図２（Ａ）で説明したのと同様である。
【００５６】
つづいて周知のフォトリソ技術を用いてＢＰＳＧ膜２９とシリコン窒化膜２８を選択的に異方性エッチングし、メモリセル領域のソースドレイン層２７にコンタクトホール３０を形成する。このとき、ＢＰＳＧ膜２９のエッチングは窒化膜に対して選択比がとれる条件で行い、ＢＰＳＧ膜が除去されたあとでホール内部に露出した窒化膜を異方性エッチングする。これによって電極パターン（ワードライン）の側壁には窒化膜のサイドウォール２８ａが形成され、これに自己整合的にコンタクトホール３０が形成される。
【００５７】
窒化膜に対して選択比の高いエッチング法としては、たとえばＣ4Ｆ8、ＣＯ、Ａｒ、Ｏ2の混合ガスを用い２周波ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などを用いることができる。
【００５８】
図７に示すようにリンをドープしたアモルファスシリコン膜を形成後、ＣＭＰ法などを用いて平坦化する。コンタクトホール３０外のアモルファスシリコン膜を除去してコンタクトホール３０内にのみアモルファスシリコン層を残し、シリコンプラグ（コンタクトプラグ）３１を形成する。
【００５９】
つづいてＢＰＳＧ層３２を５００ｎｍ形成し、ビットラインと接続するシリコンプラグ３１上やロジック領域のソース／ドレイン層２２、２４上などにコンタクトホールを形成する。ＢＰＳＧ層３２上に、チタン層（Ｔｉ）２０ｎｍ、窒化チタン層（ＴｉＮ）５０ｎｍを順にスパッタ法で、さらにタングステン層２０ｎｍをＣＶＤ法で形成する。これらのタングステン層、窒化チタン層およびチタン層を周知のフォトリソ技術を用いてパターニングすることにより、ビットラインやロジック配線となるタングステン配線層３３が形成される。
【００６０】
ここで、ＢＰＳＧ層３２に開口したコンタクトホールは、シリコンプラグ上ではＢＰＳＧ層３２単層をエッチングすれば良いが、ロジック領域のソース／ドレイン層２２、２４では、さらにＢＰＳＧ膜２７と窒化膜２８，２６の積層膜もエッチングしなければならない。このため、コンタクトホールが開口されるエッチング時間に大きな差が生じる。しかし、シリコンがエッチングされにくい条件を選んでＢＰＳＧ膜、窒化膜をエッチングしており、さらに、シリコンプラグ３１は高さ方向に厚く形成されているため、従来技術で問題となったような拡散層を突き抜けてコンタクトホールが形成されるといった問題は生じない。
【００６１】
なお、ここでロジック領域のソース／ドレイン層上にコンタクトを形成する必要性は必ずしもなく、従来例の様にキャパシタを形成した後でロジック領域にコンタクトホールを形成しても良い。いずれの場合でも後述する効果を享受することが可能である。
【００６２】
次に、図８に示すようにＣＶＤ法でＢＰＳＧ層３４を８００ｎｍ形成して平坦化する。その後、メモリセル領域の蓄積電極がコンタクトするためのコンタクトホールをシリコンプラグ３１上に形成し、つづいてＣＶＤ法でリンをドープしたシリコン膜を１０００ｎｍ成長する。このシリコン膜をパターニングして蓄積電極３５を形成する。
【００６３】
つづいて、シリコン窒化膜を５ｎｍ成長し、７００℃、３０分間のウェット酸化処理をしてキャパシタ絶縁膜４４を形成する。さらにリンをドープしたシリコン膜をＣＶＤ法により１０００ｎｍ成長しパターニングして対向電極３６を形成する。
【００６４】
図９に示すように、キャパシタ上にＢＰＳＧ膜３７を１５００ｎｍ成長したあとＣＭＰ法で平坦化する。適宜ソース／ドレイン、ゲート電極、およびビットラインなどと同一層で形成された下層配線層に達するコンタクトホールを形成する。つづいてチタンを２０ｎｍ、窒化チタンを５０ｎｍ形成したあとでＣＶＤ法によりタングステン膜を１０００ｎｍ成長し、ＣＭＰ法でコンタクトホール内のみにタングステン膜を残すことでダクステンプラグを形成する。つづいてＡ１またはＡＩ−Ｃｕ合金等からなる配線層３８を形成する。
【００６５】
以下、周知の方法でパッシベーション膜やボンディング用の窓開け等を行って、ロジック・メモリ混載デバイスを完成する。
【００６６】
本実施例においては、図１（Ｂ）のセル領域のゲート電極のドープ工程から図６のメモリセル領域のコンタクトホール形成工程までで、９回のフォトリソ工程ですみ、従来技術にくらべて工程を短縮することができる。
【００６７】
また、ソース／ドレイン上のシリサイドの表面を耐酸化性の膜である窒化膜で覆っているため、これらのシリサイド層が後工程の酸化雰囲気によって酸化されることを防ぐことができる。
【００６８】
また、ロジック領域のｐ+不純物拡散層２２、ｎ+不純物拡散層２４上およびゲート電極１３c，１３d上の絶縁膜構造が同一となっているため、これらのコンタクトホール形成は同時に行うことができる。セル部のゲート電極１３ｅ（ＤＲＡＭのワードライン）上の絶縁膜はロジック部のシリコン窒化膜サイドウォール１９ａの分だけ厚いが、図３（Ｂ）の工程において、ワードラインの一部上のシリコン窒化膜を除去し、シリコン層１３ａを露出するようにしておけば、図７左側部分に示すように、ワードライン上の膜構造をロジック部と同じにすることが可能となる。こうすることにより、ロジック部のソース／ドレインおよびゲート電極とＤＲＡＭワードラインのコンタクト部との絶縁膜構造を同一にでき、これらへのコンタクトホールの形成を同時に行うことができる。
【００６９】
また、ロジック領域のｐ+不純物拡散層２２、ｎ+不純物拡散層２４上のコンタクトホールの開口とロジック領域のゲート電極１３c、１３dやメモリセル領域のゲート電極１３ｅ上のコンタクトホールの開口とを同時に行なっても、従来技術で問題になったような基板が掘られるといった問題は生じない。実施例ではメモリセル領域のビットラインのコンタクトホールの開口とロジック領域のソース／ドレイン層であるｐ+不純物拡散層２２、ｎ+不純物拡散層２４上のコンタクトホールの開口とを同時に行っているが、さらにゲート電極上へのコンタクトホールを開口することもできる。これによりマスク工程を増加することなくロジック部に配線層を追加することができる。ビットラインと同一層の配線をロジック部に形成する、しないに関わらず、本実施例の図１〜図６に従えば、ロジック部のソース／ドレインおよびゲート電極とＤＲＡＭワードラインヘのコンタクトホールを同時に形成することができ、マスク工程を減らすことができる。
【００７０】
上記した第１の実施例では、メモリセル領域のゲート電極であるワードラインはポリシリコン膜単層であるため、従来技術のポリサイド構造に比べると抵抗が高く不利な面がある。従来技術で述べたポリサイド構造のメモリセルと同じ性能を出すためには、ワードラインを駆動するデコーダの数を増やして、各デコーダあたりのメモリセル数を少なくする必要が出てくる可能性があり、チップ面積が増えてチップコスト的に不利になることが考えられる。しかし、メモリとロジックを混載した場合には、何よりも開発手番の短縮が重要である。工程削減による製造手番短縮の効果によってチップ面積拡大に伴うロスは吸収可能であろう。
【００７１】
［第１の実施例の第１の変形例］
前記第１の実施例では、ロジック領域のソース／ドレイン層２２，２４とコンタクトする配線層として中間の配線層であるビットラインと共通のタングステンを用いたが、従来技術で説明したのと同じく、最上層のＡ１配線層とコンタクトをとることも可能である。
【００７２】
図１０は従来技術の図３７に相当する断面図であって第１の実施例の図９に示された工程に相当する図であり、記号等はそのまま相当するものを用いている。
【００７３】
ロジック領域のソース／ドレイン層２２，２４と最上層のＡ１配線層３３がコンタクトした状態を示している。図中、左側がセル領域のゲート電極とＡ１配線とのコンタクト部、中央がロジック領域のゲート電極とＡ１配線のコンタクト部、右側がロジック領域のソース／ドレインＡ１配線とのコンタクト部である。セル領域のコンタクトはたとえばＡ１配線の裏打ちワードライン（ストラップワードライン）と下層のワードラインとのコンタクト部が相当する。なお、本変形例では前述のように図３（ｂ）の工程でシリコン窒化膜１９ａを除去することにより、メモリセル部のゲート電極１３ｅ上にもコバルトシリサイド層を形成している。
【００７４】
図を見れば分かるように、ロジック領域のソース／ドレインコンタクト部上にも窒化膜２６，２８が形成されている。したがってロジック領域のソース／ドレイン層（ｎ+型不純物拡散層）２４やゲート電極１３ｄおよびセル領域のゲート電極１３ｅの上層には窒化膜が形成されているため、従来技術の図３７に示したようにコンタクトホールをエッチングして形成する際に基板が掘られるようなことはない。すなわち、各コンタクトホール形成時に、窒化膜２８をストッパ層としてＢＰＳＧ膜をエッチングし、つづいて窒化膜を順次エッチングすれば、基板にダメージを生じさせることなく、一回のマスク工程でコンタクトホールの窓開けを行うことが可能となる。このため、Ａ１配線層でコンタクトをとる構成でもマスク工程を減らすことが可能となる。
【００７５】
［第１の実施例の第２の変形例］
図１１〜図１３は第１の実施例の変形例として、ロジック領域にアナログ回路用のキャパシタを用いた場合の例である。これらの図において右側がロジック領域のキャパシタ部、左側がメモリセル領域を示している。
【００７６】
図１１は前記第１の実施例で図７に示した工程において、ビットラインとコンタクトするプラグ３１上のＢＰＳＧ膜３２にコンタクトホールを形成した状態を示している。
【００７７】
アナログ回路用のキャパシタの下層電極はゲート電極と同一層のシリコン層であり、素子分離領域１２上に形成されている。ロジック領域のゲート電極１３ｃや１３ｄをパターニングするのと同時にシリコン層１３をパターニングして下層電極１３ｆを形成する。そのあと第１の実施例で説明したのと同じ工程を経て、下層電極１３ｄ上にはコバルトシリサイド層２５が形成され、側壁にはシリコン窒化膜サイドウォール１９ｂなどが形成される。
【００７８】
ＢＰＳＧ膜３２にビットラインと接続するシリコンプラグ３１上やロジック領域のｐ+型不純物拡散層２２，ｎ+型不純物拡散層２４などに達するコンタクトホールを形成するのと同時に、下層電極１３ｆ上にも開口３９を形成する。
【００７９】
図１２に示すように、ＣＶＤ法によりシリコン窒化膜を５０ｎｍ成長し、周知のフォトリソ技術を用いて開口３９内のシリサイド層２５上と開口３９の側壁および開口３９の外側の領域までシリコン窒化膜を残すように除去し、アナログ用キャパシタ絶縁膜４０を形成する。このとき、異方性エッチングでシリコン窒化膜を除去すれば、ビットライン等のコンタクトホールの側壁に窒化膜サイドウォール４１を形成することができる。このため、実質的にコンタクトホールのサイズを縮小することができるため、ビットライン用のシリコンプラグ３１との位置合わせ余裕を緩和することが可能となる。
【００８０】
図１３に示すように、チタン層（Ｔｉ）２０ｎｍ、窒化チタン層（ＴｉＮ）５０ｎｍを順にスパッタ法で成長し、ついでタングステン膜２０ｎｍをＣＶＤ法で形成する。つづいて周知のフォトリソ技術を用いてパターニングすることにより、ビットラインやロジック配線となる配線層３３が形成されると同時にアナログ用キャパシタの上層電極４２を形成することができる。
【００８１】
この第１の実施例の変形例によれば、下層電極および上層電極のパターニングは、それぞれゲート電極およびビットラインのパターニングと兼ねることができ、キャパシタ絶縁膜のパターニングという１回のマスク工程を付加するだけでアナログキャパシタを製造できる。
【００８２】
また、アナログキャパシタ絶縁膜に接する下層電極表面はシリサイド膜、上層電極はタングステン膜などの金属シリサイド膜または金属膜を用いることができるため、シリコン系の膜を用いた場合に問題となる容量の電圧依存性を抑えることが可能となる。
【００８３】
なお、下層電極としてゲート電極と同一層を用いたが、ソース／ドレイン層である拡散層を下層電極として用いることもできる。ただし、ソース／ドレイン拡散層を用いた場合には、ゲート電極を用いる場合に比べると基板との間の寄生容量が大きくなるという欠点がある。また、上層電極としてメモリセルのキャパシタ蓄積電極を用いることも可能である。
【００８４】
［第２の実施例］
図１４（Ａ）に示すように第１の実施例と同じく、シリコン基板５１上に周知のシャロートレンチアイソレーション技術を用いて素子分離領域５２を形成し、素子形成領域を分離する。その他、ウェル層やチャネルストップ層などが必要に応じて適宜形成される。
【００８５】
次に、図１４（Ｂ）に示すように素子形成領域上にゲート酸化膜Ｇｏｘを熱酸化法で形成し、つづいてアモルファスシリコン層を１５０ｎｍ形成する。周知のフォトリソ技術を用いてアモルファスシリコン層をパターニングし、メモリセル領域には全面にシリコン層５３を残し、ロジック領域にはｐチャネルトランジスタおよびｎチャネルトランジスタのゲート電極５３ａとなるシリコン層を残す。
【００８６】
なお、このあと８００℃のドライ酸化を行って３ｎｍの酸化膜をアモルファスシリコン層５３、ゲート電極５３ａの表面や側壁などに形成してもよい。
【００８７】
図１５（Ａ）に示すように、ｐチャネルトランジスタ形成領域が露出するようにレジスト層５４を形成し、ボロンを５ｋｅＶで３×１０14ｃｍ-2イオン注入して、ｐチャネルトランジスタ領域のシリコン層５３ａの両側にＬＤＤトランジスタの低濃度ソース／ドレイン層となるｐ一型不純物拡散層５５を形成する。その後、レジスト層５４を除去する。
【００８８】
次に、図１５（Ｂ）に示すように、ｎチャネルトランジスタ領域を露出するレジスト層５６を形成し、これをマスクとして砒素（Ａｓ）を１０ｋｅＶで１×１０14ｃｍ-2イオン注入して、ｎチャネルトランジスタ領域のシリコン層５３ａの両側にＬＤＤトランジスタの低濃度ソース／ドレイン層となるｎ一型不純物拡散層５７を形成する。
【００８９】
次に、図１６（Ａ）に示すように、ＣＶＤ法によりシリコン酸化膜を８０ｎｍ成長する。つづいてシリコン酸化膜を異方性エッチングすることで、ロジック領域のゲート電極５３ａの側壁にシリコン酸化膜サイドウォール５８を形成する。このときメモリセル領域のアモルファスシリコン層５３上のシリコン酸化膜は全て除去される。第１の実施例とは異なり、本実施例ではロジック領域のゲート電極に形成されたサイドウォールはシリコン酸化膜である。
【００９０】
なお、図示していないがメモリセル領域のシリコン層５３の端部にも側壁にシリコン酸化膜が形成される。したがって、メモリセル領域の端部にダミーワードラインを形成した場合には、ダミーワードラインの一方の側壁にはシリコン酸化膜からなるサイドウォールが形成されることになる。
【００９１】
図１６（Ｂ）に示すようにｐチャネルトランジスタ領域が露出するようにレジスト層５９を形成し、これをマスクとしてボロンを５ｋｅＶで５×１０15ｃｍ-2イオン注入してｐチャネルトランジスタ領域にＬＤＤトランジスタの高濃度ソース／ドレイン層となるｐ+型不純物拡散層６０を形成する。その後、レジスト層５９を除去する。
【００９２】
このとき、ゲート電極５３ａにもボロンがドープされるため、ｐチャネルトランジスタのゲート電極も高不純物濃度のｐ型シリコン層ゲート電極５３ｂとなる。このようにゲート電極とソース／ドレイン拡散層の形成とを１回のフォトリソ工程で行えるため、第一の実施例と同様従来技術にくらべて工程を短縮することができる。
【００９３】
図１７（Ａ）に示すように、その後、レジスト層５９を除去する。ｎチャネルトランジスタ領域とメモリセル領域が露出するようにレジスト層６１を形成し、これをマスクとしてリンを１０ｋｅＶで４×１０15ｃｍ-2イオン注入してｎチャネルトランジスタ領域にＬＤＤトランジスタの高濃度ソース／ドレイン層となるｎ+型不純物拡散層６２を形成する。このとき、ｎチャネルトランジスタ領域上のゲート電極５３ｂおよびメモリセル領域上のシリコン層５３にもリンがドープされるため、それぞれ高不純物濃度のｎ型シリコン層ゲート電極５３ｃ、ｎ型シリコン層５３ｄとなる。その後、ホトレジスト層６１を除去する。
【００９４】
図１７（Ｂ）に示すように、メモリセル領域のシリコン層５３ｄならびにロジック領域のソース／ドレイン層であるｐ+型不純物拡散層６０、ｎ+型不純物拡散層６２およびゲート電極５３ｂ、５３ｃ、シリコン層５３ｄの表面のシリコン酸化膜を除去する。
【００９５】
つづいてコバルト（Ｃｏ）層１０ｎｍと窒化チタン（ＴｉＮ）層３０ｎｍをスパッタ法を用いて順に形成する。つづいて窒素雰囲気中で５００℃３０秒のＲＴＡ処理を行い、ソース／ドレイン層上とゲート電極上およびメモリセル領域のシリコン層の表面に露出したシリコン層とコバルトを反応させてコバルトシリサイドを形成する。
【００９６】
つづいて窒化チタン層と未反応のコバルト層を王水で除去する。このようにして、ソース／ドレイン層６０、６２上とゲート電極５３ｂ、５３ｃ上およびメモリセル領域のｎ型シリコン層５３ｄ上に選択的にコバルトシリサイド層６３が形成される。
【００９７】
なお、第１の実施例と同じく、チタン、モリブデン、タングステン、プラチナなどの他の金属を用いてシリサイド層を形成しても構わない。
【００９８】
図１８（Ａ）に示すようにロードロックを用いたＣＶＤ炉でプラズマＣＶＤ法にて窒化膜６４を２０ｎｍ成長する。周知のフォトリソ技術を用いてセル領域の窒化膜６４、シリサイド層６３、シリコン層５３ａを順次選択的にエッチング除去して、シリコン層５３ｅ、シリサイド層６３ａ、窒化膜６４ａからなるゲート電極パターンを形成する。なおこのゲート電極となるシリコン層５３ｅはワードラインとしても機能する。
【００９９】
つづいて７００℃のドライ酸素雰囲気中で熱処理してワードラインの側壁等を酸化した後、シリコン窒化膜６４ａをマスクとしてリンを３０ｋｅＶ、３×１０13ｃｍ-2イオン注入して、メモリセル領域のソース／ドレイン層６５を形成する。このとき、ロジック領域は窒化膜６４で覆われているため、酸化はされないしリンも注入されない。なお、第１の実施例で説明したように、このワードラインの側壁酸化は場合によっては行わなくても良い。
【０１００】
図１８（Ｂ）に示すように、ＣＶＤ法によりシリコン窒化膜を６０ｎｍ成長し、つづいて異方性エッチングを行う。ワードラインの側壁にシリコン窒化膜のサイドウォール６６が形成される。このときロジック領域は全面エッチングされるため、成長した６０ｎｍのシリコン窒化膜は段差部を除いてほぼ完全に除去され、下層の２０ｎｍのシリコン窒化膜６４が残る。なお、図では簡単のためロジック領域では、エッチング残として残ったものも下層の窒化膜６４と一体化したものとして表している。また、シリコン窒化膜のエッチバックを省略することもできる。この場合は、図１９のＢＰＳＧエッチングの後に、前記シリコン窒化膜を除去することにより、コンタクトホールを形成する。
【０１０１】
図１９に示すように、ＢＰＳＧ膜６７をＣＶＤ法によって８００ｎｍ形成したあと、ＣＭＰ法によって研磨し表面を平坦化する。つづいて周知のフォトリソ技術を用いてＢＰＳＧ膜６７を選択的にエッチングし、ビットラインとコンタクトするメモリセル領域のソース／ドレイン層６５上にコンタクトホール６８を形成する。このとき、ＢＰＳＧ膜６７のエッチングは第１の実施例と同じく窒化膜に対して選択比がとれる条件で行う。窒化膜のサイドウォール６６に自己整合的にコンタクトホール６８が形成される。なお、ワードラインであるゲート電極５３ｅの周囲は、シリコン窒化膜６４ａおよびシリコン窒化膜サイドウォール６６で覆われているため、ＢＰＳＧ膜６７に開口するコンタクトホールは位置ずれに対して余裕を持つことができる。
【０１０２】
図２０に示すようにリンをドープしたアモルファスシリコン膜を形成後、ＣＭＰ法などを用いて平坦化するとともにコンタクトホール６８外のアモルファスシリコン膜を除去してコンダクトホール６８内に残し、シリコンからなるコンタクトプラグ６９を形成する。
【０１０３】
つづいて、ＣＶＤによりリンをドープしたアモルファスシリコン層７０ａを５０ｎｍ、タングステンシリサイド（ＷＳｉ）層７０ｂを１００ｎｍ堆積し、ポリサイド層を形成する。さらにシリコン窒化膜７１を１００ｎｍＣＶＤ法で形成し、周知のフォトリソ技術を用いて、パターニングしてビットラインとなる配線層（シリコン窒化膜７１が上層にあるポリサイド層７０）を形成する。ポリサイド層７０はコンタクトホール６８内のシリコンプラグ６９を介してメモリセル部のソース／ドレイン層であるｎ型不純物拡散層６５と電気的にコンタクトする。なお、本実施例ではポリサイド構造を用いているが、第１の実施例と同じくタングステンを用いても良い。
【０１０４】
つづいて、シリコン窒化膜を８０ｎｍＣＶＤ法で形成したあと異方性エッチングする。ポリサイド層７０とシリコン窒化膜７１の積層構造の側壁にシリコン窒化膜サイドウォール７２が形成される。
【０１０５】
図２１に示すようにＢＰＳＧ層７３を８００ｎｍを形成してＣＭＰ法等で平坦化後、蓄積電極とメモリセル領域のソース／ドレイン層６５がコンタクトするためのコンタクト・ホール７４を形成する。このとき、ＢＰＳＧ膜７３のエッチングは窒化膜に対して選択比がとれる条件で行う。窒化膜のサイドウォール７２に自己整合的にＢＰＳＧ膜７３および下層のＢＰＳＧ膜６７がエッチングされ、さらにワードラインのシリコン窒化膜サイドウォール６６に自己整合的にメモリセル領域のソース／ドレイン層であるｎ型不純物拡散層６５に達するコンタクトホールが形成される。
【０１０６】
つづいてビットラインのコンタクトプラグ６９を形成した工程と同様の方法を用いて、リンをドープしたアモルファスシリコン膜を形成後、ＣＭＰ法などを用いて平坦化するとともにコンタクトホール外のシリコン膜を除去してコンタクトホール７４内にシリコン層を残し、シリコンからなるコンタクトプラグ７５を形成する。
【０１０７】
ビットラインであるポリサイド層７０はシリコン窒化膜７１およびシリコン窒化膜サイドウォール７２に周囲を覆われているため、コンタクトホール７４の位置合わせは余裕を持って行なうことが可能となる。
【０１０８】
図２２に示すように、シリコン窒化膜７６に形成された開孔でシリコンプラグ７５を介してソース／ドレイン層（ｎ型不純物拡散層６５）と電気的に接続されるシリンダ型の蓄積電極７７を形成する。その形成方法はたとえば次のように行えば良い。
【０１０９】
シリコン窒化膜７６を５０ｎｍ形成したあとＢＰＳＧ膜を１０００ｎｍ形成し、ＢＰＳＧ膜およびシリコン窒化膜７６を選択的にエッチング除去して、シリコンプラグ７５上にコンタクトホール７４よりも大きめのコンタクトホールを形成する。
【０１１０】
つづいて蓄積電極となるｎ型にドープされたアモルファスシリコン層をホールの底面、側面およびＢＰＳＧ膜上に５０ｎｍ形成する。つづいてＢＰＳＧ上に形成させたアモルファスシリコン層をＣＭＰ法などを用いて除去したあと、ＢＰＳＧ膜をフッ酸を含む溶液を用いてエッチング除去する。このときシリコン層はエッチングされず、シリコン窒化膜７６はＢＰＳＧ膜にくらべてフッ酸に対するエッチングレートが低いため、選択的にＢＰＳＧ膜のみが除去され、図２２に示す蓄積電極構造を形成することができる。
【０１１１】
図２３に示すようにつづいて、シリコン窒化膜を５ｎｍ成長し７００℃、３０分のウェット酸化処理をしてキャパシタ絶縁膜９０を形成する。さらにリンをドープしたシリコン膜をＣＶＤ法により１００ｎｍ成長し、パターニングして対向電極７８を形成する。この対向電極の７８のパターニングのときに露出したシリコン窒化膜７６もエッチング除去される。なお、本実施例ではシリンダ型の蓄積電極を有するキャパシタ構造を用いているが、第１の実施例と同じ構造を用いても良いし、第１の実施例に本実施例の蓄積電極を有するキャパシタ構造を適用しても良い。
【０１１２】
つづいて、キャパシタ上にＢＰＳＧ層７９を１５００ｎｍ成長したあとＣＭＰ法で平坦化し、下層導電層に達するコンタクトホールを形成する。つづいてチタンを２０ｎｍ、窒化チタンを５０ｎｍ形成したあとでＣＶＤ法によりタングステン膜を１０００ｎｍ成長し、ＣＭＰ法でコンタクトホール内のみにタングステン膜を残すことでタングステンプラグ９１を形成する。つづいてＡ１またはＡ１−Ｃｕ合金等からなる配線層８０を形成する。
【０１１３】
以下、周知の方法でパッシベーション膜やボンディング用の窓開け等を行って、ＣＭＯＳ・メモリ混載デバイスを完成する。
【０１１４】
本実施例においては、図１４（Ｂ）のロジック領域のゲート電極形成工程から図１９のメモリセルのビットラインのコンタクトホール形成工程までで、７回のフォトリソ工程ですみ、従来技術にくらべて大幅に工程を短縮することができる。
【０１１５】
また、メモリセルのワードラインとなるゲート電極上をシリサイド化することができるため、第１の実施例のように抵抗増加にともなってワードラインを駆動するデコーダの数を増やす必要性もない。
【０１１６】
また、第１の実施例と同じく、ソース／ドレイン上のシリサイドの表面を耐酸化性の膜である窒化膜で覆っているため、これらのシリサイド層が後工程の酸化雰囲気により酸化されるのを防ぐことができる。
【０１１７】
また、本実施例によれば、ロジック部のソース／ドレインおよびゲート電極上と、セル部のゲート電極（ＤＲＡＭのワードライン）上の絶縁膜構造を同一とすることができ、これらの層へのコンタクトホールの形成を同時に行うことができる。このため、マスク工程を減らすことが可能となる。
【０１１８】
さらに、ロジック領域のゲート電極の側壁はシリコン酸化膜で形成されているため、シリコン窒化膜サイドウォールに起因したホットキャリアにともなう特性劣化や、ｐチャネルトランジスタ領域のゲート電極に注入されたボロンがゲート絶縁膜中に侵入し、トランジスタのしきい値電圧（Ｖｔｈ）を変動させるなどの悪影響を防ぐことが可能となる。
【０１１９】
［第２の実施例の第１の変形例］
第２の実施例の第１の変形例を図２４，２５に示す。第１の実施例の第２の変形例と同じく、ロジック領域にアナログ回路用のキャパシタを用いた場合の例である。これらの図において右側がロジック領域のキャパシタ部、左側がメモリセル領域を示している。
【０１２０】
図２４は前記第２の実施例で図１９に示した工程と同じであり、図１４（Ａ）から図１９に記載した第２の実施例の工程に沿って素子を形成し、ビットラインと電気的にコンタクトするメモリセル領域のソース／ドレイン層であるｎ型不純物拡散層６５上にコンタクトホール６８を形成した状態を示している。
【０１２１】
アナログ回路用のキャパシタの下層電極はゲート電極と同一層のシリコン層であり、素子分離領域５２上に形成されている。ロジック領域のゲート電極５３ｂ、５３ｃをパターニングするのと同時にシリコン層５３をパターニングして下層電極５３ｆを形成する。そのあと第２の実施例で説明したのと同じ工程を経て、下層電極５３ｆの側壁にはシリコン酸化膜サイドウォール５８が、下層電極５３ｆ上にはコバルトシリサイド層６３などが形成される。
【０１２２】
ＢＰＳＧ膜６７にビットラインとコンタクトするためのコンタクトホール６８を形成するのと同時に、下層電極５３ｆ上にも開口８１を形成する。
【０１２３】
次に、図２５に示すように、リンをドープしたアモルファスシリコン膜を形成後、ＣＭＰ法などを用いて平坦化するとともにコンタクトホール外のシリコン膜を除去してコンタクトホール６８および開口８１内にシリコン層を残し、シリコンプラグを形成する。開口８１内に残されたシリコンプラグがアナログ用キャパシタの上層電極８２となる。
【０１２４】
この第２の実施例の変形例によれば、下層電極のパターニングはロジック領域のゲート電極のパターニングと同時に形成でき、キャパシタ絶縁膜はメモリセル領域のＳＡＣ用のシリコン窒化膜をそのまま使用でき、上層電極はビットラインコンタクト用のプラグと同時に形成できるため、工程を全く増やすことなくアナログキャパシタを製造することが可能となる。
【０１２５】
また、本変形例において、下層電極５３ｆのパターニングをロジック領域のゲート電極５３ｂ、５３ｃと同時ではなく、メモリセル領域のゲート電極５３ｅのパターニングと同時に行うことも可能である。
【０１２６】
なお、本変形例においても下層電極としてゲート電極だけでなく、ソース／ドレイン層である拡散層を用いることができる。
【０１２７】
［第２の実施例の第２の変形例］
第２の実施例の第２の変形例を図２６、２７、２８に示す。本変形例もアナログキャパシタに関するものであり、これらの図において右側がロジック領域のキャパシタ部、左側がメモリセル領域を示している。
【０１２８】
図１４（Ａ）から図１８（Ａ）に記載したのと同様な方法でメモリセル領域上にワードラインとなる電極パターンを形成する。また、第１の変形例で述べたのと同じく、ロジック領域のゲート電極パターン形成と同時にアナログキャパシタの下層電極５３ｆも形成する。
【０１２９】
図２６に示すようにＢＰＳＧ層８３を形成し、ＣＭＰ法により平坦化した後、適当な熱処理を行ってＢＰＳＧ層８３からシリコン基板５１中にリンをドープさせ、メモリセル領域のソース／ドレイン拡散層８４を形成する。後工程における熱処理を最適化することによって、ｎ型不純物のドープされた所望の濃度、所望の深さのソース／ドレイン拡散層（ｎ型不純物拡散層）８４を得ることが可能である。
【０１３０】
図２７に示すようにソース／ドレイン層であるｎ型不純物拡散層８４上とアナログキャパシタの下層電極５３ｆ上にコンタクトホール８５および開口８６を形成する。このとき、エッチング条件を適当に選ぶことにより、メモリセル領域の電極パターンの側壁にＢＰＳＧ膜が残らないようにすることができる。必要によって、ＨＦ系のエッチング液を用いてＢＰＳＧ膜を除去してもよい。なお、キャパシタ下層電極５３ｆの表面はシリコン窒化膜６４で覆われているため、ほとんどエッチングされることはない。
【０１３１】
図２８に示すように、シリコン窒化膜を１００ｎｍ形成したあと異方性エッチングを行うことにより、コンタクトホール８５内および開口８６内にシリコン窒化膜サイドウォール８７を形成する。なお、シリコン窒化膜を形成する前に熱酸化しても良い。このようにすることで、セル部のゲート電極５３ｅ（ワードライン）の端部のゲート酸化膜耐圧が劣化するのを予防することができる。
【０１３２】
つづいてリンをドープしたアモルファスシリコン膜を形成後、ＣＭＰ法などを用いて平坦化するとともにコンタクトホール外のシリコン膜を除去してコンタクトホール８５および開口８６内にシリコン膜を残し、シリコンプラグを形成する。セル部に残されたシリコンプラグがコンタクトプラグ８８となり、開口内に残されたシリコンプラグがアナログ用キャパシタの上層電極８９となる。
【０１３３】
シリコンからなるコンタクトプラグ８８とワードラインのシリコン層電極５３ｅとはシリコン窒化膜サイドウォール８７があることで電気的にショートすることはない。
【０１３４】
本変形例の方法によっても、下層電極のパターニングはロジック領域のゲート電極のパターニングと同時に形成でき、キャパシタ絶縁膜はメモリセル領域のＳＡＣ用のシリコン窒化膜をそのまま使用でき、上層電極はビットラインコンタクト用のプラグと同時に形成できるため、工程を全く増やすことなくアナログキャパシタを製造することが可能となる。
【０１３５】
先の第１の変形例では、メモリセル領域のワードラインのサイドウォール６６形成時に下層電極上の窒化膜６４がエッチングされることがあった。この第２の変形例の場合には、このようなことがなく、膜厚を安定させることができ、再現性良くキャパシタを形成することが可能となる。
【０１３６】
なお、この変形例ではメモリセル領域のソース／ドレイン層の形成を、ＢＰＳＧ膜からのドープで行ったが、他の実施例のようにイオン注入を用いることもできる。この場合には、ＢＰＳＧ膜からのドープを防ぐために、ＢＰＳＧ膜の成長前にアンドープシリコン酸化膜をたとえば２０ｎｍ程度形成しておくと良い。
【０１３７】
図３９〜図４６は、本発明の第３の実施例を示す半導体基板の断面図である。
【０１３８】
図３９（Ａ）に示すように、ｐ型シリコン基板２０１に周知のシャロートレンチアイソレーション（ＳＴＩ）法により、素子分離領域を形成する。まず、素子分離用溝をエッチングで形成し、酸化シリコン等の絶縁物を埋めこみ、ＣＭＰなどにより表面を平坦化して素子分離領域２０２を形成する。なお、ＳＴＩの場合を説明したが、局所酸化（ＬＯＣＯＳ）により素子分離領域を形成してもよい。なお、素子分離領域２０２以外の領域の表面にもシリコン酸化膜２０４を形成する。
【０１３９】
なお、図中左側の領域が相補型ＭＩＳトランジスタを用いた論理回路（ＬＯＧＩＣ）を形成すべき論理回路領域を示し、図中右側の部分がメモリセルを形成するメモリセル領域ＭＣを示す。
【０１４０】
図３９（Ｂ）に示すように、論理回路領域を覆うレジストパターンＰＲ１を作成する。レジストパターンＰＲ１をマスクとして用い、メモリセル領域に高加速エネルギのイオン注入を行なってｎ型埋め込みウェルＷ１を形成する。その後、レジストパターンＰＲ１は除去する。
【０１４１】
図３９（Ｃ）に示すように、メモリセル領域と論理回路領域のｎチャネルトランジスタ領域を覆うレジストパターンＰＲ２を作成する。レジストパターンＰＲ２をマスクとして用い、論理回路領域のｐチャネルトランジスタ領域にｎ型不純物をイオン注入し、ｎ型ウェルＷ２を作成する。また、ｎ型ウェルＷ２に形成すべきｐチャネルトランジスタの閾値を制御するためのイオン注入も行なう。その後レジストパターンＰＲ２は除去する。
【０１４２】
図４０（Ａ）に示すように、メモリセル領域と論理回路領域のｐチャネルトランジスタ領域とを覆うレジストパターンＰＲ３を形成する。レジストパターンＰＲ３をマスクとして用い、論理回路領域のｎチャネルトランジスタ領域にｐ型不純物をイオン注入し、ｐ型ウェルＷ３を形成する。また、ｎチャネルトランジスタの閾値を制御するためのイオン注入も行なう。その後、レジストパターンＰＲ３は除去する。以上の工程は、従来技術と同様である。
【０１４３】
図４０（Ｂ）に示すように、ｐ型シリコン基板２０１の全面上に例えば基板温度を６２０℃としたＣＶＤにより不純物を含まない（ノンドープ）ポリシリコン層を厚さ１８０ｎｍ堆積する。このシリコン層２１３の上に、論理回路領域を覆うレジストパターンＰＲ４を作成する。レジストパターンＰＲ４をマスクとして用い、メモリセル領域上のポリシリコン層２１３を除去する。
【０１４４】
さらに、同一のレジストパターンＰＲ４をマスクとし、メモリセル領域にｐ型不純物をイオン注入し、ｐ型ウェルＷ４を作成する。又、メモリセル領域のトラジスタの閾値を調整するためのイオン注入も行なう。同一のマスクＰＲ４が、ポリシリコン層のパターニングとイオン注入との２工程で共用されたことになる。その後レジストパターンＰＲ４は除去する。
【０１４５】
図４０（Ｃ）に示すように、メモリセル領域の酸化膜を除去し、新たにメモリセル用のゲート酸化膜２０６を厚さ約８ｎｍ熱酸化により形成する。この時、論理回路領域を覆うポリシリコン層２１３表面にもシリコン酸化膜２０７が成長する。
【０１４６】
なお、シリコン酸化膜２０７は、次工程のメモリセルのゲート電極形成時のエッチングストッパとしても作用するものである。エッチングストッパとしての機能が不充分な場合や、エッチング時のダメージが論理回路領域のゲート酸化膜に及ばないように考慮する場合には、ポリシリコン層２１３に代え、ポリシリコン層２１３とシリコン酸化膜２０８の積層構造を用いてもよい。
【０１４７】
図４１（Ａ）に示すように、ＣＶＤによりポリシリコン層２２３を厚さ約５０ｎｍ、ＷＳｉ層２２４を厚さ約１００ｎｍ、シリコン窒化膜２２５を厚さ約１５０ｎｍ成長する。この積層構造上にメモリセル領域のワードラインを兼ねるゲート電極のパターンを有するレジストパターンＰＲ５を作成する。
【０１４８】
レジストパターンＰＲ５をマスクとして用い、その下のシリコン窒化膜２２５、ＷＳｉ層２２４、ポリシリコン層２２３をエッチングする。メモリセル領域のワードライン（ゲート電極）がパターニングされる。この時、論理回路領域上の積層構造は除去される。その後レジストパターンＰＲ５は除去する。
【０１４９】
図４１（Ｂ）に示すように、ポリシリコン層２２３、ＷＳｉ層２２４、シリコン窒化膜２２５の積層構造で形成されるメモリセル領域のゲート電極、ポリシリコン層２１３、素子分離領域２０２をマスクとし、メモリセル領域にｎ型不純物Ｐを加速エネルギ３０ｋｅＶ、ドーズ量２×１０13ｃｍ-2でイオン注入し、メモリセル領域のソース／ドレイン拡散層２２６を形成する。なお、論理回路領域を覆うレジストパターンＰＲ６を形成し、イオン注入に対するマスクとして用いてもよい。
【０１５０】
メモリセル領域のソース／ドレイン拡散層に添加される不純物濃度は、後述する論理回路領域のゲートに注入される不純物濃度に比べ約１／１００程度である。従って、レジストパターンＰＲ６を用いず、ｐ型不純物がポリシリコン層２１３に導入されたとしても大きな不都合は生じない。
【０１５１】
レジストパターンＰＲ６を用いれば、論理回路領域のゲート酸化膜が極めて薄い場合等、ゲート電極の空乏化が問題となる場合にも好適な結果を得ることができる。その後、レジストパターンＰＲ６は除去する。
【０１５２】
図４１（Ｂ）に示す工程でｎ型不純物Ｐをイオン注入した後、ゲート電極端部を酸化してもよい。このような熱処理を行なっても、論理回路領域のゲート電極には、Ｂなどの不純物は導入されておらず、Ｂの拡散に基づく問題は生じない。論理回路領域に比べ高電圧が印可されるメモリセル領域のゲート絶縁膜の耐圧を改善することができ、かつメモリセル領域のソース／ドレイン拡散層の不純物プロファイルの傾斜を緩やかにし、メモリセルのリフレッシュ特性を改善することもできる。
【０１５３】
図４２（Ａ）に示すように、メモリセル領域と論理回路領域のゲート電極とを覆うパターンを有するレジストパターンＰＲ７を作成する。このレジストパターンＰＲ７をマスクとし、論理回路領域のポリシリコン層２１３をパターニングし、ポリシリコン層２１３ａ、シリコン酸化膜２０７ａで構成されるゲート電極構造を得る。その後レジストパターンＰＲ７は除去する。
【０１５４】
図４２（Ｂ）に示すように、メモリセル領域と論理回路領域のｎチャネルトランジスタ領域とを覆うレジストパターンＰＲ８を形成する。レジストパターンＰＲ８をマスクとして用い、論理回路領域のｐチャネルトランジスタ領域にｐ型不純物を導入する。例えば、ＢＦ2を加速エネルギ５ｋｅＶ、ドーズ量４×１０14ｃｍ-2でイオン注入し、ｐ型ＬＤＤ拡散層２３１を形成する。ゲート電極にもｐ型不純物が導入され、ｐ型ポリシリコン層２１３ｂとなる。その後レジストパターンＰＲ８は除去する。
【０１５５】
図４３（Ａ）に示すように、メモリセル領域と論理回路領域のｐチャネルトランジスタ領域とを覆うレジストパターンＰＲ９を形成する。レジストパターンＰＲ９をマスクとして用い、ｎ型不純物を導入し、ｎチャネルトランジスタのｎ型ＬＤＤ拡散層２３４を形成する。例えば、ｎ型不純物Ａｓを加速エネルギ５ｋｅＶ、ドーズ量５×１０14ｃｍ-2でイオン注入する。なお、ゲート電極にもｎ型不純物が導入され、ｎ型ポリシリコン層２１３ｃとなる。その後レジストパターンＰＲ９は除去する。ここで、９５０℃、１０秒間の熱処理を行ない、イオン注入した不純物を活性化する。
【０１５６】
図４３（Ｂ）に示すように、基板２０１全面上にシリコン窒化膜２４０を厚さ約８０ｎｍＣＶＤにより堆積する。シリコン窒化膜２４０の上に、メモリセル領域を覆うレジストパターンＰＲ１０を形成する。論理回路領域に露出したシリコン窒化膜２４０に対し異方性エッチングを行ない、ゲート電極側壁上にのみサイドウォール窒化膜２４０ａを残す。その後、レジストパターンＰＲ１０は、除去する。
【０１５７】
図４４（Ａ）に示すように、メモリセル領域と論理回路領域のｎチャネルトランジスタ領域とを覆うレジストパターンＰＲ１１を作成する。レジストパターンＰＲ１１をマスクとし、ｐ型不純物を導入し、高濃度ｐ型ソース／ドレイン（ＨＤＤ）領域２３２を形成する。例えば、Ｂを加速エネルギ５ｋｅＶ、ドーズ量２×１０15ｃｍ-2でイオン注入する。なお、このイオン注入により、ゲート電極のポリシリコン層２１３ｂの不純物濃度も増加し、低抵抗のポリシリコン層２１３ｄとなる。その後レジストパターンＰＲ１１を除去する。
【０１５８】
図４４（Ｂ）に示すように、メモリセル領域と論理回路領域のｐチャネルトランジスタ領域とを覆うレジストパターンＰＲ１２を作成する。このレジストパターンＰＲ１２をマスクとして用い、論理回路領域のｎチャネルトランジスタ領域にｎ型不純物を高濃度に導入する。例えば、Ａｓを加速エネルギ１０ｋｅＶ、ドーズ量４×１０15ｃｍ-2でイオン注入する。
【０１５９】
このイオン注入によって、ｎチャネルトランジスタ領域のゲート電極を構成するポリシリコン層２１３ｃもｎ型不純物をドープされ、低抵抗のポリシリコン層２１３ｅとなる。その後レジストパターンＰＲ１２は除去する。ここで、１０００℃、１０秒間の熱処理を行ない、論理回路領域にイオン注入した不純物を活性化する。
【０１６０】
図４５に示すように、前述の実施例と同様サリサイド工程を行ない、論理回路領域のゲート電極表面及びソース／ドレイン拡散層表面にシリサイド層２６０を形成する。この時、メモリセル領域は窒化シリコン層２４０で覆われているため、シリサイド層は形成されない。サリサイド工程は、例えばＣｏ層とＴｉＮ層とを堆積し、熱処理して第一シリサイド化反応を行なわせ、ＴｉＮ層と未反応Ｃｏ層を除去し、熱処理して第２シリサイド化反応を行なわせることで実施する。
【０１６１】
図４５に示すように、サリサイド工程を終えた半導体基板表面上に窒化シリコン膜２４２を堆積する。窒化シリコン膜２４２の上に、ＣＶＤによりＢＰＳＧ層２４４を形成し、ＣＭＰなどにより表面を平坦化する。ＢＰＳＧ層２４４表面上に、メモリセル領域のコンタクト部に開口を有するレジストパターンＰＲ１３を形成する。レジストパターンＰＲ１３をマスクとして用い、窒化膜に対し選択比の高いＢＰＳＧ層２４４のエッチングを行なう。窒化シリコン層２４２の表面が露出すると、エッチングは自動的にストップする。
【０１６２】
その後、窒化シリコン層２４２、２４０に対する異方性エッチングを行ない、メモリセルトランジスタのソース／ドレイン領域２２６を露出する開口２４５を形成する。この開口工程において、メモリセルトランジスタのゲート電極側壁上のシリコン窒化膜２４３はエッチングストッパとして働き、コンタクト孔とゲート電極の間の電気的分離を確保する。その後レジストパターンＰＲ１３は除去する。
【０１６３】
図４６に示すように、メモリセル領域に形成した開口２４５を埋め込むように燐（Ｐ）をドープしたポリシリコン層を堆積し、ＣＭＰを行うことにより、開口外のポリシリコン層を除去すると共に、表面を平坦化する。このようにしてメモリセル領域の開口２４５内にシリコンプラグ２４６が形成される。
【０１６４】
シリコンプラグ２４６を覆い、ＢＰＳＧ層２４４表面上にＢＰＳＧ層２４８を堆積する。通常のホトリソグラフィ工程により、コンタクト孔に対応する部分に開口を有するレジストパターンを形成する。図の構成においては、論理回路領域のトランジスタのソース／ドレイン領域および一方のシリコンプラグ２４６上に開口が配置される。
【０１６５】
このレジストパターンをマスクとして用い、ＢＰＳＧ層２４８、２４４、シリコン窒化膜２４２のエッチングを行なう。ＨＤＤ領域２３５、２３２、シリコンプラグ２４６上にコンタクト孔２４９が形成される。これらのコンタクト孔２４９は、ビットラインを接続するためのコンタクト孔である。
【０１６６】
コンタクト孔２４９を形成した後、Ｔｉ層、ＴｉＮ層、Ｗ層の積層からなる導電体積層を堆積し、コンタクト孔２４９を埋め込むと共にＢＰＳＧ層２４８の表面上に導電層２５０を形成する。この導電層２５０を周知のホトリソグラフィを用いてパターニングすることにより、ビット線ＢＬが形成される。
【０１６７】
ビット線ＢＬを覆ってＢＰＳＧ層２５２を堆積する。ＢＰＳＧ層２５２表面をＣＭＰなどにより平坦化した後、その表面に通常のホトリソグラフィによりキャパシタコンタクト孔に対応する開口を有するレジストパターンを形成する。
【０１６８】
このレジストパターンをマスクとして用い、ＢＰＳＧ層２５２．２４８をエッチングし、シリコンプラグ２４６に達するコンタクト孔２５３を形成する。コンタクト孔２５３を埋め込むようにポリシリコン層を堆積する。周知のホトリソグラフィを用い、ポリシリコン層をパターニングして蓄積電極２５５を形成する。
【０１６９】
蓄積電極２５５を覆うように、キャパシタ誘電体膜２５６を堆積する。例えば窒化シリコン膜が堆積される。キャパシタ誘電体膜２５６の表面に、ポリシリコン層を堆積し、通常のホトリソグラフィを用いてパターニングする。キャパシタ誘電体膜２５６も同時にパターニングすることができる。このようにして、セルプレート電極２５７が形成される。
【０１７０】
その後、層間絶縁膜としてＢＰＳＧ層を堆積し、表面を平坦化した後、コンタクト孔形成、上層配線層形成等の工程を行ない、半導体装置を完成させる。
【０１７１】
上述の第３の実施例によれば、メモリセル領域のゲート電極と、論理回路領域のゲート電極とは、異なる製造工程で作成され、異なる積層構造を有する。論理回路領域においては、ＬＤＤトランジスタが形成され、ゲート電極とソース／ドレイン領域とが、同一の工程により不純物添加される。メモリセル領域においては、ＳＡＣ工程が実現される。
【０１７２】
次に、第４の実施例を、図４７〜図４９を参照して説明する。先ず、第３の実施例に従い、図４３（Ａ）までの工程を行なう。すなわち論理回路領域のｎチャネルトランジスタ及びｐチャネルトランジスタのＬＤＤ領域が形成され、レジストパターンＰＲ９が除去される。
【０１７３】
図４７（Ａ）は、図４３（Ｂ）に対応する図である。本実施例においては、メモリセル領域の活性領域を覆い、さらに中間領域の素子分離領域２０２上に形成されたワードラインの一部を覆うレジストパターンＰＲ１０Ａが形成される。ここで、中間領域の素子分離領域上のワードラインの一部はレジストパターンＰＲ１０Ａから露出している。
【０１７４】
この状態でシリコン窒化膜に対する異方性エッチングを行ない、論理回路領域のゲート電極２１３ｂ、２１３ｃの側壁上にサイドウォール絶縁膜２４０ａを形成する。その後レジストパターンＰＲ１０Ａは除去する。
【０１７５】
図４７（Ｂ）に示すように、論理回路領域のｎチャネルトランジスタ領域及びｐチャネルトランジスタ領域にそれぞれ高不純物濃度のイオン注入を行ない、ＨＤＤ領域２３５、２３２を形成し、ゲート電極を高不純物濃度のシリコン層２１３ｅ、２１３ｄとする。これらの工程は、図４４（Ａ），（Ｂ）と同様に行なうことができる。
【０１７６】
次に、サイサイド工程を行ない論理回路領域の露出されたシリコン表面にシリサイド層２６０を形成する。サリサイド工程は、第３の実施例と同様に行なうことができる。
【０１７７】
その後、半導体基板全面上にシリコン窒化膜２６１を堆積し、その上にＢＰＳＧ層２６２をＣＶＤにより堆積する。ＢＰＳＧ層２６２表面を平坦化した後、中間領域のワード線、メモリセル領域のソース／ドレイン領域上に開口を有するレジストパターンＰＲ１３Ａを形成する。
【０１７８】
このレジストパターンＰＲ１３Ａをマスクとして用い、コンタクト孔を形成するエッチングを行なう。中間領域の素子分離領域上のワードラインおよびメモリセル領域のソース／ドレイン領域の上にコンタクト孔が形成される。ワードライン上のコンタクト孔は、シリサイド層２２４表面で終端する。メモリセル領域のワードライン間では、シリコン窒化膜２４０、２６１がＳＡＣ工程を実現する。
【０１７９】
図４８に示すように、コンタクト孔を埋め込むようにドープしたポリシリコン層２６５を堆積し、ＢＰＳＧ層２６２上に堆積されたポリシリコン層をＣＭＰにより除去する。コンタクト孔内にポリシリコンプラグ２６５が形成される。
【０１８０】
図４９に示すように、ＢＰＳＧ層２６２上にＢＰＳＧ層２４８を堆積する。周知のホトリソ技術を用い、ビット線に接続されるべきシリコンプラグ上にコンタクト孔を形成する。このコンタクト穴を埋め込むようにＴｉ層／ＴｉＮ層／Ｗ層の積層からなる導電層２５０を堆積し、パターニングしてビット線ＢＬを形成する。
【０１８１】
ビット線２５０（ＢＬ）を埋め込むようにＢＰＳＧ層２５２を堆積し、その表面を平坦化する。ＢＰＳＧ層２５２表面にレジストパターンを形成し、蓄積電極に接続されるシリコンプラグに達するコンタクト孔を形成する。このコンタクト孔を埋め込むようにポリシリコン層を堆積し、パターニングすることにより蓄積電極２５５を形成する。
【０１８２】
その後、第３の実施例同様キャパシタ誘電体膜２５６、セルプレート電極２５７を形成する。
【０１８３】
形成されたキャパシタを覆って、さらにＢＰＳＧ層２６４を形成する。ＢＰＳＧ層２６４表面をＣＭＰにより平坦化した後、その表面にコンタクト孔に対応する開口を有するレジスト層を形成し、必要なコンタクト孔を形成する。図の構成においては、論理回路領域のｎチャネルトランジスタ及びｐチャネルトランジスタのソース／ドレインに達する開口、メモリセル領域のワードライン上のシリコンプラグに達する開口、セルプレート電極に達する開口が形成されている。これらのエッチングにおいては、ＢＰＳＧ層のエッチングを行ない、論理回路領域においては、さらにシリコン窒化膜のエッチングを行なう。
【０１８４】
ＢＰＳＧ層２６４上に、コンタクト孔を埋め込むように導電層２６６を形成し、パターニングすることにより上部配線を形成する。
【０１８５】
次に、図５０〜図５２を参照して第５の実施例による半導体装置の製造方法を説明する。
【０１８６】
図５０（Ａ）に示すように、ｐ型シリコン基板２０１に素子分離領域２０２、ウェルＷ１、Ｗ２、Ｗ３、Ｗ４を含むトリプルウェル構造を作成する工程は前述の実施例同様である。基板表面上にシリコン酸化膜のゲート絶縁膜２０５を形成した後、基板全面にノンドープのポリシリコン層もしくはアモルファスシリコン（以下ポリシリコンと表現する）２７０をＣＶＤにより厚さ約１８０ｎｍ堆積する。
【０１８７】
ポリシリコン層２７０の上に、メモリセル領域を露出する開口を有するレジストパターンＰＲ４Ｂを形成する。このレジストパターンＰＲ４Ｂをマスクとし、ポリシリコン層２７０にｎ型不純物Ｐをイオン注入し、メモリセル領域のポリシリコン層２７０をｎ型ポリシリコン層２７０ａに変換する。その後レジストパターンＰＲ４Ｂは除去する。
【０１８８】
図５０（Ｂ）に示すように、ポリシリコン層２７０の上に、ＣＶＤによりシリコン窒化膜２７１を厚さ約１００〜２００ｎｍ堆積する。
【０１８９】
図５１（Ａ）に示すように、シリコン窒化膜２７１の上にメモリセル領域のワードラインのパターンを有するレジストパターンＰＲ５Ｂを形成する。このレジストパターンＰＲ５Ｂをマスクとし、窒化シリコン膜２７１をエッチングする。なお、窒化シリコン膜２７１の下のポリシリコン層２７０はエッチングせずに残す。その後レジストパターンＰＲ５Ｂは除去する。残されたシリコン窒化膜２７１ａは、メモリセル領域においてポリシリコン層２７０をエッチングする際のマスクとなる。
【０１９０】
図５１（Ｂ）に示すように、論理回路領域のゲート電極のパターンを有するレジストパターンＰＲ６Ｂをポリシリコン層２７０の上に形成する。なお、論理回路領域とメモリセル領域の中間の素子分離領域２０２の上においては、レジストパターンＰＲ６Ｂが一部シリコン窒化膜パターン２７１ａを覆って形成されている。
【０１９１】
この状態で、レジストパターンＰＲ６Ｂ及びシリコン窒化膜パターン２７１ａをマスクとし、ポリシリコン層２７０のエッチングを行なう。エッチング終了後レジストパターンＰＲ６Ｂは除去する。
【０１９２】
図５２（Ａ）に示すように、メモリセル領域においてはポリシリコン層２７０ｂとその上にシリコン窒化膜２７１ａの積層構造がワードライン（ゲート電極）構造を形成する。論理回路領域においては、ポリシリコン層２７０ａのみがゲート電極構造を形成する。
【０１９３】
図５２（Ｂ）に示すように、メモリセル領域と、論理回路領域のｎチャネルトランジスタ領域およびｐチャネルトランジスタ領域とに対し、それぞれ別のマスクを用いイオン注入を行なうことにより、低い不純物濃度のソース／ドレイン領域２２６，２３１，２３４をそれぞれ形成する。このイオン注入のために３枚のマスクが用いられる。
【０１９４】
次に、基板全面上にシリコン窒化膜２７２を堆積し、メモリセル領域を覆うマスクを用い、論理回路領域のシリコン窒化膜２７２を異方的にエッチングする。この異方性エッチングより論理回路領域においてはゲート電極側壁上にシリコン窒化膜のサイドウォール絶縁膜２７２ａが形成される。
【０１９５】
論理回路領域のｎチャネルトランジスタ領域およびｐチャネルトランジスタ領域に対し、それぞれ別個のマスクを用い、高い不純物濃度のイオン注入を行なう。このイオン注入により、高濃度ソース／ドレイン領域２３２，２３５が形成される。また、このイオン注入により、ポリシリコン層２７０ａは低抵抗のポリシリコン層２７０ｂ及び２７０ｃとなる。高濃度ソース／ドレイン領域を形成した後、サリサイド工程を行なうことにより、論理回路領域の露出したシリコン表面にシリサイド膜２７３を形成することができる。
【０１９６】
その後、基板全面にシリコン窒化膜２７４を堆積し、さらにＢＰＳＧ層２７５をＣＶＤにより堆積する。ＢＰＳＧ層２７５の表面をＣＭＰなどにより平坦化した後、その上にレジストマスクを形成し、メモリセル領域におけるコンタクト孔のエッチングを行なう。メモリセル領域における窒化シリコン膜２７２，２７４がＳＡＣ工程を実現する。
【０１９７】
以降、前述の実施例同様に上部構造を形成する。本実施例においても、従来技術と比べ、マスク枚数を減少することができる。
【０１９８】
図５３は、半導体チップの平面構成の例を示す。図中、左側に駆動回路ＭＣＤを備えたメモリセル領域ＭＣが形成され、図中右側に論理回路領域ＬＯＧＩＣが形成されている。メモリセル領域ＭＣは、上述の実施例のメモリセルを多数含み、論理回路領域ＬＯＧＩＣは、上述の実施例の相補型ＭＩＳトランジスタを多数含む。駆動回路ＭＣＤも相補型トランジスタを用いて形成できる。
【０１９９】
以上第１〜第５の実施例およびそれらの変形例に沿って本発明を説明したが、本発明は上記実施例にとどまるものではない。たとえば、種々の変更、改良，組み合わせ等が可能なことは当業者に自明であろう。
【０２００】
上記説明では、シリサイドとしてＣｏＳｉを用いたが、説明をしたようにＴｉＳｉなどサリサイド形成に適した材料であれば、その他のシリサイドでも適用できる。
【０２０１】
また、上記説明では、ゲート電極層の上のシリコン窒化膜の形成方法としてプラズマＣＶＤ法の例を述べたが、６００℃程度でモノシラン（ＳｉＨ4）とアンモニア（ＮＨ3）を用いて形成したり、７００℃程度でジクロルシラン（Ｓｉ2Ｈ6）とアンモニア（ＮＨ3）を用いて形成したりすることもできる。これらの形成方法は、シリコン窒化膜の膜質だけでなく、熱処理にともなう拡散層の拡がりや、ｐチャネルトランジスタのゲート電極からボロンが抜けるなどの影響を考慮の上、適宜選択すれば良い。
【０２０２】
また、層間絶縁膜として、ＢＰＳＧの例を示したが、ＰＳＧやシリコン酸化膜等も使用することができる。平坦化の手段としても、代表的なＣＭＰを例示したが、古くから使われているリフロー法や、エッチバック法など他の手段を用いることもできる。
【０２０３】
また、コンタクト窓に形成するプラグとしてリンをドープしたアモルファスシリコン膜の例を示したが、ｐ型拡散層やｐ型シリコン層上に形成するならば、ボロン等のｐ型不純物をドープしたアモルファスシリコン膜を用いればよいし、アモルファスシリコンのかわりにポリシリコンを用いても構わない。なお、プラグとしてはシリコン膜に限られるわけではなく、ＷやＴｉＷなどの金属や金属化合物あるいは金属シリサイドであっても構わない。
【０２０４】
また、キャパシタ絶縁膜として窒化膜を酸化した例を示したが、タンタル酸化膜（Ｔａ2Ｏ5）やＰＺＴなどの高誘電体膜や強誘電体膜などを用いることもできる。その場合には、蓄積電極や対向電極を金属にすることが好ましい。電極の自然酸化膜による容量の減少や、キャパシタ絶縁膜とシリコン膜との反応を防ぐことができる。
【０２０５】
また、シリコン膜に対する不純物ドープは膜の成長と同時にしてもよいし、成長後に拡散法やイオン注入法などを用いてドープしても良い。
【０２０６】
さらに、本発明に関して以下を開示する。
【０２０７】
（付記１）半導体基板と、
前記半導体基板に画定された、メモリセル領域とロジック領域と、
前記メモリセル領域上に形成されたゲート電極を含むワードラインと、
前記ロジック領域上に形成された相補型トランジスタのゲート電極と、
前記メモリセル領域のワードラインの上面と、前記ロジック領域のゲート電極の側壁に形成された第１の絶縁層と、
前記メモリセル領域のワードラインの側壁と前記ロジック領域のゲート電極を覆うように形成された第２の絶縁層とを有する半導体装置。
【０２０８】
（付記２）さらに、
前記メモリセル領域のワードラインの両側に形成された一対のソース／ドレイン層と、
前記一対のソース／ドレイン層と電気的に接続するようにそれぞれ形成された一対の導電層とを有し、
前記導電層と前記ワードラインとはワードライン側壁上の前記第２の絶縁層によって電気的に分離されている付記１記載の半導体装置。
【０２０９】
（付記３）前記第１の絶縁層と前記第２の絶縁層とは、同一材料から構成されている付記１記載の半導体装置。
【０２１０】
（付記４）さらに、
前記一対の導電層の一方と電気的に接続されたビットラインと、
前記一対の導電層の他方と電気的に接続された蓄積電極とを有する付記１記載の半導体装置。
（付記５）さらに、前記ロジック領域に形成されたキャパシタを有し、前記キャパシタは、
前記ロジック領域のゲート電極と同一層の下層電極と、
キャパシタ絶縁膜と、
前記ビットラインと電気的に接続された前記導電層と同一層の上層電極とを含む付記４記載の半導体装置。
【０２１１】
（付記６）前記キャパシタ絶縁膜は、前記第２の絶縁層と同一層で形成されている付記５記載の半導体装置。
【０２１２】
（付記７）前記ロジック領域上に形成された相補型トランジスタの内、ｐチャネルＭＩＳトランジスタのゲート電極はｐ型シリコン層からなり、ｎチャネルＭＩＳトランジスタのゲート電極はｎ型シリコン層からなる付記１記載の半導体装置。
【０２１３】
（付記８）さらに、前記ロジック領域の前記ｐチャネルＭＩＳトランジスタのゲート電極とソース／ドレイン拡散層および前記ｎチャネルＭＩＳトランジスタのゲート電極とソース／ドレイン拡散層の各々の表面に形成された同一層の金属シリサイド膜を有する付記７記載の半導体装置。
【０２１４】
（付記９）半導体基板と，
前記半導体基板に画定された、メモリセル領域とロジック領域と、
前記メモリセル領域上に形成されたゲート電極を含むワードラインと、
前記ロジック領域上に形成された相補型トランジスタのゲート電極と，
メモリセル領域のワードライン上に前記ワードラインと実質的に同一パターンで形成された第１の絶縁層と、
前記ロジック領域のゲート電極の側壁上に形成され、前記第１の絶縁層と同一組成の第２の絶縁層と、
前記ロジック領域のゲート電極の上面上に形成され，前記第１の絶縁層と同一組成の第３の絶縁層とを有し、
前記第１の絶縁層の厚さは、前記第２の絶縁層と前記第３の絶縁層を加えた厚さに等しい半導体装置。
【０２１５】
（付記１０）半導体基板と、
前記半導体基板に画定された、メモリセル領域とロジック領域と、
前記メモリセル領域上に形成されたゲート電極を含むワードラインと、
前記ロジック領域上に形成された相補型トランジスタのゲート電極と、
前記メモリセル領域のワードラインの側壁上に形成され、シリコン窒化膜で作られたサイドウォールと、
前記ロジック領域のゲート電極の側壁上に形成され、シリコン酸化膜で作られたサイドウォールとを有する半導体装置。
【０２１６】
（付記１１）さらに、前記ロジック領域のゲート電極と前記シリコン酸化膜で作られたサイドウォールを覆うシリコン窒化膜を有する付記１０記載の半導体装置。
【０２１７】
（付記１２）さらに、前記メモリセル領域の端部上に形成されたにダミーワードラインと、前記ダミーワードラインの一方の側壁上に形成されたシリコン酸化膜からなるサイドウォールとを有する付記１０記載の半導体装置。
【０２１８】
（付記１３）半導体基板上の第１の領域と第２の領域にゲート絶縁膜を介してそれぞれ第１の導電膜を形成する工程と、
前記第１の導電膜を選択的に除去して、第１の領域には第１のＭＩＳトランジスタのゲート電極を形成し、前記第２の領域には全面を覆う導電パターンを形成する工程と、
前記第１のＭＩＳトランジスタのゲート電極の側壁に第１の絶縁膜からなる側壁絶縁膜を形成する工程と、
前記第１のＭＩＳトランジスタのゲート電極をマスクとして前記第１の領域に不純物を導入して前記第１のＭＩＳトランジスタのソース／ドレイン拡散層を形成する工程と、
前記第１の領域と第２の領域を含む半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜と前記第１の導電膜を選択的に除去して、前記第２の領域に第２のＭＩＳトランジスタのゲート電極となる積層パターンを形成する工程と、前記積層パターンをマスクとして前記第２の領域に不純物を導入して前記第２のＭＩＳトランジスタのソース／ドレイン拡散層を形成する工程と、
前記積層パターンの側壁に第３の絶縁膜からなる側壁絶縁膜を形成する工程と、
前記第２の領域のソース／ドレイン拡散層の少なくとも一方に接続する第２の導電膜を形成する工程とを含む半導体装置の製造方法。
【０２１９】
（付記１４）さらに、前記第１の領域に不純物を導入して前記第１のＭＩＳトランジスタのソース／ドレイン拡散層を形成するとともに、前記第１のＭＩＳトランジスタのゲート電極に不純物を導入する工程を有する付記１３記載の半導体装置の製造方法。
【０２２０】
（付記１５）さらに、前記第１の領域に不純物を導入する工程のあとに、前記第１のＭＩＳランジスタの前記ソース／ドレインおよび前記ゲート電極上に選択的に金属シリサイド膜を形成する工程を有する付記１４記載の半導体装置の製造方法。
【０２２１】
（付記１６）(a)半導体基板上の第１の領域と第２の領域にゲート絶縁膜を介して第１の導電膜を形成する工程と、
(b)前記第１の導電膜を選択的に除去して、前記第１の領域には第１のＭＩＳトランジスタのゲート電極を形成し、前記第２の領域には全面を覆う導電パターンを形成する工程と、
(c)前記第１のＭＩＳトランジスタのゲート電極の側壁に第１の絶縁膜からなる側壁絶縁膜を形成する工程と、
(d)前記第１のＭＩＳトランジスタのゲート電極をマスクとして前記第１の領域に不純物を導入して前記第１のＭＩＳトランジスタのソース／ドレイン拡散層を形成するとともに、前記ゲート電極および前記導電パターン中に不純物を導入する工程と、
(e)前記第１のＭＩＳトランジスタの前記ソース／ドレイン拡散層、前記ゲート電極および前記導電パターン上に選択的に金属シリサイド膜を形成する工程と、
(f)前記第１の領域と第２の領域を含む半導体基板上に第２の絶縁膜を形成する工程と、
(g)前記第２の絶縁膜と前記第１の導電膜を選択的に除去して、前記第２の領域に第２のＭＩＳトランジスタのゲート電極となる積層パターンを形成する工程と、
(h)前記積層パターンをマスクとして前記第２の領域に不純物を導入して前記第２のＭＩＳトランジスタのソース／ドレイン拡散層を形成する工程と、
(i)前記積層パターンの側壁に第３の絶縁膜からなる側壁絶縁膜を形成する工程と、
(j)前記第２の領域の前記ソース／ドレイン拡散層の少なくとも一方に接続する第２の導電膜を形成する工程とを含む半導体装置の製造方法。
【０２２２】
（付記１７）前記第１の絶縁膜はシリコン酸化膜であり、前記第３の絶縁膜はシリコン窒化膜であることを特徴とする（付記１６）記載の半導体装置の製造方法。
【０２２３】
（付記１８）前記工程(b)が第１の領域に第３のＭＩＳトランジスタのゲート電極も形成し、前記工程(d)が前記第３のＭＩＳトランジスタのゲート電極を含む領域を覆って前記第１の領域に不純物を導入して前記第１のＭＩＳトランジスタのソース／ドレイン拡散層を形成するとともに、前記第１のＭＩＳトランジスタのゲート電極に不純物を導入し、さらに
(k)前記第１のＭＩＳトランジスタをマスクで覆って、前記第１の領域に不純物を導入して前記第３のＭＩＳトランジスタのゲート電極両側にソース／ドレイン拡散層を形成するとともに、前記第３のＭＩＳトランジスタのゲート電極に不純物を導入する工程を有する付記１６記載の半導体装置の製造方法。
【０２２４】
（付記１９）半導体基板上のメモリセル領域に第１の導電膜と第１の絶縁膜の積層構造からなるワードラインを複数本形成する工程と、
前記積層構造をマスクとして前記半導体基板に不純物を導入してソース／ドレイン拡散層を形成する工程と、
前記積層構造の側壁に前記第１の絶縁膜と実質的に同一のエッチング特性を有する膜からなる第１のサイドウォール絶縁膜を形成する工程と、
前記メモリセル領域上に前記第１の絶縁膜とはエッチング特性の異なる第２の絶縁膜を形成する工程と、
前記メモリセル領域の前記ワードライン両側のソース／ドレイン拡散層の一方上の前記第２の絶縁膜を選択的にエッチングし、前記第１のサイドウォール絶縁膜で画定される第１のコンタクトホールを形成する工程と、
第２の導電膜で前記第１のコンタクトホール内を充填する工程と、
前記第１のコンタクトホール内に充填した前記第２の導電膜を覆い、前記第２の絶縁膜上に第３の導電膜と前記第２の絶縁膜とはエッチング特性の異なる第３の絶縁膜を形成し、パターニングして前記第２の導電膜を介して前記一方のソース／ドレイン拡散層と電気的に接続するビットラインを形成する工程と、
前記第３の絶縁膜と第３の導電膜からなるビットラインの側壁に、前記第２の絶縁膜とはエッチング特性の異なる第２のサイドウォール絶縁膜を形成する工程と、
前記ビットラインを覆って前記第２の絶縁膜上に前記第２の絶縁膜と実質的に同一なエッチング特性を有する第４の絶縁膜を形成する工程と、
前記メモリセル領域の前記一方のソース／ドレイン拡散層と前記ワードラインを介して対向する他方のソース／ドレイン拡散層上の第４および第２の絶縁膜を選択的に順次エッチングし、前記第２のサイドウォールおよび前記第１のサイドウォール絶縁膜で画定される第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホールを介して前記他方のソース／ドレイン拡散層と電気的に接続する蓄積電極を形成する工程とを含む半導体装置の製造方法。
【０２２５】
（付記２０） (a)半導体基板上の第１および第２の領域に素子分離用の絶縁膜を形成して活性領域を画定する工程と、
(b)前記半導体基板の全面に第１の導電体膜を堆積する工程と、
(c)前記第１の導電体膜上に前記第１の領域を覆い、前記第２の領域を露出する第１のマスク材を形成する工程と、
(d)前記第１のマスク材をマスクとして、前記第１の導電体膜をエッチングして、前記第１の領域上に延在する第１の導電体膜を残す工程と、
(e)前記第１のマスク材または前記第１の導電体膜をマスクとして、前記第２の領域の半導体基板に不純物を導入する工程と、
(f)前記半導体基板の全面上に第２の導電体膜を堆積する工程と、
(g)前記第２の導電体膜上に、前記第２の領域のゲート電極のパターンの第２のマスク材を形成する工程と、
(h)前記第２のマスク材をマスクとして前記第２の導電体膜をエッチングして、前記第２の領域に複数の第２のゲート電極を形成する工程と、
(i)前記第１の領域上の前記第１の導電体膜をパターニングして複数の第１のゲート電極を形成する工程とを含む半導体装置の製造方法。
【０２２６】
（付記２１）前記工程(h)と前記工程(i)との間に、
(j)前記第１の領域上の前記第１の導電体膜と、前記第２の領域の前記複数のゲート電極とをマスクとして、前記第２の領域に不純物を導入し、第２のソース/ドレイン領域を形成する工程を含む付記２０記載の半導体装置の製造方法。
【０２２７】
（付記２２)  前記工程(ｂ)が、第１の導電体膜とその上に第１の絶縁体膜を形成し、前記工程（ｄ）、（i）が、前記第１の絶縁体膜と前記第１の導電体膜とを同一パターンにエッチングする付記２０記載の半導体装置の製造方法。
【０２２８】
（付記２３）前記工程(f)が前記第２の導電体膜の上に第２の絶縁体膜を形成し、前記工程(h)が前記第２の絶縁体膜と前記第２の導電体膜とを同一パターンにエッチングする付記２０記載の半導体装置の製造方法。
【０２２９】
（付記２４）さらに、(k)前記第１の領域に不純物を導入し、前記第１のゲート電極およびその両側の半導体基板表面を低抵抗化する工程を含む付記２１記載の半導体装置の製造方法。
【０２３０】
（付記２５）前記工程(h)が、別々のマスク材を用い、ｎ型不純物とｐ型不純物を導入する付記２４記載の半導体装置の製造方法。
【０２３１】
（付記２６）前記第２の導電体膜が、ドープしたシリコン層とシリサイド層との積層を含む付記２０記載の半導体装置の製造方法。
【０２３２】
（付記２７)  前記第１の導電体膜がシリコンで形成され、前記工程（ｆ）の前に、（ｌ）前記第２の領域の表面および前記第１の導電体膜の表面に熱酸化膜を形成する工程を含む付記２４記載の半導体装置の製造方法。
【０２３３】
（付記２８）  前記工程（ｋ）が、
（ｋ−１）前記第１の領域に対し、第１のイオン注入を行う工程と、
（ｋ−２）前記第１のゲート電極側壁上にサイドスペーサを形成するとともに、前記第２の領域を覆う第３の絶縁体膜を形成する工程と、
（ｋ−３）前記サイドスペーサを形成した第１の領域に第２のイオン注入を行い、高不純物濃度の第１のソース/ドレイン領域と低抵抗の第１のゲート電極を形成する工程とを含む付記２７記載の半導体装置の製造方法。
【０２３４】
（付記２９）さらに、（ｍ）前記第１の領域の第１のソース/ドレイン領域と第１のゲート電極の上に選択的にシリサイド層を形成する工程を含む付記２８記載の半導体装置の製造方法。
【０２３５】
（付記３０）さらに、（ｎ）前記工程（ｍ）の後、半導体基板全面上に、耐エッチング絶縁層と第１の層間絶縁膜との積層を形成する工程を含む付記２９記載の半導体装置の製造方法。
【０２３６】
（付記３１）さらに、（o）前記工程（ｎ）の後、前記第２の領域において、前記耐エッチング絶縁膜をエッチングストッパとして前記第２のソース/ドレイン領域上の第１の層間絶縁層をエッチングする工程と、
（ｐ）露出した耐エッチング絶縁層をエッチングして、第２のソース/ドレイン領域に達する第１のコンタクト孔を形成する工程と、
（ｑ）前記第１のコンタクト孔内に導電性プラグを形成する工程とを含む付記３０記載の半導体装置の製造方法。
【０２３７】
（付記３２）さらに、（ｒ）前記導電性プラグを覆って、第１の層間絶縁層上に第２の層間絶縁層を形成する工程と、
（ｓ）前記耐エッチング絶縁層または前記導電性プラグをエッチングマスクとして、前記第２及び第１の層間絶縁層をエッチングし、第２のコンタクト孔を形成する工程と、
（ｔ）前記第２のコンタクト孔を埋める配線を形成する工程とを含む付記３１記載の半導体装置の製造方法。
【０２３８】
（付記３３）前記半導体基板が、前記第１の領域と前記第２の領域とに隣接する中間領域を含み、前記工程（ｈ）が前記中間領域において、素子分離用の絶縁膜上にワードラインの接続部を形成し、前記工程（ｋ−２）が前記中間領域において前記ワードラインの接続部を少なくとも１部露出する第３の絶縁体膜を形成し、前記工程（o）、（ｐ）が前記中間領域において前記ワードラインの接続部の少なくとも一部を露出する第３のコンタクト孔を形成し、前記工程（ｑ）が第３のコンタクト孔内を埋める導電性プラグも形成する付記３１記載の半導体装置の製造方法。
【０２３９】
（付記３４）第１の領域と第２の領域とを含む半導体基板と、前記第１の領域上に形成された複数の第１の導電体パターンと、前記第２の領域上に形成され、前記第１の導電体パターンとは構成の異なる複数の第２の導電体パターンと、前記第２の導電体パターン上に形成された第１、第２、第３、第４の絶縁膜と、前記第１の導電体パターン上に形成された前記第３および第４の絶縁膜とを含む半導体装置。
【０２４０】
（付記３５）さらに、前記第１の導電体パターンの側壁上に形成され、第２の絶縁膜と同一の組成を有するサイドスペーサを有する付記３４記載の半導体装置。
【０２４１】
（付記３６）さらに、前記第１の導電体パターン両側の半導体基板表面に形成され、シリサイド層を備えない第１のソース/ドレイン領域と、
前記第２の導電体パターン両側の半導体基板表面に形成され、シリサイド層を備える第２のソース/ドレイン領域とを含む付記３５記載の半導体装置。
【０２４２】
（付記３７）(a)半導体基板上の第１および第２の領域に素子分離用のアイソレーション絶縁膜を形成して活性領域を画定する工程と、
(b)前記半導体基板の全面に第１の導電体膜と第１の絶縁体膜との積層構造を堆積する工程と、
(c)前記積層構造上に、前記第２の領域の配線形成領域のパターンを有する第１のマスク材を形成する工程と、
(d)前記第１のマスク材をマスクとして、前記積層構造の第１の絶縁体膜をエッチングして、前記第２の領域の配線形成領域上にのみ残す工程と、
(e)前記第１のマスク材を除去する工程と、
(f) 前記第１の領域の前記第１の導電体膜上に、配線形成領域のパターンを有する第２のマスク材を形成する工程と
(g)前記第２のマスク材および前記残された第１の絶縁体層をマスクとして、前記第１の導電体膜をエッチングする工程とを含む半導体装置の製造方法。
【０２４３】
（付記３８）前記工程（b）が、
（b−１）半導体膜を形成する工程と、
（b−２）前記第２の領域の前記半導体膜に、不純物を選択的に添加する工程と、
（b−３）不純物を選択的に添加した前記半導体膜上に前記第１の絶縁体膜を形成する工程とを含む付記３７記載の半導体装置の製造方法。
【０２４４】
（付記３９）さらに、
（ｈ）前記第１の領域に対し、第１のイオン注入を行う工程と、
（i）前記第１のゲート電極側壁上にサイドスペーサを形成するとともに、前記第２の領域を覆う第２の絶縁体膜を形成する工程と、
（ｊ）前記サイドスペーサを形成した第１の領域に第２のイオン注入を行い、高不純物濃度の第１のソース/ドレイン領域と低抵抗の第１のゲート電極を形成する工程とを含む付記３８記載の半導体装置の製造方法。
【０２４５】
（付記４０）第１の領域と第２の領域と中間領域とを含む半導体基板と、
前記第１の領域上に形成された複数の第１の導電体パターンで形成された第１ゲート電極構造と、
前記第２の領域上に形成され、前記第１の導電体パターンと同一構成の複数の第２の導電体パターンと、その上に形成された同一パターンの第１の絶縁膜との積層で構成された第２ゲート電極構造と、
前記中間領域上に形成され、前記第１の導電体パターンと同一構成の第３の導電体パターンと、第３の導電体パターンの一部表面上に形成された第１の絶縁膜と同一構成の第２の絶縁膜の積層で構成された第３ゲート電極構造と、
前記第１、第２、第３ゲート電極構造の上に形成された上層絶縁膜とを含む半導体装置。
【０２４６】
【発明の効果】
本発明によれば、メモリセル領域ではＳＡＣを用い、ロジック領域のＣＭＯＳ構造はｎチャネルトランジスタ、ｐチャネルトランジスタとも表面チャネル型にするとともに、電極をシリサイド構造にしながら、フォトリソ工程を少なくすることができ、工程数を少なくすることができる。
【０２４７】
また、ロジック領域のソース／ドレイン層とメモリセル領域やロジック領域のゲート電極とのコンタクトホールを同時に形成することができ、工程数を少なくすることができる。
【０２４８】
さらに、ロジック領域のゲート電極の側壁をシリコン酸化膜とすることで、シリコン窒化膜が直接接触しない構造にしたため、ホットキャリアにともなう特性劣化や、窒化膜中の水素（Ｈ）の影響でｐチャネルトランジスタ領域のゲート電極に注入されたボロンがゲート絶縁膜中に侵入し、トランジスタのしきい値電圧（Ｖｔｈ）を変動させるなどのトランジスタ特性のばらつきを抑えることができ、歩留りを向上することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す模式工程断面図（その１）である。
【図２】本発明の第１の実施例を示す模式工程断面図（その２）である。
【図３】本発明の第１の実施例を示す模式工程断面図（その３）である。
【図４】本発明の第１の実施例を示す模式工程断面図（その４）である。
【図５】本発明の第１の実施例を示す模式工程断面図（その５）である。
【図６】本発明の第１の実施例を示す模式工程断面図（その６）である。
【図７】本発明の第１の実施例を示す模式工程断面図（その７）である。
【図８】本発明の第１の実施例を示す模式工程断面図（その８）である。
【図９】本発明の第１の実施例を示す模式工程断面図（その９）である。
【図１０】本発明の第１の実施例の第１の変形例を示す模式工程断面図である。
【図１１】本発明の第１の実施例の第２の変形例を示す模式工程断面図（その１）である。
【図１２】本発明の第１の実施例の第２の変形例を示す模式工程断面図（その２）である。
【図１３】本発明の第１の実施例の第２の変形例を示す模式工程断面図（その３）である。
【図１４】本発明の第２の実施例を示す模式工程断面図（その１）である。
【図１５】本発明の第２の実施例を示す模式工程断面図（その２）である。
【図１６】本発明の第２の実施例を示す模式工程断面図（その３）である。
【図１７】本発明の第２の実施例を示す模式工程断面図（その４）である。
【図１８】本発明の第２の実施例を示す模式工程断面図（その５）である。
【図１９】本発明の第２の実施例を示す模式工程断面図（その６）である。
【図２０】本発明の第２の実施例を示す模式工程断面図（その７）である。
【図２１】本発明の第２の実施例を示す模式工程断面図（その８）である。
【図２２】本発明の第２の実施例を示す模式工程断面図（その９）である。
【図２３】本発明の第２の実施例を示す模式工程断面図（その１０）である。
【図２４】本発明の第２の実施例の第１の変形例を示す模式工程断面図（その１）である。
【図２５】本発明の第２の実施例の第１の変形例を示す模式工程断面図（その２）である。
【図２６】本発明の第２の実施例の第２の変形例を示す模式工程断面図（その１）である。
【図２７】本発明の第２の実施例の第２の変形例を示す模式工程断面図（その２）である
【図２８】本発明の第２の実施例の第２の変形例を示す模式工程断面図（その３）である。
【図２９】従来技術を示す模式工程断面図（その１）である。
【図３０】従来技術を示す模式工程断面図（その２）である。
【図３１】従来技術を示す模式工程断面図（その３）である。
【図３２】従来技術を示す模式工程断面図（その４）である。
【図３３】従来技術を示す模式工程断面図（その５）である。
【図３４】従来技術を示す模式工程断面図（その６）である。
【図３５】従来技術を示す模式工程断面図（その７）である。
【図３６】従来技術を示す模式工程断面図（その８）である。
【図３７】従来技術を示す模式工程断面図（その９）である。
【図３８】従来技術の問題点を説明する模式工程断面図である。
【図３９】本発明の第３の実施例を示す模式工程断面図である。
【図４０】本発明の第３の実施例を示す模式工程断面図である。
【図４１】本発明の第３実施例を示す模式工程断面図である。
【図４２】本発明の第３実施例を示す模式工程断面図である。
【図４３】本発明の第３実施例を示す模式工程断面図である。
【図４４】本発明の第３の実施例を示す模式工程断面図である。
【図４５】本発明の第３の実施例を示す模式工程断面図である。
【図４６】本発明の第３の実施例を示す模式工程断面図である。
【図４７】本発明の第４の実施例を示す模式工程断面図である。
【図４８】本発明の第４の実施例を示す模式工程断面図である。
【図４９】本発明の第４の施例を示す模式工程断面図である。
【図５０】本発明の第５の実施例を示す模式工程断面図である。
【図５１】本発明の第５の実施例を示す模式工程断面図である。
【図５２】本発明の第５の実施例を示す模式工程断面図である。
【図５３】半導体チップの平面構成例を示す上面図である。
【符号の説明】、
１１，５１，１０１    シリコン基板
１２，５２，１０２    素子分離領域
１３，５３，１０３    アモルファスシリコン層
１６，５５，１０９    Ｐ一型不純物拡散層（ロジック部の低濃度ソース／ドレイン拡散層）
１８，５７，１１１    ｎ一型不純物拡散層（ロジック部の低濃度ソース／ドレイン拡散層）
１９，２６，２８，６４，７１，７６，１０７，１１４    シリコン窒化膜
１９ａ，２８ａ，６６，７２，８７，１１４ａ    シリコン窒化膜サイドウォール
２２，６０，１１６    ｐ+型不純物拡散層’（ロジック部の高濃度ソース／ドレイン拡散層）
２４，６２，１１７    ｎ+型不純物拡散層（ロジック部の高濃度ソース／ドレイン拡散層）
２５，６３，１１８    コバルトシリサイド層２７，６５ｎ型不純物拡散層（セル部のソース／ドレイン拡散層）
２９，３２，３４，３７，６７，７３，７９，１１９，１２２，１２４，１２７    ＢＰＳＧ膜
３１，６９，７５    コンタクトプラグ
３３    タングステン配線層
３５，７７，１２５    蓄積電極
３６，７８，１２６    対向電極
３８，８０，１２８    Ａ１配線層
５８    シリコン酸化膜サイドウォール
７０    ポリサイドビットライン
１０６    タングステンシリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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