(57)【特許請求の範囲】
【請求項１】
電源に対して直列に接続された２個のスイッチング素子であって、入力信号により排他的にオンオフ状態が切り換えられ、各々の共通接続点から該入力信号に対応した出力信号を出力する第１のスイッチング素子と第２のスイッチング素子とを含む第１出力部と、
前記第１のスイッチング素子と第２のスイッチング素子の共通接続点から出力される信号を遅延させる遅延部と、
前記第１のスイッチング素子及び第２のスイッチング素子の各々に並列に接続された２個の補助スイッチング素子を含む第２出力部と、
前記第１のスイッチング素子及び第２のスイッチング素子の各々に並列に接続された２個の補助スイッチング素子を含む第３出力部と、
前記遅延部の出力信号のレベルと前記共通接続点の出力信号のレベルとが異なっている期間、前記第２出力部及び第３出力部にそれぞれ含まれる２個の補助スイッチング素子のうち前記第１のスイッチング素子に並列に接続された補助スイッチング素子又は前記第２のスイッチング素子に並列に接続された補助スイッチング素子のうち一方を選択する選択信号を出力する制御回路と、
複数のスイッチング素子を含み、それらのスイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されており且つ前記制御回路から前記選択信号が入力されている期間、前記第２出力部に含まれる２個の補助スイッチング素子のうち当該選択信号が示す一方の補助スイッチング素子に対し、当該補助スイッチング素子をオン状態とする駆動補助制御信号を出力する第２出力部制御回路と、
複数のスイッチング素子を含み、それらのスイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されており且つ前記制御回路から前記選択信号が入力されている期間、前記第３出力部に含まれる２個の補助スイッチング素子のうち当該選択信号が示す一方の補助スイッチング素子に対し、当該補助スイッチング素子をオン状態とする駆動補助制御信号を出力する第３出力部制御回路と、
前記第２出力部制御回路及び前記第３出力部制御回路の両方又は一方に対し、負荷駆動信号を出力する制御信号生成部と
を備えた出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファ回路において、
前記第１出力部に含まれる第１のスイッチング素子及び第２のスイッチング素子は、
スイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されている期間、前記共通接続点から該入力信号に対応した出力信号を出力し、
前記制御信号生成部は、
前記第１出力部、前記第２出力部制御回路、及び前記第３出力部制御回路うちの全部又は一部に対し、負荷駆動信号を出力する
出力バッファ回路。
【請求項３】
請求項２に記載の出力バッファ回路において、
低速モード、中速モード、及び高速モードの何れかを指定する指定手段
を更に備え、
前記制御信号生成部は、
前記指定手段を介して低速モードが選択されたとき、前記第１出力部に対して前記負荷駆動信号を出力し、
前記指定手段を介して中速モードが選択されたとき、前記第１出力部及び前記第２出力部制御回路に対して前記負荷駆動信号を出力し、
前記指定手段を介して高速モードが選択されたとき、前記第１出力部、前記第２出力部制御回路、及び前記第３出力部制御回路に対して前記負荷駆動信号を出力する
出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の出力バッファ回路に関する。
【０００２】
【従来の技術】
一般に、ＬＳＩ（大規模集積回路；Large Scale integrated circuit）の出力端子には大きな負荷が接続されている。かかる負荷を駆動するため、駆動能力の大きな出力バッファ回路がＬＳＩの出力部に設けられるのが一般的である。
【０００３】
Ａ．従来技術（１）
図１０は、従来の出力バッファ回路の構成を示す回路図である。
この出力バッファ回路は、図示のように２入力ＮＡＮＤゲートＮＡＮ１と、インバータＩＮ１と、２入力ＮＯＲゲートＮＯＲ１と、ＰチャネルＭＯＳトランジスタＭＰ１と、ＮチャネルＭＯＳトランジスタＭＮ１とにより構成されている。
ここで、ＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１は、ＬＳＩの外部の負荷を駆動し得るだけの駆動能力を有している。
【０００４】
以上の構成において、イネーブル信号ｅｎがローレベルであるときに、入力信号ｉがローレベルからハイレベルに変化したとすると、２入力ＮＡＮＤゲートＮＡＮ１の出力信号ｎａ１はハイレベルからローレベルに変化し、２入力ＮＯＲゲートＮＯＲ１の出力信号ｎｒ１はハイレベルからローレベルに変化する。従って、ＰチャネルトランジスタＭＰ１は、オフ状態からオン状態に変化し、ＮチャネルトランジスタＭＮ１は、オン状態からオフ状態に変化する。この結果、出力信号ｘがローレベルからハイレベルに変化する。
【０００５】
ところで、この出力信号の変化の過程において、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１が共にオン状態である期間が生じる。この期間、電源ＶＤＤと接地ＧＮＤとの間に大きな電流（貫通電流）が流れるため、ＬＳＩ内部の電源線及び接地線に雑音が生じ、ＬＳＩの誤動作を招くことがある。
【０００６】
この問題について図１１を参照して、さらに詳細に説明する。
この図１１では、図１０に示すＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１にインダクタンスＬを接続した状態が示されている。
これらのインダクタンスＬは、ＬＳＩ外部の電源ＶＤＤまたは接地ＧＮＤからＬＳＩ内部のＭＯＳトランジスタＭＰ１，ＭＮ１の各ソースに至るまでの経路に介在する寄生インダクタンスである。このようなインダクタンスＬが介在している状態において、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１の間に貫通電流ｉが流れると、各インダクタンスＬの両端にスパイクノイズが発生する。
このスパイクノイズのノイズレベルは、式（１）に示すスパイク電圧（ΔＶ）によって表すことができる。
ΔＶ＝−Ｌ・ｄｉ／ｄｔ      ・・・（１）
ここで、ＰチャネルＭＯＳトランジスタＭＰ１、ＮチャネルＭＯＳトランジスタＭＮ１は負荷駆動能力が大きいので、これらを流れる貫通電流ｉは大きい。このため、大きなスパイクノイズが発生する。
このように、大きなスパイクノイズが発生すると、ＬＳＩ内部の他の回路が誤動作を起こしてしまう。
【０００７】
さらに、図１０に示す出力バッファ回路は、この貫通電流により出力バッファ回路の消費電流が増大するという問題もあった。
【０００８】
Ｂ．従来技術（２）
上述した貫通電流やノイズの発生を防止することを目的とした出力バッファ回路が例えば、特開平０５−３２７４４４号に開示されている。
図１２は、この出力バッファ回路の構成を示す回路図である。
この出力バッファ回路は、入力端子１、出力端子２、プリドライバ３、遅延回路部４、及び最終段ドライバ５により構成されている。
【０００９】
最終段ドライバ５は、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２と、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２とにより構成されている。ここで、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２の各ソースは正電源ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２の各ソースは接地されている。ＰチャネルＭＯＳトランジスタＰ１、Ｐ２と、ＮチャネルＭＯＳトランジスタＮ１、Ｎ２の各ドレインは出力端子２に接続されている。
【００１０】
遅延回路部４は、入力端子１と最終段ドライバ５との間に介挿されている。この遅延回路部４は、遅延ブロック６と、２入力ＮＡＮＤゲート１１と、２入力ＮＯＲゲート１２とにより構成されている。遅延ブロック６は、所定の遅延量ｔｄを有している。遅延ブロック６の出力信号は、２入力ＮＡＮＤゲート１１と、２入力ＮＯＲゲート１２の一方の入力端子に入力される。２入力ＮＡＮＤゲート１１と、２入力ＮＯＲゲート１２の他方の入力端子には、入力信号ｉが入力される。２入力ＮＡＮＤゲート１１は、最終段ドライバ５におけるＰチャネルＭＯＳトランジスタＰ２のゲートに出力信号を供給する。また、２入力ＮＯＲゲート１２は、最終段ドライバ５におけるＮチャネルＭＯＳトランジスタＮ２に出力信号を供給する。
【００１１】
プリドライバ３は、入力端子１と最終段ドライバ５との間に介挿されている。このプリドライバ３は、入力信号ｉの極性を反転した信号を最終段ドライバ５のＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１の各ゲートに出力する。
【００１２】
次に、上述した出力バッファ回路の動作について図１３を参照して説明する。
図１３（ａ）〜（ｊ）は、図７に示す出力バッファ回路の動作を示すタイミングチャートである。
まず、時刻ｔ０１で入力信号ｉがローレベルからハイレベルに変化したとすると、プリドライバ３の出力信号はハイレベルからローレベルに変化する（図１３（ａ）、（ｂ））。この結果、ＰチャネルＭＯＳトランジスタＰ１がオフ状態からオン状態に変化し、ＮチャネルＭＯＳトランジスタＮ１がオン状態からオフ状態に変化する（図１３（ｆ）、（ｇ））。そして、最終段ドライバ５の出力信号は、ローレベルからハイレベルへの変化を開始する（図１３（ｊ））。
【００１３】
時刻ｔ０１から遅延時間ｔｄ経過すると（時刻ｔ０２）、遅延ブロック６の出力信号はローレベルからハイレベルに変化する（図１３（ｃ））。そして、２入力ＮＡＮＤゲート１１の出力信号はハイレベルからローレベルに変化し、ＰチャネルＭＯＳトランジスタＰ２はオフ状態からオン状態に変化する（図１３（ｈ））。
この結果、ＰチャネルＭＯＳトランジスタＰ１及びＰ２の両方による付加駆動が行われ、出力信号レベルが急速に立ち上がる。
【００１４】
上述した出力バッファ回路においては、入力信号ｉが変化した時刻ｔ０１から遅延時間ｔｄ経過するまで（時刻ｔ０２）の間に、ＰチャネルＭＯＳトランジスタＰ２と、ＮチャネルＭＯＳトランジスタＮ２が共にオン状態である期間は存在しない（図１３（ｈ）、（ｉ））。このため、ＰチャネルＭＯＳトランジスタＰ２と、ＮチャネルＭＯＳトランジスタＮ２との間に貫通電流が流れることはない。
【００１５】
【発明が解決しようとする課題】
ところで、出力バッファ回路に接続された大容量の負荷を充電・放電するような場合、充電・放電の切り換えと同時に大きな駆動力が必要となる。上述した出力バッファ回路においては、入力信号ｉがローレベルからハイレベルに変化すると、負荷に対して並列接続された２個のＰチャネルＭＯＳトランジスタのうち、ＰチャネルＭＯＳトランジスタＰ１がオフ状態からオン状態に変化し（図１３（ｆ））、遅延時間ｔｄ経過後にＰチャネルＭＯＳトランジスタＰ２がオフ状態からオン状態に変化する（図１３（ｈ））。
この様に、入力信号ｉが変化するときには、１個のＰチャネルＭＯＳトランジスタＰ１による駆動力しか得ることができない。このため、大容量の負荷を充電・放電するのに十分な駆動力を得ることができず、応答が遅れてしまうという問題があった。
【００１６】
本発明は、以上説明した事情を鑑みてなされたものであり、貫通電流を抑制し、かつ入力信号変化時に大きな駆動力を得ることができる出力バッファ回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、電源に対して直列に接続された２個のスイッチング素子であって、入力信号により排他的にオンオフ状態が切り換えられ、各々の共通接続点から該入力信号に対応した出力信号を出力する第１のスイッチング素子と第２のスイッチング素子とを含む第１出力部と、前記第１のスイッチング素子と第２のスイッチング素子の共通接続点から出力される信号を遅延させる遅延部と、前記第１のスイッチング素子及び第２のスイッチング素子の各々に並列に接続された２個の補助スイッチング素子を含む第２出力部と、前記第１のスイッチング素子及び第２のスイッチング素子の各々に並列に接続された２個の補助スイッチング素子を含む第３出力部と、前記遅延部の出力信号のレベルと前記共通接続点の出力信号のレベルとが異なっている期間、前記第２出力部及び第３出力部にそれぞれ含まれる２個の補助スイッチング素子のうち前記第１のスイッチング素子に並列に接続された補助スイッチング素子又は前記第２のスイッチング素子に並列に接続された補助スイッチング素子のうち一方を選択する選択信号を出力する制御回路と、複数のスイッチング素子を含み、それらのスイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されており且つ前記制御回路から前記選択信号が入力されている期間、前記第２出力部に含まれる２個の補助スイッチング素子のうち当該選択信号が示す一方の補助スイッチング素子に対し、当該補助スイッチング素子をオン状態とする駆動補助制御信号を出力する第２出力部制御回路と、複数のスイッチング素子を含み、それらのスイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されており且つ前記制御回路から前記選択信号が入力されている期間、前記第３出力部に含まれる２個の補助スイッチング素子のうち当該選択信号が示す一方の補助スイッチング素子に対し、当該補助スイッチング素子をオン状態とする駆動補助制御信号を出力する第３出力部制御回路と、前記第２出力部制御回路及び前記第３出力部制御回路の両方又は一方に対し、負荷駆動信号を出力する制御信号生成部とを備えた出力バッファ回路を要旨とする。
この発明において、前記第１出力部に含まれる第１のスイッチング素子及び第２のスイッチング素子は、スイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されている期間、前記共通接続点から該入力信号に対応した出力信号を出力し、前記制御信号生成部は、前記第１出力部、前記第２出力部制御回路、及び前記第３出力部制御回路うちの全部又は一部に対し、負荷駆動信号を出力するようにしてもよい。
また、低速モード、中速モード、及び高速モードの何れかを指定する指定手段を更に備え、前記制御信号生成部は、前記指定手段を介して低速モードが選択されたとき、前記第１出力部に対して前記負荷駆動信号を出力し、前記指定手段を介して中速モードが選択されたとき、前記第１出力部及び前記第２出力部制御回路に対して前記負荷駆動信号を出力し、前記指定手段を介して高速モードが選択されたとき、前記第１出力部、前記第２出力部制御回路、及び前記第３出力部制御回路に対して前記負荷駆動信号を出力するようにしてもよい。
【００１８】
【発明の実施の形態】
以下、本発明をさらに理解しやすくするため、実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲で任意に変更可能である。
【００１９】
Ｃ．第１の実施形態
図１は、この発明の第１の実施形態である出力バッファ回路の構成を示す回路図である。
この出力バッファ回路は、図１０に示す出力バッファ回路（以下、第１出力部１００と記す。）に対して駆動切換制御部２００と、第２出力部３００を設けたものである。
【００２０】
第１出力部１００は、イネーブル信号ｅｎがローレベルであるときに、入力信号ｉに対応したレベルの信号をＬＳＩの出力端子４００に出力する回路であり、図１０に示す出力バッファ回路と同じ構成の回路である。従って、第１出力部１００については、前述した図１０と対応する部分に同一符号を付し、詳細な説明を省略する。
【００２１】
駆動切換制御部２００は、遅延部２１０と、２入力ＡＮＤゲートＡＮＤ１と、２入力ＯＲゲートＯＲ１と、インバータＩＮ２と、２入力ＮＡＮＤゲートＮＡＮ２と、２入力ＮＯＲゲートＮＯＲ２とにより構成されている。
遅延部２１０は、この出力バッファ回路の出力信号ｘを遅延時間ｔｄだけ遅延させるととともに、その極性を反転した信号ｘ２を２入力ＡＮＤゲートＡＮＤ１、及び２入力ＯＲゲートＯＲ１の一方の入力端子に出力する。
２入力ＡＮＤゲートＡＮＤ１の他方の入力端子には、インバータＩＮ２により極性の反転されたイネーブル信号ｅｎが入力され、２入力ＯＲゲートＯＲ１の他方の入力端子には、イネーブル信号ｅｎが入力される。
２入力ＡＮＤゲートＡＮＤ１の出力信号ａ２は、２入力ＮＡＮＤゲートＮＡＮ２の一方の入力端子に入力され、２入力ＯＲゲートＯＲ１の出力信号ｒ２は、２入力ＮＯＲゲートＮＯＲ２の一方の入力端子に入力される。
２入力ＮＡＮＤゲートＮＡＮ２及び２入力ＮＯＲゲートＮＯＲ２の他方の入力端子には、入力信号ｉが入力される。２入力ＮＡＮＤゲートＮＡＮ２、２入力ＮＯＲゲートＮＯＲ２は、出力信号ｎａ２及びｎｒ２を第２出力部３００に出力する。
【００２２】
第２出力部３００は、ＰチャネルＭＯＳトランジスタＭＰ２と、ＮチャネルＭＯＳトランジスタＭＮ２とにより構成されている。
ここで、ＰチャネルＭＯＳトランジスタＭＰ２のソースは電源ＶＤＤに接続され、ＮチャネルＭＯＳトランジスタＭＮ２のソースは接地されている。そして、ＰチャネルＭＯＳトランジスタＭＰ２のドレインと、ＮチャネルＭＯＳトランジスタＭＮ２のドレインは、ＬＳＩの出力端子４００に共通接続されている。このＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２は、ＰチャネルＭＯＳトランジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１の駆動能力を補強するために設けられたものである。
【００２３】
図２（ａ）〜（ｌ）は、図１に示す出力バッファ回路の動作を示すタイミングチャートである。以下、このタイムチャートを参照し、本実施形態の動作を説明する。
まず、イネーブル信号ｅｎがローレベルであり、入力信号ｉがローレベルであるときは、ＮＡＮＤゲートのＮＡＮ１の出力信号ｎａ１がハイレベル、ＮＯＲゲートＮＯＲ１の出力信号ｎｒ１がハイレベルとなるため、ＮチャネルＭＯＳトランジスタＭＮ１がオン状態となっている。このため、ＬＳＩの出力端子４００における出力信号ｘは、ローレベルとなっている（以上、図２（ａ）〜（ｅ）参照）。
また、出力信号ｘがローレベルであることから遅延部２１０の出力信号ｘ２はハイレベルとなっており、ＡＮＤゲートＡＮＤ１の出力信号ａ２及びＯＲゲートＯＲの出力信号ｒ２はいずれもハイレベルとなっている。
そして、ＮＡＮＤゲートＮＡＮ２はハイレベルの信号ａ２とローレベルの入力信号ｉが与えられるため、その出力信号ｎａ２はハイレベルとなっている。
一方、ＮＯＲゲートＮＯＲ２は、ハイレベルの信号ｒ２とローレベルの入力信号ｉが与えられるため、その出力信号ｎｒ２はローレベルとなっている。
このため、第２出力部３００におけるＰチャネルＭＯＳトランジスタＭＰ２及びＮチャネルＭＯＳトランジスタＭＮ２は、いずれもオフ状態となっている（以上、図２（ｆ）、（ｇ）、（ｈ）、（ｋ）、（ｌ）参照）。
【００２４】
次に、ある時刻ｔ１１において入力信号ｉがローレベルからハイレベルに変化したとする（図２（ａ）参照）。
この結果、第１出力部１００では、ＰチャネルＭＯＳトランジスタＭＰ１がオフ状態からオン状態に切り換わり、ＮチャネルＭＯＳトランジスタＭＮ１がオン状態からオフ状態に切り換わる（図２（ｉ）及び（ｊ）参照）。
このため、出力端子４００における出力信号ｘはローレベルからハイレベルへ向けて移行を開始する（図２（ｅ））。
【００２５】
ここで、出力信号ｘのレベルが、遅延部２１０の入力部のスレッショルド（閾値）よりも低い間は、遅延部２１０の出力信号ｘ２はハイレベルのままであり、ＮＡＮＤゲートＮＡＮ２にはハイレベルの信号ａ２が供給され、ＮＯＲゲートＮＯＲ２にはハイレベルの信号ｒ２が供給される。
従って、時刻ｔ１１において入力信号ｉがローレベルからハイレベルに変化したとき、これに応じてＮＡＮＤゲートＮＡＮ２の出力信号ｎａ２がハイレベルからローレベルへと切り換わる。この結果、第２出力部３００では、ＰチャネルＭＯＳトランジスタＭＰ２がオフ状態からオン状態へと切り換わることになる。
このため、入力信号ｉがローレベルからハイレベルへと変化した時点では、第１出力部１００におけるＰチャネルＭＯＳトランジスタＭＰ１と第２出力部３００におけるＰチャネルＭＯＳトランジスタＭＰ２の両方を介して出力端子４００に接続された負荷容量（図示略）の充電が行われ、出力信号ｘのレベルが上昇してゆく。
【００２６】
そして、ある時刻ｔ１２において出力信号ｘのレベルが遅延部２１０の入力部のスレッショルドを越えると、その時点から遅延時間ｔｄだけ遅れた時刻ｔ１３において遅延部２１０の出力信号ｘ２がハイレベルからローレベルへと切り換わり（図２（ｆ））、これによりＡＮＤゲートＡＮＤ１の出力信号ａ２及びＯＲゲートＯＲ１の出力信号ｒ２がいずれもローレベルとなる。
この結果、ＮＡＮＤゲートＮＡＮ２の出力信号ｎａ２がハイレベルとなり（図２（ｇ））、ＰチャネルＭＯＳトランジスタＭＰ２はオフ状態に戻る（図２（ｋ））。このようにしてＰチャネルＭＯＳトランジスタＭＰ２がオフ状態となった後は、第１出力部１００におけるＰチャネルＭＯＳトランジスタＭＰ１のみがオン状態を維持する。
【００２７】
ただし、ＰチャネルＭＯＳトランジスタＭＰ２がオフとなるのは、出力信号ｘのレベルが遅延部２１０の入力部のスレッショルドを超え、さらに遅延時間ｔｄだけ経過した後である。ここで、遅延時間ｔｄは、出力信号ｘのレベルが遅延部の入力部のスレッショルドを越えてから完全に立ち上がるまでに必要な時間に設定している。従って、その時点において出力信号ｘは、既にハイレベルとなっている。
【００２８】
次に、ある時刻ｔ１４において入力信号ｉがハイレベルからローレベルへと切り換わったとする（図２（ａ））。
この結果、第１出力部１００では、ＰチャネルＭＯＳトランジスタＭＰ１がオン状態からオフ状態に切り換わり、ＮチャネルＭＯＳトランジスタＭＮ１がオフ状態からオン状態に切り換わる（図２（ｉ）及び（ｊ）参照）。
このため、出力端子４００における出力信号ｘはハイレベルからローレベルへ向けて移行を開始する（図２（ｅ））。
【００２９】
ここで、出力信号ｘのレベルが、遅延部２１０の入力部のスレショルド（閾値）よりも高い間は、遅延部２１０の出力信号ｘ２はローレベルのままであり、ＮＡＮＤゲートＮＡＮ２にはローレベルの信号ａ２が供給され、ＮＯＲゲートＮＯＲ２にはローレベルの信号ｒ２が供給される。
従って、時刻ｔ１４において入力信号ｉがハイレベルからローレベルに変化したとき、これに応じてＮＯＲゲートＮＯＲ２の出力信号ｎｒ２がローレベルからハイレベルへと切り換わる。この結果、第２出力部３００では、ＮチャネルＭＯＳトランジスタＭＮ２がオフ状態からオン状態へと切り換わることになる。
このため、入力信号ｉがハイレベルからローレベルへと変化した時点では、第１出力部１００におけるＮチャネルＭＯＳトランジスタＭＮ１と第２出力部２００におけるＮチャネルＭＯＳトランジスタＭＮ２の両方を介して出力端子４００に接続された負荷容量（図示略）の放電が行われ、出力信号ｘのレベルが下降してゆく。
【００３０】
そして、ある時刻ｔ１５において出力信号ｘのレベルが遅延部２１０の入力部のスレッショルドを下まわると、その時点から遅延時間ｔｄだけ遅れた時刻ｔ１６において遅延部２１０の出力信号ｘ２がローレベルからハイレベルへと切り換わり（図２（ｆ））、これによりＡＮＤゲートＡＮＤ１の出力信号ａ２及びＯＲゲートＯＲ１の出力信号ｒ２がいずれもハイレベルとなる。
この結果、ＮＯＲゲートＮＯＲ２の出力信号ｎｒ２がローレベルとなり（図２（ｈ））、ＮチャネルＭＯＳトランジスタＭＮ２はオフ状態に戻る（図２（ｌ））。このようにしてＮチャネルＭＯＳトランジスタＭＮ２がオフ状態となった後は、第１出力部１００におけるＮチャネルＭＯＳトランジスタＭＮ１のみがオン状態を維持する。
【００３１】
ただし、ＮチャネルＭＯＳトランジスタＭＮ２がオフとなるのは、出力信号ｘのレベルが遅延部２１０の入力部のスレッショルドを下回り、さらに遅延時間ｔｄだけ経過した後である。ここで、遅延時間ｔｄは、出力信号ｘのレベルが遅延部の入力部のスレッショルドを下回ってから完全に立ち下がるまでに必要な時間に設定している。従って、その時点において出力信号ｘは、既にローレベルとなっている。
【００３２】
このように、本実施形態によれば入力信号ｉの信号レベルが変化したとき、第２出力部３００のＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２とがともにオン状態になることはない。従って、第２出力部３００に貫通電流が流れることはない。
【００３３】
また、入力信号ｉの信号レベルがローレベルからハイレベルに変化したとき、第２出力部３００では、ＮチャネルＭＯＳトランジスタＭＮ２がオフ状態を維持する（図２（ｌ））。
また、入力信号ｉがハイレベルからローレベルに変化したとき、第２出力部３００では、ＰチャネルＭＯＳトランジスタＭＰ２がオフ状態を維持する（図２（ｋ））。
このように、入力信号ｉの信号レベルが変化したとき、第２出力部３００では、ＰチャネルＭＯＳトランジスタＭＰ２もしくはＮチャネルＭＯＳトランジスタＭＮ２のいずれか１のトランジスタがオフ状態を維持するため、出力バッファ回路の制御に必要な電力を抑えることが可能となる。
【００３４】
さらにまた、入力信号ｉの信号レベルがローレベルからハイレベルに変化したとき、第１出力部１００及び第２出力部３００の両方のＰチャネルＭＯＳトランジスタにより負荷容量の充電が開始される。また、入力信号の信号レベルがハイレベルからローレベルに変化したとき、第１出力部１００及び第２出力部３００の両方のＮチャネルＭＯＳトランジスタにより負荷容量の放電が開始される。
従って、本実施形態に係る出力バッファ回路においては、入力信号ｉの変化に対応し、迅速に大容量負荷を充電または放電することができる。
【００３５】
さらに、本実施形態に係る出力バッファ回路においては、駆動切換制御部２００のＮＯＲゲートＮＯＲ２及びＮＡＮＤゲートＮＡＮ２を構成するトランジスタのトランジスタサイズを小さくすることができる。具体的には次の通りである。
【００３６】
（１）ＮＯＲゲートＮＯＲ２を構成するトランジスタについて
入力信号ｉがローレベルからハイレベルに変化する場合には、ＮＯＲゲートＮＯＲ２の出力信号ｎｒ２は、ローレベルのまま変化しない（図２（ｈ））。
このため、第２出力部３００のＮチャネルＭＯＳトランジスタＭＮ２をオン状態からオフ状態にするためのＮＯＲゲートＮＯＲ２を構成するＮチャネルＭＯＳトランジスタのトランジスタサイズを小さくし、消費電力を減らすことができる。
【００３７】
（２）ＮＡＮＤゲートＮＡＮ２を構成するトランジスタについて
入力信号ｉがハイレベルからローレベルに変化する場合には、ＮＡＮＤゲートＮＡＮ２の出力信号ｎａ２は、ハイレベルのまま変化しない（図２（ｇ））。このため、第２出力部３００のＰチャネルＭＯＳトランジスタＭＰ２をオン状態からオフ状態にするためのＮＡＮＤゲートＮＡＮ２のＮチャネルＭＯＳトランジスタのトランジスタサイズを小さくし、消費電力を減らすことができる。
【００３８】
Ｄ．第２の実施形態
次に、図３、図４を参照し、第２の実施形態に係る出力バッファ回路について説明する。
上記第１の実施形態に係る出力バッファ回路は、第１出力部１００の出力信号ｘを駆動切換制御部２００に入力する構成であった。これに対し、本実施形態に係る出力バッファ回路は、図３に示すように入力信号ｉを駆動切換制御部２００に入力する構成である。なお、上記第１の実施形態にかかる出力バッファ回路と共通する部分については、その詳細な説明を省略する。
【００３９】
図４（ａ）〜（ｌ）は、図３に示す出力バッファ回路の動作を示すタイミングチャートである。以下、このタイムチャートを参照し、本実施形態の動作を説明する。
まず、イネーブル信号ｅｎがローレベルであり、入力信号ｉがローレベルであるときは、上述した第１の実施形態と同様であるため、その説明を省略する。
次に、ある時刻ｔ３１において入力信号ｉがローレベルからハイレベルに変化したとする（図４（ａ））。
この結果、第１出力部１００では、ＰチャネルＭＯＳトランジスタＭＰ１がオフ状態からオン状態に切り換わり、ＮチャネルＭＯＳトランジスタＭＮ１がオン状態からオフ状態に切り換わる。第１出力部１００から出力された信号は、ローレベルからハイレベルへの変化を開始する（図４（ｅ））。
【００４０】
ここで、遅延部２１０の入力部には入力信号ｉが入力される。従って、遅延部２１０の入力部には、時刻ｔ３１においてハイレベルの信号が入力されることとなる。
ただし、この遅延部２１０は、所定の遅延量ｔｄ’を有している。従って、入力信号ｉの信号レベルがローレベルからハイレベルに変化した時刻ｔ３１において、遅延部２１０の出力信号ｘ２はハイレベルのままであり、ＮＡＮＤゲートＮＡＮ２にはハイレベルの信号ａ２が供給され、ＮＯＲゲートＮＯＲ２にはハイレベルの信号ｒ２が供給される。
一方、時刻ｔ３１において入力信号ｉがローレベルからハイレベルに変化したとき、これに応じてＮＡＮＤゲートＮＡＮ２の出力信号ｎａ２がハイレベルからローレベルへと切り換わる。この結果、第２出力部３００では、ＰチャネルＭＯＳトランジスタＭＰ２がオフ状態からオン状態へと切り換わることになる。
このため、入力信号ｉがローレベルからハイレベルへと変化した時点では、第１出力部１００におけるＰチャネルＭＯＳトランジスタＭＰ１と第２出力部２００におけるＰチャネルＭＯＳトランジスタＭＰ２の両方を介して出力端子４００に接続された負荷容量の充電が行われ、出力信号ｘのレベルが上昇していく。
【００４１】
そして、入力信号ｉがローレベルからハイレベルに変化した時点から遅延時間ｔｄ’だけ遅れた時刻ｔ３３において、遅延部２１０の出力信号ｘ２がハイレベルからローレベルへと切り換わる（図４（ｆ））。これにより、ＡＮＤゲートＡＮＤ１の出力信号ａ２及びＯＲゲートＯＲ１の出力信号ｒ２がいずれもローレベルとなる。
この結果、ＮＡＮＤゲートＮＡＮ２の出力信号ｎａ２がハイレベルとなり（図４（ｇ））、ＰチャネルＭＯＳトランジスタＭＰ２はオフ状態に戻る（図４（ｆ））。このようにしてＰチャネルＭＯＳトランジスタＭＰ２がオフ状態となった後は、第１出力部１００におけるＰチャネルＭＯＳトランジスタＭＰ１のみがオン状態を維持する。
【００４２】
ただし、本実施形態に係る遅延部２１０の出力信号ｘ２は、入力信号ｉがローレベルからハイレベルに変化したときから、遅延時間ｔｄ’経過した後にハイレベルからローレベルに変化する（図４（ｆ））。
本実施形態においては、遅延部２１０の遅延時間ｔｄ’を、入力信号ｉがローレベルからハイレベルに変化してから出力信号ｘがローレベルからハイレベルに立ち上がるまでに必要な時間に設定している。
従って、遅延部２１０の出力信号ｘ２がハイレベルからローレベルに変化したとき（図４（ｆ））、出力信号ｘは、既にハイレベルとなっている。
ここで、入力信号ｉがハイレベルからローレベルに変化したときの出力バッファ回路の動作については、前述した第１の実施形態と同様であるため、その説明を省略する。
【００４３】
以上説明したように、入力信号ｉを駆動切換制御部２００に入力する構成の出力バッファ回路において、入力信号ｉがローレベルからハイレベルに変化したとき、第２出力部３００のＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ２とがともにオン状態になることはない。
従って、前述した第１の実施形態と同様、第２出力部３００に流れる貫通電流を防止することができ、出力バッファ回路の低消費電力化が可能となる。
【００４４】
Ｅ．第３の実施形態
次に、図５〜図９を参照し、第３の実施形態に係る出力バッファ回路について説明する。
図５は、本実施形態に係る出力バッファ回路の構成を示す回路図である。
本実施形態に係る出力バッファ回路は、第１出力部１００'と、第２出力部３００と、第３出力部５００と、駆動切換制御部２００'とにより構成されている。
ここで、第１出力部１００'は、第１実施形態（図１）における第１出力部１００の２入力ＮＯＲゲートＮＯＲ１およびインバータＩＮ１の前段に２入力ＯＲゲートＯＲ０を設けた構成となっている。この２入力ＯＲゲートＯＲ０の一方の入力端子には、イネーブル信号ｅｎが入力され、他方の入力端子には、後述する制御信号ＯＵＴ２が入力される。
【００４５】
第２出力部３００は、上記第１実施形態におけるものと同様、第１出力部１００'の駆動能力を補強するための回路である。
本実施形態では、この第２出力部３００の他、第１出力部１００'の駆動力を補強のための回路として、第３出力部５００が設けられている。この第３出力部５００は、図示のように、ＰチャネルＭＯＳトランジスタＭＰ３と、ＮチャネルＭＯＳトランジスタＭＮ３とにより構成されている。
【００４６】
本実施形態では、次の３通りの方法により出力端子４００に接続された負荷の駆動を行うことができる。
ａ．第１出力部１００'のみによる負荷駆動（低速モード）
ｂ．第１出力部１００'および第２出力部３００による負荷駆動（中速モード）
ｃ．第１出力部１００'、第２出力部３００および第３出力部５００による負荷駆動（高速モード）
いずれのモードにより負荷駆動を行うかは、図６に示す制御信号生成部６００からの制御信号ＯＵＴ２、ＯＵＴ４およびＯＵＴ８により決定される。この制御信号生成回路６００の機能は、図７に示す真理値表の通りである。
【００４７】
駆動切換制御部２００'は、遅延回路２１０と、制御回路２２０と、第２出力部制御回路２３０と、第３出力部制御回路２４０とにより構成されている。
これらのうち制御回路２２０は、ＡＮＤゲートＡＮＤ１と、インバータＩＮ２と、ＯＲゲートＯＲ１とにより構成されている。この回路は、第１実施形態および第２実施形態において既に説明したものと同様の回路である。
遅延回路２１０は、上記第１実施形態におけるものと同様である。
第２出力部制御回路２３０は、ＮＡＮＤゲートＮＡＮ２と、ＮＯＲゲートＮＯＲ２と、ＡＮＤゲートＡＮＤ２と、ＯＲゲートＯＲ２と、インバータＩＮ３とにより構成されている。
ここで、ＯＲゲートＯＲ２の一方の入力端子には制御信号ＯＵＴ４が入力され、ＡＮＤゲートＡＮＤ２の一方の入力端子には制御信号ＯＵＴ４をインバータＩＮ３によってレベル反転した信号が入力される。また、ＯＲゲートＯＲ２の他方の入力端子には制御回路２２０におけるＯＲゲートＯＲ１の出力信号ｒ２が入力され、ＡＮＤゲートＡＮＤ２の他方の入力端子には制御回路２２０におけるＡＮＤゲートＡＮＤ１の出力信号ａ２が入力される。
【００４８】
そして、ＯＲゲートＯＲ２の出力信号ｒ３は、ＮＯＲゲートＮＯＲ２の一方の入力端子に入力され、ＡＮＤゲートＡＮＤ２の出力信号ａ３は、ＮＡＮＤゲートＮＡＮ２の一方に入力される。これらのＮＯＲゲートＮＯＲ２およびＮＡＮＤゲートＮＡＮ２の双方の他方の入力端子には入力信号ｉが入力される。
そして、ＮＡＮＤゲートＮＡＮ２およびＮＯＲゲートＮＯＲ２の各出力信号は、第２出力部３００のＰチャネルＭＯＳトランジスタＭＰ２およびＮチャネルＭＯＳトランジスタＭＮ２の各ゲートに供給される。
以上が第２出力制御回路２３０の構成である。
【００４９】
第３出力部制御回路２４０は、第３出力部５００の前段に設けられており、第２出力制御回路２３０と同様な構成を有している。この第３出力部制御回路２４０におけるＮＡＮＤゲートＮＡＮ３、ＮＯＲゲートＮＯＲ３、ＡＮＤゲートＡＮＤ３、ＯＲゲートＯＲ３およびインバータＩＮ４は、第２出力部制御回路２３０におけるＮＡＮＤゲートＮＡＮ２、ＮＯＲゲートＮＯＲ２、ＡＮＤゲートＡＮＤ２、ＯＲゲートＯＲ２およびインバータＩＮ３に各々対応している。ただし、第３出力部制御回路２４０におけるＯＲゲートＯＲ３およびインバータＩＮ４には、制御信号ＯＵＴ８が入力される。
次に本実施形態の動作について説明する。
【００５０】
ａ．低速モード
制御信号生成部６００に対する入力信号ＰＣＴＬ０およびＰＣＴＬ１がいずれもＬレベルとされると、制御信号ＯＵＴ２のみがＬレベル、制御信号ＯＵＴ４およびＯＵＴ８がＨレベルとされる（図７参照）。この状態において、イネーブル信号ｅｎがＬレベルに設定されると、出力バッファ回路の動作モードは低速モードとなる。
この低速モードにおいては、ＯＲゲートＯＲ２およびＯＲ３の各出力信号ｒ３、ｒ４が強制的にＨレベルとされ、ＡＮＤゲートＡＮＤ２およびＡＮＤ３の各出力信号ａ３、ａ４が強制的にＬレベルとされる。このため、第２出力部２３０および第３出力部５００を構成する全てのトランジスタがオフ状態となる。一方、ＯＲゲートＯＲ０の出力信号はＬレベル、インバータＩＮ１の出力信号はＨレベルとなる。
従って、この低速モードでは、入力信号ｉに対応して、第１出力部１００のトランジスタＭＰ１およびＭＮ１のオンオフ駆動が行われ、これらのトランジスタのみにより出力端子４００に接続された負荷の駆動が行われる。
【００５１】
ｂ．中速モード
次に、制御信号生成部６００に対する入力信号ＰＣＴＬ０がＨレベル、入力信号ＰＣＴＬ１がＬレベルとされると、制御信号ＯＵＴ２およびＯＵＴ４がＬレベル、制御信号ＯＵＴ８がＨレベルとされる（図７参照）。
この状態において、イネーブル信号ｅｎがＬレベルに設定されると、出力バッファ回路の動作モードは中速モードとなる。
この中速モードにおいては、ＯＲゲートＯＲ３の出力信号が強制的にＨレベルとされ、ＡＮＤゲートＡＮＤ３の出力信号が強制的にＬレベルとされるため、第３出力部５００を構成する全てのトランジスタがオフ状態となる。一方、ＯＲゲートＯＲ０の出力信号はＬレベル、インバータＩＮ１の出力信号はＨレベルとなる。このため、入力信号ｉに対応して、第１出力部１００のトランジスタＭＰ１およびＭＮ１のオンオフ駆動が行われる。また、制御信号ＯＵＴ４がＬレベルであることから、制御回路２２０におけるＡＮＤゲートＡＮＤ１の出力信号ａ２およびＯＲゲートＯＲ１の出力信号ｒ２が、各々信号ａ３およびｒ３として、ＮＡＮＤゲートＮＡＮ２およびＮＯＲゲートＮＯＲ２に各々供給される。従って、この中速モードにおいて、例えば入力信号ｉがＬレベルからＨレベルに変化したときには、このレベル変化後の一定期間、第２出力部３００におけるＰチャネルＭＯＳトランジスタＭＰ２がオン状態となる。
また、例えば入力信号ｉがＨレベルからＬレベルに変化したときには、このレベル変化後の一定期間、第２出力部３００におけるＮチャネルＭＯＳトランジスタＭＮ２がオン状態となる。このように中速モードにおいては、第２出力部３００により第１出力部１００の駆動能力の補強が行われるのである。
【００５２】
ｃ．高速モード
次に、制御信号生成部６００に対する入力信号ＰＣＴＬ０およびＰＣＴＬ１がいずれもＨレベルとされると、制御信号ＯＵＴ２、ＯＵＴ４およびＯＵＴ８が全てＬレベルとされる（図７参照）。この状態において、イネーブル信号ｅｎがＬレベルに設定されると、出力バッファ回路の動作モードは高速モードとなる。
この高速モードにおいては、ＯＲゲートＯＲ０の出力信号はＬレベル、インバータＩＮ１の出力信号はＨレベルとなる。このため、入力信号ｉに対応して、第１出力部１００のトランジスタＭＰ１およびＭＮ１のオンオフ駆動が行われる。また、制御信号ＯＵＴ４およびＯＵＴ８がＬレベルであることから、制御回路２２０におけるＡＮＤゲートＡＮＤ１の出力信号ａ２がＮＡＮＤゲートＮＡＮ２およびＮＡＮ３に供給され、ＯＲゲートＯＲ１の出力信号ｒ２がＮＯＲゲートＮＯＲ２およびＮＯＲ３に供給される。
従って、この高速モードにおいて、例えば入力信号ｉがＬレベルからＨレベルに変化したときには、このレベル変化後の一定期間、第２出力部３００におけるＰチャネルＭＯＳトランジスタＭＰ２および第３出力部５００のＰチャネルＭＯＳトランジスタＭＰ３がオン状態となる。また、例えば入力信号ｉがＨレベルからＬレベルに変化したときには、このレベル変化後の一定期間、第２出力部３００におけるＮチャネルＭＯＳトランジスタＭＮ２および第３出力部５００におけるＮチャネルＭＯＳトランジスタＭＮ３がオン状態となる。
このように高速モードにおいては、第２出力部３００および第３出力部５００の両方により第１出力部１００の駆動能力の補強が行われるのである。
【００５３】
ｄ．ハイインピーダンスモード
イネーブル信号ｅｎがＨレベルとされると、ＯＲゲートＯＲ１、ＯＲ２およびＯＲ３の各出力信号が強制的にＨレベルとされ、インバータＩＮ１、ＡＮＤゲートＡＮＤ２およびＡＮＤゲートＡＮＤ３の各出力信号が強制的にＬレベルとされる。このため、第１出力部１００'、第２出力部２３０および第３出力部５００を構成する全てのトランジスタがオフ状態となり、出力端子４００はハイインピーダンス状態となる。
【００５４】
ｅ．低速モード、中速モードおよび高速モードにおける出力信号ｘの変化
図８は、入力信号ｉがローレベルからハイレベルに変化した場合の各速度モードにおける出力信号ｘの立ち上がりの変化を示す図である。
低速モードにおいては、ＰチャネルＭＯＳトランジスタＭＰ１のみにより出力端子４００に接続された負荷容量の充電が行われるため、出力信号ｘのレベルは、ゆっくりと上昇していく。これに対し、中速モードにおいては、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２により負荷容量の充電が行われる。従って、中速モードの出力信号ｘの立ち上がりは、低速モードにおける出力信号ｘの立ち上がりと比較して速くなる。さらに、高速モードにおいては、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３により負荷容量の充電が行われるため、高速モードの出力信号ｘの立ち上がりは、中速モードにおける出力信号ｘの立ち上がりよりも速くなる。
【００５５】
このように、本実施形態においては、速度モードを切り換えることにより、出力信号ｘの立ち上がりを変えることができる。すなわち、出力バッファ回路の出力端子４００に接続された負荷容量に応じて、高速充電を行うか、あるいは低速充電を行うか等の切り換えを行うことができるのである。
【００５６】
以上説明した本実施形態に係る出力バッファ回路に関して、例えば遅延部２１０を各速度モードに応じて遅延時間の設定変更が可能な構成としても良い。具体的には、図９に示す構成の遅延部２１０’を出力バッファ回路に設けるようにする。
【００５７】
遅延部２１０’は、速度モード判定部２１１と、可変遅延回路２１２とを具備している。
速度モード判定部２１１には、制御信号ＯＵＴ２、ＯＵＴ４、ＯＵＴ８が入力される。この速度モード判定部２１１は、入力される各制御信号の信号レベルに基づき出力バッファ回路の速度モードを判定し、判定結果に基づき遅延段数選択信号の生成を行う。そして、速度モード判定部２１１は、生成した遅延段数選択信号を可変遅延回路２１２に出力する。
例えば、入力される制御信号ＯＵＴ２及びＯＵＴ４がローレベルであり、制御信号ＯＵＴ８がハイレベルである場合、速度モード判定部２１１は中速モードであると判定する（図７参照）。そして、速度モード判定部２１１は、中速モードにおける遅延段数選択信号を生成し、この遅延段数選択信号を可変遅延回路２１２に出力する。
【００５８】
可変遅延回路２１２は、速度モード判定部２１１からの遅延段数選択信号に基づき、遅延時間の設定変更を行う。
可変遅延回路２１２は、複数のインバータ、ＡＮＤゲート、ＯＲゲート等により構成されいる。この可変遅延回路２１２は、速度モード判定部２１１からの遅延段数選択信号に基づき、遅延時間の変更を行う。具体的には、可変遅延回路２１２は、出力信号ｘが入力されると、速度モード判定部２１１から供給される遅延段数選択信号に基づき、遅延段数の切り換えを行う。そして、可変遅延回路２１２は、遅延段数の切り換えにより設定された遅延時間経過後に、出力信号ｘの極性を反転した出力信号ｘ２を制御回路２２０に出力する。
この可変遅延回路２１２における遅延段数の切り換えは、出力信号ｘが完全に立ち上がると同時に遅延部からの出力信号ｘ２の信号レベルが変化するように設定されている。
このような構成の遅延部２１０’を出力バッファ回路に設けることで、出力バッファ回路における出力信号ｘの切り換えを正確に制御することができる。
なお、本実施形態に係る出力バッファ回路は、第１出力部１００’の出力信号ｘを駆動切換制御部２００’に入力する構成としたが、これに限定する趣旨ではなく、入力信号ｉを駆動切換制御部２００’に入力する構成、すなわち前述した第２実施形態に係る出力バッファ回路と同様に構成することもできる。
【００５９】
【発明の効果】
以上説明したように、本発明の出力バッファ回路によれば、電源に対して直列に接続された２個のスイッチング素子であって、入力信号により排他的にオンオフ状態が切り換えられ、各々の共通接続点から該入力信号に対応した出力信号を出力する第１および第２のスイッチング素子と、前記第１のスイッチング素子に並列に接続された第１の補助スイッチング手段と、前記第２のスイッチング素子に並列に接続された第２の補助スイッチング手段と、前記入力信号のレベルが変化し、このレベル変化により、前記第１または第２のスイッチング素子の一方がオフ状態からオン状態となるとき、前記第１の補助スイッチング手段または第２の補助スイッチング手段のうちこのオン状態となるスイッチング素子に並列接続された補助スイッチング手段に対し、当該補助スイッチング手段を所定時間だけオン状態とする駆動補助制御信号を出力する駆動切換制御部とを設けたので、貫通電流を減らし、かつ入力信号の変化に対応した迅速な負荷駆動を行うことができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の第１の実施形態である出力バッファ回路の構成を示すブロック図である。
【図２】  同実施形態の動作を示すタイミングチャートである。
【図３】  この発明の第２の実施形態である出力バッファ回路の構成を示すブロック図である。
【図４】  同実施形態の動作を示すタイミングチャートである。
【図５】  この発明の第３の実施形態である出力バッファ回路の構成を示すブロック図である。
【図６】  制御信号生成部６００の構成を示す図である。
【図７】  制御信号生成部６００の機能を説明するための図である。
【図８】  各速度モードにおける出力信号ｘの立ち上がりの変化を示す図である。
【図９】  遅延部２１０’の構成を示す図である。
【図１０】  従来の出力バッファ回路の構成を示す図である。
【図１１】  従来の出力バッファ回路の構成要素の一部を示した図である。
【図１２】  従来の出力バッファ回路の構成を示す図である。
【図１３】  従来の出力バッファ回路の動作を示すタイミングチャートである。
【符号の説明】
１００・・・第１出力部              ２００・・・駆動切換制御部
２１０・・・遅延部                  ３００・・・第２出力部
ＭＰ１・・・第１のＰチャネルＭＯＳトランジスタ
ＭＮ１・・・第１のＮチャネルＭＯＳトランジスタ
ＭＰ２・・・第２のＰチャネルＭＯＳトランジスタ
ＭＮ２・・・第２のＮチャネルＭＯＳトランジスタ
【図１】
0003888019.tif 000002
【図２】
0003888019.tif 000003
【図３】
0003888019.tif 000004
【図４】
0003888019.tif 000005
【図５】
0003888019.tif 000006
【図６】
0003888019.tif 000007
【図７】
0003888019.tif 000008
【図８】
0003888019.tif 000009
【図９】
0003888019.tif 000010
【図１０】
0003888019.tif 000011
【図１１】
0003888019.tif 000012
【図１２】
0003888019.tif 000013
【図１３】
0003888019.tif 000014