(57)【特許請求の範囲】
【請求項１】
電子ニューロン回路であって、
初期的に第１の電圧にある出力端子と、
少なくとも１つの入力電流に応じて電圧Ｖinに充電する第１のコンデンサと、
スイッチングスレショールドＶthを有し、Ｖin＞Ｖthの場合に第１のトリガ信号を発生する第１のスレショールド回路と、
該第１のトリガ信号に応じて、該出力端子を該第１の電圧からスパイク電圧の方へ駆動する第１の回路手段と、
該スパイク電圧の方へ駆動される該出力端子の該電圧に応じて、ＶinをＶthより小さい値にリセットする手段と、
該スパイク電圧の方へ駆動される該出力端子の該電圧に応じて、該出力端子の該駆動を該スパイク電圧の方へスピードアップする第１の帰還手段とを含む電子ニューロン回路。
【請求項２】
請求項１記載のニューロン回路において、該スパイク電圧は、実質的に電源電圧に等しいニューロン回路。
【請求項３】
請求項１記載のニューロン回路において、該第１の回路手段は、該トリガ信号に応じて該出力端子を電源電圧に接続するインバータを含むニューロン回路。
【請求項４】
請求項１記載のニューロン回路において、該Ｖinを該Ｖthより小さい値にリセットする該手段は、該スパイク電圧の方へ駆動される該出力端子の該電圧に応じるスイッチを含み、該スイッチは、該第１のコンデンサに基準電圧を印加するニューロン回路。
【請求項５】
請求項１記載のニューロン回路において、さらに、該少なくとも１つの入力電流を反映して該第１のスレショールド回路に印加する電流ミラー回路を含むニューロン回路。
【請求項６】
少なくとも１つの入力電流に応じて、初期的に第１の電圧にある出力端子にスパイク状パルスを発生するタイミング回路であって、
印加された電流に応じて電圧Ｖinに充電する第１のコンデンサと、
該少なくとも１つの入力電流を該第１のコンデンサに選択的に印加する手段と、
スイッチングスレショールドＶthを有し、該Ｖin＞Ｖthの場合に第１のトリガ信号を発生する第１のスレショールド回路と、
該第１のトリガ信号に応じて、該出力端子を該第１の電圧から、該第１の電圧と実質的に異なるスパイク電圧の方へ駆動する第１の回路手段と、
該スパイク電圧の方へ駆動される該出力端子の該電圧に応じて、Ｖinを該Ｖthより小さい値にリセットする手段と、
該出力端子が該第１の電圧と実質的に異なる電圧にある場合に、該選択的に印加する手段を接続解除する手段と、
該スパイク電圧の方へ駆動される該出力端子の該電圧に応じて、該出力端子の該駆動を該スパイク電圧の方へスピードアップする帰還手段とを含むタイミング回路。
【請求項７】
請求項６記載のタイミング回路において、さらに、予め決められた期間後、該出力電圧を該第１の電圧に戻す手段を含むタイミング回路。
【請求項８】
請求項６記載のタイミング回路において、該入力電流を該第１のコンデンサに選択的に印加する手段は、複数の入力電流の重み付けされた組み合わせを印加する手段を含むタイミング回路。
【請求項９】
請求項６記載のタイミング回路において、該選択的に印加する手段は電流ミラー回路を含むタイミング回路。
【発明の詳細な説明】
【０００１】
【関連出願】
本出願に関連する主題は、本出願と同日に出願された米国特許出願、すなわち、アール・ヘレラ（R. Herrera）とアール・サーペシュカー（R. Sarpeshkar ）による“エッジトリガー式トグルフリップフロップ回路"、およびアール・ヘレラ（R. Herrera）とアール・サーペシュカー（R. Sarpeshkar ）による“スパイクトリガー式非同期有限状態マシン"において提案されている。これらの出願は、本出願の譲受人に譲渡されており、本出願における参照によりここに含まれる。
【０００２】
【発明の属する技術分野】
本発明は、電子回路に関し、特に、電圧制御および電流制御発振器と単安定パルス発生回路に関する。さらに、本発明の実施例は、動物の神経系においてニューロンを生じるのと同様な出力信号を発生するパルス発生回路に関する。
【０００３】
【従来の技術及び発明が解決しようとする課題】
スパイキング  ニューロン回路は、動物の神経系におけるニューロンの機能によって示唆されている。このようなニューロンをモデル化する簡単で効果的な方方法は、インテグレート  アンド  ファイアユニットとしてである。すなわち、ニューロンは、コンデンサの電圧が予め決められたスレショールド電圧に達するまで、コンデンサにおける入力電流を積分する。そして、ニューロンは、スパイク信号を発生し、コンデンサの電圧をリセットして基準電位（典型的にはゼロ電圧または接地電位）にする。一般的には、C. Mead, Analog VLSI and Neural Systems, Addison-Wesley, Reading MA, 1989,especially chapters 4 and 12を参照されたい。
【０００４】
ニューロン回路の商業的な重要性は、これらが、電圧制御または電流制御発振器、あるいは単安定パルス発生回路のような、パターン承認のためのニューロンネットワークにおける構築ブロックとして使用できるため、部分的に起こっている。実際には、ニューロン回路は、エス・エム・タム（S. M. Tam ）等に対して１９９０年１０月２日に発行された米国特許第４，９６１，００２号にあるように、アレイ状態で使用されることがある。したがって、ニューロン回路は少数のデバイスを用いて製作されるべきであり、また、これらのデバイスは動作中できるだけ少ない熱を消費すべきであるということが、ニューロン回路の有効な特質となる。さらに、ニューロン回路の多くの先行実施例は、非常に複雑で、多くのタスクに適する密度のパッケージ化を妨げるようなレベルのエネルギーを消費している。
【０００５】
生物学的ニューロンに類似した方法で動作する際、ニューロン回路は、生物学的関係の樹枝状突起に類似した１つ以上のソースから入力信号を受け取ることがある。これらの入力信号は、典型的に、ニューラルネットワークで使用するための論理機能を形成するように重み付けされることがある低レベル信号である。ほとんどのインテグレート  アンド  ファイア回路の特性は、出力におけるファイアリングに基づく累積入力信号のリセットである。先行技術のニューロン回路は、典型的に、ニューロン回路スパイキング信号を発生する際に使用される正帰還ループにおける入力を含むことにより、このリセットを実行している。しかしながら、この帰還は、ニューロン回路のファイアリング中とフィアリング後の過渡期間中に、入力信号源に望ましくない影響を与えることがある。
【０００６】
先行技術のニューロン回路は、ニューロン回路出力のパルス幅、形状、およびニューロン回路のスレショールド電圧に関する制限を示した。さらに、いくつかの先行技術のニューロン回路では、不応期間、すなわち、出力パルスの終了と次の出力パルスの発生の間に経過する時間を制御することができることが証明されていなかった。
【０００７】
【課題を解決するための手段】
以下の実施例で説明される本発明にしたがって、従来技術の制限は克服され、技術的な進歩がなされる。
【０００８】
一実施例において、ニューロン回路は、少数のトランジスタと２個のコンデンサを用いることにより、効率的にデバイスエリアを使用する。出力パルス幅とスレショールド電圧は調整可能であり、不応期間は、たとえば出力スパイク幅と同一になっている。さらに、スパイクの持続期間中、ニューロン回路は、その入力に表れる信号に対して感度がある。
【０００９】
慎重な調整により、実施例のニューロン回路は、非常に広範囲の周波数（典型的には、数Ｈｚから数百ＭＨｚまでの範囲）にわたって、パルス状波形または反復のこぎり波形または三角波形を発生するのに使用することができる。たとえば、ニューロン回路は、ニューロン回路のスレショールドと共に変化する調整可能な振幅を有するのこぎり波形を発生することができる。
【００１０】
重要なことに、従来のトポロジーと違って、ニューロン中でファイアするスパイクの原因である正帰還は、入力を正帰還ループに直接含める必要がなく、それにより、ノイズのある出力波形からニューロンの入力における微弱なアナログ波形との干渉が減少する。入力からの、ノイズのある出力信号の絶縁の結果、さらに、ニューロンの出力状態に関係なく、ニューロンを横切るスレショールド入力負荷のより大きな相似性および整合性を達成することができる。
【００１１】
他の実施例では、入力電流は、電流ミラー配置を用いてさらに絶縁され、それにより、放電電流が入力電流を越える必要がなく、したがって、全エネルギー消費が改善されるというさらなる利点がある。
【００１２】
付随の請求項の精神および範囲内にある他の特定の実施例は、以下の詳細な説明および添付図面に鑑みて、当業者に明らかになるだろう。
【００１３】
【発明の実施の形態】
図１は、本発明の一実施例によるニューロン回路の構成図を示す。図１およびこの詳細な説明のほかの場所において、全てのｉおよびｘに関するトランジスタＭi およびコンデンサＣx は、種々の標準的な工程にしたがう製造に適する標準的なデザインからなる。好適には、ＭＯＳＦＥＴデザインが使用されるが、特定の状況においては、ＰＭＯＳ、ＮＭＯＳ、ＣＭＯＳまたはこれらのタイプの組み合わせのいずれかを使用するのが有利である。標準的な実施に一致して、ｐチャンネルデバイス（たとえば、Ｍ3 ）は、ゲートに“バブル"を含み、ゲートがソースに対して負になるとターンオンするデバイスを示す。また、正電源は、通常、構成図の上部に配置され、負電源は下部に配置される。そこで、ｐチャンネルデバイスのソースは上部にあり、ｎチャンネルデバイス（たとえば、Ｍ9 ）は下部にある。それ以上は、たとえば、ミード（Mead）の３章を参照されたい。
【００１４】
図１に戻ると、それぞれ、ニューロンの入力電流および積分コンデンサを構成する電流ＩinおよびコンデンサＣinが示されている。トランジスタＭ1 ，Ｍ2 およびＭ3 は、Ｖthを可変することにより調整可能なスレショールドを有する既知のデザインのインバータを構成している。Ｖthの大きな値（ほぼＶDD、図１の斜線で示される上部電源レールの電圧）は、インバータのスイッチングスレショールドを減少させ、Ｖthの小さな値（ほぼ接地）は、インバータのスイッチングスレショールドをほぼＶDD／２に移動させる。トランジスタＭ4 およびＭ5 は他のインバータを構成し、トランジスタＭ7 ，Ｍ8 およびＭ6 は、電圧Ｖpwで設定される制限電流を有する電流制限式インバータを構成する。コンデンサＣh の電圧Ｖh は、図１のニューロン回路の内部状態変数である。Ｖpwの大きな値は、電圧Ｖh の早い放電を生じさせるが、Ｖpwの小さな値は、電圧Ｖh の遅い放電を生じさせる。トランジスタＭ9 およびＭ10は、Ｍ4 −Ｍ5 インバータを回る正帰還（Ｖh でゲートされる）を提供する。トランジスタＭ11は、ニューロン回路のファイアリングに基づいて積分コンデンサの電圧をリセットする。
【００１５】
次に，図１の回路の典型的な動作を説明するが、電圧Ｖinは接地にあり、電圧Ｖh はＶDDにあると仮定する。電流Ｉinは、Ｉin／Ｃinで与えられる速度でコンデンサＣinの充電を開始する。Ｖinが、Ｍ1 −Ｍ2 −Ｍ3 インバータのスイッチングスレショールドに達すると、このインバータは、接地にスイッチし、Ｍ4 −Ｍ5 インバータを作動させてスイッチさせるためのトリガ信号を供給する。ニューロンの出力Ｖout はＶDDに切り換わる。Ｖh はＶDDになっているので、Ｍ9 およびＭ10は、ニューロン回路のスイッチング応答をさらにスピードアップする正帰還を構成する。
【００１６】
電圧Ｖout は急速にＶDDに達し、入力電圧Ｖinを、Ｍ11を介して接地にリセットする。完全オン時のＭ11を介する電流は、リセットを成功させるために、好適には電流Ｉinより大きくすべきである。また、Ｍ9 およびＭ10の直列組み合わせを流れる電流は、電圧ＶinがＭ11のリセット動作により接地になっているにもかかわらず、正帰還が電圧Ｖout を効果的にＶDDに維持するように、電圧Ｍ2 およびＭ3 の直列組み合わせを介する電流より大きくしなければならない。
【００１７】
ニューロンの電圧Ｖout がＶDDになっている間、Ｍ6 ，Ｍ7 およびＭ8 で構成された電流制限式インバータは、コンデンサＣh の電圧Ｖh の放電を開始し、正帰還を不作動にする。電圧Ｖh が、Ｍ9 およびＭ10の直列組み合わせを流れる電流がＭ2 およびＭ3 の直列組み合わせを流れる電流より小さくなる電圧に達すると、正帰還が不作動になり、電圧Ｖintが立ち上がり始め、Ｍ4 −Ｍ5 インバータが切り換わり、Ｖout が急速に接地に下がり、したがって、ニューロンの出力におけるスパイクを終了させる。そして、電圧Ｖh は、Ｍ8 によってＶDDにリセットされる。次に、ニューロン回路は、充電およびリセットのサイクルを再び開始する準備をする。
【００１８】
説明したように作用する際、ニューロン回路のリセットは、好適に、ニューロンパルスのタイムスケールより非常に早い（たとえば、１０倍早い）タイムスケールで起こる。これは、電圧Ｖinが接地に達する前に電圧Ｖout が下がり始める場合、ニューロンの放電電流を弱め、その結果Ｖinの接地への完全な放電を妨げる不完全なリセットの可能性を回避する。Ｖinがオーバーシュートするのを避けるために、大電流Ｉinによる正帰還作動のスレショールドは、Ｖinが、入力におけるインバータのスイッチングとＶout のＶDDへのスイッチングの間の時間遅延中多少増加しないように、好適に、十分に小さくなるように選択されている。
【００１９】
図２は、本発明の他の実施例を示す。すなわち、ニューロン回路は、トランジスタＭ12乃至Ｍ15の追加からなる図１の回路の修正を含む。４個の追加のトランジスタは、Ｉinをニューロンの入力に導く電流ミラーを構成している。より詳細には、入力電流Ｉinは、ＶDDからＭ13を介してＣinに流れる電流で反映される。（たとえば、ミード（Mead）引例の第３９〜４０ページを参照されたい。）図２のトランジスタＭ15は、ニューロンのスパイク状パルスの間、Ｖout によって不作動になることがわかる。したがって、図２の構成では、早いリセットは、放電電流を入力電流より非常に大きくする必要がない。トランジスタＭ14は、電流ミラーが放電段階の間良好に整合するのを確実にする。トランジスタＭ14およびＭ15は共に、この段階中接地になっている。
【００２０】
図２のニューロン回路は、所定の放電速度に対して、小電流が回路で消費されるので、図１の回路よりエネルギー効率が良いのがわかる。しかしながら、図１および図２にしめされるスパイキングニューロン回路は、入力電流がない場合電力を消費しないことが注目される。
【００２１】
図３は、図２の回路に表れる信号の波形例を示す。ここでは、例示の目的で、標準的な例示の０．５μｍ製造工程において、Ｉin＝１５μＡ、Ｃin＝０．５ｐＦ、Ｃh ＝０．０５ｐＦ、Ｖpw＝０．９２Ｖ、ＶTH＝１．２ＶおよびＶDD＝３．３Ｖである。Ｖinの充電およびリセット特性と、Ｖout のスパイク特性と、Ｖh の充放電特性は、図３から明らかである。図２の回路の他の実施例において、Ｉin＝８０ｎＡ、Ｃin＝０．５ｐＦ、Ｖpw＝０．６９Ｖ、ＶTH＝１．６ＶおよびＶDD＝３．３Ｖは、有効なことがわかった。図１および図２の回路の出力パルス幅およびパルスファイアリング周波数は、それぞれ、ＶpwおよびＩinを変更することにより多くのオーダーの大きさにわたって変えることができる。
【００２２】
慎重な調整により、本発明の教示に基づくニューロン回路は、非常に広範囲の周波数（典型的には、数Ｈｚから数百ＭＨｚのレートまで）にわたってパルス状波形または反復のこぎり波形または三角波形を発生するのに使用することができる。たとえば、このニューロン回路は、ニューロン回路のスレショールドと共に変わる調整可能な振幅を有するのこぎり波形を発生することができる。
【００２３】
既に述べたものに加えて本発明の実施例の応用と、上記に引用されて含まれる特許出願で説明されている回路およびシステムと関連するものは、タイミング事象をマークする信号としてスパイク出力の使用を含む。したがって、たとえば、本発明の実施例は、特定の入力から自己トリガされる非同期タイミング事象として役立つ。特定の応用では、それは、スパイク幅に等しい（または、スパイク幅に対して予め決められた関係を有する）例示のパルス回路の不応期間を持つのに有利であることがわかる。この選択された適切な不応期間により、ニューロンへのさらなる入力の禁止を達成することができるが、システムの他の部分は、スパイク信号に応じて終了し、次のレベルに落ち着く。このように、本発明の実施例で発生するスパイクは、従来のデジタルシステムにおけるクロック遷移に類似する仕方で役立つ。
【００２４】
本発明の実施例に対する入力Ｉinは、１つまたは複数の入力信号の直線または非直線作用で供給することができる。いくつかの応用、たとえば典型的なニューラルネットワークパターン承認システムにおいては、本発明の教示に基づくニューラルスレショールド構成要素は、他の特定の信号の重み付けされた直線的な組み合わせに基づくその入力電流を得ることができる。
【００２５】
当業者は、例示のデバイスタイプ、製造工程、極性および回路パラメータ値は、単なる例であることがわかる。他の特定のタイプ、工程、極性および値は、本発明を用いた特定の応用における値からなることがわかる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の概略構成図である。
【図２】本発明の第２の実施例の概略構成図である。
【図３】Ａは、図１および図２の回路の入力および出力電圧と、特定の中間電圧の一例を示す図である。
Ｂは、図１および図２の回路の入力および出力電圧と、特定の中間電圧の一例を示す図である。
Ｃは、図１および図２の回路の入力および出力電圧と、特定の中間電圧の一例を示す図である。
【図１】
0003866026.tif 000002
【図２】
0003866026.tif 000003
【図３】
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