(57)【特許請求の範囲】
【請求項１】
一つの集積回路を構成するセル群及び上記セル群を電気的に接続する配線パターン群を備え、上記セル群を第一の半導体チップ上に形成し、上記配線パターン群を第二の半導体チップ上に形成し、上記第一の半導体チップと上記第二の半導体チップとを上記セル群及び上記配線パターン群とが形成された面が向かい合わせになるように貼り合わせて上記セル群の入出力ピン及び上記配線パターン群を電気的に接続し、上記セル群間の配線長は、上記セル群と上記配線パターン群とを同一半導体チップ上に形成し上記セル群間を電気的に接続した場合の配線長より短縮するように構成することを特徴とする集積回路装置。
【請求項２】
ORゲートをNORゲートとNOTゲートとに分割し、上記NORゲートを第一の半導体チップ上に形成し、上記NOTゲートを第二の半導体チップ上に形成し、上記第一の半導体チップと上記第二の半導体チップとを上記NORゲートと上記NOTゲートが形成された面が向かい合わせになるように貼り合わせて上記NORゲートの出力ピン及び上記NOTゲートの入力ピンを電気的に接続し、上記NORゲートと上記NOTゲート間の配線長は、上記NORゲートと上記NOTゲートを同一半導体チップ上に形成し上記NORゲートの出力ピンと上記NOTゲートの入力ピンとを電気的に接続した場合の配線長より短縮するように構成することを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、集積回路装置の構造に関するものである。
【０００２】
【従来の技術】
図８は従来の一般の半導体集積回路の構造を示す概略平面図である。図において、所定の回路機能を持った複数個のセル２Ａ，…２Ｂ群を一つの半導体チップ１０の主面上に配置した後、それらのセル２Ａ，…２Ｂのうち特定のセル間を配線して全体の回路を構成する。なお、半導体チップ１上に配設されたボンディングパッド５はチップ内の電極と外部配線とを接続するためのものである。
【０００３】
【発明が解決しようとする課題】
従来の半導体集積回路装置は以上のように構成されていたので、例えば図８において半導体チップ１上のセル２Ａの入出力ピン３ａとセル２Ｂの入出力ピン３ｂを配線パターン４により接続する場合のように、セル群の増加及び回路の集積度の向上に伴ってセル間の配線長が長くなる問題点があった。そのため、チップ面積の増加や信号の遅延を招いている。今後、これらの問題点は回路の集積度が上がるに連れて益々顕著になって行く。
【０００４】
この発明は上記のような従来の問題点を解消するためになされたもので、セル群の増加及び回路の集積度が高くなっても、セル群及び配線パターン群を複数個に分割して相互に貼り付けるようにすることにより、セル間を接続する配線パターンの配線長を短縮する。
【０００５】
なお、複数のチップを向い合わせに張合わせてチップを構成する技術は、例えば特開昭６１−１１２３３８号公報、特開昭６２−４３５３号公報、特開昭６４−２８８５６号公報に示されている。しかし、それらは一定の機能を持った独立した回路を有するチップ同士の入出力用ボンディングパッド等をワイヤや突起電極、金属フレームで接続する方式であり、チップ内のセル群又は配線パターンを分割して内部配線を短縮する機能はない。それに対して本発明は半導体チップに形成されたセル群及び配線パターン群を分割し向い合わせに貼り合わせてセル間を接続する内部配線そのものを短縮しようとするものである。
【０００６】
【課題を解決するための手段】
請求項１の発明は、一つの集積回路を構成するセル群及び上記セル群を電気的に接続する配線パターン群を備え、上記セル群を第一の半導体チップ上に形成し、上記配線パターン群を第二の半導体チップ上に形成し、上記第一の半導体チップと上記第二の半導体チップとを上記セル群及び上記配線パターン群とが形成された面が向かい合わせになるように貼り合わせて上記セル群の入出力ピン及び上記配線パターン群を電気的に接続し、上記セル群間の配線長は、上記セル群と上記配線パターン群とを同一半導体チップ上に形成し上記セル群間を電気的に接続した場合の配線長より短縮するように構成することを特徴とする。
【０００７】
請求項２の発明は、ORゲートをNORゲートとNOTゲートとに分割し、上記NORゲートを第一の半導体チップ上に形成し、上記NOTゲートを第二の半導体チップ上に形成し、上記第一の半導体チップと上記第二の半導体チップとを上記NORゲートと上記NOTゲートが形成された面が向かい合わせになるように貼り合わせて上記NORゲートの出力ピン及び上記NOTゲートの入力ピンを電気的に接続し、上記NORゲートと上記NOTゲート間の配線長は、上記NORゲートと上記NOTゲートを同一半導体チップ上に形成し上記NORゲートの出力ピンと上記NOTゲートの入力ピンとを電気的に接続した場合の配線長より短縮するように構成することを特徴とする。
【００１３】
【発明の実施の形態】
実施の形態１．
図１は実施の形態１による半導体集積回路の構造を示す図であり、この実施の形態１では、この発明の基本的な概念である、所定の回路機能を有するセル群をいくつかのセル群に分割してセル間の配線長を短縮する技術について簡単な例をもって説明する。
【００１４】
図１（ａ），（ｂ）は第１のセル群が配設されたパターン１Ａを有する半導体チップと、第２のセル群が配設されたパターン１Ｂを有する半導体チップを示す概略平面図である。ここでは、従来１つの半導体チップに搭載される所定の集積回路のセル群、例えば図８に示す複数個のセル２Ａ，…，２Ｂ群を、第１のセル群２Ａ，２Ｃ，…からなるパターン部分１Ａと、第２のセル群２Ｂ，２Ｄ，…からなるパターン部分１Ｂに分割し、各々分割したセル群を搭載した２個の半導体チップを用意する。また、セル２Ａの入出力ピン３ａとセル２Ｂの入出力ピン３ｂが接続され、セル２Ｃの入出力ピン３ｃとセル２Ｄの入出力ピン３ｄが接続される設計になっている。更に、ボンディングパッド５はパターン部分１Ａに設けられワイヤボンディング等により外部配線される。
【００１５】
図１（ｃ）は上記パターン１Ａを有する半導体チップとパターン１Ｂを有する半導体チップとを向い合わせに貼り合わせた状態を示す平面図であり、第２のパターン部分１Ｂは図面の裏側に向う方向が表になるように設置されている。ここでは、図１（ａ）のパターン１Ａを有する半導体チップと図１（ｂ）のパターン１Ｂを有する半導体チップとを別個に製造した後、それぞれパターン部分を向い合わせに貼り付けるようにする。この場合、セル２Ａ，２Ｂの入出力ピン３ａ，３ｂ同士を直接接続し、またセル２Ｃ，２Ｄの入出力ピン３ｃ，３ｄを最短の配線パターン４０により接続することにより、所期の回路の機能を実現する。
【００１６】
図１において、複数のセル群の接続するべき入出力ピン同士ができるだけ多く重なるようにセルの配置を決定しておく。入出力ピン同士が重ならないセル間の場合のみ最短の配線パターンを形成する。図１（ｄ）は図１（ｃ）のＸ−Ｘ線断面図であり、入出力ピン３ａと入出力ピン３ｂとが同一点で接続されていることを示している。
【００１７】
また、入出力ピンの接続部分以外は酸化膜で絶縁する。多層配線等の集積回路製造工程の結果、貼り合わせる２つの半導体チップの表面は必ずしも平面でないが、ピン部分のみ接続できるように形成されていれば良い。向い合わせに貼り合わせるピン同士の電気的接続を確実に行うためにピン部分に融点の低い金属を用いて接合しても良い。
【００１８】
以上のように実施の形態１によれば、向い合わせのセル間の入出力ピン接続のための配線経路が不要になる。また、向い合わせにできなかったセル間の入出力ピンの接続のための配線経路の配線長も短くなる。このため配線長の増加によって生じる信号の遅延が減る。更に配線パターンに必要な面積が減るため、分割した二つのパターン部分１ａ，１ｂの面積の和は従来のチップ面積よりも小さくなる。
【００１９】
実施の形態２．
図２は実施の形態２による半導体集積回路の構造を示す平面図であり、実施の形態２ではセル群をいくつかのセルに分割して配線長を短縮する他の例について説明する。
【００２０】
図２（ａ）は所定の回路機能を有するセル２Ａ〜２Ｄを１つの半導体チップ上に配設したパターンを示す平面図であり、セル２Ａの入出力ピン３ａ-１とセル２Ｄの入出力ピン３ｄ-１が配線パターン４１により、セル２Ａの入出力ピン３ａ-２とセル２Ｂの入出力ピン３ｂ-２が配線パターン４２により、またセル２Ｂの入出力ピン３ｂ-３とセル２Ｃの入出力ピン３ｃ-１が配線パターン４３によりそれぞれ接続されている。
【００２１】
実施の形態２では図２（ａ）の半導体チップ上のセル群を、図２（ｂ）に示すセル２Ａ，２Ｃを有する第１の半導体チップと、図２（ｃ）に示すセル２Ｂ，２Ｄを有する第２の半導体チップとに分割する。そして、第１及び第２の半導体チップを向い合わせに貼り合わせる。この時、セル２Ａの入出力ピン３ａ-２とセル２Ｂの入出力ピン３ｂ-２とが同じ位置で接続されるようにする。また、セル２Ａの入出力ピン３ａ-１とセル２Ｄの入出力ピン３ｄ-１は配線パターン４１ａ，ｂ及び接続点Ｅ，Ｆにより接続され、セル２Ｂの入出力ピン３ｂ-３とセル２Ｃの入出力ピン３ｃ-１は配線パターン４３ａ，ｂ及び接続点Ｇ，Ｈにより接続される。
【００２２】
以上のように実施の形態２によれば、向い合わせのセル２Ａ，２Ｂの入出力ピン３ａ-２と３ｂ-２の接続のための配線パターン４２が不要になる。また、セル２Ｂの入出力ピン３ｂ-３とセル２Ｃの入出力ピン３ｃ-１の接続、セル２Ａの入出力ピン３ａ-１とセル２Ｄの入出力ピン３ｄ-１の接続のための配線経路の配線長も短くなる。このため配線長の増加によって生じる信号の遅延が減る。更に配線パターンに必要な面積が減るため、分割した半導体チップ上のパターン面積の和は図２（ａ）の１つの半導体チップのパターン面積よりも小さくなる。
【００２３】
実施の形態３．
図３は実施の形態３による半導体集積回路の構造を示す平面図であり、実施の形態３では半導体チップ上のパターンをセル群と配線パターン群に分割して配線長を短縮する例について説明する。
【００２４】
図３（ａ）は図２（ａ）と同様のセル２Ａ〜２Ｄ及び配線パターン４１〜４３を１つの半導体チップ上に配設したパターンを示す平面図であり、実施の形態３では図３（ａ）の半導体チップ上のセル群及び配線パターンを、図３（ｂ）に示すセル２Ａ〜２Ｄを有する第１の半導体チップと、図３（ｃ）に示す配線パターン４１ｃ〜４３ｃを有する第２の半導体チップとに分割する。そして、第１及び第２の半導体チップを向い合わせに貼り合わせる。この時、配線パターン４１ｃの接続点Ｊ，Ｋがセル２Ａの入出力ピン３ａ-１とセル２Ｄの入出力ピン３ｄ-１に接続され、配線パターン４２ｃの接続点Ｌ，Ｍがセル２Ａの入出力ピン３ａ-２とセル２Ｂの入出力ピン３ｂ-２に接続され、更に、配線パターン４３ｃの接続点Ｎ，Ｐがセル２Ｂの入出力ピン３ｂ-３とセル２Ｃの入出力ピン３ｃ-１に接続されるようにする。
【００２５】
以上のように実施の形態３によれば、セル群と配線パターン群にそれぞれ半導体チップに分割して搭載し、向い合わせの状態で貼り合わせつようにしたので、セル群の搭載した半導体チップのセル間隔が短縮され、その結果、セル間を接続する配線パターンも短くなる。このため配線長の増加によって生じる信号の遅延が減る。
【００２６】
実施の形態４．
実施の形態４では半導体チップ上のセル群及び配線パターン群の分割を簡単な具体例を挙げて説明する。
【００２７】
図４はＮＯＲゲートとインバータ（ＮＯＴゲート）によりＯＲゲートを実現したものであり、図４（ａ）はＣＭＯＳトランジスタ回路を示す図であり、図４（ｂ）は１つの半導体チップ上に２つのセルを表記した図である。ここで、回路図（ａ）において、ＮＯＲゲートはトランジスタＱA1〜ＱB2により構成され、インバータはＱC1〜ＱC2から構成されている。また、回路図（ａ）のＶA，ＶBはセル表記図（ｂ）のＮＯＲゲートのＩ1，Ｉ2に相当し、ＶoutはインバータのＯに相当する。
【００２８】
実施の形態４では、図５に示すように、図４のＮＯＲセル、インバータセル及び配線パターンをＮＯＲセルを有する第１の半導体チップとインバータセルを有する第２の半導体チップとに分割する。そして、ＮＯＲセルの出力ピンＯとインバータセルの入力ピンＩとが重なるように第１及び第２の半導体チップを向い合わせに貼り合わせ、ＮＯＲセルの出力ピンＯとインバータセルの入力ピンＩとを電気的に接合する。
【００２９】
以上のように実施の形態４によれば、図４（ｂ）に示すＮＯＲゲートの出力ピンＯとインバータゲートの入力ピンＩの間を接続する配線パターン４５を省略することができ、当該配線長を短縮することができる。また、ＮＯＲゲートの出力ピンＯとインバータゲートの入力ピンＩの間を接続する配線パターン４５の分だけ全体としてのパターン面積が減少する。
【００３０】
なお、図６（ａ）,（ｂ）はＮＯＲゲート及びインバータゲートINVのレイアウト図とセル図との対応関係を示している。
【００３１】
実施の形態５．
実施の形態５では半導体チップ上のパターンをセル群と電源・ＧＮＤ配線パターンに分割したものを簡単な具体例を挙げて説明する。
【００３２】
図７（ａ）はＮＯＲゲートとインバータ（ＮＯＴゲート）によりＯＲゲートを実現したものであり、図４（ｂ）と同様のＣＭＯＳトランジスタ回路である。実施の形態５では、図７（ａ）の一つの半導体チップ上に実現されたＯＲゲートを、図６（ｂ）に示すＮＯＲセル及びインバータセルのセル群を有する第１の半導体チップと、図６（ｃ）に示す電源ＶＤＤ及びＧＮＤ配線パターンを有する第２の半導体チップとに分割する。そして、電源配線パターンの接続点Ｓ，ＴをＮＯＲゲート及びインバータゲートのＶＤＤピンに重なるように、またＧＮＤ配線パターンの接続点Ｕ，Ｖ，ＷをＮＯＲゲート及びインバータゲートのＧＮＤピンに重なるように、第１及び第２の半導体チップを向い合わせに貼り合わせ、それらの接続点を電気的に接合する。
【００３３】
以上のように実施の形態５によれば、セル群と電源・ＧＮＤ配線パターンを分割して各々半導体チップ上に形成し、向い合わせに貼り合わせるようにしたので、配線パターンの設計の自由度が高まり、結果として配線長を短縮することができる。その結果、配線長の増加によって生じる信号の遅延が減る。
【００３４】
その他の実施の形態．
上述した実施の形態ではセル群及び配線パターンを２つの半導体チップ上に分割して形成して向い合わせに貼り合わせるようにした例を示したが、セル群及び配線パターンを３つ以上の部分に分割してそれぞれ複数の半導体チップ上に形成し貼り合わせるようにしても良い。３つ以上の部分に分割した方が、向い合わせに貼り付けることによってピン同士を接続できるセルの率を増やせる場合がある。
【００３５】
【発明の効果】
以上のようにこの発明によれば、向い合わせのセル間のピン接続のための配線経路が不要になる。向い合わせにできなかったセル間のピンの接続のための配線経路の配線長も短くなる。このため配線長の増加によって生じる信号の遅延が減る。配線パターンに必要な面積が減るため、分割した複数のパターン部分の面積の総和は分割する前の半導体チップ面積よりも小さくなる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による集積回路装置の構造を示す図である。
【図２】  実施の形態２による集積回路装置の構造を示す平面図である。
【図３】  実施の形態３による集積回路装置の構造を示す平面図である。
【図４】  実施の形態４による集積回路装置を説明するための回路図及び平面図であり、ＮＯＲゲートとインバータによりＯＲゲートを実現した図である。
【図５】  実施の形態４による集積回路装置の構造を示す平面図である。
【図６】  ＮＯＲゲート及びインバータゲートのレイアウトとセルの表記の対応関係図である。
【図７】  実施の形態５による集積回路装置の構造を示す平面図である。
【図８】  従来の半導体集積回路の構造を示す概略平面図である。
【符号の説明】
１Ａ，１Ｂ  分割されたパターン部分、２Ａ〜２Ｄ  セル、３ａ〜３ｄ  入出力ピン、
５  ボンディングパッド、４０〜４３，４５  配線パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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