(57)【特許請求の範囲】
【請求項１】
Ｐ型のウエル上に形成された、第１のトランジスタと第２のトランジスタとを含む半導体記憶素子を備え、
前記第１のトランジスタは、トンネル酸化膜と、フローティングゲートと、ドレインと、ソース線に接続されたソースと、コントロールワード線に接続されたコントロールゲートとを有し、
前記第２のトランジスタは、データ線に接続されたドレインと、ソースと、セレクトワード線に接続されたゲートとを有し、
前記第１のトランジスタのドレインと前記第２のトランジスタのソースとが接続されており、
前記第１のトランジスタのフローティングゲートに電子を注入する際にパルス信号を出力する第１のパルス発生回路と、
前記第１のパルス発生回路からのパルス信号を受け、当該パルス信号を遅延させて第１の遅延信号として出力する第１の遅延回路と、
前記第１の遅延回路からの第１の遅延信号を受け、当該第１の遅延信号を遅延させて第２の遅延信号として出力する第２の遅延回路と、
前記第２の遅延回路からの第２の遅延信号を受け、当該第２の遅延信号を遅延させて第３の遅延信号として出力する第３の遅延回路と、
前記第１の遅延回路からの第１の遅延信号を受けると、前記コントロールワード線の電位を電子の注入を行うための正電圧に変化させるコントロールワード線駆動回路と、
前記第２の遅延回路からの第２の遅延信号を受けると、前記ウエルの電位を電子の注入を行うための負電圧に変化させるウエル駆動回路と、
前記第３の遅延回路からの第３の遅延信号を受けると、前記ソース線の電位を電子の注入を行うための負電圧に変化させるソース線駆動回路とをさらに備え、
前記コントロールワード線の電位が正電圧に変化し始めてから充電が完了した後に、前記ウエルの電位が負電圧に変化し始め、
前記ウエルの電位が負電圧に変化し始めてから充電が完了するまでの期間内に、前記ソース線の電位が負電圧に変化し始めるものであり、
充電途中の前記ソース線が充電途中の前記ウエルの遷移速度に従って充電されるものであり、
前記ウエル駆動回路のドライブ能力は、前記ウエルの電位が変化し始めてから充電が完了するまでの時間が、前記コントロールワード線の電位が変化し始めてから充電が完了するまでの時間よりも長くなるように設定されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記第２のトランジスタのゲートは、
前記第１のトランジスタのフローティングゲートの形成とともに形成され、当該フローティングゲートと同じ配線層からなる第１のゲート配線層である
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記第２のトランジスタのゲートは、
前記第１のトランジスタのフローティングゲートの形成とともに形成され、当該フローティングゲートと同じ配線層からなる第１のゲート配線層と、
前記第１のトランジスタのコントロールゲートの形成とともに形成され、当該コントロールゲートと同じ配線層からなる第２のゲート配線層とを接続したものである
ことを特徴とする半導体記憶装置。
【請求項４】
トンネル酸化膜と、フローティングゲートと、ドレインと、ソース線に接続されたソースと、コントロールワード線に接続されたコントロールゲートとを有する、Ｐ型のウエル上に形成された第１のトランジスタと、
データ線に接続されたドレインと、ソースと、セレクトワード線に接続されたゲートとを有する、前記ウエル上に形成された第２のトランジスタとを含み、
前記第１のトランジスタのドレインと前記第２のトランジスタのソースとが接続された半導体記憶素子への電圧印加方法であって、
前記第１のトランジスタのフローティングゲートに電子を注入する際、
前記コントロールワード線の電位を電子の注入を行うための正電圧に変化させる第１のステップと、
前記第１のステップによってコントロールワード線の電位が正電圧に変化し始めてから充電が完了した後、前記ウエルの電位を電子の注入を行うための負電圧に変化させる第２のステップと、
前記第２のステップによってウエルの電位が負電圧に変化し始めてから充電が完了するまでの期間内に、前記ソース線の電位を電子の注入を行うための負電圧に変化させる第３のステップとを備え、
充電途中の前記ソース線が充電途中の前記ウエルの遷移速度に従って充電されるものであり、
前記第２のステップにおける前記ウエルの電位を電子の注入を行うための負電圧に変化させるドライブ能力を、前記ウエルの電位が変化し始めてから充電が完了するまでの時間が、前記コントロールワード線の電位が変化し始めてから充電が完了するまでの時間よりも長くなるように設定している
ことを特徴とする半導体記憶素子への電圧印加方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及び半導体記憶素子への電圧印加方法に関する。
【０００２】
【従来の技術】
近年、携帯用機器の普及や、省エネルギー、廃棄物削減などの要望に伴い、データの書換えが可能であり、かつ電源を切ってもデータの保持が可能な不揮発性メモリを内蔵した半導体装置の需要が高まっている。半導体不揮発性メモリとしてフラッシュメモリや強誘電体メモリがあるが、いずれにも長所と短所があって使用される製品分野に特徴をもつ。例えばフラッシュメモリは、メモリセルサイズが小さいために大容量化には向いているが、書換え回数は大きくない。一方、強誘電体メモリは、書換え回数は大きいが、メモリセルサイズも大きいために大容量化には向いていない。なお、メモリセルサイズ及び書換え回数の点で両者の中間に位置するのがＥＥＰＲＯＭである。
【０００３】
図８は従来のフラッシュメモリの一例であり、２つのトランジスタで構成された１ビットのメモリセル８０部の断面図を示している。
【０００４】
図８に示すメモリセル８０は、フローティングゲート８０１、トンネル酸化膜８０２、ＯＮＯなどの層間膜８０３、コントロールワード線につながるコントロールゲート８０４、セレクトワード線につながるゲート８０５、Ｐウエル８０６、ソース線につながるソース８０７、データ線につながるドレイン８０８、薄いＮ型の拡散層８０９、及びＮウエル８１０を有している。
【０００５】
図９は図８に示したフラッシュメモリ８０を動作させるための回路の構成例を示す図である。
【０００６】
図９に示す回路は、所定の正負の電圧を発生するための電源回路９０１、電圧を印加するタイミングを制御するためのタイミング制御回路９０２、データ線を選択してドライブするためのデータ線選択・駆動回路９０３、セレクトワード線を選択してドライブするためのセレクトワード線選択・駆動回路９０４、コントロールワード線を選択してドライブするためのコントロールワード線選択・駆動回路９０５、ソース線を選択してドライブするためのソース線選択・駆動回路９０６、及びウエルをドライブするためのウエル駆動回路９０７を有している。
【０００７】
図１０は図９に示したタイミング制御回路９０２、特にデータを書込む場合に用いるタイミング制御回路９０２Ａの構成を説明するためのブロック図である。
【０００８】
図１０に示すタイミング制御回路９０２Ａは、基本クロックから所定の書込みパルスを生成するパルス発生回路１００１と、上記各駆動回路９０７、９０５、及び９０６の起動にそれぞれ所定の遅延を与えるための信号を出力する遅延回路１００２、１００３、及び１００４とを有している。なお、図１０に示す通り、ウエル駆動回路９０７は遅延回路１００２からの信号を受けるように、コントロールワード線選択・駆動回路９０５は遅延回路１００３からの信号を受けるように、ソース線選択・駆動回路９０６は遅延回路１００４からの信号を受けるようにそれぞれタイミング制御回路９０２Ａに接続されている。
【０００９】
データを書込む場合、まず、ウエル駆動回路９０７は遅延回路１００２からの信号を受け、書込みパルスから所定の遅れをもって動作し、Ｐウエル８０６に所定の電圧を印加する。そして、コントロールワード線選択・駆動回路９０５は遅延回路１００３からの信号を受け、それから所定の遅れをもって動作し、コントロールワード線に所定の電圧を印加する。さらに、ソース線選択・駆動回路９０６は遅延回路１００４からの信号を受け、それからさらに所定の遅れをもって動作し、ソース線に所定の電圧を印加する。このようにして、メモリセル８０へのデータの書込みが実行される。
【００１０】
図１１は図９に示したタイミング制御回路９０２、特にデータを消去する場合に用いるタイミング制御回路９０２Ｂの構成を説明するためのブロック図である。
【００１１】
図１１に示すタイミング制御回路９０２Ｂは、基本クロックから所定の消去パルスを生成するパルス発生回路１００５と、上記各駆動回路９０７及び９０５の起動にそれぞれ所定の遅延を与えるための遅延回路１００６及び１００７とを有している。なお、図１１に示す通り、ウエル駆動回路９０７は遅延回路１００６からの信号を受けるように、コントロールワード線選択・駆動回路９０５は遅延回路１００７からの信号を受けるようにそれぞれタイミング制御回路９０２Ｂに接続されている。
【００１２】
データを消去する場合、まず、ウエル駆動回路９０７は遅延回路１００６からの信号を受け、消去パルスから所定の遅れをもって動作し、Ｐウエル８０６に所定の電圧を印加する。そして、コントロールワード線選択・駆動回路９０５は遅延回路１００７からの信号を受け、さらに所定の遅れをもって動作し、コントロールワード線に所定の電圧を印加する。このようして、メモリセル８０のデータの消去が実行される。
【００１３】
図１２はメモリセル８０にデータを書込む場合、すなわちフローティングゲート８０１に電子を注入する場合の各信号線の動作タイミングと極性を示す図である。
【００１４】
トンネル酸化膜８０２を通してフローティングゲート８０１に電子を注入する場合、同図に示すように、まず最初に時刻１２ａで示す点でＰウエル８０６に負電位を印加し、続いて時刻１２ｂに示す点でコントロールワード線に正電位を印加し、その後時刻１２ｃに示す点でソース線に負電位を印加する。なお、このときのセレクトワード線は０Ｖのままである。
【００１５】
図１３はメモリセル８０のデータを消去する場合、すなわちフローティングゲート８０１から電子を引き抜く場合の各信号線の動作タイミングと極性を示す図である。
【００１６】
トンネル酸化膜８０２を通してフローティングゲート８０１から電子を引き抜く場合、同図に示すように、まず最初に時刻１３ａに示す点でＰウエル８０６に正電位を印加し、続いて時刻１３ｂに示す点でコントロールワード線に負電位を印加する。なお、このときのデータ線とソース線とはオープン、セレクトワード線は電源電位のままである。
【００１７】
以上のようにして、データの書込み及び消去動作は実行される。
【００１８】
【発明が解決しようとする課題】
しかしながら、図１２に示すように、データを書込む場合においては、ソース線が負電位に変化した瞬間にトンネル酸化膜８０２に大きなピーク電界がかかる。このため、トンネル酸化膜８０２の膜質が劣化し、書換え回数の減少やデータ保持特性の低下を招く。その結果、信頼性の低下が生じる。
【００１９】
また、図１３に示すように、データを消去する場合においては、コントロールワード線が負電位に変化した瞬間にトンネル酸化膜８０２に上記書込みの場合とは逆向きの大きなピーク電界がかかる。このため、トンネル酸化膜８０２の膜質が劣化し、書換え回数の減少やデータ保持特性の低下を招く。その結果、信頼性の低下が生じる。
【００２０】
そこで、上記に鑑み、本発明の目的は、トンネル酸化膜にピーク電界がかかることを防止し、書換え回数の減少やデータ保持特性の低下を防ぐことができる半導体記憶装置及び半導体記憶素子への電圧印加方法を提供することである。
【００２１】
【課題を解決するための手段】
上記課題を解決するために、本発明の一側面に係る半導体記憶装置は、Ｐ型のウエル上に形成された、第１のトランジスタと第２のトランジスタとを含む半導体記憶素子を備え、前記第１のトランジスタは、トンネル酸化膜と、フローティングゲートと、ドレインと、ソース線に接続されたソースと、コントロールワード線に接続されたコントロールゲートとを有し、前記第２のトランジスタは、データ線に接続されたドレインと、ソースと、セレクトワード線に接続されたゲートとを有し、前記第１のトランジスタのドレインと前記第２のトランジスタのソースとが接続されており、前記第１のトランジスタのフローティングゲートに電子を注入する際にパルス信号を出力する第１のパルス発生回路と、前記第１のパルス発生回路からのパルス信号を受け、当該パルス信号を遅延させて第１の遅延信号として出力する第１の遅延回路と、前記第１の遅延回路からの第１の遅延信号を受け、当該第１の遅延信号を遅延させて第２の遅延信号として出力する第２の遅延回路と、前記第２の遅延回路からの第２の遅延信号を受け、当該第２の遅延信号を遅延させて第３の遅延信号として出力する第３の遅延回路と、前記第１の遅延回路からの第１の遅延信号を受けると、前記コントロールワード線の電位を電子の注入を行うための正電圧に変化させるコントロールワード線駆動回路と、前記第２の遅延回路からの第２の遅延信号を受けると、前記ウエルの電位を電子の注入を行うための負電圧に変化させるウエル駆動回路と、前記第３の遅延回路からの第３の遅延信号を受けると、前記ソース線の電位を電子の注入を行うための負電圧に変化させるソース線駆動回路とをさらに備え、前記コントロールワード線の電位が正電圧に変化し始めてから充電が完了した後に、前記ウエルの電位が負電圧に変化し始め、前記ウエルの電位が負電圧に変化し始めてから充電が完了するまでの期間内に、前記ソース線の電位が負電圧に変化し始めるものであり、充電途中の前記ソース線が充電途中の前記ウエルの遷移速度に従って充電されるものであり、前記ウエル駆動回路のドライブ能力は、前記ウエルの電位が変化し始めてから充電が完了するまでの時間が、前記コントロールワード線の電位が変化し始めてから充電が完了するまでの時間よりも長くなるように設定されているものである。
【００２２】
本発明の一側面に係る半導体記憶装置によると、半導体記憶素子のフローティングゲートに電子を注入する際、トンネル酸化膜に対してピーク電界のような過剰な電界がかかることを抑えることが可能になる。このため、トンネル酸化膜の劣化を防止し、書換え回数の減少やデータ保持特性の低下を防ぐことができる。ひいては信頼性の向上を図ることができる。
【００２５】
また、本発明の一側面に係る半導体記憶装置において、前記第２のトランジスタのゲートは、前記第１のトランジスタのフローティングゲートの形成とともに形成され、当該フローティングゲートと同じ配線層からなる第１のゲート配線層であるものとする。
【００２６】
また、本発明の一側面に係る半導体記憶装置において、前記第２のトランジスタのゲートは、前記第１のトランジスタのフローティングゲートの形成とともに形成され、当該フローティングゲートと同じ配線層からなる第１のゲート配線層と、前記第１のトランジスタのコントロールゲートの形成とともに形成され、当該コントロールゲートと同じ配線層からなる第２のゲート配線層とを接続したものであるものとする。
【００２７】
また、上記課題を解決するために本発明の一側面に係る半導体記憶素子への電圧印加方法は、トンネル酸化膜と、フローティングゲートと、ドレインと、ソース線に接続されたソースと、コントロールワード線に接続されたコントロールゲートとを有する、Ｐ型のウエル上に形成された第１のトランジスタと、データ線に接続されたドレインと、ソースと、セレクトワード線に接続されたゲートとを有する、前記ウエル上に形成された第２のトランジスタとを含み、前記第１のトランジスタのドレインと前記第２のトランジスタのソースとが接続された半導体記憶素子への電圧印加方法であって、前記第１のトランジスタのフローティングゲートに電子を注入する際、前記コントロールワード線の電位を電子の注入を行うための正電圧に変化させる第１のステップと、前記第１のステップによってコントロールワード線の電位が正電圧に変化し始めてから充電が完了した後、前記ウエルの電位を電子の注入を行うための負電圧に変化させる第２のステップと、前記第２のステップによってウエルの電位が負電圧に変化し始めてから充電が完了するまでの期間内に、前記ソース線の電位を電子の注入を行うための負電圧に変化させる第３のステップとを備え、充電途中の前記ソース線が充電途中の前記ウエルの遷移速度に従って充電されるものであり、前記第２のステップにおける前記ウエルの電位を電子の注入を行うための負電圧に変化させるドライブ能力を、前記ウエルの電位が変化し始めてから充電が完了するまでの時間が、前記コントロールワード線の電位が変化し始めてから充電が完了するまでの時間よりも長くなるように設定しているものである。
【００２８】
本発明の一側面に係る半導体記憶素子への電圧印加方法によると、半導体記憶素子のフローティングゲートに電子を注入する際、トンネル酸化膜に対してピーク電界のような過剰な電界がかかることを抑えることが可能になる。このため、トンネル酸化膜の劣化を防止し、書換え回数の減少やデータ保持特性の低下を防ぐことができる。ひいては信頼性の向上を図ることができる。
【００３１】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００３２】
図１は本発明の一実施形態に係る半導体記憶装置の一例であり、２トランジスタ（第１及び第２のトランジスタに対応する）で構成された１ビットのメモリセル（半導体記憶素子）１０部の断面図を示す図である。
【００３３】
図１に示すメモリセル１０は、フローティングゲート１０１、トンネル酸化膜１０２、ＯＮＯなどの層間膜１０３、コントロールワード線につながるコントロールゲート１０４、セレクトワード線につながるゲート１０５、Ｐウエル１０６、ソース線につながるソース１０７、データ線につながるドレイン１０８、薄いＮ型の拡散層１０９、及びＮウエル１１０を有している。
【００３４】
図２は図１に示したメモリセル１０を動作させるための回路の構成例を示す図である。
【００３５】
図２に示す回路は、所定の正負の電圧を発生するための電源回路２０１、所定の電圧を印加するタイミングを制御するためのタイミング制御回路２０２、データ線を選択してドライブするためのデータ線選択・駆動回路２０３、セレクトワード線を選択してドライブするためのセレクトワード線選択・駆動回路２０４、コントロールワード線を選択してドライブするためのコントロールワード線選択・駆動回路２０５（コントロールワード線駆動回路に対応する）、ソース線を選択してドライブするためのソース線選択・駆動回路２０６（ソース線駆動回路に対応する）、ウエルをドライブするためのウエル駆動回路２０７を有している。なお、ウエル駆動回路のドライブ能力はウエルの容量を充電するために低い能力に抑えてある。
【００３６】
以下では、データを書込む場合とデータを消去する場合に分けて説明する。
【００３７】
＜データの書込み＞
図３はタイミング制御回路２０２、特にデータを書込む場合に用いるタイミング制御回路２０２Ａの構成を示すブロック図である。
【００３８】
図３に示すタイミング制御回路２０２Ａは、基本クロックから所定の書込みパルス信号Ｓ１を生成するパルス発生回路３０１（第１のパルス発生回路に対応する）と、上記各駆動回路２０５、２０７、及び２０６の起動にそれぞれ所定の遅延を与えるための遅延信号を出力する遅延回路３０２、３０３、及び３０４とを有している。また、図３に示す通り、コントロールワード線選択・駆動回路２０５は遅延回路３０２からの遅延信号Ｓ２（第１の遅延信号に対応する）を受けるように、ウエル駆動回路２０７は遅延回路３０３からの遅延信号Ｓ３（第２の遅延信号に対応する）を受けるように、ソース線選択・駆動回路２０６は遅延回路３０４からの遅延信号Ｓ４（第３の遅延信号に対応する）を受けるようにタイミング制御回路２０２Ａに接続されている。したがって、図３に示すタイミング制御回路２０２Ａによって、図１０に示した従来のタイミング制御回路９０２Ａによる場合と比べると、コントロールワード線選択・駆動回路２０５とウエル駆動回路２０７の起動開始順序が逆になる。
【００３９】
データの書込み時は、まず、遅延信号Ｓ２を受けたコントロールワード線選択・駆動回路２０５が書込みパルス信号Ｓ１から所定の遅れをもって動作し、コントロールワード線に所定の電圧を印加してその電位を変化させる。そして、遅延信号Ｓ３を受けたウエル駆動回路２０７がそれから所定の遅れをもって動作し、Ｐウエル１０６に所定の電圧を印加してその電位を変化させる。さらに、遅延信号Ｓ４を受けたソース線選択・駆動回路２０６がそれからさらに所定の遅れをもって動作し、ソース線に所定の電圧を印加してその電位を変化させる。このようにして、メモリセル１０へのデータの書込みが実行される。
【００４０】
図４はメモリセル１０にデータを書込む場合、すなわちフローティングゲート１０１にトンネル酸化膜１０２を通して電子を注入する場合の各信号線の動作タイミングと極性を示す図である。なお、同図は、データを書込む場合のメモリセル１０への電圧の印加順序も示している。
【００４１】
まず最初に、時刻４ａに示す点でコントロールワード線に正電位を印加してその電位を変化させ（第１のステップに対応する）、続いて時刻４ｂに示す点でＰウエル１０６に負電位を印加してその電位を変化させ（第２のステップに対応する）、その後時刻４ｃに示す点でソース線に負電位を印加してその電位を変化させる（第３のステップに対応する）。なお、このときのセレクトワード線は０Ｖのままである。
【００４２】
この書込み方法によると、図４に示す通り、Ｐウエル１０６の充電に要する時間トンネル酸化膜１０２の電界もゆっくりと増加するため、図１２の従来例に示したようなピーク電界は発生しない。なお、この間もフローティングゲート１０１への電子の注入は行われているため書込みサイクル時間は増加しない。
【００４３】
また、図４においては、Ｐウエル１０６の電位の変化開始時刻（４ｂ）とソース線の電位の変化開始時刻（４ｃ）との間に差をもたせているが、Ｐウエル１０６及びソース線の電位を同時に変化させる場合であっても、本発明は同様に実施可能である。
【００４４】
＜データの消去＞
図５はタイミング制御回路２０２、特にデータを消去する場合に用いるタイミング制御回路２０２Ｂの構成を示すブロック図である。
【００４５】
図５に示すタイミング制御回路２０２Ｂは、基本クロックから所定の消去パルス信号Ｓ５を生成するパルス発生回路５０１（第２のパルス発生回路に対応する）と、上記各駆動回路２０５及び２０７の起動にそれぞれ所定の遅延を与えるための遅延信号を出力する遅延回路５０２及び５０３とを有している。また、図５に示す通り、コントロールワード線選択・駆動回路２０５は遅延回路５０２からの遅延信号Ｓ６（第４の遅延信号に対応する）を受けるように、ウエル駆動回路２０７は遅延回路５０３からの遅延信号Ｓ７（第５の遅延信号に対応する）を受けるようにタイミング制御回路２０２Ｂに接続されている。このため、図５に示すタイミング制御回路２０２Ｂによって、図１１に示した従来のタイミング制御回路９０２Ｂによる場合と比べると、コントロールワード線選択・駆動回路２０５とウエル駆動回路２０７の起動開始順序が逆になる。
【００４６】
データの消去時は、まず、遅延信号Ｓ６を受けたコントロールワード線の選択・駆動回路２０５が消去パルスから所定の遅れをもって動作し、コントロールワード線に所定の電圧を印加してその電位を変化させる。そして、遅延信号Ｓ７を受けたウエル駆動回路２０７がそれから所定の遅れをもって動作し、Ｐウエル１０６に所定の電圧を印加してその電位を変化させる。このようにして、メモリセル１０のデータの消去が実行される。
【００４７】
図６はメモリセルのデータを消去する場合、すなわちフローティングゲート１０１から電子を引き抜く場合の各信号線の動作タイミングと極性を示す図である。なお、同図は、データを消去する場合のメモリセル１０への電圧の印加順序も示している。
【００４８】
まず最初に、時刻６ａに示す点でコントロールワード線に負電位を印加してその電位を変化させ（第４のステップに対応する）、その後時刻６ｂに示す点でＰウエル１０６に正電位を印加してその電位を変化させる（第５のステップに対応する）。なお、このときのデータ線とソース線とはオープンであり、セレクトワード線は電源電位のままである。
【００４９】
この消去方法によると、図６に示す通り、Ｐウエル１０６の放電に要する時間トンネル酸化膜１０２の電界もゆっくりと減少するため、図１３の従来例に示したようなピーク電界は発生しない。なお、この間もフローティングゲート１０１からの電子の引き抜きは行われているため消去サイクル時間は増加はしない。
【００５０】
以上のように、本実施形態に係る半導体記憶装置及びメモリセル１０への電圧印加方法によると、以下の作用を有する。まず、データを書込む場合、すなわちメモリセル１０におけるフローティングゲート１０１に電子を注入する際、トンネル酸化膜１０２に対してピーク電界のような過剰な電界がかかることを抑えることが可能になる。このため、トンネル酸化膜１０２の劣化を防止して、チップサイズを増加することなく書換え回数の減少やデータ保持特性の低下を防ぐことができ、ひいては信頼性の向上を図ることができる。また、データを消去するする場合、すなわちフローティングゲート１０１から電子を引き抜く際、トンネル酸化膜１０２に対してピーク電界のような過剰な電界がかかることを抑えることが可能になる。このため、トンネル酸化膜１０２の劣化を防止して、チップサイズを増加することなく書換え回数の減少やデータ保持特性の低下を防ぐことができ、ひいては信頼性の向上を図ることができる。
【００５１】
なお、上記では、データを書込む場合についてフローティングゲート１０１へ電子を注入する場合とし、また逆にデータを消去する場合についてフローティングゲート１０１から電子を引き抜く場合として説明した。しかしながら、データの書込みをフローティングゲート１０１からの電子の引き抜き、データの消去をフローティングゲート１０１への電子の注入としても何ら不都合は生じない。
【００５２】
また、遅延回路３０２及び遅延回路５０２は、それぞれコントロールワード線選択・駆動回路２０５に含めることも可能であるため、省略して構成することもできる。その場合は、パルス信号Ｓ１と遅延信号Ｓ２とは同じになり、またパルス信号Ｓ５と遅延信号Ｓ６とは同じになる。
【００５３】
＜変形例＞
図７は本実施形態の変形例に係る半導体記憶装置の一例であり、２トランジスタで構成された１ビットのメモリセル１０Ａ部の断面図を示す図である。
【００５４】
図７に示すメモリセル１０Ａは、フローティングゲート１０１、トンネル酸化膜１０２、ＯＮＯなどの層間膜１０３、コントロールワード線につながるコントロールゲート１０４、Ｐウエル１０６、ソース線につながるソース１０７、データ線につながるドレイン１０８、薄いＮ型の拡散層１０９、及びＮウエル１１０を有する。加えて、配線層７０１（第１のゲート配線層に対応する）及び配線層７０２（第２のゲート配線層に対応する）をさらに有している。
【００５５】
配線層７０１は、フローティングゲート１０１が有する配線層と同じ配線層を有する。また。配線層７０２は、コントロールゲート１０４が有する配線層と同じ配線層を有する。なお、配線層７０１、７０２は、それぞれフローティングゲート１０１、コントロールゲート１０４の形成と同時に形成する。
【００５６】
このような配線層７０１と配線層７０２とを互いに接続することによって、配線層７０１をゲート（セレクトワード線）として使用することが可能になる。
【００５７】
これにより、上部にあるメタル配線（図示せず）と配線層７０１と配線層７０２とを接続すれば、図７に示すメモリセル１０Ａは図１に示したメモリセル１０と同じ働きをすることが可能になる。
【００５８】
また、配線層７０１と配線層７０２とは相互に接続せず、上部にあるメタル配線（図示せず）と配線層７０１のみを接続しても、図７に示すメモリセル１０Ａは図１に示したメモリセル１０と同じ働きをすることは言うまでもない。
【００５９】
【発明の効果】
以上のように、本発明に係る半導体記憶装置によると、半導体記憶素子のフローティングゲートに電子を注入する際、トンネル酸化膜へ過剰な電界がかかることを抑えることができる。このため、トンネル酸化膜の劣化を防いで、チップサイズを増加することなく書換え回数の減少やデータ保持特性の低下を防ぐことができる。ひいては、本発明の半導体記憶装置に対する信頼性がさらに向上し、不揮発性メモリの各種用途への使用が増加するなど産業上の効果はきわめて大きい。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係るメモリセル１０部の断面図である。
【図２】  メモリセル１０を動作させるための回路構成例を示す図である。
【図３】  データを書込む場合のタイミング制御回路２０２Ａのブロック図である。
【図４】  データを書込む場合の各信号線の動作タイミングと極性を示す図である。
【図５】  データを消去する場合のタイミング制御回路２０２Ｂのブロック図である。
【図６】  データを消去する場合の各信号線の動作タイミングと極性を示す図である。
【図７】  本発明の一実施形態の変形例に係るメモリセル１０Ａ部の断面図である。
【図８】  従来例におけるメモリセル８０を説明するための図である。
【図９】  メモリセル８０を動作させるための回路構成例を示す図である。
【図１０】  データを書込む場合の従来のタイミング制御回路９０２Ａのブロック図である。
【図１１】  データを消去する場合のタイミング制御回路９０２Ｂのブロック図である。
【図１２】  従来例におけるデータを書込む場合の各信号線の動作タイミングと極性を示す図である。
【図１３】  従来例におけるデータを消去する場合の各信号線の動作タイミングと極性を示す図である。
【符号の説明】
１０、１０Ａ    メモリセル
１０１    フローティングゲート
１０２    トンネル酸化膜
１０４    コントロールゲート
１０５    ゲート
１０６    Ｐウエル
１０７    ソース
１０８    ドレイン
１１０    Ｎウエル
２０２、２０２Ａ、２０２Ｂ    タイミング制御回路
２０３    データ線選択・駆動回路
２０４    セレクトワード線選択・駆動回路
２０５    コントロールワード線選択・駆動回路（コントロールワード線駆動回路）
２０６    ソース線選択・駆動回路（ソース線駆動回路）
２０７    ウエル駆動回路
３０１、５０１    パルス発生回路
３０２、３０３、３０４、５０２、５０３    遅延回路
７０１    フローティングゲート１０１と同じ配線層（第１のゲート配線層）
７０２    コントロールゲートと同じ配線層（第２のゲート配線層）
Ｓ１、Ｓ５    パルス信号
Ｓ２    遅延信号（第１の遅延信号）
Ｓ３    遅延信号（第２の遅延信号）
Ｓ４    遅延信号（第３の遅延信号）
Ｓ６    遅延信号（第４の遅延信号）
Ｓ７    遅延信号（第５の遅延信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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