(57)【特許請求の範囲】
【請求項１】
相補な第１及び第２の外部クロック信号を取り込み、それぞれと所定の位相関係を有する相補な第１及び第２の内部クロック信号を生成するクロック発生器において、
前記第１の外部クロック信号を所定時間遅延させて、前記第１の内部クロック信号を生成し、前記第１の内部クロック信号の位相が前記第１の外部クロック信号と前記所定の位相関係を有するように前記所定時間を制御する第１の内部クロック発生回路と、
前記第１及び第２の外部クロック信号の位相差を検出し、当該位相差を前記第１の内部クロック信号の位相に加えて前記第2の内部クロック信号を発生する第２の内部クロック発生回路とを有することを特徴とするクロック発生回路。
【請求項２】
請求項１において、
前記第１の内部クロック発生回路は、
前記第１の外部クロック信号から生成される第１の基準クロックを制御された遅延量だけ遅延させる第１の可変遅延回路と、前記第１の基準クロックと前記第１の可変遅延回路によって遅延された第１の可変クロックとの位相を比較する第１の位相比較回路と、前記位相比較結果に応じて前記第１の可変遅延回路の遅延量を可変制御する第１の遅延制御回路とを有し、前記制御された遅延量に応じて前記第１の外部クロックの位相を前記所定時間遅延させることを特徴とするクロック発生回路。
【請求項３】
請求項２において、
更に、前記第１の外部クロック信号を分周して前記第１の基準クロック信号を生成する第１の分周器を有することを特徴とするクロック発生回路。
【請求項４】
請求項１において、
前記第２の内部クロック発生回路は、
前記第１の外部クロックから生成された第１の基準クロックを前記位相差に対応する遅延時間だけ遅延させる第２の可変遅延回路と、前記第２の外部クロックから生成された第２の基準クロックと前記第２の可変遅延回路によって遅延された第２の可変クロックとの位相を比較する第２の位相比較回路と、前記位相比較結果に応じて前記第２の可変遅延回路の遅延量を可変制御する第２の遅延制御回路とを有し、前記第１の内部クロック信号を前記第２の可変遅延回路の遅延量だけ遅延させて前記第２の内部クロック信号を生成することを特徴とするクロック発生回路。
【請求項５】
請求項４において、
更に、前記第２の外部クロック信号を分周して前記第２の基準クロック信号を生成する第２の分周器を有することを特徴とするクロック発生回路。
【請求項６】
請求項５において、
更に、前記第１の外部クロック信号を分周して前記第１の基準クロック信号を生成する第１の分周器を有し、
前記第１の分周器が、前記第２の分周器よりも早く動作開始することを特徴とするクロック発生回路。
【請求項７】
相補な第１及び第２の外部クロック信号を取り込み、それぞれと所定の位相関係を有する相補な第１及び第２の内部クロック信号を生成するクロック発生器において、
前記第１の外部クロック信号を第１の所定時間遅延させて、前記第１の内部クロック信号を生成し、前記第１の内部クロック信号の位相が前記第１の外部クロック信号と前記所定の位相関係を有するように前記第１の所定時間を制御する第１の内部クロック発生回路と、
前記第１の外部クロック信号を第２の所定時間遅延させて、前記第２の内部クロック信号を生成し、前記第２の内部クロック信号の位相が前記第２の外部クロック信号と前記所定の位相関係を有するように前記第２の所定時間を制御する第２の内部クロック発生回路とを有することを特徴とするクロック発生回路。
【請求項８】
請求項７において、
前記第１の内部クロック発生回路は、
前記第１の外部クロック信号から生成される第１の基準クロックを制御された遅延量だけ遅延させる第１の可変遅延回路と、前記第１の基準クロックと前記第１の可変遅延回路によって遅延された第１の可変クロックとの位相を比較する第１の位相比較回路と、前記位相比較結果に応じて前記第１の可変遅延回路の遅延量を可変制御する第１の遅延制御回路とを有し、前記制御された遅延量に応じて前記第１の外部クロックの位相を前記所定時間遅延させることを特徴とするクロック発生回路。
【請求項９】
請求項８において、
更に、前記第１の外部クロック信号を分周して前記第１の基準クロック信号を生成する第１の分周器を有することを特徴とするクロック発生回路。
【請求項１０】
請求項７において、
前記第２の内部クロック発生回路は、
前記第１の外部クロックから生成された第１の基準クロックを前記第２の所定時間だけ遅延させる第２の可変遅延回路と、前記第２の外部クロックから生成された第２の基準クロックと前記第２の可変遅延回路によって遅延された第２の可変クロックとの位相を比較する第２の位相比較回路と、前記位相比較結果に応じて前記第２の可変遅延回路の遅延量を可変制御する第２の遅延制御回路とを有し、前記第１の外部クロック信号を前記第２の可変遅延回路の遅延量だけ遅延させて前記第２の内部クロック信号を生成することを特徴とするクロック発生回路。
【請求項１１】
請求項１０において、
更に、前記第２の外部クロック信号を分周して前記第２の基準クロック信号を生成する第２の分周器を有することを特徴とするクロック発生回路。
【請求項１２】
請求項１１において、
更に、前記第１の外部クロック信号を分周して前記第１の基準クロック信号を生成する第１の分周器を有し、
前記第２の分周器が、前記第１の分周器よりも早く動作開始することを特徴とするクロック発生回路。
【請求項１３】
相補な第１及び第２の外部クロック信号を取り込む入力端子を有し、前記第１及び・または第２の外部クロック信号と所定の位相関係を有する相補な第１及び第２の内部クロック信号を生成するクロック発生器において、前記第１の外部クロック信号を所定時間遅延させて、前記第１の内部クロック信号を生成し、前記第１の内部クロック信号の位相が前記第１の外部クロック信号と前記所定の位相関係を有するように前記所定時間を制御する第１の内部クロック発生回路と、
前記第２の外部クロック信号の供給を検出するクロック検出回路と、
前記クロック検出回路が前記第２の外部クロック信号の供給を検出した場合は、前記第１及び第２の外部クロック信号の位相差を検出し、当該位相差を前記第１の内部クロック信号の位相に加えて前記第2の内部クロック信号を発生し、前記クロック検出回路が前記第２の外部クロック信号の供給を検出しない場合は、前記第１の外部クロック信号のほぼ半周期に対応する遅延量を生成し、当該遅延量を前記第１の内部クロック信号に加えて前記第２の内部クロック信号を発生する第２の内部クロック発生回路とを有することを特徴とするクロック発生回路。
【請求項１４】
請求項１３において、
前記第２の内部クロック発生回路は、
前記第１の内部クロック信号を遅延させる第１の可変遅延回路と、
第２、第３の可変遅延回路と、
基準クロックと可変クロックとの位相を比較し、前記位相比較に従って、前記第１、第２、及び第３の可変遅延回路の遅延量をそれぞれ制御する位相比較・遅延制御回路とを有し、
前記第２の外部クロック信号の供給が検出された場合は、前記第１の外部クロック信号が前記第３の可変遅延回路で遅延されて前記可変クロックが生成され、かつ前記第２の外部クロック信号から前記基準クロックが生成され、
前記第２の外部クロック信号の供給が検出されない場合は、前記第１の外部クロック信号が前記第２及び第３の可変遅延回路で遅延されて前記可変クロックが生成され、かつ前記第１の外部クロック信号から前記基準クロックが生成されることを特徴とするクロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部クロック信号を受けて外部クロックと所定の位相関係を有する内部クロック信号を発生するクロック発生回路に関し、特に、外部クロックとその反転クロックとそれぞれ所定の位相関係を有する内部クロック及びその反転クロックを生成することができ、かつ回路規模をできるだけ小さくしたクロック発生回路に関する。
【０００２】
【従来の技術】
高速動作が可能な同期型ＤＲＡＭ（ＳＤＲＡＭ）等は、外部クロックを供給されその外部クロックと所定の位相関係を有する制御用の内部クロックを内部で生成し、内部クロックに同期して入力信号の取り込みや出力信号の出力などを行う。従って、かかる同期型ＤＲＡＭ等は、内部に内部クロックを生成するクロック発生回路を有する。
【０００３】
また、ＳＤＲＡＭ等の同期型半導体装置では、近年、データ転送速度を向上させるため、クロック信号の立ち上がりエッジ(位相0°)だけでなく立ち下がりエッジ(位相180°)にも同期して所定の動作が行われるＤＤＲ技術(DDR: Double Data Rate)が導入されている。例えば、２つの逆相の制御クロックの立ち上がりエッジにそれぞれ同期して、読み出しデータの出力を行うことにより、高速読み出しを行う。
【０００４】
このＤＤＲ技術を実現するためには、相補動作する２種類のクロック信号が必要となる。このとき、外部から第1のクロック信号CLKのみが供給されてＬＳＩ内部で2種類の制御用の内部クロック信号を生成する場合と、第1のクロック信号CLKおよびそれと逆相の第2のクロック信号/CLKが外部から供給され、ＬＳＩ内部で２種類の制御用の内部クロックを生成する場合とがある。どちらの場合においても、外部クロック信号のタイミングに制御用の内部クロック信号を同期させるために、ＤＤＬ回路（Delayed Lock Loop）が必要になる。ＤＤＬ回路では、外部クロック信号に対して、例えば１周期分(360°)の位相差を持つ内部クロック信号が生成される。しかし、周波数の高い外部クロック信号の場合には、フィードバックループ内の遅延時間と短くなったクロック信号の周期との整合を取るために、外部クロック信号と内部クロック信号との位相差が２周期分(720°)になるよう、ＤＬＬ回路で位相調整する必要がある。
【０００５】
図１は、ＤＤＲ用の一般的なクロック発生回路である。この回路では、外部から第１のクロックCLKとその逆相の第２のクロック/CLKとが供給され、それぞれのクロックを基準にして、それぞれ設けたＤＬＬ回路１２，１６によって２周期分（720°）遅延した第１の内部クロックCLK1と第２の内部クロック/CLK1とを生成する。それぞれのＤＬＬ回路には、入力バッファ１０，１４を介して第１及び第２のクロックCLK、/CLKが供給され、また、それぞれのクロックCLK、/CLKが、１／４分周器１１，１５により、１／４分周されて、その非反転、反転クロックがＤＬＬ回路１２，１６にそれぞれ供給される。生成された第１及び第２の内部クロックCLK1、/CLK1は、それぞれ出力回路１８に供給され、出力回路１８は、これらの内部クロックに応答して、内部からのデータDATAを出力端子Ｄoutから出力する。
【０００６】
かかるクロック発生回路は、第１及び第２のクロックを基準にして、それぞれの制御用の内部クロックを生成するので、第１及び第２の外部クロックの位相の揺れであるジッタに対応して、内部クロックの位相も合わせることができる。従って、システム側が供給する高速クロックのタイミングに忠実に対応することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、図１に示したようなクロック発生回路は、２つの外部クロックCLK、/CLKに対して、それぞれ大規模なＤＬＬ回路を設ける必要がある。ＤＬＬ回路は、例えば本出願人が出願した特開平10-112182号公報に開示される通り、クロックを遅延させる可変遅延回路と、基準クロックと遅延ループを経由した可変クロックとの位相を比較する位相比較回路と、位相比較結果に応じて可変遅延回路の遅延量を制御する遅延制御回路とを有する。そして、高速クロックに対応するためには、上記した通りクロックの２周期以上の遅延回路を内部に設ける必要がある。従って、図１に示したクロック発生回路では、２周期以上の遅延回路とその制御回路とを有するＤＬＬ回路が２個も必要であり、回路規模が大きくなりすぎる。
【０００８】
また、上記した通り、システムによっては相補のクロックを供給せずに、第１のクロックCLKのみを供給する場合もある。かかる場合にも対応することができる同期型ＬＳＩが存在すれば、極めて広い適用範囲を有することになる。
【０００９】
そこで、本発明の目的は、供給される相補の外部クロック信号のタイミングにそれぞれ対応した相補の内部クロック信号を生成するクロック発生回路を提供することにある。
【００１０】
更に、本発明の目的は、相補の供給クロックを基準にして相補の制御クロックを生成する回路規模が小さいクロック発生回路を提供することにある。
【００１１】
更に、本発明の目的は、相補の供給クロックを基準にして相補の制御クロックを生成することができ、また、単一の供給クロックを基準にして相補の制御クロックを生成することもできるクロック発生回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、相補な第１及び第２の外部クロック信号を取り込み、それぞれと所定の位相関係を有する相補な第１及び第２の内部クロック信号を生成するクロック発生器において、
前記第１の外部クロック信号を所定時間遅延させて、前記第１の内部クロック信号を生成し、前記第１の内部クロック信号の位相が前記第１の外部クロック信号と前記所定の位相関係を有するように前記所定時間を制御する第１の内部クロック発生回路と、
前記第１及び第２の外部クロック信号の位相差を検出し、当該位相差を前記第１の内部クロック信号の位相に加えて前記第2の内部クロック信号を発生する第２の内部クロック発生回路とを有することを特徴とする。
【００１３】
上記の発明によれば、第２の内部クロック発生回路は、第1の外部クロック信号と第2の外部クロック信号の位相差を検出し、その位相差を第1の内部クロック信号に与えることにより第2の内部クロック信号を生成する。第２の内部クロック発生回路内には、第1の外部クロック信号と第2の外部クロック信号の位相差に相当するほぼ1/2周期分(180°)程度の遅延量をもつ可変遅延回路があればよく、その回路構成は簡単で小規模である。
【００１４】
更に、上記の目的を達成するために、本発明は、相補な第１及び第２の外部クロック信号を取り込み、それぞれと所定の位相関係を有する相補な第１及び第２の内部クロック信号を生成するクロック発生器において、
前記第１の外部クロック信号を第１の所定時間遅延させて、前記第１の内部クロック信号を生成し、前記第１の内部クロック信号の位相が前記第１の外部クロック信号と前記所定の位相関係を有するように前記第１の所定時間を制御する第１の内部クロック発生回路と、
前記第１の外部クロック信号を第２の所定時間遅延させて、前記第２の内部クロック信号を生成し、前記第２の内部クロック信号の位相が前記第２の外部クロック信号と前記所定の位相関係を有するように前記第２の所定時間を制御する第２の内部クロック発生回路とを有することを特徴とする。
【００１５】
上記の発明によれば、第２の内部クロック発生回路は、第２の外部クロック信号よりほぼ半周期（180°）遅れた第１の外部クロック信号に対して、第２の外部クロック信号と同期するような遅延量を与えるようにすることで、第２の内部クロック発生回路内には２周期分（760°）よりも小さい遅延量をもつ可変遅延回路があればよく、その回路構成は簡単で小規模になる。
【００１６】
更に、上記の目的を達成するために、本発明は、相補な第１及び第２の外部クロック信号を取り込む入力端子を有し、前記第１及び・または第２の外部クロック信号と所定の位相関係を有する相補な第１及び第２の内部クロック信号を生成するクロック発生器において、
前記第１の外部クロック信号を所定時間遅延させて、前記第１の内部クロック信号を生成し、前記第１の内部クロック信号の位相が前記第１の外部クロック信号と前記所定の位相関係を有するように前記所定時間を制御する第１の内部クロック発生回路と、
前記第２の外部クロック信号の供給を検出するクロック検出回路と、
前記クロック検出回路が前記第２の外部クロック信号の供給を検出した場合は、前記第１及び第２の外部クロック信号の位相差を検出し、当該位相差を前記第１の内部クロック信号の位相に加えて前記第2の内部クロック信号を発生し、前記クロック検出回路が前記第２の外部クロック信号の供給を検出しない場合は、前記第１の外部クロック信号のほぼ半周期に対応する遅延量を生成し、当該遅延量を前記第１の内部クロック信号に加えて前記第２の内部クロック信号を発生する第２の内部クロック発生回路とを有することを特徴とする。
【００１７】
上記の発明によれば、逆相の第２の外部クロック信号が供給されない場合と供給される場合とで、第２の内部クロック発生回路を兼用することができるので、回路規模を小さくすることができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００１９】
［第１の実施の形態例］
［クロック発生回路全体の構成］
図２は、第1の実施の形態例におけるクロック発生回路を示す図である。また、図３及び４は、その動作のタイミングチャート図である。図２のクロック発生回路は、第１の外部クロック信号CLKとそれと逆極性でほぼ半周期（１８０°）位相がずれた第２の外部クロック信号/CLKとを供給されて、それぞれに対して所定の位相関係を有する第１及び第２の内部クロック信号CLK1、/CLK1を生成する。図２のクロック発生回路では、第１の内部クロック信号CLK1は、第１の外部クロック信号CLKと位相が一致する関係にあり、第１の内部クロック発生回路１２によって生成される。また、同様に、第２の内部クロック信号/CLK1は、第２の外部クロック信号/CLKと位相が一致する関係にあり、第２の内部クロック発生回路１６によって生成される。生成された内部クロック信号は、例えば出力バッファ回路１８に供給され、そのタイミングに同期してデータDATAが出力端子Ｄoutから出力される。
【００２０】
第1の外部クロック信号CLKは、入力バッファ１０を介して、クロックＮ２１として第１の内部クロック発生回路１２および1/4分周器１１に入力される。1/4分周器１１は、分周器スタート回路１９により動作制御され、1/4分周した信号Ｎ２およびその反転信号Ｎ２２を、第１の内部クロック発生回路１２に供給する。第１の内部クロック発生回路１２は、クロックＮ１２を可変遅延回路２０により制御された所定時間だけ遅延させて、第１の内部クロック信号CLK1を生成する。この可変遅延回路２０の遅延量は、ＤＬＬ回路によって検出された遅延時間に制御される。
【００２１】
ＤＬＬ回路は、1/4分周器１１により生成された非反転クロックＮ２を遅延する可変遅延回路２１と、その出力を遅延させるダミー出力バッファ２２とダミー入力バッファ２３と、それらのダミーバッファを経由した可変クロックＮ６と、基準クロックＮ２２との位相を比較する位相比較回路２４と、位相結果に応じて両クロックＮ２２、Ｎ６の位相が一致するように可変遅延回路２０，２１に遅延制御信号φＥを供給する遅延制御回路２５とで構成される。基準クロックＮ２２は、1/4分周器１１により生成された反転クロックである。また、ダミー出力バッファ２２は、出力バッファ回路１８と同等の遅延特性を有し、また、ダミー入力バッファ２３は、入力バッファ１０と同等の遅延特性を有する。
【００２２】
1/4分周器１１は、上記ＤＬＬ回路内のクロックの周波数を低くして、その消費電力を節約するために設けられる。更に、1/4分周器１１は、基準クロックＮ２２として、第１の外部クロック信号CLK及びそれから生成されたクロックＮ２１に対して、２周期分遅れて立ち上がるクロックＮ２２を生成する。こうすることにより、ＤＬＬ回路の動作において、位相差のないクロックＮ２を遅延させて２周期分（720°）遅れたクロックＮ２２の位相と比較することができ、遅延ループ内に正しく２周期分の遅延を生成することができる。但し、クロックＮ２が位相比較回路２４に基準クロックとして入力されても良い。また、クロックＮ２１がそのまま可変遅延回路２１と位相比較回路２４に入力されても良い。更に、クロックの周波数が高くない場合は、1/2分周器であっても良い。
【００２３】
上記の構成を有する第１の内部クロック発生回路１２は、外部クロックCLKと位相が一致したタイミングで、即ち位相差０°で、データDATAを出力することができるタイミングを有する第１の内部クロック信号CLK1を生成することができる。
【００２４】
図３の動作タイミングチャート図は、この０°のＤＬＬ回路である第１の内部クロック発生回路の動作を示す。図３に示される通り、第１の外部クロック信号CLKは、入力バッファ１０を通過してクロックＮ２１となる。このクロックＮ２１は、1/4分周器１１に入力され、立ち上がりエッジの位相がクロックＮ２１と同じ非反転のクロックＮ２と、立ち上がりエッジの位相がクロックＮ２１より２周期、即ち７２０°遅れた反転クロックＮ２２とが生成される。非反転クロックＮ２は、可変遅延回路２１，ダミー出力バッファ２２，及びダミー入力バッファ２３を通過して、可変クロックＮ６として位相比較回路２４に供給される。そして、位相比較回路２４は、基準クロックＮ２２と可変クロックＮ６の立ち上がりエッジどうしを比較し、比較結果信号φＲ、φＳを生成する。遅延制御回路２５は、比較結果信号φＲ、φＳにしたがって、両クロックＮ２２，Ｎ６の位相が一致するように、可変遅延回路２１，２０に遅延制御信号φＥを供給する。これらの回路の詳細は、後述する。
【００２５】
従って、ＤＬＬ回路の動作により、基準クロックＮ２２のタイミングに可変クロックＮ６のタイミングが一致するので、第１の外部クロック信号CLKの立ち上がりエッジから、２周期分（720°）遅れたタイミングで、出力Ｄoutが出力されるような第１の内部クロック信号CLK1が生成される。従って、第１の内部クロック信号CLK1は、厳密にいえば、第１の外部クロック信号CLKの位相より出力バッファ回路１８の遅延時間分だけ早い位相を有する。
【００２６】
第２の内部クロック発生回路１６は、第１及び第２の外部クロック信号CLK、/CLKの位相差を検出し、可変遅延回路３０によって、その位相差に対応する遅延量を第１の内部クロック信号CLK1に加えて、第２の内部クロック信号/CLK1を生成する。第１の内部クロック発生回路における基準クロックＮ２２は、第２の内部クロック発生回路１６内の可変遅延回路３１にも供給される。一方、第2の外部クロック信号/CLKは、第２の入力バッファ１４を介して1/4分周器１５に入力される。1/4分周器１５は、分周器スタート回路１９により動作制御され、1/4分周した信号の反転クロックＮ２４を、位相比較器３２に、基準クロック入力として供給する。位相比較器の第2入力には、クロックＮ２２が可変遅延回路３１を介して、可変クロックＮ２５として供給される。位相比較器３２は、第１の入力Ｎ２４と第２の入力Ｎ２５の位相を比較し、位相比較結果信号φＲ、φＳを遅延制御回路３３に出力する。遅延制御回路は、第１の入力Ｎ２４と第２の入力Ｎ２５の位相が一致するように、可変遅延回路３１の遅延量を調整する。また、可変遅延回路３１と同じ遅延量が可変遅延回路３０にも設定される。
【００２７】
図４の動作タイミングチャート図に示される通り、クロックＮ２２の立ち下がりエッジは、第１の外部クロック信号CLKの立ち上がりエッジからほぼ入力バッファ１０の遅延時間分遅れる。同様に、クロックＮ２４の立ち下がりエッジは、第２の外部クロック信号CLKの立ち上がりエッジからほぼ入力バッファ１４の遅延時間分遅れる。そして、ＤＬＬ回路動作により、可変遅延回路３１には、クロックＮ２２とクロックＮ２４の位相差分の遅延時間が設定される。従って、可変遅延回路３０，３１に設定される遅延量は、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差と等しく、外部クロック信号のほぼ1/2周期分(180°)に相当する。可変遅延回路３０には、第1の内部クロック信号CLK1が供給され、第１及び第２の外部クロック信号の位相差に対応する遅延量が加えられて、第2の内部クロック信号/CLK1が生成される。
【００２８】
出力バッファ回路１８では、第1の内部クロック信号CLK1および第2の内部クロック信号/CLK1にそれぞれ同期してデータDATAが出力端子Ｄoutから出力される。
【００２９】
第１の実施の形態例における第２の内部クロック発生回路１６内の可変遅延回路３０，３１は、第１及び第２の外部クロック信号の位相差、即ち外部クロック信号のほぼ1/2周期(180°)程度の遅延素子数があればよい。従って、従来例のように第１の内部クロック発生回路１２と同じものをもう一つ設ける場合に比べて、可変遅延回路の遅延素子数を少なくすることができ、チップ面積を大幅に減少させることができる。しかも、両方の内部クロック信号CLK1、/CLK1は、それぞれ第１及び第２の外部クロック信号CLK、/CLKのタイミングに追従する位相を有している。
【００３０】
図４の動作タイミングチャート図から理解される通り、第２の内部クロック発生回路１６には、クロックＮ２２の代わりに非反転の分周クロックＮ２を、クロックＮ２４の代わりに非反転の分周クロックを使用しても、同様の動作を実現することができる。
【００３１】
[分周器スタート回路の構成例および動作]
図４のタイミングチャート図から理解される通り、第２の内部クロック発生回路１６では、クロックＮ２２をほぼ1/2周期分だけ遅延させてクロックＮ２４と位相を一致させている。従って、1/4分周器１１，１５は、第１の分周器１１が先に分周を開始し、第２の分周器１５が後で分周を開始することが好ましい。順番が逆になると、クロックＮ２２がクロックＮ２４より遅れてた位相を有し、可変遅延回路３１には、２周期（720°）から1/2周期（180°）を除いた3/2周期（540°）の遅延量が必要になる場合がある。そこで、第１の実施の形態例では、分周器スタート回路１９を設ける。
【００３２】
図５は、分周器スタート回路を示す図である。図５中には、動作タイミングチャートも示される。分周器スタート回路１９は、ＮＡＮＤゲート３１、1/2分周器３２、パルスカウンタ３３及びインバータ３４で構成され、スタート信号STARTを生成して分周器１１および分周器１５に供給し、その動作開始のタイミングを制御する。
【００３３】
分周器スタート回路１９では、電源投入直後に発生するパワーオンリセット信号RESETによりパルスカウンタ３３がリセットされ、出力信号N28はＬレベル、スタート信号STARTはＨレベルにそれぞれ設定される。スタート信号STARTがＨレベルになると、分周器１１および分周器１５の分周動作が停止し、ゲート３１が開いて、第1の外部クロック信号CLKがクロックＮ２６として1/2分周器３２に供給開始される。
【００３４】
1/2分周器３２は、クロックＮ２６を1/2分周して、パルスカウンタ３３に供給する。パルスカウンタ３３は、クロックＮ２７の立ち上がりエッジをカウントし、４個目の立ち上がりエッジに同期して、スタート信号STARTをＬレベルに設定する。スタート信号STARTがＬレベルになると、分周器１１および分周器１５が、それぞれ分周動作を開始する。
【００３５】
分周器１１および分周器１５が動作を開始するタイミングは、図中に時間ｔ１，ｔ２に示すように、外部クロック信号CLK、/CLKの立ち上がりエッジに同期している。そのため、まず第１の外部クロック信号CLKに対して分周器１１が動作を開始し、その1/2周期(180°)後に第２の外部クロック信号/CLKに対して分周器１５が動作を開始する。このように分周器１１，１５の動作タイミングを制御することにより、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの短い方の位相差（ほぼ180°）を第２の内部クロック発生回路内のＤＬＬ回路で正しく検出することができる。また、パルスカウンタ３３により、電源が安定してから分周器１１、１５が動作するように設定することができ、分周器の安定動作が保証される。
【００３６】
図５の分周器スタート回路において、1/2分周器３２は設けなくても良い。但しその場合は、パルスカウンタ３３の段数を倍にする必要がある。
【００３７】
次に、第１及び第２の内部クロック発生回路１２，１６内の、可変遅延回路２０，２１，３０，３１、位相比較回路２４，３２、及び遅延制御回路２５，３３の詳細回路について、説明する。
【００３８】
［可変遅延回路］
図６は、可変遅延回路２０，２１，３０，３１の例を示す図である。可変遅延回路２０で説明すると、入力クロックＮ２１を制御されたゲート段数分遅延させて、出力クロックCLK1を出力する。可変遅延回路は、複数のインバータ９８〜１１２と、ＮＡＮＤゲート１１３〜１２８により、図示される通り構成される。ＮＡＮＤゲート１１３〜１２０の一方の入力には、入力クロックＮ２１を遅延させたクロックが供給され、他方の入力には遅延制御回路２５から遅延制御信号φE-1 〜φE-32が供給される。遅延制御信号φE-1 〜φE-32は、いずれか１つの信号がＨレベルとなり、残りの信号がＬレベルになる。
【００３９】
仮に、遅延制御信号φE-1 がＨレベルとすると、他の遅延制御信号はすべてＬレベルになり、ＮＡＮＤゲート１１３〜１１９の出力は全てＨレベルになる。その結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、インバータ１０２〜１０８は全てＨレベルとなる。そこで、入力クロックは、４つのインバータ９８〜１０１と、ＮＡＮＤゲート１２０，１２８と、４つのインバータ１０９〜１１２とからなる合計１０段のゲートの遅延量をもって、出力クロックＮ１２，Ｎ１３として出力される。この状態が、遅延量が最小の状態である。通常、電源投入時は、パワーオンリセット信号により遅延量が最小の状態にリセットされる。
【００４０】
そして、Ｈレベルの遅延制御信号φE-1 〜φE-32が図中右側にシフト（シフトアップ）するたびに、ＮＡＮＤゲート１２７及びインバータ１０８の２段のゲートの遅延量が追加される。そして、遅延制御信号φE-32がＨレベルになると、最大の遅延量となる。即ち、遅延制御信号φE-1 〜φE-32の内、Ｈレベルの遅延制御信号が右側に１つずれると、ＮＡＮＤゲートとインバータの２段分の遅延量が増加され、左側に１つずれると、同様の２段分の遅延量が減少される。従って、ゲートとインバータの２段分の遅延量が最小遅延単位になる。
【００４１】
［位相比較回路］
図７は、位相比較回路２４，３２内の位相比較部の回路図である。また、図８は、位相比較部の動作を示す波形図である。この位相比較部は、ＮＡＮＤゲート１９９〜２０３及びインバータ２１５からなる部分において、第１のクロック（可変クロック）ｃ−ｃｌｋと第２のクロック（基準クロック）ｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１〜ｎ４にその検出結果を生成する。両クロックの位相関係は、図８（Ａ）に示される通り、第１のクロックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が進んでいる状態と、図８（Ｂ）に示される通り、両クロックの位相がほぼ一致している状態と、図８（Ｃ）に示される通り、第１のクロックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れている状態とに分類される。
【００４２】
図８（Ａ）の状態の場合は、両クロックがＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレベルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが先にＨレベルになり、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ
になる。その後、第１のクロックｃ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。ＮＡＮＤゲート１９８は、両クロックが共にＨレベルになると出力をＬレベルにし、その立ち下がりエッジから所定の幅のＨレベルパルスが、ＮＯＲゲート２１６から出力される。このＨレベルパルスが、サンプリングパルスとしてＮＡＮＤゲート２０４〜２０７に供給され、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１０，２１１からなるラッチ回路とにそれぞれ取り込まれる。従って、信号φｂ、φｃ、φｄ、φｅは、図７の表に示される通り、
φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ
になる。
【００４３】
図８（Ｂ）の状態は、第１のクロックｃ−ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時間以内の範囲で遅れる場合である。ＮＡＮＤゲートとインバータの遅延時間は、上記した可変遅延回路の遅延制御１段分の遅延量と同じであり、遅延量としては最小遅延量に該当する。その場合は、第１のクロックｃ−ｃｌｋが先にＨレベルとなり、
ｎ１＝Ｈ、ｎ２＝Ｌ
になり、更に、インバータ２１５の出力が第２のクロックｄ−ｉ−ｃｌｋよりも後にＨレベルになり、
ｎ３＝Ｌ、ｎ４＝Ｈ
になる。
【００４４】
従って、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図７の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ
になる。この場合は、位相が一致したことを意味するので、ロックオン検出回路４１８の出力のロックオン信号ＪＳＴもＨレベルを出力する。
【００４５】
図８（Ｃ）の状態では、第１のクロックｃ−ｃｌｋが先にＨレベルになり、
ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ
になる。その後、第２のクロックｄ−ｉ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。この状態が、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図７の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ
になる。
【００４６】
図７に示したロックオン検出回路４１８は、ＡＮＤ回路で構成され、信号φｃ、φｄが共にＨレベルになると、ロックオン信号JSTをＨレベルにする。
【００４７】
図９は、位相比較回路２４，３２の位相比較出力部の回路図である。また、図１０は、その位相比較出力部の動作を示す波形図である。波形図の（Ａ），（Ｂ），（Ｃ）は、図７及び図８の（Ａ），（Ｂ），（Ｃ）にそれぞれ対応する。
【００４８】
図９の位相比較出力部は、両クロックの位相比較のタイミングで生成されるタイミング信号φａの周波数を２分の１に分周する分周回路２１Ａと、その分周回路２１Ａからの出力のタイミングに応答して、両クロックの位相関係に応じて生成された信号φｂ、φｃ、φｄ、φｅに基づいて、位相比較結果信号φSO〜φREを出力する出力回路２１Ｂとから構成される。
【００４９】
２分の１分周回路２１Ａは、ＪＫフリップフロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−ｃｌｋが共にＨレベルになる時を図７中のＮＡＮＤゲート１９８で検出し、その検出パルスφa を２分の１分周して、逆相のパルス信号ｎ１１とｎ１２とを生成する。検出パルスφa がゲート２２６，２２７に供給され、反転検出パルス／φa がゲート２２２，２２３に供給され、ゲート２２８，２２９からなるラッチ回路と、ゲート２２４，２２５からなるラッチ回路間で、反転信号を転送する。その結果、２分の１分周された逆相のパルス信号ｎ１１，ｎ１２が生成される。
【００５０】
出力回路２１Ｂは、サンプリングラッチされた信号φｂ、φｃ、φｄ、φｅをデコードして、第１のクロックｃ−ｃｌｋの位相が第２のクロックｄ−ｉ−ｃｌｋより遅れている時（状態（Ａ））は、ダイオード２３６の出力をＨレベルにし、両クロックの位相が一致している時（状態（Ｂ））は、ダイオード２３６と２３７の出力を共にＬレベルにし、更に、第１のクロックｃ−ｃｌｋの位相が第２のクロックｄ−ｉ−ｃｌｋより進んでいる時（状態（Ｃ））は、ダイオード２３７の出力をＨレベルにする。
【００５１】
従って、出力回路２１Ｂは、ＮＡＮＤゲート２３２〜２３５のデコード機能により、上記の状態（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイミング信号ｎ１１，ｎ１２に応答して、第２のクロックｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１３の遅延量を増加させる位相比較結果信号（シフトアップ信号）φSO、φSEを、交互にＨレベルにする。即ち、図１０（Ａ）に示される通りである。また、上記の状態（Ｂ）の時は、出力回路２１Ｂは、図１０（Ｂ）の如く、位相比較結果信号φSO〜φREを生成しない。更に、上記の状態（Ｃ）の時は、図１０（Ｃ）の如く、ＮＡＮＤゲート２３４，２３５が、タイミング信号ｎ１１，ｎ１２に応答して、第２のクロックｄ−ｉ−ｃｌｋの位相を進める様に、可変遅延回路１２、１３の遅延量を減少させる位相比較結果信号（シフトダウン信号）φRO、φREを、交互にＨレベルにする。
【００５２】
［遅延制御回路］
図１１は、遅延制御回路２５，３３の一部の構成を示す回路図である。遅延制御回路は、位相比較結果信号φSO〜φREに応答して、ＮＯＲゲート４３１−１〜４３１−３２から遅延制御信号φE-1 〜φE-32を出力する。図６に示した通り、遅延制御信号φE-1 〜φE-32は、３２ビットで構成される。
【００５３】
遅延制御回路は、位相比較結果信号（シフトアップ信号）φSO、φSEによりＨレベルの遅延制御信号φE を右側にシフトし、可変遅延回路の遅延量を増加させ、位相比較結果信号（シフトダウン信号）φRO、φREによりＨレベルの遅延制御信号φE を左側にシフトし可変遅延回路の遅延量を減少させる。
【００５４】
遅延制御回路２２の各段は、例えば１段目では、ＮＡＮＤゲート４３２−１とインバータ４３３−１からなるラッチ回路をそれぞれ有する。また、位相比較結果信号φSEまたはφREによりラッチ回路４３２−１と４３３−１の状態を強制的に反転させるトランジスタ４３４−１，４３６−１を有する。トランジスタ４３８−１，４３９−１は、反転の対象外の場合にトランジスタ４３４−１，４３６−１によってはラッチ回路が反転されないようにする為に設けられる。２段目〜３段目の回路も同様の構成である。これらのトランジスタは全てＮチャネル型である。
【００５５】
今仮に、パワーオンリセットに伴いＬレベルパルスのリセット信号φR が印加されると、ＮＡＮＤゲート４３２−１〜３２の出力５ａ−１，３，５は全てＨレベルになり、インバータ４３３−１〜３２の出力５ａ−２，４，６は全てＬレベルになる。従って、ノード５ａ−２がＬレベルになり、ＮＯＲゲート４３１−１の出力の遅延制御信号φE-1 はＨレベルになる。また、ノード５ａ−１，５ａ−３，５ａ−５が共にＨレベルであるので、それ以外の遅延制御信号φE-2 、φE-3 等は全てＬレベルになる。即ち、リセット信号φR に応答して、遅延制御信号φE-1 がＨレベルになり、可変遅延回路１３，１４は最小遅延時間に制御される。そして、この状態では、トランジスタ４３８−１，４３９−１が共にオン状態にあり、位相比較結果信号φSE，φREに応答して状態が変更可能になっている。但し、トランジスタ４３８−２はオフ状態にあり、位相比較結果信号φSOによっては状態は変更できない。
【００５６】
次に、位相比較が実行されると、両クロックの位相関係に応じて、位相比較結果信号φSO〜φREのいずれかがＨレベルになる。今仮に、位相比較結果信号φSEがＨレベルになると、トランジスタ４３４−１が導通し、オン状態のトランジスタ４３８−１と共にノード５ａ−１を強制的にＬレベルに引き下げて、インバータ４３３−１の出力のノード５ａ−２を強制的にＨレベルに引き上げる。その結果、ＮＯＲゲート４３１−１の出力φE-1 はＬレベルになる。また、ノード５ａ−１と５ａ−４が共にＬレベルであるので、ＮＯＲゲート４３１−２の出力φE-2 はＨレベルになる。そして、１段目と２段目のラッチ回路は、その状態を保持する。このφE-2＝Hの時、４つのトランジスタ４３８−１，２と４３９−１，２はオン状態になる。また、４つのノード５ａ−１〜４は、それぞれＬ、Ｈ、Ｈ、Ｌレベルになる。
【００５７】
更に、その後の位相比較により位相比較結果信号φSOがＨレベルになると、同様の動作により、ノード５ａ−３〜６が、それぞれＬ、Ｈ、Ｈ、Ｌレベルになり、ノード５ａ−３と５ａ−６が共にＬレベルになって、遅延制御信号φE-3 がＨレベルになる。このφE-3＝Ｈの時、トランジスタ４３８−２，３、４３９−２，３は、全てオン状態になる。この様に、位相比較結果信号のシフトアップ信号φSEとφSOにより、遅延時間が長くなる様に遅延制御信号φE が右側にシフトアップする。
【００５８】
逆に、位相比較結果信号φREとφROにより、上記と逆の動作により、遅延時間が短くなる様に遅延制御信号φE が左側にシフトする。尚、上記した位相比較回路の出力部の動作から明らかな通り、位相比較結果信号のうちシフトアップ信号φSEとφSOは、第２のクロックｄ−ｉ−ｃｌｋが進んでいる時に位相比較毎に交互に生成され、また、位相比較結果信号φREとφROは、第２のクロックｄ−ｉ−ｃｌｋが遅れている時に位相比較毎に交互に生成される。
【００５９】
また、位相比較結果信号φSE、φSOに応答して、遅延制御信号φE が次々に右側に移動し、最後に遅延制御信号φE-32がＨレベルになる。この状態では、インバータ４３３−３２の出力がＬレベル、ＮＡＮＤゲート４３２−３２の出力がＨレベルにラッチされている。そこで、更に、遅延時間を延ばす比較結果信号φSOが供給されると、ＮＡＮＤゲート４３２−３２の出力がＬレベルに引き下げられ、インバータ４３３−３２の出力がＨレベルに引き上げられる。
【００６０】
上記の位相比較動作は、分周されたクロックｃ−ｃｌｋの立ち上がりエッジ毎に行われる。そして、電源投入時には、リセット信号φRにより可変遅延回路が最小遅延時間に設定され、分周クロックｃ−ｃｌｋの立ち上がり毎に位相比較と遅延時間調整が繰り返され、やがて、両クロック間の位相差が可変遅延回路の最小遅延単位以内になると、ロックオン信号ＪＳＴがＨレベルになる。また、パワーダウン動作から復帰した時は、パワーダウン動作開始時と状態が異なるので、通常ロックオフ状態にあり、しばらく位相調整動作を行うことで、ロックオン信号ＪＳＴがＨレベルになる。
【００６１】
位相比較回路３２は、前述の通り、クロックＮ２５とＮ２４の立ち下がりエッジのタイミングを比較する。従って、その場合は、図７の第１及び第２のクロックd-I-clkと第１のクロックc-clkをそれぞれインバータにより反転してから、入力すれば良い。
【００６２】
［第2の実施の形態例］
［クロック発生回路全体の構成および動作］
図１２は、第2の実施の形態例におけるクロック発生回路の構成を示す図である。また、図１３は、その動作タイミングチャート図である。図１２のクロック発生回路は、第１の実施の形態例と同様に、第１の内部クロック発生回路１２と第２の内部クロック発生回路１６とを有する。第１の内部クロック発生回路１２は、図２に示した第１の実施の形態例と同じ構成を有し、第1の外部クロック信号CLKからそれと所定の位相関係を有する第1の内部クロック信号CLK1を生成するＤＬＬ回路を有する。
【００６３】
一方、第２の内部クロック発生回路１６は、第１の外部クロック信号CLKから生成されたクロックＮ３１を、可変遅延回路４０により所定の遅延時間遅らせて、第２の内部クロック信号/CLK1を生成する。そして、可変遅延回路４０に制御された遅延時間を与えるために、可変遅延回路４１、ダミー出力バッファ４４、ダミー入力バッファ４５、位相比較回路４２及び遅延制御回路４３からなるＤＬＬ回路を有する。
【００６４】
このＤＬＬ回路では、第１の外部クロックCLKから入力バッファ１０分の遅れをもつクロックＮ３２を、遅延回路４１，４４，４５により遅延させ、その遅させた可変クロックＮ３７を、第２の外部クロック/CLKから入力バッファ１４の遅れをもつクロックＮ３４の位相に一致させる。従って、第２の内部クロック信号/CLK1と同位相のクロックＮ３５は、第２の外部クロック信号/CLKのタイミングでデータDATAを出力するタイミングに制御される。
【００６５】
図１３に従ってより詳細に説明すると、第2の外部クロック信号/CLKは、入力バッファ１４を経由してクロックＮ３３として1/4分周器１５に入力される。1/4分周器１５は、分周器スタート回路により別の1/4分周器１１より先に動作開始するよう制御され、1/4分周した信号の反転クロックＮ３４を、位相比較器４２に第1入力（基準クロック入力）として供給する。第1の外部クロック信号CLKを1/4分周した信号Ｎ３２は、ＤＬＬ回路内の可変遅延回路４１、ダミー出力バッファ４４、ダミー入力バッファ４５を介して、位相比較器４２の第2入力（可変クロック入力）Ｎ３７として供給される。位相比較器４２の構成例および動作は、上記と同様である。遅延制御回路４３は、位相比較器４２での位相比較結果信号φＲ、φＳに応じて、第１の入力Ｎ３４および第２の入力Ｎ３７の位相が一致するように可変遅延回路４１の遅延量を制御する。また、可変遅延回路４１と同じ遅延量が可変遅延回路４０にも設定される。
【００６６】
ここで、第１の入力Ｎ３４の立ち上がりエッジと第２の入力Ｎ３７の立ち上がりエッジの位相が一致するためには、図１３に示すように、可変遅延回路４１、ダミー出力バッファ４４、ダミー入力バッファ４５の遅延ループが、外部クロック信号のほぼ3/2周期分(540°)の遅延量をクロックＮ３２に与える必要がある。そして、可変遅延回路４０は、入力バッファ１０から出力された第1の外部クロック信号と実質的に同じクロックＮ３１に所定の遅延量、3/2周期分(540°)からダミー回路４４，４５の遅延量を除いた遅延量、を与え、第2の内部クロック信号/CLK1を生成し、出力バッファ回路１８に供給する。従って、第２の内部クロック信号/CLK1は、第２の外部クロック信号/CLKのタイミングに対応した位相を有することになる。出力バッファ回路１８は、第1の内部クロック信号CLK1および第2の内部クロック信号/CLK1にそれぞれ同期して、データDATAを出力する。
【００６７】
本実施の形態例における第２の内部クロック発生回路１６内の可変遅延回路４０，４１では、外部クロック信号の3/2周期(540°)程度の遅延素子数があればよい。従って、可変遅延回路４０，４１は、第１の内部クロック発生回路をもう一つ設ける場合に比べて、遅延素子数が3/4程度で構成できるので、チップ面積を減少させることができる。
【００６８】
尚、図１４から理解される通り、図１２のクロック発生回路において、クロックＮ３２の代わりにその反転クロックを、クロックＮ３４の代わりにその非反転クロックをそれぞれ利用することもできる。また、クロックＮ３２の代わりにクロックＮ３１と利用して、クロックＮ３４の代わりにクロックＮ３３を利用しても良い。
【００６９】
[分周器スタート回路の構成例および動作]
図１４から理解される通り、クロックＮ３２より前にクロックＮ３４が生成されることが好ましい。従って、第２の実施の形態例では、分周器スタート回路１９は、第１の分周器１１よりも第２の分周器１５を先に動作開始させるように制御する。
【００７０】
分周器スタート回路は、基本的には図５に示した第1の実施の形態例と同様である。ただし、この実施の形態例では、第1の外部クロック信号CLKではなく第2の外部クロック信号/CLKをパルスカウンタ３３に入力する点が異なる。そのため、分周器１１および分周器１５が動作を開始するタイミングは、第2の外部クロック信号/CLKの立ち上がりエッジに同期する。図１３に示すように、まず第２の外部クロック信号/CLKにより分周器１５が動作を開始してクロックＮ３４を発生し、その1/2周期(180°)後に、第１の外部クロックCLKにより分周器１１が動作を開始してクロックＮ３２を発生する。
【００７１】
［第3の実施の形態例］
第３の実施の形態例におけるクロック発生回路は、外部から相補の第１及び第２の外部クロック信号CLK、/CLKが供給される場合に、第１の実施の形態例における第２の内部クロック発生回路を利用して第２の内部クロック信号/CLK1を生成し、外部から一方の外部クロック信号CLKのみが供給される場合に、第２の内部クロック発生回路は、1/2周期（180°）分の遅延量を検出して、第１の内部クロック信号CLK1にその遅延量を加えて、第２の内部クロック信号/CLK1を生成する。そして、第２の内部クロック発生回路は、位相比較回路や遅延制御回路、及び可変遅延回路の一部を共用することで、回路規模を小さく抑える。
【００７２】
図１４は、第３の実施の形態例におけるクロック発生回路を示す図である。図２に示した第１の実施の形態例と同じ部分には同じ引用番号を与えた。図１４の例では、図２の回路の構成要素に加えて、1/2分周器４６、クロック状態検出回路４７を有する。更に、第２の内部クロック発生回路１６内には、可変遅延回路５０が追加され、相補の外部クロック信号が供給される場合と、一方の外部クロック信号しか供給されない場合とで切り換えるためのスイッチＳＷ１，ＳＷ２が追加される。
【００７３】
第１の外部クロック信号CLKと共に第2の外部クロック信号/CLKが入力される場合、クロック状態検出回路４７がその状態を検出し、第２の内部クロック発生回路内のSW1およびSW2に切り換え信号を出力する。その結果、SW1およびSW2は接点Bに切り替えられる。その結果、第２の内部クロック発生回路１６は、図２に示した第1の実施の形態例と同じになり、２つの外部クロック信号間の位相差を検出し、可変遅延回路３０によってその位相差を第１の内部クロック信号CLK1に加えることで、第２の内部クロック信号/CLK1を生成する。
【００７４】
第2の外部クロック信号/CLKが入力されない場合、クロック状態検出回路４７がその状態を検出し、第２の内部クロック発生回路１６内のSW1およびSW2に切り換え信号を出力する。その結果、SW1およびSW2は接点Aに切り替えられる。その結果、第１の外部クロック信号CLKから生成された1/2分周されたクロックＮ７が入力される可変遅延回路５０の出力クロックＮ９が、スイッチＳＷ１を介して可変遅延回路３１に供給される。また、スイッチＳＷ２により、第１の外部クロック信号CLKから生成された1/2分周された反転クロックＮ８が、位相比較回路３２に基準クロックとして供給される。その結果、ＤＬＬ回路は、可変遅延回路５０，３１に第１の外部クロック信号CLKの１周期分の遅延量を検出する。その結果、可変遅延回路３０には1/2周期（180°）分の遅延量が生成される。
【００７５】
図１５は、上記の第2の外部クロック信号/CLKが入力されない場合の動作タイミングチャート図である。この図の上半分は、第１の内部クロック発生回路１２の動作を、下半分は、第２の内部クロック発生回路１６の動作を示す。1/2分周された非反転クロックＮ７は、第１の外部クロック信号CLKの２倍の周期を有し、よって、反転クロックＮ８の立ち上がりエッジは、非反転クロックＮ７の立ち上がりエッジよりも１周期分（360°）の遅延を有する。従って、非反転クロックＮ７が可変遅延回路５０，３１で遅延されて、１周期分遅れの反転クロックＮ８の立ち上がりエッジと一致するように、ＤＬＬ回路によって制御されることで、可変遅延回路５０、３１には、第１の外部クロック信号CLKの１周期分（360°）の遅れが生成される。可変遅延回路３０，５０，３１それぞれは同じ遅延制御信号φＥによって制御されるので、それぞれの可変遅延回路の遅延量は、1/2周期分（180°）になる。その結果、第１の内部クロック信号CLK1にこの1/2周期分の遅れが、可変遅延回路３０により与えられて、逆極性の第２の内部クロック信号/CLK1が生成される。
【００７６】
第３の実施の形態例の場合は、第２の内部クロック発生回路１６内の可変遅延回路の遅延素子数は、第１の実施の形態例と同様に外部クロック信号の1/2周期分(180°)程度あればよい。そのため、遅延制御回路３３の規模を小さくすることができる。また、２つの場合において、回路要素を共用しているので、全体の回路規模を大きくすることなく、第2の外部クロック信号/CLKの入力有り、なしの２つの状態に対応することができる。
【００７７】
図１６は、クロック状態検出回路を示す図である。また、図１７はその動作タイミングチャート図である。それぞれの外部クロック信号CLK、/CLKは入力バッファ５１，５２を介して、Ｈエッジパルス化回路５３，５４に入力され、それぞれの立ち上がりエッジに応答したパルス信号Ａ，Ｂが生成される。ＮＯＲゲート６８，６９からなるラッチ回路は、電源投入後のスタータ信号ａに応答して、信号ｃをＬレベルにし、電源投入後の所定時間後に発生するモードレジスタセット信号ｂによって、信号ｃをＨレベルにする。そして、信号ｃがＬレベルの期間に、クロック状態検出回路は、第２の外部クロック信号/CLKが供給されているか否かを検出する。
【００７８】
図１７の実線は、第２の外部クロック信号/CLKが供給されている場合であり、破線は供給されていない場合を示す。供給されている場合は、パルス信号Ａが生成されるので、トランジスタＱ１を導通させて、ノードＤをＨレベルにし、その状態がインバータ５７，５８によりラッチされる。そして、パスル信号Ｂに応答してゲート５９が開き、ノードＤの状態がノードＥに伝えられてラッチされる。その後、デレー回路５５により遅延したパルス信号Ｃにより、トランジスタＱ２が導通して、ノードＤをＬレベルにする。更に、パルス信号Ａに応答してノードＤは再びＨレベルになり、パルス信号Ｂによりゲート５９が開いても、ノードＥの状態に変化はない。やがて、信号ｃがＨレベルになると、ゲート６５が開いて、ノードＥのＨレベルの状態が検出信号ＤＣＫとして出力される。
【００７９】
第２の外部クロック信号/CLKが供給されない場合は、パルス信号Ａが生成されないので、ノードEは常にＬの状態になり、検出信号ＤＣＫはＬレベルになる。
【００８０】
【発明の効果】
以上、本発明によれば、相補の外部クロック信号それぞれのタイミングに対応した相補の内部クロック信号を生成することができるクロック発生回路を提供することができる。
【００８１】
更に、本発明によれば、一方の内部クロック信号に対して両外部クロックの位相差を加えて他方の内部クロック信号を生成するので、回路規模を小さくすることができる。
【００８２】
更に、本発明によれば、一方の外部クロック信号に対して他方の外部クロック信号のタイミングに整合させて第２の内部クロック信号を生成するので、回路規模を小さくすることができる。
【００８３】
更に、本発明によれば、２つの外部クロック信号が供給される場合も、一方の外部クロック信号のみが供給される場合も、相補の内部クロック信号を生成することができる。
【図面の簡単な説明】
【図１】ＤＤＲ用の一般的なクロック発生回路である。
【図２】第1の実施の形態例におけるクロック発生回路を示す図である。
【図３】図２の動作のタイミングチャート図である。
【図４】図２の動作のタイミングチャート図である。
【図５】分周器スタート回路を示す図である。
【図６】可変遅延回路の回路図である。
【図７】位相比較回路の比較部の回路図である。
【図８】図７の動作タイミングチャート図である。
【図９】位相比較回路の位相比較出力部の回路図である
【図１０】図９の動作タイミングチャート図である。
【図１１】遅延制御回路の回路図である。
【図１２】第2の実施の形態例におけるクロック発生回路の構成を示す図である。
【図１３】図１２の動作タイミングチャート図である。
【図１４】第３の実施の形態例におけるクロック発生回路の構成を示す図である。
【図１５】図１４の動作タイミングチャート図である。
【図１６】クロック状態検出回路を示す図である。
【図１７】図１６の動作タイミングチャート図である。
【符号の説明】
１０，１４        入力バッファ
１１，１５        分周器
１２，１６        第１、第２の内部クロック発生回路
CLK、/CLK        第１、第２の外部クロック信号
CLK1、/CLK1     第１、第２の内部クロック信号
【図１】
0003888792.tif 000002
【図２】
0003888792.tif 000003
【図３】
0003888792.tif 000004
【図４】
0003888792.tif 000005
【図５】
0003888792.tif 000006
【図６】
0003888792.tif 000007
【図７】
0003888792.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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