(57)【特許請求の範囲】
【請求項１】
ＭＥＳＦＥＴ（ショットキゲート形ＦＥＴ）またはＪＦＥＴ（接合形ＦＥＴ）の一方を備えたもので、異なるしきい値を持つ複数の前記ＦＥＴ（電界効果トランジスタ）を同一の基板上に形成する半導体装置の製造方法において、
前記各ＦＥＴの活性領域に第１の導電型の不純物を注入することによりチャネル層を同時に形成し、
前記各チャネル層の下に第２の導電型の不純物を注入して埋め込み層を同時に形成し、
前記複数の各ＦＥＴのうちの一部である特定のＦＥＴの前記活性領域に、ゲート領域とその近傍を含む領域に窓が形成されたレジスト膜をマスクとして不純物を追加注入することによりキャリア濃度分布を与えたいしきい値に応じて変化させる、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記特定のＦＥＴの前記埋め込み層に前記第２の導電型の不純物を追加注入することにより、与えたいしきい値に応じて前記キャリア濃度分布を変化させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記特定のＦＥＴの前記埋め込み層に前記第１の導電型の不純物を追加注入することにより、与えたいしきい値に応じて前記キャリア濃度分布を変化させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記特定のＦＥＴの前記チャネル層に前記第２の導電型の不純物を追加注入することにより、与えたいしきい値に応じて前記キャリア濃度分布を変化させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記特定のＦＥＴの前記チャネル層に前記第１の導電型の不純物を追加注入することにより、与えたいしきい値に応じて前記キャリア濃度分布を変化させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２導電型の不純物を追加注入して得られた注入領域は、ゲート直下の全域とその近傍の領域に設けられていることを特徴とする請求項２または４記載の半導体装置の製造方法。
【請求項７】
ＭＥＳＦＥＴ（ショットキゲート形ＦＥＴ）またはＪＦＥＴ（接合形ＦＥＴ）の一方を備えたもので、異なるしきい値を持つ複数の前記ＦＥＴ（電界効果トランジスタ）を同一の基板上に形成する半導体装置の製造方法において、
前記各ＦＥＴの活性領域に第１の導電型の不純物を注入することによりチャネル層を同時に形成し、
前記各チャネル層の下に第２の導電型の不純物を注入して埋め込み層を同時に形成し、
前記特定のＦＥＴの前記埋め込み層または当該特定のＦＥＴの前記チャネル層に前記第２の導電型の不純物を追加注入することにより、与えたいしきい値に応じて前記キャリア濃度分布を変化させると共に、
前記追加注入による不純物の注入領域とゲート領域との重なり領域におけるゲート長方向の長さが、前記ゲート領域のゲート長よりも短く形成される
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は異なるしきい値を持つ複数のＦＥＴを同一の基板上に有する半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】
近年、高速、高周波に対応した集積回路として、異なるしきい値を持つ複数のＦＥＴ、例えばＤＦＥＴ（デプレッション形ＦＥＴ）およびＥＦＥＴ（エンハンスメント形ＦＥＴ）を同一の半導体基板上に形成するものが用いられている。
【０００３】
従来、このような方法を用いた半導体装置としては、例えば特開平２−１９２７３４号公報によるものがある。この公報では、ＭＥＳＦＥＴ（ショットキゲート形ＦＥＴ）の回路としてＤＣＦＬ（Direct Coupled FET Logic）回路によるインバータ回路の組み立て構造について開示している。具体的には、ＤＦＥＴおよびＥＦＥＴの第１導電型の活性層（Ｎ型活性層）を同一のイオン注入プロセスで形成し、さらにＥＦＥＴに関しては、第１導電型の活性層の下に第２導電型の注入層（Ｐ型注入層）を形成するものである。
【０００４】
こうすることにより、工程数を削減できるので歩留りをよくでき、また、ＤＦＥＴとＥＦＥＴのしきい値のバランスの安定化が図れ、さらに、ＥＦＥＴのショートチャネル効果抑制が得られる。
【０００５】
【発明が解決しようとする課題】
ところで、しきい値の異なる複数のＦＥＴを有する半導体装置は、論理回路を内蔵したＭＭＩＣ（モノリシック・マイクロ波集積回路）等への適用が要求されている。ＭＭＩＣの用途としては、ＰＨＳ等、移動体通信用端末の高周波回路ブロックへの利用がある。また、ＭＭＩＣのアナログ回路部分には、アンテナスイッチ、低雑音アンプ、ミキサー、パワーアンプ、およびこれらを同一基板上で組み合わせた回路が含まれる。このようなＭＭＩＣでは、ＤＦＥＴおよびＥＦＥＴの高性能化が必要とされる。具体的には、ＥＦＥＴのみならずＤＦＥＴにおいても、例えばゲインを上げる、あるいはオン抵抗を下げるといった特性改善を行う為に、ゲート長を短くするか、あるいはチャネル層を高濃度薄層化する、といった方策が必要である。
【０００６】
ところが、上記従来の技術は、ＤＣＦＬ回路においてＤＦＥＴを単なる抵抗として使用するものであり、ＤＦＥＴの下に第２導電型の埋め込み層を形成する構成となっていない。このため、ＤＦＥＴのゲート長を短くしても、ショートチャネル効果が強く出てしまい、十分な特性が得られない上に、しきい値の制御性も劣化してしまう。したがって、ＤＦＥＴの高性能化を図ることができず、ＭＭＩＣ等には適用することができないという問題があった。
【０００７】
一方、実際の製造においては、イオン注入装置のドーズ量がバッチ間等で変動することがしきい値の制御性を劣化させる。即ち、与えるべきしきい値の異なるＦＥＴの不純物を別々の工程で導入した場合、バッチ間のドーズ量のずれは、ＦＥＴ間のしきい値のあるべき差からのずれ（以後、「相対的なずれ」と呼ぶ）を引き起こし、一方のしきい値が適正範囲に入っても、他方は入らない、という形の不良を引き起こす。
【０００８】
本発明はこのような点に鑑みてなされたものであり、しきい値の異なる複数のＦＥＴのすべてにおいて良好な電気特性が得られ、ＭＭＩＣ等に十分適用可能であり、かつ良好なしきい値制御性を有する半導体装置の製造方法および半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記課題を解決するために、ＭＥＳＦＥＴ（ショットキゲート形ＦＥＴ）またはＪＦＥＴ（接合形ＦＥＴ）の一方を備えたもので、異なるしきい値を持つ複数のＦＥＴ（電界効果トランジスタ）を同一の基板上に形成する半導体装置の製造方法において、前記各ＦＥＴの活性領域に第１の導電型の不純物を注入することによりチャネル層を同時に形成し、前記各チャネル層の下に第２の導電型の不純物を注入して埋め込み層を同時に形成し、前記複数の各ＦＥＴのうちの一部である特定のＦＥＴの前記活性領域に、ゲート領域とその近傍を含む領域に窓が形成されたレジスト膜をマスクとして不純物を追加注入することによりのキャリア濃度分布を与えたいしきい値に応じて変化させる、ことを特徴とする半導体装置の製造方法が提供される。
【００１０】
このような方法では、複数のＦＥＴの各チャネル層の下に、第２の導電型の不純物を注入して埋め込み層を同時に形成するので、各ＦＥＴのチャネルを高濃度、薄層化できる。これにより、ゲート長を短くしてもショートチャネル効果を抑制することができるので、高周波に対する電気特性が向上する。また、特定のＦＥＴの活性領域のキャリア濃度分布を与えたいしきい値に応じて変化させることにより、簡単な工程で、しきい値を確実に制御できる。
【００１１】
【発明の実施の形態】
以下、本発明の一形態を図面を参照して説明する。
図１、図２、図３は本発明の第１の形態の半導体の製造方法の手順を示す図であり、図１はステップＳ１〜Ｓ３を示す図、図２はステップＳ４，Ｓ５を示す図、図３はステップＳ６，Ｓ７を示す図である。ここでは、異なるしきい値を有するＦＥＴとして、ＪＦＥＴ（接合型ＦＥＴ）のＮ型ＤＦＥＴおよびＮ型ＥＦＥＴを同時に形成する例を示す。
【００１２】
まず、図１のステップＳ１に示すように、例えばＧａＡｓ（ガリウム砒素）で形成された基板１の上に、窒化シリコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶＤ（Chemical Vapour Deposition）法によって５０ｎｍ堆積する。
【００１３】
次いで、ステップＳ２に示すように、基板１をレジスト膜３で被覆する。このとき、ＤＦＥＴの活性領域４とＥＦＥＴの活性領域５の部分には、それぞれ窓３ａ，３ｂを形成する。この状態から、第１の導電型の不純物であるシリコン（Ｓｉ）をイオン注入して、各活性領域４，５にそれぞれＮ型のチャネル層４１，５１を形成する。さらに、第２の導電型の不純物として、マグネシウム（Ｍｇ）をイオン注入して、各活性領域４，５の下部にそれぞれ埋め込み層４２，５２を形成する。なお、このステップＳ２では、チャネル層４１，５１は高濃度となるようにイオン注入され、この段階では、活性領域４，５は共にＤＦＥＴとして形成されている。
【００１４】
次に、ステップＳ３に示すように、レジスト膜３を除去し、新たにレジスト膜６を被覆する。このとき、レジスト膜６には、活性領域５のゲート領域と、その近傍を含む領域に窓６ａを形成する。そして、レジスト膜６をマスクとして、基板１にＭｇイオンを追加注入し、活性領域５のチャネル層５１の下の埋め込み層５２に、埋め込み層４２，５２よりもＭｇ濃度の高い埋め込み領域５３を形成する。
【００１５】
次いで、図２のステップＳ４に示すように、レジスト膜６と窒化シリコン膜２を除去し、その後、ＳｉとＭｇの活性化アニールを行って、活性領域４，５を導電層化する。
【００１６】
そして、ステップＳ５に示すように、基板１上に窒化シリコン膜７を堆積し、その各ゲート領域に対応する部分に拡散窓７ａ，７ｂを形成する。
さらに、基板１をＤＥＺ（ジエチル亜鉛）を含む雰囲気中で６００°Ｃ程度に加熱し、図３のステップＳ６に示すように、拡散窓７ａ，７ｂから亜鉛（Ｚｎ）を拡散する。これにより、各チャネル層４１，５１にそれぞれＰ型領域４３，５４を形成し、ＪＦＥＴのゲートとなるＰＮ接合を形成する。
【００１７】
最後に、ステップＳ７に示すように、拡散窓７ａ，７ｂを通してゲート電極４Ｇ，５Ｇを形成し、さらに、各チャネル層４１，５１に、オーミック接触を有するソース電極４Ｓ，５Ｓ、ドレイン電極４Ｄ，５Ｄを形成する。このとき、Ｐ型領域４３，５４のＰＮ接合深さは、左右のＦＥＴでほぼ等しいが、活性領域５側では、濃度の高い埋め込み領域５３を形成してあるので、ＤＦＥＴよりもしきい値が正にシフトしている。よって、エンハンスメントモードが実現される。
【００１８】
このように、本形態では、しきい値の異なるＦＥＴとして、ＤＦＥＴおよびＥＦＥＴの各チャネル層４１，５１の下に、埋め込み層４２，５２を同時に形成するようにしたので、各ＦＥＴのチャネルを高濃度、薄層化できる。これにより、ゲート長を短くしてもショートチャネル効果を抑制することができるので、高周波に対する電気特性が向上し、ＭＭＩＣ等への適用が可能となる。
【００１９】
また、本形態では、しきい値に差異を与えるための工程（ステップＳ３）以外の不純物の導入が、左右に対して同一工程（ステップＳ２）で行われており、ステップＳ２でのドーズ量のずれは、左右のＦＥＴに対して向きと量が同じである。このため、しきい値の「相対的なずれ」を殆ど引き起こさない。一方、従来のようにステップＳ２で導入されるＳｉとＭｇを、左右のＦＥＴに対してそれぞれ別の工程で打ち込んだ場合、ドーズ量のバッチ間変動により、しきい値の与えるべき値からのずれが左右で同じにならず、その結果、しきい値に「相対的なずれ」が発生する。
【００２０】
これに対して、本形態では、ステップＳ２でＳｉとＭｇを左右同時に打ち込むので、ＦＥＴの間に生じるしきい値の「相対的なずれ」が、別々に打ち込む場合よりも低減される。
【００２１】
さらに、本形態では、埋め込み領域５３を、活性領域５のゲート領域と、その近傍を含む領域のみに形成するようにしたので、ゲート５Ｇ・ソース５Ｓ間、ゲート５Ｇ・ドレイン５Ｄ間の外部抵抗が低減でき、オン抵抗を低減することができる。
【００２２】
一方、上記の方法とは逆に、チャネル層４１，５１の濃度を低くすることにより活性領域４，５を予めＥＦＥＴとして形成し、活性領域５の埋め込み層５２にチャネル層５１と同じＳｉイオンを注入して濃度の低い埋め込み領域５３を形成すれば、活性領域５のしきい値を負にシフトさせ、ＤＦＥＴとすることができる。これにより、上記と同様に、基板１上にＤＦＥＴとＥＦＥＴの２種類のＦＥＴを形成することができる。
【００２３】
なお、本形態では、しきい値の異なる２つのＦＥＴとして、接合型のＤＦＥＴおよびＥＦＥＴを同一基板上に形成する例を示したが、本発明はこれに限られるものではなく、ＤＦＥＴどうし、あるいはＥＦＥＴどうしの組み合わせで、異なるしきい値を与えたい場合にも適用可能である。
【００２４】
次に、本発明の第２の形態について説明する。
図４および図５は本発明の第２の形態の半導体の製造方法の手順を示す図であり、図４はステップＳ１１〜Ｓ１３を示す図、図５はステップＳ１４〜Ｓ１６を示す図である。なお、ここでは、図１〜図３で示した第１の形態と同一の構成要素については、同一符号を付して説明する。
【００２５】
まず、図４のステップＳ１１に示すように、例えばＧａＡｓで形成された基板１の上に、窒化シリコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶＤ（Chemical Vapour Deposition）法によって５０ｎｍ堆積する。
【００２６】
次いで、ステップＳ１２に示すように、基板１をレジスト膜３で被覆する。このとき、ＤＦＥＴの活性領域４とＥＦＥＴの活性領域５の部分には、それぞれ窓３ａ，３ｂを形成する。この状態から、第１の導電型の不純物であるシリコン（Ｓｉ）をイオン注入して、各活性領域４，５にそれぞれＮ型のチャネル層４１，５１を形成する。さらに、第２の導電型の不純物としてマグネシウム（Ｍｇ）をイオン注入して、各活性領域４，５の下にそれぞれ埋め込み層４２，５２を形成する。なお、このステップＳ１２では、チャネル層４１，５１は高濃度となるようにイオン注入され、この段階では、活性領域４，５は共にＤＦＥＴとして形成されている。
【００２７】
次に、ステップＳ１３に示すように、レジスト膜３を除去し、新たにレジスト膜６を被覆する。このとき、レジスト膜６には、活性領域５のゲート領域と、その近傍を含む領域に窓６ａを形成する。そして、レジスト膜６をマスクとして、基板１に埋め込み層４２，５２と同じＭｇイオンを追加注入し、活性領域５のチャネル層５１に、実効不純物濃度の低い低濃度領域５５を形成する。
【００２８】
次いで、図５のステップＳ１４に示すように、レジスト膜６と窒化シリコン膜２を除去し、その後、ＳｉとＭｇの活性化アニールを行って、活性領域４，５を導電層化する。
【００２９】
そして、ステップＳ１５に示すように、基板１上に窒化シリコン膜７を堆積し、その各ゲート領域に対応する部分に拡散窓７ａ，７ｂを形成する。
さらに、基板１をＤＥＺ（ジエチル亜鉛）を含む雰囲気中で６００°Ｃ程度に加熱し、図５のステップＳ１６に示すように、拡散窓７ａ，７ｂから亜鉛（Ｚｎ）を拡散する。これにより、各チャネル層４１，５１にそれぞれＰ型領域４３，５６を形成し、ＪＦＥＴのゲートを形成する。最後は、第１の形態と同様に、拡散窓７ａ，７ｂを通してゲート電極、ソース電極、ドレイン電極を形成する。
【００３０】
この結果、Ｐ型領域４３，５６のＰＮ接合深さは、左右のＦＥＴでほぼ等しいが、活性領域５側では、チャネル層５１にＭｇイオンによる埋め込み領域５５を形成してあるので、チャネル層５１が低濃度化され、活性領域５は、ＤＦＥＴよりもしきい値が正にシフトしている。よって、エンハンスメントモードが実現される。
【００３１】
このように、本形態では、第１の形態と同様に、ＤＦＥＴおよびＥＦＥＴの各チャネル層４１，５１の下に、埋め込み層４２，５２を同時に形成するようにしたので、各ＦＥＴのチャネルを高濃度、薄層化できる、ゲート長を短くしてもショートチャネル効果が抑えられるので、高周波に対する電気特性が向上し、ＭＭＩＣ等への適用が可能となる。
【００３２】
また、本形態では、活性領域５のチャネル層５１に、埋め込み層５２と同じ不純物を追加注入して埋め込み領域５６を形成するようにしたので、簡単な工程により、しきい値をＤＦＥＴよりも正にシフトすることができる。
【００３３】
一方、上記の方法とは逆に、チャネル層４１，５１の濃度を低くすることにより活性領域４，５を予めＥＦＥＴとして形成し、活性領域５のチャネル層５１にチャネル層５１と同じＳｉイオンを注入して濃度の高い埋め込み領域５６を形成すれば、活性領域５のしきい値を負にシフトさせ、ＤＦＥＴとすることができる。これにより、上記と同様に、基板１上にＤＦＥＴとＥＦＥＴの２種類のＦＥＴを形成することができる。
【００３４】
次に、本発明の第３の形態について説明する。
図６および図７は本発明の第３の形態の半導体の製造方法の手順を示す図であり、図６はステップＳ２１〜Ｓ２３を示す図、図７はステップＳ２４〜Ｓ２６を示す図である。なお、ここでも、図１〜図３で示した第１の形態と同一の構成要素については、同一符号を付して説明する。
【００３５】
まず、図６のステップＳ２１に示すように、例えばＧａＡｓで形成された基板１の上に、窒化シリコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶＤ（Chemical Vapour Deposition）法によって５０ｎｍ堆積する。
【００３６】
次いで、ステップＳ２２に示すように、基板１をレジスト膜３で被覆する。このとき、ＤＦＥＴの活性領域４とＥＦＥＴの活性領域５の部分には、それぞれ窓３ａ，３ｂを形成する。この状態から、第１の導電型の不純物であるシリコン（Ｓｉ）をイオン注入して、各活性領域４，５にそれぞれＮ型のチャネル層４１，５１を形成する。さらに、第２の導電型の不純物としてマグネシウム（Ｍｇ）をイオン注入して、各活性領域４，５の下にそれぞれ埋め込み層４２，５２を形成する。なお、このステップＳ２２では、チャネル層４１，５１は高濃度となるようにイオン注入され、この段階では、活性領域４，５は共にＤＦＥＴとして形成されている。
【００３７】
次に、ステップＳ２３に示すように、レジスト膜３を除去し、新たにレジスト膜６を被覆する。このとき、レジスト膜６には、活性領域５のゲート領域と、その近傍を含む領域に窓６ａを形成する。そして、レジスト膜６をマスクとして、基板１にＭｇイオンを追加注入し、活性領域５のチャネル層５１の下の埋め込み層５２に、埋め込み層４２，５２よりもＭｇ濃度の高い埋め込み領域５７を形成する。
【００３８】
次いで、図７のステップＳ２４に示すように、レジスト膜６と窒化シリコン膜２を除去し、その後、ＳｉとＭｇの活性化アニールを行って、活性領域４，５を導電層化する。
【００３９】
そして、ステップＳ２５に示すように、基板１上に窒化シリコン膜７を堆積し、その各ゲート領域に対応する部分に拡散窓７ａ，７ｂを形成する。このとき、活性領域５側の拡散窓７ｂは、埋め込み領域５７と所定量だけずれた位置に形成する。
【００４０】
さらに、基板１をＤＥＺ（ジエチル亜鉛）を含む雰囲気中で６００°Ｃ程度に加熱し、ステップＳ２６に示すように、拡散窓７ａ，７ｂから亜鉛（Ｚｎ）を拡散する。これにより、各チャネル層４１，５１にそれぞれＰ型領域４３，５８を形成し、ＰＮ接合分離を行う。
【００４１】
最後は、第１の形態と同様に、拡散窓７ａ，７ｂを通してゲート電極、ソース電極、ドレイン電極を形成する。このとき、Ｐ型領域４３，５８のＰＮ接合深さは、左右のＦＥＴでほぼ等しいが、活性領域５側では、チャネル層５１に埋め込み領域５７を形成してあるので、ＤＦＥＴよりもしきい値が正にシフトしている。よって、エンハンスメントモードが実現される。
【００４２】
こうして形成された活性領域５のゲート電極部分では、実効的なゲート長さが、ゲート領域と埋め込み領域５７とが重なった部分の長さｄ1 となる。よって、リソグラフィの解像度よりも微細なゲート長を得ることができる。ここで、長さｄ1 は、ゲートの全幅に亘って一定であることが望ましい。
【００４３】
なお、この第３の形態は、第２の形態への適用も可能である。すなわち、図５のステップＳ１５において、埋め込み領域５５に対して拡散窓７ｂを所定量ずらして形成すれば、本形態と同様の効果が得られる。ただし、本形態が適用されるには、埋め込み領域とゲート領域とが重なっている部分が、重なっていない部分よりもしきい値が高いことが条件である。したがって、第１の形態、第２の形態への適用においては、活性領域４および活性領域５が予めＤＦＥＴとして形成され、活性領域５の方をＥＦＥＴに変えるパターンのみに可能である。
【００４４】
次に、本発明の第４の形態について説明する。
図８および図９は本発明の第４の形態の半導体の製造方法の手順を示す図であり、図８はステップＳ３１〜Ｓ３３を示す図、図９はステップＳ３４〜Ｓ３６を示す図である。なお、ここでも、図１〜図３で示した第１の形態と同一の構成要素については、同一符号を付して説明する。
【００４５】
まず、図８のステップＳ３１に示すように、例えばＧａＡｓで形成された基板１の上に、窒化シリコン（例えばＳｉ3 Ｎ4 ）膜２を、ＣＶＤ（Chemical Vapour Deposition）法によって５０ｎｍ堆積する。
【００４６】
次いで、ステップＳ３２に示すように、基板１をレジスト膜３で被覆する。このとき、ＤＦＥＴの活性領域４とＥＦＥＴの活性領域５の部分には、それぞれ窓３ａ，３ｂを形成する。この状態から、第１の導電型の不純物であるシリコン（Ｓｉ）をイオン注入して、各活性領域４，５にそれぞれＮ型のチャネル層４１，５１を形成する。さらに、第２の導電型の不純物としてマグネシウム（Ｍｇ）をイオン注入して、各活性領域４，５の下にそれぞれ埋め込み層４２，５２を形成する。なお、このステップＳ３２では、チャネル層４１，５１は高濃度となるようにイオン注入され、この段階では、活性領域４，５は共にＤＦＥＴとして形成されている。
【００４７】
次に、ステップＳ３３に示すように、レジスト膜３および窒化シリコン膜２を除去し、その後、ＳｉとＭｇの活性化アニールを行って、活性領域４，５を導電層化する。
【００４８】
そして、図９のステップＳ３４に示すように、基板１上に窒化シリコン膜８を堆積し、その各ゲート領域に対応する部分に拡散窓８ａ，８ｂを形成する。さらに、ステップＳ３５に示すように、窒化シリコン膜８の上にレジスト膜９を被覆する。このとき、レジスト膜９の拡散窓８ｂの部分には、拡散窓８ｂよりもやや大きい窓９ａを形成する。この状態で基板１全体をエッチング液に浸漬し、窒化シリコン膜８をマスクとして活性領域５の基板表面５９を削る。このとき、エッチング液には、例えば組成が、リン酸：過酸化水素水：水＝３：１：５０、温度が１０°Ｃの溶液を使用する。
【００４９】
さらに、基板１をＤＥＺ（ジエチル亜鉛）を含む雰囲気中で６００°Ｃ程度に加熱し、ステップＳ３６に示すように、拡散窓８ａ，８ｂから亜鉛（Ｚｎ）を拡散する。これにより、各チャネル層４１，５１にそれぞれＰ型領域４３，６０を形成し、ＰＮ接合分離を行う。
【００５０】
最後は、第１の形態と同様に、拡散窓８ａ，８ｂを通してゲート電極、ソース電極、ドレイン電極を形成する。このとき、Ｐ型領域４３，６０のＰＮ接合深さは、左右のＦＥＴでほぼ等しいが、活性領域５側では、チャネル層５１の基板表面５９が削られているので、Ｐ型領域６０直下では、チャネル層５１の厚さが薄くなっている。すなわち、活性領域５では、ＤＦＥＴよりもしきい値が正にシフトしている。よって、エンハンスメントモードが実現される。
【００５１】
なお、第１〜第４の形態では、ＪＦＥＴを形成する方法を示したが、ＭＥＳＦＥＴ、ＨＥＭＴ等でも適用が可能である。ＭＥＳＦＥＴの場合には、図３のステップＳ６等で示したゲート拡散工程を、ショットキ電極の形成工程（例えば、Ｔｉ／Ｐｔ／Ａｕ＝５０／５０／２００ｎｍの金属多層膜の電子線蒸着工程）に置き換えるだけでよい。
【００５２】
【発明の効果】
以上説明したように本発明では、各チャネル層の下に第２の導電型の不純物を注入して埋め込み層を同時に形成するようにしたので、各ＦＥＴのチャネルを高濃度、薄層化でき、ゲート長を短くしてもショートチャネル効果を抑制することができるので、高周波に対する電気特性が向上する。
【００５３】
また、特定のＦＥＴの活性領域のキャリア濃度分布を与えたいしきい値に応じて変化させるので、簡単な工程で、しきい値を確実に制御でき、さらに、しきい値電圧に差異を与えるための工程以外では、不純物注入を全てのＦＥＴに対して同一工程で行うので、注入量のバッチ間変動によって生じるしきい値の相対的なずれが低減し、良好なしきい値制御性を得られるる。
【図面の簡単な説明】
【図１】本発明の第１の形態の半導体の製造方法の手順のステップＳ１〜Ｓ３を示す図である。
【図２】本発明の第１の形態の半導体の製造方法の手順のステップＳ４，Ｓ５を示す図である。
【図３】本発明の第１の形態の半導体の製造方法の手順のステップＳ６，Ｓ７を示す図である。
【図４】本発明の第２の形態の半導体の製造方法の手順のステップＳ１１〜Ｓ１３を示す図である。
【図５】本発明の第２の形態の半導体の製造方法の手順のステップＳ１４〜Ｓ１６を示す図である。
【図６】本発明の第３の形態の半導体の製造方法の手順のステップＳ２１〜Ｓ２３を示す図である。
【図７】本発明の第３の形態の半導体の製造方法の手順のステップＳ２４〜Ｓ２６を示す図である。
【図８】本発明の第４の形態の半導体の製造方法の手順のステップＳ３１〜Ｓ３３を示す図である。
【図９】本発明の第４の形態の半導体の製造方法の手順のステップＳ３４〜Ｓ３６を示す図である。
【符号の説明】
１・・・基板、２・・・窒化シリコン膜、３・・・レジスト膜、４・・・（ＤＦＥＴの）活性領域、５・・・（ＥＦＥＴの）活性領域、６・・・レジスト膜、７・・・窒化シリコン膜、４１，５１・・・チャネル層、４２，５２・・・埋め込み層、５３・・・埋め込み領域。
【図１】
0003911059.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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