(57)【特許請求の範囲】
【請求項１】
メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、
前記メモリセル部は、
第１の方向に延在された第１の配線と、
前記第１の配線の上方に配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、
前記第１及び第２の配線間に配置された第３の配線と、
前記第１及び第２の配線間の前記第１及び第２の配線の交点に配置され、前記第２及び第３の配線に接続された第１の磁気抵抗効果素子と
を具備し、
前記周辺回路部は、
第４の配線と、
前記第４の配線の上方に配置された第５の配線と、
前記第４及び第５の配線間に配置され、前記第４及び第５の配線に接続され、抵抗素子、フューズ素子及びコンタクトのいずれかとして使用する第２の磁気抵抗効果素子と
を具備することを特徴とする半導体記憶装置。
【請求項２】
メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、
前記メモリセル部は、
第１の方向に延在された第１の配線と、
前記第１の配線の上方に配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、
前記第１及び第２の配線間の前記第１及び第２の配線の交点に配置され、前記第１及び第２の配線に接続された第１の磁気抵抗効果素子と
を具備し、
前記周辺回路部は、
第４の配線と、
前記第４の配線の上方に配置された第５の配線と、
前記第４及び第５の配線間に配置され、前記第４及び第５の配線に接続され、抵抗素子又はフューズ素子として使用する第２の磁気抵抗効果素子と
を具備することを特徴とする半導体記憶装置。
【請求項３】
メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、
前記メモリセル部は、
第１の方向に延在された複数の第１の配線と、
前記第１の配線の上方に配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、
前記第１及び第２の配線間に配置された第３の配線と、
前記第２及び第３の配線間の前記複数の第１の配線及び前記第２の配線の交点にそれぞれ配置され、前記第２及び第３の配線に接続されることにより互いに並列に接続された複数の第１の磁気抵抗効果素子と
を具備し、
前記周辺回路部は、
第４の配線と、
前記第４の配線の上方に配置された第５の配線と、
前記第４及び第５の配線間に配置され、前記第４及び第５の配線に接続され、抵抗素子、フューズ素子及びコンタクトのいずれかとして使用する第２の磁気抵抗効果素子と
を具備することを特徴とする半導体記憶装置。
【請求項４】
メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、
前記メモリセル部は、
第１の方向に延在された第１の配線と、
前記第１の配線の上方に配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、
前記第１及び第２の配線間の前記第１及び第２の配線の交点に配置され、一端部と他端部とを有する第１の磁気抵抗効果素子と、
前記第１の磁気抵抗効果素子の前記一端部に接続された第３の配線と、
前記第１の磁気抵抗効果素子の前記他端部に接続された第６の配線と
を具備するブロックが半導体基板上に積み重ねられ、この積み重ねられたブロック内の前記第１の磁気抵抗効果素子は互いに直列に又は並列に接続されており、
前記周辺回路部は、
第４の配線と、
前記第４の配線の上方に配置された第５の配線と、
前記第４及び第５の配線間に配置され、前記第４及び第５の配線に接続され、抵抗素子、フューズ素子及びコンタクトのいずれかとして使用する第２の磁気抵抗効果素子と
を具備することを特徴とする半導体記憶装置。
【請求項５】
メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、
前記メモリセル部は、
第１の方向に延在された第１の配線と、
前記第１の配線の上方に配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、
前記第１及び第２の配線間に配置された第３の配線と、
前記第２及び第３の配線間の前記第１及び第２の配線の交点に配置され、前記第２及び第３の配線に接続された第１の磁気抵抗効果素子と
を具備するブロックが半導体基板上に積み重ねられ、この積み重ねられたブロック内の前記第３の配線が互いに接続されており、
前記周辺回路部は、
第４の配線と、
前記第４の配線の上方に配置された第５の配線と、
前記第４及び第５の配線間に配置され、前記第４及び第５の配線に接続され、抵抗素子、フューズ素子及びコンタクトのいずれかとして使用する第２の磁気抵抗効果素子と
を具備することを特徴とする半導体記憶装置。
【請求項６】
前記第１の磁気抵抗効果素子に接続されたトランジスタ又はダイオードと
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記直列に又は並列に互いに接続された第１の磁気抵抗効果素子の一端部に接続されたトランジスタ又はダイオードと、
前記直列に又は並列に互いに接続された第１の磁気抵抗効果素子の他端部に接続された第７の配線と
をさらに具備することを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
互いに接続された第３の配線に接続されたトランジスタ又はダイオードと
をさらに具備することを特徴とする請求項５に記載の半導体記憶装置。
【請求項９】
前記第２の磁気抵抗効果素子を前記抵抗素子として使用する場合、
前記第２の磁気抵抗効果素子を前記第２の方向に複数配置し、これら複数の第２の磁気抵抗効果素子を直列に又は並列に接続することにより、前記抵抗素子の抵抗値を変化させる
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記第２の磁気抵抗効果素子を前記抵抗素子として使用する場合、
前記第２の磁気抵抗効果素子の一部を構成する非磁性層の膜厚を変化させることにより、前記抵抗素子の抵抗値を変化させる
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
前記第２の磁気抵抗効果素子を前記抵抗素子として使用する場合、
前記第２の磁気抵抗効果素子の一部を構成する第１及び第２の磁性層の磁化方向を平行又は反平行にすることにより、前記抵抗素子の抵抗値を変化させる
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１２】
前記第２の磁気抵抗効果素子を前記コンタクトとして使用する場合、
前記第４の配線と離間して配置された第８の配線と、
前記第８の配線と前記第４の配線との間に形成された絶縁膜と
をさらに具備し、
前記絶縁膜と、前記第４の配線と、前記第８の配線とでキャパシタが形成されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１３】
前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子とは同一階層に形成されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１４】
前記第２の配線と前記第５の配線とは同一階層に形成され、
前記第３の配線と前記第４の配線とは同一階層に形成されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１５】
前記第１及び第２の磁気抵抗効果素子は、ＴＭＲ素子又はＧＭＲ素子である
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１６】
前記第１及び第２の磁気抵抗効果素子は、ＴＭＲ素子であり、
前記ＴＭＲ素子は、１層のトンネル接合層を含む１重トンネル接合構造、又は、２層のトンネル接合層を含む２重トンネル接合構造である
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１７】
前記第１の配線と前記第２又は第３の配線の一方とに電流を流すことにより、前記複数の第１の磁気抵抗効果素子のうちの任意の第１の磁気抵抗効果素子に第１又は第２の状態が書き込まれる
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項１８】
前記複数の第１の磁気抵抗効果素子に第１の電流が流され、この第１の電流の第１の電流値が記憶され、
前記任意の第１の磁気抵抗効果素子に前記第１又は第２の状態が再び書き込まれた後、前記複数の第１の磁気抵抗効果素子に第２の電流が流され、この第２の電流の第２の電流値が記憶され、
前記第１の電流値と前記第２の電流値とを比較することによって、前記任意の第１の磁気抵抗効果素子に書き込まれた前記第１又は第２の状態が判別される
ことを特徴とする請求項１７に記載の半導体記憶装置。
【請求項１９】
前記第１の配線と前記第２の配線とに電流を流すことにより、前記直列に又は並列に互いに接続された第１の磁気抵抗効果素子のうちの任意の第１の磁気抵抗効果素子に第１又は第２の状態が書き込まれる
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項２０】
前記直列に又は並列に互いに接続された第１の磁気抵抗効果素子に第１の電流が流され、この第１の電流の第１の電流値が記憶され、
前記任意の第１の磁気抵抗効果素子に前記第１又は第２の状態が再び書き込まれた後、前記直列に又は並列に互いに接続された第１の磁気抵抗効果素子に第２の電流が流され、この第２の電流の第２の電流値が記憶され、
前記第１の電流値と前記第２の電流値とを比較することによって、前記任意の第１の磁気抵抗効果素子に書き込まれた前記第１又は第２の状態が判別される
ことを特徴とする請求項１９に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特にトンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、情報記憶素子として、トンネル磁気抵抗効果（Tunneling Magneto Resistive：以下、ＴＭＲと称す）を利用したＭＲＡＭ（Magnetic Random Access Memory）メモリセルが提案されている。
【０００３】
図３３は、従来技術による半導体記憶装置の等価回路図を示す。図３４は、ＴＭＲ素子の概略的な断面図を示す。
【０００４】
図３３に示すように、ビット線２６とワード線２７、２８とが互いに直交するように配置され、このうちビット線２６と書き込みワード線２７との交点にＴＭＲ素子２５が配置されている。このＴＭＲ素子２５の一端部はビット線２６に接続され、他端部はトランジス１４に接続されている。そして、このトランジスタ１４のゲート電極が読み出しワード線２８になっている。
【０００５】
このようなＴＭＲ素子２５は、２つの磁性層と、これら磁性層に挟まれた非磁性層とからなる３層構造になっている。つまり、図３４に示すように、ＴＭＲ素子２５は、下部電極１７に接続する磁化固着層４１と、上部電極（図示せず）を介してビット線２６に接続する磁気記録層４３と、これら磁化固着層４１と磁気記録層４３とに挟まれた薄いトンネル接合層４２とで構成される。
【０００６】
ここで、磁化固着層４１は、反強磁性層と強磁性層で構成されており、磁化が一方向に固定されているためピン層と呼ばれる。一方、磁気記録層４３は、強磁性層で構成されており、磁化方向が自由に変えられ情報を貯えるためメモリ層と呼ばれる。この磁気記録層４３の磁化方向は、ビット線２６に流れる電流と書き込みワード線２７に流れる電流とで形成される合成磁界によって変化させることができる。
【０００７】
図３５、図３６は、従来技術による半導体記憶装置の断面図を示す。図３５、図３６に示す積層構造の半導体記憶装置は、メモリセル部と、このメモリセル部の周囲に配置された周辺回路部とからなる。
【０００８】
メモリセル部では、例えばＰ型の半導体基板（又はウェル）１１内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２と例えばＮ型の拡散層１３ａとが選択的に形成される。半導体基板１１上には、ＭＯＳＦＥＴ１４が選択的に形成される。半導体基板１１上の絶縁膜１５内には、第１乃至第５の配線１６ａ、１７ａ、１８ａ、１９ａ、２０ａが形成される。そして、拡散層１３ａと第１の配線１６ａとは第１のコンタクト２１ａで接続され、第１の配線１６ａと第２の配線１７ａとは第２のコンタクト２２ａで接続され、第２の配線１７ａと第３の配線１８ａとは第３のコンタクト２３ａで接続され、第３の配線１８ａと第４の配線１９ａとは第４のコンタクト２４ａで接続される。そして、第４の配線１９ａと第５の配線２０ａとはＴＭＲ素子２５で接続される。このＴＭＲ素子２５は、磁化固着層（磁性層）４１、トンネル接合層（非磁性層）４２、磁気記録層（磁性層）４３とで構成される。
【０００９】
そして、ＴＭＲ素子２５に接続される第５の配線２０ａはビット線２６となる。第４の配線１９ａに接続されていない第３の配線１８ａは書き込みワード線２７となり、この書き込みワード線２７はビット線２６と直交するように配置される。このビット線２６と書き込みワード線２７との交点に配置されたＴＭＲ素子２５は記憶素子として用いられる。このＴＭＲ素子２５に電気的に接続されたＭＯＳＦＥＴ１４はスイッチング素子として機能し、このＭＯＳＦＥＴ１４のゲート電極は読み出しワード線２８となる。第２の配線１７ａに接続されていない第１の配線１６ａは、Ｇｎｄ（グランド）線２９となる。
【００１０】
このようなメモリセルにおける情報の書き込み・読み出し動作について簡単に説明する。
【００１１】
まず、ＴＭＲ素子２５に“１”、“０”データを書き込む場合は、一対の書き込みワード線２７及びビット線２６を選択し、この選択された書き込みワード線２７及びビット線２６の両方に電流を流して電流磁界を各々発生させる。これにより、書き込みワード線２７とビット線２６とのクロスポイント部に位置している選択セルにかかる磁界のみが、ＴＭＲ素子２５の磁化の反転閾値を超えて、情報が書き込まれる。
【００１２】
この際、例えば、磁化固着層４１と磁気記録層４３の磁化方向が平行になった場合、トンネル接合層４２に電流を流すことにより検出されたトンネル抵抗は最も低くなり、この状態で例えば“１”を記憶させることができる。一方、磁化固着層４１と磁気記録層４３の磁化方向が反平行になった場合、トンネル接合層４２に電流を流すことにより検出されたトンネル抵抗は最も高くなり、この状態で例えば“０”を記憶させることができる。つまり、ＭＲＡＭでは、このトンネル抵抗の差を“１”、“０”データとして記憶する。
【００１３】
一方、ＴＭＲ素子２５に書き込まれた“１”、“０”データを読み出す場合は、読み出しワード線２８とビット線２６とを選択すると、ビット線２６からＴＭＲ素子２５とＭＯＳＦＥＴ１４を通してＧｎｄ線１９に電流が流れ、異なるＴＭＲ素子２５間のトンネル抵抗の違いを周辺回路が情報として読み取ることにより、“１”、“０”データの判定が行われる。
【００１４】
【発明が解決しようとする課題】
以上のようなメモリセル部を有する従来の半導体記憶装置において、このメモリセル部を制御するためにメモリセル部の周辺に周辺回路部が設けられる。この周辺回路部について以下に説明する。
【００１５】
図３５は、周辺回路部に抵抗素子を備えた例である。図３５に示すように、拡散層３２ｂがコンタクト２１ｂを介して配線１６ｂに接続される。ここで、周辺回路部の拡散層１３ｂは抵抗素子３０として機能する。この抵抗素子３０の抵抗値は、拡散層３２ｂの表面積を拡大することによって高められる。しかし、この場合、拡散層３２ｂの表面積の拡大によって、チップ面積が大きくなる。このため、チップの微細化を図ることが困難であった。
【００１６】
図３６は、周辺回路部にフューズ素子を備えた例である。図３６に示すように、拡散層１３ｂが第１のコンタクト２１ｂを介して第１の配線１６ｂに接続され、この第１の配線１６ｂは第２のコンタクト２２ｂを介して第２の配線１７ｂに接続される。この第２の配線１７ｂはラッチ回路（図示せず）に接続される。これらの周辺回路部の配線及びコンタクトはフューズ素子５０として機能する。このように、従来のフューズ素子５０は、メモリセル部と異なるパターンで形成されている。そのような従来では、素子の微細化に伴い、チップ面積に対するフューズ素子５０の占有面積を縮小することが望まれていた。
【００１７】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、チップ面積の縮小が可能な半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１９】
本発明の第１の視点による半導体記憶装置は、メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、前記メモリセル部は、第１の方向に延在された第１の配線と、前記第１の配線の上方に配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、前記第１及び第２の配線間に配置された第３の配線と、前記第１及び第２の配線間の前記第１及び第２の配線の交点に配置され、前記第２及び第３の配線に接続された第１の磁気抵抗効果素子とを具備し、前記周辺回路部は、第４の配線と、前記第４の配線の上方に配置された第５の配線と、前記第４及び第５の配線間に配置され、前記第４及び第５の配線に接続され、抵抗素子、フューズ素子及びコンタクトのいずれかとして使用する第２の磁気抵抗効果素子とを具備する。
【００２０】
本発明の第２の視点による半導体記憶装置は、メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、前記メモリセル部は、第１の方向に延在された第１の配線と、前記第１の配線の上方に配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、前記第１及び第２の配線間の前記第１及び第２の配線の交点に配置され、前記第１及び第２の配線に接続された第１の磁気抵抗効果素子とを具備し、前記周辺回路部は、第４の配線と、前記第４の配線の上方に配置された第５の配線と、前記第４及び第５の配線間に配置され、前記第４及び第５の配線に接続され、抵抗素子又はフューズ素子として使用する第２の磁気抵抗効果素子とを具備する。
【００２１】
本発明の第３の視点による半導体記憶装置は、メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、前記メモリセル部は、第１の方向に延在された複数の第１の配線と、前記第１の配線の上方に配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、前記第１及び第２の配線間に配置された第３の配線と、前記第２及び第３の配線間の前記複数の第１の配線及び前記第２の配線の交点にそれぞれ配置され、前記第２及び第３の配線に接続されることにより互いに並列に接続された複数の第１の磁気抵抗効果素子とを具備し、前記周辺回路部は、第４の配線と、前記第４の配線の上方に配置された第５の配線と、前記第４及び第５の配線間に配置され、前記第４及び第５の配線に接続され、抵抗素子、フューズ素子及びコンタクトのいずれかとして使用する第２の磁気抵抗効果素子とを具備する。
【００２２】
本発明の第４の視点による半導体記憶装置は、メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、前記メモリセル部は、第１の方向に延在された第１の配線と、前記第１の配線の上方に配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、前記第１及び第２の配線間の前記第１及び第２の配線の交点に配置され、一端部と他端部とを有する第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の前記一端部に接続された第３の配線と、前記第１の磁気抵抗効果素子の前記他端部に接続された第６の配線とを具備するブロックが半導体基板上に積み重ねられ、この積み重ねられたブロック内の前記第１の磁気抵抗効果素子は互いに直列に又は並列に接続されており、前記周辺回路部は、第４の配線と、前記第４の配線の上方に配置された第５の配線と、前記第４及び第５の配線間に配置され、前記第４及び第５の配線に接続され、抵抗素子、フューズ素子及びコンタクトのいずれかとして使用する第２の磁気抵抗効果素子とを具備する。
【００２３】
本発明の第５の視点による半導体記憶装置は、メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、前記メモリセル部は、第１の方向に延在された第１の配線と、前記第１の配線の上方に配置され、前記第１の方向と異なる第２の方向に延在された第２の配線と、前記第１及び第２の配線間に配置された第３の配線と、前記第２及び第３の配線間の前記第１及び第２の配線の交点に配置され、前記第２及び第３の配線に接続された第１の磁気抵抗効果素子とを具備するブロックが半導体基板上に積み重ねられ、この積み重ねられたブロック内の前記第３の配線が互いに接続されており、前記周辺回路部は、第４の配線と、前記第４の配線の上方に配置された第５の配線と、前記第４及び第５の配線間に配置され、前記第４及び第５の配線に接続され、抵抗素子、フューズ素子及びコンタクトのいずれかとして使用する第２の磁気抵抗効果素子とを具備する。
【００２４】
【発明の実施の形態】
本発明は、例えばトンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）に関するものである。このＭＲＡＭでは、ＴＭＲ素子を備えたメモリセルをマトリクス状に複数個配置したメモリセルアレイを形成し、このメモリセルアレイの周辺にデコーダ及びセンス回路等の周辺回路を設け、任意のセルにランダムアクセスすることによって、情報の書き込み・読み出し動作を可能にしたものである。
【００２５】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２６】
［第１の実施形態］
第１の実施形態は、メモリセル部ではＴＭＲ素子を記憶素子として用い、周辺回路部ではＴＭＲ素子を抵抗素子として用いたものである。
【００２７】
図１は、本発明の第１の実施形態に係る半導体記憶装置の断面図を示す。図２は、周辺回路部におけるＴＭＲ素子を直列接続する場合の半導体記憶装置の一部断面図を示す。図３は、周辺回路部におけるＴＭＲ素子を並列接続する場合の半導体記憶装置の一部断面図を示す。
【００２８】
図１に示すように、例えばＰ型の半導体基板（又はウェル）１１内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２と例えばＮ型の拡散層１３ａ、１３ｂとが選択的に形成される。半導体基板１１上には、ＭＯＳＦＥＴ１４が選択的に形成される。半導体基板１１上の絶縁膜１５内には、第１乃至第５の配線１６ａ、１６ｂ、１７ａ、１７ｂ、１８ａ、１８ｂ、１９ａ、１９ｂ、２０ａ、２０ｂが形成される。そして、拡散層１３ａ、１３ｂと第１の配線１６ａ、１６ｂとは第１のコンタクト２１ａ、２１ｂで接続され、第１の配線１６ａ、１６ｂと第２の配線１７ａ、１７ｂとは第２のコンタクト２２ａ、２２ｂで接続され、第２の配線１７ａ、１７ｂと第３の配線１８ａ、１８ｂとは第３のコンタクト２３ａ、２３ｂで接続され、第３の配線１８ａ、１８ｂと第４の配線１９ａ、１９ｂとは第４のコンタクト２４ａ、２４ｂで接続される。そして、第４の配線１９ａ、１９ｂと第５の配線２０ａ、２０ｂとはＴＭＲ素子２５ａ、２５ｂで接続される。このＴＭＲ素子２５ａ、２５ｂは、磁化固着層（磁性層）４１、トンネル接合層（非磁性層）４２、磁気記録層（磁性層）４３とで構成される。
【００２９】
このような積層構造の半導体記憶装置は、メモリセル部と、このメモリセル部を制御する周辺回路部とからなる。
【００３０】
メモリセル部では、ＴＭＲ素子２５ａは、“１”又は“０”データを記憶する記憶素子３１として用いられる。そして、ＴＭＲ素子２５ａに接続される第５の配線２０ａはビット線２６となる。また、第４の配線１９ａに接続されていない第３の配線１８ａは書き込みワード線２７となり、この書き込みワード線２７はビット線２６と例えば直交するように配置される。このＴＭＲ素子２５ａに電気的に接続されたＭＯＳＦＥＴ１４はデータ読み出し用のスイッチング素子として機能し、このＭＯＳＦＥＴ１４のゲート電極は読み出しワード線２８となる。第２の配線１７ａに接続されていない第１の配線１６ａは、Ｇｎｄ（グランド）線２９となる。
【００３１】
周辺回路部では、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂは抵抗素子３０として用いられる。この抵抗素子３０の抵抗は、例えば、次のような方法で調整することが可能である。
【００３２】
図２、図３に示すように、抵抗素子３０の抵抗値を変化させる場合は、ＴＭＲ素子２５ｂの配列を変更すればよい。つまり、ＴＭＲ素子２５ｂを直列接続する場合（図２）、ＴＭＲ素子２５ｂの数を変更することによって、抵抗素子３０は任意の高い抵抗値を得ることができる。また、ＴＭＲ素子２５ｂを並列接続する場合（図３）、加工寸法ばらつきによる抵抗値のばらつきが平均化でき、精度の高い抵抗素子３０が実現できる。
【００３３】
また、抵抗素子３０の抵抗は、ＴＭＲ素子２５ｂの一部を構成するトンネル接合層４２の膜厚によって調整することも可能である。
【００３４】
また、抵抗素子３０の抵抗は、ＴＭＲ素子２５ｂの磁性層４１、４３の磁化方向を平行又は反平行にすることにより、調整することも可能である。ここで、平行とは、磁性層４１、４３の磁化方向が同じ方向を向いている状態を意味し、平行とは、磁性層４１、４３の磁化方向が反対の方向を向いている状態を意味する。
【００３５】
このように、記憶素子３１又は抵抗素子３０として用いられるＴＭＲ素子２５ａ、２５ｂは、以下に示す１重トンネル接合構造又は２重トンネル接合構造となっており、いずれの構造であってもよい。
【００３６】
図４（ａ）、図４（ｂ）は、１重トンネル接合構造のＴＭＲ素子の断面図を示す。以下、１重トンネル接合構造のＴＭＲ素子２５ａ、２５ｂの構造について説明する。
【００３７】
図４（ａ）に示すＴＭＲ素子２５ａ、２５ｂは、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された磁化固着層４１と、この磁化固着層４１上に形成されたトンネル接合層４２と、このトンネル接合層４２上に自由強磁性層１０５、接点層１０６が順に積層された磁気記録層４３とからなる。
【００３８】
同様に、図４（ｂ）に示すＴＭＲ素子２５ａ、２５ｂは、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、強磁性層１０４′、非磁性層１０７、強磁性層１０４″が順に積層された磁化固着層４１と、この磁化固着層４１上に形成されたトンネル接合層４２と、このトンネル接合層４２上に強磁性層１０５′、非磁性層１０７、強磁性層１０５″、接点層１０６が順に積層された磁気記録層４３とからなる。
【００３９】
尚、この図４（ｂ）に示すＴＭＲ素子２５ａ、２５ｂでは、磁化固着層４１内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造と、磁気記録層４３内の強磁性層１０５′、非磁性層１０７、強磁性層１０５″からなる３層構造とを導入することで、図４（ａ）に示すＴＭＲ素子２５ａ、２５ｂよりも、強磁性内部の磁極の発生を抑制し、微細化に適したセル構造が提供できる。
【００４０】
図５（ａ）、図５（ｂ）は、２重トンネル接合構造のＴＭＲ素子の断面図を示す。以下、２重トンネル接合構造のＴＭＲ素子２５ａ、２５ｂの構造について説明する。
【００４１】
図５（ａ）に示すＴＭＲ素子２５ａ、２５ｂは、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された第１の磁化固着層４１ａと、この第１の磁化固着層４１ａ上に形成された第１のトンネル接合層４２ａと、この第１のトンネル接合層４２ａ上に形成された磁気記録層４３と、この磁気記録層４３上に形成された第２のトンネル接合層４２ｂと、この第２のトンネル接合層４２ｂ上に基準強磁性層１０４、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層４１ｂとからなる。
【００４２】
図５（ｂ）に示すＴＭＲ素子２５ａ、２５ｂは、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層され第１の磁化固着層４１ａと、この第１の磁化固着層４１ａ上に形成された第１のトンネル接合層４２ａと、この第１のトンネル接合層４２ａ上に強磁性層４３′、非磁性層１０７、強磁性層４３″の３層構造によって順に積層された磁気記録層４３と、この磁気記録層４３上に形成された第２のトンネル接合層４２ｂと、この第２のトンネル接合層４２ｂ上に強磁性層１０４′、非磁性層１０７、強磁性層１０４″、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層４１ｂとからなる。
【００４３】
尚、この図５（ｂ）に示すＴＭＲ素子２５ａ、２５ｂでは、磁気記録層４３を構成する強磁性層４３′、非磁性層１０７、強磁性層４３″の３層構造と、第２の磁化固着層４１ｂ内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造とを導入することで、図５（ａ）に示すＴＭＲ素子２５ａ、２５ｂよりも、強磁性内部の磁極の発生を抑制し、微細化に適したセル構造が提供できる。
【００４４】
このような２重トンネル接合構造のＴＭＲ素子２５ａ、２５ｂを用いることによって、１重トンネル接合構造のＴＭＲ素子２５ａ、２５ｂを用いた場合と比較して、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”状態、“０”状態の抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、セル内の情報を外部に読み出す際に有利となる。
【００４５】
このような１重トンネル接合構造又は２重トンネル接合構造のＴＭＲ素子２５ａ、２５ｂは以下の材料を用いて形成される。
【００４６】
磁化固着層４１、４１ａ、４１ｂ及び磁気記録層４３の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ、希土類、Ｘ、Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００４７】
磁化固着層４１、４１ａ、４１ｂの一部を構成する反強磁性層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などを用いることが好ましい。
【００４８】
トンネル接合層４２、４２ａ、４２ｂの材料には、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもかまわない。
【００４９】
以上のように、メモリセル部において、ＴＭＲ素子２５ａを記憶素子３１として用いた場合のデータの書き込み及び読み出しは、以下のように行われる。
【００５０】
ＴＭＲ素子２５ａにデータを書き込む場合は、ビット線２６及び書き込みワード線２７を選択し、これらビット線２６及び書き込みワード線２７にそれぞれ電流を流し、電流磁界を発生させる。これにより、ビット線２６及び書き込みワード線２７のそれぞれに発生した電流磁界の合成磁界がＴＭＲ素子２５ａにかかり、ＴＭＲ素子２５ａに“１”又は“０”のデータが書き込まれる。
【００５１】
ＴＭＲ素子２５ａに書き込まれたデータを読み出す場合は、ＴＭＲ素子２５ａにつながるＭＯＳＦＥＴ１４をＯＮにし、ＴＭＲ素子２５ａからＭＯＳＦＥＴ１４の拡散層１３ａに電流を流す。これにより、ＴＭＲ素子２５ａの抵抗値を読みとり、“１”又は“０”のデータの判断が行われる。
【００５２】
上記第１の実施形態によれば、周辺回路部の抵抗素子３０は、配線間に配置されたＴＭＲ素子２５ｂで形成される。すなわち、メモリセル部と同様の構造で、周辺回路部の抵抗素子３０が形成される。したがって、拡散層で抵抗素子を形成していた従来に比べて、抵抗素子３０の専有面積を減少できるため、チップ面積の縮小が可能となる。
【００５３】
具体的には、図６に示すように、拡散層３２ｂによって抵抗素子を形成していた従来技術では、拡散層３２ｂのシート抵抗は２５０Ω／シートである。このため、１０ｋΩの抵抗値の抵抗素子が必要な場合は、４０シート分の面積が必要となる。これに対し、第１の実施形態では、抵抗素子３０の抵抗値は、ＴＭＲ素子２５ｂの表面積の増減で変化するのではなく、例えばトンネル接合層４２の抵抗値等によって決まる。従って、図７に示すように、１０ｋΩの抵抗値の抵抗素子３０が必要な場合も、トンネル接合層４２の抵抗値を１０ｋΩにすれば、ＴＭＲ素子２５ｂの表面積を増加させずに抵抗値の調整が可能である。
【００５４】
また、周辺回路部の複数のＴＭＲ素子２５ｂを直列に接続すれば、高抵抗の抵抗素子３０を実現することが可能である。一方、周辺回路部の複数のＴＭＲ素子２５ｂを並列に接続すれば、抵抗値のばらつきを抑制でき、精度の高い抵抗素子３０が実現することが可能である。
【００５５】
［第２の実施形態］
第２の実施形態は、メモリセル部ではＴＭＲ素子を記憶素子として用い、周辺回路部ではＴＭＲ素子ＯＦＦューズ素子として用いたものである。
【００５６】
図８は、本発明の第２の実施形態に係る半導体記憶装置の断面図を示す。第２の実施形態において、第１の実施形態と同様の構造は説明を省略し、異なる構造についてのみ説明する。
【００５７】
第２の実施形態に係る積層構造の半導体記憶装置は、第１の実施形態と同様に、メモリセル部と、このメモリセル部を制御する周辺回路部とからなる。
【００５８】
周辺回路部では、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂはフューズ素子５０として利用する。フューズ素子５０としての利用方法は、ＴＭＲ素子２５ｂに所定値以上の大電流を流すことで、ＴＭＲ素子２５ｂをブレークダウンさせる。これにより、ＴＭＲ素子２５ｂの抵抗は低下し、ＴＭＲ素子２５ｂに電流が流れ易くなる。このように、フューズ素子５０は、周辺回路部のリダンダンシー回路において電気フューズとして使用される。
【００５９】
上記第２の実施形態によれば、周辺回路部のフューズ素子５０は、配線間に配置されたＴＭＲ素子２５ｂで形成される。すなわち、メモリセル部と同様の構造で、周辺回路部のフューズ素子５０を形成できる。したがって、第２の実施形態では、メモリセル部と異なる構造でフューズ素子５０を形成していた従来に比べて、フューズ素子５０の面積を減少できるため、チップ面積の縮小が可能となる。
【００６０】
具体的には、図９に示すように、第１の配線１６ｂと第２の配線１７ｂをコンタクト２２ｂで接続し、第２の配線１７ｂＯＦＦューズラッチ回路に接続する。したがって、ある程度の配線面積が必要であった。これに対し、第２の実施形態では、図１０に示すように、第４の配線１９ｂと第５の配線２０ｂ間にフューズ素子５０を配置させ、第５の配線２０ｂを制御回路に接続すればよい。したがって、従来よりも配線面積を縮小できるため、チップ面積を縮小することができる。
【００６１】
［第３の実施形態］
第３の実施形態は、メモリセル部ではＴＭＲ素子を記憶素子として用い、周辺回路部ではＴＭＲ素子をコンタクトとして用いてキャパシタを形成したものである。
【００６２】
図１１は、本発明の第３の実施形態に係る半導体記憶装置の断面図を示す。第３の実施形態において、第１の実施形態と同様の構造は説明を省略し、異なる構造についてのみ説明する。
【００６３】
第３の実施形態に係る積層構造の半導体記憶装置は、第１の実施形態と同様に、メモリセル部と、このメモリセル部を制御する周辺回路部とからなる。
【００６４】
メモリセル部では、第４の配線１９ａと書き込みワード線２７との間の距離Ｘを短くすることにより、書き込み磁界を発生させる際の電流を低減することができるため、動作マージンを向上することができる。
【００６５】
そこで、周辺回路部の一部がメモリセル部と同一構造で形成された場合、メモリセル部の書き込みワード線２７と対応する第３の配線１８ｂ’と第４の配線１９ｂ間の距離Ｘも非常に短くなる。このため、第３の配線１８ｂ’と、第４の配線１９ｂと、これら第３、第４の配線１８ｂ’、１９ｂ間の絶縁膜１５とでキャパシタ６１が形成される。この際、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂはコンタクト６０として利用する。ここで、第５の配線２０ｂは、他の回路（図示せず）に接続される。
【００６６】
尚、ＴＭＲ素子２５ｂの抵抗は、一般的に１ＫΩ・μｍ２程度であるが、例えば１００Ω・μｍ２や１０Ω・μｍ２程度に下げることも可能である。このため、ＴＭＲ素子２５ｂをコンタクトとして十分活用することは可能である。
【００６７】
上記第３の実施形態によれば、周辺回路部のコンタクト６０は、配線間に配置されたＴＭＲ素子２５ｂで形成される。すなわち、メモリセル部と周辺回路部とを同様の構造で形成することによって、メモリセル部と周辺回路部とを異なる構造で形成する場合と比べて無駄のない配線構造が実現できる。このため、チップ面積の縮小が可能となる。
【００６８】
さらに、メモリセル部において第４の配線１９ａと書き込みワード線２７との間の距離Ｘを短くし、このメモリセル部と周辺回路部とを同様の構造で形成することによって、周辺回路部にキャパシタ６１を形成することができる。
【００６９】
尚、第３の実施形態では、コンタクト６０及び第５の配線２０ｂを介してキャパシタ６１を他の回路（図示せず）に接続する構造を示したが、これに限定されない。例えば、メモリセル部の拡散層１３ａ、第１乃至第３の配線１６ａ、１７ａ、１８ａ及び第１乃至第４のコンタクト２１ａ、２２ａ、２３ａ、２４ａを周辺回路部にも同様に形成し、第４のコンタクト２４ａを第４の配線１９ｂに接続する。これにより、キャパシタ６１を拡散層１３ａに接続してもよい。尚、この場合、キャパシタ６１は、コンタクト６０及び第５の配線２０ｂに接続しないように形成する。
【００７０】
［第４の実施形態］
第４の実施形態は、上記第１乃至第３の実施形態におけるメモリセル部の構造を変形したものであり、データ読み出し用のスイッチング素子としてダイオードを用いた場合である。
【００７１】
図１２乃至図１４は、本発明の第４の実施形態に係る半導体記憶装置の断面図を示す。第４の実施形態において、第１乃至第３の実施形態と同様の構造は簡略的に説明する。
【００７２】
メモリセル部は、記憶素子３１として用いられるＴＭＲ素子２５ａに、Ｐ型拡散層７１とＮ型拡散層７２とからなるダイオード７０が直列に接続されている。そして、このダイオード７０が読み出し用のスイッチング素子として機能する。
【００７３】
ここで、スイッチング素子としてダイオード７０を用いた場合、ＴＭＲ素子２５ａには第１の実施形態と同様の方法でデータが書き込まれる。そして、ＴＭＲ素子２５ａに書き込まれたデータの読み出しは、このＴＭＲ素子２５ａに接続されたダイオード７０に電流が流れるようにバイアス電圧を調整し、ＴＭＲ素子２５ａの抵抗値を読み出すことにより実現される。
【００７４】
周辺回路部は、第１乃至第３の実施形態と同様の構造である。つまり、図１２に示すように、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂは抵抗素子３０として用いられる。また、図１３に示すように、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂはフューズ素子５０として利用される。また、図１４に示すように、第３の配線１８ｂ’と、第４の配線１９ｂと、これら第３、第４の配線１８ｂ’、１９ｂ間の絶縁膜１５とからキャパシタ６１が形成される。この際、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂは、コンタクト６０として利用される。
【００７５】
上記第４の実施形態によれば、第１乃至第３の実施形態と同様の効果をそれぞれ得ることができる。
【００７６】
さらに、第４の実施形態では、読み出し用のスイッチング素子としてダイオード７０を用いていることから、第１乃至第３の実施形態よりも、メモリセル部の専有面積を縮小することができる。
【００７７】
［第５の実施形態］
第５の実施形態は、上記第１乃至第３の実施形態におけるメモリセル部の構造を変形したものであり、読み出し用のスイッチング素子を用いずに、ビット線及びワード線の交点にＴＭＲ素子が配置されただけの構造である。
【００７８】
図１５乃至図１７は、本発明の第５の実施形態に係る半導体記憶装置の断面図を示す。第５の実施形態において、第１乃至第３の実施形態と同様の構造は簡略的に説明する。
【００７９】
メモリセル部は、ビット線２６とワード線２７’との交点に記憶素子３１として用いられるＴＭＲ素子２５ａが配置され、このＴＭＲ素子２５ａはビット線２６及びワード線２７’にそれぞれ接続されている。ここで、ビット線２６及びワード線２７’は、読み出し時にも書き込み時にも使用される。そして、第５の実施形態では、第１の実施形態などのような読み出し用のスイッチング素子が形成されていない。
【００８０】
このようなスイッチング素子を用いない場合、ＴＭＲ素子２５ａには第１の実施形態と同様の方法でデータが書き込まれる。そして、ＴＭＲ素子２５ａに書き込まれたデータの読み出しは、このＴＭＲ素子２５ａに接続されたビット線２６及びワード線２７’を選択してＴＭＲ素子２５ａのみに電流を流し、ＴＭＲ素子２５ａの抵抗値を読み出すことにより実現される。
【００８１】
周辺回路部は、第１乃至第３の実施形態と同様の構造である。つまり、図１５に示すように、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂは抵抗素子３０として用いられる。また、図１６に示すように、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂはフューズ素子５０として利用される。また、図１７に示すように、配線１８ｂ’と、配線２０ｂと、これら配線１８ｂ’、２０ｂ間の絶縁膜１５とからキャパシタ６１が形成される。
【００８２】
上記第５の実施形態によれば、第１乃至第３の実施形態と同様の効果をそれぞれ得ることができる。
【００８３】
さらに、第５の実施形態では、読み出し用のスイッチング素子を形成しないことから、第１乃至第４の実施形態よりも、メモリセル部の専有面積をさらに縮小することができる。
【００８４】
［第６の実施形態］
第６の実施形態は、上記第１乃至第３の実施形態におけるメモリセル部の構造を変形したものであり、複数のＴＭＲ素子の両端を配線で接続した、いわゆる梯子型の構造である。
【００８５】
図１８乃至図２０は、本発明の第６の実施形態に係る半導体記憶装置の断面図を示す。第６の実施形態において、第１乃至第３の実施形態と同様の構造は簡略的に説明する。
【００８６】
メモリセル部は、記憶素子３１として用いられる複数のＴＭＲ素子２５ａが、同一階層に並列に配置されている。そして、各ＴＭＲ素子２５ａの磁化固着層４１は下部電極１９ａで接続され、各ＴＭＲ素子２５ａの磁気記録層４３はビット線２６で接続されている。また、下部電極１９ａと離間してＴＭＲ素子２５ａの下方に、書き込みワード線２７がそれぞれ配置されている。また、ビット線２６には、例えば書き込み用のトランジスタ（図示せず）が接続され、下部電極１９ａには、例えば読み出し用のトランジスタ（図示せず）が接続されている。
【００８７】
このような梯子型の構造の場合、並列接続された複数のＴＭＲ素子２５ａのうち、任意のＴＭＲ素子２５ａには第１の実施形態と同様の方法でデータが書き込まれる。そして、任意のＴＭＲ素子２５ａに書き込まれたデータは、次のような方法で読み出される。
【００８８】
まず、第１のサイクルにおいて、下部電極１９ａに接続された読み出し用のトランジスタをＯＮさせて、並列接続された複数のＴＭＲ素子２５ａに第１の読み出し電流を流す。そして、この第１の読み出し電流をセンス回路（図示せず）に記憶させる。その後、読み出し用のトランジスタをＯＦＦさせて読み出し電流をＯＦＦさせる。
【００８９】
次に、第２のサイクルにおいて、ワード線２７及びビット線２６に、期待値“１”又は“０”データが書き込まれる書き込み電流を流し、任意のＴＭＲ素子２５ａに再度データの書き込みを行う。その後、この書き込み電流をＯＦＦさせる。
【００９０】
次に、第３のサイクルにおいて、読み出し用のトランジスタをＯＮさせて、並列接続された複数のＴＭＲ素子２５ａに第２の読み出し電流を流す。そして、この第２の読み出し電流をセンス回路に記憶させる。その後、第１のサイクルでセンス回路に記憶した第１の読み出し電流と第３のサイクルでセンス回路に記憶した第２の読み出し電流とが比較される。ここで、書き込み時に期待値“１”データの書き込み動作が行われた場合、第１及び第２の読み出し電流が変わらなければ“１”データが、第１及び第２の読み出し電流が変化していれば“０”データが、任意のＴＭＲ素子２５ａに書き込まれていたことになる。一方、書き込み時に期待値“０”データの書き込み動作が行われた場合、第１及び第２の読み出し電流が変わらなければ“０”データが、第１及び第２の読み出し電流が変化していれば“１”データが、任意のＴＭＲ素子２５ａに書き込まれていたことになる。このようにして、任意のＴＭＲ素子２５ａに書き込まれていたデータを読み出すことが可能になる。
【００９１】
その後、第４のサイクルにおいて、任意のＴＭＲ素子２５ａにイニシャル（初期）状態と同じデータが再び書き込まれるように、ワード線２７及びビット線２６に電流を流して、読み出し動作が終了する。
【００９２】
周辺回路部は、第１乃至第３の実施形態と同様の構造である。つまり、図１８に示すように、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂは抵抗素子３０として用いられる。また、図１９に示すように、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂはフューズ素子５０として利用される。また、図２０に示すように、第３の配線１８ｂ’と、第４の配線１９ｂと、これら第３、第４の配線１８ｂ’、１９ｂ間の絶縁膜１５とからキャパシタ６１が形成される。この際、第４の配線１９ｂと第５の配線２０ｂとを接続するＴＭＲ素子２５ｂは、コンタクト６０として利用される。
【００９３】
上記第６の実施形態によれば、第１乃至第３の実施形態と同様の効果をそれぞれ得ることができる。
【００９４】
さらに、第６の実施形態では、一つのＴＭＲ素子２５ａ毎に読み出し用のスイッチング素子を形成しないことから、第１乃至第４の実施形態よりも、メモリセル部の専有面積を縮小することができる。
【００９５】
また、出力電圧を大幅に低下させることなくＴＭＲ素子２５ａの並列数を増やすことが可能である。このため、メモリセルの集積度を上げていくことが可能であり、その分、ＭＲ比が低いＴＭＲ素子２５ａを用いたり、ＭＲ比や抵抗値のばらつきが大きなＴＭＲ素子２５ａを用いたりしても、十分実用レベルのメモリセルを形成することができる。従って、メモリセルを高密度に配置したＭＲＡＭを実現できる。
【００９６】
また、第６の実施形態における読み出し動作によれば、第１のサイクルでセンス回路に記憶させた第１の読み出し電流と、第３のサイクルでセンス回路に記憶させた第２の読み出し電流とを比較し、その結果、２つの電流値に変化が生じない場合は期待値通りの書き込みが行われたと判定され、２つの電流値に変化が生じた場合は期待値と異なる書き込みが行われたと判定される。このように、第６の実施形態によれば、“１”、“０”データを判定するマージンを十分確保できるようになる。
【００９７】
［第７の実施形態］
第７の実施形態は、上記第１乃至第３の実施形態におけるメモリセル部の構造を変形したものであり、ＴＭＲ素子が積層方向に積み上げられた第１の積層構造である。そして、この第１の積層構造は、積層された複数のＴＭＲ素子が直列に接続されており、この直列接続されたＴＭＲ素子は読み出しビット線及び読み出し用のスイッチング素子を共通して用いている。
【００９８】
図２１乃至図２３は、本発明の第７の実施形態に係る半導体記憶装置の断面図を示す。第７の実施形態において、第１乃至第３の実施形態と同様の構造は簡略的に説明する。
【００９９】
メモリセル部は、第１乃至第４のＴＭＲ素子２５ａ−ｎ（ｎ＝１，２，３，４）が半導体基板１１上に積層方向に積み上げられ、これら第１乃至第４のＴＭＲ素子２５ａ−ｎが直列に接続されている。尚、第７の実施形態では、４つのＴＭＲ素子２５ａ−ｎを積み上げた場合を例にあげているが、ＴＭＲ素子２５ａ−ｎの数はこれに限定されずいくつであってもよい。以下に、４つのＴＭＲ素子２５ａ−ｎを積み上げた場合を例にあげて、具体的な構造について説明する。
【０１００】
第１乃至第４のＴＭＲ素子２５ａ−ｎは、書き込みビット線２６−ｎと書き込みワード線２７−ｎとの交点にそれぞれ配置されている。第１乃至第４のＴＭＲ素子２５ａ−ｎの一端部には下部配線１８ａ−ｎが接続され、第１乃至第４のＴＭＲ素子２５ａ−ｎの他端部には上部配線１９ａ−ｎが接続されている。
【０１０１】
そして、第１のＴＭＲ素子２５ａ−１の上部配線１９ａ−１と第２のＴＭＲ素子２５ａ−２の下部配線１８ａ−２とは、コンタクト８１ａ−１、２３ａ−２及び配線１７ａ−２を介して、接続されている。第２のＴＭＲ素子２５ａ−２の上部配線１９ａ−２と第３のＴＭＲ素子２５ａ−３の下部配線１８ａ−３とは、コンタクト８１ａ−２、２３ａ−３及び配線１７ａ−３を介して、接続されている。第３のＴＭＲ素子２５ａ−３の上部配線１９ａ−３と第４のＴＭＲ素子２５ａ−４の下部配線１８ａ−４とは、コンタクト８１ａ−３、２３ａ−４及び配線１７ａ−４を介して、接続されている。
【０１０２】
また、第１のＴＭＲ素子２５ａ−１の下部配線１８ａ−１には、コンタクト２３ａ−１、２２ａ、２１ａ及び配線１７ａ−１、１６ａを介して、読み出し用のスイッチング素子であるＭＯＳＦＥＴ１４が接続されている。第４のＴＭＲ素子２５ａ−４の上部配線１９ａ−４には、コンタクト８１ａ−４を介して、読み出しビット線８２ａが接続されている。従って、直列接続された第１乃至第４のＴＭＲ素子２５ａ−ｎは、読み出し用のスイッチング素子及び読み出しワード線８２ａを共通して用いている。
【０１０３】
このような積層構造の場合、直列接続された第１乃至第４のＴＭＲ素子２５ａ−ｎのうち任意のＴＭＲ素子には、上記第６の実施形態と同様の方法で、データの書き込み及び読み出しが行われる。
【０１０４】
周辺回路部は、第１乃至第３の実施形態と同様の構造である。つまり、図２１に示すように、第３の配線１８ｂ−１と第４の配線１９ｂ−１とを接続する第１のＴＭＲ素子２５ｂ−１、第７の配線１８ｂ−２と第８の配線１９ｂ−２とを接続する第２のＴＭＲ素子２５ｂ−２、第１１の配線１８ｂ−３と第１２の配線１９ｂ−３とを接続する第３のＴＭＲ素子２５ｂ−３、第１５の配線１８ｂ−４と第１６の配線１９ｂ−４とを接続する第４のＴＭＲ素子２５ｂ−４は、抵抗素子３０として用いられる。また、図２２に示すように、第１５の配線１８ｂ−４と第１６の配線１９ｂ−４とを接続するＴＭＲ素子２５ｂは、フューズ素子５０として利用される。また、図２３に示すように、第１４の配線１７ｂ’−４と、第１５の配線１８ｂ−４と、これら第１４、第１５の配線１７ｂ’−４、１８ｂ−４間の絶縁膜１５とからキャパシタ６１が形成される。この際、第１５の配線１８ｂ−４と第１６の配線１９ｂ−４とを接続するＴＭＲ素子２５ｂは、コンタクト６０として利用される。
【０１０５】
上記第７の実施形態によれば、第１乃至第３の実施形態と同様の効果をそれぞれ得ることができる。
【０１０６】
さらに、第７の実施形態では、一つのＴＭＲ素子毎に読み出し用のスイッチング素子を形成しないことから、第１乃至第４の実施形態よりも、メモリセル部の専有面積をさらに縮小することができる。
【０１０７】
尚、データの読み出し用のスイッチング素子はＭＯＳＦＥＴ１４に限定されず、例えばダイオードを用いてもよい。
【０１０８】
［第８の実施形態］
第８の実施形態は、上記第１乃至第３の実施形態におけるメモリセル部の構造を変形したものであり、ＴＭＲ素子が積層方向に積み上げられた第２の積層構造である。そして、この第２の積層構造は、積層された複数のＴＭＲ素子が並列に接続されており、この並列接続されたＴＭＲ素子は読み出しビット線及び読み出し用のスイッチング素子を共通して用いている。
【０１０９】
図２４乃至図２６は、本発明の第８の実施形態に係る半導体記憶装置の断面図を示す。第８の実施形態において、第１乃至第３の実施形態と同様の構造は簡略的に説明する。
【０１１０】
メモリセル部は、第１乃至第４のＴＭＲ素子２５ａ−ｎが半導体基板１１上に積層方向に積み上げられ、これら第１乃至第４のＴＭＲ素子２５ａ−ｎが並列に接続されている。尚、第８の実施形態では、４つのＴＭＲ素子２５ａ−ｎを積み上げた場合を例にあげているが、ＴＭＲ素子２５ａ−ｎの数はこれに限定されずいくつであってもよい。以下に、４つのＴＭＲ素子２５ａ−ｎを積み上げた場合を例にあげて、具体的な構造について説明する。
【０１１１】
第１乃至第４のＴＭＲ素子２５ａ−ｎは、書き込みビット線２６−ｎと書き込みワード線２７−ｎとの交点にそれぞれ配置されている。第１乃至第４のＴＭＲ素子２５ａ−ｎの一端部には下部配線１８ａ−ｎが接続され、第１乃至第４のＴＭＲ素子２５ａ−ｎの他端部には上部配線１９ａ−ｎが接続されている。
【０１１２】
そして、第１のＴＭＲ素子２５ａ−１の下部配線１８ａ−１は、コンタクト８１ａ−１、２３ａ−２及び配線１７ａ−２を介して、第２のＴＭＲ素子２５ａ−２の下部配線１８ａ−２に接続されている。この第２のＴＭＲ素子２５ａ−２の下部配線１８ａ−２は、コンタクト８１ａ−２、２３ａ−３及び配線１７ａ−３を介して、第３のＴＭＲ素子２５ａ−３の下部配線１８ａ−３に接続されている。この第３のＴＭＲ素子２５ａ−３の下部配線１８ａ−３は、コンタクト８１ａ−３、２３ａ−４及び配線１７ａ−４を介して、第４のＴＭＲ素子２５ａ−４の下部配線１８ａ−４に接続されている。
【０１１３】
一方、第１のＴＭＲ素子２５ａ−１の上部配線１９ａ−１は、コンタクト８３ａ−１を介して、第２のＴＭＲ素子２５ａ−２の上部配線１９ａ−２に接続されている。この第２のＴＭＲ素子２５ａ−２の上部配線１９ａ−２は、コンタクト８３ａ−２を介して、第３のＴＭＲ素子２５ａ−３の上部配線１９ａ−３に接続されている。この第３のＴＭＲ素子２５ａ−３の上部配線１９ａ−３は、コンタクト８３ａ−３を介して、第４のＴＭＲ素子２５ａ−４の上部配線１９ａ−４に接続されている。
【０１１４】
また、第１のＴＭＲ素子２５ａ−１の下部配線１８ａ−１には、コンタクト２３ａ−１、２２ａ、２１ａ及び配線１７ａ−１、１６ａを介して、読み出し用のスイッチング素子であるＭＯＳＦＥＴ１４が接続されている。第４のＴＭＲ素子２５ａ−４の上部配線１９ａ−４には、コンタクト８１ａ−４を介して、読み出しビット線８２ａが接続されている。従って、並列接続された第１乃至第４のＴＭＲ素子２５ａ−ｎは、読み出し用のスイッチング素子及び読み出しワード線８２ａを共通して用いている。
【０１１５】
このような積層構造の場合、並列接続された第１乃至第４のＴＭＲ素子２５ａ−ｎのうち任意のＴＭＲ素子には、上記第６の実施形態と同様の方法で、データの書き込み及び読み出しが行われる。
【０１１６】
周辺回路部は、第１乃至第３の実施形態と同様の構造である。つまり、図２１に示すように、第３の配線１８ｂ−１と第４の配線１９ｂ−１とを接続する第１のＴＭＲ素子２５ｂ−１、第７の配線１８ｂ−２と第８の配線１９ｂ−２とを接続する第２のＴＭＲ素子２５ｂ−２、第１１の配線１８ｂ−３と第１２の配線１９ｂ−３とを接続する第３のＴＭＲ素子２５ｂ−３、第１５の配線１８ｂ−４と第１６の配線１９ｂ−４とを接続する第４のＴＭＲ素子２５ｂ−４は、抵抗素子３０として用いられる。また、図２２に示すように、第１５の配線１８ｂ−４と第１６の配線１９ｂ−４とを接続するＴＭＲ素子２５ｂは、フューズ素子５０として利用される。また、図２３に示すように、第１４の配線１７ｂ’−４と、第１５の配線１８ｂ−４と、これら第１４、第１５の配線１７ｂ’−４、１８ｂ−４間の絶縁膜１５とからキャパシタ６１が形成される。この際、第１５の配線１８ｂ−４と第１６の配線１９ｂ−４とを接続するＴＭＲ素子２５ｂは、コンタクト６０として利用される。
【０１１７】
上記第８の実施形態によれば、第１乃至第３の実施形態と同様の効果をそれぞれ得ることができる。
【０１１８】
さらに、第８の実施形態では、一つのＴＭＲ素子毎に読み出し用のスイッチング素子を形成しないことから、第１乃至第４の実施形態よりも、メモリセル部の専有面積をさらに縮小することができる。
【０１１９】
尚、データの読み出し用のスイッチング素子はＭＯＳＦＥＴ１４に限定されず、例えばダイオードを用いてもよい。
【０１２０】
［第９の実施形態］
第９の実施形態は、上記第１乃至第３の実施形態におけるメモリセル部の構造を変形したものであり、ＴＭＲ素子が積層方向に積み上げられた第３の積層構造である。そして、この第３の積層構造では、積層された複数のＴＭＲ素子の下部電極が直列に接続されており、積層された複数のＴＭＲ素子が読み出し用のスイッチング素子を共通して用いている。
【０１２１】
図２７乃至図２９は、本発明の第９の実施形態に係る半導体記憶装置の断面図を示す。第９の実施形態において、第１乃至第３の実施形態と同様の構造は簡略的に説明する。
【０１２２】
メモリセル部は、第１乃至第４のＴＭＲ素子２５ａ−ｎが半導体基板１１上に積層方向に積み上げられている。尚、第９の実施形態では、４つのＴＭＲ素子２５ａ−ｎを積み上げた場合を例にあげているが、ＴＭＲ素子２５ａ−ｎの数はこれに限定されずいくつであってもよい。以下に、４つのＴＭＲ素子２５ａ−ｎを積み上げた場合を例にあげて、具体的な構造について説明する。
【０１２３】
第１乃至第４のＴＭＲ素子２５ａ−ｎは、ビット線２６−ｎと書き込みワード線２７−ｎとの交点にそれぞれ配置されている。第１乃至第４のＴＭＲ素子２５ａ−ｎの一端部には下部配線１８ａ−ｎが接続されている。そして、第１乃至第４のＴＭＲ素子２５ａ−ｎの下部配線１８ａ−ｎは、コンタクト２２ａ−ｎ、２１ａ、８１ａ−ｎ及び配線１７ａ−ｎを介して、読み出し用のスイッチング素子であるＭＯＳＦＥＴ１４に接続されている。従って、積み上げられた第１乃至第４のＴＭＲ素子２５ａ−ｎは、読み出し用のスイッチング素子を共通して用いている。
【０１２４】
このような積層構造の場合、第１乃至第４のＴＭＲ素子２５ａ−ｎのうち任意のＴＭＲ素子には、上記第１の実施形態と同様の方法で、データの書き込み及び読み出しが行われる。尚、データの読み出しの際、スイッチング素子であるＭＯＳＦＥＴ１４は、積み上げられた第１乃至第４のＴＭＲ素子２５ａ−ｎで共有することになる。
【０１２５】
周辺回路部は、第１乃至第３の実施形態と同様の構造である。つまり、図２７に示すように、第１２の配線１８ｂと第１３の配線２０ｂ−４とを接続するＴＭＲ素子２５ｂは、抵抗素子３０として用いられる。また、図２８に示すように、第１２の配線１８ｂと第１３の配線２０ｂ−４とを接続するＴＭＲ素子２５ｂは、フューズ素子５０として利用される。また、図２９に示すように、第１１の配線１７ｂ’−４と、第１２の配線１８ｂと、これら第１１及び第１２の配線１７ｂ’−４、１８ｂ間の絶縁膜１５とからキャパシタ６１が形成される。この際、第１２の配線１８ｂと第１３の配線２０ｂ−４とを接続するＴＭＲ素子２５ｂは、コンタクト６０として利用される。
【０１２６】
上記第９の実施形態によれば、第１乃至第３の実施形態と同様の効果をそれぞれ得ることができる。
【０１２７】
さらに、第９の実施形態では、一つのＴＭＲ素子毎に読み出し用のスイッチング素子を形成しないことから、第１乃至第４の実施形態よりも、メモリセル部の専有面積をさらに縮小することができる。
【０１２８】
尚、図２７乃至図２９に示す構造では、ビット線２６−ｎはＭＯＳＦＥＴ１４のチャネル長と同一の方向に延在させ、書き込みワード線２７−ｎはＭＯＳＦＥＴ１４のチャネル長とほぼ９０度ずらした方向に延在させていた。しかし、第９の実施形態において、ビット線２６−ｎ及び書き込みワード線２７−ｎの延在方向を反対にしてもよい。すなわち、図３０乃至図３２に示すように、ビット線２６−ｎはＭＯＳＦＥＴ１４のチャネル長とほぼ９０度ずらした方向に延在させ、書き込みワード線２７−ｎはＭＯＳＦＥＴ１４のチャネル長と同一の方向に延在させてもよい。
【０１２９】
また、データの読み出し用のスイッチング素子はＭＯＳＦＥＴ１４に限定されず、例えばダイオードを用いてもよい。
【０１３０】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、記憶素子３１としてＴＭＲ素子の代わりに、２つの磁性層とこれら磁性層に挟まれた導体層とからなるＧＭＲ（Giant Magneto Resistive）素子を用いてもよい。また、読み出し用のスイッチング素子として用いたＭＯＳＦＥＴ１４の代わりに、例えばバイポーラトランジスタ等を用いてもよい。
【０１３１】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１３２】
【発明の効果】
以上説明したように本発明によれば、チップ面積の縮小が可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置を示す断面図。
【図２】本発明の第１の実施形態に係わり、ＴＭＲ素子を直列接続する場合の半導体記憶装置を示す断面図。
【図３】本発明の第１の実施形態に係わり、ＴＭＲ素子を並列接続する場合の半導体記憶装置を示す断面図。
【図４】本発明の各実施形態に係わり、１重トンネル接合構造のＴＭＲ素子を示す断面図。
【図５】本発明の各実施形態に係わり、２重トンネル接合構造のＴＭＲ素子を示す断面図。
【図６】従来技術による半導体記憶装置を示す平面図。
【図７】本発明の第１の実施形態に係わる半導体記憶装置を示す平面図。
【図８】本発明の第２の実施形態に係わる半導体記憶装置を示す断面図。
【図９】従来技術による半導体記憶装置を示す平面図。
【図１０】本発明の第２の実施形態に係わる半導体記憶装置を示す断面図。
【図１１】本発明の第３の実施形態に係わる半導体記憶装置を示す断面図。
【図１２】本発明の第４の実施形態に係わり、第１の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図１３】本発明の第４の実施形態に係わり、第２の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図１４】本発明の第４の実施形態に係わり、第３の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図１５】本発明の第５の実施形態に係わり、第１の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図１６】本発明の第５の実施形態に係わり、第２の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図１７】本発明の第５の実施形態に係わり、第３の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図１８】本発明の第６の実施形態に係わり、第１の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図１９】本発明の第６の実施形態に係わり、第２の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図２０】本発明の第６の実施形態に係わり、第３の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図２１】本発明の第７の実施形態に係わり、第１の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図２２】本発明の第７の実施形態に係わり、第２の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図２３】本発明の第７の実施形態に係わり、第３の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図２４】本発明の第８の実施形態に係わり、第１の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図２５】本発明の第８の実施形態に係わり、第２の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図２６】本発明の第８の実施形態に係わり、第３の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図２７】本発明の第９の実施形態に係わり、第１の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図２８】本発明の第９の実施形態に係わり、第２の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図２９】本発明の第９の実施形態に係わり、第３の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図３０】本発明の第９の実施形態の変形例に係わり、第１の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図３１】本発明の第９の実施形態の変形例に係わり、第２の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図３２】本発明の第９の実施形態の変形例に係わり、第３の実施形態のメモリセル部を変形した半導体記憶装置を示す断面図。
【図３３】従来技術による半導体記憶装置を示す回路図。
【図３４】従来技術による半導体記憶装置を示す概略断面図。
【図３５】従来技術による抵抗素子を有する半導体記憶装置を示す断面図。
【図３６】従来技術によるフューズ素子を有する半導体記憶装置を示す断面図。
【符号の説明】
１１…半導体基板又はウェル、
１２…素子分離領域、
１３ａ、１３ｂ…拡散層、
１４…ＭＯＳＦＥＴ、
１５…絶縁膜、
１６ａ、１６ｂ、１７ａ、１７ｂ、１７ａ−ｎ、１７ｂ−ｎ、１８ａ、１８ｂ、１８ｂ’、１８ａ−ｎ、１８ｂ−ｎ、１９ａ、１９ｂ、１９ａ−ｎ、１９ｂ−ｎ、２０ａ、２０ｂ、２０ｂ−ｎ、８２ｂ…配線、
２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ、２３ａ−ｎ、２３ｂ−ｎ、２４ａ、２４ｂ、８１ａ−ｎ、８１ｂ−ｎ、８３ａ−ｎ、８３ｂ−ｎ…コンタクト、
２５ａ、２５ｂ、２５ａ−ｎ、２５ｂ−ｎ…ＴＭＲ素子、
２６…書き込み及び読み出しビット線、
２６−ｎ…書き込みビット線、
２７、２７−ｎ…書き込みワード線、
２７’…書き込み及び読み出しワード線、
２８…読み出しワード線、
２９…Ｇｎｄ線、
３０…抵抗素子、
３１…記憶素子、
４１、４１ａ、４１ｂ…磁化固着層、
４２、４２ａ、４２ｂ…トンネル接合層、
４３…磁気記録層、
４３′、４３″…強磁性層、
５０…フューズ素子、
６０…コンタクト、
６１…キャパシタ、
７０…ダイオード、
７１…Ｐ型拡散層、
７２…Ｎ型拡散層、
８２ａ…読み出しビット線、
１０１…テンプレート層、
１０２…初期強磁性層、
１０３…反強磁性層、
１０４、１０４′、１０４″…基準強磁性層、
１０５、１０５′、１０５″…自由記録層、
１０６…接点層、
１０７…非磁性層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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