(57)【特許請求の範囲】
【請求項１】
複数のブロックに分割され、リードサイクルとライトサイクルのアドレスアクセス時間が互いに実質的に同一である不揮発性メモリ素子を有するメモリアレイと、
前記複数のブロック毎に書き込み禁止／許可情報を格納する複数の記憶素子と、
前記記憶素子への書き込み禁止／許可情報の設定を行う設定手段とを具備する半導体記憶装置であって、
前記設定手段は、所定の複数のリードサイクル後のライトサイクルで書き込み禁止情報を前記記憶素子に設定することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置は、さらに前記記憶素子の情報を記憶し、電源投入後は第１の状態になる第２の記憶素子を有し、
電源投入後、前記第２の記憶素子の内容に基づいて複数のブロックのすべてを書き込み禁止し、前記記憶素子に格納されていた前記書き込み禁止／許可情報を自動的に前記第２の記憶素子に設定することを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置は、さらに前記記憶素子の情報を記憶し、電源投入後は第１の状態になる第２の記憶素子を有し、
電源投入後、前記第２の記憶素子の内容に基づいて複数のブロックのすべてを書き込み禁止し、その後書き込み禁止／許可情報を設定するために所定のアドレスが入力される所定の複数のリードサイクルを実行することで前記記憶素子に格納されていた前記書き込み禁止／許可情報を前記第２の記憶素子に設定することを特徴とする半導体記憶装置。
【請求項４】
請求項２又は請求項３に記載の半導体記憶装置であって、前記記憶素子は不揮発性メモリ素子であり、前記第２の記憶素子はラッチ回路であることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置であって、前記記憶素子は前記メモリアレイの中にあることを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至請求項５のいずれかに記載の半導体記憶装置は、さらにライトコマンド信号においてアクセスされたアドレスと前記複数の記憶素子に格納された書き込み禁止／許可情報とを比較する比較手段と、前記比較手段が前記アクセスされたアドレスが書き込み禁止であると表示した場合、前記アクセスされたアドレスにおいて書き込みを禁止する書き込み禁止手段とを有するライトプロテクト回路を具備することを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至請求項６のいずれかに記載の半導体記憶装置であって、前記リードサイクルと前記ライトサイクルの少なくとも初期の段階は互いに同一であることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至請求項７のいずれかに記載の半導体記憶装置であって、前記不揮発性メモリ素子は強誘電体メモリを具備することを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至請求項８のいずれかに記載の半導体記憶装置であって、前記不揮発性メモリ素子の一部はＲＯＭであり、前記不揮発性メモリ素子の他の一部はＲＡＭであることを特徴とする半導体記憶装置。
【請求項１０】
複数のブロックに分割された複数の強誘電体メモリを具備する不揮発性強誘電体メモリアレイと、
リードサイクルとライトサイクルのアドレスアクセス時間が互いに実質的に同一であり、前記リードサイクルと前記ライトサイクルの少なくとも初期の段階が互いに同一であり、前記リードサイクルと前記ライトサイクルの間、前記強誘電体メモリにアクセスするアドレス手段と、
前記強誘電体メモリの前記ブロックの全体をライトプロテクトするのか、一部だけのプロテクトなのか、プロテクト無しかを検出する検出手段と、ライトプロテクトされる前記強誘電体メモリのいくつかのブロックのアドレスを格納する記憶手段と、ライトコマンド信号からアクセスされたアドレスとライトプロテクトされる前記格納されたアドレスとを比較する比較手段と、前記比較手段が前記アクセスされたアドレスが書き込み禁止であると表示した場合、前記アクセスされたアドレスにおいて書き込みを禁止する書き込み禁止手段とを具備するライトプロテクト回路とを具備することを特徴とする半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置であって、前記強誘電体メモリの前記ブロックの少なくとも一つはＲＯＭ部分であり、前記不揮発性メモリの前記ブロックの他の一つはＲＡＭ部分であることを特徴とする半導体記憶装置。
【請求項１２】
複数のメモリブロックを具備し、その各々が強誘電体キャパシタンスを有する複数のメモリセルを有する強誘電体メモリアレイと、
前記メモリブロックの各々に対応する書き込み禁止情報を格納する第１の回路と、
前記強誘電体メモリアレイの所定のリードサイクル後の前記強誘電体メモリアレイのライトサイクルで前記書き込み禁止情報を前記第１の回路内に設定する第２の回路とを含むことを特徴とする半導体記憶装置。
【請求項１３】
請求項１２に記載の半導体記憶装置において、
前記強誘電体メモリアレイの所定のアドレスに７サイクルのリードサイクルが行われた後、８サイクルで前記第１の回路の所定のアドレスへのライトサイクル実行で、前記第１の回路内に前記書き込み禁止情報が設定されることを特徴とする半導体記憶装置。
【請求項１４】
請求項１３に記載の半導体記憶装置において、
前記第１の回路内に格納された前記書き込み禁止情報は、前記ライトサイクルの入力データに対応することを特徴とする半導体記憶装置。
【請求項１５】
請求項１４に記載の半導体記憶装置において、
前記第１の回路は、前記書き込み禁止情報を格納する強誘電体キャパシタンスを含むことを特徴とする半導体記憶装置。
【請求項１６】
複数のメモリブロックを具備し、その各々が強誘電体キャパシタンスを有する複数のメモリセルを有し、リードサイクルとライトサイクルのアドレスアクセス時間が互いに実質的に同一である強誘電体メモリアレイと、
前記メモリブロックの各々に対応する書き込み禁止情報を格納する第１の回路と、
前記第１の回路から読み出された前記書き込み禁止情報を格納するラッチ回路とを含み、
前記強誘電体メモリアレイの所定のアドレスに２以上のリードサイクルが行われた後、前記第１の回路の所定のアドレスへのライトサイクルが行われる間、前記ラッチ回路に前記書き込み禁止情報が設定されることを特徴とする半導体記憶装置。
【請求項１７】
複数のメモリブロックを具備し、その各々が強誘電体キャパシタンスを有する複数のメモリセルを有し、リードサイクルとライトサイクルのアドレスアクセス時間が互いに実質的に同一である強誘電体メモリアレイと、
前記メモリブロックの各々に対応する書き込み禁止情報を格納する第１の回路と、
前記第１の回路から読み出された前記書き込み禁止情報を格納するラッチ回路とを含み、
前記強誘電体メモリアレイの所定のアドレスに７サイクルのリードサイクルが行われた後、８サイクルで前記第１の回路の所定のアドレスへのライトサイクルが行われる間、前記ラッチ回路に前記書き込み禁止情報が設定されることを特徴とする半導体記憶装置。
【請求項１８】
請求項１７に記載の半導体記憶装置において、
前記第１の回路は、前記書き込み禁止情報を格納する強誘電体キャパシタンスを含むことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に電気的に書き換え可能な不揮発性半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＰＤＡ(Personal Digital Assistant)に代表される携帯情報機器のマイクロプロセッサやメモリなどのＬＳＩ(Large Scale Integrated circuit)の高性能化・低電力化が求められている。ＰＤＡ用メモリとしては、ＯＳ(Operating System)やアプリケーションソフト等を格納するＲＯＭ(Read Only Memory)と、表示用データ、処理に必要なワークメモリや個人データの保存等書き換えの必要なものを格納するＲＡＭ(Random Access Memory)と、ＲＡＭで保持しきれない大量のデータを格納するフラッシュカード(Flash memory card) 等の書き換え可能なＲＯＭとが使用されている。また、電源のオン／オフによってデータが消失しないように、また電源オン時に前の状態に復帰できるレジューム機能を実現するために、ＲＡＭは電池バックアップされている。一方、強誘電体メモリ(Ferroelectric Memory)は不揮発性を有しながら、ＲＡＭなみの動作速度が得られるという特徴がある。そこで、携帯情報機器に使用されているＤＲＡＭ(Dynamic RAM) を強誘電体メモリに置き換えることが検討されている。これについては、株式会社サイエンスフォーラム、１９９５年６月３０日発行、第１版「強誘電体薄膜メモリ」第８章、第３３７頁から第３４５頁に記載されている。
【０００３】
強誘電体メモリを前記携帯情報機器のＲＯＭ及び電池バックアップ付のＳＲＡＭ(Static RAM)の代わりに使用することを本願発明者達が検討した。強誘電体メモリの一部をＲＯＭとして使用するためにはシステムの暴走時等に意図しないでＲＯＭ部の書き換えが行われないような保護が必要である。
【０００４】
従来の単体の不揮発性メモリの書き込み保護としては、実装時に外部から発生するノイズに起因する誤書き換えを防止するために、ソフトウェアデータプロテクション機能を設けたＥＥＰＲＯＭ(Electrically Erasable and Programmable ROM)がある。例えば、（株）日立製作所、平成７年８月発行、第１７版「日立ＩＣメモリデータブック３  ＥＥＰＲＯＭ，フラッシュメモリ，ＥＰ／ＯＴＰＲＯＭ，マスクＲＯＭ」の第１３４頁から第１４８頁（ＨＮ５８Ｖ１００１シリーズ）（以下、従来技術１という。）にその概要が記載されている。特定のアドレスとデータの組合せを３回（３バイト）入力することによって、プロテクションモードに入る。特定のアドレスとデータの組合せを６回（６バイト）入力することによって、プロテクションモードが解除される。前記ソフトウェアデータプロテクションは、メモリ全体の書き込みを禁止するものである。
【０００５】
強誘電体メモリをＲＯＭ部とＲＡＭ部とに分割し１チップマイクロコンピュータに搭載して使用する例が、特開平７−１１４４９７号（米国出願０８／２９５２９５号）（以下、従来技術１という。）に記載されている。強誘電体メモリをＲＯＭ部とＲＡＭ部に分割し、ＲＯＭ部については、誤ってデータが書き込まれることを防止するために、ＲＯＭ部のアドレス領域に対して書き込みが行われようとした場合、書き込み制御信号が出力されないようにしている。ＲＯＭ部とＲＡＭ部とを連続したアドレス空間に配置し、ＲＯＭ領域とＲＡＭ領域との境界のアドレスを境界設定レジスタに設定することで、ＲＯＭ領域とＲＡＭ領域の容量を可変にしたものである。
【０００６】
【発明が解決しようとする課題】
前記従来技術１のＥＥＰＲＯＭのソフトウェアデータプロテクションは、メモリ全体の書き込みを禁止／許可をするものである。すなわち、同一メモリをＲＯＭ部とＲＡＭ部とに分割して使用できるものではない。従って、同一のメモリの一部をＲＯＭとして使用し、書き換えの保護が行えるものではない。なお、システム全体として複数のメモリを使用して、各メモリ毎に書き込みの禁止／許可を設定することで、同一種類のメモリをＲＯＭとしても、ＲＡＭとしても使用可能である。しかし、以下に述べるようにＲＡＭとしての使用に課題がある。また、各メモリ毎に書き込みの禁止／許可を設定する複数のライトサイクルが必要があり、使い勝手が良くないという課題がある。
【０００７】
一般的にＥＥＰＲＯＭ等の電気的に書き換え可能な不揮発性メモリのライトサイクルはリードサイクルに比べて非常に長い。また、電気的に書き換え可能な不揮発性メモリのアクセス時間は汎用のダイナッミクＲＡＭ（ＤＲＡＭ）に比べても遅い。例えば、従来技術１のＥＥＰＲＯＭでは、ライトサイクル時間は最大１５ｍｓで、リードサイクルのアクセス時間は最大２５０ｎｓである。従って、ＲＡＭとして使用する場合アクセス時間が問題となる。
【０００８】
強誘電体メモリは、高速書き換えが可能な（リードサイクルとライトサイクルとが同一又は同程度の）不揮発性メモリである。ただし、強誘電体メモリのアクセス時間は、汎用の単体ＳＲＡＭより遅く、汎用のダイナッミクＲＡＭ（ＤＲＡＭ）又は疑似スタティックＲＡＭ（Pseuso Static RAM 、疑似ＳＲＡＭ）とほぼ同程度ある。従って、強誘電体メモリは不揮発性メモリでありながら、ＲＡＭとして使用可能である。そこで、強誘電体メモリのピン配置、及びリードサイクルとライトサイクルとのタイミングを汎用の単体のスタティックＲＡＭ（ＳＲＡＭ）又は疑似ＳＲＡＭと同じにし、強誘電体メモリを従来のシステムのＲＡＭ、ＲＯＭと置き換えることを本願発明者達が検討した。
【０００９】
強誘電体メモリをＲＡＭ、ＲＯＭ兼用に使用できるようにするには書き換え禁止機能が必要であり、汎用の単体ＳＲＡＭ又は疑似ＳＲＡＭと互換性のある強誘電体メモリに書き換え禁止機能を付加するためには以下の課題があることを本願発明者達が明確にした。なお、汎用の単体ＳＲＡＭ又は疑似ＳＲＡＭで書き換え禁止機能を有するものは、現状みあたらず、汎用の単体ＳＲＡＭ又は疑似ＳＲＡＭに書き換え禁止機能を付加する場合も同様な課題がある。
【００１０】
汎用の単体ＳＲＡＭ又は疑似ＳＲＡＭのライトサイクルは、アドレス信号が入力され、そしてチップセレクト／ＣＳがアサート（アクティブ）され、その後ライトイネーブル／ＷＥがアサートされる。従って、ライトイネーブル／ＷＥがアサートされるまでは、リードサイクルとして動作する。すなわち、メモリアレイからの読み出し動作を行っている途中で、ライトイネーブル／ＷＥに基づいて生成される書き込み許可信号を用いて、読み出し動作を中断している。強誘電体メモリを汎用の単体ＳＲＡＭ又は疑似ＳＲＡＭと同様なタイミングのリードサイクル及びライトサイクルにするためには、強誘電体メモリは前記汎用の単体ＳＲＡＭ又は疑似ＳＲＡＭのライトサイクルと同じ動作をする必要がある。書き換え禁止機能もこれらのサイクルと互換性を保ったものでなければならない。
【００１１】
さらに、使い勝手のよい書き換え禁止機能とするためには強誘電体メモリをいくつかのブロックに分割し、ブロック単位で書き換え禁止領域を設定し、かつ書き換え領域を不連続に自由に設定できる機能を付加する。これらの設定は汎用の単体ＳＲＡＭ又は疑似ＳＲＡＭのリードサイクル又はライトサイクルと同じ動作タイミングの範囲で行わなければならない。具体的には、外部アドレス信号と予め設定された書き換え禁止ブロックのアドレスとを比較して、書き込み許可信号の発生を禁止する。従って、書き換え禁止ブロックのアドレスを記憶する手段とアドレスを比較する手段等が必要になるため、リードサイクルやライトサイクルの制御信号の発生に遅延が生じる。なお、従来技術１の電気的に書き換え可能な不揮発性メモリでは、ライトサイクルがリードサイクルに比べて非常に長いため、遅延が発生してもライトサイクルの時間に比べて無視できるほど小さい。すなわち、リードサイクルとライトサイクルが同程度のメモリに書き換え禁止機能を付加して、ＲＡＭとＲＯＭを高速なサイクルで兼用する場合、始めて問題になるものである。
【００１２】
すなわち、ＳＲＡＭや疑似ＳＲＡＭと同様なタイミングで書き換えの保護を行うためには、書き換えを禁止する領域と書き換えを許可する領域の判定を高速に行う必要がある。そのための一つの方法として、領域を判定するアドレスのビット数を減少させることを検討した。すなわち、メモリを複数のブロックに分割することによって、領域を判定するのに必要なアドレスのビット数は減少する。例えば、８つのブロックに分割すると、上位３ビットのアドレスのみの比較で領域の判定ができる。また、複数のブロックに分割することで、各ブロック毎に書き換え禁止／許可を設定し、ＲＯＭ部とＲＡＭ部との領域を自由に設定できる。
【００１３】
従来技術２の強誘電体メモリは不連続な書き換え禁止領域を有するものではない。すなわち、任意のアドレスにＲＯＭ領域とＲＡＭ領域を設定することができない。また、ＲＯＭ領域とＲＡＭ領域の判定のためにはアドレスの全ビットを比較する必要がある。従って、判定には時間がかかる。また、汎用の単体ＳＲＡＭ又は疑似ＳＲＡＭのリードサイクル又はライトサイクルと同じ動作タイミングの範囲にしているものでないため、書き換えを禁止する領域と書き換えを許可する領域の判定を高速に行う必要性の認識はない。
【００１４】
本発明の目的は、リードサイクルとライトサイクルが同一又は同程度の不揮発性メモリの柔軟な書き込み保護を実現することにある。
【００１５】
また、本発明の他の目的は、汎用の単体ＳＲＡＭ又は疑似ＳＲＡＭと互換性のあるメモリの書き込み保護を実現することにある。
【００１６】
さらに、本発明の他の目的は、上記書き込み保護を実現するための遅延時間を最小にするような最適な回路構成を提供することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１９】
すなわち、半導体記憶装置は、複数のブロックに分割され、リードサイクルとライトサイクルが実質的に同一にすることができる不揮発性メモリ素子を有するメモリアレイと、前記複数のブロック毎に書き込み禁止／許可情報を格納する複数の記憶素子と、前記記憶素子への書き込み禁止／許可情報の設定を行う設定手段とを具備し、前記設定手段は、所定の複数のリードサイクル後のライトサイクルで書き込み禁止情報を前記記憶素子に設定する。
【００２０】
また、上記半導体記憶装置は電源投入後すべての領域の書き込みを禁止し、電源投入後、格納されていた前記書き込み禁止／許可情報を自動的に設定し、もしくは電源投入後すべての領域の書き込みを禁止し、その後の所定のアドレスの組合せの複数のリードサイクルで格納されていた許可情報の設定を行う。
【００２１】
【作用】
これによって、複数のブロック単位で書き込み禁止／許可の設定が可能になり、書き換え保護のかかったＲＯＭ部とＲＡＭ部とが自由に設定できる。また、書き込み禁止／許可の設定が複雑であるため、システムの暴走等による誤設定が防止できる。
【００２２】
書き込みの禁止はライトサイクルの前半でアクセスされたアドレスが書き込み禁止領域にあるかどうかを高速にチェックする回路とライトサイクルの後半で書き込み信号をディスエーブルする回路とで実現する。書き込みの禁止は、外部からの書き込みのコントロール信号を内部でディスエーブルにすることによって行っているので、メモリアレイのワード線を立ち上げ、ビット線の信号を増幅するまでは書き込み禁止のライトサイクルでもリードサイクルと同じように行う。このためワード線の立ち上がり後に書き込み禁止ができるようになり、書き込み禁止領域のライトサイクルの高速性を失わずに書き込み禁止を実現できる。
【００２３】
アクセスされたアドレスが書き込み禁止領域にあるかを高速にチェックし、かつ設定を不揮発にするために、プロテクトアドレス保持回路を不揮発性メモリとラッチで構成した回路とする。新規に領域設定する場合は同一ライトサイクルでデータを両方に書き込む。これにより、アクセスされたアドレスが書き込み禁止領域にあるかどうかのチェックは不揮発性メモリの情報を読まず、ラッチの出力とプロテクトブロックに対応する上位アドレスのデコード結果を比較することで行い、全アドレスのデコードより速い時間で判定が可能となる。また不揮発性メモリをメモリアレイの一部に追加することで、プロテクトアドレスの新規設定を通常のライトサイクルと同じ方法で行うことができ、書き込み禁止領域の設定情報を不揮発にすることができる。
【００２４】
電源投入後は不揮発性メモリの情報をラッチに入れる必要が生じるが、ブロックプロテクトの再設定シーケンスの一部をこの不揮発性メモリセルの読み出しサイクルとすることで、電源投入後に自然にラッチに書き込み禁止領域のアドレス情報をセットすることができる。また、電源電圧検出回路を設けることにより、電源投入後に自動的に不揮発性メモリセルの読み出しサイクルを実行し、不揮発性メモリのアドレス情報をラッチにセットしてもよい。
【００２５】
これによって、汎用の単体ＳＲＡＭや疑似ＳＲＡＭと同様な高速書き込みができ、書き込み禁止領域の可変なＲＡＭ／ＲＯＭ一体のメモリが実現できる。
【００２６】
【発明の実施の形態】
《全体構成》
図１は、本発明に係る強誘電体メモリのブロック図である。強誘電体メモリＦＭＥＭは、メモリアレイＦＭＡＲＹ、行デコーダＲＤＥＣ、列デコーダＣＤＥＣ、Ｉ／ＯラッチＩＯＬ、行アドレス・ラッチＲＡＬ、列アドレス・ラッチＣＡＬ、並びに制御論理及びブロック・プロテクト回路ＣＬＢＰを有し、単結晶シリコンのような１個の半導体基板上に形成される。
【００２７】
メモリアレイＦＭＡＲＹは、２進情報の１ビットを記憶するメモリセルが１０２４×２５６＝２５６Ｋ（Ｋ＝１０２４）個を有している。強誘電体メモリＦＭＥＭは、３２Ｋワード×８ビット構成であるため、行アドレスは１０本、列アドレスは５本である。
【００２８】
図２は、本発明に係る強誘電体メモリのピン配置図である。強誘電体メモリＦＭＥＭはレジンモールド技術により、４５０mil の２８ピン・プラスチックＳＯＰ(Small Outline Package) 等に封止される。強誘電体メモリＦＭＥＭのピン配置は、３２Ｋワード×８ビット構成の２５６Ｋビット疑似ＳＲＡＭ（Pseudo Static RAM ）とコンパティブルである。Ａ０〜Ａ１４はアドレス入力、Ｉ／Ｏ０〜Ｉ／Ｏ７はデータ入出力、／ＷＥはライト・イネーブル、／ＣＥはチップ・イネーブル、／ＯＥは出力イネーブル、Ｖｃｃは電源( ３Ｖ) 、Ｖｓｓは接地( ０Ｖ) である。なお、３２Ｋワード×８ビット構成の２５６ＫビットＳＲＡＭ(Static RAM)とは、２０ピンのチップ・セレクト（／ＣＳ）信号がチップ・イネーブル（／ＣＥ）信号になっているだけで、強誘電体メモリＦＭＥＭのピン配置は３２Ｋワード×８ビット構成の２５６ＫビットＳＲＡＭ(Static RAM)とコンパティブルである。
【００２９】
チップ・イネーブル（／ＣＥ）は“Ｌｏｗ”レベルでアクティブ、“Ｈｉｇｈ”レベルでインアクティブとなる。チップ・イネーブル（／ＣＥ）の立ち下がり時にアドレスＡ０〜Ａ１４を強誘電体メモリＦＭＥＭ内部に取り込む。
【００３０】
アドレス（Ａ０〜Ａ７、Ａ１３、Ａ１４）が行アドレス、アドレス（Ａ８〜Ａ１２）が列アドレスである。
【００３１】
ライト・イネーブル（／ＷＥ）は、リード／ライトの切替信号で、“Ｌｏｗ”レベルのときライトモードになる。チップ・イネーブル（／ＣＥ）とライト・イネーブル（／ＷＥ）のうち先に立ち上がる信号の立ち上がり時に、ライトデータは強誘電体メモリＦＭＥＭ内部に取り込まれる。
【００３２】
出力イネーブル（／ＯＥ）は  “Ｌｏｗ”レベルでアクティブ、“Ｈｉｇｈ”レベルでインアクティブとなる。
【００３３】
以下にライト・イネーブル（／ＷＥ）、チップ・イネーブル（／ＣＥ）、出力イネーブル（／ＯＥ）の組合せにおける機能を示す。
【００３４】
（１）（／ＷＥ、／ＣＥ、／ＯＥ）＝（×、Ｈ、×）の場合
強誘電体メモリＦＭＥＭは非選択モードになり、データ入出力端子の出力バッファは高インピーダンスになる。ここで、×はＨ、Ｌのいずれかで、Ｈは“Ｈｉｇｈ”レベル、Ｌは“Ｌｏｗ”レベルである。
【００３５】
（２）（／ＷＥ、／ＣＥ、／ＯＥ）＝（Ｈ、Ｌ、Ｈ）の場合
強誘電体メモリＦＭＥＭは出力ディスエーブル・モードになり、データ入出力端子の出力バッファは高インピーダンスになる。
【００３６】
（３）（／ＷＥ、／ＣＥ、／ＯＥ）＝（Ｈ、Ｌ、Ｌ）の場合
強誘電体メモリＦＭＥＭはリード・モードになり、データ入出力端子は出力可能になる。
【００３７】
（４）（／ＷＥ、／ＣＥ、／ＯＥ）＝（Ｌ、Ｌ、Ｈ）の場合
強誘電体メモリＦＭＥＭは出力ライト・モードになり、データ入出力端子は入力可能になる。データ入出力端子の出力バッファは高インピーダンスになる。
【００３８】
（５）（／ＷＥ、／ＣＥ、／ＯＥ）＝（Ｌ、Ｌ、Ｌ）の場合
強誘電体メモリＦＭＥＭはライト・モードになり、データ入出力端子は入力及び出力可能になる。
【００３９】
《動作タイミング》
図３は本発明に係る強誘電体メモリのリードサイクルのタイミング図で、図４は本発明に係る強誘電体メモリのライトサイクルのタイミング図である。
【００４０】
図３に示されるように、リードサイクルは、アドレス（Ａ０〜Ａ１４）が入力され、チップ・イネーブル（／ＣＥ）が立ち下がり、出力イネーブル（／ＯＥ）が立ち下がると、読み出しデータがデータ入出力（Ｉ／Ｏ０〜Ｉ／Ｏ７）に出力される。
【００４１】
リードサイクル時間（ｔRC）は、チップ・イネーブル（／ＣＥ）が立ち下がってから次にチップ・イネーブル（／ＣＥ）が立ち下がることができる時間で、最小時間が規定される。本実施の形態の強誘電体メモリＦＭＥＭでは、ｔRC＝２３５ｎｓである。チップ・イネーブル・パルス幅（ｔCA）は、最小時間と最大時間が規定される。チップ・イネーブル・プリチャージ時間（ｔPC）は、次のアクセスに必要なプリチャージ時間で、最小時間が規定される。アドレス・セットアップ時間（ｔAS）は、チップ・イネーブル（／ＣＥ）の立ち下がりに対するアドレスのセットアップ時間で、最小時間が規定される。アドレス・ホールド時間（ｔAH）は、チップ・イネーブル（／ＣＥ）の立ち下がりに対するアドレスのホールド時間で、最小時間が規定される。チップ・イネーブル・アクセス時間（ｔCE）は、チップ・イネーブル（／ＣＥ）の立ち下がりから有効なデータが出力されるまでの時間で、最大時間が規定される。本実施の形態の強誘電体メモリＦＭＥＭでは、ｔCE＝１５０ｎｓである。チップ・ディスエイブル出力遅延（ｔHZ）は、チップ・イネーブル（／ＣＥ）の立ち上がりから有効データが保持される時間で、最小時間と最大時間が規定される。出力イネーブル・アクセス時間（ｔOE）は、出力イネーブル（／ＯＥ）の立ち下がりから有効なデータが出力されるまでの時間で、最大時間が規定される。出力ディスエイブル出力遅延（ｔOHZ)は、出力イネーブル（／ＯＥ）の立ち上がりから有効データが保持される時間で、最大時間が規定される。
【００４２】
図４に示されるように、ライトサイクルは、アドレス（Ａ０〜Ａ１４）が入力され、ライト・イネーブル（／ＷＥ）が立ち下がり、チップ・イネーブル（／ＣＥ）が立ち下がり、書き込みデータがデータ入出力（Ｉ／Ｏ０〜Ｉ／Ｏ７）に入力されると、チップ・イネーブル（／ＣＥ）の立ち上がりで入力データが強誘電体メモリＦＭＥＭに取り込まれる。
【００４３】
ライトサイクル時間（ｔWC）は、チップ・イネーブル（／ＣＥ）が立ち下がってから次にチップ・イネーブル（／ＣＥ）が立ち下がることができる時間で、最小時間が規定される。本実施の形態の強誘電体メモリＦＭＥＭでは、ｔWC＝２３５ｎｓである。ライト・イネーブル・セットアップ時間（ｔWS）は、チップ・イネーブル（／ＣＥ）の立ち下がりに対するライト・イネーブル（／ＷＥ）の立ち下がりのセットアップ時間で、最小時間が規定される。ライト・イネーブル・ホールド時間（ｔWH）は、チップ・イネーブル（／ＣＥ）の立ち下がりに対するライト・イネーブル（／ＷＥ）の立ち上がりのホールド時間で、最小時間が規定される。入力データセット時間（ｔDS）は、チップ・イネーブル（／ＣＥ）の立ち上がりに対する入力データのセットアップ時間で、最小時間が規定される。
【００４４】
《レイアウト》
図５は、本発明に係る強誘電体メモリのレイアウト図である。アドレス（Ａ３〜Ａ１４）、電源（Ｖｃｃ）、ライト・イネーブル（／ＷＥ）、出力イネーブル（／ＯＥ）のボンディングパッドはチップの上辺に配置されている。アドレス（Ａ０〜Ａ２）、データ入出力（ＩＯ／０〜ＩＯ／７）、接地（Ｖｓｓ）、チップ・イネーブル（／ＣＥ）のボンディングパッドはチップの下辺に配置されている。
【００４５】
メモリアレイＦＭＡＲＹは８つに分割されている。メモリアレイＭＡＲＹ０とメモリアレイＭＡＲＹ１の間に行デコーダＸ−Ｄｅｃ配置されている。メモリアレイＭＡＲＹ２とメモリアレイＭＡＲＹ３の間に行デコーダＸ−Ｄｅｃ配置されている。メモリアレイＭＡＲＹ４とメモリアレイＭＡＲＹ５の間に行デコーダＸ−Ｄｅｃ配置されている。メモリアレイＭＡＲＹ６とメモリアレイＭＡＲＹ７の間に行デコーダＸ−Ｄｅｃ配置されている。左側の４つのメモリアレイ（ＭＡＲＹ０、ＭＡＲＹ１、ＭＡＲＹ２、ＭＡＲＹ３）と右側の２つのメモリアレイ（ＭＡＲＹ４、ＭＡＲＹ５、ＭＡＲＹ６、ＭＡＲＹ７）との間には列デコーダＹ−Ｄｅｃが配置されている。
【００４６】
《メモリアレイ及び基本動作》
図６は、本発明に係る強誘電体メモリのメモリアレイの回路図である。メモリアレイＭＡＲＹは図４の各メモリアレイのうちの２つに分割された１つの一部に対応する。メモリアレイＭＡＲＹは、ワード線ＷＬと、ワード線ＷＬと平行に配置されるプレート線ＰＬと、ワード線ＷＬ及びプレート線ＰＬと交差するように配置されるビット線対（ＢＬ、／ＢＬ）と、ワード線ＷＬとプレート線ＰＬとビット線対（ＢＬ、／ＢＬ）との交差点に配置されるメモリセルＭＣとがマトリックス状に複数配置されて構成される。
【００４７】
メモリセルＭＣは、２つのトランジスタ（Ｑ１、Ｑ２）と２つの強誘電体コンデンサ（Ｃ１、Ｃ２）とで構成される。このようなメモリセルは、２Ｔ２Ｃ（２Transistor−２Capacitance)構造のメモリセルと呼ばれている。２Ｔ２Ｃ構造のメモリセルは、２つの強誘電体コンデンサに対して排他的なデータを保持することで、強誘電体コンデンサの劣化に対して強く、データの読み出しを安定にしている。
【００４８】
図７は、強誘電体メモリのメモリアレイの動作タイミング図である。以下に基本動作を説明する。
【００４９】
（１）基本書き込み動作
共通入出力線（ＩＯ、ＩＯＢ）に与えられた書き込みデータにより、列デコーダＹ−Ｄｅｃによって選択されたビット線ＢＬ、ビット線／ＢＬが排他論理に固定される。ビット線ＢＬが“Ｈｉｇｈ”レベル、ビット線／ＢＬが“Ｌｏｗ”レベルの場合について説明する。そして、行デコーダＸ−Ｄｅｃによって選択されたプレート線ＰＬが“Ｌｏｗ”レベルになる。
【００５０】
次に、行デコーダＸ−Ｄｅｃによって選択されたワード線ＷＬが“Ｈｉｇｈ”レベルになり、Ｎチャネル型ＭＯＳトランジスタＱ１、Ｑ２が導通状態になる。このとき、ビット線／ＢＬに接続される強誘電体コンデンサＣ２は、プレート線ＰＬとビット線／ＢＬとが“Ｌｏｗ”レベルになっているため分極反転を起こさず、現状のデータをそのまま保持する。しかし、ビット線ＢＬに接続される強誘電体コンデンサＣ１は、プレート線ＰＬが“Ｌｏｗ”レベルでビット線ＢＬが“Ｈｉｇｈ”レベルであるので、その方向で分極反転を起こす。従って、強誘電体コンデンサＣ１に対するデータの書き込みが行われる。
【００５１】
次に、プレート線ＰＬを“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移させる。この動作によって、プレート線ＰＬとビット線ＢＬとが“Ｈｉｇｈ”レベルになっているため強誘電体コンデンサＣ１は先程の分極状態を保持する。一方、強誘電体コンデンサＣ２は、プレート線ＰＬが“Ｈｉｇｈ”レベルでビット線／ＢＬが“Ｌｏｗ”レベルであるので、その方向で分極反転を起こす。この分極反転の方向は強誘電体コンデンサＣ１のそれとは反対方向となる。従って、強誘電体コンデンサＣ１のデータと排他論理のデータが強誘電体コンデンサＣ２に対して書き込まれる。このように、相反する方向に書き込むことのよって、読み出し時に比較的簡単にデータを判別することができる。
【００５２】
最後に、ワード線ＷＬを“Ｌｏｗ”レベルにして、Ｎチャネル型ＭＯＳトランジスタＱ１、Ｑ２を遮断状態にすることで書き込みシーケンスは終了する。
【００５３】
（２）基本読み出し動作
強誘電体コンデンサＣ１は、上（  Ｎチャネル型ＭＯＳトランジスタＱ１側）が“Ｈｉｇｈ”レベル、下（プレート線ＰＬ側）が“Ｌｏｗ”レベルで分極され、強誘電体コンデンサＣ２は、上（  Ｎチャネル型ＭＯＳトランジスタＱ２側）が“Ｌｏｗ”レベル、下（プレート線ＰＬ側）が“Ｈｉｇｈ”レベルで分極されている場合について説明する。
【００５４】
まず、ビット線ＢＬとビット線／ＢＬとがグランド電位（“Ｌｏｗ”レベル）にプリチャージされる。プリチャージ後、ビット線ＢＬとビット線／ＢＬとはハイインピーダンス状態にされる。
【００５５】
次に、行デコーダＸ−Ｄｅｃによって選択されたプレート線ＰＬを“Ｌｏｗ”レベルにした後、行デコーダＸ−Ｄｅｃによって選択されたワード線ＷＬを“Ｈｉｇｈ”レベルにし、Ｎチャネル型ＭＯＳトランジスタＱ１、Ｑ２を導通状態にする。これによって、強誘電体コンデンサＣ１、Ｃ２は両端子が“Ｌｏｗ”レベルになり、強誘電体コンデンサＣ１、Ｃ２は分極状態を保持する。
【００５６】
次に、プレート線ＰＬを“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移させる。この時、強誘電体コンデンサＣ１、Ｃ２から電荷が放出されるが、その放出される電荷量は、元々分極を起こしていた方向によって異なる。プレート線ＰＬ側が“Ｌｏｗ”レベルに分極された強誘電体コンデンサＣ１の電荷量は、プレート線ＰＬ側が“Ｈｉｇｈ”レベルに分極された強誘電体コンデンサＣ２の電荷量よりも多い。それぞれ放出された電荷はビット線ＢＬ、ビット線／ＢＬの電圧として現われる。この場合、強誘電体コンデンサＣ１の方が多くの電荷を放出するので、ビット線ＢＬの電圧がビット線／ＢＬの電圧よりも高くなる。
【００５７】
ビット線ＢＬ、ビット線／ＢＬに電圧が発生した時点でセンスアンプ制御信号ＳＡＣによって、センスアンプＳＡを動作させ、ビット線ＢＬの電圧とビット線／ＢＬの電圧との差を増幅する。従って、ビット線ＢＬは“Ｈｉｇｈ”レベルに、ビット線／ＢＬは“Ｌｏｗ”レベルになり、それぞれ共通入出力線ＩＯ、ＩＯＢに読み出される。
【００５８】
以上が読み出しシーケンスであるが、このままでは強誘電体コンデンサＣ１、Ｃ２に蓄えられたデータが破壊されたままになるので、データを書き込む必要がある。
【００５９】
これまでのシーケンスで、ビット線ＢＬは“Ｈｉｇｈ”レベルに、ビット線／ＢＬは“Ｌｏｗ”レベルに、プレート線ＰＬは“Ｌｏｗ”レベルに、Ｎチャネル型ＭＯＳトランジスタＱ１、Ｑ２が導通状態になっている。従って、この状態で、強誘電体コンデンサＣ１に再書き込みが行われている。
【００６０】
次に、プレート線ＰＬを“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移させる。これによって、強誘電体コンデンサＣ２のビット線／ＢＬ側は“Ｌｏｗ”レベルに、プレート線ＰＬ側が“Ｈｉｇｈ”レベルになり、再書き込みが行われる。この時、強誘電体コンデンサＣ１は、プレート線ＰＬ側及びビット線ＢＬ側が“Ｈｉｇｈ”レベルになり、先程の分極状態を保持する。
【００６１】
最後に、ワード線ＷＬを“Ｌｏｗ”レベルにして、  Ｎチャネル型ＭＯＳトランジスタＱ１、Ｑ２を遮断状態にすることで読み出しシーケンスは終了する。
【００６２】
《ライトプロテクトの設定／解除方法》
図８〜図１０は、本発明に係る強誘電体メモリのライトプロテクトの設定／解除方法の一実施の形態を示すシーケンス図である。
【００６３】
図８は、チップ全体のライトプロテクトのシーケンスを示している。所定のアドレス（＄１８２３、＄１８２０、＄１８２２、＄０４１８、＄０４１Ｂ、＄０４１９、＄０４０Ａ）への７サイクルのリードサイクルの実行で、ライトプロテクトの設定を行う。また、所定のアドレス（＄１８２３、＄１８２０、＄１８２２、＄０４１８、＄０４１Ｂ、＄０４１９、＄０４１Ａ）への７サイクルのリードサイクルの実行で、ライトプロテクトの解除を行う。設定と解除は７サイクル目のアドレスのみが異なる。
【００６４】
図９は、ブロックプロテクトの設定シーケンスを示している。所定のアドレス（＄１８２３、＄１８２０、＄１８２２、＄０４１８、＄０４１Ｂ、＄０４１９、＄０４１Ａ）への７サイクルのリードサイクルの実行後、８サイクル目の所定のアドレス（＄０４０Ｆ）へのライトサイクルの実行で、ライトプロテクトの設定を行う。８サイクル目のライトサイクルのデータ入出力（Ｉ／Ｏ０〜Ｉ／Ｏ７）の入力データによって、ライトプロテクト設定ブロックが設定される。
【００６５】
図１０は、ブロックプロテクトの再設定シーケンスを示している。所定のアドレス（＄１８２３、＄１８２０、＄１８２２、＄０４１８、＄０４１Ｂ、＄０４１９、＄０４１Ａ）への７サイクルのリードサイクルの実行後、８サイクル目の所定のアドレス（＄０４０Ｆ）へのリードサイクルの実行で、ライトプロテクトの再設定を行う。８サイクル目のリードサイクルよって、ライトプロテクト再設定ブロックが設定される。すなわち、先のライトプロテクト設定シーケンスによってメモリアレイＦＭＡＲＹに記憶されているブロックプロテクトデータがラッチに読み出されて、再設定される。
【００６６】
強誘電体メモリＦＭＥＭは、８つのブロックに分割されている。図１１は、ブロック番号と上位３ビットアドレス（Ａ１４、Ａ１３、Ａ１２）との関係及びブロック番号とデータ入出力Ｉ／Ｏの番号との関係を示している。８サイクル目のライトサイクルの８ビットのデータのそれぞれが８つのブロックのライトプロテクトの設定／解除に対応する。データ入出力Ｉ／Ｏ０〜Ｉ／Ｏ７がそれぞれブロック０〜ブロック７に対応する。“１”がライトプロテクトの設定を表わし、“０”がライトプロテクトの解除を表わす。
【００６７】
図１２は、本発明に係る強誘電体メモリのメモリアドレス空間を示している。ブロック０が下位アドレス側で、ブロック７が上位アドレス側である。各ブロックは４ＫＢの容量である。図１３は、ブロックプロテクトの設定シーケンスの８サイクル目にデータ入出力Ｉ／Ｏに入力されたデータの例を示す。Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ７が“１”になっている。これに対応して、図１２のメモリアドレス空間のブロック０、ブロック１、ブロック７がライトプロテクトされる。
【００６８】
図８〜図１０のライトプロテクトの設定／解除のシーケンスに必要なリードサイクル又はライトサイクルは、ＣＰＵが所定のプログラムを実行することによって行われる。前記プログラムは、システム立ち上げ用のブートプログラムの一部に入っている。図１４は、ブートプログラムが強誘電体メモリＦＭＥＭとは別のブートＲＯＭに格納される場合のシステムを示している。図１５は、ブートプログラムが強誘電体メモリＦＭＥＭ内に別のシステム（パーソナルコンピュータ等）で書き込まれた後、本システムに強誘電体メモリＦＭＥＭ挿入した場合のシステムを示している。
【００６９】
《ライトプロテクトの全体構成》
図１６は、本願発明に係るライトプロテクトのブロック図である。図１６に示されるように、強誘電体メモリＦＭＥＭの全体（全ビット）をライトプロテクトするのか、一部だけのブロックプロテクトなのか、プロテクト無しかを検出するコマンド検出回路ＣＤＣと、コマンド検出回路ＣＤＣの出力に従って動作状態を決める動作状態保持回路ＯＳＨＣと、プロテクトする領域を記憶しておくプロテクトアドレス保持回路ＰＡＨＣと、アクセスされたアドレスをデコードするアドレスデコーダＡＤＥＣと、アクセスされたアドレスがプロテクトされている領域にあるかどうかを判定するアドレス比較回路ＡＣＣと、アドレスがプロテクトされている領域でプロテクト状態にある場合に書き込みを禁止するライトプロテクト回路ＷＰＣからなる。
【００７０】
コマンド検出回路ＣＤＣはコマンドを検出した場合出力Ｓ１を出し、動作状態保持回路ＯＳＨＣの状態を変える。アドレス比較回路ＡＣＣはプロテクトアドレスの情報Ｓ３とアドレスデコーダＡＤＥＣの出力Ｓ４とを比較して、比較結果Ｓ５を出力する。ライトプロテクト回路ＷＰＣは動作状態保持回路ＯＳＨＣの出力Ｓ２に従い、比較結果Ｓ５が“Ｈｉｇｈ”レベルの場合書き込みを制御する。
【００７１】
《コマンド検出回路及び動作状態保持回路》
図１７は、コマンド検出回路ＣＤＣ及び動作状態保持回路ＯＳＨＣの詳細ブロック図である。図１７に示すように、コマンド検出回路ＣＤＣは入力アドレスをデコードするコマンドアドレスデコーダＣＤＥＣと、強誘電体メモリＦＭＥＭの外部仕様で決められた固定アドレス（＄１８２３、＄１８２０、＄１８２２、＄０４１８、＄０４１Ｂ、＄０４１９、＄０４１Ａ等）を保持する固定アドレス保持回路ＦＡＨＣと、コマンドアドレスデコーダＣＤＥＣの出力と固定アドレス保持回路の出力を比較するアドレス比較回路ＣＭＰと、コマンドアドレスの入力順番を検査するコマンドシーケンス検出回路ＣＳＤＣとで構成される。固定アドレスと入力アドレスを比較し一致した場合は、アドレス比較回路ＣＭＰは信号ＳＱ１、ＳＱ２、ＳＱ３、ＳＱ４、ＳＱ５、ＳＱ６、ＳＱ７Ｅ、ＳＱ７Ｄ、ＳＱ８のうちの１つを“Ｈｉｇｈ”レベルにする。信号ＳＱ１は、入力アドレスが＄１８２３の場合“Ｈｉｇｈ”レベルになる。信号ＳＱ２は入力アドレスが＄１８２０の場合“Ｈｉｇｈ”レベルになる。信号ＳＱ３は、入力アドレスが＄１８２２の場合“Ｈｉｇｈ”レベルになる。信号ＳＱ４は、入力アドレスが＄０４１８の場合“Ｈｉｇｈ”レベルになる。信号ＳＱ５は、入力アドレスが＄０４１Ｂの場合“Ｈｉｇｈ”レベルになる。信号ＳＱ６は、入力アドレスが＄０４１９の場合“Ｈｉｇｈ”レベルになる。信号ＳＱ７Ｅは、入力アドレスが＄０４１Ａの場合“Ｈｉｇｈ”レベルになる。信号ＳＱ７Ｄは、入力アドレスが＄０４０Ａの場合“Ｈｉｇｈ”レベルになる。信号ＳＱ８は、入力アドレスが＄０４０Ｆの場合“Ｈｉｇｈ”レベルになる。
【００７２】
これらの信号はコマンドシーケンス検出回路ＣＳＤＣの８段のシフトレジスタの入力信号となる。シフトレジスタＳＲ１の出力と信号ＳＲＱ２とが論理積をとられてシフトレジスタＳＲ２に入力される。シフトレジスタＳＲ２の出力と信号ＳＲＱ３とが論理積をとられてシフトレジスタＳＲ３に入力される。シフトレジスタＳＲ３の出力と信号ＳＲＱ４とが論理積をとられてシフトレジスタＳＲ４に入力される。シフトレジスタＳＲ４の出力と信号ＳＲＱ５とが論理積をとられてシフトレジスタＳＲ５に入力される。シフトレジスタＳＲ５の出力と信号ＳＲＱ６とが論理積をとられてシフトレジスタＳＲ６に入力される。シフトレジスタＳＲ６の出力と信号ＳＲ７Ｅとが論理積をとられてシフトレジスタＳＲ７Ｅに入力される。シフトレジスタＳＲ６の出力と信号ＳＲ７Ｄとが論理積をられてシフトレジスタＳＲ７Ｄに入力される。シフトレジスタＳＲ７Ｄの出力と信号ＳＲ８とが論理積をとられてシフトレジスタＳＲ８に入力される。これらのシフトレジスタによって入力されたアドレスのシークエンスがチェックされる。入力されたアドレスのシークエンスがすべて一致した場合そのシークエンスに従って、出力であるライトプロテクトイネーブル信号ＳＱＥ、ディスエーブル信号ＳＱＤ、ブロックプロテクト信号ＳＱＢを出力する。
【００７３】
動作状態保持回路ＯＳＨＣは２つのラッチＬ１、Ｌ２より構成され、ライトプロテクトイネーブル信号ＳＱＥ、ディスエーブル信号ＳＱＤ、ブロックプロテクト信号ＳＱＢによりラッチＬ１、Ｌ２の状態を変える。このラッチは次のコマンドが入力されるまで、ライトプロテクトの動作のモードを保持する。現在の動作モードはラッチＬ１の出力ＷＰＥとラッチＬ２の出力ＷＰＢとで表わされる。ＷＰＥが“Ｈｉｇｈ”レベルの場合は強誘電体メモリＦＭＥＭ全体がライトプロテクトされる状態を示す。ＷＰＢが“Ｈｉｇｈ”レベルの場合は強誘電体メモリＦＭＥＭの一部のブロックがライトプロテクトされうる状態を示す。電源投入時は図２０に示される電源検出回路ＶＤＣからの信号ＰＯＲによりラッチＬ１がセットされ、全ビットプロテクト状態にされ、書き込みを禁止した状態にされる。
【００７４】
《プロテクトアドレス保持回路及びライトプロテクト回路》
図１８は、プロテクトアドレス保持回路ＰＡＨＣ、アドレスデコーダＡＤＥＣ、アドレス比較回路ＡＣＣ、ライトプロテクト回路ＷＰＣ等の回路図である。図１８には、前記回路以外に、共通入出力線ＩＯ、ＩＯＢ、センスアンプＳＡ、メモリアレイＭＡＲＹ、行デコーダＸ−Ｄｅｃ、列デコーダＹ−Ｄｅｃ、メインアンプＭＡ、出力回路ＯＣ、入力回路ＩＣが示されている。強誘電体メモリＦＭＥＭの入出力データは８ビット構成であるので、共通入出力線ＩＯ、ＩＯＢ、メインアンプＭＡ、出力回路ＯＣ、入力回路ＩＣ等はそれぞれ８つある。また、メモリアレイＭＡＲＹも複数有り、各メモリアレイＭＡＲＹは、複数のビット線対を有し、それに対応してセンスアンプＳＡ及びカラムスイッチＹＳＷが接続される。しかし、図面が複雑になるのを避けるため、図１８では、１ビットのみを示している。
【００７５】
プロテクトアドレス保持回路ＰＡＨＣは、８つの不揮発性メモリ（強誘電体メモリ）と８つのラッチＰＡＬとからなっている。不揮発性メモリはチップ内部で特殊なアドレスを持っており、ブロックプロテクトのコマンドアドレスシークエンスで８サイクル目になると、信号ＳＱＢにより通常の行デコーダＹ−Ｄｅｃからこのアドレスへの切り替えが行われる。この８サイクル目がリードサイクルである場合（図１０のブロックプロテクトの再設定シーケンス）は、この特別な番地のメモリセルがアクセスされ、このメモリセルの情報が読み出され、共通入出力線ＩＯ、ＩＯＢを通して、ラッチ制御信号ＬＡＣのタイミングでラッチＰＡＬへ情報がコピーされる。
【００７６】
また、ブロックプロテクトのシークエンスで８サイクル目がライトサイクルの場合（図９のブロックプロテクトの設定シーケンスの場合）はデータ入出力端子（InputData)から通常のライトサイクルと同じように新規のデータがこの特別番地のメモリセルへ書き込まれる。また、このサイクル終了時にラッチ制御信号ＬＡＣにより同じデータがラッチＰＡＬにも書き込まれる。書き込まれる８ビットのデータは各ビットが８つの領域（ブロック）に対応しており、“１”（“Ｈｉｇｈ”レベル）の場合は対応するブロックがライトプロテクトされることを意味する。なお、電源投入後は、８つのラッチＰＡＬは“Ｈｉｇｈ”レベルにセットされ、全ブロックがライトプロテクトされる。従って、電源投入後は図１０に示すようなブロックプロテクトの再設定シーケンスが必要である。また、８つの不揮発性メモリ（強誘電体メモリ）は、半導体メーカから出荷される時は、“０”にクリアされている。
【００７７】
プロテクトアドレス保持回路ＰＡＨＣの８ビットの出力Ｓ３は、３ビットのアドレスＡ１２−Ａ１４をデコードするアドレスデコーダＡＤＥＣの出力Ｓ４とアドレス比較回路ＡＣＣにより比較され、一致したアドレスがある場合は１ビットの出力結果Ｓ５が“Ｈｉｇｈ”レベルになる。このアドレス比較回路ＡＣＣによる比較は、デコード済みのラッチＰＡＬの出力信号Ｓ３とアドレス（Ａ１２−Ａ１４）のデコード信号の比較であるため、高速に行うことができる。
【００７８】
ライトプロテクト回路ＷＰＣでは、内部書き込み信号ＷＥ０と動作状態保持回路ＯＳＨＣの出力Ｓ２（ＷＰＥ、ＷＰＢ）とコマンド検出回路ＣＤＣの出力Ｓ１（ＳＱＢ）より書き込みデータの入力を制御するスイッチ回路ＳＷ１のコントロール信号である書き込み許可信号ＷＥ１を生成する。書き込み許可信号ＷＥ１は“Ｈｉｇｈ”レベルの場合、スイッチ回路ＳＷ１は導通状態になり、入力回路ＩＣからの入力データが共通入出力線ＩＯ、ＩＯＢに入力される。
【００７９】
書き込み制御回路ＷＣは、チップ・イネーブル信号／ＣＥとライト・イネーブル信号／ＷＥに基づいて内部書き込み信号ＷＥ０を生成する。チップ・イネーブル信号／ＣＥとライト・イネーブル信号／ＷＥが共に“Ｌｏｗ”レベルで、かつ書き込み禁止の判定結果Ｆが出力されるタイミングより遅いタイミングで内部書き込み信号ＷＥ０が“Ｈｉｇｈ”レベルになるようにしている。ＷＰＢとアドレス比較回路の出力がＳ５とが“Ｈｉｇｈ”レベルでの場合、Ｆが“Ｈｉｇｈ”レベルになり、内部書き込み信号ＷＥ０はディスエーブルされる。また、ＷＰＥが“Ｈｉｇｈ”レベルでの場合も、内部書き込み信号ＷＥ０はディスエーブルされる。その結果、書き込み許可信号ＷＥ１は“Ｌｏｗ”レベルに保たれる。このため外部からの入力データ（InputData)はスイッチ回路ＳＷ１でカットされ、内部はリード動作と同じ状態を保つ。なお、スイッチ回路ＳＷ１の代わりにカラムスイッチＹＳＷを制御することによっても入力データ（InputData)はカットされる。すなわち、書き込み許可信号ＷＥ１をＷＥ１´に接続することによって、制御信号ＤＥＣを“Ｌｏｗ”レベルにし、入力データ（InputData)をメモリアレイに入力することを禁止することができる。このため、外部からは書き込みが禁止されているように働く。この方法によりメモリアレイをリード動作に保ちながら書き込みを禁止でき、リードによるデータの再書き込みでデータが保証される。
【００８０】
なお、ブロックプロテクトのシーケンスの８サイクル目がライトサイクルの場合は、ＳＱＢが“Ｈｉｇｈ”レベルになり、書き込み許可信号ＷＥ１が“Ｈｉｇｈ”レベルなる。また、  ＳＱＢが“Ｈｉｇｈ”レベルになると、プロテクトアドレス保持回路ＰＡＨＣの不揮発性メモリセルと共通入出力線ＩＯ、ＩＯＢとが接続され、書き込みができるようになる。
【００８１】
コマンド検出回路ＣＤＣと動作状態保持回路ＯＳＨＣとは、図５に示したレイアウト図のチップの上辺に側（メモリアレイＭＡＲＹ０、ＭＡＲＹ４の上）に配置される。また、プロテクトアドレス保持回路ＰＡＨＣ、アドレスデコーダＡＤＥＣ、アドレス比較回路ＡＣＣ及びライトプロテクト回路ＷＰＣは、図５に示したレイアウト図のチップの下辺に側（メモリアレイＭＡＲＹ３、ＭＡＲＹ８の下）に配置される。なお、プロテクトアドレス保持回路ＰＡＨＣの不揮発性メモリはメモリアレイ（ＭＡＲＹ０、ＭＡＲＹ１、ＭＡＲＹ２、ＭＡＲＹ３、ＭＡＲＹ４、ＭＡＲＹ５、ＭＡＲＹ６、ＭＡＲＹ７）内に配置される。これは、通常のメモリアレイと行デコーダＸ−Ｄｅｃ等が共通に使用できるからである。
【００８２】
また、プロテクトアドレス保持回路ＰＡＨＣのラッチＰＡＬとアドレス比較回路ＡＣＣとアドレスデコーダＡＤＥＣとがチップの下辺側に配置することで、ライトプロテクトのアドレス領域のアクセスか否かの判定が最小の遅延時間で行える。
【００８３】
さらに、チップの下側にはデータ入出力端子が配置されるため、メインアンプＭＡ及び出力回路ＯＣもチップの下側に配置する。従って、共通入出力線Ｉ０、ＩＯＢがチップの下辺に配置されるので、ラッチＰＡＬをチップの下辺に配置すると、チップの上辺に配置するより配線本数が削減できる。これは、チップの上辺にはアドレスの配線が多数配置されるため、共通入出力線Ｉ０、ＩＯＢをチップの上辺に引き出すとその分配線数が増大する。また、アドレス（Ａ０、Ａ１、Ａ２）の端子周辺では、メインアンプＭＡ及び出力回路ＯＣのような比較的大きな回路がないため、空きスペースができる。そこに、プロテクトアドレス保持回路ＰＡＨＣのラッチＰＡＬとアドレス比較回路ＡＣＣとアドレスデコーダＡＤＥＣとを配置することで、チップ面積の増大を最小限に抑えて、ライトプロテクト機能が付加できる。
【００８４】
図１９は、ブロックプロテクトが設定されたブロックへのライトサイクルが実行された場合の図１８に示される各信号の波形を示している。
【００８５】
チップ・イネーブル信号／ＣＥが“Ｌｏｗ”レベルになると、内部チップ・イネーブル信号ＣＥ０が“Ｈｉｇｈ”レベルになる。その結果、アドレス比較回路ＡＣＣの出力Ｓ５が有効になる（“Ｈｉｇｈ”レベルになる）。ブロックプロテクト状態であるので、ＷＰＢが“Ｈｉｇｈ”レベルに固定されている。従って、アドレス比較回路ＡＣＣの出力Ｓ５が“Ｈｉｇｈ”レベルになると、信号Ｆは“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。その結果、内部書き込み信号ＷＥ０が“Ｈｉｇｈ”レベルになっても、書き込み許可信号ＷＥ１は“Ｌｏｗ”レベルを保つ。なお、図１９の書き込み許可信号ＷＥ１、共通入出力線ＩＯ、ＩＯＢ及びビット線ＢＬ、ＢＫＢのタイミング波形の点線で示してある部分は、信号Ｆが“Ｌｏｗ”レベルであれば、このタイミングでそれぞれ信号が変化することを示している。
【００８６】
一方、行デコーダＸ−Ｄｅｃで選択されたワード線ＷＬ及びプレート線ＰＬが“Ｈｉｇｈ”レベルなり、メモリセルＭＣの内容がビット線ＢＬ、ＢＬＢに読み出される。センスアンプ制御信号ＳＡＣが“Ｈｉｇｈ”レベルになって、ビット線ＢＬ、ＢＬＢの信号がセンスアンプＳＡで増幅される。このとき、メモリセルＭＣ内容は破壊される。しかし、センスアンプＳＡによって、再書き込みが行われる。プレート線ＰＬが“Ｈｉｇｈ”レベルのとき、一方の強有電体コンデンサに再書き込みが行われ、プレート線ＰＬが“Ｌｏｗ”レベルのとき、他方の強有電体コンデンサに再書き込みが行われる。
【００８７】
書き込み許可信号ＷＥ１が“Ｌｏｗ”レベルであるので、入力データ（Input Data）は、スイッチＳＷ１で共通入出力線ＩＯ、ＩＯＢに入力されることを阻止される。従って、共通入出力線ＩＯ、ＩＯＢは、メモリアレイＭＡＲＹから読み出されたレベルを保持する。
【００８８】
チップ・イネーブル信号／ＣＥが“Ｈｉｇｈ”レベルになると、内部チップ・イネーブル信号ＣＥ０が“Ｌｏｗ”レベルになる。その結果、アドレス比較回路ＡＣＣの出力Ｓ５が無効になる（“Ｌｏｗ”レベルになる）。また、内部書き込み信号ＷＥ０も“Ｌｏｗ”レベルになる。従って、アドレス比較回路ＡＣＣの出力Ｓ５が“Ｌｏｗ”レベルになると、信号Ｆは“Ｌｏｗ”レベルになる。
【００８９】
《電源電圧検出回路》
図２０は、電源電圧検出回路の一実施の形態を示す図である。電源電圧検出回路ＶＤＣは、電圧検出回路ＶＤとパルス発生回路ＰＧとで構成される。図２１に示すように、電圧検出回路ＶＤは、電源電圧が所定の電圧（Threshold Voltage)より高い場合、信号ＰＤを“Ｈｉｇｈ”レベルにする。また、パルス発生回路ＰＧは、インバータ回路と遅延回路（Delay ）及び論理積回路とで構成され、信号ＰＤが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したとき、一定幅のパルスＰＯＲを発生する。すなわち、電源電圧検出回路ＶＤＣは、電源投入を検出する回路である。
【００９０】
《変形例》
図２２は、本発明に係る強誘電体メモリのライトプロテクト回路の変形例の回路図である。電源投入後ブロックライトプロテクトの再設定シーケンスを実行することなく、ブロックプロテクトデータがプロテクトアドレス保持回路ＰＡＨＣの不揮発性メモリからラッチＰＡＬに設定することができる回路である。すなわち、ブロックライトプロテクトの再設定シーケンスの８サイクル目のリードサイクルを電源投入後強誘電体メモリＦＭＥＭ内部で自動的に行うものである。
【００９１】
電源電圧検出回路ＶＤＣは、図２０と同一のものである。疑似内部チップイネーブル生成回路ＣＥＰＯＲＧは、電源投入を知らせるパルス信号ＰＯＲを受けて、内部チップイネーブル信号ＣＥＯを生成するたの信号ＣＥＰＯＲＢを生成する。図２３及び図２４に示すように、パルス信号ＰＯＲが“Ｈｉｇｈ”レベルになるとフリップフロップＦＦがセットされ、信号ＣＥＰＯＲＢが“Ｌｏｗ”レベルになる。２つの遅延回路（Delay)、インバータ回路及び論理和回路によって、信号ＣＥＰＯＲＢの“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する立ち下がりエッジ検出回路を形成して、所定の時間遅れたパルス信号ＥＯＣＢを生成する。パルス信号ＥＯＣＢが“Ｌｏｗ”レベルになると、フリップフロップＦＦをリセットされ、信号ＣＥＰＯＲＢが“Ｈｉｇｈ”レベルになる。チップ・イネーブル信号／ＣＥと電圧検出回路の出力ＰＤの反転信号とで論理和をとられ信号と、信号ＣＥＰＯＲＢとはＮＡＮＤ回路に入力され、内部チップイネーブル信号ＣＥ０を生成する。
【００９２】
信号ＣＥＰＯＲＢは、チップ制御回路（Chip Control）に入力され、疑似的にリードサイクルに必要な制御信号（Read Cycle Controls)を生成する。すなわち、図１８のプロテクトアドレス保持回路ＰＡＨＣの不揮発性メモリを読み出すのに必要なアドレス及び制御信号を発生する。また、信号ＣＥＲＯＲＢの反転信号は、図１７の信号ＳＱＢと論理和をとって信号ＳＱＢ´を生成する。信号ＳＱＢ´は図１８の信号ＳＱＢの代わりに使用される。
【００９３】
これによって、電源投入後ブロックライトプロテクトの再設定シーケンスを外部から実行することなく、ブロックライトプロテクトの再設定ができるので強誘電体メモリＦＭＥＭの使い勝ってがよくなる。
【００９４】
本実施の形態では、書き込みを禁止するのはライト・イネーブル信号／ＷＥを内部でディスエーブルにすることによって行い、メモリアレイＭＡＲＹが選択されてからワード線ＷＬを立ち上げ、ビット線ＢＬ、ＢＬＢの信号を増幅するまでは書き込み禁止のライトサイクルでもリードサイクルと同じように行う。このためワード線ＰＬの立ち上がり後に書き込み禁止ができるようになり、書き込み禁止領域のライトサイクルの高速性を失わず図４のタイミング規定でも書き込み禁止を実現できる。
【００９５】
本実施の形態では、プロテクトアドレス保持回路ＰＡＨＣを不揮発性メモリとラッチＰＡＬで構成した回路としている。新規にライトプロテクトするのブロックを設定する場合は同一ライトサイクルでデータを不揮発性メモリとラッチＰＡＬの両方に書き込む。これにより、アクセスされたアドレスが書き込み禁止領域にあるかどうかのチェックは不揮発性メモリの情報を読まず、ラッチＰＡＬの出力とプロテクトブロックに対応する上位アドレスのデコード結果を比較することで行い、全アドレスのデコードより速い時間で判定が可能となる。また不揮発性メモリをメモリアレイＭＡＲＹの一部に追加することで、プロテクトアドレスの新規設定を通常のライトサイクルと同じ方法で行うことができ、書き込み禁止領域の設定情報を不揮発にすることができる。
【００９６】
電源投入後は不揮発性メモリの情報をラッチＰＡＬに入れる必要が生じるが、本実施の形態ではブロックプロテクトのシーケンスの８サイクル目でアドレスを内部で切り替え、この不揮発性メモリセルの読み出しサイクルとすることで、電源投入後に自然にラッチＰＡＬに書き込み禁止領域のアドレス情報をセットすることができる。
【００９７】
これによって、汎用の単体ＳＲＡＭや疑似ＳＲＡＭと同様な高速書き込みができ、書き込み禁止領域の可変なＲＡＭ／ＲＯＭ一体のメモリが実現できる。
【００９８】
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはいうまでもない。例えば、メモリセルは、２Ｔ２Ｃ構造でなく、ダイナミックＲＡＭと同様な１T １C 構造のものであっても良い。１T １C 構造のメモリセルを使用した場合、汎用ＤＲＡＭと同様に大容量化が可能になる。ライトプロテクトするブロックの指定は、データ入出力Ｉ／Ｏから入力されるデータに１対１対応して指定したが、データ入出力Ｉ／Ｏから入力されるデータをデコードして対応させてもよい。この場合、分割ブロック数がデータ入出力Ｉ／Ｏの数より多くなっても指定が可能になる。特定のアドレスの組合せでリードサイクルを実施することで、プロテクトシーケンスを行ったが、従来技術１のＥＥＰＲＯＭのように特定のアドレスとデータの組合せを３回（３バイト）入力することによって、プロテクションモードに入り、特定のアドレスとデータの組合せを６回（６バイト）入力することによって、プロテクションモードが解除されるようにしてもよい。この場合、入力端子を１本増加させ、この端子が所定の状態の場合は、解除シーケンスの次に新規にブロックプロテクトを設定するか、ブロックプロテクトの再設定を行う。この場合、ＥＥＰＲＯＭとピン配置を合わせるとよい。
【００９９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１００】
すなわち、複数のブロック単位で書き込み禁止／許可の設定が可能になり、書き換え保護のかかったＲＯＭ部とＲＡＭ部とが自由に設定できる。また、書き込み禁止／許可の設定が複雑であるため、システムの暴走等による誤設定が防止できる。
【０１０１】
ワード線の立ち上がり後に書き込み禁止ができるようになり、書き込み禁止領域のライトサイクルの高速性を失わずに書き込み禁止を実現できる。
【０１０２】
アクセスされたアドレスが書き込み禁止領域にあるかどうかのチェックは不揮発性メモリの情報を読まず、ラッチの出力とプロテクトブロックに対応する上位アドレスのデコード結果を比較することで行い、全アドレスのデコードより速い時間で判定が可能となる。また不揮発性メモリをメモリアレイの一部に追加することで、プロテクトアドレスの新規設定を通常のライトサイクルと同じ方法で行うことができ、書き込み禁止領域の設定情報を不揮発にすることができる。
【０１０３】
電源投入後は不揮発性メモリの情報をラッチに入れる必要が生じるが、ブロックプロテクトの再設定シーケンスの一部をこの不揮発性メモリセルの読み出しサイクルとすることで、電源投入後に自然にラッチに書き込み禁止領域のアドレス情報をセットすることができる。
【０１０４】
汎用の単体ＳＲＡＭや疑似ＳＲＡＭと同様な高速書き込みができ、書き込み禁止領域の可変なＲＡＭ／ＲＯＭ一体のメモリが実現できる。
【図面の簡単な説明】
【図１】強誘電体メモリのブロック図である。
【図２】強誘電体メモリのピン配置図である。
【図３】強誘電体メモリのリードサイクルのタイミング図である。
【図４】強誘電体メモリのライトサイクルのタイミング図である。
【図５】強誘電体メモリのレイアウト図である。
【図６】強誘電体メモリのメモリアレイの回路図である。
【図７】強誘電体メモリのメモリアレイの動作タイミング図である。
【図８】強誘電体メモリのライトプロテクションの設定／解除方法の一部を示すシーケンス図である。
【図９】強誘電体メモリのブロックプロテクトの設定方法を示すシーケンス図である。
【図１０】強誘電体メモリのブロックプロテクトの再設定方法を示すシーケンス図である。
【図１１】強誘電体メモリの書き換え禁止領域の設定方法を示す図である。
【図１２】強誘電体メモリのメモリアドレス空間を示す図である。
【図１３】強誘電体メモリの図１２に対応する書き換え禁止の設定方法を示す図である。
【図１４】強誘電体メモリのライトプロテクトの設定／解除を行うためのプログラムが格納される場所を示す図である。
【図１５】強誘電体メモリのライトプロテクトの設定／解除を行うためのプログラムが格納される場所の他の例を示す図である。
【図１６】強誘電体メモリのライトプロテクト回路のブロック図である。
【図１７】強誘電体メモリのライトプロテクト回路の一部の回路図である。
【図１８】強誘電体メモリのライトプロテクト回路の他の一部の回路図である。
【図１９】強誘電体メモリのライトプロテクト回路のタイミング図である。
【図２０】強誘電体メモリの電源検出回路の回路図である。
【図２１】図２０の電源検出回路のタイミング波形を示す図である。
【図２２】強誘電体メモリのライトプロテクト回路の変形例の回路図である。
【図２３】図２２の疑似内部チップイネーブル発生回路の回路図である。
【図２４】図２２及び図２３の回路図のタイミング波形を示す図である。
【符号の説明】
ＦＭＥＭ  強誘電体メモリ
ＦＭＡＲＹ  メモリアレイ
ＲＤＥＣ  行デコーダ
ＣＤＥＣ  列デコーダ
ＩＯＬ  Ｉ／Ｏラッチ
ＲＡＬ  行アドレス・ラッチ
ＣＡＬ  列アドレス・ラッチ
ＣＬＢＰ  制御論理及びブロック・プロテクト回路
ＭＡＲＹ０  メモリアレイ
ＭＡＲＹ１  メモリアレイ
ＭＡＲＹ２  メモリアレイ
ＭＡＲＹ３  メモリアレイ
ＭＡＲＹ４  メモリアレイ
ＭＡＲＹ５  メモリアレイ
ＭＡＲＹ６  メモリアレイ
ＭＡＲＹ７  メモリアレイ
Ｘ−Ｄｅｃ  行デコーダ
Ｙ−Ｄｅｃ  列デコーダ
ＭＡＲＹ  メモリアレイ
ＷＬ  ワード線
ＰＬ  プレート線
（ＢＬ、／ＢＬ）  ビット線対
ＭＣ  メモリセル
Ｑ１  トランジスタ
Ｑ２  トランジスタ
Ｃ１  強誘電体コンデンサ
Ｃ２  強誘電体コンデンサ
ＳＡ  センスアンプ
ＳＡＣ  センスアンプ制御信号
ＩＯ  共通入出力線
ＩＯＢ  共通入出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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