(57)【特許請求の範囲】
【請求項１】
情報処理を行い制御中枢となるＣＰＵチップと、前記ＣＰＵチップと信号をやり取りして特定の処理を行うＩＰチップが実装基板に搭載され、前記ＣＰＵチップは、前記ＣＰＵチップに含まれるポート回路ならびに前記ポート回路に接続されたＭＣＰ端子配線及び前記ＭＣＰ端子配線に接続されたＭＣＰ端子を介して外部との間で信号のやり取りを行い、前記マイコンＣＰＵチップに含まれるＭＣＰポート回路ならびに前記ＭＣＰポート回路に接続されたインターフェース信号配線を介して前記ＩＰチップと信号のやり取りを行うＭＣＰの半導体装置において、
前記実装基板に設けられ、前記ＩＰチップの単体での解析時に、前記ＭＣＰ端子と前記インターフェース信号配線をボンディング接続するボンディングオプション用端子と、
前記ＩＰチップの単体での解析時に、外部から与えられる信号又は前記ＣＰＵチップの内部信号にしたがって前記ポート回路ならびに前記ＭＣＰポート回路の出力を禁止制御する制御回路と
を有することを特徴とする半導体装置。
【請求項２】
前記ボンディングオプション用端子は、前記インターフェース信号配線が専らボンディングされるボンディングスペースと、ボンディング配線が専らボンディングされるボンディングスペースとが設けらてダブルボンディングされてなり、前記ＭＣＰ端子は、前記ボンディング配線が専らボンディングされるボンディングスペースが設けられてなる
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイコンＣＰＵチップとＩＰ（インターラクチャル・プロパティ）チップが１つの実装基板に搭載されたＭＣＰ（マルチチップパッケージ）のＩＰチップを単体で外部から解析するようにした半導体装置に関する。
【０００２】
【従来の技術】
従来この種のＭＣＰにあっては、ＭＣＰのピン数＝（マイコンＣＰＵチップのピン数−ＩＰチップのピン数）という制約があり、外部からみるとＩＰチップはマイコンＣＰＵチップによりアクセスされていた。すなわち、ＭＣＰ又はＩＰチップには、ＩＰチップが外部との間で直接信号をやり取りできる端子は設けられておらず、ＩＰチップはマイコンＣＰＵチップを介することなく外部との間で直接信号を入出力することができなかった。
【０００３】
このため、ＭＣＰの量産時における歩留り低下時、又は市場不良時に、不良ＭＣＰ内のＩＰチップを解析する場合には、マイコンＣＰＵチップを介して信号がＩＰチップに供給されるため、マイコンＣＰＵチップを介さないで不良ＭＣＰ内のＩＰチップに信号が直接供給されてＩＰチップを単体で不良解析することができなかった。これにより、ＩＰチップを正確に不良解析することができず、ＩＰチップの不良原因究明に困難を極めていたとともに、解析に多大な時間を要していた。
【０００４】
【発明が解決しようとする課題】
以上説明したように、マイコンＣＰＵチップとこのマイコンＣＰＵチップによりアクセスされるＩＰチップが１つの実装基板に実装された従来のＭＣＰにおいて、ＩＰチップはマイコンＣＰＵチップを介することなく外部から直接アクセスすることができなかった。このため、ＩＰチップを単独で解析することができなくなり、ＩＰチップを正確に解析できず、ＩＰチップの不良解析が困難となり、多くの労力が費やされるという不具合を招いていた。
【０００５】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、ＭＣＰとしてマイコンＣＰＵチップとともに基板に実装されたＩＰチップを外部から独立して解析可能とし、不良解析の容易化を図った半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、情報処理を行い制御中枢となるＣＰＵチップと、前記ＣＰＵチップと信号をやり取りして特定の処理を行うＩＰチップが実装基板に搭載され、前記ＣＰＵチップは、前記ＣＰＵチップに含まれるポート回路ならびに前記ポート回路に接続されたＭＣＰ端子配線及び前記ＭＣＰ端子配線に接続されたＭＣＰ端子を介して外部との間で信号のやり取りを行い、前記マイコンＣＰＵチップに含まれるＭＣＰポート回路ならびに前記ＭＣＰポート回路に接続されたインターフェース信号配線を介して前記ＩＰチップと信号のやり取りを行うＭＣＰの半導体装置において、前記実装基板に設けられ、前記ＩＰチップの単体での解析時に、前記ＭＣＰ端子と前記インターフェース信号配線をボンディング接続するボンディングオプション用端子と、前記ＩＰチップの単体での解析時に、外部から与えられる信号又は前記ＣＰＵチップの内部信号にしたがって前記ポート回路ならびに前記ＭＣＰポート回路の出力を禁止制御する制御回路とを有することを特徴とする。
【０００７】
請求項２記載の発明は、請求項１記載の発明において、前記ボンディングオプション用端子は、前記インターフェース信号配線が専らボンディングされるボンディングスペースと、ボンディング配線が専らボンディングされるボンディングスペースとが設けられてダブルボンディングされてなり、前記ＭＣＰ端子は、前記ボンディング配線が専らボンディングされるボンディングスペースが設けられてなることを特徴とする。
【０００８】
【発明の実施の形態】
以下、図面を用いてこの発明の一実施形態を説明する。
【０００９】
図１は請求項１記載の発明の一実施形態に係るＭＣＰの半導体装置の構成を示す図である。
【００１０】
図１において、この実施形態の半導体装置は、多層配線可能な実装基板１の片面側に、情報処理を行い制御中枢となるマイコンＣＰＵチップ２と、マイコンＣＰＵチップ２と信号をやり取りして特定の処理を行うＩＰ（インターラクチャル・プロパティ）チップ３が搭載され、マイコンＣＰＵチップ２は、実装基板１に形成されたＭＣＰ端子配線４を介して外部との間で信号をやり取りするＭＣＰ端子５に接続され、マイコンＣＰＵチップ２とＩＰチップ３は実装基板１に形成されたインターフェース信号配線６を介して接続され、ＭＣＰ端子配線４とインターフェース信号配線６を選択的に接続するボンディングオプション用端子７を備えて構成される。
【００１１】
マイコンＣＰＵチップ２は、ＣＰＵ８、メモリ９、ランダムロジック回路１０、発振回路１１、ＭＣＰ端子５との間で信号をインターフェースするポート回路１２、ＩＰチップ３との間で信号をインターフェースするＭＣＰポート回路１３、外部又は内部の信号に基づいてポート回路１２及びＭＣＰポート回路１３の出力を禁止制御する制御回路１４を備えて構成される。ＩＰチップ３は、フラッシュメモリ等のＮＶメモリチップ、Ａ／Ｄコンバータ、ＤＳＰ（デジタル・シグナル・プロセッサ）等のうちから構成され、マイコンＣＰＵチップ２によりアクセスされる。
【００１２】
ボンディングオプション用端子７は、マイコンＣＰＵチップ２を介することなく外部から直接信号をＩＰチップ３に供給してＩＰチップ３を独立して不良解析する時にボンディング接続され、ＭＣＰ端子配線４とインターフェース信号配線６を接続する。なお、ＩＰチップ３の解析以外はボンディングオプション用端子７のボンディング配線は行われない。
【００１３】
制御回路１４は、例えば図２に示すようにロジック回路により構成され、ＩＰチップを独立して不良解析する時に、外部からリセット端子１５に供給されるリセット信号（ＲＥＳ）を受けて、ポート回路１２ならびにＭＣＰポート回路１３の出力を禁止する不良解析モード信号（ＨＳＭ）をポート回路１２ならびにＭＣＰポート回路１３に出力する。また、制御回路１４は、ランダムロジック回路１０から与えられるマイコンＣＰＵチップ２内部のストップ信号（ＳＴＯＰ）を受けた時にも同様の不良解析モード信号を出力する。これにより、外部からの信号を用いることなく内部の信号によりＭＣＰの装置を不良解析モードに設定することが可能となる。
【００１４】
ポート回路１２は、例えば図３に示すようにクロックバッファ１６とロジック回路により構成され、ＭＣＰポート回路１３は、例えば図４に示すようにクロックバッファ１６とロジック回路により構成され、ポート回路１２ならびにＭＣＰポート回路１３は不良解析モード信号を受けると、この信号をクロックとしてクロックバッファ１６の出力は禁止され、ポート回路１２ならびにＭＣＰポート回路１３の出力は禁止される。これにより、ＩＰチップ３の不良解析時には、マイコンＣＰＵチップ２からＭＣＰ端子５及びＩＰチップ３への出力は禁止される。
【００１５】
これにより、ＩＰチップ３の不良解析時には、マイコンＣＰＵチップ２が動作状態にあってもマイコンＣＰＵチップ２からＩＰチップ３に信号が供給されることはなく、ＭＣＰ端子５ならびににボンディングにより配線接続されたボンディングオプション用端子７を介して外部とＩＰチップ３との間で信号のやり取りが可能となる。したがって、ＩＰチップ３は、マイコンＣＰＵチップ２を介することなく外部から独立して不良解析することが可能となる。この結果、ＩＰチップ３の量産時の歩留り低下時、又は市場不良時に、不良ＭＣＰ内のマイコンＣＰＵチップ２を介さないＩＰチップ３の単体チップとしての不良解析が容易となり、解析時間の短縮化が実現可能となる。また、不良解析以外でのＩＰチップ３の評価にあっても、単一チップのパッケージアセンブリを必要とせずにＭＣＰのみで評価できるため、単一チップ用リードフレームが不要となり、ＭＣＰのパッケージの費用が削減できる。
【００１６】
なお、上記実施形態では、マイコンＣＰＵチップ２とＩＰチップ３を実装基板１の片面側に実装しているが、他の実装例として例えば図５に示すように、実装基板１の表面側にマイコンＣＰＵチップ２を実装し（同図（Ａ））、実装基板１の裏面側にＩＰチップ３を実装し（同図（Ｂ））、両チップを基板１の多層配線により接続して両面ＭＣＰとして実施することも可能である。
【００１７】
一方、上記両面ＭＣＰとして実装した場合に、図６に示すように実装基板１の裏面に設けられたボンディングオプション用端子７は、インターフェース信号配線６が専らボンディングされるボンディングスペース１７と、ボンディング配線１８が専らボンディングされるボンディングスペース１９とが設けられてダブルボンディングされ、ＭＣＰ端子５は、ボンディング配線１８が専らボンディングされるボンディングスペース２０が設けられている。このような構成により、それぞれの端子のボンディングを容易に行うことができる。
【００１８】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、ＭＣＰのマイコンＣＰＵチップを介することなくＩＰチップと外部との間で信号のやり取りを行えるようにしたので、ＩＰチップを独立して解析することが可能となり、解析の容易化、解析時間の短縮化を達成することができる。また、解析以外でのＩＰチップの評価においても、単一チップのパッケージアセンブリを必要とせずにＭＣＰのみで評価できるため、単一チップ用リードフレームが不要となり、ＭＣＰの費用を削減することができる。
【００１９】
請求項２記載の発明によれば、ＩＰチップを独立して解析する際にボンディングされる端子にそれぞれのボンディングスペースを設けるようにしたので、ダブルボンディングを容易に行うことが可能となる。
【図面の簡単な説明】
【図１】請求項１記載の発明の一実施形態に係る半導体装置の構成を示す図である。
【図２】図１に示す制御回路の構成を示す図である。
【図３】図１に示すポート回路の構成を示す図である。
【図４】図１に示すＭＣＰポート回路の構成を示す図である。
【図５】図１に示す装置における両面ＭＣＰの実装例を示す図である。
【図６】請求項２記載の発明の一実施形態に係る半導体装置における両面ＭＣＰの実装例を示す図である。
【符号の説明】
１  実装基板
２  マイコンＣＰＵチップ
３  ＩＰチップ
４  ＭＣＰ端子配線
５  ＭＣＰ端子
６  インターフェース信号配線
７  ボンディングオプション用端子
８  ＣＰＵ
９  メモリ
１０  ランダムロジック回路
１１  発振回路
１２  ポート回路
１３  ＭＣＰポート回路
１４  制御回路
１５  リセット端子
１６  クロックバッファ
１７，１９，２０  ボンディングスペース
１８  ボンディング配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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