(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の表面に形成された第２導電型の第２半導体層と、
前記第２半導体層の表面に形成された第１導電型のベース層と、
前記ベース層の表面から前記第２半導体層に達する深さに形成されたトレンチにゲート絶縁膜を介して埋め込まれて、それぞれ上面が直交する２軸方向の幅の異なる矩形パターンをなしてその短手方向に複数個配列されたゲート電極と、を有し、
前記トレンチが形成される領域において、前記第２半導体層の表面の全面に前記ベース層が形成されており、さらに、
前記ベース層の表面に前記各ゲート電極の長手方向両端部に対向するように形成された第２導電型のエミッタ層と、
前記エミッタ層とベース層にコンタクトする第１の主電極と、
前記第１半導体層の裏面に形成された第２の主電極と、
を有することを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記エミッタ層は、前記各ゲート電極の長手方向両端部においてそれぞれ３側面に対向する不純物拡散層として形成されている
ことを特徴とする請求項１記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記エミッタ層は、前記各ゲート電極の長手方向両端部に互いに独立に形成された不純物拡散層である
ことを特徴とする請求項２記載の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前記エミッタ層は、前記各ゲート電極の長手方向両端部に対向して複数のゲート電極にまたがって連続するように形成された不純物拡散層である
ことを特徴とする請求項２記載の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
前記ゲート電極は、長手方向にも複数個配列されており、
前記エミッタ層は、長手方向に隣接する２つのゲート電極の各端部に対向して且つ、隣接する２つのゲート電極の間は連続するように形成された不純物拡散層である
ことを特徴とする請求項２記載の絶縁ゲート型バイポーラトランジスタ。
【請求項６】
前記複数のゲート電極を、その長手方向中央部で相互に連結する、ゲート電極と同じ構造の連結部を有する
ことを特徴とする請求項２記載の絶縁ゲート型バイポーラトランジスタ。
【請求項７】
前記エミッタ層は、前記各ゲート電極の長手方向両端部に互いに独立に形成された不純物拡散層である
ことを特徴とする請求項６記載の絶縁ゲート型バイポーラトランジスタ。
【請求項８】
前記エミッタ層は、前記各ゲート電極の長手方向両端部に対向して複数のゲート電極にまたがって連続するように形成された不純物拡散層である
ことを特徴とする請求項６記載の絶縁ゲート型バイポーラトランジスタ。
【請求項９】
前記ゲート電極は、長手方向にも複数個配列されており、
前記エミッタ層は、長手方向に隣接する２つのゲート電極の各端部に対向して且つ、隣接する２つのゲート電極の間は連続するように形成された不純物拡散層である
ことを特徴とする請求項６記載の絶縁ゲート型バイポーラトランジスタ。
【請求項１０】
前記複数のゲート電極を、その長手方向両端部で相互に連結する、ゲート電極と同じ構造の連結部を有する
ことを特徴とする請求項１記載の絶縁ゲート型バイポーラトランジスタ。
【請求項１１】
前記エミッタ層は、前記各ゲート電極の長手方向両端部に対向して互いに独立に形成された不純物拡散層である
ことを特徴とする請求項１０記載の絶縁ゲート型バイポーラトランジスタ。
【請求項１２】
前記エミッタ層は、前記各ゲート電極の長手方向両端部に対向して前記連結部に沿って連続するように形成された不純物拡散層である
ことを特徴とする請求項１０記載の絶縁ゲート型バイポーラトランジスタ。
【請求項１３】
前記ゲート電極は、長手方向にも複数個配列されており、前記エミッタ層は、長手方向に隣接する２つのゲート電極の各端部に対向して且つ、隣接する２つのゲート電極の間は連続するように形成された不純物拡散層である
ことを特徴とする請求項１０記載の絶縁ゲート型バイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力用半導体装置に係り、特に絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor，以下ＩＧＢＴと記す）に関する。
【０００２】
【従来の技術】
従来より、ＩＧＢＴは、低損失の電力用半導体素子として知られている。なかでも、トレンチゲート型ＩＧＢＴは、古典的なプレーナゲート型ＩＧＢＴと比べて、次のような利点、即ちチップ内に微細化したユニットセルを多数配列することにより、低いチャネル抵抗が得られる、寄生ＪＦＥＴ（Junction Field Effect Transistor）が構造上形成されず、従ってピンチオフによる電圧降下がなく低オン電圧特性が得られる、といった利点を有することから注目されている。
【０００３】
図１５は、従来のトレンチゲート型ＩＧＢＴの平面図であり、図１６はそのＩ−Ｉ’断面図である。ｐ+型シリコン基板１上にｎ-型層２が形成され、このｎ-型層２の表面に深さ約４μｍのｐ型ベース層３が拡散形成され、更にベース層３の表面に深さ約０．５μｍのｎ+型エミッタ層４が選択的に拡散形成されている。
【０００４】
エミッタ層４とベース層３を貫通するように、幅約１μｍ、深さ６〜７μｍのトレンチ５が形成され、このトレンチ５内にゲート電極６が埋め込み形成されている。カソード電極（エミッタ電極）７は、ベース層３とエミッタ層４にコンタクトするように形成され、アノード電極（コレクタ電極）８は、Ｓｉ基板１裏面に形成される。
【０００５】
このトレンチゲート型ＩＧＢＴでは、複数本のゲート電極６に挟まれた領域表面部を各ユニットセルのカソード領域として、複数のユニットセルが配列形成されたことになる。図１５及び図１６の例では、ユニットセルの幅Ｄ１に占めるカソード領域幅Ｄ２が大きい。
【０００６】
この様な従来のＩＧＢＴでは、オン時の図１５のＹ−Ｙ'位置でのキャリア分布は、図１９の破線のようになり、キャリア密度がカソード（Ｋ）側表面付近でアノード（Ａ）側表面付近より低くなっている。このことが、ＩＧＢＴのオン電圧をサイリスタと同程度に低くする上での障害になっている。カソード側表面付近のキャリア密度を高めることができれば、ＩＧＢＴのより低オン電圧化を図ることができるはずである。
【０００７】
図１７及び図１８は、図１５及び図１６のＩＧＢＴに比べて、トレンチゲート幅を大きくすることで、ユニットセルの幅Ｄ１に占めるカソード領域幅Ｄ２を小さくした例を示している。この様な構造にすると、オン時にｐ+型基板（アノード）１からｎ-型層２に注入されてカソード側に流れるホール電流の通路が狭くなる結果、カソード側表面近傍にホールの蓄積が生じる。この結果、Ｙ−Ｙ’位置のキャリア分布は、図１９の実線のようになり、カソード領域表面付近でのキャリア密度が高くなる。更にこのホール密度の増加に伴い、電荷中性条件を満たすべく素子内にカソードからの電子注入が生じる。カソードからアノードへの電子電流は、ゲート電極６により制御されたチャネル領域を流れるため、カソード領域幅Ｄ２を狭くしたことによる抵抗増大はない。
【０００８】
以上のように、トレンチゲート幅、カソード領域の幅、更にはトレンチゲートの深さ等を最適化することにより、ＩＧＢＴのオン電圧をサイリスタと同程度にまで低くすることが可能である。このことは、既に本出願人が報告している（例えば、特許文献１或いは非特許文献１参照）。この様にして低オン電圧化を図ったＩＧＢＴを、本出願人は、ＩＥＧＴ（Carrier Injection Enhanced Gate Bipolar Transistor）と称している。
【０００９】
【特許文献１】
米国特許第５，３２９，１４２明細書
【非特許文献１】
IEDM Tecknical Digest 1993，p679-682
【００１０】
【発明が解決しようとする課題】
上述のように低オン電圧化のためにトレンチゲート幅を広くすると、幾つかの不都合が生じる。例えば幅約１０μｍのトレンチにポリシリコンゲート電極を埋め込むためには、約５μｍ厚のポリシリコン堆積が必要になる。従って、製造効率が低下する。しかも、大きな容積のトレンチにポリシリコンを埋め込むと、トレンチ領域に大きなストレスが加わる。これは、トレンチエッジの結晶欠陥を誘発させ、リーク電流等による信頼性低下、歩留まり低下をもたらす。
【００１１】
この発明は、製造効率を低下させることなく低オン電圧特性を得ることができる絶縁ゲート型バイポーラトランジスタを提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る絶縁ゲート型バイポーラトランジスタは、第１導電型の第１半導体層と、前記第１半導体層の表面に形成された第２導電型の第２半導体層と、前記第２半導体層の表面に形成された第１導電型のベース層と、前記ベース層の表面から前記第２半導体層に達する深さに形成されたトレンチにゲート絶縁膜を介して埋め込まれて、それぞれ上面が直交する２軸方向の幅の異なる矩形パターンをなしてその短手方向に複数個配列されたゲート電極と、を有し、前記トレンチが形成される領域において、前記第２半導体層の表面の全面に前記ベース層が形成されており、さらに、前記ベース層の表面に前記各ゲート電極の長手方向両端部に対向するように形成された第２導電型のエミッタ層と、前記エミッタ層とベース層にコンタクトする第１の主電極と、前記第１半導体層の裏面に形成された第２の主電極と、を有することを特徴とする。
【００１３】
この発明によると、トレンチに埋め込まれた絶縁ゲートの上面形状を矩形として、これを短手方向に複数個配列し、且つその長手方向両端部にエミッタ層を形成する。これにより、トレンチへのゲート電極埋め込みを容易にして、製造効率を低下させることなく、低オン電圧特性を得ることができる。
【００１４】
この発明において特に、エミッタ層は、各ゲート電極の長手方向両端部においてそれぞれ３側面に対向する不純物拡散層として形成されることが好ましい。これにより、ゲート電極とエミッタ層をゲート電極の短手方向に複数分割したことによるチャネル幅低下を抑えることができ、必要な電流容量のＩＧＢＴを得ることができる。
【００１５】
この発明において、エミッタ層は、（ａ）各ゲート電極の長手方向両端部に互いに独立に形成された不純物拡散層として、或いは（ｂ）各ゲート電極の長手方向両端部に対向して複数のゲート電極にまたがって連続する不純物拡散層として、或いはまた、（ｃ）ゲート電極が長手方向にも複数個配列されている場合には、長手方向に隣接する２つのゲート電極の各端部に対向して且つ、隣接する２つのゲート電極の間は連続する不純物拡散層として、形成することができる。
【００１６】
更にこの発明において、複数のゲート電極をその長手方向中央部で相互に連結する、ゲート電極と同じ構造の連結部を備えること、或いは長手方向両端部で相互に連結する、ゲート電極と同じ構造の連結部を備えることも有効である。
【００１７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、一実施の形態によるＩＧＢＴ１００ａの平面図であり、図２及び図３はそれぞれ図１のＩ−Ｉ’及びII−II’断面図である。ｐ+シリコン基板（アノードエミッタ層）１の表面に比抵抗５０Ω・ｃｍ以上のｎ-型層（ｎベース層）２が形成され、その表面に深さ約４μｍのｐベース層３が形成されている。ｐベース層３を貫通して、ｎベース層２に達する深さのトレンチ５が形成され、このトレンチ５にゲート絶縁膜１１を介してゲート電極６が埋め込み形成されている。以下では、このゲート電極６を絶縁トレンチゲート或いは単にトレンチゲートともいう。
【００１８】
図１に示すように、絶縁トレンチゲート６は、上面形状が細長い矩形パターンを有し、その短手方向（ｙ方向）に所定間隔で複数個配列される。トレンチゲート６は、その長手方向（ｘ方向）にも複数個、例えば図１に示すように少なくとも２列配置される。ｐベース層３の表面には、これらの各絶縁トレンチゲート６の長手方向両端部において、各端部の３側面Ｓ１，Ｓ２，Ｓ３に対向する状態で、深さ約０．５μｍのｎ+型エミッタ層（カソードエミッタ層）４が形成されている。
【００１９】
ｐベース層３とカソードエミッタ層４及びゲート電極６が形成された面は、絶縁膜１０で覆われる。そしてｘ方向のゲート配列の間で、絶縁膜１０にコンタクト開口が開けられて、ｘ方向に隣接する二つのカソードエミッタ層４とその間に露出するｐベース層３にコンタクトするように、エミッタ電極（カソード電極）７が形成される。カソード電極７は、ｙ方向に並ぶ複数のカソードエミッタ層４を共通接続するように、ｙ方向に連続するストライプ状に形成される。基板１の裏面には、コレクタ電極（アノード電極）８が形成される。
【００２０】
この実施の形態のＩＧＢＴ１００ａは以下のように形成される。先ず、図４に示すように、ｐ+シリコン基板１上に比抵抗５０Ω・ｃｍ以上のｎ-層２をエピタキシャル成長により約1００μｍ形成する。次に、ｎ-型層２の表面にボロンをイオン注入し、深さ４μｍ程度まで拡散させて、ｐベース層３を形成する。更にｐベース層３の表面に砒素を選択的にイオン注入して、深さ０．５μｍ程度まで拡散させ、２μｍ平方程度の複数のｎ+エミッタ層４を形成する。
【００２１】
次いで、図５に示すように、ｎ+エミッタ層４と１μｍ程度オーバーラップするように、上面形状が長方形で、短手方向幅約１μｍ、長手方向幅約１０μｍ、深さ約７μｍのトレンチ５を形成する。トレンチ５の内面には熱酸化によって０.１μｍ程度のゲート絶縁膜１１を形成する。そして、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコンを０．５μｍ程度堆積し、トレンチ５内を埋め込んだ後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりポリシリコンをエッチバックして表面を平坦化する。これにより、埋め込みゲート電極６が得られる。
【００２２】
この後、基板表面を絶縁膜１０で覆う。そして、絶縁膜１０にコンタクト開口を形成し、Ａｌの蒸着又はスパッタによりカソード電極７を形成する。Ｓｉ基板１裏面には、Ｖ−Ｎｉ−Ａｕ膜を蒸着して、アノード電極８を形成する。
【００２３】
ここまでの説明では省いたが、複数の絶縁トレンチゲート６は、共通接続してゲート電極ノード（Ｇ）に引き出すことが必要である。即ち、図１に模式的に示したように、複数の絶縁トレンチゲート６を接続するゲート配線１２が必要となる。このゲート配線１２は、カソード電極７と同じメタル層により、或いはこれと異なるメタル層によって形成することができる。
【００２４】
この実施の形態のＩＧＢＴ１００ａは、図２のｘ方向断面についてみると、従来例の図１８とほぼ同様である。即ち、トレンチゲート幅をカソード領域幅に比べて大きくしており、図１６と比べて、ユニットセル幅Ｄ１に占めるカソード領域幅Ｄ２が小さくなっている。これにより、従来技術で説明したように、オン時、カソード側表面近傍でのキャリア密度を高くすることができ、低いオン電圧を得ることができる。
【００２５】
この実施の形態の場合、図１５或いは図１７の従来例と異なり、トレンチゲート６及びカソードエミッタ層４がｙ方向に複数個に分割されるために、一見図１５或いは図１７のＩＧＢＴよりチャネル幅が小さくなるように見える。しかし、トレンチゲート６の両端部は、上述のようにカソードエミッタ層４にオーバーラップした状態に形成されるから、カソードエミッタ層４はトレンチゲート６の各端部の３側面Ｓ１，Ｓ２，Ｓ３に対向し、その下にチャネルが形成されることになる。例えば上述の数値例のように、トレンチゲート６のｙ方向幅を１μｍ、カソードエミッタ層４とのオーバーラップを１μｍとすれば、一つのトレンチゲート６の各端部に３μｍのチャネル幅が確保される。従って、トレンチゲート６の幅と配列ピッチを最適化すれば、従来とそれほど変わらないチャネル幅を得ることができる。言い換えれば、従来のＩＧＢＴとそれほど変わらない電流容量を得ることができる。
【００２６】
そしてこの実施の形態では、ｙ方向には、図１７及び図１８でのトレンチゲートを複数個に分割した形になっており、各トレンチ幅が小さい。従って、ゲート電極埋め込みのために、図１７及び図１８の例におけるような厚いポリシリコン膜の堆積を必要としない。これにより、堆積膜厚が厚くなることによる製造効率の低下が防止される。更に、一つのトレンチの容積が小さいから、トレンチにかかるストレスが小さくなり、信頼性及び歩留まりが向上する。またこの実施の形態では、カソードエミッタ層が、各トレンチゲートの両端に個々に分離されて形成されるから、トランジスタ動作に寄与しないＮＰＮＰサイリスタの面積が少なく、ラッチアップ耐量も大きい。
【００２７】
この実施の形態においては、絶縁トレンチゲートの上面矩形パターンを、短手１μｍ、長手１０μｍとしたが、その最適値は耐圧系により異なる。例えば１２００Ｖ系の素子では短手１μｍに対して長手１６μｍ程度が最適値となる。また、短手幅はトレンチ形成が可能で、良好なポリシリコン膜埋め込みができる条件で更に小さくすることができる。
以下に、他の実施の形態を幾つか説明する。以下の実施の形態では、実施の形態１と対応する部分に実施の形態１と同一符号を付して詳細な説明は省く。
【００２８】
［実施の形態２］
図６は、実施の形態２によるＩＧＢＴ１００ｂの平面図である。そのＩ−Ｉ’及びII−II’断面は、図２及び図３と同じになる。この実施の形態２は、実施の形態１とはカソードエミッタ層４の形状が異なる。すなわち、カソードエミッタ層４は、カソード電極７と同様に、ｙ方向に並ぶ複数の絶縁トレンチゲート６の間を連続する不純物拡散層として、絶縁トレンチゲート６の両端部に形成している。カソードエミッタ層４がトレンチゲートの各端部の３側面に対向することは、実施の形態１と同様である。
このような構造にすると、実施の形態１と同様の効果が得られる上、トレンチ５を形成する際、カソードエミッタ層４との位置合わせ精度が緩和されるため、製造マージンを大きくすることができる。
【００２９】
［実施の形態３］
図７は、実施の形態３によるＩＧＢＴ１００ｃの平面図であり、図８はそのＩ−Ｉ’断面図である。II−II’断面は、図３と同じになる。この実施の形態では、カソードエミッタ層４は、ｘ方向に隣接する二つの絶縁トレンチゲート６の間に連続する一つの不純物拡散層として形成されて、二つの絶縁トレンチゲート６で共有される。カソードエミッタ層４がトレンチゲートの各端部の３側面に対向することは、実施の形態１と同様である。カソード電極７のｐベース層３とのコンタクトは、ｙ方向に飛び飛びに形成されるカソードエミッタ層４の間になる。このような構造にすると、実施の形態１と同様の効果が得られる上、トレンチ５を形成する際、カソードエミッタ層４との位置合わせ精度が緩和されるため、製造マージンを大きくすることができる。
【００３０】
［実施の形態４］
図９は、実施の形態４のＩＧＢＴ１００ｄの平面図である。そのＩ−Ｉ’及びII−II’断面は、図２及び図３と同じになる。カソードエミッタ層４は、実施の形態１と同じである。この実施の形態では、ｙ方向に配列される複数の絶縁トレンチゲート６を、その長手方向中央部で相互に連結するための連結部２１を設けている。連結部２１は、絶縁トレンチゲート６と同じ構造を有し、同じ工程で作られて、複数のトレンチゲート６を接続する、図１に示したゲート配線１２の役割を果たす。ゲート配線の低抵抗化のためには、この連結部２１に重ねて、メタル配線を形成することも有効である。
この構造は、連結部２１を設ける点を除き、実施の形態１と同様であり、従って実施の形態１と同様の効果が得られる。
【００３１】
［実施の形態５］
図１０は、実施の形態５のＩＧＢＴ１００ｅの平面図である。そのＩ−Ｉ’及びII−II’断面は、図２及び図３と同じになる。カソードエミッタ層４は、実施の形態２の図６と同様に、ｙ方向の複数のトレンチゲート６にまたがって連続する拡散層として形成している。トレンチゲート６をその長手方向中央部で相互に連結するための連結部２１を設ける点は、図９と同じである。ゲート配線の低抵抗化のためには、この連結部２１に重ねて、メタル配線を形成することも有効である。
この構造は、連結部２１を設ける点を除き、実施の形態２と同様であり、従って実施の形態２と同様の効果が得られる。
【００３２】
［実施の形態６］
図１１は、実施の形態６のＩＧＢＴ１００ｆの平面図である。そのＩ−Ｉ’及びII−II’断面は、図８及び図３と同じになる。カソードエミッタ層４は、実施の形態３（図７及び図８）と同様に、ｘ方向に隣接する絶縁トレンチゲート６で共有される拡散層として形成されている。トレンチゲート６をその長手方向中央部で相互に連結するための連結部２１を設ける点は、図９と同じである。
この構造は、連結部２１を設ける点を除き、実施の形態３と同様であり、従って実施の形態３と同様の効果が得られる。
【００３３】
［実施の形態７］
図１２は、実施の形態７のＩＧＢＴ１００ｇの平面図である。そのＩ−Ｉ’及びII−II’断面は、図２及び図３と同じになる。この実施の形態は、図９の実施の形態を変形したもので、ｙ方向に配列される複数の絶縁トレンチゲート６を、その長手方向両端部で相互に連結するための連結部２１ａ，２１ｂを設けている。これらの連結部２１ａ，２１ｂが絶縁トレンチゲート６と同じ構造を有し、同じ工程で作られて、複数のトレンチゲート６を接続することは、図９〜図１１の実施の形態４と同じである。カソードエミッタ層４は、図１或いは図９と同様に、各トレンチゲート６の両端部に互いに独立に形成された不純物拡散層である。
【００３４】
この構造は、これまでの実施の形態と異なり、カソードエミッタ層４がトレンチゲートの端部の３側面に対向する状態とはならない。しかし、カソードエミッタ層４の連結部２１ａ，２１ｂの側面に対向する部分の下もチャネルとなるので、実施の形態１と同程度のチャネル幅を確保することができる。その他、実施の形態１と同様の効果が得られる。
【００３５】
［実施の形態８］
図１３は、実施の形態８のＩＧＢＴ１００ｈの平面図である。そのＩ−Ｉ’及びII−II’断面は、図２及び図３と同じになる。この実施の形態は、図１２の実施の形態と同様のトレンチゲート構造とし、カソードエミッタ層４は、図６或いは図１０と同様に、ｙ方向に複数のトレンチゲート６にまたがって連続する拡散層として、言い換えれば連結部２１ａ，２１ｂに沿って連続する拡散層として形成している。この実施の形態によると、トレンチゲート６の連結部２１ａ，２１ｂが全て実効的なゲート電極となり、その側面全体にチャネル領域が形成される。これにより、従来の１５或いは図１７と同じチャネル幅を確保することができ、十分な電流容量が得られる。また図６の実施の形態と同様に、大きな製造マージンが得られる。
【００３６】
［実施の形態９］
図１４は、実施の形態９のＩＧＢＴ１００ｉの平面図である。そのＩ−Ｉ’及びII−II’断面は、図８及び図３と同じになる。この実施の形態は、図１２の実施の形態と同様のトレンチゲート構造とし、カソードエミッタ層４は、図７或いは図１１と同様に、隣接する二つのトレンチゲート６で共有される不純物拡散層により形成している。図７の実施の形態と同様の理由で、大きな製造マージンが得られる。
【００３７】
【発明の効果】
以上述べたようにこの発明によれば、製造効率を低下させることなく低オン電圧特性を得ることができる絶縁ゲート型バイポーラトランジスタを提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＩＧＢＴ１００ａの平面図である。
【図２】図１のＩ−Ｉ’断面図である。
【図３】図１のII−II’断面図である。
【図４】同ＩＧＢＴのｐｎｐｎ構造を形成する工程を説明するための断面図である。
【図５】同ＩＧＢＴのトレンチゲートを形成する工程を説明するための断面図である。
【図６】他の実施の形態によるＩＧＢＴ１００ｂの平面図である。
【図７】他の実施の形態によるＩＧＢＴ１００ｃの平面図である。
【図８】図７のＩ−Ｉ’断面図である。
【図９】他の実施の形態によるＩＧＢＴ１００ｄの平面図である。
【図１０】他の実施の形態によるＩＧＢＴ１００ｅの平面図である。
【図１１】他の実施の形態によるＩＧＢＴ１００ｆの平面図である。
【図１２】他の実施の形態によるＩＧＢＴ１００ｇの平面図である。
【図１３】他の実施の形態によるＩＧＢＴ１００ｈの平面図である。
【図１４】他の実施の形態によるＩＧＢＴ１００ｉの平面図である。
【図１５】従来のＩＧＢＴの平面図である。
【図１６】図１５のＩ−Ｉ’断面図である。
【図１７】従来の改良型ＩＧＢＴの平面図である。
【図１８】図１７のＩ−Ｉ’断面図である。
【図１９】従来のＩＧＢＴのオン時のキャリア分布を示す図である。
【符号の説明】
１００ａ〜１００ｉ…ＩＧＢＴ、１…ｐ+型シリコン基板、２…ｎ-型層、３…ｐベース層、４…ｎ+エミッタ層（カソードエミッタ層）、５…トレンチ、６…ゲート電極、７…カソード電極、８…アノード電極、１０…絶縁膜、１１…ゲート電極、２１，２１ａ，２１ｂ…連結部。
【図１】
0003917058.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003917058.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
0003917058.tif 000012
【図１２】
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【図１３】
0003917058.tif 000014
【図１４】
0003917058.tif 000015
【図１５】
0003917058.tif 000016
【図１６】
0003917058.tif 000017
【図１７】
0003917058.tif 000018
【図１８】
0003917058.tif 000019
【図１９】
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