(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一主面側に形成されたタングステンを主構成材料とし、モリブデンを含有し、600℃以上の熱処理がされた金属配線と、
前記半導体基板の一主面側に形成された第一電極と、
前記第一電極に接する高誘電率または強誘電性の酸化物膜と、
前記酸化物膜に接する第二電極とで構成された容量素子と、
を備え、
前記金属配線への熱処理は、前記酸化物膜形成後に当該酸化物膜と共に600℃以上に熱処理されるものであって、
前記配線における前記モリブデンの含有量が0.05at.%以上18at.%以下である半導体装置。
【請求項２】
請求項１において、
前記金属配線の配線幅が0.2μｍ以下である半導体装置。
【請求項３】
請求項１において、
前記酸化物膜の主構成材料が酸化タンタル、チタン酸バリウムストロンチウム(BST)、チタン酸ジルコン酸鉛(PZT)からなる群から選ばれる材料である半導体装置。
【請求項４】
シリコン基板と、
前記シリコン基板の一主面側に形成されたタングステンを主構成材料とし、モリブデンを0.05at.%以上18at.%以下含有する配線幅が0.2μｍ以下であって、600℃以上の熱処理がされた金属配線と、
前記シリコン基板の一主面側に形成された第一電極と、
前記第一電極に接する酸化物膜であって酸化タンタル、チタン酸バリウムストロンチウム(BST）、チタン酸ジルコン酸鉛(PZT)からなる群から選ばれる酸化物膜と、
前記酸化物膜に接する第二電極とで構成された容量素子と、
を備え、
前記金属配線への熱処理は、前記酸化物膜形成後に当該酸化物膜と共に600℃以上に熱処理されることを特徴とする半導体装置。
【請求項５】
金属配線層の形成されたシリコン基板の一主面側に、第一電極と、
前記第一電極に接触する高誘電率あるいは強誘電性の酸化物膜と、前記酸化物膜に接触する第二電極が、この順序で形成されている容量素子を備えたメモリLSIと、ゲート酸化膜とゲート電極が形成されているMOSトランジスタを備えたロジックLSIが搭載された半導体装置において、
前記酸化物膜の主構成材料が酸化タンタル、チタン酸バリウムストロンチウム(BST)、チタン酸ジルコン酸鉛(PZT)からなる群から選ばれる材料であり、前記金属配線層の配線幅が0.2μｍ以下であり、前記金属配線層の主構成材料がタングステンであり、前記金属配線層がモリブデンを0.05at.%以上18at.%以下含有し前記酸化物膜形成後に当該酸化物膜と共に600℃以上に熱処理されたことを特徴とする半導体装置。
【請求項６】
シリコン基板を供給する工程と、
前記シリコン基板の一主面側にタングステンを主構成材料とし、モリブデンを0.05at.%以上18at.%以下含有する配線幅が0.2μｍ以下である金属配線を形成する工程と、
その後、前記シリコン基板の一主面側に第一電極を形成する工程と、
その後、前記第一電極に接するように酸化物膜であって酸化タンタル、チタン酸バリウムストロンチウム(BST）、チタン酸ジルコン酸鉛(PZT)からなる群から選ばれる酸化物膜を形成し、しかる後に前記酸化物を７００℃以上の温度で加熱する工程と、
前記加熱する工程が終了した後、前記酸化物膜に接する第二電極を形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化にともない、情報蓄積用容量素子の面積が減少し、容量の絶対値も減少する傾向にある。容量Ｃは、例えば平行平板電極構造の場合は、
Ｃ＝ε・Ｓ／ｄ
で決定される。ここで、εは誘電体の誘電率、Ｓは電極の面積、ｄは誘電体の膜厚（電極間の距離）である。情報蓄積用容量素子に使用される電極の面積Ｓを増大することなく、容量を確保するためには、誘電率εの高い誘電体を使用するか、誘電体の膜厚ｄを薄くすることが必要である。現在、酸化膜厚は10nm程度まで薄膜化されており、64Mビット以上の高集積メモリにおいては、容量絶縁膜の薄膜化は限界に達しつつあるため、より誘電率εの高い容量絶縁膜材料の開発が進められ、酸化タンタルやチタン酸バリウムストロンチウム（BaxSryTisOt：BST）等の使用が検討されている。ここでは、酸化タンタルやチタン酸バリウムストロンチウムのように、比誘電率が5以上の場合に、高誘電率と呼ぶ。また、不揮発性メモリとしてはチタン酸ジルコン酸鉛(PbxZryTisOt：PZT)等の強誘電体の使用が検討されている。
【０００３】
そして、酸化タンタル、BST、PZT等の酸化物は、熱処理を受けないと良好な特性を発揮しないことが知られており、酸化物膜形成後に約600℃以上の熱処理、より好ましくは約700℃以上の熱処理が必要となる。このため、熱処理を受ける金属配線には、融点の高い金属として、例えば特開平10−116905号公報に記載されているようなタングステンが用いられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来技術を256ＭビットのDRAMやシステムＬＳＩ（メモリLSIとロジックLSIをひとつのチップに混載した半導体装置）の半導体装置に採用したところ、タングステン配線の断線、半導体装置の信頼性低下、歩留まり低下等の問題が生じる場合があった。
【０００５】
本願発明は上記問題のうち、少なくとも１つを解決するためになされたものである。
【０００６】
【課題を解決するための手段】
発明者らは、上記課題を解決するため鋭意研究を行った。そして、本願発明の課題の一つであるタングステン配線の断線が結晶粒界近傍のタングステン原子が拡散することによって進行することを見出し、さらに、そのタングステン配線における原子の粒界拡散を抑制するためには、タングステン配線のタングステン結晶の原子間隔を狭くする元素（添加元素）をタングステン配線に含有させることが有効であることを見出した。
【０００７】
本願発明の課題は例えば、シリコン基板に代表される半導体基板と、前記半導体基板の一主面側に形成されたタングステンを主構成材料（主構成材料とは、金属配線層に最も多く含まれる材料を意味する）とし、モリブデンを含有する金属配線（金属配線層）と、前記半導体基板の一主面側に形成された第一電極(容量下部電極)と、前記第一電極に接する高誘電率（比誘電率が5以上）または強誘電性の酸化物膜と、前記酸化物膜に接する第二電極(容量上部電極)とで構成された容量素子と、を備えた半導体装置により解決される。  酸化タンタル、チタン酸バリウムストロンチウム(BST）、チタン酸ジルコン酸鉛(PZT)等の代表される高誘電率または強誘電性の酸化物膜は成膜後に熱処理（６００℃以上、望ましくは７００℃以上）を行う必要ある。そして、従来のタングステン配線はこの熱処理により断線することが解った。
【０００８】
そこで、上記構成の半導体装置ではタングステンを主構成材料とし、モリブデンを含有する金属配線を用いることにより、配線の断線防止を図った。
なお、モリブデンの含有量は0.05at%以上18at%以下であれば効果があり、0.1at%以上15at%以下であればより好ましい。
【０００９】
また、配線の断線は配線幅が0.2μｍ以下で特に顕著となるため上記の構成は、配線幅0.2μｍ以下の半導体装置に対して必然性の高い構成である。すなわち、上記の構成は、メモリLSIとMOSトランジスタを備えたロジックLSIとが搭載された半導体装置において必然性の高い構成である。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図に示した実施例により詳細に説明する。
まず、本発明に係る半導体装置の第一の実施例であるDRAM(Dynamic Random Access Memory)メモリセルの断面構造を図１に示す。これは、図２に示した平面レイアウトの一例において、A-BあるいはC-Dで切断した断面図である。本実施例の半導体装置は、図１に示すように、半導体であるシリコン基板１の主面のアクティブ領域に形成されたＭＯＳ（Metal Oxide Semiconductor）型のトランジスタ２と、その上部に配置された情報蓄積用容量素子（容量素子ともいう）３とを備えている。絶縁膜１２は、素子間分離のための膜である。
【００１１】
メモリセルのＭＯＳトランジスタ２は、ゲ−ト電極５、ゲ−ト絶縁膜６および拡散層７で構成されている。ゲ−ト絶縁膜６は、例えばシリコン酸化膜、窒化珪素膜あるいは強誘電体膜あるいはこれらの積層構造からなる。また、ゲ−ト電極５は、例えば多結晶シリコン膜や金属薄膜、あるいは金属シリサイド膜あるいはこれらの積層構造からなる。前記ゲ−ト電極５の上部および側壁には例えばシリコン酸化膜からなる絶縁膜９が形成されている。メモリセル選択用ＭＯＳトランジスタの一方の拡散層７には、プラグ１０を介してビット線１１が接続されている。ＭＯＳトランジスタの上部全面には、例えばBPSG〔Boron-doped  Phospho Silicate Glass〕膜やSOG（Spin On Glass）膜、あるいは化学気相蒸着法やスパッタ法で形成したシリコン酸化膜や窒化膜等からなる絶縁膜１２が形成されている。
【００１２】
ＭＯＳトランジスタを覆う絶縁膜１２の上部には情報蓄積用容量素子３が形成されている。情報蓄積用容量素子３は、メモリセル選択用ＭＯＳトランジスタの他方の拡散層８に、例えば多結晶シリコンからなるプラグ１３を介して接続されている。情報蓄積用容量素子３は、下層から順に、導電性のバリア膜１４、容量下部電極１５、高誘電率あるいは強誘電性を有する酸化物膜１６、容量上部電極１７を積層した構造で構成されている。この情報蓄積用容量素子３は絶縁膜１８で覆われている。
【００１３】
本実施例の半導体装置は酸化物膜１６として主構成材料として酸化タンタル、BST、PZT等の酸化物を使用している。また、ビット線１１にタングステンを使用しており、その配線の最少幅は0.2μｍとなっている。
【００１４】
ビット線１１に融点の高いタングステンを用いるのは、酸化物膜１６の特性を高めるために行う600〜700℃以上の熱処理でもビット線を溶融させないためである。
また、本実施例では、上記の熱処理においてもビット線が断線しないように、添加元素としてモリブデンを含有させる。
【００１５】
以下、本実施例の効果について説明する。
酸化物膜１６の主構成材料である酸化タンタル、BST、PZT等の酸化物は、熱処理を受けないと良好な特性を発揮しないため、酸化物膜形成後に、約600〜700℃以上の熱処理を受ける。そこで、ビット線１１は約600〜700℃以上の高温にさらされても断線しないように、融点の高いタングステン等を用いるのが好ましい。しかし、タングステンを用いても、ビット線の線幅が0.2μｍ以下の場合には、断線してしまう場合があることが実験的に明らかになった。発明者らは、ビット線１１の断線は、タングステン原子の結晶粒界における拡散が熱により活性化されることによって引き起こされることを見出した。そこで、発明者らは、タングステンからなるビット線に、添加元素としてモリブデンを含有させることによって粒界拡散を抑制でき、結果として断線を防止できることを見出した。この効果を詳しく説明するために、分子動力学シミュレーションにより、結晶粒界におけるタングステン原子の拡散係数を計算した結果を以下に示す。分子動力学シミュレーションとは、例えばジャーナルオブアプライドフィジックス(Journal of Applied Physics)の第５４巻(１９８３年発行)の４８６４ページから４８７８ページまでに記述されているように、原子間ポテンシャルを通して各原子に働く力を計算し、この力を基にニュートンの運動方程式を解くことによって各時刻における各原子の位置を算出する方法である。分子動力学シミュレーションにより拡散係数を計算する方法については、例えばフィジカルレビューＢ(Physical Review B)の第２９巻(１９８４年発行)の５３６３ページから５３７１ページまでに記述されている。ここでは、温度を1000 Kに設定して結晶粒界におけるタングステン原子の拡散係数を計算した例を用いて説明する。なお、ここで説明する効果は、温度条件等のシミュレーション条件を変えても同様に説明することができる。
【００１６】
本実施例では、上記の分子動力学法に電荷移動を取り入れて異種元素間の相互作用を計算することにより、以下の効果を明らかにすることができた。粒界拡散係数のモリブデン濃度依存性を解析した結果を図３、４に示す。図３、４は、それぞれ低濃度領域、高濃度領域に対する濃度依存性である。図３からわかるように、添加濃度が0.05at%以上になると拡散を抑制する効果が顕著となる。約0.1at.%以上になるとこの効果は飽和し、ほぼ最大の効果が得られるので、好ましくは、約0.1at.%以上の添加濃度が良い。また、図４からわかるように、添加濃度が約15at%以上になると拡散を抑制する効果は弱くなりはじめる。添加濃度が約18at%以上になるとさらに拡散を抑制する効果は弱くなる。これは、添加元素があまり多くなると、主構成材料であるタングステンの結晶構造が乱されるので、拡散が活発になるためである。
【００１７】
次に、本発明の半導体装置に係る第二の実施例であるDRAMメモリセルの断面構造を図５に示す。これも、図２に示した平面レイアウトの一例において、A-BあるいはC-Dで切断した断面図である。本実施例と第一の実施例との違いは、ビット線１１の下部に例えば窒化タングステンや窒化チタンからなる導電性膜１９が形成されている点である。プラグ１０が多結晶シリコンを主構成元素とする場合には、シリコン元素がプラグ１０からビット線１１に入り込んでデバイスの特性を劣化させる恐れがあるため、導電性膜１９はこれを防ぐためのバリアとなっている。また、導電性膜１９とプラグ１０の間にはさらに一層以上の別の膜が存在していてもよい。
【００１８】
続いて、本発明における第三の実施例であるDRAMメモリセルの断面構造を図６に示す  。これも、図２に示した平面レイアウトの一例において、A-BあるいはC-Dで切断した断面図である。第三の実施例の第一の実施例との違いは、ビット線１１がより断線しにくくなるように、ビット線１１の下面および側面に導電性膜２０が形成されている点である。図には示さないが、第二の実施例で示したようなバリア用の導電性膜が導電性膜２０の下に形成されていてもよい。また、さらに断線を起こしにくくするために、ビット線１１の上面にオーバーレーヤー膜があってもよい。
【００１９】
本発明における第四の実施例であるDRAMメモリセルの断面構造を図７に示す。これも、図２に示した平面レイアウトの一例において、A-BあるいはC-Dで切断した断面図である。第四の実施例の第一の実施例との違いは、プラグがプラグ１０aとプラグ１０bのように分かれている点である。シリコン基板１に接触するプラグ１０aは、基板との相性がよい多結晶シリコンやシリサイドで形成することが好ましく、プラグ１０bは、抵抗の低い金属で形成することが好ましい。この場合、シリコン原子がプラグ１０aからプラグ１０bに入り込まないように、これらの間には導電性膜２１が形成されていていることが好ましい。図７では、導電性膜２１はプラグ１０aの側面にも形成されているが、側面には存在しなくてもよい。また、プラグはさらに多くの部分に分かれていてもよい。
【００２０】
本発明における第五の実施例であるDRAMメモリセルの断面構造を図８に示す。これも、図２に示した平面レイアウトの一例において、A-BあるいはC-Dで切断した断面図である。第五の実施例の第四の実施例との違いは、ビット線１１とプラグ１０bが同一材料から形成されており、これらの下面と側面に導電性膜２２が形成されている点である。これによって断線がより起こりにくい構造となっている。
【００２１】
本発明における第六の実施例である半導体装置の断面構造を図９に示す。第六の実施例の前記の実施例との違いは、DRAMに付け加わってロジックLSI１００が搭載されている点である。これは、ゲート電極１０５とゲート絶縁膜１０６を備えたMOSトランジスタ１０２と、プラグ１１０、配線１１１、配線１１２を備えている。配線は、バリア膜１１３のような隣接膜を伴っていてもよい。半導体装置全体を小型化するためには、配線の幅は狭いほうがよい。しかし、配線幅が狭くなると熱処理での断線が懸念されるので、断線を防止するために、配線１１１、配線１１２等の少なくとも一部分には、タングステンにモリブデンを添加した材料を用いるとよい。
【００２２】
また、以上の実施例において、ゲート電極やプラグも600〜700℃以上の熱処理を受けることになるので、これらも断線を起こす場合がある。そこで、タングステンにモリブデンを添加した材料を、ゲート電極を構成する材料や、プラグを構成する材料として用いることにより、これらの断線も防止できる。
【００２３】
以上の実施例において、モリブデンを含有したタングステン膜は、例えば２元スパッタ法を用いて成膜してもよいし、モリブデンを含有したタングステンターゲットを用いて１元スパッタ法で成膜してもよい。また、混合ガスを用いた化学気相蒸着法で成膜してもよい。また、図１０に例示したように、モリブデンを主構成材料とする導電性膜２３をビット線１１の上に形成した後に熱処理を施すことによって、ビット線１１にモリブデンを添加させてもよい。また、モリブデンを主構成材料とする導電性膜を、ビット線１１の下地層、あるいはビット線１１の中間層として形成し、この後熱処理を施すことによって、ビット線１１にモリブデンを添加させてもよい。
【００２４】
【発明の効果】
本発明によれば、信頼性の高い半導体装置を提供できる。また、歩留りの高い半導体装置を提供できる。また、断線を起こしにくい配線構造を有する半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明における第一の実施例である半導体装置の主要部の断面図である。
【図２】半導体装置の平面レイアウトの一例を示す図である。
【図３】タングステンの粒界拡散係数に対するモリブデン添加濃度の依存性を低濃度領域について示した図である。
【図４】タングステンの粒界拡散係数に対するモリブデン添加濃度の依存性を高濃度領域について示した図である。
【図５】本発明における第二の実施例である半導体装置の主要部の断面図である。
【図６】本発明における第三の実施例である半導体装置の主要部の断面図である。
【図７】本発明における第四の実施例である半導体装置の主要部の断面図である。
【図８】本発明における第五の実施例である半導体装置の主要部の断面図である。
【図９】本発明における第六の実施例である半導体装置の主要部の断面図である。
【図１０】モリブデンの添加方法の一例を説明するための図である。
【符号の説明】
１…シリコン基板、２…トランジスタ、３…情報蓄積用容量素子、４…素子分離膜、５、１０５…ゲート電極、６、１０６…ゲート絶縁膜、７、８…拡散層、９…絶縁膜、１０、１０a、１０b…プラグ、１１…ビット線、１２…絶縁膜、１３、１１０…プラグ、１４…導電性膜、１５…容量下部電極、１６…容量絶縁膜、１７…容量上部電極、１８…絶縁膜、１９、２０、２１、２２、２３…導電性膜、１００…ロジックLSI、１０２…MOSトランジスタ、１１１、１１２…配線、１１３…バリア膜。
【図１】
0004011813.tif 000002
【図２】
0004011813.tif 000003
【図３】
0004011813.tif 000004
【図４】
0004011813.tif 000005
【図５】
0004011813.tif 000006
【図６】
0004011813.tif 000007
【図７】
0004011813.tif 000008
【図８】
0004011813.tif 000009
【図９】
0004011813.tif 000010
【図１０】
0004011813.tif 000011