(57)【特許請求の範囲】
【請求項１】
バーストモード動作の機能を有する同期型SRAMにおいて、
メモリセルのデータを感知して増幅する感知増幅部と、
スイッチ制御信号に応じて前記感知増幅部からのバースト長に対応する出力信号を一括してセッティングして保存する出力データパス/データ貯蔵部と、
内部クロックに応じて前記出力データパス/データ貯蔵部からの前記出力信号をバッファリングし、外部に出力する出力バッファ部と、
前記内部クロックに応じて外部から入力される入力信号をバッファリングする入力バッファ部と、
前記スイッチ制御信号に応じて前記入力バッファ部においてバッファリングされたバースト長に対応する前記入力信号を一括してセッティングして保存する入力データパス/データ貯蔵部と、
前記入力データパス/データ貯蔵部からの出力信号をメモリセルに書込む書込駆動部と、
アドレスビットと第1及び第2制御信号に応じて前記スイッチ制御信号を発生するパススイッチ制御部と、を備え、
前記出力データパス/データ貯蔵部は、
前記感知増幅部からの前記出力信号を保持する読出データレジスタブロックと、
複数の出力データパスラインと、
前記スイッチ制御信号に応じて前記読出データレジスタブロック出力端を前記各出力データパスラインに連結するパススイッチブロックと、
前記各出力データパスラインを通して伝達された信号を保持し、前記出力バッファ部に出力する出力データレジスタブロックと、を含み、
前記入力データパス/データ貯蔵部は、
入力端に入力される信号を保持して前記書込み駆動部に出力する書込みデータレジスタブロックと、
複数の入力データパスラインと、
前記スイッチ制御信号に応じて前記書込みデータレジスタブロックの入力端を前記各入力データパスラインに連結するパススイッチブロックと、
前記入力バッファ部でバッファリングされた前記入力信号を保存して前記各入力データパスラインに出力する入力データレジスタブロックと、を含み、
前記パススイッチ制御部は、
前記第1及び第2制御信号、前記アドレスビット及び前記アドレスビットの反転アドレスビットに応じて第1群のスイッチ信号を発生する第1スイッチ信号発生手段と、
前記第1制御信号と前記第2制御信号との反転信号、前記アドレスビット及び前記反転アドレスビットに応じて第2群のスイッチ信号を発生する第2スイッチ信号発生手段と、
前記第1群のスイッチ信号のうち何れか１つと前記第2群のスイッチ信号のうち何れか１つとの論理和を前記各スイッチ制御信号として出力する多数の論理和手段を含む論理手段と、を含むことを特徴とする同期型SRAM。
【請求項２】
前記内部クロックは、外部から入力されるシステムクロックに同期して内部において発生されたクロックであることを特徴とする請求項１に記載の同期型SRAM。
【請求項３】
前記アドレスビットは、前記バーストモード動作の際に、外部から印加されるアドレスによって発生されることを特徴とする請求項１に記載の同期型SRAM。
【請求項４】
前記第1制御信号は、前記バーストモード動作の終了あるいは前記バーストモード動作のストップを知らせる信号であることを特徴とする請求項１に記載の同期型SRAM。
【請求項５】
前記第2制御信号は、前記パススイッチ制御部をイネーブルさせ、リニアバーストモード及びインタリーブバーストモードのうち何れか１つを選択する信号であることを特徴とする請求項１に記載の同期型SRAM。
【請求項６】
前記パススイッチブロックは、前記読出データレジスタブロックの複数の読出データレジスタの各出力端と前記各出力データパスラインとの間に接続され、前記スイッチ制御信号に応じて制御される複数のパススイッチを含むことを特徴とする請求項１に記載の同期型SRAM。
【請求項７】
前記パススイッチブロックは、前記書込データレジスタブロックの複数の書込みデータレジスタの各入力端と前記各入力データパスラインとの間に接続され、前記スイッチ制御信号に応じて制御される複数のパススイッチを含むことを特徴とする請求項１に記載の同期型SRAM。
【請求項８】
前記第1スイッチ信号発生手段は、前記第2制御信号が論理ローである場合にアクティブになることを特徴とする請求項１に記載の同期型SRAM。
【請求項９】
前記第2スイッチ信号発生手段は、前記第2制御信号が論理ハイである場合にアクティブになることを特徴とする請求項１に記載の同期型SRAM。
【請求項１０】
前記第1スイッチ信号発生手段は、前記アドレスビット及び前記反転アドレスビットのうちから選択されるビットと前記第1及び第2制御信号とに応じて前記第1群のスイッチ信号の一部を出力信号として発生し、前記出力信号のうち最初の出力信号がイネーブルされる際に、他の出力信号が最後の出力信号まで順次に全てイネーブルされる複数の単位スイッチ信号発生器を備えることを特徴とする請求項１に記載の同期型SRAM。
【請求項１１】
前記単位スイッチ信号発生器は、
前記第1及び第2制御信号と前記選択されるビットとを受けて論理動作を行い、前記最初の出力信号を出力する第1論理手段と、
前記最初の出力信号及び前記第1制御信号を入力として前記最後の出力信号まで順次に出力する第2論理手段とを含むことを特徴とする請求項１０に記載の同期型SRAM。
【請求項１２】
前記第1論理手段は、
前記第1及び第2制御信号を受けてNOR動作を行うNOR手段と、
前記NOR手段からの出力信号及び前記選択されるビットを受けてAND動作を行い、前記最初のスイッチ信号を出力するAND手段と、を含むことを特徴とする請求項１１に記載の同期型SRAM。
【請求項１３】
前記第2論理手段は、順次に連結された複数の単位論理手段を含み、
前記単位論理手段は、
前段の単位論理手段から出力される出力信号を反転させる反転手段と、
前記反転手段からの出力信号及び前記第1制御信号を受けてNOR動作を行い、出力信号を出力するNOR手段と、を含むことを特徴とする請求項１１に記載の同期型SRAM。
【請求項１４】
前記第1及び第2制御信号のいずれか１つが論理ハイである場合に、前記単位スイッチ信号発生器からの前記出力信号が全て論理ローにディスエーブルされることを特徴とする請求項１０に記載の同期型SRAM。
【請求項１５】
前記第1制御信号と第2制御信号が両方とも論理ハイである場合に、前記単位スイッチ信号発生器からの前記出力信号が全て論理ローにディスエーブルされることを特徴とする請求項１０に記載の同期型SRAM。
【請求項１６】
前記第1制御信号と第2制御信号が両方とも論理ローで、且つ前記選択されるビットが全て論理ハイである場合に、前記出力信号が全て論理ハイにイネーブルされることを特徴とする請求項１０に記載の同期型SRAM。
【請求項１７】
前記第2スイッチ信号発生手段は、前記アドレスビット及び前記反転アドレスビットのうち選択されるビット、前記第1制御信号と前記第2制御信号の反転信号に応じて前記第2群のスイッチ信号の一部を出力信号として発生し、前記出力信号のうち最初の出力信号がイネーブルされる際に、他の出力信号が順次に全てイネーブルされる複数の単位スイッチ信号発生器を備えることを特徴とする請求項１に記載の同期型SRAM。
【請求項１８】
前記単位スイッチ信号発生器は、
前記第1及び第2制御信号、前記選択されるビットを受けて論理動作を行い、前記最初の出力信号を出力する第1論理手段と、
前記最初の出力信号及び前記第1制御信号を入力として前記最後の出力信号まで順次に出力する第2論理手段と、を含むことを特徴とする請求項１７に記載の同期型SRAM。
【請求項１９】
前記第1論理手段は、
前記第1及び第2制御信号を受けてNOR動作を行うNOR手段と、
前記NOR手段からの出力信号及び前記選択されるビットを受けてAND動作を行い、前記最初のスイッチ信号を出力するAND手段と、を含むことを特徴とする請求項１８に記載の同期型SRAM。
【請求項２０】
前記第2論理手段は、順次に連結された複数の単位論理手段を含み、
前記単位論理手段は、
前段の単位論理手段から出力される出力信号を反転させる反転手段と、
前記反転手段からの出力信号及び前記第1制御信号を受けてNOR動作を行い、出力信号を出力するNOR手段と、を含むことを特徴とする請求項１８に記載の同期型SRAM。
【請求項２１】
前記第1制御信号及び前記第2制御信号の反転信号のいずれか１つが論理ハイである場合に、前記単位スイッチ信号発生器の前記出力信号が全て論理ローにディスエーブルされることを特徴とする請求項１７に記載の同期型SRAM。
【請求項２２】
前記第1制御信号及び前記第2制御信号の反転信号が全て論理ハイである場合に、前記単位スイッチ信号発生器の前記出力信号が全て論理ローにディスエーブルされることを特徴とする請求項１７に記載の同期型SRAM。
【請求項２３】
前記第1制御信号及び前記第2制御信号の反転信号が全て論理ハイで、且つ前記選択されるビットが全て論理ローである場合に、前記出力信号が全て論理ハイにイネーブルされることを特徴とする請求項１７に記載の同期型SRAM。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、半導体メモリ装置に係り、特にスイッチ信号発生器及びそれを用いた高速同期型SRAMに関する。
【０００２】
【従来の技術】
半導体メモリ装置において、高速SRAMは、主にシステムのキャッシュ用として使用されている。システムの高性能化につれてCPUとDRAMとの速度差が大きくなり、キャッシュの必要性が高まっている。また、CPUのクロック周波数によって、要求される高速SRAMは若干異なるが、一般に、100MHz以下のシステムにおいては、通常10ns乃至20nsの標準非同期型SRAMが多用されており、CPUのクロック周波数の上昇によって100MHz乃至220MHzの高速同期型SRAMが要求されている。従って、高級なワークステーションやサーバー等の製品ばかりでなく、低級で安価なパソコンにおいても、キャッシュSRAMとして同期型SRAMが使用されつつある。
【０００３】
一般に、同期型SRAMとして、同期型パイプラインと同期型バースト方式の2種の製品が開発されている。同期型パイプライン方式の製品はRISC（Reduced Instruction Set Computer）系のキャッシュSRAMとして用いられている反面、同期型バースト方式の製品はインテル社やモトローラ社のCISC（Complex Instructlon Set Computer）−MPUのキャッシュSRAMとして使用されている。
【０００４】
本発明は、例えばバースト方式の同期型SRAMに関する。
【０００５】
図1は、従来の同期型SRAMの概略的なブロック図である。図1のブロック図は、バースト制御スキームを中心に示したものであり、図中に読出/書込制御パスは示されていない。
【０００６】
図１に示すように、従来の同期型SRAMは、外部から印加されるアドレスを取り込むアドレスバッファ部1と、読出/書込動作とバーストモードの設定とを制御するバースト制御部2と、外部から入力されるシステムクロックに同期した内部クロックICLKを発生するクロック発生部3と、アドレスバッファ部１の出力信号、バースト制御部２の出力信号及び内部クロックICLKに応じてバーストアドレスBSTADを発生するバーストカウント部4とを備えている。
【０００７】
この従来の同期型SRAMは、バーストアドレスBSTADに応じてメモリセルアレイ5より伝達されたデータを感知及び増幅する感知増幅部6と、該感知増幅部6からの出力信号を保持し、この保持した出力信号を出力パスに伝達する出力データパス/データ貯蔵部7と、内部クロックICLKに応じて、出力データパス/データ貯蔵部7の出力信号をバッファリングして入出力ピン9を介して外部に出力する出力バッファ部８とを更に備えている。
【０００８】
この従来の同期型SRAMは、内部クロックICLKに応じて入出力ピン９を介して外部から入力される入力信号をバッファリングする入力バッファ部10と、入力バッファ部10の出力信号を入力パスを通じて取り込んで保持する入力データパス/データ貯蔵部11と、バーストアドレスBSTADに応じて、入力データパス/データ貯蔵部11の出力信号を取り込んでメモリセルアレイ5に書込む書込駆動部12とを更に備えている。
【０００９】
図1に示す従来の同期型SRAMにおいては、バーストカウント部4からの出力信号であるバーストアドレスBSTADが、感知増幅部6及び書込駆動部12を制御するか、あるいはメモリセルアレイ5のワードラインもしくはカラム選択ラインを制御して、出力データ及び入力データの伝送順を決定する。
【００１０】
図2は図1に示す従来の同期型SRAMのバースト読出し動作を説明するための図である。以下、図2を参照しながら図1に示す同期型SRAMのバースト読出し動作を説明する。
【００１１】
システムクロックCLKの第1サイクルT1においては、図1のバースト制御部2によりバーストモードが設定されてバースト動作が開始され、外部から第1アドレスが入力され、感知増幅部６により該第1アドレスによって選択されるメモリセルから第1データがセンシングされ、出力データパス/データ貯蔵部7において該第1データがラッチされる。
【００１２】
システムクロックの第2サイクルT2においては、ラッチされた第1データが出力バッファ部8を経由して入出力ピン9を通して外部に出力され、バーストカウント部4により第2バーストアドレスが生成され、感知増幅部6により該第2バーストアドレスによって選択されるメモリセルから第2データがセンシングされ、出力データパス/データ貯蔵部7により該第2データがラッチされる。
【００１３】
システムクロックの第3サイクルT3における動作は、第2サイクルT2における動作と同一であり、ラッチされた第2データが外部に出力され、第3バーストアドレスが生成され、該第3バーストアドレスによって選択される第3データがセンシングされラッチされる。
【００１４】
システムクロックの第4サイクルT4における動作も、第2または第3サイクルT2、T3における動作と同一であり、ラッチされた第3データが外部に出力され、第4バーストアドレスが生成され、該第4バーストアドレスによって選択される第4データがセンシングされラッチされる。
【００１５】
システムクロックの第5サイクルT5においては、ラッチされた第4データが外部に出力され、読出し動作を続けて実行する場合は、第1サイクルTlが再び始まり、そうでない場合は、バースト動作を終了する。
【００１６】
図1に示す従来の同期型SRAMのバースト書込動作は前述したバースト読出し動作と反対の経路、即ち、入力データパスを通じて行われるが、ここではその詳細な説明を省略する。
【００１７】
以上述べたように、図1に示す従来の同期型SRAMにおいては、バースト読出し動作が行われる間に、システムクロックCLKの第1サイクル及び第5サイクルT1及びT5とを除く他の各サイクルT2、T3、T4毎に、バーストカウント部4においてバーストアドレスを発生し、感知増幅部6においてメモリセルのデータがセンシングされ、出力データパス/データ貯蔵部7において、センシングされたデータがラッチされる。即ち、データセンシング及びラッチ動作並びにデータ出力動作が、システムクロックの全サイクルにおいてバーストカウント部4の影響を絶えず受けることになる。
【００１８】
そのため、この従来の同期型SRAMにおいて超高速のバースト読出し動作を行う場合、即ち、システムクロックCLKの周波数を高くしてサイクルの周期が短くなる場合、その短い周期の各サイクルにおいてバーストアドレスの発生動作、データセンシング及びラッチ動作、更にデータ出力動作の全てを行わなければならないため、誤動作が生じ得る。バースト書込動作においても、システムクロックCLKの周波数が高くなりサイクルの周期が短くなると、前述のバースト読出し動作の場合と同様に誤動作が生じ得る。更に、図1に示す従来の同期型SRAMにおいては、１つのサイクル当たり２つのデータを読出し又は書込みする機能、即ち、二重データ率（Double Data Rate）機能を実現することが困難である。
【００１９】
【発明が解決しようとする課題】
本発明の１つの目的は、例えば超高速のバースト動作を実行可能な同期型SRAMを実現するために、入出力データパスを一括してセッティングすることができるスイッチ信号発生器を提供することにある。
【００２０】
本発明の他の目的は、超高速のバースト動作を実行可能な同期型SRAMを提供することにある。
【００２１】
本発明の更に他の目的は、１つのサイクル当たり２つのデータを読出し又は書込みする機能、即ち、二重データ率機能を容易に実現可能な同期型SRAMを提供することにある。
【００２２】
【課題を解決するための手段】
前記第１の目的を達成するため、本発明に係るスイッチ信号発生器は、第1及び第2制御信号、複数の入力信号を受けて論理動作を行い、最初のスイッチ信号を出力する第1論理手段と、前記最初のスイッチ信号と前記第1制御信号とを入力として最後のスイッチ信号まで順次に出力し、前記最初のスイッチ信号がイネーブルされる際に前記最後の信号まで順次に全てイネーブルさせる第2論理手段とを備える。
【００２３】
前記第1論理手段は、前記第1及び第2制御信号を受けてNOR動作を行うNOR手段と、前記NOR手段からの出力信号及び前記複数の入力信号を受けてAND動作を行い、前記最初のスイッチ信号を出力するAND手段とを含む。前記第2論理手段は、順次に連結された複数の単位論理手段を含み、前記単位論理手段は、前段の単位論理手段から出力されるスイッチ信号を反転させる反転手段と、前記反転手段からの出力信号及び前記第1制御信号を受けてNOR動作を行い、スイッチ信号を出力するNOR手段とを含む。
【００２４】
前記他の目的を達成するため、本発明に係る同期型SRAMは、感知増幅部からの出力信号を保持し、スイッチ制御信号に応じて前記出力信号の出力パスを一括してセッティングする出力データパス/データ貯蔵部と、入力バッファ部においてバッファリングされた信号を保持し、前記スイッチ制御信号に応じて前記バッファリングされた信号の入力パスを一括してセッティングする入力データパス/データ貯蔵部と、所定のアドレスビット、所定の第1及び第2制御信号に応じて前記スイッチ制御信号を発生するパススイッチ制御部とを具備する。
【００２５】
前記本発明に係る同期型SRAMは、感知増幅部と、出力バッファ部と、入力バッファ部と、書込駆動部とを更に備える。
【００２６】
前記感知増幅部は、メモリセルのデータを感知し増幅して前記出力データパス/データ貯蔵部に出力する。前記出力バッファ部は、内部クロックに応じて前記出力データパス/データ貯蔵部からの出力信号をバッファリングし外部に出力する。前記入力バッファ部は、前記内部クロック応じて外部から入力される信号をバッファリングし前記入力データパス/データ貯蔵部に出力する。前記書込駆動部は、前記入力データパス/データ貯蔵部からの出力信号をメモリセルに書込みする。
【００２７】
前記アドレスビットは、前記バーストモード動作の際に外部から印加されるアドレスによって発生される。前記第1制御信号は、前記バーストモード動作の終了あるいは前記バーストモード動作のストップを知らせる信号である。前記第2制御信号は、前記パススイッチ制御手段をイネーブルにし、リニアバーストモード及びインターリーブバーストモードのうち何れか１つを選択する信号である。
【００２８】
前記出力データパス/データ貯蔵部は、前記感知増幅部からの出力信号を保存する読出データレジスターブロックと、複数の出力データパスラインと、前記スイッチ制御信号に応じて前記読出データレジスターブロックの出力端を前記各出力データパスラインに連結するパススイッチブロックと、前記各出力データパスラインを通じて伝達された信号を保存して前記出力バッファに出力する出力データレジスターブロックとを含む。
【００２９】
前記入力データパス/データ貯蔵部は、入力端に入力される信号を保持して前記書込駆動部に出力する書込データレジスタブロックと、複数の入力データパスラインと、前記スイッチ制御信号に応じて前記書込データレジスタブロックの入力端を前記各入力データパスラインに連結するパススイッチブロックと、前記入力バッファにおいてバッファリングされた信号を保持して前記各入力データパスラインに出力する入力データレジスタブロックと含む。
【００３０】
前記パススイッチ制御部は、前記第1及び第2制御信号、前記アドレスビット、前記アドレスビットの反転アドレスビットに応じて第1群のスイッチ信号を発生する第1スイッチ信号発生手段と、前記第1制御信号、前記第2制御信号の反転信号、前記アドレスビット及び前記反転アドレスビットに応じて第2群のスイッチ信号を発生する第2スイッチ信号発生手段と、前記第1群のスイッチ信号のうち何れか１つと前記第2群のスイッチ信号のうち何れか１つとの論理和を前記各スイッチ制御信号として出力する多数の論理和手段を含む論理手段とを備える。ここで、前記第1スイッチ信号発生手段は、前記アドレスビット及び前記反転アドレスビットのうちから選択されるビット、前記第1及び第2制御信号に応じて前記第1群のスイッチ信号のうち一部を出力信号として発生し、前記出力信号のうち最初の出力信号がイネーブルされる際に、残りの出力信号が最後の出力信号まで順次に全てイネーブルされる複数の単位スイッチ信号発生器を備える。前記第2スイッチ信号発生手段は、前記アドレスビット及び前記反転アドレスビットのうちから選択されるビット、前記第1制御信号、前記第2制御信号の反転信号に応じて前記第2群のスイッチ信号のうち一部を出力信号として発生し、前記出力信号のうち最初の出力信号がイネーブルされる際に、残りの出力信号が順次に全てイネーブルされる複数の単位スイッチ信号発生器を備える。
【００３１】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態を説明する。先ず、本発明の好適な実施の形態に係るスイッチ信号発生器について説明し、次いで、該スイッチ信号発生器を用いた同期型SRAMについて説明する。
【００３２】
図3は、本発明の好適な実施の形態に係るスイッチ信号発生器の回路図である。図3に示すように、本発明の好適な実施の形態に係るスイッチ信号発生器は、２つの制御ポートCNT1、CNT2から入力される第1及び第2制御信号、並びに、２つの入力ポートINl、IN2から入力される入力信号を受けて論理動作を実行して、第1スイッチ信号を出力ポートSW1に出力する第1論理手段3cと、前記第1スイッチ信号をラッチするラインラッチ3aと、前記第1スイッチ信号及び前記第1制御信号を入力として第2、第3、及び第4スイッチ信号を各々出力ポートSW2、SW3、SW4に順次に出力し、前記第1スイッチ信号がイネーブルになった場合に、前記第2、第3及び第4スイッチ信号を順に全てイネーブルにする第2論理手段3bとを備える。
【００３３】
第1論理手段3cは、２つの制御ポートCNT1、CNT2から各々入力される第1及び第2制御信号に応じてNOR動作を実行するNORゲートNR1と、NORゲートNRlからの出力信号及び２つの入力ポートIN1、IN2から入力される入力信号に応じてAND動作を実行して前記第1スイッチ信号を出力ポートSW1に出力するANDゲートANDlとから構成される。
【００３４】
ラインラッチ3aは、ANDゲートAND1の出力端に入力端が接続された反転手段I5と、該反転手段I5の出力端に入力端が接続され、ANDゲートAND1の出力端に出力端が接続された反転手段I6とから構成される。
【００３５】
第2論理手段3bは、順に連結された３つの単位論理手段3b1、3b2、3b3を含み、各単位論理手段3b1、3b2、3b3は、前段のスイッチ信号を各々反転させる反転手段I2、I3、I4と、該反転手段I2、I3、I4からの各出力信号及び前記第1制御信号に応じてNOR動作を実行してスイッチ信号を出力するNOR手段NR2、NR3、NR4とを含んで構成される。
【００３６】
次に、このスイッチ信号発生器の動作を説明する。２つの制御ポートCNT1、CNT2から各々入力される前記第1及び第2制御信号のうち何れか１つが論理ハイである場合は、出力ポートSW1、SW2、SW3、SW4に出力される全てのスイッチ信号が論理ローになる。
【００３７】
一方、２つの制御ポートCNT1、CNT2から入力される前記第1及び第2制御信号が全て論理ローである場合は、２つの入力ポートIN1、IN2から入力される信号によって出力ポートSW1、SW2、SW3、SW4の状態が決定される。即ち、２つの入力ポートIN1、IN2から入力される入力信号が全て論理ローである場合、又は、何れか１つが論理ローである場合は、出力ポートSW1、SW2、SW3、SW4に出力される全てのスイッチ信号が論理ローになる。入力ポートIN1、IN2から入力される入力信号が全て論理ハイである場合は、ANDゲートAND1からの出力信号が論理ハイになり、よって、出力ポートSW1に出力される第1スイッチ信号が論理ハイにイネーブルされ、出力ポートSW2、SW3、SW4に出力される第2乃至第4スイッチ信号が順次に論理ハイにイネーブルされる。
【００３８】
図4は、図3に示すスイッチ信号発生器を用いた本発明の好適な実施の形態に係る同期型SRAMの概略的なブロック図である。なお、図4はバースト制御スキームを中心に示したものであるので、同図には基本的な読出し/書込制御パスは示されていない。また、図４は、バーストの長さが4で、レジスタ−レジスタモードである場合の一例を示すものである。
【００３９】
図4に示すように、本発明の好適な実施の形態に係る同期型SRAMは、外部から印加されるアドレスを取り込むアドレスバッファ部21と、読出し/書込動作とバストモードの設定とを制御するバースト制御部22と、外部から入力されるシステムクロックに同期した内部クロックICLKを発生するクロック発生部23と、アドレスバッファ部21の出力信号及びバースト制御部22からの出力信号に応じてスイッチ制御信号SWCONiを発生するパススイッチ制御部24とを備える。
【００４０】
この実施の形態に係る同期型SRAMは、バースト読出し動作においてメモリセルアレイ25のデータを外部に読出すために、メモリセルアレイ25から伝達されるデータを感知し増幅する感知増幅部26と、該感知増幅部26からの出力信号を保持し、スイッチ制御信号SWCONiに応じて、該保存された出力信号の出力パスを一括してセッティングする出力データパス/データ貯蔵部27と、内部クロックICLKに応じて、出力データパス/データ貯蔵部27の出力信号をバッファリングしてから入出力ピン29を通じて外部に出力する出力バッファ部28とを更に備える。
【００４１】
また、この実施の形態に係る同期型SRAMは、バースト書込動作において外部から入力されるデータをメモリセルアレイ25に書込むために、内部クロックICLKに応じて、入出力ピン29を通じて外部から入力される入力信号をバッファリングする入力バッファ部30と、スイッチ制御信号SWCONiに応じて、入力バッファ部30においてバッファリングされた入力信号の入力パスを一括してセッティングして、該入力信号を保持する入力データパス/データ貯蔵部31と、該入力データパス/データ貯蔵部31からの出力信号に応じてメモリセルアレイ25に書込む書込駆動部32とを更に備える。
【００４２】
図4に示す同期型SRAMは、図1に示す従来の同期型SRAMにおけるバーストカウント部をパススイッチ制御部24に置き換え、更に、パススイッチ制御部24からの出力信号であるスイッチ制御信号SWCONiによって出力データパス/データ貯蔵部27及び入力データパス/データ貯蔵部31を制御する点で図1に示す従来技術と相違する。パススイッチ制御部24は、図3に示すスイッチ信号発生器を用いて構成されるものであり、詳細に関しては後述する。なお、スイッチ制御信号SWCONiにより、感知増幅部26及び書込駆動部32を制御するか、又はメモリセルアレイ25のワードラインもしくはカラム選択ラインを制御するように構成することも可能である。
【００４３】
図4に示す同期型SRAMにおいては、パススイッチ制御部24の出力信号であるスイッチ制御信号SWCONiに応じてバースト動作が開始されると同時に、全てのバーストオーダーと、出力データパス/データ貯蔵部27及び入力データパス/データ貯蔵部31の全てのデータパスが一括してセッティングされ、以降の動作、即ち、データ出力動作はバースト動作の制御に影響を受けない。これに関する詳細は、図6及び図7を参照しながら後述する。
【００４４】
図5は、図4に示す本発明の好適な実施の形態に係る同期型SRAMのバースト読出し動作を簡単に説明するための図である。なお、ここでは、前述のようにバーストの長さが4で、レジスタ−レジスタモードである場合に関して説明する。
【００４５】
システムクロックCLKの第1サイクルTlにおいては、図4に示す同期型SRAMのバースト制御部22によりバーストモードが設定されてバースト動作が開始され、外部から第1アドレスが入力されて感知増幅部26がメモリセルアレイ25から伝達される４つのデータ、即ち、第1乃至第4データを同時に感知して増幅し、この感知増幅された第1乃至第4データをスイッチ制御信号SWCONiに応じて出力データパス/データ貯蔵部27においてラッチする。
【００４６】
次いで、システムクロックCLKの第2サイクルT2において、ラッチされた第1データを出力バッファ部28を経由して入出力ピン29を通して外部に出力し、第3サイクルT3において、ラッチされた第2データを外部に出力し、第4サイクルT4において、ラッチされた第3データを外部に出力する。
【００４７】
そして、第5サイクルT5において、ラッチされた第4データを外部に出力し、読出し動作を続けて実行する場合は、第1サイクルT1を再び開始し、そうでない場合はバースト動作を終了する。
【００４８】
バースト書込動作は前述したバースト読出し動作と反対の経路、即ち、入力データパスを通じて行われるが、ここではその詳細な説明を省略する。
【００４９】
図6は、図4に示す本発明の好適な実施の形態に係る同期型SRAMのデータパス部の詳細なブロック図である。なお、図6は、バーストの長さが4で、レジスタ−レジスタモードである場合の一例をを示したものである。図4における構成要素と同一の構成要素には同一の参照番号を付している。
【００５０】
図6に示すように、本発明の好適な実施の形態に係る同期型SRAMは、メモリセルアレイ25と、感知増幅部26と、出力データパス/データ貯蔵部27と、タイムデマルチプレクサ33と、出力バッファ部28と、入出力ピン29と、入力バッファ部30と、タイムマルチプレクサ34と、入力データパス/貯蔵部31と、書込駆動部32と、パススイッチ制御部24とを備える。
【００５１】
感知増幅部26は、メモリセルアレイ25中の選択されたメモリセルからのデータ感知し増幅する第1乃至第4感知増幅器26a、26b、26c、26dを含む。出力データパス/データ貯蔵部27は、読出データレジスタブロック27Rと、パススイッチブロック27Sと、出力データパスラインODP1、ODP2、ODP3、ODP4と、出力データレジスタブロック270とから構成される。
【００５２】
読出データレジスタブロック27Rは、各感知増幅器26a、26b、26c、26dからの出力信号を各々保持する第1乃至第4読出データレジスタ27Ra、27Rb、27Rc、27Rdを含む。パススイッチブロック27Sは、各読出データレジスター27Ra、27Rb、27Rc、27Rdの出力端と各出力データパスラインODP1、ODP2、ODP3、ODP4との間に接続され、スイッチ制御信号SWCON11乃至SWCON44によって一括して制御される多数のパススイッチS1乃至S16を含む。また、出力データレジスタブロック270は、各出力データパスラインODP1、ODP2、ODP3、ODP4を通じて伝達された信号を保持する第1乃至第4出力データレジスタ27Oa、27Ob、27Oc、27Oを含む。各出力データレジスタ27Oa、27Ob、27Oc、27Odからの出力信号は、タイムデマルチプレクサ33においてデマルチプレクシングされ、出力バッファ28及び入出力ピン29を介して外部に逐次出力される。
【００５３】
入力データパス/データ貯蔵部31は、書込データレジスタブロック31Rと、パススイッチブロック31Sと、入力データパスラインIDP1、IDP2、IDP3、IDP4と、入力データレジスタブロック31Iとから構成される。
【００５４】
入力データレジスタブロック31Iは、外部より入出力ピン29、入力バッファ部30及びタイムマルチプレクサ34を介して順次に入力される各入力信号を保存し、各入力データパスラインlDP1、IDP2、IDP3、IDP4に当該各入力信号を出力する第1乃至第4入力データレジスタ31Ia、31lb、31Ic、31Idを含む。書込データレジスタブロック31Rは、入力端に入力される信号を各々保持する第1乃至第4書込データレジスタ31Ra、31Rb、31Rc、31Rdを含む。パススイッチブロック31Sは、各書込データレジスタ31Ra、31Rb、31Rc、31Rdの入力端と各入力データパスラインIDP1、IDP2、IDP3、IDP4との間に接続され、スイッチ制御信号SWCON11乃至SWCON44により一括して制御される多数のパススイッチS17乃至S32を含む。
【００５５】
書込駆動部32は、各書込データレジスタ31Ra、31Rb、31Rc、31Rdからの出力信号に応じて、メモリセルアレイ25中の選択されたメモリセルにデータを書込む第1乃至第4書込駆動器32a、32b、32c、32dを含む。
【００５６】
パススイッチ制御部24は、第1及び第2制御信号RESET及びDSENBと、バースト動作の開始時に印加される複数のアドレスビットA0、A1及び複数の反転アドレスビットA0B、A1Bに応じてスイッチ制御信号SWCON11乃至SWCON44を発生する。
【００５７】
第1制御信号RESETは、バースト動作の終了またはバースト動作のストップに関する信号であり、第2制御信号DSENBは、パススイッチ制御部24をイネーブルにする信号であって、読出し/書込及びバーストモードに関する信号である。各読出データレジスタ27Ra、27Rb、27Rc、27Rdは、その出力端に接続されている4つのパススイッチのうち何れか１つがスイッチ制御信号SWCON11乃至SWCON44のうち何れか１つによりアクティブにされることによって、出力データパスラインODP1、ODP2、ODP3、ODP4のうち何れか１つに連結される。また、各書込データレジスタ31Ra、31Rb、31Rc、31Rdも、その入力端に接続されている4つのパススイッチのうち何れか一つがスイッチ制御信号SWCON11乃至SWCON44のうち何れか１つによりアクティブにされることによって、入力データパスラインIDP1、IDP2、IDP3、IDP4の何れか１つに連結される。
【００５８】
図7は、図6に示す本発明の好適な実施の形態に係る同期型SRAMのパススイッチ制御部24の詳細なブロック図である。図7に示すように、パススイッチ制御部24は、第1スイッチ信号発生手段24aと、第2スイッチ信号発生手段24bと、論理手段24cとを備える。
【００５９】
第1スイッチ信号発生手段24aは、リニアバーストモードの時に全てのバーストオーダーをセッティングするためのものであり、第1及び第2制御信号RESET及びDSENBと、複数のアドレスビットA0、A1と、複数の反転アドレスビットA0B、A1Bとに応じて16個の第1群のスイッチ信号LSWCON11乃至LSWCON44を発生する。この第1スイッチ信号発生手段24aは、リニアバーストモードの時、即ち、第2制御信号DSENBが論理ローである時にアクティブになる手段であって、4つの単位スイッチ信号発生器24al、24a2、24a3、24a4を含む。単位スイッチ信号発生器24al、24a2、24a3、24a4は、図3に示すスイッチ信号発生器と同一の回路構成を有する。
【００６０】
ここで、単位スイッチ信号発生器24a1は、２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2に各々入力されるA0B、A1B、RESET、DSENBに応じて、図8に示すリニアバーストモードにおけるケース1のバーストオーダーに相当するスイッチ信号LSWCON11、LSWCON22、LSWCON33、LSWCON44を出力ポートSW1、SW2、SW3、SW4に各々出力する。
【００６１】
また、単位スイッチ信号発生器24a2は、２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2に各々入力されるA0、A1B、RESET、DSENBに応じて、図8に示すリニアバーストモードにおけるケース2のバーストオーダーに相当するスイッチ信号LSWCON21、LSWCON32、LSWCON43、LSWCON14を出力ポートSW1、SW2、SW3、SW4に各々出力する。
【００６２】
また、単位スイッチ信号発生器24a3は、２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2に各々入力されるA1、AOB、RESET、DSENBに応じて、図8に示すリニアバーストモードにおけるケース3のバーストオーダーに相当するスイッチ信号LSWCON31、LSWCON42、LSWCON13、LSWCON24を出力ポートSW1、SW2、SW3、SW4に各々出力する。
【００６３】
また、単位スイッチ信号発生器24a4は、２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2に各々入力されるA0、A1、RESET、DSENBに応じて、図8に示すリニアバーストモードにおけるケース4のバーストオーダーに相当するスイッチ信号LSWCON41、LSWCON12、LSWCON23、LSWCON34を出力ポートSW1、SW2、SW3、SW4に各々出力する。
【００６４】
第2スイッチ信号発生手段24bは、インターリーブバーストモード時に全てのバーストオーダーをセッティングするためのものであり、第1制御信号RESETと、インバータI1により第2制御信号DSENBを反転した反転信号DSENBBと、複数のアドレスビットA0、A1と、複数の反転アドレスビットA0B、A1Bとに応じて16個の第2群のスイッチ信号ISWCON11乃至1SWCON44を発生する。この第2スイッチ信号発生手段24bは、インターリーブバーストモードの時、即ち、第2制御信号DSENBが論理ハイである場合にアクティブになる手段であって、4つの単位スイッチ信号発生器24b1、24b2、24b3、24b4を含む。単位スイッチ信号発生器24b1、24b2、24b3、24b4は、図3に示すスイッチ信号発生器と同一の回路構成を有する。
【００６５】
ここで、単位スイッチ信号発生器24b1は、２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2に各々入力されるA0B、A1B、RESET、DSENBBに応じて、図8に示すインターリーブバーストモードにおけるケース1のバーストオーダーに相当するスイッチ信号ISWCONl1、1SWCON22、1SWCON33、1SWCON44を出力ポートSW1、SW2、SW3、SW4に各々出力する。
【００６６】
また、単位スイッチ信号発生器24b2は、２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2に各々入力されるA0、A1B、RESET、DSENBBに応じて、図8に示すインターリーブバーストモードにおけるケース2のバーストオーダーに相当するスイッチ信号ISWCON21、ISWCON12、ISWCON43、ISWCON34を出力ポートSW1、SW2、SW3、SW4に各々出力する。
【００６７】
また、単位スイッチ信号発生器24b3は、２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2に各々入力されるA1、A0B、RESET、DSENBBに応じて、図8に示すインターリーブバーストモードにおけるケース3のバーストオーダーに相当するスイッチ信号ISWCON31、ISWCON42、ISWCON13、ISWCON24を出力ポートSW1、SW2、SW3、SW4に各々出力する。
【００６８】
また、単位スイッチ信号発生器24b4は、２つの入力ポートIN1、IN2及び２つの制御ポートCNT1、CNT2に各々入力されるA0、A1、RESET、DSENBBに応じて、図8に示すインターリーブバーストモードにおけるケース４のバーストオーダーに相当するスイッチ信号ISWCON41、ISWCON32、ISWCON23、ISWCON14を出力ポートSW1、SW2、SW3、SW4に各々出力する。
【００６９】
論理手段24cは、同一のバーストオーダーに相当する第1群のスイッチ信号LSWCON11乃至LSWCON44のうち何れか１つと第2群のスイッチ信号ISWCON11乃至ISWCON44のうち何れか１つとの論理和を夫々スイッチ制御信号SWCON11乃至SWCON44として出力する16個の論理和手段を含む。
【００７０】
以下、図6及び図7を参照しながら本発明の好適な実施の形態に係る同期型SRAMのバースト制御スキームとデータパス制御スキームを説明する。
【００７１】
先ず、バースト動作が開始されて外部から最初のバーストアドレスが印加されると、第1及び第2制御信号RESET、DSENBと、複数のアドレスビットA0、Alと、複数の反転アドレスビットA0B、A1Bの状態が決定される。
【００７２】
例えば、第1及び第2制御信号RESET、DSENBが両方とも論理ロー、即ち、リニアバーストモードになり、アドレスビットA0、A1の両方が論理ハイになった場合は、図7の第1スイッチ信号発生手段24aの単位スイッチ信号発生器24a4のみがアクティブになる。即ち、図7の16個の第1群のスイッチ信号LSWCON11乃至LSWCON44及び16個の第2群のスイッチ信号ISWCON11乃至ISWCON44のうち単位スイッチ信号発生器24a4からの出力信号である4つのスイッチ信号LSWCON41、LSWCON12、LSWCON23、LSWCON34のみが論理ハイにイネーブルされ、他は全て論理ローにディスエーブルされる。
【００７３】
従って、論理手段24cの出力信号である16個のスイッチ制御信号SWCON11乃至SWCON44のうち4つのスイッチ制御信号SWCON41、SWCON12、SWCON23、SWCON34のみが論理ハイになり、他は全て論理ローになる。
【００７４】
そのため、図6のパススイッチブロック27SのパススイッチS2、S7、S12、S13がオンし、これによって第1読出データレジスタ27Raの出力端は第2出力データレジスタ270bの入力端に連結され、第2読出しデータレジスタ27Rbの出力端は第3出力データレジスタ270cの入力端に連結され、第3読出しデータレジスタ27Rcの出力端は第4出力データレジスタ270dの入力端に連結され、第4読出しデータレジスタ27Rdの出力端は第1出力データレジスタ27Oaの入力端に連結される。
【００７５】
また、パススイッチブロック31SのパススイッチS18、S23、S28、S29がオンし、第1入力データレジスタ31Iaの出力端が第4書込データレジスタ31Rdの入力端に連結され、第2入力データレジスタ31lbの出力端が第1書込みデータレジスタ31Raの入力端に連結され、第3入力データレジスタ311cの出力端が第2書込データレジスタ31Rbの入力端に連結され、第4入力データレジスタ31Idの出力端が第3書込データレジスタ31Rcの入力端に連結される。
【００７６】
以上述べたように、本発明の好適な実施の形態に係る同期型SRAMによれば、バースト動作の開始と同時にパススイッチ制御部24において全てのバーストオーダーがセッティングされ、パススイッチ制御部24の出力信号であるスイッチ制御信号SWCON11乃至SWCON44によって全ての出力データパス及び全ての入力データパスが一括してセッティングされる。
【００７７】
以上、特定の実施の形態を挙げて本発明を説明したが、これらの実施の形態は単なる例示に過ぎず、本発明は、これらの実施の形態に限定されず、本発明の技術的思想の範囲において様々な変形が可能である。
【００７８】
【発明の効果】
本発明に係るスイッチ信号発生器を同期型SRAMに適用すると、全ての出力データパス及び全ての入力データパスを一括してセッティングすることができる。
【００７９】
また、このスイッチ信号発生器を含む同期型SRAMによれば、全ての出力データパス及び全ての入力データパスが一括してセッティングされるため、以降の動作、即ち、データ出力動作やデータ入力動作がバースト動作の制御に影響を受けない。その結果、本発明に係る同期型SRAMによれば、超高速のバースト動作を実現することができ、更に、１つのサイクル当たり２つのデータを読出し又は書込みする機能、即ち、二重データ率の機能を実現することが容易になる。
【００８０】
【図面の簡単な説明】
【図１】従来の同期型SRAMの概略的なブロック図である。
【図２】図1に示す従来の同期型SRAMのバースト読出し動作を説明するための図である。
【図３】本発明の好適な実施の形態に係るスイッチ信号発生器の回路図である。
【図４】本発明の好適な実施の形態に係る同期型SRAMの概略的なブロック図である。
【図５】図4に示す同期型SRAMのバースト読出し動作を説明するための図面である。
【図６】図4に示す同期型SRAMのデータパス部分の詳細なブロック図である。
【図７】図6に示す同期型SRAMのパススイッチ制御部の詳細なブロック図である。
【図８】同期型SRAMのリニアバーストモード及びインターリーブバーストモードのアドレステーブルである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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