(57)【特許請求の範囲】
【請求項１】
周辺回路の電圧を供給する第１の内部電源ノードと、メモリセルに電圧を供給する第２の内部電源ノードを含む半導体記憶装置に備えられるものであって、
外部電源ノードと前記第１の内部電源ノードとの間に接続された第１のＮチャネルＭＯＳトランジスタと、
前記外部電源ノードと前記第１のＮチャネルＭＯＳトランジスタのゲートとの間に接続された第１の抵抗素子と、
前記第１のＮチャネルＭＯＳトランジスタのゲートと接地ノードとの間に直列に接続された少なくとも１つの第１のダイオード素子と、
前記外部電源ノードと前記第２の内部電源ノードとの間に接続された第２のＮチャネルＭＯＳトランジスタと、
前記外部電源ノードと前記第２のＮチャネルＭＯＳトランジスタのゲートとの間に接続された第２の抵抗素子と、
前記第２のＮチャネルＭＯＳトランジスタのゲートと前記接地ノードとの間に直列に接続された少なくとも１つの第２のダイオード素子と、
前記外部電源ノードと前記第２の内部電源ノードとの間に接続された第１のＰチャネルＭＯＳトランジスタと、
前記外部電源ノードと前記第１のＰチャネルＭＯＳトランジスタのゲートとの間に接続される第２のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのゲートと前記接地ノードとの間に接続される第３の抵抗素子と、
前記外部電源ノードと前記第２のＰチャネルＭＯＳトランジスタのゲートとの間に接続される第４の抵抗素子と、
前記第２のＰチャネルＭＯＳトランジスタのゲートと前記接地ノードとの間に接続される第５の抵抗素子とを備える内部電源電圧発生回路。
【請求項２】
外部電源ノードと内部電源ノードとの間に接続され、かつ、ゲートとドレインが接続される第１のＮチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタのソースと前記第１のＮチャネルＭＯＳトランジスタのバックゲートとの間に接続される第１の抵抗素子と、
前記第１のＮチャネルＭＯＳトランジスタのバックゲートと接地ノードとの間に接続される第２のＮチャネルＭＯＳトランジスタと、
前記外部電源ノードと前記第２のＮチャネルＭＯＳトランジスタのゲートとの間に接続される第２の抵抗素子と、
前記第２のＮチャネルＭＯＳトランジスタのゲートと前記接地ノードとの間に接続される第３の抵抗素子とを備える内部電源電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置において内部電源電圧を発生させる回路に関するものである。
【０００２】
【従来の技術】
半導体の微細化とともに、トランジスタなどのデバイスの信頼性確保のために電源電圧を下げる必要が生じてきた。ところが、スタティックランダムアクセスメモリ（ＳＲＡＭ）は製品寿命が長い一方、外部電源電圧は今後も当分５．０Ｖのままと考えられる。そこで、５．０Ｖの外部電源電圧を降圧して内部電源電圧を発生させる回路が必要となる。ここで、ＳＲＡＭ、特に低消費電力のＳＲＡＭでは内部電源電圧発生回路自身が消費する電流も大きくなり問題となる。そこで、電流消費の少ない、あるいは電流消費の全くない内部電源電圧発生回路が考案されている。
【０００３】
図３０は、従来のＳＲＡＭ用内部電源電圧発生回路（降圧回路）の構成を示す回路図である。図３０に示されるように、この内部電源電圧発生回路は、ソースが内部電源ノード３１に、ドレインが外部電源ノード３０に接続され、ゲートとドレインが接続されるＮチャネルＭＯＳトランジスタＮＴ１から構成される。
【０００４】
図３１は、図３０に示される従来の内部電源電圧発生回路の動作を示す図である。外部電源ノード３０に外部電源電圧Ｖｃｃが与えられると、内部電源ノード３１には、降圧されないとき直線３２で示されるように電圧が発生されるのに対して、実際には破線で示されるように、ＮチャネルＭＯＳトランジスタＮＴ１のしきい値電圧Ｖｔｈ（ＮＭＯＳ）分だけ低い電圧Ｖｃｃ−Ｖｔｈ（ＮＭＯＳ）が発生される。
【０００５】
なお、このときのしきい値電圧Ｖｔｈ（ＮＭＯＳ）は、ＮチャネルＭＯＳトランジスタＮＴ１のソースが０Ｖから上昇している分バックゲート電圧（バックゲートノードとソース間の電位差）が大きくなっており、しきい値電圧Ｖｔｈ（ＮＭＯＳ）も大きくなっている。
【０００６】
現在のごく普通の電源電圧５ＶのＳＲＡＭプロセスでは、バックゲート電圧が０Ｖのときしきい値電圧Ｖｔｈ（ＮＭＯＳ）は０．７Ｖである。また、図３０に示されるＮチャネルＭＯＳトランジスタＮＴ１の外部電源ノード３０に５．０Ｖの電圧をかけると、内部電源ノード３１は約３．５Ｖ付近になる。この場合、バックゲート電圧は−３．５Ｖとなり、しきい値電圧Ｖｔｈ（ＮＭＯＳ）は約１．５Ｖとなる。
【０００７】
【発明が解決しようとする課題】
図３０に示される内部電源電圧発生回路は、降圧幅が約１．５Ｖで決まっており、微細化の進展により最新のウェハプロセスでは５Ｖから１．５Ｖ下げた３．５Ｖでも電圧が高すぎる。ここで、しきい値電圧Ｖｔｈ（ＮＭＯＳ）を上げることで降圧幅を上げることは可能だが、単純にＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ（ＮＭＯＳ）を上げてしまうと、チップ内のすべてのＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ（ＮＭＯＳ）が上がってしまい、デバイスの性能が大幅に低下してしまう。また、降圧用のＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ（ＮＭＯＳ）を上げるためには工程の追加が必要であり、コストの増大につながる。
【０００８】
本発明は、このような問題を解消するためになされたもので、降圧幅を増大させるとともに、広い範囲の電圧において外部電源電圧Ｖｃｃの変動の影響を受けにくい内部電源電圧を発生させる内部電源電圧発生回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
請求項１に係る内部電源電圧発生回路は、周辺回路の電圧を供給する第１の内部電源ノードと、メモリセルに電圧を供給する第２の内部電源ノードを含む半導体記憶装置に備えられるものであって、外部電源ノードと第１の内部電源ノードとの間に接続された第１のＮチャネルＭＯＳトランジスタと、外部電源ノードと第１のＮチャネルＭＯＳトランジスタのゲートとの間に接続された第１の抵抗素子と、第１のＮチャネルＭＯＳトランジスタのゲートと接地ノードとの間に直列に接続された少なくとも１つの第１のダイオード素子と、外部電源ノードと第２の内部電源ノードとの間に接続された第２のＮチャネルＭＯＳトランジスタと、外部電源ノードと第２のＮチャネルＭＯＳトランジスタのゲートとの間に接続された第２の抵抗素子と、第２のＮチャネルＭＯＳトランジスタのゲートと接地ノードとの間に直列に接続された少なくとも１つの第２のダイオード素子と、外部電源ノードと第２の内部電源ノードとの間に接続された第１のＰチャネルＭＯＳトランジスタと、外部電源ノードと第１のＰチャネルＭＯＳトランジスタのゲートとの間に接続される第２のＰチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタのゲートと接地ノードとの間に接続される第３の抵抗素子と、外部電源ノードと第２のＰチャネルＭＯＳトランジスタのゲートとの間に接続される第４の抵抗素子と、第２のＰチャネルＭＯＳトランジスタのゲートと接地ノードとの間に接続される第５の抵抗素子とを備えるものである。
【００２３】
請求項２に係る内部電源電圧発生回路は、外部電源ノードと内部電源ノードとの間に接続され、かつ、ゲートとドレインが接続される第１のＮチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタのソースと第１のＮチャネルＭＯＳトランジスタのバックゲートとの間に接続される第１の抵抗素子と、第１のＮチャネルＭＯＳトランジスタのバックゲートと接地ノードとの間に接続される第２のＮチャネルＭＯＳトランジスタと、外部電源ノードと第２のＮチャネルＭＯＳトランジスタのゲートとの間に接続される第２の抵抗素子と、第２のＮチャネルＭＯＳトランジスタのゲートと接地ノードとの間に接続される第３の抵抗素子とを備えるものである。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２５】
［実施の形態１］
図１は、本発明の実施の形態１に係る内部電源電圧発生回路の構成を示す回路図である。
【００２６】
図１に示されるように、この内部電源電圧発生回路は、外部電源ノード３０と内部電源ノード３１との間に接続されたＮチャネルＭＯＳトランジスタのＮＴ２と、外部電源ノード３０とＮチャネルＭＯＳトランジスタＮＴ２のゲートとの間に接続された抵抗素子Ｒと、ＮチャネルＭＯＳトランジスタＮＴ２のゲートと接地ノードとの間に直列に接続された５つのダイオード接続されたＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ５とを備え、降圧用ＮチャネルＭＯＳトランジスタのゲートを、抵抗素子Ｒと５段に直列接続したＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ５で制御するものである。
【００２７】
ここで、図２（ａ）は、図１の抵抗素子Ｒとして従来用いられるポリシリコン高抵抗素子の構造を示す平面図である。また、図２（ｂ）は、図２（ａ）のＩＩにおける断面図である。
【００２８】
図２（ａ），図２（ｂ）を参照して、抵抗素子Ｒとしてのポリシリコン高抵抗素子は、メタル配線３、コンタクトホール５、ポリシリコン７からなる。ポリシリコン７は、ポリシリコン（抵抗部）７ａとポリシリコン（配線部）７ｂからなる。ポリシリコン（配線部）７ｂは、酸化膜などの絶縁膜１９に形成されたコンタクトホール５を介してメタル配線３に接続される。ここで、コンタクトホール５には、メタルなどの導電層が形成されている。
【００２９】
このように、ポリシリコン７をコンタクトホール５を介してメタル配線３に接続することにより、抵抗素子Ｒとしてのポリシリコン抵抗を形成する。
【００３０】
一般に、ポリシリコン（抵抗部）７ａの抵抗値は、その長さＬに比例し、幅Ｗに反比例する。すなわち、ポリシリコン（抵抗部）７ａの抵抗値は、長さＬの幅Ｗに対する比Ｌ／Ｗで決定される。
【００３１】
ところが、近年のＳＲＡＭでは、メモリセルの負荷として上記ポリシリコン高抵抗素子を使わず、替わって薄膜トランジスタ（ＴＦＴ）を使用している。
【００３２】
図３（ａ）はＴＦＴの平面図であり、図３（ｂ）は図３（ａ）におけるＩＩＩでの断面図である。  また、図３（ｃ）は、図３（ｂ）に示されるチャネルＣの拡大図である。
【００３３】
図３（ａ），図３（ｂ），図３（ｃ）を参照して、ＴＦＴは、ポリシリコン９，１１およびゲート絶縁膜１７により構成される。ポリシリコン９は、ドレインＤ、チャネルＣおよびソースＳからなる。ポリシリコン１１の一部は、ゲートＧである。ゲート絶縁膜１７は、たとえば、ゲート酸化膜である。ＴＦＴを抵抗素子Ｒとして用いる場合は、メタル配線３、コンタクトホール５，２１，２３、ポリシリコン９，１１，１３およびゲート絶縁膜１７を一体として考える。
【００３４】
図３（ｃ）に示されるように、ポリシリコン１１の上にはゲート絶縁膜１７が形成される。ゲート絶縁膜１７の上にはポリシリコン９が形成される。ポリシリコン９のドレインＤとポリシリコン１１はコンタクトホール２１を介して接続される。コンタクトホール２１には、ポリシリコンにより導電層が形成される。
【００３５】
ポリシリコン９のソースＳは、ポリシリコン１３とコンタクトホール２３を介して接続される。コンタクトホール２３にはポリシリコンにより導電層が形成される。ポリシリコン１１とメタル配線３とは絶縁膜１９に形成されたコンタクトホール５を介して接続される。コンタクトホール５には、メタルにより導電層が形成される。ポリシリコン１３とメタル配線３とは絶縁膜１９に形成されたコンタクトホール５を介して接続される。なお、絶縁膜１９としてはたとえば酸化膜である。しかしながら、上記のＴＦＴは、オン状態で使うかオフ状態で使うかで３桁以上の抵抗値の差があり、抵抗値の調整がしづらい。
【００３６】
そこで、抵抗素子Ｒとして中間的な抵抗値を持つものを使いたい場合は、図４（ａ），図４（ｂ）に示されるアルミ配線をゲートにしたＴＦＴが考えられる。図４（ａ）が平面図、図４（ｂ）が図４（ａ）のＩＶの部分の断面図である。
【００３７】
このＴＦＴは、メタル配線２９、ゲート絶縁膜２７およびポリシリコン１１からなる。なお、メタル配線２９の一部はゲートＧとして用いられる。ポリシリコン１１は、ドレインＤ、チャネルＣおよびソースＳからなる。
【００３８】
抵抗素子ＲとしてＴＦＴを用いるときには、コンタクトホール５およびメタル配線３も含めてＴＦＴと考える。
【００３９】
ポリシリコン１１の上にゲート絶縁膜２７が形成される。ゲート絶縁膜２７は、たとえば、ゲート酸化膜などである。ゲート酸化膜２７の上にメタル配線３，２９が形成される。メタル配線３，２９は、たとえば、アルミ配線などである。ゲート絶縁膜２７にはコンタクトホール５が形成される。メタル配線３，２９とポリシリコン１１とはコンタクトホール５によって接続される。なお、コンタクトホール５には導電層が形成される。この導電層としては、たとえばアルミなどのメタルである。なお、チャネルＣは、その幅がＷで、長さがＬである。
【００４０】
また、メタル配線２９をゲート電極Ｇとして用いることにより、ゲート絶縁膜２７を厚くしている。この場合のゲート絶縁膜２７の厚さは、２０００〜５０００Å（オングストローム）である。これにより、ＴＦＴのオン時の抵抗値を、内部電源電圧発生回路の抵抗素子Ｒとして用いるのにちょうどよい数百ＭΩにすることができる。このアルミ配線をゲートにしたＴＦＴでは、もともと配線として存在するアルミ工程を使うので、工程の追加は必要ない。また、ゲート絶縁膜２７の厚さが通常のＴＦＴよりかなり厚くなるので、オフ状態の抵抗値を下げ、オン状態の抵抗値を上げることができ、結果として中間的な抵抗値が使用可能になる。
【００４１】
また、図５は、Ｎ+ 活性領域を使った高抵抗素子の構造を示す図である。
図５に示されるように、この高抵抗素子は、Ｐ基板中にＰ- ウェル１０と、Ｐ- ウェル１０中のＰ+ 層１８およびＮ+ 層１４と、フィールド酸化膜１６と、メタル配線１２と、コンタクトホール１５とを備える。ここで、メタル配線１２がコンタクトホール１５を介してＮ+ 層１４と接続される。
【００４２】
このような活性領域を使った高抵抗素子は、抵抗値を高くするのが難しいため、本実施の形態に係る内部電源電圧発生回路において使用するのにはやや不向きである。
【００４３】
次に、本実施の形態１に係る内部電源電圧発生回路の動作を図６を参照して説明する。
【００４４】
ここで、直線３２は、前記のように、出力される内部電源電圧と外部電源電圧Ｖｃｃが等しい関係を表わす。
【００４５】
外部電源ノード３０の電圧（外部電源電圧Ｖｃｃ）が、ＰチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ（ＰＭＯＳ）の５倍（Ｖ１）よりも低いときは、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ５がオフ状態であるため、ノードＮＢの電位は抵抗素子Ｒを介して外部電源電圧Ｖｃｃと等しい。
【００４６】
よって、このときＮチャネルＭＯＳトランジスタＮＴ２のしきい値電圧Ｖｔｈ（ＮＭＯＳ）とすると、内部電源電圧Ｖｉｎｔは電圧Ｖｃｃ−Ｖｔｈ（ＮＭＯＳ）となる。
【００４７】
一方、外部電源電圧Ｖｃｃがしきい値電圧Ｖｔｈ（ＰＭＯＳ）の５倍（Ｖ１）よりも高いときは、５段に直列接続されたＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ５はすべてオンする。すると、ノードＮＢの電位は、抵抗素子Ｒと５段のＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ５の抵抗との抵抗分割で外部電源電圧Ｖｃｃよりも低くなる。すなわち、以下抵抗素子Ｒの両端にかかる電圧をα１とすると、ノードＮＢの電位はＶｃｃ−α１となる。したがって、この場合には、内部電源電圧Ｖｉｎｔは電圧Ｖｃｃ−α１−Ｖｔｈ（ＮＭＯＳ）となる。
【００４８】
ここで、α１は、外部電源電圧Ｖｃｃの大きさに比例するので、降圧幅が小さくてよい低電圧側では降圧幅をしきい値電圧Ｖｔｈ（ＮＭＯＳ）に、降圧幅を大きくしたい高電圧側では降圧幅を電圧Ｖｔｈ（ＮＭＯＳ）＋α１にすることができる。
【００４９】
これより、図６に示されるように、内部電源電圧Ｖｉｎｔは電圧Ｖ１のところで折れ曲がった直線で表わされ、電圧Ｖ１より高い領域では、内部電源電圧Ｖｉｎｔは外部電源電圧の変化に対する影響が小さいものとなる。
【００５０】
また、ＰチャネルＭＯＳトランジスタの段数を変えることによって、抵抗素子Ｒの両端にかかる電圧の大きさα１を調整でき、段数を大きくすると降圧幅は小さく、段数を少なくすると降圧幅は大きくなる。
【００５１】
［実施の形態２］
図７は、本発明の実施の形態２に係る内部電源電圧発生回路の構成を示す回路図である。
【００５２】
図７に示されるように、この内部電源電圧発生回路は、図１に示される内部電源電圧発生回路と同様な構成を有するが、ノードＮＢと接地ノードとの間にはｎ段に直列接続されたダイオードＤ１〜Ｄｎが備えられる。
【００５３】
図８は、ダイオードの一般的な構造を示す図である。
図８に示されるように、ダイオードはＮ- ウェル４１の中にメタル配線１２に接続されたＮ+ 層４２とＰ+ 層４４とを含む。
【００５４】
ここで、ダイオードはＰ＋層４４からＮ−ウェル４１方向の１方向に電流が流れる。
【００５５】
図９は、ダイオードの動作特性を示す図である。図９に示されるように、ダイオードは順方向に電圧Ｖｏｎがかけられることにより流れる電流が急速に増加する。
【００５６】
したがって、本実施の形態２に係る内部電源電圧発生回路において、外部電源電圧ＶｃｃがＶｏｎ×ｎ以下ではダイオードＤ１〜Ｄｎがオンせず、ノードＮＢの電位は外部電源ノード３０の電位と等しくなるので、内部電源ノード３１には、電圧Ｖｃｃ−Ｖｔｈ（ＮＭＯＳ）が発生する。
【００５７】
一方、外部電源電圧ＶｃｃがＶｏｎ×ｎ以上になると、ダイオードＤ１〜Ｄｎがオンするので、抵抗素子ＲとダイオードＤ１〜Ｄｎの抵抗分割による電圧がＮチャネルＭＯＳトランジスタＮＴ２のゲートに供給され、上記実施の形態１に係る内部電源電圧回路と同様な動作を行なう。すなわち、このとき抵抗素子Ｒに係る電圧をαとすると、発生される内部電圧Ｖｉｎｔは、電圧Ｖｃｃ−α−Ｖｔｈ（ＮＭＯＳ）となる。
【００５８】
［実施の形態３］
図１０は、実施の形態３に係る内部電源電圧発生回路の構成を示す回路図である。
【００５９】
図１０に示されるように、この内部電源電圧発生回路は、上記実施の形態１に係る内部電源電圧発生回路と同様な構成を有するが、外部電源ノード３０とノードＮＢとの間には抵抗素子Ｒ１，Ｒ２が直列に接続され、抵抗素子Ｒ１と並列に接続されるヒューズＦ１がさらに備えられる。また、ノードＮＢと接地ノードとの間にはダイオード接続されたｎ段のＰチャネルＭＯＳトランジスタＰＴｎが直列に接続され、ＰチャネルＭＯＳトランジスタＰＴｎと並列に接続されるヒューズＦ２がさらに備えられる。
【００６０】
抵抗素子Ｒ１，Ｒ２の抵抗値やＰチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ（ＰＭＯＳ）はばらつくため、できあがったチップ毎に降圧幅が異なる場合もあり得る。そこで、ウェハで内部電源電圧発生回路の特性を測定し、所望の特性からずれているようであれば、ウェハプロセス終了後ヒューズを切断することにより、降圧幅を調整できるようにしたものである。
【００６１】
［実施の形態４］
図１１は、本発明の実施の形態４に係る内部電源電圧発生回路の構成を示す回路図である。
【００６２】
図１１に示されるように、本実施の形態４に係る内部電源電圧発生回路は、上記実施の形態１に係る内部電源電圧発生回路と同様な構成を有するが、ＰチャネルＭＯＳトランジスタＰＴ５のソースとドレイン間に並列に接続されるＮチャネルＭＯＳトランジスタＮＴ３をさらに備える。
【００６３】
ＮチャネルＭＯＳトランジスタＮＴ３のゲートには、たとえばチップ選択信号／ＣＳが供給される。これより、単にデータを保持しているだけで電圧が低くても構わない待機時（／ＣＳ＝Ｈ）はＮチャネルＭＯＳトランジスタＮＴ３がオンするため、内部電源電圧を低くし、回路が高速に動作しなければならない動作時（／ＣＳ＝Ｌ）はＮチャネルＭＯＳトランジスタＮＴ３がオフとなるため、内部電源電圧を高くすることができる。
【００６４】
ここで、チップの信頼性はおおむね電圧と時間の積により下がっていくので、不要なときに電圧を下げることによって信頼性の向上を図ることができる。特に低消費電力ＳＲＡＭの場合、動作時間に対して待機時間が長いような使われ方をすることが多いので有効である。
【００６５】
また、ＮチャネルＭＯＳトランジスタＮＴ３のゲートに、チップ選択信号／ＣＳの代わりにバーンインテスト信号／ＢＭを供給すれば、バーンインテスト（信頼性加速試験）時（／ＢＭ＝Ｌ）に内部電源電圧を通常よりも高くすることによって、信頼性試験の加速をよくし、テスト時間を短縮することができる。
【００６６】
［実施の形態５］
図１２は、本発明の実施の形態５に係る内部電源電圧発生回路の構成を示す回路図である。
【００６７】
図１２に示されるように、この内部電源電圧発生回路は、上記実施の形態１に係る内部電源電圧発生回路と同様な構成を有するが、ＰチャネルＭＯＳトランジスタＰＴ４と直列に接続され、ゲートにはバーンインテスト信号（／ＢＭ）が供給されるＮチャネルＭＯＳトランジスタＮＴ４がさらに備えられる。
【００６８】
通常動作時（／ＢＭ＝Ｈ）は、ＮチャネルＭＯＳトランジスタＮＴ４がオンされることにより、実施の形態１に係る内部電源電圧発生回路と同様な動作を行なう。
【００６９】
一方、バーンインテスト時（／ＢＭ＝Ｌ）は、ＮチャネルＭＯＳトランジスタＮＴ４がオフされ、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに外部電源電圧Ｖｃｃが供給される。
【００７０】
これより、発生する内部電源電圧Ｖｉｎｔは電圧Ｖｃｃ−Ｖｔｈ（ＮＭＯＳ）となり、バーンインテストの加速をよくすることができる。
【００７１】
［実施の形態６］
図１３は、本発明の実施の形態６に係る内部電源電圧発生回路の構成を示す回路図である。
【００７２】
図１３に示されるように、実施の形態６に係る内部電源電圧発生回路は、上記実施の形態１に係る内部電源電圧発生回路を周辺回路３４用とメモリセル３６用で別々に設けたものである。
【００７３】
ただし、メモリセル３６用の回路においては、直列接続され、かつ、ダイオード接続されるＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ９が４段とされる。
【００７４】
図１４は、本実施の形態に係る内部電源電圧発生回路の動作を示す図である。上記のように、メモリセル３６用の回路は、ＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ９の段数が、周辺回路用の回路より少ないために、周辺回路３４用の回路のＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ５がオンする電圧Ｖ１よりも低い電圧Ｖ２でオンする。よって、ＮチャネルＭＯＳトランジスタＮＴ２，ＮＴ５のしきい値電圧Ｖｔｈ（ＮＭＯＳ）は一定であり、電圧Ｖ２以上ではノードＮＣの電位がノードＮＢの電位よりも低くなるため、その分メモリセル３６に供給される内部電源電圧は低くなる。
【００７５】
メモリセル３６用の回路は、周辺回路３４用の回路に比べてＰチャネルＭＯＳトランジスタの段数が少ないため、降圧幅が大きい。
【００７６】
本実施の形態に係る内部電源電圧発生回路によれば、回路動作のために電源電圧が高い方が有利な周辺回路３４には高めの内部電源電圧を供給し、メモリセル３６のデータを保持するための最低限の電圧で良いメモリセル３６には低めの内部電源電圧を供給できる。
【００７７】
これにより、高い電圧がかかるトランジスタを多数減らせることから、デバイスの信頼性を向上させることができる。
【００７８】
［実施の形態７］
図１５は、本発明の実施の形態７にかかる内部電源電圧発生回路の構成を示す回路図である。
【００７９】
図１５に示されるように、この内部電源電圧発生回路は、上記実施の形態１に係る内部電源電圧発生回路（ただし、ＰチャネルＭＯＳトランジスタＰＴ６〜ＰＴ９は、４段に直列接続される。）に加えて外部電源ノード３０と内部電源ノード３１との間に接続されたＰチャネルＭＯＳトランジスタＰＴ１０と、ＰチャネルＭＯＳトランジスタＰＴ１０のゲートと接地ノードとの間に接続された抵抗素子Ｒ４と、外部電源ノード３０とＰチャネルＭＯＳトランジスタＰＴ１０のゲートとの間に接続されるＰチャネルＭＯＳトランジスタＰＴ１１と、外部電源ノード３０とＰチャネルＭＯＳトランジスタＰＴ１１のゲートとの間に接続された抵抗素子Ｒ６と、ＰチャネルＭＯＳトランジスタＰＴ１１のゲートと接地ノードとの間に接続された抵抗素子Ｒ５とをさらに備える。
【００８０】
次に、図１６を参照して、本発明の実施の形態に係る内部電源電圧発生回路の動作を説明する。
【００８１】
外部電源電圧が低いときには、ＰチャネルＭＯＳトランジスタＰＴ１０がオンし、外部電源ノード３０と内部電源ノード３１を短絡する。
【００８２】
そして、外部電源電圧が高くなり電圧Ｖ３となると、ＰチャネルＭＯＳトランジスタＰＴ１０がオフし、ＮチャネルＭＯＳトランジスタＮＴ５を介して出力される内部電源電圧Ｖｉｎｔは電圧Ｖｃｃ−Ｖｔｈ（ＮＭＯＳ）となる。
【００８３】
なお、この電圧Ｖ３は、抵抗Ｒ５，Ｒ６の比で決定される。さらに電圧が上がり電圧Ｖ２となると、実施の形態１のところで説明したように、ノードＮＧの電位が外部電源電圧Ｖｃｃよりも下がり始め、内部電源電圧Ｖｉｎｔは電圧Ｖｃｃ−α２−Ｖｔｈ（ＮＭＯＳ）となる。ただし、以下α２は、抵抗素子Ｒ３の両端の電圧の大きさとする。
【００８４】
以上より、外部電源電圧が低いときには内部電源電圧Ｖｉｎｔは外部電源電圧Ｖｃｃ、電圧Ｖ３と電圧Ｖ２の間では内部電源電圧Ｖｉｎｔは電圧Ｖｃｃ−Ｖｔｈ（ＮＭＯＳ）、さらに電圧Ｖ２より高い電圧では内部電源電圧Ｖｉｎｔは電圧Ｖｃｃ−α２−Ｖｔｈ（ＮＭＯＳ）となる。
【００８５】
したがって、降圧すると回路動作やデータ保持が厳しくなる低電圧側（＜Ｖ２）では降圧幅が小さく、あるいは０となり、信頼性が問題となる高電圧側（＞Ｖ２）では降圧幅が大きくなる。
【００８６】
［実施の形態８］
図１７は、本発明の実施の形態８に係る内部電源電圧発生回路の構成を示す図である。
【００８７】
図１７に示されるように、本実施の形態に係る内部電源電圧発生回路は、周辺回路３４に電圧を供給する電圧供給ノード３８に接続される実施の形態１に係る内部電源電圧発生回路と、メモリセル３６に電圧を供給する電圧供給ノード４０に接続される実施の形態７に係る内部電源電圧発生回路とを組合せたものである。
【００８８】
図１８は、本実施の形態に係る内部電源電圧発生回路の動作を示す図である。図１８に示されるように、この動作は、上記実施の形態１および７の内部電源電圧発生回路の動作を合せたものとなる。
【００８９】
したがって、高電圧時（＞Ｖ１）においては、メモリセル３６に供給される内部電源電圧Ｖｉｎｔ（セル）は電圧Ｖｃｃ−α２−Ｖｔｈ（ＮＭＯＳ）であるのに対し、周辺回路３４に供給される内部電源電圧Ｖｉｎｔ（周辺）は電圧Ｖｃｃ−α１−Ｖｔｈ（ＮＭＯＳ）であり、電圧α２が電圧α１より大きいため、メモリセル３６に供給される電圧の降圧幅がより大きいものとなっている。
【００９０】
また、メモリセル３６に供給される内部電源電圧は、外部電源電圧が電圧Ｖ３より小さいとき外部電源電圧Ｖｃｃと等しくなる。
【００９１】
現在のＳＲＡＭの多くは、外部電源電圧が５Ｖ±０．５Ｖであり、最低でも４．５Ｖであるから、内部電源電圧を外部電源電圧と同じにする必要はない。ただし、データ保持の最低電圧のみは３．０Ｖになっており、この電圧では内部電源電圧は降圧することなく外部電源電圧と同じく３．０Ｖが望ましい。そこで、データ保持に必要なメモリセル用のみに短絡用のＰチャネルＭＯＳトランジスタＰＴ１０を設けたものである。
【００９２】
［実施の形態９］
図１９は、本発明の実施の形態９に係る内部電源電圧発生回路の構成を示す回路図である。
【００９３】
図１９に示されるように、本実施の形態に係る内部電源電圧発生回路は、実施の形態１に係る内部電源電圧発生回路と同様な構成を有するが、ＮチャネルＭＯＳトランジスタＮＴ２のゲートと外部電源ノード３０との間には、抵抗素子の代わりにドレインとゲートが接続されたオフ状態のＰチャネルＭＯＳトランジスタＰＴ１２が接続される。
【００９４】
このオフ状態のＰチャネルＭＯＳトランジスタＰＴ１２の構造の一例が図２０に示される。
【００９５】
図２０に示されるように、このＰチャネルＭＯＳトランジスタＰＴ１２においては、Ｐ型基板の中にＮ- ウェル４１が形成される。このＮ- ウェル４１の中には不純物領域Ｐ+ 層４４，４６と不純物領域Ｎ+ 層４８が形成され不純物領域Ｐ+ 層４４，４６にはメタル配線１２が接続される。ここで、不純物領域Ｐ+ 層４４はＰチャネルＭＯＳトランジスタＰＴ１２のソースに、不純物領域Ｐ+ 層４６はドレインにそれぞれ相当する。また、不純物領域Ｐ+ 層４４，４６の間には絶縁層を介してゲート５０が備えられ、ゲートには外部電源電圧Ｖｃｃが供給される。
【００９６】
現在の低消費電力ＳＲＡＭではチップのスタンバイ電流は０．１μＡ以下になっており、本発明のような内部電源電圧発生回路で用いる抵抗素子は１０の９乗Ω以上でないとスタンバイ電流を増加させてしまう。従来は、メモリセルの高抵抗負荷として用いていたポリシリコン高抵抗を降圧回路などの周辺回路でも使うことができたが、現在のＳＲＡＭではポリシリコン高抵抗セルを使わないので、ウェハ上にポリシリコン高抵抗を作らない。そのため、回路に高抵抗素子を使いたい場合は、そのためだけに高抵抗製造工程を追加するか他の素子を高抵抗素子として用いざるを得ない。そこで、オフさせたＰチャネルＭＯＳトランジスタＰＴ１２を高抵抗素子として用いたのが本実施の形態に係る内部電源電圧発生回路である。ＰチャネルＭＯＳトランジスタＰＴ１２はオフ状態であっても、全く電流を流さないのではなく、ソース・ドレイン間に電圧をかけると数ｆＡのごく微小な電流が流れる。これを高抵抗として利用する。
この電流値は、ＰチャネルＭＯＳトランジスタＰＴ１２のしきい値電圧Ｖｔｈ（ＰＭＯＳ）を調整することによって変化させることができるので、流れる電流が少なすぎる場合は、オフ状態にするＰチャネルＭＯＳトランジスタＰＴ１２のみしきい値電圧Ｖｔｈ（ＰＭＯＳ）を低くすることもできる。
【００９７】
［実施の形態１０］
図２１は、本発明の実施の形態１０に係る内部電源電圧発生回路の構成を示す回路図である。
【００９８】
図２１に示されるように、本実施の形態に係る内部電源電圧発生回路は実施の形態１に係る内部電源電圧発生回路と同様な構成を有するが、ＮチャネルＭＯＳトランジスタＮＴ２のゲートと外部電源ノード３０との間に接続され、ゲートにはバーンインテスト信号／ＢＭが供給されるＰチャネルＭＯＳトランジスタＰＴ１３をさらに備える。
【００９９】
バーンインテスト時（／ＢＭ＝Ｌ）に、ＰチャネルＭＯＳトランジスタＰＴ１３がオンし、ＮチャネルＭＯＳトランジスタＮＴ２のゲートに外部電源電圧Ｖｃｃが供給される。
【０１００】
これによりバーンインテスト時に、内部電源電圧をＶｃｃ−Ｖｔｈ（ＮＭＯＳ）に上げることができる。
【０１０１】
［実施の形態１１］
図２２は、本発明の実施の形態１１に係る内部電源電圧発生回路の構成を示す回路図である。
【０１０２】
図２２に示されるように、本実施の形態に係る内部電源電圧発生回路は実施の形態１に係る内部電源電圧発生回路と同様な構成を有するが、外部電源ノード３０と内部電源ノード３１との間に接続され、ゲートにはバーンインテスト信号／ＢＭが供給されるＰチャネルＭＯＳトランジスタＰＴ１４をさらに備える。
【０１０３】
本実施の形態に係る内部電源電圧発生回路によれば、バーンインテスト時（／ＢＭ＝Ｌ）、ＰチャネルＭＯＳトランジスタＰＴ１４がオンするため、内部電源電圧を外部電源電圧Ｖｃｃまで上げることができる。
【０１０４】
［実施の形態１２］
図２３は、本発明の実施の形態１２に係る内部電源電圧発生回路の構成を示す回路図である。
【０１０５】
図２３に示されるように、この内部電源電圧発生回路は、実施の形態１に係る内部電源電圧発生回路と同様な構成を有するが、さらに、ＮチャネルＭＯＳトランジスタＮＴ２のゲートと外部電源電圧３０との間には容量Ｃ１が備えられる。
【０１０６】
これにより、電源投入時など外部電源電圧が急激に上昇したときには、ＮチャネルＭＯＳトランジスタＮＴ２のゲート電位がそれに追随して上昇するため、内部電源電圧も素早く電圧Ｖｃｃ−Ｖｔｈ（ＮＭＯＳ）まで上昇する。そして、その後ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ５がオンすると、ノードＮＢの電位がＶｃｃ−Ｖｔｈ（ＮＭＯＳ）−α１まで下がる。ただしα１は抵抗素子Ｒの両端にかかる電圧である。
【０１０７】
信頼性上、内部電源電圧として電圧Ｖｃｃ−Ｖｔｈ（ＮＭＯＳ）が発生するのは好ましくないが、ごく短時間であれば差支えない。むしろ、ＮチャネルＭＯＳトランジスタＮＴ２のゲート電位が外部電源電圧に追随しない場合は内部電源電圧が低いままで動作してしまい、最悪の場合誤動作する可能性があるためこれを避ける方が重要である。
【０１０８】
なお、容量Ｃ１を備えない場合は、ＮチャネルＭＯＳトランジスタＮＴ２のゲートの充電は抵抗素子Ｒを介して行なわれ、また抵抗素子Ｒは電流を減らすために抵抗値が高いので充電は非常にゆっくりしたものになってしまう。
【０１０９】
［実施の形態１３］
図２４は、本発明の実施の形態１３に係る内部電源電圧発生回路の構成を示す回路図である。
【０１１０】
図２４に示されるように、この内部電源電圧発生回路は、上記実施の形態１に係る内部電源電圧発生回路と同様な構成を有するが、内部電源ノード３１と外部電源ノード３０との間に接続されるＮチャネルＭＯＳトランジスタＮＴ６と、ＮチャネルＭＯＳトランジスタＮＴ６のゲートと外部電源ノード３０との間に接続され、かつ、ゲートとドレインが接続されるＰチャネルＭＯＳトランジスタＰＴ１５と、ＮチャネルＭＯＳトランジスタＮＴ６のゲートと接地ノードとの間に接続される抵抗素子Ｒ７とをさらに備える。
【０１１１】
本実施の形態に係る内部電源電圧発生回路は、実施の形態１に係る内部電源電圧発生回路と同様な動作を行なうが、さらに、ＮチャネルＭＯＳトランジスタＮＴ６のゲートには、外部電源電圧ＶｃｃからＰチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ（ＰＭＯＳ）分低い電圧Ｖｃｃ−Ｖｔｈ（ＰＭＯＳ）が供給されＮチャネルＭＯＳトランジスタＮＴ６より内部電源ノード３１に電圧Ｖｃｃ−Ｖｔｈ（ＰＭＯＳ）−Ｖｔｈ（ＮＭＯＳ）が出力される。
【０１１２】
ＮチャネルＭＯＳトランジスタＮＴ６から出力される内部電源電圧は、低電圧時に下がりすぎる欠点があるものの、外部電源電圧が急激に上昇したときは、ＮチャネルＭＯＳトランジスタＮＴ２より出力される内部電源電圧よりも早く上昇するという利点がある。この利点は、ＮチャネルＭＯＳトランジスタＮＴ６のゲートをＰチャネルＭＯＳトランジスタＰＴ１５を介して充電することによる。
【０１１３】
以上より、本実施の形態に係る内部電源電圧発生回路は、実施の形態１に係る内部電源電圧発生回路の欠点を補ったものであるといえる。
【０１１４】
［実施の形態１４］
図２５は、本発明の実施の形態１４に係る内部電源電圧発生回路の構成を示す回路図である。
【０１１５】
図２５に示されるように、本実施の形態に係る内部電源電圧発生回路は、外部電源ノード３０と内部電源ノード３１との間に接続され、かつ、ゲートとドレインが接続されるＮチャネルＭＯＳトランジスタＮＴ７と、外部電源ノード３０とＮチャネルＭＯＳトランジスタＮＴ７のバックゲートとの間に接続される抵抗素子Ｒ１０と、ＮチャネルＭＯＳトランジスタＮＴ７のバックゲートと接地ノードとの間に接続される抵抗素子Ｒ１１と、ＮチャネルＭＯＳトランジスタＮＴ７のバックゲートと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタＮＴ８と、ＮチャネルＭＯＳトランジスタＮＴ８のゲートと外部電源ノード３０との間に接続される抵抗素子Ｒ８と、ＮチャネルＭＯＳトランジスタＮＴ８のゲートと接地ノードとの間に接続される抵抗素子Ｒ９とを備えるものである。
【０１１６】
本実施の形態に係る内部電源電圧発生回路は、ＮチャネルＭＯＳトランジスタＮＴ７のバックゲート電位を制御することによりしきい値電圧Ｖｔｈ（ＮＭＯＳ）を変化させ、降圧幅を調整する。
【０１１７】
図２６は、ＮチャネルＭＯＳトランジスタＮＴ７の構造の一例を示す図である。図２６に示されるように、ＮチャネルＭＯＳトランジスタＮＴ７はＮ型基板の中にＰ- ウェル１０を形成し、Ｐ- ウェル１０の中にＮ+ 層の不純物領域５２，５４と、Ｐ+ 層の不純物領域５６とを含む。
【０１１８】
ここで、Ｎ+ 層の不純物領域５２はソースに、Ｎ+ 層の不純物領域５４はドレインに対応する。そして、Ｎ+ 層の不純物領域５２，５４の間には絶縁膜を介してゲート５０が備えられる。また、Ｎ+ 層の不純物領域５２，５４はメタル配線１２にそれぞれ接続され、ゲート５０とソース５２には外部電源電圧Ｖｃｃが供給される。
【０１１９】
次に、図２７を参照して本実施の形態１４に係る外部電源電圧発生回路の動作を説明する。
【０１２０】
外部電源電圧Ｖｃｃが低いため、抵抗素子Ｒ８とＲ９による抵抗分割によりノードＮＫの電位がＮチャネルＭＯＳトランジスタＮＴ８のしきい値電圧Ｖｔｈ（ＮＭＯＳ）より低いときは、ＮチャネルＭＯＳトランジスタＮＴ８はオフしている。また、ノードＮＬの電位は抵抗素子Ｒ１０，Ｒ１１によってＶｃｃ×Ｒ１１／（Ｒ１０＋Ｒ１１）となるため外部電源電圧Ｖｃｃに比例する。このとき、バックゲートを０Ｖから浮かせる（ただしソース電位以下）ことによって、しきい値電圧Ｖｔｈ（ＮＭＯＳ）は下がり降圧幅が小さくなる。具体的には、外部電源電圧が３Ｖのとき、内部電源電圧は２．３Ｖ程度になる。
【０１２１】
このとき、おおむねＲ８：Ｒ９＝４：１、Ｒ１０：Ｒ１１＝１：２に設定している。外部電源電圧Ｖｃｃが電圧Ｖ４より高い場合はＮチャネルＭＯＳトランジスタＮＴ８がオンし、ノードＮＬの電位が０Ｖになる。これにより、ＮチャネルＭＯＳトランジスタＮＴ７のしきい値電圧Ｖｔｈ（ＮＭＯＳ）が上がり、降圧幅が大きくなる。たとえば、外部電源電圧Ｖｃｃが５Ｖの場合、内部電源電圧は約３．５Ｖになる。
【０１２２】
［実施の形態１５］
図２８は、本発明の実施の形態１５に係る内部電源電圧発生回路の構成を示す回路図である。
【０１２３】
図２８に示されるように、この内部電源電圧発生回路は、外部電源ノード３０と内部電源ノード３１との間に接続され、かつ、ゲートとドレインが接続されるＮチャネルＭＯＳトランジスタＮＴ９と、ＮチャネルＭＯＳトランジスタＮＴ９のソースとバックゲートとの間に接続される抵抗素子Ｒ１２と、ＮチャネルＭＯＳトランジスタＮＴ９のバックゲートと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタＮＴ８と、外部電源ノード３０とＮチャネルＭＯＳトランジスタＮＴ８のゲートとの間に接続される抵抗素子Ｒ８と、ＮチャネルＭＯＳトランジスタＮＴ８のゲートと接地ノードとの間に接続される抵抗素子Ｒ９とを備える。
【０１２４】
次に、図２９を参照して本実施の形態に係る内部電源電圧発生回路の動作を説明する。
【０１２５】
外部電源電圧が電圧Ｖ５より低い場合は、ＮチャネルＭＯＳトランジスタＮＴ８がオフするため、ノードＮＭの電位は内部電源ノード３１の電位と同じになる。すなわち、ＮチャネルＭＯＳトランジスタＮＴ９はバックゲート電位とソース電位が同じで、いわゆるバックゲート電圧は０Ｖとなる。
【０１２６】
このとき、ＮチャネルＭＯＳトランジスタＮＴ９のしきい値電圧Ｖｔｈ（ＮＭＯＳ）は約０．７Ｖであり、外部電源電圧を３．０Ｖとすると、内部電源電圧は２．３Ｖになる。
【０１２７】
一方、外部電源電圧が電圧Ｖ５より高い場合、ＮチャネルＭＯＳトランジスタＮＴ８がオンしてノードＮＭの電位は０Ｖとなる。このとき、ＮチャネルＭＯＳトランジスタＮＴ９のしきい値電圧Ｖｔｈ（ＮＭＯＳ）は約１．５Ｖで、外部電源電圧が５．０Ｖのとき、内部電源電圧は約３．５Ｖになる。
【０１４０】
【発明の効果】
請求項１に係る内部電源電圧発生回路によれば、メモリセルと周辺回路とで高電圧時の降圧幅を変えることができ、メモリセルへ供給される内部電源電圧は、外部電源電圧が小さいときに外部電源電圧と等しくされる。
【０１４１】
請求項２に係る内部電源電圧発生回路によれば、第１のＮチャネルＭＯＳトランジスタのバックゲート電位を制御することにより、降圧幅を調整することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る内部電源電圧発生回路の構成を示す回路図である。
【図２】  図１に示される抵抗素子の構造を示す図である。
【図３】  図１に示される抵抗素子として使用されるＴＦＴの構造を示す図である。
【図４】  図１に示される抵抗素子として使用されるアルミ配線をゲートにしたＴＦＴの構造を示す図である。
【図５】  Ｎ+ 活性領域を用いた高抵抗素子の構造を示す図である。
【図６】  図１に示される内部電源電圧発生回路の動作を示す図である。
【図７】  本発明の実施の形態２に係る内部電源電圧発生回路の構成を示す回路図である。
【図８】  図７に示されるダイオードの構造を示す図である。
【図９】  図７に示されるダイオードの動作を示す図である。
【図１０】  本発明の実施の形態３に係る内部電源電圧発生回路の構成を示す回路図である。
【図１１】  本発明の実施の形態４に係る内部電源電圧発生回路の構成を示す回路図である。
【図１２】  本発明の実施の形態５に係る内部電源電圧発生回路の構成を示す回路図である。
【図１３】  本発明の実施の形態６に係る内部電源電圧発生回路の構成を示す回路図である。
【図１４】  図１３に示される内部電源電圧発生回路の動作を示す図である。
【図１５】  本発明の実施の形態７に係る内部電源電圧発生回路の構成を示す回路図である。
【図１６】  図１５に示される内部電源電圧発生回路の動作を示す図である。
【図１７】  本発明の実施の形態８に係る内部電源電圧発生回路の構成を示す回路図である。
【図１８】  図１７に示される内部電源電圧発生回路の動作を示す図である。
【図１９】  本発明の実施の形態９に係る内部電源電圧発生回路の構成を示す回路図である。
【図２０】  図１９に示されるオフ状態のＰチャネルＭＯＳトランジスタの構造を示す図である。
【図２１】  本発明の実施の形態１０に係る内部電源電圧発生回路の構成を示す回路図である。
【図２２】  本発明の実施の形態１１に係る内部電源電圧発生回路の構成を示す回路図である。
【図２３】  本発明の実施の形態１２に係る内部電源電圧発生回路の構成を示す回路図である。
【図２４】  本発明の実施の形態１３に係る内部電源電圧発生回路の構成を示す回路図である。
【図２５】  本発明の実施の形態１４に係る内部電源電圧発生回路の構成を示す回路図である。
【図２６】  図２５に示されるバックゲート電位が制御されたＮチャネルＭＯＳトランジスタの構造を示す図である。
【図２７】  図２５に示される内部電源電圧発生回路の動作を示す図である。
【図２８】  本発明の実施の形態１５に係る内部電源電圧発生回路の構成を示す回路図である。
【図２９】  図２８に示される内部電源電圧発生回路の動作を示す図である。
【図３０】  従来の内部電源電圧発生回路の構成を示す回路図である。
【図３１】  図３０に示される内部電源電圧発生回路の動作を示す図である。
【符号の説明】
３０  外部電源ノード、３１  内部電源ノード、３４  周辺回路、３６  メモリセル、３８，４０  電圧供給ノード、ＮＴ２〜ＮＴ９  ＮチャネルＭＯＳトランジスタ、ＰＴ１〜ＰＴｎ  ＰチャネルＭＯＳトランジスタ、Ｒ，Ｒ１〜Ｒ１２抵抗素子、Ｃ１  容量、Ｄ１〜Ｄｎ  ダイオード、Ｆ１，Ｆ２  ヒューズ、／ＣＳ  チップ選択信号、／ＢＭ  バーンインテスト信号。
【図１】
0003963990.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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