(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリトランジスタと、
同一行内のメモリトランジスタのゲート電極を兼用し、行方向に長く列方向に間隔をおいて繰り返し配置された複数のワード線と、を有し、
上記複数のワード線の間に絶縁膜が形成されてワード線同士が絶縁分離され、
上記ワード線の離間寸法が上記絶縁膜の膜厚で規定され、
ワード線間の上記絶縁膜が、
複数の膜からなり電荷蓄積能力を有した電荷蓄積膜と、
上記ワード線の一つおきに、ワード線の表面に形成された熱酸化膜と
を含む
半導体装置。
【請求項２】
半導体上に行列状に配置された複数のメモリトランジスタと、同一行内のメモリトランジスタのゲート電極を兼用し、行方向に長く列方向に繰り返し配置された複数のワード線とを有し、上記複数のワード線の間に絶縁膜が形成されてワード線同士が絶縁分離され、上記絶縁膜の、上記ワード線の離間方向の寸法が膜厚で規定されている
半導体装置の製造方法であって、
複数の膜からなり電荷蓄積能力を有した第１電荷蓄積膜と第１ワード線との積層パターンを、所定間隔で互いに平行に半導体上に形成する工程と、
上記第１ワード線間に表出した半導体表面領域をエッチングする工程と、
上記第１ワード線の表面および上記第１ワード線間に表出した半導体領域上に、複数の膜からなり電荷蓄積能力を有した第２電荷蓄積膜を形成する工程と、
上記第１ワード線間それぞれに、少なくとも一部が上記第１ワード線間に第２電荷蓄積膜を介在させた状態で埋め込まれた第２ワード線を形成する工程と
を含む半導体装置の製造方法。
【請求項３】
上記第１電荷蓄積膜と上記第２電荷蓄積膜の形成工程それぞれが、
半導体の表面を熱酸化して第１の電位障壁膜を形成する工程と、
上記第１の電位障壁膜を窒化し、或いは、上記第１の電位障壁膜の上に窒化膜を形成する工程と、を含み、
上記第１ワード線の形成工程が、
単結晶珪素からなる上記半導体上に上記第１電荷蓄積膜を形成する工程と、
上記第１電荷蓄積膜の上に多結晶珪素または非晶質珪素からなり第１ワード線となる導電膜を形成する工程と、
上記導電膜と上記第１電荷蓄積膜とを同一パターンにて連続してエッチングする工程とを含む
請求項２に記載の半導体装置の製造方法。
【請求項４】
上記半導体表面領域のエッチングでは、上記第１ワード線間に表出する単結晶珪素の上に犠牲酸化膜を形成し、上記犠牲酸化膜を除去することにより、犠牲酸化時に消費された単結晶珪素の表面層を除去する
請求項３に記載の半導体装置の製造方法。
【請求項５】
上記第２ワード線の形成後に、上記第１ワード線の少なくとも一方の端部に対して、選択的に、上記第２ワード線の材料が除去される条件でオーバーエッチングを行う工程を
さらに含む請求項２に記載の半導体装置の製造方法。
【請求項６】
上記第１および第２ワード線の形成工程では、上記第１，第２ワード線がメモリセルアレイの外側に延び、ワード線の配線方向と異なる方向に屈曲し、当該屈曲部より先端側で第１ワード線と第２ワード線との配線ピッチが、上記メモリセルアレイ内の上記第１ワード線と上記第２ワード線との配線ピッチより大きく設定され、当該配線ピッチが大きい側の端部にそれぞれ電極取り出し部を有し、かつ、第１ワード線の電極取り出し部が第２ワード線の電極取り出し部より外側に配置させる
請求項５に記載の半導体装置の製造方法。
【請求項７】
最も外側に位置する上記第１ワード線が存在する場合に、上記第２ワード線の形成後に、当該最も外側に位置する第１ワード線の外側の側壁周囲を開口するマスク層を形成する工程と、
当該マスク層の開口部を通して、最も外側に位置する第１ワード線の側壁周囲に対して、選択的に、上記第２ワード線の材料が除去される条件でオーバーエッチングを行う工程と
をさらに含む請求項２に記載の半導体装置の製造方法。
【請求項８】
行列状に配置された複数のメモリトランジスタと、
同一行内のメモリトランジスタのゲート電極を兼用し、行方向に長く列方向に繰り返された複数のワード線と、を有し、
隣接する２つの上記ワード線が、一方のワード線の側面に形成され断面が略１／４楕円形状のサイドウォール絶縁層と、上記サイドウォール絶縁層と上記ワード線との間に形成され、上記サイドウォール絶縁層と上記ワード線との離間方向の寸法が膜厚で規定されている絶縁膜と、によって分離され、
上記複数のワード線は、垂直の側面あるいは順テーパの断面形状を有し、上記サイドウォール絶縁層が２つの側面に対し形成されている第１形状のワード線と、列方向において上記第１形状のワード線と交互に配置され、少なくとも上端部が上記サイドウォール絶縁層の形状を反映して逆テーパである第２形状のワード線と、を含み、
上記第１形状のワード線と半導体との間、上記第２形状のワード線と半導体との間、上記第１形状のワード線と上記サイドウォール絶縁層との間、および、上記第２形状のワード線と上記サイドウォール絶縁層との間に、内部に電荷蓄積手段を含む電荷蓄積膜が形成され、
上記第１形状のワード線側の上記電荷蓄積膜と上記サイドウォール絶縁層との間に熱酸化膜が形成されている
半導体装置。
【請求項９】
半導体上に行列状に配置された複数のメモリトランジスタと、同一行内のメモリトランジスタのゲート電極を兼用し、行方向に長く列方向に繰り返された複数のワード線とを有し、隣接する２つのワード線が、その一方のワード線の側面に形成され、断面が略１／４楕円形状のサイドウォール絶縁層と、上記サイドウォール絶縁層の表面に形成された絶縁膜とによって分離された半導体装置の製造方法であって、
内部に電荷蓄積手段を含む電荷蓄積膜と第１の導電膜とからなる複数の積層膜を、一定間隔で互いに平行に上記半導体上に形成する工程と、
上記積層膜の２つの側面に上記サイドウォール絶縁層を形成する工程と、
上記サイドウォール絶縁層の表面上および上記サイドウォール絶縁層間に露出した半導体領域上に、内部に電荷蓄積手段を含む電荷蓄積膜を再度形成する工程と、
上記電荷蓄積膜の表面の凹部を埋め込むように第２の導電膜を堆積する工程と、
上記第２の導電膜を表面から削って、上記サイドウォール絶縁層と上記電荷蓄積膜により分離された複数の上記ワード線を形成する工程と
を含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、互いに並行に配置された複数の配線、例えばメモリセルアレイのワード線を有した半導体装置と、その配線間距離を極限まで短くした半導体装置の製造方法とに関する。
【０００２】
【従来の技術】
たとえばフラッシュＥＥＰＲＯＭ(Flash Electrically Erasable and Programmable ROM)などの不揮発性メモリ装置のワード線は、メモリトランジスタのゲート電極を兼ねて、メモリセルアレイの行方向に長く配置されている。このワード線は、また、列方向に一定距離を間において繰り返し配置されている。また、ビット線がメタルまたは多結晶珪素などをパターンニングして形成される場合、ビット線も間に距離をおいて互いに並行に配置される。
このように配置される他の配線としては、他のメモリ（他のＲＯＭやＲＡＭ）のワード線やビット線、あるいはゲートアレイのゲート線など数多く存在する。
【０００３】
このような配線のパターンニングでは、導電材料を形成後に、導電材料上にレジストを塗布し、レチクルなどのフォトマスク上のパターンをレジストに転写する。そして、パターンを転写したレジストをマスクとして導電材料をエッチングしてパターンニングを行っている。
あるいは、導電材料とレジストの間に、よりエッチング耐性の強い材料を介在させ、レジストのパターンを一旦、そのエッチング耐性の強い材料の層に転写する。そして、パターンを転写したエッチング耐性の強い材料の層をマスクとして導電材料をエッチングしてパターンニングを行っている。
【０００４】
【発明が解決しようとする課題】
このような方法では、使用する光の波長に依存したフォトリソグラフィの解像限界未満でパターンニングを行うことができない。
【０００５】
フォトリソグラフィの解像限界未満でパターンニングを行う方法として、いわゆる位相シフト法が知られている。
ところが、この方法による配線間距離の短縮には限界があり、極端に配線間距離を小さくすることはできない。
【０００６】
したがって、たとえば従来の半導体メモリにおけるワード線は、ワード線幅と同程度のスペース幅を有した平行ストライプ状に形成されることが一般的であった。このため、列方向にスペースの無駄があり、これがビットコスト低減を阻害する一つの要因であった。
このように配線ピッチから面積縮小が制約される課題は、基本的に、メモリ装置の他の配線、ゲートアレイの配線など、微細な繰り返し配線パターンが多い半導体装置一般に共通する。
【０００７】
本発明の第１の目的は、従来に比べ大幅に近い距離で配置することができる分離構造の複数の配線を含む半導体装置を提供することにある。
本発明の第２の目的は、従来に比べ大幅に近い距離で互いに分離しながら複数の配線を形成することができる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の第１の観点に係る半導体装置は、行列状に配置された複数のメモリトランジスタと、同一行内のメモリトランジスタのゲート電極を兼用し、行方向に長く列方向に間隔をおいて繰り返し配置された複数のワード線と、を有し、上記複数のワード線の間に絶縁膜が形成されてワード線同士が絶縁分離され、上記ワード線の離間寸法が上記絶縁膜の膜厚で規定され、ワード線間の上記絶縁膜が、複数の膜からなり電荷蓄積能力を有した電荷蓄積膜と、上記ワード線の一つおきに、ワード線の表面に形成された熱酸化膜とを含む。
【０００９】
本発明の第２の観点に係る半導体装置は、行列状に配置された複数のメモリトランジスタと、同一行内のメモリトランジスタのゲート電極を兼用し、行方向に長く列方向に繰り返された複数のワード線と、を有し、隣接する２つの上記ワード線が、一方のワード線の側面に形成され断面が略１／４楕円形状のサイドウォール絶縁層と、上記サイドウォール絶縁層と上記ワード線との間に形成され、上記サイドウォール絶縁層と上記ワード線との離間方向の寸法が膜厚で規定されている絶縁膜と、によって分離され、上記複数のワード線は、垂直の側面あるいは順テーパの断面形状を有し、上記サイドウォール絶縁層が２つの側面に対し形成されている第１形状のワード線と、列方向において上記第１形状のワード線と交互に配置され、少なくとも上端部が上記サイドウォール絶縁層の形状を反映して逆テーパである第２形状のワード線と、を含み、上記第１形状のワード線と半導体との間、上記第２形状のワード線と半導体との間、上記第１形状のワード線と上記サイドウォール絶縁層との間、および、上記第２形状のワード線と上記サイドウォール絶縁層との間に、内部に電荷蓄積手段を含む電荷蓄積膜が形成され、上記第１形状のワード線側の上記電荷蓄積膜と上記サイドウォール絶縁層との間に熱酸化膜が形成されている。
【００１０】
これら第１および第２の観点に係る半導体装置は、ワード線が複数、互いに平行に一方に長く配置されている。ここで、一方に長く配置とは、配線が必ずしも直線である必要はなく、同じ方向に向かって例えば蛇行している場合も含む。
ワード線間は、ワード線間距離を膜厚とするように介在した絶縁膜、例えば内部に電荷蓄積手段を含む電荷蓄積膜等により分離されている。また、複数のワード線の１本おきのワード線（例えば第１形状のワード線）に熱酸化膜が形成されている。さらに、特に第２の観点では、ワード線間の一方の側面に形成されたサイドウォール絶縁層によりワード線間が分離されている。
【００１１】
これらの半導体装置では、ワード線間の距離が絶縁膜の膜厚および／またはサイドウォール絶縁層の幅によって決まるため、ワード線の配線幅に比べ配線間距離が大幅に小さい。絶縁膜として、メモリトランジスタの電荷蓄積能力を有した電荷蓄積膜を、１つおきの配線の側壁と上面に延在させて用い得る。
【００１２】
本発明の第３の観点に係る半導体装置の製造方法は、半導体上に行列状に配置された複数のメモリトランジスタと、同一行内のメモリトランジスタのゲート電極を兼用し、行方向に長く列方向に繰り返し配置された複数のワード線とを有し、上記複数のワード線の間に絶縁膜が形成されてワード線同士が絶縁分離され、上記絶縁膜の、上記ワード線の離間方向の寸法が膜厚で規定されている半導体装置の製造方法であって、複数の膜からなり電荷蓄積能力を有した第１電荷蓄積膜と第１ワード線との積層パターンを、所定間隔で互いに平行に半導体上に形成する工程と、上記第１ワード線間に表出した半導体表面領域をエッチングする工程と、上記第１ワード線の表面および上記第１ワード線間に表出した半導体領域上に、複数の膜からなり電荷蓄積能力を有した第２電荷蓄積膜を形成する工程と、上記第１ワード線間それぞれに、少なくとも一部が上記第１ワード線間に第２電荷蓄積膜を介在させた状態で埋め込まれた第２ワード線を形成する工程とを含む。
【００１３】
本発明では好適に、上記第１電荷蓄積膜と上記第２電荷蓄積膜の形成工程それぞれが、半導体の表面を熱酸化して第１の電位障壁膜を形成する工程と、上記第１の電位障壁膜を窒化し、或いは、上記第１の電位障壁膜の上に窒化膜を形成する工程と、を含み、上記第１ワード線の形成工程が、単結晶珪素からなる上記半導体上に上記第１電荷蓄積膜を形成する工程と、上記第１電荷蓄積膜の上に多結晶珪素または非晶質珪素からなり第１ワード線となる導電膜を形成する工程と、上記導電膜と上記第１電荷蓄積膜とを同一パターンにて連続してエッチングする工程とを含む。
【００１４】
更に好適に、上記半導体表面領域のエッチングでは、上記第１ワード線間に表出する単結晶珪素の上に犠牲酸化膜を形成し、上記犠牲酸化膜を除去することにより、犠牲酸化時に消費された単結晶珪素の表面層を除去する。
【００１５】
本発明では好適に、上記第２ワード線の形成後に、上記第１ワード線の少なくとも一方の端部に対して、選択的に、上記第２ワード線の材料が除去される条件でオーバーエッチングを行う工程をさらに含む。
【００１６】
更に好適に、上記第１および第２ワード線の形成工程では、上記第１，第２ワード線がメモリセルアレイの外側に延び、ワード線の配線方向と異なる方向に屈曲し、当該屈曲部より先端側で第１ワード線と第２ワード線との配線ピッチが、上記メモリセルアレイ内の上記第１ワード線と上記第２ワード線との配線ピッチより大きく設定され、当該配線ピッチが大きい側の端部にそれぞれ電極取り出し部を有し、かつ、第１ワード線の電極取り出し部が第２ワード線の電極取り出し部より外側に配置させる。
【００１７】
本発明では好適に、最も外側に位置する上記第１ワード線が存在する場合に、上記第２ワード線の形成後に、当該最も外側に位置する第１ワード線の外側の側壁周囲を開口するマスク層を形成する工程と、当該マスク層の開口部を通して、最も外側に位置する第１ワード線の側壁周囲に対して、選択的に、上記第２ワード線の材料が除去される条件でオーバーエッチングを行う工程とをさらに含む。
【００１８】
本発明の第４の観点に係る半導体装置の製造方法は、半導体上に行列状に配置された複数のメモリトランジスタと、同一行内のメモリトランジスタのゲート電極を兼用し、行方向に長く列方向に繰り返された複数のワード線とを有し、隣接する２つのワード線が、その一方のワード線の側面に形成され、断面が略１／４楕円形状のサイドウォール絶縁層と、上記サイドウォール絶縁層の表面に形成された絶縁膜とによって分離された半導体装置の製造方法であって、内部に電荷蓄積手段を含む電荷蓄積膜と第１の導電膜とからなる複数の積層膜を、一定間隔で互いに平行に上記半導体上に形成する工程と、上記積層膜の２つの側面に上記サイドウォール絶縁層を形成する工程と、上記サイドウォール絶縁層の表面上および上記サイドウォール絶縁層間に露出した半導体領域上に、内部に電荷蓄積手段を含む電荷蓄積膜を再度形成する工程と、上記電荷蓄積膜の表面の凹部を埋め込むように第２の導電膜を堆積する工程と、上記第２の導電膜を表面から削って、上記サイドウォール絶縁層と上記電荷蓄積膜により分離された複数の上記ワード線を形成する工程とを含む。
【００１９】
以上の述べてきた第３および第４の観点に係る半導体装置の製造方法では、おおよそ、電荷蓄積膜とワード線材料を積層させてパターンニングすることを２回繰り返すだけで高密度なワード線配置が実現される。
【００２０】
【発明の実施の形態】
［第１実施形態］
第１実施形態は、バーチャルグランド（ＶＧ）型のメモリセルアレイを有した不揮発性メモリ装置に関する。
図１（Ａ）は、本発明を適用してワード線間距離を縮小したＶＧ型メモリセルアレイの平面図である。また、図１（Ｂ）は図１（Ａ）のＡ−Ａ線に沿った断面図、図１（Ｃ）は図１（Ａ）のＢ−Ｂ線に沿った断面図である。
【００２１】
図１（Ｃ）に示すように、Ｐ型の半導体基板ＳＵＢ内の表面側に、Ｎ型不純物領域からなるソース・ドレイン領域Ｓ／Ｄが互いに離間して形成されている。ソース・ドレイン領域Ｓ／Ｄは、図１（Ａ）に示すように、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…を構成し、セルアレイ全体では列方向に長いラインを並行ストライプ状に配置したパターンを有する。
【００２２】
ソース・ドレイン領域Ｓ／Ｄ間に挟まれた基板領域は、チャネル形成領域と称される。このチャネル形成領域は、必然的に、列方向に長い並行ストライプ状となる。
このチャネル形成領域およびソース・ドレイン領域Ｓ／Ｄと直交する行方向に長いワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，…が配置されている。図１（Ｂ）に示すように、偶数番目のワード線ＷＬ２，ＷＬ４，…と奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５，…の断面形状が若干異なる。本実施形態では、偶数番目のワード線ＷＬ２，ＷＬ４，…が、電荷蓄積膜ＧＤ１を介在させた状態で半導体基板ＳＵＢ上に形成されている。本実施形態においては、この偶数番目のワード線が“第１ワード線”となる。また、電荷蓄積膜ＧＤ１が、“第１電荷蓄積膜”に該当する。
【００２３】
第１ワード線ＷＬ２，ＷＬ４，…の表面、第１ワード線間に表出した基板領域の表面を覆って、電荷蓄積膜ＧＤ２が形成されている。そして、この電荷蓄積膜ＧＤ２を介在させて状態で、奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５，…が第１ワード線間に形成されている。本実施形態においては、この奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５，…が“第２ワード線”となる。全ワード線は、この第２ワード線と、前記した第１ワード線とを交互に配置させて構成されている。また、電荷蓄積膜ＧＤ２が、“第２電荷蓄積膜”に該当する。
第１，第２ワード線の関係をさらに詳しく説明すると、第２ワード線の底面が、電荷蓄積膜ＧＤ２を介在させた状態で、第１ワード線間の半導体領域に対面している。第２ワード線の側面の殆どの部分が、電荷蓄積膜ＧＤ２を介在させた状態で、第１ワード線間の側面に対面している。また、第２ワード線の幅方向の両端部が、隣接する２つの第１ワード線の幅方向の端部それぞれに、電荷蓄積膜ＧＤ２を介在させた状態で乗り上げている。
このように、本実施形態におけるワード線は、隣接する２つのワード線間が、その離間方向の寸法が膜厚となるように介在する電荷蓄積膜ＧＤ２によって絶縁分離されている。なお、ワード線は、ドープド多結晶珪素またはドープド非晶質珪素からなる。
【００２４】
本実施形態ではＭＯＮＯＳ型メモリトランジスタを例示するので、電荷蓄積膜ＧＤ１，ＧＤ２それぞれが、いわゆるＯＮＯ型の３層の膜からなる。
具体的に、電荷蓄積膜ＧＤ１，ＧＤ２は、それぞれ最下層の第１の電位障壁膜ＢＴＭ、中間の電荷トラップ膜ＣＨＳ、および最上層の第２の電位障壁膜ＴＯＰからなる。第１の電位障壁膜ＢＴＭは、たとえば、基板表面を熱酸化して形成された熱酸化珪素膜、熱酸化珪素膜を窒化処理してできた酸化窒化膜からなる。電荷トラップ膜ＣＨＳは、たとえば窒化珪素または酸化窒化珪素からなり、内部に離散的な電荷蓄積手段として電荷トラップを多数含む。第２の電位障壁膜ＴＯＰは、たとえば酸化珪素膜からなる。
なお、いわゆるＭＮＯＳ型の場合は、第２の電位障壁膜ＴＯＰが省略され、電荷トラップ膜ＣＨＳが比較的に厚く形成される。また、いわゆるナノ結晶型の場合は、第１の電位障壁膜と酸化膜との間に、たとえば多結晶珪素からなる無数の微細粒子が離散化して埋め込まれている。
【００２５】
電荷蓄積膜ＧＤ１，ＧＤ２は、トータルの厚さが二酸化珪素換算で十数ｎｍ程度である。
電荷蓄積膜ＧＤ１とＧＤ２は、単結晶珪素（半導体基板ＳＵＢ）に接する部分において、膜厚を含めた膜構造が等しくなるように形成される。ただし、電荷蓄積膜ＧＤ２の多結晶珪素または非晶質珪素（第１ワード線ＷＬ２，ＷＬ４，…）に接する部分は、単結晶珪素に接する部分より二酸化珪素換算で厚くなる。多結晶珪素または非晶質珪素の熱酸化レートが、単結晶珪素の熱酸化レートの約２倍となるからである。このため、ワード線間の絶縁特性は問題ないレベルが確保できている。
【００２６】
データの書き込み時に、図１（Ｃ）に示す記憶部１に電荷注入を行う場合は、ビット線ＢＬ３に正のドレイン電圧、ビット線ＢＬ４に基準電圧を印加し、ワード線ＷＬ２に所定の正電圧を印加する。このとき、ビット線ＢＬ４を構成するソース・ドレイン領域Ｓ／Ｄからチャネルに供給された電子がチャネル内を加速され、ビット線ＢＬ３側で高いエネルギーを得て、第１の電位障壁膜ＢＴＭの電位障壁を越えて記憶部１に注入され、蓄積される。
記憶部２に電荷を注入する場合は、ビット線ＢＬ３，ＢＬ４間の電圧を切り替える。これにより、電子の供給側と電子がエネルギー的にホットになる側が上記の場合と反対となり、電子が記憶部２に注入される。
【００２７】
データの読み出し時に、読み出し対象のビットデータが書き込まれた記憶部側がソースとなるようにビット線ＢＬ３，ＢＬ４間に所定の読み出しドレイン電圧を印加する。また、両端の記憶部にはさまれたチャネル部をオンさせ得るがメモリトランジスタの両端の記憶部のしきい値電圧を変化させない程度に低く、かつ、最適化された正の電圧をワード線ＷＬ２に印加する。このとき、読み出し対象の記憶部の蓄積電荷量、あるいは電荷の有無の違いによってチャネルの導電率が有効に変化し、その結果、記憶情報がドレイン側の電流量あるいは電位差に変換されて読み出される。
もう一方のビットデータを読み出す場合は、そのビットデータが書き込まれた記憶部側がソースとなるように、ビット線電圧を切り替えることにより、上記と同様に読み出しを行う。
【００２８】
データの消去時に、チャネル形成領域とソース・ドレイン領域Ｓ／Ｄ側が高く、ワード線ＷＬ２側が低くなるように、上記データの書き込み時とは逆方向の消去電圧を印加する。これにより、記憶部の一方または双方から蓄積電荷が基板ＳＵＢ側に引き抜かれ、メモリトランジスタが消去状態に戻る。なお、他の消去方法としては、ソース・ドレイン領域Ｓ／Ｄ側または基板内部の図示しないＰＮ接合付近で発生し蓄積電荷とは逆極性を有してバンド−バンド間をトンネリングに起因して発生した高エネルギー電荷を、制御ゲートの電界により引き寄せることによって記憶部に注入する方法も採用可能である。
【００２９】
ＶＧ型メモリセルアレイの形成手順を、図面を参照しながら説明する。
図２〜図５は、ワード線形成の各ステップにおける断面図（および平面図）である。図２において（Ａ）に平面図を示し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断面図を示す。その他の図３〜図５は全てＡ−Ａ線に沿った断面図を表している。
【００３０】
半導体基板ＳＵＢに、必要に応じて、ウエルを形成し、しきい値電圧調整用のイオン注入などを行う。その上で、半導体基板上にレジスト等のマスク層を形成してイオン注入し、活性化してソース・ドレイン領域Ｓ／Ｄ（ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…）を形成する。
【００３１】
半導体基板ＳＵＢ上に、電荷蓄積膜ＧＤ１となる第１電荷蓄積膜を形成する。たとえば、半導体基板ＳＵＢ表面を熱酸化して第１の電位障壁膜ＢＴＭを形成し、必要に応じて第１の電位障壁膜ＢＴＭを窒化処理し、第１の電位障壁膜ＢＴＭ上に窒化珪素または酸化窒化珪素からなる電荷トラップ膜ＣＨＳを形成し、電荷トラップ膜ＣＨＳ表面を熱酸化するなどの方法により第２の電位障壁膜ＴＯＰを形成する。
第１電荷蓄積膜ＧＤ１上に、たとえばＣＶＤ法によりドープド多結晶珪素またはドープド非晶質からなる導電膜を堆積する。
導電膜上にレジストパターンを形成して、ＲＩＥなどの異方性エッチングを行い、導電膜をパターンニングする。続いて、導電膜パターン間で露出した第１電荷蓄積膜を、たとえばＣＦ４／ＣＨＦ３／Ａｒを用いたドライエッチング装置を用いてパターンニングする。その後、レジストパターンを除去する。これにより、電荷蓄積膜ＧＤ１と第１ワード線ＷＬ２またはＷＬ４からなる積層パターンが、図２（Ａ）に示すように、ソース・ドレイン領域Ｓ／Ｄに対し直交する並行ストライプ状のパターンにて形成される。
【００３２】
図３に示すように、半導体基板ＳＵＢ表面層をエッチングする。このエッチングは、通常のドライエッチングでもよいが犠牲酸化を用いる方法が望ましい。すなわち、基板表面を熱酸化して薄い犠牲酸化膜を形成し、これをウエットエッチング等で除去する。これにより、犠牲酸化時に消費されたシリコン表面層が均一に、しかもダメージを残すことなくエッチングされたこととなる。この犠牲酸化条件は、第１電荷蓄積膜（電荷蓄積膜ＧＤ１）の形成条件に応じて基板表面層に導入された窒素原子が十分除去されるように予め決められる。
【００３３】
図４に示すように、上記した第１電荷蓄積膜と同じ条件で、２回目の電荷蓄積膜形成を行う。これにより、第２電荷蓄積膜（電荷蓄積膜ＧＤ２）が形成される。
【００３４】
図５に示すように、第１ワード線ＷＬ２，ＷＬ４，…間を完全に埋め込む導電膜ＷＬＦ、たとえばドープド多結晶珪素またはドープド非晶質珪素の膜を堆積する。
この導電膜ＷＬＦ上に、第１ワード線ＷＬ２，ＷＬ４，…上方で開口するレジストパターンＲを形成する。
【００３５】
その後、このレジストパターンＲをマスクとして、ＲＩＥなどの異方性エッチングを行う。これにより、導電膜ＷＬＦが分離され、図１（Ｂ）に示す第２ワード線ＷＬ１，ＷＬ３，ＷＬ５，…が形成される。
【００３６】
［第２実施形態］
第２実施形態は、ＮＡＮＤ型のメモリセルアレイを有した不揮発性メモリ装置に関する。
図６は、本発明を適用してワード線間距離を縮小したＮＡＮＤ型メモリセルアレイの平面図である。また、図７（Ａ）は図６のＡ−Ａ線に沿った断面図、図７（Ｂ）は図７（Ａ）の一部を拡大した断面図である。
【００３７】
図７（Ａ），図７（Ｂ）に示すように、Ｐ型の半導体基板ＳＵＢ上に、第１実施形態とほぼ同じ断面構造のワード線ＷＬ１，ＷＬ２，…ＷＬｎが形成されている。すなわち、奇数番目のワード線ＷＬ１，ＷＬ３，…，ＷＬｎ（第１ワード線）が、電荷蓄積膜ＧＤ１を介在させた状態で半導体基板ＳＵＢ上に形成されている。第１ワード線ＷＬ１，ＷＬ３，…，ＷＬｎの表面、第１ワード線間に表出した基板領域の表面を覆って、電荷蓄積膜ＧＤ２が形成されている。そして、この電荷蓄積膜ＧＤ２を介在させて状態で、偶数番目のワード線ＷＬ２，ＷＬ４，…（第２ワード線）が第１ワード線間に形成されている。より詳しくは、第２ワード線の底面が、電荷蓄積膜ＧＤ２を介在させた状態で、第１ワード線間の半導体領域に対面している。第２ワード線の主側面が、電荷蓄積膜ＧＤ２を介在させた状態で、第１ワード線間の側面に対面している。また、第２ワード線の幅方向の両端部が、隣接する２つの第１ワード線の幅方向の端部それぞれに、電荷蓄積膜ＧＤ２を介在させた状態で乗り上げている。
このように、本実施形態におけるワード線は、隣接する２つのワード線間が、その離間方向の寸法が膜厚となるように介在する電荷蓄積膜ＧＤ２によって絶縁分離されている。なお、ワード線は、ドープド多結晶珪素またはドープド非晶質珪素からなる。
【００３８】
電荷蓄積膜ＧＤ１，ＧＤ２は、たとえばＭＯＮＯＳ型メモリトランジスタにおいては、第１実施形態と同様に、最下層の第１の電位障壁膜ＢＴＭ、中間の電荷トラップ膜ＣＨＳ、および最上層の第２の電位障壁膜ＴＯＰからなる。
【００３９】
ワード線ＷＬ１の外側に、たとえば電荷蓄積膜ＧＤ２により分離された制御ゲート線ＳＧ１が並行に配置されている。同様に、ワード線ＷＬｎの外側に、たとえば電荷蓄積膜ＧＤ２により分離された制御ゲート線ＳＧ２が並行に配置されている。これらの制御ゲート線ＳＧ１，ＳＧ２は、セレクトトランジスタのゲート電極を兼用し、ゲート絶縁膜ＧＤ３を挟んで半導体基板ＳＵＢに面している。ゲート絶縁膜ＧＤ３は、たとえば単層の二酸化珪素膜から構成される。この場合、製造工程が若干複雑になるが、この部分のみ単層のゲート絶縁膜を形成して、セレクトトランジスタが通常のＭＯＳ型となる。あるいは、電荷蓄積膜ＧＤ２とゲート絶縁膜ＧＤ３を同じ膜として、印加バイアス条件により、このゲート絶縁膜ＧＤ３の部分には電荷の注入がなされないようにしてもよい。
【００４０】
制御ゲート線ＳＧ１の外側には、Ｎ型不純物領域からなるドレイン領域ＤＲが形成されている。このドレイン領域ＤＲは、図示しない他のＮＡＮＤストリングと共有されている。
また、制御ゲート線ＳＧ２の外側には、Ｎ型不純物領域からなる共通ソース線ＣＳＬが形成されている。共通ソース線ＣＳＬは、行方向に並ぶ１行分のＮＡＮＤストリング、および、列方向に隣接する図示しない他の１行分のＮＡＮＤストリングとで共有されている。
【００４１】
これらＮＡＮＤストリングを構成するトランジスタ上に、層間絶縁膜ＩＮＴが形成されている。層間絶縁膜ＩＮＴ上にビット線ＢＬ１，ＢＬ２が並行ストライプ状に配置されている。層間絶縁膜ＩＮＴに形成されたビットコンタクトＢＣによって、各ビット線が、対応するドレイン領域ＤＲに接続されている。
【００４２】
データの書き込み時に、図７（Ｂ）に示す記憶部１に電荷注入を行う場合は、ビット線ＢＬ２に正のドレイン電圧、共通ソース線ＣＳＬに基準電圧を印加し、２つのセレクトトランジスタをオンさせる電圧を制御ゲート線ＳＧ１，ＳＧ２に印加する。書き込み対象のセルが接続されたワード線ＷＬ３以外の他のワード線ＷＬ１，ＷＬ２，ＷＬ４，…ＷＬｎに、上記ドレイン電圧または上記基準電圧を書き込み対象のセルに伝達可能なパス電圧を印加する。これにより、書き込み対象のセルを構成するメモリトランジスタのソースとドレイン間に、所定の書き込みドレイン電圧が印加される。その状態で、ワード線ＷＬ３に所定のプログラム電圧を印加する。このとき、図７（Ｂ）においてソース側からチャネルに供給された電子がチャネル内を加速され、チャネルのドレイン側端部で高いエネルギーを得て、第１の電位障壁膜ＢＴＭの電位障壁を越えて記憶部１に注入され、蓄積される。
記憶部２に電荷を注入する場合は、ビット線ＢＬ２と共通ソース線ＣＳＬとの間の電圧を切り替える。これにより、電子の供給側と電子がエネルギー的にホットになる側が上記の場合と反対となり、電子が記憶部２に注入される。
【００４３】
他の更に望ましいデータ書き込み方法としては、ソースサイド注入法が採用できる。この場合、記憶部１への書き込み時には、ビット線ＢＬ２から基準電圧を供給し、共通ソース線からドレイン電圧を供給する。また、書き込み対象のセルが接続されたワード線ＷＬ３の一つソース寄りのワード線ＷＬ２の印加電圧は、単なるパス電圧ではなく、ソースサイド注入が可能に最適化された電圧である。これにより、ワード線ＷＬ２とワード線ＷＬ３との境界付近で横方向電界が強まり、メモリトランジスタのソース端（記憶部１）に電子を、さらに効率よく注入できる。
記憶部２に電荷を注入する場合は、ビット線ＢＬ２と共通ソース線ＣＳＬとの間の電圧を切り替え、かつ、ワード線４の電圧値をソースサイド注入が可能な値に最適化する。これにより、電子の供給側と電子がエネルギー的にホットになる側が上記の場合と反対となり、電子が記憶部２に注入される。
【００４４】
データの読み出し時に、読み出し対象のビットが書き込まれた記憶部側がソースとなるようにビット線ＢＬ２と共通ソース線ＣＳＬ間に所定の読み出しドレイン電圧を印加し、読み出し対象のセルが接続されたワード線以外のワード線にパス電圧を印加する。また、両端の記憶部にはさまれたチャネル部をオンさせ得るがメモリトランジスタの両端の記憶部のしきい値電圧を変化させない程度に低く、かつ、最適化された正の電圧をワード線ＷＬ３に印加する。このとき、読み出し対象の記憶部の蓄積電荷量、あるいは電荷の有無の違いによってチャネルの導電率が有効に変化し、その結果、記憶情報がドレイン側の電流量あるいは電位差に変換されて読み出される。
もう一方のビットデータを読み出す場合は、そのビットデータが書き込まれた記憶部側がソースとなるように、ビット線ＢＬ２と共通ソース線ＣＳＬとの電圧を切り替えることにより、上記と同様に読み出しを行う。
【００４５】
データの消去時に、チャネル全面のＦＮトンネリングを用いて基板側に電荷を引き抜くか、ワード線側に電荷を引き抜くことで一括消去する。
【００４６】
ＮＡＮＤ型メモリセルアレイの形成手順を、図面を参照しながら説明する。
図８〜図１１は、ワード線形成の各ステップにおける断面図（および平面図）である。図８において（Ａ）に平面図を示し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断面図を示す。その他の図９〜図１１は全てＡ−Ａ線に沿った断面図を表している。
【００４７】
半導体基板ＳＵＢに、必要に応じて、ウエルを形成し、しきい値電圧調整用のイオン注入などを行う。
【００４８】
半導体基板ＳＵＢ上に、第１電荷蓄積膜ＧＤ１を形成する。たとえば、半導体基板ＳＵＢ表面を熱酸化して第１の電位障壁膜ＢＴＭを形成し、必要に応じて第１の電位障壁膜ＢＴＭを窒化処理し、第１の電位障壁膜ＢＴＭ上に窒化珪素または酸化窒化珪素からなる電荷トラップ膜ＣＨＳを形成し、電荷トラップ膜ＣＨＳ表面を熱酸化するなどの方法により第２の電位障壁膜ＴＯＰを形成する。
第１電荷蓄積膜上に、たとえばＣＶＤ法によりドープド多結晶珪素またはドープド非晶質からなる導電膜を堆積する。
導電膜上にレジストパターンを形成して、ＲＩＥなどの異方性エッチングを行い、導電膜をパターンニングする。導電膜パターン間で露出した第１電荷蓄積膜を、たとえばＣＦ４／ＣＨＦ３／Ａｒを用いたドライエッチング装置を用いてパターンニングする。その後、レジストパターンを除去する。これにより、電荷蓄積膜ＧＤ１と第１ワード線ＷＬ１，ＷＬ３，…ＷＬｎからなる積層パターンが、図８（Ａ）に示すように並行ストライプ状のパターンにて形成される。
【００４９】
図９に示すように、半導体基板ＳＵＢ表面層をエッチングする。このエッチングは、通常のドライエッチングでもよいが犠牲酸化を用いる方法が望ましい。すなわち、基板表面を熱酸化して薄い犠牲酸化膜を形成し、これをウエットエッチング等で除去する。これにより、犠牲酸化時に消費されたシリコン表面層が均一に、しかもダメージを残すことなくエッチングされたこととなる。この犠牲酸化条件は、第１電荷蓄積膜ＧＤ１の形成条件に応じて基板表面層に導入された窒素原子が十分除去されるように予め決められる。
【００５０】
図１０に示すように、上記した第１電荷蓄積膜と同じ条件で、２回目の電荷蓄積膜形成を行う。これにより、第２電荷蓄積膜ＧＤ２が形成される。必要に応じて、ワード線ＷＬ１外側領域とワード線ＷＬｎ外側領域の電荷蓄積膜ＧＤ２を選択的に除去し、この部分に単層の絶縁膜ＧＤ３を選択的に形成する。
【００５１】
図１１に示すように、第１ワード線ＷＬ１，ＷＬ３，…，ＷＬｎ間を完全に埋め込む導電膜ＷＬＦ、たとえばドープド多結晶珪素またはドープド非晶質珪素の膜を堆積する。
導電膜ＷＬＦ上に、第１ワード線ＷＬ１，ＷＬ３，…，ＷＬｎ上方で開口するレジストパターンＲを形成する。
【００５２】
レジストパターンＲをマスクとして、ＲＩＥなどの異方性エッチングを行う。これにより、導電膜ＷＬＦが分離され、図７（Ｂ）に示す第２ワード線ＷＬ２，ＷＬ４，…および制御ゲート線ＳＧ１，ＳＧ２が形成される。
【００５３】
選択ゲート線ＳＧ１，ＳＧ２の外側の半導体基板領域に、Ｎ型不純物をイオン注入する。このとき、ワード線の配置領域ではイオンが透過しないためソース・ドレイン領域は形成されない。
その後は、層間絶縁膜ＩＮＴの堆積、ビットコンタクトＢＣの形成、ビット線の形成を経て、当該ＮＡＮＤ型不揮発性メモリ装置を完成させる。
【００５４】
なお、上記した第１実施形態および第２実施形態において、後から形成する第２ワード線を、第１ワード線間に埋め込むように形成して、オーバーラップをさせないようにしてもよい。その場合、第１ワード線の上部にＣＭＰなどの研磨を阻止するストッパ膜を形成するのが望ましい。また、このオーバーラップをさせない構造では、ＮＡＮＤ型においてイオン注入条件を最適化することにより、ワード線間の隙間（電荷蓄積膜ＧＤ２）にイオンを透過させ、ワード線方向に細いソース・ドレイン不純物領域Ｓ／Ｄを形成してもよい。
【００５５】
上記した第１実施形態および第２実施形態に係る半導体メモリ装置では、ワード線間の距離が積層膜（電荷蓄積膜ＧＤ２）の膜厚によって決まるため、ワード線幅に比べワード線間距離が大幅に小さい。したがって、２Ｆ２（Ｆ：リソグラフィの解像限界またはデザインルール）と２ビットデータを記憶するセルとしては極めて小さい面積のメモリセルが実現できる。
【００５６】
また、上記した実施形態に係る半導体メモリ装置の製造方法では、おおよそ、電荷蓄積膜とワード線材料を積層させてパターンニングすることを２回繰り返すだけで高密度なワード線配置が実現される。
また、２回目の電荷蓄積膜形成の前に基板を薄くエッチングをすることから、２回目の電荷蓄積膜の膜形成の精度が向上した。
【００５７】
ここで、本発明者は、１回目の電荷蓄積膜形成時にＲＴＮ処理があるウェハＡと、ＲＴＮ処理がないウェハＢを用意し、２回目の電荷蓄積膜の第１の電位障壁膜の形成を想定した熱酸化を行った。
図１２の表は、この酸化膜の測定値を表にしたものである。ここでは、膜厚測定を精度よく行うため１８ｎｍねらいで長く熱酸化し、ウェハ内の５箇所の測定ポイントで熱酸化膜の膜厚を測定した。
その結果、ＲＴＮ処理がされているウェハＡの熱酸化では、酸化レートが低く、しかもウェハＢに比べ酸化膜厚のバラツキが大きいことが分かる。これは、ＲＴＮ処理時に基板に窒素が導入され、これが酸化を阻害しているからである。
前記した本発明の実施形態では、２回目の電荷蓄積膜の形成の前に、基板表面を犠牲酸化し、その酸化膜をエッチングすることにより、窒素を含む基板の表面層を除去している。これにより、２回目の電荷蓄積膜を精度よく形成でき、特性変動を抑制することが可能となった。
【００５８】
［第３実施形態］
第３実施形態は、第１，第２実施形態の工程の一部変更に関する。
【００５９】
先に説明した第１実施形態の図２（Ｂ）の工程、あるいは第２実施形態の図８（Ｂ）の工程では、導電膜パターンと第１電荷蓄積膜を連続的にドライエッチングして、第１電荷蓄積膜ＧＤ１と第１ワード線ＷＬ２またはＷＬ４とからなるパターンを形成するとした。しかし、ドライエッチングでは多少なりとも基板にダメージが入るので余り好ましくない。
ここで、導電膜パターンのみドライエッチングして、第１電荷蓄積膜ＧＤ１となる第１電荷蓄積膜はウエットエッチングにより除去する方法が考えられる。
第１電荷蓄積膜がＯＮＯ膜の場合、窒化珪素があるのでフッ酸を主体とした酸化珪素エッチャントでは除去できず、熱リン酸を用いた処理が必要となる。しかし、熱リン酸処理では、濃度の高い多結晶珪素表面がエッチングされてしまうという新たな問題が生じる。
【００６０】
第３実施形態は、このような第１電荷蓄積膜をウエット処理で除去するために適した製造方法を提供する。
この実施形態に示す方法は、ＶＧ型，ＮＡＮＤ型に限らず適用できるので、ここではＡ−Ａ断面を示す、図１３〜図１５を用いて説明する。
【００６１】
図１３は、ＯＮＯ構造の第１電荷蓄積膜ＧＤ１上の導電材料をパターンニングして第１ワード線ＷＬｉ，ＷＬｉ＋２，…を形成した時点の断面図であり、図２（Ｂ），図８（Ｂ）に対応している。
この導電材料のドライエッチング終了時点では、そのオーバーエッチング量により第２の電位障壁膜ＴＯＰの一部が削れることもあるし、場合によっては、図示のように第２の電位障壁膜ＴＯＰが第１ワード線周囲で除去される。
【００６２】
本実施形態では、この時点で第１ワード線ＷＬｉ，ＷＬｉ＋２，…の表面を熱酸化して、図１４に示すように、例えば１０ｎｍ程度の熱酸化膜ＴＯＸを第１ワード線表面に形成する。
【００６３】
そして、この熱酸化膜ＴＯＸにより第１ワード線表面を保護した状態で、第１ワード線間に表出した第１電荷蓄積膜ＧＤ１をウエットエッチングにより除去する。つまり、熱リン酸を用いたエッチャントにより窒化珪素膜（電荷トラップ膜ＣＨＳ）を除去し、フッ酸を主体的に含むエッチャントにより二酸化珪素膜（第１の電位障壁膜ＢＴＭ）を除去する。
このエッチング時に、もちろん熱酸化膜ＴＯＸも薄くなる。本実施形態は、このエッチング終了時点で熱酸化膜がエッチオフされるように、熱酸化膜ＴＯＸの膜厚を予め設定してもよい。あるいは、図１５に示すように、熱酸化膜ＴＯＸが残るように膜厚をある程度厚くしておいてもよい。
何れにしても、熱酸化膜を形成しない場合に比べ、第１ワード線が削れる量は低減されるという利点がある。
【００６４】
その後は、第１，第２実施形態と同様に、第２電荷蓄積膜ＧＤ２を形成して、第１ワード線間に導電材料を埋め込んでパターンニングして、第２ワード線ＷＬｉ−１，ＷＬｉ＋１，…を形成する。
なお、熱酸化膜ＴＯＸを最後まで残した場合は、この熱酸化膜にワード線間の絶縁特性が格段に向上し、またワード線間の寄生容量も低減する。
【００６５】
［第４実施形態］
第４実施形態は、第１〜第３実施形態の変形であり、より詳細には、電極取り出し部のパターンと、電極間ショート不良の発生を防止するための工程の一部追加とに関する。
【００６６】
先に説明した第１実施形態の図５の工程、あるいは第２実施形態の図１１の工程では、第２ワード線のパターンニングを行う。このときのエッチングでは、下地が第２電荷蓄積膜ＧＤ２であるので、余り過度なオーバーエッチング時間を設定できない。なぜなら、過度なオーバーエッチングにより、この部分で第２電荷蓄積膜ＧＤ２が薄くなると、ワード線間の絶縁性が低下するおそれがあるからである。
【００６７】
この第２ワード線のエッチング後では、たとえば図１６（Ａ）に示すように、第１ワード線の裾部付近に、第２ワード線の材料である導電物質が残ることがある。とくに、第２ワード線となる導電層（たとえば多結晶珪素）を堆積したときに、これが第１ワード線の上の領域で他の領域より薄くなっている場合、第１ワード線の裾部に導電物質の残渣が残りやすい。
この残渣は、図１６（Ｂ）に示すように第１ワード線の端面に沿ってでき、第２ワード線間をショートさせてしまう。
【００６８】
本実施形態では、このワード線間ショートを防止するために残渣を途中で切断する工程を追加する。
また、第１〜第３実施形態のように、ワード線がフォトリソグラフィの最小線幅に近いピッチで形成されると、ワード線を更に上層の配線に接続するための電極取り出しが難しくなる。本実施形態では、この電極取り出しを容易としたパターンの詳細についても述べる。
【００６９】
図１７に、本実施形態において、ワード線の電極取り出し部を含む端部のパターンを示す。
メモリセルアレイ内のワード線配置は、第１または第２実施形態と同じである。
メモリセルアレイから一方に延びたワード線は、その配線方向と異なる方向に屈曲している。ここでは、それぞれ行方向から列方向に９０度折れ曲がっている。各ワード線が折れ曲がる箇所が順次シフトして、列方向に延びるワード線箇所のピッチが、メモリセルアレイ内のピッチより緩和されている。このため、各ワード線を上層の図示しない配線に接続するための幅広い電極取り出し部ＰＡＤ１，ＰＡＤ２が形成される余裕が生じている。第１層目の多結晶珪素から形成された第１ワード線ＷＬ１ａ，ＷＬ１ｂ，ＷＬ１ｃは電極取り出し部ＰＡＤ１を有し、第２層目の多結晶珪素から形成され、両側の第１ワード線に一部重なる第２ワード線ＷＬ２ａ，ＷＬ２ｂ，ＷＬ２ｃは電極取り出し部ＰＡＤ２を有している。このうち電極取り出し部ＰＡＤ１は、電極取り出し部ＰＡＤ２より更に外側の位置に配置されている。
各ワード線の他方端においても、第１ワード線ＷＬ１ａ，ＷＬ１ｂ，ＷＬ１ｃが、第２ワード線ＷＬ２ａ，ＷＬ２ｂ，ＷＬ２ｃより外側まで延びている。
【００７０】
この第１ワード線を外側まで延ばした理由は、第２ワード線形成時に第１ワード線の縁部に残る導電性の残渣を、第１ワード線の端部で除去し、第２ワード線同士が電気的にショートするのを防止するためである。
【００７１】
具体的に、第１実施形態の図２（Ａ），（Ｂ）の工程、第２実施形態の図８（Ａ），（Ｂ）の工程、あるいは第３実施形態の図１３〜図１５において第１ワード線を形成する際に、図１７に示すように、一方の端部が相対的に長く、その先端に電極取り出し部ＰＡＤ１が形成され、他方の端部が相対的に長く形成される第１ワード線パターンのフォトマスクを用いる。
【００７２】
図３，図４あるいは図９，図１０の工程を経て第２電荷蓄積膜ＧＤ２を形成し、図５あるいは図１１の工程にて、第２ワード線となる多結晶珪素を堆積し、その上にレジストパターンＲを形成する。このとき、図１７に示すように、一方の端部が相対的に（すなわち、第１ワード線より）短く、その先端に電極取り出し部ＰＡＤ２が形成され、他方の端部が第１ワード線より短く形成される第２ワード線パターンのフォトマスクを用いる。
【００７３】
次に、本実施形態では、導電性の残渣を除去する工程を追加する。たとえば図１７に示す破線部Ａ１，Ａ２で開口して第１ワード線の端部を露出させ、第２ワード線全体を覆って保護するレジストパターンを形成する。このレジストパターンをマスクとして部分的なオーバーエッチングを行う。このときのエッチングガス等の条件は第２ワード線形成時と同じとし、エッチング時間は、導電性の残渣が開口部で十分に除去される時間とする。これにより、導電性の残渣が、この部分で切断され、第２ワード線同士が完全に電気的に分離される。
【００７４】
その後は、第１または第２実施形態と同様な工程を経て、当該不揮発性メモリを完成させる。
【００７５】
［第５実施形態］
本実施形態は、上記した第２ワード線形成材料の残渣による他の問題を解決するためのものである。
図１６（Ａ）に示す残渣下には、その残渣に保護されて電荷蓄積能力を高い状態で維持したままの第２の電荷蓄積膜（電荷蓄積膜）ＧＤ２が完全な形で残される。これに対し、その周囲の第２の電荷蓄積膜ＧＤ２は除去されるか、残されていたとしてもエッチングに曝されたため、その電荷蓄積能力はかなり低下している。
【００７６】
この残渣下の電荷蓄積膜に、ゲート加工時あるいは動作時に電荷が蓄積されることがある。セルがＮチャネル型の場合に電子の蓄積は閾値電圧を上げるため余り問題とはならないが、ホールが蓄積されると、その残渣直下のチャネルがディプレッションになり、セルのソースとドレイン間のリークが増大する。また、ディプレッションでなくとも閾値電圧が低いと、高い正電圧が印加された隣のワード線との容量結合により、電気的にフローティング状態の残渣の電位が上昇し、この寄生トランジスタのチャネルがオンしてリークが増大する。
このリークの増大は、とくに読み出し時に、全てのセルに対して読み出し信号のＳ／Ｎ比を低下させ、ひいては誤読み出しを引き起こすという不利益をもたらす。
【００７７】
本実施形態は、このリーク増大を防止するためのものである。本実施形態でリーク防止の方法として、以下の３つの方法がある。
第１の方法では、この部分で残渣を選択的に除去する。
第２の方法では、ワード線の本数を奇数本とすることにより、この部分での残渣の発生自体を防止する。
第３の方法では、ワード線本数は通常偶数本であることに鑑み、上記第２の方法に加え、その外側のワード線を、リーク防止電圧を印加するための専用ラインとして用いる。
【００７８】
以下に、この３つの方法を、図面を参照しながら順次説明する。なお、ここで用いた図面は、前述した第４実施形態の技術も重複適用されているが、この重複適用は必ずしも必須ではない。また、既に説明し同じ符合を付した構成は、ここで重ねて説明しない。
【００７９】
図１８は、第１の方法における残渣の除去箇所を示す平面図である。また、図１９は、第１の方法を用いた残渣除去後の図１８のＡ−Ａ線に沿った断面図である。
前述した第４実施形態で用いた第２ワード線の残渣を除去するレジストパターンＲにおいて、開口部Ａ１，Ａ２に加えて、図１８に示すように、最も外側の第１ワード線の一方、ここではＷＬ１ａの少なくとも外側の長辺付近を開口する開口部Ａ３をパターン上で予め追加しておく。そのため、このレジストパターンＲをマスクとしたエッチング時に、開口部Ａ１，Ａ２に加え、図１９に示すように、開口部Ａ３により露出した第２ワード線の形成材料である導電物質の残渣が有効に除去される。
その結果、この第１の方法によれば、特に開口部Ａ３における残渣が原因となる上述したリーク電流が防止あるいは低減されるという利益が得られる。
【００８０】
図２０は、上述した第２の方法を適用した場合の平面図である。
この第２の方法では、ワード線を奇数本設ける。すなわち、第１ワード線の本数をｎ本とすると、第２ワード線を（ｎ＋１）本設ける。これにより、メモリセルアレイの最も外側には第２ワード線が配置され、その結果、第２ワード線の残渣によるリークの問題は解消される。
なお、通常のワード線数は偶数であり、これに比べるとワード線が１本余分となる。この場合に、余分なワード線は使用しないように例えばアドレス信号を割り当てられない構成としてもよい。
【００８１】
図２１は、第３の方法を適用した場合の平面図およびブロック図である。
この第３の方法では、第２の方法と同様にワード線数を奇数としている。このうちｎ本のワード線ＷＬ１ａ〜ＷＬ２ｃに、入力したロウアドレス信号ＲＡＤをデコードするロウデコーダ５０により駆動される通常のワード線駆動回路５１が接続されている。その一方、余分な１本の第２ワード線ＷＬ２に、ロウデコーダ５０により駆動されないで、書き込みデータとは無関係に常時、書き込み電圧を印加する、または、読み出し時に常時、チャネルをオフする所定電圧を印加するワード線駆動回路５２が接続されている。このワード線駆動回路５２が本発明における“第１のワード線駆動回路”に該当し、ロウデコーダ５０により駆動される通常のワード線駆動回路５１が本発明における“第２のワード線駆動回路”に該当する。
この第３の方法では、ワード線駆動回路５２の印加電圧を最適化することにより、ワード線ＷＬ２直下のチャネルを常時オフ状態にして読み出し時にリーク電流を防止する。あるいは、書き込みデータとは無関係に常に書き込み動作をすることで、ワード線ＷＬ２直下の電荷蓄積膜ＧＤ２に常時、電子が十分蓄積されて、当該ワード線ＷＬ２をゲートとするセルを全てエンハンスメント型とすることにより、リーク電流の発生を防止する。
【００８２】
［第６実施形態］
本実施形態は、半導体装置に関する。
図２２（Ａ）は第６実施形態に係る半導体装置の配線形成後の平面図、図２２（Ｂ）は図２２（Ａ）のＡ−Ａ線に沿った断面図である。
この半導体装置は、その多層配線構造のうち、一つの階層に並行に配置された複数の配線に本発明の配線分離構造が適用されている。
【００８３】
基板ＳＵＢに支持された誘電体１の上に、ほぼ垂直の側面あるいは順テーパの断面形状を有した第１形状の配線ＩＬ１が等間隔で形成されている。また、第１形状の配線ＩＬ１の間に、少なくとも上部が逆テーパの断面形状を有した第２形状の配線ＩＬ２が形成されている。第１形状の配線ＩＬ１と第１形状の配線ＩＬ２との間は、断面が略１／４楕円形状のサイドウォール絶縁層（以下、単にサイドウォールという）ＳＷが介在し、これにより両配線間の絶縁分離がされている。ここで“断面が略１／４楕円形状”とは、図２２（Ｂ）に示すように略平面状の第１側面と、上部ほど第１側面に近くなるように円弧状に曲がっている曲面が少なくとも一部に含まれる第２側面とを有する形状をいう。
サイドウォールＳＷは、第１形状の配線ＩＬ１の側面に形成されている。したがって、サイドウォールＳＷの、第１形状の配線ＩＬ１と反対側の面が曲面となっている。第２形状の配線ＩＬ２は、その曲面で構成される凹部に埋め込まれるように形成されている。その結果として、第２形状の配線ＩＬ２が逆テーパの断面形状となっている。
【００８４】
なお、第１および第２形状の配線ＩＬ１，ＩＬ２は、互いに並行であればよく、たとえば全体では蛇行してもよい。また、基板ＳＵＢに直接接触した配線（たとえばショットキーメタル）であってもよい。
【００８５】
つぎに、この配線の形成手順を、図面を参照しながら説明する。
図２３〜図２７は、配線形成の各ステップにおける断面図（および平面図）である。図２３，図２５および図２６において（Ａ）に平面図を示し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断面図を示す。その他の図面は全てＡ−Ａ線に沿った断面図を表している。
【００８６】
図２３（Ａ），（Ｂ）に示すように、基板ＳＵＢ上方の誘電体１の上に、誘電体からなる複数の犠牲層２を形成する。複数の犠牲層２は、形成すべき配線のほぼ２倍のピッチで互いに並行なストライプ状に形成する。
図２４に示すように、この犠牲層２を覆うように異なる材料の絶縁膜３を堆積する。絶縁膜３の材料は、犠牲層２に対しエッチング選択比が高い材料が選択される。たとえば、犠牲層２を窒化珪素膜とし、絶縁膜３を二酸化珪素膜とする。また、絶縁膜３の一部は最終的にサイドウォールとして残るので、その膜の品質および絶縁特性なども考慮して、材料および形成方法が選択される。
【００８７】
続いて、絶縁膜３を異方性エッチングによりエッチバックする。これにより、図２５（Ａ），（Ｂ）に示すように、犠牲層２の側面にサイドウォールＳＷが形成される。このサイドウォールＳＷの幅は、主に犠牲層２の高さと異方性エッチングの条件により決まる。ただし、異方性がある程度強い場合はエッチング時間が多少ばらついてもサイドウォール幅は余り変化しないため、均一性は比較的高い。
【００８８】
その後、所定の方法により犠牲層２を選択的に除去する。たとえば、犠牲層２が窒化珪素の場合の除去に、弗酸ＦＨを含むエッチャントを用いたウエット処理を行う。これにより、図２６（Ａ），（Ｂ）に示すように、サイドウォールＳＷが残される。
図２７に示すように、サイドウォールＳＷを完全に埋め込む導電膜４、たとえば金属，ドープド多結晶珪素またはドープド非晶質珪素の膜を堆積する。
その後、たとえばＣＭＰ法またはその他の方法により、導電膜４の表面から研削および／または研磨を行う。この研削および／または研磨は、サイドウォールＳＷが露出したときに導電膜４が複数に分離し、その後、分離距離が必要な値となるまで行う。これにより、必要な距離をおいてサイドウォールＳＷにより分離された複数の配線層ＩＬ１，ＩＬ２が形成される。
【００８９】
第６実施形態では、配線層間の距離がサイドウォール絶縁層ＳＷの幅で決まるため、配線層間をフォトリソグラフィの限界より十分小さくすることができる。このとき、配線層間距離の制御性も高い。
【００９０】
［第７実施形態］
第７実施形態は、半導体装置に関する。
図３３に、第７実施形態に係る配線構造を示す断面図を示す。
この配線構造の平面図は図２２（Ａ）と同様であり、当該配線構造は並行ストライプ状に配置された複数の配線ＩＬ１，ＩＬ２からなる。その断面図において、第１形状の配線ＩＬ１と第２形状の配線ＩＬ２とが交互に配置されること自体は、図２２（Ｂ）と共通する。
【００９１】
第７実施形態における配線分離構造では、サイドウォールＳＷのほかに、サイドウォールＳＷと第１形状の配線ＩＬ１との間に薄い熱酸化膜１０が介在していることが、第１実施形態と異なる。
熱酸化膜１０は、第１形状の配線ＩＬ１がドープド多結晶珪素またはドープド非晶質珪素からなる場合に、その表面を熱酸化することで得られる。したがって、膜厚の制御性が極めて高く、また熱酸化により得られた二酸化珪素であることから膜質がよい。このため、配線間の絶縁特性が向上するという利点がある。
【００９２】
図２８〜図３２は、この配線構造の形成における断面図である。
図２８に示すように、基板ＳＵＢに支持された誘電体１上に、第１形状の配線ＩＬ１を最終的な配線のほぼ２倍のピッチで形成する。この第１形状の配線ＩＬ１は最終的に残されるので、ドープド多結晶珪素またはドープド非晶質珪素から形成する。
【００９３】
図２９に示すように、第１形状の配線ＩＬ１の表面を熱酸化して数ｎｍ〜数十ｎｍ程度の二酸化珪素からなる熱酸化膜１０を形成する。なお、熱酸化に代えて、加熱による窒化処理または酸化窒化処理を行ってもよい。
【００９４】
その後は、第７実施形態と同様に、絶縁膜３を堆積し（図３０）、これをエッチバックしてサイドウォールＳＷを形成する（図３１）。また、導電膜４を堆積し（図３２）、これを研削および／または研磨して複数の配線ＩＬ１，ＩＬ２を形成する。
【００９５】
第７実施形態では、熱酸化等の処理を行うだけで配線間誘電体の絶縁特性を効果的に向上させることができる。なお、第１実施形態のように犠牲層を除去する工程が不要であり、したがって、工程数の増加はない。
【００９６】
［第８実施形態］
第８実施形態は、第６実施形態の配線形成方法を、不揮発性メモリのワード線の形成に適用した場合の第１の例を示す。ここでは、ＮＯＲ型のメモリセルアレイへの適用を説明する。
図３４（Ａ）は、本発明を適用してワード線間距離を縮小したＮＯＲ型メモリセルアレイの平面図である。また、図３４（Ｂ）は図３４（Ａ）のＡ−Ａ線に沿った断面図、図３４（Ｃ）は図３４（Ａ）Ｂ−Ｂ線に沿った断面図である。
【００９７】
図３４（Ｃ）に示すように、Ｐ型の半導体基板ＳＵＢ内の表面側に、Ｎ型不純物領域からなるソース・ドレイン領域Ｓ／Ｄが互いに離間して形成されている。ソース・ドレイン領域Ｓ／Ｄは、図３４（Ａ）に示すように、ソース線ＳＬ１，ＳＬ２，…およびビット線ＢＬ１，ＢＬ２，…を構成し、列方向に長いラインをセルアレイ全体で並行ストライプ状に配置したパターンを有する。
サイドウォールＳＷが、このソース・ドレイン領域Ｓ／Ｄと直交する方向に長く互いに並行に半導体基板ＳＵＢ上に形成されている。
【００９８】
サイドウォールＳＷの表面および半導体基板ＳＵＢの表面を覆って、電荷蓄積膜ＧＤが形成されている。電荷蓄積膜ＧＤは、内部に電荷蓄積手段を含む膜である。本実施形態ではＭＯＮＯＳ型メモリトランジスタを例示するので、この電荷蓄積膜ＧＤは、いわゆるＯＮＯ型の３層の膜からなる。
具体的に、電荷蓄積膜ＧＤは、最下層の第１の電位障壁膜ＢＴＭ、中間の電荷トラップ膜ＣＨＳ、および最上層の第２の電位障壁膜ＴＯＰとからなる。第１の電位障壁膜ＢＴＭは、たとえば、基板表面を熱酸化して形成された熱酸化珪素膜、熱酸化珪素膜を窒化処理してできた酸化窒化膜からなる。電荷トラップ膜ＣＨＳは、たとえば窒化珪素または酸化窒化珪素からなり、内部に離散的な電荷蓄積手段として電荷トラップを多数含む。第２の電位障壁膜ＴＯＰは、たとえば酸化珪素膜からなる。
なお、いわゆるＭＮＯＳ型の場合は、第２の電位障壁膜ＴＯＰが省略され、電荷トラップ膜ＣＨＳが比較的に厚く形成される。また、電荷蓄積膜として導電層を用いたＦＧ型では、下層から、第１の電位障壁膜とフローティングゲートを積層し、その上にさらにＯＮＯ膜からなるゲート間絶縁膜が積層されることが多い。
【００９９】
この電荷蓄積膜ＧＤは、トータルの厚さが二酸化珪素換算で十数ｎｍ程度である。電荷蓄積膜ＧＤの表面の凹部に導電物質が埋め込まれ、これによりワード線ＷＬ１，ＷＬ２，…，ＷＬ５，…が形成されている。この図示例では、偶数番目のワード線ＷＬ２，ＷＬ４，…が第１形状を有し、奇数番目のワード線ＷＬ１，ＷＬ３，…が第２形状を有する。
【０１００】
つぎに、このＮＯＲ型メモリセルアレイの形成手順を、図面を参照しながら説明する。
図３５〜図３９は、ワード線形成の各ステップにおける断面図（および平面図）である。図３５，図３７および図３８において（Ａ）に平面図を示し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断面図を示す。その他の図面は全てＡ−Ａ線に沿った断面図を表している。
【０１０１】
まず、半導体基板ＳＵＢに、必要に応じて、素子間を誘電体分離する層を設け、しきい値電圧調整用のイオン注入などを行う。その上で、半導体基板上にレジスト等のマスク層を形成してイオン注入し、活性化してソース・ドレイン領域Ｓ／Ｄ（ソース線ＳＬ１，ＳＬ２およびビット線ＢＬ１，ＢＬ２）を形成する。
【０１０２】
図３５（Ａ）に示すように、ソース・ドレイン領域Ｓ／Ｄに対し直交する並行ストライプ状のパターンにて、誘電体からなる複数の犠牲層２０を基板ＳＵＢ上に形成する。複数の犠牲層２０は、形成すべきワード線のほぼ２倍のピッチで互いに並行なストライプ状に形成する。
図３６に示すように、この犠牲層２０を覆うように異なる材料の絶縁膜３を堆積する。絶縁膜３の材料は、犠牲層２０に対しエッチング選択比が高い材料が選択される。たとえば、犠牲層２０を窒化珪素膜とし、絶縁膜３を二酸化珪素膜とする。また、絶縁膜３の一部は最終的にサイドウォールとして残るので、その膜の品質および絶縁特性なども考慮して、材料および形成方法が選択される。
【０１０３】
続いて、絶縁膜３を異方性エッチングによりエッチバックする。これにより、図３７（Ａ），（Ｂ）に示すように、犠牲層２０の側面にサイドウォールＳＷが形成される。サイドウォールＳＷの幅は、主に犠牲層２０の高さと異方性エッチングの条件により決まる。ただし、異方性がある程度強い場合はエッチング時間が多少ばらついてもサイドウォール幅は余り変化しないため、均一性は比較的高い。
【０１０４】
その後、所定の方法により犠牲層２０を選択的に除去する。たとえば犠牲層２０が窒化珪素の場合の除去では、リン酸（Ｈ３ＰＯ４）を含むエッチャントを用いたウエット処理を行う。これにより、図３８（Ａ），（Ｂ）のようにサイドウォールＳＷが残される。
【０１０５】
図３９に示すように、サイドウォールＳＷを完全に埋め込む導電膜４、たとえば金属，ドープド多結晶珪素またはドープド非晶質珪素の膜を堆積する。
その後、たとえばＣＭＰ法またはその他の方法により、導電膜４の表面から研削および／または研磨を行う。この研削および／または研磨は、サイドウォールＳＷが露出したときに導電膜４が複数に分離し、その後、分離距離が必要な値となるまで行う。これにより、必要な距離をおいてサイドウォールＳＷにより分離された複数のワード線ＷＬ１，ＷＬ２，…，ＷＬ５，…が形成される。
なお、研削および／または研磨は、望ましくは、電荷トラップ膜ＣＨＳがワード線ごとに完全に分断されるまで行う。但し、電荷蓄積膜が導電性材料であるＦＧ型の場合は、電荷蓄積膜の分断は必須となる。この箇所でフローティングゲートＦＧが接続されていると、蓄積電荷が隣のセルに漏洩するのでデータ記憶そのものが不可能となるからである。また、この部分での電界集中を避けるためにも、十分に研削および／または研磨を行う必要がある。
【０１０６】
［第９実施形態］
第９実施形態は、第６実施形態の配線形成方法を、不揮発性メモリのワード線の形成に適用した場合の第２の例を示す。ここでは、ＮＡＮＤ型のメモリセルアレイへの適用を説明する。
図４０は、本発明を適用してワード線間距離を縮小したＮＡＮＤ型メモリセルアレイの平面図である。また、図４１（Ａ）は図４０のＡ−Ａ線に沿った断面図、図４１（Ｂ）は図４１（Ａ）の一部を拡大した断面図である。
【０１０７】
図４１（Ａ），図４１（Ｂ）に示すように、Ｐ型の半導体基板ＳＵＢ上に、第６実施形態とほぼ同じ断面構造のワード線ＷＬ１，ＷＬ２，…ＷＬｎが形成されている。すなわち、半導体基板ＳＵＢ上にサイドウォールＳＷが並行ストライプ状に形成され、サイドウォールＳＷの表面および半導体基板ＳＵＢの表面を覆って、電荷蓄積膜ＧＤが形成されている。たとえばＭＯＮＯＳ型メモリトランジスタにおいて、第６実施形態と同様に、電荷蓄積膜ＧＤは最下層の第１の電位障壁膜ＢＴＭ、中間の電荷トラップ膜ＣＨＳ、および最上層の第２の電位障壁膜ＴＯＰからなる。
この電荷蓄積膜ＧＤは、トータルの厚さが二酸化珪素換算で十数ｎｍ程度である。電荷蓄積膜ＧＤの表面の凹部に導電物質が埋め込まれ、これによりワード線ＷＬ１，ＷＬ２，…，ＷＬｎが形成されている。この図示例では、奇数番目のワード線ＷＬ１，ＷＬ３，…が第１形状を有し、偶数番目のワード線ＷＬ２，ＷＬ４，…が第２形状を有する。
【０１０８】
ワード線ＷＬ１の外側に、サイドウォールＳＷにより分離された制御ゲート線ＳＧ１が並行に配置されている。同様に、ワード線ＷＬｎの外側に、サイドウォールＳＷにより分離された制御ゲート線ＳＧ２が並行に配置されている。これらの制御ゲート線ＳＧ１，ＳＧ２は、図４１（Ａ）では電荷蓄積膜ＧＤを挟んで半導体基板ＳＵＢに面しているが、印加バイアス条件により、この部分の電荷蓄積膜ＧＤに電荷の注入がなされない。なお、製造工程が若干複雑になるが、この部分のみ単層の電荷蓄積膜を形成して、セレクトトランジスタを通常のＭＯＳ型とするとよい。
【０１０９】
このような配線構造に対し、そのサイドウォールＳＷの下方領域を中心とした基板部分にのみ、Ｎ型不純物領域からなるソース・ドレイン領域Ｓ／Ｄが形成されている。このソース・ドレイン領域Ｓ／Ｄは、ワード線間またはワード線と制御ゲート線との間にのみ離散的に形成され、図４０における横方向は、図示しない素子分離層（たとえばＬＯＣＯＳ）により分離されている。
制御ゲート線ＳＧ１の外側には、Ｎ型不純物領域からなるドレイン領域ＤＲが形成されている。このドレイン領域ＤＲは、図示しない他のＮＡＮＤストリングと共有されている。
また、制御ゲート線ＳＧ２の外側には、Ｎ型不純物領域からなる共通ソース線ＣＳＬが形成されている。共通ソース線ＣＳＬは、行方向に並ぶ１行分のＮＡＮＤストリング内、および、列方向に隣接する図示しない他の１行分のＮＡＮＤストリングとの間で共有されている。
【０１１０】
これらＮＡＮＤストリングを構成するトランジスタ上に、層間絶縁膜ＩＮＴが形成されている。層間絶縁膜ＩＮＴ上にビット線ＢＬ１，ＢＬ２が並行ストライプ状に配置されている。層間絶縁膜ＩＮＴに形成されたビットコンタクトＢＣによって、各ビット線が、対応するドレイン領域ＤＲに接続されている。
【０１１１】
つぎに、このＮＡＮＤ型メモリセルアレイの形成手順を、図面を参照しながら説明する。
図４２〜図４９は、ワード線形成の各ステップにおける断面図（および平面図）である。図４２，図４４，図４５，図４７および図４９において（Ａ）に平面図を示し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断面図を示す。その他の図面は全てＡ−Ａ線に沿った断面図を表している。
【０１１２】
まず、半導体基板ＳＵＢに、必要に応じて、素子分離層を設け、しきい値電圧調整用のイオン注入などを行う。
【０１１３】
図４２（Ａ）に示すように、並行ストライプ状のパターンにて、誘電体からなる複数の犠牲層３０を基板ＳＵＢ上に形成する。複数の犠牲層３０は、形成すべきワード線のほぼ２倍のピッチで互いに並行なストライプ状に形成する。
図４３に示すように、この犠牲層３０を覆うように異なる材料の絶縁膜３を堆積する。この絶縁膜３の材料は、犠牲層３０に対しエッチング選択比が高い材料が選択される。たとえば、犠牲層３０を窒化珪素膜とし、絶縁膜３を二酸化珪素膜とする。また、絶縁膜３の一部は最終的にサイドウォールとして残るので、その膜の品質および絶縁特性なども考慮して、材料および形成方法が選択される。
【０１１４】
続いて、絶縁膜３を異方性エッチングによりエッチバックする。これにより、図４４（Ａ），図４４（Ｂ）に示すように、犠牲層３０の側面にサイドウォールＳＷが形成される。サイドウォールＳＷの幅は、主に犠牲層３０の高さと異方性エッチングの条件により決まる。ただし、異方性がある程度強い場合はエッチング時間が多少ばらついてもサイドウォール幅は余り変化しないため、均一性は比較的高い。
【０１１５】
その後、所定の方法により犠牲層３０を選択的に除去する。たとえば、犠牲層３が窒化珪素の場合の除去では、リン酸（Ｈ３ＰＯ４）を含むエッチャントを用いたウエット処理を行う。これにより、図４５（Ａ），図４５（Ｂ）のようにサイドウォールＳＷが残される。
【０１１６】
図４６に示すように、サイドウォールＳＷを完全に埋め込む導電膜４、たとえば金属，ドープド多結晶珪素またはドープド非晶質珪素の膜を堆積する。
その後、たとえばＣＭＰ法またはその他の方法により、導電膜４の表面から研削および／または研磨を行う。研削および／または研磨は、サイドウォールＳＷが露出したときに導電膜４が複数に分離し、その後、分離距離が必要な値となるまで行う。これにより、図４７（Ａ），図４７（Ｂ）に示すように、必要な距離をおいてサイドウォールＳＷにより分離された複数のワード線ＷＬ１，ＷＬ２，…，ＷＬｎおよび制御ゲート線ＳＧ１，ＳＧ２が形成される。
なお、研削および／または研磨は、望ましくは、電荷トラップ膜ＣＨＳがワード線ごとに完全に分断されるまで行う。但し、電荷蓄積膜が導電性材料であるＦＧ型の場合は、電荷蓄積膜の分断は必須となる。この箇所でフローティングゲートＦＧが接続されていると、蓄積電荷が隣のセルに漏洩するのでデータ記憶そのものが不可能となるからである。また、この部分での電界集中を避けるためにも、十分に研削および／または研磨を行う必要がある。
【０１１７】
図４８に示すように、制御ゲート線ＳＧ１，ＳＧ２が所定のライン幅となるように、ワード線ＷＬ１，ＷＬ２，…，ＷＬｎおよび制御ゲート線ＳＧ１，ＳＧ２の一部を覆うマスク層を形成し、エッチングして、マスク層の周辺部分を選択的に除去する。
マスク層を除去した後に、Ｎ型不純物を半導体基板ＳＵＢにイオン注入する。このとき、配線層部分ではイオンが透過しないがサイドウォール部分でイオンが透過して基板に達するようにイオン注入条件を決める。これにより、ソース・ドレイン領域Ｓ／Ｄ、ドレイン領域ＤＲおよび共通ソース線ＣＳＬが同時に形成される。このとき、予め形成しておいた素子分離層もイオン注入時のマスクとして機能する。
なお、このイオン注入条件の最適化だけでは所望の濃度および深さを有したソース・ドレイン領域Ｓ／Ｄの形成が困難な場合には、一旦サイドウォールＳＷを除去し、イオン注入後に、このサイドウォール形の空間に再び絶縁物質を埋め込むようにしてもよい。
【０１１８】
その後は、層間絶縁膜ＩＮＴの堆積、ビットコンタクトＢＣの形成、ビット線の形成を経て、当該不揮発性メモリを完成させる。
【０１１９】
［第１０実施形態］
第１０実施形態は、不揮発性メモリのワード線形成の第１の変形例を示す。
図５０（Ａ）〜図５０（Ｃ）および図５１（Ａ）〜図５１（Ｄ）は、ワード線部分を中心に示す線幅方向の断面図である。この実施形態は、第８および第９実施形態のいずれのメモリセルアレイ方式にも適用できる。
【０１２０】
第１０実施形態における配線分離構造では、図５１（Ｄ）に示すように、サイドウォールＳＷのほかに、第１形状のワード線ＷＬ２，ＷＬ４，…側の電荷蓄積膜ＧＤとサイドウォールＳＷとの間に、薄い熱酸化膜１０が介在していることが第８および第９実施形態と異なる。
熱酸化膜１０は、ドープド多結晶珪素またはドープド非晶質珪素の表面を熱酸化することで得られる。したがって、膜厚の制御性が極めて高く、また熱酸化により得られた二酸化珪素であることから膜質がよい。このため、配線間の絶縁特性が向上するという利点がある。
【０１２１】
この配線構造の形成では、まず、図５０（Ａ）に示すように、基板ＳＵＢ上に犠牲層４０を最終的な配線のほぼ２倍のピッチで形成する。この犠牲層４０はドープド多結晶珪素またはドープド非晶質珪素から形成する。
図５０（Ｂ）に示すように、犠牲層４０の表面を熱酸化して数ｎｍ〜数十ｎｍ程度の二酸化珪素からなる熱酸化膜１０を形成する。なお、熱酸化に代えて、加熱による窒化処理または酸化窒化処理を行ってもよい。
【０１２２】
その後は、第８，第９実施形態と同様に、絶縁膜３を堆積し（図５０（Ｃ））、これをエッチバックしてサイドウォールＳＷを形成する（図５１（Ａ））。
また、犠牲層４０の上面を露出させてから犠牲層４０を選択的に除去し（図５１（Ｂ））、導電膜４を堆積し（図５１（Ｃ））、これを研削および／または研磨して複数のワード線ＷＬ１〜ＷＬ５を形成する（図５１（Ｄ））。
【０１２３】
第１０実施形態では、熱酸化等の処理を行うだけでワード線間誘電体の絶縁特性を効果的に向上させることができる。なお、犠牲層４０がサイドウォール等と異なり導電物質からなるため選択エッチングが容易であるという利点がある。
【０１２４】
［第１１実施形態］
第１１実施形態は、不揮発性メモリのワード線形成の第２の変形例を示す。
図５２（Ａ）〜図５２（Ｃ）および図５３（Ａ）〜図５３（Ｃ）は、ワード線部分を中心に示す線幅方向の断面図である。この実施形態は、第８および第９実施形態のいずれのメモリセルアレイ方式にも適用できる。
【０１２５】
第１１実施形態における配線分離構造では、図５３（Ｃ）に示すように、電荷蓄積能力を有した積層膜として、第１形状のワード線ＷＬ２，ＷＬ４，…と基板ＳＵＢとの間、サイドウォールＳＷと基板ＳＵＢとの間に存在する第１の電荷蓄積膜ＧＤ１と、第２形状のワード線ＷＬ１，ＷＬ３，…と基板ＳＵＢとの間に存在する第２の電荷蓄積膜ＧＤ２とを有する。また、第１形状のワード線ＷＬ２，ＷＬ４，…とサイドウォールＳＷとの間に、薄い熱酸化膜１０が介在している。これらの点で、第８および第９の実施形態と異なる。
第１の電荷蓄積膜ＧＤ１と第２の電荷蓄積膜ＧＤ２は、膜構造の仕様は同じである。
熱酸化膜１０は、第１形状のワード線ＷＬ２，ＷＬ４，…がドープド多結晶珪素またはドープド非晶質珪素からなる場合に、その表面を熱酸化することで得られる。したがって、膜厚の制御性が極めて高く、また熱酸化により得られた二酸化珪素であることから膜質がよい。このため、配線間の絶縁特性が向上するという利点がある。
【０１２６】
この配線構造の形成では、まず、図５２（Ａ）に示すように、基板ＳＵＢ上に第１の電荷蓄積膜ＧＤ１を形成し、その上に第１形状のワード線ＷＬ２，ＷＬ４，…を最終的なピッチのほぼ２倍のピッチで形成する。この第１形状のワード線ＷＬ２，ＷＬ４，…はドープド多結晶珪素またはドープド非晶質珪素から形成する。
図５２（Ｂ）に示すように、第１形状のワード線ＷＬ２，ＷＬ４，…の表面を熱酸化して数ｎｍ〜数十ｎｍ程度の二酸化珪素からなる熱酸化膜１０を形成する。なお、熱酸化に代えて、加熱による窒化処理または酸化窒化処理を行ってもよい。
【０１２７】
その後は、第８，第９実施形態と同様に、絶縁膜３を堆積し（図５２（Ｃ））、これをエッチバックしてサイドウォールＳＷを形成する（図５３（Ａ））。
【０１２８】
ここで、第１１実施形態では、図５３（Ａ）に示すように、第１形状のワード線ＷＬ２，ＷＬ４，…とサイドウォールＳＷとをマスクとして、その周囲の第１の電荷蓄積膜ＧＤ１を除去する。
その後、第２の電荷蓄積膜ＧＤ２を全面に形成した後、導電膜４を堆積し（図５３（Ｂ））、これを研削および／または研磨して複数のワード線ＷＬ１〜ＷＬ５を形成する（図５３（Ｃ））。
【０１２９】
第１１実施形態では、熱酸化等の処理を行うだけでワード線間誘電体の絶縁特性を効果的に向上させることができる。また、電荷蓄積膜の一部除去と再形成の工程が追加されるが、第１形状のワード線は除去しないので、工程数としては大きく変わらない。
【０１３０】
【発明の効果】
本発明に係る半導体装置によれば、例えば半導体メモリ装置のワード線などの配線間距離をフォトリソグラフィの限界を越えて配線幅より大幅に小さくでき、その結果、無駄なスペースが削減されている。とくに、この配線分離構造をメモリセルアレイのワード線間分離に適用した場合、各メモリセルの列方向の寸法を大幅に小さくでき、その分、ビットコストが大きく削減された。
また、ワード線ピッチが狭いにも関わらず電極取り出しが可能である。
【０１３１】
本発明に係る半導体装置の製造方法では、上述した配線分離構造が、特殊なプロセスを用いることなく、通常のフォトリソグラフィ技術およびエッチング技術などを用いて容易に形成できる。
【０１３２】
上記配線間距離は、絶縁膜厚および／またはサイドウォール絶縁層の幅で規定される。
絶縁膜は、良く知られているように非常に高い精度で制御できる。
また、サイドウォール絶縁層の幅は、犠牲層または第１形状の配線の高さと誘電体のエッチング条件で制御できる。サイドウォール絶縁層の形成時のエッチングは、通常、異方性の強い条件で行うことから、エッチング時間が多少ばらついてもサイドウォール幅のバラツキは小さい。したがって、サイドウォール絶縁層の幅の均一性は比較的高い。また、サイドウォール絶縁層のほかに絶縁膜が介在する場合でも、その幅は膜厚で決まるため極めて均一である。
以上より、配線間距離のバラツキはかなり小さい。
【０１３３】
また、本発明に係る製造方法では、基板ダメージの導入，第１ワード線のエッチングを極力抑えることができる。
基板表面エッチングの導入により、第１ワード線と第２ワード線とに２回に分けて形成することによる電荷蓄積膜の膜厚変動を有効に抑制し、特性の変動を防止している。
さらに、第２ワード線の電気的分離（残渣除去）工程を有し、その結果、第２ワード線形成時にオーバーエッチングを必要最小にしてワード線間の絶縁分離特性を高いレベルで維持できる。また、特に読み出し時におけるリーク電流を抑制または防止できる。
【図面の簡単な説明】
【図１】第１実施形態に係るＶＧ型メモリセルアレイを有した半導体メモリ装置の構成を示す平面図と断面図である。
【図２】第１実施形態に係る半導体メモリ装置の製造において、第１ワード線の形成後の断面図である。
【図３】第１実施形態に係る半導体メモリ装置の製造において、基板エッチング時の断面図である。
【図４】第１実施形態に係る半導体メモリ装置の製造において、２回目の電荷蓄積膜を形成後の断面図である。
【図５】第１実施形態に係る半導体メモリ装置の製造において、第２ワード線の加工マスク用のレジストパターンの形成後の断面図である。
【図６】第２実施形態に係るＮＡＮＤ型メモリセルアレイを有した半導体メモリ装置の構成を示す平面図である。
【図７】第２実施形態に係るＮＡＮＤ型メモリセルアレイを有した半導体メモリ装置の構成を示す断面図と、その拡大図である。
【図８】第２実施形態に係る半導体メモリ装置の製造において、第１ワード線の形成後の断面図である。
【図９】第２実施形態に係る半導体メモリ装置の製造において、基板エッチング時の断面図である。
【図１０】第２実施形態に係る半導体メモリ装置の製造において、２回目の電荷蓄積膜を形成後の断面図である。
【図１１】第２実施形態に係る半導体メモリ装置の製造において、第２ワード線の加工マスク用のレジストパターンの形成後の断面図である。
【図１２】第１および第２実施形態に係る製造方法において基板エッチングの必要性を説明するために、ＲＴＮの有無による熱酸化膜の膜厚変動を調べた際の測定結果を示すグラフである。
【図１３】第３実施形態に係る不揮発性メモリ装置の製造において、第１ワード線のパターンニング後の断面図である。
【図１４】第３実施形態に係る不揮発性メモリ装置の製造において、熱酸化膜の形成後の断面図である。
【図１５】第３実施形態に係る不揮発性メモリ装置の製造において、熱酸化膜の形成後の断面図である。
【図１６】第４実施形態に係る不揮発性メモリ装置の製造において、解決しようとする第１〜第３実施形態の課題を示す断面図と平面図である。
【図１７】第４実施形態に係る不揮発性半導体メモリ装置のメモリセルアレイ周囲のワード線の平面パターンを示す図である。
【図１８】第５実施形態に係るリーク防止の第１の方法において、残渣の除去箇所を示す不揮発性メモリ装置のワード線パターンの平面図である。
【図１９】第５実施形態に係るリーク防止の第１の方法を用いた残渣除去後の様子を示す、図１８のＡ−Ａ線に沿った不揮発性メモリ装置の断面図である。
【図２０】第５実施形態に係るリーク防止の第２の方法を適用した場合の不揮発性メモリ装置のワード線パターンの平面図である。
【図２１】第５実施形態に係るリーク防止の第３の方法を適用した不揮発性メモリ装置の構成を示す図である。
【図２２】第６実施形態に係る半導体装置の配線構造を示す、平面図と、Ａ−Ａ線に沿った断面図である。
【図２３】第６実施形態に係る半導体装置の製造において、犠牲層形成後の平面図とＡ−Ａ線に沿った断面図である。
【図２４】第６実施形態に係る半導体装置の製造において、誘電体堆積後の断面図である。
【図２５】第６実施形態に係る半導体装置の製造において、サイドウォール形成後の平面図とＡ−Ａ線に沿った断面図である。
【図２６】第６実施形態に係る半導体装置の製造において、犠牲層除去後の平面図とＡ−Ａ線に沿った断面図である。
【図２７】第６実施形態に係る半導体装置の製造において、導電膜堆積後の断面図である。
【図２８】第７実施形態に係る半導体装置の製造において、第１形状の配線形成後の断面図である。
【図２９】第７実施形態に係る半導体装置の製造において、熱酸化膜形成後の断面図である。
【図３０】第７実施形態に係る半導体装置の製造において、誘電体堆積後の断面図である。
【図３１】第７実施形態に係る半導体装置の製造において、サイドウォール形成後断面図である。
【図３２】第７実施形態に係る半導体装置の製造において、導電膜堆積後の断面図である。
【図３３】第７実施形態に係る半導体装置の配線構造を示す断面図である。
【図３４】第８実施形態に係るＮＯＲ型メモリセルアレイの平面図と、Ａ−Ａ線およびＢ−Ｂ線に沿った断面図である。
【図３５】第８実施形態に係る半導体装置の製造において、犠牲層形成後の平面図とＡ−Ａ線に沿った断面図である。
【図３６】第８実施形態に係る半導体装置の製造において、誘電体堆積後の断面図である。
【図３７】第８実施形態に係る半導体装置の製造において、サイドウォール形成後の平面図とＡ−Ａ線に沿った断面図である。
【図３８】第８実施形態に係る半導体装置の製造において、犠牲層除去後の平面図とＡ−Ａ線に沿った断面図である。
【図３９】第８実施形態に係る半導体装置の製造において、導電膜堆積後の断面図である。
【図４０】第９実施形態に係るＮＡＮＤ型メモリセルアレイの平面図である。
【図４１】第９実施形態に係るＮＡＮＤ形メモリセルアレイのＡ−Ａ線に沿った断面図と、その一部拡大図である。
【図４２】第９実施形態に係る半導体装置の製造において、犠牲層形成後の平面図とＡ−Ａ線に沿った断面図である。
【図４３】第９実施形態に係る半導体装置の製造において、誘電体堆積後の断面図である。
【図４４】第９実施形態に係る半導体装置の製造において、サイドウォール形成後の平面図とＡ−Ａ線に沿った断面図である。
【図４５】第９実施形態に係る半導体装置の製造において、犠牲層除去後の平面図とＡ−Ａ線に沿った断面図である。
【図４６】第９実施形態に係る半導体装置の製造において、導電膜堆積後の断面図である。
【図４７】第９実施形態に係る半導体装置の製造において、ワード線形成後の平面図とＡ−Ａ線に沿った断面図である。
【図４８】第９実施形態に係る半導体装置の製造において、選択ゲート線加工後の断面図である。
【図４９】第９実施形態に係る半導体装置の製造において、ソース・ドレイン領域形成後の平面図とＡ−Ａ線に沿った断面図である。
【図５０】第１０実施形態に係る半導体装置の製造において、誘電体堆積までを示す断面図である。
【図５１】第１０実施形態に係る半導体装置の製造において、ワード線形成までを示す断面図である。
【図５２】第１１実施形態に係る半導体装置の製造において、誘電体堆積までを示す断面図である。
【図５３】第１１実施形態に係る半導体装置の製造において、ワード線形成までを示す断面図である。
【符号の説明】
ＳＵＢ…基板（半導体）、ＷＬ１等…ワード線、ＰＡＤ１等…電極取り出し部、ＷＬＦ…ワード線となる導電膜、ＢＬ１等…ビット線、Ｓ／Ｄ…ソース・ドレイン領域、ＧＤ，ＧＤ１，ＧＤ２…電荷蓄積膜（第１または第２電荷蓄積膜）、ＢＴＭ…第１の電位障壁膜、ＣＨＳ…電荷トラップ膜、ＴＯＰ…第２の電位障壁膜、ＳＧ１，ＳＧ２…選択ゲート線、ＤＲ…ドレイン領域、ＣＳＬ…共通ソース線、ＢＣ…ビットコンタクト、ＩＮＴ…層間絶縁膜、１…誘電体、２，２０，３０，４０…犠牲層、３…絶縁膜、４…導電膜、５０…ロウデコーダ、５１…ワード線駆動回路（第２のワード線駆動回路）、５２…ワード線駆動回路（第１のワード線駆動回路）、ＴＯＸ，１０…熱酸化膜、ＳＷ…サイドウォール絶縁層、ＴＬ１，ＩＬ２…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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