(57)【特許請求の範囲】
【請求項１】
ＭＩＳデバイスであって、
半導体チップの表面から下方に延在するトレンチ（１８）を有する、該半導体チップと、
前記トレンチの側壁及び前記チップの表面に隣接する第１の導電形式のソース領域（１１）と、
前記ソース領域及び前記トレンチの前記側壁に隣接する前記第１の導電形式とは逆の第２の導電形式のボディ領域（１２）と、
前記ボディ領域及び前記トレンチの前記側壁に隣接する前記第１の導電形式のドレイン領域（１３）とを含み、
前記トレンチが、前記ボディ領域に接する前記側壁の部分に沿ってゲート酸化物の第１の層（１５）でライニングされ、
前記トレンチが、前記トレンチの底部において第２の層でライニングされ、前記第２の層が、ドープされていないポリシリコンのプラグ（２２）及びその下に位置する酸化膜（２１、３１）を含み、かつ、前記ドープされていないポリシリコンのプラグの上に位置する酸化膜からなる第３の層（２３）を含み、前記第２の層が前記第１の層より厚いことを特徴とするＭＩＳデバイス。
【請求項２】
前記ＭＩＳデバイスがＭＯＳＦＥＴを含むことを特徴とする請求項１に記載のＭＩＳデバイス。
【請求項３】
ＭＩＳデバイスを製造する方法であって、
半導体チップを設けるステップと、
前記半導体チップの中に側壁及び底部を有するトレンチ（４０８）を形成するステップと、
前記トレンチの前記側壁及び底部に第１の酸化膜（４１０）を成長させるステップと、
前記トレンチにドープされていないポリシリコン（４１２）を堆積させるステップと、
前記トレンチの前記底部にドープされていないポリシリコンのプラグ（４１４）を残して、前記第１の酸化膜の部分が露出するように前記ドープされていないポリシリコンの部分をエッチングするステップと、
前記第１の酸化膜の露出した部分をエッチングして、前記トレンチの前記底部の前記第１の酸化膜は残したまま前記トレンチの前記側壁部分を露出するステップと、
前記側壁の露出した部分にゲート酸化膜（４１６）を成長させるステップと、
前記ドープされていないポリシリコンプラグの上に第２の酸化膜（４１８）を成長させるステップと、
前記ドープされていないポリシリコンのプラグの上側に、前記ゲート酸化膜に隣接して、ドープされたポリシリコンのゲート（４２０）を形成するステップとを含むことを特徴とする方法。
【請求項４】
前記第１の酸化膜の前記露出した部分をエッチングする際に、前記ドープされていないポリシリコンプラグの下側の前記第１の酸化膜の部分に対するエッチング止めとして、前記ドープされていないポリシリコンプラグを利用することを特徴とする請求項３に記載の方法。
【請求項５】
前記ゲート酸化膜及び前記第２の酸化膜を同時に成長させることを特徴とする請求項３に記載の方法。
【請求項６】
前記ドープされたポリシリコンのゲートを形成するステップが、前記第２の酸化膜の上にポリシリコン層を堆積させて、前記第２の酸化膜が前記ゲートと前記ドープされていないポリシリコンプラグとが隔てられるようにするステップを更に含むことを特徴とする請求項３に記載の方法。
【請求項７】
前記ゲートを形成するステップが、ポリシリコン層（４２０）を堆積させてから該ポリシリコン層をドープするステップを含むことを特徴とする請求項３に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は金属‐絶縁体‐シリコン（ＭＩＳ：metal-insulator-silicon）デバイスに関連し、ゲート材料としてポリシリコンを用いるトレンチゲート型ＭＩＳデバイスに関する。
【０００２】
【従来の技術】
シリコン或いはその他の半導体材料の表面から下方に向かって延在するトレンチにゲートが形成された金属‐絶縁体‐シリコン（ＭＩＳ）デバイス類がある。ゲートは、典型的には多結晶のシリコン（ポリシリコン）から形成され、トレンチの側壁及び底部にライニングされた酸化膜によってシリコンから絶縁されている。このようなデバイスへの電流の流れは、主に垂直方向であるため、セルの密度を高めることができる。その他全てが等しいため、電流を保持するキャパシタンスが増大し、デバイスのオン抵抗が減少する。ＭＩＳデバイスの範疇に含まれるデバイスには、酸化金属シリコン電界効果トランジスタ（MOSFET）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）及びＭＯＳゲート型サイリスタがある。
【０００３】
一般的なＮチャネルトレンチゲート型MOSFETの断面図が、図１に示されている。MOSFET１０では、Ｎ+領域１１がソースであり、Ｐ領域１２がボディであり、Ｎ形エピタキシャル層１３がドレインである。電流はチャネルを通って垂直方向に流れる（破線で示されている）。トレンチの側壁及び底部はゲート酸化膜１５でライニングされ、ドープされたポリシリコンでトレンチ（溝）が満たされ、ゲート１４が形成されている。トレンチ内のドープされたポリシリコンは、BPSG（Boro-Phospho-Silicate-Glass）層１６によって覆われ、ソース及びボディ領域が金属層１７によって電気的に接続されている。ゲート１４は、第３の部分（図面に示されている面の外側）に接続されている。
【０００４】
トレンチゲート型デバイスの製造方法は周知である。シリコンの上面をマスクし、ドライ/プラズマエッチングによってトレンチを形成する。熱によって犠牲酸化膜がトレンチの壁部で成長するが、これを取り除いて、ドライエッチングによって生じる結晶の損傷を排除する。次に、薄いゲート酸化膜が熱によって成長させる。最後に、ドープされたポリシリコンでトレンチを完全に満たしてゲート電極を形成する。
【０００５】
トレンチゲート型デバイスは、トレンチ底部のゲート酸化膜にドレイン動作電圧がかかるという問題点がある（図１の１８で示された領域）。これによって、(a)デバイスのドレイン電圧が制限され、(b)長期においては、ゲート酸化物の信頼性の問題が表面化し、(c)デバイスのゲート‐ドレイン間のキャパシタンスが著しく増大し、スイッチングスピードが制限される。
【０００６】
【発明が解決しようとする課題】
ドープされていないポリシリコンのスラグをトレンチの底部の厚い酸化膜の上に堆積させることによって、この領域のゲート酸化膜がこの領域に発生する高い電界から保護されたＭＩＳデバイスを提供すること。
【０００７】
【課題を解決するための手段】
本発明に基づいた、半導体チップの表面から下方に延在するトレンチを有する、該半導体チップと、前記トレンチの側壁及び前記チップの表面に隣接する第１の導電形式のソース領域と、前記ソース領域及び前記トレンチの前記側壁に隣接する前記第１の導電形式とは逆の第２の導電形式のボディ領域と、前記ボディ領域及び前記トレンチの前記側壁に隣接する前記第１の導電形式のドレイン領域とを含み、前記トレンチが前記ボディ領域に接する前記側壁の部分に沿ってゲート酸化物の第１の層でライニングされ、前記トレンチが前記トレンチの底部のドープされていないポリシリコンのプラグを含む第２の層でライニングされ、前記第２の層が前記第１の層より厚いことを特徴とするＭＩＳデバイス。
【０００８】
一実施例では、第２の層が第２の酸化膜を含む。
【０００９】
本発明は、半導体チップを設けるステップと、前記半導体チップの中に側壁及び底部を有するトレンチを形成するステップと、前記トレンチの側壁及び底部に第１の酸化膜を成長させるステップと、前記トレンチにドープされていないポリシリコンを堆積させるステップと、前記トレンチの前記底部にドープされていないポリシリコンのプラグを残して、前記第１の酸化膜の部分が露出するように前記ドープされていないポリシリコンの部分をエッチングするステップと、前記第１の酸化膜の露出した部分をエッチングして、前記トレンチの側壁部分を露出するステップと、前記側壁の露出した部分にゲート酸化膜を成長させるステップと、前記ドープされていないポリシリコンのプラグの上側であって、前記ゲート酸化膜に隣接して、ドープされたポリシリコンのゲートを形成するステップとを含むことを特徴とするＭＩＳデバイスの製造方法を含む。
【００１０】
この方法はまた、前記ドープされていないポリシリコンプラグの上に第２の酸化膜を成長させるステップと、前記第２の酸化膜の上にポリシリコン層を堆積させて、前記第２の酸化膜が前記ゲートと前記ドープされていないポリシリコンプラグとが隔てられるようにするステップとを含み得る。
【００１１】
別の実施態様では、この方法は、前記ポリシリコン層を堆積させる前に前記第２の酸化膜をエッチングすることによって、前記ポリシリコン層が前記ドープされていないポリシリコンプラグと接触するようにするステップを含む。このようにすると、前記ポリシリコン層と前記ドープされていないポリシリコンプラグとの接触によって、ドーパントが前記ドープされていないポリシリコンプラグに侵入するようになる。
【００１２】
【発明の実施の形態】
図２は本発明の第１の実施例を示す。MOSFET２０のトレンチの外側の要素は、図１に示すMOSFET１０と同様にすることができる。しかしながら、トレンチの底部には薄い酸化膜２１がライニングされ、その上にはドープされていないポリシリコンのプラグ２２が形成される。ポリシリコンプラグ２２は、第３の酸化膜２３によってゲート１４から隔てられる。このゲート１４は、通常はドープされたポリシリコンで形成され、導電性である。ドープされていないポリシリコンは非導電性であるため、ポリシリコンプラグ２２は、酸化膜２１及び２３と共に厚い絶縁層として作用し、ゲート１４がMOSFETのドレイン領域（N形エピタキシャル層１３）から隔てられる。ポリシリコンプラグ２２が満たされたトレンチ領域の場合は、図１に示される薄い酸化膜によってゲートとドレインとが隔てられる場合に生じる問題点が、ポリシリコンプラグ２２によって解決される。
【００１３】
図３は第２の実施例を示す。MOSFET３０はMOSFET２０に類似しているが、ドープされていないポリシリコンプラグ２２を堆積する前にトレンチの底部に比較的厚い酸化膜３１を形成するという点が異なっている。
【００１４】
図２及び図３を参照すると、ゲート酸化膜１５はＰ形領域１２に接するトレンチの側壁部分に沿った第１の層であり、このトレンチは底部に、ドープされていないポリシリコンプラグ２２を有する第２の層を含む。この第２の層は、第２の酸化膜（２１，３１）及び第３の酸化膜（２３）を含む。
【００１５】
図４‐図１３は、図３に示されたタイプのMOSFETの製造プロセスの各ステップを示す。図４に示されているように、重度にドープされたＮ+基板４００でプロセスを開始し、その上に軽度にドープされたN形エピタキシャル層４０２を成長させる。トレンチが形成される部分に開口４０６が設けられるように、Ｎ形エピタキシャル層４０２の表面にホトレジスト・トレンチ・マスク４０４を堆積させる。
【００１６】
図５に示されているように、一般的にはドライ/プラズマエッチング（例えば、リアクティブイオンエッチング）によって、開口４０６を介してトレンチ４０８をエッチングする。例えば、N形エピタキシャル層４０２の厚さを８μｍ、トレンチ４０８の深さを１．５μｍにする。マスク４０４を取り除き、トレンチ４０８の壁面上に熱によって厚い酸化膜４１０を成長させる。例えば、１０５０℃で５０分間成長させ、７×１０−６ｃｍの厚さの酸化膜４１０を形成する。次に、ドープされていないポリシリコン層４１２をトレンチ４０８の中に堆積させて、該トレンチ４０８を満たし、N形エピタキシャル層４０２の表面の上にオーバーフローさせる。
【００１７】
図６に示されているように、リアクティブイオンエッチングによってポリシリコン層４１２をエッチングして、ドープされていないポリシリコンのプラグ４１４のみがトレンチ４０８の底部の厚い酸化膜４１０の上に残るようにする。例えば、トレンチ４０８の中央部のポリシリコンプラグ４１４の厚さを０．３μｍとする。
【００１８】
トレンチ４０８の側壁の厚い酸化膜４１０をエッチングして、図７に示されている構造にする。
【００１９】
この構造体を１０５０℃で３５分間加熱して、トレンチ４０８の側壁にゲート酸化膜４１６を形成する。例えば、ゲート酸化膜４１６の厚さを５×１０−６ｃｍにする。また、図８に示されているように、ポリシリコンプラグ４１４の表面に薄い酸化膜４１８を形成する。
【００２０】
ポリシリコン層４２０をトレンチ４０８の中に堆積させ、図９に示されるように、Ｎ形エピタキシャル層４０２の上面にオーバーフローさせる。ＮチャネルMOSFETでは、ポリシリコン層４２０を、例えば１×１０２０ｃｍ−３の濃度でドープすることができる。このドーピングは、例えばPOCl３を用いて堆積の後に行う。
【００２１】
ポリシリコン層４２０を図１０に示されるように、ドーピングの後に層４２０の上面がＮ形エピタキシャル層４０２の上面と概ね同じ高さになるまでエッチングする。
【００２２】
既知の注入及び拡散プロセスを用いて、Ｐ形ボディ領域４２２及びＮ+ソース領域４２４をＮ形エピタキシャル層４０２の中に形成する。Ｐ形ボディ領域４２２とＮ形エピタキシャル層の残っているＮ形部分４０２とのＰＮ接合は、図１１に示されるように、厚い酸化膜４１０とゲート酸化膜４１６との境界面より上の位置である。
【００２３】
図１２に示されているように、Ｎ形エピタキシャル層４０２及びドープされたポリシリコン４２０の上にBPSGの層４２６を堆積させる。図１３に示されているように、BPSG層４２６をエッチングし、金属層４２８を堆積させてＮ+ソース領域４２４とＰ形ボディ領域４２２とを電気的に接続させる。Ｎ+基板４００の反対側の面で、ドレインが金属で接続される（図示せず）。
【００２４】
図１４‐図１６に別のプロセスを例示する。図４‐図８によって例示されたステップの後に、以下に説明するステップが続く。図１４は、図８に示された段階のMOSFETの構造である。ポリシリコン層４２０を堆積させる前に、ポリシリコンプラグ４１４の上側の薄い酸化膜をドライプラグマエッチングなどの方向性を持つエッチングによってエッチングする。これによって、図１５に示されているトレンチの側壁のゲート酸化膜４１６、トレンチの底部の厚い酸化膜４１０及びポリシリコンプラグ４１４を有する構造が得られる。次に、ポリシリコン層４２０を堆積させ、POCl３プロセスによってドープする。ポリシリコン層４２０が、ポリシリコンプラグ４１４と接触しているため、ドーパントが、層４２０及びポリシリコンプラグ４１４の中に拡散する。次に、図１０‐図１３に示されている残りのステップを上述の通り実行して、図１７に示されているMOSFETを形成する。このMOSFETでは、ポリシリコン層４２０及びプラグ４１４が、厚い酸化膜４１０によってドレイン（N形エピタキシャル層４０２）から隔てられたゲート電極となる。
【００２５】
特定の実施例を用いて本発明を説明してきたが、これらの実施例は例示目的であって本発明を制限するものではない。例えば、本発明の構造及び方法は、トレンチゲートとトレンチの外側の領域との間に絶縁層を形成することが望ましい任意のタイプのＭＩＳデバイスに用いることが可能である。本発明の広い意味での原理に基づけば、様々な別の実施例が可能であることは当業者には明らかであろう。
【００２６】
【発明の効果】
ＭＩＳデバイスにおいて、ドープされていないポリシリコンのスラグをトレンチの底部の厚い酸化膜の上に堆積させることによって、この領域のゲート酸化膜がこの領域に発生する高い電界から保護される。
【００２７】
【図面の簡単な説明】
【図１】従来のMOSFETの断面図である。
【図２】本発明に基づいたMOSFETの断面図である。
【図３】本発明に基づいたMOSFETの別の実施例の断面図である。
【図４】本発明に基づいてMOSFETを製造する際の一連のステップの内の１プロセスを例示する。
【図５】本発明に基づいてMOSFETを製造する際の一連のステップの内の１プロセスを例示する。
【図６】本発明に基づいてMOSFETを製造する際の一連のステップの内の１プロセスを例示する。
【図７】本発明に基づいてMOSFETを製造する際の一連のステップの内の１プロセスを例示する。
【図８】本発明に基づいてMOSFETを製造する際の一連のステップの内の１プロセスを例示する。
【図９】本発明に基づいてMOSFETを製造する際の一連のステップの内の１プロセスを例示する。
【図１０】本発明に基づいてMOSFETを製造する際の一連のステップの内の１プロセスを例示する。
【図１１】本発明に基づいてMOSFETを製造する際の一連のステップの内の１プロセスを例示する。
【図１２】本発明に基づいてMOSFETを製造する際の一連のステップの内の１プロセスを例示する。
【図１３】本発明に基づいてMOSFETを製造する際の一連のステップの内の１プロセスを例示する。
【図１４】図４‐図１３に例示されたプロセスの一部の変更例を例示する。
【図１５】図４‐図１３に例示されたプロセスの一部の変更例を例示する。
【図１６】図４‐図１３に例示されたプロセスの一部の変更例を例示する。
【図１７】図４‐図９、図１４‐図１６及び図１０‐図１３に示されたプロセスによって製造されたMOSFETの断面図である。
【符号の説明】
１０、２０、３０  ＭＯＳＦＥＴ
１２  Ｐ形領域
１３  Ｎ形エピタキシャル層
１４  ポリシリコンゲート
１５  ゲート酸化膜
１６  ＢＰＳＧ層
１７  金属層
１８  ドレイン動作電圧がかかる領域
２１、３１  第２の酸化膜
２２  ポリシリコンプラグ
２３  第３の酸化膜
４００  重度にドープされたＮ+基板
４０２  軽度にドープされたＮ形エピタキシャル層
４０４  ホトレジストトレンチマスク
４０６  開口
４０８  トレンチ（溝）
４１０  厚い酸化膜
４１２、４２０  ポリシリコン層
４１４  ポリシリコンプラグ
４１６  ゲート酸化膜
４１８  薄い酸化膜
４２２  Ｐ形領域
４２４  Ｎ+ソース領域
４２６  ＢＰＳＧ層
４２８  金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0003965027.tif 000012
【図１２】
0003965027.tif 000013
【図１３】
0003965027.tif 000014
【図１４】
0003965027.tif 000015
【図１５】
0003965027.tif 000016
【図１６】
0003965027.tif 000017
【図１７】
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