(57)【特許請求の範囲】
【請求項１】
複数のセルを信号線で接続してなる半導体集積回路内の検査点の挿入位置と回路変形方法を決定する半導体集積回路検査点の解析方法であって、
上記半導体集積回路を構成する上記複数のセル及び信号線について予め用意した検査点挿入可能なセル型名とピン番号と検査点型と回路変形方法の組を列挙した情報である検査点挿入ライブラリに基づいて、上記半導体集積回路内の検査点の挿入位置とこの検査点の挿入による上記半導体集積回路の回路変形方法を決定することを特徴とする、半導体集積回路検査点の解析方法。
【請求項２】
請求項１記載の半導体集積回路検査点の解析方法において、
前記検査点挿入ライブラリの検査点挿入可能なセル型名とピン番号と検査点型と回路変形方法の組に、検査点挿入前のセルの各入力ピンから出力ピンへの信号遅延と、検査点挿入後のセルの各入力ピンから出力ピンへの信号遅延とが、同等あるいは、その差が２入力ＡＮＤまたは２入力ＯＲの機能を持つセルの各入力ピンから出力ピンへの信号遅延より小さいものを含むことを特徴とする、半導体集積回路検査点の解析方法。
【請求項３】
複数のセルを信号線で接続してなる半導体集積回路内の検査点の挿入位置と回路変形方法を決定する半導体集積回路検査点の解析装置であって、
検査点挿入可能なセル型名とピン番号と検査点型と回路変形方法の組を列挙した情報である検査点挿入ライブラリと、
半導体集積回路の回路情報と前記検査点挿入ライブラリから、前記回路内の各信号線に対し、検査点型毎に検査点挿入可能／不可能の区別と、検査点挿入可能な場合の上記半導体集積回路の回路変形方法を対応させた情報である検査点挿入位置情報を計算する検査点挿入位置限定部と、
検査点挿入可能な信号線とその検査点型に対し、検査点を挿入すると仮定した場合のテスト容易性の度合いを表す指標を計算する検査点指標計算部と、
検査点挿入可能な信号線とその検査点型の中で、前記テスト容易性の度合いを表す指標が大きい信号線とその検査点型を検査点に決定する検査点決定部と、を有することを特徴とする半導体回路検査点解析装置。
【請求項４】
請求項３記載の半導体集積回路検査点解析装置において、
前記検査点挿入ライブラリの検査点挿入可能なセル型名とピン番号と検査点型と回路変形方法の組に、検査点挿入前のセルの各入力ピンから出力ピンへの信号遅延と、検査点挿入後のセルの各入力ピンから出力ピンへの信号遅延とが、同等あるいは、その差が２入力ＡＮＤまたは２入力ＯＲの機能を持つセルの各入力ピンから出力ピンへの信号遅延より小さいものを含むことを特徴とする、半導体集積回路検査点の解析装置。
【請求項５】
複数のセルを信号線で接続してなる半導体集積回路内の検査点の挿入位置と回路変形方法を決定する半導体集積回路検査点の解析方法であって、
上記半導体集積回路を構成する上記複数のセル及び信号線について、予め用意した検査点挿入を禁止する前記回路内の信号線と検査点型の組の集合を特定した情報である検査点挿入禁止情報を用い、前記検査点挿入禁止情報で指定された前記回路内の信号線と検査点型を検査点の対象外とし、予め用意した検査点挿入可能なセル型名とピン番号と検査点型と回路変形方法の組を列挙した情報である検査点挿入ライブラリを用い、検査点の挿入位置と上記半導体集積回路の回路変形方法を決定することを特徴とする、半導体集積回路検査点の解析方法。
【請求項６】
請求項５記載の半導体集積回路検査点の解析方法において、
前記検査点禁止情報が、パスの始点と終点で特定されるパスを指定することによりそのパス上の信号線を検査点挿入を禁止する前記回路内の信号線として特定し、前記パスの始点または終点が信号線名あるいは端子名あるいはセル位置とピン番号の組あるいは、セル型名とピン番号の組、あるいは全ての入力端子／制御可能な素子、あるいは全ての出力端子／観測可能な素子で表した情報を含むことを特徴とする、半導体集積回路検査点の解析方法。
【請求項７】
請求項５記載の半導体集積回路検査点の解析方法において、
前記検査点禁止情報が、部分回路の情報であるブロックを指定することによりそのブロック内の信号線を検査点挿入を禁止する前記回路内の信号線として特定した情報を含むことを特徴とする、半導体集積回路検査点の解析方法。
【請求項８】
請求項５，６又は７記載の半導体集積回路検査点の解析方法において、
前記検査点禁止情報における検査点挿入を禁止される前記回路内の信号線と検査点型の組に、端子または記憶素子と端子または記憶素子の間のパスの信号遅延の余裕値が小さいパス上の信号線に挿入する制御点を含むことを特徴とする、半導体集積回路検査点の解析方法。
【請求項９】
複数のセルを信号線で接続してなる半導体集積回路内の検査点の挿入位置と、該検査点の挿入に伴う上記半導体集積回路の回路変形方法を決定する半導体集積回路検査点の解析装置であって、
検査点挿入を禁止する前記回路内の信号線と検査点型の組を指定した情報である検査点挿入禁止情報と、
半導体集積回路の回路情報と前記検査点挿入禁止情報から、前記回路内の各信号線に対し、検査点型毎に検査点挿入可能／不可能の区別を対応させた情報である検査点挿入位置情報を計算する検査点挿入位置限定部と、
前記回路に検査点の設定が無いまたは有る状態で、検査点挿入可能な信号線とその検査点型に対し、検査点を挿入すると仮定した場合のテスト容易性の度合いを表す指標を計算する検査点指標計算部と、
検査点挿入可能な信号線とその検査点型の中で、前記テスト容易性の度合いを表す指標から判断してテスト容易性が大きい信号線とその検査点型を検査点に決定する検査点決定部と、を備えることを特徴とする半導体回路検査点解析装置。
【請求項１０】
請求項９記載の半導体集積回路検査点解析装置において、
前記検査点禁止情報が、パスの始点と終点で特定されるパスを指定することによりそのパス上の信号線を検査点挿入を禁止する前記回路内の信号線として特定し、前記パスの始点または終点が信号線名あるいは端子名あるいはセル位置とピン番号の組で表した情報を含むことを特徴とする、半導体集積回路検査点の解析装置。
【請求項１１】
請求項９記載の半導体集積回路検査点解析装置において、
前記検査点禁止情報が、部分回路の情報であるブロックを指定することによりそのブロック内の信号線を検査点挿入を禁止する前記回路内の信号線として特定した情報を含むことを特徴とする、半導体集積回路検査点の解析装置。
【請求項１２】
請求項９，１０または１１記載の半導体集積回路検査点の解析装置において、
前記検査点禁止情報における検査点挿入を禁止される前記回路内の信号線と検査点型の組に、端子または記憶素子と端子または記憶素子の間のパスの信号遅延の余裕値が小さいパス上の信号線に挿入する制御点を含むことを特徴とする、半導体集積回路検査点の解析装置。
【請求項１３】
複数のセルを信号線で接続してなる半導体集積回路内の検査点の挿入位置と回路変形方法を決定する半導体集積回路検査点の解析装置において、
半導体集積回路のセルとそのピン番号で特定される信号線に対する、挿入可能な検査点型と挿入可能な場合の回路変形方法を指定することを目的として、検査点挿入可能なセル型名とピン番号と検査点型と回路変形方法の組を列挙した情報である検査点挿入ライブラリと、
検査点挿入を禁止する前記回路内の信号線と検査点型の組を指定した情報である検査点挿入禁止情報と半導体集積回路の回路情報と前記検査点挿入ライブラリと前記検査点挿入禁止情報から、前記回路内の各信号線に対し、検査点型毎に検査点挿入可能／不可能の区別と、検査点挿入可能な場合の上記半導体集積回路の回路変形方法を対応させた情報である検査点挿入位置情報を計算する検査点挿入位置限定部と、
前記回路に検査点の設定が無いまたは有る状態で、検査点挿入可能な信号線とその検査点型に対し、検査点を挿入すると仮定した場合のテスト容易性の度合いを表す指標を計算する検査点指標計算部と、
検査点検挿入可能な信号線とその検査点型の中で、前記テスト容易性の度合いを表す指標から判断してテスト容易性が大きい信号線とその検査点型を検査点に決定する検査点決定部と、を備えることを特徴とする半導体回路検査点解析装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における検査点の挿入位置とその回路変形方法を決定する解析方法および解析装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路のテスト容易化技術の１つに、回路中に検査点を挿入する方法がある。一般に、検査点には、信号線を１に制御するし易さ（以下、１可制御性と呼ぶ）を向上させる「１制御点」と、信号線を０に制御するし易さ（以下、０可制御性と呼ぶ）を向上させる「０制御点」と、信号線の信号値を観測できるし易さ（以下可観測性と呼ぶ）を向上させる「観測点」がある。
【０００３】
この検査点の回路や挿入位置の解析方法については、文献Proceeding of 2nd European Test Conference（1991年）の２５３頁から２６２頁に掲載されている、B.Seiss等による「Test Points Insertion for Scan−Based BIST」や、特開平6−331709 号「試験可能性を改善した回路および回路の試験可能性を改善する方法」などに詳しく論じられている。
【０００４】
特に、前者の文献で述べられている検査点の解析方法は、ＣＯＰ（Controllability Observability Procedure)と呼ばれる確率的なテスト容易性尺度を用いて目的関数（以下、テストコストと呼ぶ）を定義し、それを最小化するように１つずつ検査点を決定する。すなわち、１つの検査点を求める手順として、まず検査点の候補（以下、検査点候補と呼ぶ）を、それを挿入したときのテストコストの近似値に基づいて選び、各検査点候補に対して挿入した場合の実際のテストコストを計算した後、テストコストが最小になる検査点候補を検査点に決定する。そして、この処理を検査点の個数分、繰り返す。なお、この検査点の解析方法は、乱数パターンテストの容易化には有効であることが実験により確認されている。
【０００５】
さらに、前記B.Seiss 等の方法を、検査点挿入による信号遅延の悪化を抑えるように改良した検査点の解析方法が、文献Proceeding of International TestConference（１９９５年）の５０６頁から５１４頁に掲載されている、K.-T.Cheng 等による「Timing−Driven Test Point Insertion for Full−Scan andPartial−Scan BIST」に論じられている。この方法は、前述したB.Seiss 等の方法における１つの検査点を求める手順の中で、回路内の各信号線における信号遅延の余裕値を計算し、前記検査点候補の条件として前記信号遅延の余裕値が事前に与えられたしきい値以上であることが要求される。それ以外の処理は前述したB.Seiss 等の方法と同じである。なお、端子あるいは記憶素子間のパスにおける信号遅延の余裕値とは、設計上許容された信号遅延から実際の信号遅延を引いた値であり、各信号線における信号遅延の余裕値は、それを含むパスの信号遅延の余裕値の最小値である。
【０００６】
【発明が解決しようとする課題】
従来例で述べた検査点の解析方法の中で、B.Seiss 等の方法では、検査点挿入による信号遅延の悪化により、半導体集積回路の性能が落ちるなど問題がある。一方、K.−T.Cheng 等の方法では、１つの検査点を求める毎に各信号線における信号遅延の余裕値を計算する必要があるため、この処理がネックとなって、大規模な論理回路に対して実用的な時間内で処理が終わらないという問題がある。
【０００７】
また、半導体集積回路における検査点の実現方法として、１制御点のときは２入力ＯＲゲート、０制御点のときは２入力ＡＮＤゲートを挿入することが一般的であるが、この場合、検査点挿入後の半導体集積回路は、信号遅延や回路面積のオーバーヘッドの点から最適化の余地が残る回路であることが多い。
【０００８】
本発明の目的は上記問題点に鑑み、検査点挿入による信号遅延や回路面積のオーバーヘッドを低減し、高速に処理され、使い勝手のよい、半導体集積回路の検査点解析方法，解析装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的は、複数のセルを信号線で接続してなる半導体集積回路に対して、テスト容易性が向上するように、検査点の挿入位置と回路変形方法を決定する半導体集積回路検査点の解析方法において、半導体集積回路内のセルとそのピン番号で特定される信号線に対する、挿入可能な検査点型と挿入可能な場合の回路変形方法を指定することを目的として、検査点挿入可能なセル型名とピン番号と検査点型と回路変形方法の組を列挙した情報である検査点挿入ライブラリを用い、前記検査点挿入ライブラリで指定されたセル型名とピン番号に該当する前記回路内の信号線と検査点型のみを対象として、その中から検査点の挿入位置と回路変形方法を決定することによって達成される。
【００１０】
または、検査点挿入を禁止する前記回路内の信号線と検査線と検査点型の組を指定した情報である、検査点挿入禁止情報を用い、前記検査点挿入禁止情報で指定された前記回路内の信号線と検査点型を検査点の対象外として、検査点の挿入位置と回路変形方法を決定することによって達成される。
【００１１】
さらに、前記検査点挿入ライブラリと前記検査点挿入禁止情報を用いて、前記検査点挿入ライブラリで指定されたセル型名とピン番号に該当する前記回路内の信号線と検査点型であって、前記検査点挿入禁止情報で指定された前記回路内の信号線と検査点型でないものを対象として、その中から検査点の挿入位置と回路変形方法を決定することによって、上記の目的がより効率良く達成される。
【００１２】
本発明の方法を適用した半導体集積回路検査点解析装置は、半導体集積回路内のセルとそのピン番号で特定される信号線に対する、挿入可能な検査点型と挿入可能な場合の回路変形方法を指定することを目的として、前記検査点挿入ライブラリと、前記検査点挿入禁止情報と、半導体集積回路の回路情報と前記検査点挿入ライブラリから、前記回路内の各信号線に対し、検査点型毎に検査点挿入可能／不可能の区別と、検査点挿入可能な場合の回路変形方法を対応させた情報である検査点挿入位置情報を計算する検査点挿入位置限定部と、前記回路に検査点の設定が無いまたは有る状態で、検査点挿入可能な信号線とその検査点型に対し、検査点を挿入すると仮定した場合のテスト容易性の度合いを表す指標を計算する検査点指標計算部と、検査点挿入可能な信号線とその検査点型の中で、前記テスト容易性の度合いを表す指標から判断してテスト容易性が大きい信号線とその検査点型を検査点に決定する検査点決定部とを備える。
【００１３】
【発明の実施の形態】
以下、本発明の実施例について、図面を参照しながら詳細に説明する。
【００１４】
図１に、半導体集積回路検査点の解析装置の構成を示す。本解析装置は、半導体集積回路のセルや信号線に関する情報を入力するデータ入力装置１０１と、検査点の挿入位置決定などの演算処理を行う演算処理装置１０２と、回路情報122 ，検査点挿入ライブラリ１２３，検査点挿入禁止情報１２４，検査点挿入位置情報１２５，検査点指標情報１２６，検査点情報１２７などを記憶する記憶装置  １０３と、演算結果である検査点情報１２７などを出力するデータ出力装置104 から構成される。
【００１５】
回路情報１２２は、半導体集積回路における各セルとセル間を接続する信号線の情報、仮定故障の情報を含む。半導体集積回路におけるセルの情報として、各セルに固有の名前であるセル名と、セルの種別を表すセル型名と、ピン番号とそれに接続する信号線名が与えられる。なお、半導体集積回路におけるセルは、半導体集積回路の製造技術に依存するものであるが、型によって論理的に等価な動作をする論理回路が与えられている。これにより、本実施例の検査点指標情報を計算する処理等については半導体集積回路を論理回路としてモデル化して扱う。
検査点挿入ライブラリ１２３は、半導体集積回路内のセルとそのピン番号で特定される信号線に対する、挿入可能な検査点型と挿入可能な場合の回路変形方法を指定するためのもので、検査点挿入可能なセル型名とピン番号と検査点型と回路変形方法の組を列挙した情報である。
【００１６】
検査点挿入禁止情報１２４は、検査点挿入を禁止する信号線と検査点型の組を列挙した情報である。信号線はそれを含むパスの始点と終点として表され、パスの始点または終点が信号線名あるいは端子名あるいはセル位置とピン番号の組で表される。また、検査点型は、「１制御点」，「０制御点」，「観測点」等である。
【００１７】
検査点挿入位置情報１２５は、半導体集積回路内の各信号線に対し、検査点型毎に検査点挿入可能／不可能の区別と、検査点挿入可能な場合の回路変形方法を対応させた情報である。
【００１８】
検査点指標情報１２６は、検査点候補に対して、その解査点候補を挿入した場合の回路全体のテスト容易性を反映した数値情報であり、検査点指標を対応させたテーブルで表される。ここで、検査点候補は、信号線と検査点型の組で表す。
検査点情報１２７は、検査点の挿入位置と回路変形方法に関する情報で、信号線（セル名とピン番号で特定）と検査点挿入ライブラリ１２３に記述された回路変形方法の組で表す。
【００１９】
演算処理装置１０２は、回路情報１２２と検査点挿入ライブラリ１２３と検査点挿入禁止情報１２４から検査点挿入位置情報１２５を計算する検査点挿入位置限定部１１１と、回路情報１２２と検査点挿入位置情報１２５を用いて検査点指標情報１２６を計算する検査点指標計算部１１２と、検査点指標情報１２６から検査点情報１２７を計算する検査点決定部１１３からなる。
【００２０】
図２は、半導体集積回路検査点解析装置の処理手順を示すフローチャートである。
【００２１】
ステップＳ１０１はデータ入力処理で、データ入理装置１０１により回路情報１２２，検査点挿入ライブラリ１２３，検査点挿入禁止情報１２４を入力し、記憶装置１０３に格納する。
【００２２】
ステップＳ１０２は検査点挿入位置限定部１１１による検査点挿入位置限定処理で、回路情報１２２と検査点挿入ライブラリ１２３と検査点挿入禁止情報124 から、回路内の各信号線に対し、検査点型毎に検査点挿入可能／不可能の区別と検査点挿入可能な場合の回路変形方法を計算し、検査点挿入位置情報１２５を作成する。
【００２３】
ステップＳ１０３は検査点指標計算部１１２による検査点指標計算処理で、検査点挿入位置情報１２５から検査点挿入可能な検査点候補に対する検査点指標を計算し、検査点指標情報１２６を作成する。
【００２４】
ステップＳ１０４は検査点指標計算部１１２による検査点決定処理で、検査点指標情報１２６に基づいて最もテスト容易性の大きい検査点候補を選択し、それを検査点情報１２７に登録する。
【００２５】
ステップＳ１０７では、予め設定されている検査点解析処理の終了条件について判定する。終了条件を満足しない場合、ステップＳ１０３に戻り、既に決定されている検査点を含んで半導体集積回路の検査点指標計算処理を行う。そして、既に決定された検査点を除く検査点候補に対する検査点指標に基づき、新しい検査点を決定する検査点決定処理を行い、終了条件を満足するまで、検査点指標計算処理と、検査点決定処理を繰り返す。なお、終了条件は、たとえば、検査点数の上限，検査点指標のしきい値，打ち切り処理時間等による。
【００２６】
ステップＳ１０７で終了条件を満足する場合、ステップＳ１０８へ進み、データ出力装置１０４により、記憶装置１０３に格納されている検査点情報１２７を、半導体集積回路検査点解析装置の結果として出力される。
【００２７】
以下では、半導体集積回路の一例を用いて、本実施例における各情報，各処理の詳細を説明していく。
【００２８】
図３は、半導体集積回路の例と、それに検査点を挿入した例を説明する回路図である。図３（ａ）は、半導体集積回路の例で、ＩＮＶゲート，ＡＮＤゲート，ＯＲゲート，ＮＡＮＤゲート，ＮＯＲゲート，入力端子，出力端子を用いた論理回路と等価な論理動作をし、１つのゲートが１つのセルに対応する。各セルのセル型名は、セル２５１〜２５７，２６２〜２６６に対し、順に、ＡＮＤ３，ＮＡＮＤ３，ＡＮＤ３，ＮＡＮＤ３，ＯＲ２，ＡＮＤ２，ＩＮＶ１，ＮＡＮＤ２，ＯＲ３，ＮＯＲ３，ＡＮＤ２，ＯＲ２とする。各セルのピン番号については、入力ピンで図上部から順に１，２と増加させ、出力ピンのピン番号は（入力ピン数＋１）とする。例えば、セル２５１では、端子２２１，２２２，２２３に接続するピン番号が順に１，２，３であり、信号線２０１に接続するピン番号が４である。また、故障集合に関しては、セルの出力ピン、すなわち、信号線２０１〜２０６，２１２〜２１６が信号値０に縮退する故障（０縮退故障）と信号値１に縮退する故障（１縮退故障）を仮定する。
【００２９】
さらに、この半導体集積回路の例では、複数のセル，信号線をグループ化した部分回路の情報である、ブロック情報が与えられている。ブロック２０００は、セル２５１を含む部分回路であり、ブロック２１００は、セル２５２〜２５７を含む部分回路であり、ブロック２２００は、セル２６２〜２６６を含む部分回路である。なお、一般にブロックの情報は、半導体集積回路の設計時に、小さな機能をもつブロックからそれらを利用したより複雑な機能をもつブロックへと階層的に設計するための場合に用いられる。
【００３０】
図３（ｂ）は、図３（ａ）の回路に、従来の検査点解析方法（前掲B.Seiss 等の文献で述べられている方法）によって、３つの検査点を挿入した回路例である。信号線２０２には１制御点２７１，信号線２１２には０制御点２８１，信号線２０３には観測点２９１が挿入されている。
【００３１】
１制御点２７１は、信号線２０２の１可制御性を向上させる。２入力ＯＲゲートのセル２７３とスキャン機能付きフリップフロップ２７４から構成され、セル２７３の入力ピンは、信号線２０２の入力側部分２７２と、スキャン機能付きフリップフロップ２７４に接続し、出力ピンは、信号線２０２に接続する。なお、スキャン機能付きフリップフロップは、テスト時にはスキャンチェーンで入力される信号値を出力するが、通常動作時には常に信号値０を出力する。
【００３２】
０制御点２８１は、信号線２１２の０可制御性を向上させる。２入力ＡＮＤゲートのセル２８３とスキャン機能付きフリップフロップ２８４から構成され、セル２８３の入力ピンは、信号線２１２の入力側部分２８２と、スキャン機能付きフリップフロップ２８４に接続し、出力ピンは、信号線２１２に接続する。なお、スキャン機能付きフリップフロップは、テスト時にはスキャンチェーンで入力される信号値を出力するが、通常動作時には常に信号値１を出力する。
【００３３】
観測点２９１は、信号線２０３の可観測性を向上させる。信号線２０３から分岐した信号線２９２に、スキャン機能付きフリップフロップ２９３が接続する。次に、検査点挿入ライブラリ１２３について、図４（ａ）と図５を参照しながら説明する。
【００３４】
図４（ａ）は、検査点挿入ライブラリ１２３の一例である。図中、列４０１は検査点挿入ライブラリの各要素の番号、列４０２，４０３はセル型名とピン番号で、検査点挿入可能な信号線を特定する。列４０４は検査点挿入の目的を表す検査点型で、列４０５は実際の回路変形方法である。回路変形方法では、それが一意であるように、各ピンに対する接続方法を定めた列４０６の情報を付記している。
【００３５】
行４１１〜４１７は、検査点挿入ライブラリの各要素で、それぞれが、検査点挿入可能なセル型名，ピン番号，検査点型，回路変形方法の組である。また、図５（１)〜(７）は、図４（ａ）の４１１〜４１７における回路変形方法を図示したものである。
【００３６】
検査点挿入ライブラリの番号１（行４１１）は、セル型名ＩＮＶ１のピン２に接続する信号線の１制御点を挿入可能で、回路変形方法はセルＩＮＶ１をセル  ＮＡＮＤ２に変換することを表す。すなわち、図５（１）に示すように、ＩＮＶゲートの機能をもつセル５１１をＮＡＮＤゲートの機能をもつセル５１３に交換し、そのピン１，３はそれぞれ交換前のセル５１１のピン１，２に対応し、ピン２はスキャン機能付きフリップフロップ５１５の出力ピンへの信号線に接続する。
【００３７】
検査点挿入ライブラリの番号２（行４１２）は、セル型名ＩＮＶＩのピン２に接続する信号線の０制御点を挿入可能で、回路変形方法はセルＩＮＶ１をセル  ＮＯＲ２に変換することを表す。すなわち、図５（２）に示すように、ＩＮＶゲートの機能をもつセル５２１をＮＯＲゲートの機能をもつセル５２３に交換し、そのピン１，３はそれぞれ交換前のセル５２１のピン１，２に対応し、ピン２はスキャン機能付きフリップフロップ５２５の出力ピンへの信号線に接続する。
【００３８】
検査点挿入ライブラリの番号３（行４１３）は、セル型名ＢＵＦ１のピン１に接続する信号線の０制御点を挿入可能で、回路変形方法はセルＢＵＦ１をセル  ＡＮＤ２に変換することを表す。すなわち、図５（３）に示すように、ＢＵＦゲートの機能をもつセル５３１をＡＮＤゲートの機能をもつセル５３３に交換し、そのピン１，３はそれぞれ交換前のセル５３１のピン１，２に対応し、ピン２はスキャン機能付きフリップフロップ５３５の出力ピンへの信号線に接続する。
【００３９】
検査点挿入ライブラリの番号４（行４１４）は、セル型名ＮＡＮＤ２のピン３に接続する信号線の０制御点を挿入可能で、回路変形方法はセルＮＡＮＤ２をセルＡＮＤＯＲに変換することを表す。すなわち、図５（４）に示すように、NANDゲートの機能をもつセル５４１をＡＮＤゲート５４４とＮＯＲゲート５４５の機能をもつセル５４３に交換し、そのピン１，２，４はそれぞれ交換前のセル541 のピン１，２，３に対応し、ピン３はスキャン機能付きフリップフロップ５４６の出力ピンへの信号線に接続する。
【００４０】
検査点挿入ライブラリの番号５（行４１５）は、セル型名ＡＮＤ３のピン４に接続する信号線の１制御点を挿入可能で、回路変形方法はセルＯＲ２を挿入することを表す。すなわち、図５（５）に示すように、ＡＮＤゲートの機能をもつセル５５１のピン４に接続する信号線に、ＯＲゲートの機能をもつセル５５３に挿入し、そのピン１，３は挿入された信号線の入力側と出力側部分に対応し、ピン２はスキャン機能付きフリップフロップ５５６の出力ピンへの信号線に接続する。
【００４１】
検査点挿入ライブラリの番号６（行４１６）は、セル型名ＡＮＤ３のピン４に接続する信号線の観測点を挿入可能で、回路変形方法は信号線を分岐しスキャン機能付きフリップフロップに接続することを表す。すなわち、図５（６）に示すように、ＡＮＤゲートの機能をもつセル５６１のピン４に接続する信号線から、信号線５６３を分岐し、スキャン機能付きフリップフロップ５６４のデータ入力ピンへ接続する。
【００４２】
検査点挿入ライブラリの番号７（行４１７）は、セル型名ＯＲ３のピン４に接続する信号線の観測点を挿入可能で、回路変形方法は信号線を分岐しスキャン機能付きフリップフロップに接続することを表す。すなわち、図５（７）に示すように、ＯＲゲートの機能をもつセル５７１のピン４に接続する信号線から、信号線５７３を分岐し、スキャン機能付きフリッププロップ５７４のデータ入力ピンへ接続する。
【００４３】
次に、検査点挿入禁止情報１２４について、図６（ａ）を参照しながら説明する。
【００４４】
図６(ａ)は検査点挿入禁止情報の一例である。この例では、検査点挿入を禁止する信号線をパスで表した禁止パス情報６０１と、検査点挿入を禁止する信号線をブロックで表した禁止ブロック情報６０２からなる。なお、行６１５〜６１８，６２４〜６２５の内容は、図３（ａ）の半導体集積回路に対する例である。
【００４５】
禁止パス情報６０１は、番号６１１，検査点挿入を禁止するパスのパス始点  ６１２とパス終点６１３，禁止する検査点型６１４からなる。例えば、行６１５では、端子２２６から端子２４２に至るパス上の信号線、すなわち、端子２２６に接続する信号線と、信号線２１２，２１３，２１５に対して、観測点（１制御点と０制御点）の挿入を禁止するという意味である。同様に、行６１６では、信号線２１２から信号線２１５に至るパス上の信号線、すなわち、信号線２１２，２１３，２１５に対して、観測点の挿入を禁止するという意味である。行６１７では、セル２５１のピン４からセル２５２のピン３に至るパス上の信号線、すなわち、信号線２０１に対して、制御点の挿入を禁止するという意味である。行  ６１８では、端子２３６から信号線２１４に至るパス上の信号線、すなわち、端子２３６に接続する信号線と、信号線２１４に対して、制御点の挿入を禁止するという意味である。なお、行６１５〜６１８で示したように、パス始点およびパス終点は、端子名あるいは信号線名あるいはセル名とピン番号の組など、パスの両端を特定できるものであればいずれでもよい。
【００４６】
禁止ブロック情報６０２は、番号６２１，検査点挿入を禁止するブロックのブロック名６２２，禁止する検査点型６２３からなる。例えば、行６２４では、ブロック２０００に含まれる信号線、すなわち、端子２２１〜２２３に接続する信号線と信号線２０１に対して、制御点の挿入を禁止するという意味である。同様に、行６２５では、ブロック２２００に含まれる信号線、すなわち、端子２２６，２３３〜２３８に接続する信号線と信号線２１２〜２１６に対して、制御点の挿入を禁止するという意味である。
【００４７】
図１３は検査点挿入禁止情報の別の例である。図１３(ａ)は半導体集積回路の例で、１３０１〜１３０６は入力端子、セル１３１０のセル型名は「セレクタ」でピンが５個あるとする。図１３（ｂ）はその回路に対する禁止パス情報1331である。禁止パス情報１３３１の構成は禁止パス情報６０１と同じであるが、パスの始点および終点の指定方法が異なる。例えば、行１３４５の場合、パスの始点は全ての入力端子および入力可能な素子で、入力端子１３０１〜１３０６を意味し、パスの終点はセル型名「セレクタ」の２ピンを意味し、その結果特定されるパスは信号線１３２０，１３２１，１３２２，１３２３である。同様に行1346で特定されるパスは信号線１３２０，１３２１，１３２４である。どちらの行も検査点型は制御点なので、これら２つのパス上の制御点は禁止されることになる。参考までに、このような特定方法が使われる場合として、半導体集積回路の検査に組込み自己検査（Built−InSelf−Test,BIST）方式を採用し、入力条件では不定値（０か１か不定）を出力するセルを使用する場合がある。そのセルの例として上記のセレクタ１３１０があり、ピン２とピン４への入力値が（０，０）や（１，１）では出力が不定値となる（セルの構成に依存する）。検査点の挿入前はその入力条件を避けるように回路が構成されており、それを維持するためにピン２とピン４の入力側に制御点の挿入を禁止する。
【００４８】
次に、検査点挿入位置情報１２５について、図７を参照しながら説明する。
【００４９】
図７（ａ）は検査点挿入位置情報の一例である。検査点挿入位置情報は、信号線名７０１と、その信号線に対する０制御点の情報７０２，１制御点の情報705 ，観測名の情報７０８からなる。信号線に対する各検査点毎の情報は、その検査点を挿入可能か不可能かの区別を表した可能フラグ（７０３，７０６，７０９）と、検査点挿入可能な場合の回路変形方法に表したライブラリ番号（７０４，  ７０７，７１０）からなる。図中、可能フラグは、検査点挿入可能な場合「○」，検査点挿入不可能な場合「×」で表している。ライブラリ番号は、検査点挿入ライブラリ１２３の要素の番号を表し、対応する検査点挿入ライブラリの回路変形方法を指す。なお図中の内容は、図３（ａ）の半導体集積回路に対する例であり、検査点挿入ライブラリは図４（ａ）で示したものを想定している。例えば、図７（ａ）の信号線２０１の行は、信号線２０１に対し、０制御点挿入不可能であり、１制御点は挿入可能で、挿入する場合は、図４（ａ）の行４１５の番号５にあるようにセルＯＲ２を挿入する回路変形を行い、観測点は挿入可能で、挿入する場合は、図４（ａ）の行４１６の番号６にあるようにスキャン機能付きフリップフロップへの分岐させる、という意味である。
【００５０】
以下に、図２の各ステップで行われる演算処理装置の各部の処理手順を順に説明する。
【００５１】
図８は、ステップＳ１０２の検査点挿入位置限定処理の詳細フローを示す。本処理は検査点挿入位置限定部１１１で行われ、検査点挿入ライブラリ１２３と検査点挿入禁止情報１２４を用いて、検査点挿入位置情報１２５を作成する。検査点挿入ライブラリは図４（ａ）で示した例、検査点挿入禁止情報は図６で示した例、検査点位置情報は図７で示した例として、説明する。
【００５２】
ステップ８０１で、半導体集積回路内の信号線を選択し、それに対して０制御点，１制御点，観測点等の検査点型を選択する。ステップ８０２で、選択した信号線に対応するセルとピンに対し、そのセルのセル型名とピンのピン番号を求める。なお、ここで述べる信号線は、セルとピンの組と一対一の対応がついているとする。ステップ８０３で、セル型名，ピン番号，検査点型が、検査点挿入ライブラリに一致する要素（セル型名，ピン番号，検査点型，回路変形方法の組）があるか検索する。もし一致する要素がある場合、ステップ８０４へ進み、検査点挿入位置情報の該当する信号線，検査点型に対する可能フラグに検査点挿入可能を表す「○」を設定し、ステップ８０５で、検査点挿入ライブラリ内の一致する要素の番号をライブラリ番号に設定して、回路変形方法が特定できるようにする。ステップ８０３で検査点挿入ライブラリ内に一致する要素がない場合、ステップ８０６で、検査点型に対する可能フラグに検査点挿入禁止を表す「×」を設定する。ステップ８０７で、全ての信号線と検査点型の組について上記ステップ  ８０１〜８０６の処理が終了したかを判定する。処理が終了していなければ、ステップ８０１へ戻り、まだ処理されていない信号線と検査点型の組を選択し、ステップ８０２〜８０６の処理を行う。処理が終了していれば、ステップ８０８に進む。ステップ８０８では、検査点挿入禁止情報の禁止パス情報で指定されたパス上の信号線に対し、指定された検査点型に対する可能フラグに、検査点挿入禁止を表す「×」を設定する。ステップ８０９では、検査点挿入禁止情報の禁止ブロック情報で指定されたブロップ内の信号線に対し、指定された検査点型に対する可能フラグに、検査点挿入禁止を表す「×」を設定する。
【００５３】
上記の検査点位置限定処理は、検査点挿入ライブラリと検査点挿入禁止情報がどちらも存在する場合であった。もし、検査点挿入禁止情報という概念がなく、検査点挿入ライブラリのみを入力とする場合は、図８のフローで、検査点挿入禁止情報に対する処理であるステップ８０８〜８０９を処理しないでよい。したがって、ステップ８０１〜８０７で作成される検査点位置情報を用いて、図２の全体処理フローのＳ１０３以降の処理を続ければよい。
【００５４】
一方、検査点挿入ライブラリという概念がなく、検査点挿入禁止情報のみを入力とする場合、検査点位置情報は、ライブラリ番号の意味がなく、検査点挿入可能／禁止の区別を表す可能フラグのみとなる。検査点挿入位置限定処理は、まず、全信号線，全検査点型に対する可能フラグに検査点挿入可能を表す「○」を設定し、ステップ８０８〜８０９の処理を行って、検査点位置情報を作成する。
【００５５】
次に、ステップＳ１０３の検査点指標計算処理で行われる、検査点指標計算部１１２の処理手順を説明する。まず、検査点挿入位置情報１２５から、可能フラグが検査点挿入可能を表す「○」であるような信号線と検査点型の組を選択する。その信号線と検査点型の組に対して、検査点を挿入すると仮定した場合のテスト容易性の度合いを表す指標（検査点指標）を計算する。この処理を、可能フラグが検査点挿入可能を表す「○」である全ての信号線と検査点型の組に対して行う。
【００５６】
検査点指標として、前述したＣＯＰと呼ばれる確率的なテスト容易性の尺度で、回路全体のテスト容易性を反映するテストコストを用いるが、テスト容易性の度合いを表す指標であれば、これに限らない。
【００５７】
ここで、ＣＯＰの計算方法を説明する。まず入力から出力側に向かって可制御性（１可制御性）を計算し、出力から入力側に向かって可観測性を計算する。そして、仮定された各故障に対し、故障のある信号線で正常時と故障時で異なる信号値をとるための確率と、その信号線の故障を観測できる確率を掛け合わした数値である。故障検出確率を計算する。すなわち、０縮退故障の故障検出確率は、１可制御性と可観測性の積であり、１縮退故障の故障検出確率は、０可制御性と可観測性の積である。なお、０可制御性＝１−１可制御性である。さらに、目標関数であるテストコストを、全故障に対して故障検出確率の逆数を加えた数値として定義する。これは、１つの故障を検出するためのテストパターン数の期待値と等価な数値であり、回路全体のテスト容易性を反映する。このテストコストに基づけば、その数値が小さいほどテスト容易性が大きい。
【００５８】
なお、上で検査点指標を計算する処理を検査点挿入可能である全ての信号線と検査点型の組に対して行うと述べたが、それでは処理時間がかかる。それを回避するための効率的な検査点指標の計算方法が、前掲B.Seiss 等の文献に述べられている。その方法の概略を説明する。
【００５９】
まず、検査点挿入前のＣＯＰを計算する。次に、各信号線において、可観測性に関するテストコストの微分係数と、可制御性に関するテストコストの微分係数を計算する。この計算方法の詳細は、文献IEEE Transactions on Computer−Aided Design Vol.CAD−６（１９８７年）の１０８２頁から１０８７頁に掲載されている、R.Lisanke等による「Testability−Driven Random Test−PatternGeneration」に述べられている。そして、ＣＲＦ(Cost Reduction Factor）と呼ばれる。検査点挿入によるテストコストの差分の近似値、すなわち、検査点を挿入する前のテストコストから検査点候補を挿入した場合のテストコストを引いた数値の近似値を、検査点挿入可能である全ての信号線と検査点型の組に対して計算する。なお、ＣＲＦの計算方法の詳細は、前掲B.Seiss 等の文献に述べられており、ＣＲＦの数値が大きいほどその信号線に検査点を挿入した方が望ましい。ただし、ＣＲＦは近似値であるために、精度が要求される場合は、実際の検査点の挿入した場合のテストコストを計算する必要がある。さらに、ＣＲＦに基づいて条件を満たすものを検査点候補とし、その集合を作成する。検査点候補となるＣＲＦの条件としては、ＣＲＦの降順で予め定めておいた検査点候補の上限という条件や、ＣＲＦの最大値に対する一定割合以上などである。最後に、作成した検査点候補の集合の全要素に対し、検査点候補を挿入した場合のＣＯＰ（可制御性，可観測性，テストコスト）を計算する。それにより、検査点候補と検査点指標（テストコスト）の組の集合である。検査点指標情報１２６を作成する。
【００６０】
上記に述べた検査点指標計算処理Ｓ１０３について、テスト容易性が大きい検査点候補に対する検査点指標が計算された検査点指標情報を作成する処理であれば、上記の処理に限らない。
【００６１】
次に、ステップＳ１０４の検査点決定処理で行われる、検査点決定部１１３の処理を説明する。検査点候補と検査点指標の組を列挙した情報である。検査点指標情報１２６の中で、検査点指標から判断して最もテスト容易性が大きくなる検査点候補を検査点として決定し、検査点情報１２７に、信号線名と検査点の型を登録する。すなわち、検査点指標として、上記のＣＯＰに基づくテストコストを用いた場合、テストコストが最小の検査点候補を検査点として決定する。
【００６２】
以上、本実施例による半導体集積回路検査点解析装置の構成と処理手順を説明した。以下では、図３（ａ）の半導体集積回路に適用した具体的な動作を、図２の処理フローに従って説明する。なお、検査点挿入ライブラリ１２３は図４(ａ)で示した例、検査点挿入禁止情報１２４は図６（ｂ）で示されるものとし、処理フロー中のステップＳ１０７の終了条件は、ここでは新規定決定される検査点数が３個とする。
【００６３】
まず、ステップＳ１０１で、回路情報１２２として図３（ａ）の情報を入力する。なお、仮定故障は、各素子の出力線、すなわち、信号線２０１〜２０６，  ２１２〜２１６上の０縮退故障と１縮退故障とする。また、制御点，観測点が挿入可能な信号線は、ともに各素子の出力線、すなわち、信号線２０１〜２０７，２１２〜２１６とする。
【００６４】
次に、ステップＳ１０２の検査点挿入位置限定処理における、ステップ８０１〜８０７で、回路情報と検査点挿入ライブラリから検査点挿入位置情報を作成する。ステップ８０７の判定が「Ｙ」である時点における検査点挿入位置情報を図７（ａ）に示す。
【００６５】
ステップ８０１で、信号線２０１と０制御点を選択した場合、ステップ８０２で、信号線２０１に対応するセル型名ＡＮＤ３とピン番号４を求める。ステップ８０３で、ＡＮＤ３，ピン番号４，０制御点の検査点挿入ライブラリの番号を探索するが該当するものはない。そのため、ステップ８０６へ進み、可能フラグに「×」を設定する。ステップ８０１に戻って、信号線２０１と１制御点を選択した場合、ステップ８０３で、ＡＮＤ３，ピン番号４，１制御点の検査点挿入ライブラリの番号を探索すると、検査点挿入ライブラリの５番（行４１５）に該当する。ステップ８０４で、可能フラグに「○」を設定し、ステップ８０５で、ライブラリ番号を５番に設定する。さらにステップ８０１に戻って、信号線２０１と観測点を選択した場合、ステップ８０３で、ＡＮＤ３，ピン番号４，観測点の検査点挿入ライブラリの番号を探索すると、検査点挿入ライブラリの６番（行416)に該当する。ステップ８０４で、可能フラグに「○」を設定し、ステップ８０５で、ライブラリ番号を６番に設定する。
【００６６】
同様に、信号線２０２〜２１６と、０制御点，１制御点，観測点の組み合わせを順次選択し、上記の処理を行う。検査点挿入可能となる信号線と検査点型の組は、セル型名ＡＮＤ３とピン番号４に対応する信号線２０３の１制御点と観測点，セル型名ＩＮＶ１とピン番号２に対応する信号線２０７の０制御点と１制御点，セル型名ＮＡＮＤ２とピン番号３に対応する信号線２１２の０制御点，セル型名ＯＲ３とピン番号４に対応する信号線２１３の観測点である。これらに対しては、ステップ８０４で可能フラグに「○」を設定し、ステップ８０５でライブラリ番号を該当する番号に設定する。それ以外の信号線と検査点型の組は、検査点挿入禁止であり、可能フラグに「×」を設定する。
【００６７】
ステップ８０７で、全ての信号線と検査点型に対する可能フラグ，ライブラリ番号の設定が終了したと判定されたならば、ステップ８０８〜８０９で、図６  （ａ）の検査点挿入禁止情報１２４に対する処理を行う。ステップ８０９まで終了した時点での検査点挿入位置情報を、図７（ｂ）に示す。
【００６８】
ステップ８０８で、禁止パス情報６３１に記述された、端子２２６から端子  ２４２に至るパス上の信号線、すなわち、信号線２１２，２１３，２１５に対して、制御点（０制御点と１制御点）の挿入を禁止する。図７（ａ）の検査点挿入位置情報では、信号線２１２の０制御点は検査点挿入可能であるが、本処理により、可能フラグに検査点挿入禁止を表す「×」を設定する。
【００６９】
ステップ８０９で、禁止ブロック情報６０２に記述された、ブロック２０００内の信号線、すなわち、信号線２０１に対して、制御点（０制御点と１制御点）の挿入を禁止する。図７（ａ）の検査点挿入位置情報では、信号線２０１の１制御点は検査点挿入可能であるが、本処理により、可能フラグに検査点挿入禁止を表す「×」を設定する。
【００７０】
ステップＳ１０３の検査点指標計算処理では、検査点挿入位置情報１２５で検査点挿入可能となっている信号線と検査点型の組、すなわち検査点候補に対し、それを挿入した場合の検査点指標を計算し、検査点指標情報１２６を作成する。検査点指標は、上述したＣＯＰに基づくテストコストである。図９(ａ)は、１個目の検査点を決定する処理の中で作成した検査点指標情報であり、信号線９０３と検査点型９０４の組である検査点候補９０２に対応する検査点指標（テストコスト）９０５をテーブルで表している。
【００７１】
ステップＳ１０４の検査点決定処理では、図９（ａ）で示した検査点指標情報１２６で、検査点指標から判断してテスト容易性が最も大きい検査点候補、すなわち、テストコストが最も小さい検査点候補である、信号線２０７の１制御点を検査点として決定し、検査点情報１２７に登録する。図１０は、検査点情報の例で、信号線に対応するセル名１００３とピン番号１００４の組と、回路変形方法を示す検査点挿入ライブラリの番号１００５からなる。先程決定した信号線207 の１制御点は、行１０１１に検査点番号１として登録され、信号線２０７に対応するセル２５７のピン番号２を設定し、ライブラリ番号は、図７（ｂ）で示した検査点挿入位置情報における信号線２０７の１制御点に対するライブラリ番号を参照して、１番を設定する。
【００７２】
ステップＳ１０７では、上で設定した検査点数＝３の条件を満たさないため、ステップＳ１０３に戻り、２個目の検査点を決定する処理を入る。ステップS103で、検査点番号１の検査点を挿入した回路を前提に、検査点候補とそれを挿入した場合のテストコストを計算する。図９（ｂ）は、２個目の検査点を決定する処理の中で作成した検査点指標情報である。ステップＳ１０４で、テストコストが最小である検査点候補、すなわち、信号線２１３の観測点を、検査点番号２の検査点として、検査点情報に登録する（図１０の行１０１２）。
【００７３】
同様に、ステップＳ１０７からステップＳ１０３に戻り、検査点指標計算処理を行う。図９（ｃ）は、３個目の検査点を決定する処理の中で作成した検査点指標情報である。そして、ステップＳ１０４で、信号線２０３の観測点を、検査点番号３の検査点として、検査点情報に登録する（図１０の行１０１３）。
【００７４】
この結果、ステップＳ１０７で、検査点数＝３の終了条件を満たすので、ステップＳ１０８のデータ出力処理へと進む。データ出力処理では、検査点情報127 として、図１０の内容を出力する。
【００７５】
以上により、図３（ａ）の半導体集積回路は、検査点を挿入されて図１１で示す半導体集積回路となる。各検査点は、検査点番号１から順に、「１制御点」  １１１１，「観測点」１１２１，「観測点」１１３１となる。
【００７６】
ここで、検査点挿入前の半導体集積回路（図３（ａ))と、従来の方法（前掲B.Seiss 等の方法）で検査点挿入した半導体集積回路（図３（ｂ))と、本実施例により検査点挿入した半導体集積回路（図１１）で、テスト容易性を比べる。それぞれについて、上述したＣＯＰに基づくテストコストを求めると、図３（ａ）では「１８１０」，図３（ｂ）では「３２４」，図１１では「３４４」となる。テスト容易性は、従来の方法により検査点挿入した回路でも、本実施例により検査点挿入した回路でも、検査点挿入前の回路に比べて大幅に向上していることがわかる。本実施例により検査点挿入した回路のテスト容易性は、従来の方法により検査点挿入した回路よりやや劣っているが、ほぼ同等である。これは、本実施例では検査点挿入可能な信号線を限定したにもかかわらず、その中で最適な検査点を求めて、検査点挿入可能な信号線を限定しない場合（従来の方法）とほぼ同等なテスト容易性が得られることを示すものである。
【００７７】
このように、本発明における半導体集積回路検査点解析装置は、半導体集積回路の設計者が検査点挿入ライブラリ１２３、あるいは検査点挿入禁止情報１２４、あるいはその両方を用いることにより、容易に検査点挿入可能な信号線とその検査点型を限定することができ、設計者が禁止する検査点挿入を避けて、テスト容易化の効果が最大となるような検査点の指摘を行うことができるという効果がある。
【００７８】
以下では、信号遅延の影響の小さい検査点挿入の解析方法について述べる。
【００７９】
まず、回路情報１２２に関して、検査点挿入可能なセル型名とピン番号と検査点型と回路変形方法の組のすべてが、検査点挿入前のセルの各入力ピンから出力ピンへの信号遅延と、検査点挿入後のセルの各入力ピンから出力ピンへの信号遅延とが、同等あるいは、その差が２入力ＡＮＤまたは２入力ＯＲの機能を持つセルの各入力ピンから出力ピンへの信号遅延より小さいように設定する。このセルの信号遅延は、セルの構成すなわち半導体製造技術に依存するため、上記の条件を満たす検査点挿入可能な論理ゲートのレベルだけでは論じられないが、例を示す。
【００８０】
例えば、図４（ａ）の行４１１〜４１４のような制御点挿入のセル交換が挙げられる。挿入後のセルは、挿入前のセルに検査点の機能を追加したセル構成する際、信号遅延のオーバーヘッドを小さくすることが可能である。また、図４(ａ)の行４１６〜４１７のような観測点挿入は、上記の条件を満たす検査点挿入可能な組に挙げられる。観測点挿入の場合、挿入前と挿入後で信号遅延のオーバーヘッドは小さい。図４（ｂ）は、検査点挿入による信号遅延のオーバーヘッド低減の観点から作成した検査点挿入ライブラリの例である。制御点挿入は、セルINV1をセルＮＡＮＤ２またはＮＯＲ２に置換する回路変形（行４３１，４３２）のみであり、観測点挿入は、全信号線を対象とする（行４３３）。
【００８１】
一方、検査点挿入ライブラリ１２３に関して、検査点挿入を禁止される前記回路内の信号線と検査点型の組が、端子または記憶素子と端子または記憶素子の間のパスの信号遅延の余裕値が小さいパス上の信号線に挿入する制御点であるように設定する。この信号遅延を考慮した検査点挿入禁止情報の作成の例を説明する。
【００８２】
まず、半導体集積回路の信号遅延を計算するツール等を用いて、パスに信号遅延の余裕値を対応させたテーブルを作成する。図１２は、図３（ａ）の半導体集積回路において、端子または記憶素子と端子または記憶素子の間のパスの信号遅延を求めて、信号遅延の余裕値が小さいパスを列挙した例である。パス始点1202とパス終点１２０３で特定されるパスに対し、信号遅延の余裕値（ディレイ余裕値）１２０４を対応させたテーブルである。行１２１１から行１２１９はディレイ余裕値の昇順で列挙している。なお、図中の信号遅延の余裕値は、説明のために与えた数値であり、実際の計算値ではない。
【００８３】
検査点挿入による信号遅延のオーバーヘッド低減の観点から、制御点挿入を禁止するパスを、このテーブルを用いて選択する。例えば、ディレイ余裕値1204の小さい行１２１１〜１２１３のパスの制御点を禁止するとした場合、検査点挿入禁止情報の禁止パス情報は図６（ｂ）の６３１のようになる。図１２の行1211〜１２１２がそれぞれ図６（ｂ）の行６４５〜６４７に対応する。
【００８４】
図３（ａ）の半導体集積回路に対して、上記の図４（ｂ）で示す検査点挿入ライブラリと、図６（ｂ）で示す検査点挿入禁止情報を用いたときの、検査点解析処理を考える。検査点挿入位置限定処理Ｓ１０２では、検査点挿入可能な信号線と検査点型の組が、信号線２０７の１制御点および０制御点と、全信号線の観測点であるような検査点挿入位置情報を作成する。これに基づいて、検査点指標計算処理Ｓ１０３と検査点決定処理Ｓ１０４を、予め設定した検査点数＝３を満たすまで繰り返す。その結果得られる検査点情報は、検査点解析処理の第一の実施例と同じ、図１０で示したテーブルとなる。
【００８５】
ここで、従来の方法（前掲B.Seiss 等の方法）で検査点挿入した半導体集積回路（図３（ｂ))と、本実施例により検査点挿入した半導体集積回路（図１１）で、検査点挿入による信号遅延のオーバーヘッドを比べる。端子２２１，２２２，２２３から端子２４２へ至るパスでは、従来例は０制御点２８１として挿入したＡＮＤ２セル２８３に相当する信号遅延がオーバーヘッドとなるが、本実施例は観測点１１２１の挿入による信号遅延オーバーヘッドのみである。また、端子  ２２１，２２２，２２３から端子２３９へ至るパスでは、従来例は１制御点271 として挿入したＯＲ２セル２７３に相当する信号遅延と観測点２９１の挿入による信号遅延がオーバーヘッドとなるが、本実施例は１制御点１１１１として挿入するためにＩＮＶ１セル２５７をＮＯＲ２セル１１１２に交換した場合の信号遅延の差と観測点２９１の挿入による信号遅延がオーバーヘッドとなる。なお、観測点の挿入による信号遅延のオーバーヘッドは、分岐信号線による信号遅延のオーバーヘッドのみでほとんど無視できる。したがって、検査点挿入による信号遅延のオーバーヘッドは、従来の方法による半導体集積回路では大きいが、本実施例による半導体集積回路では従来の方法によるものに比べて非常に小さいことがわかる。
【００８６】
さらに、上記の２回路の検査点挿入による回路面積オーバーヘッドを、増加したセル数で比較する。従来例の回路では、制御点で用いるＡＮＤ２セルおよび  ＯＲ２セルと、スキャン機能付きフリップフロップ３個のセルが増加する。本実施例の回路では、増加するセルがスキャン機能付きフリップフロップ３個のみである。したがって、検査点挿入による回路面積のオーバーヘッドは、従来の方法による半導体集積回路より本実施例による半導体集積回路の方が小さいといえる。
【００８７】
一方、上記の２回路のテスト容易性は、上述したように、ほとんど同等である。
【００８８】
以上のように、本発明による半導体集積回路検査点解析装置は、検査点挿入ライブラリ１２３と検査点挿入禁止情報１２４を信号遅延を考慮して設定することにより、検査点挿入による信号遅延や回路面積のオーバーヘッドを低減し、テスト容易化の効果がほぼ同程度な検査点の指摘を行うという効果がある。また、本発明の検査点解析処理は信号遅延の計算をしないため、高速に処理できるという効果がある。
【００８９】
【発明の効果】
本発明によれば、検査点挿入による信号遅延や回路面積のオーバーヘッドを低減し、高速に処理され、使い勝手のよい、半導体集積回路の検査点解析方法，解析装置を提供することにある。
【図面の簡単な説明】
【図１】本発明の一実施例に係わる半導体集積回路検査点解析装置の構成図。
【図２】半導体集積回路検査点解析装置の処理手順の一実施例を示すフロー図。
【図３】一例による半導体集積回路の回路および検査点を挿入した半導体集積回路の回路図。
【図４】検査点挿入ライブラリの例を示すテーブル。
【図５】検査点挿入の回路変形方法を説明する回路図。
【図６】検査点挿入禁止情報の例を示すテーブル。
【図７】検査点挿入位置情報の例を示すテーブル。
【図８】図２の検査点挿入位置限定処理の処理手順を示すフロー図。
【図９】検査点指標情報の処理過程での遷移内容を示すテーブル。
【図１０】検査点情報の例を示すテーブル。
【図１１】本発明の一実施例による検査点挿入した半導体集積回路の回路図。
【図１２】パスに対応する信号遅延の余裕値の例を示したテーブル。
【図１３】検査点挿入禁止情報を示した図。
【符号の説明】
１１１…検査点挿入位置限定部、１１２…検査点指標計算部、１１３…検査点決定部、１２２…回路情報、１２３…検査点挿入ライブラリ、１２４…検査点挿入禁止情報、１２５…検査点挿入位置情報、１２６…検査点指標情報、１２７…検査点情報、Ｓ１０２…検査点挿入位置限定処理、Ｓ１０３…検査点指標計算処理、Ｓ１０４…検査点決定処理。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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