(57)【特許請求の範囲】
【請求項１】
独立した少なくとも２つの組からなる複数の８Ｂ／１０Ｂビットストリームを多重化してパケットデータに変換するための多重変換装置であって、
シリアル信号である８Ｂ／１０Ｂビットストリームを受信し、該８Ｂ／１０Ｂビットストリームを１０ビットのパラレル信号のコードワードに変換するデシリアライザと、
前記コードワードを８Ｂ／１０Ｂ復号して９ビットのバイトデータを出力する８Ｂ／１０Ｂ復号部と、
前記バイトデータに６４Ｂ／６５Ｂ符号化を施し、６５ビットの６５Ｂブロックを生成する６４Ｂ／６５Ｂ符号化部と、
前記６５Ｂブロックの速度変換を行うための速度変換メモリと、
前記速度変換メモリから出力される、速度変換後の複数の６５Ｂブロックを多重するチャネル多重部と、
前記６５Ｂブロックに対する７ビットのＣＲＣを算出し、該ＣＲＣを前記６５Ｂブロックに付加して７２Ｂブロックを生成するＣＲＣ演算部と、
一定数の７２Ｂブロック毎に必要なオーバヘッドを付加してパケットを構成するパケット生成部と、
前記パケット生成部で生成したパケットをパケット伝送路に送出するパケット送信部と、
を有し、
前記デシリアライザ、前記８Ｂ／１０Ｂ復号部、前記６４Ｂ／６５Ｂ符号化部及び前記速度変換メモリを前記８Ｂ／１０Ｂビットストリームの本数だけ備える多重変換装置。
【請求項２】
複数の８Ｂ／１０Ｂビットストリームを多重化してパケットデータに変換するための多重変換装置であって、
シリアル信号である複数の８Ｂ／１０Ｂビットストリームをそれぞれ１０ビットのパラレル信号に変換してコードワードとして出力する複数のデシリアライザと、
前記複数のデシリアライザからのコードワードを、それぞれ８Ｂ／１０Ｂ復号して９ビットのバイトデータとして出力する複数の８Ｂ／１０Ｂ復号部と、
前記複数の８Ｂ／１０Ｂ復号部からのバイトデータに対してそれぞれ６４Ｂ／６５Ｂ符号化を施し、６５ビットの６５Ｂブロックとして出力する複数の６４Ｂ／６５Ｂ符号化部と、
前記複数の６４Ｂ／６５Ｂ符号化部からの６５Ｂブロックをそれぞれ一旦記憶し、読み出し要求を入力すると、６５Ｂブロックが格納されている場合には記憶している６５Ｂブロックを順次出力し、６５Ｂブロックが格納されていない場合には帯域差を埋めるための制御符号を含む６５Ｂブロックを出力する複数の速度変換メモリと、
前記複数の速度変換メモリから出力された複数チャネルの６５Ｂブロックを多重して１つの６５Ｂブロックとして出力するチャネル多重部と、
前記チャネル多重部からの６５Ｂブロックに対する７ビットのＣＲＣを算出し、該ＣＲＣを前記チャネル多重部からの６５Ｂブロックに付加して７２Ｂブロックとして出力するＣＲＣ演算部と、
前記ＣＲＣ演算部からの一定数の７２Ｂブロックに、必要なオーバヘッドを付加してパケットを構成するとともに、前記速度変換メモリに対し読み出し要求を発行するパケット生成部と、
パケット伝送路の物理メディアおよびリンクの制御を行い、前記パケット生成部により生成されたパケットをパケット伝送路へ送出するパケット送信部と、から構成されている多重変換装置。
【請求項３】
前記８Ｂ／１０Ｂビットストリームが、ファイバチャネルの信号である請求項１または２記載の多重変換装置。
【請求項４】
多重変換装置により多重化されたパケットデータから独立した少なくとも２つの組からなる複数の８Ｂ／１０Ｂビットストリームを分離・復元するための逆多重変換装置であって、
パケット伝送路からパケットを受信するパケット受信部と、
前記パケット受信部で受信したパケットからオーバヘッドを除去し、一定数の７２Ｂブロックを取り出す７２Ｂブロック抽出部と、
前記７２Ｂブロックに付加されているＣＲＣを用いてビットエラーを検出するＣＲＣ検査部と、
前記７２ＢブロックからＣＲＣを除いた６５Ｂブロックに対して６４Ｂ／６５Ｂ復号を施したバイトデータを出力する６４Ｂ／６５Ｂ復号部と、
前記バイトデータをチャネル番号に従って対応するチャネルに振り分けるチャネル分離部と、
前記チャネルへ振り分け後のバイトデータが帯域差を埋めるための制御符号に一致しているか否かを判定し、一致している場合はそのバイトデータを除去するＰＡＤ除去部と、
プロトコル上除去しても問題のないバイトデータを必要に応じて除去するアイドル除去部と、
前記バイトデータの速度調整を行うための速度変換メモリと、
プロトコル上挿入しても問題のないバイトデータを必要に応じて挿入するアイドル挿入部と、
速度調整後のバイトデータを８Ｂ／１０Ｂ符号化してコードワードを生成する８Ｂ／１０Ｂ符号化部と、
該コードワードを８Ｂ／１０Ｂビットストリームにシリアル変換し、該８Ｂ／１０Ｂビットストリームを前記チャネルへ出力するシリアライザと、
を有し、
前記ＰＡＤ除去部、前記アイドル除去部、前記速度変換メモリ、前記アイドル挿入部、前記８Ｂ／１０Ｂ符号化部及び前記シリアライザを前記８Ｂ／１０Ｂビットストリームの本数だけ備える逆多重変換装置。
【請求項５】
多重変換装置により多重化されたパケットデータから８Ｂ／１０Ｂビットストリームを分離・復元するための逆多重変換装置であって、
パケット伝送路の物理メディアおよびリンクの制御を行い、前記パケット伝送路からのパケットを受信するパケット受信部と、
前記パケット受信部により受信されたパケットからオーバヘッドを除去して７２Ｂブロックを取り出し、該７２Ｂブロックが属しているチャネルの番号であるチャネル番号とともに出力する７２Ｂブロック抽出部と、
前記７２Ｂブロック抽出部からの７２Ｂブロックに付加されているＣＲＣを用いてビットエラーの検出を行った後に、７２ＢブロックからＣＲＣを除いた６５Ｂブロックと、該６５Ｂブロックが属するチャネルの番号であるチャネル番号とを出力するＣＲＣ検査部と、
前記ＣＲＣ検査部からの６５Ｂブロックに対して６４Ｂ／６５Ｂ復号を施し、バイトデータとチャネル番号を出力する６４Ｂ／６５Ｂ復号部と、
前記６４Ｂ／６５Ｂ復号部からのバイトデータをチャネル番号に従って振り分け、複数のチャネルにそれぞれ対応した複数のバイトデータとして出力するチャネル分離部と、
前記チャネル分離部からの複数のバイトデータが帯域差を埋めるための制御符号に一致しているか判定し、一致している場合、そのバイトデータを除去する複数のＰＡＤ除去部と、
外部から通知されたデータ蓄積量が予め設定された閾値を上回っている場合、プロトコル上除去しても問題のないバイトデータを除去して残りのバイトデータを出力する複数のアイドル除去部と、
前記アイドル除去部からのバイトデータをそれぞれ一旦記憶し、読み出し要求を入力すると記憶しているバイトデータを順次出力するとともに、現在のデータ蓄積量を前記アイドル除去部に通知する複数の速度変換メモリと、
前記速度変換メモリからのデータ蓄積量が予め設定された閾値を下回っている場合、プロトコル上挿入しても問題のないバイトデータを前記速度変換メモリからのバイトデータに挿入するとともに、挿入中は前記速度変換メモリへの読み出し要求の発行を停止する複数のアイドル挿入部と、
前記アイドル挿入部からのバイトデータを８Ｂ／１０Ｂ符号化することによりコードワードを生成する複数の８Ｂ／１０Ｂ符号化部と、
前記複数の８Ｂ／１０Ｂ符号化部からのコードワードをシリアル変換し、８Ｂ／１０Ｂビットストリームとして各チャネルへ出力する複数のシリアライザと、から構成されている逆多重変換装置。
【請求項６】
前記８Ｂ／１０Ｂビットストリームが、ファイバチャネルの信号である請求項４または５記載の逆多重変換装置。
【請求項７】
請求項１記載の多重変換装置と、請求項４記載の逆多重変換装置とから構成されている多重伝送システム。
【請求項８】
請求項２記載の多重変換装置と、請求項５記載の逆多重変換装置とから構成されている多重伝送システム。
【請求項９】
請求項３記載の多重変換装置と、請求項６記載の逆多重変換装置とから構成されている多重伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の８Ｂ／１０Ｂビットストリームを多重化してパケットデータに変換する多重変換装置と、多重変換装置により多重化されたパケットデータから８Ｂ／１０Ｂビットストリームを分離・復元する逆多重変換装置とから構成される多重伝送システムに関する。
【０００２】
【従来の技術】
近年、外部記憶装置間および記憶装置とコンピュータとの間を接続するインタフェースとしてファイバチャネル（Fibre Channel）が用いられている。このファイバチャネルは、米国規格協会（ANSI：American National Standards Institute）により標準化された高速のデータ通信技術であり、経済的でリアルタイムなネットワーク環境を提供するものとして注目されている。
【０００３】
このファイバチャネルの物理レイヤでは８Ｂ／１０Ｂブロック符号化が採用されている。８Ｂ／１０Ｂブロック符号化の詳細は、ＡＮＳＩ  Ｘ３．２３０に記載されている。また、８Ｂ／１０Ｂブロック符号化を用いるプロトコルは、ファイバチャネル以外にも、ＳＢＣＯＮ(ANSIX3.296)、ギガビットイーサネット（Gigabit Ethernet）(IEEE 802.3)、ＤＶＢ−ＡＳＩ(ETSI(CENELEC) EN 50083-9)等がある。
【０００４】
８Ｂ／１０Ｂブロック符号化では、８ビットを単位としたデータが、８ビット毎に、所定の符号化規則にしたがって１０ビット毎の符号に変換される。元の８ビットはバイト（Ｂｙｔｅ）と呼ばれ、バイトが変換された１０ビットの符号がキャラクタ（Ｃｈａｒａｃｔｅｒ）と呼ばれる。本明細書では、それぞれを８Ｂバイト、１０Ｂキャラクタと称することとする。
【０００５】
８Ｂ／１０Ｂ符号化規則では、１０Ｂキャラクタの信号では同じ符号が６つ以上連続することがない。また、８Ｂ／１０Ｂ符号化規則では、各８Ｂバイトに対して、「０」と「１」の数の相反する２つの１０Ｂキャラクタが定められている。そして、１つ前の１０Ｂキャラクタの「０」と「１」の数によって、２つの１０Ｂキャラクタから一方が選択される。したがって、１０Ｂキャラクタの信号には多くの変化点があるので、受信側においてクロックおよびデータが抽出されやすい。
【０００６】
８Ｂ／１０Ｂブロック符号の１０Ｂキャラクタは、２５６種類のデータ符号と１２種類の制御符号を表現できるように定義されている。通常、データ符号はＤｘｘ．ｙと表現され、制御符号はＫｘｘ．ｙと表現される。データ符号は、８ビットで表現される２５６個の８Ｂバイトにそれぞれ対応している。制御符号にはデータ符号として使用されていない、１０ビットの組み合わせが割り当てられている。制御符号は、キャラクタ同期用パタンやリンク断等の制御情報を伝送するために使用される。８Ｂ／１０Ｂブロック符号化により、データが透過転送されるとともに、各種の制御情報も伝送される。
【０００７】
このような８Ｂ／１０Ｂ符号化されたデータからなる複数の８Ｂ／１０Ｂビットストリームを伝送しようとする場合、従来技術では、複数の８Ｂ／１０Ｂビットストリームをそれぞれ独立した回線を用いて伝送していた。
【０００８】
そのため、通常のパケットネットワークとは別に８Ｂ／１０Ｂビットストリームを伝送するための回線が必要となる。また、８Ｂ／１０Ｂビットストリームの数に応じた回線が必要となり、回線数の増加に伴い装置設備が増加してしまう。
【０００９】
【発明が解決しようとする課題】
上述した従来技術では、複数の８Ｂ／１０Ｂビットストリームを伝送する場合下記のような問題点があった。
（１）通常のパケットネットワークとは別に８Ｂ／１０Ｂビットストリームを伝送するための専用の回線が必要となる
（２）伝送する８Ｂ／１０Ｂビットストリームの回線数に応じた回線が必要となる。
【００１０】
本発明の目的は、複数の８Ｂ／１０Ｂビットストリームを、通常のネットワークパケットを用いて専用の回線を必要とせずに伝送することができる装置を提供することである。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明の多重伝送システムは、多重変換装置と、逆多重変換装置とから構成されている。そして、本発明の多重変換装置は、独立した少なくとも２つの組からなる複数の８Ｂ／１０Ｂビットストリームを多重化してパケットデータに変換するための多重変換装置であって、
シリアル信号である８Ｂ／１０Ｂビットストリームを受信し、該８Ｂ／１０Ｂビットストリームを１０ビットのパラレル信号のコードワードに変換するデシリアライザと、
前記コードワードを８Ｂ／１０Ｂ復号して９ビットのバイトデータを出力する８Ｂ／１０Ｂ復号部と、
前記バイトデータに６４Ｂ／６５Ｂ符号化を施し、６５ビットの６５Ｂブロックを生成する６４Ｂ／６５Ｂ符号化部と、
前記６５Ｂブロックの速度変換を行うための速度変換メモリと、
前記速度変換メモリから出力される、速度変換後の複数の６５Ｂブロックを多重するチャネル多重部と、
前記６５Ｂブロックに対する７ビットのＣＲＣを算出し、該ＣＲＣを前記６５Ｂブロックに付加して７２Ｂブロックを生成するＣＲＣ演算部と、
一定数の７２Ｂブロック毎に必要なオーバヘッドを付加してパケットを構成するパケット生成部と、
前記パケット生成部で生成したパケットをパケット伝送路に送出するパケット送信部と、
を有し、
前記デシリアライザ、前記８Ｂ／１０Ｂ復号部、前記６４Ｂ／６５Ｂ符号化部及び前記速度変換メモリを前記８Ｂ／１０Ｂビットストリームの本数だけ備える。
【００１２】
または、本発明の多重変換装置は、シリアル信号である複数の８Ｂ／１０Ｂビットストリームをそれぞれ１０ビットのパラレル信号に変換してコードワードとして出力する複数のデシリアライザと、
前記複数のデシリアライザからのコードワードを、それぞれ８Ｂ／１０Ｂ復号して９ビットのバイトデータとして出力する複数の８Ｂ／１０Ｂ復号部と、
前記複数の８Ｂ／１０Ｂ復号部からのバイトデータに対してそれぞれ６４Ｂ／６５Ｂ符号化を施し、６５ビットの６５Ｂブロックとして出力する複数の６４Ｂ／６５Ｂ符号化部と、
前記複数の６４Ｂ／６５Ｂ符号化部からの６５Ｂブロックをそれぞれ一旦記憶し、読み出し要求を入力すると、６５Ｂブロックが格納されている場合には記憶している６５Ｂブロックを順次出力し、６５Ｂブロックが格納されていない場合には帯域差を埋めるための制御符号を含む６５Ｂブロックを出力する複数の速度変換メモリと、
前記複数の速度変換メモリから出力された複数チャネルの６５Ｂブロックを多重して１つの６５Ｂブロックとして出力するチャネル多重部と、
前記チャネル多重部からの６５Ｂブロックに対する７ビットのＣＲＣを算出し、該ＣＲＣを前記チャネル多重部からの６５Ｂブロックに付加して７２Ｂブロックとして出力するＣＲＣ演算部と、
前記ＣＲＣ演算部からの一定数の７２Ｂブロックに、必要なオーバヘッドを付加してパケットを構成するとともに、前記速度変換メモリに対し読み出し要求を発行するパケット生成部と、
パケット伝送路の物理メディアおよびリンクの制御を行い、前記パケット生成部により生成されたパケットをパケット伝送路へ送出するパケット送信部とから構成されている。
【００１３】
一方、本発明の逆多重変換装置は、多重変換装置により多重化されたパケットデータから独立した少なくとも２つの組からなる複数の８Ｂ／１０Ｂビットストリームを分離・復元するための逆多重変換装置であって、
パケット伝送路からパケットを受信するパケット受信部と、
前記パケット受信部で受信したパケットからオーバヘッドを除去し、一定数の７２Ｂブロックを取り出す７２Ｂブロック抽出部と、
前記７２Ｂブロックに付加されているＣＲＣを用いてビットエラーを検出するＣＲＣ検査部と、
前記７２ＢブロックからＣＲＣを除いた６５Ｂブロックに対して６４Ｂ／６５Ｂ復号を施したバイトデータを出力する６４Ｂ／６５Ｂ復号部と、
前記バイトデータをチャネル番号に従って対応するチャネルに振り分けるチャネル分離部と、
前記チャネルへ振り分け後のバイトデータが帯域差を埋めるための制御符号に一致しているか否かを判定し、一致している場合はそのバイトデータを除去するＰＡＤ除去部と、
プロトコル上除去しても問題のないバイトデータを必要に応じて除去するアイドル除去部と、
前記バイトデータの速度調整を行うための速度変換メモリと、
プロトコル上挿入しても問題のないバイトデータを必要に応じて挿入するアイドル挿入部と、
速度調整後のバイトデータを８Ｂ／１０Ｂ符号化してコードワードを生成する８Ｂ／１０Ｂ符号化部と、
該コードワードを８Ｂ／１０Ｂビットストリームにシリアル変換し、該８Ｂ／１０Ｂビットストリームを前記チャネルへ出力するシリアライザと、
を有し、
前記ＰＡＤ除去部、前記アイドル除去部、前記速度変換メモリ、前記アイドル挿入部、前記８Ｂ／１０Ｂ符号化部及び前記シリアライザを前記８Ｂ／１０Ｂビットストリームの本数だけ備える。
【００１４】
または、本発明の逆多重変換装置は、パケット伝送路の物理メディアおよびリンクの制御を行い、前記パケット伝送路からのパケットを受信するパケット受信部と、
前記パケット受信部により受信されたパケットからオーバヘッドを除去して７２Ｂブロックを取り出し、該７２Ｂブロックが属しているチャネルの番号であるチャネル番号とともに出力する７２Ｂブロック抽出部と、
前記７２Ｂブロック抽出部からの７２Ｂブロックに付加されているＣＲＣを用いてビットエラーの検出を行った後に、７２ＢブロックからＣＲＣを除いた６５Ｂブロックと、該６５Ｂブロックが属するチャネルの番号であるチャネル番号とを出力するＣＲＣ検査部と、
前記ＣＲＣ検査部からの６５Ｂブロックに対して６４Ｂ／６５Ｂ復号を施し、バイトデータとチャネル番号を出力する６４Ｂ／６５Ｂ復号部と、
前記６４Ｂ／６５Ｂ復号部からのバイトデータをチャネル番号に従って振り分け、複数のチャネルにそれぞれ対応した複数のバイトデータとして出力するチャネル分離部と、
前記チャネル分離部からの複数のバイトデータが帯域差を埋めるための制御符号に一致しているか判定し、一致している場合、そのバイトデータを除去する複数のＰＡＤ除去部と、
外部から通知されたデータ蓄積量が予め設定された閾値を上回っている場合、プロトコル上除去しても問題のないバイトデータを除去して残りのバイトデータを出力する複数のアイドル除去部と、
前記アイドル除去部からのバイトデータをそれぞれ一旦記憶し、読み出し要求を入力すると記憶しているバイトデータを順次出力するとともに、現在のデータ蓄積量を前記アイドル除去部に通知する複数の速度変換メモリと、
前記速度変換メモリからのデータ蓄積量が予め設定された閾値を下回っている場合、プロトコル上挿入しても問題のないバイトデータを前記速度変換メモリからのバイトデータに挿入するとともに、挿入中は前記速度変換メモリへの読み出し要求の発行を停止する複数のアイドル挿入部と、
前記アイドル挿入部からのバイトデータを８Ｂ／１０Ｂ符号化することによりコードワードを生成する複数の８Ｂ／１０Ｂ符号化部と、
前記複数の８Ｂ／１０Ｂ符号化部からのコードワードをシリアル変換し、８Ｂ／１０Ｂビットストリームとして各チャネルへ出力する複数のシリアライザとから構成されている。
【００１５】
本発明の多重伝送システムによれば、複数の８Ｂ／１０Ｂビットストリームをパケットネットワークで伝送可能な形式に変換するため、単一のパケットネットワークを構築するだけで、通常のパケット伝送サービスに加えて、８Ｂ／１０Ｂビットストリーム伝送サービスも提供できるようになる。これにより、ネットワークの回線・装置設備を共通化でき、それらの利用効率を高めることができる。また、複数の８Ｂ／１０Ｂビットストリームを１本の回線に多重することにより、複数の８Ｂ／１０Ｂビットストリームの伝送に要する回線および装置の設備を低減させることができる。さらに、８Ｂ／１０Ｂビットストリームの上位レイヤを終端することなく、コードワードレベルの伝送を行うことにより、８Ｂ／１０Ｂビットストリームの透過伝送が可能になる。
【００１６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
本発明の一実施形態の多重伝送システムを図１に示す。本実施形態の多重伝送システムは、図１に示されるように、多重変換装置１と逆多重変換装置２とから構成されていて、この多重変換装置１と逆多重変換装置２との間はパケット伝送路４により接続されている。
【００１８】
多重変換装置１はＮ本のチャネル３1〜３N(Ｎは１以上)を流れる８Ｂ／１０Ｂビットストリーム５1〜５Nを多重してパケットを構成し、パケット伝送路４に出力する。逆多重変換装置２は、パケット伝送路４から受信したパケットから８Ｂ／１０Ｂビットストリーム６1〜６Nを再生し、対応するＮ本のチャネル３1〜３Nそれぞれに出力する。
【００１９】
本実施形態では、チャネル３1〜３Nの種別および速度は全て同一であると仮定する。また、パケット伝送路４は、伝送されるパケットの内容の如何によらず、必要な帯域を常に提供できるものとする。
【００２０】
図１中の多重変換装置１の構成を図２を参照して詳細に説明する。多重変換装置１は、図２に示されるように、デシリアライザ１０1〜１０Nと、８Ｂ／１０Ｂ復号部１１1〜１１Nと、６４Ｂ／６５Ｂ符号化部１２1〜１２Nと、速度変換メモリ１３1〜１３Nと、チャネル多重部１４と、ＣＲＣ（Cyclic Redundancy Code：巡回冗長符号）演算部１５と、パケット生成部１６と、パケット送信部１７とから構成されている。
【００２１】
デシリアライザ１０X(１≦Ｘ≦Ｎ)は、シリアル信号である８Ｂ／１０Ｂビットストリーム５Xを１０ビットのパラレル信号に変換し、コードワード３０Xとして出力する。８Ｂ／１０Ｂ復号部１１X(１≦Ｘ≦Ｎ)は、コードワード３０Xを８Ｂ／１０Ｂ復号し、９ビットのバイトデータ３１Xを出力する。バイトデータ３１Xの上位１ビットはバイトデータの種別を示し、データ符号(Dx.y)を表すときは“０”となり、制御符号(Kx.y等)を表すときは“１”となる。また、９ビットのバイトデータの下位８ビットは、２５６種類のデータ符号、または１４種類の制御符号を収容する。６４Ｂ／６５Ｂ符号化部１２X(１≦Ｘ≦Ｎ)は、バイトデータ３１Xに対して６４Ｂ／６５Ｂ符号化を施し、６５ビットの６５Ｂブロック３２Xを出力する。
【００２２】
速度変換メモリ１３X(１≦Ｘ≦Ｎ)は、チャネル３Xのクロックから、パケット伝送路４のクロックへ速度変換するための、ＦＩＦＯ（First-In/First-Out）型のメモリである。速度変換メモリ１３Xには、６５Ｂブロック３２Xが書き込まれる。また、読み出し要求３６Xがパケット生成部１６から発行されていれば、６５Ｂブロック３３Xが読み出される。ただし、速度変換メモリ１３Xが空であるとき、帯域差を埋めるための制御符号「６５Ｂ＿ＰＡＤ」を含む６５Ｂブロック３３Xが代わりに出力される。
【００２３】
つまり、速度変換メモリ１３Xは、６４Ｂ／６５Ｂ符号化部xからの６５Ｂブロックを一旦記憶し、読み出し要求３６xを入力すると、６５Ｂブロックが格納されている場合には記憶している６５Ｂブロックを順次出力し、６５Ｂブロックが格納されていない場合には制御符号「６５Ｂ＿ＰＡＤ」を含む６５Ｂブロックを出力する。
【００２４】
チャネル多重部１４は、６５Ｂブロック３３1〜３３Nを多重し、６５Ｂブロック３４として出力する。ＣＲＣ演算部１５は、６５Ｂブロック３４に対する７ビットのＣＲＣを算出し、そのＣＲＣを６５Ｂブロック３４の末尾に付加して７２Ｂブロック３５を生成する。パケット生成部１６は、一定数の７２Ｂブロック３５に、必要なオーバヘッド(ヘッダなど)を付加してパケット３７を構成する。また、速度変換メモリ１３X(１≦Ｘ≦Ｎ)に対し、読み出し要求３６Xを発行する。パケット送信部１７は、パケット伝送路４の物理メディアおよびリンクの制御を行い、パケット３７をパケット伝送路４へ送出する。
【００２５】
次に、図３を参照して、図１中の逆多重変換装置２の構成を詳細に説明する。
【００２６】
逆多重変換装置２は、図３に示されるように、パケット受信部５０と、７２Ｂブロック抽出部５１と、ＣＲＣ検査部５２と、６４Ｂ／６５Ｂ復号部５３と、チャネル分離部５４と、ＰＡＤ除去部５５1〜５５Nと、アイドル除去部５６1〜５６Nと、速度変換メモリ５７1〜５７Nと、アイドル挿入部５８1〜５８Nと、８Ｂ／１０Ｂ符号化部５９1〜５９Nと、シリアライザ６０1〜６０Nとから構成されている。
【００２７】
パケット受信部５０は、パケット伝送路４の物理メディアおよびリンクの制御を行い、パケット伝送路４からパケット７０を受信する。７２Ｂブロック抽出部５１は、パケット７０からオーバヘッドを除去して７２Ｂブロック７１を取り出す。また、ブロック抽出部５１は、７２Ｂブロック７１が、どのチャネル３1〜３Nに属しているかを示す、チャネル番号７２を出力する。ＣＲＣ検査部５２は、７２Ｂブロック７１に付加されているＣＲＣを用いて、ビットエラーを検出する。この際、エラー訂正を行っても良い。ＣＲＣ検査部５２の出力は、６５Ｂブロック７３とチャネル番号７４である。チャネル番号７４は、チャネル３1〜３Nのうち、６５Ｂブロック７３が属するチャネルの番号である。
【００２８】
６４Ｂ／６５Ｂ復号部５３は、６５Ｂブロック７３に対して６４Ｂ／６５Ｂ復号を施し、バイトデータ７５とチャネル番号７６を出力する。チャネル番号７６は、チャネル３1〜３Nのうち、バイトデータ７５が属するチャネルの番号である。チャネル分離部５４は、バイトデータ７５をチャネル番号７６に従って振り分け、バイトデータ７７1〜７７Nとして出力する。ＰＡＤ除去部５５X(１≦Ｘ≦Ｎ)は、バイトデータ７７Xが制御符号「６５Ｂ＿ＰＡＤ」に一致しているか判定し、一致していれば、そのバイトデータを除去する。ＰＡＤ除去部５５Xの出力は、バイトデータ７８Xである。
【００２９】
アイドル除去部５６X(１≦Ｘ≦Ｎ)は、プロトコル上、除去しても問題のないバイトデータ７８Xを除去する。ただし、この除去は、データ蓄積量８０Xが閾値を上回っているときに限り、実施される。ここで、データ蓄積量８０Xは、速度変換メモリ５７Xに蓄積されているバイトデータの数である。除去されなかったバイトデータ７８Xは、バイトデータ７９Xとして出力される。
【００３０】
速度変換メモリ５７X(１≦Ｘ≦Ｎ)は、パケット伝送路４側のクロックから、チャネル３X側のクロックへ速度変換するための、ＦＩＦＯ型のメモリである。速度変換メモリ５７Xにはバイトデータ７９Xが書き込まれる。また、読み出し要求８２Xが発行されていればバイトデータ８１Xが読み出される。さらに、速度変換メモリ５７xは、データ蓄積量８０Xを、アイドル除去部５６Xおよびアイドル挿入部５８Xに提供する。
【００３１】
つまり、速度変換メモリ５７xは、アイドル除去部５６xからのバイトデータを一旦記憶し、アイドル挿入部５８xからの読み出し要求８２xを入力すると記憶しているバイトデータを順次出力する。
【００３２】
アイドル挿入部５８X(１≦Ｘ≦Ｎ)は、プロトコル上、挿入しても問題のないバイトデータを、バイトデータ８３Xに挿入する。ただし、この挿入は、データ蓄積量８０Xが閾値を下回っているときに限り実施される。挿入中は、読み出し要求８２Xの発行を停止し、速度変換メモリ５７Xからバイトデータ８１Xが読み出されないようにする。アイドル挿入部５８xは、この挿入処理を行っていないとき読み出し要求８２Xを発行し、速度変換メモリ５７Xから読み出されたバイトデータ８１Xをバイトデータ８３Xとして出力する。
【００３３】
８Ｂ／１０Ｂ符号化部５９X(１≦Ｘ≦Ｎ)は、バイトデータ８３Xを８Ｂ／１０Ｂ符号化し、コードワード８４Xを生成する。シリアライザ６０X(１≦Ｘ≦Ｎ)は、８Ｂ／１０Ｂ符号化部５９Xからのコードワード８４Xをシリアル変換し、８Ｂ／１０Ｂビットストリーム６Xとしてチャネル３Xへ出力する。
【００３４】
次に、本実施形態の多重伝送システムの動作について図面を参照して詳細に説明する。
【００３５】
先ず、図２を参照して多重変換装置１の動作について説明する。
【００３６】
８Ｂ／１０Ｂビットストリーム５X(１≦Ｘ≦Ｎ)は、デシリアライザ１０Xに入力され1０ビット毎にパラレル展開される。ここでは、コンマ(Comma)と呼ばれる特定のビットパターンにより1０ビットの境界が認識される。パラレル展開された１０ビットのデータはコードワード３０Xとなり、８Ｂ／１０Ｂ復号部１１Xへ送られる。
【００３７】
コードワード３０X(１≦Ｘ≦Ｎ)は、８Ｂ／１０Ｂ復号部１１Xにおいて８Ｂ／１０Ｂ復号された後、図４の表に従って９ビットのバイトデータ３１Xに変換される。図４は、ＧＦＰ（Generic Framing Procedure）規格(ITU-T G.7041)から引用されたものであるが、コードワードとバイトデータが１対１に対応してさえいれば、図４に示された関係以外の関係でも良い。コードワード３０Xが８Ｂ／１０Ｂ復号不能であるとき、不正なコードワードを表す制御符号「１０Ｂ＿ＥＲＲ」が出力される。制御符号「１０Ｂ＿ＥＲＲ」は、８Ｂ／１０Ｂ復号エラーの発生を逆多重変換装置２に通知するために使用される。
【００３８】
バイトデータ３１X(１≦Ｘ≦Ｎ)は、６４Ｂ／６５Ｂ符号化部１２Xにおいて、６５Ｂブロック３２Xに符号化される。この符号化は、ＧＦＰ規格にて定められており、６４Ｂ／６５Ｂ符号化と呼ばれる。
【００３９】
以下、６４Ｂ／６５Ｂ符号化について具体例を交えながら解説する。６４Ｂ／６５Ｂ符号化は、８つのバイトデータを、６５ビットの６５Ｂブロックに符号化する手法である。ここで、６５Ｂブロックの構造について説明する。６５Ｂブロックの第１ビットはフラグビットであり、入力された８つのバイトデータが全てデータ符号であるときに限り０になる。６５Ｂブロックの第２ビットから第６５ビットまでの６４ビットの領域は、８つのオクテットに分割される。便宜上、６５Ｂブロックの第２ビットから第９ビットまでの８ビットを第１オクテット、第１０ビットから第１７ビットまでを第２オクテット、…、として参照する。それぞれのオクテットに、入力された８つのバイトデータが１つずつ格納される。ただし、８つのバイトデータの入力順と、第１〜第８オクテットの並びが一致するとは限らない。制御符号を表すバイトデータは、入力順に関わらず、第１オクテットから順に格納される。
【００４０】
データ符号が格納されるオクテットには、バイトデータの下位８ビットが収容される。制御符号が格納されるオクテットは、さらに３つの領域に分割される1つ目の領域は最終制御キャラクタ（Last Control Character）であり、オクテットの第１ビットに位置する。最終制御キャラクタは、次のオクテットにも制御符号が格納されるときに１をとる。一方、次のオクテットにデータ符号が格納されるとき、あるいは、現在のオクテットが最終オクテット(第８オクテット)であるとき、０をとる。２つ目の領域は制御符号位置情報（Control Character Locator）であり、オクテットの第２ビットから第４ビットまでの３ビットに割り当てられている。制御符号位置情報は、このオクテットに格納される制御符号の、元の位置を示す。元の位置は、入力された８つのバイトデータにおける、時系列順に０から始まる数値で表現される。例えば、制御符号位置情報が“６”のとき、６４Ｂ／６５Ｂ符号化前の制御符号は、８つのバイトデータの７番目に位置していたことになる。３つ目の領域は制御符号表示（Control Character Indicator）であり、オクテットの第５ビットから第８ビットまでの４ビットに割り当てられている。制御符号表示には、このオクテットに格納されるバイトデータの下位４ビットが収容される。
【００４１】
図５を参照しながら、６４Ｂ／６５Ｂ符号化の具体例を示す。本例では、８つのバイトデータの時系列：
第１バイトデータ＝010010101  (２進数、データ符号D21.4)
第２バイトデータ＝010110101  (２進数、データ符号D21.5)
第３バイトデータ＝010110101  (２進数、データ符号D21.5)
第４バイトデータ＝100000101  (２進数、制御符号K28.5)
第５バイトデータ＝010010101  (２進数、データ符号D21.4)
第６バイトデータ＝001001010  (２進数、データ符号D10.2)
第７バイトデータ＝001001010  (２進数、データ符号D10.2)
第８バイトデータ＝100000101  (２進数、制御符号K28.5)
を６５Ｂブロックに符号化する過程を解説する。
【００４２】
まず、それぞれのバイトデータがどのオクテットに対応するか決定する。前述のように、制御符号を表すバイトデータは第１オクテットから順に格納されるため、
第１オクテットは、第４バイトデータに対応(制御符号)。
【００４３】
第２オクテットは、第８バイトデータに対応(制御符号)。
【００４４】
第３オクテットは、第１バイトデータに対応(データ符号)。
【００４５】
第４オクテットは、第２バイトデータに対応(データ符号)。
【００４６】
第５オクテットは、第３バイトデータに対応(データ符号)。
【００４７】
第６オクテットは、第５バイトデータに対応(データ符号)。
【００４８】
第７オクテットは、第６バイトデータに対応(データ符号)。
【００４９】
第８オクテットは、第７バイトデータに対応(データ符号)。
となる。次に、６５Ｂブロックのフラグビットを求める。８つのバイトデータには制御符号が含まれるため、フラグビットは１となる。最後に、制御符号が格納されるオクテットの、最終制御キャラクタ、制御符号位置情報、制御符号表示を求める。それぞれの定義より、
第１オクテットの最終制御キャラクタ＝１
第２オクテットの最終制御キャラクタ＝０
第１オクテットの制御符号位置情報＝３
第２オクテットの制御符号位置情報＝７
第１オクテットの制御符号表示＝0101  (２進数)
第２オクテットの制御符号表示＝0101  (２進数)
である。
【００５０】
以上で、６４Ｂ／６５Ｂ符号化は完了し、得られた６５Ｂブロックは、
1 10110101 0111010110010101101101011011010110010101 01001010 01001010 (２進数)
となる。
【００５１】
６５Ｂブロック３２X(１≦Ｘ≦Ｎ)は、速度変換メモリ１３Xに書き込まれる。読み出し要求３６Xが発行されていなければ、６５Ｂブロック３３Xの全ビットを０にする。一方、読み出し要求３６Xが発行されていれば、６５Ｂブロック３３Xが速度変換メモリ１３Xから読み出される。このとき、速度変換メモリ１３Xが空であれば、制御符号「６５Ｂ＿ＰＡＤ」を８つ含む６５Ｂブロック３３Xが出力される。以後、この６５Ｂブロックを「パディングブロック」と呼ぶ。パディングブロックは、チャネル３1〜３Nの速度の合計と、パケット伝送路４の帯域との差を吸収するために挿入される。すなわち、「(パケット伝送路４の帯域)−(チャネル３1〜３Nの速度の合計)」に等しい分だけ、パディングブロックが挿入されることになる。パディングブロックのビットパターンは、
1 10001101 10011101 10101101 10111101 11001101 11011101 11101101 01111101 (２進数)
である。
【００５２】
次に、６５Ｂブロック３３X(１≦Ｘ≦Ｎ)は、チャネル多重部１４にて多重され、６５Ｂブロック３４として出力される。チャネル多重は、６５Ｂブロック３３X(１≦Ｘ≦Ｎ)の論理和をとることで実現される。なぜなら、２つ以上の読み出し要求３６X(１≦Ｘ≦Ｎ)が同時に発生することはなく、かつ、読み出し要求３６Xが発行されていなければ６５Ｂブロック３３Xの全ビットが０になるからである。
【００５３】
６５Ｂブロック３４はＣＲＣ演算部１５に送られたのち、末尾に７ビットＣＲＣが付加され、７２Ｂブロック３５として出力される。ＣＲＣの生成多項式は、「ｘ7＋ｘ6＋ｘ5＋ｘ2＋１」である。また、ＣＲＣ演算レジスタの初期値を０とする。
【００５４】
７２Ｂブロック３５は、パケット生成部１６において、図６のようにチャネル単位に１つずつ時分割多重され、パケット３７のペイロードを構成する。その後、適切なヘッダおよびトレイラがペイロードの前後に付加され、パケット伝送路４上で伝送可能なパケット３７が生成される。ここで1つのパケットに収容される７２Ｂブロックの個数を「Ｂ×Ｎ」とする(Ｂは自然数)。また、Ｂは固定的な数値であって、パケット毎に変化しないものとする。このとき、Ｂは、次の関係式を満たさなければならない。
【００５５】
Ｃ×(Ｈ＋Ｇ)÷(８０×Ｐ−７２×Ｃ×Ｎ)≦Ｂ≦(Ｍ−Ｈ)÷７２÷Ｎ
ただし、
Ｃ＝８Ｂ／１０Ｂビットストリーム５1〜５Nの最大速度[ｂｐｓ](合計ではなく、チャネル１つ当たり)
Ｐ＝パケット伝送路４の最小帯域[ｂｐｓ]
Ｈ＝パケットのオーバーヘッド(ヘッダおよびトレイラ)の長さ[ビット]
Ｇ＝最小パケット間隔[ビット]
Ｍ＝パケットの最大長[ビット]
である。
【００５６】
例として、ＤＶＢ−ＡＳＩ×４チャネルをギガビットイーサネット回線１本に多重して伝送する場合の、Ｂの値を求める。
チャネル３1〜３Nは４本あるから、Ｎ＝４である。
【００５７】
ＤＶＢ−ＡＳＩの伝送速度は、２７０Ｍｂｐｓ±１００ｐｐｍであるから、
Ｃ＝２７０×１,０００,０００×１．０００１＝２７０,０２７,０００[ｂｐｓ]である。
【００５８】
ギガビットイーサネットの帯域は１Ｇｂｐｓ±１００ｐｐｍであるから、
Ｐ＝１×１,０００,０００,０００×０．９９９９
＝９９９,９００,０００[ｂｐｓ]
である。また、イーサネットの規定により、
Ｈ＝(Destination Address)＋(Source Address)＋(Length/Type)＋(Frame Check
Sequence)＝４８＋４８＋１６＋３２＝１４４[ビット]
Ｇ＝(Inter Frame Gap)＋(Preamble)＋(Start of Frame Delimiter)＝９６＋５６＋８＝１６０[ビット]
Ｍ＝１５１８×８＝１２１４４[ビット]
である。これらから、Ｂが満たすべき関係を求めると、
３６．９１≦Ｂ≦４１．６７
となる。すなわちＢは、３７以上４１以下の整数値をとる必要がある。
【００５９】
次に、図１中の逆多重変換装置２の動作を図３を参照して詳細に説明する。
【００６０】
７２Ｂブロック抽出部５１では、パケット受信部５０から入力されたパケット７０のペイロードから７２Ｂブロック７１が取り出される。ペイロードには、図６のように、７２Ｂブロックが固定的に時分割多重されているため、７２Ｂブロック７１とチャネル番号７２の関係は一意に定まる。
【００６１】
ＣＲＣ検査部５２では、７２Ｂブロック７１の末尾に付加されている７ビットのＣＲＣにより、ビット誤り検出が行われる。この際、誤りを訂正しても良い。訂正可能な誤りは、任意の１ビット誤りと誤りビットが４３ビット離れている全ての２ビット誤りである。そして、誤り検出(もしくは訂正)後に、７２Ｂブロック７１からＣＲＣが除去され、６５Ｂブロック７３として出力される。
【００６２】
６５Ｂブロック７３は、６４Ｂ／６５Ｂ復号部５３において６４Ｂ／６５Ｂ復号され、８つのバイトデータ７５に変換される。チャネル分離部５４では、チャネル番号７６に従ってバイトデータ７５1〜７５Nが各チャネルに振り分けられる。制御符号「６５Ｂ＿ＰＡＤ」に一致するバイトデータ７７X(１≦Ｘ≦Ｎ)は、ＰＡＤ除去部５５Xで廃棄される。それ以外のバイトデータ７７Xは、バイトデータ７８Xとして出力される。
【００６３】
アイドル除去部５６X(１≦Ｘ≦Ｎ)では、バイトデータ７８Xが除去可能なものであるか判定される。この判定基準は、チャネル３Xのプロトコルに依存する。ただし、除去の結果、チャネル３Xのプロトコルに違反するバイトデータ７８Xが出現しないようにする。
【００６４】
ここで、アイドルデータ除去の例を図７に示す。同図は、ファイバチャネルのプリミティブシグナル（Primitive Signal）のアイドル（Idle）データを１つ除去する様子を示している。ファイバチャネルでは、ＳＯＦ(Start-of-frame delimiter)の直前に、少なくとも２つのアイドルデータが存在しなければならないと定められている。すなわち、ＳＯＦの直前に３つ以上のアイドルデータがあった場合、それらのうち１つを除去しても、プロトコルに違反することはない。
【００６５】
データ蓄積量８０Xが閾値を超えると、除去可能と判定されたバイトデータ７８Xは除去される。除去されなかったバイトデータ７８Xは、バイトデータ７９Xとして速度変換メモリ５７Xに書き込まれる。バイトデータの除去が必要になる条件は、多重変換装置１に接続されるチャネル３Xのクロックより、逆多重変換装置２に接続されるチャネル３Xのクロックが遅い場合である。このとき、バイトデータを全く除去しなければ、速度変換メモリ５７Xのデータ蓄積量８０は増加し続け、ついにはオーバフローすることになる。
【００６６】
アイドル挿入部５８X(１≦Ｘ≦Ｎ)では、バイトデータ８３Xの直後に、別のバイトデータを挿入できるか判定される。この判定基準は、チャネル３Xのプロトコルに依存する。ただし、挿入の結果、チャネル３Xのプロトコルに違反するバイトデータ８３Xが出現しないようにする。
【００６７】
ここで、アイドルデータ挿入の例を図８に示す。同図は、ファイバチャネルの２つのアイドルデータの直後に、アイドルデータをもう１つ挿入する様子を示している。この操作を行ってもプロトコル違反にならない理由は、先に述べた通りである。
【００６８】
データ蓄積量８０Xが閾値未満になると、挿入可能と判定されたバイトデータ８３Xの直後に、適切なバイトデータが挿入される。バイトデータの挿入が必要になる条件は、多重変換装置１に接続されるチャネル３Xのクロックより、逆多重変換装置２に接続されるチャネル３Xのクロックが速い場合である。
【００６９】
その後、バイトデータ８３X(１≦Ｘ≦Ｎ)は、８Ｂ／１０Ｂ符号化部５９Xにて1０ビットのコードワード８４Xに８Ｂ／１０Ｂ符号化される。ただし、バイトデータ８３Xが制御符号「１０Ｂ＿ＥＲＲ」に等しいとき、８Ｂ／１０Ｂ符号に該当しない１０ビットのパターンが、コードワード８４Xに代入される。これにより、チャネル３Xの先に接続される装置は、８Ｂ／１０Ｂコード違反の発生を知ることができる。そして、コードワード８４X(１≦Ｘ≦Ｎ)は、シリアライザ６０Xによって８Ｂ／１０Ｂビットストリーム６Xにシリアル変換され、チャネル３Xへ送出される。
【００７０】
本実施形態の多重伝送システムでは、８Ｂ／１０Ｂビットストリームをパケットネットワークで伝送可能な形式に変換するため、単一のパケットネットワークを構築するだけで、通常のパケット伝送サービスに加えて、８Ｂ／１０Ｂビットストリーム伝送サービスも提供できるようになる。これにより、ネットワークの回線・装置設備を共通化でき、それらの利用効率を高めることができる。また、複数の８Ｂ／１０Ｂビットストリームを１本の回線に多重することにより、複数の８Ｂ／１０Ｂビットストリームの伝送に要する回線および装置の設備を低減させることができる。さらに、本実施形態の多重伝送システムによれば、８Ｂ／１０Ｂビットストリームの上位レイヤを終端することなく、コードワードレベルの伝送を行うため、８Ｂ／１０Ｂビットストリームの透過性を確保したまま伝送することができる。
【００７１】
【発明の効果】
以上説明したように、本発明によれば、下記のような効果を得ることができる。
（１）８Ｂ／１０Ｂビットストリームをパケットネットワークで伝送可能な形式に変換するため、単一のパケットネットワークを構築するだけで、通常のパケット伝送サービスに加えて、８Ｂ／１０Ｂビットストリーム伝送サービスも提供できるようになる。これにより、ネットワークの回線・装置設備を共通化でき、それらの利用効率を高めることができる。
（２）複数の８Ｂ／１０Ｂビットストリームを１本の回線に多重することにより、複数の８Ｂ／１０Ｂビットストリームの伝送に要する回線および装置の設備を低減させることができる。
（３）８Ｂ／１０Ｂビットストリームの上位レイヤを終端することなく、コードワードレベルの伝送を行うことにより、８Ｂ／１０Ｂビットストリームの透過伝送が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態の多重伝送システムの構成を示すブロック図である。
【図２】図１中の多重変換装置１の構成を示すブロック図である。
【図３】図１中の逆多重変換装置２の構成を示すブロック図である。
【図４】コードワードから９ビットデータへの変換テーブルの一例を示す図である。
【図５】６４Ｂ／６５Ｂ符号化の一例を示す図である。
【図６】多重変換装置によって生成されるパケットの構造を示す図である。
【図７】アイドルデータ除去の一例を示す図である。
【図８】アイドルデータ挿入の一例を示す図である。
【符号の説明】
１    多重変換装置
２    逆多重変換装置
３1〜３N    チャネル
４    パケット伝送路
５1〜５N    ８Ｂ／１０Ｂビットストリーム
６1〜６N    ８Ｂ／１０Ｂビットストリーム
１０1〜１０N    デシリアライザ
１１1〜１１N    ８Ｂ／１０Ｂ復号部
１２1〜１２N    ６４Ｂ／６５Ｂ符号化部
１３1〜１３N    速度変換メモリ
１４    チャネル多重部
１５    ＣＲＣ演算部
１６    パケット生成部
１７    パケット送信部
３０1〜３０N    コードワード
３１1〜３１N    バイトデータ
３２1〜３２N    ６５Ｂブロック
３３1〜３３N    ６５Ｂブロック
３４    ６５Ｂブロック
３５    ７２Ｂブロック
３６1〜３６N    読み出し要求
３７    パケット
５０    パケット受信部
５１    ７２Ｂブロック抽出部
５２    ＣＲＣ検査部
５３    ６４Ｂ／６５Ｂ復号部
５４    チャネル分離部
５５1〜５５N    ＰＡＤ除去部
５６1〜５６N    アイドル除去部
５７1〜５７N    速度変換メモリ
５８1〜５８N    アイドル挿入部
５９1〜５９N    ８Ｂ／１０Ｂ符号化部
６０1〜６０N    シリアライザ
７０    パケット
７１    ７２Ｂブロック
７２    チャネル番号
７３    ６５Ｂブロック
７４    チャネル番号
７５    バイトデータ
７６    チャネル番号
７７1〜７７N    バイトデータ
７８1〜７８N    バイトデータ
７９1〜７９N    バイトデータ
８０1〜８０N    データ蓄積量
８１1〜８１N    バイトデータ
８２1〜８２N    読み出し要求
８３1〜８３N    バイトデータ
８４1〜８４N    コードワード
【図１】
0003879836.tif 000002
【図２】
0003879836.tif 000003
【図３】
0003879836.tif 000004
【図４】
0003879836.tif 000005
【図５】
0003879836.tif 000006
【図６】
0003879836.tif 000007
【図７】
0003879836.tif 000008
【図８】
0003879836.tif 000009