(57)【特許請求の範囲】
【請求項１】
半導体基板のメモリセルを形成する第１の領域及びトランジスタを形成する第２の領域に、第１の絶縁膜、第１の導電膜及び第２の絶縁膜を順次形成する第１の工程と、
前記第２の領域に形成されている前記第１の絶縁膜、第１の導電膜及び第２の絶縁膜を除去した後、前記第２の領域に第３の絶縁膜を形成する第２の工程と、
前記第１の領域に形成されている前記第２の絶縁膜の上及び前記第２の領域に形成されている前記第３の絶縁膜の上に第２の導電膜を形成する第３の工程と、
前記第１の領域に形成されている前記第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第２の導電膜をパターニングして、前記第１の絶縁膜よりなるトンネル絶縁膜と、前記第１の導電膜よりなる浮遊ゲート電極と、前記第２の絶縁膜よりなる容量絶縁膜と、前記第２の導電膜よりなる制御電極とから構成される積層型ゲート電極を形成する第４の工程と、
前記第１の領域の前記積層型ゲート電極及び前記第２の領域の前記第２の導電膜を覆うように第４の絶縁膜を形成する第５の工程と、
前記第１の領域に、前記積層型ゲート電極及び第４の絶縁膜をマスクにして不純物をドーピングすることにより、ソース又はドレインとなる第１の不純物領域を形成する第６の工程と、
前記第１の領域及び第２の領域に形成されている前記第４の絶縁膜の上に、ＣＶＤ法により第５の絶縁膜を形成する第７の工程と、
前記第４の絶縁膜及び第５の絶縁膜における、前記第１の領域の前記積層型ゲート電極の上に存在する部分及び前記第２の領域の前記第２の導電膜の上に存在する部分を異方性エッチングにより除去する第８の工程と、
前記第２の領域の前記第３の絶縁膜及び第２の導電膜をパターニングして、前記第３の絶縁膜よりなるゲート絶縁膜と前記第２の導電膜よりなるゲート電極とを形成する第９の工程と、
前記第２の領域に、前記ゲート電極をマスクとして不純物をドーピングすることにより、ソース又はドレインとなる第２の不純物領域を形成する第１０の工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第６の工程と前記第７の工程との間に、前記第４の絶縁膜の表面に熱酸化膜を形成する工程をさらに備えていることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記第５の絶縁膜の厚さは５０ｎｍ以上であることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記第１０の工程よりも後に、前記第１の領域の前記積層型ゲート電極の側面及び前記第２の領域の前記ゲート電極の側面にそれぞれサイドウォールを形成した後、前記第１の不純物領域に前記積層型ゲート電極及びサイドウォールをマスクに不純物をドーピングして第１の高濃度不純物領域を形成すると共に、前記第２の不純物領域に前記ゲート電極及びサイドウォールをマスクに不純物をドーピングして第２の高濃度不純物領域を形成する工程をさらに備えていることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の第１の領域にメモリセルを有すると共に第２の領域にトランジスタを有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
以下、従来例として、特許公報第２９０７８６３号に示されている半導体記憶装置の製造方法について、図７（ａ）〜（ｃ）を参照しながら説明する。
【０００３】
まず、図７（ａ）に示すように、半導体基板１１０の表面部に形成されているｐ型ウェル領域１１１ａ及びｎ型ウェル領域１１１ｂに素子分離領域１１２を形成した後、ｐ型ウェル領域１１１ａの上に第１の絶縁膜１１３及び第１の導電膜１１４を順次形成する。その後、第１の導電膜１１４及びｎ型ウェル領域１１１ｂの上に全面に亘って第２の絶縁膜１１５及び第２の導電膜１１６を順次形成する。
【０００４】
次に、図７（ｂ）に示すように、第２の導電膜１１６の上にレジストパターン１１７を形成した後、ｐ型ウェル領域１１１ａの上に形成されている、第１の絶縁膜１１３、第１の導電膜１１４、第２の絶縁膜１１５及び第２の導電膜１１６をパターニングして、トンネル絶縁膜１１３Ａ、浮遊ゲート電極１１４Ａ、容量絶縁膜１１５Ａ及び制御電極１１６Ａから構成される不揮発性メモリの積層型ゲート電極を形成すると共に、ｐ型ウェル領域１１１ａ及びｎ型ウェル領域１１１ｂの上に形成されている第２の絶縁膜１１５及び第２の導電膜１１６をパターニングして、ＭＯＳトランジスタのゲート絶縁膜１１５Ｂ及びゲート電極１１６Ｂを形成する。
【０００５】
次に、図７（ｃ）に示すように、レジストパターン１１７を除去した後、トンネル絶縁膜１１３Ａ、浮遊ゲート電極１１４Ａ、容量絶縁膜１１５Ａ及び制御電極１１６Ａよりなる積層型ゲート電極の上及びＭＯＳトランジスタのゲート電極１１６Ｂの上に全面に亘って保護膜１１８を形成する。保護膜１１８は、ｐ型ウェル領域１１１ａに積層型ゲート電極をマスクにしてソース又はドレインとなる不純物層を形成するためのイオン注入時に、積層型ゲート電極のトンネル絶縁膜１１３Ａ及び容量絶縁膜１１５Ａがダメージを受けないようにするための膜である。
【０００６】
【発明が解決しようとする課題】
ところで、保護膜１１８は、不揮発性メモリの積層型ゲート電極を保護するためには必要であるが、ＭＯＳトランジスタの領域においては、ゲート電極１１６Ｂのサイドウォールとなる部分がソース又はドレインとなる低濃度不純物拡散層を形成する際の妨げになると共に、ゲートバーズビーク現象（ゲート絶縁膜１１５Ｂの両側部に膜厚部が形成される現象）が起きてしまう。ＭＯＳトランジスタ領域においてゲートバーズビーク現象が起きると、ゲート電極１１６Ｂのゲート長が実質的に低減するので、ショートチャネル効果が拡大したり又はＭＯＳトランジスタの電流特性が低下したりするという問題が発生する。
【０００７】
そこで、ＭＯＳトランジスタの領域におけるゲートバーズビーク現象を防止するために、図８〜図１１を参照しながら説明するような半導体記憶装置の製造方法を考慮した。尚、図８〜図１１においては、不揮発性メモリを形成する領域を第１の領域と称し、ＭＯＳトランジスタを形成する領域を第２の領域と称する。
【０００８】
まず、図８（ａ）に示すように、ｐ型の半導体基板２００の表面部に形成されているｐ型ウェル領域２０１に素子分離領域２０２を形成した後、ｐ型ウェル領域２０１の上に、第１の絶縁膜２０３、第１の導電膜２０４及び第２の絶縁膜２０５を順次形成する。
【０００９】
次に、図８（ｂ）に示すように、第１の領域に形成されている第２の絶縁膜２０５の上に第１のレジストパターン２０６を形成した後、該第１のレジストパターン２０６をマスクにエッチングを行なって、第２の領域に形成されている第１の絶縁膜２０３、第１の導電膜２０４及び第２の絶縁膜２０５を除去する。
【００１０】
次に、図８（ｃ）に示すように、第２の領域のｐ型ウェル領域２０１の表面部に第３の絶縁膜２０７を形成した後、第１の領域及び第２の領域の全面に亘って第２の導電膜２０８を形成する。
【００１１】
次に、図９（ａ）に示すように、第２の導電膜２０８の上に、不揮発性メモリの積層型ゲート電極形成領域及び第２の領域を覆うように第２のレジストパターン２０９を形成した後、第１の絶縁膜２０３、第１の導電膜２０４、第２の絶縁膜２０５及び第２の導電膜２０８に対して第２のレジストパターン２０９をマスクにしてエッチングを行なって、トンネル絶縁膜２０３Ａ、浮遊ゲート電極２０４Ａ、容量絶縁膜２０５Ａ及び制御電極２０８Ａから構成される不揮発性メモリの積層型ゲート電極２１０を形成する。
【００１２】
次に、図９（ｂ）に示すように、第２のレジストパターン２０９を除去した後、第１の領域及び第２の領域の全面に亘って第４の絶縁膜２１１を形成した後、該第４の絶縁膜２１１の上に不揮発性メモリのソース領域が開口した第３のレジストパターン２１２を形成し、その後、ｐ型ウェル領域２０１に対して積層型ゲート電極２１０及び第３のレジストパターン２１２をマスクにｎ型不純物をイオン注入してソース領域となる低濃度不純物領域２１３ａを形成する。
【００１３】
次に、図９（ｃ）に示すように、第３のレジストパターン２１２を除去した後、第４の絶縁膜２１１の上に不揮発性メモリのドレイン領域が開口した第４のレジストパターン２１４を形成し、その後、ｐ型ウェル領域２０１に対して積層型ゲート電極２１０及び第４のレジストパターン２１４をマスクにｎ型不純物をイオン注入してドレイン領域となる低濃度不純物領域２１３ｂを形成する。
【００１４】
次に、図１０（ａ）に示すように、第４のレジストパターン２１４を除去した後、積層型ゲート電極２１０を構成するトンネル酸化膜２０３Ａ及び容量絶縁膜２０５Ａがイオン注入により受けたダメージを回復するために熱処理を施す。このようにすると、第４の絶縁膜２１１の表面部に熱酸化膜２１５が形成される。
【００１５】
次に、図１０（ｂ）に示すように、熱酸化膜２１５が形成されている第４の絶縁膜２１１に対して異方性エッチングを行なって、積層型ゲート電極２１０の側面に第１のサイドウォール２１６を形成する。この場合、第２の領域においても、第２の導電膜２０８の側面に第１のサイドウォール２１６が形成される。
【００１６】
次に、図１０（ｃ）に示すように、ＭＯＳトランジスタのゲート電極形成領域及び第１の領域を覆うように第５のレジストパターン２１７を形成した後、第３の絶縁膜２０７及び第２の導電膜２０８に対して第５のレジストパターン２１７をマスクにしてエッチングを行なって、ゲート絶縁膜２０７Ａ及びゲート電極２０８Ｂを形成する。
【００１７】
次に、図１１（ａ）に示すように、第５のレジストパターン２１７を除去した後、第１の領域を覆うように第６のレジストパターン２１８を形成し、その後、ｐ型ウェル領域２０１に対してゲート電極２０８Ｂ及び第６のレジストパターン２１８をマスクにｎ型不純物をイオン注入して、ＭＯＳトランジスタのソース又はドレインとなる低濃度不純物領域２１９ａ、２１９ｂを形成する。
【００１８】
次に、図１１（ｂ）に示すように、第６のレジストパターン２１８を除去した後、積層型ゲート電極２１０及びゲート電極２０８Ｂの側面に第２のサイドウォール２２２を形成する。その後、ｐ型ウェル領域２０１に対して、積層型ゲート電極２１０、ゲート電極２０８Ｂ及び第２のサイドウォール２２２をマスクにｎ型不純物をイオン注入して、第１の領域においては、不揮発性メモリのソース又はドレインとなる高濃度不純物領域２２０ａ、２２０ｂを形成すると共に、第２の領域においては、ＭＯＳトランジスタのソース又はドレインとなる高濃度不純物領域２２１ａ、２２１ｂを形成する。
【００１９】
この方法によると、図１０（ｂ）及び（ｃ）から分かるように、第１のサイドウォール２１６は、第２の導電膜２０８の側面に形成されているが、ゲート電極２０８Ｂの側面には形成されていないので、従来例の課題のおいて説明したような問題、つまりサイドウォールがソース又はドレインとなる低濃度不純物拡散層を形成する際の妨げになると共に、ゲートバーズビーク現象が起きるという問題を回避することができる。
【００２０】
ところが、図１０（ｂ）に示すように、熱酸化膜２１５が形成されている第４の絶縁膜２１１に対して異方性エッチングを行なって、積層型ゲート電極２１０の側面に第１のサイドウォール２１６を形成する際に、低濃度不純物領域２１３ａ、２１３ｂが露出する。
【００２１】
このため、第５のレジストパターン２１７を除去する際及び第６のレジストパターン２１８を除去する際に行なわれるアッシング工程及び洗浄工程において、不揮発性メモリのＬＤＤ構造となる低濃度不純物領域２１３ａ、２１３ｂの表面部がダメージを受けるという問題がある。特に、低濃度不純物領域２１３ａ、２１３ｂにおける積層型ゲート電極の近傍部がダメージを受けると、ＬＤＤ構造のソース領域又はドレイン領域となる低濃度不純物領域２１３ａ、２１３ｂの抵抗値が異常に高くなってしまうという問題が発生する。
【００２２】
また、図１０（ｃ）及び図１１（ａ）においては、第１のサイドウォール２１６は存在しているが、熱酸化膜２１５が形成されている第４の絶縁膜２１１の膜厚（通常、１０ｎｍ〜２０ｎｍ程度の厚さである）は薄いので、第５のレジストパターン２１７及び第６のレジストパターン２１８を除去するためのアッシング工程において、第１のサイドウォール２１６が除去されることがある。このため、積層型ゲート電極２１０を構成するトンネル絶縁膜２０３Ａ及び容量絶縁膜２０５Ａの側部がダメージを受けたり又は削られたりしてしまうという問題が発生する。
【００２３】
前述の問題が発生すると、不揮発性メモリにおけるチャネル電流が低減したり又はデータ書き込み及びデータ書き換え特性が低下したりするので、半導体記憶装置の特性が低下するという問題が起きる。
【００２４】
前記に鑑み、本発明は、不揮発性メモリのソース又はドレインとなる不純物領域の表面部がダメージを受けないようにすると共に、積層型ゲート電極を構成するトンネル絶縁膜及び容量絶縁膜の側部がダメージを受けないようにすることを目的とする。
【００２５】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置の製造方法は、半導体基板のメモリセルを形成する第１の領域及びトランジスタを形成する第２の領域に、第１の絶縁膜、第１の導電膜及び第２の絶縁膜を順次形成する第１の工程と、第２の領域に形成されている第１の絶縁膜、第１の導電膜及び第２の絶縁膜を除去した後、第２の領域に第３の絶縁膜を形成する第２の工程と、第１の領域に形成されている第２の絶縁膜の上及び第２の領域に形成されている第３の絶縁膜の上に第２の導電膜を形成する第３の工程と、第１の領域に形成されている第１の絶縁膜、第１の導電膜、第２の絶縁膜及び第２の導電膜をパターニングして、第１の絶縁膜よりなるトンネル絶縁膜と、第１の導電膜よりなる浮遊ゲート電極と、第２の絶縁膜よりなる容量絶縁膜と、第２の導電膜よりなる制御電極とから構成される積層型ゲート電極を形成する第４の工程と、第１の領域の積層型ゲート電極及び第２の領域の第２の導電膜を覆うように第４の絶縁膜を形成する第５の工程と、第１の領域に、積層型ゲート電極及び第４の絶縁膜をマスクにして不純物をドーピングすることにより、ソース又はドレインとなる第１の不純物領域を形成する第６の工程と、第１の領域及び第２の領域に形成されている第４の絶縁膜の上に、ＣＶＤ法により第５の絶縁膜を形成する第７の工程と、第４の絶縁膜及び第５の絶縁膜における、第１の領域の積層型ゲート電極の上に存在する部分及び第２の領域の第２の導電膜の上に存在する部分を異方性エッチングにより除去する第８の工程と、第２の領域の第３の絶縁膜及び第２の導電膜をパターニングして、第３の絶縁膜よりなるゲート絶縁膜と第２の導電膜よりなるゲート電極とを形成する第９の工程と、第２の領域に、ゲート電極をマスクとして不純物をドーピングすることにより、ソース又はドレインとなる第２の不純物領域を形成する第１０の工程とを備えている。
【００２６】
本発明に係る半導体記憶装置の製造方法によると、積層型ゲート電極を覆う第４の絶縁膜の上にＣＶＤ法により第５の絶縁膜を堆積した後、第４の絶縁膜及び第５の絶縁膜における積層型ゲート電極の上に存在する部分を異方性エッチングにより除去するため、第２の領域の第３の絶縁膜及び第２の導電膜をパターニングしてゲート絶縁膜及びゲート電極を形成する際に用いられるレジストパターンを除去する際及び第２の領域に不純物をドーピングしてソース又はドレインとなる第２の不純物領域を形成する際に用いられるレジストパターンを除去する際には、積層型ゲート電極の側面は第４の絶縁膜及び第５の絶縁膜よりなるサイドウォールに覆われている。
【００２７】
このため、レジストパターンを除去する際のアッシング工程及び洗浄工程において、メモリセル領域である第１の領域のソース又はドレインとなる第１の不純物領域における積層型ゲート電極の近傍部がダメージを受ける事態を防止できるので、メモリセルのソース又はドレインとなる第１の不純物領域の抵抗値が異常に高くなる事態を回避することができる。
【００２８】
また、前記の２つのレジストパターンを除去するためのアッシング工程において、積層型ゲート電極を構成するトンネル絶縁膜及び容量絶縁膜の側部がダメージを受けたり又は削られたりしてメモリセルの特性が劣化する事態を回避することもできる。
【００２９】
本発明に係る半導体記憶装置の製造方法は、第６の工程と第７の工程との間に、第４の絶縁膜の表面に熱酸化膜を形成する工程をさらに備えていることが好ましい。
【００３０】
このようにすると、積層型ゲート電極の側面は第４の絶縁膜、熱酸化膜及び第５の絶縁膜よりなるサイドウォールに覆われるため、第１の領域のソース又はドレインとなる第１の不純物領域における積層型ゲート電極の近傍部がダメージを受ける事態をより一層防止できると共に、積層型ゲート電極のトンネル絶縁膜及び容量絶縁膜の側部がダメージを受けたり又は削られたり事態を一層防止することができる。
【００３１】
本発明に係る半導体記憶装置の製造方法において、第５の絶縁膜の厚さは５０ｎｍ以上であることが好ましい。
【００３２】
このようにすると、レジストパターンを除去する際には、積層型ゲート電極の側面は第４の絶縁膜及び第５の絶縁膜よりなるサイドウォールに確実に覆われているため、レジストパターンを除去する際のアッシング工程及び洗浄工程において、第１の領域のソース又はドレインとなる第１の不純物領域における積層型ゲート電極の近傍部がダメージを受ける事態を確実に防止できると共に積層型ゲート電極のトンネル絶縁膜及び容量絶縁膜の側部がダメージを受けたり又は削られたり事態を確実に防止することができる。
【００３３】
本発明に係る半導体記憶装置の製造方法は、第１０の工程よりも後に、第１の領域の積層型ゲート電極の側面及び第２の領域のゲート電極の側面にそれぞれサイドウォールを形成した後、第１の不純物領域に積層型ゲート電極及びサイドウォールをマスクに不純物をドーピングして第１の高濃度不純物領域を形成すると共に、第２の不純物領域にゲート電極及びサイドウォールをマスクに不純物をドーピングして第２の高濃度不純物領域を形成する工程をさらに備えていることが好ましい。
【００３４】
このようにすると、メモリセル領域及びトランジスタ領域の両方においてＬＤＤ構造を有するトランジスタを形成することができる。
【００３５】
【発明の実施の形態】
以下、本発明の一実施形態に係る半導体記憶装置の製造方法について、図１〜図６を参照しながら説明する。尚、図１〜図６においては、不揮発性メモリを形成する領域を第１の領域と称し、ＭＯＳトランジスタを形成する領域を第２の領域と称する。
【００３６】
まず、図１（ａ）に示すように、ｐ型の半導体基板１０の表面部に形成されているｐ型ウェル領域１１に素子分離領域１２を形成した後、第１及び第２の領域のｐ型ウェル領域１１の上にトンネル絶縁膜となる第１の絶縁膜１３を形成する。次に、第１の絶縁膜１３の上に、例えば２００ｎｍの厚さを有しｎ型の不純物が導入されたポリシリコン膜よりなる第１の導電膜１４を堆積した後、該第１の導電膜１４の上に、例えば下層のシリコン酸化膜、シリコン窒化膜及び上層のシリコン酸化膜の積層膜よりなり容量絶縁膜となる第２の絶縁膜１５を堆積する。
【００３７】
次に、図１（ｂ）に示すように、第１の領域に形成されている第２の絶縁膜１５の上に第１のレジストパターン１６を形成した後、該第１のレジストパターン１６をマスクにエッチングを行なって、第２の領域に形成されている第１の絶縁膜１３、第１の導電膜１４及び第２の絶縁膜１５を除去する。
【００３８】
次に、図２（ａ）に示すように、熱酸化法により、第２の領域のｐ型ウェル領域１１の表面部にゲート絶縁膜となる第３の絶縁膜１７を形成した後、第１の領域及び第２の領域の全面に亘って、例えば２００ｎｍの厚さを有するポリシリコン膜よりなる第２の導電膜１８を堆積する。
【００３９】
次に、図２（ｂ）に示すように、第２の導電膜１８の上に、不揮発性メモリの積層型ゲート電極形成領域及び第２の領域を覆うように第２のレジストパターン１９を形成した後、第１の絶縁膜１３、第１の導電膜１４、第２の絶縁膜１５及び第２の導電膜１８に対して第２のレジストパターン１９をマスクにしてエッチングを行なって、トンネル絶縁膜１３Ａ、浮遊ゲート電極１４Ａ、容量絶縁膜１５Ａ及び制御電極１８Ａから構成される不揮発性メモリの積層型ゲート電極２０を形成する。
【００４０】
次に、図３（ａ）に示すように、第２のレジストパターン１９を除去した後、ＣＶＤ法又は熱酸化法により、第１の領域及び第２の領域の全面に亘って第４の絶縁膜２１を形成した後、該第４の絶縁膜２１の上に不揮発性メモリのソース領域が開口した第３のレジストパターン２２を形成し、その後、ｐ型ウェル領域１１に対して積層型ゲート電極２０及び第３のレジストパターン２２をマスクにｎ型不純物をイオン注入してソース領域となる低濃度不純物領域２３ａを形成する。
【００４１】
次に、図３（ｂ）に示すように、第３のレジストパターン２２を除去した後、第４の絶縁膜２１の上に不揮発性メモリのドレイン領域が開口した第４のレジストパターン２４を形成し、その後、ｐ型ウェル領域１１に対して積層型ゲート電極２０及び第４のレジストパターン２４をマスクにｎ型不純物をイオン注入してドレイン領域となる低濃度不純物領域２３ｂを形成する。
【００４２】
この場合、積層型ゲート電極２０は第４の絶縁膜２１により覆われているため、ソース領域となる低濃度不純物領域２３ａ及びドレイン領域となる低濃度不純物領域２３ｂを形成するためのイオン注入時に、積層型ゲート電極２０のトンネル絶縁膜１３Ａ及び容量絶縁膜１５Ａが受けるダメージは抑制される。尚、低濃度不純物領域２３ａ、２３ｂを形成するためのイオン注入は、１回又は複数回のいずれでも良いと共に複数回の場合にはイオン種が同じでも異なってもよい。
【００４３】
次に、図４（ａ）に示すように、第４のレジストパターン２４を除去した後、積層型ゲート電極２０を構成するトンネル酸化膜１３Ａ及び容量絶縁膜１５Ａがイオン注入により受けたダメージを回復するために熱処理を施す。このようにすると、第４の絶縁膜２１の表面部に熱酸化膜２５が形成される。
【００４４】
次に、図４（ｂ）に示すように、表面部に熱酸化膜２５が形成されている第４の絶縁膜２１の上に、ＣＶＤ法により、例えば１００ｎｍの厚さを有する第５の絶縁膜２６を堆積する。
【００４５】
次に、図５（ａ）に示すように、第５の絶縁膜２６、熱酸化膜２５及び第４の絶縁膜２１に対して異方性エッチングを行なって、第１の領域の積層型ゲート電極２０及び第２の領域の第２の導電膜１８の上面を露出させると共に、積層型ゲート電極２０及び第２の導電膜１８の各側面に、第５の絶縁膜２６、熱酸化膜２５及び第４の絶縁膜２１よりなる第１のサイドウォール２７を形成する。尚、この異方性エッチングにおいては、積層型ゲート電極２０及び第２の導電膜１８の上面が露出しても、積層型ゲート電極２０及び低濃度不純物層２３ａ、２３ｂが殆どエッチングされないような高い選択比を有するドライエッチング条件で行なうことが好ましい。
【００４６】
次に、図５（ｂ）に示すように、ＭＯＳトランジスタのゲート電極形成領域及び第１の領域を覆うように第５のレジストパターン２８を形成した後、第３の絶縁膜１７及び第２の導電膜１８に対して第５のレジストパターン２８をマスクにしてエッチングを行なって、ゲート絶縁膜１７Ａ及びゲート電極１８Ｂを形成する。
【００４７】
次に、図６（ａ）に示すように、第５のレジストパターン２８を除去した後、第１の領域を覆うように第６のレジストパターン２９を形成し、その後、ｐ型ウェル領域１１に対してゲート電極１８Ｂ及び第６のレジストパターン２９をマスクにｎ型不純物をイオン注入して、ＭＯＳトランジスタのソース又はドレインとなる低濃度不純物領域３０ａ、３０ｂを形成する。
【００４８】
次に、図６（ｂ）に示すように、第６のレジストパターン２９を除去した後、ＣＶＤ法により、第１の領域及び第２の領域に全面に亘って第６の絶縁膜を堆積し、その後、第６の絶縁膜に対して異方性エッチングを行なって、積層型ゲート電極２０及びゲート電極１８Ｂの各側面に第２のサイドウォール３０を形成する。その後、ｐ型ウェル領域１１に対して、積層型ゲート電極２０、ゲート電極１８Ｂ及び第２のサイドウォール３０をマスクにｎ型不純物をイオン注入して、第１の領域においては、不揮発性メモリのソース又はドレインとなる高濃度不純物領域３１ａ、３１ｂを形成すると共に、第２の領域においては、ＭＯＳトランジスタのソース又はドレインとなる高濃度不純物領域３２ａ、３２ｂを形成する。
【００４９】
本実施形態によると、第５のレジストパターン２８を除去する際及び第６のレジストパターン２９を除去する際に、積層型ゲート電極２０の側面は、第５の絶縁膜２６、熱酸化膜２５及び第４の絶縁膜２１よりなる第１のサイドウォール２７に覆われているため、第５のレジストパターン２８及び第６のレジストパターン２９を除去する際のアッシング工程及び洗浄工程において、不揮発性メモリのＬＤＤ構造となる低濃度不純物領域２３ａ、２３ｂにおける積層型ゲート電極２０の近傍部がダメージを受ける事態を防止できる。このため、不揮発性メモリのＬＤＤとなるソース領域又はドレイン領域となる低濃度不純物領域２３ａ、２３ｂの抵抗値が異常に高くなる事態を回避することができる。
【００５０】
また、第５のレジストパターン２８及び第６のレジストパターン２９を除去するためのアッシング工程において、第１のサイドウォール２７が除去されないため、積層型ゲート電極２０を構成するトンネル絶縁膜１３Ａ及び容量絶縁膜１５Ａの側部がダメージを受けたり又は削られたりしてしまう事態を回避することができる。
【００５１】
尚、ＣＶＤ法により形成される第５の絶縁膜２６は、カバレッジに優れているため、第５の絶縁膜２６の膜厚が１００ｎｍであって、積層型ゲート電極２０の側面に良好な第１のサイドウォール２７を形成することができる。尚、第５の絶縁膜２６の厚さとしては、１００ｎｍ以下でもよいが、５０ｎｍ以上であることが好ましい。
【００５２】
また、図３（ａ）における第４の絶縁膜２１は、積層型ゲート電極２０の側面及びトンネル絶縁膜１３Ａを、低濃度不純物領域２３ａ、２３ｂを形成するためのｎ型不純物のイオン注入から保護しておればよく、第４の絶縁膜２１を積層ゲート電極２０の側面にのみ形成する工程を設けてもよい。
【００５３】
また、第５の絶縁膜２６としては、酸化膜であってもよいし窒化膜であってもよい。
【００５４】
また、本実施形態においては、ＭＯＳトランジスタのゲート電極１８Ｂは、ポリシリコン膜であったが、これに代えて、ポリサイドゲート又はポリメタルゲートであってもよい。
【００５５】
さらに、本実施形態においては、不揮発性メモリ及びＭＯＳトランジスタは、いずれもＬＤＤ構造を有しているが、ＬＤＤ構造でなくてもよい。
【００５６】
【発明の効果】
本発明に係る半導体記憶装置の製造方法によると、レジストパターンを除去する際のアッシング工程及び洗浄工程において、メモリセル領域である第１の領域のソース又はドレインとなる第１の不純物領域における積層型ゲート電極の近傍部がダメージを受ける事態を防止できるため、メモリセルのソース又はドレインとなる第１の不純物領域の抵抗値が異常に高くなる事態を回避することができると共に、レジストパターンを除去するためのアッシング工程において、積層型ゲート電極を構成するトンネル絶縁膜及び容量絶縁膜の側部がダメージを受けたり又は削られたりしてメモリセルの特性が劣化する事態を回避することができる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は一実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図２】（ａ）及び（ｂ）は一実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図３】（ａ）及び（ｂ）は一実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図４】（ａ）及び（ｂ）は一実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図５】（ａ）及び（ｂ）は一実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図６】（ａ）及び（ｂ）は一実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は従来の半導体記憶装置の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の前提となる半導体記憶装置の製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は本発明の前提となる半導体記憶装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の前提となる半導体記憶装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）、（ｂ）は本発明の前提となる半導体記憶装置の製造方法の各工程を示す断面図である。
【符号の説明】
１０  半導体基板
１１  ｐ型ウェル領域
１２  素子分離領域
１３  第１の絶縁膜
１３Ａ  トンネル絶縁膜
１４  第１の導電膜
１４Ａ  浮遊ゲート電極
１５  第２の絶縁膜
１５Ａ  容量絶縁膜
１６  第１のレジストパターン
１７  第３の絶縁膜
１７Ａ  ゲート絶縁膜
１８  第２の導電膜
１８Ａ  制御電極
１８Ｂ  ゲート電極
１９  第２のレジストパターン
２０  積層型ゲート電極
２１  第４の絶縁膜
２２  第３のレジストパターン
２３ａ、２３ｂ  低濃度不純物領域
２４  第４のレジストパターン
２５  熱酸化膜
２６  第５の絶縁膜
２７  第１のサイドウォール
２８  第５のレジストパターン
２９  第６のレジストパターン
３０  第２のサイドウォール
３１ａ、３１ｂ  高濃度不純物領域
３２ａ、３２ｂ  高濃度不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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