(57)【特許請求の範囲】
【請求項１】
バンドギャップエネルギーが２.０ｅＶ以上の半導体単結晶を半導体材料とし、第１導電型の第１半導体層と、前記第１半導体層とｐｎ接合を形成する第２半導体層と、前記第１半導体層と他のｐｎ接合を形成する第３半導体層と、を有する半導体基体と、
前記第２半導体層と接触する電極と、
前記第３半導体層と接触する他の電極と、
を備え、
前記ｐｎ接合のパンチスルー電圧において前記第２半導体層内の空乏層が前記第２半導体層全体に拡がって前記電極に達することでパンチスルーし、前記他のｐｎ接合のパンチスルー電圧において前記第３半導体層内の空乏層が前記第３半導体層全体に拡がって前記他の電極に達することでパンチスルーし、
前記ｐｎ接合及び前記他のｐｎ接合のそれぞれにおいて、パンチスルー電圧がアバランシェ電圧よりも低いことを特徴とする半導体サージ吸収素子。
【請求項２】
請求項１において、前記第２及び第３半導体層が前記第１半導体層よりも高不純物濃度であることを特徴とする半導体サージ吸収素子。
【請求項３】
請求項１において、さらに、前記第２半導体層の周辺端部に位置し、前記第２半導体層よりも接合深さが深くて高不純物濃度の第４半導体層と、前記第３半導体層の周辺端部に前記第３半導体層よりも接合深さが深くて高不純物濃度の第５半導体層と、を備えることを特徴とする半導体サージ吸収素子。
【請求項４】
請求項１において、さらに、前記第２半導体層内に位置し、前記第２半導体層よりも高不純物濃度の第２導電型の複数の第６半導体層と、前記第３半導体層内に位置し、前記第３半導体層よりも高不純物濃度の第２導電型の複数の第７半導体層と、を備えることを特徴とする半導体サージ吸収素子。
【請求項５】
請求項４において、前記第６及び第７半導体層の深さがそれぞれ前記第２及び第３半導体層よりも浅いことを特徴とする半導体サージ吸収素子。
【請求項６】
請求項３において、さらに、前記第２半導体層内に位置し、前記第２半導体層よりも高不純物濃度の第２導電型の複数の第６半導体層と、前記第３半導体層内に位置し、前記第３半導体層よりも高不純物濃度の第２導電型の複数の第７半導体層と、を備え、前記第４半導体層と前記第６半導体層とが接触し、前記第５半導体層と前記第７半導体層とが接触することを特徴とする半導体サージ吸収素子。
【請求項７】
バンドギャップエネルギーが２.０ｅＶ 以上の半導体単結晶を半導体材料とし、第１導電型の第１半導体層と、前記第１半導体層とｐｎ接合を形成する第２半導体層と、前記第１半導体層と他のｐｎ接合を形成する第３半導体層と、を有する半導体基体と、前記第２半導体層と接触する電極と、前記第３半導体層と接触する他の電極と、を備え、
前記ｐｎ接合のパンチスルー電圧において前記第２半導体層内の空乏層が前記第２半導体層全体に拡がって前記電極に達することでパンチスルーし、前記他のｐｎ接合のパンチスルー電圧において前記第３半導体層内の空乏層が前記第３半導体層全体に拡がって前記他の電極に達することでパンチスルーし、
前記ｐｎ接合及び前記他のｐｎ接合のそれぞれにおいて、パンチスルー電圧がアバランシェ電圧よりも低い、少なくとも１個の半導体ペレットと、
前記半導体ペレットに電気的に接続され、前記半導体ペレットを挟む複数の金属電極と、
前記半導体ペレット及び前記複数の金属電極を被覆する絶縁体と、
を備えることを特徴とする半導体サージ吸収素子。
【請求項８】
請求項７において、前記半導体ペレットが複数個直列に積層されることを特徴とする半導体サージ吸収素子。
【請求項９】
請求項８において、さらに前記半導体ペレット間に介在する金属板を備えることを特徴とする半導体サージ吸収素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気機器や電子回路等を過電圧から保護するための半導体サージ吸収素子に関する。
【０００２】
【従来の技術】
電気，電子回路を使用したエレクトロニクス機器には、瞬間的なサージ過電圧による電子回路ならびに電子部品の破損を防止するため、過電圧保護機能を有する回路または保護素子が使われている。過電圧サージには、落雷や配電系統の異常により発生して配電線からやってくるいわゆる外雷サージと、機器の内部でスイッチ類のオン，オフやスパーク異常などにより発生するいわゆる内雷サージとがあり、電子機器の安全性を確保するためにそれぞれ用途に応じた保護回路や保護素子が適用される。
【０００３】
過電圧サージを吸収して機器を保護する素子を総称してバリスターまたはアレスターと呼ばれるが、外雷サージ用には、ＺｎＯやＳｉＣ（silicon carbide)を主成分とする微結晶を焼成した焼結体からなる、粒界障壁形バリスターと呼ばれる素子が広く使われている。粒界障壁形バリスターは、一定の電界強度以上で抵抗値が激減する焼結抵抗体の非直線特性を利用するもので、比較的製作が簡単なので安価・高性能のアレスターとして電気機器分野の「避雷器」としてだけでなく、パーソナルコンピユータや通信機などの電子機器分野の「保安器」としても数多く使用されている。しかし、このような従来のバリスターには次のような性能上の問題がある。その一つは動作抵抗に係わる定電圧特性である。すなわち、サージ電流通電時に焼結体の抵抗成分により大きな内部電圧降下が発生し、動作開始電圧（立ち上がり電圧とも言う）と動作上限電圧（制限電圧とも呼ばれ素子が保護できる上限電圧）との間に大きな電圧差が生じる。この電圧差は大容量素子ほど大きくなり、電力用では動作開始電圧の約１／２に及ぶものもある。このため、電気機器の耐電圧設計は実際の動作電圧に比べてかなり大きな電圧に設定する必要があり、機器の大型化，高価格化のみならず電力損失の増大による効率低下という省資源，省エネルギーに反する大きな問題がある。他の問題は、繰り返し動作に関する。焼結抵抗体のバリスターは、抵抗体の温度特性の制約から繰り返しの定電圧動作は保障されない。そのため、避雷器や保安器などの単発の瞬時サージ電圧から機器を保護する用途に使用が制限され、過電圧が繰り返し印加されるような用途、例えばインバータ装置内の半導体素子を内部で発生する過電圧から保護する様な場合には殆ど適用できない。このため、このような装置では、抵抗やコンデンサなどから構成されるスナバ回路や電圧のクランプ機能をもつ回路を素子に接続するとともに使用素子の耐電圧を電源電圧の２倍以上高く設定するなどの対策が施されているが、装置の大型化，高価格化や電力損失の増大を招くという問題がある。
【０００４】
焼結抵抗体のバリスターの前記したような問題を克服するサージアブソーバとしてＳｉのｐｎ接合の降伏現象を利用したいわゆる接合型バリスターと呼ばれる素子が実用化されている。この素子は、例えば電子情報通信学会編、「電子情報通信ハンドブック」第９編半導体デバイス，第２部門ダイオードの７７４ページに詳しく記載されているように、Ｓｉのｐｎ接合の２種類の降伏現象すなわちアバランシェ降伏とツェナー降伏が、それによって流れる広い範囲の逆電流に対して、一定の降伏電圧を示すという降伏特性を積極的に利用したものであり、機能や構造もこれに適するように設計されている。
【０００５】
図２はアバランシェ降伏現象を利用したエピタキシャル形定電圧ダイオードの構造断面図（ａ）と電圧−電流特性（ｂ）を示す。ｎ型Ｓｉ単結晶にｐ型多結晶Ｓｉを選択的に成長させたもので、エピタキシャル層形成後の熱処理によってｐ型不純物をＳｉ中に拡散させて形成するｐｎ接合付近の濃度勾配と基材となるｎ型Ｓｉ単結晶の不純物量によって降伏電圧の微妙な制御が可能である。ｐ型不純物層をイオン注入法とその後の拡散によって制御されるものもある。かかるダイオードに逆方向の電圧を印加すると、図２（ｂ）のように、ほぼ一定の電圧でアバランシェ降伏を起こし逆電流が著しく増大する降伏領域がある。サージ吸収素子としての性能の良否は降伏領域の電圧（ＶZ）と電流（ＩZ）の傾斜（△ＶZ／△ＩZ）（＝動作抵抗Ｚz）で示され、これが小さいほど定電圧特性がよい。
【０００６】
電流・電圧特性は次式で近似される。
【０００７】
ＩZ＝(ＶZ／Ｃ)α
ここで、Ｃは定数、αは電圧非直線指数と呼ばれ、α＝１が通常の抵抗の場合であり、αが大きいほどバリスターとして優れている。前記した焼結抵抗体がα〜５０であるのに対して、Ｓｉのサージ吸収素子ではα＝１００〜５００のバリスターが得られ、さらに繰り返しの動作にも耐えるので、電子機器の保護素子として広く使われている。しかしながら、Ｓｉを材料とした従来のサージ吸収素子は焼結体バリスターに比べてサージ耐量が著しく小さいという問題がある。動作電圧が数Ｖ〜数百Ｖ、ピークパルス電流が大きいものでも数１００Ａ程度であり、その用途が比較的小容量の電子機器に限定される。サージアブソーバでは瞬間的とは言え大きなエネルギーを素子自身で吸収しなければならないが、Ｓｉを素材としたサージ吸収素子の場合、ｐｎ接合の動作上限温度が通常１５０〜２００℃と低く、さらにＳｉの熱容量が比較的小さい。そのため、許容される吸収エネルギーはセラミックのバリスターより著しく制限される。
【０００８】
以上に述べたように、動作抵抗が低くて電圧の平坦率が良く、かつ動作の繰り返しが可能であり、そしてサージ耐量が高くて広い電圧と電流領域の使用に耐えるという優れたサージアブソーバ機能を有する素子は従来技術の範囲では存在しなかった。
【０００９】
【発明が解決しようとする課題】
本発明は、上記のような問題点を考慮してなされたものであり、次のような目的を有する。
【００１０】
本発明の目的は、サージ耐量が大きく、繰り返し動作可能な半導体サージ吸収素子を提供することである。
【００１１】
本発明の他の目的は、上記の半導体サージ吸収素子を使った高性能の電気・電子機器並びにパワーモジュールを提供することである。
【００１２】
【課題を解決するための手段】
本発明による半導体サージ吸収素子においては、半導体基板が、バンドギャップエネルギーが２.０ｅＶ 以上の半導体単結晶を半導体材料とする。半導体基板は、第１導電型の第１半導体層と、第１半導体層とｐｎ接合を形成する第２半導体層、及び第１半導体層と他のｐｎ接合を形成する第３半導体層とを有する。第２半導体層は電極と接触し、第３半導体層は他の電極と接触する。さらに、ｐｎ接合及び他のｐｎ接合のそれぞれにおいては、パンチスルー電圧がアバランシェ電圧よりも低い。ここで、第１導電型及び第２導電型は、それぞれｐ型またはｎ型であり、かつ互いに反対導電型である。従って、半導体基板の基本的な接合構造はｐｎｐまたはｎｐｎとなるので、本発明による半導体サージ吸収素子は双方向性を有する。
【００１３】
本発明による半導体サージ吸収素子においては、半導体材料が単結晶であるため、Ｓｉ単結晶を用いた従来のサージ吸収素子が持っていた電圧非直線指数αが大きいというような優れた特性が保持される。さらに、半導体材料がバンドギャップエネルギーが２.０ｅＶ 以上のワイドバンドギャップ半導体であるため、動作上限温度及び結晶の溶融温度が高く、かつ熱伝導率も高いので、サージ耐量が大きく繰り返し動作可能な半導体サージ吸収素子が実現できる。
【００１４】
さらに、上記本発明による半導体サージ吸収素子においては、各ｐｎ接合においてパンチスルー電圧がアバランシェ電圧よりも低いので、電流が急に流れ出す電圧すなわちサージ吸収動作開始電圧がパンチスルー電圧によって決まる。パンチスルー電圧は、ｐｎ接合を形成する半導体層の不純物総量によって設定できる。従って、不純物の拡散が起こりにくい等の性質により正確なアバランシェ電圧の設定が困難なワイドバンドギャップ半導体であっても、高精度で動作開始電圧を設定できる。好ましくは、第２及び第３半導体層の不純物濃度を第１半導体層よりも高くするとともに、第２及び第３半導体層における空乏層のパンチスルーによってパンチスルー電圧が設定されるようにする。これにより、第２及び第３半導体層を形成するときに半導体基板に導入する不純物総量によってサージ吸収動作開始電圧を高精度に設定することができる。
【００１５】
本発明による電気・電子機器においては、サージ吸収素子として、上記本発明による半導体サージ吸収素子を含む、バンドギャップエネルギーが２.０ｅＶ 以上の半導体単結晶を半導体材料とする半導体サージ吸収素子が接続される。適用すれば、高電圧であることを特徴とする電気・電子機器。ワイドバンドギャップ半導体単結晶を半導体材料とする、サージ耐量が高く繰り返し動作が可能なサージ吸収素子が接続されるので、電気・電子機器の耐電圧の設定において、電源電圧または連続使用電圧に対して大きなマージンをとる必要がなくなる。従って、電気・電子機器が小型化されたり、電力損失が低減されたりする。特に、本発明の効果は高電圧を扱う場合には著しく、電源電圧または連続使用電圧が２２０Ｖ以上であり、耐電圧が電源電圧のピーク値あるいは前記連続使用電圧のピーク値の１００％から１５０％である新規な電気・電子機器を実現できる。なお、本発明による電気・電子機器には、電力変換器や各種電源装置などの電気機器、並びに通信装置や端末装置及び電子計算機など電子装置が含まれる。
【００１６】
本発明によるパワーモジュールにおいては、金属板と、金属板上に接着される回路基板と、回路基板上に搭載され、互いに並列接続される半導体スイッチング素子及び半導体サージ吸収素子と、を備える。そして、半導体サージ吸収素子として、上記本発明による半導体サージ吸収素子を適用する。本パワーモジュールにおいては、半導体スイッチング素子に印加される電圧が高くなっても、半導体サージ吸収素子の動作開始電圧すなわちパンチスルー電圧でクランプされる。従って、半導体スイッチング素子の耐圧の設定において、パワーモジュールが使用される電源電圧に対して大きなマージンをとる必要がなくなる。具体的には、半導体スイッチング素子の耐圧を電源電圧のピーク値の１００％から１５０％に設定できる。このため、パワーモジュールの電力損失を低減できる。なお、上記本発明による電気・電子機器においても、半導体スイッチング素子を備える場合には、上記本発明による半導体サージ吸収素子を含む、ワイドバンドギャップ半導体単結晶を半導体材料とする半導体サージ吸収素子を半導体スイッチング素子に並列に接続することにより、同様の作用・効果が生じる。
【００１７】
【発明の実施の形態】
以下、本発明を具体的な実施例を開示しながら詳細に説明する。
【００１８】
図１は本発明による半導体サージ吸収素子の第一の実施例であり、双方向のサージ電流に対する耐性の優れた高耐圧の接合型バリスターの断面図を示す。上下に主表面を有する平行平板状のＳｉＣ単結晶の半導体基板１は、不純物濃度が５〜８×１０15cm-3、厚さ約２００μｍの比較的厚いｎ型層２と、半導体基板１の主表面からの深さが約０.５μｍ 、不純物総量が約７×１０12cm-2、平均不純物濃度が約８×１０16cm-3のｐ- 型層３およびｐ- 型層８とからなり、これらの半導体層間にｐｎ接合３２および８２が形成されている。ｐ- 型層８が露出する一方の主表面にオーム性接触されたたとえばＡｌ金属の一方の電極４、同じくｐ- 型層３が露出する他方の主表面にオーム性接触された例えばＡｌ金属の他方の電極５がそれぞれ設けられる。両方の電極４，５が終端する部分すなわちｐ- 型層３及び８の周辺端部にはそれぞれの主表面からｎ型層２内に平均不純物濃度約２×１０17cm-3、半導体基板１の各主表面からの深さ約０.７μｍ であるｐ- 型層３および８よりも接合深さが深くて高不純物濃度のｐ+ 型層６および９が設けられ、その表面において電極４，５と低抵抗にオーム性接触されている。
【００１９】
単結晶ＳｉＣはバンドギャップエネルギーＥｇが３.２ｅＶとＳｉの１.１２eVの約３倍大きいので接合の動作上限温度は１０００℃ほどに高く、そのうえ結晶の溶融温度が２３００℃以上と高温であり、かつ熱伝導率もＳｉの約３倍高い。すなわち、ＳｉＣは熱的に強い半導体材料である。従って、本実施例の接合型バリスターは、Ｓｉを半導体材料とした従来のサージ吸収素子よりもかなり大きなサージ耐量を有するとともに、サージ吸収動作を繰り返して行うことができる。
この実施例において各部の作用を以下に説明する。
【００２０】
一方の電極４が他方の電極５に対して正電位となる向きの電圧が印加されたとき、逆電圧はｐｎ接合３２で阻止される。ｐｎ接合３２を起点として空乏層がｎ型層２およびｐ- 型層３内に拡がって電圧を阻止する。各層への空乏層の拡がりは印加される逆電圧の増加とともに拡大するが、ｎ型層２，ｐ- 型層３の空乏層幅及び平均不純物濃度をそれぞれＸｎ，ＮｎおよびＸｐ，Ｎｐとすれば、Ｘｎ・Ｎｎ＝Ｘｐ・Ｎｐの関係が保持される。本実施例では、Ｎｐ≫ＮｎなのでＸｐ≪Ｘｎになるが、ｐ- 型層３の厚さが極めて小さいのでＸｐは、ｐｎ接合の電界強度が絶縁破壊電界(ＳｉＣの場合は約２×１０6Ｖ／cm）に達するより低い電圧でｐ- 型層３全体に拡がって半導体基板１の他方の主表面に到達し、その電圧でパンチスルー現象を起こしてｐｎ接合３２は降伏する。したがつて、ｐｎ接合３２がアバランシェ降伏を起こす以前にパンチスルー降伏することになる。すなわちｐｎ接合のパンチスルー電圧はアンバランシェ電圧よりも低い。この実施例ではアバランシェ電圧が約１,４００Ｖに対してパンチスルー電圧は約１,０００Ｖである。このパンチスルー電圧は、ｐ- 型層３の不純物の総量に依存することになり、イオン注入法などによるドーパントの注入量の精密な調整により所要の電圧に正確に制御できる。反対に、一方の電極４が他方の電極５に対して負電位となる向きの逆電圧が印加された場合、ｐｎ接合８２の降伏電圧で前記と同様な動作をする。この場合にはｐ- 型層８の不純物の総量をドーパントの注入量の精密な調整により所要のパンチスルー電圧に正確に制御できる。
【００２１】
以上の動作を図５に示した電圧・電流特性の模式図で説明する。一方の電極（Ｔ１）４と他方の電極（Ｔ２）５間に一方の電極(Ｔ１)４が＋となる向きの印加電圧を次第に高くして行くとＶZ1の電圧においてｐ- 型層３がパンチスルーを起こし、急激に逆電流が流れる。ｐ型層の不純物量が多い通常のｐｎ接合ではアバランシェ電圧ＶB1で電圧降伏するが、本実施例の素子ではＶZ1＜ＶB1となる所定の電圧ＶZ1で降伏が開始する。また、一方の電極（Ｔ１）４が−となる向きの逆極性の印加電圧を次第に高くして行くとＶZ2の電圧においてｐ- 型層８がパンチスルーを起こし、急激に逆電流が流れる。ｐ型層の不純物量が多い通常のｐｎ接合ではアバランシェ電圧ＶB2で電圧降伏するが、本発明の素子ではＶZ2＜ＶB2となる所定の電圧ＶZ2で降伏が開始する。双方向の電圧印加において１００μｓの通電期間では約１０００Ａの逆電流が繰り返し印加されても正常に動作し、ＩZ＝１０００Ａ における電圧差は約４０Ｖであり、電圧非直線指数α≒３５０の高性能のサージ吸収特性をもつ。この結果、本実施例では双方向の過電圧に対してサージ吸収機能を有する接合型バリスターが得られる。
【００２２】
なお、ｐ+ 型層６および９は、それぞれｐｎ接合３２およびｐｎ接合８２の端部にかかる局所集中電界によるアバランシェ降伏電圧の低下を防ぐものである。従って、ｐ+ 型層６および９により、プリーナ型のｐｎ接合を用いながらも、アバランシェ電圧がパンチスルー電圧よりも高いという関係が確実に得られる。この実施例では通常よく使われているいわゆるガードリング構造を示したが、他の構造、例えばフィールドリミッティングリング（ＦＬＲ），フィールドプレート(ＦＰ)、またはジャンクション・ターミネーション・エクステンション(ＪＴＥ)なども適用できる。また、この実施例では一方の電極４および他方の電極５は各々一方および他方の主表面においてｐ- 型層３およびｐ- 型層８にオーム性接触されているが、パンチスルー電圧より十分低い電圧で降伏するバリアの低いショットキー接触であってもよい。動作電圧や動作抵抗に大きな影響がないからである。しかし、特に低抵抗でなくとも前記したオーム性接触の方がより優れていることは容易に理解出来よう。
【００２３】
図３は本発明による半導体サージ吸収素子の第二の実施例であり、図３（ａ）は動作の均一性の改善された接合型バリスターの断面図を示す。図中の各部に付した構成部分の符号が図１に示した第一の実施例と同じ部分はその構造、伝導型および作用が等しい部分を指している。図３（ａ）では、主な機能領域となる部分において一方および他方の主表面からｐ- 型層８およびｐ- 型層３内に、これらの半導体層よりも高不純物濃度で、かつｐ- 型層８，３よりすなわちｐｎ接合８２，３２より浅い位置にｐ+ 型層１０，７が複数個設けられている。ｐ+ 型層１０，７の平均不純物濃度および半導体基板１の主表面からの深さはそれぞれ１×１０17cm-3，０.２μｍ であり、それぞれの幅ならびに相互の間隔をそれぞれ約５０μｍとして分散配置した。図３（ｂ）に示すように、ｐ+ 型層７，１０は細長いストライプ状であり、ストライプ形状の長手方向の両端が、ｐ+ 型層６，９に接触している。また、ｐ+ 型層７，１０はそれぞれ電極５，４とオーム性接触している。
【００２４】
この実施例でもパンチスルー現象による主たる動作および各部の作用は前記した第一の実施例で述べたのと同様である。一方の電極４が他方の電極５に対して正電位となる向きの逆電圧が印加された場合、ｐ- 型層３内に拡がる空乏層は、ｐ+ 型層７のない領域では前記した動作で拡がりその先端部が主表面に到達する電圧ＶZ でパンチスル降伏を起こすが、ｐ+ 型層７の具備された領域ではｐ+ 型層７に到達したあとさらにｐ+ 型層７内に拡がるので、前記のＶZ ではパンチスルーは起こらない。その結果、パンチスルーを起こす領域が分割されることになり、ｐｎ接合の広い面積にわたって均一のパンチスルー動作が保障される。また、逆向きの電圧、すなわち一方の電極４が他方の電極５に対して負電位となる向きの逆電圧が印加された場合、ｐ+ 型層１０と同様の作用によってパンチスルーを起こす領域が分割されることになる。このように、本実施例ではｐｎ接合の広い面積にわたって双方向の極性の電圧印加において均一のパンチスルー動作が保障される。
【００２５】
本構造によって接合面積が１０cm2 以上の大口径の素子が実現可能になり、サージ電流耐量５０００Ａ以上の双方向のサージ吸収機能を有した素子がえられる。なお、本実施例ではｐ+ 型層７，１０の深さがｐ- 型層３，８より浅い例、すなわちｐ+ 型層７，１０がｐｎ接合３２，８２から離れている例を示したが、同等もしくはより深い層であっても同様の効果がある。しかしながら、ｐ+ 型層７，１０の深さが深い場合は、隣接する二つのｐ+ 型層による空乏層の重なりによって起こるピンチオフ効果のために中間のｐ- 型層３，８の領域でのパンチスルー電圧が変化する性質がある。したがって、該ｐ+ 型層７，１０の深さは、本実施例で開示したように、それぞれｐ- 型層３，８の深さより浅くしたほうがパンチスルー電圧の制御ならびに均一性を確保するには有利である。
【００２６】
また、ｐ+ 型層７，１０の平面的な配列構造は本実施例に制限されるものではない。図４は他の平面構造例を示す。図４（ａ）はｐ+ 型層７が格子状または網目状であるメッシュ構造、（ｂ）はドット状または水玉模様の配列の例であり、何れでも前記したものと同様の効果がある。ｐ+ 型層１０の平面的な構造はｐ+ 型層７と同様にすることができる。
【００２７】
以上に述べた第一および第二の実施例では半導体基板１の材料としてエネルギー（Ｅｇ）が２.２〜３.１ｅＶの範囲の値をもつＳｉＣ単結晶について開示したが、材料をＳｉＣのみに制限するものではなく、Ｅｇ〜３.４ｅＶ のＧａＮやＥｇ〜５.５ｅＶ のダイヤモンドなどのワイドバンドギャップの半導体の単結晶を半導体基体として適用できる。
【００２８】
さらに、前記の各実施例では半導体基体としてほぼ均質のｎ型単結晶の例を開示したが、比較的高不純物濃度のｎ+ 型結晶の両方の面に比較的低濃度に不純物量がドープされた薄いｎ型層をエピタキシャル成長法などで形成されたｎ-／ｎ+／ｎ- 基板を適用してもよい。かかる基体の構成にすれば、ｐｎ接合の形成位置の基体の不純物濃度がより高精度に制御され、かつ結晶欠陥が少なくできるのでパンチスルー電圧の容易制御や動作電圧の安定性に優れる。また、この基板を半導体基体として使用すれば動作抵抗の一層の低減が可能であり、より高性能のサージ吸収素子が得られる。また、半導体基板１の導電型をｎ型の場合を示したが、記述した導電型を全て反対導電型にすればｐ型の場合にも適用される。
【００２９】
なお、上記の実施例では、ｐ- 型層３及び４，ｐ+ 型層６及び９，ｐ+ 型層７及び１０をそれぞれ同じ構造としたが、不純物濃度や接合深さ及びパターン形状を適宜異ならしめてもよい。これにより、双方向のそれぞれについて、独立に特性を調整できる。
【００３０】
図６は半導体サージ吸収素子のパッケージ内に実装された構成の一例を示したものである。半導体ペレット１はＳｉＣ単結晶内にｐｎ接合形成した前記実施例のいずれかの接合型バリスターである。４１および５１は半導体ペレット１を挟んで半導体ペレット１における一方および他方の電極４，５に電気的に接続または接触された金属電極であって半導体基体に熱膨張係数が近い材料例えばＭｏ金属板、４２および５２は半導体ペレット及びＭｏ金属板を挟みＭｏ金属板に電気的に接続された例えばＣｕ金属の外部端子電極、６０は半導体機能部分をシールする働きをもつセラミックもしくは絶縁樹脂のパッケージ外枠、７０はパッケージ内部の電気的絶縁ならびに半導体ペレットの表面の保護を目的としたＮ2 もしくはＳＦ6 系の絶縁ガスまたは絶縁油あるいは絶縁樹脂である。かかる素子は個別のサージ吸収素子として電気回路中に接続して使用される。
【００３１】
図７は、図６で記述した実装素子において動作開始電圧の高い素子に適用される半導体ペレットの構成例を示す。半導体ペレット１は前記したと同様のＳｉＣ単結晶内にｐｎ接合形成した接合型バリスターである。本実施例では４個の半導体ペレットが真列に積層されている。それぞれのペレットは接着または接触されることによって電気的に直列接続されている。４１および５１は前記した金属電極である。半導体ペレット１個当りの降伏電圧を前記の実施例で示した１０００Ｖとすれば、この構成では動作開始電圧４０００Ｖの半導体サージ吸収素子となる。かかる構成にすれば、直列接続する半導体ペレットの直列数の増減で動作開始電圧の調整が可能である。したがって、１ペレットを高耐圧にする場合に比べて高耐圧に耐えるｐｎ接合の端部の絶縁設計が容易になり、各ペレットで高い動作電圧を分担するので高い信頼性が確保できるとともに素子の価格低減にも有効である。
【００３２】
図８は、図７で示した構成の高耐圧素子のサージ電流に対する耐量をさらに向上できる素子構成の一例を示したものである。４個の半導体ペレット１０１，１０２，１０３および１０４の間に金属板８０が介在されている点が新規な点である。該金属板８０の厚さは半導体ペレット１０１〜１０４と同程度の約２００μｍの例としたが、数１０μｍ〜数mmであってもよい。また、該金属板８０の材料には熱伝導性の優れた材料がよく、ＡｇまたはＣｕ系が好ましい。
【００３３】
アレスターとして配電系統に適用されるサージ吸収素子には動作時のサージ電流が１００００Ａ以上に及ぶ大電流に耐えることが要求される場合がある。通電時間が１００μｓ程度に短時間といえどもこの間のパワーは極めて大きい値になり、動作上限温度が１０００℃を超えるワイドバンドギャップ半導体を適用した場合でもこの間の温度に耐えるには相応した熱的な容量が必要である。図８の実施例の金属板はこの熱容量を拡大する目的で介在させたものである。かかる構成にすれば、比較的高価な半導体基体の体積を著しく大きくしなくとも大サージ電流に耐えるサージ吸収素子が実現できる。
【００３４】
本発明による半導体サージ吸収素子の適用範囲は従来の焼結抵抗体バリスターや接合型バリスターが適用されている用途の全てを含むものであるが、とくに、動作電圧やサージ電流の比較的大きな電気機器への適用に威力を発揮する。以下に２，３の代表的な応用実施例を挙げ、その適用効果について述べる。
【００３５】
図９は、サージ吸収素子を電気機器の外雷サージからの保護に適用した応用実施例を示す。１００はサージ吸収素子、２００は半導体スイッチング素子としてサイリスタを備えるサイリスタ電力変換器である。サイリスタ電力変換器２００は、電源電圧の最大値を３０ｋＶとし、１個当りの阻止電圧４.５ｋＶ のサイリスタ素子を必要な数だけ直列接続された電力変換器とする。サージ吸収素子100は、１個当りの動作開始電圧が４.０ｋＶ であり、かつ１０ｋＡ（８０μｓ）の雷サージ通電時の制限電圧が４.１０ｋＶ(図１０参照）である前記いずれかの実施例の半導体サージ吸収素子が１０個直列に接続されている。したがって、本実施例のサイリスタ電力変換器は、サイリスタバルブの耐電圧を４５ｋＶとすれば良く、サイリスタ素子の直列数１０であれば雷サージに十分耐えることができる。
【００３６】
図９の実施例においてサージ吸収素子として従来のＺｎＯバリスターを使用した場合と比較する。図１０に本発明による半導体サージ吸収素子ならびに従来のＺｎＯバリスター素子の電流電圧特性例を示す。ＺｎＯ素子では動作開始電圧（ｂ）が４.０ｋＶ ，１０ｋＡ（８０μｓ）の雷サージ通電時の制限電圧（ａ）は６.０ｋＶ である。このＺｎＯ素子を１０個直列接続して変換器を保護するとすれば、変換器のサイリスタバルブの耐電圧を６０ｋＶ以上に設計する必要があり、サイリスタ素子の直列数は１５個となる。本発明による半導体サージ吸収素子を適用することによってサイリスタバルブに直列接続されるサイリスタ素子を５個少なくできたことになる。すなわち、サイリスタ電力変換器の最大耐電圧と電源電圧との比率を従来の２００％から１５０％に低減できる。その結果、使用されるサイリスタ素子の個数のかかる低減により、電力変換器における全サイリスタ素子の電力損失を約２／３に低減するので変換効率の著しい向上が図れる。そのほか、電力変換器の小型化ひいては価格低減に大きな効果があることは容易に理解できよう。
【００３７】
図９では、電気機器としてサイリスタ電力変換器２００の例を示したが、他の電気機器たとえば電力トランス，開閉器などや配電系統の各種機器の保護にも適用でき、それらの機器の絶縁電圧を大幅に下げることができる。従って、省資源，省エネルギーに対する効果は極めて膨大である。また、上記の機器の電圧設計値の低減に対する効果は電源電圧や連続使用電圧の比較的高い装置で大きい。特にこれらの電圧が２２０Ｖ以上の高電圧の電気機器において一層効果的であり、本発明による半導体サージ吸収素子の適用によって機器の耐電圧を電源電圧のピーク値や連続使用電圧のピーク値の１００％から１５０％の範囲内に設定できる。
【００３８】
図１１は、他の応用実施例で、パワー半導体スイッチング素子であるＩＧＢＴ(Insulated Gate Bipolar Transistor）を使用したＤＣ−ＡＣ変換(インバータ)回路にサージ吸収素子を適用したものである。図において、Ｖｓは直流電源、Ｌｌ1，Ｌｌ2は主回路の配線インダクタンス、４００は電動機などの回路負荷、３００は電流のオン，オフ機能を有するスイッチング回路、２１１，２２１はＩＧＢＴ、２１２，２２２はＩＧＢＴに並列接続されるフリーホイルダイオード（または環流ダイオード）と呼ばれる整流ダイオード、そして１１０，１２０はＳｉＣ単結晶内にｐｎ接合形成した半導体サージ吸収素子である。前記した第一および第二の実施例の半導体サージ吸収素子を適用できることは言うまでもない。サージ吸収素子１１０および１２０は、IGBT211 ，２２１およびフリーホイルダイオード２１２，２２２に並列に接続されている。
【００３９】
以下に本実施例の効果をわかりやすくするために具体的数値例を揚げて説明するが、記載の数値に何ら限定されるものではない。いま、Ｖｓ＝３０００Ｖ，Ｌｌ1＝Ｌｌ2＝０.４μＨ として、スイッチング回路３００によりピーク値Ｉｓ＝３６００Ａの電流を遮断した場合を考える。電流遮断時のＩＧＢＴの電圧，電流波形を模式的に図１２に示す。半導体サージ吸収素子１１０，１２０を接続せずに、IGBT211 ，２２１の各々に１μＦの電圧クランプ用のスナバコンデンサーを並列接続した従来の回路構成では、電流遮断直後にＩＧＢＴには回路の配線インダクタンスによって約６２００Ｖの電圧が印加される。したがって、このスイッチング動作を安全に繰り返えせるようにするには阻止電圧６５００Ｖ以上のＩＧＢＴが必要である。これに対して図示のごとく本発明のサージ吸収素子110,１２０に動作開始電圧４０００Ｖの素子を適用すればＩＧＢＴの阻止電圧は４５００Ｖで十分である。このように、本発明のサージ吸収素子の適用によってインバータ回路に使用するスイッチング素子の必要な耐電圧は回路の電源電圧のピーク値の１００〜１５０％の値に留めることができる。従って、装置の損失低減，効率向上に極めて大きな効果があるばかりでなく、回路構成の簡単化による装置の小型化ひいては低価格化にも効果が大きい。
【００４０】
図１３は、本発明の他の応用実施例で、パワー半導体スイッチング素子IGBT  (Insulated Gate Bipolar Transistor）とフリーホイルダイオードを一体に実装したいわゆるパワーモジュールに本発明による半導体サージ吸収素子を適用したものである。
【００４１】
パワーモジュール５００においては、放熱用金属板５０１上に、電気絶縁セラミック板５０２の表面に導電性金属回路板５０３が形成された回路基板が接着される。回路基板上には、複数の半導体素子のチップが、金属回路板５０３に接着されて搭載されている。複数の半導体チップの内、５０４は半導体スイッチング素子であるＩＧＢＴ，５０５はフリーホイルダイオードである。そして５０６は、ＳｉＣ単結晶内にｐｎ接合形成した接合型バリスターすなわち半導体サージ吸収素子であり、前記の第一または第二の実施例で開示した半導体サージ吸収素子を適用できる。これらの半導体チップが導電性金属回路板５０３上に半田付けされている。これらのチップ表面の電極と他方の導電性金属回路板５０８とはアルミニウムなどの金属線５０７でそれぞれ電気的に接続されており、IGBT504 ，整流ダイオード５０５、およびサージ吸収素子５０６が回路的には並列接続された構成になっている。なお、他方の導電性金属回路板５０８と導電性金属回路板とは、電気的に絶縁されている。５０９はたとえばエポキシ樹脂で成形された外シールド、５１０および５１１はそれぞれ主電極および制御電極の外部端子である。図１３には内部構成を示すために外シールド５０９は部分破断されて表示されているが、実際には前記の搭載された半導体チップなどを全て包含するようシールされている。
【００４２】
このように各半導体チップを同一のパッケージ内に実装すれば、IGBT504 ，フリーホイルダイオード５０５とサージ吸収素子間を繋ぐ電気配線の長さを最小にすることができ、回路配線インダクタンスによる誘起電圧を最小にできるので過電圧に対するサージ吸収の効果を一層顕著に発揮できる利点がある。すなわち、本実施例によって、ＩＧＢＴやフリーホイルダイオードの最大阻止電圧と電源電圧のピーク値もしくは連続動作電圧のピーク値との比率を１５０％以下でかつ限りなく１００％に近づけることが可能になる。
【００４３】
図１３の実施例ではインバータ回路に使われるＩＧＢＴの１相モジュール（図１１の３００に相当）の例を示したが、本発明はかかる回路構成のモジュールに限定されるものでなく、他の複数個の半導体チップを一体実装したいかなる回路構成のモジュールにも適用できる。
【００４４】
なお、本発明による半導体サージ吸収素子は、上記の応用例の他、サージからの保護を必要とする、各種の電気機器、並びに通信装置や端末装置及び電子計算機等の各種の電子装置を含む電気・電子機器に適用できる。
【００４５】
【発明の効果】
本発明によれば、動作の繰り返しが可能であり、サージ耐量が高い半導体サージ吸収素子が実現できる。
【００４６】
また、本発明のサージ吸収素子を電力変換装置等の電気機器，電子機器並びに半導体パワーモジュールに適用すれば、装置の小型化または損失低減等が可能になる。
【図面の簡単な説明】
【図１】本発明による半導体サージ吸収素子の第一の実施例を示す断面図。
【図２】従来技術を示す断面図および動作説明図。
【図３】本発明による半導体サージ吸収素子の第二の実施例を示す断面図および平面図。
【図４】第二の実施例の他の平面図。
【図５】第一の実施例の動作を示す図。
【図６】本発明による半導体サージ吸収素子の実装構成例の断面図。
【図７】本発明による半導体サージ吸収素子の実装構成におけるペレット構成例の断面図。
【図８】本発明による半導体サージ吸収素子の実装構成における他のペレット構成例の断面図。
【図９】本発明によるサージ吸収素子を適用したサイリスタ電力変換器の構成図。
【図１０】本発明によるサージ吸収素子および従来のＺｎＯバリスターの電圧・電流特性例。
【図１１】本発明によるサージ吸収素子を適用したインバータ回路例。
【図１２】本発明によるサージ吸収素子を適用したインバータにおけるスイッチング素子の電圧・電流波形例。
【図１３】本発明による半導体サージ吸収素子を適用したＩＧＢＴパワーモジュールの実施例。
【符号の説明】
１…半導体基板、２…ｎ型層、３，８…ｐ- 型層、３２，８２…ｐｎ接合、４…一方の主電極、５…他方の主電極、６，９…ガードリングとなるｐ+ 型層、７，１０…高濃度ｐ+ 型層、９，９１…ｐ- 型層、１１…ｐ+ 型層、４１，５１…金属電極、４２，５２…外部端子電極、６０…パッケージ外枠、７０…絶縁ガス，絶縁油または絶縁樹脂、１０１〜１０４…サージ吸収素子ペレット、８０…金属板、１００，１１０，１２０…サージ吸収素子、２００…サイリスタ電力変換器、２１１，２２１…ＩＧＢＴスイッチング素子、２１２，２２２…フリーホイルダイオード素子、３００…スイッチング回路、４００…回路負荷、５００…パワーモジュール、５０１…放熱用金属板、５０２…電気絶縁セラミック板、503,５０８…導電性金属回路板、５０４…ＩＧＢＴチップ、５０５…整流ダイオードチップ、５０６…サージ吸収素子チップ、５０７…金属線、５０９…外シールド、５１０，５１１…外部端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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