(57)【特許請求の範囲】
【請求項１】
第１および第２の入力信号の位相差を検出する位相比較器と、
検出された前記位相差に応じた信号を出力するチャージポンプ回路と、を備えた位相比較回路において、
前記位相比較器の出力端子と前記チャージポンプ回路内の信号伝送経路との間に介挿され前記位相差に応じた電圧信号を前記チャージポンプ回路に供給するフィードフォワード回路を備え、
前記位相比較器は、
前記第１の入力信号の立ち上がりエッジまたは立ち下がりエッジに同期させた信号を出力する第１のフリップフロップと、
前記第２の入力信号の立ち上がりエッジまたは立ち下がりエッジに同期させた信号を出力する第２のフリップフロップと、を有し、
前記フィードフォワード回路は、
前記第１のフリップフロップの出力端子と前記チャージポンプ回路の出力端子との間に介挿され、前記第１のフリップフロップの出力端子と前記チャージポンプ回路の出力端子との間の容量結合により、前記位相差に応じた電圧信号を前記チャージポンプ回路の出力端子に供給する第１の容量素子と、
前記第２のフリップフロップの出力端子と前記チャージポンプ回路の出力端子との間に介挿され、前記第２のフリップフロップの出力端子と前記チャージポンプ回路の出力端子との間の容量結合により、前記位相差に応じた電圧信号を前記チャージポンプ回路の出力端子に供給する第２の容量素子と、を有することを特徴とする位相比較回路。
【請求項２】
前記第１のフリップフロップの出力端子と前記第１の容量素子との間に介挿され、前記第１のフリップフロップの出力信号のゲインを調整する第１のゲイン調整手段と、
前記第２のフリップフロップの出力端子と前記第２の容量素子との間に介挿され、前記第２のフリップフロップの出力信号のゲインを調整する第２のゲイン調整手段と、を備え、
前記チャージポンプ回路は、その信号伝送経路を流れる電流を可変制御可能な電流調整手段を有し、
前記第１および第２のゲイン調整手段は、前記電流調整手段による電流の調整に連動してゲイン調整を行うことを特徴とする請求項１に記載の位相比較回路。
【請求項３】
請求項１または２に記載の位相比較回路と、
前記位相比較回路からの出力に基づいて、発振周波数が制御される電圧制御発振器と、
前記電圧制御発振器の出力を分周して前記位相比較回路に供給する分周器と、を備えることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２種類の入力信号の位相差を検出する位相比較回路に関し、例えば、ディジタル放送用のフロントエンド処理部などのように、ＰＬＬ(Phase Locked Loop)構成の各種回路に用いられる位相比較回路を対象とする。
【０００２】
【従来の技術】
２種類の入力信号ＦＳ，ＦＲの位相を比較し、両信号の位相差に応じた信号を出力する位相比較回路が提案されている。図８は従来の位相比較回路の概略構成を示すブロック図である。図８の位相比較回路は、例えばＰＬＬ回路の内部で用いられるものであり、周波数位相比較器１と、チャージポンプ回路２と、ＶＴアンプ３とを備えている。周波数位相比較器１の出力端子から出力された信号は、チャージポンプ回路２に入力されて位相差に応じた信号が生成され、この信号に基づいてＶＴアンプ３は位相差に応じた電圧を出力する。
【０００３】
図８の回路において、信号ＦＲに対して信号ＦＳの位相が進んでいる場合には、周波数位相比較器の出力端子OUT1からは位相差に応じたパルスが出力され、出力端子OUT2からはパルスは出力されない。このとき、位相比較回路の出力端子OUT3からは正のパルス信号が出力される。逆に、信号ＦＲに対して信号ＦＳの位相が遅れている場合には、位相比較回路の出力端子OUT3からは負のパルス信号が出力される。
【０００４】
【発明が解決しようとする課題】
図９は、図８の入力信号ＦＳ，ＦＲ、周波数位相比較器１の出力、および位相比較回路の出力の信号波形図であり、図９（ａ）は入力信号ＦＳ，ＦＲの位相差が大きい場合、図９（ｂ）は位相差が小さい場合を示している。
【０００５】
位相差が大きい場合には、位相差に応じた電圧が位相比較回路から出力されるが、位相差が小さい場合には、周波数位相比較器１およびチャージポンプ回路２の動作速度をどんなに高速化しても、回路の遅延により位相比較回路は位相差に応じたパルス信号を出力できなくなる。
【０００６】
図３の点線Ｌ２は、図８の位相比較回路の位相差と出力電圧との関係を示す図である。周波数位相比較器１の入力信号ＦＳ，ＦＲの位相差が小さくなると、位相差に対する出力電圧の感度が悪くなる。図３の矢印で示した領域は、位相差に対する出力電圧の感度がほとんどない不感帯(Dead Zone)と呼ばれる領域である。
【０００７】
このような不感帯をもつ位相比較回路を用いてＰＬＬ回路を構成すると、ＰＬＬ回路のループゲインが著しく低下してしまう。特に、低周波数域での発振器のクリーンアップ性能が低下し、ＰＬＬ制御が正常に行えなくなる。ここで、クリーンアップ性能とは、ジッタ成分を低減するための性能である。
【０００８】
特に、ディジタル放送の場合、発振器の位相ノイズ性能がシステムの性能を決定づける一要因になるが、従来のように不感帯をもつ位相比較回路を用いてシステムを構成すると、位相ノイズ性能の向上が図れない。
【０００９】
本発明は、このような点に鑑みてなされたものであり、その目的は、位相差が小さくても位相差に応じた信号を精度よく出力可能な位相比較回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の一態様によれば、フィードフォワード回路により、位相差に応じた電圧信号をチャージポンプ回路に供給するため、位相差が小さい場合でも、位相差に応じた信号を出力でき、従来問題となっていた不感帯の存在が抑制される。
【００１１】
本発明の一態様では、フィードフォワード回路により、位相差に応じた電圧信号をチャージポンプ回路に供給するため、位相差が小さい場合でも、位相差に応じた信号を出力でき、従来問題となっていた不感帯の存在が抑制される。
【００１２】
また、本発明の一態様では、位相差に応じた電圧信号を容量結合によりチャージポンプ回路に供給するため、簡易な回路構成で、位相差に応じた電圧信号を確実にチャージポンプ回路に供給できる。
【００１３】
また、本発明の一態様では、第１および第２の容量素子を追加するだけの簡易な構成で、第１および第２のフリップフロップの出力端子と前記チャージポンプ回路内の信号伝送経路とを容量結合させることができる。
【００１４】
また、本発明の一態様では、チャージポンプ回路に流れる電流を可変制御可能な電流調整手段と、第１および第２のゲイン調整手段とを同期して制御するようにしたため、位相差が小さい場合の位相差に対する出力電圧を任意に可変制御することができ、位相差が小さい場合の感度を向上できる。
【００１５】
また、本発明の一態様では、位相差が小さくても不感帯がさほど存在しないような位相比較回路を用いてＰＬＬ回路を構成するため、ジッタ成分の少ない高精度の発振信号を生成できる。
【００１６】
【発明の実施の形態】
以下、本発明に係る位相比較回路について、図面を参照しながら具体的に説明する。
【００１７】
（第１の実施形態）
図１は本発明に係る位相比較回路の第１の実施形態のブロック図である。図１の位相比較回路は、図８と同様の構成の周波数位相比較器１の後段に、フィードフォワード(Feed Forward)回路４を設けた点に特徴がある。周波数位相比較器１の出力信号は、フィードフォワード回路４に入力されるとともに、チャージポンプ回路２にも入力される。
【００１８】
図２は図１に示した位相比較回路の詳細構成を示す回路図である。図１および図２の位相比較回路は、従来と同様の構成の周波数位相比較器１、チャージポンプ回路２およびＶＴアンプ３を備えている他に、フィードフォワード回路４を備えている。
【００１９】
周波数位相比較器１は、Ｄフリップフロップ（第１のフリップフロップ）１１と、Ｄフリップフロップ（第２のフリップフロップ）１２と、リセット回路１３と、NANDゲートＧ１と、ＡＮＤゲートＧ２とを有し、フィードフォワード回路４は、Ｄフリップフロップ１１，１２の各Ｑ出力端子に接続される２個の容量素子（第１および第２の容量素子）Ｃ１，Ｃ２を有する。
【００２０】
Ｄフリップフロップ１１，１２のクロック端子にはそれぞれ入力信号ＦＲ，ＦＳが入力される。Ｄフリップフロップ１１のＱ出力とＤフリップフロップ１２のＱＮ出力はNANDゲートＧ１に入力され、Ｄフリップフロップ１１のＮＱ出力とＤフリップフロップ１２のＱ出力はＡＮＤゲートＧ２に入力される。これらNANDゲートＧ１とＡＮＤゲートＧ２の出力はチャージポンプ回路２に入力される。リセット回路１３は、位相比較を行うたびにＤフリップフロップ１１，１２をリセットする。
【００２１】
チャージポンプ回路２は、直列接続された２つのトランジスタＱ１，Ｑ２を有する。トランジスタ（ＰＮＰトランジスタ）Ｑ１のベース端子にはNANDゲートＧ１の出力端子が接続され、トランジスタ（ＮＰＮトランジスタ）Ｑ２のベース端子にはＡＮＤゲートＧ２の出力端子が接続されている。これらトランジスタＱ１，Ｑ２のコレクタ−エミッタ間を流れる電流がチャージポンプ回路２の信号伝送経路に相当する。
【００２２】
フィードフォワード回路４内の容量素子Ｃ１はＤフリップフロップ１１のＱ出力端子とチャージポンプ回路２内のトランジスタＱ１のコレクタ端子との間に接続され、容量素子Ｃ２はＤフリップフロップ１２のＱ出力端子とチャージポンプ回路２内のトランジスタＱ２のコレクタ端子との間に接続されている。
【００２３】
ＶＴアンプ３は、ダーリントン接続された複数のトランジスタＱ３，Ｑ４と抵抗素子Ｒ１とを有し、チャージポンプ回路２に流れる電流を電圧に変換して出力する。
【００２４】
次に、図１および図２の位相比較回路の動作を説明する。容量素子Ｃ１，Ｃ２からなるフィードフォワード回路４は、Ｄフリップフロップ１１，１２のＱ出力電圧を、NANDゲートＧ１とＡＮＤゲートＧ２を介することなく直接チャージポンプ回路２に供給する。すなわち、容量素子Ｃ１，Ｃ２は、Ｄフリップフロップ１１，１２のＱ出力端子とチャージポンプ回路２の信号伝送経路とを容量結合して、Ｄフリップフロップ１１，１２のＱ出力電圧を迅速にチャージポンプ回路２に供給する作用を行う。
【００２５】
したがって、入力信号ＦＳ，ＦＲ間の位相ずれが小さい場合でも、その位相ずれに応じた電圧がチャージポンプ回路２内のトランジスタＱ１，Ｑ２のコレクタ端子に供給され、チャージポンプ回路２内を流れる電流を位相ずれに応じて精度よく制御することができる。
【００２６】
また、本実施形態では、容量結合により位相差信号の伝送を行うため、低周波数抑圧フィルタとしても機能し、パルス信号の立ち上がりあるいは立ち下がりの信号のみを容量結合で伝送することになる。すなわち、入力信号ＦＳ，ＦＲの位相差が大きい場合には、図８の回路と同様に動作し、フィードフォワード回路４を接続したことによる影響をほとんど無視できる。したがって、位相差が大きい場合には、従来と同様の性能が得られる。
【００２７】
このように、本実施形態は、従来の回路に容量素子Ｃ１，Ｃ２を追加しただけの簡易な回路で構成されるため、設計変更が容易でありながら、位相差が小さい場合の性能向上が図れ、かつ集積化も容易に行える。
【００２８】
図３は図１および図２の位相比較回路の出力特性図であり、横軸は位相差Δφ、縦軸は出力電圧を表している。図３の実線Ｌ１は位相比較回路の出力特性を示し、点線Ｌ２は従来の位相比較回路の出力特性を示している。
【００２９】
同図に示すように、容量素子Ｃ１，Ｃ２からなるフィードフォワード回路４を設けることにより、従来は不感帯(Dead zone)であった位相差Δφの小さな領域でも、位相差に応じた出力電圧を出力することができる。
【００３０】
ところで、図１および図２の位相比較回路は、例えばテレビ放送受信機内の周波数シンセサイザで用いられる。図４はテレビ放送受信機の概略構成を示すブロック図である。図４のテレビ放送受信機は、アンテナ２０で受信された信号をフィルタリングするバンドパスフィルタ２１と、局部発振信号を生成する周波数シンセサイザ２２と、バンドパスフィルタ２１を通過した信号を局部発振信号を用いて周波数変換を行うミキサー２３と、周波数変換した信号に対して信号処理を行うベースバンド処理部２４と、チャネルの切り替え制御すなわち周波数シンセサイザ内の後述する分周器の分周比の選択を行う制御回路２５とを備えている。
【００３１】
周波数シンセサイザ２２は、ＰＬＬ回路構成になっている。図５は周波数シンセサイザ２２の詳細構成を示すブロック図である。図５に示すように、周波数シンセサイザ２２は、分周器（第１の分周器）３１と、図１および図２と同様の構成の位相比較回路２、チャージポンプ回路２およびＶＴアンプ３と、ローパスフィルタ３３と、電圧制御発振器３４と、分周器（第２の分周器）３５とを有する。
【００３２】
図５において、ローパスフィルタ３３以外の構成部分は、一つの半導体チップ内にまとめられることが多い。
【００３３】
分周器３１は基準信号発振器の発振信号をＭ（Ｍは２以上の整数）分周し、分周器３５は電圧制御発振器３４の出力信号をＮ（Ｎは２以上の整数）分周する。位相比較回路２は、分周器３１の出力信号ＦＲと分周器３５の出力信号ＦＳとの周波数および位相のずれ量に応じた信号を出力する。
【００３４】
より詳細には、位相比較回路２は、分周器３１の出力信号ＦＲの立ち上がり時刻よりも分周器３５の出力信号ＦＳの立ち上がり時刻が遅れている場合には、その位相差に応じたUP信号をチャージポンプ回路２に供給し、逆に、分周器３１の出力信号ＦＲの立ち上がり時刻の方が遅れている場合には、その位相差に応じたDOWN信号をチャージポンプ回路２に供給する。
【００３５】
電圧制御発振器３４は、周波数位相比較器１で位相のずれが検出されない場合はそのままの周波数で発振し続け、位相のずれが検出されると、その位相のずれに応じた周波数で発振する。このようにして、局部発振信号の周波数は各分周比によりＰＬＬ制御が行われる。
【００３６】
このように、第１の実施形態における位相比較回路２を用いてＰＬＬ回路を構成すれば、位相差が非常に小さい場合でも確実に周波数制御を行うことができ、ジッタ成分の少ない高精度の局部発振信号を生成できる。したがって、本実施形態をディジタル放送用のフロントエンド処理部に適用すれば、フロントエンド処理部の性能向上が図れる。
【００３７】
（第２の実施形態）
第２の実施形態は、容量素子Ｃ１，Ｃ２とＤフリップフロップ１１，１２のＱ出力端子との接続経路にアンプを接続し、このアンプのゲインとチャージポンプ回路２内の電流源の電流調整とを連動して行うものである。
【００３８】
図６は本発明に係る位相比較回路の第２の実施形態のブロック図である。図６では図２と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００３９】
図６のフィードフォワード回路４は、図２と同様の容量素子Ｃ１，Ｃ２の他に、Ｄフリップフロップ１１，１２のＱ出力端子と容量素子Ｃ１，Ｃ２との接続経路にそれぞれ接続されたアンプ（第１および第２のゲイン調整手段）４１，４２を有する。また、チャージポンプ回路２’には、その電流経路を流れる電流を可変制御可能な電流源４３，４４が設けられている。
【００４０】
アンプ４１，４２のゲインと電流源４３，４４から流れる電流は、図示の電流制御端子Ｔ１により連動して制御される。アンプ４１，４２の出力端子は容量素子Ｃ１，Ｃ２の一端に接続され、容量素子Ｃ１，Ｃ２の他端はチャージポンプ回路２内のトランジスタＱ１，Ｑ２のコレクタ端子に接続されている。
【００４１】
ＰＬＬ回路のループゲインを設定するためには、チャージポンプ電流を可変制御する技術が不可欠である。しかしながら、図３のように不感帯領域が存在すると、入力信号ＦＳ，ＦＲの位相差が微小になったときに感度が低下してしまい、何らかの手段を講じないと、チャージポンプ電流を増やしてもループゲインが上がらなくなる。
【００４２】
そこで、図６の回路では、位相差に応じて、チャージポンプ回路２’に流れる電流を可変制御できるようにするとともに、それに連動してアンプ４１，４２のゲインを調整するため、入力信号ＦＳ，ＦＲの位相差Δφが小さい場合でも、チャージポンプ２の感度を高くすることができる。
【００４３】
図７は図６の位相比較回路の出力特性図であり、実線Ｌ３はチャージポンプ電流が小さい場合の特性図、点線Ｌ４はチャージポンプ電流が大きい場合の特性図である。図示のように、チャージポンプ回路２’内を流れる電流とアンプ４１，４２のゲインとを連動して調整することにより、位相差に対するＶＴアンプ３の出力電圧の変化の度合いを可変制御することができ、入力信号ＦＳ，ＦＲの位相差Δφが小さくても、出力電圧の電圧レベルを大きくすることができる。すなわち、不感帯領域の感度も制御可能になる。
【００４４】
（その他の実施形態）
上述した第１および第２の実施形態では、Ｄフリップフロップ１１，１２のＱ出力端子にそれぞれ一つずつ容量素子Ｃ１，Ｃ２を接続する例を説明したが、容量素子Ｃ１，Ｃ２の数に特に制限はなく、複数の容量素子Ｃ１，Ｃ２を直列または並列に接続してフィードフォワード回路４を構成してもよい。
【００４５】
【発明の効果】
以上詳細に説明したように、本発明によれば、位相比較器の出力端子とチャージポンプ回路内の信号伝送経路との間にフィードフォワード回路を接続し、位相差に応じた電圧信号を直接チャージポンプに供給するようにしたため、位相差が小さい場合でも大きな不感帯が存在しなくなり、位相差に応じた信号を確実に出力することができる。このため、本発明の位相比較器をＰＬＬ回路に適用すれば、ジッタ成分の少ない安定かつ高精度の発振信号を生成できる。特に、ディジタル放送用フロントエンド処理部に適用することで、フロントエンド処理部の性能改善に大きく貢献することができる。
【図面の簡単な説明】
【図１】本発明に係る位相比較回路の第１の実施形態のブロック図。
【図２】図１に示した位相比較回路の詳細構成を示す回路図。
【図３】図１および図８の位相比較回路の出力特性図。
【図４】テレビ放送受信機の概略構成を示すブロック図。
【図５】周波数シンセサイザの詳細構成を示すブロック図。
【図６】本発明に係る位相比較回路の第２の実施形態のブロック図。
【図７】図６の位相比較回路の出力特性図。
【図８】従来の位相比較回路の概略構成を示すブロック図。
【図９】（ａ）は入力信号ＦＲ、ＦＳの位相差が大きい場合、（ｂ）は位相差が小さい場合を示す信号波形図。
【符号の説明】
１  周波数位相比較器
２  チャージポンプ回路
３  ＶＴアンプ
４  フィードフォワード回路
１１，１２  Ｄフリップフロップ
１３  リセット回路
２０  アンテナ
２１  バンドパスフィルタ
２２  周波数シンセサイザ
２３  ミキサー
２４  ベースバンド処理部
３１  分周器
３２  位相比較器
３３  ローパスフィルタ
３４  電圧制御発振器
３５  分周器
Ｇ１  NANDゲート
Ｇ２  ＡＮＤゲート
Ｃ１，Ｃ２  容量素子
【図１】
0004015793.tif 000002
【図２】
0004015793.tif 000003
【図３】
0004015793.tif 000004
【図４】
0004015793.tif 000005
【図５】
0004015793.tif 000006
【図６】
0004015793.tif 000007
【図７】
0004015793.tif 000008
【図８】
0004015793.tif 000009
【図９】
0004015793.tif 000010