(57)【特許請求の範囲】
【請求項１】
電気的に消去及びプログラム可能な不揮発性半導体メモリ装置において、
ウェル領域を持ち、ローとカラムとを定義する基板と、
対応するローに従って伸張する複数のワードラインと、
前記ワードラインと平行に、そして、対応するローに従って伸張する第１ないし第３選択ラインと、
対応するローに従って伸張する共通ソースラインと、
対応するカラムに従って伸張する複数のビットラインと、
ロー方向に配列され、各々が対応するビットラインと前記共通ソースラインの間に連結される複数のセルストリングとを持つセルのアレイと、
前記セルストリングは、対応するビットラインに連結される電流通路と前記第１選択ラインに連結される制御電極とを持つ第１選択トランジスターと、前記第１選択トランジスターの前記電流通路に直列に連結される電流通路と前記ワードラインに各々連結される制御電極を持つ複数のセルトランジスターとを持ち、前記各セルトランジスターはフローティングゲートトランジスターであり、前記セルトランジスターの電流通路と前記共通ソースラインの間に直列に連結される電流通路と、前記第２及び第３選択ラインに各々連結される制御電極を持つ第２選択トランジスター及び第３選択トランジスターとして空乏型及び増加型トランジスターを具備し、書込動作の間、前記第１ないし第３選択ライン及び前記ワードラインを駆動するための書込駆動信号(SSSLW,SWi,GSWi)を発生する第１駆動信号発生手段と、
読出動作の間、前記第１ないし第３選択ライン及び前記ワードラインを駆動するための読出駆動信号(SSSLW,SWi,GSWi)を発生する第２駆動信号発生手段と、
前記書込動作のために前記セルアレイのブロックを選択するための第１選択信号(XMDiＷ)を発生する第１選択信号発生手段と、
前記読出動作のために前記セルアレイのブロックを選択するための第２選択信号(XMDiＲ)を発生する第２選択信号発生手段と、
動作モードにより、前記ビットラインに所定の基準電圧を各々供給するための基準電圧供給手段と、
前記書込動作のために前記基準電圧供給手段を選択するための第３選択信号(XMDiＷ-Ref)を発生する第３選択信号発生手段と、
前記読出動作のために前記基準電圧供給手段を選択するための第４選択信号(XMDiＲ-Ref)を発生する第４選択信号発生手段と、
前記第１及び第２選択信号に応答して前記第１選択ラインと前記ワードライン中の偶数番目ラインに前記読出及び書込駆動信号を各々選択的に印加させる第１スイッチング手段と、
前記第１及び第２選択信号に応答して前記第１選択ラインと前記ワードライン中の奇数番目ライン及び第２及び第３選択ラインに前記読出及び書込駆動信号を各々選択的に印加させる第２スイッチング手段と、
前記第３及び第４選択信号に応答して対応する読出及び書込信号を前記基準電圧供給手段に選択的に伝達して、前記基準電圧供給手段が前記ビットラインに所定の基準電圧を選択的に供給させる第３スイッチング手段と、
前記ビットラインに連結され、前記各ビットライン対中の選択されたビットラインに生じる２進データーによる所定の電圧と、非選択された他のビットラインの電圧を感知及び増幅して、前記選択されたビットラインと関連されたセルトランジスターにプログラムされているデーターを読出するデーター入／出力手段とを含み、
前記動作モードは、プログラミング、プログラミング検証、読出、消去、消去検証、書込ヒット／ミス検査動作モードを持ち、
前記データー入／出力手段は、
ローアドレス信号を受け入れ、ロー選択信号を発生するローデコーダー手段と、
前記ビットラインに連結され、前記ロー選択信号に応答して、前記読出動作の間に選択されたセルトランジスターのデーターを対応するビットラインを通じて、感知し、ラッチし、外部から入力されたデーターをラッチし、前記プログラミング動作の間にラッチされたデーターを前記対応するビットライン上に提供するページバッファー手段と、
消去完了及び消去失敗を検出する消去完了／失敗検証手段と、
書込ヒット及び書込ミスを検査する書込ヒット／ミス検査手段及び、
前記各モードに従って、前記ページバッファー手段を制御するページバッファー制御手段を含み、
前記ページバッファー手段は、
前記ビットラインに各々対応される複数のビットラインと、
サブビットラインに各々対応する複数のサブビットラインと、
前記ビットラインと前記サブビットラインとの間に連結され、少なくとも一つの分離制御信号に応答して、前記ビットラインと前記サブビットラインとを選択的に分離するための第１分離手段と、
少なくとも一つのプリチャージ制御信号に応答し、前記各サブビットラインを所定の電圧に各々プリチャージする第１プリチャージ手段と、
前記サブビットラインと前記データーラインとの間に各々連結され、少なくとも一つの分離制御信号に応答して、前記サブビットラインと前記データーラインとを選択的に絶縁するための第２分離手段と、
所定の制御信号に応答して、各サブビットライン対の電圧を感知及び増幅して対応するデーターライン対に伝達する第１感知増幅手段と、
前記各データーライン対の電圧差を感知して増幅する第２感知増幅手段と、
少なくとも一つのプリチャージ制御信号に応答して、前記各データーライン対を所定の電圧に各々プリチャージする第２プリチャージ手段と、
所定の制御信号に応答して、前記第２感知増幅手段により、増幅された各データーライン上のデーターを貯蔵するデーター貯蔵手段と、
前記消去検証及び書込ヒット／ミス検査動作の間に各サブビットライン対の電圧を感知して前記消去検証手段及び前記書込ヒット／ミス検査手段に伝達するサブビットライン電圧感知手段とを含む不揮発性半導体メモリ装置。
【請求項２】
前記第１分離手段は第１及び第２分離制御信号に応答して動作し、
前記第１分離手段は、前記ビットラインに各々連結される電流通路と前記第１分離制御信号に共通的に連結されるゲートとを持つ複数の空乏型NMOSトランジスターと、前記空乏型NMOSトランジスターの前記電流通路に各々連結される電流通路と前記第２分離制御信号に共通的に連結されるゲートとを持つ複数の空乏型NMOSトランジスターとを含む請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記第１プリチャージ手段は第１及び第２プリチャージ制御信号に応答して各サブビットライン対中の非選択された一つにプログラム防止電圧を印加する請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記データー貯蔵手段は、各データーラインに連結され、前記データーライン上のデーターをラッチするラッチ手段を含む請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記データー貯蔵手段は前記ラッチ手段をプリチャージ及び等化する手段を付加的に含む請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記データー貯蔵手段は前記データーラインと前記ラッチ手段との間に連結される少なくとも一つの分離手段を付加的に含む請求項４に記載の不揮発性半導体メモリ装置。
【請求項７】
ページバッファー制御手段は、
前記プログラミング動作のビットラインデーターセッティング区間とセルプログラミング区間との間にはVpp1電圧の前記第１及び第２分離制御信号を各々発生し、前記消去動作のセル消去区間の間にはVABD電圧、それ以外の前記動作の間にはVcc電圧の前記第１及び第２分離信号を各々発生する請求項２に記載の不揮発性半導体メモリ装置。
【請求項８】
前記第１プリチャージ手段は各サブビットライン対に各々対応する複数のプリチャージユニットと、第１プリチャージ駆動信号が印加される駆動ライン及び、第１ないし第３プリチャージ制御信号が各々印加される第１ないし第３制御ラインを含み、
前記プリチャージユニットの各々は、対応するサブビットライン対中の一つと前記駆動ラインとの間に連結される電流通路と前記第１制御ラインに連結される制御電極とを持つ第１増加型MOSトランジスターと、前記対応するサブビットライン対中の他の一つと前記駆動ラインとの間に連結される電流通路と前記第２制御ラインに連結される制御電極とを持つ第２増加型MOSトランジスター及び、前記対応するサブビットライン対の間に連結される電流通路と前記第３制御ラインに連結される制御電極とを持つ第３増加型MOSトランジスターとを具備する請求項１に記載の不揮発性半導体メモリ装置。
【請求項９】
前記ページバッファー制御手段は前記消去検証の間に前記第１及び第２プリチャージラインにVBIAS電圧の第１及び第２制御信号を各々印加する請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記第１感知増幅手段は各データーライン対に各々対応する複数の感知増幅ユニットと、感知駆動信号が印加される感知駆動ライン及び、感知制御信号が印加される感知制御ラインとを含み、
前記感知増幅ユニットの各々は、対応するデーターライン対中の一つに連結される電流通路と対応するサブビットライン対中の一つに連結される制御電極とを持つ第１増加型MOSトランジスターと、
対応するデーターライン対中の他の一つに連結される電流通路と前記対応するサブビットライン対中の他の一つに連結される制御電極とを持つ第２増加型MOSトランジスターと、前記第１及び第２増加型MOSトランジスターの電流通路と前記駆動ラインとの間に各々連結される電流通路と前記制御ラインに連結されるゲートとを持つ第３及び第４増加型MOSトランジスターとを具備する請求項１に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記第１ないし第４増加型MOSトランジスターはｎチャンネルMOSトランジスターである請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記ページバッファー制御手段は非反転読出動作の間にVcc電圧の前記感知駆動信号を発生し、それ以外の動作の間にVss電圧の前記駆動信号を発生する請求項１１に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記第２感知増幅手段は各データーライン対に各々対応する複数の感知増幅ユニットと、第１及び第２感知駆動信号が各々印加される第１および第２感知増幅ユニットと、第１及び第２感知駆動信号が各々印加される第１及び第２感知駆動ラインとを含み、
前記感知増幅ユニットの各々は、対応するデーターライン対中の第１データーラインと前記第１駆動ラインとの間に連結される電流通路と前記対応するデーターライン対中の第２データーラインに連結される制御電極とを持つ第１導電型の第１増加型MOSトランジスターと、前記第２データーラインと前記第１感知駆動ラインとの間に連結される電流通路と前記第１データーラインに連結される制御電極とを持つ前記第１導電型の第２増加型MOSトランジスターと、前記第１データーラインと前記第２感知駆動ラインとの間に連結される電流通路と前記第２データーラインに連結される制御電極とを持つ前記第２導電型の第３増加型MOSトランジスターと、前記第２データーラインと前記第２感知駆動ラインとの間に連結される電流通路と前記第１データーラインに連結される制御電極とを持つ前記第２導電型の第４増加型MOSトランジスターとを具備する請求項１に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記第１導電型の前記MOSトランジスターはｎチャンネルMOSトランジスターであり、前記第２導電型の前記MOSトランジスターはｐチャンネルMOSトランジスターである請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１５】
反転読出動作のために、前記読出動作開始時点で、前記ページバッファー制御手段は前記第１及び第２感知駆動ラインに各々Vcc電圧の前記第１及び第２感知駆動信号を印加し、前記開始時点から所定の時間が経過した後、前記第１駆動ラインにＶｓｓ電圧の前記第１感知駆動信号を印加し、前記第２駆動ラインにＶｃｃ電圧の前記第２感知駆動信号を印加する請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１６】
非反転読出動作のために、前記読出動作開始時点で、前記ページバッファー制御手段は前記第１及び第２感知駆動ラインに各々Ｖｓｓ電圧の前記第１及び第２感知駆動信号を印加し、前記開始時点から所定の時間が経過した後、前記第１駆動ラインにＶｓｓ電圧の前記第１感知駆動信号を印加し、前記第２駆動ラインＶｃｃ電圧の前記第２感知駆動信号を印加する請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記サブビットライン電圧感知手段は各サブビットライン対に各々対応する複数の感知ユニットと、第１及び第２感知ラインとを含み、
前記感知ユニットの各々は、前記第１感知ラインと前記第２ライン感知ラインとの間に連結される電流通路と対応するサブビットライン対中の一つに連結されるゲートとを持つ第１増加型ｎチャンネルMOSトランジスターと、
前記第１感知ラインと前記第２感知ラインとの間に連結される電流通路と前記対応するサブビットライン対中の他の一つに連結されるゲートとを持つ第２増加型ｎチャンネルMOSトランジスターを具備する請求項１に記載の不揮発性半導体メモリ装置。
【請求項１８】
前記データー入／出力手段は前記データーラインに対応する複数の入／出力ラインを付加的に含み、
前記ページバッファー手段は前記データーラインと前記入／出力ラインとの間に連結され、前記ロー選択信号に応答して選択されたデーターラインを対応する入／出力ラインと電気的に連結するロー選択手段を付加的に含む請求項１に記載の不揮発性半導体メモリ装置。
【請求項１９】
前記データー入／出力手段は、
前記入／出力ライン上の電圧を感知して増幅する入／出力感知増幅手段と、
データー出力バッファー手段と、
前記入／出力感知増幅手段からのデーター信号を前記データー出力バッファー手段に選択的に伝達する出力データー伝送手段と、
データー入力バッファー手段と、
前記データー入力バッファー手段からのデーター信号を前記入／出力感知増幅手段に選択的に伝達する入力データー伝送手段とを付加的に含む請求項１８に記載の不揮発性半導体メモリ装置。
【請求項２０】
前記第１スイッチング手段及び前記第２スイッチング手段は前記セルアレイの左側及び右側に隣接して各々配置される請求項１に記載の不揮発性半導体メモリ装置。
【請求項２１】
各ビットライン対中の一つに対応するセルストリングの前記第２及び３選択トランジスターは各々空乏型及び増加型トランジスターであり、他の一つに対応するセルストリングの前記第２及び第３選択トランジスターは増加型及び空乏型トランジスターである請求項１に記載の不揮発性半導体メモリ装置。
【請求項２２】
前記不揮発性半導体メモリ装置はプログラミング、プログラミング検証、読出、消去、消去検証、書込ヒット／ミス検査動作モードを持ち、
前記基準電圧供給手段は、対応するローに従って伸張する第１ないし第３基準電圧選択ラインと、ロー方向に配列され、各々が対応するビットラインと前記共通ソースラインに接続される複数の基準電圧供給ユニットとを含み、
前記各基準電圧供給ユニットは、対応するビットラインに連結される電流通路と前記第１基準電圧選択ラインに連結される制御電極を持つフローティングゲートトランジスターとで構成される第１基準電圧選択トランジスターと、前記フローティングゲートトランジスターの電流通路と前記共通ソースラインに直列に連結される電流通路と前記第２及び第３基準電圧選択ラインに各々連結される制御電極を持つトランジスターとで構成される第２及び第３基準電圧選択トランジスターとして空乏型及び増加型トランジスターを具備する請求項１に記載の不揮発性半導体メモリ装置。
【請求項２３】
前記各ビットライン対中の一つに対応する基準電圧供給ユニットの前記第２及び第３基準電圧供給トランジスターは各々空乏型及び増加型トランジスターであり、他の一つに対応するセルストリングの前記第２及び第３基準電圧選択トランジスターは増加型及び空乏型トランジスターである請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２４】
前記第３スイッチング手段は対応する読出及び書込駆動信号を前記第２及び第３基準電圧選択ラインに各々選択的に伝達する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２５】
前記読出動作の開始時点で、前記第１選択信号発生手段はＶｓｓ電圧の前記第１選択信号を発生し、第２選択信号発生手段はＶｐｐ２電圧の第２選択信号を発生し、所定の時間が経過した後、前記第１選択信号発生手段はＶｃｃ電圧の前記第１選択信号を発生し、前記第２選択信号発生手段はＶｓｓ電圧の前記第２選択信号を発生する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２６】
前記第１駆動信号発生手段は、
前記プログラミング動作の間には、前記ワードライン中の選択された一つにはＶｐｇｍ電圧の前記書込駆動信号ＳＷiを、余りの非選択されたワードラインにはＶｐａｓｓ電圧の前記書込駆動信号を各々印加し、前記消去動作の間には、前記ワードライン中の選択された一つにＶｓｓ電圧の前記書込駆動信号を、余りの非選択されたワードラインにはＶｃｃ電圧の前記書込駆動信号を各々印加し、
それ以外の前記動作の間には、前記ワードラインにＶｓｓ電圧の前記駆動信号を各々印加する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２７】
前記第２駆動信号発生手段は、
前記プログラミング動作の間に、前記選択されたワードラインに対応する読出駆動信号としてＶｃｃ電圧の信号を発生する請求項２６に記載の不揮発性半導体メモリ装置。
【請求項２８】
前記第１駆動信号発生手段は、
前記プログラミング動作の間には、前記第１選択ラインにＶｐｐ１電圧の前記書込駆動信号（ＳＳＳＬＷ）を印加し、前記消去動作の間には、Ｖｃｃ電圧の前記書込駆動信号を、それの前記動作の間にはＶｓｓ電圧の前記書込駆動信号を印加する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２９】
前記第１駆動信号発生手段は、
前記消去動作の間に前記第２及び第３選択ラインにＶｃｃ電圧の前記書込駆動信号(GSWi)を印加し、それ以外の前記動作の間にはＶｓｓ電圧の前記書込駆動信号を印加する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項３０】
前記第１選択信号発生手段は、
前記読出動作の間にはＶｓｓ電圧の前記第１選択信号信号XMDiWを発生し、前記プログラミング動作のセルプログラミング区間の間にはVpgm+2Vth電圧の（ここでは、ＶｔｈはＮＭＯＳトランジスターのスレッショルド電圧）、前記消去動作の間にはＶｃｃ電圧の前記第１選択信号を各々発生する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項３１】
前記プログラミング動作の回復区間の間に、前記第１選択信号発生手段はＶｓｓ電圧の前記第１選択信号を発生し、前記第２選択信号発生手段はＶｐｐ２電圧の前記第２選択信号を発生する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項３２】
前記プログラミング検証動作の間に、プログラミング失敗が検出された時、前記第１選択信号発生手段はＶｓｓ電圧の前記第１選択信号を発生する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項３３】
前記第２駆動信号発生手段は、
前記読出動作の間には、前記ワードライン中の選択された一つにはＶｐｐ１電圧の前記読出駆動信号(SRi)を、余りの非選択されたワードラインにはVss電圧の前記読出駆動信号を各々印加し、前記プログラミング動作のセルプログラミング区間の間には、前記ワードラインにVcc電圧の前記読出駆動信号を各々印加し、前記プログラミング検証動作の間には、前記ワードライン中の選択された一つにVpp1電圧の前記読出駆動信号を、余りの非選択されたワードラインには1Vの前記読出駆動信号を各々印加し、それ以外の前記動作の間には、前記ワードライン中の選択された一つにＶｐｐ１電圧の前記読出駆動信号を、余りの非選択されたワードラインにはＶｓｓ電圧の前記読出駆動信号を各々印加する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項３４】
前記第２駆動信号発生手段は、
前記プログラミング動作のディスチャージ区間の間、前記第１選択ラインにＶｓｓ電圧の前記読出信号（ＳＳＳＬＲ）を印加し、それ以外の前記動作の間にはＶｐｐ１電圧の前記読出駆動信号を印加する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項３５】
前記第２駆動信号発生手段は、
前記読出動作の間に再下位ビットローアドレス信号RAOがローレベルであると、前記第２及び第３選択ラインにVss電圧及びVcc電圧の読出駆動信号GSLiを各々印加し、前記再下位ローアドレス信号がハイレベルであると、前記第２及び第３選択ラインにVcc電圧及びVss電圧の読出駆動信号GSLiを各々印加し、前記プログラミング動作の間には、前記第２及び第３選択ラインにVss電圧の前記読出駆動信号を印加し、前記消去検証動作の間にはVss電圧の前記読出駆動信号を印加し、それ以外の前記動作の間にはＶｃｃ電圧の前記読出駆動信号を印加する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項３６】
前記読出動作の開始時点で、前記第３選択信号発生手段はVss電圧の前記第１選択信号を発生し、前記第４選択信号発生手段はVpp2電圧の前記第２選択信号を発生し、前記開始時点から所定の時間が経過した後、前記第３選択信号発生手段はVcc電圧の前記第３選択信号を発生し、前記第４選択信号発生手段はVss電圧の前記第４選択信号を発生する請求項２２に記載の不揮発性半導体メモリ装置。
【請求項３７】
前記プログラミング動作のビットラインデーターセッティング区間の間に、前記第２選択信号発生手段はVpp2電圧の前記第２選択信号を発生し、前記第１駆動信号発生手段は前記第１選択ラインにVpp1電圧の前記書込駆動信号を印加し、前記第２駆動信号発生手段はVss電圧の前記読出駆動信号を発生する請求項２２に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は外部からロー及びカラムアドレスストローブ信号(row and column address strobe singnals)としてアドレスピンに印加されるアドレス信号をマルチプレッシング(multiplexing)して、あらかじめ設定された動作を遂行する不揮発性半導体メモリ装置(non-volatile semiconductor memory devices）に関するものであり、特に、補助記憶装置(auxiliary memory)に貯蔵されている応用プログラム(application program）を主記憶装置として使用されるDRAM(dynamic ramdom access memory)装置にロード(load)してそれを実行させるコンピューターシステムにおいて、主記憶装置が連結されているバス(bus）に直接的に連結し、使用することができるフラッシュ(flash)EEPROM(electrically erasable and programmable read-only memory)装置及びその装置の動作モードを制御する方法に関するものである。
【０００２】
【従来の技術】
1994年10月、Intel 社により、DRAMとのインターフェーシング(interfacing）のためのピン構成(pin configuration）を持つDRAMインターフェーシングフラッシュEEPROM装置として、“フラッシュメモリ28F016×D ”が発表されたことがある。図１には、フラッシュメモリ28F016×D のピンレイアウト(pin rayout)が概略的に図示されている。図１を参照すると、フラッシュメモリ28F016×D はデーターの入出力(input/oupput)のための１６個のピン(pin）、すなわち、データーバスDQ0 〜DQ15と、アドレスの入力のための10のピン、すなわち、アドレスバースA0〜A9と、ローアドレス(row address）及びカラムアドレス(column address)のマルチプレッシング(multiplexing)を制御するためのローアドレスストローブ(row address strobe)ピン(RAS／バー）及びローアドレスストローブ(column address strobe）ピン(CAS／バー),そして、動作モードを支援するためのピンRP／バー(read protect), WP／バー(write protect),RY(ready)/BY／バー(busy)等を具備している。
【０００３】
このようなピン構成を持つフラッシュメモリ装置で、RP／バーピンはメモリ装置が使用されていない時、それの電流消耗を最小化させるためのスリップモード(sleep mode)への進入のために用いられ、WP／バーピンはメモリ装置が装備されるシステムがパワーアップ(power-up)されたり、パワーダウン(power-down)される時、メモリ装置に記録された情報の損失を防止するために用いられる。フラッシュメモリ装置の特性上、プログラミングあるいは消去動作は数μs ないし、数msの間に遂行されなければならないが、RY/BY/バーピンはシステム上でフラッシメモリ装置がこの時間を認識するようにするために用いられる。
【０００４】
次に、従来のフラッシュメモリ装置の読出(reading）、プログラミング及び消去動作モードを詳細に説明する。通常的なDRAM装置の動作モードは対応する制御信号の論理状態(logic state）により選択される。すなわち、図１を参照して、書込イネーブル信号(WE/バー )の状態が論理的ハイ(logically high)である間には読出動作が遂行され、信号(WE/バー）の状態が論理的“Ｌ”レベルである間には書込動作が遂行される。しかし、フラッシュメモリの動作モードはデーターバスDQ0 〜DQ15を通して命令(command）を設定(setting）することにより選択される。要すると、次の表１に示したように、データーバースDQに命令'FFh' が入力されると、読出動作モードが遂行され、命令'40h' が入力されると、書込動作モードが、命令'20h' が入力されると、消去動作モードが、そして、命令'0Ch' が入力されると、プログラミング動作モードが各々遂行される。
【表１】
0003945881.tif 000002
ここで、Ｘ：Don't Care
【０００５】
図２は従来技術によるフラッシュメモリ装置の読出動作モードのタイミングを示している。図２を参照すると、命令入力サイクルで、書込イネーブル信号(WE/バー) が“Ｌ”レベルである同時にロー及びカラムアドレスストローブ信号(RAS／バー）、(CAS／バー）が“Ｌ”レベルである時、データーバスDQ0 〜DQ15に命令が入力されると、アドレスバスA0〜A9に印加されるアドレス信号は無視される。この命令入力サイクルの間に入力された命令(al)が'FFh' であると、読出サイクルが遂行される。命令入力サイクルに続く読出サイクルは通常的なDRAMの読出サイクルと同一である。読出サイクルで、RAS 信号が“L"レベルに遷移される時、アドレスバスA0〜A9に入力されるアドレスはローアドレスa2として認識され、CAS 信号が"L" レベルである時、入力されるローアドレスa3として認識される。ロー及びカラムアドレスの入力が完了される時まで、データーバスDQは参照符号(a4)に示したように高いインピーダンス(high impedance;high-Z）状態に維持される。従って、アドレスの入力が完了され、信号WE／バーが“H"であると、データーバスDQからデーターa5が出力される。
【０００６】
図３は従来技術によるフラッシュメモリ装置の書込動作モードのタイミングを示している。図３を参照すると、このモードは入力される命令とWE／バー信号の波形が違うことを除いては上述した読出動作モードと同一である。まず、命令入力サイクルで、WE／バー信号が "L"レベルである同時に(RAS／バー）及び(CAS／バー）信号が"L" レベルである時、データバスDQ0 〜DQ15に命令が入力されると、やはりアドレスバスA0〜A9に印加されるアドレス信号は無視され、入力された命令alが'40h' であると、書込サイクルが遂行される。書込サイクルでは、RAS ／バー信号が“L"レベルに遷移される時、アドレスバスA0〜A9に入力されるアドレスはローアドレスa2として認識され、CAS ／バー信号が“L"レベルである時、入力されるアドレスはカラムアドレスa3として認識され、WE／バー信号が“L"レベルである場合、データーバスDQに入力されたデーターを有効データーとして受け入れる。
【０００７】
図３を参照すると、従来のDRAMインターフェースフラッシュEEPROM装置で、書込命令の入力は通常的なDRAM装置の書込タイミングと同一なタイミングに遂行されることを知ることができる。従って、DRAMインターフェースフラッシュメモリ装置とDRAM装置とがバスを共有する場合、フラッシュメモリの書込動作が遂行される時、希望しないDRAMの書込動作が同時に遂行されるという問題が発生する。このため、従来はフラッシュメモリがDRAMとともにバスを共有することはできなかった。すなわち、フラッシュメモリは別途のバスを使用しなければならなかった。
【０００８】
その上、フラッシュメモリの二つの動作、すなわち、外部データーをページバッファー(page buffer）に貯蔵させる書込動作とページバッファーに貯蔵されたデーターをメモリセルに書込させるプログラミング動作とが全て完了した状態がDRAMの書込動作に該当するので、フラッシュメモリの書込タイミング後のプログラミングで、命令入力サイクルがもう一回遂行される必要がある。このため、プログラミングで、中央処理装置(CPU）は命令の生成のための別途の作業を独立的に遂行しなければならないが、このためには中央処理装置に他の作業を遂行しないようにさせなければならない。これは結局システムの性能を低下させる要因として作用する。
【０００９】
また、従来の技術によると、DRAM装置制御用チップーセット(chip-set)が命令制御(commnad controlled)フラッシュメモリ装置を支援するためには、すなわち、チップセットがフラッシュメモリの動作に必要な命令をフラッシュメモリに供給するためにはチップセットの多くの部分が変形されなければならないという問題点がある。
【００１０】
図４には、従来技術によるDRAMインターフェースフラッシュEEPROM装置のメモリセルアレイ領域の一つの部分に対応する等価回路図が概略的に図示されている。図４に図示された従来のDRAMインターフェースフラッシュEEPROM装置はNAND構造になった(structured)メモリセルアレイを持つ。図５は図４に図示された一つのNANDセルユニット(cell unit）あるいはセルストリング(cell string)NU の平面図であり、図６は図５のラインI-1 に沿って切断された断面図である。
【００１１】
図４ないし図６を参照すると、メモリセルアレイ20は複数のメモリブロックMBk を持ち、各メモリブロックはロー方向に配列される複数のNANDセルユニットNUを持つ。図６を参照すると、P 型基板１上にはN 型ウェル領域( Ｎ type well region)２が形成され、ウェル領域２内には再びＰ型ウェル領域３が形成されている。数多くのセルユニットNUはＰ型ウェル領域3 上に形成され、これらは、図４に図示されたようにローとカラムとに(in rows and columns）配置される。各ビットラインにはセルユニトNUが対応する。各セルユニットNUは、ストリング選択ライン(string selection line;SSL）に電気的に連結されるゲートと、対応するビットラインに電気的に連結されるドレイン・ソースチャンネルとを持つ第１選択トランジスターST1 と、グラウンド選択ライン(ground selection line;GSL）に電気的に連結されるゲートと共通に連結されるゲートと、共通ソースライン(common source line;CSL)に電気的に連結されるドレイン・ソースチャンネルとを持つ第２選択トランジスターST2 及び、第１選択トランジスターのソースと第２選択トランジスターのドレインとの間に直列に連結されるドレイン・ソースチャンネルと８つのワードラインWL1 〜WL8 に各々電気的に連結されるゲート10-1〜10-8とを持つ８つのメモリセルトランジスターM1〜M8とで構成される。
【００１２】
図４に示されたように、第１選択トランジスターST1 、複数のメモリセルトランジスターM1〜M8及び第２選択トランジスターST2 中で隣接したトランジスターはソースードレイン共通領域を通じて相互直列に連結される。メモリセルトランジスターM1〜M8のチャンネル上にはトンネル酸化膜(tunnel oxide)を介してフローティングゲートが各々形成されている。このフローテングゲートの上には中間絶縁膜を介して制御ゲートが各々形成されている。ビットラインBL0 〜BLn にはデーター感知及びラッチ回路16-0〜16-nが各々連結される。
【００１３】
図４に示されたように、従来のEEPROM装置は単一メモリセルアレイで構成されている。従って、従来技術によると、フラッシュEEPROM装置の記憶容量(memory capcity)が増加するに従って、メモリセルアレイ内の各ワードライン及び各ビットラインの長さが増加するようになり、これにより各ワードライン及び各ビットラインの抵抗及び寄生容量が増加する。これは選択されたワードラインと連結されたメモリセルトランジスターからビットラインを通じたデーター読出時間、要すると、ランダムアクセス時間(random access time)の増加（数μs までに達する）を招来する要因になる。このような問題点はEEPROMの読出動作を高速化するに際して一番大きな制限要素として作用する。
【００１４】
このような問題点を解決するためには、単一のメモリセルアレイを複数の小さいメモリセルアレイに分割させ、各メモリセルアレイ内の各ワードラインと各ビットラインの長さとを縮小することが要望される。その理由は、各ワードラインの長さと各ビットラインの長さとを短くようにすれば、各ワードラインの抵抗(resistance)と容量(capcitance)、そして、各ビットラインの抵抗と容量の減少をもたらすことができるので、高速読出動作ができるからである。
【００１５】
また、高速読出動作のためには、各メモリセルアレイ内のビットライン対(bit line pairs)各々をDRAMで使用されているダイナミック差動(dynamic differential amplifier)のようなラッチ型の感知増幅器(latch type sense amplifier)と連結させることが要望されている。
【００１６】
一方、折り返しビットライン感知技法(folded bit line sensing scheme)も高速読出を可能にする。しかし、この技法によると、感知増幅器各々が隣接したビットライン対と連結され、各感知増幅器は読出動作の間に対応するビットライン対中の一つの対の選択されたメモリセルからデーター電圧と他の一つの対の基準電圧との差を増幅してラッチしなければならず、プログラミング動作の間には外部データーをラッチした後、このラッチしたデーターを対応するビットライン対中の一つと連結されたメモリセル（すなわち、選択されたメモリセル）にプログラミングしなければならない。そこで、各感知増幅器と連結される二つの対応するビットラインが各ワードラインと交差する二つの交差点中の一つだけに一つのセルが配置される場合には、装置の記憶容量が減少するという問題が発生する。
【００１７】
従って、装置の記憶容量を増加させるためには、各感知増幅器と連結される各対のビットラインが各ワードラインと交差する交差点にメモリセルが配置されなければならない。しかし、この場合には、ページ消去(page erasing ）した後、プログラミングが遂行される時、問題が発生する。すなわち、ページ消去モードで、一つの選択されたワードラインに連結されたメモリセルが全て消去されるので、感知増幅器２サイクルに渡って外部データーをラッチしなければならず、一番目のサイクルでラッチされた外部データーが消去されたメモリセルの半分のメモリセルにプログラムされなければならないし、続くサイクルでラッチされた外部データーが余りの半分のメモリセルにプログラムされなければならない。このような２サイクルに渡ったデーターラッチ動作、すなわち、データーローティング(data loading)動作はプログラミング時間の増加を招来する。特に、一つのワードラインと連結された複数のメモリセル中にデーターの保存を要求するメモリセルが存在する場合、消去動作前にこれらのデーターは外部に読出されなければならず、消去動作後にはそれらが再書込(re-write)されなければならない。これは、厄介なだけでなく、多くの時間を要求する。ページバッファーによりラッチされたデーターのプログラミング時、プログラムされていないメモリセルと連結されたビットライン上にこのメモリセルのプログラミングを防止するプログラミング防止(programming inhibition)手段が提供される必要がある。
【００１８】
よく知られているように、不揮発性半導体メモリ装置の一番大きな長所は、電源電圧(Vcc）の供給が遮断されても書込されたデーターの損失が発生しないということである。電気的に消去可能で、プログラミング可能な不揮発性半導体メモリすなわち、EEPROM装置で、プログラムされた特定なセルのデータはそれに対する消去動作が遂行されないかぎり、持続的に保存されなければならない。
【００１９】
EEPROMのプログラミングモード(programming mode)の間、使用者が特定メモリセルに書込まれた（または、プログラムされた）データーが消去されないようにそれを保護しようと希望する場合がたびたび発生する。例えば、消去動作の遂行が悪いにもかかわらず、電源電圧レベルの急激な変化あるいは外部のノイズ等により、メモリ装置が誤動作することがあるが、これはプログラムされたデーターの破壊、すなわち、消去の原因になる。従って、メモリ装置の誤動作によりデーターが破壊されないようにあらかじめ防止することが必要である。これをために、選択されたメモリセルのデーターが破壊されることを防止するための消去ロック(erase lock)機能が提案されたことがある。
【００２０】
従来の消去ロック技術では、メモリセルアレイのワードラインに各々対応するようにロッカブルセル(lockable cells)を配置し、該当ワードラインにコントロールゲート(control gates）が連結されたメモリセルトランジスター、すなわち、ページ(page)を一つの単位として、該当ページに連結されたロッカブルセルが消去ロック情報(erase lock information)あるいは消去アンロック情報(erase unlock informarion)を持つようにした。図７には、従来の技術によるロッカブルセルを持つ不揮発性半導体装置のセルアレイの一部分とその周辺回路の構成が概略的に図示されている。図７を参照すると、各セルユニットNUは二つの選択トランジスターと、これらの間に連結される複数のセルトランジスターM1〜M8とで構成され、これらは一つのストリング(string)になる。各メモリブロックMBk はビットラインBL0 〜BLn に各々連結される複数のセルユニットNUと、これらの一方側に配置され、ロッカブルビットライン(lockable bit line）にチャンネルが直列に連結される一つのストリングのトランジスターからなるロッカブルセルLST1, LST2, LM1 〜LM8 から構成される。ロッカブルセル部の選択トランジスターLST1, LST2及びロッカブルセルトランジスターLM1 〜LM8 のゲートは対応するメモリセルアレイ部のトランジスターのゲートと共に、選択されたラインSSL, GSL及びワードラインWL0 〜WL7 に各々連結される。言い換えれば、一つのページになるメモリセルトランジスターのコントロールゲートとこれに対応するロッカブルセルトランジスターのコントロールゲートには同一の制御信号が提供される。
【００２１】
このようなメモリセルアレイ部及びロッカブルセルアレイ部を持つEEPROM装置で、消去ロック動作が遂行される過程を簡単に説明すると、次のようである。非選択されたワードライン、すなわち、非選択されたページ各々に読出電圧(Vread）が印加され、感知(sensing）動作が遂行されると、非選択されたワードラインに連結されたメモリセルトランジスターの状態及び選択されたワードラインに連結されたロッカーブルセルの状態がデーター感知及びラッチ回路16-0〜16-n,16 に各々貯蔵される。以後、ロック制御回路（図示されない）はデーター感知及びラッチ回路１６を通じて選択されたワードラインに連結された該当ロッカーブルセル情報を読出する。ここで、ロックされた(locked)ロッカーブルセルの状態を“オフーセル(off-cell)状態”すなわち、プログラムされた状態と称して、アンロック(unlocked)ロッカーブルセルの状態を“オンーセル(on-cell）状態”すなわち、消去された状態と称する時、選択されたロッカーブルセルが“オフーセル状態”であると、ロック制御回路は該当ページが消去ーロックされた(erase-locked)ものと判断する。これとは別に、選択されたロッカーブルセルが“オンーセル状態”であると、該当ページは消去ーアンロック(erase-unlocked)状態であるので、該当ページはプログラムすることができる。
【００２２】
【発明が解決しようとする課題】
しかし、図７に図示されたプログラミング／消去防止のためのロッカブルセルアレイを持つEEPROM装置で、ロックされたセルをプログラミング／消去するためには、セルアレイ部のデーターをバックアップ(back up）した後、ロッカーブルセルのプログラミング／消去を遂行し、以後、セルアレイのデーターを再びローディングしなければならない厄介な問題が発生するようになる。
【００２３】
本発明の目的は、上述した従来の問題点(drawbacks）を解決することにある。
【００２４】
本発明の他の目的は、DRAM装置とあるプロセッサ間を連結するバスに直接に連結され、バスをDRAM装置とともに供給することができる不揮発性半導体メモリ装置を提供することである。
【００２５】
本発明の他の目的は、ハードディスク等のような補助記憶装置に貯蔵されていた応用ソフトウエアを主記憶装置にロードして応用ソフトウエアを主記憶装置にロードして応用ソフトウエアが実行されるようにするシステムで、最小のハードウエア変更で、主記憶装置と連結されたバス上に不揮発性半導体メモリを配置させ、システム設計の簡素化を図るとともに、不揮発性半導体メモリの動作が主記憶装置の動作にまったく影響を与えないように不揮発性メモリ装置の動作モードを制御する方法を提供することである。
【００２６】
本発明の他の目的は、DRAM装置と同一なパッケージ(package）及びピンレイアウトを持つフラッシュ不揮発性半導体メモリ装置を提供することである。
【００２７】
本発明の他の目的は、書込動作後のリストア動作を高速に実行することができるフラッシュメモリ装置を提供することである。
【００２８】
本発明の他の目的は、不揮発性半導体メモリ装置がDRAM装置と共に、一つのバスを共有する場合、二つの装置を同時にあるいは個別的に動作させる不揮発性半導体メモリ装置のピンレイアウトを提供することである。
【００２９】
本発明の他の目的は、フラッシュメモリ装置の読出動作速度を向上させることにある。
【００３０】
本発明の他の目的は、DRAM制御器のハードウエア変更を最小化することができるフラッシュメモリ装置を提供することである。
【００３１】
本発明の他の目的は、低い動作電圧の不揮発性半導体メモリ装置がプログラミングされる時、装置のパス電圧ストレスを最小化することができるプログラミング方法を提供することである。
【００３２】
【課題を解決するための手段】
上記目的を達成するために、本発明の一つの特徴によると、電気的に消去及びプログラミング可能な不揮発性半導体メモリ装置は；ウェル領域を持ち、ローとカラムとを定義する基板と；ロー中の少なくとも一つに従って伸張する共通ソースラインと；対応するカラムに従って伸張する複数のビットライン対と；ウェル領域内に形成され、電気的に消去及びプログラム可能なセルユニットのマトリックスと；ここで、セルユニットの各々は共通ソースラインと対応するビットラインの間に配置される複数のメモリセルトランジスターと第１ないし第３選択トランジスターとを持ち、メモリセルトランジスターの各々はウェル領域内にチャンネル領域を間において形成されるドレイン及びソース領域、チャンネル領域上に形成され、該当２進データーに対応する電荷を貯蔵するフローティングゲート、フローティングゲート上に形成され、対応するワードラインに連結される制御ゲートを持ち、第１選択トランジスター、メモリセルトランジスター、第２及び第３選択トランジスターのドレインソースチャンネルは対応するビットラインと共通ソースラインとの間に直列に連結され、各ビットライン対中の一つに対応するセルユニトは第２及び第３選択トランジスターとして増加型及び空乏型トランジスターを持ち、他の一つに対応するセルユニットは第２及び第３選択トランジスターとして増加型及び空乏型トランジスターを持ち、他の一つに対応するセルユニットは第２及び第３選択トランジスターとして増加型及び空乏型トランジスターを持ち、対応するローに従って伸張し、対応するロー内のメモリセルトランジスターの制御ゲートに各々連結される複数のワードラインと；対応するローに従って伸張し、対応するロー内の選択トランジスターのゲートに各々連結される複数の選択ラインと；対応する動作モードによりワードライン及び選択ライン中の選択されたライン及び非選択されたラインに所定の電圧を各々印加する電圧制御手段及び；ビットライン対に連結され、各ビットライン対中の選択された一つと非選択された他の一つに２進データー及び対応する動作モードによる所定の電圧を各々印加し、各ビットライン対上の電圧を感知及び増幅して、選択されたビットラインと関連するメモリセルトランジスターにプログラムされているデーターを読出するデーター入／出力手段を含む。
【００３３】
本発明の他の特徴によると、電気的に消去及びプログラミング可能な不揮発性半導体メモリ装置は：ウェル領域を持つ基板及び；ウェル領域内に形成される少なくとも二つのマットを含み；マットの各々はローとカラムとを定義するとともに、カラム方向に配列される複数のメモリブロックを持ち、メモリブロックの各々は、対応するローにより所定の間隔をおいて配置される複数のサブアレイ領域と、サブアレイ領域の間とそれらの両測に各々配置される複数のセクションデコーダーとを持ち、サブアレイ領域の各々は、少なくとも一つの対応するローに従って伸張する共通ソースラインと、対応するローにより伸張する複数のワードラインと、対応するカラムに従って伸張する複数のビットライン対とを持ち、各サブアレイ領域両側のセクションデコーダー中の一つは少なくとも一つの隣接したサブアレイ領域内のワードライン中の奇数番目のラインを駆動し、他の一つは隣接したサブアレイ領域内のワードライン中の偶数番目のラインを駆動する。
【００３４】
本発明の他の特徴によると、電気的に消去及びプログラミング可能な不揮発性半導体メモリ装置は；ウェルを持ち、ローとカラムとを定義する基板と；対応するローに従って伸張する複数のワードラインと；ワードラインと平行に、そして、対応するローに従って伸張する第１ないし第３選択ラインと；対応するローに従って伸張する共通ソースラインと；対応するローに従って伸張する複数のビットラインと；ロー方向に配列され、各々が対応するビットラインと共通ソースラインの間に連結される複数のセルストリングとを持つセルのアレイと；各セルストリングは、対応するビットラインに連結される電流通路と第１選択ラインに各々連結される制御電極とを持つ第１選択トランジスターと、前記第１選択トランジスターの前記電流通路に直列に連結される電流通路とワードラインに各々連結される制御電極を持つ複数のセルトランジスターとを持ち、各セルトランジスターはフローティングゲートトランジスターであり、セルトランジスターの電流通路と共通ソースラインの間に直列に連結される電流通路と第２及び第３選択ラインに各々連結される制御電極を持つ第２選択トランジスター及び第３選択トランジスターを具備し、書込動作の間、第１ないし第３選択ライン及びワードラインを駆動するための書込駆動信号を発生する第２駆動信号発生手段と；書込動作のためにセルアレイのブロックを選択するための第１選択信号を発生する第１選択信号発生手段と；読出動作のためにセルアレイのブロックを選択するための第２選択信号を発生する第２選択信号発生手段と；動作モードによりビットラインに所定の基準電圧を各々供給するための基準電圧供給手段と；書込動作のために基準電圧供給手段を選択するための第３選択信号を発生する第３選択信号発生手段と；読出動作のための基準信号発生手段を選択するための第４選択信号を発生する第４選択信号発生手段と；第１及び第２選択信号に応答して第１選択ラインとワードライン中の偶数番目のラインに読出及び書込駆動信号を各々選択的に印加させる第１スイッチング手段と；第１及び第２選択信号に応答して、ワードライン中の奇数番目のライン及び第２及び第３選択ラインに読出及び書込信号を各々選択的に印加させる第２スイッチング手段と；第３及び第４選択信号に応答して対応する読出及び書込駆動信号を基準電圧供給手段に選択的に伝達して、基準電圧供給手段をビットラインに所定の基準電圧を選択的に供給させる第３スイッチング手段及び；ビットラインに連結され、各ビットライン対中の選択された一つと非選択された他の一つに動作モード及び２進データーによる所定の電圧を各々印加して、各ビットライン対の電圧を感知及び増幅して選択されたビットラインと関連されたセルトランジスターにプログラムされているデーターを読出するデーター入／出力手段とを含む。
【００３５】
本発明の他の特徴によると、バスを通じて相互間に連結された所定のDRAM装置と少なくとも一つのプロセッサーとを具備するシステムでDRAM装置と共にバスに連結され使用され、ロー及びカラムアドレス信号に応答してロー及びカラムアドレス信号をマルチプレクシングすることにより、あらかじめ設定された動作モードを遂行するEEPROM装置は；ローアドレスストローブ信号を受け入れるためのローアドレスストローブピンと、カラムアドレスストローブ信号を受け入れるためのカラムアドレスストローブピンと、ローおよびカラムアドレス信号を受け入れるための複数のアドレスピンと、データーの入力及び出力のための複数のデーターピンと、ローアドレスストローブ信号が所定のレベルに遷移される時、データーピンを通じて入力されたデーターを選択されたメモリセルトランジスターに書込するリストアリング動作が遂行されているかを知るためのレディー／ビジー(ready/busy)信号を外部に提供するためのレディー／ビジーピンと、スリップモードに進入することを指示する一つの外部モード制御信号を受け入れるためのリセットピンと、消去モードの遂行を指示する他の一つの外部モード制御信号を受け入れるための消去制御ピンと、書込及び読出動作を制御するための複数の制御ピン及び、電源電圧の供給のための電源ピンを具備し；アドレスストローブ、アドレス、データーピンはDRAM装置のそれと同一に配列され、レディー／ビジー、リセット、消去制御ピンはDRAM装置の未使用ピンに対応するように配列され、DRAM装置と同一なタイミングで読出動作を遂行し、DRAM装置と同一なタイミングで書込動作を遂行した後、リストアリング動作を遂行し、DRAM装置の動作モードとは関係なしに消去動作を遂行する。
【００３６】
本発明の他の特徴によると、バスを通じて相互間連結された所定のDRAM装置と少なくとも一つのプロセッサーを具備するシステムでDRAM装置と共にバスに連結されて使用され、ロー及びカラムアドレス信号に応答してロー及びカラムアドレス信号をマルチプレクシングすることにより、あらかじめ設定された動作モードを遂行し、ビットライン上のデーターを感知してラッチするための主ラッチと主ラッチからのデーターを外部に伝達したり、外部からデーターを主ラッチに伝達するための補助ラッチを具備するEEPROM装置にデーターを書込する方法は、(a）カラムストローブ信号が活性化される時、主ラッチに貯蔵されたデーターを補助ラッチに伝送する段階と；(b）選択されたブロックがロックされたブロックであるかの可否を検査する段階と；(c）段階(b）で、ロックされたブロックであると、選択されたブロックのセルにあらかじめ貯蔵されているデーターをそのまま維持させるために書込動作を終了する段階と；(d）段階(b）で、ロックされたブロックではないと、書込ヒットであるかの可否を検査する段階と；(e）段階(d）で、書込ヒットであると、補助ラッチに貯蔵されているデーターを主ラッチに伝送し、書込動作を終了する段階と；(f）段階(d）で、書込ヒットではないと、非選択されたビットラインに連結されたセルのデーターを主ラッチに貯蔵し、選択されたページのセルを消去する段階と；(g）選択されたセルが完全に消去されたかの可否を検証する段階と；(h）段階(g）で、消去失敗であると、消去及び消去検証段階を所定の消去回数反復的に遂行するが、消去回数の消去動作の遂行にもかかわらず、消去失敗であると、書込動作を終了する段階と；(i）段階(g）で、消去完了であると、主ラッチに貯蔵されたデーターを非選択されたビットラインに連結されたセルにプログラムすると同時にプログラミング検証動作を遂行する段階と；(j）段階(i）で、プログラミング失敗であると、プログラミング及びプログラミング検証段階を所定のプログラミング回数反復的に遂行するが、プログラミング回数のプログラミング動作の遂行にもかかわらず、プログラミング失敗であると、書込動作を終了する段階と；(k）段階(i）で、プログラミング完了されると、補助ラッチに貯蔵されているデーターを主ラッチへ伝送して選択されたセルをプログラムさせた後、書込動作を終了する段階を含む。
【００３７】
本発明の他の特徴によると、不揮発性半導体メモリ装置は：複数のビットライン対と；ビットラインに各々対応される複数のサブビットラインと；サブビットラインに各々対応される複数のデーターラインと；ビットラインとサブビットラインとの間に連結され、第１及び第２分離制御信号に応答して、ビットラインとサブビットラインとを選択的に絶縁するための第１分離手段と；第１ないし第３プリーチャージ制御信号に応答して、各サブビットラインを所定の電圧に各々プリチャージする第１プリーチャージ手段と；サブビットラインとデーターラインとの間に各々連結され、第３及び第４分離制御信号に応答して、各サブビットラインと対応するデーターラインを選択的に絶縁するための第２分離手段と；所定の制御信号に応答して、各サブビットライン対の電圧を感知及び増幅して対応するデーターライン対に伝達する感知僧服手段と；各データーライン対の電圧差を増幅してラッチする第１ラッチ手段と；第３及び第４プリーチャージ制御信号に応答して、各データーライン対を所定の電圧に各々プリーチャージする第２プリーチャージ手段及び；所定の制御信号に応答して、第２感知増幅手段により増幅された各データーライン上のデーターをラッチする第２ラッチ手段を含む。
【００３８】
以後の説明で、図面中、同一な参照番号あるいは符号は可能な同一構成要素あるいは部品を示す。ここでは、具体的なメモリ装置の名称やピンレイアウト等のような特定な事項が記述されているが、これは本発明に対する全般的な理解を助けるためで、本発明の範囲や技術的な思想をそこに限定しようとするものではない。特に、ここでは、本発明の望ましい実施例として、NAND構造を持って、ローアドレスストローブ信号(RAS／バー）及びカラムアドレスストローブ信号(CAS／バー）によりロー及びカラムアドレス信号をマルチプレクシング(multiplexing)することにより、あらかじめ設定された動作を遂行するフラッシュEEPROMが説明されたが、本発明はこれに限定されないことに注意しなければならない。また、本明細書及び図面で、ある信号が印加される信号ラインには該当信号を表示する用語がそのまま参照符号として併記されるので、各参照符号、例えば、RAS ／バーはカラムアドレスストローブ信号及びローアドレスストローブ信号及びカラムアドレスストローブライン全ての参照のための使用される。
【００３９】
【発明の実施の形態】
図８には、４Ｋリフレッシュ(refresh)1M ×16 bytes,TSOP(thin small outline package)DRAM のピン構成と比較して、本発明の実施例によるDRAMインターフェース、フラッシュEEPROM装置のピンレイアウトが示されている。図８を参照すると、本実施例のEEPROM装置がそれと類似したデーター貯蔵容量を持つDRAM装置が使用するバスと直接的に連結されて動作させるために、DRAMの外部ピンと共通のEEPROM装置のピンがそれと同一に配列される。また、EEPROMの特徴的な動作だけのためのリセットピン(RST／バー）、R(ready)/B／バー(busy)ピン、及び消去制御ピン(EC/バー）はDRAMピン中の未使用ピン(NC)に対応するように配列される。
【００４０】
この実施例によるEEPROM装置に貯蔵されたデーターの読出及び書込動作は、図９及び１０に示されたように、別途の命令により遂行されず、DRAM装置の読出及び書込動作と同時に遂行される。また、書込動作では、図１０に示されたように、ローアドレスストローブ信号RAS ／バーが所定の論理状態（要すると、ハイレベル）に遷移(transition)される時、データーピン(DQ1）〜(DQ15)を通じて印加されたデーターがEEPROMのセルに自動的に書込されるリストアリング(restoring）区間が存在する。このリストアリング区間では、図１１に示されたように、各主セルブロックに対応し、それに対する書込防止情報を貯蔵しているロッカブルブロック(rockable block)が読み取って、該当主セルブロックが書込防止されているブロック（以下、ロックされたブロック(locked block)という）である時、それに対するリストアリングが中断される反面、書込防止がされていないブロック（以下、アンロックされたブロック(unlocked block)という）である時には選択されたセルに貯蔵された情報と外部から入力された情報の状態、すなわち、選択されたワードラインに連結された全てのセルが消去状態にある書込ヒット(write hit）状態と選択されたワードラインに連結されたセル中にどれ一つでも消去されていない書込ミス(write miss)状態に従って、次の二つの動作モードが存在する。書込ヒット状態である時には消去動作無しにプログラミング動作だけが遂行され、書込ミス状態である時には消去動作が自動に遂行された後、プログラミング動作が遂行される。後者の場合をより詳しく説明すると次のようである。非選択されたビットラインに連結されたセルデーターは該当ページバッファーのラッチ（以下、主ラッチ(main latch)という）に貯蔵され、続いて消去動作が遂行される。消去動作が終わった後には、主ラッチに貯蔵されているデーターが非選択されたビットラインに連結されたセルにプログラムされ、ページバッファーの他のラッチ（以下、補助ラッチ(secondary latch）という）に貯蔵されたデーター（このデーターは外部から入力されたものである）が選択されたビットラインの選択されたセルにプログラミングされる。ページバッファー、主ラッチ、補助ラッチに対しては後で図４２に依拠して詳細に説明される。
【００４１】
一方、本実施例のEEPROM装置では、消去信号により、DRAM動作とは関係なしに、EEPROM装置に貯蔵された一部あるいは全体データーの消去動作が遂行される。
【００４２】
次は、添付された図面により、本発明の望ましい実施例によるEEPROM装置及びその動作モード制御方法を詳細に説明する。再び、図８を参照すると、二つのメモリ装置、すなわち、DRAM装置及びフラッシュEEPROM装置各々は16メガバイト装置として、これらの各々は１６個のデーターピン (D0）〜(D15)(あるいは10）と、ロー／カラムアドレスを区分するための制御信号(RAS／バー）、(CAS／バー）を各々受信する３つのピン、読出／書込を指定するために準備された書込イネーブルピン(W／バー）、１２ビットのアドレス信号を受け入れるアドレスバースピン(A0)〜(A11）、３つの電源電圧供給ピン(Vcc）、３つの接地電圧供給ピン(Vss）及び、データー出力イネーブルピン(OE/バー）を具備している。すなわち、図８に示されたDRAM装置とフラッシュEEPROM装置とは４４個のピン中で、３９個のピンを共通的に具備している。システム中央処理装置(central processing unit;CPU）等のようなプロセッサーはこれらピンを通じてRAM とフラッシュＥＥＰＲＯＭとに同一の信号及びデーターを伝達する。ここでは、４Ｋリフレッシュ、そして、×１６ビットの構造が説明されるが、本発明はこれに限定されないことに注意しなければならない。
【００４３】
一方、フラッシュメモリ固有の動作モードを支援しながらもDRAM動作には影響を及ばさないようにするため、フラッシメモリには自身だけのための５つの機能ピンが提供されている。実際に、この実施例ではこれら５つのピン中２つは未連結ピンであり、３つのピンがフラッシュメモリの固有な動作の遂行のために遂行される。フラッシュメモリで、これら３つのピンが、フラッシュメモリがメモリがDRAMと同一なバスを供給させるために、DRAMでは使用されない未連結ピン(NC)に各々対応されて配置される。これらピンはすぐDRAMには使用されていない１１番、１２番及び３４番ピン、すなわち、レディ(ready)/ビジィ(busy)ピン(R/B／バー）、リセットピン(RST／バー）及び、消去制御ピン(EC/バー）である。これらピン各々の機能を説明すると、次のようである。
【００４４】
まず、フラッシュメモリのセル特性に起因してフレッシュメモリの書込動作後のリストアリング時間は通常数μs ないし数 ms に至るようになるが、このようなリストアリング動作が遂行中である状態、すなわち、ビジィ状態にあることをあるいは、それの遂行が完了された状態、すなわち、レディ状態にあることを外部のプロセッサーに知られるにR/B ／バーピンが使用される。
【００４５】
次に、 RST／バーピンは、よく知られているように、ある動作モードを遂行中であるフラッシュメモリをリセットすると同時にそれをスリープモード(sleep mode)に進入させて、それが最小の電流、要すると、約５μ  A 程度の電流だけを消耗するようにする。
【００４６】
最後に、EC／バーピンは数キロバイト(K bytes）のデーターを同時に消去するフラッシュ消去特性を持つフラッシュメモリを消去モードに進入させるに使用される。もちろん、この消去モードはDRAMのデーターにどのような影響も及ばさない。
【００４７】
DRAM用バス上でフラッシュメモリが自身の固有動作を遂行させるための、上述した３つのピンに対応するバスピンがフローティング(floating)されると、フラッシュメモリは３つのピンを自動的に"H" あるいは"L" レベルに各々遷移させる。これにより、３つのピンが使用されていない他の動作はピンの影響を受けない。
【００４８】
次の表２には、３つのピンの論理状態による本発明のフラッシュメモリと通常的なDRAMの動作モードが図示されている。
【表２】
0003945881.tif 000003
ここで、X : Don't Care,  H : high, L : low
【００４９】
まず、RAS ／バーと CAS／バー信号とが"L" レベルであり、W ／バー信号が"H" レベルである時には読出動作が遂行され、外部から入力されたアドレス信号に対応するメモリ領域に貯蔵されたデーターがそこから外部に出力される。
【００５０】
次に、 RAS／バー、 CAS／バー、W ／バー信号全てが"L" レベルである時には書込動作が遂行され、外部からのデーターが入力されたアドレス信号に対応するメモリ領域に貯蔵される。命令により、読出及び書込が遂行される従来のDRAMインターフェースフラッシュメモリとは別に、本発明のフラッシメモリの読出及び書込動作は表２に示したようにDRAMのタイミングと同一なタイミングで、すなわち、命令によらずに、遂行される。
【００５１】
一方、 RAS／バーとEC／バー信号とが"L" レベル状態であり、ブロックアドレスが入力される時は、フラッシュメモリはリフレッシュ動作を必要としないので、それの消去動作が遂行される。
【００５２】
以上のような動作モード以外に、フラッシュメモリだけのためのフラッシュ動作モード、要すると、装置情報(device informations）あるいは製造情報(manufacture informations)を読出する動作、ある主メモリブロックが消去されたり、再ープログラム(re-program)されることを防止するためにロックされたブロックを指定する動作等はRAS ／バー信号がまず"H" レベルで、"L" レベルに遷移するあらかじめ、CAS ／バーとW ／バー信号がまず"H" レベルから"L" レベルに遷移するよく知られているWCBRモードで遂行されることができる。このWCBRモードに対しては後で詳細に説明しよう。
【００５３】
図９及び図１０は本発明によるフラッシュメモリの高速ページ読出(fast page reading）動作のタイミング及び高速ページ書込(fast page writing）動作のタイミングを各々示している。ここでは、便利上の高速ページモードを例示するが、本発明がこのような方式のページモードだけに限定されないことに注意しなければならない。
【００５４】
図９に示されたように、本発明の実施例によるフラッシュメモリの高速ページ読出動作は従来の16 M   DRAM の読出動作と同一なタイミングとして遂行される。反面、図１０を参照すると、この実施例によるフラッシュメモリの高速ページ書込動作は従来の16 M   DRAM の読出動作と少し違うタイミングで遂行されることがわかる。すなわち、全てのデーターの書込みが完了され、 RAS／バー信号が"H" レベルに遷移された後にR/B ／バー信号が"L" レベルに遷移されることがわかる。フラッシュメモリのセル情報を論理的"1" から"0" に変更するためには、メモリセルトランジスターで熱電子(hot electron)あるいはファウラーノードヘイム電流(Fowler-Nordheim current）によるトンネリング(tunneling)(以下、"F-Nトンネリング" という）が発生されなければならないが、トンネリングは数μs ないし数msの間に渡って進行する。このリストアリング時間は選択されたローライン、すなわち、ワードラインに連結されたセルのデーターと、外部からの新しいデーターと、書込ヒット、書込ミス等により決定される。
【００５５】
従って、リストアリングが遂行されていることを中央処理装置と同じシステムのプロセッサーに認識させるため、フラッシュメモリは"L" レベルのR/B 信号を発生する。これにより、プロセッサーはフラッシュメモリ内のページバッファーに貯蔵されたデーターが該当メモリセルにプログラムされている" ビジィ状態" であることを知られるようになる。その結果、プロセッサーは外部からフラッシュメモリへのデーター書込が成立した後、次の動作の遂行のためにすぐフラッシュメモリをアクセス(access)しないで、メモリがビジィ状態から" レディ状態" になるまで待機する。
【００５６】
図１１はリストアリング区間の間に本発明によるフラッシュメモリの内部で進行される動作の流れを示している。
【００５７】
図１１を参照して、まず、RAS ／バー信号が"L" レベルに維持される書込データー伝送区間（図１０参照）でページバッファーの主ラッチに貯蔵されたデーターがページバッファーの補助ラッチへ伝送される（S81)。
【００５８】
続いて、選択されたブロックがロックされたブロック(locked block)であるかの可否が検査される（S82)。この時、選択されたブロックがロックされたブロックであると、選択されたブロックのセルにあらかじめ貯蔵されているデーターがそのまま維持されるためにリストアリング動作が終了する反面、選択されたブロックがロックされたブロックではないと、選択されたページのセルが全部消去された状態、すなわち、書込ヒット状態にあるかの可否が検査される（S83)。
【００５９】
書込ヒット／ミス検査段階（S83)で、書込ヒットであると、補助ラッチに貯蔵されているデーターが主ラッチに伝送され、これらデーターにより選択されたセルがプログラムされ、リストアリング動作が終了される（S90, S91, S92)。
【００６０】
一方、段階S83 で、書込ミスであると、すなわち、選択されたページのセル中、一つでもプログラムされたセルが存在すると、選択されたページのセルが消去される。このように、消去動作が遂行されると、選択ページの非選択されたビットラインに連結されたセルのデーターが破壊されるが、これを防ぐために非選択されたビットラインに連結されたセルのデーターは主ラッチに貯蔵される（S84)。
【００６１】
以後、選択されたページに対する消去動作が遂行される（S86)。このようなぺージ消去動作では、選択されたセルが完全に消去されたかの可否を検証する消去検証が同時に遂行される（S87)。
【００６２】
消去検証段階S87 で、選択されたページのセルが完全に消去されたら、すなわち、消去完了(erasing pass)すると、非選択されたビットラインに連結されたセルは主ラッチに貯蔵されたデーターにプログラムされ、この時、プログラム検定動作も同時に遂行される（S88,S89)。反面, 段階S87 で、選択されたページのセルが完全に消去されていないと、すなわち、消去失敗(erasing fail)であると、消去動作及び消去検証動作が反復的に遂行される（S87-1,S87-2)。この時の反復回数は消去されるセルトランジスターのスレッショルド電圧(threshold voltage）により変えることができる。所定の回数、要すると、３ないし５回、望ましくは３回にわたって消去動作が遂行されたが、続いて消去失敗である場合は、リストアリング動作が中止される（S87-1)。もちろん、リストアリング成功の可否はフラッシュメモリの状態読出(status reading)動作により知ることができる。状態読出動作はこのフラッシュメモリ技術分野でよく知られている動作モードであるので、ここではこれに対する説明を省略する。
【００６３】
一方、プログラミング検証段階S89 で、選択されたページのプログラムが完了したら、すなわち、プログラミング完了(programming pass)であると、補助ラッチに貯蔵されているデーターが主ラッチに伝送され、これらデーターにより選択されたセルがプログラムされ、リストアリング動作が終了する。
【００６４】
反面、段階S89 で、選択されたページのプログラミングが完了されなかったら、すなわち、プログラミング失敗(programming fail)であると、プログラミング動作は反復的に遂行される（S89-1,S89-2)。やはり、この時の反復回数はプログラミングされるセルトランジスターのスレッショルド電圧により変えることができるし、所定回数、要すると、１５ないし２５回、望ましくは、約２０回程度にわたって、プログラミング動作が遂行されても、続いてプログラミング失敗である場合にはリストアリング動作が中止される（Ｓ８９−１）。勿論、この時にもリストアリング成功の可否はフラッシュメモリの状態読出動作により知ることができる。
【００６５】
図１２は本発明によるフラッシュメモリのWCBR動作モードを示している。図１２を参照すると、WCBRモードのタイミングはDRAM技術で採用されている検査モード(test mode）のそれと同一であることがわかる。一般的に、DRAMの検査モードとしては、外部から入力されるアドレスキー(address key）が一般的に検査領域の最下位アドレスとして使用される。しかし、本発明によるWCBR動作モードでは、DRAMの場合とは反対に、アドレスキーが最下位アドレスとして使用される。これで、フラッシュメモリの動作モードが選択されると、DRAMの動作は無視され、これとは反対にDRAM動作モードが選択されると、フラッシュ動作が無視される。したがって、図７に示されたように、ブロック消去を選択するためのEC／バーピンを持つ本発明のフラッシュメモリ装置はシステムのハードウエア変更なしに、DRAM装置が使用しているバスに連結され、それと共に使用されることができる。
【００６６】
図13は本発明による16メガバイト不揮発性フラッシュメモリ装置の構成を概略的に見せるブロック図である。図13を参照すると、メモリセルアレイ50の両側には書込動作用ブロック選択回路３１と書込動作用ブロック選択回路３４とが各配置され、セルアレイ50の下部にはページバッファー35及びカラムデコーダー36が順次的に配置される。アドレスピンA0〜A11 にはアドレスバッファー56が連結され、カラムデコーダー36とデーターピンDQ0 〜DQ15との間にはデーターバッファー61a 、61b が連結される。
【００６７】
アドレスバッファー56にはカラムプリデコーダー54，基準電圧供給ブロック選択回路６０，書込及び読出カラムロープリデコーダー67a,68a が各々連結される。基準電圧供給ブロック選択回路60はセルアレイ内の基準電圧供給ブロックを選択する。フラッシュモードキー設定回路57は外部からアドレスバッファー56を通じて入力されるフラッシュモードキーにより各モードを設定(setting）するためのモード設定信号を発生する。制御ロジックブロック65は外部制御信号RAS/バー,U/LCAS/バー,W／バー,EC/バー,RST／バー,OE/バーを入力してもらって、セルアレイ周辺回路を制御すると共にEC／バー,RST／バー、R/B/バーピンに対応するバス上のピンがフローティングされる時、EC／バー,RST／バー、R/B/バーピンをディスエーブル状態になるようにする。
【００６８】
動作モード制御ブロック63はフラッシュモードキー選定回路57及び制御ロジックブロック65の指示により、各動作モードの遂行に必要な制御機能を遂行する。ロッカブルブロックデコーダー64は制御ロジック65からの命令により、選択されたメモリブロックの消去及びプログラムロック／アンロック機能を遂行する。高電圧発生回路66はフラッシュメモリの特性上必要な高電圧を発生する。書込及び読出制御ゲート駆動回路67、68は書込及び読出動作によりワードラインを駆動するための信号及びメモリブロックを選択するためのブロック選択信号を発生する。
【００６９】
図１４は図１３に示されたセルアレイ領域50及びその周辺回路の望ましい実施例を示している。図１４を参照すると、セルアレイ領域（cell array region)はビットライン方向に両分された２つのマット(mats ）102a及び102bを具備している。マット102a及び102b各々はワードライン方向に分割された８つのサブアレイ領域(sub-arraysections)104-1|104-8を具備している。また、各サブアレイ領域は２５６のセルアレイブロック(cell array blocks）に分割される。このように、セルアレイ領域50が複数個のサブアレイ領域に分割され、その上、各サブアレイ領域が再び複数のセルアレイブロックに分割される構造は読出速度の向上をもたらす。
【００７０】
一方、図１４に示すように、各マットの両測にはローブロックデコーダー(row block decoders) 31x及び34x が位置するが、前者は書込動作のためのものであり、後者は読出動作のためのものである。ここで、添字ｘは該当参照番号あるいは符号が特定されないことを示す。以後でも、添字ｘは上と同一な用途として使用される。
【００７１】
各マット102xのサブアレイ領域各々の両測にはセクションデコーダー(section decoders ）32x 及び33x が位置する。後で、詳細に説明されるが、各マットで、サブアレイ領域104-1|104-8 各々の両測に配置される各対のセクションデコーダー、すなわち、参照番号32x で表示されたデコーダーと33x で表示されたデコーダーとはお互いに相似な構成を持つ。また、各マットで、セクションデコーダー32x と33x とは交互に配置される。しかし、要すると、図１４に示されたように、マット102aで、左側を基準に奇数番目及び偶数番目領域にセクションデコーダー32a 及びセクションデコーダー33a が各々配置されると、マット102-2 では、やはり左側を基準として奇数番目及び偶数番目領域にセクションデコーダー32a が各々配置される。これは、セルアレイ領域で、カラム方向（すなわち、ビットライン方向）に各々配置されるマット102a内の一つのセクションデコーダー32a あるいは33a のローディングキャパシタンス (loading capacitance)とマット102b内の一つのセクションデコーダー33b あるいは32b のローディングキャパシタンスの合計は同一となるようにさせる。要すると、図１４で、書込用ローブロックデコーダー31a 、31b とサブアレイ領域104-1 の間のセクションデコーダー領域32a 、33b のローディングキャパシタンスの合計は読出用ローブロックデコーダー34a 、34b とサブアレイ領域104-8 の間のセクション33a 、32b のそれと同一である。このような、セクションデコーダーの配置はセクションデコーダーを駆動する外部信号各々のローディングを均一にする。
【００７２】
一方、マット102a及び102bにはページバッファー35a 及び35b が各々連結され、ページバッファー35a 及び35b にはカラムデコーダー(column decoders)36a及び 36bが各々連結される。各カラムデコーダー36a 及び36b は入出力ライン100|107 及び108|1015と各々連結されている。
【００７３】
このような構造を持つ本実施例のフラッシュメモリ装置で、１バイト(8bits）のデーター大きさ(data size）にメモリアクセスが遂行される場合には、カラムデコーダー36a だけがイネーブル(enable)され、２バイト(16 bits）の大きさのメモリアクセスが遂行される場合には、２つのカラムデコーダー36a 及び36b 全てがイネーブルされる。また、ローブロックデコーダー31a 及び31a 各々は読出動作の間にイネーブルされ、対応するマットのワードラインを各々駆動し、他のローブロックデコーダー32a 及び32b 各々はプログラミング動作及び消去動作の間にイネーブルされ、対応するマットのワードラインを各々駆動する。
【００７４】
図１５は図１４に図示されたサブアレイ領域内の一つのメモリブロックとその周辺回路の一部構成に対応する等価回路図である。前述したように、図１４に示された各マット102xはｋ個のメモリブロックMB1|MBk で構成される。図１５において、図示の便利上、各メモリブロックMBx のセルアレイ部104aと、このセルアレイ部104aの両測に各々配置され、それのワードラインWL1|WLm 及び選択ラインSSL ，GSL1，GSL2を駆動するためのセクションデコーダー32及び33、基準電圧供給ブロック106 及び基準デコーダー回路108 だけを図示した。
【００７５】
一般的に、セルアレイ部104aはロー方向に拡げられるm 個のワードラインWL1 〜WLm とカラム方向に拡げられるn 個のビットラインBL1|BLn が交差される位置に配置されると共に、 n個のセルユニット（あるいは、セルストリング） NU1〜 NUnを具備している。ここで、 mとn は装置の記憶容量及びその構造により変わるが、本発明の実施例による16 Mバイトフラッシュ不揮発性メモリ装置の場合には m=8, n=512 である。
【００７６】
本実施例の１６M バイトNANDフラッシュメモリは、図１５に示されるように、８つのワードラインWL1 〜WL8 と、５１２個のビットラインBL1 〜BL512 及び、５１２個のセルユニットNU1 〜NU512 を具備している。 NAND セルユニットNU1 〜NU512 の各々は８つのセルトランジスターM1x 〜M8x と、３つの選択トランジスターS1x, G1x，G2x とで構成される。
【００７７】
一方、カラム方向に相互間、平行に拡げられるビットラインBL1 〜|BL512中で、隣接した２つのビットラインBL1 とBL2 ，BL3 とBL4,…BL511 と BL512は各々対になる。ビットラインBL1 〜BL512 と、ワードラインWL1 〜WL8 とが交差する交点に４０９６個のセルトランジスタMpq （ここで、 p=1〜8, q=1〜 512）がマトリックス(matrix)形態に配列される。また、セルトランジスター(M1q）あるいは(M2q）（ここで、q=1 〜 512) のように、一つのローにより配列される５１２のセルトランジスターの制御ゲートは対応する一つのワードライン(WLx）に連結される。各NANDセルユニット(NUx）を構成する８つのセルトランジスター(M1x) 〜(M8x）及び選択トランジスターS1x,G1x,G2x のドレイン・ソース通路(drain-source paths)は対応する一つのビットラインBLx と共通ソースライン(common source line)(CSL）との間に直列に連結される。セルアレイ部104aで、一つの対応する選択ラインにより、ロー方向に配列される５１２の選択トランジスターのゲートは対応する選択ラインに連結される。すなわち、各セルユニットNUx の第１ないし第３選択トランジスターのゲートはそれらに各々対応する第１ないし第３選択ラインSSL 、GSL1、GLS2に各々連結される。
【００７８】
各セルトランジスターMxx は制御ゲート(control gate)以外にフローティングゲート(floating gate）を持つMOS トランジスター（以下、フローティングゲートトランジスターという）で、第１選択トランジスターS1x は増加型(enhancement mode) nーチャンネルMOS トランジスターである。また、第２選択トランジスターG1x 及び第３選択トランジスターG2xnとしては増加型n ーチャンネルMOS トランジスター（以下、NMOSトランジスターという）と空乏型(depletion mode ）NMOSトランジスター（以下、 D-MOSトランジスターという）とが一つずつ選択的に使用される。要すると、セルアレイ部104aにおいて、接地選択ラインGLS1により配列される512 の選択トランジスターG1q （ここで、 q=1  〜512 ）中で、奇数番目のビットラインBL1, BL3, BL5, ... , BL511に対応するトランジスターG1o （ここで、o=1, 3, 5, ... 511）はD-NMOSトランジスターであり、偶数番目のビットラインBL2 ，BL4 、BL6,…BL512 に各々対応するトランジスターG1e （ここで、e=2, 4, 6, ... , 512）はNMOSトランジスターである反面、接地選択ライン（GSL2）に従って配列される５１２の選択トランジスターG2q （ここで、 q=1〜 512）中で、奇数番目のビットラインBL1 ，BL3, BL5, ．．．, BL511 に各々対応するトランジスターG2o （ここで、o=1, 3, 5, ..., 511)はNMOSトランジスターであり、偶数番目のビットラインBL2, BL4, BL6, ..., BL512 に各々対応するトランジスターG2e （ここで、 e=2, 4, 6, ..., 512）はD-NMOSトランジスターである。このように、各セルユニットNUx において、第２選択トランジスターG1x 及び第３選択トランジスターG2x として一対の空乏型トランジスターと増加型トランジスターとが使用される。
【００７９】
各セルユニットNUx において、第１選択トランジスターS1x は対応するセルアレイM1x|M8x と対応するビットラインBLx とを相互間電気的に選択的に連結させるためのスイッチとして作用する。このように、各セルユニットNUx で、増加型トランジスターで各々構成される第２選択トランジスターG1e （ここで、e=2, 4, 6, ..., 512 ）及び第３選択トランジスターG １o ここで、 o=1, 3, 5, ...,511 ）も読出動作の間に対応するセルアレイ M1x|M8xを共通ソースラインCSL に電気的に選択的に連結させるためのスイッチとして各々作用する。
【００８０】
各セルユニットNUx で、空乏型トランジスターで各々構成される第２選択トランジスターG1o （ここで、 o=1, 3, 5, ..., 511）及び第３選択トランジスターG2e （ここで、 e=2, 4, 6, ..., 512）は、図４及び図７に示されるようなセルユニット構造を持つ従来のフラッシュ装置に比べて、本発明によるフラッシュ装置がもっと早いデーター読出速度を持つことにおいて、非常に重要な役割を担当する。これに対しては、あとで、詳細に説明する。
【００８１】
一方、接地選択ラインGSL1に従って配列される512 の選択トランジスターG1q （ここで、q=1|512 ）中で、奇数番目ビットラインBL1 ，BL3, BL5, …, BL511 に各々対応するトランジスターG1o （ここで、o=1, 3, 5,…, 511 ）は増加型トランジスターかもしれないと共に、偶数番目ビットラインBL2 、BL4 、BL6 、… BL512に各々対応するトランジスターG1e （ここで、 e=2, 4, 6, ..., 512）も、又、増加型トランジスターであるかもしれないが、このような場合には、接地選択ラインGSL2に従って配列される５１２のトランジスターG2q （ここで、q=1 〜512 ）中で、奇数番目ビットラインBL1, BL3, BL5, ..., BL511 に各々対応するトランジスターG2o （ここで、o=1, 3, 5, ...,511）は空乏型トランジスターでなければならないと共に、偶数番目のビットラインBL2 ，BL4, BL6, ..., BL512に各々対応するトランジスターG2e （ここで、e=2, 4, 6, ..., 512 ）もやはり空乏型トランジスターでなければならない。又、このような場合には、トランジスター（G1q ）（ここで、 q=1|512）のゲートはストリング選択ラインSSL と連結されなければならず、トランジスターG2q のゲートは接地選択ラインGSL1と連結されなければならず、トランジスターS1q のゲートは接地選択ラインGLS2に連結されなければならない。従って、 BL1とBL2 等のように各対のビットライン中のBL1 等のような偶数番目のビットラインに対応する任意のセルユニット（NUo ）（ここで、o=1, 3, 5, ..., 511 ）からデーターを読出するために、ストリング選択ラインSSL 上には”L ”レベル（要すると、０Ｖ）の電圧が印加されるようにし、接地選択ラインGSL1、GSL2上に”H ”レベル（要すると、Vcc ）の電圧が各々印加されるようにする。
【００８２】
再び、図１５を参照すると、各ビットラインBLq （ここで、q=1 〜512 ）と基準電圧（要すると、接地電圧）を供給するラインVGL との間には基準電圧供給ブロック106 が連結される。この回路１０６はロー方向に配列される512 のフローティングゲートトランジスターQ1q （ここで、q=1 〜512 ）、５１２のD-NMOSトランジスターQ2o 、（ここで、o=1, 3, 5, ..., 511 ）とQ2e （ここで、e=2, 4, 6 ，... ，512 ）、 512個の増加型NMOSトランジスターQ3o とQ3e を具備している。
【００８３】
基準電圧供給ブロック106 で、フローティングゲートトランジスターQ1q （ここで、q=1 〜512 ）は基準電圧選択ラインVrefに従って、ロー方向に配列され、ラインVrefにそれらのゲートが連結され、各々のドレイン・ソース通路は一つの対応するビットラインBLx に連結される。ロー方向に各々拡げられる基準電圧選択ラインRSL1、RSL2各々に従って、増加型トランジスターと空乏型トランジスターとが一つずつ交互に配置される。要すると、基準電圧選択ラインRSL1に従って、配列される512 の選択トランジスターQ2q （ここで、q=1=512 ）中で、奇数番目ビットラインBL1 BL3 BL5, ..., BL511 に各々対応するトランジスターQ2o （ここで、o=1, 3, 5, ..., 511 ）は空乏型トランジスターであり、偶数番目ビットラインBL2 ，BL4, BL6, ..., BL512に各々対応するトランジスターQ2e （ここで、e=2, 4, 6 ，... ，512 ）は増加型トランジスターである反面、基準電圧選択ラインRSL2に従って、配列される５１２の選択トランジスターQ3q （ここで、q=1 〜512 ）中で、奇数番目ビットラインBL1 ，BL3, BL5, ..., BL511に各々対応するトランジスターQ3o （ここで、o=1, 3, 5, ..., 511 ）は増加型トランジスターであり、偶数番目ビットラインBL2 ，BL4, BL6, ..., BL512に各々対応するトランジスターQ3e （ここで、e=2, 4, 6 ，... ，512 ）は空乏型トランジスターである。
【００８４】
このような構成を持つ基準電圧供給ブロック106 は、奇数番目のビットライン BL1，BL3, BL5, ..., BL511と偶数番目のビットラインBL2 ，BL4, BL6, ..., BL512中で、選択されたものと関連するセルユニット内のセルトランジスターからデーターを読出するために、奇数番目ビットライン及び偶数番目ビットライン中で非選択されたものに、読出基準電圧を各々供給する。すなわち、偶数番目ビットラインBL1 ，BL3, BL5, ..., BL511と関連するセルユニットNU1 、NU3 、…NU511 内のセルトランジスターからデーターが読出される時、偶数番目ビットラインBL2 ，BL4, BL6, ..., BL512上に読出基準電圧が基準電圧供給ブロック106 から供給される。読出基準電圧の供給はビットラインBL1 〜BL512 上にあらかじめ定められたレベルにプリチャージされた電圧を放電させることにより遂行される。これに対しては、あとで、詳細に説明しよう。
【００８５】
セルアレイ部104a両側に配置されるセクションデコーダー32、33と、基準電圧供給ブロック106 の一方側に配置される基準デコーダー回路108 とは、ワードラインWL1 〜WL8 と第１ないし第３選択ラインSSL 、GSL1、GSL2上に種々の動作に従う適切な駆動電圧を供給する機能を有する。図１５に示されたように、セクションデコーダー３２は書込用駆動ラインSSSLW 、SW2 、SW4 、SW6, SW8そして、読出用駆動ラインSSSLR 、SR2 、SR4 、SR6 、SR8 上の所定の駆動電圧をストリング選択ラインSSL 及び偶数番目ワードラインWL2 、WL4, SW6及びWL8 上に各々スイッチングする機能をするトランジスターWST, WT4, WT6, WT8, RST, RT2, RT4, RT6, RT8 と、ストリング選択ラインSSL 上に接地電圧を供給するトランジスターGST とで構成される。又、セクションデコーダー33も書込用駆動ラインSW1, SW3, SW5, SW7, GSW1, GSW2、読出用駆動ラインSR1, SR3, SR5, SR7, GSR1, GSR2上の所定の駆動電圧を奇数番目ワードラインWL1, WL3, WL5, WL7そして、接地選択ラインGLS1, GLS2上に各々スイッチングする機能をするトランジスターWT1,WT3, WT5, WT7, WGGT2, RT1, RT3, RT5, RT7, RGT1, RGT2から構成される。
【００８６】
このように、読出及び書込動作のためのセクションデコーダー３２，３３のスイッチングトランジスターが両分され、ワードラインＷＬ１〜ＷＬ８の両側に各々分散配置されることにより、メモリセルの間隔を狭めることができる。結局、これは、装置のセルアレイのレイアウト面積を減らす効果をもたらし、より高い集積度の装置が製造できるようにする。
【００８７】
基準デコーダー回路１０８は書込用駆動ラインGSW2, GSW1と読出用駆動ラインGSR2,GSR1 上の駆動電圧を基準電圧選択ラインRSL1、RSL2上に各々スイッチングするトランジスターWRT1,WRT2,RRT1,RRT2 で構成される。
【００８８】
スイッチングトランジスターWST,WT1 〜WT8, WGT1 及びWGT2のゲートは書込動作用メモリブロック（すなわち、セルアレイ）を選択するための書込ブロック選択回路３１からの書込ブロック選択ラインXMDiW と連結される。又、読出スイッチングトランジスターRST 、RT1 〜RT8 、RGT1及びRGT2のゲートは読出動作用ブロックを選択する読出ブロック選択回路３４からの読出ブロック選択ラインXMDiR と連結される。一方、書込基準電圧スイッチングトランジスターWRT1及びWRT2のゲートは、入力されたアドレス信号により、書込動作の間に、該当基準電圧供給ブロック１０６が選択されたメモリブロックに所定の基準電圧を選択的に供給させる基準電圧供給ブロック選択回路６０からの書込基準電圧供給ブロック選択ラインXMDiW-Ref に連結される。又、読出基準電圧スイッチングトランジスターRRT1及びRRT2のゲートは、入力されたアドレス信号により、読出動作の間に、基準電圧が選択されたブロックに供給する基準電圧供給ブロック選択回路６０からの読出基準電圧供給ブロック選択ラインXMDiR-Ref に連結される。
【００８９】
次に、上述したような構造のメモリセルアレイ及びその周辺回路を持つ本発明のフラッシュメモリ装置の各動作モードに対して詳細に説明する。
【００９０】
〈消去モード〉
ここで、説明の便利上、ワードラインWL5 と連結されたセルトランジスターM51M5n( ここで、n=512)に貯蔵されたデーターを消去しようとする場合を例として取上げる。この場合には、ワードラインWL5 上に"L" レベル電圧すなわち、接地電圧が供給され、余りのワードラインWL１-WL4,WL6-WL8はフローティング(floating)され、半導体基板のバルク領域、すなわち、図１５のウェル領域３と連結された電極４上に所定の消去電圧Vera( 要すると、20V)が印加される。これで、ワードラインWL5 と連結されたセルトランジスターM51 〜M5n はF-N トンネリングにより負のスレッショルド電圧(Vth）を持つD-MOS トランジスターに変更される。この時、メモリセルM51 〜M5n には論理的"1" のデーターが貯蔵されていると仮定する。一方、この時、余りのワードラインWL1 〜WL4 、WL6 〜WL8 は消去電圧の印加による容量結合(capacitive coupling）により所定レベルの電圧に各々充電(charge)される。これにより、ワードラインWL1 〜WL4 、WL6 〜WL8 と連結されたセルトランジスターの消去が防止(inhibit）される。
【００９１】
このような状態で、書込ブロック選択ラインXMDiW 上には"H" レベルの電圧を印加し、読出ブロック選択ラインXMDiW 上には"L" レベルの電圧が、書込用駆動ラインSW5 上には"L" レベルの電圧が、余りの書込用駆動ラインSW1 〜SW4,SW6 〜SW8 上には"H" レベルの電圧を各々印加させることにより、ワードラインWL5 と連結されたセルトランジスターM51 〜M5n （ここで、ｎ＝５１２）すなわち、一つのページの消去を達成することができる。
【００９２】
以上のように、ページ消去動作では、読出スイッチングトランジスターRT1 〜RT8 全てが非活性化されると共に、書込スイッチングトランジスターSW1 〜SW8 全てが活性化された状態で書込用駆動ラインSW1 〜SW4 及びSW6 〜SW8 が消去電圧Vera（約20V ）の印加による容量結合により所定の電圧に充電されると、書込スイッチングトランジスターWT1 〜WT4 及びWT6 〜WT8 は遮断(shut-off)される。これで、非選択されたワードラインWL1 〜WL4 及びWL6 〜WL8 各々はフローティングされ、消去電圧Vera( 約20V)の印加による容量結合により所定の電圧に維持される。
【００９３】
〈消去検証モード〉
上記のようなページ消去動作後には、消去検証動作が遂行される。消去検証動作を行うためには、まず、書込動作用ブロック選択回路３１が非活性化される。これで、書込ブロック選択ラインXMDiW の電圧は"L" レベルになる。その結果、書込スイッチングトランジスターWT1 〜WT8 全てが非活性化される。
【００９４】
反面、この検証動作では、読出動作用ブロック選択回路34が活性化される。この時、読出ブロック選択ラインXMDiR の電圧はVpp2電圧、要すると、6Vになり、選択された読出用駆動ラインSR5 上には"L" レベルの電圧が、余りの読出用駆動ラインSR1 〜SR4 及びSR6 〜SR8 上にはVpp1電圧、要すると、4.5Vが選択されたワードラインWL5 上には接地電圧Vss が、そして、非選択されたワードラインWL1 〜WL4 、WL6 〜WL8 上にはVpp1の電圧が各々印加される。これと同時に、ビットラインBL1 〜BLn(ここで、n=512)上にあらかじめ定められた正の電流、要すると、オン・セル電流よりは少ない量の電流を供給する。
【００９５】
上記のような状態から所定の時間が経過した後、ビットラインBL1 〜BLn 上の電圧を同時に感知してビットラインBL1 〜BLn 中の少なくとも一つの電圧が所定電圧（消去されないセルがある場合、消去ができないセルに連結されたビットラインは印加された電流により該当ビットラインの電圧が所定の電圧以上に上昇する）を超過するかの可否を検査することにより消去検証を達成することができる。
【００９６】
〈書込モード〉
次に、書込すなわち、プログラミング動作はページ消去動作後に遂行される。この書込み動作で、奇数番目ビットラインBL1,BL3,BL5,…,BL511に各々対応するセルユニットNUo(ここで、o=1,3,5,…,511）に対する書込み動作と偶数番目ビットラインＢＬ２，ＢＬ４，ＢＬ６，…, ５１２に各々対応するセルユニットNUe(e=2,4,6,…,512）に対する書込み動作は各々別途に遂行される。例えば、５番目ページで、偶数番目のビットラインBL1,BL3,BL5,…,BL511に各々対応する奇数番目メモリセルM51,M53,…,M5n-1（ここで、n=512 ）をプログラミングするためには、ストリング選択ラインSSL 及び接地選択ラインGSL2上に"H" レベルの電圧が印加され、接地選択ラインGSL1上には"L" レベルの電圧が印加される。これと同時に、選択されたワードラインWL5 上にプログラム電圧Vpgm( 要すると、18V)が印加され、非選択された余りのワードラインWL1 〜WL4 、WL6 〜WL8 上にはパス電圧（Vpass ）（要すると、4.5V）が印加される。
【００９７】
この書込み動作の一例として、５番目のページ内奇数番目メモリセルM51,M53,…,M5n-1( ここで、n=512)中のメモリセルM53 〜M5n-1 に論理的"0" のデーターがプログラムされる場合、言い換えれば、それら各々が増加型トランジスターの特性を持つセル（オフ・セル）として、プログラミング(programming）が行われる場合に対して、説明すると、次のようである。
【００９８】
まず、ビットラインBL1 上にプログラム防止電圧(program inhibition voltage)Vpp1、要すると、4.5Vが印加され、余りのビットラインBL3,BL5,…,BLn-1上には"L" レベルの電圧が各々印加される。勿論、この時、偶数番目ビットラインBL2,BL4,…,BLn上にはプログラム防止電圧Vpp1が各々印加される。これで、セルトランジスターM51 のドレイン、チャンネル及びソースは容量結合によりブースト電圧に充電される。これにより、セルトランジスターM51 のプログラミングが防止される。
【００９９】
反面、セルトランジスターM53,M55,…,M5n-1各々のドレイン、チャンネル及びソースは"L" レベルになる。これは、セルトランジスターM53,M55,…,M5n-1各々からF-N トンネリングを誘発させる。これにより、セルトランジスターM53,M55,…,M5n-1各々は増加型トランジスターの特性を持つように、すなわち、データー”０”にプログラムされる。
【０１００】
一方、上述したように、ストリング選択ラインSSL の電圧を"H" レベルに遷移させる時は、セルユニットがプログラムされることを防止するためにビットライン上にはプログラム防止電圧Vpp1が各々印加されるようにするが、この時、ビットラインには所定の期間の間、他のプログラム防止電圧Vpp2、要すると、6Vを印加させて、S11 〜S1n(ここで、n=512)各々のソースに電圧Vpp1伝達されるようにし、続いて、ストリング選択ラインSSL の電圧遷移を行うようにする。これは、低い電源電圧からのプログラミング電圧Vpgmによりストレス(stress)を減らすようにする結果をもたらす。
【０１０１】
次は、プログラミング動作の他の例として、５番目ページで、偶数番目ビットラインBL2,BL4,BL6,…,BL512に各々対応する偶数番目メモリセルM52,M54,…,M5n（ここで、n=512 ）がプログラムされる場合を説明する。この場合は、まず、ストリング選択ラインSSL 及び接地選択ラインGSL1上に"H" レベルの電圧が印加され、第３選択ラインGSL2上には"L" レベルの電圧が印加される。この時、ワードラインWL1 〜WL8 に各々印加される電圧のレベルは前述した奇数番目メモリセルのプログラミング動作からの電圧レベルと同一であり、偶数番目ビットライン上でも、前述したように、プログラミング状態により、"L" レベルと"H" レベルの電圧が各々印加される。勿論、奇数番目ビットラインBL1 、BL3 、…、BLn-1 上には4.5Vのプログラム防止電圧Vpp1が印加される。一方、この場合には、書込用ブロック選択回路（図１３の３１参照）により書込ブロック選択ラインXMDiW の電圧"H" レベル、すなわち、Vpgm+2Vth 程度になるように、書込スイッチングトランジスターWT5 が活性化される。この時、書込動作用ゲート駆動回路68により書込用駆動ラインSW5 が活性化される反面、基準電圧供給ブロック106 のトランジスターQ21 〜Q2n 、Q31 〜Q3n （ここで、n=512 ）全ては非活性化される。
【０１０２】
〈読出モード〉
次は、本発明によるフラッシュメモリ装置の読出動作について説明する。ここでは、読出動作の一例として、５番目ページ内の奇数番目ビットラインBL1,BL3,BL5 …BL511 に各々対応する奇数番目のメモリセルM51,M53,…,M5n-1( ここで、n=512)からデーターを読出する場合を説明する。
【０１０３】
読出動作の遂行のためには、まず、ビットラインBL1 〜BLn(ここで、n=512)があらかじめ定められた電圧、要すると、1/2Vccにプリチャージ(precharge）されることが必要である。このような状態で、基準電圧選択ラインVref上には所定の第１基準電圧を誘導するためにあらかじめ定められた電圧が印加され、基準電圧選択ラインRSL1上には"H" レベルの電圧が、そして、基準電圧選択ラインRSL2上には"L" レベルの電圧が各々印加される。これで、偶数番目のビットラインBL2,BL4,BL6,…,BL512上には所定の基準電圧が各々誘導される。又、この場合には、選択されたワードラインWL5 と接地選択ラインGSL1上には"L" レベルの電圧が各々印加され、余りの非選択されたワードラインWL1 〜WL4,WL6 〜WL8 とストリング選択ラインSSL 及び接地選択ラインGSL2上には"H" レベルの電圧が各々印加される。
【０１０４】
ここで、５番目ページの奇数番目メモリセルM51,M53,…,M5n-1( ここで、n=512)中で、メモリセルM51 には論理的"1" のデーターが貯蔵されており、セルトランジスターM51 は空乏型トランジスターの特性をもつように、プログラムされており、余りのメモリセルM53,…,M5n-1各々には論理的"0" のデーターが貯蔵されていたと、すなわち、セルトランジスターM53,M55,…,M5n-1各々が増加型トランジスターの特性をもつようにプログラムされていたと仮定する。
【０１０５】
このような場合には、セルユニットNU1 内のメモリセルM51 と余りのトランジスターS11 、M11 〜M41 、M61 〜M81,G11,G21 全てが導通(turn-on）されるので、ビットラインBL1 と共通ソースラインとの間には電流通路が形成される。従って、電流通路を通じたビットラインBL1 上のプリチャージ電圧(precharge voltage）の放電が開始される。又、この時には、基準電圧供給ブロック106 のトランジスターQ22 、Q32 は導通する。従って、ビットラインBL1 と対になる非選択された第２ビットラインBL2 上のフリチャージ電圧もトランジスターQ22 、Q32 を通じて放電される。
【０１０６】
このように動作する装置の設計において、ビットラインから論理的"1" のデーターが貯蔵されたセル（この場合には、M51 ）を通じて、共通ソースラインCSL に放電される電流の量が基準電圧供給ブロック１０６を通じて、放電される電流の量より大きいようにさせる。その結果、２つのビットラインBL1 とBL2 とに連結されている周知の感知増幅器回路（図示されていない）は、ビットラインBL1 上の電圧とビットラインBL2 上の電圧間の差を感知及び増幅する。この時、感知増幅器回路はビットライン対BL1 、BL2 の電圧差が十分な値、要すると、120-200mV に到達する時間の間に活性化される。このように、セルM51 の読出動作はビットライン対の電位差を利用することにより、遂行される。
【０１０７】
一方、５番目ページの余りの奇数番目メモリセルM53,M55,…,M5n-1( ここで、n=512)はオフ・セルであるので、それに対応するビットラインBL3,BL5,…,BLn-1上の電圧はビットラインBL4,BL6,…,BLn上の読出基準電圧より約120-200mV づつ高い。従って、ビットライン対BL3 とBL4 、BL5 とBL6,…,BLn-1とBLn 各々に連結された各感知増幅器回路は対応するビットライン対の電圧差を感知することができるようになる。
【０１０８】
次は、読出動作の他の例として、５番目ページ内の偶数番目ビットラインBL2,BL4,BL6,…,BL512に各々対応する偶数番目メモリセルM52,M54,…,M5n( ここで、n=512)からデーターを読出する場合を説明する。ビットラインのプリチャージングしたあと、ストリング選択ラインSSL 及び接地選択ラインGSL1と非選択されたワードラインWL1 〜WL4,WL6 〜WL8 上には"H" レベルの電圧が印加され、選択されたワードラインWL5 と接地選択ラインGSL2上には"L" レベルの電圧が印加される。これと同時に、基準選択ラインVref上には特定の基準電圧を誘導するためにあらかじめ定められた電圧が印加され、基準電圧選択ラインRSL1上には"L" レベルの電圧が、そして、基準電圧選択ラインRSL2上には"H" レベルの電圧が各々印加される。
【０１０９】
〈プログラミング検証モード〉
プログラミング検証動作は一つの選択されたワードラインに特定な電圧、要すると、1Vが印加されるようにし、ビットラインを電源電圧（Vcc ）にプリチャージさせることを除いては上述した読出動作と同一に遂行される。従って、ここでは、これらに対する説明を省略する。
【０１１０】
図16は本発明の実施例による一対のNANDセルユニットのレイアウトを示す平面図であり、図17は図16のラインII-II に沿って切取られた断面図である。
【０１１１】
図17を参照すると、P 型半導体基板１内にはN 型ウェル２が形成され、それに、P 型ウェル３がＮ型ウェル２内に形成され、Ｐ型ウェル３上にはセルトランジスター及び選択トランジスターが形成される。図１５に図示された各セルユニットNUx 内のトランジスターS1x,M1x 〜M8x,G1x,G2x の電流通路、すなわち、ドレイン・ソース通路は、図14に示されたように、N + 領域6-1 〜6-10により相互間直列に連結される。
【０１１２】
N + 領域6-1 〜6-10は２つの隣接したトランジスターST1x,M1xないしGT1x,GT2x の共通ソースードレン領域として機能する。セルトランジスターM1x 〜M8x のチャンネル上にはトンネル酸化膜11を介してフローティングゲート8-1 〜8-8 が各々形成され、このフローティングゲート8-1 〜8-8 上には中間絶縁膜を介して制御ゲート１０−１〜１０−８が各々形成される。
【０１１３】
各セルユニットNUx で、第１選択トランジスターS1x のドレイン5 は連結開口14を通じて対応するビットラインBLx と連結される。N + 領域７の一部は第３選択トランジスターG2x のソースとして機能し、その他は埋め立てた(buried)共通ソースラインCSL として作用する。奇数番目ビットラインBL1,BL3,BL5,…,BL511に各々対応するセルユニットNUo(ここで、o=1,3,5,…,511）各々の第２選択トランジスターG1x 、要すると、NU1 のG11 と、偶数番目ビットラインBL2,BL4,BL6,…,BL512に対応するセルユニットNUe(ここで、e=2,4,6,…,512）各々の第３選択トランジスターG2x 、要すると、NU2 のG22 はD-NMOSトランジスターとして、これらのチャンネル１２にはN 型の不純物が注入されている。
【０１１４】
図１８は各マット102a,102b において、各サブアレイ領域とそれらに対応するワードライン及び選択ラインの連結関係を示している。図１８を参照すると、マット102a内各メモリブロックMBx のサブアレイ領域104-1 〜104-8 の両側の縁及びそれらの間にはあらかじめ前述したように、互いに相似な構成を持つセクションデコーダー32a,33a が交互に配置される。
【０１１５】
マット102a内のサブアレイ領域104-1 〜104-8 中で、例えば、一番目のサブアレイ領域104-1 のストリング選択ラインSSL と偶数番目ワードラインWL2,WL4,WL6,WL8 とはアレイ領域104-1 の左側に配置されたセクションデコーダー32a により駆動され、それらの奇数番目ワードラインWL1,WL3WL5,WL7と接地選択ラインGSL1,GSL2 とはアレイ領域104-1 の右側に配置されたセクションデコーダー33a により駆動される。
【０１１６】
又、サブアレイ領域104-1 の次の２番目サブアレイ領域104-2 の奇数番目ワードラインWL1,WL3,WL5,WL7 と接地選択ラインGSL1,GSL2 とは１番目のサブアレイ領域104-1 の奇数番目のワードラインと接地ラインを駆動するのに使用されるそのセクションデコーダー33a により駆動され、２番目のサブアレイ領域104-2 のストリング選択ラインSSL と偶数番目のワードラインWL2,WL4,WL6,WL8 とはサブアレイ領域102-2 と102-3 との間の他の一つのセクションデコーダー32a により駆動される。
【０１１７】
このように、各セクションデコーダー32a は自身の両側に配置されている２つのサブアレイ領域各々の偶数番目のワードラインWL2,WL4,WL6,WL8 とストリング選択ラインSSL とを駆動し、各セクションデコーダー33a も自身の両側に配置されている２つのサブアレイ領域各々の奇数番目のワードラインWL1,WL3,WL5,WL7 と接地選択ラインGSL1,GSL2 とを駆動する。
【０１１８】
次にマット102bでも、各メモリブロックMBx のサブアレイ領域各々の両側には、マット102aと同様に、互いに相似な構成を持つセクションデコーダーが交互に配置され、今度は、サブアレイ領域各々の左側にはセクションデコーダー33b が配置され、それの右側にはセクションデコーダー32b が配置される。
【０１１９】
前述したようにセクションデコーダー32b はセクションデコーダー32a と同一の構成を持ち、セクションデコーダー33b もやはりセクションデコーダー33a と同一な構成を持つ。これにより、マット102b内、各メモリブロックMBx の１番目のサブアレイ領域104-1 の奇数番目ワードラインWL1,WL3,WL5,WL7 と接地選択ラインGSL1,GSL2 とはアレイ領域104-1 の左側に配置されたセクションデコーダー33b により駆動され、アレイ領域104-1 の偶数番目のワードラインWL2,WL4,WL6,WL8 とストリング選択ラインSSL とはアレイ領域104-1 の右側に配置されたセクションデコーダー32b により駆動される。
【０１２０】
このように、各セクションデコーダー33b は自身の両側に配置されている２つのサブアレイ領域各々の奇数番目のワードラインWL1,WL3,WL5,WL7 と接地選択ラインGSL1,GSL2 とを駆動し、各セクションデコーダー32b もやはり自身の両側に配置されている２つのサブアレイ領域各々の偶数番目ワードラインWL2,WL4,WL6,WL8 とストリング選択ラインSSL とを駆動する。
【０１２１】
上述のように、各サブアレイ領域とそれに対応するワードライン及び選択ラインとを駆動させると、従来の技術に比べて、セルの間の間隔を減らすことができるだけでなく、各カラムに従って配置されるセクションデコーダー回路を駆動するための信号に対する寄生ローディングが同一になるので、各モードの動作遂行効率が向上される。
【０１２２】
図19及び図20は図13に示された書込及び読出動作用ブロック選択回路31、34の各メモリブロックMBx に対応する回路を示している。まず、図19を参照すると、読出動作用ブロック選択回路34は、読出ロープリディコーダー68a の出力であるPi(i=0〜7)、Qi(i=0〜7)、Ri(i=0〜3)信号と、読出及び書込とモードの間に活性化されるRWLE,PWWLE,WLBLK／バー信号及び、Vpp2電圧に応答して、ブロック選択フラグ信号 XMDiWP ／バーと読出ブロック選択信号XMDiR と書込ブロック選択信号XMDiW と発生する。
【０１２３】
この読出動作用ブロック選択回路34は、図19に図示されたように、NANDゲート110,116,134 と、インバーター112,114,132 と、レベルシフター(level shifter)118,NMOS トランジスター136 及びD-NMOSトランジスター138 とを具備している。
【０１２４】
レベルシフター118 は２つの増加型p-チャンネルMOS トランジスター( 以下、'PMOS トランジスター' という)120,124と、インバーター128 及び２つのNMOSトランジスター122,130 で構成され、ノードN19Aの電圧レベルによりノードM19BにVpp2電圧及びVss 電圧を伝達する機能をする。インバーター132 はノードN19Bの電圧レベルにより、読出ブロック選択ラインXMDiR に接地電圧及びVpp2電圧を伝達する機能をする。また、NMOSトランジスター136 は書込ブロック選択ラインXMDiW を接地電圧に放電させる役割をする。D-NMOSトランジスター138 は書込みモードの間にXMDiW ラインの電圧が"H" レベル( 要すると、18V 以上）に遷移される時、NMOSトランジスター136 のドレインすなわち、ノードN19Cでゲート誘導ブレイクーダウン(gate iduced breakdown）が起きることを防止する役割をする。
【０１２５】
次、図20に示された書込動作用ブロック選択回路31は、ブロック選択プレグ信号(XMDiWP ／バー）と消去動作用ブロック選択制御信号BDIch,BEdec ／バー,BLi／バー,ABKS ／バー、ADCHK,ADCHKOと、書込動作用ブロック選択回路を指定するための信号WWLE／バーと書込モードの間に活性化されるWEmp／バー信号と、書込モードの間にはハイレベル(20V以上）に遷移される反面、その以外の動作モード間では電源電圧に維持されるVPGMwl信号に応答して、書込ブロック選択信号(XMDiW）を発生する。
【０１２６】
この読出動作用ブロック選択回路34は、図20に示されるように、NOR ゲート140,194 と、ラッチ142 と、NMOSトランジスター148,150,164,166,168,174,176,178,196,198,202,206 と、PMOSトランジスター162,170,172 と、D-NMOSトランジスター180,200,204 及び、スイッチパンプ１８２を具備している。
【０１２７】
ラッチ142 はMOS トランジスター148,150,162,164,166,168 が消去モードの間に書込ブロック選択情報を貯蔵し、書込ブロックを活性化させる役割をする。これの作用に対して具体的に説明すると次のようである。消去モードでは、NMOSトランジスター164 のゲートに印加されるBLi ／バー信号は"H" レベルで"L" レベルに遷移される。この時、ノードN20Aは"L" レベル(Vssすなわち、0V）に維持されるので、ノードN20Bは"H" レベルすなわち、Vcc に維持される。
【０１２８】
また、この時には、ブロック活性化信号BEdec ／バーが"H" レベルに維持されるので、ノードN20Dは"L" レベルに維持される。このような状態で、任意のブロックが選択されると、選択されたブロックのXMDiWP／バー信号が"L" レベルに遷移され、書込ブロック選択回路指定信号WWLE／バーもやはり"L" レベルに遷移される。この時、ABKS／バー信号は"L" レベルに維持される。従って、ノードN20Cは"H" レベルに維持される。その結果、ノードN17Eは"L" レベルに維持される。以後、ブロック情報記録信号BDIch がパルシング(pulsing）されると、ノードN20AとN20Bとは各々"H" レベル及び"L" レベルに変わる。
【０１２９】
このような状態で、消去モードの間のブロック活性化信号BEdec ／バーが"L" レベルに遷移され、ABKS／バー信号が"H" レベルに遷移されると、ノードN20Cは"L" レベルに遷移されることにより、ノードN20Eは"L" レベルで"H" レベルに遷移される。その結果、選択されたブロックに対応する書込ブロック選択ラインXMDiW 上に"H" レベルの電圧が印加される。
【０１３０】
スイッチパンプ182 は、図20に示されたように、NANDゲート184 と、D-NMOSキャパシター186 、NMOSトランジスター188,190 及びD-NMOSトランジスター192 を具備している。このスイッチパンプ182 は選択されたブロックに対応する書込ブロック選択回路からの"H" レベル（20V 以上）のVPGMwl信号をXMDiW ラインに伝送する役割をする。スイッチパンプ182 はこの技術分野の通常の知識を持つ者にはよく知られているので、ここでは、それに対する説明を省略する。
【０１３１】
一方、図２０に示されたNANDゲート160 とNOR ゲート194 とはブロック選択信号XMDiW が活性化されないようにする機能をする。すなわち、これらはABKS／バー信号が"L" レベルに維持されるとともにTREAD 信号（この信号は読出動作する時だけに"H" レベルを維持する）が"L" レベルに維持される時、 XMDiWライン上に接地電圧が印加されるようにする。
【０１３２】
NMOSトランジスター196,198 は消去検証モードの間、ノードN20Eの状態を感知するための回路の一部である。
【０１３３】
図21は図13に示された書込動作用ブロック選択回路31内のローブロックデコーダー回路31x を示している。図２１を参照すると、この書込用ローブロックデコーダー回路31x はNANDゲート260 とインバーター262,264 を具備している。このローブロックデコーダー回路はアドレス信号(RAi/RAi／バー)(i=1 〜3)をマルチプレッシングすることにより書込アドレス解読信号(write address decodingsignals)(TWi/TWi ／バー )(i=1〜8)を発生する。
【０１３４】
図22は図13に示された書込動作制御用ゲート駆動回路67の一部構成を示している。図22に示された回路は、消去モードの間に、ページ選択活性化信号ERAI／バーと書込モード活性化信号PGM ／バー及び、書込動作用ローブロックデコーダー31x からの書込アドレス解読信号(TWi/TWi／バー)(i=0 〜7)に応答し、セルアレイ内のトランジスターのゲート（すなわち、ワードライン及び選択ライン）を駆動するための駆動信号(SWi)(i=1 〜8)を発生する。
【０１３５】
図22に示された回路はNOR ゲート208,222,236,247 と,NAND ゲート228,242 と, インバーター210,246 と,PMOS トランジスター212 と,NMOS トランジスター218,224,234,238 と、D-NMOSトランジスター214,216,220,226,232,234,240 及び, スイッチパンプ230,244 とを具備している。
【０１３６】
図23は図13に示された書込動作制御用ゲート駆動回路67で駆動ライン(SWi)(i=1 〜8)を放電させる回路を示している。図23を参照すると、この放電回路は電源電圧に連結されるゲートを各々持つD-NMOSトランジスター248,250,…,252と、NMOSトランジスター254,256,…,258とを具備している。
【０１３７】
再び、図22に戻って、NOR ゲート208,247 と、インバーター210 、246 と、PMOSトランジスター212 及び、D-NMOSトランジスター214,216 とは消去モードである時、駆動ライン(SWi)(i=1 〜8)上の電圧を制御する機能をするが、これらの動作を具体的に説明すると、次のようである。
【０１３８】
書込モードでは、ページ選択活性化信号(ERA1 ／バー) が"L" レベルに遷移される。この時、図13に示された書込動作用ロープリデコーダー67a の出力信号(TWi/TWi／バー)(i=1 〜8)中で、たとえば、TW1 信号が"L" レベルになり、他の信号TW2 〜TW8 が"H" レベルになると、TW1 信号に連結された書込動作制御用ゲート駆動回路内のPMOSトランジスター212 とD-NMOSトランジスター214 とが非活性化されると同時に図23に示されたD-NMOSトランジスター248 とNMOSトランジスター254 とが活性化される反面、TWi(I=2 〜8)信号が各々連結された書込制御用ゲート駆動回路内のPMOSトランジスター（254 参照）とD-NMOSトランジスター（214 参照）とは活性化されると同時に図２３の23D-NMOSトランジスター250 〜252 とNMOSトランジスター256 〜258 とが各々非活性化される。従って、SW1 ラインの電圧はVss レベルに遷移され、SWi(i=2 〜8)ライン上にはVcc が供給される。
【０１３９】
図22に示されたD-NMOSトランジスター216 は書込動作モードで対応する駆動ラインSWi 上に"H" レベル（18V 以上）の電圧が印加される時、電圧がノードN21Aに伝達されることを防ぐ役割をする。また、このトランジスター216 は空乏型トランジスターであるとともにそれのゲートがVcc に連結されるので、空乏型トランジスター216 は高いゲート誘導ブレイクーダウン電圧(gate induced breakdown voltage)を持つ。これにより、空乏型トランジスター216 はSWi ラインから電流が漏洩されることを防ぐ役割をする。
【０１４０】
一方、書込動作モードでノードN21Aの電圧はVcc+Vthd（ここで、Vthdは空乏型トランジスターのスレッショルド電圧）になるが、ノードN21AがPMOSトランジスター212 のドレインに直接に連結されると、ノードN21Aの電圧がPMOSトランジスター212 のN 型ウェルを通じて放電されてしまう。このような問題を解決することがまさにPMOSトランジスター212 のドレインとD-NMOSトランジスター216 との間に配置されるD-NMOSトランジスター214 の役割である。
【０１４１】
NOR ゲート222,236,247 とNANDゲート228,242 と、NMOSトランジスター218,224,234,238 と、D-NMOSトランジスター220,226,232,240 及び、スイッチパンプ230,234 とは書込モードの間に活性化され、駆動ラインSWi 上に書込電圧Vpgmとパス電圧Vpass とを供給する役割をする。これに対して具体的に説明すると、次のようである。
【０１４２】
書込動作が始まると、スイッチパンプの入力段へ提供される信号Opは特定な周期に続くトグル(toggle)になり、PGM ／バー信号は"H" レベルから"L" レベルに遷移される。この時、図１３に示された書込動作用ロープリーデコーダー67a の出力信号(TWi/TWi／バー)(i=1 〜8)中で、たとえば、TW1 信号が"L" レベルになり、他の信号TW2 〜TW8 が"H" レベルになると、TW1 信号に連結された書込動作制御用ゲート駆動回路のノードN21Bは電源電圧に、そして、ノードN21Cは接地電圧に遷移される反面、TWi(i=2 〜8)信号が連結された書込制御ゲート回路各々内のノードN21Bは接地電圧に、そして、ノードN21Cは電源電圧に遷移される。
【０１４３】
従って、TW1 信号に連結された書込動作制御用ゲート駆動回路内の一つのスイッチパンプ230 は活性化され、その内の他の一つのスイッチパンプ244 は非活性化される。その結果、SW1 ラインにはVpgm電圧が伝達され、SWi(i=2 〜8)ラインにはVpass 電圧が伝達される。この時、NOR ゲート247 はPGM ／バー信号が"L" レベルに遷移されることに応答してSWPi(i= １〜8)信号が続いて接地電圧に維持されるようにすることで、図22のNMOSトランジスター254 〜258 を非活性化させる。
【０１４４】
図22で、D-NMOSトランジスター226 、240 は書込動作モードでノードN21DとN21Eとに"H" レベル（18V 以上）の電圧が各々印加される時、電圧がノードN21FとN21Gとに各々伝達されることを防ぐ役割をする。又、このトランジスター226 、240 は空乏型トランジスターであり、それらのゲートはVcc に連結されるから、各々は高いゲート誘導ブレイクーダウン電圧を持つようになり、SWi ラインから電流が漏洩されることを防ぐ役割をする。
【０１４５】
一方、書込動作モードでノードN21F,N21G 各々の電圧は電源電圧Vcc より高いVcc+Vthd( ここで、Vthdは空乏型トランジスターのスレショルド電圧）になるが、D-NMOSトランジスター224,238 はノードN21D,N21E の電圧が放電されることを防ぐ役割をする。又、D-NMOSトランジスター220,232 はNMOSトランジスター218,234 各々でゲート誘導ブレイクーダウンが発生することを防ぐ。
【０１４６】
図24及び図25は図13に示された書込動作制御用ゲート駆動回路67で、書込動作の間に、ストリング選択ラインSSL を駆動するための駆動ラインSSSLW の電圧を制御する回路を示している。図24及び図25を参照すると、この回路はインバーター266,278 〜284 と、D-NMOSトランジスター268,274,288 と、スイッチパンプ272 と、PMOSトランジスター276 と、NOR ゲート286 及び、NMOSトランジスター290 とを具備している。
【０１４７】
この制御回路は、書込モードの間に、この時、活性化されるPGM ／バー信号と、消去モード用ページ選択活性化信号であるERA1／バー信号と、Vpp1(4.5V)電圧信号と、この時、連続的にトグルされるOp信号とに応答して、ストリング選択ラインSSL の駆動信号SSSLW を発生する。PGM ／バー信号とERA1／バー信号とが同時に"H" レベルである時にはSSSLW ラインは"L" レベルになる。
【０１４８】
図24で、D-NMOSトランジスター268 は書込モードの間に相対的に高い電圧のノードN24Aから相対的に低い電圧のノードN24B方に電流が漏洩(sink)されることを防ぐ。NMOSトランジスター270 はVpp2(6V)電圧を選択駆動制御ラインSSSLW に選択的に伝達させるスイッチとして機能し、D-NMOSトランジスター274 は選択駆動制御ラインSSSLW から電流が漏洩されることを防ぐ役割をする。図25で、D-NMOSトランジスター288 も選択駆動制御ラインSSSLW から電流が漏洩されることを防ぐ役割をする。
【０１４９】
図26及び図27は図13に示された書込動作制御用ゲート駆動回路67で、接地選択ラインGSL1,GSL2 を各々駆動するための駆動ラインGSW1,GSW2 の電圧を各々制御する回路を示している。
【０１５０】
図26及び図27を参照すると、この回路はインバーター292-298,304 と、PMOSトランジスター300 と、D-NMOSトランジスター302,306,310 及びNMOSトランジスター308,312 とを具備している。
【０１５１】
図28及び図29は図13に示された読出動作用ブロック選択回路34内のローブロックデコーダー34x を示している。
【０１５２】
図28及び図29を参照すると、この読出用ローブロックデコーダー34x は、NANDゲート314,316 と、NOR ゲート318,320 と、インバーター322 及び、レベルシフター324 を具備している。
【０１５３】
図28に示された回路は図13のアドレスバッファー56からのローアドレス信号(RAi/RAi／バー)(i=1 〜3)と、読出駆動信号全てを"L" レベルに遷移させるSTRCTL信号と、読出駆動信号全てを"H" レベルに遷移させるBLKSX ／バー信号とに応答して、Ti(i=18)に信号を発生する。
【０１５４】
図29に示されたレベルシフター324 はVss レベル0VとVcc レベル3Vとの間でスイング(swing) するTi信号を、Vss レベルとVpp1レベル(4.5V)との間でスイングする読出アドレス解読信号(read address decoding signals)(TRi)(i=1〜8)に変換する役割をする。
【０１５５】
図30は、図13に示された読出動作制御用ゲート駆動回路68内で、読出モードの間に、セルアレイのワードラインを駆動するための駆動信号SRi(i=1 〜8)を発生する回路を示している。駆動回路(SRi)(i=1 〜8)は図15に図示されたセクションデコーダー32,33 に提供される。
【０１５６】
図30に示されるように、このSRi 信号発回路は、PMOSトランジスター326,328 と、NMOSトランジスター330-334,338 と、インバーター336 及び、1V電圧発生器340 で構成される。
【０１５７】
SRi 信号発生回路は読出ロープリデコーダー68a 内のレベルシフター324 からのTRi=(i=1〜8)("H"レベル：Vpp1、"L" レベル：Vss)と、書込動作中、制御される信号SiRCTL("H"レベル：Vpp1、"L" レベル：Vss ）、SiRVCC("H"レベル：Vpp2,"L"レベル：Vss ）及び、1V電圧の発生を制御するための1VSiRCTL信号に応答して、データーの読出のために図15に示されたセクションデコーダー32、33の対応する読出用駆動ラインSRi(i=1 〜8)に駆動電圧を各々供給する。
【０１５８】
この回路で、PMOSトランジスター326 はVpp1(4.5V)電圧を対応するSRi(i=1 〜8)ラインに供給する役割をし、NMOSトランジスター330 はVcc 電圧を対応するSRi(i=1 〜8)ラインに供給する役割をし、又、NMOSトランジスター338 は1V電圧発生器340 からの1V電圧を対応するSRi(i=1 〜8)ラインに供給する役割をする。
【０１５９】
図31及び図32は読出モードの間、図１５に図示された駆動ラインSSSLR の電圧を制御する回路を示している。
【０１６０】
図31及び図32を参照すると、この回路は、レベルシフター342 と、PMOSトランジスター344 及びNMOSトランジスター346 とで構成されるインバーター回路とを具備している。
【０１６１】
SSSLR ライン駆動回路は、書込モード間に、この時、少し"H" レベルに遷移されるPGMSSLR ／バー信号に応答して、ストリング選択ラインSSL の駆動信号SSSLR を発生する。この回路で、レベルシフター342 はVss レベルとVcc レベルとの間でスイングする PGMSSLR／バー信号をVss レベルとVpp1レベルとの間でスイングするTSSR／バー信号に変換する機能をする。インバーター回路344,346 はTSSR／バー信号を反転させ、 SSSLRラインの駆動信号として出力する。
【０１６２】
図33及び図34は読出モードの間、第１５に示された接地選択ラインGSL1,GSL2 を駆動するための回路を示している。
【０１６３】
図33及び図34を参照すると, この回路は、インバーター348,350,352,362,364 と, NANDゲート354 〜360 及び、 PMOS トランジスター366 とNMOSトランジスター368 とで構成されるインバーター回路とを具備しており、最下位アドレス信号RA0 とそれの反転信号RA0 ／バー,GSL1,GSL2ラインを同時にVss レベルに遷移させるBLKXG ／バー信号と、消去検証モードの間、"H" レベルに遷移されるEVOP信号とを入力してもらって、GSRi(i=1〜2)ラインを駆動する。
【０１６４】
図35ないし図37は図13に示された基準電圧供給ブロック選択回路60の構成を示している。
【０１６５】
まず、図35は読出用ロープリデコーダー68a の出力信号Pi(i=0〜7)中のある一つでも"H" レベルになる時、"H" レベルに遷移されるRRWLEN信号を出力するエンコーダー回路を示している。このエンコーダー回路はNOR ゲート392 〜394 と、NANDゲート396 とを具備している。
【０１６６】
図36及び図37とを参照すると、基準電圧供給ブロック選択回路60は、NANDゲート370 、386 と、レベルシフター372 と、インバーター384 、402 と、PMOSトランジスター398 、400 と、NMOSトランジスター388 、404 、406 及び、D-NMOSトランジスター390 とを具備している。
【０１６７】
図36に図示されたNANDゲート370 と、レベルシフター372 と、インバーター384 とで構成される回路は、消去検証区間の間、"L" レベルで、"H" レベルに遷移されるEVOP信号と、読出ワードラインイネーブル信号RWLEと、読出及び書込の間に活性化されるRWWLE 信号と、エンコーダーの出力信号RRWLENに応答して、選択されたメモリブロックに供給される読出動作用基準電圧を選択するための読出基準電圧供給ブロック選択信号XMDIR-Ref とを発生する。
【０１６８】
図36のNANDゲート386 、NMOSトランジスター388 、D-NMOSトランジスター390 、そして、図37に図示された回路は、EVOP信号と、RWWLE 信号と、RRWLEN信号、そして、読出動作の間に"L" レベル維持されるTREAD,REFCTL信号とに応答して、選択されたメモリブロックに供給される書込動作用基準電圧を選択するための書込基準電圧供給ブロック選択信号XMDiW-Ref を発生する。
【０１６９】
図36のD-NMOSトランジスター390 はXMDiW-Ref ライン上に"H" レベル電圧が印加される時、それがノードN58C上に伝達されることを防ぐ役割をする。
【０１７０】
以上説明したように、ロープリデコーダーと制御ゲート駆動回路各々は各動作モードの間に適切に動作するように、選択されたセルアレイに所望の電圧を伝達する。次に、図38ないし図40のタイミング図を参照しながら、各モードからの前述した本発明の実施例による回路の動作を詳細に説明する。
【０１７１】
図38は読出モードの間、図19ないし図37に示された回路の動作と関連するタイミング図である。
【０１７２】
図38を参照すると、読出動作が遂行される前のスタンバイ状態では、アドレスバッファー56からアドレス信号が全て非活性化されるので、どのようなブロックやページも選択されない状態に維持され、ビットラインは全部1/2Vcc電圧にプリチャージされる。また、読出ブロック選択回路に連結された書込ブロック選択信号は前のブロックに対して"H" レベルに活性化され、書込用駆動ラインSSSLW,GSW1,GSW2SW1S 〜W8上に"L" レベルが印加され、ワードラインWL1 〜WL8 ，ストリング選択ラインSSL 、接地選択ラインGSL1,GSL2 、基準電圧選択ラインRSL1,RSL2 が放電される。また、読出ブロック選択ラインXMDiR は"L" レベルにそして、XMDiW ラインは"H" レベルに各々維持され、読出基準電圧供給ブロック選択回路からのXMDiR-Ref ラインは"L" レベルに、XMDiW-Ref ラインは"H" レベルに維持され、読出用駆動ラインSSSLR 、GSR1〜GSR2,SR1〜SR8 は"H" レベルに維持される。ここで、SSSLR 及びSR1 〜SR8 ラインはVpp1(4.5V)レベルに維持され、GSR1及びGSR2ラインはVcc レベルに維持される。
【０１７３】
一方、スタンバイ区間で、RAS ／バー信号が"H" レベルで"L" レベルに遷移されると同時にローアドレスが入力されると、アドレスバッファーが活性化され、有効アドレス信号(RAi/RAi／バー) が発生される。このアドレス信号の組み合わせにより任意の指定ブロックと任意のページとが指定されると、制御ゲート駆動回路からのSRi(i=1 〜8)中、選択された信号はVpp1でVcc レベルに遷移され、非選択信号はVpp1レベルに維持される。
【０１７４】
このような状態で、まず最下位ビットアドレス信号RA0 が"L" レベルである場合、偶数番目ビットラインBL1,BL3,BL5,…,BL511が選択され、接地選択ラインGSR1は0Vに遷移され、接地選択ラインGSR2は"H" レベルに維持される。選択された読出ブロック選択回路からの書込ブロック選択信号XMDiW が "L"レベルに遷移されると同時に、読出ブロック選択信号XMDiR がVpp2に遷移されることにより、選択されたワードライン上には０Ｖが、非選択されたワードライン上にはVpp1が、ストリング選択ラインSSL 上にはVpp1が、接地選択ラインGSL1上には0Vが、そして、接地選択ラインGSL2上にはVcc 電圧が各々印加される。この時、選択されたセルがオン・セルであると、該当ビットライン上にプリチャージされている電圧は放電され、選択されたセルがオフ・セルであると、該当ビットライン上のプリチャージ電圧は放電されない。これと同時に、読出基準電圧供給ブロック選択回路からの書込基準電圧供給ブロック選択信号XMDiW-Ref が"L" レベルに、そして、読出基準電圧供給ブロック選択回路信号XMDiR-Ref が"H" レベルに遷移されながら、偶数番目のビットラインBL2,BL4,BL6,…,BL512上にプリチャージされている電圧が放電される。
【０１７５】
RAO 信号が"H" レベルである場合のタイミングも、上述したような、RAO 信号が"L" レベルである場合のタイミングと同一であるが、GSR1信号とGSR2信号とが上の場合とは反対のレベルに各々遷移されるので、GSR1とGSR2信号も上の場合では反対のレベルに各々遷移されるので、GSR1とGSR2信号も上述の場合からと反対のレベルに各々遷移される。
【０１７６】
図39は書込（プログラム）モードの間の図１９ないし図37に示された回路の動作と関連するタイミング図である。図39に示されたように、書込モードは小区間に細分されることができる。書込モードで、書込関連経路上の回路、すなわち、書込ロープリデコーダー、書込制御ゲート駆動回路、書込ブロック選択回路及び書込関連回路等が書込動作のためにセルアレイを制御する時、読出関連経路上の回路すなわち、読出プリデコーダー、読出制御ゲート駆動回路、読出ブロック選択回路及び読出関連回路等も適切に動作することにより、書込動作が正確に遂行されることができるようにする。
【０１７７】
次に、書込動作の各小区間に関して説明する。まず、ページデコーデング(page decoding) 区間では、有効アドレス(valid address) をマルチプレッシングすることにより、ページ及びブロックが選択される。ビットラインデーターセッティング(setting) 区間では、ページバッファーに貯蔵されているデーターが選択されたビットライン上にセッティングされ、非選択されたビットライン上にはプログラム防止電圧Vpp1がセッティングされる。セルプログラミング区間では選択されたセルに対するプログラミング動作が遂行される。プログラミング回復区間では、セルアレイ上に印加された"H" レベル電圧の放電がされる。ビットラインプリチャージング区間では、プログラミング検証のためにビットラインをVcc レベルに各々プリチャージさせる動作が遂行される。プログラミング検証区間では、選択されたセルがプログラムされた程度を検査する動作が遂行される。プログラミングモード回復区間では、プログラミング動作のためにセッティングされた"H" レベル電圧及びプログラミング動作のためにセッティングされた全ての回路がスタンバイ状態に転換される。ここで、WLBLK ／バー,TREAD, WEmP／バー信号各々の状態はPGM ／バー信号に同期されてそれの状態と同一に変わる。
【０１７８】
これからは、図３９を参照して、書込動作する時、ワードライン、制御ゲート駆動回路、ブロック選択回路に対する動作を説明する。まず、ページデコーデング区間では、ＰＧＭ／バー信号が活性化され、"L" レベルに遷移されることにより、ローアドレスが活性化されると、読出経路と関連した信号SRi(i=1 〜8)はSTRCTL信号に動機され、全て電源電圧に遷移される。又、この時、GSR1, GSR1信号は BLKSG／バー信号に同期され、全てＶｃｃレベルに遷移され、読出用駆動ライン(SSSLR) はVpp1レベルに維持される。又、XMDiW とXMDiW-Ref 信号はRWWLE 信号に同期され"L" レベルに遷移され、ワードラインとストリング選択ラインSSL と接地選択ラインGSL1、接地選択ラインGSL2と基準電圧選択ラインRSL1,RSL2 はフロティングされたり、０Ｖに維持される。同時に、書込経路関連信号SWi(i=1 〜8)中、選択された信号はVpgm(18V) レベルに、そして、非選択された信号はVpass(4.5V) レベルに遷移される。又、書込用駆動ラインSSSLW 上にはVpp1電圧が駆動ラインGSW1,GSW2 上にはVcc 電圧が各々印加される。
【０１７９】
以後、ビットラインデーターセッティング区間では、ページバッファー上に貯蔵されたデーターが"0" である場合には選択されたビットライン上にVcc 電圧が、そして、データーが"1" である場合にはVpp1電圧が各々印加され、非選択されたビットライン上にはVpp1電圧が印加される。同時に、RWLE信号に同期され、XMDiR 及びXMDiR-Ref 信号が0VからVpp2に遷移され、全てのワードライン上に0V電圧が印加され、ストリング選択ラインSSL 上にはVpp1電圧が、接地選択ラインGSL1,GSL2 上には0V電圧が印加され、基準電圧選択ラインVREF上には1.8V（プログラミング検証する適用される）電圧が、基準電圧選択ラインRSDL1,RSL2上には0V電圧が各々印加される。すなわち、この場合第１選択トランジスターのソース上にはデーター"1" がセッティングされた場合、Vpp1-Vth電圧が印加され、データー"0" がセッティングされた場合、0V電圧が印加される。
【０１８０】
以上のように、倫理的"1" のデーターをプログラムする場合、すなわち、プログラム防止電圧Vpp1が印加された場合、Vcc の代わりにVcc 以上の電圧Vpp1が使用されることにより、第１選択トランジスターのソースに多くの電荷(electric charge) が供給されるようにする。これで、セルプログラミング区間に選択されたストリング(string)のセルのチャンネルをセルフブスティング(self-boosting) する時、各セルトランジスターのチャンネル電圧とゲート電圧との差が減るようになる。これは相対的に低い電源電圧Vcc を使用して、セルをプログラミングする時にセルが受けるようになるストレスを減らすという結果をもたらす。
【０１８１】
セルプログラミング区間では、ビットラインデーターセッティング区間にビットラインにセッティングされた電圧（すなわち、データー"0" である場合にはVss が、データー"1" である場合にはVpp1電圧）により、選択されたセルに対してデーター貯蔵動作を起こすようになるが、この場合、BLKXS ／バー信号に同期され、読出経路のSRi(i=1 〜8)には全てVcc 電圧が印加され、SSSLR 信号はVpp1に GSR1 及びGSR2信号は全て0Vに維持される。
【０１８２】
又、書込経路のSWi(i=1 〜8)ライン中の選択されたラインはVpgmレベルに維持され、非選択された残りのラインはVpass レベルに維持され、SSSLW ラインはVpp1レベルに、そして、GSW1及びGSW2ラインは全て0Vレベルに維持される。このような状態で、読出ブロック選択回路からのXMDiR 信号が"L" レベルに遷移され、読出基準電圧供給ブロック選択回路からのXMDiR-Ref 信号が"L" レベルに遷移される。
【０１８３】
以後、書込ブロック選択回路からのXMDiW 信号がVPGMw1(Vpgm+2Vth) に遷移され、選択されたワードライン上にはVpgm電圧が、非選択されたワードライン上にはVpass 電圧が印加される。同時に第１選択信号SSL にはVpp1信号が維持され、第2 及び第３選択信号上には0Vが供給される。又、基準電圧選択ラインVref上には1.8Vの電圧が印加され、残りの基準電圧選択ラインRSL1,RSL2 上には0V電圧が各々印加される。
【０１８４】
以上のようなセルプログラミング区間で、SRi(i=1 〜8)ライン上にVcc 電圧を印加する理由をセクションデコーダーの一部を示した図４１を参照して以下説明する。
【０１８５】
まず、セルプログラミング区間では、XMDiR 信号に0Vが印加され、XMDiW 上にはVPGMwl(Vpgm+2Vth) が印加されると、選択ワードライン上にはVpgm電圧が印加され、非選択されたワードライン上にはVpass 電圧が印加される。例えば、ＷＬ1 が選択された場合、SW1 信号はVpgmレベルに維持され、WL1 上にはVpgm電圧が印加される。このような場合、制御ゲートスイッチングトランジスターRT1 のソース部分WL1 上にはゲート誘導ブレイクーダウンが起こるようになるが、この時、万一、SR1 ライン上に0Vの電圧が印加されていると、読出制御ゲートスイッチングトランジスターRT1 はスナップバック(snap-back) が発生されるようになり、読出制御ゲートスイッチングトランジスターRT1 が破壊される場合が発生する。このような問題を解決するために、上記のような状況で、SR1 ライン上にVcc が印加されるようにすると、スナップバック現象の発生を防止することができる。
【０１８６】
以上のような方法で選択されたセルに対するプログラミング動作が完了すると、セルアレイ上に印加された"H" レベルの電圧Vpgm,Vpass,Vpp1 を放電させるプログラミング回復動作が遂行される。このプログラミング回復区間では、STRCTL信号に同期され、読出経路のラインSRi(i=1 〜8),SSSLR,GSR1 及びGSR2全てが0Vレベルに遷移される。反面、書込経路上の電圧は前から説明したセルプログラミング区間の間の状態そのままに維持される。この状態で、WWLE／バー信号に同期され、XMDiW 信号がVPGMwlで0Vに遷移され、以後、RWLE信号に同期され、XMDiR 信号が0VでVpp2に遷移されると、セルアレイ上に印加されたVpgm,Vpass,Vpp1 電圧が放電される。
【０１８７】
次に、プログラミング検証を準備するビットラインプリーチャージング区間は、プログラミング検証動作が読出経路を通じて遂行されるので、これに対する準備を行う区間である。書込経路上の電圧はセルプログラミング区間と同一に維持されながら、選択SRi(i=1 〜8)ライン上には1Vの電圧が印加され、残りの非選択SRi(I=1 〜8)ライン上にはVpp1電圧が印加される。同時に、駆動ラインSSSLR 上にはVpp1電圧が印加され、上記のように奇数番目のビットラインが選択された場合、駆動ラインGSR1上には0V電圧が、そして、駆動ラインGSR2上にはVcc 電圧が各々印加される。
【０１８８】
以後のプログラミング検証区間では、読出動作と同一な方法でセルデーターが感知され、プログラミングモード回復区間では、PGM ／バー信号が"L" レベルで"H" レベルに遷移されることにより、全ての信号がスタンバイ状態と同一な条件下にあるようになる。
【０１８９】
図40は消去モードの間図19ないし図37に示された回路の動作と関連するタイミング図である。図40に示されたように、この消去モードもやはり小区間に細分することができる。消去モードで、書込関連経路上の回路、すなわち、書込ロープリデコーダー、書込制御ゲート駆動回路、書込ブロック選択回路及び書込関連回路等が書込動作のためにセルアレイを制御する時、読出関連経路上の回路すなわち、読出ロープリデコーダー、読出制御ゲート駆動回路、読出ブロック選択回路及び読出関連回路等も適切に動作することにより、消去動作を正確に遂行する。
【０１９０】
まず、セル消去区間では、指定されたアドレス信号のマルチプレッシングにより任意のページから連結されたセルが同時に消去される。この時、読出経路上の信号が前述の読出モードと同一に各々遷移され、書込経路上の書込制御ゲート駆動信号SWi(i=1 〜8)中で、選択された制御ゲート駆動信号SWi(i=1 〜8)は0Vに維持され、非選択された制御ゲート駆動信号SWi(i=1 〜8)はVcc に遷移される。また、駆動ラインSSSLW 上にはVcc が、そして、駆動ラインGSW1,GSW2 上には,Vccが各々印加される。又、基準電圧選択ラインVref上にはVcc が印加される。
【０１９１】
このような状態で、図20に示された書込用ブロック選択回路34内のラッチ142 に貯蔵されたブロック選択情報によりBEdec ／バー信号の"H" レベルで"L" レベルに遷移されることにより、選択されたブロックの書込ブロック選択回路が活性化され、選択書込ブロック選択信号XMDiW がVcc に遷移され、選択されたワードライン上には0Vが、非選択されたワードライン上にはVcc-Vth が印加される。これと同時に、ストリング及び接地選択ラインSSL 、GSL1、GSL2上にはVcc-Vth が各々印加され、基準電圧選択ラインVref,RSL1,RSL2上にはVcc-Vth が各々印加され、各セルトランジスタバルク領域、すなわち、Ｐウェル上には消去電圧Vera(20V程度) が印加される。
【１０９２】
この場合、選択されたワードライン上には0Vが維持され、非選択されたワードラインは書込スイッチングトランジスターがオフ状態になりながらVcc-Vth+Veraにブースティングされる。また、ストリング及び接地選択ラインSSL,GSL1,GSL2 と基準電圧選択ラインVref,RSL1,RSL2上にもVcc-Vth+Vera電圧が誘導される。
【０１９３】
以上のような動作により選択セルに対しては消去動作が遂行され、非選択されたセルに対しては消去が遂行されない。所定の時間が経過した後、セル消去回復動作が遂行される。又、消去検証動作が読出経路により遂行される間に、書込経路はスタンバイ状態と同一な状態に遷移される。
【０１９４】
消去回復区間ではERAS／バー信号に同期され、共通ソースラインGSL とVeraパンプ周辺回路とによりＲVera電圧が放電される。Vera発生回路及びGSL ライン制御回路はこの技術分野の専門家にはよく知られているのでこれに対する説明は省略する。
【０１９５】
消去回復区間でVera電圧が放電された後、消去されたセルに対する消去検証動作が遂行される。消去検証区間では、あらかじめデコーデングされた書込経路の状態にRWLE信号の同期によりXMDiR 信号は0VでVpp2レベルに遷移され、選択ワードライン上には0V電圧が、そして非選択されたワードライン上にはVpp1電圧が各々印加され、ストリング選択ラインSSL 上にはVpp1電圧がそして、接地選択ラインGSL1,GSL2 上にはVcc 電圧が各々印加され、書込基準電圧供給ブロック選択ラインXMDiW-Ref 上にVcc 電圧が印加されるようにすることにより、基準電圧選択ラインVref上にはVcc-Vth 電圧を、そして、基準電圧選択ラインRSL1,RSL2 上には0V電圧を各々印加させる。同時に、ページバッファー内及び消去検証ロジックにより消去検証動作が遂行される。消去モード回復区間では全ての信号がスタンバイ状態になる。
【１０９６】
図41は図14に示されたページバッファー35x の一部分だけを示している。図14を参照すると、ページバッファー35a 、35b はマット102a,102b に各々対応し、各々の構成は同一である。図41には、マット102b内のサブアレイ領域104-1 に対応する部分のページバッファーだけが示されている。
【０１９７】
サブアレイ領域104-1 のビットラインBL1 〜BLn(ここで、n=512)とページバッファーのサブビットライン(sub-bit lines)SBL1,SBL1／バー ,…,SBLj, SBLj ／バー, ( ここで、j=256 ）との間には高電圧伝送防止用D-NMOSトランジスター418x,420x のドレイン・ソースチャンネルが各々連結される。BLSHF1ラインはセル消去区間ではVABDレベル8Vになり、書込モード中のビットラインデーターセッティング区間及びセルプログラミング区間ではVpp1（4.5V）レベルになり、その以外の動作モードではVcc レベルを維持する。BLSHF2ラインは消去モード中のセル消去区間では0Vになり、書込モード中のビットラインデーターセッティング区間にはVpp1レベルに維持され、その以外の動作モードではVcc レベルに維持される。
【０１９８】
各サブビットライン対には一つのプリーチャージ回路422xが連結される。各プリーチャージ回路422xは、対応するサブビットライン対、要すると、SBL1,SBL1 ／バーに各々連結され、それをプリチャージングするための２つのPMOSトランジスター424a,424b と、対応するサブビットライン対SBL1,SBL1 ／バーの電圧レベルを等化させるためのPMOSトランジスター426aとで構成される。各プリチャージトランジスター424xのソースはプリチャージ電圧供給ラインVSBLに連結され、それのドレインは対応するサブビットラインに連結される。各プリチャージ回路422xの２つのプリーチャージトランジスター、要すると、424a,424b のゲートはプリチャージ制御ラインPiSBLPo ／バー, PiSBLPe ／バーに各々連結される。又、各等化トランジスター426xのソースとドレインとは対応するサブビットライン対に各々連結され、それのゲートは対応する等化制御ラインPiSBLEQ ／バーに連結される。
【０１９９】
サブビットラインSBL1,SBL1 ／バー, …,SBLj,SBLj／バーには検証トランジスター428a〜428dが各々連結される。検証トランジスターはNMOSトランジスターである。各検証トランジスター428xのゲートは対応するサブビットラインに連結される。各検証トランジスター428xのドレインはVcc に充電されていた後、消去検証モードで少ない電流によりVss に駆動されるERVFラインに連結され、そのソースはVcc-Vth(NMOSトランジスターのVth)程度に充電されていた後、消去検証モードでNMOSトランジスターのVth に電圧レベルに駆動されるERVFSLラインに連結される。消去検証モードに対しては後で詳細に説明する。
【０２００】
サブビットラインSBL1,SBL1 ／バー, …,SBLj,SBLj／バーと各々対応するデーターラインLBL1〜LBLnの間には、分離トランジスター430xのチャンネルが各々連結される。各サブビットライン対あるいは各データーライン対に対応する２つの分離トランジスター(isolation transisutors)中、一つ、要すると、430aのゲートは分離制御ラインPiISOeに連結され、他の一つ、要すると、430bのゲートは分離制御ラインPiISOeに連結される。
【０２０１】
各データーライン対、要すると、LBL1,LBL2 の間には、２つのセンスアンプ回路432a 438a と、データーライン対LBL1、LBL2をプリーチャージするためのプリチャージ回路444aが連結される。
【０２０２】
各データーライン対、要すると、LBL1,LBL2 上の第１センスアンプ回路432aは、一つのデーターラインLBL1とVSA ラインとの間に直列に連結されたドレイン・ソースチャンネルを持つNMOSトランジスター434a,436a と、他のデーターラインLBL2とVSA ラインとの間に直列に連結されるドレイン・ソースチャンネルを持つNMOSトランジスター434b,436b とで構成される。NMOSトランジスター434a,434b のゲートは対応するサブビットライン対SBL1,SBL1 ／バーに各々連結され、NMOSトランジスター436a、436bのゲートはデーター感知制御ラインPiSAE に連結される。
【０２０３】
各データーライン対、要すると、LBL1,LBL2 上の第２センスアンプ回路438aは、対応するデーターライン対LBL1,LBL2 の間にチャンネルが直列に連結される２つのNMOSトランジスター440a,440b と、やはり対応するデーターライン対LBL1,LBL2 の間にチャンネルが直列に連結される２つのPMOSトランジスター442a、442bとで構成される。
【０２０４】
ページバッファーの主ラッチとして機能するこの第２センスアンプ回路438aで、対応するデーターライン対LBL1,LBL2 中のある一つに連結されたチャンネルを持つ各トランジスターのゲートは他の一つのデーターライン連結される。要すると、データーラインLBL1に連結されるチャンネルを持つNMOSトランジスター440aのゲートは他のデーターラインLBL2に連結される。又、NMOSトランジスター440a、440bのチャンネル接続点はセンシング活性化制御ラインLA／バーに連結され、PMOSトランジスター442a, 442bのチャンネル接続点はセンシング活性化制御ラインLAに連結される。
【０２０５】
このような構成を持つ第２センスアンプ回路438xはセンシング活性化制御ラインLAが"L" レベルであり、センシング活性化制御ラインLA／バーが"H" レベルの時、活性化される。この第２センスアンプ回路438xは対応する奇数番目のビットライン上のデーターあるいは対応する偶数番目のビットライン上のデーターを感知してラッチすることができるだけでなく、ラッチしているデーターを対応するビットライン対中、ある一つのビットラインに伝送することができる。
【０２０６】
各プリチャージ回路444xは対応するデーターライン対を所定電圧、要すると、Vcc 、1/2Vcc, Vss にプリチャージング及び等化する作用をする。各プリチャージ回路444xは、よく知られているように、対応するデーターライン対、要すると、LBL1、LBL 2 の間にチャンネルが直列に連結される２つのPMOSトランジスター446a、446bとNMOSトランジスター447aとで構成される。PMOSトランジスター446a、446bのゲートはプリーチャージ制御ライン PiSAEQ ／バーに連結され、NMOSトランジスター447aのゲートはプリチャージ制御ラインPiWSAEQ に連結される。このプリチャージ回路444xはPiSAEQラインが"H" レベルであり、 PiSAEQ ／バーラインが"L" レベルである時、活性化されてLAラインの電圧レベルに対応するデーターライン対をプリチャージする。
【０２０７】
各データーライン対はデーター伝送回路448xに連結される。各データー電送回路448xは対応するデーターライン対、要すると、 LBL1 、LBL2に連結されるNMOSトランジスターで構成される分離トランジスター450a、450bと、インバーター452a、454aで構成される歩調ラッチに構成される。分離トランジスター450a、450bのゲートは伝送制御ラインPiSOSCに連結される。
【０２０８】
一対のビットライン、要すると、BL1 、BL2 に対応するページバッファー414 の主ラッチすなわち、第２センスアンプ回路438aにローディングされた外部データーを歩調ラッチ452a、454aに伝送するためには対応する分離トランジスター450a、450bのゲートに連結された伝送制御ラインPiISOSC はVpplになる。これと反対の場合、すなわち、歩調ラッチ、要すると、452a、454aに貯蔵された外部データーを主ラッチ438aに伝送する時にも、伝送制御ラインPiLSOSC はVpplになる。
【０２０９】
各データーライン対、要すると、LBL1、LBL2とそれらに対応する入出力ライン双、要すると、IO0 、 IO0／バーの間にはカラム選択回路４５６ｘが連結される。各カラム選択回路、要すると、456aはLBL1、LBL2と対応する入出力ラインIO0 、 IO0／バーの間に各々連結されるチャンネルを持つ２つのNMOSトランジスター458a、458bで構成される。８対のデーターライン、要すると、LBL1とLBL2, LBL2とLBL4, ...,LBL15 をLBL16 に対応する８つのカラム選択回路456xの８対のNMOSトランジスター458xは８対の入出力ラインIO0 とIO0 ／バー、IO0 と IO0／バー、…、IO7 とIO7 ／バーとに各々対応する。又、８対のデーターライン、要すると、LBL1とLBL2、LBL2とLBL4、…、BL15とLBL16 に対応する８つのカラム選択回路456xを構成する１６個のNMOSトランジスター458xのゲートは図１４に示された対応するカラムデコーダー36x からの６４個のカラム選択ライン(column selection lines)CSL1 | CSL64中の対応する一つCLS1に連結される。従って、８対のデーターライン及び入出力ラインに対応する８つのロー選択回路456xは対応するカラム選択ラインが"H" レベルである時、図１３に示されたデーターバッファー61a あるいは61b からの８ビットのデーターが８つ対応するセンスアンプ回路438xから伝達される。次に、図４２に示されたページバッファーと関連する種々の動作に関して詳細に説明する。
【０２１０】
まず、奇数番目ビットラインBL1 、BL3, ... , BLn- １に連結されたセルのデーターを読出する場合を説明する。図５７は本発明の実施例によるフラッシュメモリ装置の読出モードで使用される制御信号のタイミングを示している。図５７を参照すると、スタンバイ状態で、VSBLライン上には1/2Vccが印加され、PiSBLPo ／バーとPiSBLPe ／バーラインは"L" レベルに維持され、 BLSHF１とBLSHF2ラインはVpplに維持されるので、各ビットラインと各々対応するサブビットラインとの間のD-NMOSトランジスター418xと420xとが十分に導通（fully turn-on)される。その結果、ビットライン(BL1）|(BLn-1)は1/2Vccに各々プリチャージされ、プリチャージ回路422xが全て活性化されることにより、各ビットライン対及び各サブビットライン対が1/2Vccに各々等化される。
【０２１１】
この時、PiISOo及びPiISOeラインは"L" レベルに維持されるので、分離トランジスター430xが不導通(turn-off)され、サブビットラインSBL1、SBL １／バー, ... , SBLj、 SBLj ／バーとこれらに各々対応するデーターラインLBL1| LBLn相互間は各々電気的に絶縁される。又、この時には、データー感知制御ラインPiSAE とVSA ラインとは各々０Ｖに維持され、LA及びLA／バーラインはVcc に維持され、各プリチャージ回路444xは活性化され、各データーラインLBL1| LBLnはVcc にプリチャージされる。又、この時、カラム選択ラインCSL １| CSL64 全ては０Ｖに維持され、各データーラインLBL1| LBLnとこれらに各々対応する各入出力ラインIO0 、IO0 ／バー、IO１、IO１／バー、…、IO7 IO7 ／バー相互間は各々電気的に絶縁され、伝送制御ラインPiSOSCは０Ｖに維持され、各データーライン対LBL1|LBLn と各補助ランチ452x、454x相互間は各々電気的に絶縁される。勿論、この時、補助ラッチ452x、454x各々は任意のレベルにラッチされる。
【０２１２】
このような状態で、読出動作が始まると、PiSBLPo ／バーとPiSBLPe ／バーラインは"H" レベルに遷移されると共に、各プリーチャージ回路422xが非活性化され、サブビットラインSBL1,SBL１／バー ,... , SBLj,SBLj ／バーは1/2Vccに充電された状態でフローティングされる。又、各プリチャージ回路444xが非活性化されることにより、すでにVcc にプリチャージされたデーターラインLBL1|LBLn はそのまま維持される。
【０２１３】
以後、各選択されたワードラインと各基準電圧ブロック（図１５の１０６参照）とが各々活性化されることにより、奇数番目ビットラインＢL1、BL3, ... ,BLn-1 各々は自身と連結されたセルがオン・セルである時、各々放電され、偶数番目ビットラインBL2 、BL4, ... , BLn各々は各基準供給回路により各々放電される。
【０２１４】
再び、所定の時間が過ぎた後、データーが感知制御ラインPiSAE パルスが印加されると、各対のビットライン、要すると、BL1 とBL2 間の電圧差により、対応するデーターラインLBL1、LBL2がが発展(develop) される始める。データー感知制御ラインPiSAE が０Ｖになった後、LA／バーラインはVcc で０Ｖに遷移される。これにより、各対のデーターラインは、対応する対のビットライン各々の状態により、完全に発展され、Vcc と０Ｖ中のある一つと他の一つになる。要すると、ビットライン対BL1 、BL2 中のBL1 、LBL １に連結されたセルが消去されたセル（”オン・セル”）である場合、すなわち、該当セルデーターが論理的”１”である場合には、対応するデーターライン対LBLI、LBL2中のLBLIは０Ｖになり、LBL2はVcc になる。
【０２１５】
反面、ビットライン対双BL1 、BL2 中のBL1 に連結された該当セルがプログラムされたセル（”オフ・セル”）である場合、すなわち、該当セルデーターが論理的"O" である場合には、対応するデーターライン対LBL1、LBL2中のLBLIはVcc になり、LBL2は０Ｖになる。
【０２１６】
以上のように、各対のビットライン間の電圧差を利用して該当セルに貯蔵されたデーターの状態をそのままに感知して、増幅することにより、該当セルからデーターを読み取る方式を説明の便利上、以後”非反転読出(non-inverse reading) ”という。
【０２１７】
一方、偶数番目のビットラインBL2 、BL4, ... ,BLn に連結されたセルからデーターを読出する場合には、奇数番目のビットライン上には基準電圧が各々供給される。これにより、該当偶数番目のビットラインは自身と連結された選択されたセルの状態により発展される。以後、前で説明したように、同一な方式で、選択されたセルのデーターに対する感知動作は遂行される。
【０２１８】
以上のように、８つのビットライン、要すると、BL1 とBL2 、BL2 とBL4, ... , BL15 とBL16上の感知された８つのビットデーターは８つの対応するカラム選択回路456xを通じて図１３に示されたデーターバッファー61a あるいは61b に出力される。
【０２１９】
図５８は本発明の実施例によるフラッシュメモリ装置のプログラミング及びプログラミング検証モードで使用される制御信号のタイミングを示している。次に、要すると、奇数番目のビットラインBL1 、BL3, ... ,BLn-1 が選択されるとともに、それらの連結されたセルに論理的”０”のデーターをプログラムする場合においても、図４２に示されたページバッファーの動作を説明する。
【０２２０】
図５８を参照すると、VSBLライン上にはVcc が印加され、PiSBLPo ／バーとPiSBLPe ／バーラインは"L" レベルに維持されるので、各ビットラインBLI|BLn はVcc にプリーチャージされる。同時に、各プリチャージ回路422xが活性化され、各サブビットライン対はVcc に等化される。この時、PiISOo及びPiISOe信号が"L" レベルに維持されるので、分離トランジスター430xが不導通され、サブビットラインSBL1、SBL1／バー, ... ,SBLj 、SBLj／バーとこれに各々対応するデーターラインLBL1| LBLn相互間は各々電気的に絶縁される。又、この時には、PiSAE ラインは０Ｖに、そして、VSA ラインはVcc に維持され、LA及びLA／バーライン上にはVcc 及び0Vが各々印加され、各プリーチャージ回路444x全ては非活性化される。又、偶数番目データーラインLBL1、LBL3, ... , LBLn-1上には０Ｖが印加され、偶数番目データーラインLBL2、LBL4, ... , LBLn上にはVcc が印加される。
【０２２１】
このような、状態で、プログラミング検証動作が始まると、まず、PiSBLPo ／バー、PiSBLPe ／バー及びPiSBLEQ ／バーラインが"H" レベルに各々遷移されることにより、各プリチャージ回路422xが非活性化される。その結果、サブビットラインSBL1、SBL1／バー, ... ,SBLj 、SBLj／バー各々はVcc に充電されている状態でフローティングされる。以後、PiISOeラインがVpp2(6V)に遷移されることにより、偶数番目データーラインLBL2、LBL4, ... , LBLn上の電圧が対応する偶数番目サブビットラインSBL1／バー、SBL ２／バー, ... ,SBLj ／バー上に各々伝達される。その結果、サブビットラインSBL1、SBL1／バー, ... ,SBLj 、SBLj／バーはVcc に維持される。
【０２２２】
以後、PiISOeラインがVpp2から0Vに遷移されながら、偶数番目のデーターラインLBL2,LBL4,…,LBLn と偶数番目データーラインLBL2,LBL4,…,LBLn とは各々電気的に絶縁される。このような状態で、LAラインを0Vに遷移させ、各プリチャージ回路444xが活性化されながら、データーラインLBL1|LBLn 各々はVtp(PMOSトランジスターのスレッショルド電圧）にプリチャージされる。続いて、各プリチャージ回路444xを非活性化させると、データーラインＬBL1 〜LBLn各々はVtp に充電されたままフローティングされる。
【０２２３】
次に、ワードラインと各基準電圧供給ブロック（図１５参照）とを活性化させる。この時、万一各奇数番目ビットラインに対応する選択されたセルが完全にプログラムされなかったら、ワードラインと基準電圧供給ブロックとの活性化により、各奇数番目のビットラインの電圧は対応する偶数番目のビットラインのそれにより低くなる。これから、所定の時間が経過した後、PiSAE ラインにパルスが印加されると、第１センスアンプ回路、要すると、432a内のトランジスター436a、436bが活性化されるが、この時には、VSA ラインからトランジスター434aに比べてトランジスター434bを通じてより多くの電流が対応する偶数番目のデーターラインLBL2に流れるようになる。
【０２２４】
以後、LAラインが０ＶからVcc に遷移されると、各奇数番目のデーターラインは０Ｖ、各偶数番目のデーターラインはVcc に遷移される。これにより、以前にデーターライン上に各々印加されたデーターがそのまま維持される。以後、ページバッファーに貯蔵されているデーターを入出力ラインIO1|IO7 上に出力させる。この時、入出力ラインIO1|IO7 中、いずれかでも”Ｌ”レベルである時、プログラミング失敗( ｐｒｏｇｒａｍｍｉｎｇ fail)が検証される。
【０２２５】
各奇数番目のビットラインに対応する選択されたセルが十分にプログラムされた場合、ワードラインと基準発生回路の活性化により各ビットライン対中の奇数番目のビットラインの電圧は対応する偶数番目のビットラインのそれに比べて、もっと高い。以後、LAラインを０Ｖに遷移させ、各プリチャージ回路444xを活性化させると、データーラインLBL1| ＬBLn 各々はVtp にプリチャージされる。
【０２２６】
このような状態で、各プリチャージ回路444xが非活性化されるようにすると、データーラインはVtp に充電されたままでフローティングされる。これにより、所定の時間が経過した後、PiSAE ラインにパルスが印加されると、第１センスアンプ回路、要すると、432a内のトランジスター436a、436bが活性化されるが、この時には、VSA ラインからトランジスター436a、436bが活性化されるが、この時には、VSA ラインからトランジスター434bに比べて、トランジスター434aを通じてより多くの電流が対応する奇数番目データーLBL1に流れるようになる。
【０２２７】
以後、LAラインが０ＶからVcc に遷移されると、各奇数番目データーラインはVcc 、各偶数番目データーラインは０Ｖに遷移される。これにより、以前にデーターライン上に各々印加されたデーターと反対のデーターがページバッファーに貯蔵される。以後、ページバッファーに貯蔵されているデーターを入出力ラインIO1|IO7 上に出力させる。この時、入出力ラインIO1|IO7 全てが"H" レベルである時、プログラミング完了(programming pass)が検証される。
【０２２８】
次は、偶数番目ビットラインBL2 、BL4, ... , BLnが選択されるとともに論理的”１”のデーターが各主ラッチ回路432xに印加された場合において、図４２に示されたページバッファーの動作を説明する。プログラミング動作が始まると、PiISOoラインが０ＶからVpp2に遷移されながら、各奇数番目のデーターライン上の０Ｖが対応する奇数番目のビットライン上に伝送されることにより、各奇数番目ビットラインは０Ｖに遷移され、各偶数番目ビットラインはVcc に維持される。
【０２２９】
以後、PiISOIo ラインがVpp2から０Ｖに遷移されながら、各奇数番目のビットラインと各偶数番目ビットラインとは相互に電気的に絶縁される。このような状態で、LAライン上に０Ｖ電圧が印加されるとともに、各プリチャージ回路444xを活性化させると、データーラインLBL1|LBLｎ各々はVtp にプリチャージされる。
【０２３０】
次に、各プリチャージ回路444xを非活性化させると、各データーラインVtp は充電されたまま、フローティングされる。
【０２３１】
続いて、ワードラインと各基準電圧供給ブロックとが活性化され、PiSAE ライン上にパルスが印加されるとともにLAライン上にVcc 電圧が印加されると、各奇数番目ビットラインが０Ｖに各々維持されているので、各奇数番目データーラインは０Ｖに遷移され、各偶数番目データーラインはVcc に遷移される。すなわち、偶数番目データーライン上にはつづいて論理的"1" のデーター信号が維持される。その後は、プログラム防止電圧を選択されたビットラインに各々印加させる。
【０２３２】
図５９は本発明の実施例によるフラッシュメモリ装置の消去検証モードで使用される制御信号のタイミングを示している。図５９を参照すると、消去検証動作の前、サブビットラインSBL1、SBL1／バー, ... , SBLj、SBLj／バー及びビットラインBL1|BLn 上の電圧を基準供給ブロックを通じて各々放電させ、各ビットラインの電圧が０Ｖになるようにさせる。これと同時に、各ビットラインプリチャージ回路422xを活性化させ、各対のサブビットラインを等化させる。この時、BLSHF1ラインはVcc に、BLSHF2ラインは０Ｖにセッティングされる。又、この時ERVFライン上にはVcc が、ERVFSLライン上にはVth(NMOSトランジスタースレッショルド電圧）が印加される。
【０２３３】
一方、データーラインを制御する回路は消去動作モードの間にドンケア（Don't Care）状態にあるが、自体ー保存動作（self-containing operation)のために、非選択されたビットラインに連結されたセルのデーターは貯蔵される。このような状態で、消去検証動作が始まると、各プリチャージ回路422xは非活性化され、選択されたビットライン上に連結するセルと関連するゲート回路の駆動信号及び選択信号が全て活性化される。このような同時に、PiSBLPo ／バーとPiSBLPe ／バーラインの上に所定の電圧を各々印加させる。これにより、一定な電流（選択されたセルの制御ゲートに０Ｖを加えた状態からのセル電流より少ない量の電流）がPMOSトランジスター424xを通じてビットライン上に流れる。
【０２３４】
選択されたビットラインに連結されたセルが完全に消去された場合、各選択されたビットラインはほとんど０Ｖを維持する。所定の時間が経過した後、ERVFラインはVcc に充電された状態でフローティングされたり、ERVFライン上には少ない量の電流（消去検証にための放電トランジスター428x各々のゲートに2Vが印加される時、各放電トランジスター428xを通じて流れる電流より少ない量の電流）が流れる。これにより、放電トランジスター428xが不導通される。その結果、ERVFラインはVcc に維持される。所定の時間が経過した後、ERVFラインの電圧が続いてVcc である時、消去完了(erasing pass)が検証される。
【０２３５】
上のような、消去検証動作で、選択されたビットラインに連結されたセルが完全に消去されない場合、所定の電流がPMOSトランジスター424xを通じて選択されたビットラインに流れるようになるので、選択されたビットラインがますます充電され、それらの各々の電圧が上昇する。これにより、所定の時間が経過した後、D-NMOSトランジスター420x各々のソース電圧がＶｃｃになる。この時、ERVFラインはVcc に充電された状態でフローティングされたり、ERVFライン上には少ない量の電流（消去検証にための放電トランジスター428x各々のゲートに2Vが印加される時、各放電トランジスター428xを通じて流れる電流より少ない量の電流）が流れる。これにより、放電トランジスター428xが導通され、ERVFラインの放電が開始される。このような放電により、結局、 ERVF ラインの電圧はVcc からVth （増加型NMOSトランジスターのスレッショルド電圧）に変わる。所定の時間が経過した後に、ERVFラインの電圧が続いてVth である時、消去失敗(erasing fail)が検証される。
【０２３６】
図６０は本発明の実施例によるフラッシュメモリ装置の書込ヒット/ ミス検査モードで使用される制御信号のタイミングを示している。”書込ヒット/ ミス検査”ということは選択されたワードラインに連結されたセル中である一つでもプログラムされたセルがあるかの可否を感知することを言う。図６０を参照すると、まず、前述された非反転読出(non-inverse reading) 方式により選択されたセルのデーターが対応するページバッファー回路に貯蔵された後、ビットラインを０Ｖに放電させる。
【０２３７】
このような状態で、奇数番目ビットラインが選択される場合には、PiISOeラインが０ＶからVpp2に遷移される。これにより、すでに該当ページバッファーにより感知され、ここにラッチされているセルデーターが奇数番目ビットラインに伝送される。反面、偶数番目のビットラインは０Ｖに維持される。
【０２３８】
以後、PiIOSeラインはVpp2から0Vに遷移され、ERVFラインはVcc に充電されたまま、フローティングされ、ERVFSLラインはVth になる。この時、選択されたセルが消去されたセルであると、奇数番目のビットラインは0Vになる。これで、ERVFラインはVcc に維持される。所定の時間が経過した後、ERVFラインがVcc である時、書込ヒットが検証される。反面、選択されたセルがプログラムされたセルであると、奇数番目ビットラインに連結される検証トランジスター、要すると、428aによるERVFラインの放電が開始される。これで、ERVFラインの電圧はVcc からVth に変わる。所定の時間が経過した後、ERVFラインがVth である時、書込ミスが検証される。以上のように、奇数番目ビットラインが選択される場合、奇数番目ビットラインは0Vに維持されることにより、奇数番目ビットラインに連結された放電トランジスター、要すると、428bが書込ヒット/ ミス検査の動作にまったく影響を及ばさないことが理解される。
【０２３９】
一方、偶数番目ビットラインが選択される場合には、PiISOoラインが0VからVpp2に遷移する。これで、すでに該当ページバッファーにより感知され、そこにラッチされているセルデーターが偶数番目ビットラインに伝送される。反面、奇数番目ビットラインは0Vに維持される。
【０２４０】
以後、PiISOoラインはVpp ２から0Vに遷移され、ERVFラインはVcc に充電されたまま、フローティングされ、ERVFSLラインはVth になる。この時、選択されたセルが消去されたセルであると、偶数番目ビットラインは0Vになる。これで、ERVFラインはVcc に維持される。所定の時間が経過した後、ERVFラインがVcc である時、書込ヒットが検証される。反面、選択されたセルがプログラムされたセルであると、偶数番目ビットラインに連結されるトランジスター、要すると、428bによるERVFラインの放電が開始される。これで、ERVFラインの電圧はVcc からVth に変わる。
【０２４１】
所定の時間が経過した後、ERVFラインがVth である時、書込ミスが検証される。以上のように、偶数番目ビットラインが選択される場合、奇数番目のビットラインは０Ｖに維持されることにより、奇数番目のビットラインに連結された放電トランジスター、要すると、428aが書込ヒット／ミス検査動作に全く影響を与えないことが理解される。
【０２４２】
４２は図４１に示された高電圧電送防止用D-NMOSトランジスター418xのゲート電圧を制御する回路を示している。図４２を参照すると、この制御回路は、インバーター460 、462 、484 と、NANDゲート472 、478 、486 と、D-NMOSトランジスター464 、466 、482 と、NMOSトランジスター468 、470 、PMOSトランジスター480 及び、スイッチパンプ476 、478 とを具備している。
【０２４３】
この制御回路は消去モードのセル消去区間の間に継続的にトグルされるPiE 信号と、セル消去区間及び消去回復区間の間に"L" レベルに活性化されるERAWDIS ／バー信号と、プログラミングモードのビットラインデーターセッティング区間及びセルプログラミング区間の間に"L" レベルに活性化されるPGMBLST ／バー信号及び、プログラミング区間の間にあらかじめ定められた周期に続いてトグルされるPiP 信号とを入力してもらって、BLSFH1信号を出力する。この制御回路には消去区間の間にVABDラインからの8Vの電圧が供給される。又、この制御回路にはVpp １(4.5V)が供給される。この制御回路から出力されるBLSFH １信号の電圧レベルは消去モードのセル消去区間及び消去回復区間の間に8Vに維持され、プログラムモードのビットラインデーターセンティング区間及びセルプログラミング区間の間にはVpp １に維持され、そして、その他の区間の間にはVcc に維持される。
【０２４４】
図４３は図４１に示された高電圧電送防止用D-NMOSトランジスター420xのゲート電圧を制御する回路を示している。図４３を参照すると、この制御回路は、インバーター488 、502 、508 、512 と、NANDゲート494 、510 と、D-NMOSトランジスター490 、498 、506 と、NMOSトランジスター492 、500 と、PMOSトランジスター504 及び、スイッチパンプ496 とを具備している。
【０２４５】
この制御回路は消去モードのセル消去区間の間に継続的にトグルされるPiE 信号と、セル消去区間及び消去回復の間に"L" レベルに活性化されるERAT／バー信号と、ビットラインデーターセンティング区間及びセルプログラミング区間の間に"L" レベルに活性化されるPGMBLST ／バー信号及び、プログラミング区間の間にあらかじめ定められた周期に続いてトグルされるPiP 信号を入力してもらって、 BLSFH2 信号を出力する。この制御回路にはVppl4.5Vが供給される。この制御回路から出力されるBLSFH2信号の電圧レベルはセル消去区間及び消去回復区間の間にVss(０V)に維持され、ビットラインデーターセッティング区間及びセルプログラミング区間の間にはVpplに維持され、そして、その他の区間の間にはVcc に維持される。
【０２４６】
図４４には図４１に示されたVSA ラインの電圧を制御する回路が示されている。この電圧制御回路はNMOSトランジスター520 とPMOSトランジスター522 とからなるインバーター回路で構成される。この電圧制御回路は反転読出である時、VSA ライン上に０Ｖを供給し、非反転読出である時、VSA ライン上にVcc を供給する。
【０２４７】
図４５は図４１に示されたVAラインの電圧を制御する回路を示している。図４５を参照すると、この電圧制御回路は、インバーター530 、544 と、レベルシフター535 と、PMOSトランジスター546 及び、NMOSトランジスター548 とを具備している。レベルシフター532 になるPMOSトランジスター534 、538 のバルクと、インバーター540 を構成するPMOSトランジスター（図示されていない）のバルクはVpp2に連結され、PMOSトランジスター546 のバルクはVpp １に連結される。
【０２４８】
この電圧制御回路はプログラミングモードのビットラインデーターセッティング区間と、セルプログラミング区間の間、Vcc で０Ｖに遷移される PGMBLST／バー信号に応答して、ビットラインデーターセッティング区間及びセルプログラミング区間の間だけにVAライン上にVppl(4.5V)を供給し、その以外の期間の間にはVcc を供給する。
【０２４９】
図４７には、図４１に図示されたEVOP／バーラインの電圧を制御する回路が図示されている。この電圧制御回路はインバーター552 で構成され、消去検証モードの間、 "H"レベルに遷移され、残りの動作モードでは"L" レベルに遷移されるEVOPライン上の電圧レベルにより、EVOP／バーライン上に消去検証モードの間、"L" レベルの電圧を供給し、残りの動作モードでは"H" レベルの電圧を供給する。
【０２５０】
図４６は図４１に図示されたPiSBLPe ／バーラインの電圧を制御する回路を示している。この制御回路はPMOSトランジスター552 ，558 とNMOSトランジスター554,556 及び、D-NMOSトランジスター560 とを具備している。この回路で、一つのPMOSトランジスター552 のバルクVAラインに、他のPMOSトランジスター558 のバルクはVBIAS 電圧に連結される。VBIAS 電圧を供給する回路に対しては後で説明する。
【０２５１】
PiSBLPe ／バーライン電圧制御回路は、読出モード、書込モード、消去モードなどで適切なレベルを持つPiSBLP＿EVEN信号と、消去検証モードの間に"H" レベル及び"L" レベルに各々遷移されるEVOP信号及びEVOP／バー信号に応答して、PiSBLPe ／バーライン上に０Ｖ、VAライン上の電圧Vpp １及びVBIAS 電圧を選択的に供給する。要すると、消去モードの消去検証動作の間にはEVOP信号が"H" レベルに維持されると共に、EVOP／バー信号が"L" レベルに維持され、PiSBLP＿EVEN信号が"H" レベルに遷移されるので、PiSBLPe ／バーライン上にはVBIAS 電圧が供給される。その以外の動作で、PiSBLPe ／バーラインの電圧はPiSBLP＿EVEN信号とVAラインの電圧レベルにより変わる。 PiSBLP ＿EVEN信号は偶数番目のビットラインに対する制御信号として、これに対しては後でタイミング図を参照して詳細に説明する。
【０２５２】
一方、この回路で、D-NMOSトランジスター560 はVAラインからのVpp １(4.5V)が PiSBLPe／バーライン上に印加される時、PMOSトランジスター558 のソースからPiSBLPe ／バーラインに電流が漏洩されることを防ぐためのものである。
【０２５３】
図４７は図４１に示されたPiSBLPo ／バーラインの電圧を制御する回路を示している。図４７を参照すると、この電圧制御回路は入力信号としてPiSBLPーEVEN信号の代わりにPiSBLP#ODD信号を受け入れることを除いては図４６に図示されたPiSBLPe ／バーライン電圧制御回路と同一な構成を持つことがわかる。これに対しても後で、タイミング図を参照して詳細に説明する。図４８は図４１に図示されたVSBL及びVLBLラインの電圧を制御する回路を示している。図４８を参照すると、この電圧制御回路は、 1/2Vcc 発生回路572 と、NMOSトランジスター574 、584 、586 と、PMOSトランジスター576 、578 、582 、588 及び、NANDゲート580 を具備している。PMOSトランジスター576 のバルクはVA電圧に連結され、余りのPMOSトランジスター578 、582 、588 各々のバルクはVcc に連結される。1/2Vcc発生回路はこの技術分野でよく知られている回路であるので、ここでは、この回路に対する説明を省略する。
【０２５４】
この電圧制御回路はPiBP, PIA, PINV 及び PiSC ／バー信号に応答してVSBL及びVSBLラインの電圧を各々制御する。PiBP,PIA及びPIB 信号が各々"H" レベル(Vppl)である時、VSBLラインの電圧は1/2Vccになる。反面、書込モード及び消去モードの間に、 PiBP 信号が非活性化され、"L" レベルに遷移されるとともに、PIA 信号が"L" レベルに遷移される時、VSBLラインの電圧はVA電圧になり、PiBP信号が"L" レベルに遷移されると共に、PIB 信号が活性化され、"L" レベルに遷移される時、VSBLラインの電圧はVcc になる。又、VLBLラインの電圧はPIINV とPiSC／バー信号の電圧レベルにより、1/2Vcc, Vcc,０Ｖに各々遷移される。PIV, PIB, PiPB, PIINV 及び PiSC ／バー信号のタイミングは後で詳細に説明する。
【０２５５】
図49は図46及び図47に示されたVBIAS ラインの電圧を制御する回路を示している。発生回路に対する回路図である。このVBIAS ライン電圧制御回路はよく知られていた基準電圧回路(voltage reference circuit)590であり、NMOSトランジスター592,594 と、PMOSトランジスター596,598 及び、インバーター600 を具備している。この制御回路は消去モードの間、"L" レベルに遷移されるＥＲＡＴ／バー信号と基準電圧回路590 の出力信号(VREF ＿#VBIAS) に応答してVBIAS ラインの電圧を制御する。この回路はVBIAS ライン上にVcc あるいはVcc の変動と関係なしに一定な電圧を出力する。
【０２５６】
図50は図41に図示されたLA及びLA／バーラインの電圧を制御する回路を示している。この電圧制御回路は、図50に示されたように、PMOSトランジスター602 〜610 と、NMOSトランジスター612,614 とを具備している。PMOSトランジスター602 〜610 各々のバルクはVAラインに連結される。
【０２５７】
この制御回路は、LAPG,LAPGR,LANG,PiSAEQ,PiSAEQ ／バー信号に応答して、LA及びLA／バーラインの電圧を制御する。この制御回路で、ＰMOS トランジスター606 はLAPG信号が活性化され、"L" レベルに遷移される時、VAライン上の電圧をLAラインに伝送する役割をし、PMOSトランジスター608 はLAPGR 信号が活性化され、"L" レベルに遷移される時、Vcc をLA／バーラインに伝送する役割をする。又、PMOSトランジスター602,610 はPiSAEQ／バーが活性化される時、LA及びLA／バーラインにVLBLライン上の電圧を各々伝送すると共にLA及びLA／バーラインの電圧を等化させる役割をする。又、NMOSトランジスター612 はPiSAEQ信号が活性化される時、LA及びLA／バーラインの電圧を等化させる機能を、NMOSトランジスター614 はLA／バーライン上に0Vを伝送する役割をする。LA及びLA／バーライン上の電圧のタイミングは後で詳細に説明する。
【０２５８】
図51は消去検証及び書込ヒット/ ミス検査のためには図４１のERVF及びERVFSLラインの電圧を制御すると共に、ERVFライン上の電圧を感知する回路を示している。図51に示されたように、このERVFライン上電圧感知回路はミラー電流源(Miller current source)618と、インバーター616,628 と、PMOSトランジスター624 と、NOR ゲート626 及びNMOSトランジスター630,632 とを具備している。ミラー電流源618 はVcc の変動に関係なしに一定な電流を供給する回路としてこの技術分野でよく知られている回路である。
【０２５９】
電圧感知回路の入力信号PIEP＿#Eは消去検証の結果を感知する瞬間、"H" レベルで"L" レベルに遷移される。この時、ERVFライン上へのVcc 供給が中断され、NMOSトランジスター632 が導通される。NMOSトランジスター630 のゲート及びドレインはERVFSLラインに連結されてダイオードとして機能する。このNMOSトランジスター630 はERVFSLライン上に増加型MOS トランジスターのバルク・イン電位（bulk-in-potentail)Vbi 以上の電圧が印加されるようにする。
【０２６０】
PiEP-E信号が"H" レベルで"L" レベルに遷移された時点から所定の時間が経過した後、電圧感知回路から出力されるFPi(i=1 〜16) 信号が"H" レベルを維持すれると、消去完了(eraseing pass) あるいは書込ヒットが検出され、ERVF信号が"L" レベルに遷移されるにより、FPi(i=1 〜16) 信号が"L" レベルに遷移すると、消去失敗(erasing fail)及び書込ミスが検出される。
【０２６１】
図52は図51に図された電圧感知回路の出力信号FPi(i=1 〜16) を利用して消去検証及び書込ヒット/ ミス検査の結果を判定する回路を示している。判定回路NANDゲート634 〜640,650 と、NOR ゲート642 、648 及び、インバーター652 を具備している。FPi(i=1 〜16) 信号中、ある一つの信号でも"L" レベルであると、この判定回路は"L" レベルのFPSUM 信号を出力する。判定回路から"L" レベルのFPSUM 信号は出力されるいうことは、消去検証あるいは書込ヒット/ ミス検査の結果と消去失敗あるいは書込ミスであることを意味する。
【０２６２】
図53は各入出力ライン対に対応する入出力センスアンプ回路を示している。この回路はよく知られている回路として、大きいローディング(loading) を持つI0ライン上のデーターを高速に感知する。図53に示されたように、入出力センスアンプ回路は、差動増幅器(differential amplifiers)654,656,660,662と、NOR ゲート670,672 と、NMOSトランジスター658,664,676,680 及び、PMOSトランジスター666,668,674,678 とを具備している。センスアンプ回路はPIIOSI信号によりイネーブルされ、IOi 及びIOi ／バーライン(i=1〜16) 上のデーター信号を感知及び増幅して、 DIOi 及びDIOi／バーライン(I=1〜16) 上に各々出力する。この入出力センス増幅回路の動作はこの分野に対した通常的の知識を持つ者にはよく知られていることであるから、ここでは、これに対する説明を省略する。
【０２６３】
図54は図53に図示されたDIOi及びDIOi／バーラインからのデーターを内部データーバスDBi 及びDBi ／バー上に選択的に各々伝達させる出力データー伝送回路を示している。出力データー伝送回路は、インバーター682 と、NMOSトランジスター684,688,692,696 と、PMOSトランジスター686,690,694,698,714,716 と、よく知られているデーター出力バッファー700 及び、ラッチ702,708 とを具備している。
【０２６４】
出力データー伝送回路はローアドレスの最下位ビット信号DRA0とプリーチャージ制御信号PiFDBPに応答して各対のDIOi及びDIOi／バーライン(i=1〜16) 上の電圧を対応する対のデーターバスラインDBi 及びDBi ／バー(i=1〜16) 上に選択的に各々伝達する。ラッチ702,708 はDBi 及びDBi ／バーライン上のデーターを各々貯蔵する役割をする。データバスDBi 及びDBi ／バー上のデーターはバッファー700 を通じて外部データーバースDQi(i=1 〜16) に伝達される。
【０２６５】
出力データー伝送回路で、DRAO信号が"L" レベルである時には、PMOSトランジスター686,694 とNMOSトランジスター684,692 とが各々導通されると共に、PMOSトランジスター690,698 とNMOSトランジスター688,696 が各々不導通されることにより、DIOiライン(i=1〜16) 上のデーターはDBi ライン(i=1〜16) 上に各々伝送され、DIOi／バーライン(i=1〜16) 上のデーターはDBi ／バーライン(i=1〜16) 上に各々伝送される。
【０２６６】
反面、DRAO信号が"H" レベルである時には、PMOSトランジスター690,698 とNMOSトランジスター688,696 とが各々導通されると共に、PMOSトランジスター686,694 と、NMOSトランジスター684,692 とが各々不導通されることにより、DIOiライン(i=1〜16) 上のデーターは DBi／バーライン(i=1〜16) 上に各々伝送され、DIOi／バーライン(i=1〜16) 上のデーターはDBi ／バーライン(i=1〜16) 上に各々伝送される。
【０２６７】
図55は図54に図示された出力データー伝送回路の出力信号DBi(i=1 〜16) を利用してプログラミング検証の結果を判定する回路を示している。この判定回路はNANDゲート718|724,730 と、NOR ゲート726,728 及び、インバーター732 とを具備している。DBi(i=1 〜16) 信号中、いずれかの信号でも"L" レベルであると、この判定回路"L" レベルのDBSUM 信号を出力する。判定回路から"L" レベルのDBSUM 信号が出力されるということはプログラミング失敗(programming fail)であることを意味する。
【０２６８】
図56は外部データーバースからのデーターを内部データーバス上に各々伝達する入力データー伝送回路を見せている。この入力データー伝送回路は、よく知られているデーター入力バッファー734 と、NANDゲート736,738 と、インバーター740,742 とNMOSトランジスター746,750 及び、PMOSトランジスター744,748 とを具備している。
【０２６９】
この入力データー伝送回路はPIDE／バー信号に応答して外部データーバースDQi(i=1 〜16) からデーター入力バッファー734 を通じて印加された外部データーを内部データーバースDBi (i=1〜16) 上に伝達する。PIDE／バー信号はデーター入力動作の間だけ"H" レベルに維持される。この時、外部データーが"H" レベルであると、PMOSトランジスター744 とNMOSトランジスター750 とが導通され、DBi ライン上にはVcc が、そして、DBi ／バーライン上にはVss(0V) が印加され、外部データーが"L" レベルであると、PMOSトランジスター748 とNMOSトランジスター746 とが導通され、DBi ライン上にはVss がそして、 DBiライン上にはVcc が印加される。PIDE／バー信号が"L" レベルである時には、PMOSトランジスター744,748 及びNMOSトランジスター746,750 全てが不導通され、外部データーバースDQi と内部データーバスDBi 、DBi ／バーとの間のデーター伝達経路が遮断される。
【０２７０】
次は、各モードで、図42ないし図56に示された回路の動作を図57ないし60のタイミング図を参照して詳細に説明する。
【０２７１】
図５７は読出モードの間、図４２ないし図５６に示された回路の動作と関連するタイミング図である。図４２及び図５７を参照すると、読出動作が遂行される前のスタンバイ状態では、ビットラインBL1 〜BLn は1/2Vccにプリチャージ及び等化され、データーラインLBL1〜LBLnはVcc にフリチャージ及び等化される。このような状態で、RAS ／バー信号が"H" レベルから"L" レベルに遷移されながら、ローアドレス信号が入力されると、読出動作が始まる。
【０２７２】
まず、ローアドレス信号中の最下位ビット信号RA0 の状態が"L" レベルである場合には、奇数番目ビットラインBL1,BL3,BL5,…,BLn-1及び偶数番目データーラインLBL1,LBL3,LBL5, …,LBLn-1 が選択され、PiSBLP＿EVEN, PISBLP-ODD信号が"L" レベルに各々遷移される、これにより、PiSBLPe ／バー及び PiSBLPo／バー信号が"H" レベルに遷移され、ビットラインのフリチャージ及び等化が完了される。又、この時、PiSAEQ／バー信号"L" レベルで"H" レベルに遷移されると同時にLA及びLA／バー信号はVcc に維持され、データーラインの等化が完了される。
【０２７３】
以後、ワードラインが選択され、該当基準電圧供給ブロックが動作されると、最下位ビットローアドレス信号RA0 が"L" レベルであるので、奇数番目のビットライン各々の電圧は該当ビットラインに連結されたセルの状態により発展され、偶数番目ビットライン各々の電圧は該当基準電圧供給ブロックからの電圧により発展される。これから、所定の時間が経過した後、PiSAE 信号が"H" レベルにパルシングされると、各対のビットラインの電圧レベルにより対応する各対のデーターラインの電圧レベルが発展される。これにより、図４１に示されたページバッファーの第２センスアンプ回路438xの増幅動作が遂行される。この時、LA／バー信号は"H" レベルで"L" レベルに遷移される。その結果、各対のデーターラインの電圧は対応するビットラインの電圧レベルにより0V及びVcc に各々発展される。これにより、選択されたセルに対するデーター感知動作が完了される。
【０２７４】
以後、CAS ／バー信号が"H" レベルから"L" レベルに遷移される時、入力されたカラムアドレス信号により選択された一つのCSL 信号は"L" レベルから"H" レベルに遷移される。これで、ページバッファーに貯蔵されたデーターIOライン上に伝達される。IOライン上のデーターは図５３に示されたIOセンスアンプ回路により感知及び増幅され、DIO ラインに各々伝達される。DIO ライン上のデーターは図５４に示された出力データー伝送回路を通じて外部データーバースDQi(i=1 〜16) 上に出力される。
【０２７５】
以後、RAS ／バー信号が"L" レベルから"H" レベルに遷移されると、本実施例のフラッシュメモリ装置は再びスタンバイ状態になる。
【０２７６】
このような状態で、前の場合とは別に、ローアドレス信号中の最下位ビット信号RAO の状態が"H" レベルである場合には、偶数番目ビットラインBL2,BL4,BL6,…,BLn及び偶数番目のデーターラインLBL2,LBL4,LBL6, …,LBLn が選択される。以後、選択された偶数番目のビットラインに対応するセルから読出されたデーターは前から説明した同一な原理により図54に示された出力データー伝送回路により決定された通路を通じて外部データーバスDQi(i=1 〜16) 上に出力される。
【０２７７】
図５８は書込モードの間、図４１ないし図５６に示された回路の動作と関連するタイミング図である。この図面はRAO 信号が"L" レベルである場合のタイミングを示す図面である。書込動作が遂行される前に、ローアドレスはWCBRモードのキーセッティングする時、あるいは書込サイクルする時、図１３に図示されたアドレスバッファー56にロード(load)されている。図５８を参照すると、スタンバイ状態で、PGM ／バー信号が"H" レベルから"L" レベルに遷移される書込動作が始まる。この書込動作（プログラミング動作）の各小区間に対しては以前に詳細に説明したことがある。
【０２７８】
まず、ページディコーディング区間では、アドレスバッファー５６に貯蔵されているローアドレスが有効なものと認識されてディコーディングされる。プログラミング動作が始まると、PIINV 信号が"H" レベルから"L" レベルに遷移され、VSA 信号は0VからVcc に遷移され、非反転読出動作が準備される。勿論、VSA 信号はプログラミング検証動作が始まる前の任意の始点で0VからVcc に遷移されても関係ない。
【０２７９】
ビットラインデーターセッティング区間では、VSL 信号がVcc からVpp1に遷移されると同時にLA／バー信号がVcc からVpp1に遷移される。又、この区間では、PiISOo信号が0VからVpp2に遷移されることにより、図１０に示された書込サイクルの間、外部から入力され、該当ページバッファーに貯蔵されているデーターが選択された偶数番目のビットライン上に伝達される。又、この区間では、PiSBLPe ／バー信号がOVに維持されるので、非選択された偶数番目のビットライン上にはVpp1が印加される。
【０２８０】
ビットラインデーターセッティング区間で、ページバッファーに論理的"1" のデーターが貯蔵されている場合には、対応する偶数番目のデーターラインの電圧はVcc からVpp1に増加されるにより、対応する奇数番目のビットライン上にはVpp1信号が伝達される。反面、ページバッファーに論理的"0" のデーターが貯蔵されている場合には、対応する奇数番目のデーターラインの電圧はVcc から0Vに減少されることにより、対応する奇数番目ビットライン上には0Vの信号が伝達される。
【０２８１】
次に、セルプログラミング区間では、選択されたワードライン上にはVpgmが印加され、非選択されたワードライン上にはVpass 電圧が各々印加されながら、選択されたセルのプログラミング動作が始まる。
【０２８２】
プログラミング回復区間では、ワードライン上の"H" レベル電圧(Vpgm, Vpass) が各々放電される。又、PiISOo信号がVpp2から0Vに遷移されることにより、選択された奇数番目ビットラインと対応するデーターラインが相互間電気的に分離される。以後、PiSBLPo ／バー信号が０Ｖに遷移され、LA／バー信号と、VSBL信号がＶpp1 からVcc に遷移される。これで、ビットライン上にはVcc が印加される。
【０２８３】
次に、ビットラインプリチャージング区間では、ビットラインがVcc にプリチャージ及び等化される。以後、PiSBLPo ／バー信号は続いて、0Vに維持されることにより、選択された奇数番目のビットライン上にはVcc が続いて印加される反面、PiSBLPe ／バー信号は0VからVcc に、そして、PiISOe信号は0VからVpp2に各々遷移されることにより、非選択された偶数番目のビットライン上には対応する歩調ラッチに貯蔵されたデーターが対応するデーターラインを通じて、伝達される。
【０２８４】
プログラミング検証区間では、PiISOe信号はVpp2から0Vに遷移されることにより、偶数番目データーラインと対応するビットラインが相互間電気的に分離される。又、この区間では、LA／バー信号とPiSAEQ／バー信号とが"L" レベルに各々遷移されることにより、データーラインは各々放電されて0Vに等化される。このような状態で、PiSAEQ／バー信号が"H" レベルに遷移されると共に、有効ワードライン上にあらかじめ定められた電圧が印加されると、選択された奇数番目ビットライン（第１ビットライン）の電圧は、対応するセルの状態、すなわち、該当セルがオン・セルであるかあるいはオフ・セルであるかにより、Vcc に維持されたり、0Vに発展されると同時に非選択された偶数番目のビットライン（第２ビットライン）の電圧は基準電圧供給ブロックからの電圧と同一なレベルに発展される。以後、PiSAE 信号が"H" レベルにパルシングされると、各ビットライン対に対応する第１センスアンプ回路432xの増幅動作が遂行されることにより、対応するデーターライン対の電圧もビットライン対の電圧と同一なレベルに各々発展される。
【０２８５】
以後、LA／バー信号が"L" レベルから"H" レベルに遷移され、第２センスアンプ438aの増幅動作が遂行される。これで、ビットラインの感知動作が完了される。
【０２８６】
プログラミングモード回復動作では、再びプログラミング動作が遂行されるようにフレッシュメモリ装置がスタンバイ状態になる。
【０２８７】
一方、前の場合とは異なり、ローアドレス信号中の最下位ビットライン信号RAO が"H" レベルである場合には、PiSBLP-EVEN,PiSBLPe ／バー,PiLSOe 信号のタイミングとPiSBLP-ODD, PiSBLPo ／バー,PiISOo 信号のタイミングが上述した場合と反対になる。
【０２８８】
図５９は消去モードの間、図４１ないし図５６に示された回路の動作と関連するタイミング図である。消去動作が遂行されるに前、ローアドレスはWCBRモードのキーセッティングする時、あるいは書込サイクルする時、図１３に示されたアドレスバッファー５６にロードされている。図５９を参照して、ERAT／バー信号が"H" レベルで"L" レベルに遷移されながら、消去消去動作が始まる。この消去モードの各小区間に対しては以前に詳細に説明したことがある。
【０２８９】
まず、セル消去区間では、有効ブロック及びページに対するディコーディングにより選択されたセル消去動作が遂行される。この区間で、PiSBLP-EVEN 及びPiSBLP-ODD信号は"H" レベルに維持され、PiSBLPo ／バー及び PiSBLPe／バー信号は"L" レベルに維持される。又、PiBP信号がVpp1から0Vに遷移されると共に、PIA 信号は"L" レベルに遷移されることによりVSBL信号は1/2VccからVcc に遷移される。これと同時に、BLSHF1信号がVpp1で0Vに遷移され、BLSHF2信号はVpp1でVARDに遷移することにより、ビットラインはVcc に充電された状態でフローティングされる。以後、選択された各セルトランジスターのバルクに消去電圧Vera（20V 以上）が印加される。BLSHF2信号をVABDに遷移するのは消去電圧により該当ビットライン上に高電圧が印加されるのを防止するためである。
【０２９０】
選択されたセル消去動作が完了されると、消去回復が実行される。この消去回復区間では、バルクに印加されたVera電圧を放電することになる。このようなバルク電圧の放電が完了されると、図１５に図示された基準電圧供給ブロック１０６の基準電圧選択ラインRSL1,RSL2 が"H" レベルに遷移されることにより、ビットライン全てが放電され、0Vになる。勿論、この時、PiSBLPo ／バー及び PiSBLPe／バー信号が"H" レベルに遷移されることより、ビットライン上にVcc が印加されることが中断される。
【０２９１】
消去検証区間では、PiSBLPo ／バー及び PiSBLPe／バー信号は所定の電圧レベルに遷移される。これにより、VLBLラインからプリチャージトランジスター424xを通じてビットライン上に定電流が流れる。この時、選択されたセルの消去が十分に成立すると、該当ビットラインの電圧はOVを維持する反面、そうではないと、該当ビットラインの電圧はOVからVcc に上昇する。
【０２９２】
所定の時間が経過した後、PiFP-E信号が"L" レベルで"H" レベルに遷移される時、十分に消去されないセルが少なくとも一つ以上存在すると、図５１に示された感知回路の出力信号FP1|FP16中の未消去されたセルに対応する少なくとも一つの出力が"H" レベルに遷移され、図５２に示された判定回路の出力信号FPSUM が"H" レベルになる。これで、すでに、前から説明したように、消去失敗が検証される。
【０２９３】
反面、PiFP-E信号が"L" レベルで"H" レベルに遷移される時、選択された全てのセルが十分に消去されたら、感知回路の出力信号FP1|FP16全てが"L" レベルに維持されるので、判定回路の出力信号FPSUM がOVに維持される。これで、すでに前で説明したように、消去完了が検証される。
【０２９４】
消去モード回復区間では、消去動作と関連された制御信号はスタンバイ状態と同一な状態に各々遷移される。
【０２９５】
図６０は書込ヒット/ ミス検査モードの間、図４１ないし図５６に示された回路の動作と関連するタイミング図である。この図面は奇数番目のビットラインが選択された場合を示している。この書込ヒット/ ミス検査モードでは、非反転読出による選択されたセルの感知が遂行され、感知されたセルデーターは該当ビットラインに再ーローディングされ、消去検証と同一な方式に選択されたセル中、消去されていないセルが一つでも存在するかの可否が検査される。
【０２９６】
まず、ビットラインプリチャージング区間では、非反転読出のために、PiSBLP-EVEN 、PiSBLP-ODD信号は"H" レベルに維持されると共に、PiSBLPo ／バー及びPiSBLPe ／バー信号が"L" レベルに維持された状態で、図４２及び図４８を参照して、PiBP信号は"H" レベルから"L" レベルに遷移され、PIB 信号は"H" レベルで"L" レベルに遷移される。これにより、VSBLラインは1/2VccからVcc に上昇する。その結果、ビットラインBL1|BLn はVcc に各々フリチャージされる。又、この区間では、図５０を参照して、PiSAEQ／バー信号が"L" レベルに維持され、VLBL信号はVcc で0Vに遷移され、LANG信号が"L" レベルから"H" レベルに、LAPGが"H" レベルから"L" レベルに、LAPGR を"L" レベルで"H" レベルに各々遷移される。これで、LA及びLA／バーラインが同時に放電され、各々0Vになる。その結果、データーラインLBL1〜LBLnは0Vに各々プリチャージされる。
【０２９７】
データー感知区間では、非反転読出により、読出されたセルのデーターを感知する動作が遂行される。非反転読出はすでに前で詳細に説明されたので、ここでは、これに対する説明は省略する。この区間で、データー感知が完了されると、非選択されたビットラインは対応する基準電圧供給ブロック（図１５の１０６参照）により、十分に放電され、０V になる。
【０２９８】
次に、ビットラインプリセッティング区間では、ビットラインが放電され、0Vになった後、ページバッファーに貯蔵されたデーターが次のように対応するビットラインにローディングされる。要すると、各対のビットライン中、奇数番目のビットライン（第１ビットライン）が選択された時、 PiIOSo 信号は0VからVpp に遷移してページバッファー（図４１参照）に貯蔵されているデーターが対応する奇数番目のビットラインにローディングされる。この場合、該当奇数番目ビットライン上にはページバッファーに貯蔵されているデーターが伝送され、対応する偶数番目のビットライン（第２ビットライン）は0Vに維持される。
【０２９９】
ヒット/ ミス検査区間では、前で説明した消去検証と同一な方法により、選択されたビットライン、すなわち、奇数番目のビットラインの状態が次のように感知される。図４１を参照して、非選択された偶数番目のビットライン、要すると、BL2 は0Vであるので、ビットラインBL2 に連結された放電用トランジスター428bは不導通され、書込ヒット/ ミス検査にどのような影響を及ぼす反面、選択された奇数番目のビットライン、要すると、BL1 に連結された放電用トランジスター428aは奇数番目ビットラインの状態、再び言うと、選択されたセルの状態により、次のように導通されたり、不導通される。
【０３００】
まず、選択されたセルの状態が論理的"1" である場合（すなわち、選択されたセルが消去されたセルである場合）には、該当ビットラインBL1 が0Vに維持されるので、放電用トランジスター428aは不導通される。これで、消去検証ラインERVFはVcc に維持される。次、選択されたセル状態が論理的"0" である場合、（すなわち、選択されたセルがプログラムされたセルである場合）には、該当ビットラインBL1 がVcc に維持されるので、放電用トランジスター428aが導通される。これで、消去検証ラインERVFが放電され、Vcc から0Vに遷移される。
【０３０１】
以上のような、書込ヒット/ ミス検査区間で、図５１を参照して、FiFP-E信号が"L" レベルから"H" レベルに遷移される時、選択されたセル中にプログラムされたセルが少なくとも一つ以上存在すると、感知回路の出力信号FP1 〜FP16中の一つ以上が"L" レベルに維持される。これで、図５２に図示された判定回路の出力信号FPSUM は"H" レベルに維持される。その結果、書込ミスが検出される。反面、選択されたセル全てが消去されたセルであると、感知回路の出力信号FP1 〜FP16全てが"H" レベルに維持される。これで、判定回路の出力信号FPSUM は"L" レベルに維持される。その結果、書込ヒットが検出される。
【０３０２】
一方、偶数番目のビットラインが選択される場合の書込/ ミス検査動作はビットラインプリセッティング区間で、PiISOo信号のタイミングとPiLSOe信号のタイミングが上で説明した場合とは反対になることを除いては上の動作と同一に遂行される。
【０３０３】
ここで、NANDセルユニットを持つ16メガバイトのフラッシEEPOM 装置が本発明の実施例として説明されたが、本発明の技術的な思想及び範囲はこれに、限定されることなく、むしろ、本発明の多様な実施例及びその変形があるかもしれないということはこの技術分野に対する通常の知識を持つ者には自明なことである。
【０３０４】
【発明の効果】
本発明によると、コード貯蔵専用不揮発性メモリ装置とコード実行専用DRAMとを持つシステム構造において、２つの装置が互いに別のインターフェースを持つに起因する設計の複雑さと生産比上昇の課題を解決することができる。
【０３０５】
その上、本発明によると、DRAM装置に使用されるバス上のハードウエアピン制御を利用してフラッシュメモリ装置の消去が遂行されるので、システムのDRAMコントロール用チップセットの大きな変更なしにそこに制御ピン一つを追加的に割り当てるだけでDRMAコントロール用チップセットはフラッシュメモリ装置を制御するだけでなく、DRAM装置の動作と関係なしにフラッシュメモリ装置に対する独立的なアクセスができる。
【０３０６】
また、本発明のフラッシュメモリ装置は選択されないセルのデーターに対する自体ー保存動作(self-containing operation) によるページ消去動作を遂行するので、非常に早いプログラミング動作速度を持つ。従って、システムの記憶装置として、このフラッシュメモリ装置を使用すると、システムの性能を向上することができる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリ装置のピンレイアウトを概略的に示す図面。
【図２】従来のフラッシュメモリ装置の読出動作のタイミング図。
【図３】従来のフラッシュメモリ装置の書込動作のタイミング図。
【図４】従来のフラッシュメモリ装置のセルアレイ領域の一部分を示す概略的な回路図。
【図５】図４に示されたメモリ装置のセルアレイを構成する一つのNANDセルユニトのためのレイアウトパターンを示す平面図。
【図６】図５のI-1 ラインに沿って切取られたNANDセルユニトの断面図。
【図７】ロッカブルセルアレイを持つ従来の他のフラッシュメモリ装置のメモリセルアレイ領域の一部分を示す概略的な回路図
【図８】本発明の実施例によるフラッシュメモリ装置のピンレイアウトを概略的に示す図面。
【図９】本発明の実施例によるフラッシュメモリ装置の高速ページ読出モードのタイミング図。
【図１０】本発明の実施例によるフラッシュメモリ装置の高速ページ書込モードのタイミング図。
【図１１】本発明の実施例によるフラッシュメモリ装置のリストア動作を示すフローチャート。
【図１２】本発明の実施例によるフラッシュメモリ装置のWCBRモードのタイミング図。
【図１３】本発明によるフラッシュメモリ装置の構成を概略的に示すブロック図。
【図１４】図１３に示されたメモリセルアレイ及びその周辺回路のレイアウトを概略的に示すブロック図。
【図１５】図１３及び図１４に示されたフラッシュメモリ装置のコア部分の等価回路図。
【図１６】本発明の実施例によるセルユニットのレイアウトパタンを示す平面図。
【図１７】図１６のIIーIIラインに沿って切取られた断面図。
【図１８】図１４に図示された２つのマットでワードラインの連結関係を概略的に示す図面。
【図１９】図１３に示された書込及び読出動作用ブロック選択回路の構成を示す回路図。
【図２０】図１３に示された書込及び読出動作用ブロック選択回路の構成を示す回路図。
【図２１】図１４に示された書込用ローブロックデコーダー回路の構成を示す回路図。
【図２２】図１３に示された書込動作制御用ゲート駆動回路の構成を示す回路図。
【図２３】図１３に示された書込動作制御用ゲート駆動回路の構成を示す回路図。
【図２４】図１３に示された書込動作制御用ゲート駆動回路の構成を示す回路図。
【図２５】図１３に示された書込動作制御用ゲート駆動回路の構成を示す回路図。
【図２６】図１３に示された書込動作制御用ゲート駆動回路の構成を示す回路図。
【図２７】図１３に示された書込動作制御用ゲート駆動回路の構成を示す回路図。
【図２８】図１４に示された読出用ローブロックデコーダー回路の構成を示す回路図。
【図２９】図１４に示された読出用ローブロックデコーダー回路の構成を示す回路図。
【図３０】図１３に示された読出動作制御用ゲート駆動回路の構成を示す回路図。
【図３１】図１３に示された読出動作制御用ゲート駆動回路の構成を示す回路図。
【図３２】図１３に示された読出動作制御用ゲート駆動回路の構成を示す回路図。
【図３３】図１３に示された読出動作制御用ゲート駆動回路の構成を示す回路図。
【図３４】図１３に示された読出動作制御用ゲート駆動回路の構成を示す回路図。
【図３５】図１３に図示された基準電圧供給ブロック選択回路の構成を示す回路図。
【図３６】図１３に図示された基準電圧供給ブロック選択回路の構成を示す回路図。
【図３７】図１３に図示された基準電圧供給ブロック選択回路の構成を示す回路図。
【図３８】読出モードの間、図１９ないし図３７に示された回路の動作と関連するタイミング図。
【図３９】書込モードの間、図１９ないし図３７に示された回路の動作と関連するタイミング図。
【図４０】消去モードの間、図１９ないし図３７に示された回路の動作と関連するタイミング図。
【図４１】図１５に示されたセクション回路の一部分を示す回路図。
【図４２】図１４に図示されたページバッファー回路の一部分を示す回路図。
【図４３】図４２に示された制御ラインの電圧を制御するための回路の構成を示す回路図。
【図４４】図４２に示された制御ラインの電圧を制御するための回路の構成を示す回路図。
【図４５】図４２に示された制御ラインの電圧を制御するための回路の構成を示す回路図。
【図４６】図４２に示された制御ラインの電圧を制御するための回路の構成を示す回路図。
【図４７】図４２に示された制御ラインの電圧を制御するための回路の構成を示す回路図。
【図４８】図４２に示された制御ラインの電圧を制御するための回路の構成を示す回路図。
【図４９】図４２に示された制御ラインの電圧を制御するための回路の構成を示す回路図。
【図５０】図４２に示された制御ラインの電圧を制御するための回路の構成を示す回路図。
【図５１】消去検証及び書込ヒット/ ミス検査用感知回路の構成を示す回路図。
【図５２】消去検証の結果を判定する回路の構成を示す回路図。
【図５３】図４２に図示された入出力ライン感知増幅器回路の構成を示す回路図。
【図５４】出力データー伝送回路の構成を示す回路図。
【図５５】書込ヒット/ ミス検査の結果を判定する回路の構成を示す回路図。
【図５６】入力データー伝送回路の構成を示す回路図。
【図５７】読出モードの間、図４１ないし図５６に図示された回路の動作と関連するタイミング図。
【図５８】書込モードの間、図４１ないし図５６に図示された回路の動作と関連するタイミング図。
【図５９】消去モードの間、図４１ないし図５６に図示された回路の動作と関連するタイミング図。
【図６０】書込ヒット/ ミス検査モードの間、図４１ないし図５６に図示された回路の動作と関連するたタイミング図。
【符号の説明】
ＮＵ    ＮＡＮＤセルユニット
ＢＬ    ビットライン
ＷＬ    ワードライン
【図１】
0003945881.tif 000004
【図２】
0003945881.tif 000005
【図３】
0003945881.tif 000006
【図４】
0003945881.tif 000007
【図５】
0003945881.tif 000008
【図６】
0003945881.tif 000009
【図７】
0003945881.tif 000010
【図８】
0003945881.tif 000011
【図９】
0003945881.tif 000012
【図１０】
0003945881.tif 000013
【図１１】
0003945881.tif 000014
【図１２】
0003945881.tif 000015
【図１３】
0003945881.tif 000016
【図１４】
0003945881.tif 000017
【図１５】
0003945881.tif 000018
【図１６】
0003945881.tif 000019
【図１７】
0003945881.tif 000020
【図１８】
0003945881.tif 000021
【図１９】
0003945881.tif 000022
【図２０】
0003945881.tif 000023
【図２１】
0003945881.tif 000024
【図２２】
0003945881.tif 000025
【図２３】
0003945881.tif 000026
【図２４】
0003945881.tif 000027
【図２５】
0003945881.tif 000028
【図２６】
0003945881.tif 000029
【図２７】
0003945881.tif 000030
【図２８】
0003945881.tif 000031
【図２９】
0003945881.tif 000032
【図３０】
0003945881.tif 000033
【図３１】
0003945881.tif 000034
【図３２】
0003945881.tif 000035
【図３３】
0003945881.tif 000036
【図３４】
0003945881.tif 000037
【図３５】
0003945881.tif 000038
【図３６】
0003945881.tif 000039
【図３７】
0003945881.tif 000040
【図３８】
0003945881.tif 000041
【図３９】
0003945881.tif 000042
【図４０】
0003945881.tif 000043
【図４１】
0003945881.tif 000044
【図４２】
0003945881.tif 000045
【図４３】
0003945881.tif 000046
【図４４】
0003945881.tif 000047
【図４５】
0003945881.tif 000048
【図４６】
0003945881.tif 000049
【図４７】
0003945881.tif 000050
【図４８】
0003945881.tif 000051
【図４９】
0003945881.tif 000052
【図５０】
0003945881.tif 000053
【図５１】
0003945881.tif 000054
【図５２】
0003945881.tif 000055
【図５３】
0003945881.tif 000056
【図５４】
0003945881.tif 000057
【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
0003945881.tif 000062
【図６０】
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