(57)【特許請求の範囲】
【請求項１】
互いに近接配置された第１の半導体集積回路チップおよび第２の半導体集積回路チップと、前記第２の半導体集積回路チップを介して前記第１の半導体集積回路チップに電気的に接続される複数の信号用リードとを備えた半導体集積回路装置であって、
前記第２の半導体集積回路チップをまたぐことなく配置されて、前記第１の半導体集積回路チップと前記第２の半導体集積回路チップとを直接接続する複数の信号用第１ボンディングワイヤと、
前記第２の半導体集積回路チップと前記複数の信号用リードとの間に配置されて、前記第２の半導体集積回路チップと前記複数の信号用リードとを電気的に接続する複数の信号用第２ボンディングワイヤと、
前記第２の半導体集積回路チップに設けられて、前記複数の信号用第１ボンディングワイヤを前記複数の信号用第２ボンディングワイヤに電気的に接続する複数の信号用配線と、
を有し、
前記複数の信号用配線は、互いに交差した２本の信号用配線を含み、
前記第１の半導体集積回路チップと前記複数の信号用リードとの間での信号の授受は、前記複数の信号用第１ボンディングワイヤと、前記複数の信号用配線と、前記複数の信号用第２ボンディングワイヤとを介して行われる、
ことを特徴とする半導体集積回路装置。
【請求項２】
前記第２の半導体集積回路チップと前記複数の信号用リードとは、前記複数の信号用第２ボンディングワイヤにより直接接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２の半導体集積回路チップは、前記第１の半導体集積回路チップと前記複数の信号用リードとを電気的に接続するインターフェース機能を有することを特徴とする請求項１または２に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ：インタフェース）機能を付加した半導体集積回路チップを用いたＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  ａ  Ｐａｃｋａｇｅ）の半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
図１８は、従来のＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  ａ  Ｐａｃｋａｇｅ）の半導体集積回路装置（従来例１）の平面図であり、図において、１０はボンディングパッド（ボンディングＰＡＤ）であり、２０はボンディングＰＡＤ１０の上に配置された半導体集積回路チップＡ（Ｃｈｉｐ  Ａ）であり、３５はボンディングＰＡＤ１０の上に配置されたＩ／Ｆ機能を含まない半導体集積回路チップＢ（Ｃｈｉｐ  Ｂ）である。４０ａ〜４０ｅおよび４３ａ〜４３ｅはＣｈｉｐ  Ａ２０のパッド（ＰＡＤ）であり、４１ａ〜４１ｅおよび４２ａ〜４２ｄはＣｈｉｐ  Ｂ３５のパッド（ＰＡＤ）である。５０ａ〜５０ｆおよび５１ａ〜５１ｉはボンディングＰＡＤ１０の周囲に配置された接続用のリード（ＬＥＡＤ）である。６０ｂ，６０ｄ，６０ｅは、Ｃｈｉｐ  Ａ２０とＣｈｉｐ  Ｂ３５またはＬＥＡＤ５０ａ〜５０ｆとを接続するボンディングワイヤであり、６２ａ，６２ｂ，６２ｄ，６２ｆは、Ｃｈｉｐ  Ａ２０とＬＥＡＤ５１ａ〜５１ｉとを接続するボンディングワイヤであり，６１ａ〜６１ｄはＣｈｉｐ  Ｂ３５とＬＥＡＤ５０ａ〜５０ｆとを接続するボンディングワイヤである。
【０００３】
次に、動作について説明する。
ボンディングワイヤ６２ｂ，６２ｄは、各々、Ｃｈｉｐ  Ａ２０のＰＡＤ４３ａ，４３ｂをＬＥＡＤ５１ｂ，５１ｄに接続し、ボンディングワイヤ６１ａ，６１ｂ，６１ｃ，６１ｄは、各々、Ｃｈｉｐ  Ｂ３５のＰＡＤ４２ａ，４２ｂ，４２ｃ，４２ｄをＬＥＡＤ５０ａ，５０ｃ，５０ｄ，５０ｅに接続している。ボンディングワイヤ６０ｄは、Ｃｈｉｐ  Ａ２０のＰＡＤ４０ｄをＣｈｉｐ  Ｂ３５のＰＡＤ４１ｄに接続している。これらのボンディングワイヤ６２ｂ，６２ｄ，６１ａ，６１ｂ，６１ｃ，６１ｄ，６０ｄは、隣接するＰＡＤとＬＥＡＤ間または隣接するＰＡＤ間を接続するものなので、Ｃｈｉｐ  Ａ２０またはＣｈｉｐ  Ｂ３５をまたがるようには配線されていない。
【０００４】
これに対して、ボンディングワイヤ６０ｂ，６０ｅは、各々、Ｃｈｉｐ  Ａ２０のＰＡＤ４０ｂ，４０ｅをＬＥＡＤ５０ｂ，５０ｆに接続し、ボンディングワイヤ６２ａ，６２ｆは、各々、Ｃｈｉｐ  Ａ２０のＰＡＤ４０ａ，４０ｃをＬＥＡＤ５１ａ，５１ｆに接続している。これらのボンディングワイヤ６０ｂ，６０ｅ，６２ａ，６２ｆは、隣接していないＰＡＤとＬＥＡＤ間を接続するものなので、Ｃｈｉｐ  ＡまたはＣｈｉｐ  Ｂをまたがるように配線されている。
【０００５】
図１９は、従来のＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  ａ  Ｐａｃｋａｇｅ）の半導体集積回路装置（従来例２）の平面図であり、図において、１６はボンディングＰＡＤであり、２５３はボンディングＰＡＤ１６の上に配置されたＣｈｉｐ  Ａであり、２５４はボンディングＰＡＤ１６の上に配置されたＣｈｉｐ  Ｂである。３１１ａ〜３１１ｈ，３１１ｐはＣｈｉｐ  Ａ２５３のＰＡＤであり、３１２ｉ，３１２ｊはＣｈｉｐ  Ｂ２５４のＰＡＤである。３２１ａ，３２１ｃ，３２１ｅ，３２１ｇ，３２１ｉ，３２１ｊはボンディングＰＡＤ１６の周囲に配置された信号用ＬＥＡＤであり、３２２ｂ，３２２ｄ，３２２ｆ，３２２ｈ，３２２ｐは電源ＬＥＡＤである。３６１ａ，３６１ｂはボンディングＰＡＤ固定用ＬＥＡＤである。３５２ａ〜３５２ｈ，３５３ｉ，３５３ｊはボンディングワイヤである。
【０００６】
次に動作について説明する。
信号用ＬＥＡＤ３２１ａ，３２１ｃ，３２１ｅ，３２１ｇ，３２１ｉ，３２１ｊは、各々、Ｃｈｉｐ  Ａ２５３のＰＡＤ３１１ａ，３１１ｃ，３１１ｅ，３１１ｇ、Ｃｈｉｐ  Ｂ２５４のＰＡＤ３１２ｉ，３１２ｊに、ボンディングワイヤ３５２ａ，３５２ｃ，３５２ｅ，３５２ｇ，３５３ｉ，３５３ｊによって接続されている。電源ＬＥＡＤ３２２ｂ，３２２ｄ，３２２ｆ，３２２ｈ，３２２ｐは、各々、Ｃｈｉｐ  Ａ２５３のＰＡＤ３１１ｂ，３１１ｄ，３１１ｆ，３１１ｈ，３１１ｐに、ボンディングワイヤ３５２ｂ，３５２ｄ，３５２ｆ，３５２ｈ，３５２ｐに接続されている。ボンディングＰＡＤ１６は、ボンディングＰＡＤ固定用ＬＥＡＤ３０１ａ，３６１ｂによって固定されている。
【０００７】
ＰＡＤ３１１ｂ，３１１ｄ，３１１ｆ，３１１ｈ，３１１ｐは、対応する電源ＬＥＡＤ３２２ｂ，３２２ｄ，３２２ｆ，３２２ｈ，３２２ｐに接続されて電源が供給されるので、電源が供給されるＰＡＤと同じ個数の電源ＬＥＡＤが設けられている。
【０００８】
【発明が解決しようとする課題】
従来の半導体集積回路装置は以上のように構成されているので、複数のチップが搭載される場合に、さらにチップサイズを縮小すると、ボンディングワイヤの数が同一または増加された場合、チップのＰＡＤとＬＥＡＤ間が隣接していない個所では、ＰＡＤとＬＥＡＤ間のボンディングワイヤの接続が困難となり、チップサイズの縮小化が妨げられているという課題があった。
【００１１】
この発明は上記のような課題を解決するためになされたもので、ＰＡＤとＬＥＡＤ間のボンディングワイヤの接続を容易かつ確実にする半導体集積回路装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、互いに近接配置された第１の半導体集積回路チップおよび第２の半導体集積回路チップと、第２の半導体集積回路チップを介して第１の半導体集積回路チップに電気的に接続される複数の信号用リードとを備えた半導体集積回路装置であって、第２の半導体集積回路チップをまたぐことなく配置されて、第１の半導体集積回路チップと第２の半導体集積回路チップとを直接接続する複数の信号用第１ボンディングワイヤと、第２の半導体集積回路チップと複数の信号用リードとの間に配置されて、第２の半導体集積回路チップと複数の信号用リードとを電気的に接続する複数の信号用第２ボンディングワイヤと、第２の半導体集積回路チップに設けられて、複数の信号用第１ボンディングワイヤを複数の信号用第２ボンディングワイヤに電気的に接続する複数の信号用配線と、を有し、複数の信号用配線は、互いに交差した２本の信号用配線を含み、第１の半導体集積回路チップと複数の信号用リードとの間での信号の授受は、複数の信号用第１ボンディングワイヤと、上記複数の信号用配線と、複数の信号用第２ボンディングワイヤとを介して行われる、ことを特徴とするものである。
【００３６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１による半導体集積回路装置を示す平面図である。図１において、１は半導体集積回路装置である。１０はボンディングパッド（ボンディングＰＡＤ）であり、２０は、ボンディングＰＡＤ１０の上に配置された半導体集積回路チップＡ（Ｃｈｉｐ  Ａ）であり、３０は、ボンディングＰＡＤ１０の上に配置されたインタフェース機能（Ｉ／Ｆ機能）を含む半導体集積回路チップＢ（Ｃｈｉｐ  Ｂ）である。４０ａ〜４０ｅはＣｈｉｐ  Ａ２０のパッド（ＰＡＤ）であり、４１ａ〜４１ｅ，４２ａ〜４２ｄはＣｈｉｐ  Ｂ３０のパッド（ＰＡＤ）である。５０ａ〜５０ｄは、ボンディングＰＡＤ１０の上に配置されたＣｈｉｐ  Ａ２０およびＣｈｉｐ  Ｂ３０の配列の周囲に配置されたリード（ＬＥＡＤ）である。６０ａ〜６０ｅ，６１ａ〜６１ｄは、ボンディングワイヤである。７０ａはＣｈｉｐ  Ｂ３０のＩ／Ｆ機能をなす配線素子であり、７０ｂはＣｈｉｐ  Ｂ３０のＩ／Ｆ機能をなすドライバ素子であり、７０ｃはＣｈｉｐ  Ｂ３０のＩ／Ｆ機能をなすレシーバ素子であり、７０ｄはＣｈｉｐ  Ｂ３０のＩ／Ｆ機能をなす双方向バッファ素子である。
【００３７】
次に接続について説明する。
Ｃｈｉｐ  Ａ２０のＰＡＤ４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅは、各々、ボンディングワイヤ６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅによって、Ｃｈｉｐ  Ｂ３０のＰＡＤ４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅに接続されている。Ｃｈｉｐ  Ｂ３０のＰＡＤ４２ａ，４２ｂ，４２ｃ，４２ｄは、各々、ボンディングワイヤ６１ａ，６１ｂ，６１ｃ，６１ｄによって、ＬＥＡＤ５０ａ，５０ｂ，５０ｃ，５０ｄに接続されている。
【００３８】
Ｃｈｉｐ  Ｂ３０のＰＡＤ４１ａとＰＡＤ４２ａとの間には、Ｉ／Ｆ機能をなす配線素子７０ａが接続されている。Ｃｈｉｐ  Ｂ３０のＰＡＤ４１ｂとＰＡＤ４２ｃとの間には、Ｉ／Ｆ機能をなすドライバ素子７０ｂが接続されている。Ｃｈｉｐ  Ｂ３０のＰＡＤ４１ｃとＰＡＤ４２ｂとの間には、Ｉ／Ｆ機能をなすレシーバ素子７０ｃが接続されている。Ｃｈｉｐ  Ｂ３０のＰＡＤ４１ｄおよびＰＡＤ４１ｅとＰＡＤ４２ｄとの間には、Ｉ／Ｆ機能をなす双方向バッファ素子７０ｄが接続されている。
【００３９】
この実施の形態１の半導体集積回路装置１は、Ｃｈｉｐ  Ａ２０とＬＥＡＤ５０ａ〜５０ｄとの間の配線を行うために、Ｃｈｉｐ  Ａ２０とＬＥＡＤ５０ａ〜５０ｄとの間にＩ／Ｆ機能を含むＣｈｉｐ  Ｂ３０を配置している。Ｃｈｉｐ  Ａ２０のＰＡＤ４０ａとＬＥＡＤ５０ａを接続する場合には、Ｃｈｉｐ  Ｂ３０の配線素子７０ａを経由して接続している。Ｃｈｉｐ  Ａ２０のＰＡＤ４０ｂとＬＥＡＤ５０ｃを接続する場合には、Ｃｈｉｐ  Ｂ３０のドライバ素子７０ｂを経由して接続している。Ｃｈｉｐ  Ａ２０のＰＡＤ４０ｃとＬＥＡＤ５０ｂを接続する場合には、Ｃｈｉｐ  Ｂ３０のレシーバ素子７０ｃを経由して接続している。Ｃｈｉｐ  Ａ２０のＰＡＤ４０ｄおよびＰＡＤ４０ｅとＬＥＡＤ５０ｄを接続する場合には、Ｃｈｉｐ  Ｂ３０の双方向バッファ素子７０ｄを経由して接続している。
【００４０】
図１では、Ｃｈｉｐ  Ｂ３０のドライバ素子７０ｂおよびレシーバ素子７０ｃが、Ｃｈｉｐ  Ｂ３０内で互いに交差して設けられているが、その他の配線素子７０ａおよび双方向バッファ素子７０ｄが、他の素子と交差するように設けられてもよい。また、図１では、Ｉ／Ｆ機能として、配線素子７０ａ、ドライバ素子７０ｂ、レシーバ素子７０ｃ、および双方向バッファ素子７０ｄがひとつずつ設けられているが、Ｉ／Ｆ機能は、これら４種類の素子からなる集合から選択された少なくともひとつの種類の素子からなるようにしてもよい。
【００４１】
次に動作について説明する。
Ｃｈｉｐ  Ａ２０のＰＡＤ４０ａは、Ｃｈｉｐ  Ｂ３０の配線素子７０ａを経由してＬＥＡＤ５０ａに接続されているので、ＰＡＤ４０ａとＬＥＡＤ５０ａとの間で信号の伝達（ＬＥＡＤ５０ａが信号用ＬＥＡＤの場合）または電力の供給（ＬＥＡＤ５０ａが電源ＬＥＡＤの場合）が行われる。
【００４２】
Ｃｈｉｐ  Ａ２０のＰＡＤ４０ｂは、Ｃｈｉｐ  Ｂ３０のドライバ素子７０ｂを経由してＬＥＡＤ５０ｃに接続されているので、ＰＡＤ４０ｂから出力された信号がドライバ素子７０ｂを介してＬＥＡＤ５０ｃに出力される。
【００４３】
Ｃｈｉｐ  Ａ２０のＰＡＤ４０ｃは、Ｃｈｉｐ  Ｂ３０のレシーバ素子７０ｃを経由してＬＥＡＤ５０ｂに接続されているので、ＬＥＡＤ５０ｂに入力された信号がレシーバ素子７０ｃを介してＰＡＤ４０ｃに入力される。
【００４４】
Ｃｈｉｐ  Ａ２０のＰＡＤ４０ｄおよびＰＡＤ４０ｅは、Ｃｈｉｐ  Ｂ３０の双方向バッファ素子７０ｄを経由してＬＥＡＤ５０ｄに接続されているので、ＰＡＤ４０ｄから出力された信号が双方向バッファ素子７０ｄを介してＬＥＡＤ５０ｄに出力され、ＬＥＡＤ５０ｄに入力された信号が双方向バッファ素子７０ｄを介してＰＡＤ４０ｅに入力される。
【００４５】
以上のように、この実施の形態１の半導体集積回路装置１は、各々が複数のＰＡＤ（ＰＡＤ４０ａ〜４０ｅ，４１ａ〜４１ｅ，４２ａ〜４２ｄ）を備えた少なくとも２つの半導体集積回路チップ（Ｃｈｉｐ  Ａ２０、Ｃｈｉｐ  Ｂ３０）と、半導体集積回路チップの配列の周囲に配置された複数のＬＥＡＤ（ＬＥＡＤ５０ａ〜５０ｄ）と、複数のボンディングワイヤ（ボンディングワイヤ６０ａ〜６０ｅ，６１ａ〜６１ｄ）とを有し、複数のボンディングワイヤは、一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３０）をまたがることがないように接続されて、もう一方の集積回路半導体チップ（Ｃｈｉｐ  Ａ２０）のＰＡＤ（ＰＡＤ４０ａ〜４０ｅ）とＬＥＡＤ（ＬＥＡＤ５０ａ〜５０ｄ）間の配線を可能にする。
【００４６】
更に、この実施の形態１の半導体集積回路装置１は、一方の半導体集積回路チップ（Ｃｈｉｐ  ３０Ｂ）が、もう一方の半導体集積回路チップ（Ｃｈｉｐ  Ａ２０）とＬＥＡＤ（ＬＥＡＤ５０ａ〜５０ｄ）間のＩ／Ｆ機能を有する。
【００４７】
更に、この実施の形態１の半導体集積回路装置１は、Ｉ／Ｆ機能が、配線素子（７０ａ）、ドライバ素子（７０ｂ）、レシーバ素子（７０ｃ）、および双方向バッファ素子（７０ｄ）の集合から選択された少なくともひとつの素子を含む。
【００４８】
以上のように、この実施の形態１によれば、Ｉ／Ｆ機能を含むＣｈｉｐ  Ｂ３０を介してＣｈｉｐ  Ａ２０とＬＥＡＤ５０ａ〜５０ｄを接続するようにしたので、Ｃｈｉｐ  Ｂ３０をまたがる長いボンディングワイヤの配線をなくすことができ、またＣｈｉｐ  Ａ２０とＬＥＡＤ５０ａ〜５０ｄ間の配線を交差することもできる効果が得られる。また、Ｃｈｉｐ  Ａ２０とＬＥＡＤ５０ａ〜５０ｄをドライバ素子７０ｂ、レシーバ素子７０ｃ、および双方向バッファ素子７０ｄを経由して接続することができる効果が得られる。
【００４９】
実施の形態２．
図２は、この発明の実施の形態２による半導体集積回路装置を示す平面図である。図２において、２は半導体集積回路装置である。１１はボンディングパッド（ボンディングＰＡＤ）であり、２１はボンディングＰＡＤ１１の上に配置された半導体集積回路チップＡ（Ｃｈｉｐ  Ａ）であり、８０はボンディングＰＡＤ１１の上に配置されたインタフェース機能（Ｉ／Ｆ機能）を含む半導体集積回路チップ（Ｉ／Ｆ  Ｃｈｉｐ）であり、３１はＩ／Ｆ  Ｃｈｉｐ８０のＩ／Ｆ機能が設けられている部分の間の上に配置された半導体集積回路チップ（Ｃｈｉｐ  Ｂ）である。９０ａ〜９０ｄはＣｈｉｐ  Ａ２１のパッド（ＰＡＤ）であり、９１ａ〜９１ｄ，９２ａ〜９２ｅ，９５ａ〜９５ｅ，９６ａ〜９６ｄはＩ／Ｆ  Ｃｈｉｐ８０のパッド（ＰＡＤ）であり、９３ａ〜９３ｅ，９４ａ〜９４ｅはＣｈｉｐ  Ｂ３１のパッド（ＰＡＤ）である。１００ａ〜１００ｄは、ボンディングＰＡＤ１１の上に配置されたＣｈｉｐ  Ａ２１およびＩ／Ｆ  Ｃｈｉｐ８０の配列の周囲に配置されたリード（ＬＥＡＤ）である。１１０ａ〜１１０ｄ，１１１ａ〜１１１ｅ，１１２ａ〜１１２ｅ，１１３ａ〜１１３ｄはボンディングワイヤである。１２０ａ，１２１ａはＩ／Ｆ  Ｃｈｉｐ８０のＩ／Ｆ機能をなす配線素子であり、１２０ｂ，１２１ｂはＩ／Ｆ  Ｃｈｉｐ８０のＩ／Ｆ機能をなすドライバ素子であり、１２０ｃ，１２１ｃはＩ／Ｆ  Ｃｈｉｐ８０のＩ／Ｆ機能をなすレシーバ素子であり、１２０ｄ，１２１ｄはＩ／Ｆ  Ｃｈｉｐ８０のＩ／Ｆ機能をなす双方向バッファ素子である。
【００５０】
次に接続について説明する。
Ｃｈｉｐ  Ａ２１のＰＡＤ９０ａ，９０ｂ，９０ｃ，９０ｄは、各々、ボンディングワイヤ１１０ａ，１１０ｂ，１１０ｃ，１１０ｄによって、Ｉ／Ｆ  Ｃｈｉｐ８０のＰＡＤ９１ａ，９１ｂ，９１ｃ，９１ｄに接続されている。Ｉ／Ｆ  Ｃｈｉｐ８０のＰＡＤ９２ａ，９２ｂ，９２ｃ，９２ｄ，９２ｅは、各々、ボンディングワイヤ１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ，１１１ｅによって、Ｃｈｉｐ  Ｂ３１のＰＡＤ９３ａ，９３ｂ，９３ｃ，９３ｄ，９３ｅに接続されている。Ｃｈｉｐ  Ｂ３１のＰＡＤ９４ａ，９４ｂ，９４ｃ，９４ｄ，９４ｅは、各々、ボンディングワイヤ１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅによって、Ｉ／Ｆ  Ｃｈｉｐ８０のＰＡＤ９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅに接続されている。Ｉ／Ｆ  Ｃｈｉｐ８０のＰＡＤ９６ａ，９６ｂ，９６ｃ，９６ｄは、各々、ボンディングワイヤ１１３ａ，１１３ｂ，１１３ｃ，１１３ｄによって、ＬＥＡＤ１００ａ，１００ｂ，１００ｃ，１００ｄに接続されている。
【００５１】
Ｉ／Ｆ  Ｃｈｉｐ８０のＰＡＤ９１ａとＰＡＤ９２ａとの間およびＰＡＤ９５ａとＰＡＤ９６ａとの間には、各々、Ｉ／Ｆ機能をなす配線素子１２０ａおよび配線素子１２１ａが接続されている。Ｉ／Ｆ  Ｃｈｉｐ８０のＰＡＤ９１ｂとＰＡＤ９２ｃとの間およびＰＡＤ９５ｂとＰＡＤ９６ｃとの間には、各々、Ｉ／Ｆ機能をなすレシーバ素子１２０ｃおよびドライバ素子１２１ｂが接続されている。Ｉ／Ｆ  Ｃｈｉｐ８０のＰＡＤ９１ｃとＰＡＤ９２ｂとの間およびＰＡＤ９５ｃとＰＡＤ９６ｂとの間には、各々、Ｉ／Ｆ機能をなすドライバ素子１２０ｂおよびレシーバ素子１２１ｃが接続されている。Ｉ／Ｆ  Ｃｈｉｐ８０のＰＡＤ９１ｄとＰＡＤ９２ｄおよびＰＡＤ９２ｅとの間およびＰＡＤ９５ｄおよびＰＡＤ９５ｅとＰＡＤ９６ｄとの間には、各々、Ｉ／Ｆ機能をなす双方向バッファ素子１２０ｄおよび双方向バッファ素子１２１ｄが接続されている。
【００５２】
この実施の形態２の半導体集積回路装置２は、Ｃｈｉｐ  Ａ２１とＣｈｉｐ  Ｂ３１との間およびＣｈｉｐ  Ｂ３１とＬＥＡＤ１００ａ〜１００ｄとの間の配線を行うために、Ｃｈｉｐ  Ａ２１とＬＥＡＤ１００ａ〜１００ｄとの間にＩ／Ｆ  Ｃｈｉｐ８０を配置し、Ｉ／Ｆ  Ｃｈｉｐ８０のＩ／Ｆ機能が設けられている部分の間の上にＣｈｉｐ  Ｂ３１を配置している。Ｃｈｉｐ  Ａ２１のＰＡＤ９０ａとＣｈｉｐ  Ｂ３１のＰＡＤ９３ａを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８０の配線素子１２０ａを経由して接続している。Ｃｈｉｐ  Ｂ３１のＰＡＤ９４ａとＬＥＡＤ１００ａを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８０の配線素子１２１ａを経由して接続している。Ｃｈｉｐ  Ａ２１のＰＡＤ９０ｂとＣｈｉｐ  Ｂ３１のＰＡＤ９３ｃを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８０のレシーバ素子１２０ｃを経由して接続している。Ｃｈｉｐ  Ｂ３１のＰＡＤ９４ｂとＬＥＡＤ１００ｃを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８０のドライバ素子１２１ｂを経由して接続している。Ｃｈｉｐ  Ａ２１のＰＡＤ９０ｃとＣｈｉｐ  Ｂ３１のＰＡＤ９３ｂを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８０のドライバ素子１２０ｂを経由して接続している。Ｃｈｉｐ  Ｂ３１のＰＡＤ９４ｃとＬＥＡＤ１００ｂを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８０のレシーバ素子１２１ｃを経由して接続している。Ｃｈｉｐ  Ａ２１のＰＡＤ９０ｄとＣｈｉｐ  Ｂ３１のＰＡＤ９３ｄおよびＰＡＤ９３ｅとを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８０の双方向バッファ素子１２０ｄを経由して接続している。Ｃｈｉｐ  Ｂ３１のＰＡＤ９４ｄおよびＰＡＤ９４ｅとＬＥＡＤ１００ｄを接続する場合には、Ｉ／ＦＣｈｉｐ８０の双方向バッファ素子１２１ｄを経由して接続している。
【００５３】
図２では、Ｉ／Ｆ  Ｃｈｉｐ８０のドライバ素子１２０ｂおよびレシーバ素子１２０ｃ、およびドライバ素子１２１ｂおよびレシーバ素子１２１ｃが、各々、Ｉ／Ｆ  Ｃｈｉｐ８０内で互いに交差して設けられているが、その他の配線素子１２０ａ，１２１ａおよび双方向バッファ素子１２０ｄ，１２１ｄが、他の素子と交差するように設けられてもよい。また、図２では、Ｉ／Ｆ機能として、配線素子１２０ａ，１２１ａ、ドライバ素子１２０ｂ，１２１ｂ、レシーバ素子１２０ｃ，１２１ｃ、および双方向バッファ素子１２０ｄ，１２１ｄが設けられているが、Ｉ／Ｆ機能は、これら４種類の素子からなる集合から選択された少なくともひとつの種類の素子からなるようにしてもよい。
【００５４】
次に動作について説明する。
Ｃｈｉｐ  Ｂ３１のＰＡＤ９４ａは、Ｉ／Ｆ  Ｃｈｉｐ８０の配線素子１２１ａを経由してＬＥＡＤ１００ａに接続されているので、ＰＡＤ９４ａとＬＥＡＤ１００ａとの間で信号の伝達（ＬＥＡＤ１００ａが信号用ＬＥＡＤの場合）または電力の供給（ＬＥＡＤ１００ａが電源ＬＥＡＤの場合）が行われる。
【００５５】
Ｃｈｉｐ  Ｂ３１のＰＡＤ９４ｂは、Ｉ／Ｆ  Ｃｈｉｐ８０のドライバ素子１２１ｂを経由してＬＥＡＤ１００ｃに接続されているので、ＰＡＤ９４ｂから出力された信号がドライバ素子１２１ｂを介してＬＥＡＤ１００ｃに出力される。
【００５６】
Ｃｈｉｐ  Ｂ３１のＰＡＤ９４ｃは、Ｉ／Ｆ  Ｃｈｉｐ８０のレシーバ素子１２１ｃを経由してＬＥＡＤ１００ｂに接続されているので、ＬＥＡＤ１００ｂに入力された信号がレシーバ素子１２１ｃを介してＰＡＤ９４ｃに入力される。
【００５７】
Ｃｈｉｐ  Ｂ３１のＰＡＤ９４ｄおよびＰＡＤ９４ｅは、Ｉ／Ｆ  Ｃｈｉｐ８０の双方向バッファ素子１２１ｄを経由してＬＥＡＤ１００ｄに接続されているので、ＰＡＤ９４ｄから出力された信号が双方向バッファ素子１２１ｄを介してＬＥＡＤ１００ｄに出力され、ＬＥＡＤ１００ｄに入力された信号が双方向バッファ素子１２１ｄを介してＰＡＤ９４ｅに入力される。
【００５８】
Ｃｈｉｐ  Ｂ３１のＰＡＤ９３ａは、Ｉ／Ｆ  Ｃｈｉｐ８０の配線素子１２０ａを経由してＣｈｉｐ  Ａ２１のＰＡＤ９０ａに接続されているので、ＰＡＤ９３ａとＰＡＤ９０ａとの間で信号の伝達（ＰＡＤ９３ａが信号用ＰＡＤの場合）または電力の供給（ＰＡＤ９３ａが電源ＰＡＤの場合）が行われる。
【００５９】
Ｃｈｉｐ  Ｂ３１のＰＡＤ９３ｂは、Ｉ／Ｆ  Ｃｈｉｐ８０のドライバ素子１２０ｂを経由してＣｈｉｐ  Ａ２１のＰＡＤ９０ｃに接続されているので、ＰＡＤ９３ｂから出力された信号がドライバ素子１２０ｂを介してＰＡＤ９０ｃに供給される。
【００６０】
Ｃｈｉｐ  Ｂ３１のＰＡＤ９３ｃは、Ｉ／Ｆ  Ｃｈｉｐ８０のレシーバ素子１２０ｃを経由してＣｈｉｐ  Ａ２１のＰＡＤ９０ｂに接続されているので、ＰＡＤ９０ｂから出力された信号がレシーバ素子１２０ｃを介してＰＡＤ９３ｃに供給される。
【００６１】
Ｃｈｉｐ  Ｂ３１のＰＡＤ９３ｄおよびＰＡＤ９３ｅは、Ｉ／Ｆ  Ｃｈｉｐ８０の双方向バッファ素子１２０ｄを経由してＣｈｉｐ  Ａ２１のＰＡＤ９０ｄに接続されているので、ＰＡＤ９３ｄから出力された信号が双方向バッファ素子１２０ｄを介してＰＡＤ９０ｄに供給され、ＰＡＤ９０ｄから出力された信号が双方向バッファ素子１２０ｄを介してＰＡＤ９３ｅに供給される。
【００６２】
以上のように、この実施の形態２の半導体集積回路装置２は、各々が複数のＰＡＤ（ＰＡＤ９０ａ〜９０ｄ、ＰＡＤ９３ａ〜９３ｅ、ＰＡＤ９４ａ〜９４ｅ）を備えた２つの半導体集積回路チップ（Ｃｈｉｐ  Ａ２１、Ｃｈｉｐ  Ｂ３１）と、半導体集積回路チップの配列の周囲に配置された複数のＬＥＡＤ（ＬＥＡＤ１００ａ〜１００ｄ）と、複数のボンディングワイヤ（ボンディングワイヤ１１１ａ〜１１１ｅ，１１２ａ〜１１２ｅ，１１３ａ〜１１３ｄ）とを有し、複数のボンディングワイヤは、一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３１）をまたがることがないように接続されて、もう一方の集積回路半導体チップ（Ｃｈｉｐ  Ａ２１）のＰＡＤ（ＰＡＤ９０ａ〜９０ｄ）とＬＥＡＤ（ＬＥＡＤ１００ａ〜１００ｄ）間の配線を可能にする。
【００６３】
更に、この実施の形態２の半導体集積回路装置２は、複数のＰＡＤ（ＰＡＤ９１ａ〜９１ｄ，９２ａ〜９２ｅ，９５ａ〜９５ｅ，９６ａ〜９６ｄ）を備えた第３の半導体集積回路チップ（Ｉ／Ｆ  Ｃｈｉｐ８０）を更に有し、第３の半導体集積回路チップ（Ｉ／Ｆ  Ｃｈｉｐ８０）が、もう一方の半導体集積回路チップ（Ｃｈｉｐ  Ａ２１）と一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３１）間のＩ／Ｆ機能と、一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３１）とＬＥＡＤ（ＬＥＡＤ１００ａ〜１００ｄ）間のＩ／Ｆ機能とを有する。
【００６４】
更に、この実施の形態２の半導体集積回路装置２は、Ｉ／Ｆ機能が、配線素子（１２０ａ，１２１ａ）、ドライバ素子（１２０ｂ，１２１ｂ）、レシーバ素子（１２０ｃ，１２１ｃ）、および双方向バッファ素子（１２０ｄ，１２１ｄ）の集合から選択された少なくともひとつの素子を含む。
【００６５】
以上のように、この実施の形態２によれば、Ｉ／Ｆ機能を含むＩ／Ｆ  Ｃｈｉｐ８０を介してＣｈｉｐ  Ａ２１とＣｈｉｐ  Ｂ３１、およびＣｈｉｐ  Ｂ３１とＬＥＡＤ１００ａ〜１００ｄを接続するようにしたので、Ｃｈｉｐ  Ａ２１とＬＥＡＤ１００ａ〜１００ｄを接続する場合にＣｈｉｐ  Ｂ３１をまたがる長いボンディングワイヤの配線をなくすことができ、またＣｈｉｐ  Ａ２１とＬＥＡＤ１００ａ〜１００ｄ間の配線を交差することもできる効果が得られる。また、Ｃｈｉｐ  Ａ２１とＬＥＡＤ１００ａ〜１００ｄをドライバ素子１２０ｂ，１２１ｂ、レシーバ素子１２０ｃ，１２１ｃ、および双方向バッファ素子１２０ｄ，１２１ｄを経由して接続することができる効果が得られる。更に、Ｃｈｉｐ  Ｂ３１とＣｈｉｐ  Ａ２１を接続する場合、およびＣｈｉｐ  Ｂ３１とＬＥＡＤ１００ａ〜１００ｄを接続する場合に、Ｉ／Ｆ  Ｃｈｉｐ８０をまたがる長いボンディングワイヤの配線をなくすことができ、Ｃｈｉｐ  Ｂ３１とＣｈｉｐ  Ａ２１間、およびＣｈｉｐ  Ｂ３１とＬＥＡＤ１００ａ〜１００ｄ間の配線を交差することもできる効果が得られる。また、Ｃｈｉｐ  Ｂ３１とＣｈｉｐ  Ａ２１、およびＣｈｉｐ  Ｂ３１とＬＥＡＤ１００ａ〜１００ｄをドライバ素子１２０ｂ，１２１ｂ、レシーバ素子１２０ｃ，１２１ｃ、および双方向バッファ素子１２０ｄ，１２１ｄを経由して接続することができる効果が得られる。
【００６６】
実施の形態３．
図３は、この発明の実施の形態３による半導体集積回路装置を示す平面図である。図４は、図３の線ＩＶ−ＩＶに沿った断面図であり、図５は、図３の線Ｖ−Ｖに沿った断面図である。図４において、３は半導体集積回路装置である。１２はボンディングパッド（ボンディングＰＡＤ）であり、２２はボンディングＰＡＤ１２の上に配置された半導体集積回路チップＡ（Ｃｈｉｐ  Ａ）であり、８１はボンディングＰＡＤ１２の上に配置されたインタフェース機能（Ｉ／Ｆ機能）を含むＩ／Ｆ半導体集積回路チップ（Ｉ／Ｆ  Ｃｈｉｐ）であり、３２はＩ／ＦＣｈｉｐ８１の上に配置された半導体集積回路チップＢ（Ｃｈｉｐ  Ｂ）であり、１３０はＩ／Ｆ  Ｃｈｉｐ８１の上に配置されたインタフェース機能（Ｉ／Ｆ機能）を含む高さ調整半導体集積回路チップ（高さ調整Ｃｈｉｐ）である。１４０ａ〜１４０ｊはＣｈｉｐ  Ａ２２のパッド（ＰＡＤ）であり、１４１ａ〜１４１ｅ，１４２ａ〜１４２ｄは高さ調整Ｃｈｉｐ１３０のパッド（ＰＡＤ）であり、１４１ｆ〜１４１ｊ，１４２ｆ〜１４２ｊはＣｈｉｐ  Ｂ３２のパッド（ＰＡＤ）である。１５０ａ〜１５０ｄ，１５０ｆ〜１５０ｊは、ボンディングＰＡＤ１２の上に配置されたＣｈｉｐ  Ａ２２およびＩ／Ｆ  Ｃｈｉｐ８１の配列の周囲に配置されたリード（ＬＥＡＤ）である。１６０ａ〜１６０ｊ，１６１ａ〜１６１ｄ，１６１ｆ〜１６１ｊはボンディングワイヤである。１７０ａは高さ調整Ｃｈｉｐ１３０のＩ／Ｆ機能をなす配線素子であり、１７０ｂは高さ調整Ｃｈｉｐ１３０のＩ／Ｆ機能をなすドライバ素子であり、１７０ｃは高さ調整Ｃｈｉｐ１３０のＩ／Ｆ機能をなすレシーバ素子であり、１７０ｄは高さ調整Ｃｈｉｐ１３０のＩ／Ｆ機能をなす双方向バッファ素子である。
【００６７】
次に接続について説明する。
Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ａ，１４０ｂ，１４０ｃ，１４０ｄ，１４０ｅは、各々、ボンディングワイヤ１６０ａ，１６０ｂ，１６０ｃ，１６０ｄ，１６０ｅによって、高さ調整Ｃｈｉｐ１３０のＰＡＤ１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅに接続されている。高さ調整Ｃｈｉｐ１３０のＰＡＤ１４２ａ，１４２ｂ，１４２ｃ，１４２ｄは、各々、ボンディングワイヤ１６１ａ，１６１ｂ，１６１ｃ，１６１ｄによって、ＬＥＡＤ１５０ａ，１５０ｂ，１５０ｃ，１５０ｄに接続されている。高さ調整Ｃｈｉｐ１３０のＰＡＤ１４１ａ〜１４１ｅ，１４２ａ〜１４２ｄは、Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ａ〜１４０ｅと同一平面に配置されるような高さに配置されている。Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ｆ，１４０ｇ，１４０ｈ，１４０ｉ，１４０ｊは、各々、ボンディングワイヤ１６０ｆ，１６０ｇ，１６０ｈ，１６０ｉ，１６０ｊによって、Ｃｈｉｐ  Ｂ３２のＰＡＤ１４１ｆ，１４１ｇ，１４１ｈ，１４１ｉ，１４１ｊに接続されている。Ｃｈｉｐ  Ｂ３２のＰＡＤ１４２ｆ，１４２ｇ，１４２ｈ，１４２ｉ，１４２ｊは、各々、ボンディングワイヤ１６１ｆ，１６１ｇ，１６１ｈ，１６１ｉ，１６１ｊによって、ＬＥＡＤ１５０ｆ，１５０ｇ，１５０ｈ，１５０ｉ，１５０ｊに接続されている。
【００６８】
高さ調整Ｃｈｉｐ１３０のＰＡＤ１４１ａとＰＡＤ１４２ａとの間にはＩ／Ｆ機能をなす配線素子１７０ａが接続されている。高さ調整Ｃｈｉｐ１３０のＰＡＤ１４１ｂとＰＡＤ１４２ｃとの間にはＩ／Ｆ機能をなすドライバ素子１７０ｂが接続されている。高さ調整Ｃｈｉｐ１３０のＰＡＤ１４１ｃとＰＡＤ１４２ｂとの間にはＩ／Ｆ機能をなすおよびレシーバ素子１７０ｃが接続されている。高さ調整Ｃｈｉｐ１３０のＰＡＤ１４１ｄおよびＰＡＤ１４１ｅとＰＡＤ１４２ｄとの間にはＩ／Ｆ機能をなす双方向バッファ素子１７０ｄが接続されている。
【００６９】
この実施の形態３の半導体集積回路装置３は、Ｃｈｉｐ  Ａ２２とＬＥＡＤ１５０ａ〜１５０ｄとの間の配線を行うために、Ｃｈｉｐ  Ａ２２とＬＥＡＤ１５０ａ〜１５０ｄとの間に配置されたＩ／Ｆ  Ｃｈｉｐ８１の上に高さ調整Ｉ／ＦＣｈｉｐ１３０を配置している。また、Ｉ／Ｆ  Ｃｈｉｐ８１の高さ調整Ｉ／Ｆ  Ｃｈｉｐ１３０が配置されていない部分には、Ｃｈｉｐ  Ｂ３２が配置されている。Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ａとＬＥＡＤ１５０ａを接続する場合には、高さ調整Ｉ／Ｆ  Ｃｈｉｐ１３０の配線素子１７０ａを経由して接続している。Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ｂとＬＥＡＤ１５０ｃを接続する場合には、高さ調整Ｉ／Ｆ  Ｃｈｉｐ１３０のドライバ素子１７０ｂを経由して接続している。Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ｃとＬＥＡＤ１５０ｂを接続する場合には、高さ調整Ｉ／Ｆ  Ｃｈｉｐ１３０のレシーバ素子１７０ｃを経由して接続している。Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ｄおよびＰＡＤ１４０ｅとＬＥＡＤ１５０ｄを接続する場合には、高さ調整Ｉ／Ｆ  Ｃｈｉｐ１３０の双方向バッファ素子１７０ｄを経由して接続している。
【００７０】
図３では、高さ調整Ｉ／Ｆ  Ｃｈｉｐ１３０のドライバ素子１７０ｂおよびレシーバ素子１７０ｃが、高さ調整Ｉ／Ｆ  Ｃｈｉｐ１３０内で互いに交差して設けられているが、その他の配線素子１７０ａおよび双方向バッファ素子１７０ｄが、他の素子と交差するように設けられてもよい。また、図３では、Ｉ／Ｆ機能として、配線素子１７０ａ、ドライバ素子１７０ｂ、レシーバ素子１７０ｃ、および双方向バッファ素子１７０ｄがひとつずつ設けられているが、Ｉ／Ｆ機能は、これら４種類の素子からなる集合から選択された少なくともひとつの種類の素子からなるようにしてもよい。
【００７１】
次に動作について説明する。
Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ａは、高さ調整Ｉ／Ｆ  Ｃｈｉｐ１３０の配線素子１７０ａを経由してＬＥＡＤ１５０ａに接続されているので、ＰＡＤ１４０ａとＬＥＡＤ１５０ａとの間で信号の伝達（ＬＥＡＤ１５０ａが信号用ＬＥＡＤの場合）または電力の供給（ＬＥＡＤ１５０ａが電源ＬＥＡＤの場合）が行われる。
【００７２】
Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ｂは、高さ調整Ｉ／Ｆ  Ｃｈｉｐ１３０のドライバ素子１７０ｂを経由してＬＥＡＤ１５０ｃに接続されているので、ＰＡＤ１４０ｂから出力された信号がドライバ素子１７０ｂを介してＬＥＡＤ１５０ｃに出力される。
【００７３】
Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ｃは、高さ調整Ｉ／Ｆ  Ｃｈｉｐ１３０のレシーバ素子１７０ｃを経由してＬＥＡＤ１５０ｂに接続されているので、ＬＥＡＤ１５０ｂに入力された信号がレシーバ素子１７０ｃを介してＰＡＤ１４０ｃに入力される。
【００７４】
Ｃｈｉｐ  Ａ２２のＰＡＤ１４０ｄおよびＰＡＤ１４０ｅは、高さ調整Ｉ／ＦＣｈｉｐ１３０の双方向バッファ素子１７０ｄを経由してＬＥＡＤ１５０ｄに接続されているので、ＰＡＤ１４０ｄから出力された信号が双方向バッファ素子１７０ｄを介してＬＥＡＤ１５０ｄに出力され、ＬＥＡＤ１５０ｄに入力された信号が双方向バッファ素子１７０ｄを介してＰＡＤ１４０ｅに入力される。
【００７５】
以上のように、この実施の形態３の半導体集積回路装置３は、各々が複数のＰＡＤ（ＰＡＤ１４０ａ〜１４０ｊ，１４１ｆ〜１４１ｊ，１４２ｆ〜１４２ｊ）を備えた２つの半導体集積回路チップ（Ｃｈｉｐ  Ａ２２、Ｃｈｉｐ  Ｂ３２）と、半導体集積回路チップの配列の周囲に配置された複数のＬＥＡＤ（ＬＥＡＤ１５０ａ〜１５０ｊ）と、複数のボンディングワイヤ（ボンディングワイヤ１６０ａ〜１６０ｊ，１６１ａ〜１６１ｄ，１６１ｆ〜１６１ｊ）とを有し、複数のボンディングワイヤは、一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３２）をまたがることがないように接続されて、もう一方の集積回路半導体チップ（Ｃｈｉｐ  Ａ２２）のＰＡＤ（ＰＡＤ１４０ａ〜１４０ｊ）とＬＥＡＤ（ＬＥＡＤ１５０ａ〜１５０ｄ）間の配線を可能する。
【００７６】
更に、この実施の形態３の半導体集積回路装置３は、一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３２）の下に配置された第３の半導体集積回路チップ（Ｉ／Ｆ  Ｃｈｉｐ８１）と、第３の半導体集積回路チップ（Ｉ／Ｆ  Ｃｈｉｐ８１）の上に一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３２）と隣接して配置された、複数のＰＡＤ（ＰＡＤ１４１ａ〜１４１ｅ，１４２ａ〜１４２ｄ）を備えた高さ調整半導体集積回路チップ（高さ調整Ｃｈｉｐ１３０）とを更に有し、高さ調整半導体集積回路チップ（高さ調整Ｃｈｉｐ１３０）が、もう一方の半導体集積回路チップ（Ｃｈｉｐ  Ａ２２）とＬＥＡＤ（ＬＥＡＤ１５０ａ〜１５０ｄ）間のＩ／Ｆ機能を有し、高さ調整半導体集積回路チップ（高さ調整Ｃｈｉｐ１３０）の複数のＰＡＤ（ＰＡＤ１４１ａ〜１４１ｅ，１４２ａ〜１４２ｄ）が、もう一方の半導体集積回路チップ（Ｃｈｉｐ  Ａ２２）の複数のＰＡＤ（ＰＡＤ１４０ａ〜１４０ｊ）と同一平面上に配置されている。
【００７７】
更に、この実施の形態３の半導体集積回路装置３は、Ｉ／Ｆ機能が、配線素子（１７０ａ）、ドライバ素子（１７０ｂ）、レシーバ素子（１７０ｃ）、および双方向バッファ素子（１７０ｄ）の集合から選択された少なくともひとつの素子を含む。
【００７８】
以上のように、この実施の形態３によれば、Ｉ／Ｆ  Ｃｈｉｐ８１の上にＣｈｉｐ  Ｂ３２と隣接して配置されたＩ／Ｆ機能を含む高さ調整Ｃｈｉｐ１３０を介してＣｈｉｐ  Ａ２２とＬＥＡＤ１５０ａ〜１５０ｄを接続するようにしたので、Ｃｈｉｐ  Ａ２２とＬＥＡＤ１５０ａ〜１５０ｄを接続する場合にＣｈｉｐＢ３２をまたがる長いボンディングワイヤの配線をなくすことができ、またＣｈｉｐ  Ａ２２とＬＥＡＤ１５０ａ〜１５０ｄ間の配線を交差することもできる効果が得られる。また、Ｃｈｉｐ  Ａ２２とＬＥＡＤ１５０ａ〜１５０ｄをドライバ素子１７０ｂ、レシーバ素子１７０ｃ、および双方向バッファ素子１７０ｄを経由して接続することができる効果が得られる。また、高さ調整Ｃｈｉｐ１３０のＰＡＤ１４１ａ〜１４１ｅ，１４２ａ〜１４２ｄをＣｈｉｐ  Ａ２２のＰＡＤ１４０ａ〜１４０ｊと同一平面に配置されるようにしたので、ワイヤリング（配線）を容易に行える効果が得られる。
【００７９】
実施の形態４．
図６は、この発明の実施の形態４による半導体集積回路装置の平面図である。図７は、図６の線ＶＩＩ−ＶＩＩに沿った断面図であり、半導体集積回路装置の構造をわかり易く示すために図６の線ＶＩＩａ−ＶＩＩａに沿った断面に現れる構成要素も示している。図６において、４は半導体集積回路装置である。１３はボンディングパッド（ボンディングＰＡＤ）であり、２３はボンディングＰＡＤ１３の上に配置された半導体集積回路チップＡ（Ｃｈｉｐ  Ａ）であり、８２は、ボンディングＰＡＤ１３の上に配置されたインタフェース機能（Ｉ／Ｆ機能）を含む半導体集積回路チップ（Ｉ／Ｆ  Ｃｈｉｐ）であり、３３は、Ｉ／Ｆ  Ｃｈｉｐ８２の上に配置された半導体集積回路チップＢ（Ｃｈｉｐ  Ｂ）である。１８０ａ〜１８０ｈはＣｈｉｐ  Ａ２３のパッド（ＰＡＤ）であり、１８１ａ，１８１ｃ，１８１ｅ，１８１ｇ，１８１ｈ、１８４ａ，１８４ｃ，１８４ｅ，１８４ｇは、Ｉ／Ｆ  Ｃｈｉｐ８２のパッド（ＰＡＤ）であり、１８２ｂ，１８２ｄ，１８２ｆ，１８３ｂ，１８３ｄ，１８３ｆはＣｈｉｐ  Ｂ３３のパッド（ＰＡＤ）である。１９０ａ〜１９０ｇは、ボンディングＰＡＤ１３の上に配置されたＣｈｉｐ  Ａ２３およびＩ／Ｆ  Ｃｈｉｐ８２の配列の周囲に配置されたリード（ＬＥＡＤ）である。２００ａ〜２００ｈ，２０１ａ〜２０１ｇはボンディングワイヤである。２１０ａはＩ／Ｆ  Ｃｈｉｐ８２のＩ／Ｆ機能をなす配線素子であり、２１０ｂはＩ／Ｆ  Ｃｈｉｐ８２のＩ／Ｆ機能をなすドライバ素子であり、２１０ｃはＩ／Ｆ  Ｃｈｉｐ８２のＩ／Ｆ機能をなすレシーバ素子であり、２１０ｄはＩ／Ｆ  Ｃｈｉｐ８２のＩ／Ｆ機能をなす双方向バッファ素子である。
【００８０】
次に接続について説明する。
Ｃｈｉｐ  Ａ２３のＰＡＤ１８０ａ，１８０ｃ，１８０ｅ，１８０ｇ，１８０ｈは、各々、ボンディングワイヤ２００ａ，２００ｃ，２００ｅ，２００ｇ，２００ｈによって、Ｉ／Ｆ  Ｃｈｉｐ８２のＰＡＤ１８１ａ，１８１ｃ，１８１ｅ，１８１ｇ，１８１ｈに接続されている。Ｃｈｉｐ  Ａ２３のＰＡＤ１８０ｂ，１８０ｄ，１８０ｆは、各々、ボンディングワイヤ２００ｂ，２００ｄ，２００ｆによって、Ｃｈｉｐ  Ｂ３３のＰＡＤ１８２ｂ，１８２ｄ，１８２ｆに接続されている。Ｉ／Ｆ  Ｃｈｉｐ８２のＰＡＤ１８４ａ，１８４ｃ，１８４ｅ，１８４ｇは、各々、ボンディングワイヤ２０１ａ，２０１ｃ，２０１ｅ，２０１ｇによって、ＬＥＡＤ１９０ａ，１９０ｃ，１９０ｅ，１９０ｇに接続されている。Ｃｈｉｐ  Ｂ３３のＰＡＤ１８３ｂ，１８３ｄ，１８３ｆは、各々、ボンディングワイヤ２０１ｂ，２０１ｄ，２０１ｆによって、ＬＥＡＤ１９０ｂ，１９０ｄ，１９０ｆに接続されている。
【００８１】
Ｉ／Ｆ  Ｃｈｉｐ８２のＰＡＤ１８１ａとＰＡＤ１８４ａとの間にはＩ／Ｆ機能をなす配線素子２１０ａが接続されている。Ｉ／Ｆ  Ｃｈｉｐ８２のＰＡＤ１８１ｃとＰＡＤ１８４ｅとの間にはＩ／Ｆ機能をなすドライバ素子２１０ｂが接続されている。Ｉ／Ｆ  Ｃｈｉｐ８２のＰＡＤ１８１ｅとＰＡＤ１８４ｃとの間にはＩ／Ｆ機能をなすレシーバ素子２１０ｃが接続されている。Ｉ／Ｆ  Ｃｈｉｐ８２のＰＡＤ１８１ｇおよびＰＡＤ１８１ｈとＰＡＤ１８４ｇとの間にはＩ／Ｆ機能をなす双方向バッファ素子２１０ｄが接続されている。
【００８２】
この実施の形態４の半導体集積回路装置４は、Ｃｈｉｐ  Ａ２３とＬＥＡＤ１９０ａ〜１９０ｇとの間の配線を行うために、Ｃｈｉｐ  Ａ２３とＬＥＡＤ１９０ａ〜１９０ｇとの間に配置されたＣｈｉｐ  Ｂ３３の下にＩ／Ｆ  Ｃｈｉｐ８２を配置している。Ｃｈｉｐ  Ａ２３のＰＡＤ１８０ａとＬＥＡＤ１９０ａを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８２の配線素子２１０ａを経由して接続している。Ｃｈｉｐ  Ａ２３のＰＡＤ１８０ｃとＬＥＡＤ１９０ｅを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８２のドライバ素子２１０ｂを経由して接続している。Ｃｈｉｐ  Ａ２３のＰＡＤ１８０ｅとＬＥＡＤ１９０ｃを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８２のレシーバ素子２１０ｃを経由して接続している。Ｃｈｉｐ  Ａ２３のＰＡＤ１８０ｇおよびＰＡＤ１８０ｈとＬＥＡＤ１９０ｇを接続する場合には、Ｉ／Ｆ  Ｃｈｉｐ８２の双方向バッファ素子２１０ｄを経由して接続している。
【００８３】
図６では、Ｉ／Ｆ  Ｃｈｉｐ８２のドライバ素子２１０ｂおよびレシーバ素子２１０ｃが、Ｉ／Ｆ  Ｃｈｉｐ８２内で互いに交差して設けられているが、その他の配線素子２１０ａおよび双方向バッファ素子２１０ｄが、他の素子と交差するように設けられてもよい。また、図６では、Ｉ／Ｆ機能として、配線素子２１０ａ、ドライバ素子２１０ｂ、レシーバ素子２１０ｃ、および双方向バッファ素子２１０ｄがひとつずつ設けられているが、Ｉ／Ｆ機能は、これら４種類の素子からなる集合から選択された少なくともひとつの種類の素子からなるようにしてもよい。
【００８４】
次に動作について説明する。
Ｃｈｉｐ  Ａ２３のＰＡＤ１８０ａは、Ｉ／Ｆ  Ｃｈｉｐ８２の配線素子２１０ａを経由してＬＥＡＤ１９０ａに接続されているので、ＰＡＤ１８０ａとＬＥＡＤ１９０ａとの間で信号の伝達（ＬＥＡＤ１９０ａが信号用ＬＥＡＤの場合）または電力の供給（ＬＥＡＤ１９０ａが電源ＬＥＡＤの場合）が行われる。
【００８５】
Ｃｈｉｐ  Ａ２３のＰＡＤ１８０ｃは、Ｉ／Ｆ  Ｃｈｉｐ８２のドライバ素子２１０ｂを経由してＬＥＡＤ１９０ｅに接続されているので、ＰＡＤ１８０ｃから出力された信号がドライバ素子２１０ｂを介してＬＥＡＤ１９０ｅに出力される。
【００８６】
Ｃｈｉｐ  Ａ２３のＰＡＤ１８０ｅは、Ｉ／Ｆ  Ｃｈｉｐ８２のレシーバ素子２１０ｃを経由してＬＥＡＤ１９０ｃに接続されているので、ＬＥＡＤ１９０ｃに入力された信号がレシーバ素子２１０ｃを介してＰＡＤ１８０ｅに入力される。
【００８７】
Ｃｈｉｐ  Ａ２３のＰＡＤ１８０ｇおよびＰＡＤ１８０ｈは、Ｉ／Ｆ  Ｃｈｉｐ８２の双方向バッファ素子２１０ｄを経由してＬＥＡＤ１９０ｇに接続されているので、ＰＡＤ１８０ｇから出力された信号が双方向バッファ素子２１０ｄを介してＬＥＡＤ１９０ｇに出力され、ＬＥＡＤ１９０ｇに入力された信号が双方向バッファ素子２１０ｄを介してＰＡＤ１８０ｈに入力される。
【００８８】
以上のように、この実施の形態４の半導体集積回路装置４は、各々が複数のＰＡＤ（ＰＡＤ１８０ａ〜１８０ｈ，１８２ｂ，１８２ｄ，１８２ｆ，１８３ｂ，１８３ｄ，１８３ｆ）を備えた２つの半導体集積回路チップ（Ｃｈｉｐ  Ａ２３、Ｃｈｉｐ  Ｂ３３）と、半導体集積回路チップの配列の周囲に配置された複数のＬＥＡＤ（ＬＥＡＤ１９０ａ〜１９０ｇ）と、複数のボンディングワイヤ（ボンディングワイヤ２００ａ〜２００ｈ，２０１ａ〜２０１ｇ）とを有し、複数のボンディングワイヤ（ボンディングワイヤ２００ａ〜２００ｈ，２０１ａ〜２０１ｇ）は、一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３３）をまたがることがないように接続されて、もう一方の集積回路半導体チップ（Ｃｈｉｐ  Ａ２３）のＰＡＤ（ＰＡＤ１８０ａ〜１８０ｈ）とＬＥＡＤ（ＬＥＡＤ１９０ａ〜１９０ｇ）間の配線を可能にする。
【００８９】
更に、この実施の形態４の半導体集積回路装置４は、一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３３）の下に配置された、複数のＰＡＤ（ＰＡＤ１８１ａ，１８１ｃ，１８１ｅ，１８１ｇ，１８１ｈ，１８４ａ，１８４ｃ，１８４ｅ，１８４ｇ）を備えたＩ／Ｆ半導体集積回路チップ（Ｉ／Ｆ  Ｃｈｉｐ８２）を更に有し、Ｉ／Ｆ半導体集積回路チップ（Ｉ／Ｆ  Ｃｈｉｐ８２）が、もう一方の半導体集積回路チップ（Ｃｈｉｐ  Ａ２３）とＬＥＡＤ（ＬＥＡＤ１９０ａ〜１９０ｇ）間のＩ／Ｆ機能を有する。
【００９０】
更に、この実施の形態４の半導体集積回路装置４は、Ｉ／Ｆ機能が、配線素子（２１０ａ）、ドライバ素子（２１０ｂ）、レシーバ素子（２１０ｃ）、および双方向バッファ素子（２１０ｄ）の集合から選択された少なくともひとつの素子を含む。
【００９１】
以上のように、この実施の形態４によれば、Ｃｈｉｐ  Ｂ３３の下に配置されたＩ／Ｆ機能を含むＩ／Ｆ  Ｃｈｉｐ８２を介してＣｈｉｐ  Ａ２３とＬＥＡＤ１９０ａ〜１９０ｇを接続するようにしたので、Ｃｈｉｐ  Ａ２３とＬＥＡＤ１９０ａ〜１９０ｇを接続する場合にＣｈｉｐ  Ｂ３３をまたがる長いボンディングワイヤの配線をなくすことができ、またＣｈｉｐ  Ａ２３とＬＥＡＤ１９０ａ〜１９０ｇ間の配線を交差することもできる効果が得られる。また、Ｃｈｉｐ  Ａ２３とＬＥＡＤ１９０ａ〜１９０ｇをドライバ素子２１０ｂ、レシーバ素子２１０ｃ、および双方向バッファ素子２１０ｄを経由して接続することができる効果が得られる。また、Ｉ／Ｆ機能を含むＩ／ＦＣｈｉｐ８２をＣｈｉｐ  Ｂ３３の下に配置したので、ＳＩＰの半導体集積回路全体の面積を削減できる効果が得られる。
【００９２】
実施の形態５．
図８は、この発明の実施の形態５による半導体集積回路装置の平面図である。図９は、図８の線ＩＸ−ＩＸに沿った断面図であり、半導体集積回路装置の構造をわかり易く示すために図８の線ＩＸａ−ＩＸａおよび線ＩＸｂ−ＩＸｂに沿った断面に現れる構成要素も示している。図８において、５は半導体集積回路装置である。１４はボンディングパッド（ボンディングＰＡＤ）であり、２４はボンディングＰＡＤ１４の上に配置された半導体集積回路チップＡ（Ｃｈｉｐ  Ａ）であり、３４はボンディングＰＡＤ１４の上に配置された半導体集積回路チップＢ（ＣｈｉｐＢ）である。２２０ａ〜２２０ｄは、Ｃｈｉｐ  Ａのパッド（ＰＡＤ）であり、２２１ｂ，２２２ｂは、Ｃｈｉｐ  Ｂ３４のパッド（ＰＡＤ）である。２３０ａ〜２３０ｄは、ボンディングＰＡＤ１４の上に配置されたＣｈｉｐＡ２４およびＣｈｉｐ  Ｂ３４の配列の周囲に配置されたリード（ＬＥＡＤ）である。２４０ａ〜２４０ｄ，２４１ｂはボンディングワイヤである。ＬＥＡＤ２３０ｃ，２３０ｄは、Ｃｈｉｐ  Ｂ３４の下を延在して、Ｃｈｉｐ  Ａ２４に隣接した位置に達している。
【００９３】
次に接続について説明する。
Ｃｈｉｐ  Ａ２４のＰＡＤ２２０ａは、ボンディングワイヤ２４０ａによってＬＥＡＤ２３０ａに接続されている。このボンディングワイヤ２４０ａによる接続は、Ｃｈｉｐ  Ｂ３４をまたがっているので、この発明の半導体集積回路装置の意図する構造ではないが、以下に説明するこの実施の形態５の構造の特徴との比較のために図示した。Ｃｈｉｐ  Ａ２４のＰＡＤ２２０ｂはボンディングワイヤ２４０ｂによってＣｈｉｐ  Ｂ３４のＰＡＤ２２１ｂに接続されている。Ｃｈｉｐ  Ａ２４のＰＡＤ２２０ｃ，２２０ｄは、各々、ボンディングワイヤ２４０ｃ，２４０ｄによって、ＬＥＡＤ２３０ｃ，２３０ｄに接続されている。
【００９４】
この実施の形態５の半導体集積回路装置では、Ｃｈｉｐ  Ａ２４のＰＡＤ２２０ｃ，２２０ｄは、各々、Ｃｈｉｐ  Ｂ３４の下を延在してＣｈｉｐ  Ａ２４に隣接した位置に達しているＬＥＡＤ２３０ｃ，２３０ｄに、ボンディングワイヤ２４０ｃ，２４０ｄによって接続されている。このように、ＬＥＡＤ２３０ｃ，２３０ｄがＣｈｉｐ  Ｂ３４の下を延在してＣｈｉｐ  Ａ２４に隣接した位置に達しているので、ＬＥＡＤ２３０ａにＰＡＤ２２０ａを接続するためのボンディングワイヤ２４０ａのようにＣｈｉｐ  Ｂ３４をまたがることなく、ボンディングワイヤ２４０ｃ，２４０ｄを配線することができる。
【００９５】
次に動作について説明する。
Ｃｈｉｐ  Ａ２４のＰＡＤ２２０ｂは、ボンディングワイヤ２４０ｂによってＣｈｉｐ  Ｂ３４のＰＡＤ２２１ｂと接続されているので、ＰＡＤ２２０ｂとＰＡＤ２２１ｂとの間では、信号の伝達または電力の供給が行われる。Ｃｈｉｐ  Ａ２４のＰＡＤ２２０ｃはボンディングワイヤ２４０ｃによってＬＥＡＤ２３０ｃに接続されているので、ＰＡＤ２２０ｃとＬＥＡＤ２３０ｃとの間で信号の伝達（ＬＥＡＤ２３０ｃが信号用ＬＥＡＤの場合）または電力の供給（ＬＥＡＤ２３０ｃが電源ＬＥＡＤの場合）が行われる。Ｃｈｉｐ  Ａ２４のＰＡＤ２２０ｄはボンディングワイヤ２４０ｄによってＬＥＡＤ２３０ｄに接続されているので、ＰＡＤ２２０ｄとＬＥＡＤ２３０ｄとの間で信号の伝達（ＬＥＡＤ２３０ｄが信号用ＬＥＡＤの場合）または電力の供給（ＬＥＡＤ２３０ｄが電源ＬＥＡＤの場合）が行われる。Ｃｈｉｐ  Ｂ３４のＰＡＤ２２２ｂはボンディングワイヤ２４１ｂによってＬＥＡＤ２３０ｂに接続されているので、ＰＡＤ２２２ｂとＬＥＡＤ２３０ｂとの間で信号の伝達（ＬＥＡＤ２３０ｂが信号用ＬＥＡＤの場合）または電力の供給（ＬＥＡＤ２３０ｂが電源ＬＥＡＤの場合）が行われる。
【００９６】
以上のように、この実施の形態５の半導体集積回路装置５は、各々が複数のＰＡＤ（ＰＡＤ２２０ａ〜２２０ｄ，２２１ｂ，２２２ｂ）を備えた２つの半導体集積回路チップ（Ｃｈｉｐ  Ａ２４、Ｃｈｉｐ  Ｂ３４）と、半導体集積回路チップの配列の周囲に配置された複数のＬＥＡＤ（ＬＥＡＤ２３０ａ〜２３０ｄ）と、複数のボンディングワイヤ（ボンディングワイヤ２４０ｂ〜２４０ｄ，２４１ｂ）とを有し、複数のボンディングワイヤ（ボンディングワイヤ２４０ｂ〜２４０ｄ，２４１ｂ）は、一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３４）をまたがることがないように接続されて、もう一方の集積回路半導体チップ（Ｃｈｉｐ  Ａ２４）のＰＡＤ（２２０ｂ〜２２０ｄ）とＬＥＡＤ（ＬＥＡＤ２３０ｂ〜２３０ｄ）間の配線を可能にする。
【００９７】
更に、この実施の形態５の半導体集積回路装置５は、一方の半導体集積回路チップ（Ｃｈｉｐ  Ｂ３４）の下を延在して、もう一方の半導体集積回路チップ（Ｃｈｉｐ  Ａ２４）に隣接した位置に達するＬＥＡＤが含まれている。
【００９８】
以上のように、この実施の形態５によれば、Ｃｈｉｐ  Ｂ３４の下を延在してＣｈｉｐ  Ａ２４に隣接した位置に達するＬＥＡＤを設けたので、Ｃｈｉｐ  Ａ２４とＬＥＡＤ間のワイヤリング（配線）を最短で行える効果が得られる。
【００９９】
実施の形態６．
図１０は、この発明の実施の形態６による半導体集積回路装置の平面図である。図１０において、６は半導体集積回路装置であり、２５０は半導体集積回路チップ（Ｃｈｉｐ）である。２６０ａ〜２６０ｄはＣｈｉｐ２５０のパッド（ＰＡＤ）であり、２７０ａ〜２７０ｄはＣｈｉｐ２５０の周囲に配置されたリード（ＬＥＡＤ）である。２８０ａ，２８０ｂはボンディングワイヤである。２９０は内部に直流電源（図示していない）を備えた電流計である。３００ａ，３００ｂ，３００ｃはＣｈｉｐ２５０のチップ内配線である。
【０１００】
次に接続について説明する。
Ｃｈｉｐ２５０のＰＡＤ２６０ａおよびＰＡＤ２６０ｂは、各々、ボンディングワイヤ２８０ａおよびボンディングワイヤ２８０ｂによってＬＥＡＤ２７０ｂに接続されている。ＰＡＤ２６０ａは、チップ内配線３００ｂによってＰＡＤ２６０ｄに接続されている。ＰＡＤ２６０ｂは、チップ内配線３００ｃによってＰＡＤ２６０ｃに接続されている。ＰＡＤ２６０ａおよびＰＡＤ２６０ｂはチップ内配線３００ａによって互いに接続されている。ＰＡＤ２６０ｃとＰＡＤ２６０ｄの間には、電流計２９０が接続されている。
【０１０１】
図１０の半導体集積回路装置では、ＰＡＤ２６０ａおよびＰＡＤ２６０ｂはチップ内配線３００ａによって互いに接続されているが、ＰＡＤ２６０ａおよびＰＡＤ２６０ｂはチップ内配線３００ａによって接続されていなくてもよい。また、電流計２９０は、チップ内配線３００ｂによってＰＡＤ２６０ａに接続されたＰＡＤ２６０ｄと、チップ内配線３００ｃによってＰＡＤ２６０ｂに接続されたＰＡＤ２６０ｃとの間に接続されているが、ＰＡＤ２６０ａとＰＡＤ２６０ｂとの間に直接接続されていてもよい。
【０１０２】
次に動作について説明する。
Ｃｈｉｐ２５０のＰＡＤ２６０ａおよびＰＡＤ２６０ｂは、各々、ボンディングワイヤ２８０ａおよびボンディングワイヤ２８０ｂによってＬＥＡＤ２７０ｂに接続されているので、ＰＡＤ２６０ａとＬＥＡＤ２７０ｂの間およびＰＡＤ２６０ｂとＬＥＡＤ２７０ｂの間では、信号の伝達（ＬＥＡＤ２７０ｂが信号用ＬＥＡＤの場合）または電力の供給（ＬＥＡＤ２７０ｂが電源ＬＥＡＤの場合）が行われる。
【０１０３】
この実施の形態６で行われる電流計２９０による接続テストは以下のような原理に基づく。
まず、ＰＡＤ２６０ａおよびＰＡＤ２６０ｂの両方がＬＥＡＤ２７０ｂに接続されている場合、電流計２９０によって測定される電流が流れる経路は、ＰＡＤ２６０ｄ−チップ内配線３００ｂ−チップ内配線３００ａ（およびＰＡＤ２６０ａとＰＡＤ２６０ｂの間の図示されていないその他のチップ内配線）−チップ内配線３００ｃ−ＰＡＤ２６０ｃという第１の経路と、ＰＡＤ２６０ｄ−チップ内配線３００ｂ−ＰＡＤ２６０ａ−ホンディングワイヤ２８０ａ−ＬＥＡＤ２７０ｂ−ボンディングワイヤ２８０ｂ−ＰＡＤ２６０ｂ−チップ内配線３００ｃ−ＰＡＤ２６０ｃという第２の経路の２つの経路である。
【０１０４】
次に、ＰＡＤ２６０ａおよびＰＡＤ２６０ｂの何れかまたは両方がＬＥＡＤ２７０ｂに接続されていない場合、電流計２９０によって測定される電流が流れる経路は、上述された第１の経路のみとなる。したがって、第１の経路および第２の経路の両方を電流が流れる場合（すなわち、ＰＡＤ２６０ａおよびＰＡＤ２６０ｂの両方がＬＥＡＤ２７０ｂに接続されている場合）に比べて、電流が流れる経路の抵抗値が高くなり、電流値は少なくなる。
【０１０５】
したがって、ＰＡＤ２６０ａおよびＰＡＤ２６０ｂの両方がＬＥＡＤ２７０ｂに接続されている場合の電流値を正常な値として、この正常な値よりも相対的に電流値が低い場合をＰＡＤ２６０ａおよびＰＡＤ２６０ｂとＬＥＡＤ２７０ｂ間の接続が切断されていると判定することにより、接続テストが行われる。
【０１０６】
以上のように、この実施の形態６の半導体集積回路装置６は、複数のＰＡＤ（ＰＡＤ２６０ａ〜２６０ｄ）を備えた半導体集積回路チップ（Ｃｈｉｐ２５０）と、半導体集積回路チップ（Ｃｈｉｐ２５０）の周囲に配置された複数のＬＥＡＤ（ＬＥＡＤ２７０ａ〜２７０ｄ）と、複数のＬＥＡＤ（ＬＥＡＤ２７０ａ〜２７０ｄ）のうちのひとつのＬＥＡＤ（ＬＥＡＤ２７０ｂ）を、複数のＰＡＤ（ＰＡＤ２６０ａ〜２６０ｄ）のうちの２つのＰＡＤ（ＰＡＤ２６０ａ，２６０ｂ）に接続する２つのボンディングワイヤ（２８０ａ，２８０ｂ）とを有する。
【０１０７】
更に、この実施の形態６の半導体集積回路装置６は、半導体集積回路チップ（Ｃｈｉｐ２５０）が、２つのボンディングワイヤ（２８０ａ，２８０ｂ）によってひとつのＬＥＡＤ（ＬＥＡＤ２７０ｂ）に接続された２つのＰＡＤ（ＰＡＤ２６０ａ，２６０ｂ）間の電流を測定して２つのボンディングワイヤの接続テストを行うためのＰＡＤ（ＰＡＤ２６０ｃ，２６０ｄ）を含む。
【０１０８】
以上のように、この実施の形態６によれば、ひとつのＬＥＡＤ（ＬＥＡＤ２７０ｂ）から２つのＰＡＤ（ＰＡＤ２６０ａ，２６０ｂ）にワイヤリング（配線）したので、使用するＬＥＡＤの数を削減できる効果が得られる。また、ひとつのＬＥＡＤ（ＬＥＡＤ２７０ｂ）に接続された２つのＰＡＤ（ＰＡＤ２６０ａ，２６０ｂ）間の電流を測定して２つのボンディングワイヤの接続テストを行うためのＰＡＤ（ＰＡＤ２６０ｃ，２６０ｄ）を含むようにしたので、両方のＰＡＤがボンディングワイヤによってＬＥＡＤに接続されているか否かの接続テストを行うことができる効果が得られる。
【０１０９】
実施の形態７．
図１１は、この発明の実施の形態７による半導体集積回路装置の平面図である。図１１において、７は半導体集積回路装置であり、２５１は半導体集積回路チップ（Ｃｈｉｐ）である。２６１ａ〜２６１ｅはＣｈｉｐ２５１のパッド（ＰＡＤ）であり、２７１ａ〜２７１ｄはＣｈｉｐ２５１の周囲に配置されたリード（ＬＥＡＤ）である。２８１ａ，２８１ｂはボンディングワイヤである。２９１は内部に直流電源（図示していない）を備えた電流計である。３０１ａ〜３０１ｄはＣｈｉｐ２５１のチップ内配線である。
【０１１０】
次に接続について説明する。
Ｃｈｉｐ２５１のＰＡＤ２６１ｃはボンディングワイヤ２８１ｂによってＬＥＡＤ２７１ｂに接続されている。ＰＡＤ２６１ａおよびＰＡＤ２６１ｂは、各々、チップ内配線３０１ａおよびチップ内配線３０１ｂに接続されていて、ＰＡＤ２６１ｂはチップ内配線３０１ｂによってＰＡＤ２６１ｃに接続されている。ＰＡＤ２６１ａおよびＰＡＤ２６１ｂは、ボディングワイヤ２８１ａによって互いに接続されている。ＰＡＤ２６１ｄおよびＰＡＤ２６１ｅは、各々、チップ内配線３０１ｄおよびチップ内配線３０１ｃによって、ＰＡＤ２６１ｂおよびＰＡＤ２６１ａに接続されている。ＰＡＤ２６１ｄとＰＡＤ２６１ｅの間には、電流計２９１が接続されている。
【０１１１】
図１１の半導体集積回路装置では、電流計２９１は、チップ内配線３０１ｄによってＰＡＤ２６１ｂに接続されたＰＡＤ２６１ｄと、チップ内配線３０１ｃによってＰＡＤ２６１ａに接続されたＰＡＤ２６１ｅとの間に接続されているが、ＰＡＤ２６１ｂとＰＡＤ２６１ａとの間に直接接続されていてもよい。
【０１１２】
次に動作について説明する。
Ｃｈｉｐ２５１のＰＡＤ２６１ｃはボンディングワイヤ２８１ｂによってＬＥＡＤ２７１ｂに接続され、ＰＡＤ２６１ｂはチップ内配線３０１ｂによってＰＡＤ２６１ｃに接続され、ＰＡＤ２６１ａはボンディングワイヤ２８１ａによってＰＡＤ２６１ｂに接続されている。したがって、ＰＡＤ２６１ａおよびＰＡＤ２６１ｂとＬＥＡＤ２７１ｂとの間では、信号の伝達（ＬＥＡＤ２７１ｂが信号用ＬＥＡＤの場合）または電力の供給（ＬＥＡＤ２７１ｂが電源ＬＥＡＤの場合）が行われる。図１１では、チップ内配線３０１ａおよびチップ内配線３０１ｂが電源用のチップ内配線として、ＬＥＡＤ２７１ｂが電源ＬＥＡＤとして、各々、示されている。
【０１１３】
この実施の形態７で行われる電流計２９１による接続テストは以下のような原理に基づく。
まず、ＰＡＤ２６１ａとＰＡＤ２６１ｂがボンディングワイヤ２８１ａによって接続されている場合、電流計２９１によって測定される電流が流れる経路は、ＰＡＤ２６１ｅ−チップ内配線３０１ｃ−ＰＡＤ２６１ａ−ボンディングワイヤ２８１ａ−ＰＡＤ２６１ｂ−チップ内配線３０１ｄ−ＰＡＤ２６１ｄという第１の経路と、ＰＡＤ２６１ｅ−チップ内配線３０１ｃ−ＰＡＤ２６１ａ−ＰＡＤ２６１ａとＰＡＤ２６１ｂの間の図示されていないその他のチップ内配線−ＰＡＤ２６１ｂ−チップ内配線３０１ｄ−ＰＡＤ２６１ｄという第２の経路という２つの経路である。
【０１１４】
次に、ＰＡＤ２６１ａおよびＰＡＤ２６１ｂがボンディングワイヤ２８１ａによって互いに接続されていない場合、電流計２９１によって測定される電流が流れる経路は、上述された第２の経路のみとなる。したがって、第１の経路および第２の経路の両方を電流が流れる場合（すなわち、ＰＡＤ２６１ａおよびＰＡＤ２６１ｂがボンディングワイヤ２８１ａによって互いに接続されている場合）に比べて、電流が流れる経路の抵抗値が高くなり、電流値は少なくなる。
【０１１５】
したがって、ＰＡＤ２６１ａおよびＰＡＤ２６１ｂがボンディングワイヤ２８１ａによって互いに接続されている場合の電流値を正常な値として、この正常な値よりも相対的に電流値が低い場合をＰＡＤ２６１ａおよびＰＡＤ２６１ｂ間の接続が切断されていると判定することにより、接続テストが行われる。
【０１１６】
以上のように、この実施の形態７の半導体集積回路装置７は、複数のＰＡＤ（ＰＡＤ２６１ａ〜２６１ｅ）を備えた半導体集積回路チップ（Ｃｈｉｐ２５１）と、半導体集積回路チップ（Ｃｈｉｐ２５１）の周囲に配置された複数のＬＥＡＤ（ＬＥＡＤ２７１ａ〜２７１ｄ）と、半導体集積回路チップ（Ｃｈｉｐ２５１）内の電源（チップ内配線３０１ａ，３０１ｂ）間を接続するボンディングワイヤ（ボンディングワイヤ２８１ａ）とを有する。
【０１１７】
更に、この実施の形態７の半導体集積回路装置７は、半導体集積回路チップ（Ｃｈｉｐ２５１）が、半導体集積回路チップ（Ｃｈｉｐ２５１）内の電源（チップ内配線３０１ａ，３０１ｄ）間の電流を測定して電源間を接続するボンディングワイヤ（ボンディングワイヤ２８１ａ）の接続テストを行うためのＰＡＤ（ＰＡＤ２６１ｄ，２６１ｅ）を含む。
【０１１８】
以上のように、この実施の形態７によれば、半導体集積回路チップ（Ｃｈｉｐ２５１）内の電源（チップ内配線３０１ａ，３０１ｂ）間をボンディングワイヤ（ボンディングワイヤ２８１ａ）で接続したので、電源間の電源強化が可能であり、電源配線領域の面積を削減して半導体集積回路チップの面積を削減することが可能であるという効果が得られる。また、半導体集積回路チップ（Ｃｈｉｐ２５１）内の電源（チップ内配線３０１ａ，３０１ｄ）間の電流を測定して電源間を接続するボンディングワイヤ（ボンディングワイヤ２８１ａ）の接続テストを行うためのＰＡＤ（ＰＡＤ２６１ｄ，２６１ｅ）を含むようにしたので、電源間がボンディングワイヤによって接続されているか否かの接続テストを行うことができる効果が得られる。
【０１１９】
実施の形態８．
図１２は、この発明の実施の形態８による半導体集積回路装置の平面図である。図１２において、８は半導体集積回路装置であり、１５はボンディングパッド（ボンディングＰＡＤ）である。２５２はボンティグＰＡＤ１５の上に配置された半導体集積回路チップ（Ｃｈｉｐ）である。３１０ａ〜３１０ｄ，３１０ｊ〜３１０ｌ，３１０ｒ，３１０ｕ〜３１０ｗは、Ｃｈｉｐ２５２のパッド（ＰＡＤ）である。３２０ｋ，３２０ｌ，３２０ｒは、ボンディングＰＡＤ１５の上に配置されたＣｈｉｐ２５２の配列の周囲に配置されたリード（ＬＥＡＤ）である。３３０ａ，３３０ｂは、電源リード（ＶＤＤ）であり、３３０ａ１はＶＤＤ３３０ａの外向きに延在する部分であり、３３０ａ２，３３０ａ３は、ＶＤＤ３３０ａのＣｈｉｐ２５２の配列の周囲に沿って延在する部分であり、３３０ｂ１はＶＤＤ３３０ｂの外向きに延在する部分であり、３３０ｂ２，３３０ｂ３は、ＶＤＤ３３０ｂのＣｈｉｐ２５２の配列の周囲に沿って延在する部分である。３４０ａ，３４０ｂは、グランドリード（ＧＮＤ）であり、３４０ａ１はＧＮＤ３４０ａの外向きに延在する部分であり、３４０ａ２，３４０ａ３は、ＧＮＤ３４０ａのＣｈｉｐ２５２の配列の周囲に沿って延在する部分であり、３４０ｂ１はＧＮＤ３４０ｂの外向きに延在する部分であり、３４０ｂ２，３４０ｂ３は、ＧＮＤ３４０ｂのＣｈｉｐ２５２の配列の周囲に沿って延在する部分である。３５０ａ〜３５０ｄ，３５０ｊ〜３５０ｌ，３５０ｒ，３５０ｕ〜３５０ｗ，３５１ａ，３５１ｂはボンディングワイヤである。３６０ａ，３６０ｂは、ボンディングＰＡＤ１５を固定するためのボンディングＰＡＤ固定用リード（ＬＥＡＤ）である。
【０１２０】
次に接続について説明する。
Ｃｈｉｐ２５２のＰＡＤ３１０ａ，３１０ｃ，３１０ｕ，３１０ｗは、各々、ボンディングワイヤ３５０ａ，３５０ｃ，３５０ｕ，３５０ｗによって、ＶＤＤ３３０ｂに接続されている。ＰＡＤ３１０ｂ，３１０ｄ，３１０ｖは、各々、ボンディングワイヤ３５０ｂ，３５０ｄ，３５０ｖによって、ＧＮＤ３４０ｂに接続されている。ＰＡＤ３１０ｊは、ボンディングワイヤ３５０ｊによってＧＮＤ３４０ａに接続されている。ＰＡＤ３１０ｋ，３１０ｌ，３１０ｒは、各々、ボンディングワイヤ３５０ｋ，３５０ｌ，３５０ｒによって、ＬＥＡＤ３２０ｋ，３２０ｌ，３２０ｒに接続されている。ＶＤＤ３３０ａおよびＶＤＤ３３０ｂはボンディングワイヤ３５１ａによって互いに接続されている。ＧＮＤ３４０ａおよびＧＮＤ３４０ｂはボンディングワイヤ３５１ｂによって互いに接続されている。
【０１２１】
図１２の半導体集積回路装置では、ＶＤＤ３３０ａおよびＶＤＤ３３０ｂの両方が、Ｃｈｉｐ２５２の周囲に沿って延在する部分と、ボンディングＰＡＤ固定用ＬＥＡＤ３６０ｂに沿って延在する部分とを有するが、ＶＤＤ３３０ａおよびＶＤＤ３３０ｂのいずれか一方は、Ｃｈｉｐ２５２の周囲に沿って延在する部分のみを有するものでもよい。同様に、ＧＮＤ３４０ａおよびＧＮＤ３４０ｂの両方が、Ｃｈｉｐ２５２の周囲に沿って延在する部分と、ボンディングＰＡＤ固定用ＬＥＡＤ３６０ａに沿って延在する部分とを有するが、ＧＮＤ３４０ａおよびＧＮＤ３４０ｂのいずれか一方は、Ｃｈｉｐ２５２の周囲に沿って延在する部分のみを有するものでもよい。
【０１２２】
次に動作について説明する。
ＰＡＤ３１０ｋ，３１０ｌ，３１０ｒは、各々、信号用のＬＥＡＤ３２０ｋ，３２０ｌ，３２０ｒに接続されているので、これらのＰＡＤとＬＥＡＤとの間では信号の伝達が行われる。ＰＡＤ３１０ａ，３１０ｃ，３１０ｕ，３１０ｗは、ＶＤＤ３３０ｂに接続されているので、これらのＰＡＤには電源電圧が供給される。ＰＡＤ３１０ｂ，３１０ｄ，３１０ｖはＧＮＤ３４０ｂに、ＰＡＤ３１０ｊはＧＮＤ３４０ａに接続されているので、これらのＰＡＤにはグランド電位が供給される。
【０１２３】
以上のように、この実施の形態８の半導体集積回路装置８は、複数のＰＡＤ（ＰＡＤ３１０ａ〜３１０ｄ，３１０ｊ〜３１０ｌ，３１０ｒ，３１０ｕ〜３１０ｗ）を備えた半導体集積回路チップ（Ｃｈｉｐ２５２）と、半導体集積回路チップ（Ｃｈｉｐ２５２）の配列の周囲に配置されたひとつまたは複数のＬＥＡＤ（ＬＥＡＤ３２０ｋ，３２０ｌ，３２０ｒ、ＶＤＤ３３０ａ，３３０ｂ、ＧＮＤ３４０ａ，３４０ｂ）と、複数のボンディングワイヤ（ボンディングワイヤ３５０ａ〜３５０ｄ，３５０ｊ〜３５０ｌ，３５０ｒ，３５０ｕ〜３５０ｗ）とを有し、複数のＬＥＡＤのうちの少なくともひとつのＬＥＡＤ（ＶＤＤ３３０ｂ、ＧＮＤ３４０ｂ）が、複数のボンディングワイヤのうちの対応するボンディングワイヤ（ボンディングワイヤ３１０ａ，３１０ｃ，３１０ｕ，３１０ｗ）によって、複数のＰＡＤのうちの２つ以上のＰＡＤ（ＰＡＤ３１０ａ，３１０ｃ，３１０ｕ，３１０ｗ）に接続されている。
【０１２４】
更に、この実施の形態８の半導体集積回路装置８は、２つ以上のＰＡＤに接続されたＬＥＡＤ（ＶＤＤ３３０ｂ、ＧＮＤ３４０ｂ）が、半導体集積回路チップ（Ｃｈｉｐ２５２）の配列の周囲に沿って延在する部分（３３０ｂ２，３３０ｂ３，３４０ｂ２，３４０ｂ３）を含む。
【０１２５】
以上のように、この実施の形態８によれば、複数のＬＥＡＤのうちの少なくともひとつのＬＥＡＤ（ＶＤＤ３３０ｂ、ＧＮＤ３４０ｂ）が、複数のボンディングワイヤのうちの対応するボンディングワイヤ（ボンディングワイヤ３１０ａ，３１０ｃ，３１０ｕ，３１０ｗ）によって、複数のＰＡＤのうちの２つ以上のＰＡＤ（ＰＡＤ３１０ａ，３１０ｃ，３１０ｕ，３１０ｗ）に接続されるようにしたので、半導体集積回路チップ内の複数のＰＡＤに電源を供給することが可能であるという効果が得られる。
【０１２６】
また、２つ以上のＰＡＤに接続されたＬＥＡＤ（ＶＤＤ３３０ｂ、ＧＮＤ３４０ｂ）が、半導体集積回路チップ（Ｃｈｉｐ２５２）の配列の周囲に沿って延在する部分（３３０ｂ２，３３０ｂ３，３４０ｂ２，３４０ｂ３）を含むようにしたので、半導体集積回路チップ周辺のどの方向からでも、複数のＰＡＤに電源およびグランドを容易に接続できるという効果が得られる。
【０１２７】
実施の形態９．
図１３は、この発明の実施の形態９による半導体集積回路装置の平面図である。図１３において、９は半導体集積回路装置であり、１６はボンディングパッド（ボンディングＰＡＤ）である。２５３はボンディングＰＡＤ１６の上に配置された半導体集積回路チップＡ（Ｃｈｉｐ  Ａ）であり、２５４はボンディングＰＡＤ１６の上に配置された半導体集積回路チップＢ（Ｃｈｉｐ  Ｂ）である。３１１ａ〜３１１ｈ，３１１ｊ，３１１ｍ，３１１ｎ，３１１ｐは、Ｃｈｉｐ  Ａ２５３のパッド（ＰＡＤ）であり、３１２ｈ，３１２ｉはＣｈｉｐ  Ｂ２５４のパッド（ＰＡＤ）である。３２１ａ〜３２１ｉは、ボンディングＰＡＤ１６の上に配置されたＣｈｉｐ  Ａ２５３およびＣｈｉｐ  Ｂ２５４の配列の周囲に配置されたリード（ＬＥＡＤ）である。３３１ａ，３３１ｂ，３３１ｃは、電源ＬＥＡＤである。３５２ａ〜３５２ｈ，３５２ｊ，３５２ｍ，３５２ｎ，３５２ｐ，３５３ｈ，３５３ｉ，３５４ａ，３５４ｂは、ボンディングワイヤである。３６１ａ，３６１ｂは、ボンディングＰＡＤ１６を固定するためのボンディングＰＡＤ固定用リード（ＬＥＡＤ）である。
【０１２８】
次に接続について説明する。
Ｃｈｉｐ  Ａ２５３のＰＡＤ３１１ａ，３１１ｂ，３１１ｄ，３１１ｅ，３１１ｇ，３１１ｊ，３１１ｍは、各々、ボンディングワイヤ３５２ａ，３５２ｂ，３５２ｄ，３５２ｅ，３５２ｇ，３５２ｊ，３５２ｍよって、ＬＥＡＤ３２１ａ，３２１ｂ，３２１ｄ，３２１ｅ，３２１ｇ，３２１ｆ，３２１ｃに接続されている。Ｃｈｉｐ  Ｂ２５４のＰＡＤ３１２ｈ，３１２ｉは、各々、ボンディングワイヤ３５３ｈ，３５３ｉによって、ＬＥＡＤ３２１ｈ，３２１ｉに接続されている。Ｃｈｉｐ  Ａ２５３のＰＡＤ３１１ｃ，３１１ｆ，３１１ｎは、各々、ボンディングワイヤ３５２ｃ，３５２ｆ，３５２ｎによって、電源ＬＥＡＤ３３１ｃに接続されている。Ｃｈｉｐ  Ａ２５３のＰＡＤ３１１ｈ，３１１ｐは、各々、ボンディングワイヤ３５２ｈ，３５２ｐによって、電源ＬＥＡＤ３３１ａ，３３１ｂに接続されている。
【０１２９】
図１３の半導体集積回路装置では、電源ＬＥＡＤ３３１ｃはＣｈｉｐ  Ａ２５３の周囲に沿って延在する部分のみを有するが、電源ＬＥＡＤ３３１ｃの両端部から半導体集積回路装置の外側に向けてその他のＬＥＡＤに沿って延在する２つの部分を更に有するものでもよい。また、Ｃｈｉｐ  Ａ２５３の周囲に沿って延在する部分を含むもうひとつのＬＥＡＤを更に設けて、電源ＬＥＡＤ３３１ｃを電源電圧用のＬＥＡＤ（ＶＤＤ）として使用し、もうひとつのＬＥＡＤをグランド用のＬＥＡＤ（ＧＮＤ）として使用するようにしてもよい。
【０１３０】
次に動作について説明する。
Ｃｈｉｐ  Ａ２５３のＰＡＤ３１１ａ，３１１ｂ，３１１ｄ，３１１ｅ，３１１ｇ，３１１ｊ，３１１ｍ、およびＣｈｉｐ  Ｂ２５４のＰＡＤ３１２ｈ，３１２ｉは、各々、信号用のＬＥＡＤ３２１ａ，３２１ｂ，３２１ｄ，３２１ｅ，３２１ｇ，３２１ｆ，３２１ｃ，３２１ｈ，３２１ｉに接続されているので、これらのＰＡＤとＬＥＡＤとの間では信号の伝達が行われる。ＰＡＤ３１１ｃ，３１１ｆ，３１１ｎは、電源ＬＥＡＤ３３１ｃに接続されていて、電源ＬＥＡＤ３３１ｃは外部の電源に接続された電源ＬＥＡＤ３３１ａ，３３１ｂに接続されているので、これらのＰＡＤには電源電圧が供給される。ＰＡＤ３１１ｈ，３１１ｐは、各々、外部の電源に接続された電源ＬＥＡＤ３３１ａ，３３１ｂに接続されているので、これらのＰＡＤには電源電圧が供給される。
【０１３１】
以上のように、この実施の形態９の半導体集積回路装置９は、複数のＰＡＤ（ＰＡＤ３１１ａ〜３１１ｈ，３１１ｊ，３１１ｍ，３１１ｎ，３１１ｐ，３１２ｈ，３１２ｉ）を備えた半導体集積回路チップ（Ｃｈｉｐ  Ａ２５３、ＣｈｉｐＢ２５４）と、半導体集積回路チップ（Ｃｈｉｐ  Ａ２５３、Ｃｈｉｐ  Ｂ２５４）の配列の周囲に配置されたひとつまたは複数のＬＥＡＤ（ＬＥＡＤ３２１ａ〜３２１ｉ，３３１ａ〜３３１ｃ）と、複数のボンディングワイヤ（３５２ａ〜３５２ｈ，３５２ｊ，３５２ｍ，３５２ｎ，３５２ｐ，３５３ｈ，３５３ｉ，３５４ａ，３５４ｂ）とを有し、複数のＬＥＡＤのうちの少なくともひとつのＬＥＡＤ（ＬＥＡＤ３３１ｃ）が、複数のボンディングワイヤのうちの対応するボンディングワイヤ（３５２ｃ，３５２ｆ，３５２ｎ）によって、複数のＰＡＤのうちの２つ以上のＰＡＤ（ＰＡＤ３１１ｃ，３１１ｆ，３１１ｎ）に接続されている。
【０１３２】
更に、この実施の形態９の半導体集積回路装置９は、２つ以上のＰＡＤに接続されたＬＥＡＤ（ＬＥＡＤ３３１ｃ）が、半導体集積回路チップの配列の周囲に沿って延在する部分を含み、２つ以上のＰＡＤに接続されたＬＥＡＤとは別のＬＥＡＤ（ＬＥＡＤ３３１ａ，３３１ｂ）に、ボンディングワイヤ（３５４ａ，３５４ｂ）によって接続されている。
【０１３３】
以上のように、この実施の形態９によれば、複数のＬＥＡＤのうちの少なくともひとつのＬＥＡＤ（ＬＥＡＤ３３１ｃ）が、複数のボンディングワイヤのうちの対応するボンディングワイヤ（３５２ｃ，３５２ｆ，３５２ｎ）によって、複数のＰＡＤのうちの２つ以上のＰＡＤ（ＰＡＤ３１１ｃ，３１１ｆ，３１１ｎ）に接続されるようにしたので、半導体集積回路チップ内の複数のＰＡＤに電源を供給することが可能であるという効果が得られる。
【０１３４】
また、２つ以上のＰＡＤに接続されたＬＥＡＤ（ＬＥＡＤ３３１ｃ）が、半導体集積回路チップの配列の周囲に沿って延在する部分を含み、２つ以上のＰＡＤに接続されたＬＥＡＤとは別のＬＥＡＤ（ＬＥＡＤ３３１ａ，３３１ｂ）に、ボンディングワイヤ（３５４ａ，３５４ｂ）によって接続されるようにしたので、外部の電源に直接接続されないＬＥＡＤから複数のＰＡＤに電源を供給して、従来電源用のＬＥＡＤとして使用されていたＬＥＡＤを信号用のＬＥＡＤとして使用することができるという効果が得られる。
【０１３５】
実施の形態１０．
図１４は、この発明の実施の形態１０による半導体集積回路装置の平面図である。図１５は、この実施の形態１０による半導体集積回路装置の模式図である。図１４において、５０１は半導体集積回路装置であり、２５５は半導体集積回路チップ（Ｃｈｉｐ）である。３３２は、Ｃｈｉｐ２５５の配列の周囲に配置された電源リード（ＬＥＡＤ）であり、３３２ａは、電源ＬＥＡＤ３３２の外向きに延在する部分であり、３３２ｂ，３３２ｃは、電源ＬＥＡＤ３３２のＣｈｉｐ２５５の配列の周囲に沿って延在する部分である。３７０ｊ，３７０ｋ，３７０ｐ，３７０ｕ〜３７０ｘは、Ｃｈｉｐ２５５のパッド（ＰＡＤ）である。３５５ｕ〜３５５ｘはボンディングワイヤである。３０２ｊ，３０２ｋ，３０２ｐ，３０２ｕ〜３０２ｘは、Ｃｈｉｐ  ２５５のチップ内配線である。２９２は内部に直流電源（図示されていない）を備えた電流計である。４００はセレクタであり、４１０はレジスタである。図１５において、４２０ａは、ＰＡＤ３７０ｕとＰＡＤ３７０ｖの間の抵抗値を表す抵抗であり、４２０ｂは、ＰＡＤ３７０ｖとＰＡＤ３７０ｗの間の抵抗値を表す抵抗であり、４２０ｃは、ＰＡＤ３７０ｗとＰＡＤ３７０ｕの間の抵抗値を表す抵抗である。
【０１３６】
次に接続について説明する。
ＰＡＤ３７０ｕ，３７０ｖ，３７０ｗ，３７０ｘは、各々、ボンディングワイヤ３５５ｕ，３５５ｖ，３５５ｗ，３５５ｘによって、電源ＬＥＡＤ３３２に接続されている。ＰＡＤ３７０ｕ，３７０ｖ，３７０ｗ，３７０ｘは、各々、チップ内配線３０２ｕ，３０２ｖ，３０２ｗ，３０２ｘによって、セレクタ４００に接続されている。ＰＡＤ３７０ｊ，３７０ｋは電流計２９２に接続されている。ＰＡＤ３７０ｊ，３７０ｋは、各々、チップ内配線３０２ｊ，３０２ｋによってセレクタ４００に接続されている。ＰＡＤ３７０ｐはチップ内配線３０２ｐによってレジスタ４１０に接続されている。
【０１３７】
図１４の半導体集積回路装置では、電源ＬＥＡＤ３３２に加えてもうひとつのＬＥＡＤを設けて、電源ＬＥＡＤ３３２を電源電圧用のＬＥＡＤ（ＶＤＤ）として使用し、もうひとつのＬＥＡＤをグランド用のＬＥＡＤ（ＧＮＤ）として使用するようにしてもよい。
【０１３８】
次に動作について説明する。
Ｃｈｉｐ２５５のＰＡＤ３７０ｕ〜３７０ｘは電源ＬＥＡＤ３２２に接続されているので、これらのＰＡＤには電源電圧が供給される。ＰＡＤ３７０ｐはレジスタ４１０に接続されているので、ＰＡＤ３７０ｐから入力された選択データがレジスタ４１０に入力されて記憶される。電流計２９２が接続されたＰＡＤ３７０ｊおよび３７０ｋは、各々、チップ内配線３０２ｊおよびチップ内配線３０２ｋによってセレクタ４００に接続されているので、レジスタ４１０に記憶された選択データに基づいてセレクタ４００が選択したＰＡＤ３７０ｕ〜３７０ｘのうちの２つのＰＡＤの間を流れる電流が、電流計２９２によって測定される。
【０１３９】
この実施の形態１０での接続テストは以下のようにして行われる。
図１５に示すように、ＰＡＤ３７０ｕ，３７０ｖ，３７０ｗの３つのＰＡＤの間の接続テストを行う場合について説明する。セレクタ４００は、レジスタ４１０に記憶された選択データに基づいて、例えばＰＡＤ３７０ｕとＰＡＤ３７０ｖを選択して、ＰＡＤ３７０ｕが接続されたチップ内配線３０２ｕをチップ内配線３０２ｋに接続し、ＰＡＤ３７０ｖが接続されたチップ内配線３０２ｖをチップ内配線３０２ｊに接続する。これにより、電流計２９２は、ＰＡＤ３７０ｕおよびＰＡＤ３７０ｖに接続されて、ＰＡＤ３７０ｕおよびＰＡＤ３７０ｖ間の抵抗値（抵抗４２０ａが表す値）に応じた電流値が測定される。したがって、ＰＡＤ３７０ｕおよびＰＡＤ３７０ｖが、各々、ボンディングワイヤ３５５ｕおよびボンディングワイヤ３５５ｖによって電源ＬＥＡＤ３３２に接続されている場合の電流値を正常な値として、この正常な値よりも相対的に電流値が低い場合をＰＡＤ３７０ｕおよびＰＡＤ３７０ｖ間の接続が切断されていると判定することにより、接続テストが行われる。セレクタ４００によってその他のＰＡＤの組み合わせが選択された場合も同様に接続テストが行われる。
【０１４０】
以上のように、この実施の形態１０の半導体集積回路装置５０１は、複数のＰＡＤ（ＰＡＤ３７０ｊ，３７０ｋ，３７０ｐ，３７０ｕ〜３７０ｘ）を備えた半導体集積回路チップ（Ｃｈｉｐ２５５）と、半導体集積回路チップ（Ｃｈｉｐ２５５）の配列の周囲に配置されたひとつまたは複数のＬＥＡＤ（電源ＬＥＡＤ３３２）と、複数のボンディングワイヤ（ボンディングワイヤ３５５ｕ〜３５５ｘ）とを有し、複数のＬＥＡＤのうちの少なくともひとつのＬＥＡＤ（電源ＬＥＡＤ３３２）が、複数のボンディングワイヤのうちの対応するボンディングワイヤ（ボンディングワイヤ３５５ｕ〜３５５ｘ）によって、複数のＰＡＤのうちの２つ以上のＰＡＤ（ＰＡＤ３７０ｕ，３７０ｖ，３７０ｗ，３７０ｘ）に接続されている。
【０１４１】
更に、この実施の形態１０の半導体集積回路装置５０１は、２つ以上のＰＡＤに接続されたＬＥＡＤ（電源ＬＥＡＤ３３２）が、半導体集積回路チップ（Ｃｈｉｐ２５５）の配列の周囲に沿って延在する部分（３３２ｂ，３３２ｃ）を含む。
【０１４２】
更に、この実施の形態１０の半導体集積回路装置５０１は、半導体集積回路チップ（Ｃｈｉｐ２５５）が、ひとつのＬＥＡＤに接続された２つ以上のＰＡＤ（ＰＡＤ３７０ｕ〜３７０ｘ）の各々の間の電流を測定して各ＰＡＤ間を接続するボンディングワイヤ（３５５ｕ〜３５５ｘ）の接続テストを行うためのＰＡＤ（ＰＡＤ３７０ｊ，３７０ｋ）を含む。
【０１４３】
更に、この実施の形態１０の半導体集積回路装置５０１は、半導体集積回路チップ（Ｃｈｉｐ２５５）が、測定される２つのＰＡＤを選択するためのセレクタ（４００）を更に有する。
【０１４４】
以上のように、この実施の形態１０によれば、複数のＬＥＡＤのうちの少なくともひとつのＬＥＡＤ（電源ＬＥＡＤ３３２）が、複数のボンディングワイヤのうちの対応するボンディングワイヤ（ボンディングワイヤ３５５ｕ〜３５５ｘ）によって、複数のＰＡＤのうちの２つ以上のＰＡＤ（ＰＡＤ３７０ｕ，３７０ｖ，３７０ｗ，３７０ｘ）に接続されるようにしたので、半導体集積回路チップ内の複数のＰＡＤに電源を供給することが可能であるという効果が得られる。
【０１４５】
また、２つ以上のＰＡＤに接続されたＬＥＡＤ（電源ＬＥＡＤ３３２）が、半導体集積回路チップ（Ｃｈｉｐ２５５）の配列の周囲に沿って延在する部分（３３２ｂ，３３２ｃ）を含むようにしたので、半導体集積回路チップ周辺のどの方向からでも、複数のＰＡＤに電源およびグランドを容易に接続できるという効果が得られる。
【０１４６】
また、半導体集積回路チップ（Ｃｈｉｐ２５５）が、ひとつのＬＥＡＤに接続された２つ以上のＰＡＤ（ＰＡＤ３７０ｕ〜３７０ｘ）の各々の間の電流を測定して各ＰＡＤ間を接続するボンディングワイヤ（３５５ｕ〜３５５ｘ）の接続テストを行うためのＰＡＤ（ＰＡＤ３７０ｊ，３７０ｋ）を含むようにしたので、各ＰＡＤがボンディングワイヤによってＬＥＡＤに接続されているか否かの接続テストを行うことができる効果が得られる。
【０１４７】
また、半導体集積回路チップ（Ｃｈｉｐ２５５）が、測定される２つのＰＡＤを選択するためのセレクタ（４００）を更に有するので、接続テストを行うＰＡＤを選択して電流の測定を行うことができる効果が得られる。
【０１４８】
実施の形態１１．
図１６は、この発明の実施の形態１１による半導体集積回路装置の平面図である。図１６において、５０２は半導体集積回路装置であり、２５６は半導体集積回路チップ（Ｃｈｉｐ）である。４３０ａ〜４３０ｃはＣｈｉｐ２５６のパッド（ＰＡＤ）であり、４８０ａ，４８０ｂ，４８１ａ〜４８１ｅはチップ内配線である。４４０ａ〜４４０ｄは、温度センサーをなすダイオードである。４０１はセレクタであり、４５０は電圧計である。４６０はグランド（ＧＮＤ）である。
【０１４９】
次に接続について説明する。
ダイオード４４０ａ〜４４０ｄは直列接続されていて、ダイオード４４０ａのアノード、ダイオード４４０ｂのアノード、ダイオード４４０ｃのアノード、ダイオード４４０ｄのアノード、およびダイオード４４０ｄのカソードは、各々、チップ内配線４８１ａ，４８１ｂ，４８１ｃ，４８１ｄ，４８１ｅによってセレクタ４０１に接続されている。ダイオード４４０ａのアノードはＰＡＤ４３０ｃにも接続されていて、ダイオード４４０ｄのカソードはグランド（ＧＮＤ）４６０にも接続されている。ＰＡＤ４３０ｃには直列接続されたダイオード４４０ａ〜４４０ｄに電流を流すための外部電源（図示されていない）が接続される。図１６に示すように、直列接続されたダイオード４４０ａ〜４４０ｄは、Ｃｈｉｐ２５６の平面上の一方向に沿って直線状に配置されている。セレクタ４０１はチップ内配線４８０ａおよびチップ内配線４８０ｂによって、ＰＡＤ４３０ａおよびＰＡＤ４３０ｂに接続されていて、ＰＡＤ４３０ａおよびＰＡＤ４３０ｂ間には電圧計４５０が接続されている。セレクタ４０１にはレジスタ（図示されていない）が接続されていて、このレジスタにはＰＡＤ（図示されていない）が接続されている。
【０１５０】
次に動作について説明する。
セレクタ４０１はレジスタ（図示されていない）に記憶された選択データに基づいて、ダイオード４４０ａ〜４４０ｄのいずれかひとつのダイオードを選択するために、チップ内配線４８１ａ〜４８１ｅのうちの一組のチップ内配線を、ＰＡＤ４３０ａおよびＰＡＤ４３０ｂに接続されたチップ内配線４８０ａおよびチップ内配線４８０ｂに接続する。電圧計４５０は、セレクタ４０１を介してＰＡＤ４３０ａおよびＰＡＤ４３０ｂに接続された一組のチップ内配線が接続されたダイオードのアノード・カソード間の電圧を測定する。電圧計４５０によって測定された電圧から、セレクタ４０１によって選択されたダイオードが配置された場所のＣｈｉｐ２５６の温度を知ることができる。セレクタ４０１は、レジスタ（図示されていない）に記憶された選択データに基づいて、ダイオード４４０ａ〜４４０ｄのうちの連続して接続された２つ以上のダイオードを選択して、これら連続して接続された２つ以上のダイオードの全体の電圧を電圧計４５０で測定することもできる。
【０１５１】
以上のように、この実施の形態１１の半導体集積回路装置５０２は、複数のＰＡＤ（ＰＡＤ４３０ａ〜４３０ｃ）を備えた半導体集積回路チップ（Ｃｈｉｐ２５６）と、半導体集積回路チップ（Ｃｈｉｐ２５６）内の温度分布を測定するための複数の温度センサー（４４０ａ〜４４０ｄ）とを有する。
【０１５２】
更に、この実施の形態１１の半導体集積回路装置５０２は、複数の温度センサー（４４０ａ〜４４０ｄ）が、直列接続された複数の温度センサーからなる列として半導体集積回路チップ内に配置されている。
【０１５３】
更に、この実施の形態１１の半導体集積回路装置５０２は、半導体集積回路チップ（Ｃｈｉｐ２５６）が、温度センサー（４４０ａ〜４４０ｄ）を選択するためのセレクタ（４０１）を更に有する。
【０１５４】
以上のように、この実施の形態１１によれば、半導体集積回路チップ（Ｃｈｉｐ２５６）内の温度分布を測定するための複数の温度センサー（４４０ａ〜４４０ｄ）を有するので、半導体集積回路チップ（Ｃｈｉｐ２５６）内の温度分布を知ることで、半導体集積回路チップ（Ｃｈｉｐ２５６）内の温度分布の想定をして半導体集積回路チップのサイズを縮小化することができる効果が得られる。
【０１５５】
また、複数の温度センサー（４４０ａ〜４４０ｄ）が、直列接続された複数の温度センサーからなる列として半導体集積回路チップ内に配置されているので、温度センサーからなる列に沿った場所の温度分布を知ることができる効果が得られる。
【０１５６】
また、半導体集積回路チップ（Ｃｈｉｐ２５６）が、温度センサー（４４０ａ〜４４０ｄ）を選択するためのセレクタ（４０１）を更に有するので、各温度センサーが配置された場所の温度を測定できる効果が得られる。
【０１５７】
実施の形態１２．
図１７は、この発明の実施の形態１２による半導体集積回路装置の平面図である。図１７において、５０３は半導体集積回路装置であり、２５７は半導体集積回路チップ（Ｃｈｉｐ）である。４３１ａ〜４３１ｃはＣｈｉｐ２５７のパッド（ＰＡＤ）であり、４８２ａ，４８２ｂ，４８３ａ〜４８１ｅ，４８４ａ〜４８４ｃ，４８５ａ〜４８５ｃ，４８６はチップ内配線である。４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄは、温度センサーをなすダイオードである。４０２はセレクタであり、４５１は電圧計である。４６１ａ〜４６１ｃはグランド（ＧＮＤ）である。４７０はスイッチである。
【０１５８】
次に接続について説明する。
ダイオード４４１ａ〜４４１ｄは直列接続されていて、ダイオード４４１ａのアノード、ダイオード４４１ｂのアノード、ダイオード４４１ｃのアノード、ダイオード４４１ｄのアノード、およびダイオード４４１ｄのカソードは、各々、チップ内配線４８３ａ，４８３ｂ，４８３ｃ，４８３ｄ，４８３ｅによってセレクタ４０２に接続されている。ダイオード４４２ａ〜４４２ｄ、およびダイオード４４３ａ〜４４３ｄは、各々、直列接続されていて、ダイオード４４１ａ〜４４１ｄと同様にセレクタ４０２に接続されている。ダイオード４４１ａのアノードはチップ内配線４８４ａによってスイッチ４７０にも接続されていて、ダイオード４４１ｄのカソードはチップ内配線４８５ａによってグランド（ＧＮＤ）４６１ａにも接続されている。ダイオード４４２ａのアノードはチップ内配線４８４ｂによってスイッチ４７０にも接続されていて、ダイオード４４２ｄのカソードはチップ内配線４８５ｂによってグランド（ＧＮＤ）４６１ｂにも接続されている。ダイオード４４３ａのアノードはチップ内配線４８４ｃによってスイッチ４７０にも接続されていて、ダイオード４４３ｄのカソードはチップ内配線４８５ｃによってグランド（ＧＮＤ）４６１ｃにも接続されている。図１７に示すように、直列接続されたダイオード４４１ａ〜４４１ｄ、直列接続されたダイオード４４２ａ〜４４２ｄ、および直列接続されたダイオード４４３ａ〜４４３ｄは、各々、Ｃｈｉｐ２５７の平面上の一方向に沿って直線状に配置された複数の温度センサーからなる列を構成し、これら複数の温度センサーからなる列が、互いに並列接続されてＣｈｉｐ２５７の平面上の前記一方向と直交する方向に沿って配置されている。セレクタ４０２はチップ内配線４８２ａおよびチップ内配線４８２ｂによって、ＰＡＤ４３１ａおよびＰＡＤ４３１ｂに接続されていて、ＰＡＤ４３１ａおよびＰＡＤ４３１ｂ間には電圧計４５１が接続されている。セレクタ４０２にはレジスタ（図示されていない）が接続されていて、このレジスタにはＰＡＤ（図示されていない）が接続されている。スイッチ４７０はチップ内配線４８６によってＰＡＤ４３１ｃに接続されている。ＰＡＤ４３１ｃには直列接続されたダイオード４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄに電流を流すための外部電源（図示されていない）が接続される。
【０１５９】
次に動作について説明する。
スイッチ４７０はレジスタ（図示されていない）に記憶された選択データに基づいて、直列接続されたダイオードからなる列４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄのいずれかひとつの列を選択するために、チップ内配線４８４ａ〜４８４ｃのいずれかひとつをＰＡＤ４３１ｃに接続する。セレクタ４０２はレジスタ（図示されていない）に記憶された選択データに基づいて、スイッチ４７０によって選択された直列接続されたダイオードの列のいずれかひとつのダイオードを選択するために、チップ内配線４８３ａ〜４８３ｅのうちの一組のチップ内配線を、ＰＡＤ４３１ａおよびＰＡＤ４３１ｂに接続されたチップ内配線４８２ａおよびチップ内配線４８２ｂに接続する。電圧計４５１は、セレクタ４０２を介してＰＡＤ４３１ａおよびＰＡＤ４３１ｂに接続された一組のチップ内配線が接続されたダイオードのアノード・カソード間の電圧を測定する。電圧計４５１によって測定された電圧から、セレクタ４０２によって選択されたダイオードが配置された場所のＣｈｉｐ２５７の温度を知ることができる。セレクタ４０２は、レジスタ（図示されていない）に記憶された選択データに基づいて、スイッチ４７０によって選択された直列接続されたダイオードの列の連続して接続された２つ以上のダイオードを選択して、これら連続して接続された２つ以上のダイオードの全体の電圧を電圧計４５１で測定することもできる。
【０１６０】
以上のように、この実施の形態１２の半導体集積回路装置５０３は、複数のＰＡＤ（ＰＡＤ４３１ａ〜４３１ｃ）を備えた半導体集積回路チップ（Ｃｈｉｐ２５７）と、半導体集積回路チップ（Ｃｈｉｐ２５７）内の温度分布を測定するための複数の温度センサー（４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄ）とを有する。
【０１６１】
更に、この実施の形態１２の半導体集積回路装置５０３は、複数の温度センサー（４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄ）が、直列接続された複数の温度センサーからなる列が互いに並列接続された複数の列（４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄ）として半導体集積回路チップ内に配置されている
【０１６２】
更に、この実施の形態１２の半導体集積回路装置５０３は、半導体集積回路チップ（Ｃｈｉｐ２５７）が、温度センサーからなる列を選択するためのスイッチ（４７０）と、各列の温度センサーを選択するためのセレクタ（４０２）とを更に有する。
【０１６３】
以上のように、この実施の形態１２によれば、半導体集積回路チップ（Ｃｈｉｐ２５７）内の温度分布を測定するための複数の温度センサー（４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄ）を有するので、半導体集積回路チップ（Ｃｈｉｐ２５７）内の温度分布を知ることで、半導体集積回路チップ（Ｃｈｉｐ２５７）内の温度分布の想定をして半導体集積回路チップのサイズを縮小化することができる効果が得られる。
【０１６４】
また、複数の温度センサー（４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄ）が、直列接続された複数の温度センサーからなる列が互いに並列接続された複数の列（４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄ）として半導体集積回路チップ内に配置されているので、温度センサーからなる列の各々の列に沿った場所の温度分布を知ることができる効果が得られる。
【０１６５】
また、半導体集積回路チップ（Ｃｈｉｐ２５７）が、温度センサーからなる列を選択するためのスイッチ（４７０）と、各列の温度センサーを選択するためのセレクタ（４０２）とを更に有するので、各温度センサーが配置された場所の温度を測定できる効果が得られる。
【０１６６】
【発明の効果】
以上のように、この発明によれば、複数の信号用第１ボンディングワイヤは、一方の半導体集積回路チップをまたぐことがないように接続されて、もう一方の半導体集積回路チップのパッドと信号用リードとの間の配線をするように構成し、かつ、一方の半導体集積回路チップには互いに交差する２本の信号用配線を含ませたので、パッドとリードとのボンディングワによる接続を容易かつ確実にするという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体集積回路装置の平面図である。
【図２】  この発明の実施の形態２による半導体集積回路装置の平面図である。
【図３】  この発明の実施の形態３による半導体集積回路装置の平面図である。
【図４】  図３の線ＩＶ−ＩＶに沿った断面図である。
【図５】  図３の線Ｖ−Ｖに沿った断面図である。
【図６】  この発明の実施の形態４による半導体集積回路装置の平面図である。
【図７】  図６の線ＶＩＩ−ＶＩＩに沿った断面図である。
【図８】  この発明の実施の形態５による半導体集積回路装置の平面図である。
【図９】  図８の線ＩＸ−ＩＸに沿った断面図である。
【図１０】  この発明の実施の形態６による半導体集積回路装置の平面図である。
【図１１】  この発明の実施の形態７による半導体集積回路装置の平面図である。
【図１２】  この発明の実施の形態８による半導体集積回路装置の平面図である。
【図１３】  この発明の実施の形態９による半導体集積回路装置の平面図である。
【図１４】  この発明の実施の形態１０による半導体集積回路装置の平面図である。
【図１５】  この発明の実施の形態１０による半導体集積回路装置の模式図である。
【図１６】  この発明の実施の形態１１による半導体集積回路装置の平面図である。
【図１７】  この発明の実施の形態１２による半導体集積回路装置の平面図である。
【図１８】  従来のＳＩＰの半導体集積回路装置（従来例１）の平面図である。
【図１９】  従来のＳＩＰの半導体集積回路装置（従来例２）の平面図である。
【符号の説明】
１，２，３，４，５，６，７，８，９  半導体集積回路装置、１０，１１，１２，１３，１４，１５，１６  ボンディングＰＡＤ、２０，２１，２２，２３，２４  Ｃｈｉｐ  Ａ、３０，３１，３２，３３，３４，３５  Ｃｈｉｐ  Ｂ、４０ａ〜４０ｅ  ＰＡＤ、４１ａ〜４１ｅ  ＰＡＤ、４２ａ〜４２ｄ  ＰＡＤ、５０ａ〜５０ｄ  ＬＥＡＤ、６０ａ〜６０ｅ  ボンディングワイヤ、６１ａ〜６１ｄ  ボンディングワイヤ、７０ａ  配線素子、７０ｂ  ドライバ素子、７０ｃ  レシーバ素子、７０ｄ  双方向バッファ素子、８０，８１，８２  Ｉ／Ｆ  Ｃｈｉｐ、９０ａ〜９０ｄ  ＰＡＤ、９１ａ〜９１ｄ  ＰＡＤ、９２ａ〜９２ｅ  ＰＡＤ、９３ａ〜９３ｅ  ＰＡＤ、９４ａ〜９４ｅ  ＰＡＤ、９５ａ〜９５ｅ  ＰＡＤ、９６ａ〜９６ｄ  ＰＡＤ、１００ａ〜１００ｄ  ＬＥＡＤ、１１０ａ〜１１０ｄ  ボンディングワイヤ、１１１ａ〜１１１ｅ  ボンディングワイヤ、１１２ａ〜１１２ｅ  ボンディングワイヤ、１１３ａ〜１１３ｄ  ボンディングワイヤ、１２０ａ，１２１ａ  配線素子、１２０ｂ，１２１ｂ  ドライバ素子、１２０ｃ，１２１ｃ  レシーバ素子、１２０ｄ，１２１ｄ  双方向バッファ素子、１３０  高さ調整用  Ｃｈｉｐ、１４０ａ〜１４０ｊ  ＰＡＤ、１４１ａ〜１４１ｊ  ＰＡＤ、１４２ａ〜１４２ｄ，１４２ｆ〜１４２ｊ  ＰＡＤ、１５０ａ〜１５０ｄ，１５０ｆ〜１５０ｊ  ＬＥＡＤ、１６０ａ〜１６０ｊ  ボンディングワイヤ、１６１ａ〜１６１ｄ，１６１ｆ〜１６１ｊ  ボンディングワイヤ、１７０ａ  配線素子、１７０ｂ  ドライバ素子、１７０ｃ  レシーバ素子、１７０ｄ  双方向バッファ素子、１８０ａ〜１８０ｈ  ＰＡＤ、１８１ａ，１８１ｃ，１８１ｅ，１８１ｇ，１８１ｈ  ＰＡＤ、１８２ｂ，１８２ｄ，１８２ｆ  ＰＡＤ、１８３ｂ，１８３ｄ，１８３ｆ  ＰＡＤ、１８４ａ，１８４ｃ，１８４ｅ，１８４ｇ  ＰＡＤ、１９０ａ〜１９０ｇ  ＬＥＡＤ、２００ａ〜２００ｈ  ボンディングワイヤ、２０１ａ〜２０１ｇ  ボンディングワイヤ、２１０ａ  配線素子、２１０ｂ  ドライバ素子、２１０ｃ  レシーバ素子、２１０ｄ  双方向バッファ素子、２２０ａ〜２２０ｄ  ＰＡＤ、２２１ｂ  ＰＡＤ、２２２ｂ  ＰＡＤ、２３０ａ〜２３０ｄ  ＬＥＡＤ、２４０ａ〜２４０ｄ  ボンディングワイヤ、２４１ｂ  ボンディングワイヤ、２５０，２５１，２５２  Ｃｈｉｐ、２５３  Ｃｈｉｐ  Ａ、２５４  Ｃｈｉｐ  Ｂ、２５５，２５６，２５７  Ｃｈｉｐ、２６０ａ〜２６０ｄ  ＰＡＤ、２６１ａ〜２６１ｅ  ＰＡＤ、２７０ａ〜２７０ｄ  ＬＥＡＤ、２７１ａ〜２７１ｄ  ＬＥＡＤ、２８０ａ，２８０ｂ  ボンディングワイヤ、２８１ａ，２８１ｂ  ボンディングワイヤ、２９０，２９１，２９２  電流計、３００ａ，３００ｂ，３００ｃ  チップ内配線、３０１ａ〜３０１ｄ  チップ内配線、３０２ｊ，３０２ｋ，３０２ｐ，３０２ｕ，３０２ｖ，３０２ｗ，３０２ｘ  チップ内配線、３１０ａ，３１０ｂ，３１０ｃ，３１０ｄ，３１０ｊ，３１０ｋ，３１０ｌ，３１０ｒ，３１０ｕ，３１０ｖ，３１０ｗ  ＰＡＤ、３１１ａ〜３１１ｈ，３１１ｊ，３１１ｍ，３１１ｎ，３１１ｐ  ＰＡＤ、３１２ｈ，３１２ｉ  ＰＡＤ、３２０ｋ，３２０ｌ，３２０ｒ  ＬＥＡＤ、３２１ａ〜３２１ｉ  ＬＥＡＤ、３３０ａ，３３０ｂ  ＶＤＤ、３３��ａ１，３３０ｂ１  外向きに延在する部分、３３０ａ２，３３０ａ３，３３０ｂ２，３３０ｂ３  周囲に沿って延在する部分、３３１ａ，３３１ｂ，３３１ｃ  電源ＬＥＡＤ、３３２  電源ＬＥＡＤ、３３２ａ  外向きに延在する部分、３３２ｂ，３３２ｃ  周囲に沿って延在する部分、３４０ａ，３４０ｂ  ＧＮＤ、３４０ａ１，３４０ｂ１  外向きに延在する部分、３４０ａ２，３４０ａ３，３４０ｂ２，３４０ｂ３周囲に沿って延在する部分、３５０ａ〜３５０ｄ，３５０ｊ〜３５０ｌ，３５０ｒ，３５０ｕ〜３５０ｗ  ボンディングワイヤ、３５１ａ，３５１ｂ  ボンディングワイヤ、３５２ａ〜３５２ｈ，３５２ｊ，３５２ｍ，３５２ｎ，３５２ｐボンディングワイヤ、３５３ｈ，３５３ｉ  ボンディングワイヤ、３５４ａ，３５４ｂ  ボンディングワイヤ、３５５ｕ〜３５５ｘ  ボンディングワイヤ、３６０ａ，３６０ｂ  ボンディングＰＡＤ固定用ＬＥＡＤ、３６１ａ，３６１ｂ  ボンディングＰＡＤ固定用ＬＥＡＤ、３７０ｊ，３７０ｋ，３７０ｐ，３７０ｕ〜３７０ｘ  ＰＡＤ、４００，４０１，４０２  セレクタ、４１０  レジスタ、４２０ａ  抵抗ＲＡ、４２０ｂ  抵抗ＲＢ、４２０ｃ  抵抗ＲＣ、４３０ａ〜４３０ｃ  ＰＡＤ、４３１ａ〜４３１ｃ  ＰＡＤ、４４０ａ〜４４０ｄ  ダイオード、４４１ａ〜４４１ｄ  ダイオード、４４２ａ〜４４２ｄ  ダイオード、４４３ａ〜４４３ｄ  ダイオード、４５０，４５１  電圧計、４６０  ＧＮＤ、４６１ａ〜４６１ｃ  ＧＮＤ、４７０  スイッチ、４８０ａ，４８０ｂ  チップ内配線、４８１ａ〜４８１ｅ  チップ内配線、４８２ａ，４８２ｂ  チップ内配線、４８３ａ〜４８３ｅ  チップ内配線、４８４ａ〜４８４ｃ  チップ内配線、４８５ａ〜４８５ｃ  チップ内配線、４８６  チップ内配線、５０１，５０２，５０３  半導体集積回路装置。
【図１】
0003886793.tif 000002
【図２】
0003886793.tif 000003
【図３】
0003886793.tif 000004
【図４】
0003886793.tif 000005
【図５】
0003886793.tif 000006
【図６】
0003886793.tif 000007
【図７】
0003886793.tif 000008
【図８】
0003886793.tif 000009
【図９】
0003886793.tif 000010
【図１０】
0003886793.tif 000011
【図１１】
0003886793.tif 000012
【図１２】
0003886793.tif 000013
【図１３】
0003886793.tif 000014
【図１４】
0003886793.tif 000015
【図１５】
0003886793.tif 000016
【図１６】
0003886793.tif 000017
【図１７】
0003886793.tif 000018
【図１８】
0003886793.tif 000019
【図１９】
0003886793.tif 000020