(57)【特許請求の範囲】
【請求項１】
入力される第１のクロック信号を受けて第２のクロック信号を生成するゲート回路と、
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される上記第２のクロック信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と上記第２のインバータの入力とを導通させる直列に接続された第２および第３のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
ゲート端子に印加される第１のクロック信号に応じて第１のノードと上記第３のインバータの入力とを導通させる第４のトランスファーゲートと、
ゲート端子に印加される第１のクロック信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第５のトランスファーゲートと、
を有し、上記第２および第３のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記入力端子または上記第１のインバータの入力に接続され、他方のゲート端子は上記第１のトランスファーゲートのゲート端子に接続され、上記第１のノードには上記第１または第２のインバータの出力と同じ論理の第１の信号が印加され、上記第２のノードには上記第１の信号と論理が逆の第２の信号が印加される
シフトレジスタ。
【請求項２】
第２のクロック信号が入力する第１および第２または第３のトランスファーゲートと第１のクロック信号が入力する第４および第５のトランスファーゲートとは相補的に導通状態と非導通状態に保持される
請求項１記載のシフトレジスタ。
【請求項３】
入力される第１のクロック信号を受けて第２のクロック信号を生成するゲート回路と、
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される上記第２のクロック信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と上記第２のインバータの入力とを導通させる直列に接続された第２および第３のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
入力が上記第２のインバータの出力に接続された第５のインバータと、
ゲート端子に印加される上記第１のクロック信号に応じて上記第５のインバータの出力と上記第３のインバータの入力とを導通させる第４のトランスファーゲートと、
ゲート端子に印加される信号に応じて電源と上記第４のインバータの入力とを導通させる第５および第６のトランスファーゲートと、
を有し、上記第２および第３のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記入力端子または上記第１のインバータの入力に接続され、他方のゲート端子は上記第１のトランスファーゲートのゲート端子に接続され、上記第５および第６のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記第５のインバータの出力に接続され、他方のゲート端子は上記第４のトランスファーゲートのゲート端子に接続されている
シフトレジスタ。
【請求項４】
入力される第１のクロック信号を受けて第２のクロック信号を生成するゲート回路と、
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される上記第２のクロック信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と上記第２のインバータの入力とを導通させる直列に接続された第２および第３のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
入力が上記第２のインバータの出力に対して直列に接続された第５および第６のインバータと、
ゲート端子に印加される上記第１のクロック信号に応じて上記第５のインバータの出力と上記第３のインバータの入力とを導通させる第４のトランスファーゲートと、
ゲート端子に印加される上記第１のクロック信号に応じて上記第６のインバータの出力と上記第４のインバータの入力とを導通させる第５のトランスファーゲートと、
を有し、上記第２および第３のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記入力端子または上記第１のインバータの入力に接続され、他方のゲート端子は上記第１のトランスファーゲートのゲート端子に接続されている
シフトレジスタ。
【請求項５】
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１および第２のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と上記第２のインバータの入力とを導通させる直列に接続された第３、第４および第５のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
入力が上記第２のインバータの出力に接続された第５のインバータと、
ゲート端子に印加されるクロック信号に応じて上記第５のインバータの出力と上記第３のインバータの入力とを導通させる第６のトランスファーゲートと、
ゲート端子に印加される信号に応じて電源と上記第４のインバータの入力とを導通させる第７および第８のトランスファーゲートと、
を有し、上記第１および第２のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうちいずれか一のゲート端子にクロック信号が入力され、上記第１および第２のトランスファーゲートのゲート端子のうちの他方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうちの他の一のゲート端子に制御信号が入力され、さらに他のゲート端子が上記入力端子に接続され、上記第７および第８のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記第５のインバータの出力に接続され、他方のゲート端子は上記第６のトランスファーゲートのゲート端子に接続されている
シフトレジスタ。
【請求項６】
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１および第２のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と上記第２のインバータの入力とを導通させる直列に接続された第３、第４および第５のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
入力が上記第２のインバータの出力に直列に接続された第５および第６のインバータと、
ゲート端子に印加されるクロック信号に応じて上記第５のインバータの出力と上記第３のインバータの入力とを導通させる第６のトランスファーゲートと、
ゲート端子に印加されるクロック信号に応じて上記第６のインバータの出力と上記第４のインバータの入力とを導通させる第７のトランスファーゲートと、
を有し、上記第１および第２のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうちいずれか一のゲート端子にクロック信号が入力され、上記第１および第２のトランスファーゲートのゲート端子のうちの他方のゲート端子、並びに上記第３、第４および第５のトランスファーゲートのゲート端子のうちの他の一のゲート端子に制御信号が入力され、さらに他のゲート端子が上記入力端子に接続されている
シフトレジスタ。
【請求項７】
入力される第１のクロック信号を受けて第２のクロック信号を生成するゲート回路と、
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される上記第２のクロック信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、
ゲート端子に印加される信号に応じて接地と上記第２のインバータの入力とを導通させる直列に接続された第２および第３のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
ゲート端子に印加される信号に応じて接地と上記第３のインバータの入力とを導通させる第４および第５のトランスファーゲートと、
ゲート端子に印加される信号に応じて上記第４のトランスファーゲートと上記第５のトランスファーゲートとの接続点と上記第４のインバータの入力とを導通させる第６のトランスファーゲートと、
を有し、上記第２および第３のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記入力端子または上記第１のインバータの入力に接続され、他方のゲート端子は上記第１のトランスファーゲートのゲート端子に接続され、上記第４のトランスファーゲートのゲート端子には上記第１のクロック信号が入力され、上記第５のトランスファーゲートのゲート端子は上記第２のインバータの出力に接続され、上記第６のトランスファーゲートのゲート端子は上記第１のインバータの出力に接続されている
シフトレジスタ。
【請求項８】
第２のクロック信号が入力するトランスファーゲートと第１のクロック信号が入力するトランスファーゲートとは相補的に導通状態と非導通状態に保持される
請求項３、４、５、６または７記載のシフトレジスタ。
【請求項９】
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される信号に応じて第１のノードと上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、
ゲート端子に印加される信号に応じて第１のノードと上記第２のインバータの入力とを導通させる第２のトランスファーゲートと、
ゲート端子に印加されるクロック信号に応じて接地と上記第１のノードとを導通させる第３のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
ゲート端子に印加される信号に応じて第２のノードと上記第３のインバータの入力とを導通させる第４のトランスファーゲートと、
ゲート端子に印加される信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第５のトランスファーゲートと、
ゲート端子に印加されるクロック信号に応じて電源と上記第２のノードとを導通させる第６のトランスファーゲートと、
入力端子に接続された第５のインバータと、
を有し、上記第１および第２のトランスファーゲートのゲート端子には、上記入力端子および上記第５のインバータの出力のうちいずれかがそれぞれ接続され、上記第４のトランスファーゲートのゲート端子が上記第２のインバータの出力に接続され、上記第５のトランスファーゲートのゲート端子が上記第１のインバータの出力に接続されている
シフトレジスタ。
【請求項１０】
入力される第１のクロック信号を受けて第２のクロック信号を生成するゲート回路と、
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される信号に応じて第１のノードと上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、
ゲート端子に印加される信号に応じて第１のノードと上記第２のインバータの入力とを導通させる第２のトランスファーゲートと、
ゲート端子に印加される上記第２のクロック信号に応じて接地と上記第１のノードとを導通させる第３のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
ゲート端子に印加される信号に応じて第２のノードと上記第３のインバータの入力とを導通させる第４のトランスファーゲートと、
ゲート端子に印加される信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第５のトランスファーゲートと、
ゲート端子に印加される上記第１のクロック信号に応じて接地と上記第２のノードとを導通させる第６のトランスファーゲートと、
入力端子に接続された第５のインバータと、
を有し、上記第１および第２のトランスファーゲートのゲート端子には、上記入力端子および上記第５のインバータの出力のうちいずれかがそれぞれ接続され、上記第４のトランスファーゲートのゲート端子が上記第２のインバータの出力に接続され、上記第５のトランスファーゲートのゲート端子が上記第１のインバータの出力に接続されている
シフトレジスタ。
【請求項１１】
入力される第１のクロック信号を受けて第２のクロック信号を生成するゲート回路と、
互いに逆向きに接続された第１および第２のインバータと、
ゲート端子に印加される信号に応じて第１のノードと上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、
ゲート端子に印加される信号に応じて第１のノードと上記第２のインバータの入力とを導通させる第２のトランスファーゲートと、
ゲート端子に印加される上記第２のクロック信号に応じて電源と上記第１のノードとを導通させる第３のトランスファーゲートと、
互いに逆向きに接続された第３および第４のインバータと、
ゲート端子に印加される信号に応じて第２のノードと上記第３のインバータの入力とを導通させる第４のトランスファーゲートと、
ゲート端子に印加される信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第５のトランスファーゲートと、
ゲート端子に印加される上記第１のクロック信号に応じて電源と上記第２のノードとを導通させる第６のトランスファーゲートと、
入力端子に接続された第５のインバータと、
を有し、上記第１および第２のトランスファーゲートのゲート端子には、上記入力端子および上記第５のインバータの出力のうちいずれかがそれぞれ接続され、上記第４のトランスファーゲートのゲート端子が上記第２のインバータの出力に接続され、上記第５のトランスファーゲートのゲート端子が上記第１のインバータの出力に接続されている
シフトレジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ(Metal Insulation Semiconductor)トランジスタを用いて構成されるシフトレジスタに関するものである。
【０００２】
【従来の技術】
シフトレジスタとしては、２つのインバータを互いに逆向きに接続してなるラッチ部をそれぞれ有するマスタラッチとスレイブラッチとをＮチャネルのスレイブ用トランスファーゲートを介して縦続接続したものが知られている。
一般的なシフトレジスタにおいては、マスタラッチのラッチ部とデータ入力端子とがＮチャネルのマスタ用トランスファーゲートを介して接続され、このマスタ用トランスファーゲートをマスタクロック信号により、上記スレイブ用トランスファーゲートをスレイブクロック信号によりそれぞれ相補的に導通状態と非導通状態に保持されるように制御して、入力データのシフト動作を行っている。
【０００３】
しかし、このシフトレジスタでは、近年、消費電力の低下の要求や、微細なＩＣへの信頼性の確保などのため、電源電圧ＶDDの下限を３．０Ｖや２．７Ｖ、アプリケーションによっては、さらに低い電圧下での動作保証の要求が出てきている。
これら電源電圧ＶDDを低下させると、ＩＣの動作速度の大幅な低下が起こるばかりか、これらシフトレジスタなどの回路においては、Ｎチャネルトランスファーゲートにおいてハイレベルを伝搬させる際、トランジスタ自身の持つしきい値電圧ＶthN や基板効果などにより十分なハイレベルの伝搬ができず、動作不良に至るという問題点があった。
【０００４】
また、電源電圧ＶDD＝２．７Ｖ以下における動作要求に対しては、トランスファーゲートの全てを、低消費電力化、高速化が可能な相補型ＭＯＳ（ＣＭＯＳ；Complementary MOS)からなるトランスファーゲート置き換えた構成の、いわゆる完全ＣＭＯＳ型シフトレジスタが一般的に知られている。
この完全ＣＭＯＳ型シフトレジスタは、電源電圧ＶDD＝２．７Ｖ下においても、クロック信号ＭＣＬＫおよびクロック信号ＳＣＬＫにより順次データをシフトするシフトレジスタとして安定に動作する。
【０００５】
しかし、完全ＣＭＯＳ型シフトレジスタは、各ＣＭＯＳトランスファーゲートを構成するＮＭＯＳトランジスタ、並びにＰＭＯＳトランジスタのそれぞれにクロック信号を提供する必要があり、データの入力が増えるとその２倍の数のクロック数が必要となる。
その結果、配線によるレイアウト面積の増大や、Ｐチャネル、Ｎチャネル各々のトランスファーゲートの極性が異なることなどにより、ウエルによる分離とそれぞれのトランジスタに対する一定のスペーシングの確保が必要となり、レイアウト面積の増大を招いてしまう。
また、ＩＣの高速化により、Ｐチャネル、Ｎチャネルのクロックスキューに対する注意やクロックスキュー防止のためのタイミング回路の増加を余儀なくされ面積増加を招き、Ｐチャネルドライブ用のバッファなども必要となることからレイアウト面積の増加につながり、データパスなどでは、多数のデータ入力から選択し演算を行うため、クロックドライバーの回路規模が増大し、このような回路状態では大幅なレイアウト面積の増大が起こる。
【０００６】
そこで、出願人は、レイアウト面積の増大や回路の複雑化を招くことなく、通常の電源電圧下のみならず、低電源電圧下においても安定に動作可能なシフトレジスタを提案した（特開平６−２２３５９３号公報  参照）。
【０００７】
図１４は、従来提案したシフトレジスタの一構成例を示す回路図である。
図１４において、マスタラッチＭＳＴは、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ１ｓ，ＮＴＭ２ｓおよびＮＴＭ３ｓ、インバータＩＶＭ１、ＩＶＭ２およびＩＶＭ３、並びにアンドゲートＡＮＤＭ１，ＡＮＤＭｎおよびＡＮＤＴ１により構成されている。
【０００８】
具体的な接続は、データ入力端子ＤＩＮ１にトランスファーゲートＮＴＭ１の入力端子およびトランスファーゲートＮＴＭ２のゲート端子が接続されている。トランスファーゲートＮＴＭ２の入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３の入力端子に接続されている。
また、トランスファーゲートＮＴＭ１の出力端子とトランスファーゲートＮＴＭ３の出力端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出力端子を互いに逆向きにして並列に接続されている。ここで、トランスファーゲートＮＴＭ１の出力端子とインバータＩＶＭ１の入力（ＩＶＭ２の出力）との接続点をノードＮＤＭ１、トランスファーゲートＮＴＭ３の出力端子とインバータＩＶＭ２の入力（ＩＶＭ１の出力）との接続点をノードＮＤＭ２とする。
そして、ノードＮＤＭ１がインバータＩＶＭ３の入力に接続され、インバータＩＶＭ３の出力がスレイブラッチＳＬＶに接続されている。
【０００９】
同様に、データ入力端子ＤＩＮｎにトランスファーゲートＮＴＭ１ｎの入力端子およびトランスファーゲートＮＴＭ２ｎのゲート端子が接続されている。トランスファーゲートＮＴＭ２ｎの入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３ｎの入力端子に接続されている。
そして、トランスファーゲートＮＴＭ１ｎの出力端子がノードＮＤＭ１に接続され、トランスファーゲートＮＴＭ３ｎの出力端子がノードＮＤＭ２に接続されている。
【００１０】
さらに、データ入力端子ＳＩＮにトランスファーゲートＮＴＭ１ｓの入力端子およびトランスファーゲートＮＴＭ２ｓのゲート端子が接続されている。トランスファーゲートＮＴＭ２ｓの入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３ｓの入力端子に接続されている。
そして、トランスファーゲートＮＴＭ１ｓの出力端子がノードＮＤＭ１に接続され、トランスファーゲートＮＴＭ３ｓの出力端子がノードＮＤＭ２に接続されている。
【００１１】
また、マスタラッチＭＳＴにおいて、トランスファーゲートＮＴＭ１のゲート端子およびトランスファーゲートＮＴＭ３のゲート端子にはクロック信号ＭＣＬＫ１が入力される。このクロック信号ＭＣＬＫ１は、コントロール信号ＣＮＴ１とマスタ用クロック信号ＭＣＬＫ１とのアンド条件をアンドゲートＡＮＤＭ１でとり、コントロール信号ＣＮＴ１がアクティブのときのみトランスファーゲートＮＴＭ１のゲート端子およびトランスファーゲートＮＴＭ３のゲート端子に入力される。
同様に、トランスファーゲートＮＴＭ１ｎのゲート端子およびトランスファーゲートＮＴＭ３ｎのゲート端子にはクロック信号ＭＣＬＫｎが入力される。このクロック信号ＭＣＬＫｎは、コントロール信号ＣＮＴ１とマスタ用クロック信号ＭＣＬＫ１ｎのアンド条件をアンドゲートＡＮＤＭｎでとり、コントロール信号ＣＮＴ１がアクティブのときのみトランスファーゲートＮＴＭ１ｎのゲート端子およびトランスファーゲートＮＴＭ３ｎのゲート端子に入力される。
また、トランスファーゲートＮＴＭ１ｓのゲート端子およびトランスファーゲートＮＴＭ３ｓのゲート端子にはデバイステスト用のスキャンクロック信号SCANCLK が入力される。このスキャンクロック信号SCANCLK は、コントロール信号ＣＮＴ１とスキャンクロック信号SCANCLK とのアンド条件をアンドゲートＡＮＤＴ１でとり、コントロール信号ＣＮＴ１がアクティブのときのみトランスファーゲートＮＴＭ１ｓのゲート端子およびトランスファーゲートＮＴＭ３ｓのゲート端子に入力される。
【００１２】
スレイブラッチＳＬＶは、トランスファーゲートＮＴＳ１，ＮＴＳ２およびＮＴＳ３、インバータＩＶＳ１，ＩＶＳ２およびＩＶＳ３、並びにアンドゲートＡＮＤＳ１により構成されている。
具体的な接続は、トランスファーゲートＮＴＳ１の入力端子はマスタラッチＭＳＴのインバータＩＶＭ３の出力端子およびトランスファーゲートＮＴＳ２のゲート端子が接続されている。トランスファーゲートＮＴＳ２の入力端子は接地され、出力端子はトランスファーゲートＮＴＳ３の入力端子に接続されている。
また、トランスファーゲートＮＴＳ１の出力端子とトランスファーゲートＮＴＳ３の出力端子との間に、インバータＩＶＳ１とＩＶＳ２とが入出力端子を互いに逆向きにして並列に接続されている。ここで、トランスファーゲートＮＴＳ１の出力端子とインバータＩＶＳ１の入力（ＩＶＳ２の出力）との接続点をノードＮＤＳ１、トランスファーゲートＮＴＳ３の出力端子とインバータＩＶＳ２の入力（ＩＶＳ１の出力）との接続点をノードＮＤＳ２とする。
そして、ノードＮＤＳ１がインバータＩＶＳ３の入力に接続され、インバータＩＶＳ３の出力がデータ出力端子ＤＯＵＴに接続されている。
【００１３】
さらに、スレイブラッチＳＬＶにおいては、トランスファーゲートＮＴＳ１のゲート端子およびトランスファーゲートＮＴＳ２のゲート端子には、クロック信号ＭＣＬＫ（１，ｎ）およびスキャンクロック信号SCANCLK と位相が１８０°ずれたクロック信号ＳＣＬＫが入力される。このクロック信号ＳＣＬＫ１は、コントロール信号ＣＮＴ１とスレイブ用クロック信号ＳＣＬＫとのアンド条件をアンドゲートＡＮＤＳ１でとり、コントロール信号ＣＮＴ１がアクティブのときのみトランスファーゲートＮＴＳ１のゲート端子およびトランスファーゲートＮＴＳ３のゲート端子に入力される。
したがって、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ３ｓがオン状態にあるときは、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ３はオフ状態を保持し、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ３がオン状態にあるときは、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ３ｓはオフ状態を保持するようにクロック信号の入力が制御される。
【００１４】
次に、上記構成による動作を、入力端子ＤＩＮ１にたとえば２Ｖでハイレベル「１」のデータが入力された場合を例に説明する。
入力端子ＤＩＮ１に入力された２Ｖのハイレベル「１」のデータは、トランスファーゲートＮＴＭ１の入力端子およびトランスファーゲートＮＴＭ２のゲート端子に入力され、トランスファーゲートＮＴＭ２はオン状態となる。
このとき、クロック信号ＭＣＬＫ１が２ＶのハイレベルでトランスファーゲートＮＴＭ１のゲート端子およびトランスファーゲートＮＴＭ３のゲート端子にそれぞれ入力されると、トランスファーゲートＮＴＭ１およびＮＴＭ３はオン状態となる。
これにより、ハイレベル２Ｖの入力データは、トランスファーゲートＮＴＭ１を通過することになるが、このとき、トランスファーゲートＮＴＭ１のしきい値電圧ＶthN （約１Ｖ）や基板効果などにより、トランスファーゲートＮＴＭ１の出力端子側のノードＮＤＭ１におけるレベルは約１Ｖあるいはそれ以下となり、このレベルがインバータＩＶＭ１の入力端子に印加される。
【００１５】
インバータＩＶＭ１の持つ回路しきい値は、一般に電源電圧ＶDDの約１／２か、ややそれより低いレベルに設定されるため、データ入力当初は、インバータＩＶＭ１のレベル反転機能により、その出力側のノードＮＤＭ２はほぼローレベルとなる。入力レベルが２Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の貫通電流が流れるが、この不安定なローレベルがインバータＩＶＭ２の入力端子に印加され、インバータＩＶＭ２の出力側、すなわちノードＮＤＭ１は不安定ながらほぼハイレベルに保持される。
【００１６】
しかし、このとき、トランスファーゲートＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるため、ノードＮＤＭ２は、強制的に接地レベルに引き込まれ、徐々に安定した０Ｖのローレベルとなる。
この安定したローレベルがインバータＩＶＭ２の入力端子に印加されるようになり、インバータＩＶＭ２の出力側、すなわちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保持されるようになる。
すなわち、トランスファーゲートＮＴＭ１のしきい値電圧ＶthN や基板効果などにより約１Ｖまで降下したデータレベルが補償され、ノードＮＤＭ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに安定に保持される。
【００１７】
次に、クロック信号ＭＣＬＫ１がローレベルとなり、クロック信号ＳＣＬＫがハイレベルでスレイブラッチＳＬＶのトランスファーゲートＮＴＳ１およびＮＴＳ３のゲート端子に入力され、トランスファーゲートＮＴＭ１およびＮＴＭ３はオフ状態となり、トランスファーゲートＮＴＳ１およびＮＴＳ３がオン状態となる。
これにより、マスタラッチＭＳＴのノードＮＤＭ１のハイレベルが、インバータＩＮＶ３を介してローレベルとなり、トランスファーゲートＮＴＳ１を通過する。このとき、通過データはローレベルであることから、トランスファーゲートＮＴＳ１のしきい値電圧ＶthN や基板効果などによる所定のレベル降下作用を受けることなくノードＮＤＳ１に現れる。
そして、ノードＮＤＳ１の安定したローレベルは、インバータＩＶＳ３の入力端子に印加され、これにより、インバータＩＶＳ３から安定したハイレベル出力が得られ、データ出力端子ＤＯＵＴから出力される。
【００１８】
なお、入力データがローレベルの場合には、マスタラッチＭＳＴのトランスファーゲートＮＴＭ２はオン状態とならないが、トランスファーゲートＮＴＭ１を通過するローレベルは、トランスファーゲートＮＴＭ１のしきい値電圧ＶthN や基板効果などによる所定のレベル降下作用を受けずに安定に保持され、ノードＮＤＭ１に現れるため、インバータＩＶＭ１の出力側のノードＮＤＭ２も安定なハイレベルに保持されて、シフトレジスタとして安定に動作する。
また、スレイブラッチＳＬＶにはインバータＩＮＶ３を介したハイレベルのデータが入力され、トランスファーゲートＮＴＳ１を通過するが、このとき、トランスファーゲートＮＴＳ１のしきい値電圧ＶthN （約１Ｖ）や基板効果などにより、トランスファーゲートＮＴＳ１の出力端子側のノードＮＤＳ１におけるレベルは約１Ｖあるいはそれ以下となり、このレベルがインバータＩＶＳ１の入力端子に印加される。
【００１９】
しかし、このとき、トランスファーゲートＮＴＳ２，ＮＴＳ３はオン状態であるため、ノードＮＤＳ２は、強制的に接地レベルに引き込まれ、徐々に安定した０Ｖのローレベルとなる。
この安定したローレベルがインバータＩＶＳ２の入力端子に印加されるようになり、インバータＩＶＳ２の出力側、すなわちノードＮＤＳ１は安定なほぼ２Ｖのハイレベルに保持されるようになる。
すなわち、トランスファーゲートＮＴＳ１のしきい値電圧ＶthN や基板効果などにより約１Ｖまで降下したデータレベルが補償され、ノードＮＤＳ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに安定に保持される。
【００２０】
以上のように、図１４の回路は、電源電圧ＶDD２Ｖ下で、クロック信号ＭＣＬＫ１およびクロック信号ＳＣＬＫにより順次データをシフトするシフトレジスタとして安定に動作する。また、本シフトレジスタは、通常の電源電圧レベルである５Ｖ下では、なんら問題なく安定に動作する。
【００２１】
また、図１５は従来提案したシフトレジスタの他の構成例を示す回路図である。
本回路が図１４の回路と異なる点は、スレイブラッチＳＬＶにおいて、トランスファーゲートＮＴＳ３の入力端子をトランスファーゲートＮＴＳ２を介して接地する代わりに、インバータＩＶＳ４の出力端子に接続し、インバータＩＶＳ４の入力端子をマスタラッチＭＳＴのインバータＩＶＭ３の出力端子に接続したことにある。
この回路においても、上述した図１４の回路と同様の作用効果を得ることができ、ここではその説明は省略する。
なお、この回路では、マスタラッチＭＳＴにおいてラッチしたデータをインバータＩＶＳ４の出力端子から出力することができる。
【００２２】
上述したように、図１４および図１５に示すシフトレジスタは、レイアウト面積の増大や回路の複雑化を招くことなく、通常の電源電圧下のみならず、低電源電圧下においても安定に動作可能であるという利点を有する。
【００２３】
【発明が解決しようとする課題】
ところで、近年、ＬＳＩ等では、消費電力低下の要求が一層強まり、低消費電力化が大きな課題とないる。そして、様々なパワー解析により、一般的に高周波数のクロック信号に基づく電力消費が回路全体からみて３割〜４割とかなりの割合でしめしていることがわかっている。
【００２４】
ここで、この解析結果に基づき上述した図１４および図１５について考察してみる。
これら回路においては、基本的にマスタ用クロック信号ＭＣＬＫとスレイブ用クロック信号ＳＣＬＫとの２つのクロック信号を用いており、これらのクロック信号は、それぞれ異なる配線を介してマスタラッチＭＳＴおよびスレイブラッチＳＬＶに供給される。
したがって、５０ＭＨｚあるいは１００ＭＨｚと高周波数の２つのクロック信号ＭＣＬＫ、ＳＣＬＫに基づく電力消費は、シフトレジスタ全体からみても大きな割合をしめしており、さらなる消費電力低下が課題となっている。
【００２５】
また、互いに逆相の関係をもって供給されるマスタ用クロック信号ＭＣＬＫとスレイブ用クロック信号ＳＣＬＫは、いわゆるクロックスキューを防止するため、両信号共ローレベルとなるアイソレーション期間を設ける必要があり、そのため、クロック生成回路の回路構成が複雑になるという問題があった。仮に、アイソレーション時間を１ｎｓ（ナノ秒）とした場合、５０ＭＨｚ動作時の１マシンサイクル２０ｎｓに対し、１９ｎｓ（２０−１）が実際のオペレーション可能な時間となり、実行的な演算時間が減少してしまうことになる。従って、シフトレジスタ内の取り込みラッチ（マスタラッチ）にアイソレーション期間を持たせてクロックスキューの問題を避けることにすれば、シフトレジスタ内の全てのトランジスタのサイズ（チャネル幅）を従来の約半分にすることができる。これにより、クロック信号によって駆動されるトランジスタのゲート容量、内部ラッチ回路のインバータのゲート容量、スパイク電流等、消費電力に関連する要因を全て半減させることができる。
【００２６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、レイアウト面積の増大や回路の複雑化を招くことなく、通常の電源電圧下のみならず、低電源電圧下においても安定に動作可能なことはもとより、低消費電力化を図れるシフトレジスタを提供することにある。従来、クロック生成回路及びシフトレジスタ回路を高速回路にて構成していたのに対し、クロック生成回路におけるアイソレーション回路をなくし、シフトレジスタ回路自身を最小寸法のトランジスタにて構成し、それを低速動作させることにより低消費電力化を図る。
【００２７】
【課題を解決するための手段】
上記目的を達成するため、本発明のシフトレジスタは、入力される第１のクロック信号を受けて第２のクロック信号を生成するゲート回路と、互いに逆向きに接続された第１および第２のインバータと、ゲート端子に印加される上記第２のクロック信号に応じて入力端子と上記第１のインバータの入力とを導通させる第１のトランスファーゲートと、ゲート端子に印加される信号に応じて接地と上記第２のインバータの入力とを導通させる直列に接続された第２および第３のトランスファーゲートと、互いに逆向きに接続された第３および第４のインバータと、ゲート端子に印加される第１のクロック信号に応じて第１のノードと上記第３のインバータの入力とを導通させる第４のトランスファーゲートと、ゲート端子に印加される第１のクロック信号に応じて第２のノードと上記第４のインバータの入力とを導通させる第５のトランスファーゲートと、を有し、上記第２および第３のトランスファーゲートのゲート端子のうち、何れか一方のゲート端子は上記入力端子または上記第１のインバータの入力に接続され、他方のゲート端子は上記第１のトランスファーゲートのゲート端子に接続され、上記第１のノードには上記第１または第２のインバータの出力と同じ論理の第１の信号が印加され、上記第２のノードには上記第１の信号と論理が逆の第２の信号が印加される。
【００２８】
本発明のシフトレジスタにおいて、第１、第２、第３、第４および第５のトランスファーゲートが全てＮチャネルＭＯＳトランジスタであるとして本発明の作用を説明する。
シフトレジスタに入力された第１のクロック信号は、第４および第５のトランスファーゲートのゲート端子に供給され、また、ゲート回路において、第１のクロック信号の基づき第２のクロック信号が生成されて、第１および第２または第３のトランスファーゲートのゲート端子に供給される。
第２のクロック信号がハイレベルになると、第１のトランスファーゲートと第３または第２のトランスファーゲートの一方とがオン状態となり、入力端子に入力されるハイレベル「１」またはローレベル「０」の入力データは第１のトランスファーゲートを通過する。
入力データがハイレベルの場合、第１のインバータの入力側の信号レベルは、第１のトランスファーゲートのしきい値電圧ＶthN や基板効果などによるレベル降下作用を受けて入力端子における信号レベルよりも低いものとなる。インバータのしきい値電圧は、一般に電源電圧ＶDDの約１／２か、ややそれより低い値に設定されるので、第１のインバータの入力側の信号レベルが第１のインバータのしきい値電圧よりも低い場合には、第１のインバータが完全に論理反転できず、第１のインバータの出力が不安定になる。第１のインバータの出力が不安定になると第２のインバータも完全に論理反転できず、第２のインバータの出力も不安定となる。すると、ハイレベルの信号を保持できない、第１および第２のインバータに貫通電流が流れるといった問題が発生することとなる。
【００２９】
しかしながら、しきい値電圧がインバータよりも低い第２または第３のトランスファーゲートがハイレベルの入力データによりオン状態となっているので、第２のインバータの入力側は第２および第３のトランスファーゲートを介して接地に接続され、安定なローレベルとなる。これにより、第２のインバータにおいては第１のインバータが完全に論理反転することとなり、第１のインバータの出力側は安定なローレベルになり、第２のインバータの出力側は安定なハイレベルになる。この論理状態は、第２のクロック信号がローレベルになって第１のトランスファーゲートと第３または第２のトランスファーゲートがオフ状態になっても安定に保持される。
【００３０】
次に、たとえば、第１のノードに第２のインバータの出力側と同じレベル（ハイレベル）の第１の信号が印加され、第２のノードに第１のインバータの出力側と同じレベル（ローレベル）の第２の信号が印加された状態で、第１のクロック信号がハイレベルになると、第４および第５のトランスファーゲートがオン状態になる。すると、第３のインバータの入力側はハイレベルとなり、第４のインバータの入力側がローレベルとなる。この時、第３のインバータの入力側は第４のトランスファーゲートのしきい値電圧や基板効果などのレベル降下作用を受けて第１のノードよりも低いレベルとなる。もし、このレベルが第３のインバータのしきい値電圧よりも低いレベルであると、第３のインバータが完全に論理反転できず、その出力レベルが不安定になる。
【００３１】
しかしながら、第５のトランスファーゲートを通過するローレベルは、第５のトランスファーゲートのしきい値電圧や基板効果などのレベル降下作用を受けないので、第４のインバータの入力側は安定なローレベルとなる。この安定なローレベルによって第４のインバータ延いては第３のインバータが完全に論理反転することとなり、第３のインバータの出力側が安定なローレベルとなり、第４のインバータの出力側は安定なハイレベルとなる。この論理状態は、第１のクロック信号がローレベルになって第４および第５のトランスファーゲートがオフ状態になっても安定に保持される。
これにより、本発明のシフトレジスタからハイレベルまたはローレベルの安定した出力が得られる。
【００３２】
なお、入力データがローレベルの場合には、第２または第３のトランスファーゲートがオン状態にならないが、第１のトランスファーゲートを通過するローレベルは第１のトランスファーゲートのしきい値電圧や基板効果などによる所定のレベル降下作用を受けないので安定に保持され、第１のインバータの入力側に安定なローレベルとして現れる。従って、第１のインバータにおいては第２のインバータが完全に論理反転し、シフトレジスタとして安定に動作する。
【００３３】
【発明の実施の形態】
第１実施形態
図１は、本発明に係るシフトレジスタの第１の実施形態を示す回路図であって、従来例を示す図１４と同一構成部分は同一符号をもって表す。
【００３４】
本回路では、クロック信号としては、マスタ用とスレイブ用の２つのクロック信号を用いるのではなく、１つの高速（たとえば５０ＭＨｚ）のクロック信号ＣＬＫのみを用い、このクロック信号ＣＬＫをインバータＩＶＳ１０でレベル反転させた信号を第１のクロック信号ＣＬＫ１としてスレイブラッチＳＬＶに供給し、第１のクロック信号ＣＬＫ１をクロック遅延回路としての２入力アンドゲートＡＮＤＭ１０、ＡＮＤＭ１０ｎで所定時間遅延させた第２のクロック信号ＣＬＫ２１，ＣＬＫ２ｎとしてマスタラッチＭＳＴに供給するように構成されている。
なお、２入力アンドゲートＡＮＤＭ１０，ＡＮＤＭ１０ｎは、コントロール信号ＣＮＴ１と、第１のクロック信号ＣＬＫ１との論理積をとる。
【００３５】
マスタラッチＭＳＴは、トランスファーゲートＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ１ｓ，ＮＴＭ２ｓおよびＮＴＭ３ｓ、インバータＩＶＭ１、ＩＶＭ２およびＩＶＭ３、並びにアンドゲートＡＮＤ１０，ＡＮＤＭ１０ｎおよびＡＮＤＴ１により構成されている。
【００３６】
具体的な接続は、データ入力端子ＤＩＮ１にトランスファーゲートＮＴＭ１の入力端子およびトランスファーゲートＮＴＭ２のゲート端子が接続されている。トランスファーゲートＮＴＭ２の入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３の入力端子に接続されている。
また、トランスファーゲートＮＴＭ１の出力端子とトランスファーゲートＮＴＭ３の出力端子との間に、インバータＩＶＭ１とＩＶＭ２とが入出力端子を互いに逆向きにして並列に接続されている。ここで、トランスファーゲートＮＴＭ１の出力端子とインバータＩＶＭ１の入力（ＩＶＭ２の出力）との接続点をノードＮＤＭ１、トランスファーゲートＮＴＭ３の出力端子とインバータＩＶＭ２の入力（ＩＶＭ１の出力）との接続点をノードＮＤＭ２とする。
そして、ノードＮＤＭ１がインバータＩＶＭ３の入力に接続され、インバータＩＶＭ３の出力がスレイブラッチＳＬＶに接続されている。
なお、インバータＩＶＭ２は、高抵抗形のインバータである必要はないが、低消費電力化を考慮すればＳＲＡＭの様な小さなトランジスタで構成することが望ましい。
【００３７】
同様に、データ入力端子ＤＩＮｎにトランスファーゲートＮＴＭ１ｎの入力端子およびトランスファーゲートＮＴＭ２ｎのゲート端子が接続されている。トランスファーゲートＮＴＭ２ｎの入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３ｎの入力端子に接続されている。
そして、トランスファーゲートＮＴＭ１ｎの出力端子がノードＮＤＭ１に接続され、トランスファーゲートＮＴＭ３ｎの出力端子がノードＮＤＭ２に接続されている。
【００３８】
さらに、データ入力端子ＳＩＮにトランスファーゲートＮＴＭ１ｓの入力端子およびトランスファーゲートＮＴＭ２ｓのゲート端子が接続されている。トランスファーゲートＮＴＭ２ｓの入力端子は接地され、出力端子はトランスファーゲートＮＴＭ３ｓの入力端子に接続されている。
そして、トランスファーゲートＮＴＭ１ｓの出力端子がノードＮＤＭ１に接続され、トランスファーゲートＮＴＭ３ｓの出力端子がノードＮＤＭ２に接続されている。
【００３９】
また、マスタラッチＭＳＴにおいて、トランスファーゲートＮＴＭ１のゲート端子およびトランスファーゲートＮＴＭ３のゲート端子には第１のクロック信号ＣＬＫ２１が入力される。この第２のクロック信号ＣＬＫ２１は、コントロール信号ＣＮＴ１と第１のクロック信号ＣＬＫ１とのアンド条件をアンドゲートＡＮＤＭ１０でとり、コントロール信号ＣＮＴ１がアクティブのときのみトランスファーゲートＮＴＭ１のゲート端子およびトランスファーゲートＮＴＭ３のゲート端子に入力される。
同様に、トランスファーゲートＮＴＭ１ｎのゲート端子およびトランスファーゲートＮＴＭ３ｎのゲート端子には第２のクロック信号ＣＬＫ２ｎが入力される。この第２のクロック信号ＣＬＫ２ｎは、コントロール信号ＣＮＴ１と第１のクロック信号ＣＬＫ１のアンド条件をアンドゲートＡＮＤＭ１０ｎでとり、コントロール信号ＣＮＴ１がアクティブのときのみトランスファーゲートＮＴＭ１ｎのゲート端子およびトランスファーゲートＮＴＭ３ｎのゲート端子に入力される。
また、トランスファーゲートＮＴＭ１ｓのゲート端子およびトランスファーゲートＮＴＭ３ｓのゲート端子にはデバイステスト用のスキャンクロック信号SCANCLK が入力される。このスキャンクロック信号SCANCLK は、コントロール信号ＣＮＴ１とスキャンクロック信号SCANCLK とのアンド条件をアンドゲートＡＮＤＴ１でとり、コントロール信号ＣＮＴ１がアクティブのときのみトランスファーゲートＮＴＭ１ｓのゲート端子およびトランスファーゲートＮＴＭ３ｓのゲート端子に入力される。
【００４０】
スレイブラッチＳＬＶは、ＰチャネルＭＯＳトランジスタからなるトランスファーゲートＰＴＳ１，ＰＴＳ２およびＰＴＳ３、並びにインバータＩＶＳ１，ＩＶＳ２、ＩＶＳ３、インバータＩＶＳ１０により構成されている。
具体的な接続は、トランスファーゲートＰＴＳ１の入力端子はマスタラッチＭＳＴのインバータＩＶＭ３の出力端子およびトランスファーゲートＰＴＳ２のゲート端子が接続されている。トランスファーゲートＰＴＳ２の入力端子は電源電圧ＶDDの供給ラインに接続され、出力端子はトランスファーゲートＰＴＳ３の入力端子に接続されている。
また、トランスファーゲートＰＴＭ１の出力端子とトランスファーゲートＰＴＭ３の出力端子との間に、インバータＩＶＳ１とＩＶＳ２とが入出力端子を互いに逆向きにして並列に接続されている。ここで、トランスファーゲートＰＴＳ１の出力端子とインバータＩＶＳ１の入力（ＩＶＳ２の出力）との接続点をノードＮＤＳ１、トランスファーゲートＰＴＳ３の出力端子とインバータＩＶＳ２の入力（ＩＶＳ１の出力）との接続点をノードＮＤＳ２とする。
そして、ノードＮＤＳ１がインバータＩＶＳ３の入力に接続され、インバータＩＶＳ３の出力がデータ出力端子ＤＯＵＴに接続されている。
なお、インバータＩＶＳ２は、高抵抗形のインバータである必要はないが、低消費電力化を考慮すればＳＲＡＭの様な小さなトランジスタで構成することが望ましい。
【００４１】
さらに、スレイブラッチＳＬＶにおいては、トランスファーゲートＰＴＳ１のゲート端子およびトランスファーゲートＰＴＳ３のゲート端子には、第１のクロック信号ＣＬＫ１が入力される。
本回路は、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ３ｓがオン状態にあるときは、スレイブラッチＳＬＶのトランスファーゲートＰＴＳ１，ＰＴＳ３はオフ状態を保持し、スレイブラッチＳＬＶのトランスファーゲートＰＴＳ１，ＰＴＳ３がオン状態にあるときは、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３，ＮＴＭ１ｎ，ＮＴＭ３ｎまたはＮＴＭ１ｓ，ＮＴＭ３ｓはオフ状態を保持するように構成されている。
【００４２】
次に、上記構成による動作を、入力端子ＤＩＮ１にたとえば２Ｖでハイレベル「１」のデータが入力された場合を例に説明する。
クロック信号ＣＬＫがローレベルのとき、第１のクロック信号ＣＬＫ１はハイレベルでスレイブラッチＳＬＶのトランスファーゲートＰＴＳ１，ＰＴＳ３のゲート端子に供給され、所定時間をおいてコントロール信号ＣＴＬ１で制御された第２のクロック信号ＣＬＫ２１がハイレベルでマスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に供給される。
その結果、スレイブラッチＳＬＶのトランスファーゲートＰＴＳ１，ＰＴＳ３はオフ状態（非導状態）に保持され、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３はオン状態（導通状態）に保持される。
【００４３】
一方、クロック信号ＣＬＫがハイレベルのとき、第１のクロック信号ＣＬＫ１はローレベルでスレイブラッチＳＬＶのトランスファーゲートＰＴＳ１，ＰＴＳ３のゲート端子に供給され、第２のクロック信号ＣＬＫ２１がローレベルでマスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に供給される。
その結果、スレイブラッチＳＬＶのトランスファーゲートＰＴＳ１，ＰＴＳ３はオン状態（導通状態）に保持され、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３はオフ状態（非導通状態）に保持される。
【００４４】
そして、クロック信号ＣＬＫがローレベルの期間に入力端子ＤＩＮ１に入力された２Ｖのハイレベル「１」のデータは、トランスファーゲートＮＴＭ１の入力端子およびトランスファーゲートＮＴＭ２のゲート端子に入力され、トランスファーゲートＮＴＭ２はオン状態となる。
このとき、第２のクロック信号ＣＬＫ２１はハイレベルであることから上述したようにトランスファーゲートＮＴＭ１およびＮＴＭ３はオン状態にある。
これにより、ハイレベル２Ｖの入力データは、トランスファーゲートＮＴＭ１を通過することになるが、このとき、トランスファーゲートＮＴＭ１のしきい値電圧ＶthN （約１Ｖ）や基板効果などにより、トランスファーゲートＮＴＭ１の出力端子側のノードＮＤＭ１におけるレベルは約１Ｖあるいはそれ以下となり、このレベルがインバータＩＶＭ１の入力端子に印加される。
【００４５】
インバータＩＶＭ１の持つ回路しきい値は、一般に電源電圧ＶDDの約１／２か、ややそれより低いレベルに設定されるため、データ入力当初は、インバータＩＶＭ１のレベル反転機能により、その出力側のノードＮＤＭ２はほぼローレベルとなる。入力レベルが２Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の貫通電流が流れるが、この不安定なローレベルがインバータＩＶＭ２の入力端子に印加され、インバータＩＶＭ２の出力側、すなわちノードＮＤＭ１は不安定ながらほぼハイレベルに保持される。
【００４６】
しかし、このとき、トランスファーゲートＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるため、ノードＮＤＭ２は、強制的に接地レベルに引き込まれ、徐々に安定した０Ｖのローレベルとなる。
この安定したローレベルがインバータＩＶＭ２の入力端子に印加されるようになり、インバータＩＶＭ２の出力側、すなわちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保持されるようになる。
すなわち、トランスファーゲートＮＴＭ１のしきい値電圧ＶthN や基板効果などにより約１Ｖまで降下したデータレベルが補償され、ノードＮＤＭ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに安定に保持される。
【００４７】
ここで、クロック信号ＣＬＫがハイレベルとなると、上述したように、トランスファーゲートＮＴＭ１およびＮＴＭ３はオフ状態となり、トランスファーゲートＰＴＳ１およびＰＴＳ３がオン状態となる。
これにより、マスタラッチＭＳＴのノードＮＤＭ１のハイレベルが、インバータＩＮＶ３を介してローレベルとなり、トランスファーゲートＰＴＳ２のゲート端子に供給されるとともに、トランスファーゲートＰＴＳ１を通過する。このとき、通過データはローレベルであることから、トランスファーゲートＰＴＳ１のしきい値電圧ＶthP や基板効果などの影響を受けノードＮＤＳ１に現れる。
【００４８】
しかし、このとき、トランスファーゲートＰＴＳ２，ＰＴＳ３はオン状態であるため、ノードＮＤＳ２は、強制的に電源電圧ＶDDレベルに引き上げられる。
安定した２Ｖのハイレベルとなる。
この安定したハイレベルがインバータＩＶＳ２の入力端子に印加されるようになり、インバータＩＶＳ２の出力側、すなわちノードＮＤＳ１は安定なほぼ０Ｖのローレベルに保持されるようになる。
すなわち、トランスファーゲートＰＴＳ１のしきい値電圧ＶthP や基板効果などの影響を受けたデータレベルが補償され、ノードＮＤＳ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに安定に保持される。
【００４９】
そして、ノードＮＤＳ１の安定したローレベルは、インバータＩＶＳ３の入力端子に印加され、これにより、インバータＩＶＳ３から安定したハイレベル出力が得られ、データ出力端子ＤＯＵＴから出力される。
【００５０】
なお、入力データがローレベルの場合には、マスタラッチＭＳＴのトランスファーゲートＮＴＭ２はオン状態とならないが、トランスファーゲートＮＴＭ１を通過するローレベルは、トランスファーゲートＮＴＭ１のしきい値電圧ＶthN や基板効果などによる所定のレベル降下作用を受けずに安定に保持され、ノードＮＤＭ１に現れるため、インバータＩＶＭ１の出力側のノードＮＤＭ２も安定なハイレベルに保持されて、シフトレジスタとして安定に動作する。
また、スレイブラッチＳＬＶにはインバータＩＮＶ３を介したハイレベルのデータが入力され、トランスファーゲートＰＴＳ１を通過するが、このとき、トランスファーゲートＰＴＳ１のしきい値電圧ＶthP や基板効果などの影響を受けず安定なハイレベルとしてノードＮＤＳ１に現れる。
そして、ノードＮＤＳ１の安定したハイレベルは、インバータＩＶＳ３の入力端子に印加され、これにより、インバータＩＶＳ３から安定したローレベル出力が得られ、データ出力端子ＤＯＵＴから出力される。
【００５１】
以上のように、図１の回路は、電源電圧ＶDD２Ｖ下で、第２のクロック信号ＣＬＫ２１および第１のクロック信号ＣＬＫ１により順次データをシフトするシフトレジスタとして安定に動作する。
また、本シフトレジスタは、通常の電源電圧レベルである５Ｖ下では、なんら問題なく安定に動作する。
【００５２】
また、マスタラッチＭＳＴからスレイブラッチＳＬＶへのデータの転送は、インバータＩＶＭ１，ＩＶＭ２により確立されるノードＮＤＭ１のレベルがトランスファーゲートＰＴＳ１を通過することにより行われる。ノードＮＤＭ１には、トランジスタのゲート端子のような大きな負荷の原因となる要素が接続されていないので、ノードＮＤＭ１のレベルの確立およびデータの転送を行うインバータＩＶＭ１，ＩＶＭ２はそれ程大きなドライブ能力を要求されない。したがって、インバータＩＶＭ１，ＩＶＭ２を構成するトランジスタのサイズを小さくできる。これはシフトレジスタのレイアウト画積の縮小化に有効である。
【００５３】
以上説明したように、本実施形態によれば、１つの高速（たとえば５０ＭＨｚ）のクロック信号ＣＬＫのみを用い、このクロック信号ＣＬＫをインバータＩＶＳ１０でレベル反転させた信号を第１のクロック信号ＣＬＫ１としてスレイブラッチＳＬＶに供給し、第１のクロック信号ＣＬＫ１をクロック遅延回路としての２入力アンドゲートＡＮＤＭ１０、ＡＮＤＭ１０ｎで所定時間遅延させた第２のクロック信号ＣＬＫ２１，ＣＬＫ２ｎとしてマスタラッチＭＳＴに供給するようにしたので、図１４の回路に比較して、クロック配線に伴う電力消費が略半減できる。またクロック信号は１つであることから、アイソレーション期間の設定などのための複雑な回路が不要となる。
これは、クロックのノンオーバーラップ生成が不要となるため、従来のクロック生成回路においてクロックスキュー防止のために発生させていたディレイ回路による遅延をシフトレジスタのトランスファーゲート及びラッチインバータにて発生させるので、従来のシフトレジスタに比べて全てのトランジスタのサイズの大幅な減少（約半分のサイズでよい）が可能となってセル面積及び消費電力の削減が可能となる。
また、製造プロセスの負担となるＮチャネルトランスファーゲートのしきい値電圧ＶthN などを下げる必要がなく、Ｎチャネル用の単一クロック信号のみで十分低い電圧でも動作可能なシフトレジスタを実現できる。
【００５４】
また、完全ＣＭＯＳ型との比較においては、クロックの本数を一つのデータインに対して一本とすることによりクロックラインのラウティングによるレイアウト面積の増大とクロックドライバの回路規模の増大を防止することができる。
【００５５】
第２実施形態
図２は、本発明に係るシフトレジスタの第２の実施形態を示す回路図である。
本第２の実施形態が上記第１の実施形態と異なる点は、スレイブラッチＳＬＶにおいて、トランスファーゲートＰＴＳ３の入力端子をトランスファーゲートＰＴＳ２を介して電源電圧ＶDDの供給ラインに接続する代わりに、インバータＩＶＳ４の出力端子に接続し、インバータＩＶＳ４の入力端子をマスタラッチＭＳＴのインバータＩＶＭ３の出力端子に接続したことにある。本回路は、図１５の回路に対応したものである。
【００５６】
この回路においても、上述した図１の回路と同様の作用効果を得ることができるとともに、マスタラッチＭＳＴにおいてラッチしたデータをインバータＩＶＳ４の出力端子から出力することができる。
【００５７】
第３実施形態
図３は、本発明に係るシフトレジスタの第３の実施形態を示す回路図である。
本第３の実施例が上記第１の実施形態と異なる点は、スレイブラッチＳＬＶにおいて、３つのトランスファーゲートをＰチャネルではなく、図１４の場合と同様に、ＮチャネルのトランスファーゲートＮＴＳ１，ＮＴＳ２，ＮＴＳ３により構成し、トランスファーゲートＮＴＳ２の入力端子を接地（基準電源ラインである接地ラインに接続）し、かつ、第２のクロック信号ＣＬＫ２１，ＣＬＫ２ｎを生成するアンドゲートの代わりにナンドゲートＮＡＤＮＭ１０，ＮＡＮＤＭ１０ｎを設けたことにある。また、スキャンクロック信号SCANCLK が入力されるアンドゲートをナンドゲートＮＡＮＤＴ１に変更している。
【００５８】
次に、このような構成における動作を、入力端子ＤＩＮ１にたとえば２Ｖでハイレベル「１」のデータが入力された場合を例に説明する。
クロック信号ＣＬＫがハイレベルのとき、第１のクロック信号ＣＬＫ１はローレベルでスレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ３のゲート端子に供給され、所定時間をおいてコントロール信号ＣＮＴ１で制御された第２のクロック信号ＣＬＫ２１がハイレベルでマスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に供給される。
その結果、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ３はオフ状態（非導通状態）に保持され、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３はオン状態（導通状態）に保持される。
【００５９】
一方、クロック信号ＣＬＫがローレベルのとき、第１のクロック信号ＣＬＫ１はハイレベルでスレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ３のゲート端子に供給され、第２のクロック信号ＣＬＫ２１がローレベルでマスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に供給される。
その結果、スレイブラッチＳＬＶのトランスファーゲートＮＴＳ１，ＮＴＳ３はオン状態（導通状態）に保持され、マスタラッチＭＳＴのトランスファーゲートＮＴＭ１，ＮＴＭ３はオフ状態（非導通状態）に保持される。
【００６０】
そして、クロック信号ＣＬＫがハイレベルの期間に入力端子ＤＩＮ１に入力された２Ｖのハイレベル「１」のデータは、トランスファーゲートＮＴＭ１の入力端子およびトランスファーゲートＮＴＭ２のゲート端子に入力され、トランスファーゲートＮＴＭ２はオン状態となる。
このとき、第２のクロック信号ＣＬＫ２１はハイレベルであることから上述したようにトランスファーゲートＮＴＭ１およびＮＴＭ３はオン状態にある。
これにより、ハイレベル２Ｖの入力データは、トランスファーゲートＮＴＭ１を通過することになるが、このとき、トランスファーゲートＮＴＭ１のしきい値電圧ＶthN （約１Ｖ）や基板効果などにより、トランスファーゲートＮＴＭ１の出力端子側のノードＮＤＭ１におけるレベルは約１Ｖあるいはそれ以下となり、このレベルがインバータＩＶＭ１の入力端子に印加される。
【００６１】
インバータＩＶＭ１の持つ回路しきい値は、一般に電源電圧ＶDDの約１／２か、ややそれより低いレベルに設定されるため、データ入力当初は、インバータＩＶＭ１のレベル反転機能により、その出力側のノードＮＤＭ２はほぼローレベルとなる。入力レベルが２Ｖよりも低い１Ｖあるいはそれ以下であるため、多少の貫通電流が流れるが、この不安定なローレベルがインバータＩＶＭ２の入力端子に印加され、インバータＩＶＭ２の出力側、すなわちノードＮＤＭ１は不安定ながらほぼハイレベルに保持される。
【００６２】
しかし、このとき、トランスファーゲートＮＴＭ２，ＮＴＭ３は上述したようにオン状態であるため、ノードＮＤＭ２は、強制的に接地レベルに引き込まれ、徐々に安定した０Ｖのローレベルとなる。
この安定したローレベルがインバータＩＶＭ２の入力端子に印加されるようになり、インバータＩＶＭ２の出力側、すなわちノードＮＤＭ１は安定なほぼ２Ｖのハイレベルに保持されるようになる。
すなわち、トランスファーゲートＮＴＭ１のしきい値電圧ＶthN や基板効果などにより約１Ｖまで降下したデータレベルが補償され、ノードＮＤＭ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに安定に保持される。
【００６３】
ここで、クロック信号ＣＬＫがローレベルとなると、上述したように、トランスファーゲートＮＴＭ１およびＮＴＭ３はオフ状態となり、トランスファーゲートＮＴＳ１およびＮＴＳ３がオン状態となる。
これにより、マスタラッチＭＳＴのノードＮＤＭ１のハイレベルが、インバータＩＮＶ３を介してローレベルとなり、トランスファーゲートＮＴＳ２のゲート端子に供給されるとともに、トランスファーゲートＮＴＳ１を通過する。このとき、通過データはローレベルであることから、トランスファーゲートＮＴＳ１のしきい値電圧ＶthP や基板効果などによる所定のレベル降下作用を受けることなくノードＮＤＳ１に現れる。
【００６４】
そして、ノードＮＤＳ１の安定したローレベルは、インバータＩＶＳ３の入力端子に印加され、これにより、インバータＩＶＳ３から安定したハイレベル出力が得られ、データ出力端子ＤＯＵＴから出力される。
【００６５】
なお、入力データがローレベルの場合には、マスタラッチＭＳＴのトランスファーゲートＮＴＭ２はオン状態とならないが、トランスファーゲートＮＴＭ１を通過するローレベルは、トランスファーゲートＮＴＭ１のしきい値電圧ＶthN や基板効果などによる所定のレベル降下作用を受けずに安定に保持され、ノードＮＤＭ１に現れるため、インバータＩＶＭ１の出力側のノードＮＤＭ２も安定なハイレベルに保持されて、シフトレジスタとして安定に動作する。
また、スレイブラッチＳＬＶにはインバータＩＮＶ３を介したハイレベルのデータが入力され、トランスファーゲートＮＴＳ１を通過するが、このとき、トランスファーゲートＮＴＳ１のしきい値電圧ＶthN や基板効果などの影響を受け、トランスファーゲートＮＴＳ１の出力端子側のノードＮＤＳ１におけるレベルは約１Ｖあるいはそれ以下となり、このレベルがインバータＩＶＳ１の入力端子に印加される。
【００６６】
しかし、このとき、トランスファーゲートＮＴＳ２，ＮＴＳ３はオン状態であるため、ノードＮＤＳ２は、強制的に接地レベルに引き込まれ、徐々に安定した０Ｖのローレベルとなる。
この安定したローレベルがインバータＩＶＳ２の入力端子に印加されるようになり、インバータＩＶＳ２の出力側、すなわちノードＮＤＳ１は安定なほぼ０Ｖのローレベルに保持されるようになる。
すなわち、トランスファーゲートＮＴＳ１のしきい値電圧ＶthP や基板効果などにより約１Ｖまで降下したデータレベルが補償され、ノードＮＤＳ１およびノードＮＤＭ２がそれぞれ、ハイレベルおよびローレベルに安定に保持される。
【００６７】
以上のように、図３の回路は、電源電圧ＶDD２Ｖ下で、第２のクロック信号ＣＬＫ２１および第１のクロック信号ＣＬＫ１により順次データをシフトするシフトレジスタとして安定に動作する。
また、本シフトレジスタは、通常の電源電圧レベルである５Ｖ下では、なんら問題なく安定に動作する。
【００６８】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００６９】
第４実施形態
図４は、本発明に係るシフトレジスタの第４の実施形態を示す回路図である。本第４の実施形態が上記第３の実施形態と異なる点は、スレイブラッチＳＬＶにおいて、トランスファーゲートＮＴＳ３の入力端子をトランスファーゲートＮＴＳ２を介して接地する代わりに、インバータＩＶＳ４の出力端子に接続し、インバータＩＶＳ４の入力端子をマスタラッチＭＳＴのインバータＩＶＭ３の出力端子に接続したことにある。
【００７０】
この回路においても、上述した図３の回路と同様の作用効果を得ることができるとともに、マスタラッチＭＳＴにおいてラッチしたデータをインバータＩＶＳ４の出力端子から出力することができる。
【００７１】
第５実施形態
図５は、本発明に係るシフトレジスタの第５の実施形態を示す回路図である。本第５の実施形態が上記第１の実施形態と異なる点は、マスタラッチＭＳＴにおいて、コントロール信号ＣＮＴ１で制御されるアンドゲートＡＮＤＭ１０，ＡＮＤ１０Ｍｎ、およびＡＮＤＴ１を設ける代わりに、第１のクロック信号ＣＬＫ１を直接トランスファーゲートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ３ｎのゲート端子に、スキャンクロック信号SCANCLK を直接トランスファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲート端子に入力させるとともに、データ入力端子ＤＩＮ１，ＤＩＮｎ，ＳＩＮとノードＮＤＭ１との間、並びに接地ラインとノードＮＤＭ２との間にそれぞれ、ＮチャネルＭＯＳトランジスタからなるトランスファーゲートＮＴＭ４とＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ４ｓとＮＴＭ５ｓをさらに直列に設け、トランスファーゲートＮＴＭ４とＮＴＭ５のゲート端子をコントロール信号ＣＮＴ１の入力ラインに接続し、トランスファーゲートＮＴＭ４ｎとＮＴＭ５ｎのゲート端子をコントロール信号ＣＮＴ１ｎの入力ラインに接続し、トランスファーゲートＮＴＭ４ｓとＮＴＭ５ｓのゲート端子をコントロール信号ＣＮＴ１ｔの入力ラインに接続したことにある。
その他の構成は第１の実施形態と同様である。
【００７２】
このような構成においても、上述した第１の実施形態と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
【００７３】
第６実施形態
図６は、本発明に係るシフトレジスタの第６の実施形態を示す回路図である。本第６の実施形態が上記第２の実施形態と異なる点は、マスタラッチＭＳＴにおいて、コントロール信号ＣＮＴ１で制御されるアンドゲートＡＮＤＭ１０，ＡＮＤ１０Ｍ、およびＡＮＤＴ１を設ける代わりに、第１のクロック信号ＣＬＫ１を直接トランスファーゲートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ３ｎのゲート端子に、スキャンクロック信号SCANCLK を直接トランスファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲート端子に入力させるとともに、データ入力端子ＤＩＮ１，ＤＩＮｎ，ＳＩＮとノードＮＤＭ１との間、並びに接地ラインとノードＮＤＭ２との間にそれぞれ、ＮチャネルＭＯＳトランジスタからなるトランスファーゲートＮＴＭ４とＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ４ｓとＮＴＭ５ｓをさらに直列に設け、トランスファーゲートＮＴＭ４とＮＴＭ５のゲート端子をコントロール信号ＣＮＴ１の入力ラインに接続し、トランスファーゲートＮＴＭ４ｎとＮＴＭ５ｎのゲート端子をコントロール信号ＣＮＴ１ｎの入力ラインに接続し、トランスファーゲートＮＴＭ４ｓとＮＴＭ５ｓのゲート端子をコントロール信号ＣＮＴ１ｔの入力ラインに接続したことにある。
その他の構成は第２の実施形態と同様である。
【００７４】
このような構成においても、上述した第２の実施形態と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
【００７５】
第７実施形態
図７は、本発明に係るシフトレジスタの第７の実施形態を示す回路図である。本第７の実施形態が上記第３の実施形態と異なる点は、マスタラッチＭＳＴにおいて、コントロール信号ＣＮＴ１で制御されるナンドゲートＮＡＮＤ１０，ＮＡＮＤ１０Ｍ、およびナンドゲートＮＡＮＤＴ１を設ける代わりに、第２のクロック信号ＣＬＫ２１をインバータＩＶＭ１０で生成してトランスファーゲートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ３ｎのゲート端子に、スキャンクロック信号SCANCLK をトランスファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲート端子に入力させるとともに、データ入力端子ＤＩＮ１，ＤＩＮｎ，ＳＩＮとノードＮＤＭ１との間、並びに接地ラインとノードＮＤＭ２との間にそれぞれ、ＮチャネルＭＯＳトランジスタからなるトランスファーゲートＮＴＭ４とＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ４ｓとＮＴＭ５ｓをさらに直列に設け、トランスファーゲートＮＴＭ４とＮＴＭ５のゲート端子をコントロール信号ＣＮＴ１の入力ラインに接続し、トランスファーゲートＮＴＭ４ｎとＮＴＭ５ｎのゲート端子をコントロール信号ＣＮＴ１ｎの入力ラインに接続し、トランスファーゲートＮＴＭ４ｓとＮＴＭ５ｓのゲート端子をコントロール信号ＣＮＴ１ｔの入力ラインに接続したことにある。
その他の構成は第３の実施形態と同様である。
【００７６】
このような構成においても、上述した第３の実施形態と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
【００７７】
第８実施形態
図８は、本発明に係るシフトレジスタの第８の実施形態を示す回路図である。本第８の実施形態が上記第４の実施形態と異なる点は、マスタラッチＭＳＴにおいて、コントロール信号ＣＮＴ１で制御されるナンドゲートＮＡＮＤＭ１０，ＮＡＮＤＭ１０ｎ、およびナンドゲートＮＡＮＤＴ１を設ける代わりに、第２のクロック信号ＣＬＫ２１をインバータＩＶＭ１０で生成してトランスファーゲートＮＴＭ１，ＮＴＭ３、ＮＴＭ１ｎ，ＮＴＭ３ｎのゲート端子に、スキャンクロック信号SCANCLK をトランスファーゲートＮＴＭ１ｓ，ＮＴＭ３ｓのゲート端子に入力させるとともに、データ入力端子ＤＩＮ１，ＤＩＮｎ，ＳＩＮとノードＮＤＭ１との間、並びに接地ラインとノードＮＤＭ２との間にそれぞれ、ＮチャネルＭＯＳトランジスタからなるトランスファーゲートＮＴＭ４とＮＴＭ５、ＮＴＭ４ｎとＮＴＭ５ｎ、ＮＴＭ４ｓとＮＴＭ５ｓをさらに直列に設け、トランスファーゲートＮＴＭ４とＮＴＭ５のゲート端子をコントロール信号ＣＮＴ１の入力ラインに接続し、トランスファーゲートＮＴＭ４ｎとＮＴＭ５ｎのゲート端子をコントロール信号ＣＮＴ１ｎの入力ラインに接続し、トランスファーゲートＮＴＭ４ｓとＮＴＭ５ｓのゲート端子をコントロール信号ＣＮＴ１ｔの入力ラインに接続したことにある。
その他の構成は第４の実施形態と同様である。
【００７８】
このような構成においても、上述した第４の実施形態と同様の効果を得ることができるとともに、データのラッチ制御を任意に行える利点がある。
【００７９】
第９実施形態
図９は、本発明に係るシフトレジスタの第９の実施形態を示す回路図である。
本第９の実施形態が上記第１の実施形態と異なる点は、スレイブラッチＳＬＶにおいて、第１のクロック信号ＣＬＫ１をトランスファーゲートＰＴＳ１，ＰＴＳ３のゲート端子に入力させる代わりに、トランスファーゲートＰＴＳ２のゲートに入力させ、トランスファーゲートＰＴＳ１のゲート端子をマスタラッチＭＳＴのノードＮＤＭ１に接続するとともに、トランスファーゲートＰＴＳ３のゲートをマスタラッチＭＳＴのノードＮＤＭ２に接続したことにある。
その他の構成は第１の実施形態と同様である。
【００８０】
このような構成においても、上述した第１の実施形態と同様の効果を得ることができる。
【００８１】
第１０実施形態
図１０は、本発明に係るシフトレジスタの第１０の実施形態を示す回路図である。
本第１０の実施形態が上記第３の実施形態と異なる点は、スレイブラッチＳＬＶにおいて、第１のクロック信号ＣＬＫ１をトランスファーゲートＮＴＳ１，ＮＴＳ３のゲート端子に入力させる代わりに、トランスファーゲートＮＴＳ２のゲートに入力させ、トランスファーゲートＮＴＳ１のゲート端子をマスタラッチＭＳＴのノードＮＤＭ１に接続するとともに、トランスファーゲートＮＴＳ３のゲートをマスタラッチＭＳＴのノードＮＤＭ２に接続したことにある。
その他の構成は第３の実施形態と同様である。
【００８２】
このような構成においても、上述した第３の実施形態と同様の効果を得ることができる。
【００８３】
第１１実施形態
図１１は、本発明に係るシフトレジスタの第１１の実施形態を示す回路図である。
本第１１の実施形態が上記第９の実施形態と異なる点は、マスタラッチＭＳＴおよびスレイブラッチＳＬＶともに同相のクロック信号ＣＬＫを供給し、マスタラッチＭＳＴにおいて、クロック信号ＣＬＫをトランスファーゲートＮＴＭ１，ＮＴＭ３のゲート端子に入力させる代わりに、トランスファーゲートＮＴＭ２のゲートに入力させ、トランスファーゲートＮＴＭ１をトランスファーゲートＮＴＭ２とノードＮＤＭ１との間に接続するとともに、トランスファーゲートＮＴＭ３をトランスファーゲートＮＴＭ２とノードＮＤＭ２との間に接続し、さらにトランスファーゲートＮＴＭ１のゲート端子をインバータＩＶＭ３を介して入力端子ＳＤＩＮ１に接続し、トランスファーゲートＮＴＭ３のゲート端子を入力端子ＤＩＮ１に接続したことにある。
また、ｎ段目のマスタラッチおよびスキャン用のマスタラッチも同様に構成さされる。
その他の構成は第９の実施形態と同様である。
【００８４】
このような構成においても、上述した第１の実施形態と同様の効果を得ることができる。
【００８５】
第１２実施形態
図１２は、本発明に係るシフトレジスタの第１２の実施形態を示す回路図である。
本第１２の実施形態が上記第１１の実施形態と異なる点は、マスタラッチＭＳＴにおいて供給するクロック信号をスレイブラッチＳＬＶに供給するクロック信号ＣＬＫをインバータＩＮＭ１０で反転させて各トランスファーゲートＮＴＭ２，ＮＴＭ２ｎのゲート端子に供給するようにし、かつスレイブラッチＳＬＶにおいてトランスファーゲートをＰＭＯＳトランジスタで構成する代わりにＮＭＯＳトランジスタにより構成し、トランスファーゲートＮＴＳ２を接地ラインに接続したことにある。
その他の構成は第１１の実施形態と同様である。
【００８６】
このような構成においても、上述した第１の実施形態と同様の効果を得ることができる。
【００８７】
第１３実施形態
図１３は、本発明に係るシフトレジスタの第１３の実施形態を示す回路図である。
本第１３の実施形態が上記第１１の実施形態と異なる点は、マスタラッチＭＳＴにおいて、トランスファーゲートをＮＭＯＳトランジスタで構成する代わりにＰＭＯＳトランジスタにより構成し、トランスファーゲートＰＴＭ２を電源電圧ＶDDの供給ラインすると共に、マスタラッチＭＴＳにおいて供給するクロック信号をスレイブラッチＳＬＶに供給するクロック信号をインバータＩＶＭ１０で反転させて各トランスファーゲートＰＴＭ２，ＰＴＭ２ｎのゲート端子に供給するようにしたことにある。
その他の構成は第１２の実施形態と同様である。
【００８８】
このような構成においても、上述した第１の実施形態と同様の効果を得ることができる。
【００８９】
【発明の効果】
以上説明したように、本発明によれば、レイアウト面積の増大や回路の複雑化を招くことなく、通常の電源電圧下のみならず、低電源電圧下においても安定に動作可能で、しかも低電力化を図れるシフトレジスタを実現できる。
【図面の簡単な説明】
【図１】本発明に係るシフトレジスタの第１の実施形態を示す回路図である。
【図２】本発明に係るシフトレジスタの第２の実施形態を示す回路図である。
【図３】本発明に係るシフトレジスタの第３の実施形態を示す回路図である。
【図４】本発明に係るシフトレジスタの第４の実施形態を示す回路図である。
【図５】本発明に係るシフトレジスタの第５の実施形態を示す回路図である。
【図６】本発明に係るシフトレジスタの第６の実施形態を示す回路図である。
【図７】本発明に係るシフトレジスタの第７の実施形態を示す回路図である。
【図８】本発明に係るシフトレジスタの第８の実施形態を示す回路図である。
【図９】本発明に係るシフトレジスタの第９の実施形態を示す回路図である。
【図１０】本発明に係るシフトレジスタの第１０の実施形態を示す回路図である。
【図１１】本発明に係るシフトレジスタの第１１の実施形態を示す回路図である。
【図１２】本発明に係るシフトレジスタの第１２の実施形態を示す回路図である。
【図１３】本発明に係るシフトレジスタの第１３の実施形態を示す回路図である。
【図１４】従来のシフトレジスタの一構成例を示す回路図である。
【図１５】従来のシフトレジスタの他の構成例を示す回路図である。
【符号の説明】
ＭＳＴ…マスタラッチ
ＳＬＶ…スレイブラッチ
ＮＴＭ１，ＮＴＭ１ｎ，ＮＴＭ１ｓ…トランスファーゲート
ＰＴＭ１，ＰＴＭ１ｎ，ＰＴＭ１ｓ…トランスファーゲート
ＮＴＭ２，ＮＴＭ２ｎ，ＮＴＭ２ｓ…トランスファーゲート
ＰＴＭ２，ＰＴＭ２ｎ，ＰＴＭ２ｓ…トランスファーゲート
ＮＴＭ３，ＮＴＭ３ｎ，ＮＴＭ３ｓ…トランスファーゲート
ＰＴＭ３，ＰＴＭ３ｎ，ＰＴＭ３ｓ…トランスファーゲート
ＮＴＭ４，ＮＴＭ４ｎ，ＮＴＭ４ｓ…トランスファーゲート
ＮＴＭ５，ＮＴＭ５ｎ，ＮＴＭ５ｓ…トランスファーゲート
ＮＴＳ１，ＮＴＳ２，ＮＴＳ３…トランスファーゲート
ＰＴＳ１，ＰＴＳ２，ＰＴＳ３…トランスファーゲート
ＩＶＭ１，ＩＶＭ２，ＩＶＭ３，ＩＶＭ１０，ＩＶＳ１，ＩＶＳ２，ＩＶＳ３，ＩＶＳ４，ＩＶＳ１０…インバータ
ＡＮＤＭ１０，ＡＮＤＭ１０ｎ，ＡＮＤＴ１…アンドゲート
ＮＡＮＤＭ１０，ＮＡＮＤＭ１０ｎ…ナンドゲート
ＤＩＮ１〜ＤＩＮ４，ＤＩＮｎ，ＳＩＮ…データ入力端子
ＤＯＵＴ…データ出力端子
ＣＬＫ…クロック信号
ＣＬＫ１…第１のクロック信号
ＣＬＫ２１…第２のクロック信号
SCANCLK …スキャンクロック信号
ＣＮＴ１，ＣＴＬ１ｎ，ＣＴＬ１ｔ…コントロール信号
【図１】
0003963530.tif 000002
【図２】
0003963530.tif 000003
【図３】
0003963530.tif 000004
【図４】
0003963530.tif 000005
【図５】
0003963530.tif 000006
【図６】
0003963530.tif 000007
【図７】
0003963530.tif 000008
【図８】
0003963530.tif 000009
【図９】
0003963530.tif 000010
【図１０】
0003963530.tif 000011
【図１１】
0003963530.tif 000012
【図１２】
0003963530.tif 000013
【図１３】
0003963530.tif 000014
【図１４】
0003963530.tif 000015
【図１５】
0003963530.tif 000016