(57)【特許請求の範囲】
【請求項１】
基板と、メモリセル領域と、周辺回路領域と、第１誘電体層と、第１金属層とを有し、前記メモリセルと前記周辺回路領域が前記基板に形成され、前記第１誘電体層が前記メモリセルと前記周辺回路領域に形成され、前記第１金属層が前記第１誘電体層に形成され、前記第１誘電体層において複数のコンタクトホールが形成され、前記第１金属層が前記複数のコンタクトホールを介してメモリセル及び周辺回路領域とそれぞれ電気的に接続されたメモリ基板を用意する工程と、
前記第１金属層と前記第１金属層に覆われていない前記第１誘電体層に絶縁層を堆積させる工程と、
前記絶縁層上にプラズマ電荷遮蔽層を堆積させる工程と、
前記絶縁層と前記プラズマ電荷遮蔽層をエッチングすることにより、前記第１金属層上方の前記絶縁層と前記プラズマ電荷遮蔽層、及び前記周辺回路領域上方の前記絶縁層と前記プラズマ電荷遮蔽層を取り除く工程と、
前記プラズマ電荷遮蔽層上と、前記プラズマ電荷遮蔽層に覆われていない前記絶縁層上と、前記プラズマ電荷遮蔽層及び前記絶縁層に覆われていない前記第１金属層上とに、第２誘電体層を形成する工程と、
前記第２誘電体層上に第２金属層を形成し、前記第２誘電体層において複数のコンタクトホールを形成し、前記第２金属層が前記第２誘電体層に形成された前記複数のコンタクトホールを介して、前記第１金属層とそれぞれ電気的に接続する工程と、
を含むことを特徴とするメモリ装置の製造方法。
【請求項２】
前記第１誘電体層は、層間絶縁膜であることを特徴とする請求項１に記載のメモリ装置の製造方法。
【請求項３】
前記第２誘電体層は、金属配線層間絶縁膜であることを特徴とする請求項１に記載のメモリ装置の製造方法。
【請求項４】
前記絶縁層と前記プラズマ電荷遮蔽層をエッチングする方法は、ドライエッチングであることを特徴とする請求項１に記載のメモリ装置の製造方法。
【請求項５】
前記プラズマ電荷遮蔽層は、窒化ケイ素から構成されることを特徴とする請求項１に記載のメモリ装置の製造方法。
【請求項６】
前記プラズマ電荷遮蔽層は、窒化チタンから構成されることを特徴とする請求項１に記載のメモリ装置の製造方法。
【請求項７】
前記プラズマ電荷遮蔽層は、チタンから構成されることを特徴とする請求項１に記載のメモリ装置の製造方法。
【請求項８】
前記メモリ基板を用意する工程は、前記第１金属層の側辺にスペーサを形成する工程をさらに有することを特徴とする請求項１に記載のメモリ装置の製造方法。
【請求項９】
前記メモリ基板を用意する工程は、前記第１誘電体層と前記第１金属層及び前記スペーサとの間に障壁層が形成される工程をさらに有することを特徴とする請求項８に記載のメモリ装置の製造方法。
【請求項１０】
前記障壁層は、窒化チタンから構成されることを特徴とする請求項９に記載のメモリ装置の製造方法。
【請求項１１】
前記障壁層は、チタンから構成されることを特徴とする請求項９に記載のメモリ装置の製造方法。
【請求項１２】
基板と、メモリセル領域と、周辺回路領域と、第１誘電体層と、第１金属層とを有し、前記メモリセル領域及び前記周辺回路領域が前記基板に形成され、前記第１誘電体層が前記メモリセル領域及び前記周辺回路領域に形成され、前記第１金属層が前記第１誘電体層上に形成されているメモリ基板と、
前記第１金属層に覆われていない前記第１誘電体層に形成された絶縁層と、
前記メモリセル領域上方の前記絶縁層に形成されたプラズマ電荷遮蔽層と、
前記プラズマ電荷遮蔽層上と、前記プラズマ電荷遮蔽層に覆われていない前記絶縁層上と、前記プラズマ電荷遮蔽層及び前記絶縁層に覆われていない第１金属層上とに形成された第２誘電体層と、
前記第２誘電体層上に形成された第２金属層と、を備え、
前記メモリ基板は、前記第１誘電層において複数のコンタクトホールが形成され、前記第１金属層が前記複数のコンタクトホールを介して前記メモリセル領域及び周辺回路領域とそれぞれ電気的に接続され、
前記第２誘電体層において複数のコンタクトホールが形成され、前記第２金属層が前記複数のコンタクトホールを介して前記第１金属層とそれぞれ電気的に接続されていることを特徴とするメモリ装置。
【請求項１３】
前記第１誘電体層は、層間絶縁膜であることを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記第２誘電体層は、金属配線層間絶縁膜であることを特徴とする請求項１２に記載のメモリ装置。
【請求項１５】
前記プラズマ電荷遮蔽層は、窒化ケイ素から構成されることを特徴とする請求項１２に記載のメモリ装置。
【請求項１６】
前記プラズマ電荷遮蔽層は、窒化チタンから構成されることを特徴とする請求項１２に記載のメモリ装置。
【請求項１７】
前記プラズマ電荷遮蔽層は、チタンから構成されることを特徴とする請求項１２に記載のメモリ装置。
【請求項１８】
前記メモリ基板は、前記第１金属層の側辺に形成されたスペーサをさらに有することを特徴とする請求項１２に記載のメモリ装置。
【請求項１９】
前記メモリ基板は、前記第１誘電体層と前記第１金属層及び前記スペーサとの間に障壁層をさらに有することを特徴とする請求項１８に記載のメモリ装置。
【請求項２０】
前記障壁層は、窒化チタンから構成されることを特徴とする請求項１９に記載のメモリ装置の製造方法。
【請求項２１】
前記障壁層は、チタンから構成されることを特徴とする請求項１９に記載のメモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置及びその製造方法に関し、特にメモリセル領域上に遮蔽層を有するメモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在の半導体製造技術において、イオン化技術は、半導体の後工程でよく利用される重要な技術であり、例えば、イオン化技術を利用してエッチング工程、物理気相成長法（ＰＶＤ）などが行われる。
【０００３】
然しながら、イオン化工程を行う際に、製造装置の反応室で大量のプラズマが発生し、これらのプラズマは、一般に大量の電荷を持つので、半導体デバイスを帯電させ、半導体デバイスの安定性及び信頼性に影響する。
【０００４】
メモリ装置を例に挙げると、特により先端的なフラッシュメモリ（ｆｌａｓｈＲＡＭ）及び窒化シリコンメモリ（ＮＲＯＭ）は、フローティングゲート（ｆｌｏａｔｉｎｇｇａｔｅ）技術を使用してメモリの各メモリセルを形成する。上述のように、メモリ装置の後工程を行う際、発生した大量のプラズマにより大量の電荷が生じ、これらのプラズマ電荷はさらにメモリ装置のメモリセルに衝撃を与え、つまり、プラズマ電荷はメモリ装置のメモリセルにトラップされるので、メモリ装置のプログラミング、書き込み及び読み出しに影響して、半導体デバイスの安定性や信頼性を悪くする。
【０００５】
【発明が解決しようとする課題】
ここで、如何にして半導体後工程で発生する大量のプラズマがメモリ装置のメモリセルにトラップされるのを避け、メモリ装置の安定性や信頼性をさらにあげるかが、現在半導体工程技術での大きな課題となっている。
【０００６】
本発明は、上記の課題を鑑みてなされたものであり、プラズマ電荷を遮蔽することによりメモリセルにトラップされるのを避けるメモリ装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上述の目的を達成するために、本発明に係わるメモリ装置は、メモリ基板と、絶縁層と、遮蔽層と、第２誘電体層と、第２金属層と、を備える。なお、メモリ基板は、基板と、メモリセル領域と、周辺回路領域と、第１誘電体層と、第１金属層とを有する。メモリセル領域と周辺回路領域は、前記基板に形成されている。第１誘電体層は、メモリセル領域と周辺回路領域に形成されている。第１金属層は、第１誘電体層に形成されている。絶縁層は、第１金属層に覆われていない第１誘電体層に形成されている。遮蔽層は、メモリセル領域上方の絶縁層に形成されている。遮蔽層と、遮蔽層に覆われていない絶縁層と、遮蔽層及び絶縁層に覆われていない第１金属層とには、第２誘電体層が形成されている。第２金属層は、第２誘電体層に形成されている。
【０００８】
さらに、本発明のもう一つの実施の形態において、メモリ基板は、さらに、前記第１金属層の側辺に形成されたスペーサと、前記第１誘電体層の上方、及び前記第１金属層と前記スペーサの下方に形成された障壁層とを有する。
【０００９】
さらに、本発明に係わるメモリ装置の製造方法は、メモリ基板の用意工程と、絶縁層の堆積工程と、遮蔽層の堆積工程と、絶縁層及び遮蔽層のエッチング工程と、第２誘電体層の形成工程と、第２金属層の形成工程と、を含む。
【００１０】
上述のように、本発明に係わるメモリ装置及びその製造方法によれば、メモリセル領域上方の絶縁層に遮蔽層を形成するので、遮蔽層を利用して半導体の後工程で発生する大量のプラズマ電荷を遮蔽することができ、プラズマ電荷がメモリセルのゲートにトラップされるのを避けて、メモリ装置の安定性及び信頼性を上げることが出来る。
【００１１】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態に係わるメモリ装置及びその製造方法を説明する。
【００１２】
図１を参照すると、本発明の実施の形態に係わるメモリ装置１は、メモリ基板１１と、絶縁層１２と、遮蔽層１３と、第２誘電体層１４と第２金属層１５と、を備える。
【００１３】
本実施の形態において、メモリ基板１１は、基板１１１と、メモリセル１１２と、周辺回路領域１１３と、第１誘電体層１１４と、第１金属層１１５と、を有する。メモリセル領域１１２と周辺回路領域１１３は、基板１１１に形成され、第１誘電体層１１４は、メモリセル領域１１２と周辺回路領域１１３に形成され、第１金属層１１５は、第１誘電体層１１４に形成されている。また、メモリセル領域１１２は、複数のメモリセルを有し、これらのメモリセルは、それぞれが複数のワード線と複数のビット線と電気的に接続される。これらのワード線とビット線は、メモリ装置１の各金属層（第１金属層１１５と第２金属層１５）より構成されている。周辺回路領域１１３は、前記各メモリセルのアクセスを制御する。第１誘電体層１１４は、例えば層間絶縁膜（ＩＬＤ）であり、しかも第１誘電体層１１４で複数のコンタクトホール１１６を形成するので、第１金属層１１５がコンタクトホール１１６を介してメモリセル１１２と周辺回路領域１１３とそれぞれ電気的に接続され、設計により必要な回路デザインを形成する。
【００１４】
さらに、本発明のもう一つの実施の形態において、メモリ基板１１は、スペーサ１１７と障壁層１１８とをさらに有する。図２に示すように、スペーサ１１７は、第１金属層１１５の側辺に形成され、障壁層１１８は、第１誘電体層１１４及び第１金属層１１５とスペーサ１１７の間に形成される。なお、障壁層１１８は、例えば窒化チタンまたはチタンから構成されることにより、半導体の後工程で発生する大量のプラズマ電荷を遮蔽する。
【００１５】
再び、図１を参照すると、絶縁層１２は、メモリ基板１１に形成され、且つ第１金属層１１５に覆われない第１誘電体層１１４に形成される。
【００１６】
遮蔽層１３は、メモリセル領域１１２上方の絶縁層１２に形成される。本実施の形態において、遮蔽層は、例えは窒化ケイ素、窒化チタン、或いはチタンから構成される。
【００１７】
図１に示すように、遮蔽層１３、遮蔽層１３に覆われない絶縁層１２、及び遮蔽層１３と絶縁層１２に覆われない第１金属層１１５には、第２誘電体層１４が形成される。本実施の形態において、第２誘電体層１４は、金属配線層間絶縁膜（ＩＭＤ）である。
【００１８】
最後に、第２金属層１５は、第２誘電体層１４に形成される。第２金属層１５は、第２誘電体層１４に形成された複数のコンタクトホール１４１を介して、第１金属層１１５とそれぞれ電気的に接続されることにより、設計により必要な回路デザインを形成する。
【００１９】
本発明の内容を更に詳しく理解してもらうために、以下に実例をあげて本発明の実施の形態に係わるメモリ装置の製造方法の工程について説明する。
【００２０】
図３Ａから３Ｃを参照すると、本発明の実施の形態に係わるメモリ装置の製造方法は、以下の工程を含む。
【００２１】
先ず、図３Ａに示すように、メモリ基板１１を用意する。メモリセル１１は、例えば、スペーサ１１７と障壁層１１８（図２に示す）を有することで、メモリ装置１のプラズマ電荷を遮蔽する能力を強化する。
【００２２】
次に、第１金属層１１５と第１金属層１１５に覆われていない第１誘電体層１１４（図３Ａに示す）に、絶縁層１２を堆積させる。本実施の形態において、絶縁層１２は、例えは、物理気相成長法（ＰＶＤ）や化学気相成長法（ＣＶＤ）を利用して形成される。
【００２３】
続いて、絶縁層１２に遮蔽層１３を堆積させる（図３Ａに示す）。なお、遮蔽層１３は、例えば、物理気相成長法や化学気相成長法を利用して形成される。
【００２４】
図３Ｂを参照すると、絶縁層１２と遮蔽層１３をエッチングすることにより、第１金属層１１５上の絶縁層１２と遮蔽層１３、及び周辺回路領域１１３上方の絶縁層１２と蔽層１３を除去する。本実施の形態においては、ドライエッチング工程により絶縁層１２と遮蔽層１３をエッチングするので、ドライエッチング工程の後、第１金属層１１５の両側にはスペーサ１３１が形成される。また、上述のドライエッチング工程は、ドライエッチングを行う前に遮蔽層１３に特定のパターンを有するフォトレジスト層１６（図３Ｂに示す）を形成するサブ工程と、ドライエッチングを行った後にフォトレジスト層１６を剥離するサブ工程を含む。
【００２５】
次に、図３Ｃに示すように、遮蔽層と１３、遮蔽層１３に覆われない絶縁層１２と、遮蔽層１３及び絶縁層１２に覆われない第１金属層１１５とを覆うために、第２誘電体層１４を形成する。ここで、第２誘電体層１４が形成された後、第２誘電体層１４に、第１金属層１１５を導通するための複数のコンタクトホール１４１を形成する。
【００２６】
最後に、第２誘電体層１４に第２金属層１５を形成する。前述のように、コンタクトホール１４１及びコンタクトホール１１６を介して、それぞれ第１金属層１１５と第２金属層１５から制御信号をメモリセル領域１１２における各メモリセルに入力でき、メモリセル領域１１２における各メモリセルのアクセスを制御する。さらに、コンタクトホール１４１及びコンタクトホール１１６を介して、それぞれ第１金属層１１５と第２金属層１５から制御信号を周辺回路領域１１３に入力でき、周辺回路領域１１３の回路を作動させて、例えば論理分析などを行う。
【００２７】
また、障壁層１１８と遮蔽層１３の材料は、本実施の形態において述べた窒化ケイ素、窒化チタン、チタンなどのみに限らず、半導体製造工程に応用でき、かつプラズマ電荷を遮蔽する機能をもつ任意の金属または非金属材料である。
【００２８】
【発明の効果】
以上、本発明の実施の形態に係わるメモリ装置及びその製造方法は、メモリセル領域の上方の絶縁層に遮蔽層を形成するので、遮蔽層を利用して半導体の後工程で発生する大量のプラズマ電荷を遮蔽することができ、プラズマ電荷がメモリセルのゲートにトラップされるのを避けて、メモリ装置の安定性及び信頼性を向上することが出来る。
【００２９】
以上、本発明の実施例について、図面を参照して詳述してきたが、具体的な構成は、この実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても、本発明に含まれる。
【図面の簡単な説明】
【図１】  本発明による実施の形態におけるメモリ装置を示す概略図である。
【図２】  図１に示すメモリ装置のメモリ基板を示す概略図である。
【図３Ａ〜３Ｂ】  本発明による実施の形態におけるメモリ装置の製造方法を示す概略図である。
【符号の説明】
１        メモリ装置
１１      メモリ基板
１１１    基板
１１２    メモリセル領域
１１３    周辺回路領域
１１４    第１誘電体層
１１５    第１金属層
１１６    コンタクトホール
１１７    スペーサ
１１８    障壁層
１２      絶縁層
１３      遮蔽層
１３１  スペーサ
１４      第２誘電体層
１４１    コンタクトホール
１５      第２金属層
１６      フォトレジスト層
【図１】
0003965323.tif 000002
【図２】
0003965323.tif 000003
【図３Ａ】
0003965323.tif 000004
【図３Ｂ】
0003965323.tif 000005
【図３Ｃ】
0003965323.tif 000006