(57)【特許請求の範囲】
【請求項１】
通常動作モードに於いてはパラレルに供給されるパラレルビットからなるアドレス信号を格納し、スキャンモードに於いては外部からシリアルに供給されるシリアルビットからなるアドレス信号を順次シフトして格納する、直列接続により構成されクロック信号を同期信号として動作する複数のスキャンフリップフロップを有するコラムアドレスレジスタと、
該スキャンモードに於いて、該複数のスキャンフリップフロップが内部に保持した該シリアルビットからなるアドレス信号をシフトしないように制御するとともに、前記コラムアドレスレジスタがデータ読み出し動作のために保持した前記アドレス信号を前記データ読み出し動作の後に続くデータ書き込み動作の期間も、保持し続けるように制御する制御回路と、
前記通常動作モード及び前記スキャンモードに於いて、前記制御回路の制御に基づいてパルスを生成するパルスジェネレータ回路とを含み、
前記データ読み出し動作及び前記データ書き込み動作は、前記パルスに応答して実行され、
前記スキャンモードに於いて、前記制御回路が該パルスジェネレータ回路に前記パルスを生成させる場合に、該複数のスキャンフリップフロップに対する該クロック信号の供給を停止することにより前記複数のスキャンフリップフロップが内部に保持したアドレス信号をシフトしないように制御することを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、前記スキャンモードに於いて前記直列データを外部から供給する際には該クロック信号を該複数のスキャンフリップフロップに供給するよう構成されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記クロック信号と制御信号とを受け取り、該クロック信号と該制御信号との論理演算により前記複数のスキャンフリップフロップに対する該クロック信号の供給を制御することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記パルスジェネレータ回路からのパルス信号で指定される時間だけ選択されたワード線を活性化するワードラインバッファ回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記複数のスキャンフリップフロップは、ＬＳＳＤ型のフリップフロップを含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
複数のポートを更に含み、前記制御回路は該複数のポートごとに前記複数のスキャンフリップフロップを制御することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体記憶装置に関し、詳しくは半導体記憶装置に於けるテスト回路に関する。
【０００２】
【従来の技術】
ＤＳＰ等に於いては、ＤＲＡＭ等の半導体記憶装置をロジック回路と組み合わせて、単一のチップに構成することが行われる。このように半導体記憶装置をロジック回路と組み合わせて単一のチップとして構成した場合、半導体記憶装置の動作テストを行うためには、半導体記憶装置のスキャンモードが一般に用いられる。
【０００３】
半導体記憶装置のコマンドバッファ、アドレス入力バッファ、データ入力バッファ等の入力バッファには、スキャン用のフリップフロップ（以下ＦＦと記す）であるスキャンＦＦが設けられる。スキャンＦＦは、通常動作時には、コマンド入力端子からのコマンド信号入力、アドレス入力端子からのアドレス信号入力、及びデータ入力端子からのデータ信号入力を受け取り、各々のデータを半導体記憶装置の内部回路に供給する。上述のように半導体記憶装置がロジック回路と組み合わせて単一のチップとして構成される場合には、半導体記憶装置へのコマンド入力、アドレス入力、データ入力等とチップ外部との間には、ロジック回路が構成する様々なユーザロジックが介在する。従って、半導体記憶装置の製造者が指定する半導体記憶装置のテストパターンを、コマンド入力、アドレス入力、データ入力等に設定することが出来ない。
【０００４】
このような場合にスキャンモードが用いられる。スキャンモードに於いては、スキャンＦＦは、チップ外部から半導体記憶装置に直接入力可能なスキャンインデータ端子ＳＩから入力されるデータを読み込む。これによって、ロジック回路が構成するユーザロジックを介在することなく、テストパターンを半導体記憶装置に設定することが可能になる。
【０００５】
図１０は、従来のスキャンモードによる試験回路を示す構成図である。
図１０の試験回路は、スキャンＦＦ２０１−１乃至２０１−３、パルスジェネレータ回路２０２、ＯＲ回路２０３、及びＡＮＤ回路２０４を含む。スキャンＦＦ２０１−１は、半導体記憶装置に入力されるアドレス信号ＩＡ或いはデータ信号Ｉを受け取る。スキャンＦＦ２０１−２は、半導体記憶装置に入力されるライトイネーブル信号ＷＥを受け取る。またスキャンＦＦ２０１−３は、半導体記憶装置に入力されるアドレス信号ＩＡ或いはデータ信号Ｉを受け取る。スキャンＦＦ２０１−１及び２０１−３は、図１０では、各々一つずつ設けられるように示されるが、実際には、入力アドレス信号ＩＡのビット数と入力データ信号Ｉのビット数に応じて複数個設けられる。
【０００６】
スキャンＦＦ２０１−１乃至２０１−３の各々は、スキャンモード選択信号ＳＭを受け取り、このスキャンモード選択信号ＳＭに基づいてＤ入力或いはＳＩ入力の何れかを選択し、ＣＫ入力に供給されるクロック信号ＣＫによって選択された入力をラッチする。
図１１は、スキャンＦＦ２０１−１乃至２０１−３の各々の構成を示す構成図である。スキャンＦＦ２０１−１乃至２０１−３の各々は、２入力セレクタ２１１とＦＦ２１２を含む。２入力セレクタ２１１は、スキャンモード選択信号ＳＭがＨＩＧＨの時に例えばＳＩ入力を選択し、スキャンモード選択信号ＳＭがＬＯＷの時に例えばＩ入力を選択する。選択された入力は、クロック信号ＣＫによって、ＦＦ２１２に格納される。
【０００７】
図１０に示されるように、スキャンＦＦ２０１−１及び２０１−２のＳＯ出力は、次段のスキャンＦＦのＳＩ入力に接続される。従って、スキャンＦＦ２０１−１乃至２０１−３は、チェーン接続されることになる。このチェーン接続によって、スキャンインデータ端子ＳＩから順次入力された直列データを、１ビットずつシフトして、スキャンＦＦ２０１−１乃至２０１−３の各ＦＦに格納することが出来る。
【０００８】
このようにして、スキャンモードに於いては、チップ外部から半導体記憶装置に直接入力可能なスキャンインデータ端子ＳＩからテストパターンを順次入力し、クロック信号ＣＫを順次与えて入力データを１ビットずつシフトしていくことにより、スキャンＦＦ２０１−１乃至２０１−３にテストパターンを設定することが出来る。
【０００９】
スキャンＦＦ２０１−１乃至２０１−３にテストパターンが設定されると、スキャン書き込み用信号ＬＤをＨＩＧＨにして、半導体記憶装置の内部回路に書き込み信号を供給し、必要な内部回路にテストパターンを書き込む。パルスジェネレータ回路２０２は、スキャンモード選択信号ＳＭがＨＩＧＨの時にクロック信号ＣＫのパルスが入力されると、クロック信号ＣＫのパルスの立ち上がりに対応してパルスを生成する回路である。スキャンモードに於いてパルスジェネレータ回路２０２が生成したパルス信号は、ＯＲ回路２０３を介して、ＡＮＤ回路２０４に供給される。従って、スキャン書き込み用信号ＬＤがＨＩＧＨに設定されると、パルスジェネレータ回路２０２が生成したパルス信号が、書き込み信号として、半導体記憶装置の内部回路に供給されることになる。
【００１０】
【発明が解決しようとする課題】
上述のようなスキャンモードによる試験回路を用いて、半導体記憶装置に対する試験を実行する。メモリ試験の代表的なテストパターンにマーチパターンがある。これは、
１．全て０或いは全て１のデータを最小アドレスから最大アドレスまで、順次書き込む。
【００１１】
２．アドレスを順次増加させて最小アドレスから最大アドレスまで、データを読み出し、読み出したデータと反対のデータを当該アドレスに書き込む。
４．最大アドレスからアドレスを順次減少させて最小アドレスまで、データを読み出し、読み出したデータと反対のデータを当該アドレスに書き込む。
５．１で書き込んだデータと反対のデータを最小アドレスから最大アドレスまで順次書き込んで、２から４の動作を繰り返す。
【００１２】
このようにデータ書き込み読み出し動作を行い、読み出したデータが書き込んだデータと一致するか否かをチェックする。これによって各メモリセルに対する動作試験を実行する。
図１０に示されるような従来のスキャンモード用試験回路を用いてこの試験を行う場合、読み出し用にあるアドレスを設定してそのアドレスのデータを読み出すと、スキャンＦＦに格納されているデータがシフトしてしまうので、アドレスデータが変化してしまう。従って、次に同一のアドレスにデータを書き込もうとすると、再度データ及びアドレスを１ビットずつ入力してスキャンＦＦを設定し直す必要があり、テスト動作に手間と時間がかかってしまう。
【００１３】
従って本発明は、スキャンモードに於ける読み出し動作後の書き込み動作に於いて、再度スキャンＦＦを設定し直す必要のない半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１の発明に於ては、半導体記憶装置は、通常動作モードに於いてはパラレルに供給されるパラレルビットからなるアドレス信号を格納し、スキャンモードに於いては外部からシリアルに供給されるシリアルビットからなるアドレス信号を順次シフトして格納する、直列接続により構成されクロック信号を同期信号として動作する複数のスキャンフリップフロップを有するコラムアドレスレジスタと、該スキャンモードに於いて、該複数のスキャンフリップフロップが内部に保持した該シリアルビットからなるアドレス信号をシフトしないように制御するとともに、前記コラムアドレスレジスタがデータ読み出し動作のために保持した前記アドレス信号を前記データ読み出し動作の後に続くデータ書き込み動作の期間も、保持し続けるように制御する制御回路と、前記通常動作モード及び前記スキャンモードに於いて、前記制御回路の制御に基づいてパルスを生成するパルスジェネレータ回路とを含み、前記データ読み出し動作及び前記データ書き込み動作は、前記パルスに応答して実行され、前記スキャンモードに於いて、前記制御回路が該パルスジェネレータ回路に前記パルスを生成させる場合に、該複数のスキャンフリップフロップに対する該クロック信号の供給を停止することにより前記複数のスキャンフリップフロップが内部に保持したアドレス信号をシフトしないように制御することを特徴とする。
【００１５】
上記発明に於いては、スキャンモードに於いてデータ読み出し動作及びデータ書き込み動作を実行する際には、スキャンフリップフロップのデータがシフトしないように制御回路が動作制御する。従って、あるアドレスからデータを読み出した直後に同一のアドレスにデータを書き込む際に、再度データ及びアドレスを１ビットずつ入力してスキャンフリップフロップを設定し直す必要がなく、テストパターン設定の手間を削減出来ると共に、テスト時間を短縮することが可能になる。
【００１６】
請求項２の発明に於ては、請求項１記載の半導体記憶装置に於て、前記制御回路は、前記スキャンモードに於いて前記直列データを外部から供給する際には該クロック信号を該複数のスキャンフリップフロップに供給するよう構成されることを特徴とする。
【００１７】
上記発明に於いては、制御回路がスキャンフリップフロップに対するクロック信号の供給を制御することによって、スキャンフリップフロップのデータがシフトしないように動作制御することが出来る。
請求項３の発明に於ては、請求項２記載の半導体記憶装置に於て、前記制御回路は、前記クロック信号と制御信号とを受け取り、該クロック信号と該制御信号との論理演算により前記複数のスキャンフリップフロップに対する該クロック信号の供給を制御することを特徴とする。
【００１８】
上記発明に於いては、制御信号とクロック信号との論理演算によって、単純な回路で、クロック信号の供給を制御することが出来る。
【００１９】
請求項４の発明に於ては、請求項１記載の半導体記憶装置に於て、前記パルスジェネレータ回路からのパルス信号で指定される時間だけ選択されたワード線を活性化するワードラインバッファ回路を更に含むことを特徴とする。
【００２０】
上記発明に於いては、制御回路の制御のもとで動作するパルスジェネレータ回路によって、ワード線の活性化タイミング及び活性時間長を制御するので、適切なタイミングでデータ読み出し動作及びデータ書き込み動作を実行することが出来る。請求項５の発明に於ては、請求項１記載の半導体記憶装置に於て、前記複数のスキャンフリップフロップは、ＬＳＳＤ型のフリップフロップを含むことを特徴とする。
【００２１】
上記発明に於いては、ＬＳＳＤ型のスキャンフリップフロップを用いることで、スキャンフリップフロップに於いて確実なデータシフト及びデータ格納動作を実現することが出来る。請求項６の発明に於ては、請求項１記載の半導体記憶装置に於て、複数のポートを更に含み、前記制御回路は該複数のポートごとに前記複数のスキャンフリップフロップを制御することを特徴とする。
【００２２】
上記発明に於いては、複数のポートごとにスキャンフリップフロップを制御するので、各ポートに対する独立なデータ読み出し動作及びデータ書き込み動作を実現することが出来る。
【００２４】
【発明の実施の形態】
以下に、本発明の原理と実施例を添付の図面を用いて説明する。
図１は、本発明の原理によるスキャンモード用試験回路の構成図を示す。
図１のスキャンモード用試験回路１０は、スキャンＦＦ１１−１乃至１１−３、パルスジェネレータ回路１２、ＯＲ回路１３、インバータ１４、ＯＲ回路１５、及びＡＮＤ回路１６を含む。スキャンＦＦ１１−１乃至１１−３は、図１０のスキャンＦＦ２０１−１乃至２０１−３と同一構成のスキャンＦＦであり、図１１に示す構造を有する。
【００２５】
スキャンＦＦ１１−１は、半導体記憶装置に入力されるアドレス信号ＩＡ或いはデータ信号Ｉを受け取る。スキャンＦＦ１１−２は、半導体記憶装置に入力されるライトイネーブル信号ＷＥを受け取る。またスキャンＦＦ１１−３は、半導体記憶装置に入力されるアドレス信号ＩＡ或いはデータ信号Ｉを受け取る。スキャンＦＦ１１−１及び１１−３は、図１では、各々一つずつ設けられるように示されるが、実際には、入力アドレス信号ＩＡのビット数と入力データ信号Ｉのビット数に応じて複数個設けられる。
【００２６】
スキャンＦＦ１１−１乃至１１−３の各々は、スキャンモード選択信号ＳＭを受け取る。このスキャンモード選択信号ＳＭがＬＯＷの場合にはＤ入力を選択し、スキャンモード選択信号ＳＭがＨＩＧＨの場合にはＳＩ入力を選択する。選択された入力は、ＣＫ入力に供給されるクロック信号ＣＫによってラッチされる。スキャンＦＦ１１−１及び１１−２のＳＯ出力は、次段のスキャンＦＦのＳＩ入力に接続される。従ってスキャンＦＦ１１−１乃至１１−３は、チェーン接続されることになる。
【００２７】
スキャンクロック信号ＳＭＣＫがＨＩＧＨの場合には、インバータ１４の出力がＬＯＷとなり、ＯＲ回路１５はクロック信号ＣＫをそのまま通過させる。従ってクロック信号ＣＫは、ＯＲ回路１５を介して、スキャンＦＦ１１−１乃至１１−３のＣＫ入力に供給される。この場合、上記チェーン接続を介して、スキャンインデータ端子ＳＩから順次入力された直列データを、１ビットずつシフトして、スキャンＦＦ１１−１乃至１１−３の各ＦＦに格納することが出来る。
【００２８】
このようにして、スキャンモード選択信号ＳＭがＨＩＧＨであるスキャンモードに於いては、チップ外部から半導体記憶装置に直接入力可能なスキャンインデータ端子ＳＩからテストパターンを順次入力し、クロック信号ＣＫを順次与えて入力データを１ビットずつシフトしていくことにより、スキャンＦＦ１１−１乃至１１−３にテストパターンを設定することが出来る。
【００２９】
スキャンＦＦ１１−１乃至１１−３にテストパターンが設定されると、半導体記憶装置の内部回路に対して、データ読みだしパルスを供給してデータ読み出しを行い、更にデータ書き込みパルスを供給してスキャンＦＦ１１−１乃至１１−３に格納されたテストパターンを書き込む。
パルスジェネレータ回路１２は、データ書き込みパルス出力とデータ読み出しパルス出力とを有する。
【００３０】
データ書き込みパルスは、ＯＲ回路１３の出力がＬＯＷの時に、ＡＮＤ回路１６の出力信号の立ち上がりに対応して出力される。出力されたデータ書き込みパルスは、半導体記憶装置内の内部回路に供給されて、スキャンＦＦ１１−１乃至１１−３のテストパターンをメモリセルに書き込む。ＯＲ回路１３の出力がＨＩＧＨの時には、データ書き込みパルスは出力されない。
【００３１】
データ読み出しパルスは、ＯＲ回路１３の出力がＨＩＧＨの時に、ＡＮＤ回路１６の出力信号の立ち上がりに対応して出力される。出力されたデータ読み出しパルスは、半導体記憶装置内の内部回路に供給されて、メモリセルに格納されたデータを読み出す。ＯＲ回路１３の出力がＬＯＷの時には、データ読み出しパルスは出力されない。
【００３２】
上述のようにスキャンＦＦ１１−１乃至１１−３にテストパターンを設定する際には、スキャンクロック信号ＳＭＣＫをＨＩＧＨに固定して、クロック信号ＣＫのパルスを供給する。このとき、ＯＲ回路１３の出力はＨＩＧＨであるので、データ書き込みは行われない。
このようにしてテストパターンを設定した後に、データ読み出し及びデータ書き込みを行う。データ読み出しを行う際には、クロック信号ＣＫをＨＩＧＨに固定して、スキャンクロック信号ＳＭＣＫを変化させることにより、スキャンクロック信号ＳＭＣＫの立ち上がりエッジで、パルスジェネレータ回路１２がデータ読み出しパルスを出力する。このときスキャンモード選択信号ＳＭはＨＩＧＨに保たれているため、ＯＲ回路１３の出力はＨＩＧＨであり、パルスジェネレータ回路１２はデータ読み出しパルスを出力する状態にある。またこのとき、クロック信号ＣＫがＨＩＧＨに固定されているので、ＯＲ回路１５の出力は常時ＨＩＧＨであり、スキャンＦＦ１１−１乃至１１−３のデータは変化しない。
【００３３】
データ書き込みを行う際には、クロック信号ＣＫをＨＩＧＨに固定して、スキャンクロック信号ＳＭＣＫを変化させることにより、スキャンクロック信号ＳＭＣＫの立ち上がりエッジで、パルスジェネレータ回路１２がデータ書き込みパルスを出力する。このときスキャンモード選択信号ＳＭはＬＯＷにされ、またスキャンＦＦ１１−２にはライトイネーブル信号に対応してＬＯＷが格納されている。従ってＯＲ回路１３の出力はＬＯＷであり、パルスジェネレータ回路１２はデータ書き込みパルスを出力する状態にある。またこのとき、クロック信号ＣＫがＨＩＧＨに固定されているので、ＯＲ回路１５の出力は常時ＨＩＧＨであり、スキャンＦＦ１１−１乃至１１−３のデータは変化しない。
【００３４】
このように図１の本発明によるスキャンモード用試験回路１０に於いては、スキャンＦＦにデータを設定し、その後データ読み出し動作及びデータ書き込み動作を行う際に、スキャンＦＦのデータを変化させずにデータ読み出し及びデータ書き込みを行うことが出来る。従って、あるアドレスからデータを読み出した直後に同一のアドレスにデータを書き込む際に、再度データ及びアドレスを１ビットずつ入力してスキャンＦＦを設定し直す必要がなく、テストパターン設定の手間を削減出来ると共に、テスト時間を短縮することが出来る。
【００３５】
図２は、本発明による半導体記憶装置の実施例を示す構成図である。図２に於いて、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図２の実施例は、ＤＲＡＭに本発明を適用した例である。
図２の半導体記憶装置２０は、ＯＲ回路１３、インバータ１４、ＯＲ回路１５、ＡＮＤ回路１６、ローアドレスレジスタ２１、コラムアドレスレジスタ２２、ライトイネーブルレジスタ２３、入力データレジスタ２４、出力データバッファ２５、ローデコーダ２６、ワードラインバッファ２７、メモリセル配列２８、コラムデコーダ２９、コラムセレクタ３０、ライトアンプ３１、及びセンスアンプ３２を含む。
【００３６】
半導体記憶装置２０の通常動作モードに於ける動作は、従来技術と同様であり、以下に簡単に説明する。
ローアドレスレジスタ２１に供給されたローアドレスは、ローデコーダ２６でデコードされて、ワードラインバッファ２７の選択されたワード線を活性化する。活性化されたワード線に対応するメモリセルのデータが、メモリセル配列２８から読み出される。
【００３７】
コラムアドレスレジスタ２２に供給されたコラムアドレスは、コラムデコーダ２９でデコードされる。コラムデコーダ２９のデコード結果に従い、コラムセレクタ３０が、メモリセル配列２８から読み出されたデータのうち指定されたコラムアドレスのデータを選択して、センスアンプ３２に供給する。センスアンプ３２のデータは、出力バッファ２５を介して、半導体記憶装置２０外部に出力される。
【００３８】
データ書き込み時には、ライトイネーブルレジスタ２３への入力であるライトイネーブル信号ＷＥが活性化される。これによりデータ書き込みパルスがライトアンプ３１に供給されて、入力データレジスタ２４に入力されたデータを、指定されたコラムアドレスの指定されたローアドレスに書き込む。
以下にスキャンモードに於ける動作について説明する。
【００３９】
スキャンモードは、スキャンモード選択信号ＳＭをＨＩＧＨにすることで設定される。図１に示されるスキャンＦＦ１１−１乃至１１−３は、半導体記憶装置の入力レジスタ群であり、図２のローアドレスレジスタ２１、コラムアドレスレジスタ２２、ライトイネーブルレジスタ２３、及び入力データレジスタ２４に対応する。なお図１に示されるように、スキャンモード選択信号ＳＭはスキャンＦＦ１１−１乃至１１−３の各々に供給されるが、図２では図面の明解さを考慮して、ローアドレスレジスタ２１、コラムアドレスレジスタ２２、ライトイネーブルレジスタ２３、及び入力データレジスタ２４に対するスキャンモード選択信号ＳＭの接続は省略してある。
【００４０】
ローアドレスレジスタ２１、コラムアドレスレジスタ２２、ライトイネーブルレジスタ２３、及び入力データレジスタ２４は、図２に於いて点線で示されるようにチェーン接続される。チェーン接続の入力端はＳＩ入力であり、出力端はＳＯ出力である。
スキャンモード選択信号ＳＭをＨＩＧＨにしてスキャンモードにし、クロック信号ＣＫのパルスを供給することで、ＳＩ入力のデータを、上記チェーン接続を介して順次シフトさせることが出来る。これによってＳＩ入力のデータを、ローアドレスレジスタ２１、コラムアドレスレジスタ２２、ライトイネーブルレジスタ２３、及び入力データレジスタ２４に設定することが出来る。
【００４１】
スキャンモードで各レジスタにデータを設定した後、ローアドレスレジスタ２１及びコラムアドレスレジスタ２２に設定されたアドレスからデータを読み出したり、設定したアドレスに対して入力データレジスタ２４に設定されたデータを書き込んだりすることが出来る。この読み出し／書き込み動作は、スキャンクロック信号ＳＭＣＫを変化させることで、パルスジェネレータ回路１２からパルス信号を出力することで行う。このときクロック信号ＣＫはＨＩＧＨに固定され、ＯＲ回路１５の出力がＨＩＧＨであるので、各レジスタに設定されたデータは変化しない。
【００４２】
図３は、パルスジェネレータ回路１２の回路構成を示す回路図である。
図３のパルスジェネレータ回路１２は、インバータ３１乃至３３、ＡＮＤ回路３４及び３５、ＯＲ回路３６、及びバッファ回路３７乃至４１を含む。ＡＮＤ回路３４は、ＡＮＤ回路１６の出力と遅延されたその反転信号とのＡＮＤをとることで、ＡＮＤ回路１６の出力の立ち上がりエッジに対応するＨＩＧＨパルスを出力する。このＨＩＧＨパルスは、バッファ回路３８を介して、ワード線活性化パルスＡとして図２のワードラインバッファ２７に供給される。
【００４３】
ＯＲ回路１３の出力がＨＩＧＨの場合、上記ＨＩＧＨパルスは更に、バッファ回路３９、ＡＮＤ回路３５、及びバッファ回路４０を介して、データ読み出しパルスＢとして図２のセンスアンプ３２に供給される。これによって半導体記憶装置２０からデータを読み出すことが出来る。
ＯＲ回路１３の出力がＬＯＷの場合、上記ＨＩＧＨパルスは更に、ＯＲ回路３６及びバッファ回路４１を介して、データ書き込みパルスＣとして図２のライトアンプ３１に供給される。これによって半導体記憶装置２０にデータを書き込むことが出来る。ここでライトアンプ３１とセンスアンプ３２の構成は、従来技術の構成と同様である。
【００４４】
図４は、ワードラインバッファ２７の回路構成を示す回路図である。
図４のワードラインバッファ２７は、ＡＮＤ回路５１とバッファ回路５２とを含む。ＡＮＤ回路５１は、ローデコーダ２６からのデーコード信号とパルスジェネレータ回路１２からのワード線活性化パルスＡとのＡＮＤをとり、対応するワード線ＷＬを活性化させる。これによって、入力ローアドレスで指定されたワード線ＷＬを、ワード線活性化パルスＡが指定する時間だけ、活性化することが可能になる。ワードラインバッファ２７は、図４の回路が、各ワード線に対して設けられた構造である。
【００４５】
図５（Ａ）及び（Ｂ）は、図１のスキャンモード用試験回路１０を備えた図２の半導体記憶装置２０の動作を示すタイミング図である。
図５（Ａ）は、スキャンモード選択信号ＳＭ、スキャンクロックＳＭＣＫ、クロック信号ＣＫ、チェーン接続の最後のスキャンラッチのＳＩ入力であるデータＳＤＩ及びＳＯ出力であるデータＳＤＯ、及び半導体記憶装置から読み出される出力データ信号Ａｘを示す。ここでｔＣＷＨＳはＨＩＧＨスキャンパルス幅、ｔＣＷＬＳはＬＯＷスキャンパルス幅、ｔＳＳＭはＨＩＧＨスキャンモードセットアップタイムである。またｔＨＳＭは、ＬＯＷスキャンモードセットアップタイム、ｔＣＷＬはＬＯＷクロックパルス幅、ｔＣＷＨはＨＩＧＨクロックパルス幅である。更に、ｔＳＳＩはデータＳＤＩのセットアップタイム、ｔＨＳＩはデータＳＤＩのホールドタイムである。また更に、ｔＨＤＳはデータＳＤＯのデータホールドタイムであり、ｔＰＤＳはデータＳＤＯのデータ遅延タイムである。更に、ｔＨＤは読み出しデータのホールドタイム、ｔＡＡＣはクロックアドレスのアクセスタイムである。
【００４６】
図５（Ａ）に示されるように、スキャンモード選択信号ＳＭをＨＩＧＨにすることで、スキャンモードを指定することが出来る。スキャンモードに於いて、スキャンクロックＳＭＣＫをＨＩＧＨにして、クロック信号ＣＫのパルスを供給することで、ＳＤＩ入力及びＳＤＯ出力に示されるように、スキャンＦＦにデータを設定することが出来る。このとき図１及び図２のＯＲ回路１３の出力はＨＩＧＨであるので、パルスジェネレータ回路１２はデータ書き込みパルスＣを発生することなく、図２のメモリセル配列２８にデータは書き込まれない。
【００４７】
スキャンＦＦにデータが設定されると、クロック信号ＣＫをＨＩＧＨに保った状態でスキャンクロックＳＭＣＫをＨＩＧＨからＬＯＷ、更にＨＩＧＨに変化させ、この立ち上がりエッジでノンスキャンシフトリードを行う。即ち、この立ち上がりエッジでパルスジェネレータ回路１２にデータ読み出しパルスを発生させ、スキャンＦＦのデータをシフトさせることなく、メモリセル配列２８から半導体装置２０外部にデータを読み出す。
【００４８】
図５（Ｂ）は、スキャンモード選択信号ＳＭ、スキャンクロックＳＭＣＫ、クロック信号ＣＫ、及び半導体記憶装置から読み出される出力データ信号Ａｘを示す。
図５（Ｂ）に示されるように、スキャンクロックＳＭＣＫをＬＯＷにした状態で、クロック信号ＣＫを変化させることで、半導体装置２０の外部にあるＦＦに出力データＡｘを取り込むことが出来る。このときスキャンクロックＳＭＣＫはＬＯＷであるので、図１及び図２のＯＲ回路１５の出力はＨＩＧＨに固定され、スキャンＦＦのデータはシフトしない。
【００４９】
次にスキャンモード選択信号ＳＭをＬＯＷにした状態で、スキャンクロックＳＭＣＫをＨＩＧＨに戻し、このスキャンクロックＳＭＣＫの立ち上がりエッジでノンスキャンシフトライトを行う。即ち、この立ち上がりエッジでパルスジェネレータ回路１２にデータ書き込みパルスを発生させ、スキャンＦＦのデータをシフトさせることなく、メモリセル配列２８にデータを書き込む。
【００５０】
図６（Ａ）及び（Ｂ）は、本発明による図１のスキャンモード用試験回路１０の動作に関する真理値表を示す図である。図６（Ａ）は通常動作モードの読み出し動作及び書き込み動作を示し、図６（Ｂ）はスキャンモードのスキャンシフト、ノンスキャンシフトライト、ノンスキャンシフトリード、及び外部ＦＦ取り込みの動作を示す。図６（Ａ）及び（Ｂ）に於いて、Ｈはその信号がＨＩＧＨであることを示し、Ｌはその信号がＬＯＷであることを示す。またＸは、ドントケアを示す。図に示されるように、通常動作モードの読み出し及び書き込み動作、スキャンモードのスキャン動作（スキャンＦＦへのデータ設定動作）、及びスキャンモードの外部ＦＦ取り込み動作に於いては、クロック信号ＣＫの立ち上がりエッジが用いられる。またスキャンモードのノンスキャンシフトライト及びノンスキャンシフトリードに於いては、スキャンクロックＳＭＣＫの立ち上がりエッジが用いられる。
【００５１】
このように図２の実施例に於いては、各レジスタ（スキャンＦＦ）にデータを設定し、その後データ読み出し動作及びデータ書き込み動作を行う際に、スキャンＦＦのデータを変化させずにデータ読み出し及びデータ書き込みを行うことが出来る。従って、あるアドレスからデータを読み出した直後に同一のアドレスにデータを書き込む際に、再度データ及びアドレスを１ビットずつ入力してスキャンＦＦを設定し直す必要がなく、テストパターン設定の手間を削減出来ると共に、テスト時間を短縮することが出来る。
【００５２】
図７は、本発明による半導体記憶装置の別の実施例を示す構成図である。図７に於いて、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図７の実施例は、２ポートＤＲＡＭに本発明を適用したものである。
図７の半導体記憶装置２０Ａは、ＯＲ回路１３、インバータ１４、インバータ１４Ａ、ＯＲ回路１５、ＯＲ回路１５Ａ、ＡＮＤ回路１６、ＡＮＤ回路１６Ａ、ローアドレスレジスタ２１、ローアドレスレジスタ２１Ａ、コラムアドレスレジスタ２２、コラムアドレスレジスタ２２Ａ、ライトイネーブルレジスタ２３、入力データレジスタ２４、出力データバッファ２５、出力データバッファ２５Ａ、ローデコーダ２６Ａ、ワードラインバッファ２７Ａ、メモリセル配列２８Ａ、コラムデコーダ２９、コラムデコーダ２９Ａ、コラムセレクタ３０、コラムセレクタ３０Ａ、ライトアンプ３１、センスアンプ３２、及びセンスアンプ３２Ａを含む。
【００５３】
図７の半導体記憶装置２０Ａは、２ポートＤＲＡＭであり、入力データレジスタ２４及び出力データバッファ２５に対応するデータ入出力用の第１のポートと、出力データバッファ２５Ａに対応するデータ出力用の第２のポートとを有する。２ポートＤＲＡＭは従来技術でよく知られた構成であり、その詳細な説明は省略する。
【００５４】
図７に於いて、参照番号にＡがつけられた構成要素は、出力データバッファ２５Ａに対応する第２のポートに関するものである。図に示されるように、この実施例に於いては、第１のポート用に供給されるクロック信号ＣＫＩＡと、第２のポート用に供給されるクロック信号ＣＫＲＢとが存在する。これらの別々のクロック信号ＣＫＩＡ及びＣＫＲＢを用いて、第１のポート及び第２のポートの各々のポートに対して、別々のスキャンモード制御を行う。各々のポートに対するスキャンモード制御は、図２に関連して説明したスキャンモード制御と同様である。
【００５５】
図７の半導体記憶装置２０Ａに於いては、別々のクロック信号を用いてスキャンモードに於ける動作制御を行うので、例えば第１のポートに対するデータ読み出しと、第２のポートに対するデータ読み出しとを独立に実行することが可能になる。
図８は、本発明による半導体記憶装置の別の実施例を示す構成図である。図８に於いて、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図８の実施例は、ＬＳＳＤ（Linear Sensitive Scan Design）ＦＦをスキャンＦＦとして用いた例である。
【００５６】
図８の半導体記憶装置６０は、ＯＲ回路１３、インバータ６１及び６２、ＡＮＤ回路６３乃至６６、ＯＲ回路６７及び６８、ローアドレスレジスタ２１Ｂ、コラムアドレスレジスタ２２Ｂ、ライトイネーブルレジスタ２３Ｂ、入力データレジスタ２４Ｂ、出力データバッファ２５、ローデコーダ２６、ワードラインバッファ２７、メモリセル配列２８、コラムデコーダ２９、コラムセレクタ３０、ライトアンプ３１、及びセンスアンプ３２を含む。
【００５７】
図８の実施例に於いては、図２の実施例の各レジスタのスキャンＦＦを、ＬＳＳＤ型のＦＦで置き換えてある。従って、ローアドレスレジスタ２１Ｂ、コラムアドレスレジスタ２２Ｂ、ライトイネーブルレジスタ２３Ｂ、及び入力データレジスタ２４Ｂが図２（図１のスキャンＦＦ）の構成とは異なっている。
図９は、ＬＳＳＤ型のＦＦの回路構成を示す回路図である。
【００５８】
図９のＬＳＳＤ型のＦＦ７０は、インバータ７１乃至７７、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの対からなるゲート７８乃至８５を含む。インバータ７１及び７２はマスター側である第１のラッチを構成し、インバータ７３及び７４はスレーブ側である第２のラッチを構成する。スキャンクロックＡＣＫ及びＢＣＫはスキャンモード時に用いられるクロック信号であり、クロック信号ＣＬＫは通常動作モード時に用いられる。反転スキャンクロックＸＡＣＫ及びＸＢＣＫは、スキャンクロックＡＣＫ及びＢＣＫの反転信号であり、反転クロック信号ＸＣＬＫは、クロック信号ＣＬＫの反転信号である。
【００５９】
通常動作モード時には、スキャンクロックＡＣＫはＬＯＷに固定され、ゲート７９は閉じられる。従ってＤ入力のデータが、第１のラッチに供給される。スキャンモード時には、クロック信号ＣＬＫはＨＩＧＨに固定され、ゲート７８は閉じられる。従ってＳＩ入力のデータが、第１のラッチに供給される。
第１のラッチは、スキャンクロックＡＣＫがＨＩＧＨになるタイミングで、供給されたデータをラッチする。このときスキャンクロックＢＣＫが制御するゲート８２は閉じられている。次にゲート８２が開けられ、第１のラッチのデータが第２のラッチに格納される。このとき第１のラッチへの入力ゲート７８或いは７９は閉じられている。
【００６０】
このように第１のラッチにデータを格納して、第１のラッチへの入力を閉じ、第２のラッチへの入力を開けて、第２のラッチにデータを格納し、再び第１のラッチにデータを格納する際には第２のラッチへの入力を閉じる。この動作を行うことで、ＬＳＳＤ型のスキャンＦＦに於いては、ゲートの動作タイミングのずれ等によって入力データが出力に素通しになる状態を避けることが出来る。これによって確実な動作を行うことが出来る。
【００６１】
図８に於いて、クロック信号ＣＫは、常時各レジスタに供給される。スキャンクロックＡＣＫ及び反転スキャンクロックＸＢＣＫは、ＯＲ回路６７及びＡＮＤ回路６５を介して、スキャンクロックＳＭＣＫがＬＯＷの場合のみ各レジスタに供給される。このスキャンクロックＡＣＫ及び反転スキャンクロックＸＢＣＫによって、スキャンモードに於いて、各レジスタのＬＳＳＤ型ＦＦにＳＩ入力からの直列データが格納される。なお反転スキャンクロックＸＡＣＫ及びスキャンクロックＢＣＫは、インバータを用いて各レジスタに於いて作成すればよい。
【００６２】
スキャンモードに於けるデータ読み出し動作時及びデータ書き込み動作時に於いては、スキャンクロックＳＭＣＫをＨＩＧＨにすれば、スキャンクロックＡＣＫ及び反転スキャンクロックＸＢＣＫの供給を停止することが出来る。
インバータ６２、ＡＮＤ回路６３及び６４、及びＯＲ回路６８からなる論理回路は、スキャンモード選択信号ＳＭがＨＩＧＨであるスキャンモード時には、反転スキャンクロックＸＢＣＫをＡＮＤ回路６６に供給する。またスキャンモード選択信号ＳＭがＬＯＷである通常動作モード時には、クロック信号ＣＫをＡＮＤ回路６６に供給する。データ読み出し動作時及びデータ書き込み動作時に於いては、スキャンクロックＳＭＣＫがＨＩＧＨであるので、ＯＲ回路６８からの出力は、ＡＮＤ回路６６を介してパルスジェネレータ回路１２に供給される。このときスキャンクロックＡＣＫ及び反転スキャンクロックＸＢＣＫは、各レジスタに供給されないので、各レジスタのデータはシフトされない。
【００６３】
このように図８の実施例に於いては、ＬＳＳＤ型のスキャンＦＦを用いることで確実なデータ格納動作を実現すると共に、図２の実施例同様に、各レジスタ（スキャンＦＦ）にデータを設定し、その後データ読み出し動作及びデータ書き込み動作を行う際に、スキャンＦＦのデータを変化させずにデータ読み出し及びデータ書き込みを行うことが出来る。従って、あるアドレスからデータを読み出した直後に同一のアドレスにデータを書き込む際に、再度データ及びアドレスを１ビットずつ入力してスキャンＦＦを設定し直す必要がなく、テストパターン設定の手間を削減出来ると共に、テスト時間を短縮することが出来る。
【００６４】
【発明の効果】
請求項１の発明に於ては、スキャンモードに於いてデータ読み出し動作及びデータ書き込み動作を実行する際には、スキャンフリップフロップのデータがシフトしないように制御回路が動作制御する。従って、あるアドレスからデータを読み出した直後に同一のアドレスにデータを書き込む際に、再度データ及びアドレスを１ビットずつ入力してスキャンフリップフロップを設定し直す必要がなく、テストパターン設定の手間を削減出来ると共に、テスト時間を短縮することが可能になる。
【００６５】
請求項２の発明に於ては、制御回路がスキャンフリップフロップに対するクロック信号の供給を制御することによって、スキャンフリップフロップのデータがシフトしないように動作制御することが出来る。
請求項３の発明に於ては、制御信号とクロック信号との論理演算によって、単純な回路で、クロック信号の供給を制御することが出来る。
【００６６】
請求項４の発明に於ては、制御回路の制御のもとで動作するパルスジェネレータ回路によって、ワード線の活性化タイミング及び活性時間長を制御するので、適切なタイミングでデータ読み出し動作及びデータ書き込み動作を実行することが出来る。
【００６７】
請求項５の発明に於ては、ＬＳＳＤ型のスキャンフリップフロップを用いることで、スキャンフリップフロップに於いて確実なデータシフト及びデータ格納動作を実現することが出来る。請求項６の発明に於ては、複数のポートごとにスキャンフリップフロップを制御するので、各ポートに対する独立なデータ読み出し動作及びデータ書き込み動作を実現することが出来る。
【図面の簡単な説明】
【図１】本発明の原理によるスキャンモード用試験回路の構成図である。
【図２】本発明による半導体記憶装置の実施例を示す構成図である。
【図３】パルスジェネレータ回路の回路構成を示す回路図である。
【図４】ワードラインバッファの回路構成を示す回路図である。
【図５】（Ａ）及び（Ｂ）は、図１のスキャンモード用試験回路を備えた図２の半導体記憶装置の動作を示すタイミング図である。
【図６】（Ａ）及び（Ｂ）は、本発明による図１のスキャンモード用試験回路の動作に関する真理値表を示す図である。
【図７】本発明による半導体記憶装置の別の実施例を示す構成図である。
【図８】本発明による半導体記憶装置の別の実施例を示す構成図である。
【図９】ＬＳＳＤ型のＦＦの回路構成を示す回路図である。
【図１０】従来のスキャンモードによる試験回路を示す構成図である。
【図１１】スキャンＦＦの構成を示す構成図である。
【符号の説明】
１０  スキャンモード用試験回路
１１−１、１１−２、１１−３  スキャンＦＦ
１２  パルスジェネレータ回路
２１  ローアドレスレジスタ
２２  コラムアドレスレジスタ
２３  ライトイネーブルレジスタ
２４  入力データレジスタ
２５  出力データバッファ
２６  ローデコーダ
２７  ワードラインバッファ
２８  メモリセル配列
２９  コラムデコーダ
３０  コラムセレクタ
３１  ライトアンプ
３２  センスアンプ
【図１】
0003917734.tif 000002
【図２】
0003917734.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003917734.tif 000007
【図７】
0003917734.tif 000008
【図８】
0003917734.tif 000009
【図９】
0003917734.tif 000010
【図１０】
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【図１１】
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