(57)【特許請求の範囲】
【請求項１】
Ｎ型半導体基板と、このＮ型半導体基板の外周部分にガードリング、チャネルストッパを設けて備えられたチップ終端部と、このチップ終端部内方の前記Ｎ型半導体基板上部に離間して設けられたＰ型ベース拡散領域と、このＰ型ベース拡散領域の上部内に形成されたＮ＋型ソース拡散領域と、前記Ｎ型半導体基板上にゲート絶縁膜を介し隣接する前記Ｐ型ベース拡散領域間に位置するよう設けられたゲートを備えた半導体装置において、前記Ｎ型半導体基板のチップ終端部の下面側のみに所定厚のマスク材を被着し、該マスク材をマスクにして該チップ終端部内方の前記Ｐ型ベース拡散領域直下及び前記ゲート下方の前記Ｎ型半導体基板内に、このＮ型半導体基板の下面側からプロトン照射を選択的に行い形成したライフタイムキラー層が設けられていることを特徴とする半導体装置。
【請求項２】
前記Ｎ型半導体基板は、前記Ｎ＋型シリコン基板上にＮ−型シリコン層を積層してなるものであり、プロトン照射を行う際の前記Ｎ＋型シリコン基板の厚さが５０μｍ〜２００μｍであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記プロトン照射が、１×１０１１ヶ／ｃｍ２以上のプロトンの濃度で行われていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記プロトン濃度が、Ｐ型ベース拡散領域下方の約２０μｍの位置で最大濃度となっていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記マスク材が、金であることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば内蔵ダイオード部のリカバリタイムを高速化した絶縁ゲート電界効果トランジスタ等の半導体装置に関する。
【０００２】
【従来の技術】
従来技術を、図３を参照して説明する。図３は断面図で、図３において、１は複数の二重拡散型絶縁ゲート電界効果トランジスタ（ＦＥＴ）２が形成されるＮ型半導体基板で、これは高濃度Ｎ＋型シリコン基板３上にＮ−型シリコン層４をエピタキシャル成長方法により成長させ積層することによって形成されている。５はＮ−型シリコン層４の上部の所定位置に離間して形成されたＰ型ベース拡散領域であり、６はゲートで、隣接するＰ型ベース拡散領域５の間に位置するようにしてＮ型半導体基板１の上にゲート絶縁膜７を介して設けられている。また、８はゲート６に対応してＰ型ベース拡散領域５の上部内に形成されたＮ＋型ソース拡散領域であり、９は層間絶縁膜、１０はソース電極である。なお、図示しないがＮ型半導体基板１の外周部分にはガードリング、チャネルストッパを設けてなる終端部が設けられている。
【０００３】
そして、上記のように構成されたＮ型半導体基板１に対し、上面側から所定濃度のプロトン照射Ｘ０が行われ、Ｐ型ベース拡散領域５直下のＮ型半導体基板１内にライフタイムキラー層１１が形成される。これによってＦＥＴ２をスイッチング動作させた時の内蔵ダイオード部のリカバリタイムが高速化される。さらに、プロトン照射Ｘ０が行われた後、Ｎ型半導体基板１の高濃度Ｎ＋型シリコン基板３の下面側には、ドレイン電極が設けられ、半導体チップが形成される。
【０００４】
しかしながら上記の従来技術においては、プロトン照射Ｘ０を行うことでＦＥＴ２のチャネル領域部分１２に通過欠陥が起こって、ＦＥＴ２の閾値（Ｖｔｈ）を大きく低下させ、またドレイン−ソース間においてチャネルリークを発生させてしまう問題があった。
【０００５】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところはプロトン照射を行い電界効果トランジスタの内蔵ダイオード部のリカバリタイムを高速化するようにしながら、電界効果トランジスタの閾値の低下がなく、ドレイン−ソース間でチャネルリークが発生する虞のない半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、Ｎ型半導体基板と、このＮ型半導体基板の外周部分にガードリング、チャネルストッパを設けて備えられたチップ終端部と、このチップ終端部内方のＮ型半導体基板上部に離間して設けられたＰ型ベース拡散領域と、このＰ型ベース拡散領域の上部内に形成されたＮ＋型ソース拡散領域と、Ｎ型半導体基板上にゲート絶縁膜を介し隣接するＰ型ベース拡散領域間に位置するよう設けられたゲートを備えた半導体装置において、前記Ｎ型半導体基板のチップ終端部の下面側のみに所定厚のマスク材を被着し、該マスク材をマスクにして該チップ終端部内方のＰ型ベース拡散領域直下及びゲート下方のＮ型半導体基板内に、該Ｎ型半導体基板の下面側からプロトン照射を選択的に行い形成したライフタイムキラー層が設けられていることを特徴とするものであり、
さらに、Ｎ型半導体基板は、Ｎ＋型シリコン基板上にＮ−型シリコン層を積層してなるものであり、プロトン照射を行う際のＮ＋型シリコン基板の厚さが５０μｍ〜２００μｍであることを特徴とするものであり、
さらに、プロトン照射が、１×１０１１ヶ／ｃｍ２以上のプロトンの濃度で行われていることを特徴とするものであり、
さらに、プロトン濃度が、Ｐ型ベース拡散領域下方の約２０μｍの位置で最大濃度となっていることを特徴とするものであり、
さらに、マスク材が、金であることを特徴とするものである。
【０００７】
【発明の実施の形態】
以下本発明の一実施形態である二重拡散型絶縁ゲート電界効果トランジスタを、図１及び図２を参照して説明する。図１はＦＥＴセル部を示す断面図であり、図２はチップ終端部を示す断面図である。
【０００８】
図１及び図２おいて、２１はＮ型半導体基板で、これは高濃度Ｎ＋型シリコン基板２２の平坦な上面に、例えばシート抵抗が２０Ω／□のＮ−型シリコン層２３をエピタキシャル成長方法により成長させ積層することによって形成されている。そしてＮ型半導体基板２１には、セル形成後に２点鎖線で示すダイシングラインＺで切断し、個々の半導体チップとした時の外周部分となる位置にチップ終端部２４が形成され、チップ終端部２４の内方部分に複数の二重拡散型絶縁ゲート電界効果トランジスタ（ＦＥＴ）２５が形成されるＦＥＴセル部２６が設けられる。
【０００９】
ＦＥＴセル部２６には、Ｎ−型シリコン層２３の上部の所定位置に離間してＰ型ベース拡散領域２７が、Ｎ型半導体基板２１の上面から、例えば約５μｍの深さでの不純物濃度が１×１０１７ｃｍ−３程度となるように形成されている。またＮ型半導体基板２１の上に二酸化シリコンでなるゲート絶縁膜２８を介してポリシリコンのゲート２９が、隣接するＰ型ベース拡散領域２７の間に位置するようにして設けられている。さらに、Ｐ型ベース拡散領域２７内の上部には、ゲート２９に対応してＮ＋型ソース拡散領域３０が設けられている。また、３１はゲート２９の周囲を覆うようにして設けられた層間絶縁膜であり、３２はＮ型半導体基板２１の上にＮ＋型ソース拡散領域３０に導通するように設けられたソース電極である。
【００１０】
一方、チップ終端部２４には、Ｎ−型シリコン層２３の上部に、Ｐ型拡散領域によって形成されたガードリング３３が、ＦＥＴセル部２６の周囲を離間して囲むように設けられ、同様にＮ−型シリコン層２３の上部の最外周部分に、Ｎ＋型拡散領域によって形成されたチャネルストッパ３４が、ガードリング３３の外側に離間して設けられている。また、３５はＮ型半導体基板２１上の最外周部分、チャネルストッパ３４上に設けられたドレインチャネルストッパ電極である。
【００１１】
そして、上記のように構成されたＮ型半導体基板２１について、後述するプロトン照射Ｘが所定位置に所定濃度で行われるように、高濃度Ｎ＋型シリコン基板２２を厚さが５０μｍ〜２００μｍとなるように削って薄くする。例えば厚さが４００μｍの高濃度Ｎ＋型シリコン基板２２においては下面を２４０μｍ程度削り落し、高濃度Ｎ＋型シリコン基板２２の厚さを１６０μｍ程度にする。その後、高濃度Ｎ＋型シリコン基板２２の厚さが所定の厚さとなったＮ型半導体基板２１に対し、チップ終端部２４の下面側のみに、マスク材として金（Ａｕ）を用いたマスク膜３６を所定の厚さとなるよう被着する。
【００１２】
さらに、マスク膜３６が被着されたＮ型半導体基板２１に対し、Ｐ型ベース拡散領域２７から約２０μｍ下方の位置にプロトン濃度が１×１０１１ヶ／ｃｍ２以上、例えば１×１０１２ヶ／ｃｍ２のプロトン照射Ｘを、マスク膜３６が被着されている高濃度Ｎ＋型シリコン基板２２の下面側から行う。これによりＮ型半導体基板２１内には、Ｐ型ベース拡散領域２７の下方約２０μｍの位置、すなわちＰ型ベース拡散領域２７の深さが約５μｍであるから、基板上面から約２５μｍの深さとなるＰ型ベース拡散領域２７直下及びゲート２９下方のＮ型半導体基板２１内にプロトン濃度のピークを有するライフタイムキラー層３７を形成する。
【００１３】
この後、図示しないが高濃度Ｎ＋型シリコン基板２２の下面に被着したマスク膜３６をエッチングにより除去し、マスク膜３６が除去された高濃度Ｎ＋型シリコン基板２２の下面にドレイン電極を設け、ダイシングラインＺで切断、分離して個々の半導体チップとする。
【００１４】
以上のように構成することで、ライフタイムキラー層３７がＮ型半導体基板２１内のＰ型ベース拡散領域２７直下及びゲート２９下方の所定深さ部分に形成され、ＦＥＴ２５をスイッチング動作させた時の内蔵ダイオード部のリカバリタイムが高速化される。そして、Ｎ型半導体基板２１の厚さを所定の厚さとした高濃度Ｎ＋型シリコン基板２２の下面側からプロトン照射Ｘを行うことで、ＦＥＴ２５のチャネル領域部分３８に通過欠陥が起こらなくなり、ＦＥＴ２５の閾値（Ｖｔｈ）が低下してしまう虞がなくなる。
【００１５】
また、マスク膜３６をチップ終端部２４の下面側だけに設けたので、プロトン照射ＸがＦＥＴセル部２６のみになされ、チップ終端部２４には行われていない。このため、チップ終端部２４のＮ型半導体基板２１内ではドレイン−ソース間において、チャネルリークが発生する虞がなくなり、逆耐圧特性が向上したものとなる。
【００１６】
なお、上記の実施形態においては、Ｎ型半導体基板２１に対し高濃度Ｎ＋型シリコン基板２２の下面側から行うプロトン照射Ｘを、プロトン濃度が１×１０１１ヶ／ｃｍ２以上となるようにして行っているが、これは１×１０１１ヶ／ｃｍ２より少ないと実用的な効果が得られないからである。また、マスク膜３６は金をマスク材としているが、プロトン照射を遮蔽することができる材料であれば金に限るものではない。
【００１７】
【発明の効果】
以上の説明から明らかなように、本発明によれば、プロトン照射を行って電界効果トランジスタの内蔵ダイオード部のリカバリタイムを高速化するようにしながらも、電界効果トランジスタの閾値の低下がなく、ドレイン−ソース間でのチャネルリークが発生する虞のなく、逆耐圧特性が向上する等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＦＥＴセル部を示す断面図である。
【図２】本発明の一実施形態におけるチップ終端部を示す断面図である。
【図３】従来技術におけるＦＥＴセル部を示す断面図である。
【符号の説明】
２１…Ｎ型半導体基板
２２…Ｎ＋型シリコン基板
２３…Ｎ−型シリコン層
２４…チップ終端部
２５…ＦＥＴ
２６…ＦＥＴセル部
２７…Ｐ型ベース拡散領域
２８…ゲート絶縁膜
２９…ゲート
３０…Ｎ＋型ソース拡散領域
３３…ガードリング
３４…チャネルストッパ
３６…マスク膜
３７…ライフタイムキラー層
Ｘ…プロトン照射
【図１】
0003916793.tif 000002
【図２】
0003916793.tif 000003
【図３】
0003916793.tif 000004