(57)【特許請求の範囲】
【請求項１】
デジタル音声データを一定数の音声サンプルからなるフレーム毎にデコードするデジタル音声信号処理装置において、
クロックを発生するクロック生成回路と、
上記クロックにより駆動され、上記デジタル音声データをデコードするデコード処理、及び該デジタル音声データの付随情報を外部装置に出力する外部通信処理を行い、かつ該各処理が終了したとき、上記クロック生成回路の動作を停止させる動作停止信号を出力する演算器と、
その値が順次変化する出力アドレスを発生するアドレス発生回路と、
上記デコードされたデジタル音声データを格納し、該格納された音声データを上記出力アドレスに基づいて出力するメモリと、
上記演算器が各処理を終了したとき、その後該演算器が次の処理を行うタイミングで上記アドレス発生回路で発生されるべき上記出力アドレスの値が、該演算器によってセットされる起動アドレスレジスタと、
上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とを比較する比較回路と、
上記比較回路において、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致したときに、上記クロック生成回路の動作を開始させる動作開始信号を発生するクロック生成回路起動手段とを、備えた、
ことを特徴とする音声信号処理装置。
【請求項２】
請求項１記載の音声信号処理装置において、
上記クロック生成回路起動手段は、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致している期間、上記動作開始信号を継続的に出力する、
ことを特徴とする音声信号処理装置。
【請求項３】
請求項２記載の音声信号処理装置において、
上記演算器が上記デコード処理を行うとき、該デコード処理の開始から１音声サンプル期間の間、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致し、
上記演算器が、処理時間が１音声サンプル期間より短い上記外部通信処理を行うとき、該演算器が該外部通信処理を行っている間、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致する、
ことを特徴とする音声信号処理装置。
【請求項４】
デジタル音声データを一定数の音声サンプルからなるフレーム毎にデコードするデジタル音声信号処理装置において、
クロックを発生するクロック生成回路と、
上記クロックにより駆動され、上記デジタル音声データをデコードする処理、及び該デジタル音声データの付随情報を外部装置に出力する処理を行い、かつ該各処理が終了したとき、上記クロック生成回路の動作を停止させる動作停止信号を出力する演算器と、
その値が順次変化する出力アドレスを発生するアドレス発生回路と、
上記デコードされたデジタル音声データを格納し、該格納された音声データを上記出力アドレスに基づいて出力するメモリと、
上記演算器が各処理を終了したとき、該演算器によって、該演算器が次の処理を行うタイミングにより決まる上記出力アドレスの値がセットされる起動アドレスレジスタと、
上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とを比較する比較回路と、
上記比較回路において、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致したときに、上記クロック生成回路の動作を開始させる動作開始信号を発生するクロック生成回路起動手段とを、備え、
上記演算器は、上記デジタル音声データをデコードする処理を終了したとき、その後上記付随情報を外部装置に出力する処理を行う既定のタイミングにより決まる上記出力アドレスの値を上記起動アドレスレジスタにセットし、上記デコード処理の終了した時刻から、上記付随情報を外部装置に出力する処理を開始する時刻まで、上記クロック生成回路を停止させる、
ことを特徴とした音声信号処理装置。
【請求項５】
デジタル音声データを一定数の音声サンプルからなるフレーム毎にデコードするデジタル音声信号処理装置において、
クロックを発生するクロック生成回路と、
上記クロックにより駆動され、上記デジタル音声データをデコードする処理、及び該デジタル音声データの付随情報を外部装置に出力する処理を行い、かつ該各処理が終了したとき、上記クロック生成回路の動作を停止させる動作停止信号を出力する演算器と、
その値が順次変化する出力アドレスを発生するアドレス発生回路と、
上記デコードされたデジタル音声データを格納し、該格納された音声データを上記出力アドレスに基づいて出力するメモリと、
上記演算器が各処理を終了したとき、該演算器によって、該演算器が次の処理を行うタイミングにより決まる上記出力アドレスの値がセットされる起動アドレスレジスタと、
上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とを比較する比較回路と、
上記比較回路において、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致したときに、上記クロック生成回路の動作を開始させる動作開始信号を発生するクロック生成回路起動手段とを、備え、
上記演算器は、上記デジタル音声データをデコードする処理を終了したとき、その後上記メモリー内に次のデコード処理に必要な空き容量が生じるまでの既定の時間により決まる上記出力アドレスの値を、上記起動アドレスレジスタにセットし、上記先のデコード処理の終了した時刻から、上記既定の時間が経過するまで、上記クロック生成回路を停止させる、
ことを特徴とした音声信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル音声信号処理装置に関し、特にプログラミング可能な演算器を備えた音声圧縮伸張装置の改良に関するものである。
【０００２】
【従来の技術】
近年、新しい音声圧縮方式が次々に開発され、それらの技術を用いたさまざまな携帯型の民生機器が開発されようとしている。このため、ソフトウェアを変更することで複数の圧縮方式や民生機器に使用できる、低消費電力で安価なハードウェアが必要である。また、携帯機器の長時間再生のためには、ＤＳＰの低消費電力化が重要であり、一般に、処理終了時にはソフトウェア制御によりＤＳＰのクロックを停止し、圧縮方式やシステムに応じた専用ハードウェアでクロックをオンするという、消費電力削減技術が用いられている。
【０００３】
一方、オーディオ圧縮においては複数の方式があり、それぞれのオーディオ圧縮方式ごとに処理量やメモリー量が異なっている。また、機器に応じて、ＤＳＰと外部通信のタイミングが異なっている。
【０００４】
音声圧縮技術には多くの方式がある。また、音声データは各方式によって定められた音声サンプル数（以下、フレームとする）単位で圧縮されている。以下、１フレームが１０２４サンプルの場合を例に説明する。
【０００５】
従来、デジタル音声信号をデコードする装置として、図６に示す構成のものが知られている。図６に示す装置の各ブロックについて、以下、その構成を説明する。
【０００６】
図６において、１００は、圧縮符号化された音声データをデコードしデジタル音声を出力する従来の音声デコード装置であり、実際にはＬＳＩなどによって実現されている。この従来の音声デコード装置１００は、音声データの曲番号などの情報を音声デコード装置１００外部のＣＰＵへ出力するバスを有する。このバスによってデコード対象となる音声信号も入力される。この構成では、メモリーの作業領域を使用するデコード処理とデコード済みのデータをメモリーから出力する処理とがパイプライン処理によって実行されている。１０１０は、内部に組みこまれたソフトウェアにしたがってデコード演算するクロック同期式のＤＳＰ（デジタル・シグナル・プロセッサ）である。１０２０はアドレス発生回路であり、音声デコード装置１００外部から入力されるＰＣＭタイミング信号にしたがって、０から２０４７の値を巡回するＰＣＭ出力アドレスＳ１０２０を出力する。１０３０は、バンクの切り変わりを検出する判定回路であり、ＰＣＭ出力アドレスＳ１０２０の値が１０２３から１０２４に変化、または、２０４７から０に変化したときに、ＨＡＬＴクリア信号Ｓ１０３０を出力する。
【０００７】
また、１０４０は、ＨＡＬＴステータスレジスタであり、上記ＤＳＰ１０１０によりセットされ、上記ＨＡＬＴクリア信号Ｓ１０３０によりクリアされる。１０５０は、クロック生成回路であり、上記ＨＡＬＴステータスレジスタ１０４０がセットされているとき上記ＤＳＰ１０１０へのクロックを停止する。１０６０は、上記ＤＳＰ１０１０がデコード演算に使用する２０４８ワードのメモリーである。デコード後の音声データもこのメモリー１０６０内に蓄えられ、ＰＣＭ出力アドレスＳ１０２０にしたがってデータが外部へ出力される。このメモリー１０６０内部を、１０２４ワード毎にバンク１とバンク２と区別する。
【０００８】
次に以上のように構成されたデジタル音声信号処理装置について、図６を用いてその動作を説明する。
ＰＣＭ出力アドレスＳ１０２０の値がアドレス０から２０４７を循環することで、１フレームごとにバンク１とバンク２から交互にデータが外部出力されることになる。またＤＳＰ１０１０もフレームごとにバンクを切り替え、現在出力バッファとして使用されていない側のバンクをその作業領域として、圧縮データのデコード演算処理を行う。
【０００９】
各フレーム毎にＤＳＰ１０１０は、処理終了後ＨＡＬＴステータスレジスタ１０４０をセットし、次のフレームの開始までクロックを停止する。判定回路１０３０は１０２４サンプル毎、すなわち１フレームごとにＨＡＬＴステータスレジスタ１０４０をクリアし、ＤＳＰ１０１０のクロックをオンする。以上のようにすることで、従来は出力データのバンクが切り替わるときにＤＳＰ１０１０を起動していた。
【００１０】
以上のような動作を行うＤＳＰ１０１０のソフトウェアを、以下ソフトウェアＡとする。
ところが、この従来の音声デコード装置１００を用いる機器の中には、再生している音声データの曲番号などの情報をＣＰＵに知らせるなど、ある特定の時刻にＤＳＰ１０１０と外部ＣＰＵ間で通信することが必要な場合がある。以下、図７、図９を用いて、その動作を説明する。
【００１１】
図７は、図６の構成を用いて時刻３／４Ｔに曲番号をＣＰＵに連絡する従来の音声デコード装置１００の動作を示すタイミング図である。
図７において、Ｔは１フレーム時間である。時刻０は、ＤＳＰ１０１０が第１フレーム目のデコードを開始する時刻であり、メモリー１０６０内のアドレス０番地に格納されたデータが出力される。時刻Ｔは、メモリー１０６０内のアドレス１０２４番地に格納されたデータが出力される時刻、時刻２Ｔは、メモリー１０６０内のアドレス０番地に格納されたデータが再び出力される時刻をそれぞれ示す。
【００１２】
また、時刻２／４Ｔ、時刻３／４Ｔは、それぞれ、時刻０から時刻Ｔの間の、２／４、３／４に相当する時刻であり、時刻２／４Ｔは、ＤＳＰ１０１０が第１フレームのデコードを終了した時刻、時刻３／４Ｔは、ＤＳＰ１０１０が外部ＣＰＵと通信を開始する時刻である。
【００１３】
時刻Ｔａは、ＤＳＰ１０１０と外部ＣＰＵとの通信が終了し、クロックを停止した時刻である。また、時刻０から２／４Ｔの期間は、ＤＳＰ１０１０が第１フレーム目をデコードしている期間である。時刻２／４Ｔから３／４Ｔの期間は、ＤＳＰ１０１０が無処理の期間である。さらに、時刻３／４ＴからＴａの期間は、ＤＳＰ１０１０が外部と通信している期間、時刻ＴａからＴの期間は、ＤＳＰ１０１０のクロックが停止している期間、時刻Ｔから２Ｔの期間は、ＤＳＰ１０１０が第２フレーム目をデコードする期間である。また、Ｔｃは２フレーム目が終了した時刻を示す。
【００１４】
図８（ａ）は、図６の時刻０からＴにおけるメモリー１０６０の状態を、図８（ｂ）は時刻Ｔから２Ｔにおけるメモリー１０６０の状態を示している。
上述したように、メモリー１０６０は２０４８ワードのサイズで、この内部を１０２４ワード毎にバンク１とバンク２としている。ＰＣＭ出力アドレスＳ１０２０が０から２０４８アドレスを循環することで、１フレームごとにバンク１とバンク２から交互にデータが出力される。また、ＤＳＰ１０１０もフレームごとにバンクを切り替え、ＰＣＭ出力アドレスＳ１０２０が指していないバンクをその作業領域として、圧縮データのデコード演算処理を行う。
【００１５】
すなわち、時刻０からＴの１フレーム目では、バンク１を、復号音声データを出力するＰＣＭ出力バッファとして用いる。また、バンク２を、第２フレーム目で出力すべきデータをデコードするための作業領域とし、デコード処理が完了したとき第２フレーム目で出力する復号音声データが格納された領域となっている。時刻Ｔから２Ｔの２フレーム目では、バンク２をＰＣＭ出力バッファとし、バンク１を作業領域として用いる。
【００１６】
ＤＳＰ１０１０は、時刻２／４Ｔにおいて、第１のフレームのデコード処理を完了する。そして、ＤＳＰ１０１０は、時刻３／４Ｔに外部ＣＰＵに対して、音声データの曲番号などの情報をＣＰＵに知らせ、時刻ＴａにおいてＣＰＵとの通信が完了した時点で、ＨＡＬＴステータスレジスタ１０４０をセットし、クロックを停止する。
【００１７】
時刻Ｔでは、判定回路１０３０がＨＡＬＴステータスクリア信号を出力し、ＤＳＰ１０１０のクロックが再開される。このとき、バンク１にあったデータはすべて出力され、１０２４ワードの空き領域となっているため、再起動されたＤＳＰ１０１０はバンク１をその作業領域として第２フレームのデコード処理を開始する。
【００１８】
図６に示す従来の音声デコード装置１００においては、出力データのバンクが切り替わるタイミングである時刻Ｔまたは２ＴでしかＤＳＰ１０１０を再起動できないため、時刻２／４Ｔにデコード処理が終了したときクロックを停止すると、ＤＳＰ１０１０は時刻３／４ＴにＣＰＵと通信できないことになってしまう。したがってＤＳＰ１０１０は、時刻２／４Ｔにデコード処理が完了しても、時刻３／４Ｔで曲番号をＣＰＵに連絡し終えるまで、クロックを停止することができない。このため、処理終了時刻２／４Ｔから３／４Ｔまでの期間、ＤＳＰ１０１０は何も処理していないにもかかわらず、クロックを停止し消費電力を抑えるという処理を行うことができなかった。
【００１９】
次に図６の構成を用いて、ソフトウェアを変更して別の圧縮方式で記録されたデータをデコードする場合の音声デコード装置１００の動作を説明する。
これまでの圧縮方式をデコードするためのソフトウェアをソフトウェアＡとし、新たな圧縮方式をデコードするためのソフトウェアをソフトウェアＢとする。上記ソフトウェアＡは、メモリー１０６０上に１０２４ワードの作業領域と、１０２４サンプル時間の処理が必要なソフトウェアである。また、上記ソフトウェアＢは、作業メモリーの量がソフトウェアＡの１／２、すなわち５１２ワードでよいが、ときどきソフトウェアＡの１．５倍の、１５３６サンプル時間の処理が必要な圧縮方式のデコード処理を行うものである。以下、図９を用いて、ソフトウェアＢを用いた場合の動作を説明する。
【００２０】
図９は、ソフトウェアＢによる従来の音声デコード装置１００の動作を示すタイミング図である。
図９において、Ｔは１フレーム時間である。時刻０は、ＤＳＰ１０１０が第１フレーム目のデコードを開始する時刻であり、メモリー１０６０内のアドレス０番地に格納されたデータが出力される。時刻Ｔは、メモリー１０６０内のアドレス１０２４番地に格納されたデータが出力される時刻、時刻２Ｔは、再びメモリー１０６０内のアドレス０番地に格納されたデータが出力される時刻をそれぞれ示す。
【００２１】
また、時刻１／４Ｔは、時刻０から時刻Ｔの間の１／４に相当する時刻であり、ＤＳＰ１０１０が第１フレームのデコードを終了し、クロックを停止する時刻である。また、時刻０から１／４Ｔの期間は、ＤＳＰ１０１０が第１フレーム目をデコードしている期間で、ＤＳＰ１０１０はバンク２を作業領域として使用する。
【００２２】
時刻１／４Ｔから時刻Ｔの期間は、ＤＳＰ１０１０のクロックが停止している期間である。ＤＳＰ１０１０は、時刻１／４Ｔにおいて、第１のフレームのデコード処理を完了し、ＨＡＬＴステータスレジスタ１０４０をセットすることで、出力データのバンクが切り替わる時刻Ｔまで、クロックを停止する。
【００２３】
時刻Ｔで、判定回路１０３０がＨＡＬＴステータスクリア信号を出力し、ＤＳＰ１０１０のクロックが再開される。このとき、バンク１にあったデータはすべて出力され１０２４ワードの空き領域となっているため、ＤＳＰ１０１０はこのバンク１をデコードするための作業領域として、第２フレームのデコードを開始する。
【００２４】
第２フレームのデコードが完了したとき、ＰＣＭ出力アドレスＳ１０２０の値が２０４７を過ぎていなければ、ＤＳＰ１０１０は再び、ＨＡＬＴステータスレジスタ１０４０をセットし、クロックを停止する。
ところが、この第２フレームのデコードを完了するまでに許容される時間は、ＰＣＭ出力アドレスＳ１０２０が１０２４から２０４７を指している期間、すなわち、１０２４サンプル時間である。
【００２５】
このため、図９のように、１０２４サンプル時間以上の長い処理時間が必要なフレームの場合、デコード完了時刻は時刻２Ｔを過ぎているため、ＰＣＭ出力バッファがアンダーフローし、正しくデコードができないことになる。このようなケースを想定して、上記クロック生成回路１０５０は１フレーム目をデコード後、その動作を停止しないように設定する必要があり、結局、電力の低減を達成することができなくなる原因となっていた。
【００２６】
また、図１０は、クロック停止命令を発行するのにソフトウェアの処理遅延があるため、ＰＣＭ出力アドレスが１０２４となる直前にデコード処理が完了した場合の動作を説明するためのタイミング図である。
【００２７】
図において、Ｔは１フレーム時間を示し、時刻０にはＤＳＰ１０１０が第１フレーム目のデコードを開始する時刻であり、メモリー１０６０内のアドレス０番地に格納されたデータが出力される。
【００２８】
時刻Ｔはメモリー１０６０内のアドレス１０２４番地に格納されたデータが出力される時刻であり、時刻Ｔ２は再びメモリー１０６０内のアドレス０番地に格納されたデータが出力される時刻である。また、図１０（ｄ）〜（ｇ）は同図（ａ）〜（ｃ）における信号をクロック単位で時間軸に拡大した図である。
【００２９】
ＤＳＰ１０１０は時刻０において、第１のフレームのデコード処理を開始し、時刻Ｔにおいて第１のフレームのデコード処理を完了し、ＨＡＬＴステータスレジスタ１０４０をセットし、クロックを停止してスリープ状態となる。
【００３０】
この時刻Ｔの前後の詳細な動きについて以下、説明する。なお、Ｔｘは時刻Ｔの１クロック直前での時刻を示し、Ｔｙは時刻Ｔの１クロック直後での時刻である。
【００３１】
時刻ＴｘでＤＳＰ１０１０は第１フレーム目のデコード処理終了ステップと行う。次いで、時刻ＴでＤＳＰ１０１０はクロックを停止するためのＴＡＬＴ命令を発行する。
【００３２】
また、判定回路１０３０では時刻ＴでＨＡＬＴステータスクリア命令を出力する。
時刻Ｔｙで、時刻Ｔで発行されたＨＡＬＴ命令によりステータスレジスタ１０４０がセットされる。
【００３３】
従って、時刻Ｔｙでセットされたステータスレジスタ１０４０は、これをクリアするためのＨＡＬＴステータス信号が時刻Ｔで既に出力を終えているため、次のバンク切り替えタイミングである時刻２Ｔまでクリアされない。
このため、ＤＳＰ１０１０は、時刻Ｔから時刻２Ｔの期間クロックが停止され続けることとなり第２フレーム目のデコードができなくなる。
【００３４】
【発明が解決しようとする課題】
従来のデジタル音声信号処理装置は以上のように構成されており、クロック停止したＤＳＰでは自らのクロックをオンすることができないため、あらかじめ決められたＤＳＰ処理開始のタイミングでハードウェアがＤＳＰのクロックをオンしていた。このため、ＤＳＰのソフトウェアはクロックをオンするタイミングを変えることがでず、同一ハードウェア上で異なる圧縮方式や異なる制御を行う場合、十分な消費電力削減ができないという問題点があった。
【００３５】
また、ＤＳＰ処理ではクロック停止命令を発行するのにソフトウェアの処理遅延があるため、ＰＣＭ出力アドレスが１０２４となる直前にデコード処理が完了したような場合、ＤＳＰからのクロック停止命令の発行が１０２４サンプル目の出力開始より後になり、時刻Ｔ以降、ＤＳＰクロックが停止されつづけることとなり、デコード処理が破綻するという問題点があった。
【００３６】
本発明は、以上のような問題点を解消するためになされたもので、ハードウェアを変更せずソフトウェアのみの変更で、異なる圧縮方式や機器においても、消費電力を効果的に低減することができるとともに、デコード処理が破綻することなく最適で確実なクロックマネジメントを実現することができるデジタル音声信号処理装置を提供することを目的とする。
【００３７】
【課題を解決するための手段】
この発明の請求項１にかかる音声信号処理装置は、デジタル音声データを一定数の音声サンプルからなるフレーム毎にデコードするデジタル音声信号処理装置において、クロックを発生するクロック生成回路と、上記クロックにより駆動され、上記デジタル音声データをデコードするデコード処理、及び該デジタル音声データの付随情報を外部装置に出力する外部通信処理を行い、かつ該各処理が終了したとき、上記クロック生成回路の動作を停止させる動作停止信号を出力する演算器と、その値が順次変化する出力アドレスを発生するアドレス発生回路と、上記デコードされたデジタル音声データを格納し、該格納された音声データを上記出力アドレスに基づいて出力するメモリと、上記演算器が各処理を終了したとき、その後該演算器が次の処理を行うタイミングで上記アドレス発生回路で発生されるべき上記出力アドレスの値が、該演算器によってセットされる起動アドレスレジスタと、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とを比較する比較回路と、上記比較回路において、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致したときに、上記クロック生成回路の動作を開始させる動作開始信号を発生するクロック生成回路起動手段とを備えたものである。
【００４０】
また、この発明の請求項２にかかる音声信号処理装置は、請求項１記載の音声信号処理装置において、上記クロック生成回路起動手段は、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致している期間、上記動作開始信号を継続的に出力するものである。
【００４１】
また、この発明の請求項３にかかる音声信号処理装置は、請求項２記載の音声信号処理装置において、上記演算器が上記デコード処理を行うとき、該デコード処理の開始から１音声サンプル期間の間、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致し、上記演算器が、処理時間が１音声サンプル期間より短い上記外部通信処理を行うとき、該演算器が該外部通信処理を行っている間、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致する、ものである。
【００４２】
また、この発明の請求項４にかかる音声信号処理装置は、デジタル音声データを一定数の音声サンプルからなるフレーム毎にデコードするデジタル音声信号処理装置において、クロックを発生するクロック生成回路と、上記クロックにより駆動され、上記デジタル音声データをデコードする処理、及び該デジタル音声データの付随情報を外部装置に出力する処理を行い、かつ該各処理が終了したとき、上記クロック生成回路の動作を停止させる動作停止信号を出力する演算器と、その値が順次変化する出力アドレスを発生するアドレス発生回路と、上記デコードされたデジタル音声データを格納し、該格納された音声データを上記出力アドレスに基づいて出力するメモリと、上記演算器が各処理を終了したとき、該演算器によって、該演算器が次の処理を行うタイミングにより決まる上記出力アドレスの値がセットされる起動アドレスレジスタと、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とを比較する比較回路と、上記比較回路において、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致したときに、上記クロック生成回路の動作を開始させる動作開始信号を発生するクロック生成回路起動手段とを、備え、上記演算器は、上記デジタル音声データをデコードする処理を終了したとき、その後上記付随情報を外部装置に出力する処理を行う既定のタイミングにより決まる上記出力アドレスの値を上記起動アドレスレジスタにセットし、上記デコード処理の終了した時刻から、上記付随情報を外部装置に出力する処理を開始する時刻まで、上記クロック生成回路を停止させるものである。
【００４３】
また、この発明の請求項５にかかる音声信号処理装置は、デジタル音声データを一定数の音声サンプルからなるフレーム毎にデコードするデジタル音声信号処理装置において、クロックを発生するクロック生成回路と、上記クロックにより駆動され、上記デジタル音声データをデコードする処理、及び該デジタル音声データの付随情報を外部装置に出力する処理を行い、かつ該各処理が終了したとき、上記クロック生成回路の動作を停止させる動作停止信号を出力する演算器と、その値が順次変化する出力アドレスを発生するアドレス発生回路と、上記デコードされたデジタル音声データを格納し、該格納された音声データを上記出力アドレスに基づいて出力するメモリと、上記演算器が各処理を終了したとき、該演算器によって、該演算器が次の処理を行うタイミングにより決まる上記出力アドレスの値がセットされる起動アドレスレジスタと、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とを比較する比較回路と、上記比較回路において、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致したときに、上記クロック生成回路の動作を開始させる動作開始信号を発生するクロック生成回路起動手段とを、備え、上記演算器は、上記デジタル音声データをデコードする処理を終了したとき、その後上記メモリー内に次のデコード処理に必要な空き容量が生じるまでの既定の時間により決まる上記出力アドレスの値を、上記起動アドレスレジスタにセットし、上記先のデコード処理の終了した時刻から、上記既定の時間が経過するまで、上記クロック生成回路を停止させるものである。
【００４４】
【発明の実施の形態】
まず、本発明の基本原理について説明する。本発明では、例えば、デコードされた音声データは、常に４８ｋＨｚ等の一定周期でメモリーから外部へ出力されることに着目して、ＰＣＭ出力バッファのアドレスポインタをＤＳＰが起動するためのタイマーとして使用するようにしている。これにより、これまでと異なる圧縮方式や民生機器に対応するため新しいソフトウェアを既存のハードウェアに実装する場合でも、割り込み回路などを使用せず、簡単な回路で最適なクロックマネジメントによる消費電力の削減を可能とするものである。
【００４５】
（実施の形態１）
図１は、本発明の実施の形態１に係わるデジタル音声信号処理装置の構成を示すブロック図であり、図において、図６と同一符号は同一、または相当部分を示し、２００は、圧縮符号化された音声データをデコードしデジタル音声を出力する音声デコード装置である。また、音声デコード装置２００は、音声データの曲番号などの情報をバスを介して音声デコード装置外部のＣＰＵへ出力するように構成されている。
【００４６】
２０１０は、起動アドレスレジスタであり、ＤＳＰ１０１０がその値をセットするように構成されている。２０３０は比較回路であり、上記起動アドレスレジスタ２０１０の値とＰＣＭ出力アドレスＳ１０２０の値とが一致しているとき、ＨＡＬＴクリア信号Ｓ２０３０を出力する。
【００４７】
図１に示す本発明の音声デコード装置２００は、固定タイミングでＨＡＬＴステータスレジスタ１０４０をクリアするのではなく、ＤＳＰ１０１０のソフトウェアがセットした起動アドレスレジスタ２０１０の値とＰＣＭ出力アドレスＳ１０２０の値とが一致している間、ＨＡＬＴステータスレジスタ（クロック生成回路起動手段）１０４０をクリアしつづける、比較回路２０３０を備えたという点で、既述した図６の従来の音声信号処理装置と構造上異なっている。
【００４８】
以下、以上のように構成されたデジタル音声信号処理装置について、その動作を説明する。
図２は、図１の構成の音声デコード装置２００を用いた、任意の時刻にＤＳＰ１０１０が外部と通信する動作を示すタイミング図である。図２において、Ｔは１フレーム時間である。時刻０は、ＤＳＰ１０１０が第１フレーム目のデコードを開始する時刻であり、メモリー１０６０内のアドレス０番地に格納されたデータが出力される。また、時刻Ｔは、メモリー１０６０内のアドレス１０２４番地に格納されたデータが出力される時刻であり、時刻２Ｔは、メモリー１０６０内のアドレス０番地に格納されたデータが再び出力される時刻を示す。
【００４９】
また、時刻２／４Ｔは、時刻０からＴの間の２／４に相当する時刻であり、ＤＳＰ１０１０が第１フレームのデコードを終了した時刻である。時刻３／４Ｔは、時刻０からＴの間の３／４に相当する時刻であり、ＤＳＰ１０１０が外部ＣＰＵと通信を開始する時刻である。
【００５０】
時刻Ｔａは、ＤＳＰ１０１０と外部ＣＰＵの通信が終了する時刻、時刻Ｔｂは、ＰＣＭ出力アドレスＳ１０２０が１０２４から１０２５に変わる時刻、時刻Ｔｃは、ＤＳＰ１０１０が第２フレームのデコードを終了した時刻である。
【００５１】
また、時刻０から２／４Ｔの期間は、ＤＳＰ１０１０が第１フレーム目をデコードしている期間である。このとき、ＤＳＰ１０１０はバンク２を作業領域として使用する。時刻２／４Ｔから３／４Ｔの期間は、ＤＳＰ１０１０のクロックが停止している期間、時刻３／４ＴからＴａの期間は、ＤＳＰ１０１０が外部ＣＰＵと通信している期間、時刻ＴａからＴの期間は、ＤＳＰ１０１０のクロックが停止している期間、時刻ＴからＴｂは、起動アドレスレジスタ２０１０の値と、ＰＣＭ出力アドレスＳ１０２０の値が一致している期間、時刻ＴからＴｃの期間は、ＤＳＰ１０１０が第２フレーム目をデコードしている期間である。
【００５２】
なお、音声出力のタイミングは常に一定であるため、ＰＣＭ出力アドレスＳ１０２０が値７６８を示す時が、時刻３／４Ｔと計算することができる（３／４×１０２４＝７６８）。したがって、時刻３／４Ｔでは、メモリー１０６０内のアドレス７６８番地に格納されたデータが出力される。
【００５３】
本発明では、ＤＳＰ１０１０が時刻２／４Ｔにデコード処理が完了した場合、ＤＳＰ１０１０は起動アドレスレジスタ２０１０に値７６８をセットしたのち、ＨＡＬＴステータスレジスタ１０４０をセットしクロックを停止する。
【００５４】
そして、時刻３／４Ｔになると、起動アドレスレジスタ２０１０とＰＣＭ出力アドレスＳ１０２０の値（上記セットした７６８）とが一致し、ＨＡＬＴステータスレジスタ１０４０がクリアされ、ＤＳＰ１０１０が再起動される。
再起動したＤＳＰ１０１０は、曲番号などの付随情報を外部ＣＰＵに連絡し、時刻Ｔａで外部ＣＰＵとの通信を終了する。
【００５５】
時刻ＴａにおいてＤＳＰ１０１０は、起動アドレスレジスタ２０１０に値１０２４をセットしたのち、ＨＡＬＴステータスレジスタ１０４０をセットし、バンク１に格納された出力データがすべて出力され終わる時刻Ｔまで、再度クロックを停止する。
【００５６】
時刻Ｔにおいて、起動アドレスレジスタ２０１０とＰＣＭ出力アドレスＳ１０２０の値（上記セットした１０２４）とが一致し、ＤＳＰ１０１０は第２フレーム目のデコード処理を行うために再起動される。このときＤＳＰ１０１０はバンク１をその作業領域として、第２フレーム目のデコードを開始する。
このような動作により、時刻３／４Ｔに曲番号などの付随情報をＣＰＵに連絡することができるとともに効率的なクロック停止を両立することができる。
【００５７】
さらに、ＤＳＰ処理では、上述したように、クロック停止命令を発行、すなわち、ＨＡＬＴステータスレジスタ１０４０をセットするのにソフトウェアの処理遅延が発生する。このため、１０２４サンプル目が出力される直前にデコード処理が完了した場合、ＤＳＰ１０１０のＨＡＬＴステータスレジスタ１０４０をセットするタイミングが１０２４サンプル目の出力開始より後になる。このような場合でも、本構成では１０２４サンプル目を出力している時刻ＴからＴｂの期間、ＨＡＬＴステータスレジスタ１０４０をクリアしつづけることで、ＤＳＰ１０１０を確実に動かすことが可能である。
【００５８】
以下、図５のタイミングチャートを参照しつつ詳述する。
ＤＳＰ１０１０は時刻０において、第１のフレームのデコード処理を開始し、時刻Ｔにおいて第１のフレームのデコード処理を完了し、クロックを停止するためにＨＡＬＴステータスレジスタ１０４０をセットするという、ＨＡＬＴ命令を発行する。図において、Ｔｘは時刻Ｔの１クロック前の時刻であり、Ｔｙは時刻Ｔの１クロック直後での時刻、Ｔｚはメモリー１０６０内のアドレス１０２５番地に格納されたデータが出力される時刻である。
【００５９】
時刻Ｔｘにおいて、ＤＳＰ１０１０は第１フレーム目のデコード処理最終ステップを行う。時刻ＴでＤＳＰ１０１０はバンク１に格納された出力データが全て出力し終わる時刻Ｔまでクロックを停止するために、起動アドレスレジスタ２０１０に値１０２４をセットし、ＨＡＬＴステータスレジスタ１０４０をセットするようなＨＡＬＴ命令を発行する。
【００６０】
ところが、時刻ＴからＴｚの期間、起動アドレスレジスタ２０１０とＰＣＭ出力アドレスＳ１０２０との値が一致しており、比較回路２０３０はＨＡＬＴクリア信号Ｓ２０３０を出力し続けている。このため、時刻Ｔで発行されたＨＡＮＴ命令によって、時刻ＴｙにおいてＨＡＬＴステータスレジスタ１０４０はセットされない。
このためＤＳＰ１０１０はクロック停止することなく、直ちに第２フレーム目のデコードが開始される。
【００６１】
このように本実施の形態１によれば、ＤＳＰ１０１０によってセットされる起動アドレスレジスタ２０１０と、起動アドレスレジスタ２０１０の出力とＰＣＭ出力アドレスＳ１０２０とを比較する比較回路２０３０を設け、比較回路２０３０において起動アドレスレジスタ２０１０にセットされた値が検出された場合に、ＨＡＬＴクリア信号Ｓ２０３０を出力し、ＨＡＬＴステータスレジスタ１０４０を起動して、クロック生成回路１０５０を予め設定したタイミングで起動させるようにしたことにより、１フレーム目のデコード処理が終わって、所定のタイミングでＣＰＵと通信する前後、クロック生成回路１０５０の動作を停止することができ、消費電力を効果的に削減することができる。
【００６２】
また、１フレーム期間終了間際にデコード処理が終了してクロック停止命令が発行されても、２フレーム目のデコードを開始する時点のアドレスになるとＨＡＬＴクリア信号Ｓ２０３０が出力されることによってクロック生成回路１０５０が起動されるため、ソフト遅延があっても確実に２フレーム目をデコードすることができ、デコード処理に破綻をきたすことがない。
【００６３】
なお、上記説明では、ソフトによる遅延が２クロック分の場合を例にあげて説明したが、時刻Ｔｚまでのソフト処理遅延が生じても、時刻ＴｚまでにはＤＳＰ１０１０を再起動することができ、時刻Ｔから２Ｔまでの間に第２フレーム目のデコード処理を行うことが可能である。
【００６４】
（実施の形態２）
次に本発明の実施の形態２にかかるデジタル音声信号処理装置について説明する。これまでの圧縮方式をデコードするためのソフトウェアをソフトウェアＡとし、新たな圧縮方式をデコードするためのソフトウェアをソフトウェアＢとする。
【００６５】
上記ソフトウェアＡとソフトウェアＢの処理時間と、必要メモリー量は、既述した従来例と同じものとする。本実施の形態２では、上記実施の形態１で説明したソフトウェアＡを図１に示す同一装置で、ソフトウェアＡと、必要メモリーが半分で、処理時間が最大１．５倍かかるソフトウェアＢとが破綻なく動作することを説明する。
【００６６】
ソフトウェアＡの動作は実施の形態１と同じであるので、以下、ソフトウェアＢの動作を中心に、図１、図３、図４を用いて説明する。
本実施の形態２に係る音声デコード装置の構成は、実施の形態１で示したものと同じである。図３は、ソフトウェアＢによる本発明の音声デコード装置２００の動作を示すタイミング図である。
【００６７】
図３において、Ｔは１フレーム時間である。時刻０は、ＤＳＰ１０１０が第１フレーム目のデコードを開始する時刻であり、メモリー１０６０内のアドレス０番地に格納されたデータが出力される。時刻Ｔは、メモリー１０６０内のアドレス１０２４番地に格納されたデータが出力される時刻である。
【００６８】
時刻２Ｔは、再びメモリー１０６０内のアドレス０番地に格納されたデータが出力される時刻である。
【００６９】
また、時刻１／４Ｔは、時刻０からＴの間の１／４に相当する時刻であり、ＤＳＰ１０１０が第１フレームのデコードを終了した時刻である。時刻２／４Ｔは、時刻０からＴの間の２／４に相当する時刻であり、ＤＳＰ１０１０が第２フレームのデコードを開始できる時刻である。
【００７０】
上記実施の形態１と同様の計算により、時刻１／４Ｔと時刻２／４Ｔは、それぞれ、時刻メモリー１０６０内のアドレス２５６番地と５１２番地に格納されたデータが出力される時刻である。
【００７１】
また、時刻０から１／４Ｔの期間は、ＤＳＰ１０１０が第１フレーム目をデコードしている期間、時刻１／４Ｔから２／４Ｔの期間は、ＤＳＰ１０１０のクロックが停止している期間、時刻２／４Ｔから２Ｔの期間は、ＤＳＰ１０１０が第２フレーム目をデコード処理に許容される期間である。
【００７２】
図４は、先に述べた２０４８ワードのメモリー１０６０の内部ブロック図であり、メモリー１０６０内部を１０２４ワード毎にバンク１とバンク２とする。また、これらバンクの１／２の領域を、それぞれバンク１Ａ、１Ｂ、２Ａ，２Ｂとする。
【００７３】
図７と同様に、出力アドレスが０から２０４８アドレスを循環することで、バンク１とバンク２から交互にデータが出力される。なお、図４（ａ）は図３の時刻０におけるメモリー１０６０の状態を示し、図４（ｂ）は時刻１／４Ｔにおけるメモリー１０６０の状態を示し、図４（ｃ）は時刻Ｔ／２におけるメモリー１０６０の状態を示している。
【００７４】
時刻０において、ＤＳＰ１０１０はバンク２Ｂの領域を使用して第１のフレームのデコード処理を開始する。このときＰＣＭ出力アドレスＳ１０２０は、値”０”であり、図４（ａ）の、Ａ０の位置である。
【００７５】
時刻１／４Ｔにおいて、ＤＳＰ１０１０は第１のフレームのデコード処理を完了し、メモリー１０６０のバンク１、２とも全て、時刻０から２Ｔの期間に出力されるデコードされた音声データが格納されている。このときのＰＣＭ出力アドレスＳ１０２０の値は２５６、Ａ２５６の位置であり、０−２５６番地の音声データはすでに外部に出力され、メモリー１０６０上には、この２５６ワードの空き領域がある。しかし、ＤＳＰ１０１０は、第２フレームをデコードするための作業領域として５１２ワードの空き領域が確保できないため、起動アドレスレジスタ２０１０に値５１２をセットし、ＨＡＬＴステータスレジスタ１０４０をセットする。このことで、ＰＣＭ出力アドレスＳ１０２０がＢ５１２の位置にくるまでクロックを停止する。
【００７６】
時刻２／４ＴにＰＣＭ出力アドレスＳ１０２０は５１２の値となり、図４（ｃ）のＡ５１２の位置に来て、Ｂ５１２と一致する。同時にＨＡＬＴクリア信号が出力されクロックが再開される。このとき、第２フレームをデコードするために必要な５１２ワードの作業領域が空いており、ＤＳＰ１０１０はただちに、第２フレームのデコードを開始することができる。
【００７７】
この第２フレームのデコードを完了するまでに許容される時間は、図４（ｃ）記載のバンク１Ｂ、バンク２に蓄えられたＰＣＭデータがすべて出力されるまでの期間、すなわち、ＰＣＭ出力アドレスＳ１０２０が５１２から２０４７を指している１５３６サンプル期間である。したがって、ソフトウェアＡに比べて１．５倍の処理時間が必要なフレームであっても、バッファがアンダーフローすることがなく、デコード処理を破綻することなく実行することができる。
【００７８】
このように本実施の形態２によれば、起動アドレスレジスタ２０１０に第１フレーム目のデコード処理が終了した後、第２フレーム目のデコード開始可能なアドレスを設定しておき、第１フレーム目のデコードが１サンプル期間未満に処理が終了した場合には、第２フレーム目のデコードを第１フレーム目のデコードのために確保されている期間において開始するようにしたから、本来１フレーム期間よりも長い処理時間が必要とされる第２フレームを破綻なく処理することができる。
【００７９】
なお、以上の説明では、音声をデコード再生する構成を例にとって説明したが、音声を圧縮エンコードする場合には、ＰＣＭ出力バッファをＰＣＭ入力バッファとし、基準となるクロックにＰＣＭ入力アドレスを用いることで、上記実施の形態同様にクロックを効率的に停止して低消費電力効果を期待でき、また、符号化処理をスムーズに行うことができる効果が得られる。
【００８０】
また、上記各実施の形態では、１フレームを１０２４サンプルとして説明したが、１フレームの単位はこれに限られるものではない。
さらに、本構成では、ソフトウェアでＤＳＰ１０１０を再起動する時刻をＰＣＭ出力の単位で自由にセットできることで、ＤＳＰ１０１０のソフトウェア動作が確定する前にハードを先行して開発できるという効果もある。
【００８１】
【発明の効果】
以上のように、本発明にかかる音声信号処理装置によれば、デジタル音声データを一定数の音声サンプルからなるフレーム毎にデコードするデジタル音声信号処理装置において、クロックを発生するクロック生成回路と、上記クロックにより駆動され、上記デジタル音声データをデコードするデコード処理、及び該デジタル音声データの付随情報を外部装置に出力する外部通信処理を行い、かつ該各処理が終了したとき、上記クロック生成回路の動作を停止させる動作停止信号を出力する演算器と、その値が順次変化する出力アドレスを発生するアドレス発生回路と、上記デコードされたデジタル音声データを格納し、該格納された音声データを上記出力アドレスに基づいて出力するメモリと、上記演算器が各処理を終了したとき、その後該演算器が次の処理を行うタイミングで上記アドレス発生回路で発生されるべき上記出力アドレスの値が、該演算器によってセットされる起動アドレスレジスタと、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とを比較する比較回路と、上記比較回路において、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致したときに、上記クロック生成回路の動作を開始させる動作開始信号を発生するクロック生成回路起動手段とを備えたものとしたので、これまでと異なる圧縮方式や民生機器に対応するため処理終了や処理開始タイミングが異なる動作をする新しいソフトウェアを、同一ハードウェアに実装する場合でも、割り込み回路などを使用せずに、簡単な回路で最適なクロックマネジメントによる消費電力の削減が可能であり、さらに、ソフトウェア（プログラム）により演算器を再起動する時刻を自由にセットできることで、演算器のソフトウェアが確定する前に、ハードを先行して開発することができるという効果が得られる。
【００８３】
また、この発明によれば、上記音声信号処理装置において、上記クロック生成回路起動手段は、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致している期間、上記動作開始信号を継続的に出力するので、当該期間において、確実に上記クロック生成回路を作動させ続けることができるという効果が得られる。
【００８４】
また、この発明によれば、デジタル音声データを一定数の音声サンプルからなるフレーム毎にデコードするデジタル音声信号処理装置において、クロックを発生するクロック生成回路と、上記クロックにより駆動され、上記デジタル音声データをデコードする処理、及び該デジタル音声データの付随情報を外部装置に出力する処理を行い、かつ該各処理が終了したとき、上記クロック生成回路の動作を停止させる動作停止信号を出力する演算器と、その値が順次変化する出力アドレスを発生するアドレス発生回路と、上記デコードされたデジタル音声データを格納し、該格納された音声データを上記出力アドレスに基づいて出力するメモリと、上記演算器が各処理を終了したとき、該演算器によって、該演算器が次の処理を行うタイミングにより決まる上記出力アドレスの値がセットされる起動アドレスレジスタと、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とを比較する比較回路と、上記比較回路において、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致したときに、上記クロック生成回路の動作を開始させる動作開始信号を発生するクロック生成回路起動手段とを、備え、上記演算器は、上記デジタル音声データをデコードする処理を終了したとき、その後上記付随情報を外部装置に出力する処理を行う既定のタイミングにより決まる上記出力アドレスの値を上記起動アドレスレジスタにセットし、上記デコード処理の終了した時刻から、上記付随情報を外部装置に出力する処理を開始する時刻まで、上記クロック生成回路を停止させるので、外部装置と通信を行う前後において、効果的に消費電力を低減することができるという効果が得られる。
【００８５】
また、この発明によれば、デジタル音声データを一定数の音声サンプルからなるフレーム毎にデコードするデジタル音声信号処理装置において、クロックを発生するクロック生成回路と、上記クロックにより駆動され、上記デジタル音声データをデコードする処理、及び該デジタル音声データの付随情報を外部装置に出力する処理を行い、かつ該各処理が終了したとき、上記クロック生成回路の動作を停止させる動作停止信号を出力する演算器と、その値が順次変化する出力アドレスを発生するアドレス発生回路と、上記デコードされたデジタル音声データを格納し、該格納された音声データを上記出力アドレスに基づいて出力するメモリと、上記演算器が各処理を終了したとき、該演算器によって、該演算器が次の処理を行うタイミングにより決まる上記出力アドレスの値がセットされる起動アドレスレジスタと、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とを比較する比較回路と、上記比較回路において、上記起動アドレスレジスタにセットされた出力アドレスの値と、上記アドレス発生回路が発生する出力アドレスの値とが一致したときに、上記クロック生成回路の動作を開始させる動作開始信号を発生するクロック生成回路起動手段とを、備え、上記演算器は、上記デジタル音声データをデコードする処理を終了したとき、その後上記メモリー内に次のデコード処理に必要な空き容量が生じるまでの既定の時間により決まる上記出力アドレスの値を、上記起動アドレスレジスタにセットし、上記先のデコード処理の終了した時刻から、上記既定の時間が経過するまで、上記クロック生成回路を停止させるので、処理時間の長いデータの処理を、処理時間の短い前の処理のときに生じた余裕時間を利用して行うことができ、これにより処理時間の長いデータを処理することによる処理の破綻を回避することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１及び２に係る音声信号処理装置の構成を示すブロック図
【図２】上記実施の形態１に係る音声信号処理装置の動作を示すタイミング図
【図３】上記実施の形態２に係る音声信号処理装置の動作を示すタイミング図
【図４】上記実施の形態２に係る音声信号処理装置を構成するメモリーブロックの動作時の状態を説明するための図
【図５】本発明の実施の形態１にかかるソフト遅延時の動作を示すタイミング図
【図６】従来の音声信号処理装置のブロック構成図
【図７】  従来の音声信号処理装置の動作を示す第１のタイミング図
【図８】従来の音声信号処理装置に用いられるメモリーのブロック図
【図９】  従来の音声信号処理装置の動作を示す第２のタイミング図
【図１０】従来の音声信号処理装置のソフト遅延時の動作を示すタイミング図
【符号の説明】
１０１０  ＤＳＰ（演算器）
１０２０  アドレス発生回路
１０３０  判定回路
１０４０  ＨＡＬＴステータスレジスタ
１０５０  クロック生成回路
１０６０  メモリー
２００  音声デコード装置
２０１０  起動アドレスレジスタ
２０３０  比較回路
Ｓ１０２０  ＰＣＭ出力アドレス
Ｓ１０１０  ＨＡＬＴセット信号
Ｓ２０３０  ＨＡＬＴクリア信号
【図１】
0003916421.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003916421.tif 000007
【図７】
0003916421.tif 000008
【図８】
0003916421.tif 000009
【図９】
0003916421.tif 000010
【図１０】
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