(57)【特許請求の範囲】
【請求項１】
表示パネル基板と、前記表示パネル基板上においてマトリクス状にアレイされる複数の表示画素と、前記複数の表示画素の列に沿って前記表示パネル基板上に形成される複数の信号線と、前記複数の表示画素の行を周期的に順次選択し、選択行の表示画素を前記複数の信号線に接続するために前記表示パネル基板上に形成される走査部と、前記複数の信号線を介して選択行の表示画素を駆動する駆動部とを備え、
前記駆動部は前記複数の信号線を各々所定数の隣接信号線で構成される複数の信号線グループに区分するよう配列され、前記表示パネル基板の外部からこれら信号線グループ用に供給される個別の映像信号を受け取り、これら個別の映像信号に基づいて前記信号線グループを駆動する動作を並列的に行う複数の信号線駆動ブロックを含む表示装置であって、
各信号線駆動ブロックは対応映像信号をサンプリングして前記所定数の信号線に供給するサンプリング部と、前記表示パネル基板の外部から供給される共通の制御信号に基づいて前記サンプリング部の動作タイミングを制御するタイミング制御回路とを備え、
前記サンプリング部は前記映像信号を分解して得られる複数の部分映像信号をそれぞれ伝送する複数の伝送線と、前記所定数の隣接信号線にそれぞれ割当てられると共に前記複数の伝送線に順番に割当てられ各々対応伝送線上の部分映像信号をサンプリングし対応信号線に供給する複数のアナログスイッチとを含み、
前記タイミング制御部は前記複数のアナログスイッチを各々前記伝送線数に等しい数の隣接アナログスイッチで構成される複数のアナログスイッチグループに区分しこれら複数のアナログスイッチグループを順次サンプリング動作させるように構成されるとともに、前記複数のアナログスイッチグループに沿って並び各々対応アナログスイッチグループのアナログスイッチに共通に接続される複数の出力端を持ち、これら複数の出力端から順次イネーブル信号を出力するシフトレジスタを含み、
前記複数の信号線駆動ブロック相互において各伝送線は前記シフトレジスタの少なくとも一端部側に映像信号入力端を持ち、前記シフトレジスタと前記複数のアナログスイッチとを結ぶ接続配線と交差して共通の長さだけ伸びるよう形成され、さらに隣接信号線駆動ブロック相互において、前記シフトレジスタのシフト方向は映像信号入力端が前記シフトレジスタの同一端部側にそれぞれ配置される場合に互いに共通な方向に設定されること
を特徴とする表示装置。
【請求項２】
表示パネル基板と、前記表示パネル基板上においてマトリクス状にアレイされる複数の表示画素と、前記複数の表示画素の列に沿って前記表示パネル基板上に形成される複数の信号線と、前記複数の表示画素の行を周期的に順次選択し、選択行の表示画素を前記複数の信号線に接続するために前記表示パネル基板上に形成される走査部と、前記複数の信号線を介して選択行の表示画素を駆動する駆動部とを備え、
前記駆動部は前記複数の信号線を各々所定数の隣接信号線で構成される複数の信号線グループに区分するよう配列され、前記表示パネル基板の外部からこれら信号線グループ用に供給される個別の映像信号を受け取り、これら個別の映像信号に基づいて前記信号線グループを駆動する動作を並列的に行う複数の信号線駆動ブロックを含む表示装置であって、
各信号線駆動ブロックは対応映像信号をサンプリングして前記所定数の信号線に供給するサンプリング部と、前記表示パネル基板の外部から供給される共通の制御信号に基づいて前記サンプリング部の動作タイミングを制御するタイミング制御回路とを備え、
前記サンプリング部は前記映像信号を分解して得られる複数の部分映像信号をそれぞれ伝送する複数の伝送線と、前記所定数の隣接信号線にそれぞれ割当てられると共に前記複数の伝送線に順番に割当てられ各々対応伝送線上の部分映像信号をサンプリングし対応信号線に供給する複数のアナログスイッチとを含み、
前記タイミング制御部は前記複数のアナログスイッチを各々前記伝送線数に等しい数の隣接アナログスイッチで構成される複数のアナログスイッチグループに区分しこれら複数のアナログスイッチグループを順次サンプリング動作させるように構成されるとともに、前記複数のアナログスイッチグループに沿って並び各々対応アナログスイッチグループのアナログスイッチに共通に接続される複数の出力端を持ち、これら複数の出力端から順次イネーブル信号を出力するシフトレジスタを含み、
前記複数の信号線駆動ブロック相互において各伝送線は前記シフトレジスタの少なくとも一端部側に映像信号入力端を持ち、前記シフトレジスタと前記複数のアナログスイッチとを結ぶ接続配線と交差して共通の長さだけ伸びるよう形成され、さらに隣接信号線駆動ブロック相互において、前記シフトレジスタのシフト方向は前記映像信号入力端が前記シフトレジスタの一端部側および他端部側にそれぞれ配置される場合に互いに逆方向に設定されること
を特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶表示装置などの平面型表示装置に係り、特に薄膜トランジスタにより画素をスイッチングする素子及び駆動回路を同一基板上に形成した駆動回路一体型表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、薄型、軽量、低消費電力、狭額縁の特徴をいかして、テレビ表示用途、ＯＡ用途をはじめとして、各種分野で利用されるようになってきた。この液晶表示装置を安価に実現する方法として、液晶表示装置を攻勢する透明基板上に駆動回路を一体的に集積化する方法が考えられている。
【０００３】
この駆動回路一体型液晶表示装置においては、マトリクス配置された画素を駆動する薄膜トランジスタと、この薄膜トランジスタのゲートを制御する走査線を駆動する走査線駆動回路及びソースに接続された信号線を駆動する信号線駆動回路を、同一工程により作製している。
【０００４】
信号線駆動回路は、外部から供給される映像信号をサンプリングして信号線に供給するアナログスイッチ群と、このアナログスイッチのサンプリング動作を制御するタイミング信号を供給するシフトレジスタから構成され、アナログスイッチ群には共通の映像信号バスが接続される。
【０００５】
ところで、このアナログスイッチ及びシフトレジスタは薄膜トランジスタにより構成されるため、スイッチの電流駆動能力及びシフトレジスタの動作スピードには一定の制限がある。このため、アナログスイッチ群を複数のブロックに分割し、分割ブロックどうしを互いに並列動作させることにより、サンプリング時間のマージンを拡大することが考えられる。
【０００６】
この場合、ブロック数に対応した複数の映像信号バスを設け、同一タイミングで動作する各ブロックのアナログスイッチを互いに異なる映像信号バスに接続することにより、表示を得る。
【０００７】
【発明が解決しようとする課題】
ところが上記の液晶表示装置においては、アナログスイッチと映像信号バスの結線部分とこのアナログスイッチに接続されない他の映像信号バスとの交差個所が多くなってしまい、交差個所で結線部分と映像信号バスとの間に浮遊容量が形成されてしまう。するとこの映像信号バス上を伝達される映像信号の帯域が狭くなり、良好な画像表示が得られないという問題があった。
【０００８】
特に液晶表示装置の大画面化、高精細化がすすむにつれて駆動回路のブロック数を増やす必要があるため、浮遊容量の影響が多大となるおそれがある。
この発明は、上記の技術的背景に鑑み、大画面化、高精細化に対応して良好な表示の得られる駆動回路一体型表示装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上述の課題を解決するために、信号線駆動ブロック毎に映像信号バスを個別に配置し、表示パネル基板の外部からこれら信号線グループ用に供給される個別の映像信号を受け取り、これら個別の映像信号に基づいて前記信号線グループを駆動する動作を並列的に行う複数の信号線駆動ブロックを含む表示装置を用いる。
【００１０】
本発明の表示装置によれば、映像信号バスは信号線駆動ブロック毎に電気的に互いに絶縁された状態で設けられているので、他の駆動ブロック内の配線との交差部をもたず負荷容量を低減できるため、映像信号バスの帯域特性を大幅に改善することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して説明する。
（実施例１）
図１は液晶表示装置の回路配置を概略的に示す。この液晶表示装置は例えばテレビ放送画像をカラー表示するアクティブマトリクス液晶表示パネルである。この液晶表示装置は、ガラス基板を用いた表示パネル基板７０１と、表示パネル基７０１上においてマトリクス状にアレイされる複数の表示画素７１０と、複数の表示画素７１０の列に沿って表示パネル基板７０１上に形成される複数の信号線７０７と、複数の表示画素７０７の行に沿って表示パネル基板７０１上に形成される複数の走査線７０８と、これら走査線７０７および信号線７０８の交差位置に形成され例えば多結晶シリコン膜からなるチャネルを有するコプラナ構造の薄膜トランジスタで構成される複数のスイッチング素子７０９とを備える。各スイッチング素子７０９は各々対応する走査線７０８の駆動に伴って導通し、対応信号線７０８の電圧を対応表示画素７１０に供給する。各表示画素７１０は液晶層７１１を介して容量結合された画素電極Ｅ１および対向電極Ｅ２で構成される。液晶表示装置は表示パネル基板７０１上において複数の表示画素７１０の外側に形成される走査線駆動回路ＹＤおよび信号線駆動回路ＸＤとをさらに備える。これら信号線駆動回路ＸＤおよび走査線駆動回路ＹＤはスイッチ素子７０９の薄膜トランジスタと同一工程で形成される薄膜トランジスタを用いて形成される。走査線駆動回路ＹＤは複数の走査線７０８に接続され、１垂直走査期間毎にこれら複数の走査線７０８を線順次に駆動する。信号線駆動回路ＸＤは複数の信号線７０７に接続され、１行の表示画素がこれら表示画素に沿って形成された走査線の駆動により選択される１水平走査期間毎に複数の信号線７０７を駆動する。これら走査線駆動回路ＹＤおよび信号線駆動回路ＸＤは表示パネル基板７０１の外部に配置される表示パネルコントローラ７０２によって制御される。
【００１２】
表示パネルコントローラ７０２および表示パネル基板７０１の接続は実装を容易にするために信号線駆動回路ＸＤ側の一辺のみにおいて行われる。表示パネルコントローラ７０２はプリント配線基板に実装され、プリント配線基板と表示パネル基板７０１の接続はフレキシブル配線基板を介して行われる。
【００１３】
この走査線駆動回路ＹＤは例えばシフトレジスタで構成され、表示パネルコントローラ７０２から電源電位および接地電位と共に供給される制御信号の制御により動作する。
【００１４】
信号線駆動回路ＸＤは図２に示すように複数の信号線７０７を各々所定数の隣接信号線７０７で構成される複数の信号線グループに区分するよう配列され、表示パネルコントローラ７０２からこれら信号線グループ用に供給される個別の映像信号ＳＶ１−ＳＶ８を受け取り、これら個別の映像信号ＳＶ１−ＳＶ８に基づいて複数の信号線グループを駆動する動作を並列的に行う複数の信号線駆動ブロック１１、１２、１３、１４、・・・ を含む。奇数列映像信号ＳＶ１および偶数列映像信号ＳＶ２は信号線ブロック１１に供給され、奇数列映像信号ＳＶ３および偶数列映像信号ＳＶ４は信号線駆動ブロック１２に供給され、奇数列映像信号ＳＶ５および偶数列映像信号ＳＶ６は信号線駆動ブロック１３に供給され、奇数列映像信号ＳＶ７および偶数列映像信号ＳＶ８は信号線駆動ブロック１４に供給される。これら映像信号ＳＶ１−ＳＶ８はクロックＣＫおよび水平スタートパルスＳＴのような制御信号と共に供給される。図２では、各信号線グループが複雑化を避けるために実際よりも少ない６本の隣接信号線７０７で示される。また、以下の説明もこれに合わせて記述する。
【００１５】
信号線駆動ブロック１１、１２、１３、１４は奇数列映像信号ＳＶ１、ＳＶ３、ＳＶ５、ＳＶ７を伝送する第１伝送線１０５、１０７、１０９、１１１と、偶数列映像信号ＳＶ２、ＳＶ４、ＳＶ６、ＳＶ８を伝送する第２伝送線１０６、１０８、１１０、１１２と、６本の隣接信号線７０７にそれぞれ割当てられると共に第１伝送線１０５、１０７、１０９、１１１および第２伝送線１０６、１０８、１１０、１１２に交互に割当てられ各々対応伝送線上の映像信号をサンプリングし対応信号線７０７に供給する一群のアナログスイッチ１１３、１１４、１１５、１１６と、伝送線数に等しい２つの隣接アナログスイッチ１１３、１１４、１１５、１１６で各々構成される複数のアナログスイッチグループにアナログスイッチ１１３、１１４、１１５、１１６をそれぞれ区分しこれら複数のアナログスイッチグループを順次サンプリング動作させるタイミング制御回路として構成されるモノクロック型のシフトレジスタ１０１、１０２、１０３、１０４とを備える。これらコンポーネントは信号線駆動ブロック相互において同様に構成される。複雑化を避けるために６本の隣接信号線で各信号線グループを構成した場合には、アナログスイッチグループ数が３となる。第１および第２伝送線１０５および１０６、１０７および１０８、１０９および１１０、１１１および１１２はそれぞれ独立に表示パネルコントローラ７０２に接続される映像信号バスを構成する。これら映像信号バスは表示パネル７０１上で各駆動ブロックの境界部分（本実施態様では１０１、１０２、１０３、１０４の一端部側）に映像信号入力端を持ち、シフトレジスタ１０１、１０２、１０３、１０４とアナログスイッチ１１３、１１４、１１５、１１６とを結ぶ接続配線と交差して伸びるよう形成される。各々の駆動ブロックに属する映像信号バスは、互いに電気的に絶縁されるように配置されている。その結果、各映像信号バスは他の駆動ブロック内の配線と交差することが無く、負荷容量を軽減でき、帯域特性を大幅に改善することができる。第１および第２伝送線は信号線駆動ブロック相互において等しい配線長および寄生容量、すなわち配線負荷を持つ。第１伝送線１０５、１０７、１０９、１１１は奇数番目のアナログスイッチ１１３、１１４、１１５、１１６を介して奇数番目の信号線７０７に接続され、第２伝送線１０６、１０８、１１０、１１２は偶数番目のアナログスイッチ１１３、１１４、１１５、１１６を介して偶数番目の信号線７０７に接続される。これら伝送線１０５〜１１２はスイッチング素子７０９である薄膜トランジスタのソース・ドレイン電極形成工程と同一工程で形成される。シフトレジスタ１０１、１０２、１０３、１０４は直列に接続されるアナログスイッチグループに等しい数のフリップフロップで構成され、先頭フリップフロップに入力されるスタートパルスＳＴをクロックＣＫに応答して最終フリップフロップまで順方向にシフトされることにより出力端ＳＲ１１、ＳＲ１２、ＳＲ１３；ＳＲ２１、ＳＲ２２、ＳＲ２３；ＳＲ３１、ＳＲ３２、ＳＲ３３；ＳＲ４１、ＳＲ４２、ＳＲ４３から順次イネーブル信号を発生する。各フリップフロップは公知のＣＭＯＳクロックドインバータ回路であり、スイッチング素子７０９の薄膜トランジスタと同一工程で形成される薄膜トランジスタを組み合わせて構成される。尚、シフトレジスタ１０１〜１０４はモノクロック型であるが、クロックＣＫおよびリバースクロックに応答するように構成されてもよい。また、これらシフトレジスタ１０１〜１０４は外部から直接に供給される電力でなく、例えば信号線駆動ブロック１１〜１４を横断する共通バスとして形成される電源ラインおよび接地ライン（図示せず）を介して供給される電力で動作するように構成されてもよい。
【００１６】
図３は信号線駆動回路ＸＤの動作を示す。シフトレジスタ１０１、１０２、１０３、１０４は図３に示すようにクロックＣＫに応答して出力端ＳＲ１１、ＳＲ１２、ＳＲ１３；ＳＲ２１、ＳＲ２２、ＳＲ２３；ＳＲ３１、ＳＲ３２、ＳＲ３３；ＳＲ４１、ＳＲ４２、ＳＲ４３から順次イネーブル信号を発生する動作を並列的に行う。すなわち、イネーブル信号は第１クロックサイクルで出力端ＳＲ１１、ＳＲ２１、ＳＲ３１およびＳＲ４１から出力され、第２クロックサイクルで出力端ＳＲ１２、ＳＲ２２、ＳＲ３２、ＳＲ４２から出力され、第３クロックサイクルで出力端ＳＲ１３、ＳＲ２３、ＳＲ３３およびＳＲ４３から出力され、以降のクロックサイクルがあれば上述と同様の形式で出力される。これにより、奇数列映像信号ＳＶ１、ＳＶ３、ＳＶ５、ＳＶ７および偶数列映像信号ＳＶ２、ＳＶ４、ＳＶ６、ＳＶ８の両方が第１から第３クロックサイクルでイネーブル信号を受け取ったアナログスイッチグループにより順次サンプリングされ、対応する信号線７０７に供給される。
【００１７】
上述の第１実施例では、図２に示す映像信号バスが占有する領域１１７の幅を低減できる。また、映像信号バスがシフトレジスタとアナログスイッチとを結ぶ配線と交差する重複部分１１８、１１９の数を減らすことが可能となる。したがって、信号線駆動回路ＸＤの回路幅を縮小でき、しかも負荷容量の減少により映像信号線の伝送帯域を向上できる。
【００１８】
また、表示パネルコントローラ７０２が信号線駆動回路ＸＤに対応する表示パネル基板７０１の一辺側に配置される。これは、例えば走査線駆動ブロックＹＤに対応する表示パネル基板７０１の一辺側から映像信号を映像信号バスに供給し、この映像信号バスを信号線駆動回路ＸＤのスパンに対応して伸ばす場合と比較して表示パネル基板上での配線長が短くなり、映像信号バスの伝送帯域を向上できる。
【００１９】
さらに全信号線駆動ブロックはそれぞれの信号線グループの隣接信号線７０７を同一方向に順次駆動するため、奇数列および偶数列映像信号について駆動順序に対応してさらに並べ替える必要が無い。したがって、表示パネルコントローラの回路規模を小さくすることが可能である。
【００２０】
（実施例２）
次に、本発明の第２実施例に係る液晶表示装置を図４および図５を参照して説明する。この液晶表示装置は以下に説明する事項を除いて第１実施例と同様に構成される。図４はこの液晶表示装置の信号線駆動回路ＸＤの構成を示し、図５は信号線駆動回路ＸＤの動作を示す。
【００２１】
信号線駆動ブロック１１〜１４は図４に示すように構成される。信号線駆動ブロック１１、１２、１３、１４は奇数列映像信号ＳＶ１１、ＳＶ１３、ＳＶ１５、ＳＶ１７を伝送する第１伝送線３５１、３５３、３５５、３５７と、偶数列映像信号ＳＶ１２、ＳＶ１４、ＳＶ１６、ＳＶ１８を伝送する第２伝送線３５２、３５４、３５６、３５８と、６本の隣接信号線７０７にそれぞれ割当てられると共に第１伝送線３５１、３５３、３５５、３５７および第２伝送線３５２、３５４、３５６、３５８に交互に割当てられ各々対応伝送線上の映像信号をサンプリングし対応信号線７０７に供給する一群のアナログスイッチ３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６と、伝送線数に等しい２つの隣接アナログスイッチで各々構成される複数のアナログスイッチグループにアナログスイッチ３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６をそれぞれ区分しこれら複数のアナログスイッチグループを順次サンプリング動作させるタイミング制御回路として構成されるモノクロック型のシフトレジスタ３０５、３０６、３０７、３０８とを備える。これらコンポーネントは第１および第２信号線３５１〜３５８の配置およびシフトレジスタ３０５、３０６、３０７、３０８のシフト方向を除いて信号線駆動ブロック相互において同様に構成される。複雑化を避けるために６本の隣接信号線で各信号線グループを構成した場合には、アナログスイッチグループ数が３となる。第１および第２伝送線３５１および３５２、３５３および３５４、３５５および３５６、３５７および３５８はそれぞれ独立に表示パネルコントローラ７０２に接続される映像信号バスを構成する。これら映像信号バスは表示パネル基板７０１上でシフトレジスタ３０５、３０６、３０７、３０８の一端部または他端部側に映像信号入力端を持ち、シフトレジスタ３０５、３０６、３０７、３０８とアナログスイッチ３１１〜３１６、３２１〜３２６、３３１〜３３６、３４１〜３４６とを結ぶ接続配線と交差して伸びるよう形成される。すなわち、伝送線３５１および３５２の映像信号入力端はＳ不とレジスタ３０５の一端部側に配置され、伝送線３５３および３５４の映像信号入力端はシフトレジスタ３０６の多端部側に配置され、伝送線３５５および３５６の映像信号入力端はシフトレジスタ３０７の一端部側に配置され、伝送線３５７および３５８の映像信号入力端はシフトレジスタ３０８の多端部側に配置される。第１および第２伝送線は信号線駆動ブロック相互において等しい配線長および寄生容量、すなわち配線負荷を持つ。
【００２２】
第１伝送線３５１、３５３、３５５、３５７は奇数番目のアナログスイッチ３１１、３１３、３１５；３２１、３２３、３２５；３３１、３３３、３３５；３４１、３４３、３４５を介して奇数番目の信号線７０７に接続され、第２伝送線３５２、３５４、３５６、３５８は偶数番目のアナログスイッチ３１２、３１４、３１６；３２２、３２４、３２６；３３２、３３４、３３６；３４２、３４４、３４６を介して偶数番目の信号線７０７に接続される。これら伝送線３５１〜３５８はスイッチング素子７０９である薄膜トランジスタのソース・ドレイン電極形成工程と同一工程で形成される。シフトレジスタ３０５、３０６、３０７、３０８は直列に接続されるアナログスイッチグループ数に等しい数のフリップフロップで構成される。シフトレジスタ３０５および３０７は先頭フリップフロップに入力されるスタートパルスＳＴをクロックＣＫに応答して最終フリップフロップまで順方向にシフトさせることにより出力端ＳＲ５１、ＳＲ５２、ＳＲ５３；ＳＲ７１、ＳＲ７２、ＳＲ７３から順次イネーブル信号を発生する。シフトレジスタ３０６および３０８は最終フリップフロップに入力されるスタートパルスＳＴをクロックＣＫに応答して先頭フリップフロップまで逆方向にシフトさせることにより出力端ＳＲ６３、ＳＲ６２、ＳＲ６１；ＳＲ８３、ＳＲ８２、ＳＲ８１から順次イネーブル信号を発生する。各フリップフロップは公知のＣＭＯＳクロックドインバータ回路であり、スイッチング素子７０９の薄膜トランジスタと同一工程で形成される薄膜トランジスタを組み合わせて形成される。
【００２３】
図５は信号線駆動回路ＸＤの動作を示す。シフトレジスタ３０５、３０６、３０７、３０８は図５に示すようにクロックＣＫに応答して出力端ＳＲ５１、ＳＲ５２、ＳＲ５３；ＳＲ６３、ＳＲ６２、ＳＲ６１；ＳＲ７１、ＳＲ７２、ＳＲ７３；ＳＲ８３、ＳＲ８２、ＳＲ８１から順次イネーブル信号を発生する動作を並列的に行う。すなわち、イネーブル信号は第１クロックサイクルで出力端ＳＲ５１、ＳＲ６３、ＳＲ７１およびＳＲ８３から出力され、第２クロックサイクルで出力端ＳＲ５２、ＳＲ６２、ＳＲ７２およびＳＲ８２から出力され、第３クロックサイクルで出力端ＳＲ５３、ＳＲ６１、ＳＲ７３およびＳＲ８１から出力され、以降のクロックサイクルがあれば上述と同様の形式で出力される。これにより、奇数列映像信号ＳＶ１１、ＳＶ１３、ＳＶ１５、ＳＶ１７および偶数列映像信号ＳＶ１２、ＳＶ１４、ＳＶ１６、ＳＶ１８の両方が第１から第３クロックサイクルでイネーブル信号を受け取ったアナログスイッチグループにより順次サンプリングされ、対応する信号線７０７に供給される。
【００２４】
上述の第２実施例では、図４に示す映像信号バスが占有する領域３６０の幅を低減できる。また、映像信号バスがシフトレジスタとアナログスイッチとを結ぶ配線と交差する重複部分３６１、３６２の数を減らすことが可能となる。従って、信号線駆動回路ＸＤの回路幅を縮小でき、しかも負荷容量の減少により映像信号線の伝送帯域を向上できる。
【００２５】
（実施例３）
次に、本発明の第３実施例に係る液晶表示装置を図６および図７を参照して説明する。この液晶表示装置は以下に説明する事項を除いて第１実施例と同様に構成される。図６はこの液晶表示装置の信号線駆動回路ＸＤの構成を示し、図７は信号線駆動回路ＸＤの動作を示す。
【００２６】
信号線駆動ブロック１１〜１４は図６に示すように構成される。信号線駆動ブロック１１、１２、１３、１４は奇数列映像信号ＳＶ３１、ＳＶ３３、ＳＶ３５、ＳＶ３７を伝送する第１伝送線２０９、２１１、２１３、２１５と、偶数列映像信号ＳＶ２、ＳＶ４、ＳＶ６、ＳＶ８を伝送する第２伝送線２１０、２１２、２１４、２１６と、６本の隣接信号線７０７にそれぞれ割当てられると共に第１伝送線２０９、２１１、２１３、２１５および第２伝送線２１０、２１２、２１４、２１６に交互に割当てられ各々対応伝送線上の映像信号をサンプリングしたい王信号線７０７に供給する一群のアナログスイッチ２２０〜２２５、２２６〜２３１、２３２〜２３７、２３８〜２４３と、伝送線数に等しい２つの隣接アナログスイッチで各々構成される複数のアナログスイッチグループにアナログスイッチ２２０〜２２５、２２６〜２３１、２３２〜２３７、２３８〜２４３をそれぞれ区分しこれら複数のアナログスイッチグループを順次サンプリング動作させるタイミング制御回路として構成されるモノクロック型のシフトレジスタ２０５、２０６、２０７、２０８とを備える。
【００２７】
これらコンポーネントは第１および第２伝送線の配置を除いて信号線駆動ブロック相互において同様に構成される。複雑化を避けるために６本の隣接信号線で各信号線グループを構成した場合には、アナログスイッチグループ数が３となる。第１および第２伝送線２０９および２１０、２１１および２１２、２１３および２１４、２１５および２１６はそれぞれ独立に表示パネルコントローラ７０２に接続される映像信号バスを構成する。これら映像信号バスは表示パネル基板７０１上でシフトレジスタ２０５、２０６、２０７、２０８の両端部側に映像信号入力端を持ち、シフトレジスタ２０５、２０６、２０７、２０８とアナログスイッチ２２０〜２２５、２２６〜２３１、２３２〜２３７、２３８〜２４３とを結ぶ接続配線と交差して伸びるよう形成される。第１および第２伝送線は信号線ブロック相互において等しい配線長および寄生容量、すなわち配線負荷を持つ。第１伝送線２０９、２１１、２１３、２１５は奇数番目のアナログスイッチ２２０、２２２、２２４；２２６、２２８、２３０；２３２、２３４、２３６；２３８、２４０、２４２を介して奇数番目の信号線７０７に接続され、第２伝送線２１０、２１２、２１４、２１６は偶数番目のアナログスイッチ２２１、２２３、２２５；２２７、２２９、２３１；２３３、２３５、２３７；２３９、２４１、２４３を介して偶数番目の信号線７０７に接続される。これら伝送線２０９〜２１６はスイッチング素子７０９である薄膜トランジスタのソース・ドレイン電極形成工程と同一工程で形成される。シフトレジスタ２０５、２０６、２０７、２０８は直列に接続されるアナログスイッチグループ数に等しい数のフリップフロップで構成され、先頭フリップフロップに入力されるスタートパルスＳＴをクロックＣＫに応答して最終フリップフロップに入力されるスタートパルスＳＴをクロックＣＫに応答して最終フリップフロップまで順方向にシフトさせることにより出力端ＳＲ１０１、ＳＲ１０２、ＳＲ１０３；ＳＲ２０１、ＳＲ２０２、ＳＲ２０３；ＳＲ３０１、ＳＲ３０２、ＳＲ３０３；ＳＲ４０１、ＳＲ４０２、ＳＲ４０３から順次イネーブル信号を発生する。各フリップフロップは公知のＣＭＯＳクロックドインバータ回路であり、スイッチング素子７０９の薄膜トランジスタと同一工程で形成される薄膜トランジスタを組み合わせて形成される。
【００２８】
図７は信号線駆動回路ＸＤの動作を示す。シフトレジスタ２０５、２０６、２０７、２０８は図７に示すようにクロックＣＫの応答して出力端ＳＲ１０１、ＳＲ１０２、ＳＲ１０３；ＳＲ２０１、ＳＲ２０２、ＳＲ２０３；ＳＲ３０１、ＳＲ３０２、ＳＲ３０３；ＳＲ４０１、ＳＲ４０２、ＳＲ４０３から順次イネーブル信号を発生する動作を並列的に行う。すなわち、イネーブル信号は第１クロックサイクルで出力端ＳＲ１０１、ＳＲ２０１、ＳＲ３０１およびＳＲ４０１から出力され、第２クロックサイクルで出力端ＳＲ１０２、ＳＲ２０２、ＳＲ３０２およびＳＲ４０２から出力され、第３クロックサイクルで出力端ＳＲ１０３、ＳＲ２０３、ＳＲ３０３およびＳＲ４０３から出力され、以降のクロックサイクルがあれば上述と同様の形式で出力される。これにより、奇数列映像信号ＳＶ３１、ＳＶ３３、ＳＶ３５、ＳＶ３７および偶数列映像信号ＳＶ３２、ＳＶ３４、ＳＶ３６、ＳＶ３８の両方が第１から第３クロックサイクルでイネーブル信号を受け取ったアナログスイッチグループにより順次サンプリングされ、対応する信号線７０７に供給される。
【００２９】
この第３実施例では、図６に示す映像信号バスが占有する領域２６０の幅を低減できる。また、映像信号バスがシフトレジスタとアナログスイッチとを結ぶ配線と交差する重複部分２６１，２６２の数を減らすことが可能となる。したがって、信号線駆動回路ＸＤの回路幅を縮小でき、しかも負荷容量の減少により映像信号線の伝送帯域を向上できる。さらに、奇数列および偶数列映像信号の各々が表示パネルコントローラ７０２から対向信号線駆動ブロックの二ヶ所の映像信号入力端に供給される。この構成により、映像信号線の伝送帯域をさらに向上できる。
【００３０】
（実施例４）
次に、本発明の第４実施例に係る液晶表示装置を図８および図９を参照して説明する。この液晶表示装置は以下に説明する事項を除いて第１実施例と同様に構成される。図８はこの液晶表示装置の信号線駆動回路ＸＤの構成を示し、図９は信号線駆動回路ＸＤの動作を示す。
【００３１】
信号線駆動ブロック１１〜１４は図８に示すように構成される。信号線駆動ブロック１１、１２、１３、１４は奇数列映像信号ＳＶ４１、ＳＶ４３、ＳＶ４５、ＳＶ４７を伝送する第１伝送線４０９、４１１、４１３、４１５と、偶数列映像信号ＳＶ４２、ＳＶ４４、ＳＶ４６、ＳＶ４８を伝送する第２伝送線４１０、４１２、４１４、４１６と、６本の隣接信号線７０７にそれぞれ割当てられると共に第１伝送線４０９、４１１、４１３、４１５および第２伝送線４１０、４１２、４１４、４１６に交互に割当てられ各々対応伝送線上の映像信号をサンプリングし対応信号線７０７に供給する一群のアナログスイッチ４２０〜４２５、４２６〜４３１、４３２〜４３７、４３８〜４４３と、伝送線数に等しい２つの隣接アナログスイッチで各々構成される複数のアナログスイッチグループにアナログスイッチ４２０〜４２５、４２６〜４３１、４３２〜４３７、４３８〜４４３をそれぞれ区分しこれら複数のアナログスイッチグループを順次サンプリング動作させるタイミング制御回路として構成されるモノクロック型のシフトレジスタ４０５、４０６、４０７、４０８とを備える。これらコンポーネントは第１および第２伝送線の配置を除いて信号線駆動ブロック相互において同様に構成される。
【００３２】
複雑化を避けるために６本の隣接信号線で各信号線グループを構成した場合には、アナログスイッチグループ数が３となる。第１および第２伝送線４０９および４１０、４１１および４１２、４１３および４１４、４１５および４１６はそれぞれ独立に表示パネルコントローラ７０２に接続される映像信号バスを構成する。伝送線４０９〜４１２は表示パネル基板７０１上でシフトレジスタ４０５および４０６の直列ユニットの一端部側映像信号入力端を持つ。伝送線４０９および４１０はシフトレジスタ４０５とアナログスイッチ４２０〜４２５とを結ぶ接続配線と交差して伸びるよう形成され、伝送線４１１および４１２はシフトレジスタ４０５および４０６とアナログスイッチ４２０〜４２５および４２６〜４３１とを結ぶ接続配線と交差して伸びるよう形成される。伝送線４１３〜４１６は表示パネル基板７０１上でシフトレジスタ４０７および４０８の直列ユニットの他端部側に映像信号入力端を持つ。伝送線４１３および４１４はシフトレジスタ４０７〜４０８とアナログスイッチ４３２〜４３７および４３８〜４４３とを結ぶ接続配線と交差して伸びるよう形成され、伝送線４１５および４１６はシフトレジスタ４０６とアナログスイッチ４３８〜４４３とを結ぶ接続配線と交差して伸びるよう形成される。
【００３３】
信号線駆動ブロック１１の第１および第２伝送線は信号線駆動ブロック１４の第１および第２伝送線と等しい配線長および寄生容量、すなわち配線負荷を持つ。また、信号線駆動ブロック１２の第１および第２伝送線は信号線駆動ブロック１３の第１および第２伝送線と等しい配線長および寄生容量、すなわち配線負荷を持つ。第１伝送線４０９、４１１、４１３、４１５は奇数番目のアナログスイッチ４２０、４２２、４２４；４２６、４２８、４３０；４３２、４３４、４３６；４３８、４４０、４４２を介して奇数番目の信号線７０７に接続され、第２伝送線４１０、４１２、４１４、４１６は偶数番目のアナログスイッチ４２１、４２３、４２５；４２７、４２９、４３１；４３３、４３５、４３７；４３９、４４１、４４３を介して偶数番目の信号線７０７に接続される。これら伝送線４０９〜４１６はスイッチング素子７０９である薄膜トランジスタのソース・ドレイン電極形成工程と同一工程で形成される。シフトレジスタ４０５、４０６、４０７、４０８は直列に接続されるアナログスイッチグループ数に等しい数のフリップフロップで構成され、先頭フリップフロップに入力されるスタートパルスＳＴをクロックＣＫに応答して最終フリップフロップまで順方向にシフトさせることにより出力端ＳＲ５０１、ＳＲ５０２、ＳＲ５０３；ＳＲ６０１、ＳＲ６０２、ＳＲ６０３；ＳＲ７０１、ＳＲ７０２、ＳＲ７０３；ＳＲ８０１、ＳＲ８０２、ＳＲ８０３から順次イネーブル信号を発生する。
【００３４】
図９は信号線駆動回路ＸＤの動作を示す。シフトレジスタ４０５、４０６、４０７、４０８は図９に示すようにクロックＣＫに応答して出力端ＳＲ５０１、ＳＲ５０２、ＳＲ５０３；ＳＲ６０１、ＳＲ６０２、ＳＲ６０３；ＳＲ７０１、ＳＲ７０２、ＳＲ７０３；ＳＲ８０１、ＳＲ８０２、ＳＲ８０３から順次イネーブル信号を発生する動作を並列的に行う。すなわち、イネーブル信号は第１クロックサイクルで出力端ＳＲ５０１、ＳＲ６０１、ＳＲ７０１およびＳＲ８０１から出力され、第２クロックサイクルで出力端ＳＲ５０２、ＳＲ６０２、ＳＲ７０２およびＳＲ８０２から出力され、第３クロックサイクルで出力端ＳＲ５０３、ＳＲ６０３、ＳＲ７０３およびＳＲ８０３から出力され、以降のクロックサイクルがあれば上述と同様の形式で出力される。これにより、奇数列映像信号ＳＶ４１、ＳＶ４３、ＳＶ４５、ＳＶ４７および偶数列映像信号ＳＶ４２、ＳＶ４４、ＳＶ４６、ＳＶ４８の両方が第１から第３クロックサイクルでイネーブル信号を受け取ったアナログスイッチグループにより順次サンプリングされ、対応する信号線７０７に供給される。
【００３５】
この第４実施例では、図８に示す映像信号バスが占有する領域４６０の幅を低減できる。また、映像信号バスがシフトレジスタとアナログスイッチとを結ぶ配線と交差する重複部分４６１、４６２の数を減らすことが可能となる。したがって、信号線駆動回路ＸＤの回路幅を縮小でき、しかも負荷容量の減少により映像信号線の伝送帯域を向上できる。
【００３６】
尚、上述した各実施例では、信号線駆動回路ＸＤが４つの信号線駆動ブロックで構成される場合を例にとり示したが、本発明はこれに限定されるものでない。
また、上述した各実施例で、信号線駆動ブロック毎の映像信号伝送線数を１本に減らしてもよい。この場合、イネーブル信号が例えばシフトレジスタのフリップフロップ数を２倍にすることにより偶数番目のアナログスイッチに奇数番目のアナログスイッチと異なるタイミングで供給される。
【００３７】
【発明の効果】
本発明の表示装置によれば、映像信号バスは信号線駆動ブロック毎に電気的に互いに絶縁された状態で設けられているので、他の駆動ブロック内の配線との交差部をもたず負荷容量を低減できるため、映像信号バスの帯域特性を大幅に改善することができる。
従って、画像の歪みなどのない良好な表示性能を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る液晶表示装置の回路配置を示す概略図である。
【図２】図１に示す信号線駆動回路の詳細図である。
【図３】図２の信号線駆動回路の駆動波形のタイミングチャートである。
【図４】本発明の第２実施例に係る液晶表示装置の信号線駆動回路の詳細図である。
【図５】図４に示す信号線駆動回路の駆動波形のタイミングチャートである。
【図６】本発明の第３実施例に係る液晶表示装置の信号線駆動回路の詳細図である。
【図７】図６の信号線駆動回路の駆動波形のタイミングチャートである。
【図８】本発明の第４実施例に係る液晶表示装置の信号線駆動回路の詳細図である。
【図９】図８の信号線駆動回路の駆動波形のタイミングチャートである。
【符号の説明】
７０１・・・ 表示パネル基板
７０２・・・ 表示パネルコントローラ
１１、１２、１３、１４・・・ 信号線駆動回路ブロック
７０７・・・ 信号線
７０８・・・ 走査線
７０９・・・ スイッチング素子
７１０・・・ 表示画素
【図１】
0004011715.tif 000002
【図２】
0004011715.tif 000003
【図３】
0004011715.tif 000004
【図４】
0004011715.tif 000005
【図５】
0004011715.tif 000006
【図６】
0004011715.tif 000007
【図７】
0004011715.tif 000008
【図８】
0004011715.tif 000009
【図９】
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