(57)【特許請求の範囲】
【請求項１】
検知部から供給されるデータを処理し、各別に第１及び第２処理データを出力する主中央制御ユニット及び従中央制御ユニットと、前記主中央制御ユニットと前記従中央制御ユニットとの間に接続される通信線と、バスラインと、前記主中央制御ユニットと前記バスライン間に接続される第１中継部と、前記従中央制御ユニットと前記バスライン間に接続される第２中継部とを備え、前記主中央制御ユニットは、前記第１処理データと前記通信線を介して前記従中央制御ユニットから取得した第２処理データとを比較し、その比較の結果前記第１処理データ及び前記第２処理データが不一致であったとき、前記主中央制御ユニット及び前記従中央制御ユニットの動作を一時停止し、所定時間が経過した後に前記主中央制御ユニット及び前記従中央制御ユニットの動作を初期動作に戻し、また、前記比較の結果前記第１処理データ及び前記第２処理データが一致していたとき、前記従中央制御ユニットから前記第２中継器を介して前記バスラインに前記第２処理データを送出させ、前記バスラインに送出した第２処理データを前記第１中継部を介して取得し、前記第１処理データと取得した第２処理データとを比較し、その比較の結果前記第１処理データ及び前記第２処理データが不一致であったとき、前記従中央制御ユニットの動作を一時停止し、所定時間が経過した後に前記従中央制御ユニットの動作を初期動作に戻すことを特徴とするフェイルセーフ機能を備えたコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フェイルセーフ機能を備えたコントローラに係り、特に、１つの制御対象に対して複数（通常、２つ）の中央制御ユニット（ＣＰＵ）を有し、いずれかの中央制御ユニットの動作が異常になったとき、コントローラの動作を一時停止させ、誤った制御データが出力されるのを防止するフェイルセーフ機能を備えたコントローラに関する。
【０００２】
【従来の技術】
従来、フェイルセーフ機能を備えたコントローラとしては、主中央制御ユニット（以下、これをマスタＣＰＵという）と従中央制御ユニット（以下、これをスレーブＣＰＵという）の２つの中央制御ユニット（ＣＰＵ）を備えたものが知られている。
【０００３】
この場合、既知のフェイルセーフ機能を備えたコントローラにおける第１のものは、マスタＣＰＵがスレーブＣＰＵの動作を常時監視し、スレーブＣＰＵの動作が異常になったとき、マスタＣＰＵからリセット信号をスレーブＣＰＵに供給し、スレーブＣＰＵをリセットし、スレーブＣＰＵの動作を一時停止させるように動作するものである。
【０００４】
また、既知のフェイルセーフ機能を備えたコントローラにおける第２のものは、マスタＣＰＵとスレーブＣＰＵに同じ検知データを供給し、マスタＣＰＵで処理した第１中間処理データと、それに対応するスレーブＣＰＵで処理した第２中間処理データとを比較し、第１及び第２中間処理データが一致しているときに一致信号を出力し、第１及び第２中間処理データが一致していないときに不一致信号を出力するように動作するものである。
【０００５】
【発明が解決しようとする課題】
前記既知のフェイルセーフ機能を備えたコントローラにおける第１のものは、スレーブＣＰＵの動作が異常になったとき、スレーブＣＰＵから異常な処理データが出力されることはなくなるが、マスタＣＰＵの動作が異常になったとき、そのマスタＣＰＵの異常な動作を監視したり、または、異常な動作を停止させる手段を設けていないので、不所望な処理データが出力され続ける可能性を有するものである。
【０００６】
また、前記既知のフェイルセーフ機能を備えたコントローラにおける第２のものは、マスタＣＰＵで処理した第１中間処理データとスレーブＣＰＵで処理した第２中間処理データとを比較するとき、第１及び第２中間処理データが一致したときに一致信号を、また、第１及び第２中間処理データが不一致であるときに不一致信号をそれぞれ出力するだけであり、第１及び第２処理データの一致、不一致を検出する検出手段が異常になった場合や、信号出力機能そのものに異常が検出された場合に、それを停止する手段を有していないので、誤った処理データが出力される可能性を有するものである。
【０００７】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、マスタＣＰＵの動作が異常になったとき自己修復が可能であり、出力される処理データが異常になったとき確実にその処理データを出力させないフェイルセーフ機能を備えたコントローラを提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するために、本発明によるフェイルセーフ機能を備えたコントローラは、検知部から供給されるデータを処理し、各別に第１及び第２処理データを出力するマスタＣＰＵ（主中央制御ユニット）及びスレーブＣＰＵ（従中央制御ユニット）と、マスタＣＰＵとスレーブＣＰＵとの間に接続される通信線と、バスラインと、マスタＣＰＵとバスライン間に接続される第１中継部と、スレーブＣＰＵとバスライン間に接続される第２中継部とを備え、マスタＣＰＵは、第１処理データと通信線を介してスレーブＣＰＵから取得した第２処理データとを比較し、その比較の結果第１処理データ及び第２処理データが不一致であったとき、マスタＣＰＵ及びスレーブＣＰＵの動作を一時停止し、所定時間が経過した後にマスタＣＰＵ及びスレーブＣＰＵの動作を初期動作に戻し、また、その比較の結果第１処理データ及び第２処理データが一致していたとき、スレーブＣＰＵから第２中継器を介してバスラインに第２処理データを送出させ、バスラインに送出した第２処理データを第１中継部を介して取得し、第１処理データと取得した第２処理データとを比較し、その比較の結果第１処理データ及び第２処理データが不一致であったとき、スレーブＣＰＵの動作を一時停止し、所定時間が経過した後にスレーブＣＰＵの動作を初期動作に戻す手段を備える。
【００１１】
前記手段によれば、マスタＣＰＵは、通信線を介してスレーブＣＰＵが出力した第２処理データを通信線を介して取得し、自己の第１処理データと取得した第２処理データとを用いてマスタＣＰＵ及びスレーブＣＰＵの動作状態を判定するだけでなく、第２中継部、バスライン、第１中継部を通して取得し、取得した第２処理データを用いてスレーブＣＰＵの動作を監視しているので、比較的簡単な手段を用いることによって、マスタＣＰＵ及びスレーブＣＰＵの動作の異常を迅速に検知し、適切な対応が可能になるだけでなく、マスタＣＰＵから得られる第１処理データとスレーブＣＰＵから得られる第２処理データとの比較部の動作が異常になったり、マスタＣＰＵ自体の動作が異常になったりしたとき、異常な第１処理データや異常な第２処理データが出力されるのを迅速に、かつ、確実に阻止することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１５】
図１は、本発明によるフェイルセーフ機能を備えたコントローラの一つの実施の形態を示すもので、その要部構成を表すブロック図であり、自動車に搭載されるコントローラを示すものである。
【００１６】
図１に示されるように、この実施の形態によるフェイルセーフ機能を備えたコントローラは、マスタＣＰＵ（主中央制御ユニット）１と、スレーブＣＰＵ（従中央制御ユニット）２と、タイマ（ＷＤＴ）３と、同期信号発生部（Ｓｙｎｃ）４と、第１中継器（ＲＥＰ）５と、第２中継器（ＲＥＰ）６と、２本の通信線ＣＯＭ１、ＣＯＭ２からなっている。
【００１７】
また、このコントローラの外部には、操作スイッチの操作状態を表す操作データや各種センサによる検知結果を表す検知データ等を発生する検知部７と、車載用電源（バッテリー）の電圧を調整して出力する電圧調整部８と、自動車内に付設されたバスライン９とを設けている。
【００１８】
そして、マスタＣＰＵ１、スレーブＣＰＵ２、タイマ３、同期信号発生部４、第１中継器５、第２中継器６は、図１に図示されるように信号線によって相互に接続されている。また、マスタＣＰＵ１とスレーブＣＰＵ２とは、図１に図示されるように通信線ＣＯＭ１、ＣＯＭ２によって接続され、マスタＣＰＵ１及びスレーブＣＰＵ２と検知部７及び電圧調整部８とは、図１に図示されるように信号線によって接続され、第１中継器５、第２中継器６とバスライン９とは、同じく図１に図示されるように信号線によって接続されている。
【００１９】
この場合、図１にそれぞれ示されている各信号線の中で、ＣＬＲはクリア信号線、ＲＳＴはリセット信号線、ＴＭＲはタイマ信号線、ＲＤＹは待機信号線、ＩＮＴは同期信号線、ＤＡＴＡは検知データ供給線、ＰＷＲは調整電圧供給線を表している。
【００２０】
次に、図２は、図１に図示されたマスタＣＰＵ１及びスレーブＣＰＵ２の内部構成の一例を示すブロック図である。
【００２１】
図２に示されるように、マスタＣＰＵ１は、制御部１０と、データ処理部１１と、データ入力部１２と、比較判定部１３と、強制リセット信号発生部１４と、計時部１５と、クリア信号発生部１６と、待機信号発生部１７と、タイマ信号発生部１８と、検知データ入力端子１９と、処理データ入力端子２０と、リセット信号入力端子２１と、同期信号入力端子２２と、強制リセット信号出力端子２３と、クリア信号出力端子２４と、待機信号出力端子２５と、タイマ信号出力端子２６と、処理信号入力端子３７と、判定信号出力端子３９とを備えている。
【００２２】
また、スレーブＣＰＵ２は、制御部２７と、データ処理部２８と、データ出力部２９と、待機信号発生部３０と、検知データ入力端子３１と、リセット信号入力端子３２と、同期信号入力端子３３と、強制リセット信号入力端子３４と、処理データ出力端子３５と、待機信号出力端子３６と、処理信号出力端子３８と、判定信号入力端子４０とを備えている。
【００２３】
そして、マスタＣＰＵ１において、制御部１０は、各制御端がデータ処理部１１、データ入力部１２、比較判定部１３、強制リセット信号発生部１４、計時部１５、クリア信号発生部１６、待機信号発生部１７、タイマ信号発生部１８の各制御端にそれぞれ接続され、入力端がリセット信号入力端子２１、同期信号入力端子２２にそれぞれ接続される。データ処理部１１は、入力端が検知データ入力端子１９に接続され、出力端が比較判定部１３の第１入力端に接続される。データ入力部１２は、入力端が処理データ入力端子２０に接続され、出力端が比較判定部１３の第２入力端に接続される。比較判定部１３は、出力端が強制リセット信号発生部１４の入力端に接続され、かつ、処理信号入力端子３７と判定信号出力端子３９を介してスレーブＣＰＵ２の処理信号出力端子３８とにそれぞれ接続される。強制リセット信号発生部１４は、出力端が強制リセット信号出力端子２３に接続される。計時部１５は、出力端がクリア信号発生部１６、タイマ信号発生部１８の各入力端に接続される。クリア信号発生部１６は、出力端がクリア信号出力端子２４に接続され、タイマ信号発生部１８は、出力端がタイマ信号出力端子２６に接続される。待機信号発生部１７は、出力端が待機信号出力端子２５に接続される。
【００２４】
また、スレーブＣＰＵ２において、制御部２７は、各制御端がデータ処理部２８、データ出力部２９、待機信号発生部３０の各制御端にそれぞれ接続され、入力端がリセット信号入力端子３２、同期信号入力端子３３、強制リセット信号入力端子３４にそれぞれ接続される。データ処理部２８は、入力端が検知データ入力端子３１に接続され、出力端がデータ出力部２９の入力端に接続されるとともに、処理信号出力端子３８に接続される。データ出力部２９は、出力端が処理データ出力端子３５に接続されるとともに、判定信号入力端子４０に接続される。待機信号発生部３０は、出力端が待機信号出力端子３６に接続される。
【００２５】
さらに、図２に図示されていないが、検知データ入力端子１９、３１は、それぞれ検知データ供給線ＤＡＴＡを通して検知部７に接続され、処理データ入力端子２０は、第１中継器５を通してバスライン９に接続される。リセット信号入力端子２１、３２は、それぞれリセット信号線ＲＳＴを通してタイマ３に接続され、同期信号入力端子２２、３３は、それぞれ同期信号線ＩＮＴを介して同期信号発生部４に接続される。強制リセット信号出力端子２３及び強制リセット信号入力端子３４は、それぞれリセット信号線ＲＳＴに接続され、クリア信号出力端子２４は、クリア信号線ＣＬＲを通してタイマ３に接続される。待機信号出力端子２５、３６は、それぞれ待機信号線ＲＤＹを通して同期信号発生部４に接続され、タイマ信号出力端子２６は、タイマ信号線ＴＭＲを通して同期信号発生部４に接続される。処理データ出力端子３５は第２中継器６を通してバスライン９に接続される。
【００２６】
また、マスタＣＰＵ１側の比較判定部１３に接続された処理信号入力端子３７とスレーブＣＰＵ２側のデータ処理部２８に接続された処理信号出力端子３８は、いずれも通信線ＣＯＭ１に接続される。比較判定部１３に接続された判定信号出力端子３９とスレーブＣＰＵ２側のデータ出力部４０に接続された判定信号入力端子４０は、いずれも通信線ＣＯＭ２に接続される。
【００２７】
前記構成によるこの実施の形態によるフェイルセーフ機能を備えたコントローラは、次のように動作する。
【００２８】
始めに、マスタＣＰＵ１及びスレーブＣＰＵ２がそれぞれ正常に動作している場合について説明する。
【００２９】
マスタＣＰＵ１は、検知部７で検知した検知データが検知データ供給線ＤＡＴＡを通して検知データ入力端子１９に供給されると、データ処理部１１がその検知データを所定の態様で処理して処理データ（以下、この処理データを第１処理データという）を形成し、第１処理データを比較判定部１３の第１入力端に供給する。
【００３０】
同じように、スレーブＣＰＵ２は、検知部７で検知した検知データが検知データ供給線ＤＡＴＡを通して検知データ入力端子３１に供給されると、データ処理部２８がその検知データを前述の所定の態様で処理して処理データ（以下、この処理データを第２処理データという）を形成し、第２処理データをデータ出力部２９に供給するとともに、処理信号入力端子３７から通信線ＣＯＭ１及びマスタＣＰＵ１側の処理信号出力端子３８を通して比較判定部１３に供給する。比較判定部１３は、データ処理部１１から供給された第１処理データとスレーブＣＰＵ２から供給された第２処理データとを比較し、それらが一致しているか不一致であるかを判定する。そして、それらが一致しているときに一致している旨の一致判定信号を判定信号出力端子３９から通信線ＣＯＭ２及びスレーブＣＰＵ２側の判定信号入力端子４０を通してデータ出力部２９に供給する。データ出力部２９は、一致判定信号を受けると、第２処理データを処理データ出力端子３５を通して第２中継器６に供給し、第２中継器６からバスライン９に送出する。
【００３１】
この時点に、マスタＣＰＵ１は、バスライン９に送出された第２処理データを第１中継器５によって受信し、受信した第２処理データを処理データ入力端子２０を通してデータ入力部１２に供給する。データ入力部１２は、供給された第２処理データを比較判定部１３の第２入力端に伝送する。比較判定部１３は、第１入力端に供給された第１処理データと第２入力端に供給された第２処理データとを比較し、それらが一致しているか不一致であるかを判定する。このとき、マスタＣＰＵ１及びスレーブＣＰＵ２の動作はともに正常であり、出力回路を含む全体の出力系も正常であるので、第１処理データと第２入力端に供給された第２処理データは殆ど同じになり、比較判定部１３は、それらが一致している旨の判定をし、強制リセット信号発生部１４には出力指令信号を供給しない。
【００３２】
また、マスタＣＰＵ１は、前記動作に並行して、制御部１０の制御によって計時部１５が計時動作を行い、一定時間の計時を行うと、クリア信号発生部１６に出力指令信号を供給する。クリア信号発生部１６は、供給された出力指令信号に応答してクリア信号を発生し、発生したクリア信号をクリア信号出力端子２４に供給する。計時部１５は、クリア信号発生部１６に出力指令信号を供給すると、計時値が初期値に戻り、再び、計時動作を開始する。このクリア信号は、クリア信号出力端子２４からクリア信号線ＣＬＲを通してタイマ３に供給され、タイマ３の計時値を初期値に戻す。
【００３３】
この場合、タイマ３は、タイムアップ値を、連続して供給される２つのクリア信号の到来時間間隔、すなわち前記一定時間よりも長くなるように、具体的には、前記一定時間に所定時間を加えた時間に等しくなるように設定しているので、前記一定時間毎にクリア信号が供給されている間、タイムアップ値に到達することがない。このため、タイマ３は、リセット信号をリセット信号線ＲＳＴに出力することがなく、リセット信号によってマスタＣＰＵ１及びスレーブＣＰＵ２が初期動作に設定されることはない。
【００３４】
この他に、マスタＣＰＵ１は、マスタＣＰＵ１及びスレーブＣＰＵ２の動作の一時停止、それに続く動作の再開のために、待機信号発生部１７とタイマ信号発生部１８を設けている。
【００３５】
マスタＣＰＵ１は、マスタＣＰＵ１及びスレーブＣＰＵ２の動作を一時的に停止させる状態になったとき、制御部１０の制御によって待機信号発生部１７に出力指令信号を供給し、待機信号発生部１７が供給された出力指令信号に応答して待機信号を発生し、発生した待機信号を待機信号出力端子２５に供給する。この待機信号は、待機信号出力端子２５から待機信号線ＲＤＹを通して同期信号発生部４に供給され、待機信号を受けた同期信号発生部４は同期信号の発生を停止する。同期信号発生部４による同期信号の発生が停止すると、同期信号が同期信号線ＩＮＴを通してマスタＣＰＵ１及びスレーブＣＰＵ２に供給されなくなり、マスタＣＰＵ１及びスレーブＣＰＵ２の動作が一時停止する。
【００３６】
また、マスタＣＰＵ１は、マスタＣＰＵ１及びスレーブＣＰＵ２の動作を再開させる状態になったとき、制御部１０の制御によって計時部１５からタイマ信号発生部１８に出力指令信号を供給し、出力指令信号を受けたタイマ信号発生部１８がタイマ信号を発生し、発生したタイマ信号をタイマ信号出力端子２６に供給する。このタイマ信号は、タイマ信号出力端子２６からタイマ信号線ＴＭＲを通して同期信号発生部４に供給され、タイマ信号を受けた同期信号発生部４は同期信号の発生を再開し、それにより同期信号が同期信号線ＩＮＴを通してマスタＣＰＵ１及びスレーブＣＰＵ２に供給され、マスタＣＰＵ１及びスレーブＣＰＵ２の動作が再開する。
【００３７】
なお、同期信号発生部４で行われるマスタＣＰＵ１及びスレーブＣＰＵ２の動作の一時停止は、スレーブＣＰＵ２側の待機信号発生部３０が発生した待機信号を、待機信号出力端子３６から待機信号線ＲＤＹを通して同期信号発生部４に供給することによっても行うことができる。
【００３８】
次に、マスタＣＰＵ１が正常に動作し、スレーブＣＰＵ２が異常な動作をするようになった場合について説明する。
【００３９】
この場合においても、マスタＣＰＵ１は、検知部７で検知した検知データが検知データ供給線ＤＡＴＡを通して検知データ入力端子１９に供給されると、データ処理部１１がその検知データを所定の態様で処理して第１処理データを形成し、この第１処理データを比較判定部１３の第１入力端に供給する。
【００４０】
同じように、スレーブＣＰＵ２は、検知部７で検知した検知データが検知データ供給線ＤＡＴＡを通して検知データ入力端子３１に供給されると、データ処理部２８がその検知データを所定の態様で処理して第２処理データを形成し、第２処理データをデータ出力部２９に供給する。
【００４１】
ここで、スレーブＣＰＵ２のデータ処理部２８の動作が異常であるとすれば、比較判定部１３は、それぞれ供給される第１処理データと第２処理データとが不一致である旨の判定をし、強制リセット信号発生部１４に出力指令信号を供給する。強制リセット信号発生部１４は、この出力指令信号に応答して強制リセット信号を発生する。
【００４２】
発生した強制リセット信号は、リセット信号線ＲＳＴを通してスレーブＣＰＵ２側の強制リセット信号入力端子３４に供給され、続いて制御部２７に供給される。スレーブＣＰＵ２において、制御部２７は、強制リセット信号が供給されると、その強制リセット信号によりリセットされ、初期動作に戻る。この後、制御部２７は、一定の時間が経過すると正常な動作になる。
【００４３】
ところで、制御部２７が強制リセット信号の供給によりリセットされてから正常な動作になるまでの期間、データ処理部２８は、検知データの処理を停止するので、異常な動作時にデータ処理部２８で処理された第２処理データがデータ出力部２９から第２中継器６を通してバスライン９に送出されることがなく、異常な第２処理データの供給によって被制御機構が誤動作するのを回避することができる。
【００４４】
また、スレーブＣＰＵ２のデータ処理部２８が正常な動作を行い、データ出力部２９を含んだ出力系が異常な動作になった場合は、データ処理部２８から通信線ＣＯＭ１及びマスタＣＰＵ１側の処理信号入力端子３７を通してマスタＣＰＵ１の比較判定部１３に供給される第２処理データに異常がないので、比較判定部１３は、第１処理データ及び第２処理データが一致している旨の判定信号を、判定信号出力端子３９から通信線ＣＯＭ２及び判定信号入力端子４０を通してデータ出力部２９に供給する。
【００４５】
データ出力部２９は、供給された第２の処理データを処理データ出力端子３５を通して第２中継器６に供給し、第２中継器６からバスライン９に送出する。
【００４６】
この時点においても、マスタＣＰＵ１は、バスライン９に送出された第２処理データを第１中継器５で受信し、第１中継器５で受信した第２処理データが処理データ入力端子２０に供給されると、データ入力部１２がこの第２処理データを比較判定部１３の第２入力端に供給する。比較判定部１３は、第１入力端に供給された第１処理データと第２入力端に供給された第２処理データとを比較するが、このときのマスタＣＰＵ１の動作が正常であるのに対し、スレーブＣＰＵ２のデータ出力部２９を含む出力系の動作が異常であるため、第１処理データと第２処理データが一致することはなく、比較判定部１３が不一致である旨の判定を行い、強制リセット信号発生部１４に出力指令信号を供給する。強制リセット信号発生部１４は、供給された出力指令信号に応答して強制リセット信号を発生し、発生した強制リセット信号を強制リセット信号出力端子２３に供給する。
【００４７】
この強制リセット信号は、リセット信号線ＲＳＴを通してスレーブＣＰＵ２側の強制リセット信号入力端子３４に供給され、続いて制御部２７に供給される。制御部２７は、強制リセット信号の供給によってリセットされ、初期動作になる。そして、初期動作になってから一定の時間が経過すると、制御部２７は、正常な動作になる。このときも、制御部２７が強制リセット信号の供給によりリセットされてから正常な動作になるまでの期間、データ処理部２８は、検知データの処理を停止するので、異常な動作時にデータ処理部２８で処理された第２処理データがデータ出力部２９から第２中継器６を通してバスライン９に送出されることがなく、異常な第２処理データの供給によって被制御機構が誤動作するのを回避することができる。
【００４８】
次いで、スレーブＣＰＵ２が正常に動作し、マスタＣＰＵ１が異常な動作をするようになった場合について説明する。
【００４９】
マスタＣＰＵ１は、本来、制御部１０の制御によって計時部１５が計時動作を行い、一定時間の計時を行うと、クリア信号発生部１６に出力指令信号を供給するように動作する。ところが、制御部１０の動作が異常になると、計時部１５の計時動作が正常に行われなくなり、一定時間が経過しても、クリア信号発生部１６に出力指令信号が供給されなくなる。クリア信号発生部１６は、出力指令信号が供給されないので、クリア信号を発生せず、クリア信号がクリア信号線ＣＬＲを通してタイマ３に供給されなくなる。
【００５０】
このとき、タイマ３は、前回にクリア信号が供給されてから一定時間が経過し、その後所定時間が経過しても次のクリア信号が供給されないので、タイムアップ状態になり、そのときにリセット信号を発生する。このリセット信号は、リセット信号線ＲＳＴを通してマスタＣＰＵ１側のリセット信号入力端子２１とスレーブＣＰＵ２側のリセット信号入力端子３２に供給され、このリセット信号によってマスタＣＰＵ１側の制御部１０及びスレーブＣＰＵ２側の制御部２７がそれぞれリセットされる。これにより、制御部１０及び制御部２７は、それぞれ初期動作になり、初期動作になってから一定の時間が経過すると、正常な動作になる。このときも、制御部２７は、リセット信号が供給され、初期動作になってから正常な動作になるまでの期間、データ処理部２８は、検知データの処理を停止するので、異常な動作時にデータ処理部２８で処理された第２処理データがデータ出力部２９から第２中継器６を通してバスライン９に送出されることがなく、被制御機構が誤動作するのを回避することができる。
【００５１】
ところで、この実施の形態によるフェイルセーフ機能を備えたコントローラにおいては、タイマ３をクリアするクリア信号の供給間隔を表す一定時間をバスライン９にデータを送出する時間間隔と同じ、例えば１０ｍｓｅｃ程度に選び、タイマ３へのクリア信号の供給が途絶えてからカウントアップするまでの所定時間をタイマ３へのクリア信号の時間間隔より長く、かつ、その２倍よりも短い時間、例えば１５ｍｓｅｃ程度に選ぶことが好ましい。
【００５２】
なお、この実施の形態によるフェイルセーフ機能を備えたコントローラは、自動車に搭載される場合を例に挙げて説明したが、本発明によるフェイルセーフ機能を備えたコントローラは自動車に搭載する場合に限られるものではなく、自動車に類似した他の車両に搭載する場合でも適用可能である。
【００５４】
【発明の効果】
以上のように、請求項１に記載の発明よれば、マスタＣＰＵは、通信線を介してスレーブＣＰＵが出力した第２処理データを通信線を介して取得し、自己の第１処理データと取得した第２処理データを用いてマスタＣＰＵ及びスレーブＣＰＵの動作状態を判定するだけでなく、第２中継部、バスライン、第１中継部を通して取得し、取得した第２処理データを用いてスレーブＣＰＵの動作を監視しているので、マスタＣＰＵ及びスレーブＣＰＵの動作の異常を迅速に検知し、適切な対応可能になるとともに、マスタＣＰＵから得られる第１処理データとスレーブＣＰＵから得られる第２処理データの比較部の動作が異常になったり、マスタＣＰＵ自体の動作が異常になったりしたとき、異常な第１処理データや異常な第２処理データが出力されるのを確実に阻止することができるという効果がある。
【図面の簡単な説明】
【図１】本発明によるフェイルセーフ機能を備えたコントローラの一つの実施の形態を示すもので、その要部構成を表すブロック図である。
【図２】図１に図示されたマスタＣＰＵ及びスレーブＣＰＵの内部構成の一例を示すブロック図である。
【符号の説明】
１  マスタＣＰＵ（主中央制御ユニット）
２  スレーブＣＰＵ（従中央制御ユニット）
３  タイマ（ＷＤＴ）
４  同期信号発生部（Ｓｙｎｃ）
５  第１中継器（ＲＥＰ）
６  第２中継器（ＲＥＰ）
７  検知部
８  電圧調整部
９  バスライン
１０、２５  制御部
１１、２６  データ処理部
１２  データ入力部
１３  比較判定部
１４  強制リセット信号発生部
１５  計時部
１６  クリア信号発生部
１７、２８  待機信号発生部
１８、２９  検知データ入力端子
１９  処理データ入力端子
２０、３０  リセット信号入力端子
２１、３１  同期信号入力端子
２２  強制リセット信号出力端子
２３  クリア信号出力端子
２４、３４  待機信号出力端子
２７  データ出力部
３２  強制リセット信号入力端子
３３  処理データ出力端子
ＣＯＭ１、ＣＯＭ２  通信線
【図１】
0003916495.tif 000002
【図２】
0003916495.tif 000003