(57)【特許請求の範囲】
【請求項１】
基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、
所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、
前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、
前記演算回路選択信号に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、
前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より進んでいる場合に、第１演算回路選択信号を出力し、
前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満進んでいる場合に、第２演算回路選択信号を出力し、
前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期進んでいる場合に、第３演算回路選択信号を出力し、
前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第４演算回路選択信号を出力し、
前記生成回路は、
前記演算回路として、ＮＯＴゲートとＮＡＮＤゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＡＮＤゲートに入力して前記出力信号を出力する第１の演算回路と、ＮＯＴゲートとＮＯＲゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＯＲゲートに入力して前記出力信号を出力する第２の演算回路と、第１の遅延信号だけを通過させて前記出力信号とする第３の演算回路と、いかなる第１及び第２の遅延信号に対しても前記出力信号としてＧＮＤレベルの信号を出力する第４の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第１演算回路選択信号が出力されたときに、前記第１の演算回路を選択し、前記位相関係検出回路から第２演算回路選択信号が出力されたときに、前記第２の演算回路を選択し、前記位相関係検出回路から第３演算回路選択信号が出力されたときに、前記第３の演算回路を選択し、前記位相関係検出回路から第４演算回路選択信号が出力されたときに、前記第４の演算回路を選択する
ことを特徴とする信号生成回路。
【請求項２】
固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、
基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、
この信号生成回路は、
所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、
前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、
前記演算回路選択信号に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、
前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より進んでいる場合に、第１演算回路選択信号を出力し、
前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満進んでいる場合に、第２演算回路選択信号を出力し、
前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期進んでいる場合に、第３演算回路選択信号を出力し、
前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第４演算回路選択信号を出力し、
前記生成回路は、
前記演算回路として、ＮＯＴゲートとＮＡＮＤゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＡＮＤゲートに入力して前記出力信号を出力する第１の演算回路と、ＮＯＴゲートとＮＯＲゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＯＲゲートに入力して前記出力信号を出力する第２の演算回路と、第１の遅延信号だけを通過させて前記出力信号とする第３の演算回路と、いかなる第１及び第２の遅延信号に対しても前記出力信号としてＧＮＤレベルの信号を出力する第４の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第１演算回路選択信号が出力されたときに、前記第１の演算回路を選択し、前記位相関係検出回路から第２演算回路選択信号が出力されたときに、前記第２の演算回路を選択し、前記位相関係検出回路から第３演算回路選択信号が出力されたときに、前記第３の演算回路を選択し、前記位相関係検出回路から第４演算回路選択信号が出力されたときに、前記第４の演算回路を選択する
ことを特徴とする固体撮像素子の駆動装置。
【請求項３】
固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、
基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、
前記信号生成回路は、
所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、
前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、
前記演算回路選択信号に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、
前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より進んでいる場合に、第１演算回路選択信号を出力し、
前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満進んでいる場合に、第２演算回路選択信号を出力し、
前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期進んでいる場合に、第３演算回路選択信号を出力し、
前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第４演算回路選択信号を出力し、
前記生成回路は、
前記演算回路として、ＮＯＴゲートとＮＡＮＤゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＡＮＤゲートに入力して前記出力信号を出力する第１の演算回路と、ＮＯＴゲートとＮＯＲゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＯＲゲートに入力して前記出力信号を出力する第２の演算回路と、第１の遅延信号だけを通過させて前記出力信号とする第３の演算回路と、いかなる第１及び第２の遅延信号に対しても前記出力信号としてＧＮＤレベルの信号を出力する第４の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第１演算回路選択信号が出力されたときに、前記第１の演算回路を選択し、前記位相関係検出回路から第２演算回路選択信号が出力されたときに、前記第２の演算回路を選択し、前記位相関係検出回路から第３演算回路選択信号が出力されたときに、前記第３の演算回路を選択し、前記位相関係検出回路から第４演算回路選択信号が出力されたときに、前記第４の演算回路を選択する
ことを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延同期ループを用いた信号生成回路及び同信号生成回路を有する固体撮像素子の駆動装置並びに撮像装置に関するものである。
【０００２】
【従来の技術】
近年、各種電子機器の高機能化に伴って、電子機器では、複数の半導体装置を複雑に組み合わせるとともに、複数の半導体装置を所定のタイミングで同期させながら動作させている。
【０００３】
例えば、デジタルカメラやビデオカメラ等の撮像装置では、駆動装置を用いて固体撮像素子や信号処理装置や記憶装置等を所定のタイミングで同期させながら動作させている。
【０００４】
そして、従来の電子機器では、複数の半導体装置を所定のタイミングで動作させるために、所定のタイミングで変化する信号を用いており、その信号を生成するための信号生成回路を内蔵している。
【０００５】
この信号生成回路としては、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループ（Delay Locked Loop、以下「DLL」という。）と予め用意した演算回路とを用いて、所定のタイミングで変化する出力信号を生成するように構成したものが知られている（たとえば、特許文献１参照。）。
【０００６】
かかる構成の信号生成回路では、ＤＬＬで生成される複数の遅延信号のうちからいくつかの遅延信号を用い、これらの遅延信号に対して演算回路で所定の演算処理を施すことによって、所定のタイミングで変化する出力信号を生成していた。
【０００７】
【特許文献１】
特表平６−５００６７３号公報
【０００８】
【発明が解決しようとする課題】
ところが、上記従来の信号生成回路にあっては、予め信号生成回路に組み込まれた演算回路を用いることによってＤＬＬで生成された遅延信号から所定のタイミングで変化する出力信号を生成するように構成していたため、決まった立ち上がり及び立ち下がりのタイミングで変化する出力信号しか生成することができず、任意のタイミングで変化する出力信号を生成することができなかった。
【０００９】
そのため、従来の信号生成回路では、各種電子機器で使用する様々なタイミングの信号を生成することができず、汎用性に欠けたものであった。
【００１０】
また、従来の信号生成回路では、使用する機器に適したタイミングで変化する信号を生成するためには、あらためて演算回路を設計しなおす必要が生じてしまい、信号生成回路の開発に多大な時間や労力を要するものであった。
【００１１】
【課題を解決するための手段】
そこで、請求項１に係る本発明では、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より進んでいる場合に、第１演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満進んでいる場合に、第２演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期進んでいる場合に、第３演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第４演算回路選択信号を出力し、前記生成回路は、前記演算回路として、ＮＯＴゲートとＮＡＮＤゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＡＮＤゲートに入力して前記出力信号を出力する第１の演算回路と、ＮＯＴゲートとＮＯＲゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＯＲゲートに入力して前記出力信号を出力する第２の演算回路と、第１の遅延信号だけを通過させて前記出力信号とする第３の演算回路と、いかなる第１及び第２の遅延信号に対しても前記出力信号としてＧＮＤレベルの信号を出力する第４の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第１演算回路選択信号が出力されたときに、前記第１の演算回路を選択し、前記位相関係検出回路から第２演算回路選択信号が出力されたときに、前記第２の演算回路を選択し、前記位相関係検出回路から第３演算回路選択信号が出力されたときに、前記第３の演算回路を選択し、前記位相関係検出回路から第４演算回路選択信号が出力されたときに、前記第４の演算回路を選択するように構成することにした。
【００１２】
また、請求項２に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より進んでいる場合に、第１演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満進んでいる場合に、第２演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期進んでいる場合に、第３演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第４演算回路選択信号を出力し、前記生成回路は、前記演算回路として、ＮＯＴゲートとＮＡＮＤゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＡＮＤゲートに入力して前記出力信号を出力する第１の演算回路と、ＮＯＴゲートとＮＯＲゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＯＲゲートに入力して前記出力信号を出力する第２の演算回路と、第１の遅延信号だけを通過させて前記出力信号とする第３の演算回路と、いかなる第１及び第２の遅延信号に対しても前記出力信号としてＧＮＤレベルの信号を出力する第４の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第１演算回路選択信号が出力されたときに、前記第１の演算回路を選択し、前記位相関係検出回路から第２演算回路選択信号が出力されたときに、前記第２の演算回路を選択し、前記位相関係検出回路から第３演算回路選択信号が出力されたときに、前記第３の演算回路を選択し、前記位相関係検出回路から第４演算回路選択信号が出力されたときに、前記第４の演算回路を選択するように構成することにした。
【００１３】
また、請求項３に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、前記信号生成回路は、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より進んでいる場合に、第１演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満進んでいる場合に、第２演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期進んでいる場合に、第３演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第４演算回路選択信号を出力し、前記生成回路は、前記演算回路として、ＮＯＴゲートとＮＡＮＤゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＡＮＤゲートに入力して前記出力信号を出力する第１の演算回路と、ＮＯＴゲートとＮＯＲゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＯＲゲートに入力して前記出力信号を出力する第２の演算回路と、第１の遅延信号だけを通過させて前記出力信号とする第３の演算回路と、いかなる第１及び第２の遅延信号に対しても前記出力信号としてＧＮＤレベルの信号を出力する第４の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第１演算回路選択信号が出力されたときに、前記第１の演算回路を選択し、前記位相関係検出回路から第２演算回路選択信号が出力されたときに、前記第２の演算回路を選択し、前記位相関係検出回路から第３演算回路選択信号が出力されたときに、前記第３の演算回路を選択し、前記位相関係検出回路から第４演算回路選択信号が出力されたときに、前記第４の演算回路を選択するように構成することにした。
【００２０】
【発明の実施の形態】
本発明に係る撮像装置は、固体撮像素子（例えば、ＣＣＤ）に駆動装置を接続し、この駆動装置で生成した所定の出力信号（制御信号）を用いて固体撮像素子の駆動を制御できるようにしたものである。
【００２１】
かかる固体撮像素子の駆動装置は、出力信号を信号生成回路で生成している。
【００２２】
そして、本発明では、信号生成回路に基準信号を所定時間ずつ遅延させた複数の遅延信号を発生させるＤＬＬを設け、このＤＬＬが発生する基準信号と同期の取れた、しかも、それぞれ位相の異なる遅延信号に演算処理を施すことによって新たな波形形状の出力信号を生成するようにしている。
【００２３】
しかも、本発明においては、このような出力信号を生成するにあたり、出力信号の立ち上がり及び立ち下がりのタイミングを、前記複数の遅延信号における立ち上がりのタイミングから指定できるようにしており、指定した立ち上がり及び立ち下がりとを有する出力信号を生成できるようにしている。
【００２４】
このように、本発明では、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、回路の汎用性を向上させることができるとともに、使用する機器に適した信号生成回路を個別に開発する必要がなくなり、開発に要する時間や労力を削減することができる。
【００２５】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２６】
本発明に係る信号生成回路Ａは、図１に示すように、取り込んだ基準信号Ｓ110を所定時間ずつ遅延させた48個の遅延信号Ｓ０〜Ｓ47を発生させるＤＬＬ１と、これらの遅延信号Ｓ０〜Ｓ47に演算処理を施して出力信号Ｓ111を生成する演算処理回路２とから構成している。
【００２７】
ＤＬＬ１は、図２に示すように、基準信号Ｓ110の１周期を48分割した均等な遅延を持つ複数の遅延信号、すなわち、基準信号Ｓ110と同相の遅延信号Ｓ０、基準信号Ｓ110より基準信号Ｓ110の１/48周期遅延した遅延信号Ｓ１、・・・基準信号Ｓ110より基準信号Ｓ110の47/48周期遅延した遅延信号Ｓ47を発生する。ここで、ＤＬＬ１は、立ち上がりエッジをロックするようにしている。
【００２８】
演算処理回路２は、遅延信号Ｓ０〜Ｓ47から出力信号Ｓ111を生成するのに必要な信号を選択する選択回路３と、選択された信号の位相関係を検出する位相関係検出回路４と、選択された信号に演算処理を施すことによって出力信号Ｓ111を生成する生成回路５とから構成している。
【００２９】
選択回路３は、所定の立ち上がりのタイミングを指定する立ち上がり指定信号Ｓ114と所定の立ち下がりのタイミングを指定する立ち下がり指定信号Ｓ115とに基づいて、複数の遅延信号Ｓ０〜Ｓ47から立ち上がり指定信号Ｓ114で指定したタイミングの立ち上がりを有する第１の遅延信号Ｓ112と、複数の遅延信号Ｓ０〜Ｓ47から立ち下がり指定信号Ｓ115で指定したタイミングの立ち上がりを有する第２の遅延信号Ｓ113とを選択して、これら第１の遅延信号Ｓ112と第２の遅延信号S113とを位相関係検出回路４と生成回路５とへ出力する。
【００３０】
ここで、立ち上がり指定信号Ｓ114と立ち下がり指定信号Ｓ115とは、「000000」（10進数表記の「0」）〜「101111」（10進数表記の「47」）の6ビットで示される信号を用いている。
【００３１】
位相関係検出回路４は、立ち上がり指定信号Ｓ114で指定された立ち上がりのタイミングと立ち下がり指定信号Ｓ115で指定された立ち下がりのタイミングとの位相差を検出して、この位相差から以下に列挙する７通りのパターンのうちのどのパターンであるかを判断する。
(1)立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より遅れている場合。
(2)立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期遅れている場合。
(3)立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満遅れている場合。
(4)立ち上がりのタイミングと立ち下がりのタイミングとが同位相の場合。
(5)立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満進んでいる場合。
(6)立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期進んでいる場合。
(7)立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より進んでいる場合。
【００３２】
そして、位相関係検出回路４は、上記の判断結果に基づいて、それぞれのパターンに対応した演算回路選択信号Ｓ117を生成回路５へ出力する。
【００３３】
具体的には、位相関係検出回路４は、図３に示すように、最上位ビットに「０」を付加して７ビットとする最上位ビット付加器６と、２の補数減算を行う補数減算器７と、デコーダー８とを順に接続している。
【００３４】
そして、立ち上がり指定信号Ｓ114と立ち下がり指定信号Ｓ115とは、まず、最上位ビット付加器６に入力され、それぞれの最上位ビットに「０」が付加されて７ビットの立ち上がり指定信号Ｓ114'と立ち下がり指定信号Ｓ115'とが生成され、これら立ち上がり指定信号Ｓ114'と立ち下がり指定信号Ｓ115'とを補数減算器７へ出力する。
【００３５】
ここで、立ち上がり指定信号Ｓ114及び立ち下がり指定信号Ｓ115を７ビット化するのは、次段の補数減算器７において２の補数減算を行う際に必要となるためである。
【００３６】
補数減算器７では、立ち上がり指定信号Ｓ114'と立ち下がり指定信号Ｓ115'とについて２の補数減算、すなわち、立ち上がり指定信号Ｓ114'の２の補数を求めて、立ち下がり指定信号Ｓ115'と加算することによって位相差検出信号Ｓ116を算出し、この位相差検出信号Ｓ116をデコーダー８へ出力する。
【００３７】
ここで、デコーダー８は、以下に列挙する７通りのパターンの位相差検出信号Ｓ116に基づいて、４通りのパターンの演算回路選択信号Ｓ117を生成する。
【００３８】
すなわち、
(1)10進数表記の「−４８」＜位相差検出信号Ｓ116＜10進数表記の「−２４」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より遅れている場合であり、演算回路選択信号Ｓ117として「01」を出力する。
(2)10進数表記の「−２４」＝位相差検出信号Ｓ116であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期遅れている場合であり、演算回路選択信号Ｓ117として「10」を出力する。
(3)10進数表記の「−２４」＜位相差検出信号Ｓ116＜10進数表記の「０」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満遅れている場合であり、演算回路選択信号Ｓ117として「00」を出力する。
(4)10進数表記の「０」＝位相差検出信号Ｓ116であれば、立ち上がりのタイミングと立ち下がりのタイミングとは同位相の場合であり、演算回路選択信号Ｓ117として「11」を出力する。
(5)10進数表記の「０」＜位相差検出信号Ｓ116＜10進数表記の「２４」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満進んでいる場合であり、演算回路選択信号Ｓ117として「01」を出力する。
(6)10進数表記の「２４」＝位相差検出信号Ｓ116であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期進んでいる場合であり、演算回路選択信号Ｓ117として「10」を出力する。
(7)10進数表記の「２４」＜位相差検出信号Ｓ116＜10進数表記の「４８」であれば、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より進んでいる場合であり、演算回路選択信号Ｓ117として「00」を出力する。
【００３９】
ここで、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満遅れている場合（上記(3)の場合）と、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より進んでいる場合（上記(4)の場合）に、ともに演算回路選択信号Ｓ117を「00」としているのは、これらの場合には、第１の遅延信号Ｓ112と第２の遅延信号Ｓ113とに対して後述する第１の演算回路９による演算処理を施すことによって、立ち上がり指定信号Ｓ114及び立ち下がり指定信号Ｓ115で指定したタイミングで変化する出力信号Ｓ111を生成することができるからである（図６参照）。
【００４０】
また、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期より遅れている場合（上記(1)の場合）と、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期未満進んでいる場合（上記(5)の場合）に、ともに演算回路選択信号Ｓ117を「01」としているのは、これらの場合には、第１の遅延信号Ｓ112と第２の遅延信号Ｓ113とに対して後述する第２の演算回路10による演算処理を施すことによって、立ち上がり指定信号Ｓ114及び立ち下がり指定信号Ｓ115で指定したタイミングで変化する出力信号Ｓ111を生成することができるからである（図７参照）。
【００４１】
また、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期遅れている場合（上記(2)の場合）と、立ち上がりのタイミングが立ち下がりのタイミングよりも１／２周期進んでいる場合（上記(6)の場合）に、ともに演算回路選択信号Ｓ117を「10」としているのは、これらの場合には、後述する第３の演算回路11による演算処理によって第１の遅延信号Ｓ112をそのまま立ち上がり指定信号Ｓ114及び立ち下がり指定信号Ｓ115で指定したタイミングで変化する出力信号Ｓ111とすることができるからである。
【００４２】
また、立ち上がりのタイミングと立ち下がりのタイミングとが同位相の場合（上記(4)の場合）に、演算回路選択信号Ｓ117を「11」としているのは、この場合には、立ち上がり指定信号Ｓ114及び立ち下がり指定信号Ｓ115で指定したタイミングが同一タイミングとなっており、そのような信号を生成することができないため、後述する第４の演算回路12による演算処理によってＧＮＤレベルの信号を出力信号Ｓ111とするようにしているからである。
【００４３】
生成回路５は、４個の演算回路9〜11、すなわち、ＮＡＮＤゲートを有する第１の演算回路９と、ＮＯＲゲートを有する第２の演算回路10と、第１の遅延信号Ｓ112だけを通過させて出力信号Ｓ111とする第３の演算回路11と、いかなる第１及び第２の遅延信号Ｓ112,Ｓ113に対しても出力信号Ｓ111としてＧＮＤレベルの信号を出力する第４の演算回路12とからなる。
【００４４】
ここで、第１の演算回路９は、図４に示すように、ＮＯＴゲート13によって反転した第１の遅延信号Ｓ112の反転信号と、第２の遅延信号Ｓ113とをＮＡＮＤゲート14に入力して、このＮＡＮＤゲート14の出力を出力信号Ｓ111としている。
【００４５】
また、第２の演算回路10は、図５に示すように、ＮＯＴゲート15によって反転した第１の遅延信号Ｓ112の反転信号と、第２の遅延信号Ｓ113とをＮＯＲゲート16に入力して、このＮＯＲゲート16の出力を出力信号Ｓ111としている。
【００４６】
そして、これら４個の演算回路9〜11から、演算回路選択信号Ｓ117に基づいて出力信号Ｓ111を生成するのに適した演算回路9〜11を選択する。
【００４７】
すなわち、演算回路選択信号Ｓ117が「00」の場合には、第１の演算回路９を選択して、この第１の演算回路９に第１の遅延信号Ｓ112と第２の遅延信号Ｓ113とを入力して、これら第１の遅延信号Ｓ112と第２の遅延信号Ｓ113に上述した演算処理を施すことによって、第１の遅延信号Ｓ112の立ち上がりと同一タイミングの立ち上がり及び第２の遅延信号Ｓ113の立ち上がりと同一タイミングの立ち下がりを有する出力信号Ｓ111を得る（図６参照）。
【００４８】
また、演算回路選択信号Ｓ117が「01」の場合には、第２の演算回路10を選択して、この第２の演算回路10に第１の遅延信号Ｓ112と第２の遅延信号Ｓ113とを入力して、これら第１の遅延信号Ｓ112と第２の遅延信号Ｓ113に上述した演算処理を施すことによって、第１の遅延信号Ｓ112の立ち上がりと同一タイミングの立ち上がり及び第２の遅延信号Ｓ113の立ち上がりと同一タイミングの立ち下がりを有する出力信号Ｓ111を得る（図７参照）。
【００４９】
また、演算回路選択信号Ｓ117が「10」の場合には、第３の演算回路11を選択して、第１の遅延信号Ｓ112を出力信号Ｓ111とする。この場合には、第１の遅延信号Ｓ112の立ち上がり及び立ち下がりが、立ち上がり指定信号Ｓ114及び立ち下がり指定信号Ｓ115で指定したタイミングとなっているため、第１の遅延信号Ｓ112をそのまま出力信号Ｓ111とすればよい。
【００５０】
また、演算回路選択信号Ｓ117が「11」の場合には、第４の演算回路12を選択して、ＧＮＤレベルの信号を出力信号Ｓ111とする。この場合には、立ち上がり指定信号Ｓ114及び立ち下がり指定信号Ｓ115で指定したタイミングが同一タイミングとなっており、そのような信号を生成することができないため、ここではＧＮＤレベルの信号を出力信号Ｓ111としている。
【００５１】
以下に、具体例として、遅延信号Ｓ15の立ち上がりと同一タイミングの立ち上がりと、遅延信号Ｓ19の立ち上がりと同一タイミングの立ち下がりを有する出力信号Ｓ111を生成する場合について説明する。
【００５２】
このような出力信号Ｓ111を生成するためには、立ち上がり指定信号Ｓ114として「001111」（10進数表記の「15」）を、立ち下がり指定信号Ｓ115として「010011」（10進数表記の「19」）を信号生成回路Ａに入力する。
【００５３】
信号生成回路Ａに入力された立ち上がり指定信号Ｓ114と立ち下がり指定信号Ｓ115とは、選択回路３と位相関係検出回路４とに入力される。
【００５４】
選択回路３では、立ち上がり指定信号Ｓ114である「001111」（10進数表記の「15」）に基づいて第１の遅延信号Ｓ15を選択して生成回路５に出力するとともに、立ち下がり指定信号Ｓ115である「010011」（10進数表記の「19」）に基づいて第２の遅延信号Ｓ19を選択して生成回路５に出力する。
【００５５】
一方、位相関係検出回路４では、立ち上がり指定信号Ｓ114と立ち下がり指定信号Ｓ115とが最上位ビット付加器６に入力され、それぞれ最上位ビットに「０」が付加されて、立ち上がり指定信号Ｓ114「001111」は立ち上がり指定信号Ｓ114'「0001111」に、立ち下がり指定信号Ｓ115「010011」は立ち下がり指定信号Ｓ115'「0010011」に７ビット化され、これら立ち上がり指定信号Ｓ114'と立ち下がり指定信号Ｓ115'とを補数減算器７へ出力する。
【００５６】
補数減算器７では、まず、立ち上がり指定信号Ｓ114'「0001111」について２の補数「1110001」を求める。そして、立ち下がり指定信号Ｓ115'「0010011」と立ち上がり指定信号Ｓ114'の２の補数「1110001」とを加算することによって、立ち上がり指定信号Ｓ114で指定される立ち上がりのタイミングと立ち下がり指定信号Ｓ115で指定される立ち下がりのタイミングとの位相差を検出して位相差検出信号Ｓ116「0000100」をデコーダー８へ出力する。
【００５７】
デコーダー８では、「0000000」（10進数表記の「０」）＜位相差検出信号Ｓ116「0000100」（10進数表記の「４」）＜「0011000」（10進数表記の「２４」）であること、すなわち、立ち上がりのタイミングが立ち下がりのタイミングより１／２周期未満進んでいることから、演算回路選択信号Ｓ117「01」を生成回路５へ出力する。
【００５８】
生成回路５では、演算回路選択信号Ｓ117「01」に基づいて第２の演算回路10を選択し、この第２の演算回路10に第１の遅延信号Ｓ112と第２の遅延信号Ｓ113とを入力し、これら第１の遅延信号Ｓ112と第２の遅延信号Ｓ113とに演算処理を施して出力信号Ｓ111を出力する。
【００５９】
このようにして、信号生成回路Ａは、立ち上がり指定信号Ｓ114及び立ち下がり指定信号Ｓ115で指定したタイミングで変化する出力信号Ｓ111を生成する。
【００６０】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００６１】
すなわち、請求項１に係る本発明では、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて所定の出力信号を生成するように構成した信号生成回路において、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より進んでいる場合に、第１演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満進んでいる場合に、第２演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期進んでいる場合に、第３演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第４演算回路選択信号を出力し、前記生成回路は、前記演算回路として、ＮＯＴゲートとＮＡＮＤゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＡＮＤゲートに入力して前記出力信号を出力する第１の演算回路と、ＮＯＴゲートとＮＯＲゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＯＲゲートに入力して前記出力信号を出力する第２の演算回路と、第１の遅延信号だけを通過させて前記出力信号とする第３の演算回路と、いかなる第１及び第２の遅延信号に対しても前記出力信号としてＧＮＤレベルの信号を出力する第４の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第１演算回路選択信号が出力されたときに、前記第１の演算回路を選択し、前記位相関係検出回路から第２演算回路選択信号が出力されたときに、前記第２の演算回路を選択し、前記位相関係検出回路から第３演算回路選択信号が出力されたときに、前記第３の演算回路を選択し、前記位相関係検出回路から第４演算回路選択信号が出力されたときに、前記第４の演算回路を選択するように構成しているため、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、回路の汎用性を向上させることができるとともに、使用する機器に適した信号生成回路を個別に開発する必要がなくなり、開発に要する時間や労力を削減することができる。
【００６２】
また、請求項２に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、この信号生成回路は、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より進んでいる場合に、第１演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満進んでいる場合に、第２演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期進んでいる場合に、第３演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第４演算回路選択信号を出力し、前記生成回路は、前記演算回路として、ＮＯＴゲートとＮＡＮＤゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＡＮＤゲートに入力して前記出力信号を出力する第１の演算回路と、ＮＯＴゲートとＮＯＲゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＯＲゲートに入力して前記出力信号を出力する第２の演算回路と、第１の遅延信号だけを通過させて前記出力信号とする第３の演算回路と、いかなる第１及び第２の遅延信号に対しても前記出力信号としてＧＮＤレベルの信号を出力する第４の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第１演算回路選択信号が出力されたときに、前記第１の演算回路を選択し、前記位相関係検出回路から第２演算回路選択信号が出力されたときに、前記第２の演算回路を選択し、前記位相関係検出回路から第３演算回路選択信号が出力されたときに、前記第３の演算回路を選択し、前記位相関係検出回路から第４演算回路選択信号が出力されたときに、前記第４の演算回路を選択するように構成しているため、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、駆動装置の汎用性を向上させることができるとともに、使用する機器に適した駆動装置を個別に開発する必要がなくなり、開発に要する時間や労力を削減することができる。
【００６３】
また、請求項３に係る本発明では、固体撮像素子の駆動を制御するための所定の出力信号を生成する駆動装置を有する撮像装置において、基準信号を所定時間ずつ遅延させた複数の遅延信号を発生する遅延同期ループを用いて前記出力信号を生成するように構成した信号生成回路を有し、前記信号生成回路は、所定の立ち上がりのタイミングを指定するデジタル信号である立ち上がり指定信号と所定の立ち下がりのタイミングを指定するデジタル信号である立ち下がり指定信号とを入力し、これら立ち上がり指定信号と立ち下がり指定信号とに基づいて、前記複数の遅延信号から前記立ち上がり指定信号で指定したタイミングの立ち上がりを有する第１の遅延信号と、前記立ち下がり指定信号で指定したタイミングの立ち上がりを有する第２の遅延信号とを選択する選択回路と、前記立ち上がり指定信号と前記立ち下がり指定信号を入力して、前記立ち上がり指定信号で指定したタイミングと前記立ち下がり指定信号で指定したタイミングとの位相関係を検出し、この検出結果に応じた演算回路選択信号を生成する位相関係検出回路と、前記演算回路選択信号に応じた演算回路を用いて前記第１の遅延信号と前記第２の遅延信号とに演算処理を施すことによって、所定の立ち上がり及び立ち下がりを有する出力信号を出力する生成回路と、を備え、
前記位相関係検出回路は、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より進んでいる場合に、第１演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期より遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期未満進んでいる場合に、第２演算回路選択信号を出力し、前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期遅れている場合、或いは前記立ち上がりのタイミングが前記立ち下がりのタイミングよりも１／２周期進んでいる場合に、第３演算回路選択信号を出力し、前記立ち上がりのタイミングと前記立ち下がりのタイミングとが同位相の場合に、第４演算回路選択信号を出力し、前記生成回路は、前記演算回路として、ＮＯＴゲートとＮＡＮＤゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＡＮＤゲートに入力して前記出力信号を出力する第１の演算回路と、ＮＯＴゲートとＮＯＲゲートとを有し、前記第１の遅延信号を前記ＮＯＴゲートによって反転した後の信号と前記第２の遅延信号とをＮＯＲゲートに入力して前記出力信号を出力する第２の演算回路と、第１の遅延信号だけを通過させて前記出力信号とする第３の演算回路と、いかなる第１及び第２の遅延信号に対しても前記出力信号としてＧＮＤレベルの信号を出力する第４の演算回路とを含み、これらの演算回路のうち、前記位相関係検出回路から第１演算回路選択信号が出力されたときに、前記第１の演算回路を選択し、前記位相関係検出回路から第２演算回路選択信号が出力されたときに、前記第２の演算回路を選択し、前記位相関係検出回路から第３演算回路選択信号が出力されたときに、前記第３の演算回路を選択し、前記位相関係検出回路から第４演算回路選択信号が出力されたときに、前記第４の演算回路を選択するように構成しているため、出力信号の立ち上がり及び立ち下がりのタイミングを指定することで、任意のタイミングで変化する出力信号を生成することができ、これにより、撮像装置の汎用性を向上させることができるとともに、使用する機器に適した駆動装置を個別に開発する必要がなくなり、撮像装置の開発に要する時間や労力を削減することができる。
【図面の簡単な説明】
【図１】本実施形態に係る信号生成回路のブロック図。
【図２】ＤＬＬの遅延信号のタイミングチャート。
【図３】位相関係検出回路のブロック図。
【図４】第１の演算回路の回路図。
【図５】第２の演算回路の回路図。
【図６】第１の演算回路を用いた出力信号。
【図７】第２の演算回路を用いた出力信号。
【符号の説明】
Ａ  信号生成回路
１  ＤＬＬ
２  演算処理回路
３  選択回路
４  位相関係検出回路
５  生成回路
６  最上位ビット付加器
７  補数減算器
８  デコーダー
9〜12  演算回路
Ｓ111 出力信号
Ｓ112 第１の遅延信号
Ｓ113 第２の遅延信号
Ｓ114 立ち上がり指定信号
Ｓ115 立ち下がり指定信号
Ｓ116 位相差検出信号
Ｓ117 演算回路選択信号
【図１】
0003879709.tif 000002
【図２】
0003879709.tif 000003
【図３】
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【図４】
0003879709.tif 000005
【図５】
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【図６】
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【図７】
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