(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成されたＮウエルと、
前記半導体基板内に、前記Ｎウエルを挟むように形成された第１及び第２のＰウエルと、
外部から所定のビット幅のデータを受信する複数の入力回路であって、前記Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに前記第１のＰウエル内に形成された複数のＮチャネルトランジスタを有する第１の入力回路と、前記Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに前記第２のＰウエル内に形成された複数のＮチャネルトランジスタを有する第２の入力回路とを有する前記複数の入力回路と、
外部に所定のビット幅のデータを出力する複数の出力回路であって、前記第１の入力回路と対をなし、前記Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに前記第２のＰウエル内に形成された複数のＮチャネルトランジスタを有する第１の出力回路と、前記第２の入力回路と対をなし、前記Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに前記第１のＰウエル内に形成された複数のＮチャネルトランジスタを有する第２の出力回路とを有する前記複数の出力回路と、
前記Ｎウエル上に絶縁膜を介して形成され、前記絶縁膜に形成された複数のコンタクトホールを介して前記Ｎウエル内に形成された前記複数のＰチャネルトランジスタに接続された第１の電源電位供給線と、
前記第１のＰウエル上に絶縁膜を介して形成され、前記絶縁膜に形成された複数のコンタクトホールを介して前記第１のＰウエル内に形成された前記複数のＮチャネルトランジスタに接続された第２の電源電位供給線と、
前記第２のＰウエル上に絶縁膜を介して形成され、前記絶縁膜に形成された複数のコンタクトホールを介して前記第２のＰウエル内に形成された前記複数のＮチャネルトランジスタに接続された第３の電源電位供給線と、
を具備する半導体装置。
【請求項２】
前記第１の電源電位供給線に第１の電源電位が供給され、前記第２及び第３の電源電位供給線に第２の電源電位が供給されることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板内に形成されたＮウエルと、
前記半導体基板内に、前記Ｎウエルを挟むように形成された第１及び第２のＰウエルと、
外部から所定のビット幅のデータを受信する複数の入力回路であって、前記Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに前記第１及び第２のＰウエル内に形成された複数のＮチャネルトランジスタを有する前記複数の入力回路と、
外部に所定のビット幅のデータを出力する複数の出力回路であって、前記Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに前記第２及び第１のＰウエル内に形成された複数のＮチャネルトランジスタを有する前記複数の出力回路と、
前記Ｎウエル上に絶縁膜を介して形成され、前記絶縁膜に形成された複数のコンタクトホールを介して前記Ｎウエル内に形成された前記複数のＰチャネルトランジスタに接続された第１の電源電位供給線と、
前記第１のＰウエル上に絶縁膜を介して形成され、前記絶縁膜に形成された複数のコンタクトホールを介して前記第１のＰウエル内に形成された前記複数のＮチャネルトランジスタに接続された第２の電源電位供給線と、
前記第２のＰウエル上に絶縁膜を介して形成され、前記絶縁膜に形成された複数のコンタクトホールを介して前記第２のＰウエル内に形成された前記複数のＮチャネルトランジスタに接続された第３の電源電位供給線と、
を具備し、
第（２Ｉ−１）番目（Ｉは、自然数）の入力回路が、前記第１のＰウエル内に形成された複数のＮチャネルトランジスタを有しており、
第（２Ｉ−１）番目の出力回路が、前記第２のＰウエル内に形成された複数のＮチャネルトランジスタを有しており、
第（２Ｉ）番目の入力回路が、前記第２のＰウエル内に形成された複数のＮチャネルトランジスタを有しており、
第（２Ｉ）番目の出力回路が、前記第１のＰウエル内に形成された複数のＮチャネルトランジスタを有していること
を特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部回路との間でデータの送受信を行う入出力回路を有する半導体装置に関する。
【０００２】
【従来の技術】
従来より、半導体装置において、外部回路との間でデータの送受信を行う入出力回路が用いられている。このような従来の半導体装置について、図４〜図６を参照して説明する。
図４は、従来の半導体装置の概要を示す図である。図４に示すように、この半導体装置は、半導体基板１１と、半導体基板１１内に形成されたメモリセルアレイ１２、センスアンプアレイ１３、及び、入出力回路アレイ１４とを具備する。
【０００３】
メモリセルアレイ１２は、半導体基板１１内にマトリクス状に形成されたメモリセルＭＣ（１，１）〜ＭＣ（ａ，ｂ）（ａ，ｂは、２以上の整数）を含んでおり、メモリセルＭＣ（１，１）〜ＭＣ（ａ，ｂ）の各々は、１ビットのデータを格納する。
センスアンプアレイ１３は、半導体基板１１内に図中横方向に形成されたセンスアンプＳＡ１〜ＳＡｃ（ｃは、２以上の整数）を含んでいる。センスアンプＳＡ１〜ＳＡｃは、メモリセルアレイ１２内の所定のメモリセルへのデータの書き込み又は所定のメモリセルからのデータの読み出しを行う。
入出力回路アレイ１４は、半導体基板１１内に図中横方向に形成された入出力回路２１〜２ｃを含んでいる。入出力回路２１〜２ｃの各々は、８ビット幅であり、外部回路から受信した８ビットデータをセンスアンプＳＡ１〜ＳＡｃの１つに出力し、センスアンプＳＡ１〜ＳＡｃの１つから入力された８ビットデータを外部回路に送信する。
【０００４】
図５は、入出力回路アレイ１４の概要を示す図である。半導体基板１１内には、Ｎウエル１５が形成されており、このＮウエル１５内には、複数のＰチャネルトランジスタが形成されている。さらに、半導体基板１１内には、Ｐウエル１６が形成されており、このＰウエル１６内には、複数のＮチャネルトランジスタが形成されている。
【０００５】
Ｎウエル１５上には、絶縁膜を介して、アルミニウム等の電位供給線１７が形成され、この電位供給線１７には、第１の電源電位（ここでは、ＶDD）が供給されている。電位供給線１７に供給された電源電位ＶDDは、絶縁膜に形成されたコンタクトホールを介して、Ｎウエル１５内に形成された複数のＰチャネルトランジスタに供給される。
また、Ｐウエル１６上には、絶縁膜を介して、アルミニウム等の電位供給線１８が形成され、この電位供給線１８には、第２の電源電位（ここでは、ＶSS）が供給されている。電位供給線１８に供給された電源電位ＶSSは、絶縁膜に形成されたコンタクトホールを介して、Ｐウエル１６内に形成された複数のＮチャネルトランジスタに供給される。
【０００６】
図６は、入出力回路アレイ１４に含まれるｃ個の入出力回路の内の入出力回路２１、２２の概要を示す図である。入出力回路２１は、入力回路２１１及び出力回路２１２を有しており、入出力回路２２は、入力回路２２１及び出力回路２２２を有している。
図６に示すように、入力回路２１１は、Ｐウエル１５内にマトリクス状に形成されたＮチャネルトランジスタＱＮ２１１〜ＱＮ２１ｄ（ｄは、２以上の整数）の内の図中左側のＮチャネルトランジスタと、Ｎウエル１６内にマトリクス状に形成されたＰチャネルトランジスタＱＰ２１１〜ＱＰ２１ｄの内の図中左側のＰチャネルトランジスタとを含んでいる。また、出力回路２１２は、ＮチャネルトランジスタＱＮ２１１〜ＱＮ２１ｄの内の図中右側のＮチャネルトランジスタと、ＰチャネルトランジスタＱＰ２１１〜ＱＰ２１ｄの内の図中右側のＰチャネルトランジスタとを含んでいる。
【０００７】
また、入力回路２２１は、Ｐウエル１５内にマトリクス状に形成されたＮチャネルトランジスタＱＮ２２１〜ＱＮ２２ｄの内の図中左側のＮチャネルトランジスタと、Ｎウエル１６内にマトリクス状に形成されたＰチャネルトランジスタＱＰ２２１〜ＱＰ２２ｄの内の図中左側のＰチャネルトランジスタとを含んでいる。また、出力回路２２２は、ＮチャネルトランジスタＱＮ２２１〜ＱＮ２２ｄの内の図中右側のＮチャネルトランジスタと、ＰチャネルトランジスタＱＰ２２１〜ＱＰ２２ｄの内の図中右側のＰチャネルトランジスタとを含んでいる。
なお、図６においては入出力回路２１、２２のみを示しているが、他の入出力回路の回路構成も、入出力回路２１、２２と同様である。
【０００８】
【発明が解決しようとする課題】
上記のように構成された半導体装置においては、１語（ワード）が３２ビットの場合には、連続する４個の入出力回路を用いることにより１ワードのデータの入出力を行う。
しかしながら、全ての入出力回路内の入力回路及び出力回路に含まれるＮチャネルトランジスタは電位供給線１８（図５参照）に接続されている。そのため、連続する４個の入出力回路が同時に動作すると、これらの入出力回路に含まれるＮチャネルトランジスタから発生するノイズが電位供給線１８に伝達されることとなり、このノイズにより動作速度の低下や誤動作を招くことがあった。
なお、このような従来の半導体装置では、電位供給線１８をある程度太くすることが可能であるが、ノイズの影響を完全に排除することは困難であり、また、必要以上にチップ面積が大きくなってしまう。
【０００９】
また、メモリセルＭＣ（１，１）〜ＭＣ（ａ，ｂ）の高集積化に伴い、入出力回路２１〜２ｃの幅を狭くする必要がある。しかしながら、図６に示すように、従来の入出力回路においては、入力回路と出力回路が図中横方向に並んでおり、その幅を狭くすることが困難であり、図中縦方向に配線を通すことが容易ではない。
そこで、上記の点に鑑み、本発明は、ノイズを分散させることにより、動作速度の低下や誤動作を防止することができ、入出力回路の幅を狭くすることができる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体装置は、半導体基板と、半導体基板内に形成されたＮウエルと、半導体基板内に、Ｎウエルを挟むように形成された第１及び第２のＰウエルと、外部から所定のビット幅のデータを受信する複数の入力回路であって、Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに第１のＰウエル内に形成された複数のＮチャネルトランジスタを有する第１の入力回路と、Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに第２のＰウエル内に形成された複数のＮチャネルトランジスタを有する第２の入力回路とを有する複数の入力回路と、外部に所定のビット幅のデータを出力する複数の出力回路であって、第１の入力回路と対をなし、Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに第２のＰウエル内に形成された複数のＮチャネルトランジスタを有する第１の出力回路と、第２の入力回路と対をなし、Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに第１のＰウエル内に形成された複数のＮチャネルトランジスタを有する第２の出力回路とを有する複数の出力回路と、Ｎウエル上に絶縁膜を介して形成され、絶縁膜に形成された複数のコンタクトホールを介してＮウエル内に形成された複数のＰチャネルトランジスタに接続された第１の電源電位供給線と、第１のＰウエル上に絶縁膜を介して形成され、絶縁膜に形成された複数のコンタクトホールを介して第１のＰウエル内に形成された複数のＮチャネルトランジスタに接続された第２の電源電位供給線と、第２のＰウエル上に絶縁膜を介して形成され、絶縁膜に形成された複数のコンタクトホールを介して第２のＰウエル内に形成された複数のＮチャネルトランジスタに接続された第３の電源電位供給線とを具備する。
【００１１】
ここで、第１の電源電位供給線に第１の電源電位が供給され、第２及び第３の電源電位供給線に第２の電源電位が供給されることとしても良い。
また、本発明の第２の観点に係る半導体装置は、半導体基板と、半導体基板内に形成されたＮウエルと、半導体基板内に、Ｎウエルを挟むように形成された第１及び第２のＰウエルと、外部から所定のビット幅のデータを受信する複数の入力回路であって、Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに第１及び第２のＰウエル内に形成された複数のＮチャネルトランジスタを有する複数の入力回路と、外部に所定のビット幅のデータを出力する複数の出力回路であって、Ｎウエル内に形成された複数のＰチャネルトランジスタ並びに第２及び第１のＰウエル内に形成された複数のＮチャネルトランジスタを有する複数の出力回路と、Ｎウエル上に絶縁膜を介して形成され、絶縁膜に形成された複数のコンタクトホールを介してＮウエル内に形成された複数のＰチャネルトランジスタに接続された第１の電源電位供給線と、第１のＰウエル上に絶縁膜を介して形成され、絶縁膜に形成された複数のコンタクトホールを介して第１のＰウエル内に形成された複数のＮチャネルトランジスタに接続された第２の電源電位供給線と、第２のＰウエル上に絶縁膜を介して形成され、絶縁膜に形成された複数のコンタクトホールを介して第２のＰウエル内に形成された複数のＮチャネルトランジスタに接続された第３の電源電位供給線と、を具備し、第（２Ｉ−１）番目（Ｉは、自然数）の入力回路が、第１のＰウエル内に形成された複数のＮチャネルトランジスタを有しており、第（２Ｉ−１）番目の出力回路が、第２のＰウエル内に形成された複数のＮチャネルトランジスタを有しており、第（２Ｉ）番目の入力回路が、第２のＰウエル内に形成された複数のＮチャネルトランジスタを有しており、第（２Ｉ）番目の出力回路が、第１のＰウエル内に形成された複数のＮチャネルトランジスタを有していることを特徴とする。
【００１２】
本発明に係る半導体装置によれば、複数の入出力回路から発生するノイズを第２、第３の電源電位供給線に分散させることができ、動作速度の低下や誤動作を防止することができる。また、入出力回路の幅を狭くすることができる。
【００１３】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体装置の概要を示す図である。図１に示すように、この半導体装置は、半導体基板１と、半導体基板１内に形成されたメモリセルアレイ２、センスアンプアレイ３、及び、入出力回路アレイ４とを具備する。
【００１４】
メモリセルアレイ２は、半導体基板１内にマトリクス状に形成されたメモリセルＭＣ（１，１）〜ＭＣ（ｌ，ｍ）（ｌ，ｍは、２以上の整数）を含んでおり、メモリセルＭＣ（１，１）〜ＭＣ（ｌ，ｍ）の各々は、１ビットのデータを格納する。
センスアンプアレイ３は、半導体基板１内に図中横方向に形成されたセンスアンプＳＡ１〜ＳＡｎ（ｎは、２以上の整数）を含んでいる。センスアンプＳＡ１〜ＳＡｎは、メモリセルアレイ２内の所定のメモリセルへのデータの書き込み又は所定のメモリセルからのデータの読み出しを行う。
入出力回路アレイ４は、半導体基板１内に図中横方向に形成された入出力回路ＩＯ１〜ＩＯｎを含んでいる。入出力回路ＩＯ１〜ＩＯｎの各々は、８ビット幅であり、外部回路から受信した８ビットデータをセンスアンプＳＡ１〜ＳＡｎの１つに出力し、センスアンプＳＡ１〜ＳＡｎの１つから入力された８ビットデータを外部回路に送信する。
【００１５】
図２は、入出力回路アレイ４の概要を示す図である。半導体基板１内には、Ｎウエル５が形成されており、このＮウエル５内には、複数のＰチャネルトランジスタが形成されている。さらに、半導体基板１内には、Ｎウエル５を挟むように第１のＰウエル６及び第２のＰウエル７が形成されており、これら第１、第２のＰウエル５、６内には、複数のＮチャネルトランジスタが形成されている。
【００１６】
Ｎウエル５上には、絶縁膜を介して、アルミニウム等の電位供給線８が形成され、この電位供給線８には、第１の電源電位（ここでは、ＶDD）が供給されている。電位供給線８に供給された電源電位ＶDDは、絶縁膜に形成されたコンタクトホールを介して、Ｎウエル５内に形成された複数のＰチャネルトランジスタに供給される。
また、第１、第２のＰウエル６、７上には、絶縁膜を介して、アルミニウム等の電位供給線９、１０がそれぞれ形成され、これらの電位供給線９、１０には、第２の電源電位（ここでは、ＶSS）が供給されている。電位供給線９、１０に供給された電源電位ＶSSは、絶縁膜に形成されたコンタクトホールを介して、Ｐウエル６、７内に形成された複数のＮチャネルトランジスタに供給される。
【００１７】
図３は、入出力回路アレイ４に含まれるｎ個の入出力回路の内の入出力回路ＩＯ１、ＩＯ２の概要を示す図である。入出力回路ＩＯ１は、入力回路ＩＮ１及び出力回路ＯＵＴ１を有しており、入出力回路ＩＯ２は、入力回路ＩＮ２及び出力回路ＯＵＴ２を有している。
図３に示すように、入力回路ＩＮ１は、第１のＰウエル６内に形成されたＮチャネルトランジスタＱＮ６１１、…と、Ｎウエル５内に形成されたＰチャネルトランジスタＱＰ５１１、…の内の図中左上部のトランジスタとを含んでいる。また、出力回路ＯＵＴ１は、第２のＰウエル７内に形成されたＮチャネルトランジスタＱＮ７１１、…と、Ｎウエル５内に形成されたＰチャネルトランジスタＱＰ５１１、…の内の図中右下部のトランジスタとを含んでいる。
【００１８】
また、入力回路ＩＮ２は、第２のＰウエル７内に形成されたＮチャネルトランジスタＱＮ７２１、…と、Ｎウエル５内に形成されたＰチャネルトランジスタＱＰ５２１、…の内の図中左下部のトランジスタとを含んでいる。また、出力回路ＯＵＴ２は、第１のＰウエル６内に形成されたＮチャネルトランジスタＱＮ６２１、…と、Ｎウエル５内に形成されたＰチャネルトランジスタＱＰ５２１、…の内の図中右上部のトランジスタとを含んでいる。
【００１９】
なお、図３においては入出力回路ＩＯ１、ＩＯ２のみを示しているが、入出力回路ＩＯ（２ｊ−１）（ｊは、２以上の整数）の回路構成は、入出力回路ＩＯ１と同様であり、入出力回路ＩＯ（２ｊ）の回路構成は、入出力回路ＩＯ２と同様である。
【００２０】
上記のように構成された半導体装置においては、１語（ワード）が３２ビットの場合には、連続する４個の入出力回路、例えば、入出力回路ＩＯ１〜ＩＯ４を用いることにより１ワードのデータの入出力を行う。
【００２１】
このように入出力回路ＩＯ１〜ＩＯ４を用いることにより１ワードのデータの入力を行う場合には、入力回路ＩＮ１〜ＩＮ４が駆動されることとなる。ここで、入力回路ＩＮ１は、Ｎウエル５内に形成されたＰチャネルトランジスタ及び第１のＰウエル６内に形成されたＮチャネルトランジスタを含んでおり、入力回路ＩＮ２は、Ｎウエル５内に形成されたＰチャネルトランジスタ及び第２のＰウエル７内に形成されたＮチャネルトランジスタを含んでおり、入力回路ＩＮ３は、Ｎウエル５内に形成されたＰチャネルトランジスタ及び第１のＰウエル６内に形成されたＮチャネルトランジスタを含んでおり、入力回路ＩＮ４は、Ｎウエル５内に形成されたＰチャネルトランジスタ及び第２のＰウエル７内に形成されたＮチャネルトランジスタを含んでいる。
したがって、入出力回路ＩＯ１〜ＩＯ４を用いることにより１ワードのデータの入力を行う場合に、入力回路ＩＮ１〜ＩＮ４によって生ずるノイズが電位供給線９と電位供給線１０に分散されることとなり、ノイズによる動作速度低下や誤動作を低減することができる。
【００２２】
また入出力回路ＩＯ１〜ＩＯ４を用いることにより１ワードのデータの出力を行う場合には、出力回路ＯＵＴ１〜ＯＵＴ４が駆動されることとなる。ここで、出力回路ＯＵＴ１は、Ｎウエル５内に形成されたＰチャネルトランジスタ及び第２のＰウエル７内に形成されたＮチャネルトランジスタを含んでおり、出力回路ＯＵＴ２は、Ｎウエル５内に形成されたＰチャネルトランジスタ及び第１のＰウエル６内に形成されたＮチャネルトランジスタを含んでおり、出力回路ＯＵＴ３は、Ｎウエル５内に形成されたＰチャネルトランジスタ及び第２のＰウエル７内に形成されたＮチャネルトランジスタを含んでおり、出力回路ＯＵＴ４は、Ｎウエル５内に形成されたＰチャネルトランジスタ及び第１のＰウエル６内に形成されたＮチャネルトランジスタを含んでいる。
したがって、入出力回路ＩＯ１〜ＩＯ４を用いることにより１ワードのデータの出力を行う場合に、出力回路ＯＵＴ１〜ＯＵＴ４によって生ずるノイズが電位供給線９と電位供給線１０に分散されることとなり、ノイズによる動作速度低下や誤動作を低減することができる。
【００２３】
本実施形態に係る半導体装置が非同期型メモリの場合、すなわち入力回路ＩＮ１〜ＩＮ４と出力回路ＯＵＴ１〜ＯＵＴ４が必ずしも異なったタイミングで動作するとは限らない場合であっても上記のような効果を生ずるが、特に、本実施形態に係る半導体装置が同期型メモリの場合、すなわち入力回路ＩＮ１〜ＩＮ４と出力回路ＯＵＴ１〜ＯＵＴ４が必ず異なったタイミングで動作する場合には、入力回路ＩＮ１〜ＩＮ４がノイズを発生するタイミングと出力回路ＯＵＴ１〜ＯＵＴ４がノイズを発生するタイミングが異なるため、ノイズによる動作速度低下や誤動作をより低減することができる。
【００２４】
また、図３に示すように、入出力回路ＩＯ１の幅は、入力回路ＩＮ１の幅及び出力回路ＯＵＴ１の幅と同じであり、図６に示す従来の入出力回路２１の幅（入力回路２１１の幅と出力回路２１２の幅の和）よりも狭くすることができる。
【００２５】
なお、１ワードが８ビットの場合には、１個の入出力回路、例えば、入出力回路ＩＯ１を用いることにより１ワードのデータの入出力を行うことができ、１ワードが１６ビットの場合には、連続する２個の入出力回路、例えば、入出力回路ＩＯ１、ＩＯ２を用いることにより１ワードのデータの入出力を行うことができる。
【００２６】
【発明の効果】
以上述べた様に、本発明によれば、複数の入出力回路から発生するノイズを第２、第３の電源電位供給線に分散させることができる。これにより、動作速度の低下や誤動作を防止することが可能である。また、入出力回路の幅を狭くすることができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る半導体装置の概要を示す図である。
【図２】  図１の入出力回路アレイの概要を示す図である。
【図３】  図２の入出力回路の概要を示す図である。
【図４】  従来の半導体装置の概要を示す図である。
【図５】  図４の入出力回路アレイの概要を示す図である。
【図６】  図５の入出力回路の概要を示す図である。
【符号の説明】
１、１１  半導体基板
２、１２  メモリセルアレイ
３、１３  センスアンプアレイ
４、１４  入出力回路アレイ
５、１５  Ｎウエル
６、７、１６  Ｐウエル
８〜１０、１７、１８  電位供給線
２１、２２、…、ＩＯ１、ＩＯ２、…  入出力回路
２１１、２２１、…、ＩＮ１、ＩＮ２、…  入力回路
２２１、２２２、…、ＯＵＴ１、ＯＵＴ２、…  出力回路
ＭＣ（１，１）、ＭＣ（１，２）、…  メモリセル
ＳＡ１、ＳＡ２、…  センスアンプ
ＱＰ２１１、…、ＱＮ２１１、…  トランジスタ
【図１】
0003941541.tif 000002
【図２】
0003941541.tif 000003
【図３】
0003941541.tif 000004
【図４】
0003941541.tif 000005
【図５】
0003941541.tif 000006
【図６】
0003941541.tif 000007