(57)【特許請求の範囲】
【請求項１】
半導体装置の基板にフローティングゲートとそれに関連されたアクティブ領域を形成する自己整列方法において、
半導体基板上にゲート酸化膜を形成する段階と、
前記ゲート酸化膜上に第１導電層を形成する段階と、
前記第１導電層上にバッファー酸化膜を形成する段階と、
前記バッファー酸化膜上に阻止膜を形成する段階と、
前記阻止膜及びバッファー酸化膜をパターニングして阻止膜パターン及びバッファー酸化膜パターンを形成する段階と、
前記第１導電層をパターニングして第１導電層パターンであるフローティングゲートを形成して、前記ゲート酸化膜及び前記基板の上部をエッチングしてゲート酸化膜パターン及びトレンチを形成する段階と、
前記トレンチの内面を酸化させて前記トレンチの内面にトレンチ酸化膜を形成して、前記フローティングゲート層の上部及び下部にバーズビークを形成させて、前記パターニングされたフローティングゲート層の側壁の基底エッジ部分が外部に屈曲されることを防止する段階と、
及び前記トレンチを埋め立てるフィールド酸化膜を形成する段階を具備することを特徴とする自己整列方法。
【請求項２】
前記第１導電層は、少なくともポリシリコンまたは非晶質シリコンが含まれることを特徴とする請求項１に記載の方法。
【請求項３】
前記阻止膜は窒化物成分を含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記バッファー酸化膜は、熱的酸化法により形成することを特徴とする請求項１に記載の方法。
【請求項５】
前記バッファー酸化膜は、プラズマ-励起化学気相蒸着により形成することを特徴とする請求項１に記載の方法。
【請求項６】
前記バッファー酸化膜は、酸化ガスをプラズマ処理して前記第１導電層の表面を酸化させて形成することを特徴とする請求項１に記載の方法。
【請求項７】
前記酸化ガスは、酸素(O2)または亜酸化窒素(N2O)ガスを使用することを特徴とする請求項６に記載の方法。
【請求項８】
前記バッファー酸化膜は、３０〜５００Åの厚さで形成することを特徴とする請求項１に記載の方法。
【請求項９】
前記フィールド酸化膜は、前記トレンチを埋め立てしながら前記阻止膜を覆った酸化膜を形成して、前記酸化膜を前記阻止膜パターンの表面が露出される時まで化学機械的研磨方法またはエッチバック方法によって平坦な表面を有するようにエッチングして形成することを特徴とする請求項１に記載の方法。
【請求項１０】
前記阻止膜を形成する段階の直後に、前記阻止膜上に化学気相蒸着法により反射防止膜を形成する段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１１】
前記反射防止膜はポリシリコン、シリコンナイトライド、シリコンオキシナイトライド及びシリコンオキサイドの群から選択された少なくとも一つの物質からなされたことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記反射防止膜上にフローティングゲート形成のためのフォトレジストパターンを形成した後、第１のエッチングチャンバで前記フォトレジストパターンをエッチングマスクで使用して反射防止膜、阻止膜及び前記バッファー酸化膜をパターニングして前記フォトレジストパターンを除去した後、第２のエッチングチャンバで前記反射防止膜パターンを除去しながら前記第１導電層パターン、ゲート酸化膜パターン及びトレンチを形成することを特徴とする請求項１０に記載の方法。
【請求項１３】
前記反射防止膜上にフローティングゲート形成のためのフォトレジストパターンを形成した後、前記フォトレジストパターンをエッチングマスクで使用して一つのエッチングチャンバで連続的にエッチング工程を遂行して前記阻止膜、バッファー酸化膜、第１導電層及びゲート酸化膜をパターニングして、前記基板の上部をエッチングして前記阻止膜パターン、前記第１導電層パターン、前記ゲート酸化膜パターン及び前記トレンチを形成することを特徴とする請求項１０に記載の方法。
【請求項１４】
半導体基板上にゲート酸化膜を形成する段階と、
前記ゲート酸化膜上に第１導電層を形成する段階と、
前記第１導電層上にバッファー膜を形成する段階と、
前記バッファー膜上に阻止膜を形成する段階と、
一つのマスクを利用して前記阻止膜、バッファー膜、第１導電層、ゲート酸化膜及び基板をパターニングして前記第１導電層からフローティングゲートを形成して、これと同時に前記フローティングゲートに隣接した前記基板内に前記フローティングゲートと整列されるトレンチを形成して前記基板にアクティブ領域を定義する段階と、
前記トレンチの内面を酸化させて前記トレンチの内面上にトレンチ酸化膜を形成して、前記フローティングゲート層の上部及び下部にバーズビークを形成させて、前記パターニングされたフローティングゲート層の側壁の基底エッジ部分が外部に屈曲されることを防止する段階と、
及び前記トレンチを埋め立てるフィールド酸化膜を形成する段階を具備する不揮発性メモリ装置のフローティングゲート構造の製造方法。
【請求項１５】
前記第１導電層は、少なくともポリシリコンまたは非晶質シリコンが含まれることを特徴とする請求項１４に記載のメモリ装置の製造方法。
【請求項１６】
前記阻止膜は窒化物成分を含むことを特徴とする請求項１４に記載のメモリ装置の製造方法。
【請求項１７】
前記バッファー膜は、熱的酸化により形成された酸化膜からなされたことを特徴とする請求項１４に記載のメモリ装置の製造方法。
【請求項１８】
前記バッファー膜は、プラズマ−励起化学気相蒸着により形成することを特徴とする請求項１４に記載のメモリ装置の製造方法。
【請求項１９】
前記バッファー膜は、酸化ガスで前記第１導電層の表面をプラズマ処理して前記第１導電層の表面を酸化させて形成された酸化膜であることを特徴とする請求項１４に記載のメモリ装置の製造方法。
【請求項２０】
前記酸化ガスは酸素(O2)または亜酸化窒素(N2O)ガスを使用することを特徴とする請求項１９に記載のメモリ装置の製造方法。
【請求項２１】
前記バッファー膜は、３０〜５００Åの厚さで形成することを特徴とする請求項１４に記載のメモリ装置の製造方法。
【請求項２２】
前記フィールド酸化膜を形成する段階後、前記フィールド酸化膜を前記阻止膜の表面と平坦化させる段階、前記パターニングされた阻止膜を除去する段階、及び前記フローティングゲート上に層間誘電膜及びコントロールゲートを順次に形成する段階をさらに具備することを特徴とする請求項１４に記載のメモリ装置の製造方法。
【請求項２３】
前記阻止膜を形成する段階の直後に、前記阻止膜上に化学気相蒸着法により反射防止膜を形成する段階をさらに含むことを特徴とする請求項１４に記載のメモリ装置の製造方法。
【請求項２４】
前記反射防止膜は、ポリシリコン、シリコンオキシナイトライド及びシリコンオキサイドの群から選択された少なくとも一つの物質からなされたことを特徴とする請求項２３に記載のメモリ装置の製造方法。
【請求項２５】
半導体基板と、
前記基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に第１導電層を形成する段階、前記第１導電層上にバッファー膜を形成する段階、前記バッファー膜上に阻止膜を形成する段階、前記阻止膜及びバッファー膜をパターニングして阻止膜パターン及びバッファー膜パターンを形成する段階、前記第１導電層をパターニングして前記フローティングゲートの第１セグメントを形成して、前記ゲート酸化膜及び前記基板の上部をエッチングしてゲート酸化膜パターン及びトレンチを形成する段階、及び前記トレンチの内面を酸化させて前記トレンチの内面上にトレンチ酸化膜を形成して前記フローティングゲートの前記第１セグメントの上部及び下部にバーズビークを形成させて前記トレンチ酸化膜の形成の際に前記フローティングゲートの前記第１セグメントの側壁の基底エッジ部分が外部に屈曲されることを防止する段階により形成された第１導電層と、
前記トレンチの内面を酸化させた後に形成された前記トレンチ内を埋め立てるフィールド酸化膜と、
及び前記第１セグメントが露出される時まで前記フィールド酸化膜を平坦化させて前記第１セグメントと電気的に接触するように形成された前記フローティングゲートの第２セグメントを具備することを特徴とする半導体メモリ装置の自己整列されたフローティングゲート及び関連されたアクティブ領域。
【請求項２６】
前記フローティングゲートの前記第１セグメントは、ポリシリコンまたは非晶質シリコンからなされたことを特徴とする請求項２５に記載の自己整列されたフローティングゲート及びそれに関連されたアクティブ領域。
【請求項２７】
前記バッファー膜は、熱的酸化により形成された酸化膜であることを特徴とする請求項２５に記載の自己整列されたフローティングゲート及びそれに関連されたアクティブ領域。
【請求項２８】
前記バッファー膜は、プラズマ−励起化学気相蒸着により形成されたことを特徴とする請求項２５に記載の自己整列されたフローティングゲート及びそれに関連されたアクティブ領域。
【請求項２９】
前記バッファー膜は、酸化ガスをプラズマ処理して前記フローティングゲートの前記第１セグメントの表面を酸化させて形成されたことを特徴とする請求項２５に記載の自己整列されたフローティングゲート及びそれに関連されたアクティブ領域。
【請求項３０】
前記酸化ガスは酸素(O2)または亜酸化窒素(N2O)ガスを使用することを特徴とする請求項２９に記載の自己整列されたフローティングゲート及びそれに関連されたアクティブ領域。
【請求項３１】
前記バッファー膜は１０〜５００Åの厚さで形成されたことを特徴とする請求項２５に記載の自己整列されたフローティングゲート及びそれに関連されたアクティブ領域。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ装置のフローティングゲートのようなコントロールゲート及びその製造方法に関するものである。より具体的には、本発明はゲートとアクティブ領域を同時に形成するための自己整列された自己整列浅いトレンチ分離(Self-Aligned Shallow Trench Isolation)技術に関するものである。
【０００２】
【従来の技術】
メモリ装置の製造において、セルの集積度はセルアレイのレイアウト及びそれ自体の物理的寸法によって主に決定される。ハーフ−マイクロンデザインルール以下では比例縮少能力(scalability）が製造工程の間成し遂げることができるフォトリソグラフィ解像度(resolution)及び工程に使われるマスク等のアライメント誤差により制限される。アライメント誤差はマスクを形成するのに使われる機械的技術及び層と層との間に前記マスクを印刷する技術により制限される。多段階の製造時アライメント誤差が蓄積されるので、マスクをより少なく使用することが望ましい。マスクが少なくなるほどミスアライメントの可能性が最小化になる。したがって、半導体装置を製造するために"自己整列(self-aligned)"工程段階が開発されてきた。
【０００３】
メモリセルアレイ内で個々のセルの間の素子分離構造、例えばフィールド酸化膜はアクティブ回路素子に有用なチップ領域を消耗させる。したがって、基板内のメモリセル及びアクティブ回路の集積度を増加させるためには素子分離構造の大きさを最小化することが望ましい。しかし、素子分離構造の大きさはその製造工程やアライメントにより制限される。
【０００４】
通常的に、素子分離構造はシリコン部分酸化法(LOCal Oxidation of Silicon：以下"LOCOS"と称する)のような熱的フィールド酸化工程によりチップの多様な領域で成長される。LOCOS方法によれば、パッド酸化膜及び窒化膜を順次に形成した後、窒化膜をパターニングする。次いで、パターニングされた窒化膜をマスクで使用してシリコン基板を選択的に酸化させてフィールド酸化膜領域を形成する。しかし、LOCOS素子分離によれば、シリコン基板の選択的酸化時マスクに提供される窒化膜の下部でパッド酸化膜の側面に酸化膜の成長が侵食されてフィールド酸化膜の終わり部分にバーズビーク(bird's beak)が発生するようになる。このようなバーズビークによりフィールド酸化膜がメモリセルのアクティブ領域に拡張されてアクティブ領域の幅を減少させることによって、メモリ装置の電気的特性を劣化させる。
【０００５】
このような理由で超高集積半導体装置では浅いトレンチ素子分離(以下"STI"と称する)構造が関心を引いている。STI工程ではまず、シリコン基板をエッチングしてトレンチを形成した後、このトレンチを埋めるように酸化膜を蒸着する。次に、酸化膜をエッチバック(etch back)または化学機械的研磨(chemical mechanical polishing：CMP)方法でエッチングしてトレンチの内部にフィールド酸化膜を形成する。
【０００６】
前述したLOCOSやSTI方法は共通的に基板上に素子分離領域を定義するためのマスク段階とこの領域にフィールド酸化膜を形成する段階を含む。素子分離構造を形成した後には、メモリセルを形成するためのマスク段階が遂行される。したがって、素子分離構造の形成に伴うアライメント誤差とメモリセルのレイアウトに伴うアライメント誤差が累積して素子の不良(failure)を惹起させるミスアライメントを誘発するようになる。
【０００７】
このようなアライメント問題を解決するための一つの方法として、不揮発性メモリ装置のフローティングゲートの形成時LOCOS素子分離構造をフローティングゲートに自己整列して形成する方法が提示されている。また、STI構造をフローティングゲートに自己整列して形成する方法がJong Chenによる米国特許第６，０１３，５５１号明細書等に開示されている。この方法によれば、フローティングゲートとアクティブ領域が一つのマスクを使用して同時に定義されて製造されるので、アライメント誤差が累積されない。
【０００８】
不揮発性メモリ装置はほとんど無限の蓄積容量を有するが、最近にはEEPROMと共に電気的にデータの入・出力が可能なフラッシュメモリに対する需要が増加している。これら装置のメモリセルは一般的にシリコン基板の上部に形成されたフローティングゲートを具備する垂直積層型ゲート構造を有する。多層ゲート構造は典型的に一つ以上のトンネル酸化膜または誘電膜と、前記フローティングゲートの上または周辺に形成されたコントロールゲートを含む。この構造を有するフラッシュメモリセルでデータの貯蔵はコントロールゲートと基板に適切な電圧を印加してフローティングゲートに電子を取り入れたり取り出すことによってなされる。この時、誘電膜はフローティングゲート上に電位を維持させる機能をする。
【０００９】
自己整列されたSTI工程は、フローティングゲートとアクティブ領域を同時に形成することができるという長所があるが、ギャップのアスペクト比(aspect ratio)が増加することによってギャップ埋め立て(gap filling)時トレンチの内部に亀裂(seam)やボイド(void)が生成される可能性が高まる短所がある。また、ギャップ埋めたて能力が優秀な高密度プラズマ(以下"HDP"と称する)酸化膜を使用する場合、HDP酸化膜の蒸着時その下部に存在する研磨終了層のエッジ部位が侵食(erosion)されてフィールド酸化膜領域がネガティブ傾き(negative slope)を有するようになる。これによって、後続するゲートエッチング工程時フィールド領域の傾斜した部位の下にゲート残留物が生成される。
【００１０】
しかし、前述した問題らはHDP酸化膜の蒸着条件を最適化してギャップ埋め立て能力を向上させたり、湿式エッチング液を利用してフィールド領域のネガティブ傾きを除去する方法などを使用して十分に解決することができる。
【００１１】
図１Ａないし図１Ｅは自己整列されたＳＴＩ技術による従来のフラッシュメモリ装置の製造方法を説明するための斜視図である。
図１Ａを参照すれば、シリコン基板１０上にゲート酸化膜（すなわち、トンネル酸化膜）１１を形成した後、ゲート酸化膜１１上に第１ポリシリコン層１３及び窒化膜１５を順次に蒸着する。
【００１２】
図１Ｂを参照すれば、フォトリソグラフィにより窒化膜１５、第１ポリシリコン層１３及びゲート酸化膜１１をパターニングして窒化膜パターン１６、第１フローティングゲート１４及びゲート酸化膜パターン１２を形成する。次いで、基板１０の露出された部分を所定深さでエッチングしてトレンチ１８を形成する。すなわち、一つのマスクを利用したトレンチ形成工程の間アクティブ領域とフローティングゲートが同時に定義される。
【００１３】
図１Ｃを参照すれば、トレンチエッチング工程の間に高エネルギーのイオン衝撃で引き起こされたシリコン損傷(damage)をキュアリング（curing）するためにトレンチ１８の露出された部分を酸化雰囲気で熱処理する。すると、露出されたシリコンと酸化剤との酸化反応により、基底面と側壁を含む内面上にトレンチ酸化膜２０が形成される。
【００１４】
前記酸化工程時第１フローティングゲート１４の下部でゲート酸化膜パターン１２の側面に酸化剤(oxidant)が侵入してゲート酸化膜パターン１２の両端部に鳥のくちばしが形成される。このようなバーズビークにより、ゲート酸化膜パターン１２の両端部分が膨脹しながら第１フローティングゲート１４の基底エッジ部分が外部に屈曲されて第１フローティングゲート１４の側壁下部部分がポジティブ傾きを有するようになる。ここで、側壁がポジティブ傾きを有するということはエッチング液に対し側壁が侵食される傾きを有するということを意味する。すなわち、図示したように、窒化膜パターン１６の真っ直ぐ下は窒化膜パターン１６の存在により酸化剤の侵入が抑制されて第１フローティングゲート１４の側壁上部がネガティブ傾きを有するようになる。一方、第１フローティングゲート１４下部の基底エッジ部分が外部に屈曲されてポジティブ傾きを有することによって、メサ構造物の側壁のように基板の上部方向で導入されるエッチング液により侵食されたりエッチング液に対してその下地層の阻止膜として作用するようになる。
【００１５】
図１Ｄを参照すれば、トレンチ１８を埋め立てるように化学気相蒸着(chemical vapor deposition：以下"CVD"と称する)方法で酸化膜(図示せず)を形成した後、窒化膜１６の上部表面が露出される時までCVD-酸化膜をCMP工程により除去する。その結果、トレンチ１８の内部に前記トレンチ酸化膜１８を含むフィールド酸化膜２２が形成される。
【００１６】
次いで、燐酸ストリップ工程で窒化膜パターン１６を除去した後、第１フローティングゲート１４及びフィールド酸化膜２２の上部に第２フローティングゲートを形成するために前記第１ポリシリコン層１３と同一な物質を蒸着して第２ポリシリコン層(図示せず)を形成する。フォトリソグラフィによりフィールド酸化膜２２上の第２ポリシリコン層を部分的に除去して隣り合うセルと分離される第２フローティングゲート２４を形成する。第２フローティングゲート２４は第１フローティングゲート１４と電気的に接触して後続工程で形成される層間誘電膜の面積を増加させる役割をする。
【００１７】
次いで、結果物の全面にONO層間誘電膜２６及びコントロールゲート層２８を順次に形成する。コントロールゲート層２８は通常ドーピングされたポリシリコン層とタングステンシリサイド層が積層されたポリサイド構造で形成する。
【００１８】
図１Ｅを参照すれば、フォトリソグラフィによりコントロールゲート層２８をパターニングした後、引続き露出された層間誘電膜２６及び第２及び第１フローティングゲート２４，１４を異方性ドライエッチングして不揮発性メモリ装置を完成する。
【００１９】
この時、図１Ｄの点線Aで表示された部分で見るように第１フローティングゲート１４の側壁下部がポジティブ傾きを有している。したがって、ドライエッチング工程の異方性エッチング特性(すなわち、垂直方向のみにエッチングが進行される特性)によりフィールド酸化膜２２でマスキングされた第１フローティングゲート１４の基底エッジ部分がエッチングされずに残留するようになる。その結果、フィールド酸化膜２２とアクティブ領域の表面境界に沿ってライン形態のポリシリコン残留物(residue)１４aが形成される。このポリシリコン残留物１４aは隣接したフローティングゲート間に電気的なブリッジ(bridge)を形成して素子の電気的不良(fail)を誘発するようになる。
【００２０】
【発明が解決しようとする課題】
したがって、本発明の目的はフラッシュメモリ装置でのフローティングゲート構造のようなゲートまたはその他の導電性構造物の側壁がポジティブ傾きを持たずに良好なプロファイルを具現することができる不揮発性メモリ装置またはその他の装置の製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
前記目的を達成するために本発明は、フローティングゲート及びそれと関連されたアクティブ領域を含む半導体装置を製造するための自己整列方法及びそれに対応される半導体装置を提供する。前記フローティングゲート及びアクティブ領域は半導体メモリ装置の基板で少なくとも一部分がトレンチ内に形成されたフィールド酸化膜領域により限定される領域に形成される。前記トレンチは前記フローティングゲートの少なくとも第１セグメント(segment）の形成と共に形成される。前記方法は前記トレンチの形成前に、前記フローティングゲートの第１セグメントの側壁に酸化膜を均一に形成する段階、前記ゲートの第１セグメント上にバッファー膜(buffer layer)を形成する段階、及び前記バッファー膜を除去する段階を含む。前記方法によれば、前記フローティングゲートの第１セグメント上に少なくともまた異なる導電性物質のセグメントを積層する前に前記第１セグメントの側壁をより平坦に酸化させることができる。
【００２２】
また違う実施形態によれば、半導体基板上にゲート酸化膜を形成して、前記ゲート酸化膜上に第１導電層を形成した後前記第１導電層上にバッファー膜(例えば酸化膜)を形成する。次いで、前記バッファー膜上に阻止膜を形成して、前記阻止膜及びバッファー膜をパターニングして阻止膜パターン及びバッファー膜パターンを形成する。前記第１導電層及びゲート酸化膜をパターニングして第１導電層パターンのフローティングゲート層及びゲート酸化膜パターンを形成して、前記基板の上部をエッチングしてトレンチを形成する。前記トレンチの内面を酸化させて前記トレンチの内面上にトレンチ酸化膜を形成して、前記フローティングゲート層の上部及び下部にバーズビークを形成させてパターニングされたフローティングゲート層の側壁にポジティブプロファイルが形成されることを防止する。次いで、前記トレンチを埋め立てるフィールド酸化膜を形成する。
【００２３】
また、本発明の前記目的は半導体基板上にゲート酸化膜を形成する段階と、前記ゲート酸化膜上に第１導電層を形成する段階と、前記第１導電層上に酸化膜のようなバッファー膜を形成する段階と、前記バッファー酸化膜上に阻止膜を形成する段階と、一つのマスクを使用して前記阻止膜、バッファー酸化膜、第１導電層、ゲート酸化膜及び基板をパターニングすることによって前記第１導電層からフローティングゲートを形成して、これと同時に前記フローティングゲートに隣接した前記基板内に前記フローティングゲートと整列されるトレンチを形成して前記基板のアクティブ領域を定義する段階と、前記トレンチの内面を酸化させて前記トレンチの内面上にトレンチ酸化膜を形成して、前記フローティングゲート層の上部及び下部にバーズビークを形成させてパターニングされたフローティングゲート層の側壁でポジティブプロファイルの形成を防止する段階と、及び前記トレンチを埋め立てるフィールド酸化膜を形成する段階を具備するメモリ装置の製造方法により達成することができる。
【００２４】
本発明のまた違う実施形態によれば、フローティングゲート層と窒化膜間に酸化マスク層に提供されるバッファー膜を形成して後続するトレンチの側壁酸化時フローティングゲート層の上・下部にバーズビークを発生させる。すると、これらのバーズビークによりフローティングゲート層の側壁がポジティブ傾きを有することを防止して後続するゲートエッチング時ゲート残留物により素子の電気的不良が誘発されることが防止できる。
【００２５】
以上のような本発明の目的と別の特徴及び長所などは次ぎに参照する本発明の好適な実施形態に対する以下の説明から明確になるであろう。
【００２６】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。実施形態１
図２Ａないし図２Ｉは本発明の第１実施形態による不揮発性メモリ装置の製造方法を説明するための斜視図である。
【００２７】
図２Ａを参照すれば、シリコンのような物質とからなされた半導体基板１００上にシリコン酸化膜またはシリコンオキシナイトライド膜(oxynitride)を成長させてセルトランジスターのゲート酸化膜(例えば、トンネル酸化膜)１０１を形成する。半導体基板１００上には、大気中に露出される場合に大気中の酸素と反応して自然酸化膜が形成される。したがって、本実施形態による半導体基板１００にも、図示しなかったが、自然酸化膜が形成されている。本実施形態ではこのような自然酸化膜を除いて約１０〜５００Åの厚さ、望ましくは低圧半導体素子である場合には約７５Åの厚さで、高圧半導体素子の場合には約３００Åの厚さで前記ゲート酸化膜１０１を薄く成長させる。
【００２８】
ゲート酸化膜１０１上にフローティングゲートとして使われる第１シリコン層１０３を低圧化学気相蒸着(LPCVD)方法により約２００〜１５００Åの厚さ、望ましくは５００Åの厚さで形成して、通常のドーピング方法、例えばPOCl3拡散、イオン注入、またはin-situドーピングにより第１シリコン層１０３を高濃度のN型不純物でドーピングさせる。望ましくは、第１シリコン層１０３はポリシリコンまたは非晶質シリコンからなる。この時、前記第１シリコン層１０３は大気中に露出されて自然酸化膜(nativeoxide）が約３０ないし３５Åの厚さで形成される。
【００２９】
第１シリコン層１０３上にバッファー膜１０５を前記ゲート酸化膜１０２とだいたいに同じ厚さである約１０〜５００Åの厚さ(自然酸化膜の厚さを除外する)で形成する。バッファー膜１０５は熱的酸化またはプラズマ−励起化学気相蒸着(plasma-enhanced chemical vapor deposition：PE-CVD)により形成された酸化膜であり得る。また、前記バッファー膜１０５は酸素(O2)またはナイトロスオキサイド(N2O)ガスのような酸化ガスのプラズマ処理により第１シリコン層１０３の表面部位を部分的に酸化させて形成することもできる。また、酸化膜以外にトレンチ形成時ゲートの不規則な形成を防止したり前記ゲートの第１またはその他のセグメントのエッジや側壁を平坦化させることができるいかなるバッファー物質も可能である。前述したように、トレンチの酸化前にバッファー物質を使用しなければフローティングゲートが変形されたり願わないポジティブ傾きを有するようになる。
【００３０】
前記バッファー酸化膜１０５上にLPCVD方法でエッチング阻止膜(etch stopping layer)１０７を約１００〜３０００Åの厚さ、望ましくは１５００Åの厚さで蒸着する。前記阻止膜１０７は後続するCMP工程またはエッチバック工程時に研磨終了層として作用する。阻止膜１０７は後続するトレンチの熱酸化工程の間にバッファー酸化膜１０５をカバーしてバッファー酸化膜１０５を通じて第１シリコン層１０３内に酸素と酸化剤が侵入することを防止する役割も遂行する。したがって、阻止膜１０７は耐酸化性を有する物質、例えば、SiN、SiONまたはBNのような窒化物を使用して形成することが望ましい。
【００３１】
ポリシリコンを使用して前記阻止膜１０７を形成することもできる。この場合に後続酸化工程時阻止膜１０７が部分的に酸化されるが、エッチバック工程やCMP工程時終了層(end-point detecting layer)としての使用が可能である。
【００３２】
任意に、前記阻止膜１０７上に後続するフォトリソグラフィを円滑に遂行するためにCVD方法により反射防止膜を形成する。このような反射防止膜は、ポリシリコン、高温酸化物(High Temperature Oxide)や中間温度酸化物(Medium Temperature Oxide)のようなシリコン酸化物、またはシリコンオキシナイトライド(SiON)などを使用して形成することができる。反射防止膜は単一層や複数個の層で形成することもできる。
【００３３】
本実施形態では反射防止膜として高温酸化膜(Hot Temperature Oxide layer：以下"HTO"と称する)１４０とSiON膜１５０とから構成された二重層を形成する。HTO膜１４０とSiON膜１５０は公知されたCVD方法により容易に形成することができて、これらはフォトリソグラフィ時に下部基板から光が反射されることを防止する反射防止膜の役割をしてフォトレジストパターンの形成を容易にする。前記HTO膜１４０は２００ないし２０００Å、望ましくは５００Åの厚さで形成して、前記SiON膜１５０は２００ないし３０００Åの厚さ、望ましくは８００Åの厚さを有するように形成する。
【００３４】
図２Ｂを参照すれば、前記SiON膜１５０上にフォトレジストをスピンコーティング法により塗布してフォトレジスト膜(図示せず)を形成する。次に、フォトマスクを使用して前記フォトレジスト膜を露光及び現像することでフローティングゲートのレイアウトを定義するフォトレジストパターン１６０を形成する。
【００３５】
前記フォトレジストパターン１６０をエッチングマスクで使用して、SiON膜１６０、HTO膜１５０、阻止膜１０７及びバッファー酸化膜１０５を順次にエッチングして図示したように、SiON膜パターン１６１、HTO膜パターン１５１、阻止膜パターン１０８及びバッファー酸化膜パターン１０６とから構成されたパターン構造物を形成する。次に、エッシング及びストリップ工程を通じて前記フォトレジストパターン１６０を除去する。
【００３６】
図２Ｃを参照すれば、ポリシリコンと酸化物のエッチング工程を遂行するために前記結果物を他のエッチングチャンバに移す。ここで、ポリシリコンと酸化物をエッチングするためのエッチングガスを導入して前記第１シリコン層１０３をエッチングして第１シリコン層パターン１０４を形成する。この時、第１シリコン層パターン１０４は不揮発性メモリ装置の第１フローティングゲートとして使われる。
【００３７】
次いで、同じエッチングチャンバでゲート酸化膜１０１をエッチングしてゲート酸化膜パターン１０２を形成して、基板１００を１０００〜５０００Å程度の深さ、望ましくは２７００Åの深さでエッチングしてトレンチ１０９を形成する。結果的に、第１シリコン層パターン１０４により定義されるフローティングゲートはトレンチ１０９により互いに分離される。
【００３８】
前記第１シリコン層パターン１０４及び半導体基板１００の上部をエッチングする過程で、前記阻止膜パターン１０８上に形成されたSiON膜パターン１５１及びHTO膜パターン１４１が除去される。
【００３９】
前記トレンチ１０９の形成によって、一つのマスクを使用してアクティブ領域とフローティングゲートが同時に定義される。したがって、フローティングゲートがアクティブ領域に自己整列される。
【００４０】
図２Ｄを参照すれば、トレンチエッチング工程の間に高エネルギーのイオン衝撃で引き起こされたシリコン損傷を除去して漏洩電流の発生を防止するためにトレンチ１０９の内面を酸化性雰囲気で処理する。すると、トレンチ１０９の内面、すなわち、底面と側壁に沿って約１０〜５００Åの厚さ、望ましくは３０ないし４０Åの厚さでトレンチ酸化膜１１０が形成される。トレンチ酸化膜１１０は８００〜９５０℃の温度で窒素(N2)と酸素（O2）の混合雰囲気下で乾燥式酸化法で形成することもでき、７００℃以上の温度で湿式酸化法で形成することもできる。
【００４１】
広く知れたように、酸化膜の形成反応は下記の式のようである。
Si+O2→SiO2
Si+2H2O→SiO2+2H2
前記式から分かるように、シリコン(Si)ソースを有する層として酸化剤が拡散されてシリコンの酸化が進行されるので、第１シリコン層パターン１０４の表面及びシリコン基板１００の表面上で酸化膜が成長される。
【００４２】
図３は図２ＤのＢ部分の拡大断面図である。
トレンチ酸化膜１１０を形成する時、図３に図示したように、第１シリコン層パターン１０４の下部でゲート酸化膜パターン１０２の側面に酸化剤（または酸化ガス）が侵入して第１バーズビーク（ａ）が発生する。これと同時に、阻止膜パターン１０８の下部でバッファー酸化膜パターン１０６の側面に酸化剤が侵入して第１ポリシリコン層パターン１０４の上部にも第２バーズビーク（ｂ）が発生する。
【００４３】
図１Ｃに図示した従来方法によれば、フローティングゲートとして使われるシリコンパターンの下部のみにバーズビークが発生する。酸化時フローティングゲートの基底エッジ部分で成長された酸化膜が膨脹しながらゲート側壁の下部がポジティブ傾きを有するようになる。これに反して、本発明ではゲート側壁の下部及び上部に第１バーズビーク（ａ）及び第２バーズビーク（ｂ）が同時に形成されるので、ゲート側壁の基底エッジ部分が外部に屈曲される現象が生じない。すなわち、第１シリコン層パターン１０４の上部に形成された第２鳥のくちばし（ｂ）によりポジティブ傾きが防止される。したがって、本発明によれば、第１シリコン層パターン１０４で形成されたフローティングゲートが望ましいプロファイルを有する。
【００４４】
図２Ｅを参照すれば、トレンチ１０９を埋めるようにUSG、O3-TEOS USGまたはHDP酸化膜のようなギャップフィリング特性が優秀な酸化膜１１２をCVD方法により約５０００Åの厚さで蒸着する。望ましくは、SiH4、O2及びArガスをプラズマソースとして利用してHDP酸化膜１１２を形成する。
【００４５】
この時、トレンチ１０９の内部に亀裂やボイドが生成されないようにHDP酸化膜１１２のギャップ埋めたて能力を向上させてトレンチ１０９を埋め立てる。
【００４６】
HDP酸化膜１１２は蒸着とスパッタエッチングが同時に進行される特性を有するために、幅が広い領域では一定の速度で蒸着されるが、幅が狭い領域では一定厚さまで蒸着された後蒸着速度とスパッタエッチング速度が同一になり、それ以上酸化膜が蒸着されない。HDP酸化膜１１２のギャップ埋めたて特性を向上させるためにスパッタエッチング能力を増大させる場合、窒化物を含む阻止膜パターン１０６のエッジ部分が侵食されてフィールド酸化膜がネガティブ傾きを有するようになる。このような問題を防止するために阻止膜１０５の形成時に、蒸着条件を変更させたり湿式エッチング液を利用してフィールド酸化膜のネガティブ傾きを除去する方法を使用することができる。
【００４７】
次いで、HDP酸化膜１１２上にSi(OC2H5)4をソースとするプラズマ方式によりPE-TEOSとからなされたキャッピング酸化膜(図示せず)を蒸着することができる。
【００４８】
また、必要な場合に、HDP酸化膜１１２を緻密化(densification)して後続する洗浄工程に対する湿式エッチング率を低くするために約８００〜１０５０℃の高温及び不活性ガス雰囲気下でアニーリングを実施する。
【００４９】
図２Ｆを参照すれば、阻止膜パターン１０８の上部表面が露出される時までエッチバックまたはCMP方法を遂行してHDP酸化膜１１２を平坦化させる。したがって、阻止膜上のHDP酸化膜１１２が部分的に除去されてトレンチ１０９内にフィールド酸化膜１２４を形成する。
【００５０】
図２Ｇを参照すれば、燐酸ストリップ工程でシリコン窒化物とからなされた阻止膜パターン１０８を除去する。この時、バッファー酸化膜パターン１０６は燐酸ストリップによるシリコン窒化物の除去工程途中にその下部のシリコンとからなされた第１フローティングゲートの第１シリコン層パターン１０４が損傷されることを防止する。
【００５１】
次いで、フッ酸を含んだエッチング液で基板をあらかじめ約３０秒程度洗浄する工程(pre-cleaning)を実施する。前記阻止膜パターン１０８のストリップ及び前記プレ-洗浄工程によりフィールド酸化膜１２４が部分的に除去されて、第１シリコン層パターン１０４上に形成されたバッファー酸化膜パターン１０６も除去される。この時、フィールド酸化膜１２４は約２５０Å以上の厚さが除去される。
【００５２】
図２Ｈを参照すれば、露出された第１シリコン層パターン１０４及びフィールド酸化膜１２４上にポリシリコンや非晶質シリコンのような第２シリコン層(図示せず)をLPCVD方法により約２０００Å以上の厚さで蒸着する。第２シリコン層は第１フローティングゲートの第１シリコン層パターン１０４に電気的に接触されるように形成する。次いで、通常のドーピング方法、例えばPOCl3拡散、イオン注入、またはin-situドーピングにより第２フローティングゲート１２６を高濃度のN型不純物でドーピングさせて第２導電層を形成させる。
【００５３】
また、別のドーピング工程を遂行せずに、第２シリコン層の形成時に不純物を注入しながらCVD方法を遂行して不純物がドーピングされたポリシリコンを蒸着することで第２導電層を形成することもできる。第２導電層により形成される第２フローティングゲートは後続工程で形成される層間誘電膜の面積を増加させるために形成するものであり、可能なかぎり厚く形成することが望ましい。
【００５４】
次いで、通常的なフォトリソグラフィでフィールド酸化膜１２４上の第２導電層を部分的に除去して第２のフローティングゲートを構成する第２シリコン層パターンら１２６を形成する。すると、このように形成された第２フローティングゲートは隣り合うセルのフローティングゲート等と互いに分離される。
【００５５】
次いで、結果物の全面に第２フローティングゲートの第２シリコンパターンら１２６を完全に絶縁させるように、ＯＮＯからなされた層間誘電膜１２８を形成する。例えば、第２フローティングゲート１２６を酸化させて約１００Å厚さの第１酸化膜を成長させた後その上に約１３０Å厚さの窒化膜を蒸着し、この窒化膜上に約４０Å厚さの第２酸化膜を形成させることによって等価酸化膜厚さが約１００〜２００Åの層間誘電膜１２８を形成する。
【００５６】
次いで、層間誘電膜１２８上にN+型でドーピングされたポリシリコン層とタングステンシリサイド(WSix)、チタンシリサイド(TiSix)、コバルトシリサイド(CoSix)、タンタルシリサイド(TaSix)のような金属シリサイド層が積層された第３導電層のコントロールゲート層１３０を形成する。望ましくは、コントロールゲート層１３０のポリシリコン層は約１０００Åの厚さで形成して、金属シリサイド層は約１００〜１５００Åの厚さで形成する。
【００５７】
図２Ｉを参照すれば、フォトリソグラフィでコントロールゲート層１３０をパターニングした後、露出された層間誘電膜１２８、第２フローティングゲートセグメント１２６及び第１フローティングゲートセグメント１０４をドライエッチング法により各セル単位で順次にパターニングしてメモリセルのステック型フローティングゲートを形成する。この時、ドライエッチングはフィールド酸化膜達１２４間の基板１００上部表面が露出される時まで遂行する。
【００５８】
第１フローティングゲートである第１シリコン層パターン１０４の側壁がポジティブ傾きを有していないので、第１シリコン層パターン１０４の側壁部分は変形されずに外部に屈曲された部分を持たない。したがって、前述したドライエッチング工程時に第１シリコン層パターン１０４のマスクパターンにより露出された部分が完全に除去されるので、フィールド酸化膜１２４とアクティブ領域間の表面境界にシリコン残留物が形成されない。
【００５９】
次いで、図示しなかったが、イオン注入工程でメモリセルのソース／ドレーン領域を形成した後結果物上に層間絶縁膜(ILD)を塗布する。層間絶縁膜をエッチングして前記ソース／ドレーン領域を露出させるコンタクトホールを形成した後、コンタクトホールを埋め立てるコンタクトプラグを形成する。次いで、コンタクトプラグと電気的に接触する金属化層(metallization layer)を蒸着し、層間絶縁膜(IMD)、ビア及び金属マスクなどを使用してバック−エンド(back-end)工程を遂行する。
【００６０】
実施形態２
前述した実施形態１の図２Ｂ及び図２Ｃに図示されたような工程は別のエッチングチャンバで各々遂行される。しかし、本発明の第２実施形態によれば、前記工程を一つのエッチングチャンバで連続的に遂行する。前記実施形態２は反射防止膜を形成しないこととフォトレジストをエッチングマスクで使用して一つのエッチングチャンバで基板エッチング工程を遂行することを除いては前記実施形態１と同一である。ここで、実施形態１のような参照符号は同じ部材を示す。
【００６１】
図４Ａ及び図４Ｂは本発明の第２実施形態による不揮発性メモリ装置を製造する方法を示すための断面図である。
図４Ａを参照すれば、実施形態１と同一に、基板１００上にゲート酸化膜１０１、第１シリコン層１０３、バッファー酸化膜１０５及び阻止膜１０７を順次に形成する。
【００６２】
図４Ｂを参照すれば、フローティングゲートを定義するためのフォトマスクを使用して、前記阻止膜１０７上に実施形態１でのようにフォトレジストパターン１６０を形成した後、前記フォトレジストパターン１６０をエッチングマスクとして使用して阻止膜１０７、バッファー酸化膜１０５、第１シリコン層１０３及びゲート酸化膜１０１をパターニングして阻止膜パターン１０８、バッファー酸化膜パターン１０６、第１シリコン層パターン１０４及びゲート酸化膜パターン１０２とからなされたパターン構造物を形成する。
【００６３】
続けて、前記基板１００をエッチングしてトレンチ１０９を形成した後、エッシングやストリップ工程を遂行してフォトレジストパターン１６０を除去する。
【００６４】
以後に、実施形態１の図２Ｃないし２Ｉに図示したような工程を遂行して本発明の第２実施形態による不揮発性メモリ装置のフローティングゲートを提供する。
【００６５】
【発明の効果】
前述したように本発明によれば、フローティングゲート層の第１セグメントと阻止膜との間にバッファー酸化膜を追加で形成することによってフローティングゲートの上部に鳥のくちばしを発生させる。後続するトレンチの側壁酸化時フローティングゲートの第１セグメントの上部及び下部に生成された鳥のくちばしがフローティングゲートの側壁を平坦化させる。すると、フローティングゲート層の側壁が望ましくない傾きを有することを防止できて、望ましいプロファイルのゲートを有する不揮発性メモリ装置を具現することができる。
【００６６】
また、後続のゲート形成のためのドライエッチング時シリコン残留物が形成されないので、シリコン残留物により隣り合うゲートが互いにショートし素子の電気的不良が誘発されることを防止できる。
【００６７】
フローティングゲートの均一な形成と共に本発明を均一性が要求される半導体装置内に他の導電層を形成する場合にも適用できることは明白である。すなわち、本発明は前述したバーズビーク現象の抑制が要求される所にはどこでも適用することができる。
【００６８】
以上では本発明を実施形態によって詳細に説明したが、本発明は実施形態によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】  Ａは従来方法による自己整列された浅いトレンチ素子分離を有するフラッシュメモリ装置の製造方法を説明するための斜視図であり、Ｂは従来方法による自己整列された浅いトレンチ素子分離を有するフラッシュメモリ装置の製造方法を説明するための斜視図であり、Ｃは従来方法による自己整列された浅いトレンチ素子分離を有するフラッシュメモリ装置の製造方法を説明するための斜視図であり、Ｄは従来方法による自己整列された浅いトレンチ分離を有するフラッシュメモリ装置の製造方法を説明するための斜視図であり、Ｅは従来方法による自己整列された浅いトレンチ素子分離を有するフラッシュメモリ装置の製造方法を説明するための斜視図である。
【図２】  Ａは本発明の第１実施形態による不揮発性メモリ装置のフローティングゲート製造方法を説明するための斜視図であり、Ｂは本発明の第１実施形態による不揮発性メモリ装置のフローティングゲート製造方法を説明するための斜視図であり、Ｃは本発明の第１実施形態による不揮発性メモリ装置のフローティングゲート製造方法を説明するための斜視図であり、Ｄは本発明の第１実施形態による不揮発性メモリ装置のフローティングゲート製造方法を説明するための斜視図であり、Ｅは本発明の第１実施形態による不揮発性メモリ装置のフローティングゲート製造方法を説明するための斜視図であり、Ｆは本発明の第１実施形態による不揮発性メモリ装置のフローティングゲート製造方法を説明するための斜視図であり、Ｇは本発明の第１実施形態による不揮発性メモリ装置のフローティングゲート製造方法を説明するための斜視図であり、Ｈは本発明の第１実施形態による不揮発性メモリ装置のフローティングゲート製造方法を説明するための斜視図であり、Ｉは本発明の第１実施形態による不揮発性メモリ装置のフローティングゲート製造方法を説明するための斜視図である。
【図３】  図２ＤのB部分の拡大断面図である。
【図４】  Ａは本発明の第２実施形態によるメモリ装置のフローティングゲート製造方法を説明するための斜視図であり、Ｂは本発明の第２実施形態によるメモリ装置のフローティングゲート製造方法を説明するための斜視図である。
【符号の説明】
１００  半導体基板
１０１  ゲート酸化膜
１０２  ゲート酸化膜パターン
１０３  第１シリコン層
１０４  第１シリコン層パターン
１０５  バッファー酸化膜
１０６  バッファー酸化膜パターン
１０７  阻止膜
１０８  阻止膜パターン
１０９  トレンチ
１１０  トレンチ酸化膜
１１２  CVD-酸化膜
１２４  フィールド酸化膜
１２６  第２シリコン層パターン
１２８  層間誘電膜
１３０  コントロールゲート
１４０  HTO膜
１４１  HTO膜パターン
１５０  SiON膜
１５１  SiON膜パターン
１６０  フォトレジストパターン
【図１】
0004015369.tif 000002
0004015369.tif 000003
0004015369.tif 000004
【図２】
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0004015369.tif 000007
0004015369.tif 000008
0004015369.tif 000009
【図３】
0004015369.tif 000010
【図４】
0004015369.tif 000011