(57)【特許請求の範囲】
【請求項１】
アクティブ状態で所定のマスタクロックを出力するアクティブキッカイネーブル回路と、
前記アクティブキッカイネーブル回路から出力されるマスタクロックを順に遅延させるように直列接続された複数の遅延器と、
所定周期のパルス信号を出力するオシレータと、
前記オシレータから出力される前記パルス信号にしたがって複数の制御信号を発生するシフトレジスタと、
前記アクティブキッカイネーブル回路から出力されるマスタクロック及び前記複数の遅延器の出力信号を論理和演算したアクティブ状態又はスタンバイ状態を示す信号にしたがって、アクティブ状態では前記オシレータから前記シフトレジスタへの前記パルス信号の供給を遮断して前記シフトレジスタを停止させ、スタンバイ状態では前記オシレータから前記シフトレジスタへの前記パルス信号の供給を許して前記シフトレジスタを動作させる手段と、
前記複数の制御信号と前記複数の遅延器のうち前記複数の制御信号と同数の遅延器のそれぞれの出力信号とをそれぞれ論理和演算して複数のイネーブル信号を生成する手段と、
前記複数のイネーブル信号にそれぞれ応答して入力電圧をポンピングして、ポンピングされた電圧を共通の出力端に供給する複数のポンピング手段と、
前記複数のポンピング手段の前記共通の出力端から前記オシレータへのフィードバック経路に接続された検出器と、
を含んで構成されることを特徴とする半導体メモリ装置の昇圧電圧発生回路。
【請求項２】
前記ポンピング手段の個数は４つである請求項１記載の半導体メモリ装置の昇圧電圧発生回路。
【請求項３】
アクティブ状態で所定のマスタクロックを出力するアクティブキッカイネーブル回路と、
前記アクティブキッカイネーブル回路から出力されるマスタクロックを順に遅延させるように直列接続された複数の遅延器と、
所定周期のパルス信号を出力するオシレータと、
複数の制御信号を発生するシフトレジスタと、
前記アクティブキッカイネーブル回路から出力されるマスタクロックと前記複数の遅延器のうちの１つの出力信号とにしたがって、アクティブ状態であるかスタンバイ状態であるかを示す信号を生成するオシレータ制御回路と、
前記オシレータ制御回路から出力される信号がスタンバイ状態であることを示しているときは、前記オシレータから出力されるパルス信号を前記シフトレジスタに供給し、前記オシレータ制御回路から出力される信号がアクティブ状態であることを示しているときは、前記複数の遅延器の一部の出力信号を論理和演算した信号を前記シフトレジスタに供給する手段と、
前記シフトレジスタから出力される前記複数の制御信号にしたがって複数のイネーブル信号を発生する複数のパルス発生手段と、
前記複数のイネーブル信号に応答してそれぞれ入力電圧をポンピングして、ポンピングされた電圧を共通の出力端に供給する複数のポンピング手段と、
前記複数のポンピング手段の前記共通の出力端から前記オシレータへのフィードバック経路に接続された検出器と、
を含んで構成されることを特徴とする半導体メモリ装置の昇圧電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ装置の動作電源電圧より高い電圧を発生する半導体メモリ装置の昇圧電圧発生回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）のような半導体メモリ装置の高集積化は急速に進歩している。高集積半導体メモリ装置において、外部電源電圧を半導体メモリ装置内にそのまま印加する場合、電源電圧により発生する強電界にのために半導体素子が激しいストレスにより破壊される可能性がある。そのために高集積半導体メモリ装置では、外部電源電圧を降下させて動作電圧にすることは必須である。
【０００３】
しかし、降下した電源電圧を使用する場合にも高電圧が必要な場合があり、このような場合には、チップ外部の電源電圧を高電圧レベルが必要な回路及び素子に直接印加するか、または高電圧を発生する昇圧電圧発生回路をチップ内に設けて使用する。イネーブル動作時にワードラインに供給されるワードライン電圧や、共有センスアンプ構造のメモリ装置において分離ゲートの選択的な接続に使用される分離ゲート制御信号は、昇圧電圧発生回路で発生する高電圧を使用する代表的な例である。
【０００４】
昇圧電圧発生回路は、スタンバイ昇圧電圧発生回路とアクティブ昇圧電圧発生回路とに分けられ、スタンバイ状態とアクティブ状態で異なる電圧を供給する。実際には、アクティブ状態で使用される電圧がスタンバイ状態で使用される電圧に比べて高電圧である。
【０００５】
図１は従来の半導体メモリ装置のスタンバイ昇圧電圧発生回路のブロック図、図２はアクティブ昇圧電圧発生回路のブロック図である。
【０００６】
図１に示すスタンバイ昇圧電圧発生回路では、まず、オシレータ１０の出力はポンピング手段１２へ入力される。ポンピング手段１２の電源電圧には第１電源電圧、例えばチップ内部の動作電源電圧として使用される内部電源電圧が入力される。ポンピング手段１２の出力は第２電源電圧、例えば外部電源電圧レベル以上の所望の高電圧である。ポンピング手段１２の出力とオシレータ１０とのフィードバック経路には、検出器１４が接続される。
【０００７】
図２に示すアクティブ昇圧電圧発生回路では、アクティブキッカイネーブル回路１６の出力がポンピング手段１８へ入力される。ポンピング手段１８の電源電圧にはスタンバイ昇圧電圧発生回路と同様に第１電源電圧が入力される。ポンピング手段１８の出力は第２電源電圧、例えば外部電源電圧レベル以上の高電圧である。
【０００８】
図１において、オシレータ１０はパルスを発生し、ポンピング手段１２は、オシレータ１０から出力されるパルスにより第１電源電圧レベルを第２電源電圧レベルに昇圧する。検出器１４は、ポンピング手段１２から出力される第２電源電圧レベルを感知し、第２電源電圧レベルが予め設定された電圧レベル以上となることを防止するようにオシレータ１０の動作を制御する。このようなスタンバイ昇圧電圧発生回路は、半導体メモリ装置がスタンバイ状態にある時、第１電源電圧レベルを第２電源電圧レベルにポンピングさせる。
【０００９】
図２において、アクティブキッカイネーブル回路１６は、半導体メモリ装置内部で高電圧を使用する回路の使用状態に応じた周期のマスタクロックを発生する。そして、ポンピング手段１８は、アクティブキッカイネーブル回路１６から出力されるマスタクロックに応答して第１電源電圧レベルを第２電源電圧レベルに昇圧する。このようなアクティブ昇圧電圧発生回路は、メモリ装置がアクティブ状態にある時、メモリ装置の電圧の使用程度によって高電圧を発生する。
【００１０】
【発明が解決しようとする課題】
しかし、このような従来の昇圧電圧発生回路には下記のような問題がある。
【００１１】
１つ目に昇圧電圧発生回路は、スタンバイ状態とアクティブ状態とで異なる２つの回路が使用される。このように２つに分けられた理由は、スタンバイ状態とアクティブ状態とで供給する電圧が異なるためである。アクティブ状態では動作させる回路及び素子の数が増えるため、供給する電圧がスタンバイ状態より増えることになる。２つ目として、高電圧を発生する大容量のアクティブ昇圧電圧発生回路が一つのマスタクロックにより動作するので、一時的に充放電される電荷量が多くなることによりパワーノイズ（power noise）が大きくなる。３つ目に、アクティブ昇圧電圧発生回路のポンピング手段が、高電圧を一時に供給するために大容量キャパシタが必要となる。この大容量キャパシタを充放電させるためにポンピング効率が低下し、また、大容量キャパシタを配置するために高集積化が妨げられる。最後に、ポンピング動作時、大容量キャパシタが動作するためにポンピングに要求される時間が長くなって高速動作を阻害する。
【００１２】
本発明の目的は、スタンバイ状態とアクティブ状態のどちらでも使用でき、パワーノイズが少なく、ポンピング効率が低下せず、高速、高集積化に対応した半導体メモリ装置の昇圧電圧発生回路を提供することにある。
【００１３】
【課題を解決するための手段】
以上のような課題を解決する本発明の昇圧電圧発生回路は、アクティブ状態で所定のマスタクロックを出力するアクティブキッカイネーブル回路と、アクティブキッカイネーブル回路の出力を遅延する遅延器と、所定周期のパルス信号を出力するオシレータと、アクティブキッカイネーブル回路及び遅延器の出力信号の論理演算した信号とオシレータの出力とを論理演算して制御信号を出力し、この制御信号と遅延器の出力信号とを論理演算してイネーブル信号を生成するポンピング駆動手段と、このイネーブル信号により入力電圧をポンピングするポンピング手段と、ポンピング手段からオシレータへのフィードバック経路に接続された検出器と、を含んで構成されることを特徴とする。ここでポンピング駆動手段は、アクティブキッカイネーブル回路及び遅延器の出力信号を論理演算する第１ゲーティング手段と、第１ゲーティング手段とオシレータの出力信号を論理演算する第２ゲーティング手段と、第２ゲーティング手段の出力に応答して制御信号を出力するシフトレジスタと、この制御信号と遅延器の出力信号とを論理演算する第３ゲーティング手段と、を含んで構成される。このような第１、第２及び第３ゲーティング手段は、それぞれＮＯＲゲート、ＡＮＤゲート及びＯＲゲートである。また、ポンピング手段は複数で４つであることが望ましい。
【００１４】
また他の例として、アクティブ状態で所定のマスタクロックを出力するアクティブキッカイネーブル回路と、アクティブキッカイネーブル回路の出力を遅延する遅延器と、所定周期のパルス信号を出力するオシレータと、アクティブキッカイネーブル回路及び遅延器の出力信号により制御される信号とオシレータの出力とを論理演算した出力信号と遅延器の出力信号を論理演算した出力信号とを論理演算して制御信号を出力し、この制御信号によりパルス形態のイネーブル信号を出力するポンピング駆動手段と、このイネーブル信号により入力電圧をポンピングするポンピング手段と、ポンピング手段からオシレータへのフィードバック経路に接続された検出器と、を含んで構成されることを特徴とする。ここでポンピング駆動手段は、アクティブキッカイネーブル回路の出力信号と遅延器の出力信号とを入力してオシレータを制御する信号を生成するオシレータ制御回路と、オシレータ制御回路の出力信号とオシレータの出力信号とを論理演算する第１ゲーティング手段と、遅延器の出力を論理演算する第２ゲーティング手段と、第１ゲーティング手段及び第２ゲーティング手段の出力を論理演算する第３ゲーティング手段と、第３ゲーティング手段の出力により制御信号を出力するシフトレジスタと、この制御信号によりイネーブル信号を出力するパルス発生手段と、を含んで構成される。このような第１ゲーティング手段はＡＮＤゲート、第２及び第３ゲーティング手段がＯＲゲートである。
【００１５】
さらにその他の例として、アクティブ状態で所定のマスタクロックを出力するアクティブキッカイネーブル回路と、アクティブキッカイネーブル回路の出力により可変周期のパルス信号を出力する可変オシレータと、可変オシレータの出力により生成する制御信号によりパルス形態のイネーブル信号を出力するポンピング駆動手段と、このイネーブル信号により入力電圧をポンピングするポンピング手段と、ポンピング手段からオシレータへのフィードバック経路に接続された検出器と、を含んで構成されることを特徴とする。ここでポンピング駆動手段は、可変オシレータの出力から制御信号を出力するシフトレジスタと、この制御信号によりパルス形態のイネーブル信号を出力するパルス発生回路と、を含んで構成される。
【００１６】
【発明の実施の形態】
以下、本発明に従う半導体メモリ装置の昇圧電圧発生回路の好適な実施形態を添付図面を参照しつつ説明する。
【００１７】
図３は、本発明の第１実施形態の半導体メモリ装置の昇圧電圧発生回路の回路図である。
【００１８】
図３に示すように、パルス信号Ｐ０は、アクティブキッカイネーブル回路２０から出力され、遅延器２２及び第１ゲーティング手段、つまりＮＯＲゲート３２に入力される。パルス信号Ｐ１は、遅延器２２から出力され、遅延器２４及びＮＯＲゲート３２に入力される。パルス信号Ｐ２は、遅延器２４から出力され、遅延器２６及びＮＯＲゲート３２に入力される。パルス信号Ｐ３は、遅延器２６から出力され、遅延器２８及びＮＯＲゲート３２に入力される。パルス信号Ｐ４は、遅延器２８から出力され、遅延器３０及びＮＯＲゲート３２に入力される。パルス信号Ｐ５は、遅延器３０から出力され、ＮＯＲゲート３２に入力される。
【００１９】
第１ゲーティング手段、つまりＮＯＲゲート３２の出力は第２ゲーティング手段、つまりＡＮＤゲート３６に入力される。パルス形態の出力信号φＯＳＣは、オシレータ３４から出力され、ＡＮＤゲート３６に入力される。クロック信号φＣＬＫは、ＡＮＤゲート３６から出力され、シフトレジスタ３８の出力イネーブル端子ＯＥとクロック入力端子ＣＬＫに入力される。シフトレジスタ３８の出力信号ｓ１〜ｓ４は、第３ゲーティング手段、つまりＯＲゲート４０〜４６にそれぞれ入力される。ＯＲゲート４０〜４６には、遅延器２２〜２８の出力であるパルス信号Ｐ１〜Ｐ４も入力される。イネーブル信号ｅ１〜ｅ４は、ＯＲゲート４０〜４６からそれぞれ出力され、ポンピング手段４８〜５４にそれぞれ入力される。これらのＮＯＲゲート３２、ＡＮＤゲート３６、シフトレジスタ３８及びＯＲゲート４０〜４６は、ポンピング手段４８〜５４を制御する。
【００２０】
ポンピング手段４８〜５４の電源端子には第１電源電圧、例えばチップ内部の動作電源電圧として使用される内部電源電圧が印加される。ポンピング手段４８〜５４の出力端は互いに接続され、第２電源電圧、例えば外部電源電圧レベル以上のポンピング電圧を出力する。また、ポンピング電圧は検出器５６に入力され、検出器５６は、オシレータ３４にポンピング電圧をフィードバックする。
【００２１】
図４は、図３に示す回路のタイムチャートである。
【００２２】
スタンバイ状態で、アクティブキッカイネーブル回路２０及び遅延器２２〜３０の出力は全て論理“ロー”状態になる。従って、ＮＯＲゲート３２の出力、つまり制御信号ＯＤＢは論理“ハイ”状態になる。この状態で、オシレータ３４からパルス形態の信号φＯＳＣが出力されると、ＡＮＤゲート３６は、オシレータ３４の出力信号φＯＳＣと同じパルス形態の出力信号φＣＬＫを出力する。これによりシフトレジスタ３８では、出力信号φＣＬＫに対応する出力信号をイネーブルする。
【００２３】
ここでは出力信号Ｓ２とＳ３がイネーブルされる。この出力信号Ｓ２とＳ３は、ＯＲゲート４２とＯＲゲート４４に入力されてパルス信号Ｐ２とパルス信号Ｐ３と論理和をとる。これにより、ＯＲゲート４２、４４では、イネーブルされた信号ｅ２、ｅ３が出力され、ポンピング手段５０、５２にそれぞれ入力されてポンピングされる。その結果、ポンピング手段５０、５２の出力によりポンピングされた第２電源電圧が出力される。
【００２４】
一方アクティブ状態では、アクティブキッカイネーブル回路２０からパルス信号Ｐ０が出力される。パルス信号Ｐ０により、パルス信号Ｐ１〜Ｐ５が遅延器２２〜３０から出力される。パルス信号Ｐ０〜Ｐ５はＮＯＲゲート３２に入力され、ＮＯＲゲート３２から出力される制御信号ＯＤＢは、この間、論理“ロー”状態になる。このとき、アクティブキッカイネーブル回路２０から出力されるマスタクロックのパルス幅は、最も長い遅延器の遅延時間より長くなければならない
。
【００２５】
制御信号ＯＤＢは、論理“ロー”状態でシフトレジスタ３８を停止させる。従って、シフトレジスタ３８の出力信号ｓ１〜ｓ４は論理“ロー”状態を維持する。一方パルス信号Ｐ１〜Ｐ４は、シフトレジスタ３８の出力信号ｓ１〜ｓ４とＯＲゲート４０〜４６で論理和をとる。これにより、パルス信号Ｐ１〜Ｐ４に対応する信号は、イネーブル信号ｅ１〜ｅ４として出力される。その結果、出力ラインに伝達される出力信号は、４回のポンピング動作を行って大電荷を発生する。
【００２６】
図５は、本発明の第２実施形態の半導体メモリ装置の昇圧電圧発生回路の回路図である。
【００２７】
図５に示すように、パルス信号Ｐ０は、アクティブキッカイネーブル回路６０から出力され、遅延器６２とオシレータ制御回路７２のセット端子に入力される。パルス信号Ｐ１は、遅延器６２から出力され、遅延器６４に入力される。パルス信号Ｐ２は、遅延器６４から出力され、遅延器６６に入力される。パルス信号Ｐ３は、遅延器６６から出力され、遅延器６８に入力される。パルス信号Ｐ４は、遅延器６８から出力され、遅延器７０に入力される。パルス信号Ｐ５は、遅延器７０から出力され、オシレータ制御回路７２のリセット端子に入力される。
【００２８】
オシレータ制御回路７２の出力は、第１ゲーティング手段、つまりＡＮＤゲート７６に入力される。オシレータ７４の出力もまたＡＮＤゲート７６に入力される。ＡＮＤゲート７６の出力は第３ゲーティング手段、つまりＯＲゲート８０に入力される。遅延器６２〜６８の出力信号であるパルス信号Ｐ１〜Ｐ４は、第２ゲーティング手段、つまりＯＲゲート７８にそれぞれ入力される。クロック信号φＣＬＫは、ＯＲゲート８０から出力され、シフトレジスタ８２のクロック入力端子に入力される。出力信号ｓ１〜ｓ４は、シフトレジスタ８２から出力され、パルス発生回路８４〜９０にそれぞれ入力される。イネーブル信号ｅ１〜ｅ４は、パルス発生回路８４〜９０から出力され、ポンピング手段９２〜９８にそれぞれ入力される。これらのオシレータ制御回路７２、ＡＮＤゲート７６、ＯＲゲート７８、８０、シフトレジスタ８２及びパルス発生回路８４〜９０は、ポンピング手段９２〜９８を制御する。
【００２９】
ポンピング手段９２〜９８の電源端子には第１電源電圧、例えばチップ内部の動作電源電圧として使用される内部電源電圧が印加される。ポンピング手段９２〜９８の出力端は互いに接続され、第２電源電圧、例えば外部電源電圧レベル以上のポンピング電圧を出力する。また、ポンピング電圧は検出器１００に入力され、検出器１００は、オシレータ７４にポンピング電圧をフィードバックする。
【００３０】
図６は、図５に示す回路のタイムチャートである。
【００３１】
スタンバイ状態で、アクティブキッカイネーブル回路６０及び遅延器６２〜７０の出力は全て論理“ロー”状態になる。従って、オシレータ制御回路７２の出力、つまり制御信号ＯＤＢは論理“ハイ”状態になる。この状態で、オシレータ７４からパルス形態の信号φＯＳＣが出力されると、ＡＮＤゲート７６は、オシレータ７４の出力信号φＯＳＣと同じパルス形態の信号を出力し、パルス信号Ｐ１〜Ｐ４の出力が全て論理“ロー”状態であるので、ＯＲゲート７８の出力は、常に論理“ロー”状態をとる。このために、ＯＲゲート８０の出力はＡＮＤゲート７６の出力と同じクロック信号φＣＬＫが出力される。これにより、シフトレジスタ８２からＯＲゲート８０のクロック信号φＣＬＫに対応して出力信号ｓ２、ｓ３をイネーブルする。この出力信号ｓ２、ｓ３は、パルス発生回路８６、８８に入力されてイネーブル信号ｅ２、ｅ３が出力され、これによりポンピング手段９４、９６からポンピングされた第２電源電圧が出力される。
【００３２】
ここでアクティブ状態になると、アクティブキッカイネーブル回路６０からパルス信号Ｐ０が出力される。パルス信号Ｐ０により、遅延器６２〜７０からパルス信号Ｐ１〜Ｐ５が出力される。パルス信号Ｐ０及びＰ５は、オシレータ制御回路７２のセット端子及びリセット端子にそれぞれ入力される。従って、オシレータ制御回路７２の出力である制御信号ＯＤＢは、パルス信号Ｐ０が入力されてからパルス信号Ｐ５が入力されるまでの間論理“ロー”状態になる。このとき、アクティブキッカイネーブル回路６０から出力されるマスタクロックのパルス幅は、最も短い遅延器の遅延時間より短くなければならない。
【００３３】
制御信号ＯＤＢは、論理“ロー”状態でシフトレジスタ８２の出力を断続する。同時に、パルス信号Ｐ１〜Ｐ４の論理和がＯＲゲート７８でとられてシフトレジスタ８２に入力され、シフトレジスタ８２から出力信号ｓ１〜ｓ４が順次論理“ハイ”状態で出力される。このような出力信号ｓ１〜ｓ４は、パルス発生回路８４〜９０に入力されて、所定幅を有するイネーブル信号ｅ１〜ｅ４が出力される。これにより、出力ラインに伝達される出力信号は、４回のポンピング動作を行って大電荷を発生する。
【００３４】
図７は、本発明の第３実施形態の半導体メモリ装置の昇圧電圧発生回路の回路図である。
【００３５】
図７に示すように、アクティブキッカイネーブル回路１１０の出力は、可変オシレータ１１２に入力される。可変オシレータ１１２からはφＣＬＫが出力され、シフトレジスタ１１４のクロック入力端子に入力される。シフトレジスタ１１４からは出力信号ｓ１〜ｓ４が出力され、パルス発生回路１１６〜１２２にそれぞれ入力される。パルス発生回路１１６〜１２２からはイネーブル信号ｅ１〜ｅ４が出力され、ポンピング手段１２４〜１３０に入力される。シフトレジスタ１１４及びパルス発生回路１１６〜１２２は、可変オシレータ１１２によってポンピング手段１２４〜１３０を制御する。
【００３６】
ポンピング手段１２４〜１３０の電源端子には、第１電源電圧が印加される。ポンピング手段１２４〜１３０の出力端は互いに接続されて第２電源電圧を出力する。また、ポンピング手段１２４〜１３０の出力端は、検出器１３２に入力され、検出器１３２は、可変オシレータ１１２に第２電源電圧をフィードバックする。
【００３７】
図８は、図７に示す回路のタイムチャートである。
【００３８】
図７の回路では、可変オシレータ１１２を使用してパルス区間幅を可変的に設定する。即ち、スタンバイ状態ではφＣＬＫのパルス区間（論理“ハイ”状態）が広く、アクティブ状態ではパルス区間が狭くなる。パルス発生回路１１６〜１２２の出力信号ｅ１〜ｅ４はφＣＬＫにより決まり、スタンバイ状態では１回のポンピング動作によりポンピング電圧を供給し、アクティブ状態では連続的に４回のポンピング動作を行って大電荷を発生する。その他の動作過程は、図３及び図５に示した回路と類似する。
【００３９】
本発明では、アクティブ状態とスタンバイ状態でポンピング電圧の供給が一つの昇圧電圧発生回路により実現される。この回路では、スタンバイ状態でオシレータの出力に応答して順次１回又は２回のポンピング動作を行い、アクティブ状態で連続して多数回ポンピング動作を行う。
【００４０】
【発明の効果】
本発明の半導体メモリ装置の昇圧電圧発生回路により、ポンピング電圧をチップ内部に供給することにより、従来のような大容量キャパシタが不要になる。これにより、急激な電荷の充放電を抑制してパワーノイズを減らすことができる。又、小容量キャパシタを多数設け、アクティブ状態時に複数回ポンピング動作を遂行するのでポンピング効率面にも有利であり、小容量キャパシタのために高集積化もより一層進む。また、ポンピング動作の所要時間が短くなることにより、半導体メモリ装置のより一層の高速動作が可能になる。
【図面の簡単な説明】
【図１】従来技の半導体メモリ装置のスタンバイ昇圧電圧発生回路のブロック図。
【図２】従来の半導体メモリ装置のアクティブ昇圧電圧発生回路のブロック図。
【図３】本発明の第１実施形態の半導体メモリ装置の昇圧電圧発生回路の回路図。
【図４】図３に示す回路のタイムチャート。
【図５】本発明の第２実施形態の半導体メモリ装置の昇圧電圧発生回路の回路図。
【図６】図５に示す回路のタイムチャート。
【図７】本発明の第３実施形態の半導体メモリ装置の昇圧電圧発生回路の回路図。
【図８】図７に示す回路のタイムチャート。
【符号の説明】
２０、６０、１１０  アクティブキッカイネーブル回路
２２、２４、２６、２８、３０、６２、６４、６６、６８、７０  遅延器
３２  ＮＯＲゲート
３４、７４  オシレータ
３６、７６  ＡＮＤゲート
３８、８２、１１４  シフトレジスタ
４０、４２、４４、４６、７８、８０  ＯＲゲート
４８、５０、５２、５４、９２、９４、９６、９８  ポンピング手段
５６、１００、１３２  検出器
７２  オシレータ制御回路
８４、８６、８８、９０、１１６、１１８、１２０、１２２  パルス発生回路
１１２  可変オシレータ
１２４、１２６、１２８、１３０  ポンピング手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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