(57)【特許請求の範囲】
【請求項１】
入射光量に応じて光電変換素子に流れる電流に応じたセンサ信号を出力する光センサ回路を画素単位に用いたイメージセンサにおける各画素の出力信号をＡＤ変換器によってデジタル信号に変換したうえで、予めメモリに記憶されている各画素の出力特性のバラツキに応じた補正値を読み出して、所定の演算処理によって各画素の出力補正を行わせるようにしたイメージセンサの出力補正装置において、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するＡＤ変換器の分解能をｎビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をｍビット（ｍ＜ｎ）とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をｉビット（ｉ＜ｎ）として、メモリにｍビットのオフセット補正値およびｉビットのゲイン補正値を記憶して、各画素の暗時の出力のオフセット補正を行ったのち、明時の出力のゲイン補正を行うようにしたことを特徴とするイメージセンサの出力補正装置。
【請求項２】
入射光量に応じて光電変換素子に流れる電流に応じたセンサ信号を出力する光センサ回路を画素単位に用いたイメージセンサにおける各画素の出力信号をＡＤ変換器によってデジタル信号に変換したうえで、予めメモリに記憶されている各画素の出力特性のバラツキに応じた補正値を読み出して、所定の演算処理によって各画素の出力補正を行わせるようにしたイメージセンサの出力補正装置において、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するＡＤ変換器の分解能をｎビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をｍビット（ｍ＜ｎ）とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をｉビット（ｉ＜ｎ）として、メモリにｍビットのゲイン補正値およびｉビットのオフセット補正値を記憶して、各画素の明時の出力のオフセット補正を行ったのち、暗時の出力のゲイン補正を行うようにしたことを特徴とするイメージセンサの出力補正装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＭＯＳ型イメージセンサにおける各画素の出力のバラツキを補正するイメージセンサの出力補正装置に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ型のイメージセンサにあっては、その１画素分の光センサ回路が、図１に示すように、入射光Ｌｓの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードＰＤと、そのフォトダイオードＰＤに流れるセンサ電流をサブスレッショルド領域の特性を利用した弱反転状態で対数特性をもって電圧信号Ｖｐｄに変換するトランジスタＱ１と、その変換された電圧信号Ｖｐｄを増幅するトランジスタＱ２と、読出し信号Ｖｓのパルスタイミングでもってセンサ信号Ｖｏを出力するトランジスタＱ３とによって構成され、ダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようになっている。そして、トランジスタＱ１のドレイン電圧ＶＤを所定時間だけ定常値よりも低く設定することにより、フォトダイオードＰＤの寄生容量に蓄積された残留電荷を放電させて初期化することにより、センサ電流に急激な変化が生じても即座にそのときの入射光Ｌｓの光量に応じた電圧信号Ｖｐｄが得られるようにして、入射光量が少ない場合でも残像が生ずることがないようにしている（特開２０００−３２９６１６号公報参照）。
【０００３】
このような光センサ回路にあっては、図３に示すように、入射光量に応じてフォトダイオードＰＤに流れるセンサ電流が多いときには対数出力特性を示すが、センサ電流が少ないときにはフォトダイオードＰＤの寄生容量Ｃの充電に応答遅れを生じてほぼ線形の非対数出力特性を示すようになっている。図中、ＷＡは非対数応答領域を示し、ＷＢは対数応答領域を示している。
【０００４】
しかして、このような光センサ回路を画素単位に用いたイメージセンサでは、図４に示すように、各画素の構造上からくる出力特性のバラツキを生じてしまい、その出力特性が揃うように各画素の出力補正を行う必要があるものになっている。図中、Ｉｏは入射光がないときにフォトダイオードＰＤに流れる暗電流に応じた暗時のセンサ電流を示している。
【０００５】
各画素の出力特性のバラツキの要因としては、主として、トランジスタＱ１のサブスレッショルド領域の特性を利用して入射光Ｌｓの光量に応じた電圧信号Ｖｐｄを生じさせるに際して、そのトランジスタＱ１のサブスレッショルド値が画素ごとに異なるためである。また、各画素にあって対数変換された電圧信号を高インピーダンスをもって増幅して出力させる必要があるが、その増幅用トランジスタＱ２の特性の不揃いも各画素の出力のバラツキの要因となっている。
【０００６】
そのため、以下の方法によって各画素の出力特性のバラツキを補正することが本願と同一の出願人によって提案されている（特願２０００−４０４９３１、特願２０００−４０４９３３、特願２００１−７５０３５、特願２００１−７５０３６）。
【０００７】
それは、予め各画素の出力特性のバラツキ状態を測定して、それが所定の出力特性になるようなオフセット補正値およびゲイン補正値を作成してメモリに記憶しておき、そのメモリから対応する補正値を読み出して各画素の出力のオフセット補正およびゲイン補正を行わせるようにしている。
【０００８】
その際、対数出力特性をもったイメージセンサでは、基本的に画素に蓄積された電荷の強制リセットが行われないために暗出力は得られない。そのため、以下のような補正手段がとられている。
【０００９】
まず、暗レベルの補正を行わせるべく、入射光をしゃ断した暗時の状態で、各画素の暗時（Ｉｏ）の出力が一致するようにオフセット補正を行わせる。次いで、明レベルの補正を行わせるべく、均一な光を入射させた明時の状態で、各画素の出力特性の傾きが揃うようにゲイン補正を行わせる。あるいはまた、これとは逆の手順で、均一な光を入射させた明時の状態で各画素の出力が揃うようにオフセット補正を行わせたうえで、入射光をしゃ断した暗時の状態で各画素の暗時の出力が一致するようにゲイン補正を行わせることによって、各画素の出力特性のバラツキを補正するようにしている。
【００１０】
図８はこのような従来のイメージセンサの出力補正装置の構成を示すもので、イメージセンサ８から時系列的に読み出される各画素の出力信号をＡＤ変換器１０によってデジタル信号に変換したうえで、オフセット補正回路１２１においてメモリ１１１から読み出された各対応する画素のオフセット補正値を用いた所定の演算処理によるオフセット補正を行ったうえで、ゲイン補正回路１２２においてメモリ１１２から読み出された各対応する画素のゲイン補正値を用いた所定の演算処理によるゲイン補正を逐次行い、必要に応じてＤＡ変換器１３を介してその補正された各画素の信号を送出するように構成されている。
【００１１】
このように構成されたものにあっては、イメージセンサ８からの各画素の出力信号をデジタル値に変換するためのＡＤ変換器１０の分解能がｎビットの場合、その分解能を有効に利用するために、従来ではメモリ１１１およびメモリ１１２に記憶する補正値をｎビットのものとしている。このような構成にすることにより、デジタル値に変換された各画素の出力レベルの如何にかかわらず、常に所定の信号レベルに補正することができるようになる。
【００１２】
なお、その際、イメージセンサ８における各画素のアドレスに対応するメモリ１１，１３のアドレスに補正値を記憶しておき、イメージセンサ８からの画素信号の出力に応じて対応するアドレスにおける補正値をメモリ１１，１３からそれぞれ読み出すようにしている。このような手段をとることにより、イメージセンサ８からの各画素の出力に応じたメモリアクセスを容易に行わせることができるようになる。
【００１３】
【発明が解決しようとする課題】
解決しようとする問題点は、イメージセンサから時系列的に読み出される各画素の出力信号をＡＤ変換器によってデジタル値に変換したうえで、メモリから読み出された各対応する画素の補正値を用いて所定の補正を行わせるに際して、ＡＤ変換器の分解能を例えば１０ビットや１２ビットというように設定した場合に、メモリの記憶データが１バイト（８ビット）単位、１ワード（１６ビット）単位で構成されているために、メモリの使用効率が悪くなってしまうことである。
【００１４】
【課題を解決するための手段】
本発明によるイメージセンサの出力補正装置にあっては、入射光量に応じて光電変換素子に流れる電流に応じたセンサ信号を出力する光センサ回路を画素単位に用いたイメージセンサにおける各画素の出力信号をＡＤ変換器によってデジタル信号に変換したうえで、予めメモリに記憶されている各画素の出力特性のバラツキに応じた補正値を読み出して、所定の演算処理によって各画素の出力補正を行わせるに際して、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するＡＤ変換器の分解能をｎビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をｍビット（ｍ＜ｎ）とするとともに、各画素の明時の出力信号のバラッキ幅の分解能をｉビット（ｉ＜ｎ）として、メモリにｍビットのオフセット補正値およびｉビットのゲイン補正値を記憶して、各画素の暗時の出力のオフセット補正を行ったのち、明時の出力のゲイン補正を行わせるようにして、メモリの使用効率を向上させるようにしている。
【００１５】
また、本発明は、そのイメージセンサの出力補正装置において、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するＡＤ変換器の分解能をｎビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をｍビット（ｍ＜ｎ）とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をｉビット（ｉ＜ｎ）として、メモリにｍビットのゲイン補正値およびｉビットのオフセット補正値を記憶して、各画素の明時の出力のオフセット補正を行ったのち、暗時の出力のゲイン補正を行わせるようにして、メモリの使用効率を向上させるようにしている。
【００１６】
【実施例】
本発明に係るイメージセンサは、基本的に、前述した図１に示す光センサ回路を画素単位に用いている。
【００１７】
その光センサ回路としては、入射光Ｌｓの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードＰＤと、そのフォトダイオードＰＤに流れるセンサ電流を、サブスレッショルド領域の特性を利用した弱反転状態で対数特性をもって電圧信号Ｖｐｄに変換するトランジスタＱ１と、その変換された電圧信号Ｖｐｄを増幅するトランジスタＱ２と、読出し信号Ｖｓのパルスタイミングでもってセンサ信号Ｖｏを出力するトランジスタＱ３とによって構成されている。
【００１８】
その場合、トランジスタＱ１のゲート電圧ＶＧの値が、そのドレイン電圧ＶＤ以下となるように設定される。
【００１９】
その光センサ回路では、フォトダイオードＰＤに充分な光量をもって入射光Ｌｓが当たっているときには、トランジスタＱ１には充分なセンサ電流が流れることになり、そのトランジスタＱ１の抵抗値もさほど大きくないことから、イメージセンサとして残像を生ずることがないような充分な応答速度をもって光信号の検出を行わせることができる。
【００２０】
しかし、フォトダイオードＰＤの入射光Ｌｓの光量が少なくなってトランジスタＱ１に流れるセンサ電流が小さくなると、トランジスタＱ１はそれに流れる電流が１桁小さくなるとその抵抗値が１桁大きくなるように動作するように設定されていることから、トランジスタＱ１の抵抗値が増大し、フォトダイオードＰＤの寄生容量Ｃとの時定数が大きくなってその寄生容量Ｃに蓄積された電荷を放電するのに時間がかかるようになる。そのため、入射光Ｌｓの光量が少なくなるにしたがって、残像が長時間にわたって観測されることになる。
【００２１】
したがって、フォトダイオードＰＤの入射光Ｌｓの光量が少ないときのセンサ電流に応じた電圧信号Ｖｐｄの飽和時間が長くなるため、図５に示すような読出し信号Ｖｓのパルスタイミングでセンサ信号Ｖｏの読み出しを行うと、当初ほど大きなレベルの出力が残像となってあらわれる。なお、図５中、Ｖｐｄ′は増幅用のトランジスタＱ２によって反転増幅された電圧信号を示している。
【００２２】
このような光センサ回路にあって、センサ信号Ｖｏの読出しに先がけて、トランジスタＱ１のドレイン電圧ＶＤを所定時間だけ定常値よりも低く設定して、フォトダイオードＰＤの寄生容量Ｃに蓄積された電荷を放電させて初期化することにより、センサ電流に急激な変化が生じても即座にそのときの入射光量に応じた電圧信号が得られるようにして、入射光Ｌｓの光量が少ない場合でも残像を生ずることがないようにしている。
【００２３】
図２は、そのときの光センサ回路における各部信号のタイムチャートを示している。ここで、ｔ１は初期化のタイミングを、ｔ２は光信号検出のタイミングを示している。トランジスタＱ１のドレイン電圧ＶＤを定常値（ハイレベルＨ）から低い電圧（ローレベルＬ）に切り換える所定時間ｔｍとしては、例えば１画素分の読出し速度が１００ｎｓｅｃ程度の場合に５μｓｅｃ程度に設定される。図中、ＴはフォトダイオードＰＤの寄生容量Ｃの蓄積期間を示しており、その蓄積期間ＴはＮＴＳＣ信号の場合１／３０ｓｅｃ（または１／６０ｓｅｃ）程度となる。
【００２４】
このようなものにあって、初期化時にトランジスタＱ１のドレイン電圧ＶＤがローレベルＬに切り換えられると、そのときのゲート電圧ＶＧとドレイン電圧ＶＤとの間の電位差がトランジスタＱ１のしきい値よりも大きければトランジスタＱ１が低抵抗状態になる。それにより、そのときのソース側の電位がドレイン電圧ＶＤと同じになり（ｎ−ＭＯＳトランジスタではソース電圧＝ドレイン電圧となる）、フォトダイオードＰＤの接合容量Ｃが放電状態になる。
【００２５】
そして、ｔｍ時間の経過後にそのドレイン電圧ＶＤが定常のハイレベルＨに切り換えられて光信号の検出が行われると、ソース側の電位がドレイン電圧ＶＤよりも低くなって、そのときのゲート電圧ＶＧとドレイン電圧ＶＤとの間の電位差がしきい値よりも大きければＭＯＳトランジスタＱ１が低抵抗状態になり、フォトダイオードＰＤの接合容量Ｃに充電が開始される。
【００２６】
このように光信号の検出に先がけてフォトダイオードＰＤの接合容量Ｃを放電させて初期化したのちにその寄生容量Ｃを充電させるようにすると、その初期化のタイミングから一定時間経過した時点での出力電圧（フォトダイオードＰＤの端子電圧）Ｖｐｄは入射光Ｌｓの光量に応じた値となる。すなわち、初期化後には入射光Ｌｓの光量の変化に追随した一定の時定数による放電特性が得られるようになる。
【００２７】
その際、長時間放置すればドレイン電圧ＶＤからトランジスタＱ１を通して供給される電流とフォトダイオードＰＤを流れる電流とは同じになるが、前に残った電荷がなければ常に同じ放電特性が得られるので残像が生ずることがなくなる。
【００２８】
したがって、初期化してから一定の時間を定めて光信号を検出するようにすれば、入射光Ｌｓの光量に応じた残像のないセンサ信号Ｖｏを得ることができるようになる。
【００２９】
図６は、このような光センサ回路を画素単位として、画素をマトリクス状に複数配設して、各画素のセンサ信号の時系列的な読出し走査を行わせるようにしたイメージセンサの一構成例を示している。
【００３０】
そのイメージセンサは、その基本的な構成が、例えば、Ｄ１１〜Ｄ４４からなる４×４の画素をマトリクス状に配設して、各１ライン分の画素列を画素列選択回路１から順次出力される選択信号ＬＳ１〜ＬＳ４によって選択し、その選択された画素列における各画素を、画素選択回路２から順次出力される選択信号ＤＳ１〜ＤＳ４によってスイッチ群３における各対応するスイッチＳＷ１〜ＳＷ４が逐次オン状態にされることによって各画素のセンサ信号Ｖｏが時系列的に読み出されるようになっている。図中、４は各画素における前記トランジスタＱ１のゲート電圧ＶＧ用電源であり、６はドレイン電圧ＶＤ用電源である。
【００３１】
そして、このようなイメージセンサにあって、各１ライン分の画素列の選択に際して、その選択された画素列における各画素の前記トランジスタＱ１のドレイン電圧ＶＤを所定のタイミングをもって定常時のハイレベルＨおよび初期化時のローレベルＬに切り換える電圧切換回路５が設けられている。
【００３２】
このように構成された本発明によるイメージセンサの動作について、図７に示す各部信号のタイムチャートとともに、以下説明をする。
【００３３】
まず、画素列選択信号ＬＳ１がハイレベルＨになると、それに対応するＤ１１，Ｄ１２，Ｄ１３，Ｄ１４からなる第１の画素列が選択される。そして、ＬＳ１がハイレベルＨになっている一定期間Ｔ１のあいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画素Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４のセンサ信号Ｖｏが順次読み出される。
【００３４】
次いで、画素列選択信号ＬＳ１がローレベルＬになった時点で次のＬＳ２がハイレベルＨになると、それに対応するＤ２１，Ｄ２２，Ｄ２３，Ｄ２４からなる第２の画素列が選択される。そして、ＬＳ２がハイレベルＨになっている一定期間Ｔ１のあいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画素Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４のセンサ信号Ｖｏが順次読み出される。
【００３５】
以下同様に、画素列選択信号ＬＳ３およびＬＳ４が連続的にハイレベルＨになって各対応する第３および第４の画素列が順次選択され、ＬＳ３およびＬＳ４がそれぞれハイレベルＨになっている一定期間Ｔ１のあいだ画素選択信号ＤＳ１〜ＤＳ４が順次ハイレベルＨになって、各画素Ｄ３１，Ｄ３２，Ｄ３３，Ｄ３４およびＤ４１，Ｄ４２，Ｄ４３，Ｄ４４のセンサ信号Ｖｏが順次読み出される。
【００３６】
また、画素列選択信号ＬＳ１がＴ１期間後にローレベルＬに立ち下がった時点で、そのとき選択されている第１の画素列における各画素Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４のドレイン電圧ＶＤ１をそれまでのハイレベルＨからローレベルＬに所定時間Ｔ２のあいだ切り換えることによって各画素の初期化が行われ、１サイクル期間Ｔ３の経過後に行われる次サイクルにおけるセンサ信号の読出しにそなえる。
【００３７】
次いで、画素列選択信号ＬＳ２がＴ１期間後にローレベルＬに立ち下がった時点で、そのとき選択されている第２の画素列における各画素Ｄ２１，Ｄ２２，Ｄ２３，Ｄ２４のドレイン電圧ＶＤ１をそれまでのハイレベルＨからローレベルＬに所定時間Ｔ２のあいだ切り換えることによって各画素の初期化が行われ、１サイクル期間Ｔ３の経過後に行われる次サイクルにおけるセンサ信号の読出しにそなえる。
【００３８】
以下同様に、画素列選択信号ＬＳ３およびＬＳ４がそれぞれＴ１期間後にローレベルＬに立ち下がった時点で、そのとき選択されている第３および第４の画素列にそれぞれ対応するドレイン電圧ＶＤ３をローレベルＬに切り換えて各画素の初期化が行われ、１サイクル期間Ｔ３の経過後に行われる次サイクルにおけるセンサ信号の読出しにそなえる。
【００３９】
なお、ここでは画素列選択信号ＬＳＸ（Ｘ＝１〜４）がＴ１期間後にローレベルＬに立ち下がった時点でドレイン電圧ＶＤＸをローレベルＬに切り換えて初期化を行わせるようにしているが、その初期化のタイミングは画素列選択信号ＬＳＸがローレベルＬ状態にある画素列選択の休止期間Ｔ４中であればよい。
【００４０】
以上のような各部信号の発生のタイミングは、図示しないＥＣＵの制御下で画素列選択回路１、画素選択回路２および電圧切換回路５の駆動を行わせることによって決定されるようになっている。
【００４１】
このように、各画素のセンサ信号の読出し走査に応じた適切なタイミングをもって各画素の初期化を行わせることによって、イメージセンサ全体としての蓄積時間の過不足を低減できるようになる。
【００４２】
そして、残像がなく、ダイナミックレンジの広い対数出力特性をもったイメージセンサが実現できるようになる。
【００４０】
本発明では、以上のように構成されたイメージセンサにあって、光センサ回路の構成上からくる出力特性のバラツキに起因する各画素におけるセンサ信号Ｖｏの出力レベルの不揃いを是正するべく、以下のような手段をとるようにしている。
【００４１】
図９は、イメージセンサにおける各画素の出力信号のバラツキ状態を示している。ここで、Ｂｍｉｎはバラツキのある明時の最低出力を、Ｂｍａｘはその最大出力を、Ｂａｖｅはその平均出力を、ＢＷは明時のバラツキ幅を示している。Ｄｍｉｎはバラツキのある暗時の最低出力を、Ｄｍａｘはその最大出力を、Ｄａｖｅはその平均出力を、ＤＷは暗時のバラツキ幅を示している。また、ＰＷはＢｍａｘとＤｍｉｎとの間のイメージセンサの最大出力幅である。ＷＡは、イメージセンサにおける各画素の出力信号をデジタル信号に変換するＡＤ変換器の入力範囲を示している。
【００４２】
本発明は、イメージセンサにおける各画素の出力信号をＡＤ変換器によってデジタル信号に変換したうえで、各画素における暗時および明時の出力のバラツキを、予めメモリに記憶されている対応する画素の補正値を読み出して暗時および明時の出力補正を行わせるに際して、イメージセンサの暗時のバラツキ幅ＤＷと明時のバラツキ幅ＢＷとが最大出力幅ＰＷよりも数段小さいことに着目し、メモリに記憶する補正値をイメージセンサの最大出力幅ＰＷを網羅するＡＤ変換器の分解能よりも少ないビット数で構成するようにしている。
【００４３】
暗時のオフセット補正については、各画素の出力が暗時の平均値であるＤａｖｅに収束するようにしたうえで、所定の出力レベルになるようにオフセットレベルの調整を行うようにする。
【００４４】
また、暗時にオフセット補正を行い、明時のゲイン補正を行う場合は、各画素の出力が明時の平均値であるＢａｖｅに収束するようにしたうえで、所定の出力レベルになるようにオフセットレベルの調整を行うようにする。
【００４５】
いま、図１０に示すように、イメージセンサ８における各画素の出力信号をＡＤ変換器１０によってデジタル信号に変換したうえで、予め各画素の出力特性のバラツキに応じてメモリ１１１に記憶されているオフセット補正値を読み出して、オフセット補正回路１２１において各画素における暗時の出力のオフセット補正を行わせるに際して、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するＡＤ変換器１０の分解能をｎビット、例えば１０ビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をｍビット（ｍ＜ｎ）、例えば１バイト（８ビット）として、メモリ１１１にｍビットのオフセット補正値を記憶させるようにしている。
【００４６】
メモリ１１１からのオフセット補正値の読み出しとしては、イメージセンサ８から各画素のセンサ信号を時系列的に読み出すための駆動制御を行うＥＣＵ（図示せず）の制御下で、処理対象となる画素に対応する補正値が逐次読み出されるようになっている。
【００４７】
メモリ１１１には、各画素の暗時の出力がその平均出力Ｄａｖｅに収束するようなオフセット補正値ＯＦと、暗時の平均出力Ｄａｖｅを所定の値（例えば０階調）にするためのオフセット値ＯＦａｖｅが記憶されている。
【００４８】
そして、オフセット補正回路１２１において、イメージセンサ８から逐次与えられる各画素のデジタル変換された出力値にメモリ１１１から読み出したオフセット補正値ＯＦおよびオフセット値ＯＦａｖｅを加える演算処理を行う。
【００４９】
オフセット補正出力＝画素出力＋オフセット補正値ＯＦ＋オフセット値ＯＦａｖｅ
【００５０】
ここで、図９に示すイメージセンサ８における各画素の出力状態をみると、各画素のバラツキを含むイメージセンサ８の最大出力幅ＰＷを１０ビットの分解能をもったＡＤ変換器１０に取り込む場合、暗時のバラツキ幅ＤＷは最大出力幅ＰＷの１／４以下であり、それを１バイト（８ビット）以内であらわすことが可能になる。
【００５１】
したがって、オフセット補正値を８ビットのデータとしてメモリ１１１に記憶しておき、実際には、
〔Ｓ９  Ｓ８  Ｓ７  Ｓ６  Ｓ５  Ｓ４  Ｓ３  Ｓ２  Ｓ１  Ｓ０〕
＋〔００  ００  Ｄ７  Ｄ６  Ｄ５  Ｄ４  Ｄ３  Ｄ２  Ｄ１  Ｄ０〕
というように演算することによって補正が可能になる。
【００５２】
この演算例ではその結果が暗時の平均出力Ｄａｖｅに収束してしまうので、オフセット値ＯＦａｖｅを用いて任意の出力になるように演算を行う。
【００５３】
図１１および図１２は、そのオフセット補正回路１２１における演算処理の内容をそれぞれ示している。ｘ，ｙは処理対象となる画素のアドレスである。
【００５４】
このような各画素の暗時の出力のオフセット補正を行わせたときのイメージセンサ８における各画素の出力状態は図１３に示すようになる。図中、Ａは明時における各画素の出力を、Ｂは暗時における各画素の出力をそれぞれ示している。
【００５５】
また、図９に示すイメージセンサ８における各画素の出力信号のバラツキ状態をみると、明時のバラツキ幅ＢＷはイメージセンサ８の最大出力幅ＰＷの１／４程度であるので、それを１バイト（８ビット）以内であらわすことが可能になる。
【００５６】
図１０に示す構成にあって、メモリ１１１に各画素の暗時の出力が明時の平均出力Ｂａｖｅに収束するようなオフセット補正値ＯＦと、暗時の平均出力Ｄａｖｅを任意の値（例えば１０２３階調）にするためのオフセット値ＯＦａｖｅとを記憶して、各画素の明時の出力のオフセット補正を行わせることにより、図１４に示すように、各画素の明時に出力を揃えることができるようになる。
【００５７】
そして、オフセット補正回路１２１においてオフセット補正された各画素の出力は１０ビットの信号となってＤＡ変換器１３に与えられ、アナログ信号に変換されて送出される。
【００５８】
図１５は本発明の他の実施例を示しており、イメージセンサ８における各画素の出力信号をＡＤ変換器１０によってデジタル信号に変換したうえで、メモリ１１１に記憶されているオフセット補正値を読み出してオフセット補正回路１２１において各画素における暗時の出力のオフセット補正を行わせたのち、メモリ１１２に記憶されているゲイン補正値を読み出してゲイン補正回路１２２において各画素における明時の出力のゲイン補正を行わせるようにしている。
【００５９】
ここでは、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するＡＤ変換器１０の分解能をｎビット（１０ビット）とし、各画素の暗時の出力信号のバラツキ幅の分解能をｍビット（８ビット）とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をｉビット（ｉ＜ｎ）、例えばｉ＝８ビットとして、メモリ１１１にｍビットのオフセット補正値を、メモリ１１２にｉビットのゲイン補正値をそれぞれ記憶するようにしている。
【００６０】
図１３に示す各画素の暗時の出力をオフセット補正した後の明時の出力状態をみると、そのバラツキ範囲がＡＤ変換器１０の入力範囲（イメージセンサ８の最大出力幅ＰＷ）の１／４以下であるので、８ビットであらわすことができることがわかる。
【００６１】
このように構成されたものにあっては、前述の場合と同様に、メモリ１１１から処理対象となる画素に対応するオセット補正値が読み出されて、オフセット補正回路１２１においてその画素の暗時の出力のオフセット補正が行われる。そして、その暗時の出力のオフセット補正がなされた画素の明時の出力のゲイン補正がゲイン補正回路１２２において行われる。
【００６２】
メモリ１１２には、ゲイン補正値として、明時の平均出力Ｂａｖｅが所定の値（例えば１０２３階調）となるようなゲイン値Ｇａｖｅと、各画素の明時の出力がその所定の値となるためのゲインの差分Ｇｔｒｉｍとが記憶されている。
【００６３】
ゲイン補正回路１２２は、処理対象の画素に対応してメモリ１１２から読み出したゲイン補正値を用いて、暗時出力のオフセット補正がなされた画素の信号に対して、ゲイン値Ｇａｖｅにゲインの差分Ｇｔｒｉｍを加えたゲイン補正値を乗ずる演算処理を行う。
【００６４】
しかして、イメージセンサ８からの各画素の出力は、オフセット補正回路１２１およびゲイン補正回路１２２によって、以下の演算処理が行われることになる。
【００６５】
補正出力＝（画素出力＋オフセット補正値ＯＦ＋オフセット値ＯＦａｖｅ）
×（ゲイン値Ｇａｖｅ＋ゲイン差分Ｇｔｒｉｍ）
【００６６】
このようなイメージセンサ８からの各画素の暗時の出力のオフセット補正を行わせたのちの明時の出力のゲイン補正を行わせたときの各画素の出力状態は図１６に示すようになる。
【００６７】
また、本発明は、図１５に示す構成にあって、イメージセンサ８における各画素の出力信号をＡＤ変換器１０によってデジタル信号に変換したうえで、メモリ１１１に記憶されているオフセット補正値を読み出してオフセット補正回路１２１において各画素における明時の出力のオフセット補正を行わせたのち、メモリ１１２に記憶されているゲイン補正値を読み出してゲイン補正回路１２２において各画素における暗時の出力のゲイン補正を行わせるようにしている。そのオフセット補正およびゲイン補正の内容は前述と同様である。
【００６８】
図１７は、そのときのイメージセンサ８からの各画素の出力の補正状態を示している。同図（ａ）はイメージセンサ８からの各画素の出力状態を、同図（ｂ）はその各画素の明時の出力をオフセット補正した状態を、同図（ｃ）は各画素の明時の出力のオフセット補正および暗時の出力のゲイン補正をなした状態を示している。
【００６９】
図１８は、イメージセンサにおける各画素の出力特性のバラツキを補正するための具体的な構成を示している。
【００７０】
それは、イメージセンサ８および各画素のセンサ信号を時系列的に読み出すための駆動制御を行うＥＣＵ９と、イメージセンサ８から時系列的に出力する各画素のセンサ信号Ｖｏをデジタル信号に変換するＡＤ変換器１０と、予め各画素の特性に応じたオフセット補正値ＯＦＳおよびゲイン補正のための乗数ＭＬＴが設定されており、ＥＣＵ９から与えられるセンサ信号読出し時における画素のアドレス（Ｘ，Ｙ）の信号ＡＤＤＲＥＳＳに応じて所定のオフセット補正値ＯＦＳおよび乗数ＭＬＴを読み出すメモリ１１と、そのメモリ１１から読み出されたオフセット補正値ＯＦＳおよび乗数ＭＬＴにもとづいてデジタル信号に変換されたセンサ信号ＤＳのオフセット補正およびゲイン補正の各演算処理を行う出力補正回路１２とによって構成されている。
【００７１】
イメージセンサ８から時系列的に出力する各画素のセンサ信号Ｖｏとしては、前述したように、各画素におけるトランジスタＱ１のゲート電圧ＶＧが撮影時の定常値よりも高い値に切り換えられたときの暗時の出力と、光をしゃ断した状態での各画素におけるトランジスタＱ１のゲート電圧ＶＧおよびドレイン電圧ＶＤが撮影時の定常値よりも低い値にそれぞれ切り換えられたときの明時の出力とが採用される。
【００７２】
図２０は、３つの画素の構成上からくる各センサ信号Ａ，Ｂ，Ｃの出力特性のバラツキ状態の一例を示している。ここで、画素出力のしきい値Ｈに応じたセンサ電流の値Ｉｍは各画素のセンサ信号信号Ａ，Ｂ，Ｃが非対数応答領域ＷＡから対数応答領域ＷＢに切り換わる点を示している。また、Ｉｏは暗時のセンサ電流を示している。
【００７３】
ここでは、このような非対数応答領域ＷＡにおける各画素のセンサ信号の出力特性の形状がほぼ同一で、対数応答領域ＷＢにおける各画素のセンサ信号の出力特性の傾きがそれぞれ異なるときのイメージセンサの出力補正を行わせる場合を示している。各画素のパラメータとして、それぞれの各センサ信号が非対数応答領域ＷＡから対数応答領域ＷＢに切り換わる点の情報と、暗時の画素出力とを用いている。
【００７４】
図１９は、出力補正回路１２における処理のフローを示している。
【００７５】
メモリ１１には、センサ電流がＩｍの値のときに画素出力がＨとなるようなオフセット補正値ＯＦＳが設定されている。そして、オフセット補正部１２１において、そのオフセット補正値ＯＦＳを用いた加減算処理をなすことによって各画素のデジタル信号に変換されたセンサ信号ＤＳのオフセット補正を行わせると、図２１に示すように、各画素のセンサ信号Ａ，Ｂ，Ｃにおける非対数応答領域ＷＡの特性が一致するようになる。
【００７６】
次に、そのオフセット補正されたセンサ信号ＤＳ１にもとづき、ゲイン補正部１２２において、しきい値Ｈ以上の対数応答領域ＷＢに対してゲイン補正のための乗算処理を行う。
【００７７】
具体的には、オフセット補正されたセンサ信号ＤＳ１がしきい値Ｈ以上であるか否かを判断して、しきい値Ｈ以上であれば、すなわちセンサ信号ＤＳ１が対数応答領域ＷＢにあれば、メモリ１０から読み出されたゲイン補正のための所定の乗数ＭＬＴを用いて、
出力←Ｈ＋（センサ信号ＤＳ１−Ｈ）×乗数
なる演算を行って、その演算結果を出力補正されたセンサ信号ＤＳ２として出力する。
【００７８】
このような各画素のセンサ信号Ａ，Ｂ，Ｃのゲイン補正が行われた結果、図２２に示すように、対数応答領域ＷＢの特性が一致するようになる。
【００７９】
また、その際、オフセット補正されたセンサ信号ＤＳ１がしきい値Ｈよりも小さければ、すなわちセンサ信号ＤＳ１が非対数応答領域ＷＡにあれば、そのままオフセット補正されたセンサ信号ＤＳ１を出力補正されたセンサ信号ＤＳ２として出力する。
【００８０】
図２４は、３つの画素の構成上からくる各センサ信号Ａ，Ｂ，Ｃの出力特性のバラツキ状態の他の例を示している。
【００８１】
ここでは、このような対数応答領域ＷＢにおける各センサ信号の出力特性の傾きがほぼ同一で、非対数応答領域ＷＡにおける各センサ信号の出力特性の形状がそれぞれ異なるときにイメージセンサの出力補正を行わせる場合を示している。
【００８２】
図２３は、出力補正回路１２における処理のフローを示している。
【００８３】
メモリ１１には、センサ電流がＩｍの値のときに画素出力がＨとなるようなオフセット補正値ＯＦＳが設定されている。そして、オフセット補正部１２１において、そのオフセット補正値ＯＦＳを用いた加減算処理をなすことによって各画素のデジタル信号に変換されたセンサ信号ＤＳのオフセット補正を行わせると、図２５に示すように、各画素のセンサ信号Ａ，Ｂ，Ｃにおける対数応答領域ＷＢの特性が一致するようになる。
【００８４】
次に、そのオフセット補正されたセンサ信号ＤＳ１にもとづき、ゲイン補正部１１２において、しきい値Ｈ以下の非対数応答領域ＷＡに対してゲイン補正のための乗算処理を行う。
【００８５】
具体的には、オフセット補正されたセンサ信号ＤＳ１がしきい値Ｈ以下であるか否かを判断して、しきい値Ｈ以下であれば、すなわちセンサ信号ＤＳ１が非対数応答領域ＷＡにあれば、メモリ１０から読み出されたゲイン補正のための所定の乗数ＭＬＴを用いて、
出力←Ｈ−（Ｈ−センサ信号ＤＳ１）×乗数
なる演算を行って、その演算結果を出力補正されたセンサ信号ＤＳ２として出力する。
【００８６】
このような各画素のセンサ信号Ａ，Ｂ，Ｃのゲイン補正が行われた結果、図２６に示すように、非対数応答領域ＷＡの特性が一致するようになる。
【００８７】
また、その際、オフセット補正されたセンサ信号ＤＳ１がしきい値Ｈよりも大きければ、すなわちセンサ信号ＤＳ１が対数応答領域ＷＢにあれば、そのままオフセット補正されたセンサ信号ＤＳ１を出力補正されたセンサ信号ＤＳ２として出力する。
【００８８】
図２８は、イメージセンサ８における各画素の構成上からくるセンサ信号Ａ，Ｂ，Ｃの出力特性のバラツキ状態のさらに他の例を示している。
【００８９】
ここでは、対数応答領域ＷＢにおける各センサ信号Ａ，Ｂ，Ｃの出力特性の傾きがそれぞれ異なるとともに、非対数応答領域ＷＡにおける各センサ信号Ａ，Ｂ，Ｃの出力特性の形状がそれぞれ異なる場合を示している。
【００９０】
このような場合には、図２７の出力補正回路１２における処理のフローに示すように、前述した図１９および図２３に示す各処理を組み合せて行わせることによって、各センサ信号Ａ，Ｂ，Ｃのオフセット補正およびゲイン補正が逐次なされて最終的に非対数応答領域ＷＡおよび対数応答領域ＷＢＡの特性が一致したセンサ信号ＤＳ２′が得られるようになる。
【００９１】
【発明の効果】
以上、本発明によるイメージセンサの出力補正装置にあっては、入射光量に応じて光電変換素子に流れる電流に応じたセンサ信号を出力する光センサ回路を画素単位に用いたイメージセンサにおける各画素の出力信号をＡＤ変換器によってデジタル信号に変換したうえで、予めメモリに記憶されている各画素の出力特性のバラツキに応じた補正値を読み出して、所定の演算処理によって各画素の出力補正を行わせるに際して、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するＡＤ変換器の分解能をｎビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をｍビット（ｍ＜ｎ）とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をｉビット（ｉ＜ｎ）として、メモリにｍビットのオフセット補正値およびｉビットのゲイン補正値を記憶して、各画素の暗時の出力のオフセット補正を行ったのち、明時の出力のゲイン補正を行わせるようにして、メモリの使用効率を向上させることができるという利点を有している。
【００９２】
また、本発明は、そのイメージセンサの出力補正装置において、各画素のうちの暗時の最低出力と暗時の最高出力との間における出力信号をデジタル変換するＡＤ変換器の分解能をｎビットとし、各画素の暗時の出力信号のバラツキ幅の分解能をｍビット（ｍ＜ｎ）とするとともに、各画素の明時の出力信号のバラツキ幅の分解能をｉビット（ｉ＜ｎ）として、メモリにｍビットのゲイン補正値およびｉビットのオフセット補正値を記憶して、各画素の明時の出力のオフセット補正を行ったのち、暗時の出力のゲイン補正を行わせるようにして、メモリの使用効率を向上させることができるという利点を有している。
【図面の簡単な説明】
【図１】本発明によるイメージセンサに用いられる１画素分の光センサ回路を示す電気回路図である。
【図２】その光センサ回路における各部信号のタイムチャートである。
【図３】その光センサ回路のフォトダイオードに流れるセンサ電流に対するセンサ信号の出力特性を示す図である。
【図４】その光センサ回路を画素に用いたイメージセンサにおける各画素の出力特性のバラツキ状態の一例を示す図である。
【図５】初期化を行わない場合の光センサ回路における入射光量が少ないときに所定のタイミングで読み出されるセンサ信号の出力特性を示す図である。
【図６】本発明に係るイメージセンサの構成例を示すブロック図である。
【図７】そのイメージセンサにおける各部信号のタイムチャートである。
【図８】従来のイメージセンサの出力補正装置を示すブロック構成図である。
【図９】イメージセンサにおける各画素の出力信号の明時および暗時のバラツキ状態を示す特性図である。
【図１０】本発明によるイメージセンサの出力補正装置の一実施例を示すブロック構成図である。
【図１１】同実施例のオフセット補正回路における演算処理の内容の一例を示すブロック図である。
【図１２】同実施例のオフセット補正回路における演算処理の内容の他の例を示すブロック図である。
【図１３】イメージセンサからの各画素の暗時の出力をオフセット補正した処理結果を示す特性図である。
【図１４】イメージセンサからの各画素の明時の出力をオフセット補正した処理結果を示す特性図である。
【図１５】本発明によるイメージセンサの出力補正装置の他の実施例を示すブロック構成図である。
【図１６】イメージセンサからの各画素の暗時の出力をオフセット補正したのちに各画素の明時の出力をゲイン補正した処理結果を示す特性図である。
【図１７】イメージセンサからの各画素の明時の出力をオフセット補正したのちに各画素の暗時の出力をゲイン補正した処理過程を示す特性図である。
【図１８】本発明によるイメージセンサの出力補正装置の具体的な構成例を示すブロック図である。
【図１９】本発明によるイメージセンサの出力補正装置による出力補正回路における処理のフローの一例を示す図である。
【図２０】イメージセンサにおける各画素の構成上からくるセンサ信号の出力特性のバラツキ状態の一例を示す特性図である。
【図２１】図２０に示す出力特性のバラツキをもった各画素のセンサ信号をオフセット補正した結果を示す特性図である。
【図２２】図２０に示す出力特性のバラツキをもった各画素のセンサ信号をオフセット補正およびゲイン補正した結果を示す特性図である。
【図２３】本発明によるイメージセンサの出力補正装置による出力補正回路における処理のフローの他の例を示す図である。
【図２４】イメージセンサにおける各画素の構成上からくるセンサ信号の出力特性のバラツキ状態の他の例を示す特性図である。
【図２５】図２４に示す出力特性のバラツキをもった各画素のセンサ信号をオフセット補正した結果を示す特性図である。
【図２６】図２４に示す出力特性のバラツキをもった各画素のセンサ信号をオフセット補正およびゲイン補正した結果を示す特性図である。
【図２７】本発明によるイメージセンサの出力補正装置による出力補正回路における処理のフローのさらに他の例を示す図である。
【図２８】イメージセンサにおける各画素の構成上からくるセンサ信号の出力特性のバラツキ状態のさらに他の例を示す特性図である。
【符号の説明】
８  イメージセンサ
１０  ＡＤ変換器
１１１  メモリ
１１２  メモリ
１２１  オフセット補正回路
１２２  ゲイン補正回路
１３  ＤＡ変換器
【図１】
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【図２】
0003963008.tif 000003
【図３】
0003963008.tif 000004
【図４】
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【図５】
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【図６】
0003963008.tif 000007
【図７】
0003963008.tif 000008
【図８】
0003963008.tif 000009
【図９】
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【図１０】
0003963008.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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