(57)【特許請求の範囲】
【請求項１】
複数のメモリ素子と、該メモリ素子をドライブする複数のドライバ回路と、該ドライバ回路を介し、該メモリ素子に対して、メモリ制御信号とアドレス信号とデータ信号とを通知するメモリ制御回路とを備えるメモリ装置において、
ドライバ回路対応に設けられて、アドレス取込指示のメモリ制御信号に同期して、メモリ素子に取り込まれるアドレス信号とデータ信号のいずれか一方又は双方を収集する収集手段と、
メモリ制御回路からドライバ回路に転送されるアドレス信号とデータ信号のいずれか一方又は双方を入手する入手手段と、
上記収集手段の収集した信号と、上記入手手段の入手した信号とを比較することで、メモリ素子に取り込まれた上記収集手段の収集対象となる信号の正当性をチェックするチェック手段とを備えることを、
特徴とするメモリ装置。
【請求項２】
請求項１記載のメモリ装置において、
入手手段は、
メモリ制御回路からカラムアドレス信号の上位アドレス部分を取得する取得手段と、
クロックを計数することで、上記取得手段の取得する上位アドレス部分に付加されるカラムアドレス信号の下位アドレス部分を生成する生成手段とを備えることを、
特徴するメモリ装置。
【請求項３】
複数のメモリ素子と、該メモリ素子をドライブする複数のドライバ回路と、該ドライバ回路を介し、該メモリ素子に対して、メモリ制御信号とアドレス信号とデータ信号とを通知するメモリ制御回路とを備えるメモリ装置において、
ドライバ回路対応に設けられて、アドレス取込指示のメモリ制御信号に同期して、メモリ素子に取り込まれる該メモリ制御信号以外のメモリ制御信号を収集する収集手段と、
メモリ制御回路からドライバ回路に転送されるアクセス種別指示のメモリ制御信号を入手する入手手段と、
上記収集手段の収集したメモリ制御信号と、上記入手手段の入手したメモリ制御信号とから、メモリ素子に取り込まれた上記収集手段の収集対象となるメモリ制御信号の正当性をチェックするチェック手段とを備えることを、
特徴とするメモリ装置。
【請求項４】
複数のメモリ素子と、該メモリ素子をドライブする複数のドライバ回路と、該ドライバ回路を介し、該メモリ素子に対して、メモリ制御信号とアドレス信号とデータ信号とを通知するメモリ制御回路とを備えるメモリ装置において、
ドライバ回路対応に設けられて、アドレス取込指示のメモリ制御信号に同期して、メモリ素子に取り込まれるアドレス信号とデータ信号のいずれか一方又は双方を収集する収集手段と、
上記収集手段の収集した信号の持つ同一ビット位置のビットが全て同一の値を示すのか否かを検出することで、メモリ素子に取り込まれた上記収集手段の収集対象となる信号の正当性をチェックするチェック手段とを備えることを、
特徴とするメモリ装置。
【請求項５】
複数のメモリ素子と、該メモリ素子をドライブする複数のドライバ回路と、該ドライバ回路を介し、該メモリ素子に対して、メモリ制御信号とアドレス信号とデータ信号とを通知するメモリ制御回路とを備えるメモリ装置において、
ドライバ回路対応に設けられて、アドレス取込指示のメモリ制御信号に同期して、メモリ素子に取り込まれる該メモリ制御信号以外のメモリ制御信号を収集する収集手段と、
上記収集手段の収集したメモリ制御信号が全て同一のビット値を示すのか否かを検出することで、メモリ素子に取り込まれた上記収集手段の収集対象となるメモリ制御信号の正当性をチェックするチェック手段とを備えることを、
特徴とするメモリ装置。
【請求項６】
複数のメモリ素子と、該メモリ素子をドライブする複数のドライバ回路と、該ドライバ回路を介し、該メモリ素子に対して、メモリ制御信号とアドレス信号とデータ信号とを通知するメモリ制御回路とを備えるメモリ装置において、
ドライバ回路対応に設けられて、アドレス取込指示のメモリ制御信号に同期して、メモリ素子に取り込まれるアドレス信号とデータ信号のいずれか一方又は双方を収集する収集手段と、
上記収集手段の収集した信号の持つビット値に従って、該信号に誤りがあるのか否かを検出することで、メモリ素子に取り込まれた上記収集手段の収集対象となる信号の正当性をチェックするチェック手段とを備えることを、
特徴とするメモリ装置。
【請求項７】
複数のメモリ素子と、該メモリ素子をドライブする複数のドライバ回路と、該ドライバ回路を介し、該メモリ素子に対して、メモリ制御信号とアドレス信号とデータ信号とを通知するメモリ制御回路とを備えるメモリ装置において、
ドライバ回路対応に設けられ、メモリ素子と同一のもので構成されて、アドレス取込指示のメモリ制御信号に同期して、メモリ素子に取り込まれるアドレス信号を規定の格納位置に書き込むメモリ手段と、
ドライバ回路からメモリ素子に転送されるアドレス信号を入力として、メモリ素子に取り込まれるアドレス信号の持つビット値に従って、該アドレス信号に誤りがあるのか否かを検出する検出手段と、
上記検出手段が誤りのあることを検出するときに、上記メモリ手段に書き込まれたアドレス信号を読み出す読出手段とを備えることを、
特徴とするメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリ素子と、それらのメモリ素子をドライブする複数のドライバ回路と、ドライバ回路を介してメモリ素子にアクセスするメモリ制御回路とを備えるメモリ装置に関し、特に、メモリ素子に取り込まれる信号に障害が発生したのか否かを高精度に検出できるようにするメモリ装置に関する。
【０００２】
【従来の技術】
メモリ装置は、図１７に示すように、複数のメモリ素子と、それらのメモリ素子へのアクセス処理を制御するメモリ制御回路とで構成されている。
【０００３】
メモリ制御回路は、ＤＲＡＭで構成されるメモリ素子にデータを書き込むときには、図１８（ａ）に示すシーケンスに従ってライトアクセスを実行する。
すなわち、先ず最初に、アドレスバスにロウアドレス（ＲＡ）を出力し、＊ＲＡＳ信号のアサートにより、ＤＲＡＭ内にロウアドレスを格納する。次に、アドレスバスにカラムアドレス０（ＣＡ0)を出力し、データバスにデータＷ０を出力するとともに、ライトイネーブル信号（ＷＥ）をアサートする。続いて、＊ＣＡＳ信号をアサートすることで、ＤＲＡＭ内にカラムアドレス０を格納し、ロウアドレスと合わせた領域にデータＷ０を書き込む。
【０００４】
ページモードであることから、次のカラムアドレス１（ＣＡ1)を出力し、データバスに次のデータＷ１を出力してから、再度、＊ＣＡＳ信号をアサートすることで、ＤＲＡＭ内にカラムアドレス１を格納し、ロウアドレスと合わせた領域にデータＷ１を書き込む。ライトシーケンスを終えるときには、＊ＲＡＳ信号／＊ＣＡＳ信号／ライトイネーブル信号をネゲートする。
【０００５】
また、メモリ制御回路は、ＤＲＡＭで構成されるメモリ素子からデータを読み出すときには、図１８（ｂ）に示すシーケンスに従ってリードアクセスを実行する。
【０００６】
すなわち、先ず最初に、アドレスバスにロウアドレス（ＲＡ）を出力し、＊ＲＡＳ信号のアサートにより、ＤＲＡＭ内にロウアドレスを格納する。次に、アドレスバスにカラムアドレス０（ＣＡ0)を出力し、アウトプットイネーブル信号（ＯＥ）をアサートする。続いて、＊ＣＡＳ信号をアサートすることで、ＤＲＡＭ内にカラムアドレス０を格納し、ロウアドレスと合わせた領域から、リードデータＲ０を読み出してデータバスに送出する。
【０００７】
ページモードであることから、次のカラムアドレス１（ＣＡ1)を出力し、再度、＊ＣＡＳ信号をアサートすることで、ＤＲＡＭ内にカラムアドレス１を格納し、ロウアドレスと合わせた領域からリードデータＲ１を読み出してデータバスに送出する。リードシーケンスを終えるときには、＊ＲＡＳ信号／＊ＣＡＳ信号／アウトプットイネーブル信号をネゲートする。
【０００８】
また、メモリ制御回路は、ＤＲＡＭで構成されるメモリ素子をリフレッシュするときには、＊ＣＡＳ信号をアサートした後、＊ＲＡＳ信号をアサートする。そして、リフレッシュを終了するときには、＊ＣＡＳ信号をネゲートした後、＊ＲＡＳ信号をネゲートする。
【０００９】
このように構成されるときにあって、従来では、アドレス信号を検出対象として、メモリ素子に転送されるアドレス信号に障害が発生したのか否かを検出するために、図１７に示すように、メモリ制御回路の出力するアドレス信号を読み取って、そのアドレス信号に誤りがないのか否かを検出する障害検出回路を備える構成を採っている。
【００１０】
【発明が解決しようとする課題】
一方、最近では、メモリ容量の増大要求に伴って、膨大な数のメモリ素子を具備する必要が出てきている。
【００１１】
このような場合、メモリ制御回路からメモリ素子を直接制御することが不可能となることから、図１９に示すように、メモリ制御回路の出力信号を一旦ドライバ回路を介して分配して、各メモリ素子に入力する構成を採っている。
【００１２】
しかるに、このような構成を採る場合に、従来技術のように、メモリ制御回路の出力するアドレス信号を監視する構成を採っていたのでは、メモリ制御回路とドライバ回路との間の障害については検出できるものの、ドライバ回路とメモリ素子との間の障害については検出できないという問題点がある。
【００１３】
また、最近のメモリ素子のテクノロジの向上に伴って、メモリアクセスが高速となってきている。このような状況下では、ノイズや反射などによる影響も重要となってきており、一層高精度な障害検出技術の構築が必要となってきた。
【００１４】
本発明はかかる事情に鑑みてなされたものであって、複数のメモリ素子と、それらのメモリ素子をドライブする複数のドライバ回路と、ドライバ回路を介してメモリ素子にアクセスするメモリ制御回路とを備える構成を採るときにあって、メモリ素子に取り込まれる信号に障害が発生したのか否かを高精度に検出できるようにする新たなメモリ装置の提供を目的とする。
【００１５】
【課題を解決するための手段】
図１ないし図３に本発明の原理構成を図示する。
図中、１は複数用意されるメモリ素子、２はメモリ素子１へのアクセス処理を制御するメモリ制御回路、３は複数用意されてメモリ制御回路２と自配下のメモリ素子１との間を接続するドライバ回路である。
【００１６】
図１に原理構成を図示する本発明では、収集手段１０と、入手手段１１と、チェック手段１２とを備える。
この収集手段１０は、ドライバ回路３対応に設けられ、ドライバ回路３からメモリ素子１に転送される信号を入力として、メモリ素子１に取り込まれるアドレス信号とデータ信号のいずれか一方又は双方を収集したり、メモリ素子１に取り込まれるメモリ制御信号を収集する。
【００１７】
入手手段１１は、メモリ制御回路２からドライバ回路３に転送されるアドレス信号とデータ信号のいずれか一方又は双方を入手したり、メモリ制御回路２からドライバ回路３に転送されるアクセス種別指示のメモリ制御信号を入手する。この入手手段１１は、カラムアドレス信号の上位アドレス部分を取得する取得手段１３と、クロックを計数することで、取得手段１３の取得する上位アドレス部分に付加されるカラムアドレス信号の下位アドレス部分を生成する生成手段１４とを備えることがある。
【００１８】
チェック手段１２は、メモリ素子１に取り込まれた収集手段１０の収集対象となる信号の正当性をチェックする。
このように構成される図１に原理構成を図示する本発明では、メモリ素子１がアドレス取込指示のメモリ制御信号に同期してアドレス信号／データ信号を取り込むので、収集手段１０は、このアドレス取込指示のメモリ制御信号に同期して、メモリ素子１に取り込まれるアドレス信号とデータ信号のいずれか一方又は双方を収集したり、メモリ素子１に取り込まれるメモリ制御信号を収集する。
【００１９】
一方、入手手段１１は、メモリ制御回路２からドライバ回路３に転送されるアドレス信号とデータ信号のいずれか一方又は双方を入手したり、メモリ制御回路２からドライバ回路３に転送されるアクセス種別指示のメモリ制御信号を入手する。
【００２０】
この収集手段１０による収集処理と、入手手段１１による入手処理とを受けて、チェック手段１２は、収集手段１０の収集した信号と、入手手段１１の入手した信号とから、メモリ素子１に取り込まれた収集手段１０の収集対象となる信号の正当性をチェックする。
【００２１】
また、図２に原理構成を図示する本発明では、収集手段２０と、チェック手段２１とを備える。
この収集手段２０は、ドライバ回路３対応に設けられ、ドライバ回路３からメモリ素子１に転送される信号を入力として、メモリ素子１に取り込まれるアドレス信号とデータ信号のいずれか一方又は双方を収集したり、メモリ素子１に取り込まれるメモリ制御信号を収集する。
【００２２】
チェック手段２１は、メモリ素子１に取り込まれた収集手段２０の収集対象となる信号の正当性をチェックする。
このように構成される図２に原理構成を図示する本発明では、メモリ素子１がアドレス取込指示のメモリ制御信号に同期してアドレス信号／データ信号を取り込むので、収集手段２０は、このアドレス取込指示のメモリ制御信号に同期して、メモリ素子１に取り込まれるアドレス信号とデータ信号のいずれか一方又は双方を収集したり、メモリ素子１に取り込まれるそのメモリ制御信号以外のメモリ制御信号を収集する。
【００２３】
この収集手段２０による収集処理を受けて、チェック手段２１は、収集手段２０の収集したアドレス信号やデータ信号の持つ同一ビット位置のビットが全て同一の値を示すのか否かを検出することで、メモリ素子１に取り込まれたアドレス信号やデータ信号の正当性をチェックしたり、収集手段２０の収集したメモリ制御信号が全て同一のビット値を示すのか否かを検出することで、メモリ素子１に取り込まれたメモリ制御信号の正当性をチェックしたり、収集手段２０の収集したアドレス信号やデータ信号の持つビット値に従って、その信号に誤りがあるのか否かを検出することで、メモリ素子１に取り込まれたアドレス信号やデータ信号の正当性をチェックする。
【００２４】
また、図３に原理構成を図示する本発明では、メモリ手段３０と、検出手段３１と、読出手段３２と備える。
このメモリ手段３０は、ドライバ回路３対応に設けられ、メモリ素子１と同一のもので構成されて、ドライバ回路３からメモリ素子１に転送される信号を入力として、メモリ素子１に取り込まれるアドレス信号を規定の格納位置に書き込む。
【００２５】
検出手段３１は、ドライバ回路３からメモリ素子１に転送される信号を入力として、メモリ素子１に取り込まれるアドレス信号に誤りがあるのか否かを検出する。
【００２６】
読出手段３２は、検出手段３１が誤りのあることを検出するときに、メモリ手段３０に書き込まれたアドレス信号を読み出す。
このように構成される図３に原理構成を図示する本発明では、メモリ素子１がアドレス取込指示のメモリ制御信号に同期してアドレス信号を取り込むので、メモリ手段３０は、このアドレス取込指示のメモリ制御信号に同期して、メモリ素子１に取り込まれるアドレス信号を規定の格納位置に書き込む。
【００２７】
一方、検出手段３１は、メモリ素子１に取り込まれるアドレス信号の持つビット値に従って、そのアドレス信号に誤りがあるのか否かを検出する。
このメモリ手段３０の書込処理と、検出手段３１の検出処理とを受けて、読出手段３２は、検出手段３１が誤りのあることを検出するときに、メモリ手段３０に書き込まれたアドレス信号を読み出すことで、アドレス信号にどのような誤りがあったのかをチェックする。
【００２８】
このようにして、本発明では、メモリ素子１のアクセスが行われるタイミングと同一のタイミングで、アドレス信号やデータ信号やメモリ制御信号をサンプリングして、その正当性をチェックすることから、より現実的な信号の状態での障害検出を実現できるようになる。そして、誤ったアドレスに書込処理が行われた場合に、そのアドレスを入手できるので、障害復旧を迅速に実現できるようになる。
【００２９】
更に、メモリ素子１に対する動作と同等の動作で、アドレス信号やデータ信号やメモリ制御信号をサンプリングして、その正当性をチェックすることから、メモリアクセスが高速となっても障害検出を実現できるようになる。そして、ノイズや反射などにより異常なタイミングでメモリアクセスが行われた場合にも障害検出を実現できるようになる。
【００３０】
【発明の実施の形態】
以下、実施の形態に従って本発明を詳細に説明する。
図４に、本発明の一実施例を図示する。この実施例は、図１に示す本発明の構成に従って、カラムアドレスの障害検出を行うものであり、図１で示したものと同じものについては同一の記号で示してある。
【００３１】
１００はドライバ回路３に対応付けて設けられるラッチ回路であって、フリップフロップで構成され、ドライバ回路３からメモリ素子１に転送されるＣＡＳ信号とアドレスとを入力として、ＣＡＳ信号に同期して、ＤＲＡＭで構成されるメモリ素子１の取り込むカラムアドレスをラッチするもの、１０１は障害検出回路であって、メモリ素子１の取り込むカラムアドレスに障害があるのか否かを検出するものである。
【００３２】
図５に、障害検出回路１０１の回路構成の一実施例を図示する。
この図に示すように、障害検出回路１０１は、メモリ制御回路２からドライバ回路３に転送されるカラムアドレスの上位ビット部分を取り込んで保持するアドレスレジスタ１０２と、クロックを計数する第１のカウンタ１０３と、クロックを計数することでカラムアドレスの下位ビット部分を生成する第２のカウンタ１０４と、メモリ制御回路２からドライバ回路３に転送されるカラムアドレスとラッチ回路１００のラッチするカラムアドレスとを比較するアドレス比較回路１０５と、全体の制御処理を司る制御回路１０６とを備える。
【００３３】
このように構成される図５に示す実施例では、図６及び図７のタイムチャート（図６中のαと図７のαとが同一時点、図６中のβと図７のβとが同一時点となる）に示すように、ラッチ回路１００は、＊ＣＡＳ信号の立ち下がりで、ドライバ回路３からメモリ素子１に転送されるカラムアドレスをサンプリングしてラッチする。
【００３４】
一方、障害検出回路１０１の制御回路１０６は、メモリ制御回路２から＊CONTROL 0 信号のＯＮに同期して、ライトアクセスであるのかリードアクセスであるのを示すＣＴＬ信号と、カラムアドレス（ＣＡ）の上位ビット部分とが送られてくると、そのカラムアドレスの上位ビット部分をアドレスレジスタ１０２に保持する。
【００３５】
制御回路１０６は、このカラムアドレスを受け取るタイミングで、第１のカウンタ１０３をイネーブル状態にセットし、第１のカウンタ１０３のカウント値が“５”に到達すると、そのイネーブル状態を解除するとともに、第１のカウンタ１０３のカウント値をリセットする。また、第１のカウンタ１０３のカウント値が“３”に到達すると、第２のカウンタ１０４をイネーブル状態にセットし、第１のカウンタ１０３のカウント値が“５”に到達すると、そのイネーブル状態を解除するとともに、第２のカウンタ１０４のカウント値をリセットする。
【００３６】
そして、制御回路１０６は、この制御処理に従って変化する第２のカウンタ１０４のカウント値を受けて、第２のカウンタ１０４のカウント値が“０”から“１”に変化するときと、“１”から“０”にリセットされるときに、比較回路１０５に対して比較を指示する。
【００３７】
この比較指示を受け取ると、比較回路１０５は、アドレスレジスタ１０２に保持されるカラムアドレスの上位ビット部分と、第２のカウンタ１０４の生成するカラムアドレスの下位ビット部分（この場合は下位１ビットで“０”ｏｒ“１”）とをマージすることで、メモリ制御回路２がドライバ回路３に送出したカラムアドレスを生成して、その生成したカラムアドレスと、ラッチ回路１００のラッチしたカラムアドレスとを比較することで、メモリ素子１の取り込んだカラムアドレスに障害が発生したのか否かを検出して、その検出結果を制御回路１０６に通知する。
【００３８】
この通知を受けて、制御回路１０６は、メモリ制御回路２に対して、メモリ素子１の取り込んだカラムアドレスに障害が発生したのか否かを通知する。
このようにして、図５の実施例に従うことで、メモリ素子１の取り込んだカラムアドレスに障害が発生したのか否かを検出できるようになる。
【００３９】
この図５の実施例では、カラムアドレスを検出対象としたが、ロウアドレスを検出対象とすることもできる。
この場合には、ラッチ回路１００は、＊ＲＡＳ信号の立ち下がりで、ドライバ回路３からメモリ素子１に転送されるロウアドレスをサンプリングしてラッチする構成を採る。
【００４０】
そして、障害検出回路１０１は、図８及び図９のタイムチャート（図８中のαと図９のαとが同一時点、図８中のβと図９のβとが同一時点となる）に示すように、メモリ制御回路２からロウアドレスを受け取ってアドレスレジスタ１０２に保持し、比較回路１０５を使って、そのアドレスレジスタ１０２に保持したロウアドレスと、ラッチ回路１００のラッチしたロウアドレスとを比較することで、メモリ素子１の取り込んだロウアドレスに障害が発生したのか否かを検出して、その検出結果を制御回路１０６に通知することになる。
【００４１】
更に、カラムアドレスとロウアドレスの双方を検出対象とすることもできる。図１０に、これを実現する本発明の一実施例を図示する。
この図１０の実施例では、ドライバ回路３からメモリ素子１に転送されるＲＡＳ信号とＣＡＳ信号とを入力とし、障害検出回路１０１からの選択信号に従って、そのいずれか一方を選択してラッチ回路１００のクロック端子に入力するタイミング生成回路１１０を備える構成を採っている。
【００４２】
障害検出回路１０１は、このタイミング生成回路１１０を制御することで、図１１及び図１２のタイムチャート（図１１中のαと図１２中のαとが同一時点、図１１中のβと図１２中のβとが同一時点となる）に示すように、先ず最初に、ラッチ回路１００がロウアドレスをラッチし、続いて、ラッチ回路１００がカラムアドレスをラッチするように制御して、そのラッチデータと、メモリ制御回路２から受け取るロウアドレス／カラムアドレスとを比較することで、メモリ素子１の取り込んだロウアドレス及びカラムアドレスに障害が発生したのか否かを検出して、その検出結果をメモリ制御回路２に通知することになる。
【００４３】
以上に説明した実施例では、メモリ素子１の取り込んだアドレスに障害が発生したのか否かを検出する構成を採ったが、ラッチ回路１００が、メモリ素子１の取り込むデータをラッチし、障害検出回路１０１が、メモリ制御回路２からそのデータを受け取ってアドレスレジスタ１０２に保持し、比較回路１０５を使って、そのアドレスレジスタ１０２に保持したデータと、ラッチ回路１００のラッチするデータとを比較することで、メモリ素子１の取り込んだデータに障害が発生したのか否かを検出することもできる。
【００４４】
更に、メモリ素子１の取り込んだメモリ制御信号に障害が発生したのか否かを検出することもできる。図１３に、これを実現する本発明の一実施例を図示する。
【００４５】
この図１３の実施例では、ラッチ回路１００がＣＡＳ信号に同期して、ＲＡＳ信号／ライトイネーブル信号／アウトプットイネーブル信号をラッチし、障害検出回路１０１が、メモリ制御回路２からアクセス種別（ライトアクセスｏｒリードアクセス）を受け取る構成を採って、メモリ素子１の取り込んだＲＡＳ信号／ライトイネーブル信号／アウトプットイネーブル信号に障害が発生したのか否かを検出する構成を採っている。
【００４６】
すなわち、図１８に示すように、＊ＣＡＳ信号がローレベルを示すときには、＊ＲＡＳ信号はアクセス種別に関係なくローレベルを示し、かつ、ライトアクセスのときには、ライトイネーブル信号がローレベルを示すとともに、アウトプットイネーブル信号がハイレベルを示し、リードアクセスのときには、ライトイネーブル信号がハイレベルを示すとともに、アウトプットイネーブル信号がローレベルを示すので、障害検出回路１０１は、メモリ制御回路２から受け取るアクセス種別を考慮しつつ、ラッチ回路１００のラッチするＲＡＳ信号／ライトイネーブル信号／アウトプットイネーブル信号がこの正規のレベルにあるのか否かを検出することで、メモリ素子１の取り込んだこれらの信号に障害が発生したのか否かを検出するのである。
【００４７】
図１４に、本発明の他の実施例を図示する。この実施例は、図２に示す本発明の構成に従って、メモリ素子１の取り込んだデータの障害検出を行うものであり、図２で示したものと同じものについては同一の記号で示してある。
【００４８】
２００はドライバ回路３対応に設けられるラッチ回路であって、フリップフロップで構成され、ドライバ回路３からメモリ素子１に転送されるＣＡＳ信号とデータとを入力として、ＣＡＳ信号に同期して、ＤＲＡＭで構成されるメモリ素子１の取り込むデータをラッチするもの、２０１は一致検出回路であって、全てのラッチ回路２００のラッチするデータが一致するのか否かを検出するもの、２０２は障害検出回路であって、一致検出回路２０１の検出結果に従って、メモリ素子１の取り込むデータに障害があるのか否かを検出するものである。
【００４９】
この一致検出回路２０１は、ラッチ回路２００のラッチするデータのビット数分設けられて、割り付けられるビット位置の指すラッチ回路２００のラッチデータのビット値を入力として、入力ビット値が全て一致するときに“１”を出力し、一致しないものが含まれるときに“０”を出力するＥＮＯＲゲート２０３と、全てのＥＮＯＲゲート２０３が“１”を出力するときに“１”を出力し、“１”を出力しないものがあるときに“０”を出力するＡＮＤゲート２０４とで構成される。
【００５０】
このように構成される図１４の実施例では、ドライバ回路３対応に設けられる各ラッチ回路２００は、＊ＣＡＳ信号に同期して、ドライバ回路３からメモリ素子１に転送されるデータをサンプリングしてラッチする。
【００５１】
このラッチ回路２００のラッチするデータを受けて、一致検出回路２０１は、ＥＮＯＲゲート２０３とＡＮＤゲート２０４とで規定される論理演算に従って、全てのラッチ回路２００のラッチするデータが一致するのか否かを検出して、その検出結果を障害検出回路２０２に出力する。
【００５２】
この一致検出回路２０１の検出結果を受けて、障害検出回路２０２は、メモリ制御回路２から通知される＊ＣＡＳ信号のタイミングに同期して、一致検出回路２０１の検出結果を読み取り、その読み込んだ検出結果が不一致を示すときには、メモリ制御回路２に対してメモリ素子１の取り込んだデータに障害が発生したことを通知する。
【００５３】
このようにして、図１４の実施例に従うことで、メモリ制御回路２から情報を受け取ることなく、メモリ素子１の取り込んだデータに障害が発生したのか否かを検出できるようになる。
【００５４】
この図１４の実施例では、データを検出対象としたが、カラムアドレスやロウアドレスを検出対象とすることもできるし、メモリ制御信号を検出対象とすることもできる。
【００５５】
カラムアドレスやロウアドレスを検出対象とするときには、ラッチ回路２００が、カラムアドレスやロウアドレスをラッチする構成を採ることになる。また、メモリ制御信号を検出対象とするときには、例えば、ラッチ回路２００が、ＲＡＳ信号／ライトイネーブル信号／アウトプットイネーブル信号をラッチするとともに、一致検出回路２０１が、ラッチ回路２００のラッチする全てのＲＡＳ信号／ライトイネーブル信号／アウトイネーブル信号が同一値を示すのか否かを検出する構成を採ることになる。
【００５６】
この図１４の実施例では、一致検出回路２０１を備える構成を採ったが、この一致検出回路２０１を備えずに、図１５に示すように、ラッチ回路２００のラッチするアドレスやデータに対してパリティチェックやＥＣＣチェックを実行するデータチェック回路２１０を備える構成を採って、障害検出回路２０２が、このデータチェック回路２１０がデータエラーを検出するのか否かをチェックすることで、メモリ素子１の取り込んだアドレスやデータに障害が発生したのか否かを検出する構成を採ってもよい。
【００５７】
この構成を採る場合には、データチェック回路２１０は、図１４に示すように、ドライバ回路３対応に備えられることになる。
図１６に、本発明の他の実施例を図示する。この実施例は、図３に示す本発明の構成に従って、メモリ素子１の取り込んだアドレスの障害検出を行うものであり、図３で示したものと同じものについては同一の記号で示してある。
【００５８】
３００はメモリ素子１に合わせてＤＲＡＭで構成されるメモリ回路であって、ドライバ回路３に対応付けて設けられて、メモリ素子１と同一構成に従ってメモリ素子１の取り込むアドレスを読み込み、それを指定される格納位置にデータとして記憶するもの、３０１はドライバ回路であって、メモリ回路３００に対して、＊ＲＡＳ信号／＊ＣＡＳ信号／アウトプットイネーブル信号を出力するもの、３０２はデータチェック回路であって、メモリ素子１の取り込むアドレスに対してパリティチェックやＥＣＣチェックを施すことで、そのアドレスにエラーがあるのか否かを検出するもの、３０３はセレクタであって、ドライバ回路３かドライバ３０１のいずれか一方にイネーブル信号を出力するもの、３０４は障害検出回路であって、全体の制御処理を実行することで、障害の発生したアドレスの値がどのようなものに変化してしまったのかを検出するものである。
【００５９】
このように構成される図１６の実施例では、障害検出回路３０４は、通常は、セレクタ３０３を制御してドライバ回路３に対してイネーブル信号を送出することで、ドライバ回路３をイネーブル状態とし、これにより、メモリ制御回路２によるメモリ素子１に対するメモリアクセスを可能にする。
【００６０】
このメモリアクセス時に、メモリ回路３００は、メモリ素子１に取り込まれるアドレスをデータとして指定の格納域に順番に記憶していくとともに、データチェック回路３０２は、その取り込まれるアドレスにエラーがあるのか否かを検出して、エラーがあるときには、その旨を障害検出回路３０４に通知する。
【００６１】
このアドレスエラー通知を受けて、障害検出回路３０４は、メモリ制御回路２から通知されるそのエラー発生の正規のアドレスを保持するとともに、メモリ制御回路２に対して、エラー発生を通知することでメモリアクセスの停止を指示する。この指示を受け取ると、メモリ制御回路２は、メモリアクセスを停止するとともに、障害検出回路３０４にエラー発生のアドレスの取得を指示する。
【００６２】
このエラーアドレスの取得指示を受けて、障害検出回路３０４は、セレクタ３０３を制御してドライバ回路３０１に対してイネーブル信号を送出することで、ドライバ回路３０１をイネーブル状態とし、これにより、自回路によるメモリ素子１に対するメモリアクセスを可能にする。そして、メモリ回路３００に対してエラー発生のアドレスの格納先アドレスを通知することで、メモリ回路３００からエラー発生のアドレスを読み出して、その読み出したエラー発生のアドレスと、保持してある正規のアドレスとをメモリ制御回路２に通知する。
【００６３】
このようにして、図１６の実施例に従うことで、メモリ素子１と同一のメモリ回路３００を使って、メモリ素子１の取り込んだアドレスに障害が発生する場合に、それを検出できるようになるので、より実際に近い観点での検出処理を実行できるようになる。
【００６４】
【発明の効果】
以上説明したように、本発明では、メモリ素子のアクセスが行われるタイミングと同一のタイミングで、アドレス信号やデータ信号やメモリ制御信号をサンプリングして、その正当性をチェックすることから、より現実的な信号の状態での障害検出を実現できるようになる。そして、誤ったアドレスに書込処理が行われた場合に、そのアドレスを入手できるので、障害復旧を迅速に実現できるようになる。
【００６５】
更に、メモリ素子に対する動作と同等の動作で、アドレス信号やデータ信号やメモリ制御信号をサンプリングして、その正当性をチェックすることから、メモリアクセスが高速となっても障害検出を実現できるようになる。そして、ノイズや反射などにより異常なタイミングでメモリアクセスが行われた場合にも障害検出を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明の原理構成図である。
【図３】本発明の原理構成図である。
【図４】本発明の一実施例である。
【図５】障害検出回路の一実施例である。
【図６】実施例のタイムチャートである。
【図７】実施例のタイムチャートである。
【図８】実施例のタイムチャートである。
【図９】実施例のタイムチャートである。
【図１０】本発明の一実施例である。
【図１１】実施例のタイムチャートである。
【図１２】実施例のタイムチャートである。
【図１３】本発明の一実施例である。
【図１４】本発明の他の実施例である。
【図１５】本発明の他の実施例である。
【図１６】本発明の他の実施例である。
【図１７】メモリ装置の説明図である。
【図１８】ＤＲＡＭアクセスの説明図である。
【図１９】最近のメモリ装置の説明図である。
【符号の説明】
１    メモリ素子
２    メモリ制御回路
３    ドライバ回路
１０  収集手段
１１  入手手段
１２  チェック手段
１３  取得手段
１４  生成手段
２０  収集手段
２１  チェック手段
３０  メモリ手段
３１  検出手段
３２  読出手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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