(57)【特許請求の範囲】
【請求項１】
第１導電型の第１表面濃度の不純物を有する第１エミッタ層と、第２導電型の不純物を有する第１ベース層と、前記第１導電型の不純物を有する第２ベース層と、前記第２導電型の不純物を有する第２エミッタ層とが順次に積層形成されたゲートターンオフサイリスタにおいて、
前記第１ベース層は、
第２表面濃度の前記第２導電型の不純物を有する過剰キャリア再結合促進用の半導体層と、
第３表面濃度の前記第２導電型の不純物を有するバッファ層と、
第４表面濃度の前記第２導電型の不純物を有するベース本体層との順次の積層によって形成されており、
前記第１表面濃度＞前記第２表面濃度＞前記第３表面濃度＞前記第４表面濃度の関係が成立することを特徴とする、
ゲートターンオフサイリスタ。
【請求項２】
請求項１に記載のゲートターンオフサイリスタにおいて、
前記第３表面濃度は、定格電圧によって生じる空乏層の電界が前記過剰キャリア再結合促進用半導体層に影響を与えないように設定されていることを特徴とする、
ゲートターンオフサイリスタ。
【請求項３】
請求項１又は２に記載のゲートターンオフサイリスタにおいて、
前記第１表面濃度を１０nとすると、前記第１表面濃度と前記第２表面濃度との差が（１０n−１０n-1）以下となるように前記第２表面濃度が設定されていることを特徴とする、
ゲートターンオフサイリスタ。
【請求項４】
請求項１ないし３の何れかに記載のゲートターンオフサイリスタにおいて、
前記第１エミッタ層は第１電極層の上に積層形成され、
第２電極層は前記第２エミッタ層の上に積層形成され、
前記第２エミッタ層は前記第２ベース層の所定部分上に積層形成され、
前記過剰キャリア再結合促進用半導体層の一部に当たる所定部分が前記第１エミッタ層を貫通して前記第１電極層と接続されていることを特徴とする、
ゲートターンオフサイリスタ。
【請求項５】
請求項４に記載のゲートターンオフサイリスタにおいて、
前記過剰キャリア再結合促進用半導体層の前記所定部分は前記第２エミッタ層の直下に於いて前記第２エミッタ層の形成方向と平行な方向に形成されていることを特徴とする、
ゲートターンオフサイリスタ。
【請求項６】
請求項４に記載のゲートターンオフサイリスタにおいて、
前記過剰キャリア再結合促進用半導体層の前記所定部分は前記第２エミッタ層の直下に於いて前記第２エミッタ層の形成方向と直交する方向に形成されていることを特徴とする、
ゲートターンオフサイリスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ゲートターンオフサイリスタに係り、特に、電力損失を低減したゲートターンオフサイリスタ（以下、ＧＴＯサイリスタとも略記する）に関する。
【０００２】
【従来の技術】
ＧＴＯサイリスタは、電力用自己消弧素子として、高耐圧で大電流の分野でより一層の高耐圧化が求められている。
【０００３】
しかしながら、高耐圧のＧＴＯサイリスタでは、定常損失とスイッチング損失の増加が共に大きく、これらの損失の低減が求められている。
【０００４】
図９は、従来のＧＴＯサイリスタの一例を示す斜視図である。図９において、１はｐＥ、２はｎ-層、３はｐＢ層、４はｎＥ層、５はｐＥ層１の露出表面に設けられた金属層であってアノード電極部が形成される。６は、ｎＥ層４の上に設けられた金属層であり、カソード電極層としてカソード電極部を形成する。
【０００５】
図９のＧＴＯサイリスタにおいて、高耐圧化に伴い、ｎ-層ないしｎベース層２の厚みＷが大きくなる。ところが、一般に、ｎベース層２の厚みＷとオン電圧とは、比例関係にあるので、ｎベース層２の厚みＷが増加すると、オン電圧は増加し、結果的に定常損失が増加する。
【０００６】
上記の問題を解決するために、図１０に示すようなＧＴＯサイリスタが提案されている。図１０のＧＴＯサイリスタにおいては、ｎ+層９とｎ-層１０とによって図９におけるｎベース層２に相当するものを形成しており、一般的に図１０のＧＴＯサイリスタはｐｎνｐｎ構造と呼称されるものである。
【０００７】
ｐｎνｐｎ構造においては、図９のｐｎベース構造のｎベースを低濃度のｎ-層９と高濃度のｎ+層１０とによって形成しているので、ｎベースの厚みは、同じ耐電圧下では、図９の場合の厚みの約７０％で良いという利点がある。すなわち、その分だけ、ｐｎνｐｎ構造では定常損失も小さい。
【０００８】
一方、スイッチング損失には、ターンオン損失とターンオフ損失とがある。この内、ターンオン損失は、ターンオフ損失の約１０％程度であるため、素子の高耐圧化に際してその増大が問題となるのはターンオフ損失である。そして、ターンオフ損失の９０％近くは、テイル損失によって発生しており、このテイル損失は、テイル電流に起因する。
【０００９】
テイル電流は、ＧＴＯサイリスタのターンオフ過程において、ｐゲート層よりｐベース層の過剰なキャリアを引き出し、ｐベース層とｎベース層間の主接合が回復していくときに、ｎベース層中に残った過剰なキャリアが消滅することにより流れる電流である。
【００１０】
ｎベース層にはｐベース層のようにゲート部がないため、過剰なキャリアは、ゲート部より引き出されるのではなくて、ｐエミッタ層より注入されたキャリアと再結合することによって消滅する。
【００１１】
素子を高耐電圧化すると、ｎベース層の不純物濃度が低くなり、またその厚みを増加しなければならないため、過剰なキャリアが増える。しかも、ｎベース層の厚みの増加によってターンオン特性を著しく損なわないようにするためには、ｎベース層のキャリアのライフタイムを長く設定しなければならない。これらの理由により、ＧＴＯサイリスタを高耐電圧化すればするほどにテイル電流は増え、テイル損失が増加するわけである。
【００１２】
このような問題点を解決するために、最近では、従来のＧＴＯサイリスタのｐｎｐｎ構造及びｐｎνｐｎ構造において、アノードエミッタショート構造と呼ばれる構造が提案されている。例えば、そのような構造は、特開平１−１６５１６９号公報（その第１図）や特開平４−２３４７２号公報（その第１図（ｈ））や特開平４−１１２５４３号公報（その第１図（Ｈ））や特開平１−３１８２６４号公報（その第１図）等の文献に開示されている。この構造は、ｎベース層の一部をｐエミッタ層内を貫くように延長形成してアノード電極にショートさせた構造であり、テイル時間中のｎベース層中の過剰なキャリアをアノード電極より引き出せるようにした構造である。従って、アノードエミッタショート構造では、テイル損失が小さく、結果として、スイッチング損失が小さいという利点をもつ。
【００１３】
【発明が解決しようとする課題】
ｐｎνｐｎ構造にアノードエミッタショート構造を適用したものは、ＧＴＯサイリスタの高耐電圧化に伴って増加する定常損失とスイッチング損失の低減に有効な方法として適用されている。しかし、そこではｎ+バッファ層とｐエミッタ層との短絡による方法を利用しているので、さらなる高耐電圧化に加えて、高周波数化をも実現していく上では上記テイル電流減少方法ではなお不十分と言え、テイル電流によるターンオフ損失の増加という問題点が再び浮上する。
【００１４】
この発明は、そのような問題点を解消するためになされたものであり、更なる高耐電圧化・高周波数化に対しても十分にターンオフ損失の低減を実現できるＧＴＯサイリスタの新規な構造を、従来の製造方法に一工程を付加するだけで提供可能とするものである。
【００１５】
【課題を解決するための手段】
請求項１に係る発明は、第１導電型の第１表面濃度の不純物を有する第１エミッタ層と、第２導電型の不純物を有する第１ベース層と、前記第１導電型の不純物を有する第２ベース層と、前記第２導電型の不純物を有する第２エミッタ層とが順次に積層形成されたゲートターンオフサイリスタにおいて、前記第１ベース層は、第２表面濃度の前記第２導電型の不純物を有する過剰キャリア再結合促進用の半導体層と、第３表面濃度の前記第２導電型の不純物を有するバッファ層と、第４表面濃度の前記第２導電型の不純物を有するベース本体層との順次の積層によって形成されており、前記第１表面濃度＞前記第２表面濃度＞前記第３表面濃度＞前記第４表面濃度の関係が成立することを特徴とする。
【００１６】
請求項２に係る発明は、請求項１に記載のゲートターンオフサイリスタにおいて、前記第３表面濃度は、定格電圧によって生じる空乏層の電界が前記過剰キャリア再結合促進用半導体層に影響を与えないように設定されていることを特徴とする。
【００１７】
請求項３に係る発明は、請求項１又は２に記載のゲートターンオフサイリスタにおいて、前記第１表面濃度を１０nとすると、前記第１表面濃度と前記第２表面濃度との差が（１０n−１０n-1）以下となるように前記第２表面濃度が設定されていることを特徴とする。
【００１８】
請求項４に係る発明は、請求項１ないし３の何れかに記載のゲートターンオフサイリスタにおいて、前記第１エミッタ層は第１電極層の上に積層形成され、第２電極層は前記第２エミッタ層の上に積層形成され、前記第２エミッタ層は前記第２ベース層の所定部分上に積層形成され、前記過剰キャリア再結合促進用半導体層の一部に当たる所定部分が前記第１エミッタ層を貫通して前記第１電極層と接続されていることを特徴とする。
【００１９】
請求項５に係る発明は、請求項４に記載のゲートターンオフサイリスタにおいて、前記過剰キャリア再結合促進用半導体層の前記所定部分は前記第２エミッタ層の直下に於いて前記第２エミッタ層の形成方向と平行な方向に形成されていることを特徴とする。
【００２０】
請求項６に係る発明は、請求項４に記載のゲートターンオフサイリスタにおいて、前記過剰キャリア再結合促進用半導体層の前記所定部分は前記第２エミッタ層の直下に於いて前記第２エミッタ層の形成方向と直交する方向に形成されていることを特徴とする。
【００２１】
【発明の実施の形態】
この発明に係る半導体装置は、ｐＥ層（第１エミッタ層），ｎ++層（過剰キャリア再結合促進用半導体層），ｎ+層（バッファ層），ｎ-層（第１ベース本体層），ｐＢ層（第２ベース層），ｎＥ層（第２エミッタ層）の６層でＧＴＯサイリスタの素子を構成するとともに、更にその６層構造と従来のアノードエミッタショート構造との最適化をも図ったものである。
【００２２】
（実施の形態１）
この発明の実施の形態１に係るＧＴＯサイリスタの素子構造を図１，図２に基づき説明する。同サイリスタの素子構造は、基本的にはｐｎνｐｎ構造である。
【００２３】
図１の斜視図に示す通り、アノード電極として機能するアノード電極層（金属層）５の上には、ｐ型のエミッタ層としてのｐＥ層１、過剰キャリア再結合促進用のｎ型半導体層としてのｎ++層１１、空乏層の電界を阻止するｎ型のバッファ層としてのｎ+層１０、ｎ型のベース層本体として機能するｎ-層９、ｐ型のベース層としてのｐＢ層３及びｎ型のエミッタ層としてのｎＥ層４が、順次に積層形成されている。但し、ｎＥ層４は、ｐＢ層３の所定部分３Ａ上に第１方向Ｄ１に平行に積層されている。６は、ｎＥ層４の上に設けた金属層であり、カソード電極層としてカソード電極部を形成する。７は、上記所定部分３Ａ以外のｐＢ層３の上面上を第１方向Ｄ１に向けて積層されたゲート電極層であり、ゲート電極層７直下のｐＢ層３の部分はｐ型ゲート部として機能する。そして、ｎ-層９，ｎ+層１０，ｎ++層１１とは、「ｎ型のベース層（第１ベース層）」を形成している。
【００２４】
本構造の核心部分は、ｐＥ層１とｎ+層１０との間に全面的にｎ++層１１を形成した点にある。
【００２５】
この構造における拡散プロファイルを、図２に示す。図２において、１’はｐＥ層１の不純物の表面濃度（第１表面濃度）を、９’はｎ-層２の表面濃度（第４表面濃度）を、３’はｐＢ層３の表面濃度を、４’はｎＥ層４の表面濃度を、１０’はｎ+層１０の表面濃度（第３表面濃度）を、１１’はｎ++層１１の表面濃度（第２表面濃度）を、各々概略的に示す。同図２より明らかな通り、本構造では、１’＞１１’＞１０’＞９’の関係が成立し、更に表面濃度１’，１１’との間には後述する関係が成立する。
【００２６】
図２に示すｎ-層１０の表面濃度１０’は、定格電圧に対してｎベース層中に生じる空乏層の電界がｎ++層１１の形成部分にまで届かないような最小の表面濃度に設定される。
【００２７】
図１の構造の素子の形成方法は、従来のｐｎνｐｎ構造の製造方法に対して、ｎ++層１１の形成工程を１ステップだけ設けるだけで実現される。即ち、ｎ-層のシリコン基板２０のカソード側の第２主面上にｐＢ層３を拡散形成し、次に同基板２０のアノード側の第１主面よりｎ+拡散層を形成して、ｎ-層９を得る。次に、ｐＢ層３の所定部分３Ａ上にｎＥ層４を形成し、第１主面よりｎ型の不純物を多く拡散してｎ+層１０よりも高濃度なｎ++層１１を形成し、さらに高濃度なｐＥ層１を形成する。その後、各電極層５，６，７を形成する。これにより、従来のｐＥ層，ｎ+層，ｎ-層，ｐＢ層，ｎＥ層の５層で構成されているｐｎνｐｎ構造に対して、ｐＥ層１とｎ+層１０との間に、ｎ++層１１が形成される。
【００２８】
更なる高耐電圧化・高周波数化に対してより一層のターンオフ損失の低減化を実現するためには、ｎベース層中に生じた過剰キャリアの再結合消滅をより一層速やかに促進することが必要であり、従来のような過剰キャリアをアノード電極側に引抜く手法では根本的な解決手段にはなりえないと考える。ところが、従来のｐｎνｐｎ構造では、ｐＥ層１の表面濃度とｎ+層１０の表面濃度との濃度差が１０4以上で形成されているため、この濃度差がターンオフ過程における過剰なキャリアの排出（再結合）を阻害する原因となっている。
【００２９】
本発明においては、この点に着眼して、上記過剰キャリアの再結合による消滅の促進を図って、より一層のテイル電流の速やかな減少を促進するものである。即ち、ｐＥ層１とｎ+層１０との間に積層的に形成するｎ++層１１の表面濃度１１’を、ｐＥ層１の表面濃度１’を１０nとした時に、濃度１０n-1になるようにして、ｐＥ層１の表面濃度１’とｎ++層１１の表面濃度１１’との差が１０n−１０n-1となるように設定する（勿論、濃度差は１０n−１０n-1よりも小さくても良い）。これにより、両者１，１１間の濃度差は再結合の障害とはならない程度にまで最適化されるので、過剰キャリアとｐＥ層１より注入されるキャリアとの再結合が一層促進され、ターンオフ過程におけるｎ-層９の過剰なキャリアの排出効率を格段に上げることが可能となり、テイル電流を急速に下げ、ターンオフ損失を大幅に減少させることを可能にする。この再結合消滅の促進を利用した、テイル損失低減化の効果は、従来のアノードエミッタショート構造における短絡による減少分よりも、格段に大きい。そのため、より一層の高耐電圧化・高周波数化の要求に対して、本構造は適用可能となる。
【００３０】
尚、図１中のカソード電極層６とゲート電極層７とが逆の配置関係（ゲート電極層が中央領域に配置され、その外周にカソード電極層がある配置）であっても良い。
【００３１】
（実施の形態２）
また、上記実施の形態１では、ｐｎνｐｎ構造において、ｎ++層を追加することで過剰キャリアの再結合による消滅を促進させる場合について説明したが、この構造に従来のアノードエミッタショート構造を適用して、▲１▼過剰キャリアの再結合消滅と▲２▼アノード側への短絡による過剰キャリアの引き抜きという両効果を奏するようにすることもできる。即ち、ｎ++層の一部にあたる所定部分をｐＥ層を貫通するように延長形成して当該所定部分をアノード電極と接続することにより、ｎ++層とｐＥ層とを短絡する。これにより、アノードエミッタショート構造パターンが追加的に形成されて、上記実施の形態１と同様の効果と従来技術の効果とが同時に得られる。
【００３２】
例えば、図３の斜視図とその縦断面図４に示すように、ｎ++層１１の任意の位置よりアノード電極層５に到達するまで延長形成された短絡パターン部１１Ｃで以て、ｎ++層１１とｐＥ層１とを短絡する（ｎＥ層４に対してドット状となるように、ｎ++層１１の延長部分１１Ｃのパターンを形成する）。
【００３３】
（実施の形態３）
本実施の形態は実施の形態２の変形例であり、アノード電極にまで延長形成したｎ++層１１の所定部分の形成位置をｎＥ層４との関係で特定したものである。
【００３４】
図５の斜視図と、その縦断面図たる図６に示すように、ｎ++層１１とｐＥ層１とを短絡するための短絡パターン部１１Ａを、ｎＥ層４の直下の位置においてｎＥ層４の形成方向と平行な方向（Ｄ１）に形成する。
【００３５】
これにより、実施の形態２の効果に加えて、次の効果が重畳して得られる。即ち、ｎＥ層４に対面した短絡パターン部１１Ａの面積が実施の形態２の場合と比べて大きくなるので、ターンオフ過程における過剰キャリアの排出効率をより一層高めることができる。
【００３６】
（実施の形態４）
本実施の形態４も、実施の形態２の変形例であるが、（実施の形態３のメリットをやや減少させることにはなるが、）実施の形態３のデメリットを改善しようとする点にある。
【００３７】
図７とその縦断面図８に示すように、ｎ++層１１の所定部分を延長形成してｎ++層１１とｐＥ層１とを短絡するときに、ｎＥ層４の直下位置よりｎＥ層４の形成方向Ｄ１と直交する方向Ｄ２に沿って、ｎ++層１１の短絡パターン部１１Ｂを形成する。
【００３８】
これにより、ターンオフ過程での過剰キャリアの排出効率は実施の形態３よりもやや低下するが、ｎＥ層４に対面した短絡パターン部１１Ｂの部分の面積が実施の形態３の場合よりも小さくなる分だけ、実施の形態３よりもターンオン過程での特性を改良することができる。
【００３９】
【発明の効果】
請求項１〜３記載の発明によれば、過剰キャリア再結合促進用半導体層をバッファ層と第１エミッタ層との間に形成しており、かつ第１表面濃度＞第２表面濃度＞第３表面濃度＞第４表面濃度の関係が成立しているので、ターンオフ時に第１ベース層内に生じた過剰キャリアと第１エミッタ層内のキャリアとの再結合がより一層促進され、この再結合消滅による過剰キャリアの排出効率が飛躍的に高められる結果、テイル電流の一層の減少が促進される。従って、より一層の高耐電圧化・高周波数化に対してもターンオフ損失の小さなゲートターンオフサイリスタを実現することができる。
【００４０】
特に請求項２の発明では、バッファ層の第３表面濃度が適切に設定されているので、過剰キャリア再結合促進用半導体層は空乏層の電界による影響を受けないという効果を奏する。
【００４１】
更に請求項３の発明によれば、第１エミッタ層と過剰キャリア再結合促進用半導体層との表面濃度差が（１０n−１０n-1）以下に設定されているので、両者の表面濃度差が小さく、より一層、過剰キャリアの再結合消滅を発生しやすくすることができるという効果を奏する。
【００４２】
請求項４記載の発明によれば、過剰キャリア再結合促進用半導体層の所定部分と延長形成して第１電極層に接続しているので、第１電極層を介して過剰キャリア再結合促進用半導体層と第１エミッタ層が短絡され、第１ベース層中に生じた過剰キャリアを第１電極層へ引抜く経路が形成される。そのため、過剰キャリア再結合促進用半導体層自体を設けたことにより、過剰キャリアの再結合消滅の促進化と過剰キャリアの第１電極層側への引抜きという両効果が重畳して得られることとなり、ターンオフ時のより一層のテイル電流ないしテイル損失の減少化を図ることができる。
【００４３】
請求項５記載の発明によれば、過剰キャリア再結合促進用半導体層の所定部分を特に第２エミッタ層に平行に形成しているので、過剰キャリア再結合促進用半導体層の内で第２エミッタ層と対面した部分の面積が増大する。その結果、ターンオフ時の過剰キャリア排出効率をより一層高めることができる。
【００４４】
請求項６記載の発明によれば、過剰キャリア再結合促進用半導体層の所定部分を特に第２エミッタ層に直交するように形成しているので、過剰キャリア再結合促進用半導体層の内で第２エミッタ層と対面した部分を確保しつつ、その面積を請求項５の発明の場合よりも小さくすることができるので、ターンオフ時の過剰キャリア排出効率の増大化を図りつつ、ターンオン時の損失の増大をも防止することができる。
【図面の簡単な説明】
【図１】  実施の形態１のＧＴＯサイリスタの素子構造を示す斜視図である。
【図２】  本発明における各層の拡散プロファイルを示す図である。
【図３】  実施の形態２のＧＴＯサイリスタの素子構造を示す斜視図である。
【図４】  実施の形態２のＧＴＯサイリスタの素子構造を示す縦断面図である。
【図５】  実施の形態３のＧＴＯサイリスタの素子構造を示す斜視図である。
【図６】  実施の形態３のＧＴＯサイリスタの素子構造を示す縦断面図である。
【図７】  実施の形態４のＧＴＯサイリスタの素子構造を示す斜視図である。
【図８】  実施の形態４のＧＴＯサイリスタの素子構造を示す縦断面図である。
【図９】  従来のＧＴＯサイリスタの素子構造を示す斜視図である。
【図１０】  従来のＧＴＯサイリスタの素子構造を示す斜視図である。
【符号の説明】
１  ｐＥ層、３  ｐＢ層、４  ｎＥ層、５  アノード電極層、６  カソード電極層、９  ｎ-層、１０  ｎ+層、１１  ｎ++層、１１Ａ，１１Ｂ，１１Ｃ  短絡パターン部。
【図１】
0003962120.tif 000002
【図２】
0003962120.tif 000003
【図３】
0003962120.tif 000004
【図４】
0003962120.tif 000005
【図５】
0003962120.tif 000006
【図６】
0003962120.tif 000007
【図７】
0003962120.tif 000008
【図８】
0003962120.tif 000009
【図９】
0003962120.tif 000010
【図１０】
0003962120.tif 000011