(57)【特許請求の範囲】
【請求項１】
メインメモリブロックとブートメモリブロックとにメモリ領域を分割したメモリセルアレイの所定のメモリセルに入力アドレスに基づいてアクセス可能とする不揮発性半導体記憶装置において、
所定の第１情報を記憶可能とする第１情報記憶手段と、
所定の第２情報を記憶可能とする第２情報記憶手段と、
該第１情報記億手段からの第１情報入力に応じて、該第２情報記憶手段からの第２情報入力および、アセンブリされた後のデバイス外部からの第３情報入力の何れかを選択して制御信号として出力する出力選択手段と、
該制御信号に応じてトップブートタイプとボトムブートタイプを切り換えるアドレス制御手段とを備え、
該出力選択手段は、該第１情報記億手段からの第１情報入力が第１レベルのときは該第２情報記憶手段からの第２情報入力を該アドレス制御手段に出力し、該第１情報記億手段の第１情報入力が第２レベルのときは外部からの第３情報入力を該アドレス制御手段に出力する不揮発性半導体記憶装置。
【請求項２】
前記第１情報記憶手段および第２情報記憶手段はそれぞれ、少なくとも２つの不揮発性半導体メモリセルを有し、その全ての不揮発性半導体メモリセルが消去された初期状態から、何れか一方の不揮発性半導体メモリセルに情報書き込みを行うことにより記憶状態を設定する請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１情報記憶手段および第２情報記憶手段に記憶される情報は、外部から入力されるコマンドに従って設定可能とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１情報記憶手段および第２情報記憶手段に記憶される情報を設定する外部から入力されるコマンドを無効にするコマンド無効手段をさらに有した請求項１〜３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
製品のアッセンブル直後の前記第１情報記憶手段および第２情報記憶手段に対する未プログラム時には前記出力選択手段は前記第２情報入力を選択し、製品出荷時の前記第１情報記憶手段に対するプログラム時以降に該出力選択手段は前記第３情報入力を選択可能とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
製品出荷時の前記第１情報記憶手段および第２情報記憶手段に対するプログラム時に前記出力選択手段は前記第２情報入力を選択可能とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
製品出荷後の前記第１情報記憶手段および第２情報記憶手段に対するプログラム時に前記出力選択手段は前記第３情報入力および第２情報入力のいずれかに選択可能とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メインメモリブロックとブートメモリブロックとにメモリ領域を分割したメモリセルアレイの所定のメモリセルに入力アドレスに基づいてアクセス可能とする不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、不揮発性メモリのフラッシュメモリは、携帯電話器、プリンタ、ネットワーク機器などのさまざまな電子情報機器に搭載され、その市場を広げている。フラッシュメモリとは、一般的には、電源を切ってもデータ保持可能でかつデータ書き換え可能なメモリセルを複数個同一基板上に形成したものであり、そのメモリセルを図３に示している。図３において、メモリセル１００は、基板上に形成された拡散領域１０１，１０２を有しており、拡散領域１０１，１０２はメモリセルのドレイン領域とソース領域を形成している。これらのドレイン領域とソース領域の上方にはフローティングゲート１０３が形成されている。フローティングゲート１０３は電荷を保持するものであり、その上下に酸化膜１０４，１０５が形成されて、電気的に絶縁された状態になっている。この酸化膜１０５上にはコントロールゲート１０６が形成され、このコントロールゲート１０６に印加する制御電圧によって、フローティングゲート１０３ヘの電荷の注入（プログラム）および、フロティングゲート１０３からの電荷の引き抜き（消去）が行われ、さらにフローティングゲート１０３に蓄えられた電荷情報（データ）を読み出す際のメモリセル１００の選択も行う。
【０００３】
一般的には、フローティングゲート１０３ヘの電荷の注入やフロティングゲート１０３からの電荷の引き抜きなど、電荷（電子）のやり取りは、前述した酸化膜１０４を通るトンネル電流か、または活性化されたホットエレクトロンによって行われる。このため、酸化膜１０４はトンネル膜とも呼ばれている。酸化膜１０４を通してフローティングゲート１０３に注入された電荷は、特別な電界が加えられなければ半永久的に保持されるため、フラッシュメモリに書き込まれた電荷情報（データ）は、特別な保持用電圧を与えなくとも長期間保持されることになる。
【０００４】
一方、揮発性メモリのダイナミックＲＡＭ（ＤＲＡＭ）やスタティックＲＡＭ（ＳＲＡＭ）は、データの保持を行うために、バッテリパックアップが必要となることから、近年、成長が著しい携帯機器では、このようなバッテリパックアップが不用であるフラッシュメモリが多用されるようになっている。
【０００５】
不揮発性メモリのフラッシュメモリは、電気的に消去／プログラムが可能であり、システム上でのデータの書き換えが自由に行えるため、製品サイクルが短く、開発期間も限られたシステムにとっては、システムソフトウェアのバグ取りを製品出荷直前まで行えたり、または製品出荷後もソフトウェアにバグがあった際に、システム内のボードを取り替えることなく簡単にソフトウェアのアップデートが行える。このような理由から、データの書き換えが不可能なマスクＲＯＭが急速な勢いで、データの書き換えが可能なフラッシュメモリに置き換えられつつある。
【０００６】
前述したように、フラッシュメモリには、そのシステムのシステムソフトウェアが書き込まれることが一般的であるが、フラッシュメモリそのものが電気的に書き換えが可能であるために、予期せぬ電源遮断などにより、フラッシュメモリ内部が誤って書き換えらてしまうことがある。このような不意の書き換えに対して、フラッシュメモリには、様々な保護機能が用いられているが、一般的には、ブロック単位に書き換えを禁止する方法が用いられている。不幸にも、システムソフトウェアが不用意に書き換えられてしまったときに、何らかの手法を用いて、外部から再度、システムソフトウェアをダウンロードする必要がある。これを行うためには、システムソフトウェア中のシステムダウンロードを実行するためのソフトウェア（一般的にはこれをブートコードと呼ぶ）を、他のソフトウェアとは切り放して、絶対にデータの書き換えができない（またはデータの書き換えが非常に困難な）フラッシュメモリ上のブロックに、他のソフトウェアとは独立に書き込んでおく必要がある。
【０００７】
ブートコードは、一般的には、数Ｋバイト程度の大きさしかないため、これを納めるための、数Ｋバイトの保護機能の高いブロックが必要になる。これがブートブロックと呼ばれるものである。ブートブロックは、フラッシュメモリの一般的なメモリブロックである６４Ｋバイトに対し、８Ｋバイト程度の小さいものになっている。このブートブロックは、そのシステムのＣＰＵ（中央演算処理装置）に依存して、そのシステムのアドレスエリアの最上位または最下位に配置される。即ち、ブートブロックに格納されるブートコードは前述の通り、その性質上システムの初期化（リセット）直後に実行すべきものであるが、システムに使用されるＣＰＵがリセット後に実行するアドレス値は、そのアーキテクチャによって、メモリ空間の先頭（２０ビットの物理アドレスを持つＣＰＵの場合、例えば０００００Ｈ）にあるものや、メモリ空間の後尾（同じく、例えばＦ００００Ｈ）にあるものが存在する。したがって、各々のアーキテクチャに応じて、ブートブロックをリセット直後に出力されるアドレスにマッピングするために、ブートブロックがアドレスエリアの最上位側または最下位側の何れかに配置した方がアドレスデコード回路を容易に実現できるという利点がある。
【０００８】
これを図４に示している。図４において、ブートブロックが、アドレスエリアの最上位に配置されたものがトップブートタイプであり、アドレスエリアの最下位に配置されたものが、ボトムブートタイプと呼ばれている。したがって、ブートブロックタイプのフラッシュメモリには、トップブートタイプの製品とボトムブートタイプの製品の２種類が必ず存在する。これらの両ブートタイプの製品は、フラッシュメモリベンダーから出荷される際に、既に何れかのタイプに固定化されている。
【０００９】
例えば特開平１１−８６６００号公報「不揮発性半導体記憶装置」には、ブートタイプの切り換え手法が示されている。この手法を図５を用いて説明する。図５において、アドレスバッファ１１１には外部からアドレスＡ０〜Ａｉが入力される。アドレスＡ０〜Ａｉはアドレスバッファ１１１を経由してアドレス制御回路１１２に送られる。アドレス制御回路１１２に送られたアドレスＡ０〜Ａｉは、アドレス制御回路１１２で内部アドレス１１２ａ，１１２ｂに変換された後にそれぞれＸデコーダ１１３とＹデコーダ１１４に送られる。
【００１０】
メモリアレイ１１５内には、メインメモリ領域１１５ａとブートメモリ領域１１５ｂとが設けられており、これらのメモリ領域の所定のフラッシュメモリセルが選択される。
【００１１】
この選択されたメモリセルから読み出された信号は、センスアンプ１１６で増幅され、Ｉ／０バッファ１１７を介してデバイス外部にデータＤ０〜Ｄｊとして出力される。
【００１２】
このとき、アドレス制御回路１１２の内部にてトップブートデバイスとボトムブートデバイスのアドレスの切り換えが行われる。この切り換えをつかさどる制御信号１１２ｃは、ワイヤーボンディング部１１８から供給される。例えば、ワイヤーボンドがＶＣＣ端子に対して接続され、制御信号１１２ｃが「Ｈ」レベルに固定された場合は、アドレスバッファ１１１から入力されたアドレスＡ０〜ＡｉをそのままＸデコーダ１１３およびＹデコーダ１１４に出力し、また、ワイヤーボンドがＧＮＤに対して接続され、制御信号１１２ｃが「Ｌ」レベルに固定された場合は、Ｙデコーダ１１４に出力されるアドレスを反転することで、ブート領域をアクセスするためのアドレスマップを逆転することができる。
【００１３】
このようにして、ワイヤーボンディング部１１８のボンディングによる切り換え（一般的にはボンディングオプションと呼ぶ）により、同一マスクを用いたブートタイプフラッシュメモリにおいて、パッケージングを行う際に、ボトムブートとトップブートとを容易に切り替えることができる。なお、書込回路１１９は、データ書き込み時に、選択されたメモリセルに対して、入力データＤ０〜Ｄｊを書込むものである。
【００１４】
【発明が解決しようとする課題】
しかし、このようなボンディングオプションを用いた切り替え手法では、（１）アセンブリ後にトップブートとボトムブートを切り替えることができない。また、（２）製品出荷した後で、ユーザによるブートタイプの切り替えができない。
【００１５】
上記（１）の問題は、メーカサイドの在庫調整を難しくし、上記（２）の問題は、ユーザサイドでの在庫調整を難しくしている。
【００１６】
例えば、ボトムブートを必要とするシステム用にボトムブートフラッシュメモリを持つ製品を購入したが、そのシステムの製品出荷量があまり伸びず、ボトムブートフラッシュメモリを持つ製品が在庫として残ってしまったような場合、それをトップブート用のシステムに転用することができない。
【００１７】
本発明は、上記事情に鑑みて為されたもので、製品のアセンブリ後にボトムブートタイプとトップブートタイプとを切り換えると共に、ユーザへの出荷後であっても、ユーザ側にてトップブートタイプとボトムブートタイプとを切り換えて設定することができる不揮発性半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、メインメモリブロックとブートメモリブロックとにメモリ領域を分割したメモリセルアレイの所定のメモリセルに入力アドレスに基づいてアクセス可能とする不揮発性半導体記憶装置において、所定の第１情報を記憶可能とする第１情報記憶手段と、所定の第２情報を記憶可能とする第２情報記憶手段と、該第１情報記億手段からの第１情報入力に応じて、該第２情報記憶手段からの第２情報入力および、アセンブリされた後のデバイス外部からの第３情報入力の何れかを選択して制御信号として出力する出力選択手段と、該制御信号に応じてトップブートタイプとボトムブートタイプを切り換えるアドレス制御手段とを備え、該出力選択手段は、該第１情報記億手段からの第１情報入力が第１レベルのときは該第２情報記憶手段からの第２情報入力を該アドレス制御手段に出力し、該第１情報記億手段の第１情報入力が第２レベルのときは外部からの第３情報入力を該アドレス制御手段に出力するものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の不揮発性半導体記憶装置において、製品のアッセンブル直後の前記第１情報記憶手段および第２情報記憶手段に対する未プログラム時には前記出力選択手段は前記第２情報入力を選択し、製品出荷時の前記第１情報記憶手段に対するプログラム時以降に該出力選択手段は前記第３情報入力を選択可能とする。また、好ましくは、本発明の不揮発性半導体記憶装置において、製品出荷時の前記第１情報記憶手段および第２情報記憶手段に対するプログラム時に前記出力選択手段は前記第２情報入力を選択可能とする。さらに、好ましくは、本発明の不揮発性半導体記憶装置において、製品出荷後の前記第１情報記憶手段および第２情報記憶手段に対するプログラム時に前記出力選択手段は前記第３情報入力および第２情報入力のいずれかに選択可能とする。
【００１９】
この構成により、従来のボンディングのような、一旦、接続状態を設定したら変更が不可能な方法によらず、出力選択手段が、第１情報記憶手段に記憶される第１情報入力に従い、第２情報記憶手段からの第２情報入力と外部端子に与えられる第３情報入力を切り換えてアドレス制御手段に出力可能としたので、製品のアセンブリ後にボトムブートタイプとトップブートタイプとを切り換えることが可能となり、ユーザへの製品出荷後であっても、ユーザ側にて外部端子からトップブートタイプとボトムブートタイプとを切り換えて設定することが可能となる。
【００２０】
また、好ましくは、本発明の不揮発性半導体記憶装置において、第１情報記憶手段および第２情報記憶手段はそれぞれ、少なくとも２つの不揮発性半導体メモリセルを有し、その全ての不揮発性半導体メモリセルが消去された初期状態から、何れか一方の不揮発性半導体メモリセルに情報書き込みを行うことにより記憶状態を設定する。
【００２１】
この構成により、第１情報記憶手段および第２情報記憶手段に不揮発性半導体メモリセルを用いるため、それに記憶される情報はデータを不揮発に保持すると共にデータ書き込み可能で柔軟に変更することが可能になる。
【００２２】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、第１情報記憶手段および第２情報記憶手段に記憶される情報は、外部から入力されるコマンドに従って設定可能とする。
【００２３】
この構成により、不揮発性半導体記憶装置のアセンブリが完了し製品として出荷した後においても、外部からコマンドを入力することにより、トップブートタイプとボトムブートタイプの切替えを行うことが可能となる。
【００２４】
さらに、好ましくは、本発明の不揮発性半導体記憶装置において、第１情報記憶手段および第２情報記憶手段に記憶される情報を設定する外部から入力されるコマンドを無効にするコマンド無効手段をさらに有する。
【００２５】
この構成により、コマンド無効手段を設けたので、誤書き込みによる不用意なトップブートタイプとボトムブートタイプの切替えが防止可能となり、ブートブロックの高い保護機能を維持することが可能となる。このコマンドを無効にする手段として、例えばその目的のためのコマンドをさらに備えるようにすることも可能である。
【００２６】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置について図面を参照しながら説明する。
【００２７】
図１は、本発明の一実施形態における不揮発性半導体記憶装置の要部構成を示すブロック図である。図１において、ブートタイプフラッシュメモリである不揮発性半導体記憶装置１は、アドレスバッファ２と、Ｉ／Ｏバッファ３と、アドレス制御手段としてのアドレス制御回路４と、書込回路５と、センスアンプ６と、Ｘデコーダ７と、Ｙデコーダ８と、メインメモリ領域９ａおよびブートメモリ領域９ｂを持つメモリセルアレイ９と、バッファ１０と、第１情報記憶手段としてのＣＡＭ（Content Addressable Memory）回路１１と、第２情報記憶手段としてのＣＡＭ回路１２と、出力選択手段（スイッチ手段）としてのマルチプレクサ１３とを備えている。
【００２８】
アドレスバッファ２は入力アドレスデータの一時記憶部であり、外部から入力されたアドレスＡ０〜Ａｉをアドレス制御回路４に出力するようにしている。
【００２９】
Ｉ／Ｏバッファ３は入出力データの一時記憶部であり、デバイス外部から入力されたデータＤ０〜Ｄｊを書込回路５に出力すると共に、センスアンプ６からのデータＤ０〜Ｄｊをデバイス外部に出力するものである。
【００３０】
アドレス制御回路４は、アドレスバッファ２からのアドレスＡ０〜Ａｉは、内部アドレス４ａ，４ｂに変換した後にＸデコーダ７とＹデコーダ８に出力するものである。また、アドレス制御回路４は、ブートタイプ切換用の制御信号４ｃに応じて、ブート領域をアクセスするためのアドレスマップを逆転することにより、トップブートタイプとボトムブートタイプのアドレスの切り換えを行うようになっている。トップブートタイプとは、ブートメモリブロック９ｂを選択するアドレスがメインメモリブロック９ａを選択するアドレスよりも上位に位置するものである。また、ボトムブートタイプとは、ブートメモリブロック９ｂを選択するアドレスがメインメモリブロック９ａを選択するアドレスよりも下位に位置するものである。
【００３１】
書込回路５は、データ書き込み時に、Ｘデコーダ７およびＹデコーダ８にて選択されたメモリセルに対して、入力データＤ０〜Ｄｊを書込むものである。
【００３２】
センスアンプ６は、Ｘデコーダ７およびＹデコーダ８にて選択されたメモリセルから読み出された信号を増幅するものである。
【００３３】
Ｘデコーダ７およびＹデコーダ８は、入力アドレスに基づいてメモリ領域の所定のフラッシュメモリセルを選択するものである。
【００３４】
メモリセルアレイ９は、少なくとも１個以上の電気的な消去単位であるメインメモリブロック９ａと、このメインメモリブロック９ａのビットサイズよりもビットサイズの小さいブートメモリブロック９ｂとのメモリ領域に分割されて設けられている。
【００３５】
バッファ１０は、その出力端子にフラッシュメモリデバイスのＢＸ外部端子が接続されており、ＢＸ外部端子に入力されたブートタイプ選択用の外部信号ＢＸを一旦記憶するものである。
【００３６】
ＣＡＭ回路１１，１２は、フラッシュメモリの内部状態（ブートタイプ）を選択する情報（第１情報入力と第２情報入力）を保持するための記憶回路であり、情報記憶用に例えば２つの不揮発性半導体メモリセル（フラッシュメモリセル）を用いて構成されている。ＣＡＭ回路１１，１２の一回路構成例を図２に示している。
【００３７】
図２は、図１のＣＡＭ回路１１，１２の一例を示す回路図である。図２において、ＣＡＭ回路１１，１２はそれぞれ、ロード（負荷）となるＰｃｈトランジスタ２１、Ｎｃｈトランジスタ２２およびフラッシュメモリセル２３がこの順に直列接続されると共に、ロード（負荷）となるＰｃｈトランジスタ２４、Ｎｃｈトランジスタ２５およびフラッシュメモリセル２６がこの順に直列接続されて設けられている。これらのＰｃｈトランジスタ２１とＮｃｈトランジスタ２２の接続点であるノード２７はＰｃｈトランジスタ２４のゲートに接続され、Ｐｃｈトランジスタ２４とＮｃｈトランジスタ２５の接続点であるノード２８はＰｃｈトランジスタ２１のゲートに接続されており、ノード２８はインバータ２９を介して出力端子３０に接続されている。また、Ｎｃｈトランジスタ２２，２５の各ゲートはバイアス回路３１に共通接続され、フラッシュメモリセル２３，２６の各コントロールゲートはバイアス回路３２に共通接続されている。さらに、Ｎｃｈトランジスタ２２とフラッシュメモリセル２３の接続点であるノード３３はＮｃｈトランジスタ３４を介してプログラム電圧発生回路３５の一方出力端子に接続され、Ｎｃｈトランジスタ２５とフラッシュメモリセル２６の接続点であるノード３６はＮｃｈトランジスタ３７を介してプログラム電圧発生回路３５の他方出力端子に接続され、Ｎｃｈトランジスタ３４のゲートは入力端子Ａが接続されたノード３８に接続され、Ｎｃｈトランジスタ３７のゲートは入力端子Ｂが接続されたノード３９に接続されている。
【００３８】
マルチプレクサ１３は、ＣＡＭ回路１１からの出力信号（第１情報入力）を受けて、ＣＡＭ回路１２からの出力信号（第２情報入力）と、バッファ１０からの外部信号（第３情報入力）との何れかを選択し、その選択した信号をアドレス制御回路４に出力するものである。具体的には、マルチプレクサ１３は、入力端子の一方にＣＡＭ回路１２の出力端子が接続され、その他方にバッファ１０の出力端子が接続され、バッファ１０の入力端子はフラッシュメモリデバイスのＢＸ外部端子に接続されており、ＣＡＭ回路１１からの出力信号が「Ｌ」レベル（第２レベル）のときは、外部信号（第３情報入力）をマルチプレクサ１３の制御信号として出力し、ＣＡＭ回路１１からの出力信号が「Ｈ」レベル（第１レベル）のときは、ＣＡＭ回路１２からの出力信号（第２情報入力）をマルチプレクサ１３の制御信号として出力するスイッチ回路である。
【００３９】
上記構成により、以下、その動作を説明する。まず、本発明の特徴部分であるＣＡＭ回路１１，１２の回路動作について説明する。
【００４０】
フラッシュメモリは、製造の前半工程が完了した直後のウエハ状態では、ＵＶイレース（紫外線照射による消去）または電気的イレースにより、フラッシュメモリセル２３、２６は共に消去状態となっている。この消去状態では、前述した図３のメモリセルで示したフローティングゲートの電子が放出されているため、フラッシュメモリセル２３、２６の閾値は低くなっており、バイアス回路３２からのバイアス電圧により、フラッシュメモリセル２３，２６は共に導通状態であり、ノード３３，２７およびノード３６，２８の電位を下げようとする。ロードのＰｃｈトランジスタ２１，２４の能力をフラッシュメモリセル２３，２６の能力より十分小さくしておけば、ノード２７，２８は共に十分低い電圧レベルとなり、出力端子３０にはロジック「Ｈ」レベルが出力される。
【００４１】
次に、プログラム電圧発生回路３５でフラッシュメモリセル２３，２６に対してプログラムを行うのに十分な高電圧（「Ｈ」レベル）を発生させたのち、ノード３９に入力端子Ｂから高電圧を加え、かつバイアス回路３２からのバイアス電圧を十分高く設定すると、フラッシュメモリセル２６のドレイン側のノード３６には、Ｎｃｈトランジスタ３７を介して、プログラムに十分な高電圧が印加され、フラッシュメモリセル２６はプログラムされ、その閥値が上昇する。一旦、フラッシュメモリセル２６がプログラムされると、フラッシュメモリ２６は非導通になり、フラッシュメモリセル２３は導通状態のままであるので、ノード３３，２７が「Ｌ」レベル、ノード３６，２８が「Ｈ」レベルになり、出力端子３０からはロジック「Ｌ」レベルが出力される。
【００４２】
これとは逆に、Ｎｃｈトランジスタ３４のゲート側のノード３８を入力端子Ａから高電圧にして、フラッシュメモリセル２３側をプログラムすると、ノード３３，２７が「Ｈ」レベルになり、ノード３６，２８は「Ｌ」レベルのままであり、出力端子３０にはロジック「Ｈ」レベルが出力される。
【００４３】
このように、図２のＣＡＭ回路１１，１２は、２つあるフラッシュメモリセル２３，２６の何れかにプログラム（情報書き込み）を行うことで、「Ｌ」レベルおよび「Ｈ」レベルの情報を記憶して記憶状態が設定される。一般的に、揮発性半導体メモリのダイナミックＲＡＭやスタティックＲＡＭに用いられるフューズと違い、このＣＡＭ回路１１，１２を用いることで、パッケージ後も情報の記憶を行うことができる。
【００４４】
次に、マルチプレクサ１３の回路動作について説明する。
【００４５】
本発明の回路を採用したフラッシュメモリがパッケージにアセンブリされた直後は、ＣＡＭ回路１１，１２内のフラッシュメモリセルには全くプログラムが行われていないため、ＣＡＭ回路１１，１２の出力信号が共に「Ｈ」レベルとなっており、マルチプレクサ１３からの出力信号として、ＣＡＭ回路１２の出力信号が選択されて「Ｈ」レベルの信号が出力される。
【００４６】
フラッシュメモリの製品出荷の際に、ＣＡＭ回路１１内のどちらか適当な方のフラッシュメモリセル２３または２６にプログラムを行い、その出力信号を「Ｌ」レベルにすることで、バッファ１０からの外部信号ＢＸをマルチプレクサ１３からの制御信号としてアドレス制御回路４に出力することができる。
【００４７】
この状態では、ＢＸ外部端子に入力される外部信号ＢＸにより、アドレス制御回路４を直接制御できるため、ユーザへの製品出荷後に、ユーザのシステムに搭載する際に、ＢＸ外部端子をそのシステムの電源（ＶＣＣ）かまたは接地（ＧＮＤ）側に接続することで、その時点でトップブートタイプとボトムブートタイプの切り換えを行うことができる。したがって、ユーザは、在庫製品として保存しているフラッシュメモリを、その用途に合わせて、自由にボトムブートタイプとトップブートタイプとに切り換えることができる。
【００４８】
上記したブートタイプの設定とは逆に、ユーザヘの製品出荷の際に、ＣＡＭ回路１１の出力信号を「Ｈ」レベルに設定することで、マルチプレクサ１３からの制御信号を外部信号ＢＸから切り離し、ＣＡＭ回路１２側の出力信号とすることで、ＣＡＭ回路１２の出力信号を「Ｌ」レベルに設定するかまたは、「Ｈ」レベルに設定するかによって、ユーザヘの製品出荷の際に、ボトムブートタイプとトップブートタイプの何れかに設定することもできる。
【００４９】
ここで、これらＣＡＭ回路１１，１２からの出力信号は、外部から入力するコマンドによって図６のＣＡＭ書込回路を介して設定するようにすることもできる。このようにすることにより、本発明の不揮発性半導体記憶装置１をユーザに製品出荷した後も、ユーザ側で容易にボトムブートタイプとトップブートタイプの切り替えを行うことができる。この場合、誤書き込みによる不用意な設定を防ぐために、このコマンドの入力を無効にする図６に示すコマンド無効手段１４（例えば書込禁止レジスタおよび二つの論理積回路で構成され、これによってＣＡＭ書込回路からの書込データを遮断可能である）をさらに備えれば、ブートブロックが本来有していた高度な保護機能も維持することができる。もちろん、通常、メーカ側の出荷テストにおいて行われているように、この不揮発性半導体記憶装置１をある特殊な状態（ＯＥバーなどの抑制信号にＶＣＣ以上の電圧を印加して内部テストモードにするような状態）にすることにより、ＣＡＭ回路１１，１２を設定モードにし、ＣＡＭ回路１１，１２の出力を変更するようにしても良い。この場合、ＣＡＭ回路１１，１２の記憶状態の設定は複雑になるが、誤書き込みによる不用意な切替えが発生することは極めて稀となり、専用のコマンドを備えるような新たな保護手段を用いることなく、容易に高い保護機能を保持できるという利点がある。
【００５０】
以上により、本実施形態によれば、マルチプレクサ１３がアドレス制御回路４に対して、ＣＡＭ回路１１に記憶される第１情報入力に従い、ＣＡＭ回路１２からの第２情報入力とＢＸ外部端子に与えられる第３情報入力とを切り換えて制御信号として出力し、アドレス制御回路４がこれを受けて、製品のアセンブリ後にボトムブートタイプとトップブートタイプとを切り換えたり、また、ユーザへの出荷後であっても、ユーザ側にてＢＸ外部端子からトップブートタイプとボトムブートタイプとを切り換えてブートタイプを容易に設定することができるものである。
【００５１】
また、ＣＡＭ回路１１，１２にフラッシュメモリセル２３，２６を用いるため、それに記憶されるブートタイプ選択用の情報はデータを不揮発に保持すると共に情報書き込み可能で柔軟にブートタイプ選択用の情報を変更することができる。
【００５２】
さらに、不揮発性半導体記憶装置１のアセンブリが完了し製品として出荷した後においても、ＢＸ外部端子からコマンドを入力することにより、マルチプレクサ１３を介してアドレス制御回路４にてトップブートタイプとボトムブートタイプとの切り換えを行うことができ、メモリセルアレイ９のブートタイプに容易に対応することができる。
【００５３】
さらに、コマンド無効手段を設ければ、誤書き込みによる不用意なトップブートタイプとボトムブートタイプの切替えを防止でき、ブートブロックの高い保護機能を維持することができる。
【００５４】
【発明の効果】
以上のように、本発明によれば、製品のアセンブリ後のユーザヘの出荷直前にトップブートタイプとボトムブートタイプを設定することができるだけでなく、製品出荷後にもユーザにより両ブートタイプを切り替えて設定することができるため、トップブートタイプとボトムブートタイプの調整をきわめて容易に行うことができる。
【００５５】
また、第１情報記憶手段および第２情報記憶手段に不揮発性半導体メモリセルを用いるため、それに記憶されるブートタイプ選択情報を不揮発に保持すると共に情報書き込み可能で柔軟にその情報を容易に変更することができる。
【００５６】
さらに、不揮発性半導体記憶装置のアセンブリが完了し製品として出荷した後においても、外部からコマンドを入力することにより、トップブートタイプとボトムブートタイプの切り換えを行うことができる。
【００５７】
さらに、コマンド無効手段を設けたため、誤書き込みによる不用意なトップブートタイプとボトムブートタイプの切り換えが防止できて、ブートブロックの高い保護機能を維持することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における不揮発性半導体記憶装置の要部構成を示すブロック図である。
【図２】図１のＣＡＭ回路の一例を示す回路図である。
【図３】フラッシュメモリセルの断面図である。
【図４】トップブートタイプフラッシュメモリとボトムブートタイプフラッシュメモリのメモリマップ図である。
【図５】従来のブートタイプフラッシュメモリの要部構成を示すブロック図である。
【図６】図１の不揮発性半導体記憶装置にコマンド無効手段およびＣＡＭ書込回路を更に備えた構成例を示すブロック図である。
【符号の説明】
１    不揮発性半導体記憶装置
４    アドレス制御回路
７    Ｘデコーダ
８    Ｙデコーダ
９    メモリセルアレイ
９ａ    メインメモリ領域
９ｂ    ブートメモリ領域
１１，１２    ＣＡＭ回路
１３    マルチプレクサ
１４    コマンド無効手段
【図１】
0003891543.tif 000002
【図２】
0003891543.tif 000003
【図３】
0003891543.tif 000004
【図４】
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【図５】
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【図６】
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