(57)【特許請求の範囲】
【請求項１】
複数の半導体チップと、
配線パターンが形成されるとともに、それぞれの前記半導体チップがいずれかに搭載され、前記半導体チップよりも大きい外形をなす複数の基板と、
それぞれの前記基板における前記半導体チップが搭載された領域よりも外側の領域に形成された第１の端子と、
前記配線パターンの一部を含み、前記第１の端子と電気的に接続され、前記基板における前記第１の端子よりも内側の領域で、前記半導体チップと対向する面とは反対側の面を露出してなる第２の端子と、
を含み、
それぞれの前記基板は、積層して配置され、
積層されてなる一対の前記基板の前記第１の端子同士が電気的に接続されることにより、上下の前記半導体チップが電気的に接続されてなる半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２の端子は、その平面形状において前記第１の端子よりも大きく形成されてなる半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置において、
隣同士の前記第２の端子のピッチは、隣同士の前記第１の端子のピッチよりも広い半導体装置。
【請求項４】
請求項１から請求項３のいずれかに記載の半導体装置において、
前記第１の端子は、前記基板の端部で前記半導体チップの辺に沿って並んで形成され、
前記第２の端子は、前記半導体チップが搭載された領域を含む領域に形成されてなる半導体装置。
【請求項５】
請求項１から請求項４のいずれかに記載の半導体装置において、
前記配線パターンは、それぞれの前記基板の両面に形成されてなる半導体装置。
【請求項６】
請求項１から請求項４のいずれかに記載の半導体装置において、
前記配線パターンは、それぞれの前記基板における前記半導体チップが搭載される面に形成され、
それぞれの前記基板には、前記配線パターンと重なる第１及び第２の貫通穴が形成され、
前記第１の端子は、前記第１の貫通穴に位置し、
前記第２の端子は、前記第２の貫通穴に位置してなる半導体装置。
【請求項７】
請求項１から請求項６のいずれかに記載の半導体装置において、
前記第１の端子は、前記基板上の前記半導体チップの厚みを超える高さで、前記基板のいずれかの面から突出して形成されてなる半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第１の端子は、前記第１の貫通穴を介して、前記基板の前記半導体チップが搭載された側の面とは反対の面から突出して形成されてなる半導体装置。
【請求項９】
請求項１から請求項８のいずれかに記載の半導体装置において、
前記第１の端子は、前記配線パターンに電気的に接続するように設けられたバンプである半導体装置。
【請求項１０】
請求項１から請求項８のいずれかに記載の半導体装置において、
前記第１の端子は、前記配線パターンの一部である半導体装置。
【請求項１１】
請求項１から請求項１０のいずれかに記載の半導体装置において、
最下層の前記基板に形成され、最下層の前記基板のさらに下方に突出してなる外部端子を含む半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記外部端子は、前記第２の端子を含む前記配線パターンの一部が屈曲することによって形成されてなる半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【発明の背景】
電子機器の小型化に伴い、半導体チップが搭載された複数の基板（インターポーザ）を積層させて、高密度に組み込んだスタック構造の半導体装置が知られている。これによれば、半導体装置が実装される回路基板（マザーボード）の面積を有効利用し、小型化かつ高密度の電子機器を製造することができる。
【０００３】
例えば、特開平８−２３６６９４号公報では、スタック構造の半導体装置において、上下の半導体チップを接続するための接続端子は、中央部に配置される半導体チップを避けて基板の端部に配置されている。すなわち、接続端子は、基板における半導体チップの外側の領域に配置される。したがって、半導体装置の平面面積を抑えるには、接続端子は、小さくかつ狭いピッチで形成することが好ましい。
【０００４】
しかしながら、これによれば、接続端子が小さくかつ狭いピッチであるために、積層される前のそれぞれの半導体装置の電気特性の検査において、特殊な製造装置を使用する必要があった。また、製造装置に半導体装置の接続端子を位置合わせすることが煩雑であった。
【０００５】
本発明はこの問題点を解決するためのものであり、その目的は、スタック構造の半導体装置において、容易に電気特性を検査できる半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、
半導体チップと、
配線パターンが形成されるとともに前記半導体チップが一方の面に搭載され、前記半導体チップよりも大きい外形をなす基板と、
前記基板における前記半導体チップが搭載された領域よりも外側の領域に形成された第１の端子と、
前記配線パターンの一部を含み、前記基板における前記第１の端子よりも内側の領域で、前記半導体チップと対向する面とは反対側の面を露出してなる第２の端子と、
を含み、
前記半導体チップは、前記第１及び第２の端子と電気的に接続されてなる。
【０００７】
本発明によれば、半導体チップに電気的に接続された第１及び第２の端子が形成されている。これによって、例えば、第１の端子を他の部材との電気的接続に使用し、第２の端子を電気特性の検査に使用して、それぞれの用途に応じた好適な半導体装置を提供できる。
【０００８】
（２）この半導体装置において、前記第２の端子は、その平面形状において前記第１の端子よりも大きく形成されてもよい。
【０００９】
これによれば、基板には、第１の端子と、それよりも平面形状において大きい第２の端子が形成されている。第１の端子は半導体チップよりも外側の領域に形成される。それぞれの第１の端子は、平面形状が小さいので、半導体チップよりも外側にある複数の第１の端子の形成領域を小さくできる。これによって、半導体チップとほぼ同じ大きさの半導体装置を提供できる。
【００１０】
一方、第２の端子は、第１の端子よりも平面形状において大きい。これによって、例えば、第２の端子を介して、容易に半導体装置の電気特性を検査できる。すなわち、第１の端子は、電気特性を検査することを考慮することなく、小型かつ高密度の半導体装置を提供するために、可能な限り小さくすることができる。また、第２の端子は、基板の第１の端子よりも内側の領域に形成されるので、その平面形状が大きくても基板の平面面積を無駄に大きくすることがない。
【００１１】
したがって、小型かつ高密度であって、容易に電気特性を検査できる半導体装置を提供できる。
【００１２】
（３）この半導体装置において、隣同士の前記第２の端子のピッチは、隣同士の前記第１の端子のピッチよりも広くてもよい。
【００１３】
これによれば、第２の端子のピッチは第１の端子よりも広いので、例えば、特殊な製造装置を使用することなく容易に電気特性を検査できる。
【００１４】
（４）この半導体装置において、前記第１の端子は、前記基板の端部で前記半導体チップの辺に沿って並んで形成され、
前記第２の端子は、前記半導体チップが搭載された領域を含む領域に形成されてもよい。
【００１５】
これによれば、第１の端子は半導体チップの辺に沿って並んで形成されるので、基板の外形の大きさを半導体チップとほぼ同じにすることができる。一方、第２の端子は基板の半導体チップの内側を含む領域に形成されるので、２次元的に広がる領域に大きな形状で形成できる。
【００１６】
（５）この半導体装置において、前記基板の両面に前記配線パターンが形成されてもよい。
【００１７】
（６）この半導体装置において、前記基板には、前記半導体チップが搭載される面に前記配線パターンが形成されるとともに、前記配線パターンと重なる部分に複数の第１及び第２の貫通穴が形成され、
前記第１の端子は、前記第１の貫通穴上に位置し、
前記第２の端子は、前記第２の貫通穴を介して露出して設けられてもよい。
【００１８】
これによれば、例えば、第２の貫通穴は第１の貫通穴よりも大きい場合には、第２の貫通穴から露出する第２の端子によって容易に電気特性を検査できる。
【００１９】
（７）この半導体装置において、前記第１の端子は、前記基板の面から突出して形成されてなる突起部を含んでもよい。
【００２０】
これによって、例えば、各基板を積層して配置して、第１の端子によって上下の半導体チップを電気的に接続することができる。また、第２の端子が平面形状において第１の端子の突起部よりも大きい場合には、第２の端子によって容易に電気特性を検査できる。
【００２１】
（８）この半導体装置において、前記第１の端子の前記突起部は、前記基板上の前記半導体チップの厚みを超える高さで、前記基板のいずれかの面から突出して形成されてもよい。
【００２２】
これによって、例えば、各基板を積層して配置して、第１の端子によって上下の半導体チップを容易に電気的に接続することができる。
【００２３】
（９）この半導体装置において、前記第１の端子の前記突起部は、前記第１の貫通穴を介して、前記基板の前記半導体チップが搭載された側の面とは反対の面から突出して形成されてもよい。
【００２４】
これによって、配線パターンが基板の一方の面に形成された場合でも、他方の面に向けて第１の端子の突起部を突出させることができる。
【００２５】
（１０）この半導体装置において、前記第１の端子の前記突起部は、前記配線パターンに電気的に接続するように設けられたバンプであってもよい。
【００２６】
（１１）この半導体装置において、前記第１の端子は、前記配線パターンの一部であってもよい。
【００２７】
これによれば、第１の端子は配線パターンの一部であるので、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【００２８】
（１２）この半導体装置において、前記第１の端子の前記突起部は、前記基板の面から離れる方向に前記配線パターンの一部が屈曲することによって形成されてもよい。
【００２９】
これによれば、第１の端子は配線パターンの一部であり、第１の端子の突起部は配線パターンの屈曲部によって形成される。したがって、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【００３０】
（１３）本発明に係る半導体装置は、
複数の上記半導体装置を含み、
複数の前記基板は、それぞれの前記基板が積層して配置され、
前記第１の端子によって、上下の半導体チップが電気的に接続されてもよい。
【００３１】
本発明によれば、高密度かつ小型であるスタック構造の半導体装置を提供できる。
【００３２】
（１４）この半導体装置において、最下層の前記基板に形成され、他の前記基板を向く面とは反対の面から突出してなる外部端子を含んでもよい。
【００３３】
（１５）この半導体装置において、前記外部端子は、前記基板の面から離れる方向に、前記第２の端子を含む前記配線パターンの一部が屈曲することによって形成されてもよい。
【００３４】
これによれば、例えば第２の端子が第１の端子よりも平面形状において大きい場合には、半導体装置を容易に回路基板に位置合わせすることができる。したがって、半導体装置の実装時の歩留りを高めることができる。
【００３５】
（１６）この半導体装置において、前記外部端子は、前記第２の端子に電気的に接続するように設けられてもよい。
【００３６】
（１７）本発明に係る回路基板は、上記半導体装置が搭載され、最下層の前記基板に形成された前記第２の端子によって電気的に接続される。
【００３７】
（１８）本発明に係る電子機器は、上記半導体装置を有する。
【００３８】
（１９）本発明に係る半導体装置の製造方法は、
上記半導体装置に対して、前記基板に形成された前記第２の端子を介して、前記半導体装置の電気特性を検査する工程を含む。
【００３９】
本発明によれば、第２の端子を介して、電気特性を検査する。例えば、第２の端子が第１の端子よりも平面形状が大きい場合、さらには第２の端子のピッチが第１の端子のピッチよりも広い場合には、第２の端子によって、特殊な製造装置を使用することなく容易に半導体装置の電気特性を検査することができる。
【００４０】
（２０）本発明に係る半導体装置は、
上記半導体装置に対して、最下層の前記基板に形成された前記第２の端子を介して、前記半導体装置の電気特性を検査する工程を含む。
【００４１】
本発明によれば、第２の端子を介して、電気特性を検査する。これによって、例えば、積層前後において、半導体装置に対する電気特性の検査を共通化することができる。また、電気特性の検査時に使用する製造装置を汎用化することができる。
【００４２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００４３】
（第１の実施の形態）
図４は、本実施の形態に係る半導体装置を示す図である。図１は参考例に係る半導体装置の断面図であり、図２及び図３は参考例に係る半導体装置の平面図である。図４に示す半導体装置は、図１に示す半導体装置が複数段に積層された、いわゆるスタック構造の半導体装置である。
【００４４】
図１に示す半導体装置１は、半導体チップ１０と、基板２０と、を含む。半導体装置１は、半導体チップ１０が基板２０に搭載されてなる。
【００４５】
半導体チップ１０の外形は、矩形をなすことが多い。半導体チップ１０は、複数の電極１２を有する。電極１２は、半導体チップ１０に形成された集積回路の電極となる。電極１２は、半導体チップ１０における集積回路が形成された領域を有する面に形成されてもよい。電極１２は、集積回路の配線パターンに用いられる金属で形成されることが多く、一般的に、アルミニウム、アルミニウム系合金又は銅などで形成される。電極１２は、図１に示すように半導体チップ１０の端部に形成されてもよく、あるいは中央部に形成されてもよい。電極１２が半導体チップ１０の端部に並ぶ場合は、対向する２辺又は４辺に並んでいてもよい。なお、半導体チップ１０には、電極１２を有する面に、図示しない絶縁膜（パッシベーション膜）が形成されてもよい。
【００４６】
図１に示すように電極１２には、バンプ１４が形成されてもよい。図示するように、半導体チップ１０が基板２０にフェースダウンボンディングされる場合には、バンプ１４が形成されることが好ましい。バンプ１４は、ニッケルもしくは金メッキされたニッケル、ハンダ又は金などで突起状に形成されてもよい。電極１２と、バンプ１４との間にバンプ金属の拡散防止層として、ニッケル、クロム、チタン等を付加してもよい。
【００４７】
基板２０は、有機系又は無機系のいずれの材料から形成されてもよく、それらの複合構造からなるものであってもよい。有機系の基板として、ポリイミド樹脂からなるフレキシブル基板が挙げられる。無機系の基板としては、セラミック基板やガラス基板が挙げられる。また、それらの複合構造からなる基板として、ガラスエポキシ基板が挙げられる。基板２０の厚みは、これらの材質によって決められることが多い。なお、基板２０として、多層基板やビルドアップ型基板を用いてもよい。
【００４８】
図１に示すように、基板２０は、半導体チップ１０よりも大きい外形をなす。詳しくは、基板２０は、搭載された半導体チップ１０の外形から少なくとも一部においてはみ出している。半導体チップ１０が矩形をなす場合には、基板２０は半導体チップ１０の外形よりも大きな矩形をなしてもよい。
【００４９】
図１に示すように、半導体チップ１０は、基板２０の一方の面に搭載されている。図示する例では、基板２０に１つの半導体チップ１０が搭載されている。あるいは、基板２０に２つ以上の半導体チップ１０が搭載されてもよい。この場合に、複数の半導体チップ１０は、平面的に並んで配置されてもよく、あるいはそれぞれが積層されて配置されてもよい。複数の半導体チップ１０が平面的に並ぶ場合は、基板２０は、複数の半導体チップ１０が搭載された領域からはみ出す外形をなす。
【００５０】
基板２０には配線パターン３０が形成されている。本実施の形態では、配線パターン３０は基板２０の一方の面に形成されている。図１に示すように、配線パターン３０は、基板２０の半導体チップ１０が搭載された側の面に形成されてもよい。
【００５１】
図２は、基板２０における配線パターン３０が形成された面の平面図である。配線パターン３０は、所定の形状に引き回された複数の配線を含む。言い換えると、基板２０に複数の配線が所定の形状で形成されることで、基板２０の面に配線パターン３０が形成される。配線パターン３０は、例えば、銅などの導電材料で形成される。配線パターン３０は、フォトリソグラフィ、スパッタ又はメッキ処理などによって形成されてもよい。なお、配線パターン３０は、第３の実施の形態で示すように、基板２０の両面に形成されてもよい。
【００５２】
配線パターン３０は、電気的接続部３２をさらに含む。図２に示すように、電気的接続部３２は、電気的接続部３２に接続される配線の部分よりも面積が広く形成されてもよい。すなわち、電気的接続部３２は、ランド部であってもよい。
【００５３】
電気的接続部３２は、半導体チップ１０の電極１２と電気的に接続される。図１に示すように、半導体チップ１０は、電極１２を有する面を対向させて基板２０に搭載されてもよい。すなわち、半導体チップ１０はフェースダウンボンディングされてもよい。この場合には、電気的接続部３２は、基板２０の半導体チップ１０の内側の領域に形成される。また、この場合に、電極１２と電気的接続部３２とはバンプ１４を介して接続されてもよい。電極１２（バンプ１４）と電気的接続部３２との接合形態は、異方性導電材料による接合、金属接合、導電ペースト又は絶縁樹脂の収縮力による接合などがあり、いずれの形態を用いてもよい。
【００５４】
なお、図１に示すように、半導体チップ１０と基板２０との間には、何らかの樹脂７０が存在することが好ましい。これによって、半導体チップ１０と基板２０との実装信頼性を向上させることができる。
【００５５】
あるいは、半導体チップ１０は、電極１２とは反対の面が対向して基板２０に搭載されてもよい。この場合に、電極１２と電気的接続部３２とはワイヤによって電気的に接続されてもよい。この場合には、電気的接続部３２は、基板２０の半導体チップ１０よりも外側の領域に形成される。
【００５６】
あるいは、ＴＡＢ（Tape Automated Bonding）方式として知られるように、半導体チップ１０よりも大きなデバイスホールを有する基板２０からデバイスホール内部へ突出するフィンガーリードと、半導体チップ１０の電極１２もしくはバンプ１４と、が接合される形態を適用してもよい。
【００５７】
これらの半導体チップの接合構造は、後述する全ての実施の形態に適用可能である。
【００５８】
図１及び図２に示すように、複数の第１の端子４０は、基板２０における半導体チップ１０が搭載された領域よりも外側の領域に形成される。第１の端子４０は、半導体チップ１０と電気的に接続されている。詳しくは、第１の端子４０は、配線パターン３０の電気的接続部３２と電気的に接続されている。言い換えると、１つの電気的接続部３２は、そこから配線が延びて形成されて、いずれかの第１の端子４０と電気的に接続される。
【００５９】
本実施の形態では、図１に示すように第１の端子４０は、配線パターン３０の一部である。第１の端子４０は、配線パターン３０のランド部であってもよい。
【００６０】
第１の端子４０は、他の半導体装置と電気的に接続するための端子であってもよい。例えば、複数の半導体装置を複数段に積層させて、それぞれの基板２０の上下の半導体チップ１０を第１の端子４０によって電気的に接続してもよい（図４参照）。この場合には、第１の端子４０は、それぞれの基板２０の半導体チップ１０を避けて設ける必要があるので、基板２０の半導体チップ１０が搭載された領域よりも外側の領域に設けられる。ここで、複数の第１の端子４０は、基板２０の外形を無駄に広げないために、その形成領域を小さく抑えることが好ましい。すなわち、複数の第１の端子４０は、それぞれの平面形状を比較的小さくし、かつ、隣同士の第１の端子４０のピッチを狭くして形成されることが好ましい。本実施の形態は、後述するように、この点において特に効果的である。
【００６１】
図２に示すように、第１の端子４０は、基板２０の端部に形成されてもよい。第１の端子４０は、基板２０の端部で、半導体チップ１０の辺に沿って並んで形成されてもよい。これによって、複数の第１の端子４０の形成領域を小さくして、基板２０の外形を半導体チップ１０とほぼ同じ大きさにできる。第１の端子４０は、１列、２列又はそれ以上に並んで形成されてもよく、あるいは千鳥状に並んで形成されてもよい。なお、第１の端子４０は、図２に示すように、電気的接続部３２よりも基板２０の外側に形成されてもよい。あるいは、電気的接続部３２が半導体チップ１０が搭載された領域の外側の領域に形成される場合は、第１の端子４０は、電気的接続部３２よりも基板２０の内側に形成されてもよい。
【００６２】
図１及び図２に示すように、第２の端子５０は、基板２０における第１の端子よりも内側の領域に形成される。第２の端子５０は、半導体チップ１０と電気的に接続されている。詳しくは、第２の端子５０は、配線パターン３０の電気的接続部３２と電気的に接続されている。要するに、１つの電気的接続部３２は、そこから配線が延びて形成されて、いずれかの第１及び第２の端子４０、５０と電気的に接続される。
【００６３】
第２の端子５０は、配線パターン３０の一部を含む。第２の端子５０は、配線パターン３０のランド部であってもよい。
【００６４】
図２に示すように、第２の端子５０は、その平面形状において第１の端子４０よりも大きく形成されてもよい。例えば、図示するように、第１及び第２の端子４０、５０が配線パターン３０のランド部である場合には、第２の端子５０のランド部の径は、第１の端子４０のランド部の径よりも大きく形成されてもよい。
【００６５】
複数の第２の端子５０は、隣同士のピッチにおいて、複数の第１の端子のピッチよりも広くなるように配置されてもよい。すなわち、複数の第２の端子５０は、複数の第１の端子４０に対してピッチ変換されてもよい。例えば、図２の例に示すように、半導体チップ１０の辺に沿って１列に並んでいる複数の第１の端子４０に対して、複数の第２の端子５０は、第１の端子４０の内側で２次元的に広がる領域において、広いピッチで形成されてもよい。この場合に、第２の端子５０は、基板２０の半導体チップ１０の内側（基板２０の半導体チップ１０が搭載された領域）を含む領域に形成されてもよい。また、複数の第２の端子５０は、図２に示すようにマトリクス状に複数行複数列で並んで配置されてもよく、あるいは千鳥状に配置されてもよい。
【００６６】
上述のように第１の端子４０は、半導体チップ１０の外側の領域に形成されるので、小さい平面形状で、かつ、狭いピッチで形成されることが好ましい。こうすることで、半導体装置の平面面積を半導体チップ１０とほぼ同じ大きさにすることができる。一方、第２の端子５０は、第１の端子４０とは異なり、例えば、半導体チップ１０の内側を含む領域に形成されるので、第１の端子４０よりも広い領域に配置することができる。すなわち、第２の端子５０は、半導体装置の平面面積に制限されることなく、大きい平面形状で、かつ、広いピッチで形成することができる。
【００６７】
図１に示すように、第２の端子５０は、基板２０の一方の面に搭載された半導体チップ１０とは反対側から露出する。これによって、第２の端子５０を使用して、基板２０の半導体チップ１０とは反対側から、例えば、半導体装置の電気特性を検査できる。
【００６８】
図３は、基板２０の配線パターン３０とは反対側の平面図である。図１及び図３に示すように、基板２０には、複数の第１及び第２の貫通穴２２、２４が形成されてもよい。第１及び第２の貫通穴２２、２４は、配線パターン３０と重なる部分に形成されてもよい。
【００６９】
本実施の形態では、第１の端子４０であるランド部は、第１の貫通穴２２から露出し、第２の端子５０であるランド部は、第２の貫通穴２４から露出する。言い換えると、配線パターン３０が基板２０の半導体チップ１０側の面に形成され、配線パターン３０における基板２０を向く側の面が、第１及び第２の貫通穴２２、２４を介して露出してもよい。第１及び第２の貫通穴２２、２４の平面形状は、図３に示すように、円形であってもよく、あるいは角形であってもよい。
【００７０】
図３に示すように、第２の貫通穴２４の並ぶピッチは、基板２０の平面視において第１の貫通穴２２の並ぶピッチよりも大きく形成される。同時に、第２の貫通穴２４の平面形状（貫通穴の径）を、第１の貫通穴２２の平面形状よりも大きくしてもよい。第２の貫通穴２４の並ぶピッチは第１の貫通穴２２の並ぶピッチよりも大きいので、基板２０における半導体チップ１０とは反対側に、粗いピッチ並びの平面形状の第２の端子５０を露出させることができる。このような第２の端子５０によって、容易に半導体装置の電気特性を検査できる。
【００７１】
本実施の形態によれば、基板２０には、第１の端子４０と、それよりも粗いピッチ並びの第２の端子５０が形成されている。第１の端子４０は半導体チップ１０の外側の領域に形成される。それぞれの第１の端子４０は、細かいピッチで並んでいるので、半導体チップ１０の外側にある複数の第１の端子４０の形成領域を小さくできる。これによって、半導体チップ１０とほぼ同じ大きさの半導体装置を提供できる。
【００７２】
一方、第２の端子５０の並ぶピッチは、第１の端子４０の並ぶピッチよりも大きい。また、第２の端子５０を、平面形状において第１の端子４０よりも大きくてもよい。これによって、例えば、第２の端子５０を介して、容易に半導体装置の電気特性を検査できる。すなわち、第１の端子４０は、電気特性を検査することを考慮することなく、小型かつ高密度の半導体装置を提供するために、可能な限り小さく（狭ピッチかつ小さな平面形状に）することができる。また、第２の端子５０は、基板２０の第１の端子４０よりも内側の領域に形成されるので、その平面形状が大きくても基板２０の平面面積を無駄に大きくすることがない。
【００７３】
したがって、単体の半導体装置の段階で、小型かつ高密度であって、容易に電気特性を検査できる半導体装置を提供できる。
【００７４】
図４に示す半導体装置２は、複数の半導体装置が積層されてなる、いわゆるスタック構造をなす。スタック構造に積層される前の複数の半導体装置は、上述の半導体装置１である。それぞれの基板２０の半導体チップ１０は、第１の端子４０によって、上下方向に電気的に接続される。この場合に、図示するように、いずれかの基板２０に形成されたそれぞれの第１の端子４０が、他の基板２０のいずれかの第１の端子４０と平面的に重なるように、複数の半導体装置１が積層されて配置される。
【００７５】
図４に示すように、複数の半導体チップ１０を１つの半導体装置にすることで、特に、複数の半導体チップ１０が同一の回路構造を有するときに、それぞれの半導体チップに対して、同一の第２の端子５０と電気的な接続を図ることができる。例えば、複数の半導体チップ１０がメモリである場合に、同一の第２の端子５０で、アドレス端子やデータ端子を共有化することが容易になる。詳しくは、同一の第２の端子５０から、それぞれの半導体チップ１０の同じアドレスのメモリセルに、情報の読み出し又は書き込みを行うことができる。
【００７６】
上下の半導体チップ１０は、第１の端子４０同士が導電材料６０を介して接続されることで互いに電気的に接続されてもよい。導電材料６０は、バンプとして形成されてもよい。バンプは、ハンダなどの導電ペーストによって形成されてもよい。導電材料６０は、基板２０上の半導体チップ１０の厚みを超える高さで形成されることで、上下の第１の端子４０同士を接続することができる。
【００７７】
スタック構造をなす半導体装置において、最下層の基板２０に形成された第２の端子５０は、平面形状が大きく、かつ、広いピッチで形成されている。そして、最下層の基板２０の第２の端子５０を介して、スタック構造の半導体装置の電気特性を検査することができる。これによって、特殊な製造装置を使用することがなく、容易に検査を行うことができる。
【００７８】
さらに、積層前後において、半導体装置に対する電気特性の検査を共通化することができる。また、電気特性の検査時に使用する製造装置を汎用化することができる。すなわち、同一の検査端子を有する汎用のソケットを使用して電気特性を検査できる。
【００７９】
図４に示すように、最下層の基板２０には、外部端子として突起部５１が形成されている。突起部５１は、最下層の基板２０において、他の基板２０を向く面とは反対の面から突出している。突起部５１は、ハンダなどの導電材料から形成されてもよい。詳しくは、ハンダなどを第２の端子５０に設けて突起部を形成してもよい。例えば突起部５１は、ハンダクリームやハンダボールを実装してリフローして形成してもよく、あるいは金属メッキ（電解メッキ又は無電解メッキ）で形成してもよい。
【００８０】
あるいは、突起部５１の代わりに外部端子として、配線パターン３０の局部的な曲げ構造による凸形状などを利用してもよい。この場合に、配線パターン３０の一部である第２の端子５０を屈曲させて外部端子を形成する。
【００８１】
また、最下層の基板２０に形成された第２の端子５０は、他の部材との電気的な接続部として形成されてもよい。すなわち、第２の端子５０は、外部接続用の端子であってもよい。例えば、第２の端子５０は、半導体装置を実装するための回路基板（マザーボード）との電気的な接続部として形成されてもよい。
【００８２】
この場合に、第２の端子５０は、外部端子を設けるためのランド部となる。すなわち、積極的に外部端子を形成せず、例えば回路基板への実装時に回路基板側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成し、両者を電気的に接続してもよい。その半導体装置は、いわゆるランドグリッドアレイ型の半導体装置である。これらの形態は、後述するように、基板２０の両面に配線パターン３０が形成された場合に適用してもよい。
【００８３】
第２の端子５０は、それぞれの平面形状が大きく、かつ、広いピッチを有して形成されているので、半導体装置を回路基板に容易に実装できる。言い換えると、第２の端子５０を外部接続用として用いることで、半導体装置を回路基板に容易に位置合わせできる。これによって、半導体装置の実装時の歩留りを高めて生産性を向上させることができる。
【００８４】
本実施の形態に係る半導体装置の製造方法については上述に説明したと通りである。なお、上述の電気特性の検査は、電気テスト及びバーンイン等を含む。
【００８５】
（第２の実施の形態）
図６は、本実施の形態に係る半導体装置を示す図である。図６に示す半導体装置は、図５に示す半導体装置が複数段に積層された、いわゆるスタック構造の半導体装置である。図５に示す半導体装置３は、第１の端子１４０の形態において上述と異なる。なお、以下に示す全ての実施の形態では、他の実施の形態で説明する内容を可能な限り適用することができる。
【００８６】
第１の端子１４０は、基板２０の面から突出して形成された突起部を含む。第１の端子１４０の突起部によって、複数の基板２０を積層させて配置したときに、上下の半導体チップ１０を電気的に接続することができる。
【００８７】
第２の端子５０は、その平面形状において、第１の端子１４０の突起部よりも大きくなるように形成されてもよい。これによって、第２の端子５０を介して、容易に、半導体装置の電気特性を検査できる。第１の端子４０の突起部は、第２の端子５０の形成によって、基板２０の平面視において小さく形成できるので、例えば、狭ピッチ、かつ、多ピンに対応することができる。すなわち、容易に電気特性を検査できて、かつ、高密度で小型の半導体装置を提供できる。
【００８８】
第１の端子１４０の突起部は、基板２０上の半導体チップ１０の厚みを超える高さで、基板２０のいずれかの面から突出してもよい。図５に示す例では、第１の端子１４０の突起部は、基板２０における半導体チップ１０とは反対の面から突出して形成されている。これによって、第１の端子１４０の突起部は、直接的に他の基板２０の第１の端子１４０と接合することができる。
【００８９】
図５に示すように、第１の端子１４０の突起部は、第１の貫通穴２２を介して、基板２０の半導体チップ１０とは反対の面から突出していてもよい。言い換えると、第１の端子１４０の突起部は、第１の貫通穴２２の内側に基端部が位置し、第１の貫通穴２２を通って基板２０の半導体チップ１０とは反対の面から、先端部が突出してもよい。これによって、配線パターン３０が基板２０の一方の面に形成された場合であっても、基板２０の両側から電気的接続を図ることができる。
【００９０】
図５に示す例では、第１の端子１４０の突起部は、配線パターン３０の一部が基板２０の面から離れる方向に屈曲することによって形成されている。すなわち、第１の端子１４０の突起部は、配線パターン３０の屈曲部１４２であってもよい。例えば、図示するように屈曲部１４２は、基板２０の一方の面に形成された配線パターン３０の一部において、第１の貫通穴２２の内側に曲がって入り込んで、基板２０の他方の面から離れる方向に突出して形成されてもよい。このような形態は、図示しない凸型を、基板２０の一方の面から第１の貫通穴２２の内側に押し出すことで形成してもよい。これによれば、半導体装置の部品点数を少なくして低コストの半導体装置を提供できる。
【００９１】
屈曲部１４２の内部に導電材料１４４が充填して設けられてもよい。導電材料１４４は、導電性ペースト、ソルダペースト又はメッキなどであってもよい。
【００９２】
上述とは別に、第１の端子１４０の突起部は、配線パターン３０上に設けられたバンプ（図示しない）であってもよい。バンプは、配線パターン３０のランド部に設けられてもよい。バンプは、第１の貫通穴２２を介して、基板２０の半導体チップ１０とは反対側に突出してもよい。言い換えると、バンプの基端部は第１の貫通穴２２の内側に配置され、バンプの先端部は基板２０の半導体チップ１０とは反対の面から突出してもよい。バンプは、金、ハンダその他の導電材料から形成される。
【００９３】
図６に示す半導体装置４は、スタック構造の半導体装置である。積層されるそれぞれの半導体装置は、上述の半導体装置３である。半導体装置４は、第１及び第２の端子１４０、１５０の形態が上述の実施の形態と異なる。
【００９４】
半導体装置４において、それぞれの基板２０の半導体チップ１０は、第１の端子１４０によって上下方向に電気的に接続される。第１の端子１４０の突起部は、基板２０上の半導体チップ１０の厚みを超える高さで形成される。これによって、第１の端子１４０の突起部の先端部は、他の第１の端子１４０と接合することができる。第１の端子１４０の突起部と、他の第１の端子１４０と、の接合形態は、上述の電極１２（バンプ１４）と配線パターン３０との接合形態を適用してもよい。
【００９５】
第１の端子１４０の突起部として、配線パターン３０の屈曲部１４２を適用する場合には、屈曲部１４２の凸部１４６側が他の基板２０における屈曲部１４２の凹部１４８側に接続されてもよい。屈曲部１４２の凸部１４６は、他の基板２０における屈曲部１４２の凹部１４８に入り込んでもよい。この場合には、両者の屈曲部１４２は、第１の貫通穴２２の内側で接合される。あるいは、図６に示すように、屈曲部１４２の凹部１４８に導電材料１４４が充填されていれば、屈曲部１４２の凸部１４６が導電材料１４４によって、他の屈曲部１４２の凹部１４８に入り込まずに接合されてもよい。この場合には、両者の屈曲部１４２は、第１の貫通穴２２の外側で接合されてもよい。後者の場合には、屈曲部１４２の高さを無駄にせずに、上下の半導体チップ１０を接続できる。
【００９６】
第１の端子１４０の突起部としてバンプを適用した場合は、上述の実施の形態で説明した形態を適用することができる（図４参照）。
【００９７】
図６の例に示すように、最下層の基板２０における第１の端子１４１は、配線パターン３０の一部（ランド部）であってもよい。すなわち、いずれかの基板２０に設けられた第１の端子１４０の突起部によって、上下の半導体チップ１０が電気的に接続されれば、そのうちの１つ又は複数の基板２０（例えば最下層の基板２０）の第１の端子１４１は、突起形状に形成されてなくてもよい。なお、第１の端子１４１のその他の構成は、第１の端子１４０と同様であってもよい。
【００９８】
図６に示すように、最下層の基板２０には、外部端子が形成されてもよい。例えば、外部端子は、配線パターン３０の一部である第２の端子１５０を屈曲することで形成された配線パターン３０の屈曲部１５２であってもよい。屈曲部１５２は、第１の端子１４０における屈曲部１４２と同一形態であってもよく、導電材料１５４が内部に充填されていてもよい。ただし、第２の端子１５０の屈曲部１５２は、第１の端子１４０よりも、それぞれの平面形状が大きく形成されている。これによって、半導体装置４を例えば回路基板に容易に位置合わせできる。
【００９９】
また、最下層の基板２０には、配線パターン３０の屈曲部１５２の代わりに外部端子として、第１の実施の形態で説明した突起（例えばハンダボール等）が配線パターン３０に設けられてもよい。
【０１００】
本実施の形態における半導体装置の製造方法は、既に説明した通りである。なお、本実施の形態によれば、上述の実施の形態と同様の効果を得ることができる。
【０１０１】
（変形例）
図８は、本実施の形態の変形例に係る半導体装置を示す図である。図８に示す半導体装置は、図７に示す半導体装置が複数段に積層された、いわゆるスタック構造の半導体装置である。図７に示す半導体装置５は、第１の端子２４０の突起部の形態において上述と異なる。
【０１０２】
図７に示す例では、第１の端子２４０は第１の貫通穴２２上に形成され、突起部は第１の貫通穴２２とは反対方向に突出して形成されている。第１の端子２４０の突起部は、基板２０における半導体チップ１０側の面から突出して形成されてもよい。第１の端子２４０の突起部は、基板２０上の半導体チップ１０の厚みを超える高さで形成されてもよい。第１の端子２４０の突起部は、第１の貫通穴２２の径よりも小さい径で形成されてもよい。これによって、例えば、図８のスタック構造の半導体装置６に示すように、第１の端子２４０の突起部を、他の基板２０の第１の貫通穴２２に挿通させて、第１の端子２４０同士を接続することができる。
【０１０３】
図７に示す例では、第１の端子２４０の突起部は、配線パターン３０の屈曲部２４２である。図示するように、屈曲部２４２は、基板２０の一方の面に形成された配線パターン３０の一部において、第１の貫通穴２２とは反対方向に曲がることで、基板２０の一方の面から離れる方向に突出して形成されてもよい。このような形態は、例えば図示しない凸型を、基板２０の第１の貫通穴２２の内側から、配線パターン３０の形成された側に押し出すことで形成してもよい。
【０１０４】
屈曲部２４２の内部には、導電材料２４４が充填されてもよい。また、導電材料２４４は、屈曲部２４２の凹部２４８からはみ出して、例えば第１の貫通穴２２の内側に及ぶまで設けられてもよい。
【０１０５】
あるいは、第１の端子２４０の突起部は、配線パターン３０上に設けられたバンプ（図示しない）であってもよい。例えば、バンプは、配線パターン３０における第１の貫通穴２２上に、配線パターン３０における基板２０を向く側とは反対の面に形成されてもよい。
【０１０６】
図８に示すように、半導体装置６は、複数の半導体装置５を含む。それぞれの基板２０の半導体チップ１０は、第１の端子２４０によって上下方向に電気的に接続される。本変形例においては、第１及び第２の端子２４０、２５０の形態が上述と異なる。
【０１０７】
図８に示す例では、第１の端子２４０の突起部は、配線パターン３０の屈曲部２４２である。屈曲部２４２の凸部２４６は、他の配線パターン３０における基板２０を向く側の面に接続される。この場合に、屈曲部２４２は、第１の貫通穴２２を介して他の屈曲部２４２と接合される。屈曲部２４２の凸部２４６は、他の基板２０における屈曲部２４２の凹部２４８に入り込んでもよい。この場合には、両者の屈曲部２４２は、第１の貫通穴２２の外側で接合される。あるいは、導電材料２４４が凹部２４８に充填されることによって、他の屈曲部２４２の凹部２４８に入り込まずに接合されてもよい。後者の場合には、屈曲部の高さを無駄にせずに、上下の半導体チップ１０を接続できる。
【０１０８】
図８の例に示すように、最上層の基板２０における第１の端子２４１は、配線パターン３０の一部（ランド部）であってもよい。なお、第１の端子２４１のその他の構成は、第１の端子２４０と同様であってもよい。
【０１０９】
図８に示すように、最下層の基板２０には、外部端子として突起部２５１が形成されてもよい。突起部２５１は、第２の端子２５０上に設けられる。突起部２５１は、上述の突起部５１と同様の形態であってもよい。突起部２５１は、その平面形状において第１の端子２４０よりも大きく形成されてもよい。これによって、半導体装置６を例えば回路基板に容易に位置合わせできる。また、外部端子として、上述した第２の端子２５０を屈曲させた形態を適用してもよい。なお、本変形例においても、上述と同様の効果を得ることができる。
【０１１０】
（第３の実施の形態）
図１０は、本実施の形態に係る半導体装置を示す図である。図１０に示す半導体装置は、図９に示す半導体装置が複数段に積層された、いわゆるスタック構造の半導体装置である。図９に示す半導体装置は、基板２０に形成された配線パターン３３０の形態が上述の例と異なる。
【０１１１】
本実施の形態では、配線パターン３３０は、基板２０の両面に形成されている。図９に示すように、基板２０の複数のスルーホールによって、両面が電気的に接続された配線パターン３３０を形成してもよい。スルーホールは、図示するように、配線パターン３３０の材料によって埋められてもよい。あるいは、スルーホールは、中央部に貫通穴が形成されるとともに、周辺部である内壁面において上下が電気的に導通されてもよい。なお、配線パターン３３０は、スルーホールに、基板２０上の配線とは異なる導電材料が設けられることによって形成されてもよい。
【０１１２】
図９に示すように、配線パターン３３０は、半導体チップ１０とは反対の面において、第１及び第２の端子３４０、３５０が設けられる位置のみに形成されてもよい。あるいは、他の位置でスルーホールが設けられ、基板２０の半導体チップ１０とは反対の面で、第１及び第２の端子３４０、３５０に接続する配線が形成されてもよい。
【０１１３】
図９に示す例では、第１の端子３４０は突起部を含む。第１の端子３４０の突起部は、例えばバンプであってもよい。バンプは、基板２０の半導体チップ１０を超える高さで形成されてもよい。
【０１１４】
一方、第２の端子３５０は、配線パターン３３０の一部であってもよい。第２の端子３５０は、配線パターン３３０のランド部であってもよい。
【０１１５】
図９に示すように、第１の端子３４０の突起部は、基板２０における半導体チップ１０側とは反対の面に形成されてもよい。あるいは、基板２０における半導体チップ１０側の面に形成されてもよい。
【０１１６】
なお、本実施の形態における半導体装置７の形態は、上述の実施の形態を可能な限り適用することができる。
【０１１７】
図１０に示す半導体装置８は、スタック構造の半導体装置である。積層されるそれぞれの半導体装置は、上述の半導体装置７であってもよい。本実施の形態においても、第２の端子３５０は、その平面形状において、第１の端子３４０よりも大きく形成される。本実施の形態における半導体装置は、上述と同様の効果を得ることができる。もちろん、第１及び第２の実施の形態で説明したように、第２の端子３５０上に突起部（例えばハンダボール等）を形成してもよい。
【０１１８】
図１１は、上述の実施の形態における半導体装置８を実装した回路基板１０００が示されている。回路基板１０００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には例えば銅などからなる配線パターン１１００が所望の回路となるように形成されていて、それらの配線パターン１１００と半導体装置８の第２の端子３４０とが電気的に接続される。両者の接合は、ハンダなどの導電材料３６０を介して図ってもよい。
【０１１９】
そして、本発明を適用した半導体装置を有する電子機器として、図１２にはノート型パーソナルコンピュータ１２００、図１３には携帯電話１３００が示されている。
【０１２０】
上述の全ての実施の形態では、半導体チップが基板の片面に実装されている例について説明したが、本発明はこれに限定されず、基板の両面に半導体チップを実装し、それを積層するようにしてもよい。
【図面の簡単な説明】
【図１】  図１は、本発明を適用した第１の実施の形態に係る半導体装置の一部を示す図である。
【図２】  図２は、本発明を適用した第１の実施の形態に係る半導体装置の一部を示す図である。
【図３】  図３は、本発明を適用した第１の実施の形態に係る半導体装置の一部を示す図である。
【図４】  図４は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図５】  図５は、本発明を適用した第２の実施の形態に係る半導体装置の一部を示す図である。
【図６】  図６は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
【図７】  図７は、本発明を適用した第２の実施の形態の変形例に係る半導体装置の一部を示す図である。
【図８】  図８は、本発明を適用した第２の実施の形態の変形例に係る半導体装置を示す図である。
【図９】  図９は、本発明を適用した第３の実施の形態に係る半導体装置の一部を示す図である。
【図１０】  図１０は、本発明を適用した第３の実施の形態に係る半導体装置を示す図である。
【図１１】  図１１は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図１２】  図１２は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図１３】  図１３は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
１０  半導体チップ
１２  電極
２０  基板
２２  第１の貫通穴
２４  第２の貫通穴
３０  配線パターン
３２  電気的接続部
４０  第１の端子
５０  第２の端子
１４０  第１の端子
１４２  屈曲部
１５０  第２の端子
１５２  屈曲部
２４０  第１の端子
２４２  屈曲部
２５０  第２の端子
３４０  第１の端子
３５０  第２の端子
【図１】
0003874062.tif 000002
【図２】
0003874062.tif 000003
【図３】
0003874062.tif 000004
【図４】
0003874062.tif 000005
【図５】
0003874062.tif 000006
【図６】
0003874062.tif 000007
【図７】
0003874062.tif 000008
【図８】
0003874062.tif 000009
【図９】
0003874062.tif 000010
【図１０】
0003874062.tif 000011
【図１１】
0003874062.tif 000012
【図１２】
0003874062.tif 000013
【図１３】
0003874062.tif 000014