(57)【特許請求の範囲】
【請求項１】
第１電導度にドープされたＳＯＩ基板と、
該基板の所定の領域に形成された複数のトレンチと、
各トレンチの内壁にノード酸化により形成されたノード誘電体層と、
各トレンチに接する前記基板上のＳＯＩ酸化層と、
各トレンチ内で前記ＳＯＩ酸化層を超える高さまで延在する、第１電導度にドープされたポリシリコン材料および真性ポリシリコン材料と、
該材料およびトレンチ間の前記ＳＯＩ酸化層上に設けられて平坦化されたＣＶＤ酸化層と、
前記第１電導度と反対の第２電導度を有するように初期的にドープされ、前記ＣＶＤ酸化層および前記材料の共通エッジに接して前記ＳＯＩ酸化層を覆う平坦化されたシリコンデバイス層と、
前記シリコンデバイス層のうち各トレンチの他方側に接する部分に形成され、電気的接続のために前記材料まで伸びる埋め込みストラップと、
前記シリコンデバイス層に形成されたＭＯＳトランスファトランジスタと
を含む
ことを特徴とするＤＲＡＭセル。
【請求項２】
前記基板は１０１７／ｃｍ３にドープされており、そのうちＳＯＩ酸化層下方の最初の８ｎｍではドーパントの表面濃度１０２０／ｃｍ３を有する、請求項１記載のＤＲＡＭセル。
【請求項３】
前記ＳＯＩ酸化層の厚さは３００ｎｍであり、前記シリコンデバイス層の厚さは１００ｎｍより小さい、請求項１記載のＤＲＡＭセル。
【請求項４】
前記ポリシリコン材料の上部は厚さ２０ｎｍの酸化物を含む、請求項１記載のＤＲＡＭセル。
【請求項５】
基板が所定の表面濃度を有するように第１電導度のドーパントをＳＯＩ基板にドーピングする段階と、
前記基板上にＳＯＩ酸化層を形成する段階と、
前記ＳＯＩ酸化層を覆うシリコンデバイス層を形成する段階と、
該シリコンデバイス層を第１電導度と反対の第２電導度にドーピングする段階と、
該シリコンデバイス層を覆うパッド窒化層を形成する段階と、
該パッド窒化層を覆うＴＥＯＳエッチマスク層を形成する段階と、
該ＴＥＯＳエッチマスク層を用いて、前記パッド窒化層、前記シリコンデバイス層および前記ＳＯＩ酸化層を通して前記基板まで複数のトレンチをそれぞれ懸隔してエッチングする段階と、
各トレンチの内壁上にノード酸化によりノード誘電体層を形成する段階と、
第１電導度にドープされたポリシリコン材料で前記ＴＥＯＳエッチマスク層のトップレベルまで各トレンチを充填する段階と、
前記ＴＥＯＳエッチマスク層を除去する段階と、
前記ポリシリコン材料を前記ＳＯＩ酸化層の中ほどのレベルまでエッチングしてくぼみを形成する段階と、
等方性エッチングにより各トレンチ間の前記シリコンデバイス層の端部からノード誘電体層を除去する段階と、
前記トレンチに残っている第１電導度のポリシリコン材料の上方を真性ポリシリコン材料で再充填する段階と、
前記シリコンデバイス層の中ほどのレベルまで前記真性ポリシリコン材料をエッチングして各トレンチの上部にポリシリコンスタッドを形成する段階と、
トレンチ間の前記ＳＯＩ酸化層をエッチストップとして用いながらトレンチ間の前記パッド窒化層および前記シリコンデバイス層をエッチングにより除去する段階と、
あらかじめ定められた厚さまで各トレンチのポリシリコンスタッドを熱酸化し、これにより下方のドープされたポリシリコン材料から真性ポリシリコン材料の残っている部分を通してドーパント材料を外側拡散させてシリコンデバイス層のうち各トレンチの他方側に接する部分に埋め込みストラップを形成する段階と、
前記シリコンデバイス層の残っている部分の間のギャップをＣＶＤ法によりＣＶＤ酸化物で充填する段階と、
前記パッド窒化層のレベルまで前記ＣＶＤ酸化物を平坦化する段階と、
前記パッド窒化層を平坦化により除去する段階と、
前記シリコンデバイス層の残っている部分を犠牲酸化により酸化させる段階と、
隣接するチャネル領域、ドレイン領域およびソース領域とこれらの一部を覆うゲートスタックとから成るＭＯＳトランジスタスイッチを前記シリコンデバイス層へ組み込む段階と
を含む
ことを特徴とするＤＲＡＭセルの形成方法。
【請求項６】
前記基板は１０１７／ｃｍ３にドープされている、請求項５記載の方法。
【請求項７】
前記基板のうち前記ＳＯＩ酸化層下方の最初の８ｎｍではヒ素ドーパントの表面濃度が１０２０／ｃｍ３である、請求項５記載の方法。
【請求項８】
前記ＳＯＩ酸化層の厚さは３００ｎｍである、請求項５記載の方法。
【請求項９】
前記シリコンデバイス層の厚さは１００ｎｍより小さい、請求項１記載の方法。
【請求項１０】
熱酸化段階を８００℃〜１０５０℃の温度で実行する、請求項５記載の方法。
【請求項１１】
熱酸化段階で前記ポリシリコンスタッドを酸化し、厚さ２０ｎｍの酸化物を生じさせる、請求項５記載の方法。
【請求項１２】
熱酸化段階でドーパント材料を１００ｎｍだけ前記シリコンデバイス層内へ外側拡散させる、請求項５記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は全体としてダイナミックランダムアクセスメモリＤＲＡＭに関しており、より詳細に云えば深いトレンチを有するＤＲＡＭセルおよびその形成方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭとはダイナミックランダムアクセスリードライトメモリの頭文字である。このメモリではデータは一時的にしか蓄積されず、メモリは絶えずリフレッシュされ、またデータがメモリ内に再書き込みされる。典型的なＤＲＡＭメモリではキャパシタが前もって決められたレベルに充電され、データが蓄積されるが、この蓄積は蓄積セル内の寄生リーク電流のために一時的である。しかし小さなサイズのＤＲＡＭメモリセルはデータ処理装置において広汎に用いられている。この分野においては、経済的かつ改善されたＤＲＡＭの製造方法、つまりこのデバイスに結びついているリーク電流を減少または除去する方法を提供するため、多くの研究が行われてきた。
【０００３】
図１に示されているように、典型的なＤＲＡＭセルはビット線４とノード６との間のチャネルに接続されたＭＯＳトランジスタ３を含む。ノード６はキャパシタ８の一方の端に接続されている。キャパシタ８の他方の端はノード１０を介して直流電圧源Ｖに接続されている。トランスファトランジスタ３のトランスファゲート１１は図示のようにワード線１２に接続されている。書き込み動作は、典型的には、完全にトランジスタ３をターンオンさせるため、ワード線１２上の電圧をハイレベルに引き上げることによって実行される。その直後にビット線４はハイまたはローで駆動され、キャパシタ８はハイレベル電圧またはローレベルの基準電圧（例えばグラウンド）のいずれかに充電される。この書き込み動作を実行した後、ワード線１２はローレベルの電圧に戻され、トランジスタ３はターンオフし、そのチャネルはローレベルのインピーダンスからハイレベルのインピーダンスへ移行する。またノード６ひいてはキャパシタ８がビット線４から分離される。キャパシタ８が書き込み動作の間に充電されていれば、ＤＲＡＭ内の固有リーク電流によってその充電は緩やかにリークする。このため、ＤＲＡＭを動作させるには、そのキャパシタがディジタル「１」または「０」を蓄積していることを示すことが出来なくなるようなレベルまで放電される前に、デバイスをリフレッシュするかまたはデバイス内にデータを再書き込みする必要がある。すなわち、リーク電流が減少されてデバイスをしばしばリフレッシュしなくてもよくなれば、ＤＲＡＭデバイスをより効率的に製造することができる。
【０００４】
図１の等価回路図のＤＲＡＭに相当する典型的なデバイス構造が図２に示されている。図２には公知のトレンチ技術を用いたＤＲＡＭ製造が示されており、ここではキャパシタセル１４が関係する半導体基板１８内に深いトレンチ１６をエッチングすることにより製造される。この例では薄い誘電体層またはノード誘電体層１９がトレンチ１６の内壁に堆積され、その後トレンチ１６が高度にｎ+ドープされたポリシリコン２０またはポリフィルによって充填される。ポリシリコン２０および半導体基板１８はＤＲＡＭのキャパシタ８の２つの電極と等価である。ｎ+にドープされた２つのウェル２２，２４はｐ-ドープされた基板１８内に形成され、これによりトランジスタ３のドレイン電極およびソース電極が形成される。まずキャパシタ８を放電させるリーク電流に寄与するのはＤＲＡＭセルの製造のための処理中にトレンチセル１６の周りに発生する転位である。
【０００５】
埋め込みプレート２６は図示のように基板１８内のｎ+ドープされた領域に設けられる。有効なキャパシタ電極としての半導体基板１８の使用を拡張するために、高濃度にドープされた埋め込みプレート２６の領域がトレンチ１６の実質的な部分を取り囲んでいる。小さな寄生トランジスタ２８が埋め込みプレート２６とＭＯＳトランスファトランジスタ３のドレイン（またはソース）との間に設けられている。ノード誘電体層１９が寄生トランジスタ２８のゲート酸化物として働くことに注意すべきである。寄生トランジスタ２８は蓄積時間中にキャパシタ８を放電させるが、極端に云えばこの寄生トランジスタ２８は基板１８内に形成されたトレンチキャパシタ８も短絡させる。
【０００６】
公知の技術では、単結晶シリコン基板内の酸化物およびポリシリコンで満たされた深いトレンチの周りの転位は制御することが難しい。半導体基板１８に対してトレンチ１６をポリシリコン２０で充填するあいだの種々の熱膨張係数によって生じるストレスがこの問題をより困難にしている。ストレスを最小にするためには、ほぼ全ての隙間を回避しつつトレンチを高度にドープされたポリシリコンで充填することが望ましい。トレンチ１６の側壁の酸化を避けるため、続く処理においても注意が必要である。現在のところ、公知の技術によっては、膨大な技術的時間を費やし、関連の処理フローを注意深く制御しなければこれらの問題を最小にすることができない。
【０００７】
しかも現在知られているＤＲＡＭトレンチ技術では、寄生トランジスタ２８は完全には除去することができない。ただし寄生トランジスタ２８は薄いノード誘電体層１９の上方部分に代えて図３に示されるカラー酸化物３０を用いれば減少させることができる。この薄いカラー酸化物３０は寄生トランジスタ２８のスレッショールド電圧をＤＲＡＭセルの通常の動作中に現れる標準的な電圧よりも高い値にまで増加させるので、寄生トランジスタ２８の悪影響が低減される。ドレイン電極またはソース電極２２をキャパシタ８の一方のプレートとなるトレンチ１６のポリシリコン２０に接続するストラップ３２を使用することもできる。
【０００８】
【発明が解決しようとする課題】
ＤＲＡＭのリーク電流を減少または除去できる、より経済的な方法を提供する。
【０００９】
【課題を解決するための手段】
この課題は請求項１の特徴を有するＤＲＡＭセルおよび請求項５の特徴を有するＤＲＡＭセルの形成方法により解決される。
【００１０】
【発明の実施の形態】
従来技術の問題を克服するために、本発明の発明者は、単純化された処理によりＳＯＩ基板（シリコンオンインシュレータ基板）を用いて製造されるＤＲＡＭセルを開発した。
本発明においては、トレンチの周囲からＭＯＳトランスファトランジスタを絶縁するために、トレンチ技術を用いてＤＲＡＭセルを製造するためにＳＯＩ基板が用いられ、セルの特性に影響を与えるトレンチ周りの転位を防止する。このようにしてトレンチ側壁に沿って寄生トランジスタが除去され、カラー酸化物の使用が回避され、処理が単純化される。本発明の別の実施形態においては、ＳＯＩ基板に対して高濃度にドープされた材料を用いることにより、埋め込みプレートを形成する必要を排除できる。
【００１１】
【実施例】
本発明の種々の実施例を、図面を参照しながら説明する。ここで同様な素子には同様の参照記号を付してある。
【００１２】
本発明で使用されるＳＯＩ半導体ウェファまたはＳＯＩ基板３６に関する典型的なパラメータが例えば図４に示されている。ここで基板は１０Ｅ１７ｃｍ3にｎ+ドープされており、そのうちＳＯＩ酸化層４０下方の最初の８ｎｍはヒ素によって表面濃度約１０Ｅ２０ｃｍ3にドープされている。また基板をｐ+ドープし、ＳＯＩ酸化層４０の厚さを３００ｎｍとしてもよい。このときには基板と反対の電導度にドープされた薄いシリコンデバイス層４２が設けられ、その典型的な厚さは１００ｎｍ以下である。
【００１３】
本発明の１つの実施例として、図４から図１２に示されている処理段階を用いてＤＲＡＭメモリセルが製造される。周知の従来の処理においては、初期の処理段階で図４に示されるようにトレンチ４４，４６がエッチングされ、トレンチ４４，４６の内壁にノード酸化によりノード誘電体層４８が形成される。図示されているようにパッド窒化層５０がシリコンデバイス層を覆うように形成される。さらにＴＥＯＳエッチマスク層５２が図示されているようにパッド窒化層５０を覆うように形成される。
【００１４】
図５によれば、次の段階では、トレンチ４４，４６の底からＴＥＯＳエッチマスク層５２のトップレベルまでが高度にドープされたｎ+ポリシリコン材料またはｐ+ポリシリコン材料５４で充填される。続いて次の段階で、図６に示されているように、一般的な技術によりＴＥＯＳエッチマスク層５２が除去される。
【００１５】
続く段階では、図７に示されているように、絶縁のためのＳＯＩ酸化層４０の中ほどのレベルまでポリシリコン材料５４がエッチダウンされ、くぼみが設けられる。さらにノード酸化物３７が薄いシリコンデバイス層４２の端部から等方性エッチングによって除去される。
【００１６】
図８によれば、次に、トレンチ４４，４６の上方部分が真性ポリシリコン材料５５によって再充填される。この真性ポリシリコン材料は特に以前のポリシリコン材料５４の上方に「ポリフィル２」として示されている。図９に示されている次の段階では、まず真性ポリシリコン材料がアクティブなシリコンデバイス層４２の中ほどのレベルまでエッチングされる。さらに公知のエッチングプロセスにより、図１０に示されているように、２つの隣接するトレンチ４４，４６間のパッド窒化層５０およびシリコンデバイス層４２がＳＯＩ酸化層４０のレベルまでエッチ除去される。続いて残っているポリシリコンスタッドが典型的には８００℃〜１０５０℃で熱酸化され、厚さ約２０ｎｍの酸化物となる。この熱酸化段階により、この実施例で高度にドープされたｎ+ポリシリコン材料５４から残っているポリシリコン材料５５を通して薄いシリコンデバイス層部分４２へ、ヒ素の外側拡散が生じる。望ましい実施例においてはこの外側拡散は約１００ｎｍにわたり、関連するＭＯＳトランジスタのドレイン（またはソース）が形成される。これは当該分野の技術者にとっては図１０に示されている埋め込みストラップ５６として知られている。
【００１７】
次の段階では、シリコンデバイス層４２の残留部分であるアクティブなシリコンアイランド間のギャップがＣＶＤ法（化学蒸着法）により酸化物５８で充填され、これがパッド窒化層５０のレベルまで平坦化される。図１１によれば窒化層５０は平坦化後に除去され、アクティブ領域が犠牲酸化によって典型的には１５ｎｍほど酸化される。
【００１８】
図１２によれば、必要なデポジション、リソグラフィおよびエッチングの段階が実行された後、ＮＭＯＳデバイスまたはＰＭＯＳデバイスの組み込みが公知の処理段階を用いて実行される。これら全ての段階が実行されると、ＤＲＡＭセルデバイス６０が得られる。ＤＲＡＭ６０は、ゲートスタック６２（この実施例においてはそれぞれｎ+層またはｐ+層およびその上方の真性窒素酸化物層を含んでいる）、チャネル領域６４、ソース領域およびドレイン領域６６を含んでおり、ＭＯＳトランスファトランジスタ３が形成される。
【００１９】
高濃度にドープされた材料がＳＯＩ基板３６に用いられれば、埋め込み酸化物または埋め込みストラップ５６のためのドーピング処理を省略できることに留意すべきである。このような材料は公知のウェファボンディング技術を用いることによって得られる。
【００２０】
ＭＯＳトランジスタ３はトレンチ４４，４６の周囲から完全に絶縁されており、このＭＯＳトランジスタ３の能力はトレンチ４４，４６のいかなる転位によっても影響を受けないように強化されている。しかも上述したように、従来技術のごとくカラー酸化物３０を設ける必要がなくなり、ＤＲＡＭ６０の製造処理が単純化される。ＤＲＡＭ６０は放射硬化される。ここで埋め込み酸化物または埋め込みストラップ５６の使用により、ヴァーティカルトランジスタの動作は不可能である。さらに本発明のＤＲＡＭ６０の製造方法を使用することによって、低濃度にドープされたＳＯＩ基板を用いる分野においては、高濃度にドープされた基板３６で必要とされる電圧Ｖdd／２の代わりに、０ＶでのＶplate動作が得られる。これによりラッチアップ問題が排除され、ＣＭＯＳスイッチング作用がＤＲＡＭ６０に影響しなくなる。
【００２１】
図４から図１２に示したように、本発明の実施例では、基板３６はｎ+ドープ、薄いシリコンデバイス層４２はｐ-ドープ、ポリシリコン５４はｎ+ドープ、ＭＯＳトランジスタ３のドレイン領域５６およびソース領域６６はｎ+ドープ、そのチャネル領域６４はｐ-ドープ、ゲートスタック６２の第１の層はｎ+ドープされる。別の実施例として、基板３６をｐ+ドープ、薄いシリコンデバイス層４２をｎ-ドープ、ポリシリコン５４をｐ+ドープ、ＭＯＳトランジスタ３のドレイン領域５６およびソース領域６６をｐ+ドープ、そのチャネル領域をｎ-ドープ、ゲートスタック６２の第１の層６８をｐ+ドープしてもよい。ゲートスタック６２のトップは真性材料であり、この実施例では窒素酸化物で形成される。
【００２２】
本発明の種々の実施例を説明したが、これらは本発明を限定するものではない。当該分野の技術者にとっては実施例に対する変更が可能であるが、それらの変更点は特許請求の範囲によってカバーされる。
【００２３】
【発明の効果】
トレンチ側壁における寄生トランジスタが除去され、カラー酸化物が不要となり、処理が単純化される。しかもＳＯＩ基板として高濃度にドープされた材料を用いることにより、埋め込みプレートの処理も省略できる。ＤＲＡＭのリーク電流を減少または除去できる、より経済的な方法が提供される。
【図面の簡単な説明】
【図１】  従来技術のＤＲＡＭセルの等価回路図である。
【図２】  従来技術のＤＲＡＭセルの構造の断面図である。
【図３】  寄生トランジスタ効果を減少させるために深いトレンチの上方部分に薄いカラー酸化物を組み込んだ従来技術のＤＲＡＭメモリセル構造の断面図である。
【図４】  本発明のＤＲＡＭセルの製造方法の１つの処理段階を示す縦断面図である。
【図５】  本発明のＤＲＡＭセルの製造方法の別の処理段階を示す縦断面図である。
【図６】  本発明のＤＲＡＭセルの製造方法の別の処理段階を示す縦断面図である。
【図７】  本発明のＤＲＡＭセルの製造方法の別の処理段階を示す縦断面図である。
【図８】  本発明のＤＲＡＭセルの製造方法の別の処理段階を示す縦断面図である。
【図９】  本発明のＤＲＡＭセルの製造方法の別の処理段階を示す縦断面図である。
【図１０】  本発明のＤＲＡＭセルの製造方法の別の処理段階を示す縦断面図である。
【図１１】  本発明のＤＲＡＭセルの製造方法の別の処理段階を示す縦断面図である。
【図１２】  本発明のＤＲＡＭセルの製造方法の別の処理段階を示す縦断面図である。
【符号の説明】
３  ＭＯＳトランジスタ、  ４  ビット線、  ６  ノード、  ８  キャパシタ、  １０  ノード、  １１  トランスファゲート、  １２  ワード線、  １４  キャパシタセル、  １８  半導体基板、  １９  ノード誘電体層、  ２０  ポリシリコン、  ２２，２４  ウェル、  ２６  埋め込みプレート、  ２８  寄生トランジスタ、  ３０  カラー酸化物、  ３２  ストラップ、  ３６  基板、  ３７  ノード酸化物、  ４０  ＳＯＩ酸化層、  ４２  シリコンデバイス層、  ４４，４６  トレンチ、  ４８  ノード誘電体層、  ５０  パッド窒化層、  ５２  ＴＥＯＳエッチマスク層、  ５４  ポリシリコン材料、  ５５  真性ポリシリコン材料、  ５６  埋め込み酸化物または埋め込みストラップ、  ５８  ＣＶＤ酸化物、  ６０  ＤＲＡＭ、  ６２  ゲートスタック、  ６４  チャネル領域、  ６６  ソース領域またはドレイン領域
【図１】
0003963970.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003963970.tif 000009
【図９】
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【図１０】
0003963970.tif 000011
【図１１】
0003963970.tif 000012
【図１２】
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