(57)【特許請求の範囲】
【請求項１】
ＲＡＭポートとシリアルポートとを備えたビデオＲＡＭにおいて、
チップの第１方向を指定するための第１アドレス群のうち、第１レベルの最上位アドレス及び最上位アドレスより下位のアドレスの組合せにより選択される単位セルアレイを順次に配列した第１単位セルアレイ群と、
第１アドレス群のうち、第２レベルの最上位アドレス及び最上位アドレスより下位のアドレスの組合せによって選択される単位セルアレイを、第１単位セルアレイ群の単位セルアレイ間にインタリーブした第２単位セルアレイ群と、
第１アドレスを入力としてシリアルアドレスを発生するシリアルカウンタであって、フルＳＡＭ構造では入力された第１アドレスを全部計数し、ハーフＳＡＭ構造では最上位アドレスを除く第１アドレスを計数するシリアルカウンタと、
第１及び第２単位セルアレイ群に相応してアドレスコーディングされるメモリセルアレイを有し、前記シリアルカウンタから発生するシリアルアドレスによりシリアルにデータを出力するＳＡＭと、
第１及び第２単位セルアレイ群とＳＡＭとの間のデータ転送を制御する転送ゲート群と、を含んでなり、
前記転送ゲート群が、
フルＳＡＭ構造を選択する場合は、第１単位セルアレイ群とＳＡＭとの間のデータ転送ゲートを最上位アドレスのロア用制御信号で接続し、第２単位セルアレイ群とＳＡＭとの間のデータ転送ゲートを最上位アドレスのアッパ用制御信号で接続し、
ハーフＳＡＭ構造を選択する場合は、第１及び第２単位セルアレイ群のロアパートとＳＡＭとの間のデータ転送ゲートを最上位の次の下位アドレスのロア用制御信号で接続し、第１及び第２単位セルアレイ群のアッパパートとＳＡＭとの間のデータ転送ゲートを最上位の次の下位アドレスのアッパ用制御信号で接続する単位転送ゲートからなり、
各単位転送ゲートの選択的接続は、それぞれに設けられた２本の制御信号線の選択的切断によりなされることを特徴とするビデオＲＡＭ。
【請求項２】
第１方向が列方向で、第１アドレス群が列アドレス群である請求項１記載のビデオＲＡＭ。
【請求項３】
第１レベルと第２レベルが相補的な電圧レベルである請求項２記載のビデオＲＡＭ。
【請求項４】
ＲＡＭ及びＳＡＭの第１方向を指定するための入力アドレスのうちの最上位アドレスが入力される第１アドレス入力端子と、
最上位アドレスの次の下位アドレスが入力される第２アドレス入力端子と、
最上位アドレスを入力とする第１アドレス入力バッファと、
前記下位アドレスを入力とする第２アドレス入力バッファと、
第１アドレス入力端子と第１アドレス入力バッファとの間、及び第２アドレス入力端子と第２アドレス入力バッファとの間に形成される第１電流経路と、
第１アドレス入力端子と第２アドレス入力バッファとの間、及び第２アドレス入力端子と第１アドレス入力バッファとの間に形成される第２電流経路と、
第１電流経路と第２電流経路をスイッチングするよう設けられたスイッチング手段を制御するアドレススイッチング制御回路と、を更に備えることを特徴とする請求項１記載のビデオＲＡＭ。
【請求項５】
スイッチング手段が、第１及び第２電流経路にそれぞれチャネルを形成したＭＯＳトランジスタで構成される請求項４記載のビデオＲＡＭ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＲＡＭポートとシリアルポートを備えたマルチポートメモリに関し、特に、ＣＰＵとＣＲＴの間に位置づけられるようなデュアルポートタイプのビデオＲＡＭに関する。
【０００２】
【従来の技術】
ノートブック形コンピュータのような携帯用コンピュータ等の急速な普及に従って、ビデオＲＡＭに代表されるマルチポートメモリの重要性はますます増大していく傾向にある。このビデオＲＡＭは、ノーマルダイナミックＲＡＭの機能にデータの高速伝送が可能なＳＡＭ（Serial Access Memory）の機能を加え、非同期的な使用を可能にしたデュアルポート（dual  port）メモリである。このようなビデオＲＡＭは、ダイナミックＲＡＭポートをＣＰＵと接続し、そして速度の速いＳＡＭポートをＣＲＴやビデオカメラ等の外部システムと接続する構造として用いることにより、システムでの応用力に非常に優れ、またその応用範囲も非常に広くできる。したがって現在では、機能の多様化とより多くの情報量を記憶できるように高集積化が求められており、その開発が進められている。
【０００３】
ビデオＲＡＭに備えられるＳＡＭの構成及び伝送動作については、ＮＥＣのビデオＲＡＭ製品であるμＰＤ４８２４４５に採用されたようなフルＳＡＭの技術と、ＴＩ（Texas  Instruments）のビデオＲＡＭ製品であるＴＭＳ５５１６０に採用されたようなハーフＳＡＭの技術に大別できる。また、このようなＳＡＭのタイプに応じて、システムにおけるビデオＲＡＭを制御するための制御器も、フルＳＡＭを制御するように働くフルＳＡＭ用制御器とハーフＳＡＭを制御するように働くハーフＳＡＭ用制御器とに分けられる。
【０００４】
このフルＳＡＭとハーフＳＡＭについて次に簡単に説明する。以下のフルＳＡＭ構造及びハーフＳＡＭ構造の説明において、ＲＡＭは５１２ビットの構成をもつものと仮定する。また、内部アドレスはＡｉ（ｉ＝０、１、２、……、８）、シリアルアドレスはＳＳｉ（ｉ＝０、１、２、……、８）で表す。
【０００５】
図８にフルＳＡＭについての構成をブロック図で簡単に示す。このフルＳＡＭ構造において、ＲＡＭは内部アドレスＡ８によりロア（lower ）及びアッパ（upper ）の２パートに分けられる。すなわち、内部アドレスＡ０〜Ａ７の組合せに従って、データビット０〜２５５はロアＳＡＭに、データビット２５６〜５１１はアッパＳＡＭにというように接続される。そして、ロア及びアッパＳＡＭを内部アドレスＡ８によって区別し、ＲＡＭのロア及びアッパパートのデータをそれぞれ対応するＳＡＭパートに転送することを可能としている。
【０００６】
一方、このような構造のＲＡＭからＳＡＭへのデータ転送動作は、通常、スプリット読出転送動作（split read transfer  operation）を実行することで行われる。このスプリット読出転送動作は、例えば２つのパートに分けたＲＡＭにおけるアッパＲＡＭのデータをアッパＳＡＭに転送するとき、ロアＳＡＭのデータを読出してＣＲＴのような外部装置に出力することを可能とする動作のことで、これはこの技術分野でよく知られた技術である。
【０００７】
すなわち、ロア又はアッパＳＡＭのいずれかからデータを読出している最中に、次のスプリット読出転送動作のサイクルでデータ読出を行うロア又はアッパＳＡＭが内部アドレスＡ８により選択され転送が行われる。例えば、内部カウンタ（図示せず）によりシリアルアドレスＳＳ８が論理値“０”となってスプリット読出転送動作が遂行される場合、ロアＳＡＭのデータが読出されて外部システムに出力される一方で、アッパＲＡＭのデータがアッパＳＡＭに転送される。そして、内部カウンタによりシリアルアドレスＳＳ８が論理値“１”となると、今度はアッパＳＡＭのデータが読出されて外部システムに出力される一方で、ロアＲＡＭのデータがロアＳＡＭに転送される。
【０００８】
このようなフルＳＡＭ構造においてはデータ量とＳＡＭ用レジスタのサイズが等しくされるので、転送動作でＳＡＭに送られたデータは一度に全部出力される。こうしたフルＳＡＭ構造に対する技術について、１９８５年発行のＩＳＳＣＣの論文“A 256K Dual Port Memory ”に開示されている。
【０００９】
次に、図９にハーフＳＡＭについての構成をブロック図で簡単に示す。このハーフＳＡＭの構成が前述のフルＳＡＭに比べて異なる主な点は、ＳＡＭの容量が半分になり、ＲＡＭが２つのブロックＢ１、Ｂ２に分けられ、さらにブロックＢ１、Ｂ２がアッパとロアにそれぞれ分割されている点にある。その結果、ＲＡＭが４つの小ブロックに分けられた形態となる。すなわち、ブロックＢ１、Ｂ２の各々が内部アドレスＡ０〜Ａ６をもつ２パートに分けられ、データビット０〜１２７はロアハーフＳＡＭ、データビット１２８〜２５５はアッパハーフＳＡＭに区分されている。この場合、ＲＡＭは内部アドレスＡ８によりブロックＢ１、Ｂ２に分けられ、そして内部アドレスＡ７によりそれぞれハーフＳＡＭとの転送動作用にアッパ及びロアパートに分けられて全部で４パートになる。
【００１０】
このような構造では、先のデータ読出動作において、次のスプリット読出転送動作のサイクルでロア又はアッパＳＡＭにデータが転送されるべきＲＡＭのパートが内部アドレスＡ８、Ａ７により選択される。
【００１１】
例えば、論理値“０”レベルの内部アドレスＡ８によりブロックＢ１が選択され、内部カウンタ（図示せず）によりシリアルアドレスＳＳ７が論理値“０”となると、ブロックＢ１におけるロアパートの読出が行われる一方で、アッパパートの転送が行われる。そして、内部カウンタによりシリアルアドレスＳＳ７が論理値“１”となると、今度はアッパパートの読出が行われる一方で、ロアパートの転送が行われる。同様に、論理値“１”レベルの内部アドレスＡ８によりブロックＢ２が選択され、内部カウンタによりシリアルアドレスＳＳ７が論理値“０”となると、ブロックＢ２におけるロアパートの読出が行われる一方で、アッパパートの転送が行われる。そして次のサイクルでシリアルアドレスＳＳ７が論理値“１”となると、アッパパートの読出、ロアパートの転送が行われる。
【００１２】
以上より分かるように、システムがフルＳＡＭの場合は、内部アドレスＡ８がドントケア（don't care）アドレス、内部アドレスＡ７が入力アドレスとして使用されるのに対し、ハーフＳＡＭの場合は、内部アドレスＡ８が入力アドレス、内部アドレスＡ７はドントケアアドレスとして使用されるようになっている。
【００１３】
したがって、ビデオＲＡＭの製造という点からすると、フルＳＡＭとハーフＳＡＭとでそのアドレッシング等が異なることになるため、フルＳＡＭ構造のビデオＲＡＭとハーフＳＡＭ構造のビデオＲＡＭは別々に設計して製造しなければならないという不便さがある。これが設計時間の増加や製造原価の上昇等の主な要因となっており、改善が望まれている。
【００１４】
一方、上述したようにビデオＲＡＭを採用するシステムにおいて、ビデオＲＡＭを制御するための制御器は、フルＳＡＭ用とハーフＳＡＭ用とで異なる構成を有することになる。これは例えば、フルＳＡＭ構造のビデオＲＡＭ用制御器を有するシステムにハーフＳＡＭ構造のビデオＲＡＭを採用することができない、あるいはその逆に、ハーフＳＡＭ構造のビデオＲＡＭ用制御器を有するシステムにフルＳＡＭ構造のビデオＲＡＭを採用することができないという不具合を生じさせる。つまり、１つのシステムにおいてハーフＳＡＭ構造及びフルＳＡＭ構造のビデオＲＡＭを同時に採用することが不可能で、いずれかのビデオＲＡＭを選択的に使用しなければならないという制約をもたらす結果となっている。
【００１５】
【発明が解決しようとする課題】
したがって本発明の１つ目の目的は、システムに装備されるビデオＲＡＭ制御器に対して互換性をもつビデオＲＡＭを提供することにある。また、本発明の２つ目の目的は、システムにおける制御器の種類に応じてハーフＳＡＭ・フルＳＡＭを容易に変換可能なビデオＲＡＭを提供することにある。さらに、本発明の３つ目の目的は、フルＳＡＭとハーフＳＡＭとで別々に設計、製造を行わなければならないという不都合を解消し、設計時間の短縮及び原価の節減を可能とするビデオＲＡＭを提供することにある。加えて、本発明の４つ目の目的は、チップ製造後にハーフＳＡＭ・フルＳＡＭを容易に選択できるようなビデオＲＡＭを提供することにある。そして、本発明の５つ目の目的は、システムのアドレス供給条件に関係なく、内部的アドレッシング調整のみを行うことにより、フルＳＡＭ・ハーフＳＡＭを容易に変換できるようなビデオＲＡＭを提供することにある。
【００１６】
【課題を解決するための手段】
本発明によるビデオＲＡＭは、システムに組込むときに、そのシステムで用いられている制御器のタイプに応じてフルＳＡＭ構造（機能）あるいはハーフＳＡＭ構造（機能）を選択して使用できるようにするもので、そのセルアレイ構成について、システムで用いられるアドレスのコーディング条件に合わせてフルＳＡＭあるいはハーフＳＡＭ構造（機能）を容易に変換できる構造を有している。また、システムに用いられる制御器がフルＳＡＭ用、ハーフＳＡＭ用のいずれでも対応できるように、システムから入力されるアドレスの入力条件をビデオＲＡＭ内部で適切に変換して、ハーフＳＡＭ又はフルＳＡＭ用の制御器に対し互換性をもたせることを可能とするスイッチング回路を備えるようにする。
【００１７】
加えて本発明によるビデオＲＡＭは、ＲＡＭアレイにおけるメモリセルの配列方向である第１方向のセル位置を指定するための第１アドレスを入力としてシリアルアドレスを内部ＳＡＭに供給するシリアルカウンタについて、フルＳＡＭ動作では第１アドレスを全部計数し、ハーフＳＡＭ動作では第１アドレスのうちの最上位アドレス以外のアドレスを計数するようにし、フルＳＡＭ機能とハーフＳＡＭ機能がそのシリアルカウンタの計数動作によって選択的に提供されるようになるものである。
【００１８】
具体的には、ＲＡＭポートとシリアルポートとを備えたビデオＲＡＭにおいて、第１アドレスピン群から受け入れられるチップの第１方向を指定するための第１アドレス群のうち、第１レベルの最上位アドレス及び最上位アドレス以外のアドレスの組合せにより選択される単位セルアレイを順次に配列した第１単位セルアレイ群と、第１アドレス群のうち、第２レベルの最上位アドレス及び最上位アドレス以外のアドレスの組合せによって選択される単位セルアレイを、第１単位セルアレイ群の単位セルアレイ間にインタリーブした第２単位セルアレイ群と、第１アドレスを入力としてシリアルアドレスを発生するシリアルカウンタと、第１及び第２単位セルアレイ群に相応してアドレスコーディングされるメモリセルアレイを有するＳＡＭと、第１及び第２単位セルアレイ群とＳＡＭとの間のデータ転送を制御する転送ゲート群と、を備えるようにすることを特徴とする。
【００１９】
あるいは、ＲＡＭとＳＡＭを有するビデオＲＡＭにおいて、セルアレイの第１方向を指定するために提供されるアドレスのうちの最上位アドレス及びこの最上位アドレスの次の下位アドレスをアドレス入力バッファへ交換的に伝送するために、前記アドレスの各アドレス入力経路にスイッチング手段を設けてアドレスピンスイッチング制御回路により制御し、アドレススイッチング制御回路の制御によるアドレススイッチング動作によりフルＳＡＭ用とハーフＳＡＭ用のアドレッシングが選択できるようにすることを特徴とする。
【００２０】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、図中の同じ構成要素には可能な限り同じ符号を付している。
【００２１】
以下の説明において、アドレスのコーディング条件、列アドレスの数、ＲＡＭの１行に対するビット数、そしてアドレスピンスイッチング制御回路の構成等の特定した詳細が本発明のより全般的な理解のために提供される。しかしながら、これら特定の詳細でなくとも、あるいはこれら特定詳細の変形によっても本発明を容易に実施可能であることは、この技術分野で通常の知識を有する者であれば自明である。
【００２２】
また、以下の説明で使用する“インタリーブ（interleave）”は、例えば相互に隣接する第１物体と第２物体の間に第３物体をさし込むように、中間の空いた部分に位置させること、さらにいえば、順次に１つずつ配列される多数の各物体間に他の物体を１つずつ入れて交互にすることの意味合いをもっている。さらに、以下の説明における内部アドレスＡ８は、内部アドレスＡ０〜Ａ８のうちの最上位ビットを有するアドレスを意味する。
【００２３】
図１は本発明によるビデオＲＡＭのセルアレイ構成についての実施例を示すブロック構成図で、ハーフＳＡＭ・フルＳＡＭの動作を選択的に遂行できるようにしたビデオＲＡＭである。１つのチップ上に形成されるメモリセルアレイは高集積化と共に多数のサブセルアレイに分割配置されるよになっているが、図１に示しているのは、そのうちの１つのサブセルアレイである。
【００２４】
同図に示すビデオＲＡＭは、チップにおける第１方向としての列方向を指定する多数の列アドレスで構成される列アドレス群（図１にはその一部である列アドレスＣＡ７とＣＡ８のみを示しており、列アドレスＣＡ０〜ＣＡ６については、この技術分野でよく知られているように各単位メモリセルを選択するために使用されるもので図示を省略している）を用いて、この列アドレス群の中で論理“ロウ（low ）”の第１レベルの列アドレスＣＡ８及び残りの列アドレスＣＡ０〜ＣＡ７の組合せによって選択される単位セルアレイを行方向へ順次に配列した第１単位セルアレイ群０〜２５５と、論理“ハイ（high）”の第２レベルの列アドレスＣＡ８及び残りの列アドレスＣＡ０〜ＣＡ７の組合せによって選択され、第１単位セルアレイ群０〜２５５に対しインタリーブされる第２単位セルアレイ群２５６〜５１１と、から構成されている。その特徴は、ＲＡＭとＳＡＭが、それぞれ列アドレスのコーディング条件に応じて一定の規則となるような配列をもつ点にある。尚、この例のようにＲＡＭ及びＳＡＭに配列されるセルアレイの列数を２9 ＝５１２個とすると、列アドレスは９ｂｉｔになる。
【００２５】
このような構成において、ＲＡＭは、列アドレスＣＡ７の論理状態に従って列アドレスのコーディング手段により２ブロックに分けることが可能となっている。また、図１に示すように２パートに分けられたＲＡＭの各列のコーディングは、列アドレスＣＡ８の論理状態により遂行され得る。そして、各列は“０、２５６、１、２５７、…、５１０、２５５、５１１”のようにして順次に配列され、列アドレスＣＡ８の論理状態に従って選択される第１単位セルアレイ０〜２５５と第２単位セルアレイ２５６〜５１１とは相互にインタリーブ構成で配列される。また、ＳＡＭもこのＲＡＭのアドレス構成と同様とされている。このようなＲＡＭ及びＳＡＭの列構成とすることで、後述のようにハーフＳＡＭ・フルＳＡＭの選択が可能なビデオＲＡＭが実現される。
【００２６】
一方、この実施例におけるシリアルカウンタ（図示せず）は、ＲＡＭの列方向を指定するための列アドレスを入力として、ＳＡＭに供給するためのシリアルアドレスを発生する。このシリアルカウンタは、フルＳＡＭ構造に際しては列アドレスＣＡ０〜ＣＡ８をすべて計数し、ハーフＳＡＭ構造に際しては列アドレスＣＡ８を除いた残りの列アドレスＣＡ０〜ＣＡ７を計数する。つまり、この例のビデオＲＡＭは、シリアルカウンタの計数動作によって選択的にフルＳＡＭ・ハーフＳＡＭの動作を行えるようになっている。
【００２７】
図２は、図１のようなＲＡＭ及びＳＡＭの構成をフルＳＡＭ構造として使用する場合における、ＲＡＭとＳＡＭとの間のデータ転送を担当する転送ゲート（transfer  gate）とその制御信号の関係を示している。同図に示すように、ロア用制御信号ＤＴＰＬを共通に受ける第１転送ゲート群Ｔ０〜Ｔ２５５と、アッパ用制御信号ＤＴＰＵを共通に受ける第２転送ゲート群Ｔ２５６〜Ｔ５１１とは、インタリーブされている。
【００２８】
これら転送ゲートは、同じ列アドレスを有するＲＡＭの列とＳＡＭの列との間にそれぞれ接続される。すなわち、列アドレスＣＡ８の論理“ロウ”に対応するＲＡＭとＳＡＭの列は、制御信号ＤＴＰＬにより制御される転送ゲートＴ０〜Ｔ２５５に接続され、列アドレスＣＡ８の論理“ハイ”に対応するＲＡＭとＳＡＭの列は、制御信号ＤＴＰＵにより制御される転送ゲートＴ２５６〜Ｔ５１１に接続される。また、ＳＡＭに接続されてデータを外部に出力するためのＳＡＭ入出力線（図示せず）は、シリアルアドレスＳＳ８が論理“ロウ（０）”のときにはロアＳＡＭと、シリアルアドレスＳＳ８が論理“ハイ（１）”のときにはアッパＳＡＭと、それぞれ接続される。
【００２９】
このようなフルＳＡＭ構造において、データは、フルＳＡＭ動作のための列アドレスのコーディング条件に応じてＳＡＭへ転送される。この図２に示すようなアレイ構成を有する場合における列アドレスのコーディングによる読出転送動作は従来と同様にして実行される。すなわち、ドントケアアドレスとなる列アドレスＣＡ８の論理“ロウ”で制御信号ＤＴＰＬが論理“ハイ”、制御信号ＤＴＰＵが論理“ロウ”、そして、列アドレスＣＡ８の論理“ハイ”で制御信号ＤＴＰＬが論理“ロウ”、制御信号ＤＴＰＵが論理“ハイ”となってスプリット読出転送動作が行われる。つまり、列アドレスＣＡ８の論理“ロウ”でロアＳＡＭへの転送、列アドレスＣＡ８の論理“ハイ”でアッパＳＡＭへの転送が行われる。
【００３０】
図３は、図１のようなＲＡＭ及びＳＡＭの構成をハーフＳＡＭ構造として使用する場合における、ＲＡＭとＳＡＭとの間の転送ゲートとその制御信号の関係を示している。この図３に示す構成は、転送ゲートＴ０、Ｔ２５６、Ｔ１、……、Ｔ５１１とその制御信号ＤＴＰＬ、ＤＴＰＵとの関係を変更することによって容易に実施できる。すなわち、転送ゲートＴ０、Ｔ２５６、Ｔ１、……、Ｔ５１１と制御信号ＤＴＰＬ、ＤＴＰＵが送られる信号線との間の接続関係を適宜変更することで実施される。
【００３１】
具体的には、列アドレスＣＡ７が論理“ロウ”の場合に選択される列に接続された転送ゲートは制御信号ＤＴＰＬへつなぎ、列アドレスＣＡ７が論理“ハイ”の場合に選択される列に接続された転送ゲートは制御信号ＤＴＰＵへつなぐようにする。これについて更に説明する。
【００３２】
転送ゲートＴ０、Ｔ２５６、Ｔ１、……、Ｔ５１１の制御信号ＤＴＰＵ、ＤＴＰＬを伝送するための信号線は、メタル（metal ）又はポリ層（多結晶シリコン層）で形成される。このような信号線上に例えばメタル線をもう１つ形成し、これら信号線を選択的に切断することにより、図２のフルＳＡＭあるいは図３のハーフＳＡＭ構造を選択することができる。すなわち、図２及び図３の構成に合わせて制御信号ＤＴＰＬ、ＤＴＰＵに対する２本の信号線を必要な転送ゲートにつきそれぞれ形成しておき、これら信号線にそれぞれ例えばヒューズを介在させ、このヒューズを選択的に切断することによりいずれか１本の信号線を決定する。これにより、図２及び図３に示すような転送ゲートとその制御信号の関係を選択的に得ることが可能になる。
【００３３】
次に、図３の構成によるハーフＳＡＭ動作について説明する。この場合、制御信号ＤＴＰＬ、ＤＴＰＵはドントケアアドレスとなる列アドレスＣＡ７に従って論理状態が決定される。すなわち、列アドレスＣＡ７の論理“ロウ”で制御信号ＤＴＰＬが論理“ハイ”、制御信号ＤＴＰＵが論理“ロウ”、そして、列アドレスＣＡ７の論理“ハイ”で制御信号ＤＴＰＬが論理“ロウ”、制御信号ＤＴＰＵが論理“ハイ”となる。したがって、列アドレスＣＡ７の論理状態に応じて転送を行うブロックが選択される。さらに、読出転送サイクルで与えられる列アドレスの情報によりシリアルアドレスＳＳ８を制御することで、アクセスされるＳＡＭが２パートに分けられる。すなわち、シリアルアドレスＳＳ８が論理“ロウ”の場合、アッパＳＡＭのデータ出力を防ぐために、シリアルアドレスＳＳ８の論理“ハイ”に対応する方の入出力線は遮断される。その逆も同様である。このとき、ハーフＳＡＭの動作時にはシリアルアドレスＳＳ０〜ＳＳ７のみが必要なので、内部シリアルカウンタ中でシリアルアドレスＳＳ８のみをディスエーブルさせ、列アドレスＣＡ８の情報を直接的にシリアルアドレスＳＳ８へ代置する。したがって、このシリアルアドレスＳＳ８の論理状態に従ってアッパ及びロアＳＡＭからデータが読出され、これによりハーフＳＡＭのデータ出力が行われる。
【００３４】
以上のようにこの実施例によれば、転送ゲートの制御信号を伝送するための信号線を複数形成して選択的に切断することでフルＳＡＭ・ハーフＳＡＭを選択して動作させられるようになっている。
【００３５】
図４は、ハーフＳＡＭ又はフルＳＡＭの動作を遂行するようにされたビデオＲＡＭについて、アドレス入力端にアドレスピンスイッチング制御回路を備えるようにした実施例のブロック構成図である。すなわち、ビデオＲＡＭのチップ内部に、ビデオＲＡＭのアドレスを制御するビデオＲＡＭ制御器１２のタイプに合わせてアドレスコーディング条件を設定するための制御手段として、アドレスピンスイッチング制御回路１００を備え、ビデオＲＡＭの制御器に対して互換性をもたせるようにしたものである。
【００３６】
ここで、“外部（external）”はシステムにおけるビデオＲＡＭチップを除いた残りの部分を、“内部（internal）”はビデオＲＡＭチップの内部を意味している。また、符号１４及び１６はそれぞれ外部アドレス７及び８を受けるためのビデオＲＡＭのアドレスピンを示し、符号２２及び２４はそれぞれアドレスピン１４及び１６の情報から内部アドレスバッファ（図示せず）に伝送される内部アドレスＡ７及びＡ８を示す。
【００３７】
アドレスピン１４、１６から伝送される内部アドレスＡ７、Ａ８の経路である信号線１８及び信号線２０に設けられるスイッチング手段Ｓ１及びＳ２は、アドレスピンスイッチング制御回路１００の出力レベル（スイッチング情報）に応じて、アドレスピン１４を内部アドレスＡ７、アドレスピン１６を内部アドレスＡ８としてつなぐか、あるいは、アドレスピン１４を内部アドレスＡ８、アドレスピン１６を内部アドレスＡ７としてつなぐかの交換（exchange）スイッチングを行う。また、インバータ２６は、後述のようにアドレスピンスイッチング制御回路１００のスイッチング情報によりスイッチング手段Ｓ１、Ｓ２を動作させるためのものである。
【００３８】
ビデオＲＡＭの制御器１２がフルＳＡＭ用である場合、アドレスピン１６から内部アドレスＡ７、アドレスピン１４から内部アドレスＡ８をそれぞれ得ることでハーフＳＡＭ構造のビデオＲＡＭを使用できる。すなわち、上述したように、ハーフＳＡＭ構造では内部アドレスＡ７がドントケアアドレス、内部アドレスＡ８が入力アドレスとして使用されるので、それに合わせることができる。一方、フルＳＡＭ構造のビデオＲＡＭを使用する際には、アドレスピン１６から内部アドレスＡ８、アドレスピン１４から内部アドレスＡ７をそれぞれ得ることでフルＳＡＭの動作を遂行できる。すなわち、内部アドレスＡ７が入力アドレス、内部アドレスＡ８がドントケアアドレスとして使用されるので、それに合わせることができる。
【００３９】
反対に、制御器１２がハーフＳＡＭ用である場合、アドレスピン１４から内部アドレスＡ８、アドレスピン１６から内部アドレスＡ７を得ることでフルＳＡＭ構造のビデオＲＡＭを使用できる。一方、ハーフＳＡＭ構造のビデオＲＡＭを用いる際には、アドレスピン１４から内部アドレスＡ７、アドレスピン１６から内部アドレスＡ８を得ることでハーフＳＡＭの動作を遂行できる。
【００４０】
このように図４の構成によれば、ビデオＲＡＭ制御器１２のアドレス方式が同じでも、ビデオＲＡＭ自体でアドレスピン１４及び１６の入力を交換することにより、ハーフＳＡＭ又はフルＳＡＭの動作を行うビデオＲＡＭを用いることができる。つまり、ビデオＲＡＭ制御器１２の制約を受けることなく、ビデオＲＡＭはハーフＳＡＭ・フルＳＡＭの動作を適切に遂行することができる。
【００４１】
スイッチング手段Ｓ１及びＳ２については、図５に示すように、アドレスピンと内部アドレスバッファとの間の電流経路にスイッチング動作を行うＭＯＳトランジスタを設けることで容易に実施できる。具体的には、アドレスピンスイッチング制御回路１００の出力線４０をスイッチングトランジスタ３２及び３４の各ゲートに接続し、そして、スイッチングトランジスタ３２のチャネルを信号線１８と内部アドレスＡ８を結ぶ電流経路に形成し、また、スイッチングトランジスタ３４のチャネルを信号線２０と内部アドレスＡ７を結ぶ電流経路に形成している。さらに、インバータ２６を介したアドレスピンスイッチング制御回路１００の出力線４２をスイッチングトランジスタ３６及び３８の各ゲートに接続し、そして、スイッチングトランジスタ３６のチャネルを信号線１８と内部アドレスＡ７を結ぶ電流経路に形成し、また、スイッチングトランジスタ３８のチャネルを信号線２０と内部アドレスＡ８とを結ぶ電流経路に形成している。
【００４２】
この回路構成において、出力線４０及び４２は相互に反対の極性を有する論理構成となるので、スイッチングトランジスタ３２、３４とスイッチングトランジスタ３６、３８は相補的にＯＮ／ＯＦＦする。したがって、システムから供給されるアドレスピン１４及び１６への入力を、アドレスピンスイッチング制御回路１００により適切な状態に交換することができる。尚、図４、図５に示す回路ではインバータ２６を用いる構成としているが、例えばトランジスタ３２、３４をＮＭＯＳ、トランジスタ３６、３８をＰＭＯＳとしてインバータを省くこともできる。
【００４３】
一方、アドレスピンスイッチング制御回路１００の具体例としては、図６Ａ〜図６Ｃに示すようにヒューズを用いて実施するものがある。
【００４４】
図６Ａに示すのは、図５におけるアドレスピンスイッチング制御回路１００の詳細回路図である。同図に示すように、ヒューズ１０２が電源電圧Ｖｃｃ端と接続ノード１０４との間に設けられている。そして、接続ノード１０４には２つのインバータ１１０、１１４が直列接続される。このインバータ１１４の出力信号がアドレスピンスイッチング制御回路１００の出力信号となる。また、接続ノード１０４に充電される電圧を放電させるために、接続ノード１０４と接地電圧Ｖｓｓ端との間に電流経路を並列に接続したプルダウントランジスタ１０６、１０８を形成している。そして、プルダウントランジスタ１０６のゲートには後述のような駆動信号Ａが供給され、プルダウントランジスタ１０８のゲートはインバータ１１０及び１１４間の接続ノード１１２に接続されている。
【００４５】
この回路におけるヒューズ１０２の状態は、ハーフＳＡＭかフルＳＡＭかによって決定される。すなわち、例えば制御器１２がフルＳＡＭ用の場合、ヒューズ１０２はハーフＳＡＭ構造の場合に切断される。
【００４６】
図６Ｂは、前記駆動信号Ａの発生回路図である。行アドレスストローブ信号バーＲＡＳが入力される接続ノード１２０と、この接続ノード１２０から直列接続された３つのインバータ１２２、１２４、１２６と、行アドレスストローブ信号バーＲＡＳ及びインバータ１２６から出力される信号Ａ１を入力とするＮＯＲゲート１２８と、を備えて駆動信号Ａを発生する構成とされている。この回路の場合、接続ノード１２０から直列接続されるインバータの数は、図６Ａに示すプルダウントランジスタ１０６のスイッチング時間を考慮して決定しておく。
【００４７】
図６Ｃは図６Ｂの回路の動作タイミング図である。この図６Ｃに示すように、行アドレスストローブ信号バーＲＡＳが論理“ロウ”に活性化されると、論理構成に従ってインバータ１２２、１２４、１２６による遅延時間だけ駆動信号Ａが論理“ハイ”の短パルス（short  pulse）として発生される。
【００４８】
これら図６Ａ〜図６Ｃを参照して、図５に示す回路を用いたハーフＳＡＭ・フルＳＡＭの選択を説明する。
【００４９】
図６Ａの回路において、制御器１２がフルＳＡＭ用でビデオＲＡＭがフルＳＡＭ構造とされる場合、ヒューズ１０２が切断せずに使用され、チップのパワーアップにより接続ノード１０４は論理“ハイ”に充電される。したがって、アドレスピンスイッチング制御回路１００の出力となるインバータ１１４の出力信号は論理“ハイ”となる。その後、行アドレスストローブ信号バーＲＡＳが論理“ロウ”に活性化されることにより図６Ｂの回路から駆動信号Ａが論理“ハイ”となってプルダウントランジスタ１０６に供給されるが、ヒューズ１０２が切断されておらず、しかも駆動信号Ａは短パルスで入力されるため、インバータ１１４の出力信号は継続して論理“ハイ”のレベルを維持できる。それにより、図５におけるスイッチングトランジスタ３２、３４が導通となる一方で、スイッチングトランジスタ３６、３８が非導通となる。したがって、アドレスピン１６は内部アドレスＡ８としてつながれ、アドレスピン１４は内部アドレスＡ７としてつながれてフルＳＡＭの動作が遂行される。
【００５０】
一方、ビデオＲＡＭがハーフＳＡＭ構造とされる場合、図６Ａに示すヒューズ１０２が切断して使用され、接続ノード１０４は電源電圧Ｖｃｃ端から遮断された状態となる。そして、行アドレスストローブ信号バーＲＡＳが論理“ロウ”に活性化されると、図６Ｂの回路から駆動信号Ａが短パルスの論理“ハイ”で発生されてプルダウントランジスタ１０６、１０８によりプルダウンが行われ、これによりアドレスピンスイッチング制御回路１００の出力信号は論理“ロウ”レベルとなる。したがって、図５におけるスイッチングトランジスタ３２、３４が非導通となる一方で、スイッチングトランジスタ３６、３８が導通となる。その結果、アドレスピン１６は内部アドレスＡ７としてつながれ、アドレスピン１４は内部アドレスＡ８としてつながれてハーフＳＡＭの動作が遂行される。
【００５１】
すなわち、この例によれば、同じビデオＲＡＭ制御器１２であっても、アドレスピンスイッチング制御回路１００のヒューズ１０２の切断によって容易にフルＳＡＭ・ハーフＳＡＭの適用を行える。
【００５２】
このようなアドレスピンスイッチング制御回路１００にヒューズを用いる例の他に、ダミーサイクル（dummy  cycle）を遂行してハーフＳＡＭ・フルＳＡＭを選択することも可能である。このための回路構成について次に説明する。図７Ａ〜図７Ｃに、そのダミーサイクルによる選択を遂行するための回路例及びそのタイミングを示す。
【００５３】
図７Ａは、この例におけるアドレスピンスイッチング制御回路１００の詳細回路図である。電源電圧Ｖｃｃ端と接続ノード１３４との間にプルアップトランジスタとして負荷トランジスタ１３２のチャネルが接続されており、この負荷トランジスタ１３２のゲートには駆動信号Ｂが供給される。そして、接続ノード１３４に充電される電圧を放電させるために、接続ノード１３４と接地電圧Ｖｓｓ端との間に電流経路が並列に接続されたプルダウントランジスタ１３６及び１３８が形成される。このプルダウントランジスタ１３６のゲートには駆動信号ａが供給され、プルダウントランジスタ１３８のゲートには駆動信号ｂが供給される。また、接続ノード１３４には直列接続されたインバータ１４０、１４２が帰還経路を形成するように接続される。さらに、接続ノード１３４にはインバータ１４４の入力端子が接続され、このインバータ１４４の出力信号がアドレスピンスイッチング制御回路１００の出力信号となる。
【００５４】
この回路を用いるビデオＲＡＭは、駆動信号Ｂによる切換でハーフＳＡＭ又はフルＳＡＭ用いずれの制御器１２でも適用される。すなわち、制御器１２がフルＳＡＭ用でフルＳＡＭ構造のビデオＲＡＭを用いる場合には、駆動信号Ｂが論理“ハイ”で提供され、インバータ１４４の出力信号が論理“ハイ”のレベルで出力される。これにより、図５におけるスイッチングトランジスタ３２、３４が導通となりフルＳＡＭの動作を遂行することになる。一方、ハーフＳＡＭ構造のビデオＲＡＭを用いる場合には、ダミーサイクルを行うことで駆動信号Ｂが短パルスの論理“ロウ”で提供され、インバータ１４４の出力信号が論理“ロウ”となる。したがって、図５におけるスイッチングトランジスタ３６、３８が導通となりハーフＳＡＭの動作を遂行することになる。
【００５５】
尚、図７Ａにおける駆動信号ａはシステムのパワーアップ時に論理“ハイ”パルスで発生される信号である。また、ダミーサイクルを行って一旦インバータ１４４の出力信号を論理“ロウ”とした後に再度論理“ハイ”としたい場合、すなわち、例えば上記のようにハーフＳＡＭとした後、その状態から更にフルＳＡＭの動作を進行させたいような場合に、駆動信号ｂは論理“ハイ”で印加される。そしてインバータ１４０、１４２からなるッチ回路により論理“ロウ”のラッチ動作が行われ、インバータ１４４の出力信号は論理“ハイ”に維持される。これにより、ダミーサイクルを行った後にもう一度元に戻したいような場合に、わざわざシステムを立下げてやり直すというような無駄な操作を行う必要をなくすことができる。
【００５６】
図７Ｂは、前記駆動信号Ｂの発生回路を示す。その構成は、行アドレスストローブ信号バーＲＡＳをインバータ１５０を介して反転させた信号、列アドレスストローブ信号バーＣＡＳ、スプリット読出転送動作に必要な信号バーＤＳＦ、及び書込エネーブル信号バーＷＥがそれぞれ入力されるＮＡＮＤゲート１５２と、このＮＡＮＤゲート１５２の出力端に接続される接続ノード１５４と、この接続ノード１５４から直列接続されている３つのインバータ１５６、１５８、１６０と、接続ノード１５４における信号及びインバータ１６０の出力信号を入力とするＮＯＲゲート１６２と、このＮＯＲゲート１６２の出力端子に入力端子が接続されるインバータ１６４と、からなる。そしてインバータ１６４から図７Ａに示すような駆動信号Ｂが供給される。
【００５７】
図７Ｃは図７Ｂの回路の動作タイミング図であって、駆動信号Ｂを短パルスの論理“ロウ”で発生させるための行アドレスストローブ信号バーＲＡＳ、列アドレスストローブ信号バーＣＡＳ、信号バーＤＳＦ、及び書込みエネーブル信号バーＷＥの入力条件を示す。図７Ａの回路の出力レベルによるスイッチング手段Ｓ１、Ｓ２の動作は図６Ａの回路によるものと同様である。
【００５８】
以上に示した実施例は、本発明の技術的思想に立脚して実現した最適の例であって、異なる論理構成としたり、あるいは各制御信号や入力信号の関係を変更したりしたその他の多様な例を実施し得る。また、上記実施例では列アドレスＣＡ８を最上位列アドレスとして開示したが、ビデオＲＡＭの更なる高集積化を考慮すると、チップの高集積化に比例して更に増加することが考えられる。また、アドレスピンスイッチング制御回路１００の回路構成も多様に変形して実施可能である。ただし、その変形は、図４に示すスイッチング構造のような本発明の技術的範囲内で実施されるべきである。また、特許請求の範囲に記載される用語は、本発明の詳細な説明の全体にわたって定義されるものである。
【００５９】
【発明の効果】
以上述べてきたように本発明によれば、ヒューズの切断という極めて容易な方法でハーフＳＡＭ・フルＳＡＭを選択可能なビデオＲＡＭを提供でき、また、アドレスピンスイッチング制御回路を備えることで、ビデオＲＡＭを用いるシステムにおけるビデオＲＡＭの制御器に対する互換性をもたせられ、制御器のタイプによる制限を受けないようなビデオＲＡＭを提供できる。加えて、本発明によるセルアレイ構成とアドレスピンスイッチング制御回路とを組合わせて用いれば、より一層多様な適応条件をもつビデオＲＡＭを提供できる。したがって、設計・製造を同じくしたビデオＲＡＭをもってハーフＳＡＭ・フルＳＡＭに適用させられ、さらに、１つのシステムでハーフＳＡＭ構造のビデオＲＡＭとフルＳＡＭ構造のビデオＲＡＭを併用することが可能となり、設計時間の短縮、製造原価の節減等を図ることができる。このように本発明のようなハーフＳＡＭ・フルＳＡＭの動作を選択的に遂行可能とされたビデオＲＡＭは、今後の更なる多機能化の要求に対してより性能のよいものを提供できるようになることが期待される。
【図面の簡単な説明】
【図１】本発明によるビデオＲＡＭのセルアレイの構成を示すブロック構成図。
【図２】図１に示すビデオＲＡＭをフルＳＡＭ構造とする際の転送ゲートとその制御信号の関係を示した図１相当のブロック構成図。
【図３】図１に示すビデオＲＡＭをハーフＳＡＭ構造とする際の転送ゲートとその制御信号の関係を示した図１相当のブロック構成図。
【図４】本発明によるアドレスピンスイッチング制御回路を備えたビデオＲＡＭにおけるアドレス入力部の概略構成を示すブロック図。
【図５】図４中に示すスイッチング手段Ｓ１、Ｓ２の具体例を示す回路図。
【図６】本発明によるアドレスピンスイッチング制御回路の回路構成の一例を示す回路図及びそれに使用される各信号のタイミング図。
【図７】本発明によるアドレスピンスイッチング制御回路の回路構成の他の例を示す回路図及びそれに使用される各信号のタイミング図。
【図８】従来技術によるフルＳＡＭ構造のビデオＲＡＭを示すブロック図。
【図９】従来技術によるハーフＳＡＭ構造のビデオＲＡＭを示すブロック図。
【符号の説明】
Ｔ０〜Ｔ５１１  転送ゲート
ＤＴＰＬ、ＤＴＰＵ  ロア用、アッパ用制御信号
Ｓ１、Ｓ２  スイッチング手段
１００  アドレスピンスイッチング制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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