(57)【特許請求の範囲】
【請求項１】
入力された現フィールドのインターレース信号をノンインターレース信号に変換する映像信号処理回路において、
前記現フィールドのインターレース信号を１フィールド遅延するフィールド遅延回路と、
前記現フィールドのインターレース信号をライン補間する第１のライン補間回路と、
前記現フィールドのインターレース信号の動きを検出して動き検出信号を生成する動き検出回路と、
前記現フィールドのインターレース信号と前記フィールド遅延回路の出力信号とを用いて、前記現フィールドのインターレース信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記現フィールドのインターレース信号に対して時間軸方向の振幅強調を施す第１の強調化回路と、
前記第１のライン補間回路の出力信号と前記フィールド遅延回路の出力信号とを用いて、前記第１のライン補間回路の出力信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記第１のライン補間回路の出力信号に対して時間軸方向の振幅強調を施す第２の強調化回路と、
前記フィールド遅延回路の出力信号と前記第２の強調化回路の出力信号とを前記動き検出信号に応じて適応混合する混合回路と、
前記第１の強調化回路の出力信号を倍速変換する第１の倍速変換回路と、
前記混合回路の出力信号を倍速変換する第２の倍速変換回路と、
前記第１，第２の倍速変換回路の出力信号をライン毎に切り換えることによりノンインターレース信号として出力する選択回路とを備えて構成したことを特徴とする映像信号処理回路。
【請求項２】
前記フィールド遅延回路の出力信号をライン補間する第２のライン補間回路を備え、
前記第１の強調化回路は、前記現フィールドのインターレース信号と前記第２のライン補間回路の出力信号とを用いて前記現フィールドのインターレース信号に対して時間軸方向の振幅強調を施すことを特徴とする請求項１記載の映像信号処理回路。
【請求項３】
入力された現フィールドのインターレース信号をノンインターレース信号に変換する映像信号処理回路において、
前記現フィールドのインターレース信号を１フィールド遅延する第１のフィールド遅延回路と、
前記第１のフィールド遅延回路の出力信号を１フィールド遅延する第２のフィールド遅延回路と、
前記現フィールドのインターレース信号をライン補間する第１のライン補間回路と、
前記現フィールドのインターレース信号の動きを検出して動き検出信号を生成する動き検出回路と、
前記現フィールドのインターレース信号と前記第１及び第２のフィールド遅延回路の出力信号とを用いて、前記現フィールドのインターレース信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記現フィールドのインターレース信号に対して時間軸方向の振幅強調を施す第１の強調化回路と、
前記第１のライン補間回路の出力信号と前記第１及び第２のフィールド遅延回路の出力信号とを用いて、前記第１のライン補間回路の出力信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記第１のライン補間回路の出力信号に対して時間軸方向の振幅強調を施す第２の強調化回路と、
前記第１のフィールド遅延回路の出力信号と前記第２の強調化回路の出力信号とを前記動き検出信号に応じて適応混合する混合回路と、
前記第１の強調化回路の出力信号を倍速変換する第１の倍速変換回路と、
前記混合回路の出力信号を倍速変換する第２の倍速変換回路と、
前記第１，第２の倍速変換回路の出力信号をライン毎に切り換えることによりノンインターレース信号として出力する選択回路とを備えて構成したことを特徴とする映像信号処理回路。
【請求項４】
前記第１のフィールド遅延回路の出力信号をライン補間する第２のライン補間回路と、
前記第２のフィールド遅延回路の出力信号をライン補間する第３のライン補間回路とを備え、
前記第１の強調化回路は、前記現フィールドのインターレース信号と前記第２のライン補間回路の出力信号と前記第２のフィールド遅延回路の出力信号とを用いて、前記現フィールドのインターレース信号に対して時間軸方向の振幅強調を施し、
前記第２の強調化回路は、前記第１のライン補間回路の出力信号と前記第１のフィールド遅延回路の出力信号と前記第３のライン補間回路とを用いて、前記第１のライン補間回路の出力信号に対して時間軸方向の振幅強調を施すことを特徴とする請求項３記載の映像信号処理回路。
【請求項５】
前記第１の強調化回路に、前記動き検出信号に応じて動きがある場合に振幅を大きくし、動きがない場合に振幅を小さくするよう振幅を可変させる振幅可変手段を設けたことを特徴とする請求項１ないし４のいずれかに記載の映像信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＴＳＣ方式やＨＤＴＶ方式の映像信号等のインターレース信号をノンインターレース信号に変換（倍密化）する映像信号処理回路に係り、特に、液晶表示装置等の残像が比較的多いマトリクス型表示装置において残像を低減することができる映像信号処理回路に関する。
【０００２】
【従来の技術】
近年、液晶表示装置等のマトリクス型表示装置が注目されている。現在のテレビジョン放送方式であるＮＴＳＣ方式やＨＤＴＶ方式はインターレース形式であるため、マトリクス型表示装置をテレビジョン受像機として使う場合、ノンインターレース形式（順次走査）に変換する必要がある。
【０００３】
インターレース信号をノンインターレース信号に変換する場合、画像が静止している部分には隣接したフィールドの画像を内挿し、動いている部分には、同じフィールド内の上下ラインを平均化したものを補間するのが一般的な手法である。このようにすれば、静止部分のラインフリッカを防止できると共に、垂直解像度が増加し、また、動き部分の二重像妨害がなくなる。
【０００４】
図５は、従来の一般的なインターレース／ノンインターレース変換回路を示している。図５において、入力端子１より入力されたインターレース信号である映像信号ｉは、フィールドメモリ１０，ライン補間回路２０，動き検出回路３０，倍速変換回路５１に入力される。フィールドメモリ１０は、映像信号ｉを１フィールド遅延して、静止画部補間ライン信号ｓを生成する。ライン補間回路２０は、映像信号ｉをフィールド内補間して、動画部補間ライン信号ｍを生成する。動き検出回路３０は、映像信号ｉより動き検出信号ｋを生成する。
【０００５】
混合回路４０は、動き検出信号ｋに基づいて、静止画部補間ライン信号ｓと動画部補間ライン信号ｍとを例えば次の（１）式のように適応混合する。
ｈ＝ｓ＋ｋ（ｍ−ｓ）      …（１）
ここで、ｈは混合回路４０の出力信号である補間ライン信号、ｋは０〜１で、完全に静止画のときｋ＝０、完全動きのときｋ＝１である。
【０００６】
非補間ライン信号である映像信号ｉは、倍速変換回路５１に入力されて倍速化される。混合回路４０より出力された補間ライン信号ｈは、倍速変換回路５２に入力されて倍速化される。倍速変換回路５１，５２の出力信号は、選択回路６０に入力される。選択回路６０は、倍速変換回路５１，５２の出力信号をライン毎に切り換えることにより、出力端子６１よりノンインターレース信号として出力する。
【０００７】
ところで、液晶表示装置では画像の変化に対する液晶の応答速度が遅いために、動画を表示したときに残像を生じてしまうという問題がある。この問題を低減するため、フィルタを用いて、映像信号に時間軸方向の振幅強調を施すという方法がある。なお、時間軸方向の振幅強調とは、映像信号の時間軸方向に周波数の高域成分を低域成分に比較して強調することである。図６は、映像信号に時間軸方向の振幅強調を施すフィルタである一般的な残像低減回路を示している。この残像低減回路は、図５に示すインターレース／ノンインターレース変換回路（映像信号処理回路）の後段に設けられる。
【０００８】
図６において、入力された信号ｆ０は、フィールドメモリ１２によって遅延されて信号ｆ１とされる。減算器７１は、信号ｆ０と信号ｆ１との差をとり、乗算器７２に入力する。乗算器７２は、減算器７１の出力信号に係数ａを乗じて、加算器７３に入力する。加算器７３は、信号ｆ０と乗算器７２の出力信号とを加算する。このとき、加算器７３の出力信号ｇは、次の（２）式となる。
ｇ＝ｆ０＋ａ（ｆ０−ｆ１）      …（２）
【０００９】
信号ｆ１が信号ｆ０の１フィールド遅れであるので、この残像低減回路のフィルタ特性は、１次のハイパスフィルタとなる。係数ａは液晶の応答特性に応じて設定される。応答が速く残像が少ない場合にはａを小さく、残像が多い場合にはａを大きく設定する。
【００１０】
【発明が解決しようとする課題】
図５に示す映像信号処理回路と、図６に示す残像低減回路とを組み合わせた場合、インターレース／ノンインターレース変換のために用いるフィールドメモリと、残像低減のために用いるフィールドメモリとを要することになるので、コストが高くなってしまうという問題点がある。また、ノンインターレースに変換した後の信号を用いて残像低減させるため、残像低減回路における動作周波数が高くなり、フィールドメモリ１２の容量も多くなってしまうという問題点がある。
【００１１】
本発明はこのような問題点に鑑みなされたものであり、インターレース信号をノンインターレース信号に変換するために用いるフィールド遅延回路を用いて、映像信号の高域成分を時間軸方向に強調することができる映像信号処理回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上述した従来の技術の課題を解決するため、
（ａ）入力された現フィールドのインターレース信号をノンインターレース信号に変換する映像信号処理回路において、前記現フィールドのインターレース信号を１フィールド遅延するフィールド遅延回路（１０）と、前記現フィールドのインターレース信号をライン補間する第１のライン補間回路（２０）と、前記現フィールドのインターレース信号の動きを検出して動き検出信号を生成する動き検出回路（３０）と、前記現フィールドのインターレース信号と前記フィールド遅延回路の出力信号とを用いて、前記現フィールドのインターレース信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記現フィールドのインターレース信号に対して時間軸方向の振幅強調を施す第１の強調化回路（１０１）と、前記第１のライン補間回路の出力信号と前記フィールド遅延回路の出力信号とを用いて、前記第１のライン補間回路の出力信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記第１のライン補間回路の出力信号に対して時間軸方向の振幅強調を施す第２の強調化回路（１０２）と、前記フィールド遅延回路の出力信号と前記第２の強調化回路の出力信号とを前記動き検出信号に応じて適応混合する混合回路（４０）と、前記第１の強調化回路の出力信号を倍速変換する第１の倍速変換回路（５１）と、前記混合回路の出力信号を倍速変換する第２の倍速変換回路（５２）と、前記第１，第２の倍速変換回路の出力信号をライン毎に切り換えることによりノンインターレース信号として出力する選択回路（６０）とを備えて構成したことを特徴とする映像信号処理回路を提供し、
（ｂ）入力された現フィールドのインターレース信号をノンインターレース信号に変換する映像信号処理回路において、前記現フィールドのインターレース信号を１フィールド遅延する第１のフィールド遅延回路（１０）と、前記第１のフィールド遅延回路の出力信号を１フィールド遅延する第２のフィールド遅延回路（１１）と、前記現フィールドのインターレース信号をライン補間する第１のライン補間回路（２０）と、前記現フィールドのインターレース信号の動きを検出して動き検出信号を生成する動き検出回路（３０）と、前記現フィールドのインターレース信号と前記第１及び第２のフィールド遅延回路の出力信号とを用いて、前記現フィールドのインターレース信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記現フィールドのインターレース信号に対して時間軸方向の振幅強調を施す第１の強調化回路（１０３）と、前記第１のライン補間回路の出力信号と前記第１及び第２のフィールド遅延回路の出力信号とを用いて、前記第１のライン補間回路の出力信号の時間軸方向に周波数の高域成分を低域成分と比較して強調することにより前記第１のライン補間回路の出力信号に対して時間軸方向の振幅強調を施す第２の強調化回路（１０４）と、前記第１のフィールド遅延回路の出力信号と前記第２の強調化回路の出力信号とを前記動き検出信号に応じて適応混合する混合回路（４０）と、前記第１の強調化回路の出力信号を倍速変換する第１の倍速変換回路（５１）と、前記混合回路の出力信号を倍速変換する第２の倍速変換回路（５２）と、前記第１，第２の倍速変換回路の出力信号をライン毎に切り換えることによりノンインターレース信号として出力する選択回路（６０）とを備えて構成したことを特徴とする映像信号処理回路を提供するものである。
【００１３】
【発明の実施の形態】
以下、本発明の映像信号処理回路について、添付図面を参照して説明する。図１は本発明の映像信号処理回路の第１実施例を示すブロック図、図２は本発明の映像信号処理回路の第２実施例を示すブロック図、図３は本発明の映像信号処理回路の第３実施例を示すブロック図、図４は本発明の映像信号処理回路の第４実施例を示すブロック図である。なお、図１〜図４において、図５と同一部分には同一符号を付し、その説明を適宜に省略することがある。
【００１４】
＜第１実施例＞
図１において、入力端子１より入力されたインターレース信号である映像信号ｉは、フィールドメモリ１０，ライン補間回路２０，動き検出回路３０，加算器７６に入力される。フィールドメモリ１０は、映像信号ｉを１フィールド遅延して、静止画部補間ライン信号ｓを生成する。ライン補間回路２０は、映像信号ｉをフィールド内補間して、動画部補間ライン信号ｍを生成する。動き検出回路３０は、映像信号ｉより動き検出信号ｋを生成する。
【００１５】
フィールドメモリ１０より出力された静止画部補間ライン信号ｓは、ライン補間回路２１，混合回路４０，減算器７７に入力される。ライン補間回路２１は、入力された静止画部補間ライン信号ｓをフィールド内補間して、補間ライン信号ｓｍを生成する。減算器７４は、補間ライン信号ｓｍと非補間ライン信号である映像信号ｉとの差をとり、乗算器７５に入力する。乗算器７５は、減算器７４の出力信号に係数ａを乗じて、加算器７６に入力する。加算器７６は、乗算器７５の出力信号と映像信号ｉとを加算し、倍速変換回路５１に入力する。
【００１６】
一方、減算器７７は、動画部補間ライン信号ｍと静止画部補間ライン信号ｓとの差をとり、乗算器７８に入力する。乗算器７８は、減算器７７の出力信号に係数ａを乗じて、加算器７９に入力する。加算器７９は、乗算器７８の出力信号と動画部補間ライン信号ｍとを加算し、混合回路４０に入力する。混合回路４０は、前述の（１）式と同様にして、静止画部補間ライン信号ｓと加算器７９の出力信号とを適応混合する。ここでは、（１）式のｍの代わりに加算器７９の出力信号となる。なお、乗算器７５と乗算器７８の係数ａは同一の値でもよいし、若干異ならせてもよい。
【００１７】
非補間ライン信号である加算器７６の出力信号は、倍速変換回路５１に入力されて倍速化される。混合回路４０より出力された補間ライン信号ｈは、倍速変換回路５２に入力されて倍速化される。倍速変換回路５１，５２の出力信号は、選択回路６０に入力される。選択回路６０は、倍速変換回路５１，５２の出力信号をライン毎に切り換えることにより、出力端子６１よりノンインターレース信号として出力する。
【００１８】
このように、本発明の映像信号処理回路においては、非補間ライン信号である映像信号ｉと、それをフィールドメモリ１０で１フィールド遅延した信号（静止画部補間ライン信号ｓ）とを用いて、映像信号ｉの高域成分を時間軸方向に強調する第１の強調化回路１０１と、動画部補間ライン信号ｍと映像信号ｉをフィールドメモリ１０で１フィールド遅延した信号（静止画部補間ライン信号ｓ）とを用いて、動画部補間ライン信号ｍの高域成分を時間軸方向に強調する第２の強調化回路１０２を備えている。
【００１９】
第１の強調化回路１０１は、ライン補間回路２１，減算器７４，乗算器７５，加算器７６よりなり、第２の強調化回路１０２は、減算器７７，乗算器７８，加算器７９よりなる。ライン補間回路２１は、映像信号ｉと１フィールド遅れの静止画部補間ライン信号ｓとのライン位相が１／２ラインずれていることを補正するために挿入されている。第１の強調化回路１０１，１０２によって時間軸方向に高域成分を強調し、その後に倍速変換することにより、インターレース信号からノンインターレース信号に変換するのと同時に残像低減のための高域成分の強調を施すことができる。
【００２０】
＜第２実施例＞
図２において、図１と同一部分には同一符号を付し、その説明を適宜省略する。図２に示す第２実施例において図１と異なる点は、第１の強調化回路１０１における乗算器７５の後段に、動き検出信号ｋに応じて振幅を可変させる振幅可変手段としての乗算器７０を設けたことである。図２では、第１の強調化回路１０１′とする。乗算器７０は、乗算器７５の出力信号に動き検出信号ｋを乗じるので、高域成分強調信号は、動き検出回路３０による動き検出が動き判定のとき振幅が最大となり、静止判定のときには振幅が最小となる。図１に示す第１実施例では、静止画においても非補間ラインに時間軸強調が行われることになるが、第２実施例では、動き検出回路３０による動き検出が静止判定のときには時間軸強調が行われない。
【００２１】
本来、静止画は１フィールド遅れの信号との差分が生じないが、映像信号ｉと１フィールド遅れの静止画部補間ライン信号ｓとはライン位相が１／２ラインずれており、また、このずれを補正するライン補間回路２１によって、垂直方向の高域成分が多い画像に対しては差分が生じてしまい、フリッカ妨害が発生することがある。第２実施例の構成によれば、静止判定のとき、時間軸強調を行わないので元々の非補間ラインの信号が得られ、フリッカ妨害は発生しない。よって、第２実施例は、第１実施例よりも、フリッカ妨害の発生を防ぐという点で好ましい。
【００２２】
＜第３実施例＞
図３において、図１，図２と同一部分には同一符号を付し、その説明を適宜省略する。図３に示す第３実施例と、後述する図４に示す第４実施例は、図１，図２に示す第１，第２実施例よりも大きな残像を低減することができるよう、フィールドメモリ１０の後段にさらにフィールドメモリ１１を設け、フィールドメモリ１０の出力信号に加えて、フィールドメモリ１１の出力信号を用いて時間軸方向の振幅強調を行うようにしたものである。
【００２３】
図３において、フィールドメモリ１０の後段にはフィールドメモリ１１が接続されている。ライン補間回路２１と減算器７１１と乗算器７１２は、図１における第１の強調化回路１０１のライン補間回路２１と減算器７４と乗算器７５と同じ働きをする。フィールドメモリ１１の出力信号ｆｉは、ライン補間回路２２，動き検出回路３０，減算器７１４に入力される。ライン補間回路２２は、入力された信号ｆｉをフィールド内補間して、補間ライン信号ｓｍｉを生成する。動き検出回路３０は、映像信号ｉとフィールドメモリ１１の出力信号ｆｉとを用いて動き検出信号ｋを生成する。
【００２４】
減算器７１４は、信号ｆｉと映像信号ｉとの差をとり、乗算器７１５に入力する。乗算器７１５は、減算器７１４の出力信号に係数ｂを乗じて、加算器７１３入力する。加算器７１３は、乗算器７１２の出力信号と乗算器７１５の出力信号と映像信号ｉとを加算し、倍速変換回路５１に入力する。
【００２５】
減算器７１４と乗算器７１５は、映像信号ｉと、それを２フィールド（１フレーム）遅延した信号ｆｉとを用いて、映像信号ｉの高域成分を時間軸方向に強調する信号を生成している。第３実施例では、ライン補間回路２１，減算器７１１，乗算器７１２，減算器７１４，乗算器７１５，加算器７１３が第１の強調化回路１０３を構成している。
【００２６】
一方、減算器７２１と乗算器７２２は、図１における第２の強調化回路１０２の減算器７７と乗算器７８と同じ働きをする。減算器７２４は、動画部補間ライン信号ｍと補間ライン信号ｓｍｉとの差をとり、乗算器７２５に入力する。乗算器７２５は、減算器７２４の出力信号に係数ｂを乗じて、加算器７２３に入力する。加算器７２３は、乗算器７２２の出力信号と乗算器７２５の出力信号と動画部補間ライン信号ｍとを加算し、混合回路４０に入力する。なお、乗算器７１５と乗算器７２５の係数ｂは同一の値でもよいし、若干異ならせてもよい。混合回路４０は、動き検出信号ｋに応じて、静止画部補間ライン信号ｓと加算器７１３の出力信号とを適応混合する。
【００２７】
減算器７２４と乗算器７２５は、動画部補間ライン信号ｍと補間ライン信号ｓｍｉとを用いて、動画部補間ライン信号ｍの高域成分を時間軸方向に強調する信号を生成している。第３実施例では、ライン補間回路２２，減算器７２１，乗算器７２２，減算器７２４，乗算器７２５，加算器７２３が第２の強調化回路１０４を構成している。なお、ライン補間回路２２は、ライン補間回路２０より出力された動画部補間ライン信号ｍと、それの１フレーム遅れの信号ｆｉとのライン位相を補正するために挿入されている。
【００２８】
以上説明した第３実施例では、第１，第２実施例と比較して、より精度の高い残像補正が可能となる。
【００２９】
＜第４実施例＞
図４に示す第４実施例において図３と異なる点は、第１の強調化回路１０３における乗算器７１２，７１５の後段に、動き検出信号ｋに応じて振幅を可変させる振幅可変手段としての乗算器７１６，７１７を設けたことである。図４では、第１の強調化回路１０３′とする。乗算器７１６，７１７は、乗算器７１２，７１５の出力信号に動き検出信号ｋを乗じるので、高域成分強調信号は、動き検出回路３０による動き検出が動き判定のとき振幅が最大となり、静止判定のときには振幅が最小となる。この第４実施例は、第２実施例と同様、フリッカ妨害の発生を防ぐようにしたものである。
【００３０】
この第４実施例では、第１，第２実施例と比較して、より精度の高い残像補正が可能となり、また、フリッカ妨害の発生を防ぐことが可能となる。
【００３１】
【発明の効果】
以上詳細に説明したように、本発明の映像信号処理回路によれば、インターレース信号をノンインターレース信号に変換するために用いるフィールド遅延回路（フィールドメモリ）を用いて、映像信号の高域成分を時間軸方向に強調することができる。よって、高域成分強調（残像低減）のための別のフィールドメモリが必要ないので、コストを安くすることができる。また、倍速変換の前で高域成分を強調するので、残像低減回路をインターレース／ノンインターレース変換回路の後段に設ける場合のように動作周波数が高くなったり、フィールドメモリの容量が多くなるという不具合もない。
【００３２】
また、インターレース信号を１フィールド遅延する第１のフィールド遅延回路と、第１のフィールド遅延回路の出力信号を１フィールド遅延する第２のフィールド遅延回路と、インターレース信号と第１及び第２のフィールド遅延回路の出力信号とを用いて、インターレース信号の高域成分を時間軸方向に強調する第１の強調化回路と、ライン補間回路の出力信号と第１及び第２のフィールド遅延回路の出力信号とを用いて、ライン補間回路の出力信号の高域成分を時間軸方向に強調する第２の強調化回路とを設けることにより、大きな残像も精度よく補正することが可能となる。
【００３３】
さらに、第１の強調化回路に、動き検出信号に応じて振幅を可変させる振幅可変手段を設ければ、フリッカ妨害の発生を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第２実施例を示すブロック図である。
【図３】本発明の第３実施例を示すブロック図である。
【図４】本発明の第４実施例を示すブロック図である。
【図５】従来例を示すブロック図である。
【図６】残像低減回路の一般的な構成を示すブロック図である。
【符号の説明】
１０，１１  フィールドメモリ（フィールド遅延回路）
２０，２１，２２  ライン補間回路
３０  動き検出回路
４０  混合回路
５１，５２  倍速変換回路
６０  選択回路
７０，７１６，７１７  乗算器（振幅可変手段）
７４，７７，７１１，７１４，７２１，７２４  減算器
７５，７８，７１２，７１５，７２２，７２５  乗算器
７６，７９，７１３，７２３  加算器
１０１〜１０４，１０１′，１０３′  強調化回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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