(57)【特許請求の範囲】
【請求項１】
第一の入力電圧が入力される第一の入力トランジスタ及び第二の入力電圧が入力される第二の入力トランジスタと、
前記第一及び第二の入力トランジスタに同一のコレクタ電流を供給するカレントミラー回路と、
前記第一及び第二の入力電圧に基づいて、第二の入力トランジスタのベース電流が増大するとき、該第二の入力トランジスタのベース電流の増大を抑制するように負帰還動作する負帰還回路と
を備えたことを特徴とする差動回路。
【請求項２】
入力電圧がベースに入力される第一の入力トランジスタと、
ホールド電圧がベースに入力される第二の入力トランジスタと、
前記第一及び第二の入力トランジスタに同一のコレクタ電流を供給するカレントミラー回路と、
前記ホールド電圧を出力するホールドコンデンサと、
前記ホールドコンデンサのホールド電圧をリセットするリセットスイッチと、
第一の入力トランジスタのコレクタから供給されるベース電流に基づいて前記ホールドコンデンサのホールド電圧を入力電圧と一致するように動作するホールド電圧設定用トランジスタと
を備えたピークホールド回路であって、
前記ホールド電圧設定用トランジスタがオフされたとき、前記第二の入力トランジスタのバイアス電流をバイパスするバイパス回路を備えたことを特徴とするピークホールド回路。
【請求項３】
入力電圧がベースに入力される第一の入力トランジスタと、ホールド電圧がベースに入力される第二の入力トランジスタと、前記第一及び第二の入力トランジスタに同一のコレクタ電流を供給する第一のカレントミラー回路とからなる第一の差動回路と、
前記ホールド電圧を出力するホールドコンデンサと、
前記ホールドコンデンサのホールド電圧をリセットするリセットスイッチと、
第一の入力トランジスタのコレクタから供給されるベース電流に基づいて前記ホールドコンデンサのホールド電圧を入力電圧と一致するように動作するホールド電圧設定用トランジスタと
を備えたピークホールド回路であって、
入力電圧がベースに入力される第三の入力トランジスタと、ホールド電圧がベースに入力される第四の入力トランジスタと、前記第三及び第四の入力トランジスタに同一のコレクタ電流を供給する第二のカレントミラー回路とからなる第二の差動回路と、
前記入力電圧とホールド電圧とに基づいて、前記ホールド電圧設定用トランジスタがオフされるとき、前記ホールド電圧に基づいて、該第二の入力トランジスタのバイアス電流を削減するように負帰還動作する負帰還回路と
を備えたことを特徴とするピークホールド回路。
【請求項４】
前記第一〜第四の入力トランジスタをＰＮＰトランジスタで構成し、前記負帰還回路は、前記第四の入力トランジスタのコレクタから供給されるベース電流に基づいて、前記バイアス電流を吸収するＮＰＮトランジスタで構成し、前記ホールドコンデンサは、前記第二及び第四の入力トランジスタのベースと、低電位側電源との間に接続されて、入力電圧の最低値をホールドすることを特徴とする請求項３記載のピークホールド回路。
【請求項５】
前記負帰還回路を構成するＮＰＮトランジスタは、前記第四の入力トランジスタのコレクタ電流がコレクタ及びベースに供給される第一のＮＰＮトランジスタと、前記第一のＮＰＮトランジスタとカレントミラー動作する第二のＮＰＮトランジスタとで構成したことを特徴とする請求項４記載のピークホールド回路。
【請求項６】
請求項１記載の負帰還回路とカレントミラー動作するトランジスタで出力トランジスタを駆動することを特徴とするコンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入力電圧のピーク値を検出して出力するピークホールド回路に関するものである。
【０００２】
近年、種々の電子機器に使用される半導体装置は、電源電圧の低電圧化及び低消費電力化がますます要請されている。従って、このような半導体装置に搭載されるピークホールド回路においても、電源電圧の低電圧化及び低消費電力化とともに、動作速度の高速化及び安定したホールド動作を確保することが必要となっている。
【０００３】
【従来の技術】
図５は、ピークホールド回路の従来例を示す。ＰＮＰトランジスタＴr1，Ｔr2のエミッタは、電源Ｖccの供給に基づいて動作する電流源１に接続される。前記トランジスタＴr1のベースには入力電圧Ｖinが入力され、コレクタはＮＰＮトランジスタＴr3のコレクタ及びＮＰＮトランジスタＴr5のベースに接続される。前記トランジスタＴr3のエミッタは、グランドＧＮＤに接続される。
【０００４】
前記トランジスタＴr2のコレクタは、ＮＰＮトランジスタＴr4のコレクタ及びトランジスタＴr3，Ｔr4のベースに接続され、同トランジスタＴr4のエミッタはグランドＧＮＤに接続される。前記トランジスタＴr3，Ｔr4はカレントミラー回路を構成する。
【０００５】
前記トランジスタＴr2のベースは、前記トランジスタＴr5のコレクタ及び出力端子Ｔoに接続され、トランジスタＴr5のエミッタはグランドＧＮＤに接続される。
【０００６】
前記出力端子Ｔoは、ホールドコンデンサ２の一端に接続され、同ホールドコンデンサ２の他端はグランドＧＮＤに接続される。前記出力端子Ｔoは、リセットスイッチ３を介して電源Ｖccに接続される。
【０００７】
このように構成されたピークホールド回路では、電源Ｖccが供給された状態でリセットスイッチ３が閉路されて導通すると、ホールドコンデンサ２が充電されて、出力端子Ｔoから出力される出力電圧Ｖoutは電源Ｖccレベルとなる。リセットスイッチ３は、所定時間毎に閉路されて、ホールドコンデンサ２が充電され、出力電圧Ｖoutは電源Ｖccレベルにリセットされる。
【０００８】
次いで、リセットスイッチ３が開路され、入力電圧Ｖinが入力される。入力電圧Ｖinが電源Ｖccレベルより低電圧であれば、トランジスタＴr1のコレクタ電流が増大するが、トランジスタＴr3，Ｔr4のコレクタ電流は増大しないので、トランジスタＴr5のコレクタ電流が増大し、ホールドコンデンサ３が放電する。
【０００９】
そして、出力電圧Ｖoutが低下して、入力電圧Ｖinと同電圧となると、トランジスタＴr1，Ｔr2のコレクタ電流が等しくなり、トランジスタＴr5がオフされて、ホールドコンデンサ２の放電が停止する。
【００１０】
また、入力電圧Ｖinが出力電圧Ｖoutより高くなると、トランジスタＴr1のコレクタ電流が減少するため、トランジスタＴr5がオフされた状態に維持される。従って、出力電圧Ｖoutが低下することはない。
【００１１】
このような動作により、出力電圧Ｖoutは入力電圧Ｖinの最低電圧をホールドした電圧となる。
【００１２】
【発明が解決しようとする課題】
上記のようなピークホールド回路では、入力電圧Ｖinに対する出力電圧Ｖoutの応答速度を向上させる必要がある。そのためには、電流源１からトランジスタＴr1，Ｔr2に供給されるバイアス電流を増大させて、同トランジスタＴr1，Ｔr2のコレクタ電流を増大させる必要がある。
【００１３】
すなわち、出力電圧Ｖoutで最低電圧をホールドした後、入力電圧Ｖinが出力電圧Ｖoutより高くなった場合には、トランジスタＴr5を速やかにオフさせて、ホールドコンデンサ２の放電を停止させる必要がある。
【００１４】
そのためには、トランジスタＴr2のコレクタ電流に基づいて動作するトランジスタＴr3のコレクタ電流により、トランジスタＴr5のベース電流を速やかに吸収する必要がある。
【００１５】
従って、ホールド電圧の精度を向上させるためには、電流源１から供給されるバイアス電流ＩBを大きくする必要がある。
ところが、トランジスタＴr2のコレクタ電流を増大させると、トランジスタＴr2のベース電流が増大し、ホールド動作時にそのベース電流がホールドコンデンサ２に流れ込む。従って、出力電圧Ｖoutが徐々に上昇するため、ピークホールド電圧の精度が低下するという問題点がある。
【００１６】
そこで、トランジスタＴr1，Ｔr2をＰチャネルＭＯＳトランジスタで構成すれば、このような不具合を解消することができる。
しかし、ＭＯＳトランジスタはそのしきい値が１Ｖ近く必要となって、バイポーラトランジスタのＶBEより大きくなることから、電源Ｖccから１Ｖ以上低い電圧に限りホールド可能となる。
【００１７】
従って、電源Ｖccの低電圧化への対応が難しい。また、素子のばらつきが大きく、バイポーラトランジスタに比べて増幅率も小さいため、トランジスタＴr5の制御が不安定となり、出力電圧Ｖoutの精度が低下するという問題点がある。
【００１８】
また、バイポーラトランジスタとＭＯＳトランジスタとを混在させることは、製造プロセスも複雑となるという問題点がある。
この発明の目的は、出力電圧の応答速度を向上させながら、ホールド電圧の精度を確保し得るピークホールド回路を提供することにある。また、このようなピークホールド回路を構成するために最適な差動回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の差動回路は、第一の入力電圧Ｖinが入力される第一の入力トランジスタ１１及び第二の入力電圧ＶRが入力される第二の入力トランジスタ１２と、前記第一及び第二の入力トランジスタ１１，１２に同一のコレクタ電流を供給するカレントミラー回路と、前記第一及び第二の入力電圧Ｖin，ＶRに基づいて、第二の入力トランジスタ１２のベース電流が増大するとき、該第二の入力トランジスタ１２のベース電流の増大を抑制するように負帰還動作する負帰還回路とを備えた。
【００２０】
また、図２に示すピークホールド回路では、入力電圧Ｖinがベースに入力される第一の入力トランジスタＴr1と、ホールド電圧Ｖoutがベースに入力される第二の入力トランジスタＴr2と、前記第一及び第二の入力トランジスタＴr1，Ｔr2に同一のコレクタ電流を供給するカレントミラー回路Ｔr3，Ｔr4と、前記ホールド電圧Ｖoutを出力するホールドコンデンサ２と、前記ホールドコンデンサ２のホールド電圧Ｖoutをリセットするリセットスイッチ３と、第一の入力トランジスタＴr1のコレクタ電流に基づいて前記ホールドコンデンサ２のホールド電圧Ｖoutを入力電圧Ｖinと一致するように動作するホールド電圧設定用トランジスタＴr5とを備える。前記ホールド電圧設定用トランジスタＴr5がオフされたとき、前記第二の入力トランジスタＴr2のバイアス電流をバイパスするバイパス回路Ｔr6〜Ｔr10が備えられる。
【００２１】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化したピークホールド回路の第一の実施の形態を示す。図２において、電流源１、ホールドコンデンサ２、リセットスイッチ３及びトランジスタＴr1〜Ｔr5は前記従来例と同一構成である。
【００２２】
トランジスタＴr1は入力電圧Ｖinが第一の入力電圧として入力される第一の入力トランジスタを構成し、トランジスタＴr2は出力電圧Ｖoutが第二の入力電圧として入力される第二の入力トランジスタを構成する。そして、トランジスタＴr1〜Ｔr4により第一の差動回路が構成され、トランジスタＴr3，Ｔr4は第一のカレントミラー回路を構成する。
【００２３】
また、トランジスタＴr5は、ホールドコンデンサ２の充電電圧を入力電圧Ｖinと同レベルまで引き下げるホールド電圧設定用トランジスタとして動作する。
ＰＮＰトランジスタＴr6のエミッタは電流源１に接続され、ベースには入力電圧Ｖinが入力されて、第三の入力トランジスタを構成する。前記トランジスタＴr6のコレクタは、ＮＰＮトランジスタＴr8，Ｔr9のベース及び同トランジスタＴr8のコレクタに接続される。前記トランジスタＴr8，Ｔr9のエミッタはグランドＧＮＤ（低電位側電源）に接続される。トランジスタＴr8，Ｔr9は第二のカレントミラー回路を構成する。
【００２４】
ＰＮＰトランジスタＴr7のエミッタは電流源１に接続され、ベースには出力電圧Ｖoutが入力されて、第四の入力トランジスタを構成する。前記トランジスタＴr7のコレクタは、前記トランジスタＴr9のコレクタに接続される。そして、トランジスタＴr6〜Ｔr9入力より第二の差動回路が構成される。
【００２５】
バイパス回路を構成するＮＰＮトランジスタＴr10のコレクタは電流源１に接続され、ベースは前記トランジスタＴr7のコレクタに接続され、エミッタはグランドＧＮＤに接続される。トランジスタＴr7，Ｔr10は負帰還回路を構成する。
【００２６】
このように構成されたピークホールド回路では、出力電圧Ｖoutが電源Ｖcc（高電位川電源）レベルにリセットされた後、電源Ｖccレベルより低い入力電圧Ｖinが入力されると、トランジスタＴr1のコレクタ電流が増大する。
【００２７】
すると、トランジスタＴr5にベース電流が供給されて、同トランジスタＴr5にコレクタ電流が流れ、そのコレクタ電流に基づいてホールドコンデンサ２が放電し、出力電圧Ｖoutが低下する。
【００２８】
このとき、入力電圧Ｖinに基づいてトランジスタＴr6のコレクタ電流もトランジスタＴr1と同様に増大し、そのトランジスタＴr6のコレクタ電流の増大に基づいて、トランジスタＴr8，Ｔr9のコレクタ電流も増大する。
【００２９】
すると、トランジスタＴr10のベース電流はトランジスタＴr9に吸収されるため、同トランジスタＴr10はオフ状態に維持される。
出力電圧Ｖoutが入力電圧Ｖinと同レベルまで低下すると、トランジスタＴr1のコレクタ電流が減少するとともに、トランジスタＴr2のコレクタ電流が増大して、トランジスタＴr3，Ｔr4のコレクタ電流が増大する。
【００３０】
トランジスタＴr3のコレクタ電流の増大に基づいて、トランジスタＴr5のベース電流はトランジスタＴr3のコレクタに吸収されるため、トランジスタＴr5はオフされる。そして、入力電圧Ｖinが出力電圧Ｖoutより低下しない限り、この状態が維持される。従って、出力電圧Ｖoutは入力電圧Ｖinの最低値をホールドする。
【００３１】
このとき、トランジスタＴr1のコレクタ電流の減少とともに、トランジスタＴr6のコレクタ電流が減少する。すると、トランジスタＴr8，Ｔr9のコレクタ電流が減少する。
【００３２】
また、出力電圧Ｖoutの低下に基づいてトランジスタＴr7のコレクタ電流が増大する。すると、トランジスタＴr10のコレクタ電流が増大して、電流源１から供給されるバイアス電流ＩBがトランジスタＴr10に吸収される。
【００３３】
このような動作を行うとき、トランジスタＴr7，Ｔr2には同一のコレクタ電流が流れる。そして、トランジスタＴr7に流れるベース電流ＩB７は、次式で表される。
【００３４】
【数１】
0003916994.tif 000002
ｈfe10，ｈfe7は、トランジスタＴr10，Ｔr7の増幅率である。
【００３５】
また、トランジスタＴr7，Ｔr2には同一のベース電流が流れ、そのベース電流がホールドコンデンサ２に流入する。ホールドコンデンサ２への流入電流ＩBIは、次式で表される。
【００３６】
【数２】
0003916994.tif 000003
前記従来例において、ホールドコンデンサ２に流入するトランジスタＴr2のベース電流ＩBiは、次式で表される。
【００３７】
【数３】
0003916994.tif 000004
トランジスタＴr2の増幅率ｈfe2と、トランジスタＴr7の増幅率ｈfe7とが等しいとすれば、ＩBIとＩBiとの比は、次式で表される。
【００３８】
【数４】
0003916994.tif 000005
従って、この実施の形態のホールドコンデンサ２への流入電流ＩBIは、前記従来例での流入電流ＩBiに比して十分に小さくなる。
【００３９】
但し、従来例に対しトランジスタＴr6，Ｔr7からなる差動回路がトランジスタＴr1，Ｔr2からなる差動回路に並列に接続されているので、トランジスタＴr5の駆動能力が低下して、応答速度が低下する。このため、従来例と同等の応答速度を得るためには、バイアス電流ＩBを従来例に対し２倍に設定する必要がある。
【００４０】
すると、実質的にはＩBIとＩBiとの比は、次式で表される。
【００４１】
【数５】
0003916994.tif 000006
従って、トランジスタＴr10の増幅率ｈfe10を１２０とすれば、ホールドコンデンサ２への流入電流ＩBIは、従来例の流入電流ＩBiに対し、１／３０程度となる。
【００４２】
上記のように構成されたピークホールド回路では、次に示す作用効果を得ることができる。
（１）ピークホールド動作時に、ホールドコンデンサ２への流入電流を削減して、ホールド電圧の精度を向上させることができる。
（２）バイアス電流ＩBを削減する必要がないので、入力電圧Ｖinに対する出力電圧Ｖoutの応答速度を低下させることはない。
（３）バイポーラトランジスタで構成されるので、ＭＯＳトランジスタを使用する場合に比して、電源Ｖccの低電圧化にも対応可能である。
（４）バイポーラトランジスタで構成されるので、ＭＯＳトランジスタを使用する場合に比して、ホールド電圧の精度を向上させることができる。
（第二の実施の形態）
図３は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態の構成にＮＰＮトランジスタＴr11を付加した構成である。
【００４３】
前記トランジスタＴr11のコレクタは、前記トランジスタＴr7のコレクタに接続され、トランジスタＴr10，Ｔr11のベースはトランジスタＴr7のコレクタに接続される。また、前記トランジスタＴr11のエミッタは、グランドＧＮＤに接続される。
【００４４】
このように構成されたピークホールド回路では、トランジスタＴr10，Ｔr11はカレントミラー動作を行う。そして、トランジスタＴr7のコレクタ電流がトランジスタＴr10，Ｔr11にベース電流として供給されるとともに、トランジスタＴr11のコレクタ電流として供給される。
【００４５】
従って、トランジスタＴr10，Ｔr11のサイズ比を適宜に設定することにより、トランジスタＴr7，Ｔr10による負帰還ループの利得を適宜に設定して、発振動作の発生を防止することができる。
【００４６】
また、トランジスタＴr10のオン動作時に、トランジスタＴr1，Ｔr2，Ｔr6，Ｔr7のエミッタ電位が過剰に低下すると、各差動回路の動作が停止してしまうが、上記構成によりこのような不具合を未然に防止することができる。
【００４７】
この実施の形態は、上記作用効果に加えて、前記第一の実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
図４は、第三の実施の形態を示す。この実施の形態は、前記第一及び第二の実施の形態の第二の差動回路を使用したコンパレータを示す。
【００４８】
ＰＮＰトランジスタＴr12，Ｔr13のエミッタは、電源Ｖccの供給に基づいて動作する電流源１に接続され、トランジスタＴr12のコレクタはＮＰＮトランジスタＴr14のコレクタに接続される。
【００４９】
前記トランジスタＴr13のコレクタは、ＮＰＮトランジスタＴr15のコレクタ及びトランジスタＴr14，Ｔr15のベースに接続される。前記トランジスタＴr14，Ｔr15のエミッタは、グランドＧＮＤに接続される。
【００５０】
従って、トランジスタＴr14，Ｔr15はカレントミラー動作を行い、トランジスタＴr12〜Ｔr15により差動回路が構成される。
前記トランジスタＴr12のベースには入力電圧Ｖinが入力され、前記トランジスタＴr13のベースには基準電圧ＶRが入力される。
【００５１】
前記トランジスタＴr12のコレクタは、ＮＰＮトランジスタＴr16，Ｔr17のベースに接続され、同トランジスタＴr16のコレクタは前記電流源１に接続され、エミッタはグランドＧＮＤに接続される。
【００５２】
前記トランジスタＴr17のコレクタは、ＰＮＰトランジスタで構成される出力トランジスタＴr18のベースに接続され、同トランジスタＴr17のエミッタはグランドＧＮＤに接続される。
【００５３】
前記出力トランジスタＴr18のエミッタは電源Ｖccに接続され、コレクタは出力端子Ｔoに接続される。
このように構成されたコンパレータでは、入力電圧Ｖinが基準電圧ＶRより低くなると、トランジスタＴr16のコレクタ電流が一定に維持される。
【００５４】
すると、トランジスタＴr17にはトランジスタＴr16と同一のベース電流が供給されて、同トランジスタＴr17がオンされ、同トランジスタＴr17のコレクタ電流に基づいてトランジスタＴr18がオンされる。従って、出力端子ＴoからＨレベルの出力信号Ｖoutが出力される。
【００５５】
一方、入力電圧Ｖinが基準電圧ＶRより高くなると、トランジスタＴr14のコレクタ電流が増加し、トランジスタＴr12のコレクタ電流は減少する。
すると、トランジスタＴr17へのベース電流の供給が遮断されて、同トランジスタＴr17がオフされ、同トランジスタＴr17のオフ動作に基づいてトランジスタＴr18がオフされる。
【００５６】
上記のように出力端子ＴoからＨレベルの出力信号Ｖoutが出力されているとき、トランジスタＴr16がオンされて、コレクタ電流が流れ、バイアス電流ＩBの一部を吸収する。従って、トランジスタＴr12，Ｔr16により負帰還ループが構成され、トランジスタＴr16のコレクタ電流はバイアス電流ＩB以下の所定値に収束する。
【００５７】
そして、トランジスタＴr16，Ｔr17が同一サイズとすれば、トランジスタＴr17のコレクタ電流はトランジスタＴr16のコレクタ電流と同一となる。
このような動作により、出力トランジスタＴr18のベース電流が設定され、トランジスタＴr16の動作により、出力トランジスタＴr18のベース電流の無用な増大による消費電流の増大を防止することができる。
【００５８】
上記実施の形態は、次に示すように変更することもできる。
・第一の実施の形態において、トランジスタＴr10をダーリントン接続したトランジスタに置換すれば、ホールドコンデンサ２への流入電流ＩBIをさらに低減することができる。
・第三の実施の形態において、トランジスタＴr18を省略し、トランジスタＴr17のコレクタを出力端子に接続すると、入力電圧Ｖinが基準電圧ＶRより低下したとき、定電流を引くコンパレータとすることができる。
・前記第一及び第二の実施の形態において、ＰＮＰトランジスタをＮＰＮトランジスタに入れ替え、ＮＰＮトランジスタをＰＮＰトランジスタに入れ替え、電源及び電流の方向を逆方向とすれば、入力電圧の最高値をホールドするピークホールド回路を構成することができる。
【００５９】
【発明の効果】
以上詳述したように、この発明は出力電圧の応答速度を向上させながら、ホールド電圧の精度を確保し得るピークホールド回路を提供することができる。また、このようなピークホールド回路を構成するために最適な差動回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第一の実施の形態を示す回路図である。
【図３】  第二の実施の形態を示す回路図である。
【図４】  第三の実施の形態を示す回路図である。
【図５】  従来例を示す回路図である。
【符号の説明】
１        電流源
１１      第一の入力トランジスタ
１２      第二の入力トランジスタ
１３      バイパス回路
Ｖin      第一の入力電圧
ＶR      第二の入力電圧（基準電圧）
ＩB          バイアス電流
【図１】
0003916994.tif 000007
【図２】
0003916994.tif 000008
【図３】
0003916994.tif 000009
【図４】
0003916994.tif 000010
【図５】
0003916994.tif 000011