(57)【特許請求の範囲】
【請求項１】
隣接した２つの素子分離領域の間に画定された第１の方向に延びる少なくとも１つの活性領域をもった半導体基板と、
前記半導体基板の表面上の前記活性領域に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成され、前記第１の方向と交差する第２の方向に延びる浮遊ゲートと制御ゲートをもった積層ゲート構造をもった少なくとも１つのメモリセルトランジスタと、
前記メモリセルトランジスタと前記第１の方向に隣接するメモリセル選択トランジスタと
を備え、
前記浮遊ゲートは前記活性領域の上に位置する中心部分と、前記中心部分に隣接して前記２つの素子分離領域の一方の上を前記第２の方向に延びる第１部分と、前記中心部分に隣接して前記２つの素子分離領域の他方の上を前記第２の方向に延びる第２部分とを有し、前記中央部分と前記第１部分は前記第１の方向に測定した均一な幅を有し、前記第２部分は、前記中央部分の幅よりも大きな幅をもった部分を有しており、
前記浮遊ゲートの第２部分は、前記中心部分に直接接続される第３部分と、前記中心部分から隔離し、前記第３部分に直接接続される第４部分を有し、前記第３部分は前記中心部分と同じ幅をもち、前記第４部分は前記中心部分より大きな幅をもっており、
前記第４部分は幅が次第に大きくなる第５部分と、前記第３部分より大きく一定な幅をもつ第６部分を含み、
前記選択トランジスタの選択ゲートは、前記第１の方向の幅が一定な第１部分と、前記第１部分よりも大きな幅をもった第２部分を有し、前記選択ゲートの前記第１部分は、前記浮遊ゲートの前記第４部分に対向し、前記選択ゲートの前記第２部分は、前記浮遊ゲートの前記第１部分、前記中央部分、前記第３部分に対向することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の方向に整列する複数の前記メモリセルトランジスタを備え、隣接する２つの前記メモリセルトランジスタのそれぞれの前記浮遊ゲートは、２つの前記メモリセルトランジスタの境界に関して互いに対称の形状を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記各メモリセルトランジスタと、その一方の側に隣接する前記メモリセルトランジスタとは、それぞれの前記浮遊ゲートの前記第１の部分が互いに対向し、前記各メモリセルトランジスタと、その他方の側に隣接する前記メモリセルトランジスタとは、それぞれの前記浮遊ゲートの前記第２部分が互いに対向するように配設することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記浮遊ゲートの前記第６部分の幅は、前記浮遊ゲートの前記第１部分の幅の２倍、またはそれ以上であることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積層ゲート型トランジスタをもった不揮発性半導体記憶装置に関し、特に、浮遊ゲートと制御ゲートとの積層ゲートをもったトランジスタを含むメモリセルをもった不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一種であるＥＥＰＲＯＭは、電源を切っても情報が消えず、メモリセルへのデータの書き込み及び消去が電気的にできるという特徴を有している。
【０００３】
図５に、ＥＥＰＲＯＭメモリセルを、直列に接続された２個の容量素子とみなした場合の等価回路を示す。トンネル酸化膜４４を容量絶縁膜とする容量素子の容量値をＣ1 とし、浮遊ゲート４５と制御ゲート４７との間に形成された絶縁膜４６を容量絶縁膜とする容量素子の容量値をＣ2 とする。そして、制御ゲート４７に電位Ｖ2 を印加し、半導体基板４３を接地（ＧＮＤ）した場合、浮遊ゲート４５の電位Ｖ1 （即ち、トンネル酸化膜４４に印加される電圧）は、
Ｖ1 ＝Ｃ2 ・Ｖ2 ／（Ｃ1 ＋Ｃ2 ）  ………（１）
となる。この式（１）から明らかなように、制御ゲート４７に印加される電圧Ｖ2 が一定の場合、トンネル酸化膜４４に印加される電圧Ｖ1 を高くして記憶情報の書換えに要する時間を短くするためには、容量値Ｃ1 に対して容量値Ｃ2 を大きくする必要がある。
【０００４】
一方、ＥＥＰＲＯＭのうちで、積層ゲート型メモリセルトランジスタの個々にスイッチング用の選択トランジスタとしてＭＯＳトランジスタを直列に接続した２トランジスタ型のメモリセルを有するＥＥＰＲＯＭは、データの消去がメモリセル毎に可能であるとともに、安定した動作が可能であり、例えば消去後に積層ゲート型トランジスタのしきい値電圧がマイナスの値となるオーバーイレーズのような問題が生じない。従って、個々のメモリセルに選択トランジスタを備えたＥＥＰＲＯＭは、歩留り及び装置の信頼性が高いという利点を有している。
【０００５】
このＥＥＰＲＯＭメモリセルでは、容量値Ｃ1 に対して容量値Ｃ2 を大きくするために、浮遊ゲートをフィールド酸化膜上において制御ゲートの延在方向へ長く形成し、浮遊ゲートと制御ゲートとの重畳面積を広くして、トンネル酸化膜の面積に対する浮遊ゲートと制御ゲートの間に形成された絶縁膜の面積の比率を高くするようにしている。しかし、このようにすると、メモリセルの占有部分の一辺の長さが制御ゲートの延在方向に長くなり、一つのメモリセル当たりの面積が広くなるので、記憶情報の書換え時間の短縮と微細化との両立が困難であった。
【０００６】
そこで、特公昭６２−４４７０２号においては、各積層ゲート型トランジスタの浮遊ゲートの両端を突出させていた。
【０００７】
このように、浮遊ゲートおよび制御ゲートとの間の絶縁を確保するための間隙を有効に利用することにより、浮遊ゲートを制御ゲートの延在方向へ長く形成しなくても浮遊ゲートと制御ゲートとの重畳面積が広くなり、容量値Ｃ1 に対する容量値Ｃ2 を大きくすることができ、メモリセル５１ａの制御ゲートの延在方向での微細化を図ることができる。
【０００８】
【発明が解決しようとする課題】
ところが、特公昭６２−４４７０２号公報に記載のメモリセルの占有面積を維持したまま容量値Ｃ2 をさらに大きくしようとすると、浮遊ゲートの選択ゲート側へ突出している幅広の部分が必要以上に選択ゲートに近づいてしまい、浮遊ゲートと選択ゲートとの絶縁を保つことが困難となる。そのため、容量値Ｃ2 を一定以上大きくすることができないことになり、記憶情報の書換え時間のさらなる短縮を図ることができなかった。
【０００９】
そこで、本発明の目的は、情報の書き換えに要する時間を短くし、かつ一つのメモリセル当たりの面積の小さい、積層ゲート型トランジスタをもった不揮発性半導体記憶装置を提供することである。
【００１０】
本発明の不揮発性半導体記憶装置は、隣接した２つの素子分離領域の間に画定された第１の方向に延びる少なくとも１つの活性領域をもった半導体基板と、前記半導体基板の表面上の前記活性領域に形成された第１の絶縁膜と、前記第１の絶縁膜の上に形成され、前記第１の方向と交差する第２の方向に延びる浮遊ゲートと制御ゲートをもった積層ゲート構造をもった少なくとも１つのメモリセルトランジスタと、前記メモリセルトランジスタと前記第１の方向に隣接するメモリセル選択トランジスタとを備え、前記浮遊ゲートは前記活性領域の上に位置する中心部分と、前記中心部分に隣接して前記２つの素子分離領域の一方の上を前記第２の方向に延びる第１部分と、前記中心部分に隣接して前記２つの素子分離領域の他方の上を前記第２の方向に延びる第２部分とを有し、前記中央部分と前記第１部分は前記第１の方向に測定した均一な幅を有し、前記第２部分は、前記中央部分の幅よりも大きな幅をもった部分を有しており、前記浮遊ゲートの第２部分は、前記中心部分に直接接続される第３部分と、前記中心部分から隔離し、前記第３部分に直接接続される第４部分を有し、前記第３部分は前記中心部分と同じ幅をもち、前記第４部分は前記中心部分より大きな幅をもっており、前記第４部分は幅が次第に大きくなる第５部分と、前記第３部分より大きく一定な幅をもつ第６部分を含み、  前記選択トランジスタの選択ゲートは、前記第１の方向の幅が一定な第１部分と、前記第１部分よりも大きな幅をもった第２部分を有し、前記選択ゲートの前記第１部分は、前記浮遊ゲートの前記第４部分に対向し、前記選択ゲートの前記第２部分は、前記浮遊ゲートの前記第１部分、前記中央部分、前記第３部分に対向する。
本発明の不揮発性半導体記憶装置の一態様では、前記第２の方向に整列する複数の前記メモリセルトランジスタを備え、隣接する２つの前記メモリセルトランジスタのそれぞれの前記浮遊ゲートは、２つの前記メモリセルトランジスタの境界に関して互いに対称の形状を有する。
本発明の不揮発性半導体記憶装置の一態様では、各メモリセルトランジスタと、その一方の側に隣接するメモリセルトランジスタとは、それぞれの前記浮遊ゲートの前記第１の部分が互いに対向し、各メモリセルトランジスタと、その他方の側に隣接する前記メモリセルトランジスタとは、それぞれの浮遊ゲートの前記第２部分が互いに対向するように配設する。
本発明の不揮発性半導体記憶装置の一態様では、前記浮遊ゲートの前記第６部分の幅は、前記浮遊ゲートの前記第１部分の幅の２倍、またはそれ以上である。
【００２７】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態を、図１を参照して説明する。図１（ａ）は、本発明の第１の実施形態による２トランジスタ型メモリセルを有するＥＥＰＲＯＭの平面図であり、図２（ｂ）は、図１（ａ）のＩＢ−ＩＢに沿った断面図である。
【００２８】
図１（ａ）に示すように、ＥＥＰＲＯＭは、半導体基板４の表面に、Ｘ方向の行（ｒｏｗｓ）とＸ方向に直角のＹ方向の列（ｃｏｌｕｍｎｓ）のマトリツクスに配列された複数のメモリセル１を有し、各メモリセル１は、積層ゲート型のメモリセルトランジスタ２と選択用トランジスタ３を含む。半導体基板４の表面にはフィールド酸化膜が選択的に設けられて素子分離領域５が画定され、隣接する２つの素子分離領域５に挟まれて活性領域が形成される。
【００２９】
メモリセルトランジスタ２は、浮遊ゲート７、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）のような容量結合用の絶縁膜８（膜厚３０ｎｍ程度）、制御ゲート９を順次積層して形成される積層ゲートをもつ。前記活性領域の表面には、膜厚１１ｎｍ程度のトンネル酸化膜６が形成される。
【００３０】
メモリセルトランジスタ２の浮遊ゲート７は、前記トンネル酸化膜６及びその両側のフィールド酸化膜５の上にＸ方向に延びて形成される。前記トンネル酸化膜６の下の半導体基板４の表面部分がメモリセルトランジスタのチャンネル領域となり、前記活性領域の前記浮遊ゲート７の両側の部分には、ソース／ドレインとなる一対の不純物拡散領域（図示せず）が形成されている。また、Ｘ方向に整列する複数のメモリセルのそれぞれのトランジスタの制御ゲート９は、ワード線として動作する連続する１つの膜に形成される。
【００３１】
一方、Ｘ方向に整列する複数のメモリセルの選択用トランジスタ３のゲート電極である選択ゲート１０は、選択線として動作する連続する１つの膜として前記制御ゲート９と平行に、半導体基板４の前記活性領域の表面上に形成されたシリコン酸化膜（図示せず）及びフィールド酸化膜５の上に形成される。
【００３２】
活性領域の選択ゲート１０の両側には、ソース／ドレインとしての一対の不純物拡散層（図示せず）が形成されている。メモリセルトランジスタ２と選択用トランジスタ３は、その一方の不純物拡散層を共有している。選択用トランジスタ３の他方の不純物拡散層は、コンタクト孔１１によってビット線（図示せず）と接続されている。
【００３３】
図１（ａ）に示したＥＥＰＲＯＭメモリセル１では、トンネル酸化膜６に対する絶縁膜８の面積を大きくするため、すなわち図５で説明した容量値Ｃ1 に対する容量値Ｃ2 を大きくするために、浮遊ゲート７がチャンネル領域にあるトンネル酸化膜６上とこのトンネル酸化膜６の両側のフィールド酸化膜５上とに跨がって設けられており、これにより浮遊ゲート７と制御ゲート９との重畳面積を広くしている。
【００３４】
また、図１（ａ），図１（ｂ）において、浮遊ゲート７は、チャンネル領域上の部分７ａと、一方のフィールド酸化膜５上にあって中央部分７ａにＸ方向に隣接する部分７ｂと、部分７ｂに続き且つ部分７ｂのＹ方向に測った幅の２倍の幅を持つ部分７ｃと、他方のフィールド酸化膜５上にあって中央部分７ａに隣接する部分７ｄとからなっている。これら部分７ａ〜７ｄのうち、部分７ａ、７ｂ、７ｄについては、幅が同一である。さらに、部分７ｄのＸ方向の長さは、部分７ｂのＸ方向の長さよりも短く形成されている。これにより各メモリセルトランジスタの浮遊ゲートはＬ字形状をしている。
【００３５】
各積層ゲート型トランジスタの浮遊ゲートは、隣接する２つの素子分離領域の間に形成されるＹ方向に延びる素子活性領域のＹ方向の中心線に関して非対称の形状をもっているが、制御ゲート９の延長するＸ方向に隣接する２つの積層ゲート型トランジスタの浮遊ゲートは、２つの積層ゲート型トランジスタの境界線に関して互いに対称の形状である。すなわち、隣接する２つの積層ゲート型トランジスタは、それぞれの浮遊ゲートは、それぞれ幅広部分７ｃ、またはそれぞれの幅狭部分７ｄが互いに対向するような、位置関係に配置される。従って、Ｘ方向に整列する積層ゲート型トランジスタ２の制御ゲート９を接続する導電層には、Ｘ方向に一連の凸部が、２つのメモリセルに相当する間隔で形成されている。
【００３６】
一方、Ｘ方向に整列する選択トランジスタの選択ゲートを接続する導電膜１０についても、制御ゲートを接続する導電膜９の凹部と対向する部分が凸部となり導電膜９の凸部と対向する部分が凹部となるような形状につくられることにより、導電膜９の延在するＸ方向に２メモリセルの間隔で凸部が形成されている。
【００３７】
このように、制御ゲート導電膜９および選択ゲート導電膜１０のそれぞれの２メモリセルの間隔の凸部とを互いにずらして配置することにより、制御ゲート導電膜９のＸ方向における１メモリセル当りの長さを最小限に抑制しつつ、活性領域において選択ゲート１０のゲート長を一定以上に確保することができるとともに、選択ゲート１０と浮遊ゲート７および制御ゲート９との間の絶縁に必要な間隙を維持することができる。なお、浮遊ゲートと選択ゲートのＸ方向の間隔については、浮遊ゲートの部分７ｃと選択ゲートの凸部との間隔のみを考慮すれば良い。
【００３８】
次に、本実施形態において、メモリセル１の占有面積を従来例よりも小さくすることができる理由について、図２（ａ）〜図２（ｃ）を参照して説明する。
【００３９】
図２（ａ）に、図７で示した従来例の浮遊ゲートと同等の形状を有する浮遊ゲートの概略図を示す。この浮遊ゲート２１を、制御ゲートの延在方向と直交する方向に図面の左側から５つの部分▲１▼〜▲５▼に区切って考察する。この５つの部分▲１▼〜▲５▼のうち、部分▲３▼がチャンネル領域上の部分であり、他の部分▲１▼、▲２▼、▲４▼、▲５▼は素子分離領域上の部分である。また、部分▲１▼、▲５▼の幅Ｙ2 は部分▲２▼〜▲４▼の幅Ｙ1 の２倍であり、部分▲１▼と部分▲５▼および部分▲２▼と部分▲４▼はそれぞれ同一形状である。
【００４０】
図２（ｂ）に、図２（ａ）で示した浮遊ゲート２１の部分▲１▼を部分▲５▼の右側に移動させた場合の浮遊ゲート２２の概略図を示す。この浮遊ゲート２２は単に浮遊ゲート２１の部分▲１▼をその形状を変えずに移動させただけのものであるから、その制御ゲートの延在方向の長さは図２（ａ）で示した浮遊ゲート２１と等しい。
【００４１】
図２（ｃ）に、図２（ｂ）で示した浮遊ゲート２２の部分▲２▼の一部▲７▼を部分▲１▼の右側に移動させた場合の浮遊ゲート２３の概略図を示す。この場合、移動させられた制御ゲートの延在方向の長さＸ1 、幅Ｙ1 の部分▲７▼は、その面積を保ったまま移動させられることにより部分▲１▼の右側において、幅がＹ1 の２倍のＹ2 となるとともに長さがＸ1 の１／２倍のＸ2 になる。この結果、制御ゲートの延在方向の長さＸ1 −Ｘ2 ＝１／２Ｘ1 だけ短くなる。また、部分▲２▼の残部▲６▼の制御ゲートの延在方向の長さは、部分▲４▼よりもＸ1 だけ短くなる。
【００４２】
以上の説明からも明らかなように、部分▲３▼と同じ幅の部分▲６▼のＸ方向の長さを部分▲４▼よりも短くし、且つ、部分▲４▼側にだけ幅が広い部分▲１▼、▲５▼、▲７▼を設けることにより、浮遊デート２３のＸ方向の長さを、図６で説明したような浮遊ゲート２１よりも短くすることができる。このとき、浮遊ゲート２３の幅、すなわちＸ方向と直交するＹ方向の長さは浮遊ゲート２１と同一であるから、結果的に浮遊ゲート２３を含むメモリセルの占有面積を縮小することができる。なお、上記の説明ではＹ2 ／Ｙ1 ＝２としたが、Ｙ2 のＹ1 に対する比は１より大きい任意の数とすることができ、それにより同様の効果が得られる。
【００４３】
なお、浮遊ゲート７と選択トランジスタの選択ゲートの相対位置は、従来技術においても、本願発明においても、浮遊ゲート７と選択ゲート１０との間に所定の最短間隔が確保されるように決められる。すなわち、図２（ａ）、図２（ｃ）に示すように、選択ゲート１０の凸部の頂面を１０１、側面を１０２とし、浮遊ゲートの幅狭部の１０１に面する面を７１、１０２に面する幅広部の面を７２とするとき、浮遊ゲートと選択ゲートの最短距離は面１０１と面７１の距離ｄ１、または面１０２と面７２の距離ｄ２の何れかである。従って、ｄ１またはｄ２が所定の最短距離Ｄに等しいか、より大きくなるように浮遊ゲートと選択ゲートの相対位置が決められる。
【００４４】
次に、本実施形態のＥＥＰＲＯＭにおいて、メモリセル１の占有面積を具体的にどの程度縮小できるかについて説明する。
【００４５】
まず、従来のメモリセルは、例えばＸ方向の長さが４．２μｍでこれと直交するＹ方向の長さが５．６μｍであり、その占有面積は２３．５２μｍ2 である。一方、図１（ａ）で説明した本実施形態のメモリセル１は、Ｘ方向の長さが３．８μｍでこれと直交するＹ方向の長さが５．６μｍであり、その占有面積は２１．２８μｍ2 である。従って、本実施形態のように構成することにより、メモリセルの面積を約１０％縮小することができる。なお、従来および本実施形態のいずれも、トンネル酸化膜の面積が１．１２μｍ2 であり、浮遊ゲートの面積が３．２８μｍ2 であるとする。
【００４６】
次に、本実施形態において、メモリセルの占有面積を縮小することなく（すなわち、Ｘ方向における浮遊ゲートの長さを短縮することなく）、浮遊ゲートの面積を増加させた場合、制御ゲートの電位が一定の条件でどの程度浮遊ゲートの電位を大きくすることができるかについて考察する。
【００４７】
図２（ｃ）で説明したように、本実施形態では浮遊ゲートの面積を一定に保てばＸ方向における浮遊ゲートの長さを短くすることができるが、この短くなった分をさらに浮遊ゲートの幅広の部分に付け加えることにより、浮遊ゲートの長さを保ったまま浮遊ゲートの面積を増加させることができる。具体的に、浮遊ゲート７の面積は、その幅を２．０μｍとすると、３．２８＋２．０×（４．２−３．８）＝４．０８μｍ2 に拡大する。従って、浮遊ゲート７の電位の増加率は、上述した式（１）〔Ｖ1 ＝Ｃ2 ・Ｖ2 ／（Ｃ1 ＋Ｃ2 ）〕に基づいて計算すると、〔（４．０８／３０）／｛（１．１２／１１）＋（４．０８／３０）｝〕／〔（３．２８／３０）／｛（１．１２／１１）＋（３．２８／３０）｝〕＝１．１１となる（ここで、トンネル酸化膜６の膜厚１１ｎｍと、絶縁膜８の膜厚３０ｎｍを用いた）。つまり、メモリセルの占有面積が維持されたまま容量値Ｃ2 がさらに大きくなるため、浮遊ゲート７の電位は１１％増加することになり、この分だけデータの書換えを高速に行うことが可能となる。
【００４８】
（第２の実施形態）
次に、本発明の第２の実施形態について、図３を参照して説明する。図３は、本発明の第２の実施形態による１トランジスタ型メモリセルを有するＥＥＰＲＯＭ（フラッシュメモリ）の構成を示す平面図である。
【００４９】
図３において、１つのＥＥＰＲＯＭメモリセル（その占有領域を太線で示す）３１は、積層ゲート型トランジスタ３２を含む。積層ゲート型トランジスタ３２は、浮遊ゲート３７と制御ゲート３９とが絶縁膜（図示せず）を介して積層された積層構造を有しており、その断面構造は図１（ｂ）と実質的に同一であるためその説明を省略する。また、フィールド酸化膜３５に挟まれた活性領域の浮遊ゲート３７の両側には、ソース・ドレインとしての一対の不純物拡散層（図示せず）が形成されている。積層ゲート型トランジスタ３２は、制御ゲート３９の延在するＸ方向と直交するＹ方向に隣接する他の積層ゲート型トランジスタ３２と、１つの不純物拡散層を共有している。各トランジスタの他方の不純物拡散層は、コンタクト孔３３によってビット線（図示せず）と接続されている。
【００５０】
図３に示したＥＥＰＲＯＭメモリセル３１では、図５で説明した容量値Ｃ1 に対する容量値Ｃ2 を大きくするために、浮遊ゲート３７がチャンネル領域にあるトンネル酸化膜（図示せず）上とこのトンネル酸化膜の両側のフィールド酸化膜３５上とに跨がって設けられており、これにより浮遊ゲート３７と制御ゲート３９との重畳面積を広くしている。
【００５１】
また、図３において、浮遊ゲート３７は、チャンネル領域上の中央部分３７ａと一方のフィールド酸化膜３５上にあって部分３７ａに隣接する部分３７ｂと、部分３７ｂに続き且つ部分３７ｂの２倍の幅を持つ部分３７ｃと、他方のフィールド酸化膜３５上にあって中央部分３７ａに隣接する部分３７ｂとからなっている。これら部分３７ａ〜３７ｄのうち、部分３７ａ、３７ｂ、３７ｄについては、幅が同一である。さらに、部分３７ｄのＸ方向の長さは、部分３７ｂのＸ方向の長さよりも短く形成されている。
【００５２】
この第２の実施形態においても、各積層ゲート型トランジスタの浮遊ゲートは、その中心部分３７ａに関して非対称の形状をせっているが、制御ゲート３９の延長するＸ方向に隣接する２つの積層ゲート型トランジスタの浮遊ゲートは、２つの積層ゲート型トランジスタの境界線に関して互いに対称の形状である。すなわち、隣接する２つの積層ゲート型トランジスタのそれぞれの浮遊ゲートは、それぞれ幅広部分７ｃ、またはそれぞれの幅狭部分７ｄが互いに対向するような、位置関係に配置される。従って、Ｘ方向に整列する積層ゲート型トランジスタの制御ゲート３９を接続する導電層には、Ｘ方向に一連の凸部が、２つのメモリセルに相当する間隔で形成されている。このように、制御ゲートを接続する導電層の凸部を２つのメモリセルに相当する間隔で設けることにより、制御ゲート３９の延在するＸ方向におけるメモリセルの長さを出来るだけ小さな値に制限しつつ、コンタクト孔３３と、制御ゲート３９及び浮遊ゲート３７の各々との間隔を各積層ゲート型トランジスタについてほぼ一定に保つことができる。
【００５３】
また、本実施形態においても、図２で説明した理由により、Ｘ方向におけるメモリセル３１の長さを従来よりも短くすることができ、メモリセル３１の占有面積を縮小することができる。一方、Ｘ方向におけるメモリセル３１の長さを同じに保った場合には、メモリセル３１の占有面積を大きくすることなく浮遊ゲート３７の面積を増大させることができて、浮遊ゲート３７の電位が大きくなってより高速に書換えを実行することが可能になる。
【００５４】
（第３の実施形態）
次に本発明の第３の実施形態を図４を参照して説明する。第３の実施形態は、第１の実施形態または第２の実施形態を一部変形したもので、図４は第１の実施形態を一部変形した場合を示す。第１の実施形態で述べたように、積層ゲート型トランジスタの浮遊ゲートと選択トランジスタの選択ゲートの相対位置関係は、浮遊ゲートと選択ゲートのとの間に所定の最短間隔が確保されるように決められる。
【００５５】
図４（ａ）に示すように、選択ゲート１０の凸部の頂面を１０１、側面を１０２とし、浮遊ゲートの幅狭部の１０１に面する面を７１、１０２に面する幅広部の面を７２とするとき、浮遊ゲートと選択ゲートの最短距離は、面１０１と面７１の距離ｄ１、または面１０２と面７２の距離ｄ２の何れかであり、ｄ１及びｄ２が何れも最短距離Ｄに等しいか、より大きくなるように浮遊ゲートと選択ゲートの相対位置が決められる。
【００５６】
浮遊ゲート７と選択ゲート１０が図１（ａ）に示すような形状の場合は、ｄ１、ｄ２が何れも最短距離Ｄに等しいときに、メモリセル１の面積が最小になるが、この場合も、明らかに、面１０１と１０２の交わる稜線１０Ｐと、面７１と７２の間の隅部との間の間隔は所定の最短距離Ｄよりも必要以上に大きくなる。
【００５７】
従って、第３の実施形態においては、図４（ａ），図４（ｂ）に示すように、面７１と７２の間の隅部に隅部分２７ｅを形成し、隅部分２７ｅの面積に相当する長さ浮遊ゲート２７のＸ方向の長さを短くする。この場合、隅部分２７ｅの形状は、隅部分２７ｅの稜線１０Ｐに対向する面７３と稜線１０Ｐとの距離ｄ3 が、最短距離Ｄに等しいかより大きい限り任意の形状にすることができる。例えば、図４（ｂ）に示すように、浮遊ゲート２７のＹ方向の幅が次第に大きくなるような平面形状にしても良い。または、稜線１０Ｐを中心線とする半径Ｄ以上の円筒表面の形状にしても良い。或いは、面７１と面１０１の距離ｄ1 と面７２と面１０２の距離ｄ2 を何れも所定の最短距離Ｄに等しくし、隅部分２７ｅの面７３が、図４（ｂ）の断面図において、面１０１と１０２の交わる稜線１０Ｐに対応する点１０Ｐを中心とする半径Ｄの円弧の一部となるようにしても良い。
【００５８】
なお、以上の第１、第２の実施形態は本発明を２トランジスタ型または１トランジスタ型のＥＥＰＲＯＭに適用したものであるが、本発明はこれら以外のＥＰＲＯＭなどの積層ゲート型トランジスタを有する不揮発性半導体記憶装置にも適用することができる。
【００５９】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、浮遊ゲートの面積を同じに保った場合、浮遊ゲートと他の導電膜との絶縁を十分に保ちつつ、制御ゲートの延在方向におけるメモリセルの長さを短くすることができ、不揮発性半導体記憶装置をより高集積化することが可能になる。また、制御ゲートの延在方向におけるメモリセルの長さを同じに保った場合、浮遊ゲートの面積を大きくすることができ、不揮発性半導体記憶装置の記憶情報の書換えに要する時間をより短くすることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるＥＥＰＲＯＭの構成を示す平面図及び断面図である。
【図２】本発明により１メモリセル当たりの面積を小さくすることの出来る理由を説明するための模式図である。
【図３】本発明の第２の実施形態によるＥＥＰＲＯＭの構成を示す平面図である。
【図４】本発明の第３の実施形態によるＥＥＰＲＯＭの構成を示す平面図及びその一部拡大図である。
【図５】従来のＥＥＰＲＯＭの等価回路図である。
【符号の説明】
１  メモリセル
２  メモリセルトランジスタ
３  選択用トランジスタ
４  半導体基板
５  素子分離領域
６  トンネル酸化膜
７，２１，２２，２３，２７，３７  浮遊ゲート
７ａ〜７ｄ，３７ａ〜３７ｄ  部分
８  絶縁膜
９，３９  制御ゲート
１０  選択ゲート
１０Ｐ  稜線
２７ｅ  隅部分
３２  積層ゲート型トランジスタ
３３  コンタクト孔
３５  フィールド酸化膜
７１，７２  面
１０１  頂面
１０２  側面
【図１】
0003887443.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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