(57)【特許請求の範囲】
【請求項１】
差動信号を出力する出力回路と、
前記出力回路の前記差動信号の出力ノード対に対して並列に接続されて、前記出力ノード対の接続検証を、差動試験信号で試験する試験回路と、を備え、
前記試験回路は、
前記出力ノード対の接続検証を行うための試験データを発生する試験データ発生回路と、
前記試験データ発生回路からの試験データが入力され、前記出力ノード対に前記差動試験信号を出力する試験用出力バッファと、を備えることを特徴とする半導体集積回路装置。
【請求項２】
差動信号が入力される入力回路と、
前記入力回路の前記差動信号の入力ノード対に対して並列に接続されて、前記入力ノード対の接続検証を、前記入力ノード対に与えられた差動試験データで試験する試験回路と、を備え、
該試験回路は、
前記入力ノード対の接続検証を行うための検証用データを処理する検証用データ処理回路と、
前記入力ノード対に入力された前記差動試験データが入力され、試験データ処理回路に、前記検証用データを出力する試験用入力バッファと、を備えることを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記試験用入力バッファが、前記差動試験データをシングルエンドの検証用データに変換することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ（Large Scale Integration Circuit)間、或いは、装置間において高速に信号の送信および受信を行う信号伝送システムのテスト技術に関し、特に、ノードの接続検証を実施する試験回路および半導体集積回路装置に関する。
【０００２】
近年、ＬＳＩの高速動作に伴って、ＬＳＩ間や複数のＬＳＩで構成した装置間の信号伝送として、大容量の信号伝送を高速に行うことが必要とされている。例えば、ネットワークインフラ向けのソリューションでは、ギガビットの高速伝送が要求されるようになり、「ギガビットＳＥＲＤＥＳ（Serializer and Deserializer）」といったデバイスが注目されるようになって来ている。しかしながら、このような極めて高速のＬＳＩ間等においては、一般的なバウンダリスキャンレジスタを用いたＪＴＡＧ（Joint Test Action Group）試験が困難であり、ノードの接続検証を実施する有効な試験回路および半導体集積回路装置の提供が要望されている。
【０００３】
【従来の技術】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上し、それに伴って各ＬＳＩ（ＬＳＩチップ）間、或いは、複数のＬＳＩで構成した装置間においても、高速な信号の送信および受信を行うことが必要となって来ている。
【０００４】
従来、例えば、数十ＭＨｚ程度の比較的低速なデータ転送には、ＴＴＬ等のシングルエンド方式（１本の信号線でデータを伝送する方式）が使用されていた。しかしながら、このシングルエンド方式は、外来ノイズを受けやすいことや伝送距離が短いといった欠点があり、さらに、ＥＭＩ（Electro Magnetic Interface：電磁輻射ノイズ）が発生しやすいことが問題となっていた。
【０００５】
このように、シングルエンド方式は上記のような問題を抱えているため、高速伝送に対応した送受信端子には、ＰＣＭＬ（Pseudo-Current Mode Logic）方式やＬＶＤＳ（Low Voltage Differential Signaling）方式といった差動信号（相補信号）を使用するものの適用が主流となって来ている。これらの方式は、２本の信号線を使用して小振幅の差動信号でデータを伝送するもので、シングルエンド方式に比べて、ＥＭＩを約５分の１に低減し、また、２本の差動信号線間でノイズを打ち消すことができるため、数十ｍの距離を伝送することができ、さらに、小振幅であるため、クロストークを抑制することも可能である。
【０００６】
ところで、高速伝送を実現する送受信回路（出力回路および入力回路）を組み込んだシステムを考えた時、そのテスト方法についても注目しなければならない。一般に、プリント基板内部での各信号の接続状況を確認するには、ＪＴＡＧ（Joint Test Action Group）試験（バウンダリスキャンテスト）が行われている。すなわち、電子部品の軽薄短小化やパッケージ技術の進歩により、ＪＴＡＧによるインサーキットテストが標準の技術として確立されている。
【０００７】
ここで、バウンダリスキャン（Boundary Scan）とは、ターゲットとなる半導体集積回路装置（ＬＳＩ）とデータの遣り取りをするためのアーキテクチャであり、ＬＳＩの内部にバウンダリスキャン用のメカニズムを組み込むようになっている。すなわち、ＬＳＩ内部のコアと各ピンとの間にテストプローブと等価な働きをするバウンダリスキャンセルを設け、これを結合してシフトレジスタを構成し、このシフトレジスタを制御してテスト（ボードテスト等）を行うようになっている。
【０００８】
しかしながら、現状では、送受信回路を組み込んだシステムにおいて、ＰＣＭＬ方式やＬＶＤＳ方式といった差動端子を考慮したＪＴＡＧ試験の事例がなく、ＢＳＲ（Boundary Scan Register：バウンダリスキャンレジスタ）の挿入やテスト方法についての技術が確立されていない状況にある。送信側におけるＢＳＲなどの試験回路は送信回路（出力回路）の入力段に接続され、試験回路から出力回路を通して試験用のデータが送信される。一方、受信側における試験回路は受信回路（入力回路）の出力段に接続され、入力回路を通して試験用データを受け取るようになっている。
【０００９】
【発明が解決しようとする課題】
上述したように、ＬＳＩチップの動作試験、或いは、パッケージやパッケージを搭載するボードの接続試験（ボードテスト）を行うためには、バンダリスキャンなどによる試験が必要となる。この場合、送受信回路を組み込んだシステムと外部回路との接続確認の際に、シングルエンド端子と差動端子とに分けてテストを行うことは非効率的である。
【００１０】
シングルエンド端子と同様に差動端子もＪＴＡＧ試験が可能となれば、１つのフローの中でテストが可能となり、テストの時間短縮や効率化につながる。この場合、試験用データが出力回路から送信側端子へ出力される必要があり、一方、入力回路では受信端子から入力される試験データを受信する必要がある。
【００１１】
しかしながら、高速で動作するシリアル−パラレル変換などの信号処理回路と送信回路（出力回路）或いは受信回路（入力回路）とが接続されている場合、送信或いは入力回路と信号処理回路との間にＢＳＲ（バウンダリスキャンレジスタ）などの試験回路を挿入することは性能の低下を招く要因になる。また、差動出力および差動入力の場合、従来のＢＳＲを端子に付けることは不可能である。
【００１２】
本発明は、上述した従来の試験回路に鑑み、ノードの接続検証を実施する有効な試験回路および半導体集積回路装置の提供を目的とする。
【００１３】
【課題を解決するための手段】
本発明の第１の形態によれば、差動信号を出力する出力回路と、前記出力回路の前記差動信号の出力ノード対に対して並列に接続されて、前記出力ノード対の接続検証を、差動試験信号で試験する試験回路と、を備え、前記試験回路は、前記出力ノード対の接続検証を行うための試験データを発生する試験データ発生回路と、前記試験データ発生回路からの試験データが入力され、前記出力ノード対に前記差動試験信号を出力する試験用出力バッファと、を備えることを特徴とする半導体集積回路装置が提供される。
【００１４】
本発明の第２の形態によれば、差動信号が入力される入力回路と、前記入力回路の前記差動信号の入力ノード対に対して並列に接続されて、前記入力ノード対の接続検証を、前記入力ノード対に与えられた差動試験データで試験する試験回路と、を備え、該試験回路は、前記入力ノード対の接続検証を行うための検証用データを処理する検証用データ処理回路と、前記入力ノード対に入力された前記差動試験データが入力され、試験データ処理回路に、前記検証用データを出力する試験用入力バッファと、を備えることを特徴とする半導体集積回路装置が提供される。
【００１５】
本発明によれば、送信側においては、試験データを発生する試験データ発生回路と、この試験データ発生回路の出力試験データを差動出力信号に変換する回路の出力（例えば、差動出力）を、本来のデータ出力回路と並列に出力端子に接続する。また、受信側においては、例えば、差動信号として送られてくる試験データを受信する入力回路（受信回路）と受信した試験データを処理する試験データ処理回路を、本来のデータを受信する入力回路と並列に受信端子に接続する。
【００１６】
さらに、差動入力端子においては、ＢＳＲが受信データ（差動信号）を受け取ることができるように入力用ＢＳＲのデータ入力部分に差動センスアンプを搭載する。また、高速データ転送の性能低下を防ぐために、差動入力端子とＢＳＲの間にパスゲートを挿入する。差動出力端子においては、ＢＳＲから送信されるデータ（シングルエンド信号）によって、出力回路（送信回路）内部を制御し、差動出力端子から送信データに相応した差動信号を出力させる。
【００１７】
すなわち、本発明では、高速で動作するシリアル−パラレル変換などの信号処理回路と出力或いは入力回路が接続されている場合、出力或いは入力回路と信号処理回路の間に試験回路を挿入することは性能の低下を招く要因となるため、本来のデータ入力回路（受信回路）と並列に差動信号を受信データとして取り込むことのできる試験回路を設ける。これにより、本来のデータ入力回路に試験回路を挿入する必要がなくなり、高速データの受信における性能の低下を防ぐことが可能となる。
【００１８】
さらに、試験回路と差動入力端子の間に、例えば、パスゲートを設けることにより、高速データ転送時の試験回路と入力回路の干渉を防いで性能低下を防止することが可能となる。同様に、本来のデータ出力回路と並列に試験回路および試験用のデータ出力回路を設けることにより、本来のデータ出力回路に試験回路を挿入する必要がなくなり、高速データの送信における性能低下を防止することが可能となる。
【００１９】
なお、差動出力端子にパスゲートを介して試験回路を接続することも可能であるが、このような差動出力端子にパスゲートを介して直接試験回路を接続する手法では、駆動能力を上げるためにトランジスタのサイズが大きくなると共に、負荷も大きくなり、高速データ転送の性能の低下を防ぐことはできない。すなわち、ギガビットの高速動作を要求されるような出力回路の場合には、対応が困難になる恐れがある。そこで、送信側においては、試験回路から送信するデータ（シングル信号）を利用して、出力回路内部の制御を行うことによって、試験回路の送信データに相応した差動信号を外部に出力させ、これにより、高速データ転送の性能低下を防ぐことが可能となる。
【００２０】
【発明の実施の形態】
以下、本発明に係る試験回路および半導体集積回路装置の実施例を、添付図面を参照して詳述する。
【００２１】
図１は本発明に係る試験回路が適用される半導体集積回路装置の一例を示すブロック図である。図１において、参照符号１はコア（コアロジック）、２は差動の入力回路部（受信回路マクロ）、３は差動の出力回路部（送信回路マクロ）、４はシングルエンド端子部、そして、５はテスト制御回路を示している。
【００２２】
入力回路部２は、差動の入力信号ＡＩ０〜ＡＩ１８が入力されるＢＳＲ（バウンダリスキャンレジスタ）付きの入力回路（受信回路）２０−０〜２０−１８を備え、その端子ＲＸ−ＴＤＩ（入力回路用ＴＤＩ）はテスト制御回路５に接続され、そして、その端子ＲＸ−ＴＤＯ（入力回路用ＴＤＯ）はシングルエンド端子部４において入力信号ＡＩ１９が入力されるＢＳＲ４０−１９に接続される。なお、ＢＳＲ付きの入力回路２０−０〜２０−１８はマニュアルで挿入され、ＢＳＲ付きの入力回路２０−０〜２０−１８の各実施例は、図面（図６〜図１０）を参照して後に詳述する。
【００２３】
出力回路部３は、差動の出力信号ＸＯ０〜ＸＯ１８を出力するＢＳＲ付きの出力回路（送信回路）３１−０〜３１−１８を備え、その端子ＴＸ−ＴＤＯ（出力回路用ＴＤＯ）はテスト制御回路５に接続され、そして、その端子ＴＸ−ＴＤＩ（出力回路用ＴＤＩ）はシングルエンド端子部４において出力信号ＸＯ１９を出力するＢＳＲ４１−１９に接続される。なお、ＢＳＲ付きの出力回路３１−０〜３１−１８はマニュアルで挿入され、ＢＳＲ付きの出力回路３１−０〜３１−１８の各実施例は、図面（図２〜図５および図１１〜図１４）を参照して後に詳述する。
【００２４】
シングルエンド端子部４は、シングルエンドの入力信号ＡＩ１９，ＡＩ２０，…が入力されるＢＳＲ４０−１９，４０−２０，…、および、シングルエンドの出力信号ＸＯ１９，ＸＯ２０，…を出力するＢＳＲ４１−１９，４１−２０，…を備える。ここで、シングルエンド端子部４におけるＢＳＲは、例えば、従来のＪＴＡＧデバイスと同様に自動で挿入される。
【００２５】
テスト制御回路（ＴＡＰコントローラ）５には、端子ＴＤＩ，ＴＭＳ，ＴＣＫ，ＴＲＳＴおよびＴＤＯが接続されている。すなわち、半導体集積回路装置（ＬＳＩ）は、従来のＪＴＡＧデバイスのように、ＴＡＰ（Test Access Port）と呼ばれるＴＤＩ、ＴＤＯ、ＴＭＳ、ＴＣＫおよびＴＲＳＴの５つの端子、並びに、テストモード用の端子ＴＥＳＴ−ＭＯＤＥを備え、そこからデバイスに組み込まれたテスト制御回路５にアクセスし、また、テストデータの入出力を行うようになっている。
【００２６】
端子ＴＤＩ（Test Data Input)は、シリアルのテストデータ入力端子であり、この端子ＴＤＩからデータまたは命令を入力し、入力されたのが命令であれば命令レジスタに転送され、また、入力されたのがデータであればデータレジスタに転送される。
【００２７】
端子ＴＤＯ（Test Data Output）は、端子ＴＤＩから入力されたデータをバイパスし、或いは、命令レジスタまたはデータレジスタの値を取り出すためのシリアルのテストデータ出力端子である。端子ＴＭＳ（Test Mode Select）および端子ＴＣＫ（Test Clock）は、ＪＴＡＧデバイスに内蔵されたテスト制御回路５を制御するための信号で、データレジスタや命令レジスタ、および、マルチプレクサ等を制御することによりバウンダリスキャンアーキテクチャを実現する。
【００２８】
なお、端子ＴＲＳＴ（Test Reset）は、テスト制御回路５を初期化するための信号であり、これはオプションとして設定してもよい。
【００２９】
このように、図１に示す半導体集積回路装置は、差動入力端子および差動出力端子にＢＳＲを搭載した送受信回路マクロを提供することによって、システムレベルでのＪＴＡＧ試験が可能となる。ここで、シングルエンドの信号（シングル信号）の場合、ＢＳＲの挿入方法はテスト合成ツール等による自動挿入が一般的になっているが、差動端子については、このようなツールを用いての自動挿入はできない。そこで、各差動の送信端子および各差動の受信端子は、ＢＳＲをマニュアルで挿入しなければならないが、これをマクロとして提供し、自動挿入されたシングルエンド端子のＢＳＲチェーンの中に組み込むことによって、単一のテスト制御回路によるＪＴＡＧ試験が可能となる。なお、上記のＪＴＡＧ試験（バウンダリスキャンテスト）は、ボード上の結線だけでなく、例えば、ケーブルを介した回路基板間や筐体間における接続の確認を行うことも可能である。
【００３０】
図２は本発明に係る試験回路の第１実施例を示すブロック図であり、出力回路（送信回路）の例を示すものである。図２（図２〜図５）において、参照符号３１は出力回路（図１における各ＢＳＲ付き出力回路３１−０〜３１−１８に対応）、３１０はデータ出力回路、そして、３２０は試験データ出力回路を示している。なお、ＸＯ，／ＸＯは差動出力端子（図１における各ＸＯ０〜ＸＯ１８に対応）を示している。
【００３１】
図２に示されるように、出力回路３１は、信号処理回路（出力信号処理回路）３１１およびデータ用出力バッファ３１２を有するデータ出力回路３１０と、このデータ出力回路３１０に並列に接続され、試験データ発生回路３２１および試験用出力バッファ３２２を有する試験データ出力回路３２０とを備えている。
【００３２】
半導体集積回路装置から出力されるデータは、信号処理回路３１１から差動のデータ用出力バッファ３１２を介して差動出力端子ＸＯ，／ＸＯに出力され、また、試験データは、試験データ発生回路３２１および試験用出力バッファ３２２を介して差動出力端子ＸＯ，／ＸＯに出力される。
【００３３】
すなわち、第１実施例において、試験用出力バッファ３２２は、データ用出力バッファ３１２の出力ノード（差動出力端子ＸＯ，／ＸＯ）に対して並列に接続されるようになっている。
【００３４】
図３は本発明に係る試験回路の第２実施例を示すブロック図である。図２と図３との比較から明らかなように、本第２実施例では、差動の試験用出力バッファ３２２が、２つのバッファ３２２１，３２２２およびインバータ３２２３で構成されている。
【００３５】
すなわち、試験データ発生回路３２１の出力データに対して正および負論理を発生し、正および負の２つの出力バッファを用いて差動の試験データを出力するように構成してもよい。なお、試験データ発生回路３２１をスキャン可能なレジスタ（スキャンレジスタ）で構成すれば、半導体集積回路装置（ＬＳＩチップ）の外部端子におけるバンダリスキャンを行うこともできる。
【００３６】
図４は本発明に係る試験回路の第３実施例を示すブロック図である。図２と図４との比較から明らかなように、本第３実施例では、差動の試験用出力バッファ３２２と出力ノードＸＯ，／ＸＯとの間にそれぞれＥＳＤ（Electrostatic Discharge）保護素子３３１，３３２が挿入されている。
【００３７】
このように、本第３実施例では、試験用出力バッファ３２２および出力ノードＸＯ，／ＸＯの間にＥＳＤ保護素子３３１，３３２を設けることにより、試験回路における耐ＥＳＤ特性を向上させるようになっている。
【００３８】
図５は本発明に係る試験回路の第４実施例を示すブロック図である。
【００３９】
図５に示されるように、本第４実施例では、データ出力回路３１０における信号処理回路３１３がｎビットのパラレルデータをシリアルデータに変換するマルチプレクサ（ｎ：１  ＭＵＸ）の機能を備え、また、試験データ出力回路３２０における試験データ発生回路３２３もデータ出力回路３１０と同様のシーケンスで試験データを発生するようになっている。
【００４０】
ここで、試験データ発生回路３２３（３２１）をスキャン可能なレジスタで構成すれば、データ出力回路３１０をバイパスしてバンダリスキャンが可能となる。また、データ出力回路３１０とは独立に試験データ発生回路３２３（３２１）に試験用クロックを供給すれば、データ出力回路３１０とは独立に試験を行うこともできる。
【００４１】
図６は本発明に係る試験回路の第５実施例を示すブロック図であり、入力回路（受信回路）の例を示すものである。図６（図６〜図９）において、参照符号２０は入力回路（図１における各ＢＳＲ付き入力回路２０−０〜２０−１８に対応）、２１０はデータ入力回路、そして、２２０は試験データ入力回路を示している。なお、ＡＩ，／ＡＩは差動入力端子（図１における各ＡＩ０〜ＡＩ１８に対応）を示している。
【００４２】
図６に示されるように、入力回路２０は、信号処理回路（入力信号処理回路）２１１およびデータ用入力バッファ２１２を有するデータ入力回路２１０と、このデータ入力回路２１０に並列に接続され、試験データ処理回路２２１および試験用入力バッファ２２２を有する試験データ入力回路２２０とを備えている。
【００４３】
半導体集積回路装置の差動入力端子ＡＩ，／ＡＩから入力されたデータは、データ用入力バッファ２１２を介して信号処理回路２１１に入力され、また、試験データは、試験用入力バッファ２２２を介して試験データ処理回路２２１に入力される。
【００４４】
すなわち、本第５実施例において、試験用入力バッファ２２２は、データ用入力バッファ２１２の入力ノード（差動入力端子ＡＩ，／ＡＩ）に対して並列に接続されるようになっている。
【００４５】
図７は本発明に係る試験回路の第６実施例を示すブロック図である。図６と図７との比較から明らかなように、本第６実施例では、差動の試験用入力バッファ２２２における一方の入力（正入力）をデータ用入力バッファ２１２の正入力に接続し、試験用入力バッファ２２２における他方の入力（負入力）を基準電圧Ｖrefに接続して、差動の試験データを受信するようになっている。なお、試験データ処理回路２２１をスキャンレジスタで構成すれば、半導体集積回路装置（ＬＳＩチップ）の外部端子におけるバンダリスキャンを行うこともできる。
【００４６】
図８は本発明に係る試験回路の第７実施例を示すブロック図である。図６と図８との比較から明らかなように、本第７実施例では、差動の入力ノードＡＩ，／ＡＩと試験用入力バッファ２２２との間にそれぞれＥＳＤ保護素子２３１，２３２が挿入されている。
【００４７】
このように、本第７実施例では、入力ノードＡＩ，／ＡＩと試験用入力バッファ２２２との間にＥＳＤ保護素子２３１，２３２を設けることにより、試験回路における耐ＥＳＤ特性を向上させるようになっている。
【００４８】
図９は本発明に係る試験回路の第８実施例を示すブロック図である。
【００４９】
図９に示されるように、本第８実施例では、データ入力回路２１０における信号処理回路２１３がシリアルデータをｎビットのパラレルデータに変換するデマルチプレクサ（１：ｎ  ＤＥＭＵＸ）の機能を備え、また、試験データ入力回路２２０における試験データ処理回路２２３もデータ入力回路２１０と同様のシーケンスで試験データを処理するようになっている。
【００５０】
ここで、試験データ処理回路２２３（２２１）をスキャン可能なレジスタで構成すれば、データ入力回路２１０をバイパスしてバンダリスキャンが可能となる。また、データ入力回路２１０とは独立に試験データ処理回路２２３（２２１）に試験用クロックを供給すれば、データ入力回路２１０とは独立に試験を行うこともできる。
【００５１】
図１０は本発明に係る試験回路の第９実施例を示すブロック回路図であり、差動入力対応のバウンダリスキャンレジスタ（試験データ入力回路）２２０を示すものである。図１０において、参照符号２２４は差動センスアンプ（試験用入力バッファ）、２２５は試験データ処理回路、そして、２４０はパスゲート回路を示している。
【００５２】
図１０に示されるように、本第９実施例において、試験データ入力回路２２０は、差動センスアンプ２２４で構成されるデータ用入力バッファ（２１２）、並びに、マルチプレクサ２２５１およびフリップフロップ２２５２で構成される試験データ処理回路２２５を備え、各差動入力端子ＡＩ，／ＡＩと差動センスアンプ２２４の各入力との間にテストモード信号ＴＥＳＴ−ＭＯＤＥにより制御されるパスゲート回路２４０が挿入されている。なお、参照符号ＢＳＲＩ，／ＢＳＲＩは差動のバウンダリスキャンレジスタ入力信号（入力端子：Boundary Scan Register Input）を示している。また、データ入力回路２１０は、データ用入力バッファ２１２、および、デマルチプレクサ機能を有する信号処理回路２１３を備えて構成されている。
【００５３】
パスゲート回路２４０は、２つのｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）２４１，２４２およびインバータ２４３で構成され、テストモード信号ＴＥＳＴ−ＭＯＤＥに応じてｐＭＯＳトランジスタ（パスゲート）２４１および２４２のオン／オフ制御を行うようになっている。
【００５４】
本第９実施例において、差動センスアンプ（試験用入力バッファ）２２４は、テストモード信号ＴＥＳＴ−ＭＯＤＥ（バウンダリスキャンテスト信号ＢＳＴＥＳＴ）により制御されるようになっている。また、試験データ入力回路２２０には、テストデータ入力信号（ＴＤＩ）、シフトデータレジスタ信号（Shift Data Register：ＳＤＲ）およびキャプチャデータレジスタ信号（Capture Data Register：ＣＤＲ）も入力され、テストデータ出力信号（ＴＤＯ）を出力するようになっている。
【００５５】
本第９実施例において、試験データ入力回路２２０は、外部回路との結線チェックに限定した試験回路とするために、試験データ入力回路２２０が内部と完全に分離した形で、その構成もシンプルなものとなっている。
【００５６】
図１１は本発明に係る試験回路の第１０実施例を示すブロック回路図であり、差動出力対応のバウンダリスキャンレジスタ（試験データ出力回路）３２０を示すものである。図１１において、参照符号３２４はセンスアンプ（試験用出力バッファ）、また、３２５は試験データ発生回路を示している。
【００５７】
本第１０実施例は、差動出力信号を出力可能とするために、試験データ出力回路３２０に対して差動信号を出力するセンスアンプ（試験用出力バッファ）３２４を設けるようになっている。
【００５８】
試験データ発生回路３２５は、インバータ３２５１、ラッチ３２５２、および、フリップフロップ３２５３を備えて構成され、また、データ出力回路３１０は、マルチプレクサ機能を有する信号処理回路３１３、データ用出力バッファ３１４、および、インバータ３１５を備えて構成される。
【００５９】
ここで、試験用出力バッファ３２４にはテストモード信号ＴＥＳＴ−ＭＯＤＥが供給され、また、データ用出力バッファ３１４にはインバータ３１５によりレベル反転されたテストモード信号ＴＥＳＴ−ＭＯＤＥが供給され、それぞれテストモード信号ＴＥＳＴ−ＭＯＤＥに従って一方のバッファのみがアクティブとなるように制御される。すなわち、試験データ出力回路３２０からの試験データとデータ出力回路（ドライバ）３１０からのデータとの衝突が起きないように、テストモード信号ＴＥＳＴ−ＭＯＤＥにより、試験用出力バッファ３２４およびデータ用出力バッファ３１４の一方のみがオンするように制御される。
【００６０】
本第１０実施例において、試験データ発生回路３２５には、テストデータ入力信号（ＴＤＩ）、キャプチャデータレジスタ信号（ＣＤＲ）およびアップデートデータレジスタ信号（Update Data Register：ＵＤＲ）も入力され、テストデータ出力信号（ＴＤＯ）を出力するようになっている。
【００６１】
本第１０実施例において、試験データ出力回路３２０は、外部回路との結線チェックに限定した試験回路とするために、試験データ出力回路３２０が内部と完全に分離した形で、その構成もシンプルなものとなっている。
【００６２】
図１２は本発明に係る試験回路の第１１実施例を示すブロック回路図である。図１２において、参照符号３１４０はドライバ（データ用出力バッファ）、また、３１６０は終端抵抗部を示している。
【００６３】
上述した第１０実施例のような手法は、出力信号の駆動能力を上げるためにサイズの大きなトランジスタを使用する必要があり、そのために負荷が大きくなって高速データ転送の性能が低下する恐れがある。そこで、本第１１実施例では、試験データ出力回路３２０からの信号としてシングルエンドの信号ＳＳを利用して、データ出力回路３１０の内部（ドライバおよび終端抵抗部）の制御を行うことにより、バウンダリスキャンレジスタＢＳＲの送信データ（試験データ出力回路３２０の出力信号ＳＳ）に対応した差動信号を外部に出力させるようになっている。すなわち、本第１１実施例では、負荷の影響を受けないため、高速データ転送の性能低下を防ぐことができる。
【００６４】
図１２に示されるように、本第１１実施例において、試験データ発生回路３２６（試験データ出力回路３２０）は、インバータ３２６１、ラッチ３２６２、および、フリップフロップ３２６３を備えて構成され、また、データ出力回路３１０は、マルチプレクサ機能を有する信号処理回路３１３、ドライバ（データ用出力バッファ）３１４０、および、終端抵抗部３１６０を備えて構成される。
【００６５】
ラッチ３２６２のシングルエンドの出力信号は、ドライバ３１４０に供給されて該ドライバを制御する。なお、差動の出力端子ＸＯおよび／ＸＯには、それぞれ終端抵抗３１６１および３１６２が設けられている。
【００６６】
図１３は本発明に係る試験回路の第１２実施例を示すブロック回路図であり、図１２に示す第１１実施例の具体的な構成の一例を示すものである。
【００６７】
図１３に示されるように、本第１２実施例において、ドライバ３１４０は、セレクタ３１４１，３１４２、インバータ３１４３、オアゲート３１４４〜３１４６、および、出力トランジスタ（ｎＭＯＳトランジスタ）３１４０ａ，３１４０ｂを備えて構成されている。ここで、参照符号ＰＤＸはパワーダウン信号であり、通常時には高レベル『Ｈ』でパワーダウン時には低レベル『Ｌ』となる。なお、テストモード信号ＴＥＳＴ−ＭＯＤＥは、通常時には低レベル『Ｌ』でテストモード時には高レベル『Ｈ』となる。
【００６８】
図１３に示されるように、本第１２実施例において、終端抵抗３１６１は並列接続されたｐＭＯＳトランジスタ３１６１１および３１６１２で構成され、また、終端抵抗３１６２は並列接続されたｐＭＯＳトランジスタ３１６２１および３１６２２で構成される。トランジスタ３１６１１のゲートには、セレクタ３１４１の出力が供給され、また、トランジスタ３１６２１のゲートには、セレクタ３１４２の出力が供給されている。ここで、セレクタ３１４１および３１４２の一方の入力（０入力）には、パワーダウン信号ＰＤＸが供給され、また、セレクタ３１４１の他方の入力（１入力）には、試験データ出力回路３２０（試験データ発生回路３２６）のシングルエンドの出力信号ＳＳが供給され、そして、セレクタ３１４２の他方の入力（１入力）には、インバータ３１４３でレベル反転された試験データ出力回路３２０の出力信号ＳＳが供給されている。なお、セレクタ３１４１および３１４２は、テストモード信号ＴＥＳＴ−ＭＯＤＥにより制御されるようになっている。
【００６９】
すなわち、テストモード信号ＴＥＳＴ−ＭＯＤＥが低レベル『Ｌ』のとき（通常時）、トランジスタ３１６１１および３１６２１のゲートには、パワーダウン信号ＰＤＸが供給され、これらトランジスタ３１６１１および３１６２１は、通常時には両方共にオフでパワーダウン時には両方共にオンする。そして、テスト時（ＪＴＡＧ試験時）には、テストモード信号ＴＥＳＴ−ＭＯＤＥが高レベル『Ｈ』となり、トランジスタ３１６１１および３１６２１のゲートには、それぞれ信号ＳＳおよび／ＳＳが供給され、これらトランジスタ３１６１１および３１６２１は、試験データ出力回路３２０（試験データ発生回路３２６）のシングルエンドの出力信号ＳＳに応じて一方がオンで他方がオフする。
【００７０】
出力トランジスタ３１４０ａのゲートには、オアゲート３１４５の出力が供給され、また、出力トランジスタ３１４０ｂのゲートには、オアゲート３１４６の出力が供給される。オアゲート３１４５には、例えば、プリドライバの正論理の出力信号ＤＡＴＡおよびオアゲート３１４４の出力が供給され、また、オアゲート３１４６には、例えば、プリドライバの負論理の出力信号／ＤＡＴＡおよびオアゲート３１４４の出力が供給さる。そして、オアゲート３１４４には、テストモード信号ＴＥＳＴ−ＭＯＤＥがその正論理入力に供給され、また、パワーダウン信号ＰＤＸがその負論理入力に供給される。従って、テストモード時（テストモード信号ＴＥＳＴ−ＭＯＤＥが高レベル『Ｈ』）には、出力トランジスタ３１４０ａおよび３１４０ｂは共にオン固定となる。なお、出力トランジスタ３１４０ａおよび３１４０ｂは、パワーダウン時（パワーダウン信号ＰＤＸが低レベル『Ｌ』）にも共にオン固定となる。
【００７１】
このように、本第１２実施例は、試験データ出力回路３２０の出力信号（バウンダリスキャンレジスタＢＳＲの送信データ）ＳＳによって、終端抵抗（ｐＭＯＳトランジスタ）３１６１，３１６２を制御し、差動出力端子ＸＯ，／ＸＯの電位差を調整する。これにより、本第１２実施例では、負荷の影響を受けずに高速データ転送の性能低下を防ぐことができる。
【００７２】
図１４は本発明に係る試験回路の第１３実施例を示すブロック回路図であり、図１２に示す第１１実施例の具体的な構成の他の例を示すものである。
【００７３】
図１４に示されるように、本第１３実施例において、ドライバ３１４０は、セレクタ３１４１，３１４２、インバータ３１４３、出力トランジスタ（ｎＭＯＳトランジスタ）３１４０ａ，３１４０ｂ、オアゲート３１５１，３１５２、アンドゲート３１５３〜３１５６、および、ｎＭＯＳトランジスタ３１５７，３１５８を備えて構成されている。
【００７４】
本第１３実施例においては、上述した第１２実施例でテストモード時（テストモード信号ＴＥＳＴ−ＭＯＤＥが高レベル『Ｈ』）にオン固定となる出力トランジスタ３１４０ａおよび３１４０ｂは、テストモード時にオフ固定となるようにされている。さらに、本第１３実施例では、差動出力端子ＸＯおよび／ＸＯに対してｎＭＯＳトランジスタ３１５７および３１５８が設けられ、これらのトランジスタ３１５７および３１５８が、それぞれ終端抵抗部３１６０のｐＭＯＳトランジスタ３１６１１および３１６２１がオフの場合にオンするように制御され、差動出力端子ＸＯ，／ＸＯの電位差を調整するようになっている。このように、本第１３実施例においても、負荷の影響を受けずに高速データ転送の性能低下を防ぐことが可能になる。
【００７５】
（付記１）  信号を出力する出力回路を有する装置に内蔵され、該装置の接続ノードの検証を行う試験回路であって、
前記出力回路の出力ノードの接続検証を行うための試験データを発生する試験データ発生回路と、
前記出力ノードに対して並列に接続され、前記試験データ発生回路からの試験データを受け取って該出力ノードに出力する試験用出力バッファと、を備えることを特徴とする試験回路。
【００７６】
（付記２）  付記１に記載の試験回路において、前記出力回路は差動信号を出力し、且つ、前記試験用出力バッファは該差動の出力ノードに対して前記試験データを出力することを特徴とする試験回路。
【００７７】
（付記３）  付記２に記載の試験回路において、前記出力ノードの接続検証を、差動の信号状態で試験を実施することを特徴とする試験回路。
【００７８】
（付記４）  付記１に記載の試験回路において、さらに、前記出力ノードと前記試験用出力バッファとの間に接続されたＥＳＤ保護素子を備えることを特徴とする試験回路。
【００７９】
（付記５）  付記１に記載の試験回路において、前記出力回路がパラレルデータをシリアルデータに変換する機能を有する場合、前記試験データ発生回路もパラレルデータをシリアルデータに変換する機能を有することを特徴とする試験回路。
【００８０】
（付記６）  付記１に記載の試験回路において、前記試験データ発生回路を、スキャン可能なレジスタ機能を有する回路で構成することを特徴とする試験回路。
【００８１】
（付記７）  付記１に記載の試験回路において、前記試験データ発生回路に対して前記出力回路の動作クロックとは異なる試験用クロックを供給することを特徴とする試験回路。
【００８２】
（付記８）  付記１に記載の試験回路において、前記試験データ発生回路は、前記出力ノードの接続検証に固定した試験データを出力することを特徴とする試験回路。
【００８３】
（付記９）  付記１に記載の試験回路において、前記出力回路の出力には終端抵抗が設けられていることを特徴とする試験回路。
【００８４】
（付記１０）  付記１に記載の試験回路において、前記試験用出力バッファは、前記出力回路を直接制御することを特徴とする試験回路。
【００８５】
（付記１１）  付記１に記載の試験回路において、さらに、信号が入力される入力回路の入力ノードに対して並列に接続され、該入力ノードに入力された試験データを受け取る試験用入力バッファを備えることを特徴とする試験回路。
【００８６】
（付記１２）  付記１１に記載の試験回路において、さらに、前記入力ノードと前記試験用入力バッファとの間に接続されたＥＳＤ保護素子を備えることを特徴とする試験回路。
【００８７】
（付記１３）  付記１１に記載の試験回路において、前記入力回路は差動信号を受け取り、且つ、前記試験用入力バッファは該差動の入力ノードに入力された試験データを受け取ることを特徴とする試験回路。
【００８８】
（付記１４）  付記１３に記載の試験回路において、さらに、前記差動の入力ノードに入力された試験データをシングルエンド信号に変換する回路と、該試験データを処理する試験データ処理回路と、を備えることを特徴とする試験回路。
【００８９】
（付記１５）  付記１４に記載の試験回路において、前記入力回路がシリアルデータをパラレルデータに変換する機能を有する場合、前記試験データ処理回路もシリアルデータをパラレルデータに変換する機能を有することを特徴とする試験回路。
【００９０】
（付記１６）  付記１４に記載の試験回路において、前記試験データ処理回路を、スキャン可能なレジスタ機能を有する回路で構成することを特徴とする試験回路。
【００９１】
（付記１７）  付記１６に記載の試験回路において、前記レジスタ機能を有する回路は、試験用端子を備えていることを特徴とする試験回路。
【００９２】
（付記１８）  付記１４に記載の試験回路において、前記試験データ処理回路に対して前記入力回路の動作クロックとは異なる試験用クロックを供給することを特徴とする試験回路。
【００９３】
（付記１９）  付記１４に記載の試験回路において、前記試験データ処理回路は、前記入力ノードの接続検証に固定した試験データを処理することを特徴とする試験回路。
【００９４】
（付記２０）  付記１〜１９のいずれか１項に記載の試験回路において、シングルエンド端子と差動端子が混在する装置のＪＴＡＧ試験を実行することを特徴とする試験回路。
【００９５】
（付記２１）  信号を送信する出力回路、および、ノードの接続検証を行う試験回路を有する半導体集積回路装置であって、該試験回路は、
前記出力回路の出力ノードの接続検証を行うための試験データを発生する試験データ発生回路と、
前記出力ノードに対して並列に接続され、前記試験データ発生回路からの試験データを受け取って該出力ノードに出力する試験用出力バッファと、を備えることを特徴とする半導体集積回路装置。
【００９６】
（付記２２）  付記２１に記載の半導体集積回路装置において、前記出力回路は差動信号を出力し、且つ、前記試験用出力バッファは該差動の出力ノードに対して前記試験データを出力することを特徴とする半導体集積回路装置。
【００９７】
（付記２３）  付記２２に記載の半導体集積回路装置において、前記試験回路は、前記出力ノードの接続検証を差動の信号状態で試験を実施することを特徴とする半導体集積回路装置。
【００９８】
（付記２４）  付記２１に記載の半導体集積回路装置において、前記試験回路は、さらに、前記出力ノードと前記試験用出力バッファとの間に接続されたＥＳＤ保護素子を備えることを特徴とする半導体集積回路装置。
【００９９】
（付記２５）  付記２１に記載の半導体集積回路装置において、前記出力回路がパラレルデータをシリアルデータに変換する機能を有する場合、前記試験データ発生回路もパラレルデータをシリアルデータに変換する機能を有することを特徴とする半導体集積回路装置。
【０１００】
（付記２６）  付記２１に記載の半導体集積回路装置において、前記試験データ発生回路を、スキャン可能なレジスタ機能を有する回路で構成することを特徴とする半導体集積回路装置。
【０１０１】
（付記２７）  付記２１に記載の半導体集積回路装置において、前記試験データ発生回路に対して前記出力回路の動作クロックとは異なる試験用クロックを供給することを特徴とする半導体集積回路装置。
【０１０２】
（付記２８）  付記２１に記載の半導体集積回路装置において、前記試験データ発生回路は、前記出力ノードの接続検証に固定した試験データを出力することを特徴とする半導体集積回路装置。
【０１０３】
（付記２９）  付記２１に記載の半導体集積回路装置において、前記出力回路の出力には終端抵抗が設けられていることを特徴とする半導体集積回路装置。
【０１０４】
（付記３０）  付記２１に記載の半導体集積回路装置において、前記試験用出力バッファは、前記出力回路を直接制御することを特徴とする半導体集積回路装置。
【０１０５】
（付記３１）  付記２１に記載の半導体集積回路装置において、さらに、信号が入力される入力回路と、該入力回路の入力ノードに対して並列に接続され、該入力ノードに入力された試験データを受け取る試験用入力バッファと、を備えることを特徴とする半導体集積回路装置。
【０１０６】
（付記３２）  付記３１に記載の半導体集積回路装置において、前記試験回路は、さらに、前記入力ノードと前記試験用入力バッファとの間に接続されたＥＳＤ保護素子を備えることを特徴とする半導体集積回路装置。
【０１０７】
（付記３３）  付記３１に記載の半導体集積回路装置において、前記入力回路は差動信号を受け取り、且つ、前記試験用入力バッファは該差動の入力ノードに入力された試験データを受け取ることを特徴とする半導体集積回路装置。
【０１０８】
（付記３４）  付記３３に記載の半導体集積回路装置において、前記試験回路は、さらに、前記差動の入力ノードに入力された試験データをシングルエンド信号に変換する回路と、該試験データを処理する試験データ処理回路と、を備えることを特徴とする半導体集積回路装置。
【０１０９】
（付記３５）  付記３４に記載の半導体集積回路装置において、前記入力回路がシリアルデータをパラレルデータに変換する機能を有する場合、前記試験データ処理回路もシリアルデータをパラレルデータに変換する機能を有することを特徴とする半導体集積回路装置。
【０１１０】
（付記３６）  付記３４に記載の半導体集積回路装置において、前記試験データ処理回路を、スキャン可能なレジスタ機能を有する回路で構成することを特徴とする半導体集積回路装置。
【０１１１】
（付記３７）  付記３６に記載の半導体集積回路装置において、前記レジスタ機能を有する回路は、試験用端子を備えていることを特徴とする半導体集積回路装置。
【０１１２】
（付記３８）  付記３４に記載の半導体集積回路装置において、前記試験データ処理回路に対して前記入力回路の動作クロックとは異なる試験用クロックを供給することを特徴とする半導体集積回路装置。
【０１１３】
（付記３９）  付記３４に記載の半導体集積回路装置において、前記試験データ処理回路は、前記入力ノードの接続検証に固定した試験データを処理することを特徴とする半導体集積回路装置。
【０１１４】
（付記４０）  付記２１〜３９のいずれか１項に記載の半導体集積回路装置において、シングルエンド端子と差動端子が混在する該半導体集積回路装置のＪＴＡＧ試験を実行することを特徴とする半導体集積回路装置。
【０１１５】
【発明の効果】
以上、詳述したように、本発明によれば、高速の差動信号を扱うＬＳＩ間等においても、ノードの接続検証を実施する有効な試験回路および半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る試験回路が適用される半導体集積回路装置の一例を示すブロック図である。
【図２】本発明に係る試験回路の第１実施例を示すブロック図である。
【図３】本発明に係る試験回路の第２実施例を示すブロック図である。
【図４】本発明に係る試験回路の第３実施例を示すブロック図である。
【図５】本発明に係る試験回路の第４実施例を示すブロック図である。
【図６】本発明に係る試験回路の第５実施例を示すブロック図である。
【図７】本発明に係る試験回路の第６実施例を示すブロック図である。
【図８】本発明に係る試験回路の第７実施例を示すブロック図である。
【図９】本発明に係る試験回路の第８実施例を示すブロック図である。
【図１０】本発明に係る試験回路の第９実施例を示すブロック回路図である。
【図１１】本発明に係る試験回路の第１０実施例を示すブロック回路図である。
【図１２】本発明に係る試験回路の第１１実施例を示すブロック回路図である。
【図１３】本発明に係る試験回路の第１２実施例を示すブロック回路図である。
【図１４】本発明に係る試験回路の第１３実施例を示すブロック回路図である。
【符号の説明】
１…コア（コアロジック）
２…入力回路部（受信回路マクロ）
３…出力回路部（送信回路マクロ）
４…シングルエンド端子部
５…テスト制御回路（ＴＡＰコントローラ）
２０−０〜２０−１８，２０…入力回路（ＢＳＲ付きの入力回路）
３１−０〜３１−１８，３１…出力回路（ＢＳＲ付きの出力回路）
２１０…データ入力回路
２１１…信号処理回路（入力信号処理回路）
２１２…データ用入力バッファ
２１３…信号処理回路
２２０…試験データ入力回路
２２１…試験データ処理回路
２２２…試験用入力バッファ
２２３…試験データ処理回路
３１０…データ出力回路
３１１…信号処理回路（出力信号処理回路）
３１２…データ用出力バッファ
３１３…信号処理回路
３２０…試験データ出力回路
３２１…試験データ発生回路
３２２…試験用出力バッファ
３２３…試験データ発生回路
ＡＩ，／ＡＩ…差動入力端子（入力ノード）
ＸＯ，／ＸＯ…差動出力端子（出力ノード）
【図１】
0003955196.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003955196.tif 000008
【図８】
0003955196.tif 000009
【図９】
0003955196.tif 000010
【図１０】
0003955196.tif 000011
【図１１】
0003955196.tif 000012
【図１２】
0003955196.tif 000013
【図１３】
0003955196.tif 000014
【図１４】
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