(57)【特許請求の範囲】
【請求項１】
一対のカスケード接続された積分器、前記カスケード接続された積分器の出力に接続された単位遅延素子、アナログ−ディジタル変換器、前記アナログ−ディジタル変換器の出力信号よって制御されるディジタル−アナログ変換器、前記ディジタル−アナログ変換器の出力に接続され、且つ、変調器入力信号に応答する第１の差動加算接合点、前記第１の差動加算接合点の出力に接続され、且つ、前記カスケード接続された積分器からの帰還信号を受け取るように接続された第２の差動加算接合点、並びに、前記アナログ−ディジタル変換器と前記単位遅延素子の出力との間に接続され、且つ、前記カスケード接続された積分器の出力にも接続された第３の差動加算接合点を含む二次フィードフォーワード帯域デルタ−シグマ変調器。
【請求項２】
前記第３の差動加算接合点に接続された前記カスケード積分器がフィードフォーワード信号を出力する請求項１記載の二次フィードフォーワード帯域デルタ−シグマ変調器。
【請求項３】
第一対及び第二対のカスケード接続された積分器、前記第一対の積分器の出力に接続された第一の単位遅延素子、前記第二対の積分器の出力に接続された第二の単位遅延素子、アナログ−ディジタル変換器、前記アナログ−ディジタル変換器からの出力信号よって制御されるディジタル−アナログ変換器、入力信号に応答し、且つ、前記ディジタル−アナログ変換器の出力に接続されている第１の差動加算接合点、前記第１の差動加算接合点の出力に接続され、且つ、前記第一対の積分器からの帰還信号を受け取るように接続されている第２の差動加算接合点、前記第一の単位遅延素子の出力と前記第二対の積分器の入力との間に接続され、且つ、前記第二対の積分器からの帰還信号を受け取るように接続されている第三の差動加算接合点、並びに、前記第二の単位遅延素子の出力に接続され、且つ、前記第一対の積分器、前記第一の単位遅延素子、及び前記第二対の積分器のそれぞれの出力にも接続されている第四の差動加算接合点を含む四次フィードフォーワード帯域デルタ−シグマ変調器。
【請求項４】
前記第四の差動加算接合点に接続された前記積分器の各対及び前記第一の単位遅延素子からフィードフォーワード信号を前記第四の差動加算接合点が受け取る請求項３記載の四次フィードフォーワード帯域デルタ−シグマ変調器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は過剰標本化された或いはデルタ−シグマ（Δ−Σ）アナログ−ディジタル（Ａ／Ｄ）変換器に関し、特に、フィードフォーワード帯域デルタ−シグマＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
高分解能アナログ−ディジタル（Ａ／Ｄ）信号変換は、低分解能素子を使って、過剰標本化内挿（即ち、デルタ−シグマ）変調を用い、続けて、ディジタル・ローパスフィルタ処理及びデシメーション（ｄｅｃｉｍａｔｉｏｎ）を用いて、達成することができる。過剰標本化とは変調器をナイキスト速度より何倍も高い速度で動作させることを表す。デシメーションとは標本の周期的削除によるクロック速度の減少を表す。
【０００３】
デルタ−シグマ変調器（シグマ−デルタ変調器と呼ばれることもある）はＡ／Ｄ変換器に長い間使われてきた。一般に、デルタ−シグマＡ／Ｄ変換器は適当な分解能の内部Ａ／Ｄ変換器と帰還ループに相補的にディジタル−アナログ（Ｄ／Ａ）変換器を用いる。帰還ループは、内部Ａ／Ｄ変換器によって与えられる高速動作に調和するようにＡ／Ｄ変換器の精度を高める。
【０００４】
公知のデルタ−シグマＡ／Ｄ変換器は、雑音伝達関数（ＮＴＦ）の零点をω＝０の近傍にあるようにする。従って、量子化雑音は直流のあたりの周波数領域で最小にされる。そのような変換器に対するデルタ−シグマ変調器は多重帰還ループ或いは単一帰還ループを有する多重フィードフォーワード接続を含んでいる。例えば、良く知られた変調器は高次単一段１ビット・デルタ−シグマ変調器であり、これは、量子化器雑音閾値の変化及び回路非線形に不感である。既知の高次デルタ−シグマ変調器に対して、ＮＴＦはすべての周波数で信号利得を制御するために有限インパルス応答（ＦＩＲ）関数よりもむしろ無限インパルス応答（ＩＩＲ）関数に選ばれる。
【０００５】
帯域（ＢＰ）信号のデルタ−シグマＡ／Ｄ変換に対して、ω＝ω0 でデルタ−シグマ変調器のＮＴＦは零である。ここでω0 は入力帯域信号の中心周波数である。そのような特性にＮＴＦを選択することは、しかし、オーバフロー発振なしに処理できる入力振幅の範囲を制限する。具体的には、中心周波数ω0 が Ｆs／４から離れるにつれて、許容入力ダイナミックレンジは減少する。ここで、Ｆs はサンプリング周波数である。
【０００６】
狭帯域の帯域信号に対するデルタ−シグマA／D変換器も良く知られている。しかし、そのような既知のデルタ−シグマA／D変換器の制約は、帯域中心周波数がＦs／４から更に離れるにつれて（例えば、Ｆs／１６又はＦs／３２）、オーバフロー発振を避けるために限られた範囲の入力振幅のみが許容されることである。入力振幅のそのような制約は勿論好ましくない。
【０００７】
代替的なデルタ−シグマ変換器では、ＮＴＦはＦＩＲ伝達関数に選択され、そして、信号伝達関数（ＳＴＦ）は純遅延である。この変換器はω0 とＦs を選択するのに６個のパラメータのみを必要とする。この方法の欠点は、Ｆs／４の周りの狭い周波数領域の外側でオーバフロー発振を起こしやすいことである。
フルスケール  −１ｄＢまでの振幅を有し、且つ［Ｆs ／９０,４４Ｆs／９０］の範囲の中心周波数（Ｆｓ）を有する入力信号を受けることができる変調器を提供することが望まれている。更に、内部オーバフローする傾向のない、ω0 とＦs を調節するのに必要な回路パラメータの数がより少ない、且つ、関心のある周波数領域で変調器振幅応答が単一利得に近いという固有の特性を有したＳＴＦを有するような変調器が望まれている。
【０００８】
本発明の新規と考えられる特徴は特許請求の範囲に記載されている。しかし、本発明は、その目的及び利点と共に、図面に関する下記の記載から了解されよう。
【０００９】
【発明の概要】
一実施例において、フィードフォーワード帯域（ＦＦ−ＢＰ）デルタ−シグマ変調器は、一対のカスケード接続された積分器、その二番目の積分器の出力に接続された単位遅延素子、比較器或いは閾値回路の形式のアナログ−ディジタル（Ａ／Ｄ）変換器、前記Ａ／Ｄ変換器の出力信号よって制御される１ビット・ディジタル−アナログ（Ｄ／Ａ）変換器を含む。第１の差動加算接合点が前記Ｄ／Ａ変換器の出力に接続されている。第２の差動加算接合点が第１の差動加算接合点の出力に接続され、且つ、前記二番目の積分器からの帰還信号を受け取るように接続される。第３の差動加算接合点が前記単位遅延素子出力に接続され、且つ、前記二番目の積分器からのフィードフォーワード信号を受け取るように接続される。変調器の出力信号ｙ（ｎ）は典型的にはディジタルフィルタに供給され、それから、その出力はデシメータに接続される。
【００１０】
この変調器はフルスケール  −１ｄＢまでの振幅を有し、且つ［Ｆs ／９０，４４Ｆs９０］の範囲の中心周波数（Ｆs）を有する入力信号を受けることができる。ここで、Ｆs はサンプリング周波数である。別な利点は、この変調器は、周波数特性、例えば、ω0 及び Ｆs、を調節するのに要する回路パラメータが比較的少ない。更に、この変調器は、関心のある周波数領域で変調器振幅応答が単一利得に近いという固有の特性を有したＳＴＦをもたらすことである。
【００１１】
【詳細な説明】
図１は本発明の一実施例による二次フィードフォーワード帯域デルタ−シグマ変調器１０をブロック図で示したものである。変調器１０はカスケード接続された一対の積分器１２及び１４、積分器１４の出力に結合された単位遅延素子１６及び倍率γ1 の倍率器１７、比較器或いは閾値回路の形式のアナログ−ディジタル（Ａ／Ｄ）変換器１８に結合された倍率γ2 の倍率器１９、並びにＡ／Ｄ変換器１８の出力によって制御される１ビット・ディジタル−アナログ（Ｄ／Ａ）変換器２１を含む。
【００１２】
第１の差動加算接合点２０はＤ／Ａ変換器２１の出力に結合され、且つ、入力信号ｘ（ｎ）を受け取る。第２の差動加算接合点２２は第１の差動加算接合点２０の出力に結合され、値が帯域入力信号の中心周波数ω0 によって決まる倍率器１１を通して、第２積分器１４からの帰還信号も受け取る。第３の差動加算接合点２４は単位遅延素子１６と（Ａ／Ｄ）変換器１８の入力との間に結合され、更に第２積分器１４からのフィードフォーワード信号を受け取るように結合されている。（Ａ／Ｄ）変換器１８の出力信号ｙ（ｎ）は典型的にはディジタルフィルタ（図示せず）に与えられ、その出力は次いでデシメータ（図示せず）に結合される。
【００１３】
解析の目的で、破線ブロック２６内に示され、出力信号を生ずるカスケード接続された積分器１２及び１４を、図２に示す等価関係２６ａを用いて表すことができる。変調器１０に対する線形等価回路が図３に示されているが、ここで、量子化雑音は加算接合点２８で付加雑音源ｅ（ｎ）で表されている。図３に示す線形回路の全伝達関数は倍率器１１のｂ＝２（１−ｃｏｓω0 ）による乗算により、次のようになる。
Ｙ（ｚ）＝Ｓ（ｚ）Ｘ（ｚ）＋Ｎ（ｚ）Ｅ（ｚ）                     （１）
ここで、
【００１４】
【数１】
0003886220.tif 000002
【００１５】
所望の二次雑音伝達関数は次のように表すことができる。
【００１６】
【数２】
0003886220.tif 000003
【００１７】
ここで、ノッチを周波数ω0（単位円上）の所にもってくることができるように、ｎ0 ＝１、ｎ1 ＝２ｃｏｓω0 、ｎ2=１。極の位置はＤd（ｚ）から決まる。
式（２）及び（３）から、与えられた中心周波数ω0とＮＴＦdesiredから、
ｂ＝２(１−ｃｏｓω0),  γ1（ｄ1＋２ｃｏｓω0），γ2（ｄ2−１）  （５）
図４は本発明の別の実施例による四次フィードフォーワード帯域デルタ−シグマ変調器５０の線形等価回路を示す略図である。入力信号ｘ（ｎ）は変調器５０によりサンプリング速度ＦM でサンプリングされる。変調器５０は、５２，５４で表される２対のカスケード接続された積分器、積分器の第一の対５２の出力に接続された第一の単位遅延素子５６、及び積分器の第二の対５４の出力に接続された第二の単位遅延素子５８を含んでいる。変調器５０は、又、出力信号ｙ（ｎ）をディジタル形式で生じるアナログ−ディジタル（Ａ／Ｄ）変換器７０と、その（Ａ／Ｄ）変換器の出力信号ｙ（ｎ）により制御される１ビット・ディジタル−アナログ（Ｄ／Ａ）変換器７２を有する。
【００１８】
第１の差動加算接合点６０は変調器出力信号を伝送する帰還ループに接続されている。第２の差動加算接合点６２は利得αの増幅器６１を通して第１の差動加算接合点６０の出力に接続され、且つ、積分器の第一の対５２からの帰還信号を受け取るようにも接続されている。第３の差動加算接合点６４は利得αの増幅器６３を通して第一の単位遅延素子５６の出力に結合され、且つ、積分器の第二の対５４からの帰還信号を受け取るようにも接続されている。加算接合点６２と積分器対５２は一緒になって図１に示すブロック２６に本質的に等しいブロックを構成する。同様に、加算接合点６４と積分器対５４も図１のブロック２６に本質的に等しい。第４の差動加算接合点６６は利得γ4 の増幅器５７を通して第二の単位遅延素子５８の出力に結合され、且つ、利得αγ1 の増幅器５１を通して積分器の第一の対５２の出力から、利得αγ2 の増幅器５３を通して第一の単位遅延素子５６から、利得γ3 の増幅器５５を通して積分器の第二の対５４からフィードフォーワード信号を受け取るように接続されている。量子化雑音は（Ａ／Ｄ）変換器７０によって導入される付加雑音源ｅ（ｎ）で表され、（Ａ／Ｄ）変換器７０は利得１／α2 の増幅器６５を通して第四加算接合点６６の出力に接続されている。変調器５０の出力信号ｙ（ｎ）は典型的にはディジタルフィルタ（図示せず）に接続され、その出力は次いでデシメータ（図示せず）に接続される。
【００１９】
変調器５０に対する全伝達関数（線形等価回路）は次式で与えられる。
【００２０】
【数３】
0003886220.tif 000004
【００２１】
ここで、
0003886220.tif 000005
ここで、ω1＝（ω0＋ε），ω2＝（ω0−ε）、即ち、ω1，とω2は中心周波数ω0 から等しい間隔にある。
【００２２】
所望の雑音伝達関数は、次式で表される。
【００２３】
【数４】
0003886220.tif 000006
【００２４】
ここで、
ｄ1＝−２ｃｏｓω1−２ｃｏｓω2＋γ1
ｄ2＝２＋４ｃｏｓω1ｃｏｓω2−２γ1ｃｏｓω2＋γ2
ｄ3＝−２ｃｏｓω1−２ｃｏｓω2−２γ2ｃｏｓω2＋γ3＋γ1
ｄ4＝１＋γ2＋γ4                                              （１２）ノッチ周波数ω1 ω2 の位置及びＮＴＦdesiredが与えられると、回路パラメータは次のとうりである。
ｂ1＝２（１−ｃｏｓω1），ｂ2 ＝２（１−ｃｏｓω2），         （１３）
γ1＝ｄ1＋２ｃｏｓω1＋２ｃｏｓω2
γ2＝ｄ2−２−４ｃｏｓω1ｃｏｓω2＋２γ1ｃｏｓω2
γ3＝ｄ3＋２ｃｏｓω1＋２ｃｏｓω2−γ1＋２γ2ｃｏｓω2
γ4＝ｄ4−γ2−１
上記の式を順次評価する。
【００２５】
ＮＴＦ（Ｎ（ｚ））及びＳＴＦ（Ｓ（ｚ））は、図１の二次変調器１０に対しては式２で、図４の四次変調器５０に対しては式６乃至９で与えられる。二次変調器１０及び四次変調器５０に対して、関心のある周波数領域において、ここでＮＴＦは零を有するようにされていて、次の関係
Ｓ（ｚ）＝１−Ｎ（ｚ）
から、ＳＴＦは約単一利得を有する。
【００２６】
このようなＳＴＦの単一利得は固有なものであり、外部から強制できない。
上述した変調器１０及び５０は、入力振幅の範囲の制限及び中心周波数の位置に関して公知の変調器の欠点に勝るものである。具体的にいうと、変調器１０及び５０は、フルスケール  −１ｄＢまでの入力振幅及び［Ｆs ／９０,４４Ｆs／９０］の範囲の中心周波数（Ｆs） を受けることができる。更に、変調器１０及び５０は内部オーバフローする傾向がない。別な利点は、変調器１０及び５０が必要とする回路パラメータは比較的少なく、振幅応答が関心のある周波数領域で単一利得に近いという固有の特性を有したＳＴＦを生じることである。
【００２７】
本発明の好ましいある特徴のみを説明したが、当業者に多くの修正及び変更が考えられるであろう。例えば、二次及び四次変調器を説明したが、本変調器の構成は更に高次の変調器に拡張できる。従って、本発明の教示内に入る修正及び変更は本願特許請求の範囲に含まれるものであると了解される。
【図面の簡単な説明】
【図１】図１は本発明の一実施例による二次ＦＦ−ＢＰ（フィードフォーワード帯域）デルタ−シグマ変調器のブロック図。
【図２】図１に示すカスケード接続された積分器の等価回路のブロック図。
【図３】図１に示す回路の線形等価回路のブロック図。
【図４】本発明の別の実施例による四次ＦＦ−ＢＰデルタ−シグマ変調器に対する線形等価回路のブロック図。
【符号の説明】
１０：二次フィードフォーワード帯域デルタ−シグマ変調器
１２、１４：一対のカスケード接続された積分器
１６：単位遅延素子
１７、１９：倍率器
１８：アナログ−ディジタル変換器
２０、２２、２４：第１、第２、第３の差動加算接合点
２１：ディジタル−アナログ変換器
【図１】
0003886220.tif 000007
【図２】
0003886220.tif 000008
【図３】
0003886220.tif 000009
【図４】
0003886220.tif 000010