(57)【特許請求の範囲】
【請求項１】
一導電型のデバイス基板内に一導電型の第１ウェル及び反対導電型の第２ウェルが設けられており、前記第１ウェルに、ソース領域、ドレイン領域及びゲートを有する反対導電型のトランジスタ及び記憶キャパシタを有するＤＲＡＭ記憶セルのアレイが設けられ、前記第２ウェルに、ソース領域、ドレイン領域及びゲートを有する一導電型のトランジスタを含む論理回路が設けられており、前記第１ウェル内のトランジスタを前記第２ウェルのトランジスタから電気的に分離するための、絶縁材料で充填された浅いトレンチ分離領域が前記第１ウェルを囲むように設けられており、前記デバイス基板のうち前記第２ウェルの下側に寄生バイポーラ・トランジスタ作用を抑止するための高ドーズ不純物領域が設けられている半導体デバイスにおける、前記高ドーズ不純物領域内で生じる結晶欠陥が前記第１ウェルに伝搬して前記ＤＲＡＭセルのトランジスタにおいて接合リークを引き起こすことを防止する保護構造であって、
前記第１ウェルを囲むように設けられた前記浅いトレンチ分離領域の下に該浅いトレンチ分離領域に連続するように、絶縁材料で充填された複数個の深いトレンチ分離領域が前記高ドーズ不純物領域よりも深く前記デバイス基板内に延びて設けられており、
前記複数個の深いトレンチ分離領域は、前記第１ウェルを取り囲む内周囲部に沿って互いに離れて設けられた複数個の深いトレンチ分離領域と、前記内周囲部を取り囲む外周囲部に沿って互いに離れて設けられた複数個の深いトレンチ分離領域とからなり、前記外周囲部に沿って設けられた複数個の深いトレンチ分離領域は、前記内周囲部に沿って設けられた前記複数個の深いトレンチ分離領域相互間の隙間をふさぐように設けられていることを特徴とする保護構造。
【請求項２】
前記内周囲部に沿って設けられた前記複数個の深いトレンチ分離領域及び前記外周囲部に沿って設けられた前記複数個の深いトレンチ分離領域の上面から見た形状は、楕円であることを特徴とする請求項１に記載の保護構造。
【請求項３】
前記内周囲部に沿って設けられた前記複数個の深いトレンチ分離領域及び前記外周囲部に沿って設けられた前記複数個の深いトレンチ分離領域の上面から見た形状は、長方形であることを特徴とする請求項１に記載の保護構造。
【請求項４】
前記内周囲部及び前記外周囲部の一方に沿って設けられた前記複数個の深いトレンチ分離領域の上面から見た形状は長方形であり、前記内周囲部及び前記外周囲部の他方に沿って設けられた前記複数個の深いトレンチ分離領域の上面から見た形状は楕円であることを特徴とする請求項１に記載の保護構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス製造に関し、特に、ラッチアップ耐性（immunity）を改善するための埋込みＤＲＡＭの深いトレンチ分離に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）産業では、製造業者は、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）アレイを、マイクロプロセッサ・コアまたは他の論理デバイスと同じ基板に埋込んでいる。この技術は、通常、埋込みＤＲＡＭと呼ばれている。埋込みＤＲＡＭは、従来の埋込みスタティック・ランダムアクセス・メモリ（ＳＲＡＭ）および／または電気的に消去可能なプログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）を有する現在得られるシステムよりも低コストで、大容量のオンチップ・メモリの大容量に対する高速アクセスを有するマイクロコントローラおよび他の論理デバイスを提供する。
【０００３】
論理デバイス（例えば、フリップフロップ，インバータなど）を形成するのに用いられる構造要件および製造工程は、ＤＲＡＭセルの構造要件および製造工程と、一般に共用できない。例えば、論理デバイスは、一般的に、高ドープのソース領域およびドレイン領域を有することから利益を得るが、ＤＲＡＭセルは、一般的に、低ドープのソース領域およびドレイン領域から利益を得ている。さらに、集積半導体デバイスが複雑化し続けるにつれて、デバイスの密度を増大させることの一定の必要性が存在する。密度の増大は、特に埋込みＤＲＡＭに対して、いくつかの問題を生じさせ、これらの問題が処理されなければ、デバイス障害につながる。１つのこのような問題は、ＣＭＯＳ回路に含まれるような半導体デバイスの“ラッチアップ（latch up）”への傾向に起因している。ラッチアップは、デバイス構造に含まれる不所望な寄生バイポーラ・トランジスタに作用する特定の電気的条件によって引き起こされる周知の問題である。
【０００４】
特に、ラッチアップは、最近のＣＭＯＳデバイスにおいて、ｎチャネル素子およびｐチャネル素子の近接によって典型的に引き起こされる。例えば、ｐ形基板上に作製された典型的なＣＭＯＳデバイスは、ｎウェル（またはｎ形領域）内に作製されたｐチャネル素子と、ｐウェル（またはｐ形領域）内に作製されたｎチャネル素子とを有しており、ウェル間の距離は短い。この構造は、本来的に、寄生ラテラルバイポーラ構造（ｎｐｎ）および寄生バーチカルバイポーラ構造（ｐｎｐ）を構成する。特定のバイアス条件下では、ｐｎｐ構造は、ｎｐｎ構造に（あるいはｎｐｎ構造はｐｎｐ構造に）ベース電流を供給し、これが一方のウェルから他方のウェルに流れる大電流を生じる。この大電流は、過剰な熱を発生し、ＣＭＯＳデバイスを損傷する。
【０００５】
【発明が解決しようとする課題】
ＣＭＯＳデバイスのラッチアップに対する傾向は、いくつかの方法で処理されてきた。ラッチアップを抑制する１つの従来の方法は、高注入エネルギーで重度ドープされた領域（例えば、ｐウェル内にホウ素イオンで、またはｎウェル内にリンイオンで）の注入を含んでいる。高濃度ドーパントの導入は、基板／ウェル抵抗値を低減する働きをし、寄生バーチカルトランジスタがターンオンする傾向を軽減する。しかし、これらの高ドーズ／高エネルギー注入の結果、注入（ＣＭＯＳ）領域に結晶欠陥が発生して、比較的長い距離にわたって伝搬し、場合によっては埋込みＤＲＡＭ記憶セルの隣接アレイにさえも伝搬する。伝搬した欠陥は、順次、低耐性の（less tolerant）ＤＲＡＭセルの接合リークを増大させ、これらセルのデータ保持時間に悪影響を与える。したがって、ＤＲＡＭ保持時間を劣化させることなしに、ＣＭＯＳラッチアップ耐性の改善を続けることが望ましい（特に、デバイスの小型化の観点から）。
【０００６】
【課題を解決するための手段】
従来技術の上述した欠点および他の欠点は、半導体デバイス内に発生した欠陥の伝搬を阻止する保護構造によって克服あるいは軽減される。好適な実施の形態では、保護構造は、半導体デバイスのメモリ記憶領域と、半導体デバイスの論理回路領域との間に形成された深いトレンチ分離領域を備え、深いトレンチ分離領域は絶縁材料で充てんされている。これにより、深いトレンチ分離領域は、論理回路領域で発生した結晶欠陥が、メモリ記憶領域へ伝搬するのを阻止する。
【０００７】
好適な実施の形態では、深いトレンチ分離領域は、浅いトレンチ分離領域の下に形成され、浅いトレンチ分離領域は、メモリ記憶領域に含まれるデバイスを、論理回路領域に含まれるデバイスから電気的に分離する。好適には、複数の深いトレンチ分離領域が、メモリ記憶領域を取り囲む。複数の深いトレンチ分離領域は、さらに、内周囲部と外周囲部とを有し、外周囲部に含まれる各深いトレンチ分離領域は、内周囲部に含まれる各深いトレンチ分離領域間の隙間に隣接して設けられる。一実施形態では、メモリ記憶領域は、複数の深いトレンチ記憶キャパシタを有するＤＲＡＭアレイ領域である。論理回路領域は、さらに、複数のＣＭＯＳデバイスと、論理回路領域の基板内に注入された高ドーズ不純物層とを有する。高ドーズ不純物層は、複数のＣＭＯＳデバイス間の寄生バイポーラ・トランジスタ作用を抑止するために用いられる。
【０００８】
【発明の実施の形態】
図１は、既存の埋込みＤＲＡＭデバイス１０の断面図である。埋込みＤＲＡＭデバイス１０は、ＤＲＡＭアレイ領域１２（この領域には、ＤＲＡＭ記憶セルのアレイが形成される）と、論理回路領域１４（この領域には、論理回路が形成される）とを有している。一般的に言えば、ＤＲＡＭアレイ領域１２は、多数のＤＲＡＭ記憶セルを有しており、各セルは、アクセス・トランジスタ１６とトレンチ記憶キャパシタ１８とを有している。アクセス・トランジスタ１６は、さらに、ゲート２０とソース／ドレイン拡散領域２２とを有している。図示の例では、拡散領域２２は、軽度ドープされたｐウェル２４内に形成されたｎ形拡散領域である。しかし、拡散領域は、ｎウェル内に形成されたｐ形とすることもできることを理解すべきである。対応するワードライン（図示せず）によって、アクティブにされるとき、アクセス・トランジスタ１６のゲート２０は、対応するトレンチ・キャパシタ１８を、ソース／ドレイン拡散領域２２の一方に接続されたビットライン（図示せず）に結合する。これにより、情報のバイナリ・ビットを表す電圧を、キャパシタ１８に蓄積し、あるいはキャパシタ１８から読取ることができる。ＤＲＡＭデバイスのさらなる詳細な説明は、行わない。というのは、その動作は、技術上周知だからである。
【０００９】
図１は、また、ＤＲＡＭアレイ領域１２内のＤＲＡＭセル間のセル分離を与えるために用いられる浅いトレンチ分離（ＳＴＩ）領域２６を示している。浅いトレンチ分離領域の形成は、技術上周知であり、半導体表面内にトレンチを形成し、酸化物材料のような絶縁材料でトレンチを充てんすることによって行われる。同様に、ＤＲＡＭアレイ領域１２内のデバイスを、論理回路領域１４内のデバイスから分離するために、ＳＴＩ領域２８がまた用いられる。論理回路領域１４は、ゲート３２およびソース／ドレイン拡散領域３４を有するトランジスタ３０を含むことができるが、それらのドーピング・プロファイルおよびセル構造は、ＤＲＡＭアクセス・トランジスタ１６のドーピング・プロファイルおよびセル構造とはおそらく異なっている。
【００１０】
さらに、論理回路領域１４（厳しいグランドルールのＣＭＯＳ回路を含む）は、前述したラッチアップ問題を処理するために、領域に注入された高ドーズ不純物層を有することができる。このような高ドーズ不純物層３６は、図１の論理回路領域１４内に示されている。高ドーズ不純物層３６（例えば、ｐ形ホウ素イオン、またはｎ形リンイオン）は、基板／ウェル抵抗値を低減し、および寄生バイポーラ・トランジスタ作用を抑止できる十分な深さおよびエネルギーレベルで、注入される。図示の例では、不純物層は、軽度ドープされたｎウェル３８の下に、および軽度ドープされたｐ形領域４０内に注入されて示されている。
【００１１】
高エネルギー注入プロセスは、不純物層３６に対して局部的な（local to）領域内の基板の結晶歪みまたは結晶欠陥を生じる。その結果、欠陥４２は、デバイス基板を経て、不所望な領域へ伝搬する。ＤＲＡＭアレイ領域１２と論理回路領域１４との間の構造（すなわち、これら領域は、ＳＴＩ領域２８によってのみ分離されている）に対して、高ドーズ高エネルギー注入によって生じた結晶欠陥が、ＣＭＯＳ論理回路領域１４を経て、ＤＲＡＭアレイ領域１２へ伝搬する可能性が存在する。このことは、ＤＲＡＭセルのアクセス・トランジスタ１６において過剰な接合リークを引き起こし、これが記憶キャパシタ１８内の電荷保持問題を生じさせる。したがって、ＣＭＯＳ回路に良好なラッチアップ耐性を与えながら、過剰な接合リークを阻止する問題を処理することが望まれる。
【００１２】
したがって、本発明の実施の形態によれば、埋込みＤＲＡＭデバイス内のＤＲＡＭアレイ領域と論理回路領域との境界部に深いトレンチ分離領域を設ける方法および構造が開示されている。図２において、図１の埋込みＤＲＡＭデバイス１０は、ＤＲＡＭアレイ領域１２と論理回路領域１４との間に、深いトレンチ分離領域５０を含むように変形されている。説明を容易にするために、図１および図２において、同一の構成要素を示すために、同一の参照番号を用いる。
【００１３】
電荷蓄積に用いられるのとは対照的に、深いトレンチ分離領域５０は、絶縁材料で充てんされて、論理回路領域１４内に形成された結晶欠陥が、ＤＲＡＭアレイ領域１２に伝搬するのを阻止する。さらに、トレンチ・キャパシタを形成する際に行われる同じ技術（例えば、パターニング，マスキング，エッチング，およびフィリング）を用いて、深いトレンチ分離５０を形成することができる。これにより、ラッチアップ問題に対するプロセス有効な解決が得られる。
【００１４】
ＤＲＡＭアレイ領域１２を、論理回路領域１４から伝搬する欠陥による侵入から保護するためには、複数の深いトレンチ分離領域５０を、図３に示すように、周回構造で用いる。図３の上面からわかるように、深いトレンチ分離領域５０の内周囲部５２は、ＤＲＡＭアレイ領域１２を取り囲む。さらに、深いトレンチ分離領域５０の外周囲部５４は、内周囲部５２を取り囲んで、内周囲部５２内の個々の深いトレンチ分離領域５０間の隙間をふさぐようにする。内周囲部５２および外周囲部５４は、ＤＲＡＭアレイ領域１２を完全に取り囲む浅いトレンチ分離領域２８の下に形成される。
【００１５】
図３の実施の形態において、個々の深いトレンチ分離領域５０は、ほぼ楕円断面形状を有している。しかし、他のトレンチ形状でも実施でき、および内周囲部５２および外周囲部５４について異なるパターン形状で実施することもできる。例えば、図４（ａ）は、各トレンチ分離領域５０が、ほぼ長方形断面である重なりトレンチ形状を示す。図４（ｂ）において、トレンチ分離領域５０は、ほぼ長方形状断面であるが、互いに斜めに配置されている。しかし、図４（ｂ）のトレンチ分離領域の配置は、論理回路領域１４内の伝搬欠陥４２が通る隙間をなくすように構成されていることに留意すべきである。
【００１６】
図４（ｃ）は、さらに、トレンチ分離領域パターンの組合わせを用いることのできる例を示す。この例では、一方の周囲部は、楕円形状のトレンチ分離領域５０の離間配列を含み、他方の周囲部は、一方の周囲部の隙間をふさぐために、１個以上の長方形状トレンチ分離領域５０を有している。最後に、図４（ｄ）は、互いに斜めになるように配置された長方形状のトレンチ分離領域５０と楕円形状のトレンチ分離領域５０との組合わせを用いた、さらに他の可能なトレンチ分離領域パターンを示している。
【００１７】
図４（ａ）〜（ｄ）に示されたパターン例は、意図する配置をすべて網羅したものではないことに留意すべきである。というのは、本発明の実施の形態は、浅いトレンチ分離領域の下側を伝搬して、埋込みＤＲＡＭデバイスのＤＲＡＭアレイ領域のＤＲＡＭ記憶キャパシタへ伝搬するすべての欠陥に対する保護周囲部を与える深いトレンチ分離領域５０のすべての配置および配列を意図しているからである。
【００１８】
本発明を、好適な実施の形態に基づいて説明したが、本発明の範囲から逸脱することなく、種々の変形を行うことができ、および構成要素を均等物で置き換えることができることを、当業者は理解できるであろう。さらに、本発明の本質的な範囲から逸脱することなく、本発明の教示に特定の状況および材料を適用するために、多くの変更を行うことができる。したがって、本発明は、本発明を実施するために意図された最善の形態で開示された特定の実施形態に制限されるものではなく、本発明は、特許請求の範囲内にあるすべての実施の形態を含むものである。
【００１９】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）半導体デバイス内で発生した欠陥の伝搬を阻止する保護構造であって、
前記半導体デバイスのメモリ記憶領域と、前記半導体デバイスの論理回路領域との間に形成され、絶縁材料で充てんされた深いトレンチ分離領域を備え、
前記深いトレンチ分離領域は、前記論理回路領域で発生した結晶欠陥が、前記メモリ記憶領域へ伝搬するのを阻止する、保護構造。
（２）前記深いトレンチ分離領域は、浅いトレンチ分離領域の下に形成され、前記浅いトレンチ分離領域は、前記メモリ記憶領域に含まれるデバイスを、前記論理回路領域に含まれるデバイスから電気的に分離する、上記（１）に記載の保護構造。
（３）前記メモリ記憶領域を取り囲む複数の深いトレンチ分離領域をさらに備える、上記（１）に記載の保護構造。
（４）前記複数の深いトレンチ分離領域は、さらに、内周囲部と外周囲部とを有し、前記外周囲部に含まれる各深いトレンチ分離領域は、前記内周囲部に含まれる各深いトレンチ分離領域間の隙間に隣接して設けられる、上記（３）に記載の保護構造。
（５）前記メモリ記憶領域は、ＤＲＡＭアレイ領域を有する、上記（１）に記載の保護構造。
（６）前記ＤＲＡＭアレイ領域は、複数の深いトレンチ記憶キャパシタを有する、上記（５）に記載の保護構造。
（７）前記論理回路領域は、さらに、
複数のＣＭＯＳデバイスと、
前記論理回路領域の基板内に注入された高ドーズ不純物層とを有し、前記高ドーズ不純物層は、前記複数のＣＭＯＳデバイス間の寄生バイポーラ・トランジスタ作用を抑止するために用いられる、上記（６）に記載の保護構造。
（８）埋込みＤＲＡＭデバイスであって、
論理回路領域と、
前記論理回路領域内に埋込まれたメモリ記憶領域と、
前記メモリ記憶領域内に含まれるデバイスを、前記論理回路領域内に含まれるデバイスから、電気的に分離する浅いトレンチ分離領域と、
前記浅いトレンチ分離領域の下に形成された深いトレンチ分離領域とを備え、前記深いトレンチ分離領域は、前記論理回路領域で発生した結晶欠陥が、前記メモリ記憶領域へ伝搬するのを阻止する、埋込みＤＲＡＭデバイス。
（９）前記浅いトレンチ分離領域は、前記メモリ記憶領域を取り囲む、上記（８）に記載の埋込みＤＲＡＭ。
（１０）前記メモリ記憶領域を取り囲む複数の深いトレンチ分離領域をさらに備える、上記（９）に記載の埋込みＤＲＡＭデバイス。
（１１）前記複数の深いトレンチ分離領域は、さらに、内周囲部と外周囲部とを有し、前記外周囲部に含まれる各深いトレンチ分離領域は、前記内周囲部に含まれる各深いトレンチ分離領域間の隙間に隣接して設けられる、上記（１０）に記載の埋込みＤＲＡＭデバイス。
（１２）前記メモリ記憶領域は、複数の深いトレンチ記憶キャパシタを有する、上記（１１）に記載の埋込みＤＲＡＭデバイス。
（１３）前記論理回路領域は、さらに、
複数のＣＭＯＳデバイスと、
前記論理回路領域の基板内に注入された高ドーズ不純物層とを有し、前記高ドーズ不純物層は、前記複数のＣＭＯＳデバイス間の寄生バイポーラ・トランジスタ作用を抑止するために用いられる、上記（１２）に記載の埋込みＤＲＡＭデバイス。
（１４）半導体デバイス内で発生した欠陥の伝搬を阻止する方法であって、
前記半導体デバイスのメモリ記憶領域と、前記半導体デバイスの論理回路領域との間に形成され、絶縁材料で充てんされた深いトレンチ分離領域を形成する工程を含み、
前記深いトレンチ分離領域は、前記論理回路領域で発生した結晶欠陥が、前記メモリ記憶領域へ伝搬するのを阻止する、方法。
（１５）前記深いトレンチ分離領域は、浅いトレンチ分離領域の下に形成され、前記浅いトレンチ分離領域は、前記メモリ記憶領域に含まれるデバイスを、前記論理回路領域に含まれるデバイスから電気的に分離する、上記（１４）に記載の方法。
（１６）前記メモリ記憶領域を取り囲む複数の深いトレンチ分離領域を形成する工程をさらに含む、上記（１４）に記載の方法。
（１７）前記深いトレンチ分離領域を形成して内周囲部と外周囲部とを構成する工程を含み、前記外周囲部に含まれる各深いトレンチ分離領域を、前記内周囲部に含まれる各深いトレンチ分離領域間の隙間に隣接して設ける、上記（１６）に記載の方法。
（１８）前記メモリ記憶領域は、ＤＲＡＭアレイ領域を有する、上記（１４）に記載の方法。
（１９）前記ＤＲＡＭアレイ領域は、複数の深いトレンチ記憶キャパシタを有する、上記（１８）に記載の方法。
（２０）前記論理回路領域は、さらに、
複数のＣＭＯＳデバイスと、
前記論理回路領域の基板内に注入された高ドーズ不純物層とを有し、前記高ドーズ不純物層は、前記複数のＣＭＯＳデバイス間の寄生バイポーラ・トランジスタ作用を抑止するために用いられる、上記（１９）に記載の方法。
【００２０】
【発明の効果】
【図面の簡単な説明】
【図１】既存の埋込みＤＲＡＭデバイスの側部断面図であって、特に、ＤＲＡＭアレイ領域と論理回路領域との間の境界部を示す図である。
【図２】ＤＲＡＭアレイ領域と論理回路領域との間の深いトレンチ分離領域を特徴とする埋込みＤＲＡＭデバイスの側部断面図である。
【図３】ＤＲＡＭアレイ領域を取り囲む深いトレンチ分離領域の１つの可能なレイアウト構成の上部断面図である。
【図４】図２および図３に示される深いトレンチを分離する種々の可能なパターンを示す図である。
【符号の説明】
１０  埋込みＤＲＡＭデバイス
１２  ＤＲＡＭアレイ領域
１４  論理回路領域
１６  アクセス・トランジスタ
１８  記憶キャパシタ
２０，３２  ゲート
２２，３４  ソース／ドレイン拡散領域
２６  浅いトレンチ分離領域
３０  トランジスタ
３６  高ドーズ不純物層
３８  ｎウェル
４０  軽度ドープされたｐ形領域
４２  結晶欠陥
５０  深いトレンチ分離領域
５２  内周囲部
５４  外周囲部
【図１】
0003887326.tif 000002
【図２】
0003887326.tif 000003
【図３】
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【図４】
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