(57)【特許請求の範囲】
【請求項１】
内部電源電圧を検知し、前記内部電源電圧の電圧レベルが所定の基準電圧レベルに到達以降、半導体装置の内部回路に供給させる出力信号を発生するパワーアップ検出回路において、
前記内部電源電圧が前記所定の基準電圧レベルに到達する前の第１の期間においては‘ハイ’レベルの検出信号を発生し、前記内部電源電圧が前記所定の基準電圧レベルに到達した以降の第２の期間においては‘ロー’レベルの検出信号を発生するレベル検出手段と、
前記第１の期間において、‘ロー’レベルの出力信号を発生させ、前記第２の期間において前記レベル検出手段から前記検出信号が印加されるときには前記内部電源電圧の波形と同一な波形の出力信号を発生させる出力駆動手段とを含み、
前記出力信号が前記内部電源電圧の波形と同一な波形になると、前記検出信号は‘ロー’レベルにラッチされ、前記出力信号は前記レベル検出手段にフィードバックされて前記レベル検出回路を非活性化させることを特徴とする半導体装置のパワーアップ検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に内蔵され、パワーアップ時に半導体装置を安定に動作させるための半導体装置のパワーアップ検出回路に関する。
【０００２】
【従来の技術】
通常、半導体メモリ装置に電源電圧が印加される際に、メモリ装置（チップ）のより安定的な動作のため、電源電圧があらかじめ設定された基準電圧レベル以上になった時に始めてメモリ装置を動作させるよう構成されている。このような役割をするパワーアップ検出回路の出力信号ＶＣＣＨは内部回路の入力／出力回路に印加され、電源電圧印加時に、発生する不必要な動作による突入電流(In-Rushcurrent)を防止する。さらに、チップ内部の多様な信号発生器及びラッチ段にも検出回路の出力信号ＶＣＣＨが印加され、初期状態設定時や電源電圧印加時に誘発されるチップの不安定な動作を防ぐ。
【０００３】
半導体メモリ装置のパワーアップ検出回路は内部電源電圧があらかじめ設定された基準電圧以上になると、出力信号ＶＣＣＨが活性化され、チップが動作を始めるようになる。そして、内部電源電圧が基準電圧レベル以下になると、出力信号ＶＣＣＨが非活性化される。出力信号ＶＣＣＨが活性化される基準電圧レベルＶａが内部電源電圧のクランプレベルにあまりにも近くなると、出力信号ＶＣＣＨがチップの低電圧マージン（Low Vcc margin）に制限を与えるようになる。また、出力信号ＶＣＣＨが活性化される基準電圧レベルＶａが内部電源電圧のクランプレベルよりあまりにも低く設定されると、電源電圧印加時にチップの安定的な動作を保証することができないようになる。
【０００４】
【発明が解決しようとする課題】
図４（Ａ），（Ｂ）は従来のパワーアップ検出回路の動作特性及び問題点を説明するための図である。
【０００５】
従来のパワーアップ検出回路で、出力信号ＶＣＣＨが活性化される基準電圧レベルＶａより内部電源電圧レベルＶＩＮＴが低くなると、チップの安定的な動作が保証されないようになる。特に、低電圧（Low Vcc ）でセルフリフレッシュ（self refresh）動作が要求される半導体メモリ装置において、出力信号ＶＣＣＨが活性化される基準電源電圧レベルＶａを適正レベルまで高く設定することができないようになる。チップが動作する間は、出力信号ＶＣＣＨは活性化状態を維持しなければならないが、メモリチップのセルフリフレッシュ動作時には、電力消耗を減らすため内部電源電圧を下げるが、基準電源電圧レベルＶａより下がった内部電源電圧ＶＩＮＴにより出力信号がｔSRの区間だけ非活性化される。このため、マスタークロック(Master clock, RAS／バー）が非活性化され、続いて実行されなければならないセルフリフレッシュ動作が解除されるという誤動作が発生する。
【０００６】
図５（Ａ），（Ｂ）は図４の従来技術を改善したパワーアップ検出回路の動作特性及び問題点を説明するための図である。この半導体装置のパワーアップ検出回路によると、パワーアップ検出回路の出力信号ＶＣＣＨは内部電源電圧ＶＩＮＴが第１基準電圧レベルＶａ′より高い電圧レベルで活性化される。そして、出力信号ＶＣＣＨは内部電源電圧ＶＩＮＴが第２基準電圧レベルＶｉより低い電圧レベルで非活性化されるように構成されている。
【０００７】
しかし、このような半導体装置のパワーアップ検出回路によると、内部電源電圧ＶＩＮＴが特定ノイズにより変動し、セルフリフレッシュモードのような低電圧動作時に内部電源電圧ＶＩＮＴが下降することがある。このような場合、内部電源電圧ＶＩＮＴが一時的に第２基準電圧レベルＶｉより低くなりｔ′SRの区間だけセルフリフレッシュ動作をくぐり抜けるという誤動作が発生する。
【０００８】
本発明は上述した諸般の問題点を解決するためになされたもので、内部電源電圧レベルが基準電圧レベルに上昇する間、初期状態が設定されなければならない回路の初期状態を設定し、以後内部電源電圧の波形と同一な出力信号を発生し、電源電圧が印加されない時だけに、出力信号が非活性化される半導体装置のパワーアップ検出回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述した目的を達成するための本発明の一つの特徴によると、内部電源電圧を検知し、内部電源電圧の電圧レベルが所定の基準電圧レベルに到達以降、半導体装置の内部回路に供給させる出力信号を発生するパワーアップ検出回路は、内部電源電圧が所定の基準電圧レベルに到達する前の第１の期間においては‘ハイ’レベルの検出信号を発生し、内部電源電圧が所定の基準電圧レベルに到達した以降の第２の期間においては‘ロー’レベルの検出信号を発生するレベル検出手段と、第１の期間において‘ロー’レベルの出力信号を発生させ、第２の期間においてレベル検出手段から検出信号が印加されるときには内部電源電圧の波形と同一な波形の出力信号を発生させる出力駆動手段とを含んでいる。出力信号が内部電源電圧の波形と同一な波形になると、検出信号は‘ロー’レベルにラッチされ、出力信号はレベル検出手段にフィードバックされてレベル検出回路を非活性化させる。
【００１０】
このような回路を採用することにより、動作が安定し、ノイズ免疫性に優れ、出力信号が活性化された後電流パスを遮断して電流消耗を減らすことができる。また出力信号の活性化後は入力電圧の波形と同一な出力信号が発生するため、入力電圧が低電圧レベルに下降しても、出力信号は引続いて活性化状態を維持することができる。したがってチップ低電力動作を保証することができる。
【００１１】
以下、本発明の実施の形態を図１ないし図３に基づいて詳細に説明する。
【００１２】
図１を参照すると、本発明の新規な半導体装置のパワーアップ検出回路は入力電圧（ＶＩＮＴ、あるいは内部電源電圧）があらかじめ設定された電圧レベルＶａに到達する前は、論理‘ロー’レベルの出力信号ＶＣＣＨを発生する。出力信号ＶＣＣＨが論理‘ロー’レベルに維持されている間には、パワーアップ時に、初期状態が設定されなければならない所定回路の初期状態を設定する。入力電圧ＶＩＮＴがあらかじめ設定された電圧レベルＶａに到達した後は、入力電圧ＶＩＮＴの波形と同一な波形を持つ出力信号ＶＣＣＨを発生する。この時、入力電圧ＶＩＮＴの波形と同一なレベル（あるいは、波形）で活性化された出力信号ＶＣＣＨが帰還（フィードバック、feedback）されるレベル検出部１００は非活性化（disable ）され、電流消耗を減らすようになる。
【００１３】
一方、入力電圧ＶＩＮＴの波形の出力信号ＶＣＣＨがフィードバックされ印加されるＮＭＯＳトランジスタ２４０は活性化され、駆動部２２０の入力段のノードＮ２を論理‘ロー’レベルに維持させる。これで、出力バッファ２２０とＮＭＯＳトランジスタ２４０とは出力信号ＶＣＣＨが引続き入力電圧ＶＩＮＴの波形と同一な波形で出力されるようにするラッチを構成するようになる。出力信号ＶＣＣＨが入力電圧ＶＩＮＴの波形に追従して変化するので、出力信号ＶＣＣＨは入力電圧ＶＩＮＴがオフ状態になる時だけに非活性化される。従って、入力電圧ＶＩＮＴがセルフリフレッシュ動作時に低電圧レベルに下降しても、マスタークロックが非活性化されてセルフリフレッシュ動作をくぐり抜けるという誤動作（malfunction ）を防止することができる。
【００１４】
図１は本発明の望ましい実施の形態による半導体装置のパワーアップ検出回路の回路図である。
【００１５】
図１に示された半導体装置のパワーアップ検出回路はレベル検出部１００と出力駆動部２００とから構成されている。レベル検出部１００は入力電圧１（ＶＩＮＴ、以下内部電源電圧と称する。）の印加開始から所定の電圧レベルＶａに到達する前の期間においては、論理‘ハイ’レベルの検出信号（Ｓ＿ＤＥＴ）を発生する。また、内部電源電圧ＶＩＮＴが電圧レベルＶａに到達した以降の期間においては、論理‘ロー’レベルの検出信号（Ｓ＿ＤＥＴ）を出力する。レベル検出部１００はスイッチング部１２０，レベル検出部１４０，そして、反転部１６０から構成される。
【００１６】
スイッチング部１２０は内部電源電圧ＶＩＮＴが印加される時、出力駆動部２００から印加される所定レベルの出力信号ＶＣＣＨに応答して所定の電流を流す。出力信号ＶＣＣＨが論理‘ロー’レベルに印加されると、スイッチング部１２０は活性化され、出力信号ＶＣＣＨが論理‘ハイ’レベルに印加されると、スイッチング部１２０は非活性化される。スイッチング部１２０はＰＭＯＳトランジスタ４０，４１から構成される。
【００１７】
レベル検出部１４０はスイッチング部１２０を付して供給される所定の電流量に従って内部電源電圧ＶＩＮＴを分配した検出信号Ｓ＿ＶＲＥＦを発生する。レベル検出部１４０はアクティブロード４２と抵抗４３とから構成される。アクティブロード４２はノードＮ１にゲートとドレインとが相互接続され、ソースに所定の電流が供給されるＰＭＯＳトランジスタから構成されている。抵抗４３は一端がノードＮ１に他端が接地端子２に接続される。内部電源電圧ＶＩＮＴが印加される初期段階ではアクティブロード４２のターン・オン抵抗は非常に大きいので、検出信号Ｓ＿ＶＲＥＦは論理‘ロー’レベルとなる。
【００１８】
一方、内部電源電圧ＶＩＮＴが順次増加することにより、アクティブロード４２のターン・オン抵抗はしだいに小さくなり、内部電源電圧ＶＩＮＴが大部分抵抗４３に印加されるようになる。このため、レベル検出部１４０は論理‘ハイ’レベルの検出信号Ｓ ＶＲＥＦを発生する。
【００１９】
検出信号Ｓ＿ＶＲＥＦが論理‘ハイ’レベルに印加されると、反転部１６０は論理‘ロー’レベルの反転信号Ｓ＿ＤＥＴを発生する。反転部１６０はプルアップ用ＰＭＯＳトランジスタ４４とプルダウン用ＮＭＯＳトランジスタ４５とからなるＣＭＯＳインバータを構成する。
【００２０】
出力駆動部２００はレベル検出部１００から論理‘ロー’レベルの検出信号Ｓ＿ＤＥＴが印加される時、内部電源電圧ＶＩＮＴの波形と同一な波形を持つ出力信号ＶＣＣＨを発生するとともに、レベル検出部１００を非活性化させる。出力駆動部２００は出力バッファ２２０とＮＭＯＳトランジスタ２４０とからなるラッチとして構成されている。
【００２１】
出力バッファ２２０はプルアップ用ＰＭＯＳトランジスタ４６とプルダウン用ＮＭＯＳトランジスタ４７とからなるＣＭＯＳインバータとして構成されている。ＮＭＯＳトランジスタ２４０は、内部電源電圧ＶＩＮＴの波形と同一な波形を持つ出力信号ＶＣＣＨが印加される時、出力バッファ２２０の入力段を接地電圧Ｖｓｓが印加される接地端子２に連結する。このため、出力バッファ２２０とＮＭＯＳトランジスタ２４０とは、出力端子３に現われる出力信号ＶＣＣＨが内部電源電圧ＶＩＮＴの波形と同一な場合、これをラッチする。
【００２２】
図２は上述のパワーアップ検出回路の動作特性を示した図である。また図３（Ａ），（Ｂ）は内部電源電圧レベルの変化にともなう図１の基準電圧発生手段の出力段と反転手段の出力段との電圧レベルの変化をシミュレーションした図である。図１ないし図３を参照して、本発明のパワーアップ検出回路の動作を説明する。
【００２３】
図２に示すように、外部から電源電圧ＶＩＮＴが印加される時、出力駆動部２００から発生する出力信号ＶＣＣＨは論理‘ロー’レベルであり、これによりレベル検出部１００が活性化される。すなわち、論理‘ロー’レベルの出力信号ＶＣＣＨがスイッチング部１２０のＰＭＯＳトランジスタ４０，４１に印加されると、トランジスタ４０，４１はターン・オンされ、内部電源電圧ＶＩＮＴから所定量の電流を流せるようになる。内部電源電圧ＶＩＮＴが印加され、スイッチング部１２０を介して所定量の電流が基準電圧発生部（レベル検出部）１４０に供給され始めると、レベル検出部１４０のアクティブロード４２のターン・オン抵抗が大きいので、検出信号Ｓ ＶＲＥＦは論理‘ロー’レベルになる。
【００２４】
そして、論理‘ロー’レベルの検出信号Ｓ＿ＶＲＥＦが反転部１６０に印加されるので、反転部１６０のプルアップ用ＰＭＯＳトランジスタ４４がターン・オンされる。このため、反転部１６０から発生される検出信号Ｓ＿ＤＥＴは内部電源電圧ＶＩＮＴの波形に従って出力バッファ２２０のＮＭＯＳトランジスタ４７をターン・オンさせるようになる。これにより、出力信号ＶＣＣＨは論理‘ロー’レベルになる。
【００２５】
漸次的に内部電源電圧ＶＩＮＴが増加することにより、アクティブロード４２のターン・オン抵抗が小さくなり、ノード１は論理‘ハイ’レベルになる。すなわち、内部電源電圧ＶＩＮＴがあらかじめ設定された電圧レベルＶａに到達するようになると、レベル検出部１４０を通じてノード１の電圧レベルが反転部１６０のＮＭＯＳトランジスタ４５のスレッショルド電圧より高くなり、トランジスタ４５がターン・オンされる。トランジスタ４５を通じて出力バッファ２２０の入力段は論理‘ロー’レベルになり、これにより出力バッファ２２０のＰＭＯＳトランジスタ４６がターン・オンされる。
【００２６】
従って、出力信号ＶＣＣＨは内部電源電圧ＶＩＮＴの波形と同一な波形で発生される。論理‘ハイ’レベルの出力信号ＶＣＣＨがフィードバックされるとスイッチング部１２０は非活性化され、これにより、レベル検出部１００も非活性化され、電流消耗が減少する。そして、内部電源電圧ＶＩＮＴの波形と同一な波形を持つ出力信号ＶＣＣＨが印加されるＮＭＯＳトランジスタ２４０はターン・オンされる。これにより、出力バッファ２２０の入力段は接地電圧Ｖｓｓ、すなわち、論理‘ロー’レベルになる。
【００２７】
言い換えれば、出力信号ＶＣＣＨが内部電源電圧ＶＩＮＴの波形と同一な波形になると、出力バッファ２２０とＮＭＯＳトランジスタ２４０とはラッチを構成し、出力バッファ２２０の入力段を論理‘ロー’レベルにラッチさせる。従って、内部電源電圧ＶＩＮＴがノイズあるいはセルフリフレッシュ動作に伴って低電圧レベルに落ちても出力信号ＶＣＣＨは非活性化されない。結局、低電圧レベルに内部電源電圧ＶＩＮＴが降圧されても出力信号ＶＣＣＨは引続いて活性化状態に維持され、チップの低電力動作を保証するようになる。
【００２８】
【発明の効果】
前述したように、従来のパワーアップ検出回路においては、内部電源電圧があらかじめ設定された基準電圧レベルに到達する前には論理‘ロー’レベルの出力信号を発生させ、初期状態が設定されなければならない回路の初期状態を設定する。以後、ノイズあるいはセルフリフレッシュモードに伴って低電圧動作時には、内部電源電圧が基準電圧レベルより低くなると、セルフリフレッシュ動作をくぐり抜け、誤動作するようになった。
【００２９】
本発明パワーアップ検出回路においては、内部電源電圧があらかじめ設定された電圧レベルより低い区間では論理‘ロー’レベルの出力信号が引続いて維持されることにより、パワーアップする時、初期状態が設定されなければならない回路の初期状態を設定する。そして、印加される内部電源電圧が所定の電圧レベルに到達するようになると、それ以後は内部電源電圧と波形が同一な出力信号を発生し、出力信号をレベル検出部にフィードバックさせ、レベル検出部を非活性化させる。このため、レベル検出部により消耗される電流を減少させることができる。
【００３０】
そして、内部電源電圧の波形と同一な波形を持つ出力信号により出力バッファの入力段を論理‘ロー’レベルにラッチさせる。これにより、内部電源電圧がノイズあるいはリフレッシュ動作に伴って低電圧レベルに下降しても出力信号は引続いて活性化され、セルフリフレッシュ動作をくぐり抜ける誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置のパワーアップ検出回路の回路図
【図２】図１のパワーアップ検出回路の動作特性を示す図。
【図３】内部電源電圧レベルの変化による図１の基準電圧発生手段の出力段の電圧レベルの変化を示す図。
【図４】従来のパワーアップ検出回路の動作特性及び問題点を示す図。
【図５】他の従来のレベル検出回路の動作特性及び問題点を示す図。
【符号の説明】
１００    レベル検出部
１２０    スイッチング部
１４０    レベル検出部
１６０    反転部
２００    出力駆動部
２４０    ＮＭＯＳトランジスタ
２２０    出力バッファ
【図１】
0003945791.tif 000002
【図２】
0003945791.tif 000003
【図３】
0003945791.tif 000004
【図４】
0003945791.tif 000005
【図５】
0003945791.tif 000006