(57)【特許請求の範囲】
【請求項１】
準備された半導体基板にトレンチを形成し、該半導体基板を設置した系内に原料ガスを導入しＣＶＤ法によりトレンチ内にＣＶＤ膜を形成する半導体デバイス製造方法において、
（１）反応系内の圧力と、系内に流入する原料ガスの量及び／または系外へ排出するガスの量とを検出するステップと、
（２）該検出された圧力値を予め設定された上限値と比較するステップと、
（３）検出圧力値が、上限値より小さい場合、系内へのガス流入量と系外へのガス排出量とを比較し検出圧力値が上限値に近似するように、系内へのガス流入量を増加および／または系外への排出量を減少させて調節するステップと、
（４）該検出圧力値を上限値とほぼ同値で一定時間保持後、検出圧力値と比較する値を予め設定された下限値に変換するステップと、
（５）該検出圧力値が、下限値より大きい場合、下限値に検出圧力値が近似するように系内へのガス流入量を減少および／または系外へのガス排出量を増加させて調節するステップと、
（６）該検出圧力値が下限値とほぼ同値になった時点で、検出圧力値と比較する値を上限値に変換するステップと、
（７）（１）〜（６）記載の動作を繰り返して、系内の圧力が周期的に増減されるステップからなる系内のガス圧力制御方法を含む、半導体デバイス製造方法。
【請求項２】
ガス圧力を上限値から下限値まで変化させるための時間が、下限値から上限値まで変化させる時間より短かいことを特徴とする、請求項１記載の半導体デバイス製造方法。
【請求項３】
準備された半導体基板にトレンチを形成し、該半導体基板を設置した系内に原料ガスを導入しＣＶＤ法によりトレンチ内にＣＶＤ膜を形成する半導体デバイス製造装置であって、
少なくとも、半導体基板が設置され該半導体基板上に酸化膜を堆積するための反応室と、
該反応室を加熱するための温度調整手段と、
該反応室内に反応ガスを流入させる手段と、
該反応室外に系内のガスを排出させる手段と、
反応室内の圧力検出手段と、
流入ガス量調節手段と、
排出ガス量調節手段、
および圧力変動させる圧力制御手段とを備え、
該圧力制御手段が、反応系内の圧力と、系内に流入するガスの量と、系外へ排出するガスの量とを検出する手段と、
圧力変動の上限値、下限値が記録された記憶手段と、
該検出された圧力値を上限値と比較する手段と、
系内へのガス流入量と系外へのガス排出量とを比較する手段と、
該上限値より検出圧力値が小さい場合、検出圧力値が上限値に近似するように、系内へのガス流入量を増加および／または系外への排出量を減少させて調節する動作命令を出力する手段と、
検出圧力値を上限値とほぼ同値で一定時間保持後、検出圧力値と比較する値を下限値に変換する手段と、
該検出圧力値を下限値と比較する手段と、
下限値より検出圧力値が大きい場合に、下限値に検出圧力値が近似するように系内へのガス流入量を減少および／または系外への排出量を増加させて調節する動作命令を出力する手段と、
該検出圧力値が下限値とほぼ同値となった時点で、検出圧力値と比較する値を上限値に変換する手段を含む、半導体デバイス製造装置。
【請求項４】
ガス圧力を上限値から下限値まで変化させるための時間が、下限値から上限値まで変化させる時間より短かい、請求項３記載の半導体デバイス製造装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス製造方法における半導体デバイスのＣＶＤ膜形成方法に関する。詳しくは、新規なトレンチアイソレーション技術に関する。
【０００２】
【従来の技術】
近年のＵＬＳＩの高密度化・高集積化に伴い、分離素子の微細化に対する要求は、ますます増加している。従来の素子分離技術は、選択酸化法（ＬＯＣＯＳ：local oxidation of silicon isolation）が用いられていた。選択酸化法では、Ｓｉ基板の熱酸化が、マスクとしての窒化シリコン膜の周辺下部にまで達し、いわゆるバーズビークと呼ばれる素子形成領域へのフィールド酸化膜の食い込み現象が発生する。その結果、素子形成領域の実効的な幅が狭くなり、集積度向上が限界になりつつある。また、ＬＯＣＯＳ法では、熱酸化によりフィールド膜を形成するので、素子分離領域が基板の表面方向に延びて分離領域の占有面積が増加するとともに、半導体基板上に凹凸ができて微細化処理ができなくなってきている。そのため、新しい素子分離技術が模索されていた。最近では、ＬＯＣＯＳ法に代わってトレンチアイソレーションが検討されている。
【０００３】
トレンチアイソレーションの形成は、一般に以下のように行われる。すなわち、Ｓｉ基板表面に熱酸化法によりＳｉ酸化膜、ＣＶＤ法によりＳｉ窒化膜を堆積した後、素子分離領域上のＳｉ窒化膜，Ｓｉ酸化膜、Ｓｉ基板をエッチングにより選択的に異方性エッチングすることによりトレンチを形成する。さらに、Ｓｉ酸化膜およびトレンチ上に、ＣＶＤ法によりトレンチ深さより厚くＳｉ酸化膜を堆積した後、このＳｉ酸化膜を化学的機械研磨法（ＣＭＰ法）によりＳｉ窒化膜が露出するまで研磨する平坦化工程を経る。
【０００４】
ＬＯＣＯＳ法に比較して、トレンチアイソレーション法では、バーズビークを生じる問題がなく、凹凸のない微細な素子分離領域を形成することが可能である。
【０００５】
ところが、トレンチの内表面上に熱酸化膜層を形成する反応工程においては、集積度を向上させるため素子分離領域の幅を狭めると、トレンチのアスペクト比が大きくなるので、トレンチ内部へのＳｉ酸化膜の充填が不十分となり、以下説明するように、ボイドが発生する問題がある。
【０００６】
トレンチ内への有力な埋め込み材料の一つとして、比較的平坦な埋め込みが可能であるＴＥＯＳ（tetraethylorthosilicate）を例として説明する。
【０００７】
ＴＥＯＳは、熱分解反応し、酸化ケイ素を半導体基板表面に形成するが、副生成物としてエチレンや水を生成する。雰囲気温度が高いので、これらは、気体として存在し、ＴＥＯＳ雰囲気と混合し半導体基板表面上に滞留して層（境界層（boundary layer）という。）をなす。境界層は、ＴＥＯＳと基板表面の接触を阻害し、トレンチ内部の深い個所ほど実質的にＴＥＯＳの濃度が低下する。トレンチの上部と底部の実質的なＴＥＯＳ濃度比は、１００：１となる場合もある。したがって、図６に示すように、Ｓｉ基板１００に、Ｓｉ酸化膜１０２、Ｓｉ窒化膜１０４を設けた半導体基板１０６にトレンチ１０８を設ける（図６（ａ））。ＣＶＤによって絶縁膜１１０の形成を始まると（図６（ｂ））、トレンチの開口部付近のみにＳｉ酸化膜の堆積がすすみ（図６（ｃ））、これに対してトレンチ側壁の堆積速度が小さくなるために、ボイド１１２が形成される原因となる（図６（ｄ））。
【０００８】
このように発生したボイド１１２は、次の平坦化工程において、開口する場合がある（図６（ｅ））。開口した状態では、その後、ゲート電極形成工程において、ポリシリコンやアモルファスシリコンが開口されたボイド内に埋め込まれてしまう。このため、各ゲート電極がボイド中のポリシリコンを介し短絡し、素子の動作不良となる原因となっていた。
【０００９】
ボイドの発生を抑制する方法として、トレンチ開口部付近に堆積している酸化膜に対してスパッタリングにより除去しつつトレンチ内での酸化膜堆積の均一性を保持する方法がある。しかし、これは、装置が複雑となり、かつ枚葉式のＣＶＤ装置においてのみ実施可能であり、バッチ式の大量処理方式には、応用できない。
【００１０】
【発明が解決しようとする課題】
本発明は、上記問題点を解決するためになされたものであり、複雑な工程や設備を付加することなく、トレンチアイソレーションにおいてトレンチ内にボイドなく均一なＣＶＤ膜の形成を目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するため、半導体基盤上に、絶縁膜を形成した半導体基板にトレンチを形成し、該半導体基板を設置した系内に原料ガスを導入して膜形成するＣＶＤ法により、トレンチ内をＣＶＤ膜で埋め込む工程を含む半導体デバイス製造方法であって、このＣＶＤ膜形成する工程がトレンチを含む全面にＣＶＤ法によりＣＶＤ膜を断続的に形成する工程であることを内容とし、ボイドのないＣＶＤ膜を形成された半導体デバイスの製造方法、およびこの方法を実施する装置を開示する。
【００１２】
【発明の実施の形態】
以下、本発明の素子分離方法について、実施の形態を説明する。ここで、本発明の「アスペクト比」は、トレンチのトレンチ深さ／トレンチ開口の比を表す。
【００１３】
本発明の半導体デバイスは、以下のように製造される。すなわち、半導体基盤上に、絶縁膜を形成された半導体基板を準備する。その後、素子分離領域となる領域の該絶縁膜、および半導体基盤をエッチングすることにより、半導体基板内にトレンチを形成する。この半導体基板をＣＶＤ装置内で、トレンチを含む全面に断続的にＣＶＤ膜を形成する工程により、トレンチにＣＶＤ膜が形成され、素子分離が完成される。続いて、平坦化工程を経て、素子形成領域内に、ゲート絶縁膜、ゲート電極およびソース・ドレイン領域からなるＭＯＳトランジスタが形成されて製造される。ここで、本発明に用いられる、「ＣＶＤ膜を断続的に形成する」とは、全ＣＶＤ膜形成過程において、膜の成長速度に遅速が繰り返されつつ膜の堆積が行われる状態をいい、必ずしも、成長が一時停止された状態を含むとは限らない。
【００１４】
本発明の方法により製造される、半導体基板において、半導体基盤上に絶縁膜を形成した半導体基板の形態は、基本的には、特に限定されない。半導体基盤は、シリコン基板に限らず、ＧａＡｓ基板等であってもよい。また、半導体基盤に形成される絶縁膜は、その半導体デバイスの用途により、１層であっても多層であってもよい。たとえば、Ｓｉ基板に下地絶縁膜としてＳｉ酸化膜を熱酸化法で、また耐酸化性を有する絶縁膜としてＳｉ窒化膜をＣＶＤ法で形成し積層した半導体基板に本発明の方法によりトレンチを設け絶縁膜を埋め込んで、素子分離することができる。前記半導体基板にさらに厚いシリコン酸化膜をエッチングマスクとしてＣＶＤにより積層したものに、トレンチを設ける態様であってもよい。また、Ｓｉ基板に下地絶縁膜としてＳｉ酸化膜を熱酸化法で、形成した半導体基板にトレンチを設けて、本発明の方法により、Ｓｉ窒化膜をＣＶＤ法で形成し、さらに、本発明の方法により、ポリシリコンをＣＶＤ法により積層し、ＤＲＡＭ用のメモリーキャパシタとして用いる場合もある。
【００１５】
トレンチ形成は、当業者の行いうる方法によって、形成しうる。たとえば、トレンチアイソレーションの用途においては、素子分離領域上のＳｉ窒化膜，Ｓｉ酸化膜、Ｓｉ基板をエッチングにより選択的に異方性エッチングすることによりトレンチを形成する。
【００１６】
本発明の半導体デバイスの製造方法において、トレンチ内へのＣＶＤ膜形成には、ＣＶＤ生成装置において実施されうる。形成されるＣＶＤ膜はシリコン酸化膜、シリコン窒化膜等の絶縁膜や、ポリシリコン膜等，半導体デバイスの用途に応じて、選択し得る。
【００１７】
本発明の半導体デバイス製造方法を実施する装置は、少なくとも、ＣＶＤ膜を半導体基板上に堆積するための反応室があり、この反応室は、温度調整手段により、一定の温度に保持されている。この中にトレンチが設けられた半導体基板を設置し、系内に反応ガスを導入し加熱による熱反応により、ＣＶＤ膜をトレンチを設けた半導体基板表面に堆積させる。この反応室は、系内に反応ガスを流入させる手段および流入ガス量調節手段、たとえば原料ガス貯蔵タンクおよびバルブを備えたガス導入ラインと、反応室外に系内のガスを排出させる手段および排出ガス量調節手段、たとえばバルブを備えたガス排出ラインと真空ポンプとを備えられており、さらに反応室の圧力を継続して検出する圧力計とが備えられた装置である。
【００１８】
また、本発明の半導体デバイス製造方法は、トレンチ埋め込み工程において、圧力制御方法を備えることができる。
【００１９】
この圧力制御手段は、シーケンス制御またはコンピュータ制御されていることが好ましい。ここで，コンピュータ制御は、ＣＰＵを備えた専用機，パーソナルコンピュータ等のＣＰＵを備えて構成されたものをいう。
【００２０】
以下、具体的に、本発明の半導体デバイス製造方法を、実施する装置を挙げて説明する。図１は、シリコン酸化膜を形成するＣＶＤ装置１０、すなわちバッチ型減圧式ＣＶＤ装置である、ホットウォール形減圧ＣＶＤ膜生成装置の概略図である。
【００２１】
図中、１２は石英管からなる反応室、１４は反応室内に設置され酸化膜を形成されるべき半導体基板である。半導体基板は、Ｓｉ基板上に、下地絶縁膜、耐酸化性を有する絶縁膜を順次形成されており、所定幅所定深さのトレンチが形成されている。１６は酸化膜の原料ガス流入口、１８は原料ガスおよび副生成ガスの排気口、２０は真空ポンプ、２２は原料ガス供給源、２４はフローメータ、２６は反応室内の圧力測定のための圧力計、２８は各々のガスの流量を調節するバルブ、３０は反応室を加熱する加熱炉、３２は原料ガス供給ライン、３４はガス排出ラインである。
【００２２】
このＣＶＤ装置において、系内の圧力の変動の上限値と下限値を設定し、系内の圧力がこの範囲内で周期的に増減するように、原料ガス供給ライン３２、ガス排出ライン３４のバルブ２８の調整、真空ポンプ２０の出力により、ガス供給量および／またはガス排出量を変化させる。ガス供給量，ガス排出量，系内の圧力は、フローメータ２５、圧力計２６により、検知することができる。これにより、均一でボイドのないＣＶＤ膜を形成することが可能となる。
【００２３】
反応ガスをＴＥＯＳとしたシリコン酸化膜形成の場合を例として、説明する。すなわち、まず、系内の圧力が設定圧力の上限値に維持されている場合、原料ガスは系内に充満し、半導体基板の表面に絶縁膜が堆積される。しかし、それと同時に、絶縁膜の堆積と同時に、原料ガスの反応により発生する二酸化炭素や、水等の副生成物は半導体基板表面に原料ガスと混合して滞留し徐々に境界層を形成してゆく。次に、急激に減圧して設定圧力の下限値に近似させる、系内のガスは、殆ど排出され、同時に滞留している副生成物と原料ガスの混合ガスも排出される。この時点で、系内の圧力を設定圧力の上限値に戻すと、原料ガスは半導体基板表面に境界層の介在なく到達し、実質的な原料ガスの濃度が低下することなく、効果的に絶縁膜が形成される。
【００２４】
これらの圧力を変動させる工程を繰り返すことにより、副生成物と原料ガスの混合ガスが停滞することなく絶縁膜の堆積がなされることとなる。その結果、トレンチの開口部、側面部、底部においても、均一な厚さに膜形成が可能となり、均一なＣＶＤ膜を得ることができる。トレンチ開口部、側面部、底部における原料ガスの実質的な濃度差は生じず、これらの各個所における堆積速度は同一となり、トレンチ内部にボイドが形成されることはない。本発明の方法によれば、微細化要求に伴ってトレンチのアスペクト比が大きくなっても、ボイドのない絶縁膜が形成可能である。具体的には、アスペクト比が１．４以上のトレンチにボイドなくＣＶＤ膜が形成される、
【００２５】
原料ガスは、ＣＶＤ装置により形成するＣＶＤ膜により選択されるが、たとえば、シリコン酸化膜の場合、ＳｉＨ４−Ｎ２Ｏ、ＳｉＨ４−Ｏ２，ＴＥＯＳ−Ｏ２，ＴＭＳ―ＳｉＨ４（ＯＣＨ３）−Ｎ２Ｏ等の原料系がある。また、シリコン窒化膜の場合、ＳｉＣｌ４−ＮＨ３―Ｈ２、ＳｉＨ４−ＮＨ３−Ｈ２，ＳｉＨ２Ｃｌ２−ＮＨ３−Ｈ２  等の原料系が例示される。ポリシリコン膜の場合、通常ＳｉＨ４  、１００％あるいは不活性ガス、Ｎ２、Ｈ２  等で希釈されたものが、例示される。
【００２６】
圧力の範囲は、使用するＣＶＤ装置の種類、および反応温度の設定、膜形成材料の種類により適宜選択しうるが、上限値は、用いるＣＶＤ装置において、膜形成材料により従来実施されている成膜圧力と同様の値を選択し得る。圧力の下限値は、半導体基板表面の副生成物と原料ガスとの混合層（境界層）が除去され排出される程度の減圧状態が好ましいが、特には準真空状態、あるいは真空状態に近似する方が好ましい。形成されつつある混合ガスの層（境界層）が完全に払拭されるためである。ここで、真空状態とは、上限反応圧力の１００分の１以下の圧力をいい、準真空状態とは、上限反応圧力の１０分の１程度の圧力をいう。
【００２７】
トレンチアイソレーションは、半導体デバイス製造工程においては、初期の工程であり、その後に高温の熱処理が加えられるため、基本的には、膜形成温度は、限定されない。たとえば、有機シリコンソース単独の熱分解あるいはこれらと酸素ガス及び／または窒素ガスを供給する熱ＣＶＤは、約６００度以上の温度、また、有機シリコンソースとオゾン系の低温ＣＶＤは、約３００度以上の温度雰囲気で実施される。
【００２８】
図２は、周期的に変化する圧力（Ｐ）と時間（Ｔ）との関係を示した図である。Ｓは、開始点であり、Ｐ（０）はＳにおける開始圧力である。Ｐ（１）は設定圧力の上限値、Ｐ（２）は設定圧力の下限値である。Ａは圧力上限値となった時点、Ｂは、減圧開始点、Ｃは下限圧力値到達点、Ｄは増圧開始点、ＥはＡと同様、上限圧力値到達点、以下同様に、Ｅは減圧開始点、Ｆは下限圧力到達点、Ｇは増圧開始点である。ｔ１は下限圧力値Ｐ（２）から上限圧力値Ｐ（１）に上昇させる時間（Ｄ―Ｅ間）、ｔ２は上限圧力値Ｐ（１）を保持している時間（ＥからＦの時間），ｔ３は減圧開始から一定の下限圧力値に低下させる時間（Ｆ―Ｇ間）である。ｔ４は下限圧力値である状態の時間である（Ｃ−Ｄ間、Ｇ−Ｈ間）。
【００２９】
各時間内において酸化膜の堆積は行われているが、ｔ３においては、ガス供給量よりガス排出量がはるかに上回っているため、系内の圧力は低下しつつあり、ＣおよびＧの時点では、系内のガスは、殆ど排出されている状態となっている。このとき、原料ガスの熱分解により生成され、半導体基板上に停滞している水やエチレンの副生成物と原料ガスの混合ガス層も同様に排出され、ほぼ完全に消滅していると考えられる。ＧＨ間においては、酸化膜の堆積は殆ど行われていない状態であると考えられる。
【００３０】
このＨ点から、ＴＥＯＳ供給量を急激に増加すると、半導体表面に原料ガスが十分行き渡る。熱分解反応は即座に行われ、酸化膜形成は、効率よく行われる（Ｄ−Ｅ−Ｆ間）。反応の進行とともに、再度生成する副生成物は、再度原料ガスと混合ガス層（境界層）を形成する。一定時間（Ｅ−Ｆ間）後、Ｆ点において減圧を開始する。本発明では、上記のｔ１からｔ４までを１周期（ｔｃ）として、圧力増減による変動は、所望の厚さの絶縁膜が形成されるまで、繰り返される。
【００３１】
圧力の変動は、系内のガス排出量を一定にしたまま、原料ガスの供給量の増減のみによって実施することができる。また、原料ガスの供給量を一定にしたまま、系内の排出量の増減のみによっても実現できる。また、原料ガスの供給停止または増減、原料ガスの供給停止または増減の組み合わせにより、増圧過程、減圧過程に要する時間を調整することができる。上記のようにして系内の圧力を周期的に増減することにより、混合ガス層（境界層）形成による、埋め込み酸化膜の堆積の不均一性が解消される。したがって、本発明によれば、予定した原料ガスの量が効率よく、酸化膜形成に使用される。
【００３２】
ｔ４は、この間実質的に絶縁膜の堆積は行われないことから、可能な限り、短い方が好ましく、図３（ａ）に示すように、系内の圧力が下限圧力値となった時点で、増圧を開始することが好ましい。また、ｔ３の減圧過程においても、絶縁膜の堆積は、殆ど行われないため、図３（ｂ）に示すように短時間であることが好ましい。また、ｔ２すなわち圧力が上限値である時間が長いと、副生成物の生成量も増加するため、酸化膜の堆積が副生成物と原料ガスの混合ガスによる境界層に阻害されることなく良好に行われる範囲内で、図３（ｃ）に示すようにｔ２の時間は短い方が好ましい。たとえば、ｔ２は、３分以下である。原料ガスが効率よく、均一な酸化膜の形成に供給されるのに要する時間配分としては、図３（ｄ）に示すように、１周期を短時間とし、できるだけ増加・減少過程に要する時間を短縮し、周期を多く繰り返すことが好ましい。
【００３３】
装置に、マスフローコントローラを原料ガス供給源に接続したり、排出口にバッファータンクを連結することにより、急激な圧力変化を可能とし、増加・減少過程に要する時間を短縮することができる。
【００３４】
上記圧力の増減により埋め込み酸化膜を均一に形成し、Ｓｉ酸化膜がトレンチ深さより深い場合は、トレンチ幅の半分の膜厚が形成された時点で、また、トレンチ深さがトレンチ幅より浅い場合はトレンチ深さの膜厚が形成された時点で終了する。その後、ＣＭＰ処理により、トレンチに均一なＣＶＤ膜を形成することができる。
【００３５】
以上、本発明の方法について、バッチ型減圧式ＣＶＤ装置である、ホットウォール形減圧ＣＶＤ膜生成装置によって、説明したが、本発明は、系内での圧力の増減が可能であれば、特にＣＶＤ生成装置の形式は、熱ＣＶＤ、プラズマＣＶＤ等限定されない。また、半導体基板の設置の態様が枚葉型であっても、バッチ型であってもよい。また、減圧式、微減圧式であってもよい。さらに、加熱方式が、ホットウォール式であっても、高周波等により半導体基板自体を加熱する方式であってもよい。いずれの形式のＣＶＤ生成装置であっても良好な効果が得られる。本発明の方法は、従来用いられているＣＶＤ装置にも適用することができる。
【００３６】
また、トレンチへの埋め込み工程を、圧力制御方法を用いて系内のガスの調整を行うことができる。すなわち、半導体デバイス製造装置にコンピュータを用いた圧力制御方法を適用することにより、効率的に均一な絶縁膜形成を行うこともできる。
【００３７】
図４は、半導体デバイス製造装置に用いられる圧力制御装置５０である。キーボード５２から、設定圧力として、圧力変動の上限値Ｐ１，下限値Ｐ２、圧力増減の時間ｔ１〜ｔ４が入力されると、インターフェース５４を通じて、ＣＰＵ５６に伝えられる。メモリ５８内の所定のプログラムが起動される。この起動されたプログラムの内容に応じて、ＣＰＵ５６からインターフェース５４を介し、圧力コントローラ６０、バルブ駆動回路６２、真空ポンプ駆動回路６４に所定の信号が送付され圧力制御が開始される。圧力コントローラ６０からバルブ駆動回路６２に所定の信号が送付され、バルブ駆動回路６２は、図示されていないが、各バルブに接続されており、プログラムの内容にしたがって、各バルブを独立して開閉させる。
【００３８】
ＣＰＵから伝えられた信号に基づいて、バルブ駆動回路、真空ポンプ駆動回路の動作が行われる。反応室に設置された圧力センサから系内の圧力が検出され、信号として圧力コントローラ６０に伝えられ、圧力コントロ−ラは、その検出信号と、プログラムされている上限値または下限値とを比較し、検出圧力値が上限値または下限値と同値となるように、必要な信号をバルブ駆動回路６２に送付し、実際にラインに設置されているバルブが調節される。バルブの調整度にしたがって、真空ポンプの排出能力が調節される。また、これらの制御手段に、さらに、原料ガスのラインにマスフローコントローラ（図示していない）を設けこれに圧力センサを設け、マスフローコントローラの圧力を入力制御信号に応じて自動的に調節するオートレギュレータを付加して原料ガスの供給量を制御する制御方法を付加してもよい。
【００３９】
上記圧力制御プロセスのフローチャートを図５に示す。反応系内の圧力Ｐ０と、系内に流入するガスの量Ｆ１と、系外へ排出するガスの量Ｆ２とを検出し、信号として、記録されている。また、圧力変動の上限値Ｐ１、下限値Ｐ２が記録されている。検出された圧力値Ｐ０は、上限値Ｐ１と比較され、上限値Ｐ１より検出値Ｐ０が小さい場合、系内へのガス流入量Ｆ１と系外へのガス排出量Ｆ２とを比較し検出圧力値Ｐ０が上限値Ｐ１に近似するように、系内へのガス流入量を増加および／または系外への流出量を減少させるように調節される。検出圧力値Ｐ０が上限値Ｐ１とほぼ同値となってから一定時間ｔ２経過後、検出値と比較する上限値Ｐ１を下限値Ｐ２に変換する。下限値Ｐ２より検出圧力値Ｐ０が大きい場合に、下限値Ｐ２に検出値Ｐ０に近似するように系内へのガス流入量Ｆ１を減少および／または系外へのガス排出量Ｆ２を増加させるように調節する。検出圧力値Ｐ０が下限値Ｐ２とほぼ同値になった場合、一定時間ｔ４経過後、検出値Ｐ０と比較する下限値Ｐ２を上限値Ｐ１に変換する。この周期ｎが、所定回数Ｎ回繰り返されて、圧力が周期的に増減される。Ｎ回繰り返すことにより、絶縁膜の堆積が所定の厚さに達し、一連の動作が終了する。
【００４０】
なお、本発明の圧力制御手段において、圧力変動の上限値，下限値の圧力は、人が行うが、その他の動作は、基本的にコンピュータが行う。
【００４１】
以上、本発明について説明したが、本発明は、これらの実施の形態のみに限定されず、その趣旨を逸脱しない範囲内で、当業者の知識に基づき、種々の変更、修正、改変を加えた態様で実施しうる。
【００４２】
【実施例】
以下、本発明の半導体デバイス製造方法に従って、好ましい態様を実施例で示すが、本発明は、これらの実施形態に限定されない。
【００４３】
（実施例）
本発明にかかる方法により、半導体基板にトレンチを形成し、埋め込み酸化絶縁膜を形成して、ボイドの有無について評価を行った。
【００４４】
試料である半導体基板は、膜厚０．０１２μｍのＳｉＯ２  膜の上に、および膜厚０．１２μｍＳｉ３Ｎ４  膜を積層した。ＳｉＯ２  膜の膜形成は、酸素と水素を用いた熱酸化法により，形成した。Ｓｉ３Ｎ４  膜の膜形成は、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用いたＬＰ−ＣＶＤ法により形成した。
【００４５】
ついで、感光性樹脂をレジストとして積層し、これをマスクとして、露光しトレンチのパターンを形成する。プラズマエッチング装置を用いて、窒化膜／酸化膜／シリコンの順に異方性エッチングし、開口幅（Ｘ）０．３５μｍ、Ｓｉ溝深さ（Ｄ）０．５０μｍのトレンチを形成した。
【００４６】
次に、本発明の方法により、埋め込み酸化膜を形成した。使用装置は、ホットウォール縦型減圧ＣＶＤ炉を用いた。使用ガスは、ＴＥＯＳ、雰囲気温度は、７００度である。また、圧力範囲は、２Ｔｏｒｒ〜約５ｍＴｏｒｒの範囲で変化させた。圧力変化の１サイクルを７分とし、繰り返し圧力を変化させながら、ｔ２の合計が８５分間となる膜形成を行い、膜厚１０００ｎｍの埋め込み酸化膜を形成した。
【００４７】
【比較例】
実施例と同様に膜厚０．０１２μｍのＳｉＯ２  膜の上に、および膜厚０．１２μｍのＳｉ３Ｎ４  膜を形成した半導体基板を用意し、実施例と同様にトレンチを形成した。その後、圧力１．８Ｔｏｒｒ、温度６８０度で、８０分間膜形成を行い、膜厚約７００ｎｍの埋め込み酸化膜を形成した。
【００４８】
実施例、比較例について、断面サンプルを作製し、走査型電子顕微鏡（ＳＥＭ）によりＳｉ溝内のボイドの有無を評価した。実施例については、トレンチ内に均一な酸化膜が形成され、ボイドは皆無であった。これに対し、比較例においては、ボイドが発生していた。
【００４９】
実施例は、開口幅（Ｘ）０．３５μｍ、Ｓｉ溝深さ（Ｄ）０．５μｍのトレンチを形成し、これに酸化膜を形成したが、この成膜工程を通じて、均一な膜形成が実行された。酸化膜の形成にしたがって、実質的なトレンチの幅、深さは変化する。形成される膜厚と、実質的なトレンチの幅、深さおよびアスペクト比を以下表１に示す。
【００５０】
【表１】
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【００５１】
このように、アスペクト比が大きくなっても、ボイドのないトレンチ埋め込みが可能である。
【００５２】
本実施例で作製した試料のゲート耐圧を測定した結果、良好な絶縁耐圧特性を示した。また、ゲート電極間の短絡について評価した結果、１００％の歩留まりであった。
【００５３】
【発明の効果】
以上述べたように、本発明によれば、トレンチ内に平坦でボイドのない絶縁膜を埋め込むことができ、良好に素子分離を行うことができ、よって良好なデバイスを得ることができる。
【００５４】
具体的には、アスペクト比１．４以上，特には２．０以上の深いトレンチの埋め込みにも対応することができる。たとえば、幅０．２５μｍ、深さ０．５３μｍ、アスペクト比２．１２のトレンチの埋め込みにおいても、酸化膜形成にしたがって、アスペクト比もさらに大きくなるが、十分に対応することができ、ボイドなく膜形成をすることができる。近年の半導体デバイスに対する微細化要求は、深さより幅に対しての要求がより厳しく、したがって要求されるアスペクト比はさらに大きくなってきているが、本発明はこれに十分対応しボイドのない均一なトレンチ埋め込みがされている信頼性の高い半導体デバイスを製造することができる。
【００５５】
また、本発明による半導体デバイス製造装置は、従来の装置で対応することが可能であり、プロセスコストを低下させる観点からも非常に有効である。
【図面の簡単な説明】
【図１】  本発明の半導体デバイス製造方法を実施するＣＶＤ装置である。
【図２】  ＣＶＤの、周期的に変化する圧力（Ｐ）と時間（Ｔ）との関係を示した図である。
【図３】  （ａ）から（ｄ）は、ＣＶＤの、周期的に変化する圧力（Ｐ）と時間（Ｔ）との関係を示した図の他の態様である。
【図４】  圧力制御手段を備えた本発明の半導体デバイス製造装置の１例である。
【図５】  本発明の圧力制御プロセスのフローチャートである。
【図６】  従来のトレンチアイソレーションにおけるボイドの形成過程である。
【符号の説明】
１０；  ＣＶＤ装置
１２；  石英管
１４；  半導体基板
１６；  ガス流入口
１８；  排気口
２０；  真空ポンプ
２２；  有機シリコンソース
２４；  フローメータ
２６；  圧力計
２８；  バルブ
３０；  加熱炉
３２；  ガス供給ライン
３４；  ガス排出ライン
５０；  本発明の半導体デバイス製造装置に用いられる圧力制御装置の１例
５２；  キーボード
５４；  インターフェース
５６；  ＣＰＵ
５８；  メモリ
６０；  圧力コントローラ
６２；  バルブ駆動回路
６４；  真空ポンプ駆動回路
１００；  Ｓｉ基板
１０２；  Ｓｉ酸化膜
１０４；  Ｓｉ窒化膜
１０６；  半導体基板
１０８；  トレンチ
１１０；  ＣＶＤによる絶縁膜
１１２；  ボイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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