(57)【特許請求の範囲】
【請求項１】
第１及び第２導電型ウェルが形成された半導体基板と、
前記第１及び第２導電型ウェルの境界部に形成された隔離絶縁膜と、
前記第２導電型ウェルの所定領域に第１導電型電極で形成された第１ゲート電極と、
前記第１導電型ウェルの所定領域に第２導電型電極、拡散防止膜、及び第１導電型電極が順次に積層されて構成される第２ゲート電極と、
前記第１及び第２ゲート電極の側面に形成された側壁スペーサと、
前記第１導電型ウェルに形成された第２導電型不純物領域と、
前記第２導電型ウェルに形成された第１導電型不純物領域と、
前記第１及び第２ゲート電極の表面、及びそれぞれのウエルに形成された第１及び第２導電型不純物領域の表面に形成されたシリサイド膜と、
を備えることを特徴とするＣＭＯＳＦＥＴ。
【請求項２】
半導体基板に選択的に第１導電型ウェル及び第２導電型ウェルを形成する段階と、
前記第１及び第２導電型ウェルの境界部に隔離絶縁膜を形成する段階と、
前記第２導電型ウェルの所定領域に第１導電型電極からなる第１ゲート電極を形成し、第１導電型ウェルの所定領域に第２導電型電極、拡散防止膜、及び第１導電型電極を順次に積層した第２ゲート電極を形成する段階と、
前記第１及び第２ゲート電極の側面に側壁スペーサを形成する段階と、
それぞれのウェルの前記第１及び第２ゲート電極の両側と前記側壁スペーサの両側とにそれぞれ第２導電型不純物領域と第１導電型不純物領域を形成する段階と、
前記第１及び第２ゲート電極の表面と前記第１及び第２導電型不純物領域が形成されたそれぞれのウェルの表面にシリサイド膜を形成する段階と、
を備えることを特徴とするＣＭＯＳＦＥＴの製造方法。
【請求項３】
前記第１ゲート電極と第２ゲート電極は、
第１及び第２導電型ウェルが形成された半導体基板の全面にゲート酸化膜、第２導電型ドープポリシリコン層、及び拡散防止膜を形成する段階と、
前記第２導電型ウェル領域の上層に形成された拡散防止膜を選択的に除去する段階と、
前記拡散防止膜が除去されて露出された第２導電型ドープポリシリコン層に第１導電型不純物イオンを注入して第１導電型第１ポリシリコン層を形成する段階と、
前記第１導電型第１ポリシリコン層と拡散防止膜の全面に第１導電型第２ポリシリコン層を形成する段階と、
前記第２導電型ウェルの上部の所定領域の第１導電型第１ポリシリコン層及び第１導電型第２ポリシリコン層を選択的に除去して第１ゲート電極を形成し、前記第１導電型ウェルの上部の所定領域の第２導電型ドープポリシリコン層、拡散防止膜、第１導電型ポリシリコン層を選択的に除去して第２ゲート電極を形成する段階と、
を有することを特徴とする請求項２に記載のＣＭＯＳＦＥＴの製造方法。
【請求項４】
前記拡散防止膜はスパッタリング法を使用して形成することを特徴とする請求項３に記載のＣＭＯＳＦＥＴの製造方法。
【請求項５】
前記拡散防止膜が除去されて露出された第２導電型ドープポリシリコン層に対しての第１導電型不純物イオンの注入工程を省略して、第１導電型第１ポリシリコン層と拡散防止膜の全面に第１導電型第２ポリシリコン層を形成することを特徴とする請求項３に記載のＣＭＯＳＦＥＴの製造方法。
【請求項６】
前記シリサイド膜は、
前記第１、第２ゲート電極及び側壁スペーサを含む半導体基板の全面に高融点金属を形成する段階と、
前記高融点金属を含む前記半導体基板の全面を熱処理して、前記高融点金属と前記第１、第２ゲート電極の境界、及び前記高融点金属と前記第１、第２導電型ウェルの境界にシリサイド膜を形成する段階と、
前記シリサイド膜に反応しなかった高融点金属を除去する段階と、
を備えることを特徴とする請求項２に記載のＣＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ＣＭＯＳＦＥＴに係り、特にＣＭＯＳＦＥＴの製造工程の単純化及びデュアルゲートラインの信頼度向上に適したＣＭＯＳＦＥＴ及びその製造方法に関するものである。
【０００２】
半導体集積回路は、回路の動作の高性能化を図りつつ、集積度を高め集積回路を構成するＭＯＳＦＥＴのサイズを小さくするための努力が続けられている。その結果、半導体集積回路の技術がミクロン以下にスケールダウンされている。それに伴い、ゲートラインの幅が狭くなった。このゲートラインの微細化により、配線抵抗の増加と、ゲートライン間の間隙の縮小によるゲートライン間の寄生キャパシタンスの増加とによって回路の信号伝達の速度が大幅に低下した。
回路の信号伝達の速度に影響を及ぼす遅延時間は、ゲートラインの抵抗のＲとゲートライン間の寄生キャパシタンスのＣとの積であるＲＣで表されるので、回路の信号伝達の速度を向上させるためにはゲート電極の抵抗Ｒを低くする必要がある。ゲート電極の線抵抗を低くする一方法として、ゲート電極をポリシリコンだけで形成する構造から、ポリシリコン上にシリサイドを蒸着するポリサイド構造を利用するようになった。
【０００３】
一方、集積化が進むと、単一素子のサイズが小さくなる。これによりＭＯＳＦＥＴの特性中の短チャネル効果によるホットキャリヤの問題が生じる。それを解決するために、ＬＤＤ構造を採用した。しかし、ＰＭＯＳの場合には、ゲート電極にＮＭＯＳと同じｎ型不純物がドーピングされているため、ソースとドレインとの間の電流移動がチャネルの表面で行われず、基板内のバルクで行われる。そのため、ＰＭＯＳＦＥＴにおいては、ソースとドレインとの間の低いパンチスルーブレークダウン電圧の問題を解決するために、ゲート電極にｐ型不純物イオンをドーピングして使用するようになった。これをデュアルゲートＣＭＯＳＦＥＴという。
【０００４】
このようなデュアルゲートＣＭＯＳＦＥＴも集積度増加に従う信号伝達の速度の低下の問題を解決するために、同様にポリサイドを用いたゲート構造が必要である。ポリサイドゲートは、ポリシリコンの上層にシリサイドを形成した構造である。その製造工程中には高温に曝される。その高温時にポリシリコンにドーピングされた不純物がポリシリコンの上層に形成されたシリサイドへ拡散し、この後、シリサイドに含まれた不純物が拡散される。このとき、シリサイドはポリシリコンより容易に拡散されるので、ｎ型ゲートとｐ型ゲートとのそれぞれの境界で各ドーパントが相互移動して、ＭＯＳＦＥＴのしきい電圧が均一でなくなり、大きく変化するという問題点が発生する。上記の問題点を解決するために、シリサイドとポリシリコンとの境界に拡散防止膜を形成する技術が出現した。その拡散防止膜としては一般にＴｉＮが使用される。その結果、ゲート電極の構造はシリサイド／ＴｉＮ／ポリシリコン層の３層構造のポリサイドに形成する。
【０００５】
以下、従来のデュアルゲートを用いたＣＭＯＳＦＥＴの製造方法を添付図面に基づき説明する。
図１〜図５は従来のＣＭＯＳＦＥＴの製造工程を示す断面図である。
まず、図１ａに示すように、ｎ型半導体基板１上に通常の工程でｐ型ウェル２、ｎ型ウェル３及びフィールド酸化膜４を形成する。
図１ｂに示すように、前記半導体基板１の全面にゲート酸化膜５及びドープされないポリシリコン層６を形成する。
【０００６】
ポリシリコン層６の全面に感光膜ＰＲ１を塗布した後、露光及び現像工程で感光膜ＰＲ１を、図１ｃに示すように、ｐ型ウェル２の領域の上のポリシリコン層６だけが露出されるようにパターニングする。そのパターニングされた感光膜ＰＲ１をマスクに用いてイオンを注入し、ｐ型ウェル２領域の上層のドープされていないポリシリコン層６をｎ型のポリシリコン層６ａにする。そのイオンとしてはリンイオンを利用する。
【０００７】
感光膜ＰＲ１を除去した後、ｎ型ポリシリコン層６ａを含むポリシリコン層６の全面に感光膜ＰＲ２を塗布し、図２ｄに示すように、露光及び現像工程でｎ型ウェル３の領域の上のポリシリコン層６が露出されるようにその感光膜ＰＲ２をパターニングする。そのパターニングされた感光膜ＰＲ２をマスクに用いてイオンを注入し、ｎ型ウェル３領域の上のポリシリコン層６をｐ型ポリシリコン層６ｂにする。このときのイオンはボロンである。
感光膜ＰＲ２を除去して、ｎ型及びｐ型ポリシリコン層６ａ、６ｂの全面に、図２ｅに示すように、拡散防止膜のＴｉＮ層７及び第１シリサイドのＷＳｉ2 層８を順次に形成する。
【０００８】
前記ＷＳｉ2 層８上に感光膜ＰＲ３を塗布した後、露光及び現像工程で、図２ｆに示すように、ｐ型ウェル２及びｎ型ウェル３の上層にゲート電極形成領域を定めてその領域にのみ残すように感光膜ＰＲ３をパターニングする。
図３ｇに示すように、パターニングされた感光膜ＰＲ３をマスクに用いたエッチング工程でＷＳｉ2 層８とＴｉＮ層７を除去するとともに、さらにそれぞれのｎ、ｐ型ポリシリコン層６ａ、６ｂをも選択的に除去する。要するに、ｐ型ウェル２の上層にはｎ型ポリシリコン層６ａ、ＴｉＮ層７、及びＷＳｉ2 層８からなる第１ゲート電極９を形成し、ｎ型ウェル３の上層にはｐ型ポリシリコン層６ｂ、ＴｉＮ層７、及びＷＳｉ2 層８からなる第２ゲート電極１０を形成する。
【０００９】
感光膜ＰＲ３を除去した後、前記第１及び第２ゲート電極９、１０を含む前記半導体基板１の全面に感光膜ＰＲ４を塗布し、図３ｈに示すように、露光及び現像工程でｎ型ウェル３領域が選択的にマスキングされるように感光膜ＰＲ４をパターニングする。その後、ｐ型ウェル２領域の上層に形成された第１ゲート電極９をマスクとして、第１ゲート電極９の両側のｐ型ウェル２にリン（Ｐ）イオンを注入する。
感光膜ＰＲ４を除去して、第１及び第２ゲート電極９、１０を含む半導体基板１の全面に感光膜ＰＲ５を塗布した後、図３ｉに示すように、露光及び現像工程でｐ型ウェル２領域が選択的にマスキングされるように感光膜ＰＲ５をパターニングする。その後、ｎ型ウェル３領域の上層に形成された第２ゲート電極１０をマスクに用いて第２ゲート電極１０の両側のｎ型ウェル３にボロンイオンを注入する。
【００１０】
ボロンイオン注入後感光膜ＰＲ５を除去する。その後、ｐ型ウェル２及びｎ型ウェル３に注入された不純物イオンを活性化させて、第１ゲート電極９の両側のｐ型ウェル２にはｎ型低濃度不純物拡散領域１１を、第２ゲート電極１０の両側のｎ型ウェル３にはｐ型低濃度不純物拡散領域１２を形成する。すなわち、各ウェル２、３のゲート電極９、１０の両側にＬＤＤ領域を形成する。その後、図４ｊに示すように、第１及び第２ゲート電極９、１０を含む基板の全面に酸化膜を形成した後、エッチバックして第１及び第２ゲート電極９、１０の側面に側壁スペーサ１３を形成する。
第１及び第２ゲート電極９、１０を含む半導体基板１の全面に感光膜ＰＲ６を塗布した後、図４ｋに示すように、露光及び現像工程で前記ｎ型ウェル３領域が選択的にマスキングされるように前記感光膜ＰＲ６をパターニングする。その後、露出されたｐ型ウェル２領域に第１ゲート電極９及び側壁スペーサ１３をマスクにヒ素（Ａｓ）イオンを注入する。
【００１１】
感光膜ＰＲ６を除去した後、第１及び第２ゲート電極９、１０を含む半導体基板１の全面に感光膜ＰＲ７を塗布した後、図４ｌに示すように、露光及び現像工程で前記ｐ型ウェル２領域が選択的にマスキングされるように感光膜ＰＲ７をパターニングする。その結果露出されたｎ型ウェル３領域に第２ゲート電極１０及び側壁スペーサ１３をマスクにＢＦ2 イオンを注入する。
感光膜ＰＲ７を除去した後、ｐ及びｎ型ウェル２、３に注入されたヒ素（Ａｓ）イオン及びＢＦ2 イオンを活性化させ、ｐ型ウェル２の第１ゲート電極９及び側壁スペーサ１３の両側にはｎ型高濃度不純物拡散領域１４を形成し、ｎ型ウェル３の第２ゲート電極１０及び側壁スペーサ１３の両側にはｐ型高濃度不純物拡散領域１５を形成する。すなわち、高濃度のソース／ドレイン領域を形成する。その後、図５ｍに示すように、第１及び第２ゲート電極９、１０及び側壁スペーサ１３を含む基板の全面にサリサイド工程を行うためにＴｉ層１６を形成する。
【００１２】
図５ｎに示すように、前記半導体基板１を熱処理して高濃度不純物拡散領域１４、１５とＴｉ層１６との境界部分に第２シリサイドのＴｉＳｉ2 層１７を形成する。最後に、反応しなかったＴｉ層１６は除去する。
【００１３】
【発明が解決しようとする課題】
従来のデュアルゲートを用いたＣＭＯＳＦＥＴの製造方法においては、以下の問題点があった。
第１に、ｐ型及びｎ型のデュアルゲート電極を形成する工程が、ゲート電極に使用するそれぞれのポリシリコン層にイオンを注入する必要があるため、それにともない感光膜を用いたマスキング工程が増加し、工程が複雑となって、生産性が低下する。
第２に、ゲート電極の抵抗を低くするためにポリシリコン層に不純物イオンを注入したが、単にイオンを注入しただけではポリシリコン層に対する不純物拡散濃度の不均一のためゲート電極の抵抗が増加することがある。そのため、トランジスタの動作特性が不良となり、高集積素子としての信頼度が低下する。
第３に、ゲート電極及びソース／ドレイン領域に対するシリサイド層の形成工程が、ゲート電極の上に対する第１シリサイドのＷＳｉ2 層の形成とソース／ドレイン領域の上に対する第２シリサイドのＴｉＳｉ2 層の形成と、その工程が２度にわたって行われるため、生産性が低下すた。
【００１４】
本発明は、上記のデュアルゲートを有する従来のＣＭＯＳＦＥＴの製造方法の問題点を解決するためになされたもので、ゲート電極の上層とソース／ドレイン領域の上層とにシリサイドを形成する工程を一度で行うことができ、感光膜を用いたマスキング工程を単純化させることができるＣＭＯＳＦＥＴ及びその製造方法を提供することを目的とする。
また、ＰＭＯＳＦＥＴのゲート電極を形成する際に、均一な濃度を有するように形成して、信頼性あるＰＭＯＳＦＥＴを提供することをも目的とする。
【００１５】
【課題を解決するための手段】
本発明のＣＭＯＳＦＥＴは、ｐ型ウエル領域に形成させたゲート電極の構造を２層のｎ型ポリシリコンとし、ｎ型ウエル領域に形成させたゲート電極はｐ型ポリシリコン層、拡散防止膜、ｎ型ポリシリコン層が積層された構造としたことを特徴とするものである。そして、それぞれのゲート電極とそれぞれのウエルの不純物領域の表面にシリサイド膜を形成させる。
【００１６】
上記の本発明のＣＭＯＳＦＥＴの製造方法は以下の通である。まず、半導体基板に選択的に第１導電型ウェル及び第２導電型ウェルを形成して、それらの境界部に隔離絶縁膜を形成する。第２導電型ウェルの上部の所定領域に第１導電型電極からなる第１ゲート電極を形成する一方、第１導電型ウェルの上部の所定領域には第２導電型電極、拡散防止膜、及び第１導電型電極を順次に形成して第２ゲート電極を形成する。第１及び第２ゲート電極の側面に側壁スペーサを形成するとともに、第１及び第２ゲート電極とそれぞれの側壁スペーサの両側の第１及び第２導電型ウェルにそれぞれ第２導電型不純物領域と第１導電型不純物領域を形成する。最後に、第１及び第２ゲート電極の表面と、第１及び第２導電型不純物領域が形成されたそれぞれのウエルの表面にシリサイド膜を形成する。
【００１７】
【発明の実施の形態】
以下、本実施形態実施形態のデュアルゲート構造のＣＭＯＳＦＥＴ及びその製造方法を添付図面に基づき説明する。
図６は本実施形態のＣＭＯＳＦＥＴの構造断面図である。
本実施形態のＣＭＯＳＦＥＴは、ｎ型半導体基板２０上に選択的にｐ型ウェル２１とｎ型ウェル２２が形成され、ｐ型及びｎ型ウェル２１、２２の境界の上の部分に隔離絶縁膜２３が形成される。ｐ型ウェル２１の上部の所定領域にはｎ型の第１及び第２ポリシリコン層２５ａ、２７により構成される第１ゲート電極２８が形成される一方、ｎ型ウェル２２にはｐ型ドープポリシリコン層２５、拡散防止膜２６、ｎ型第２ポリシリコン層２７が順次に積層されて構成された第２ゲート電極２９が形成されている。第１及び第２ゲート電極２８、２９の側面には側壁スペーサ３２が形成される。ｐ型ウェル２１の第１ゲート電極２８の両側にはｎ型低濃度不純物領域３０と高濃度不純物領域３３とからなるＬＤＤ構造が形成されている。一方、ｎ型ウェル２２の第２ゲート電極２９の両側の部分にｐ型低濃度不純物領域３１と高濃度不純物領域３４とからなるＬＤＤ構造が形成されている。本実施形態は、第１及び第２ゲート電極２８、２９の表面とｎ型及びｐ型高濃度不純物領域３３、３４が形成された半導体基板２０の表面にシリサイド膜３６が形成される。半導体基板は本実施形態においてはｎ型としたが、もちろんｐ型であっても差支えない。
【００１８】
図７〜図１０は本実施形態のＣＭＯＳＦＥＴの製造工程断面図である。
まず、図７ａに示すように、ｎ型半導体基板２０上に通常の工程でｐ型ウェル２１及びｎ型ウェル２２を形成した後、ｐ型ウェル２１及びｎ型ウェル２２の境界部に隔離絶縁膜２３を形成する。半導体基板２０はｐ型の半導体基板２０を使用してもよい。また、隔離絶縁膜２３は酸化膜又は窒化膜を使用して形成する。図７ｂに示すように、隔離絶縁膜２３を含む半導体基板２０の全面にゲート酸化膜２４、ドープポリシリコン層２５、及び拡散防止膜２６を形成する。このドープポリシリコン層２５は、ｐ型不純物イオンのボロンイオンがドープされたポリシリコン層を５００〜１０００Åの厚さに形成する。拡散防止膜２６としてはＴｉＮをスパッタリング法を使用して１００〜５００Åの厚さに形成する。
【００１９】
拡散防止膜２６の全面に感光膜ＰＲ１０を塗布した後、図７ｃに示すように、露光及び現像工程でｐ型ウェル２１領域の上層の拡散防止膜２６を選択的に露出させる。その露出された拡散防止膜２６を選択的に除去する。拡散防止膜２６の除去によって露出されたｐ型ウェル２１領域の部分のドープポリシリコン層２５にリンイオンかヒ素イオンのいずれかを注入してｎ型第１ポリシリコン層２５ａを形成する。そのイオンの注入濃度は５×１０14〜５×１０15／ｃｍ2 であり、注入エネルギーは２０〜５０ＫｅＶである。しかし、このリン又はヒ素イオンの注入工程を省略しても差し支えない。
【００２０】
ｎ型第１ポリシリコン層２５ａを形成後感光膜ＰＲ１０を除去する。その後、ｎ型第１ポリシリコン層２５ａ及び拡散防止膜２６の全面にｎ型第２ポリシリコン層２７を形成した後、図８ｄに示すように、ｎ型第２ポリシリコン層２７の上に感光膜ＰＲ１１を塗布し、露光及び現像工程でｐ型及びｎ型ウェル２１、２２の上側のゲート電極を形成する部分にだけ残るように感光膜ＰＲ１１をパターニングする。
図３ｅに示すように、パターニングされた感光膜ＰＲ１１をマスクに用いてエッチングして、ｐ型ウェル２１領域ではｎ型第２ポリシリコン層２７及びｎ型第１ポリシリコン層２５ａを選択的に除去して第１ゲート電極２８を形成し、ｎ型ウェル２２の上層ではｎ型第２ポリシリコン層２７、拡散防止膜２６、及びｐ型ドープポリシリコン層２５を選択的に除去して第２ゲート電極２９を形成する。その後、感光膜ＰＲ１１を除去する。
【００２１】
第１及び第２ゲート電極２８、２９を含む基板の全面に感光膜ＰＲ１２を塗布した後、図８ｆに示すように、選択的にパターニングしてｎ型ウェル２２領域だけをマスキングする。その後、第１ゲート電極２８をマスクに用いてｐ型ウェル２１の第１ゲート電極２８の両側にリン（Ｐ）イオンを注入して、感光膜ＰＲ１２を除去する。
再び、半導体基板２０の全面に感光膜ＰＲ１３を塗布した後、露光及び現像工程でｐ型ウェル２１領域がマスキングされるように感光膜ＰＲ１３をパターニングし、図９ｇに示すように、第２ゲート電極２９をマスクとしてｎ型ウェル２２の第２ゲート電極２９の両側にボロン（Ｂ）イオンを注入して、感光膜ＰＲ１３を除去する。
【００２２】
図９ｈに示すように、前記工程でそれぞれの領域に注入されたボロン（Ｂ）イオン及びリン（Ｐ）イオンを活性化させ、ｐ型ウェル２１の第１ゲート電極２８の両側の部分にはｎ型低濃度不純物領域３０、ｎ型ウェル２２の第２ゲート電極２９の両側の部分にはｐ型低濃度不純物領域３１を形成する。すなわち、ｐ型ウェル２１及びｎ型ウェル２２それぞれにＬＤＤ構造の不純物領域を形成する。その後、双方のゲート電極の側面に酸化膜か窒化膜のいずれかで側壁スペーサ３２を形成する。
【００２３】
第１及び第２ゲート電極２８、２９を含む半導体基板２０の全面に感光膜ＰＲ１４を塗布した後、露光及び現像工程でｎ型ウェル２２領域をマスキングするように、図９ｉに示すように、感光膜ＰＲ１４をパターニングする。その露出されたｐ型ウェル２１に第１ゲート電極２８及び側壁スペーサ３２をマスクとしてヒ素（Ａｓ）イオンを注入する。
感光膜ＰＲ１４を除去して、新たに第１及び第２ゲート電極２８、２９を含む半導体基板２０の全面に感光膜ＰＲ１５を塗布した後、図１０ｊに示すように、露光及び現像工程でｐ型ウェル２１領域をマスキングするように感光膜ＰＲ１５をパターニングする。それにより露出されたｎ型ウェル２２に第２ゲート電極２９及び側壁スペーサ３２をマスクにしてＢＦ2 イオンを注入する。イオン注入後感光膜ＰＲ１５を除去する。
【００２４】
図１０ｋに示すように、ｐ型ウェル２１及びｎ型ウェル２２それぞれに注入されたヒ素（Ａｓ）イオン及びＢＦ2 イオンを活性化させて、ｐ型ウェル２１の第１ゲート電極２８の側壁スペーサ３２の両側にはｎ型高濃度不純物領域３３を形成し、ｎ型ウェル２２の第２ゲート電極２９の側壁スペーサ３２の両側にはｐ型高濃度不純物領域３４を形成する。すなわち、ソース／ドレイン領域として使う不純物領域を形成する。その後、第１、第２ゲート電極２８、２９及び側壁スペーサ３２を含む基板の全面に高融点金属３５を形成する。この高融点金属３５としては、チタンＴｉ、コバルトＣｏのようなシリサイド膜を形成可能な物質を使用してスパッタリング法で形成する。
【００２５】
半導体基板２０の全面を熱処理して、高濃度不純物領域３３、３４が形成されたｐ型及びｎ型ウェル２１、２２の表面、及び第１、第２ゲート電極２８、２９の表面と、その高融点金属３５とを反応させて、図１０ｌに示すように、その境界にＣｏＳｉ2又はＴｉＳｉ2のようなシリサイド膜３６を形成する。その後、反応しなかった高融点金属３５を除去する。
このシリサイド膜３６を形成する条件は、まず、ＲＴＰ(Rapid Thermal Processing)方式で７００℃、Ｎ2 雰囲気で１０秒間熱処理したのち、再度ＲＴＰ方式で９００℃、Ｎ2 雰囲気で２０秒間熱処理して形成する。
最後に、ＨＣｌとＨ2Ｏ2とが混合された水溶液に浸けて反応しない高融点金属３５を除去する除去する。
【００２６】
【発明の効果】
本発明のデュアルゲートのＣＭＯＳＦＥＴは、イオン注入法より不純物拡散濃度が均一であるドープポリシリコン層をデュアルゲート電極の材料として使用しているので、トランジスタとしての動作特性に対する信頼度を高め、かつ、ゲート電極の配線抵抗を低くすることができる。したがって、高速動作に有利な半導体素子を提供することができる。
また、本発明方法は、ｐ型及びｎ型にデュアルゲート電極を形成するとき、各ポリシリコン層にドープポリシリコン層を使用するので、イオン注入後にエッチング工程を行う従来の方法に比べて、フォトリソグラフィ工程、イオン注入工程等が低減される。したがって、生産性を向上させることができる。
さらに、本発明方法は、ゲート電極及びソース／ドレイン領域に対するシリサイド膜の形成工程が一度で行われるため、工程が単純化され、半導体素子の生産性をより向上させることができる。
【図面の簡単な説明】
【図１】  従来のＣＭＯＳＦＥＴの製造工程を示す断面図。
【図２】  従来のＣＭＯＳＦＥＴの製造工程を示す断面図。
【図３】  従来のＣＭＯＳＦＥＴの製造工程を示す断面図。
【図４】  従来のＣＭＯＳＦＥＴの製造工程を示す断面図。
【図５】  従来のＣＭＯＳＦＥＴの製造工程を示す断面図。
【図６】  本発明実施形態のＣＭＯＳＦＥＴの構造断面図。
【図７】  本発明実施形態のＣＭＯＳＦＥＴの製造工程を示す断面図。
【図８】  本発明実施形態のＣＭＯＳＦＥＴの製造工程を示す断面図。
【図９】  本発明実施形態のＣＭＯＳＦＥＴの製造工程を示す断面図。
【図１０】  本発明実施形態のＣＭＯＳＦＥＴの製造工程を示す断面図。
【符号の説明】
２０  半導体基板                  ２１  ｐ型ウェル
２２  ｎ型ウェル                  ２３  隔離絶縁膜
２４  ゲート酸化膜                ２５  ドープポリシリコン層
２５ａ  ｎ型第１ポリシリコン層    ２６  拡散防止膜
２７  ｎ型第２ポリシリコン層      ２８  第１ゲート電極
２９  第２ゲート電極              ３０  ｎ型低濃度不純物領域
３１  ｐ型低濃度不純物領域        ３２  側壁スペーサ
３３  ｎ型高濃度不純物領域        ３４  ｐ型高濃度不純物領域
３５  高融点金属                  ３６  シリサイド膜
【図１】
0003874496.tif 000002
【図２】
0003874496.tif 000003
【図３】
0003874496.tif 000004
【図４】
0003874496.tif 000005
【図５】
0003874496.tif 000006
【図６】
0003874496.tif 000007
【図７】
0003874496.tif 000008
【図８】
0003874496.tif 000009
【図９】
0003874496.tif 000010
【図１０】
0003874496.tif 000011