(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に位置し、前記半導体基板と同じ導電型の少なくとも一つの島状半導体層、前記島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成されるメモリセルとを有する半導体記憶装置であって、前記メモリセルが一つの前記島状半導体層に対して複数形成され、それらが半導体基板面の垂直方向に接続配置され、前記メモリセルが配置される前記島状半導体層の前記半導体基板に対する水平方向の断面積が半導体基板側にいくほど段階的に大きくなることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルが、前記島状半導体層と前記半導体基板の接合部又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により、あるいは前記島状半導体層と前記半導体基板の接合部又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と前記逆導電型の不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層とにより、前記半導体基板から電気的に絶縁されてなる請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のメモリセルの少なくとも一つが他のメモリセルから、前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により、あるいは前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と前記不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層とにより、電気的に絶縁されてなる請求項１に記載の半導体記憶装置。
【請求項４】
前記メモリセルが、前記島状半導体層と前記半導体基板の接合部又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と、前記不純物拡散層と前記半導体基板又は前記島状半導体層との接合部に形成される空乏層とにより、前記半導体基板から電気的に絶縁されてなる請求項１に記載の半導体記憶装置。
【請求項５】
前記複数のメモリセルの少なくとも一つが他のメモリセルから、前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と、前記不純物拡散層と前記島状半導体層との接合部に形成される空乏層とにより、電気的に絶縁されてなる請求項１に記載の半導体記憶装置。
【請求項６】
前記半導体基板と逆導電型の不純物拡散層が、前記島状半導体層と前記半導体基板の接合部に形成され、少なくとも一つの前記メモリセルに対する共通配線である請求項２又は４に記載の半導体記憶装置。
【請求項７】
前記島状半導体層が、マトリクス状に複数個配列され、前記島状半導体層内に、前記メモリセルの電荷蓄積状態を読み出すための配線が形成され、かつ複数の前記制御ゲートが、一方向に連続的に配置されて制御ゲート線を構成し、前記制御ゲート線と交差する方向の複数の前記配線が接続されてビット線を構成する請求項１〜６のいずれか一つに記載の半導体記憶装置。
【請求項８】
前記島状半導体層の側壁の一部又はその周囲を取り囲むように前記島状半導体層に備えられているメモリセルを選択するためのゲート電極が、前記島状半導体層に形成された前記メモリセルの少なくとも一方の端部に形成され、前記ゲート電極が前記メモリセルに対して直列に配置されてなる請求項１〜７のいずれか一つに記載の半導体記憶装置。
【請求項９】
前記ゲート電極に対向する前記島状半導体層が、前記半導体基板又は前記メモリセルから、前記島状半導体層と前記半導体基板の接合部又は前記島状半導体層に形成された前記半導体基板と逆導電型の不純物拡散層により電気的に絶縁されてなる請求項８に記載の半導体記憶装置。
【請求項１０】
前記メモリセル同士の前記チャネル層が電気的に接続するよう、前記島状半導体層に備えられている前記電荷蓄積層に対し自己整合に段状の構造を有する前記島状半導体層の１つの角部ごとの周囲の一部又は全周に前記半導体基板と逆導電型の不純物拡散層が、あるいは前記半導体基板と逆導電型の不純物拡散層と前記不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層が形成されてなる請求項８又は９に記載の半導体記憶装置。
【請求項１１】
前記ゲート電極に対向する前記島状半導体層に配置するチャネル層とメモリセルのチャネル層とが電気的に接続するよう、前記島状半導体層に備えられている前記電荷蓄積層及び前記ゲート電極に対し自己整合に段状の構造を有する前記島状半導体層の１つの角部ごとの周囲の一部又は全周に前記半導体基板と逆導電型の不純物拡散層が、あるいは前記半導体基板と逆導電型の不純物拡散層と前記不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層が形成されてなる請求項８又は９に記載の半導体記憶装置。
【請求項１２】
前記メモリセル同士のチャネル層が電気的に接続するように、前記制御ゲート同士が近接して配置されてなる請求項１〜７のいずれか一つに記載の半導体記憶装置。
【請求項１３】
前記ゲート電極に対向する前記島状半導体層内に配置するチャネル層とメモリセルのチャネル層とが電気的に接続するように、前記制御ゲートと前記ゲート電極とが近接して配置されてなる請求項８又は９に記載の半導体記憶装置。
【請求項１４】
前記制御ゲートと前記ゲート電極とが同じ材料を含む請求項８、９、１１、１３のいずれか一つに記載の半導体記憶装置。
【請求項１５】
前記電荷蓄積層と前記ゲート電極とが同じ材料で形成されてなる請求項８、９、１１、１３のいずれか一つに記載の半導体記憶装置。
【請求項１６】
前記島状半導体層がマトリクス状に複数個配列され、一方向における前記島状半導体層間の最下部の距離が、異なる方向における前記島状半導体層間の最下部の距離よりも小さい請求項１〜１５のいずれか一つに記載の半導体記憶装置。
【請求項１７】
半導体基板上に前記半導体基板と同じ導電型の少なくとも一つの島状半導体層を形成する工程と、
前記島状半導体層の側壁に第一の絶縁膜のサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板をさらに掘り下げ、前記半導体基板に対する水平方向の断面積が半導体基板側にいくほど段階的に大きくなる島状半導体層を形成する工程と、
前記島状半導体層上に絶縁膜及び第一の導電膜を形成する工程と、
前記第一の導電膜を前記島状半導体層の側壁に前記絶縁膜を介してサイドウォール状に形成することで分割する工程とを含むことにより、
前記島状半導体層と、前記島状半導体層の側壁の一部若しくはその周囲に形成された、前記第一の導電膜からなる電荷蓄積層及び別途設けられる制御ゲートから構成される複数のメモリセルを有する半導体記憶装置を製造することからなる半導体記憶装置の製造方法。
【請求項１８】
さらに、前記半導体基板に対する水平方向の断面積が半導体基板側にいくほど段階的に大きくなる島状半導体層の１つの角部ごとの周囲の一部又は全周に前記第一の導電膜に対して自己整合的に前記島状半導体層と逆導電型の不純物を導入する工程とを含む請求項１７に記載の半導体記憶装置の製造方法。
【請求項１９】
さらに、前記第一の導電膜上に層間容量膜を形成する工程と、
前記層間容量膜上に第二の導電膜を形成する工程と、
前記第二の導電膜を前記第一の導電膜の側壁に前記層間容量膜を介してサイドウォール状に形成することにより分割して、複数の前記メモリセルの前記制御ゲートを形成する工程とを含む請求項１８に記載の半導体記憶装置の製造方法。
【請求項２０】
前記導入された不純物が、前記半導体基板表面に対して水平な方向において、前記島状半導体層内で不純物拡散層が繋がるように前記不純物を拡散する請求項１８又は１９に記載の半導体記憶装置の製造方法。
【請求項２１】
前記分割された第一の導電膜間に、第五の導電膜を形成する請求項１７〜２０のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項２２】
前記第一の導電膜を分割する際に、前記島状半導体層に側して前記第一の導電膜直下に形成されるチャネル層が、隣接するチャネル層と互いに電気的に接続される程度に前記第一の導電膜を互いに近接して配置する請求項１７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷蓄積層と制御ゲートとを備えるメモリ・トランジスタを用いた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートをもち、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のものが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。
【０００３】
例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子の注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層又は基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【０００４】
以上の動作において、電子注入と放出、すなわち書き込みと消去を効率よく行うためには、浮遊ゲートと制御ゲート及び基板との間の容量結合の関係が重要である。いいかえると、浮遊ゲート−制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
【０００５】
しかし、近年の半導体技術の進歩、特に微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化が急速に進んでいる。
【０００６】
したがってメモリセル面積が小さくて、しかも浮遊ゲート−制御ゲート間の容量をいかに大きく確保するかが重要な問題となっている。
【０００７】
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか又は浮遊ゲートと制御ゲートとの対向面積を大きくすることが必要である。
【０００８】
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。
【０００９】
ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
【００１０】
したがって十分な容量を確保するためには、浮遊ゲートと制御ゲートとのオーバラップ面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る上で障害となる。
【００１１】
これに対し、特許第２８７７４６２号公報に記載されているＥＥＰＲＯＭは、半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層の側壁を利用してメモリ・トランジスタが構成される。すなわちメモリ・トランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層、溝底部に形成された共通ソース拡散層及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層と制御ゲートとをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となる。また、制御ゲート線と交差する方向の複数のメモリ・トランジスタのドレイン拡散層に接続されたビット線が設けられる。上述したメモリ・トランジスタの電荷蓄積層と制御ゲートが柱状半導体層の下部に形成される。また、１トランジスタ／１セル構成では、メモリ・トランジスタが過消去の状態、すなわち、読出し電位が０Ｖであって、しきい値が負の状態になると、非選択でもセル電流が流れることになり不都合である。これを確実に防止するために、メモリ・トランジスタに直列に直列に、柱状半導体層の上部にその周囲の少くとも一部を取り囲むようにゲート電極が形成された選択ゲート・トランジスタが設けられている。
【００１２】
これにより、従来例であるＥＥＰＲＯＭのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。
【００１３】
円柱状の柱状シリコン層２を有する従来のＥＥＰＲＯＭを、図５６２に示す。また、図５６３（ａ）及び（ｂ）は、それぞれ図５６２のＥＥＰＲＯＭのＡ−Ａ′及びＢ−Ｂ′断面図である。なお、図５６２では、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
【００１４】
このＥＥＰＲＯＭでは、ｐ型シリコン基板１を用い、この上に格子縞状の溝３により分離された複数の柱状ｐ-型シリコン層２がマトリクス配列され、これら各柱状シリコン層２がそれぞれメモリセル領域となっている。各シリコン層２の上面にドレイン拡散層１０が形成され、溝３の底部に共通ソース拡散層９が形成され、溝３の底部に所定厚みの酸化膜４が埋込み形成されている。また、柱状シリコン層２の周囲を取り囲むように、柱状シリコン層２の下部に、トンネル酸化膜５を介して浮遊ゲート６が形成され、さらにその外側に層間絶縁膜７を介して制御ゲート８が形成されて、メモリ・トランジスタが構成される。
【００１５】
ここで、制御ゲート８は、図５６２及び図５６３（ｂ）に示すように、一方向２の複数のメモリセルについて連続的に配設されて、制御ゲート線すなわちワード線ＷＬ（WL1,WL2,…）となっている。そして柱状シリコン層２の上部には、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜３１を介してゲート電極３２が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極３２は、メモリセルの制御ゲート８と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
【００１６】
このように、メモリ・トランジスタ及び選択ゲート・トランジスタが、溝の内部に重ねられた状態で埋込み形成される。制御ゲート線は、その一端部をシリコン層表面にコンタクト部１４として残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部１５を残して、これらにそれぞれワード線ＷＬ及び制御ゲート線ＣＧとなるＡｌ配線１３、１６をコンタクトさせている。
【００１７】
溝３の底部には、メモリセルの共通ソース拡散層９が形成され、各柱状シリコン層２の上面には各メモリセル毎のドレイン拡散層１０が形成されている。このように形成されたメモリセルの基板上はＣＶＤ酸化膜１１により覆われ、これにコンタクト孔が開けられて、ワード線ＷＬと交差する方向のメモリセルのドレイン拡散層１０を共通接続するビット線ＢＬ（BL1,BL2,…）となるＡｌ配線１２が配設されている。
【００１８】
制御ゲート線のパターニングの際に、セルアレイの端部の柱状シリコン層位置にＰＥＰによるマスクを形成し、その表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部１４を残し、ここにビット線ＢＬと同時に形成されるＡｌ膜によってワード線となるＡｌ配線１３をコンタクトさせている。
【００１９】
上記のＥＥＰＲＯＭは、以下のように製造することができる。
【００２０】
まず、高不純物濃度のｐ型シリコン基板１に低不純物濃度のｐ-型シリコン層２をエピタキシャル成長させたウェハを用い、その表面にマスク層２１を堆積し、公知のＰＥＰ工程によりフォトレジスト・パターン２２を形成して、これを用いてマスク層２１をエッチングする（図５６４（ａ））。
【００２１】
次いで、マスク層２１を用いて、反応性イオンエッチング法によりシリコン層２をエッチングして、基板１に達する深さの格子縞状の溝３を形成する。これにより、シリコン層２は、柱状をなして複数の島に分離される。その後、ＣＶＤ法によりシリコン酸化膜２３を堆積し、これを異方性エッチングにより各柱状シリコン層２の側壁に残す。そしてｎ型不純物をイオン注入によって、各柱状シリコン層２の上面にそれぞれドレイン拡散層１０を形成し、溝底部には共通ソース拡散層９を形成する（図５６４（ｂ））。
【００２２】
その後、等方性エッチングにより各柱状シリコン層２の周囲のに酸化膜２３をエッチング除去した後、必要に応じて斜めイオン注入を利用して各シリコン層２の側壁にチャネルイオン注入を行う。チャネルイオン注入に代えて、ＣＶＤ法によりボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。
【００２３】
そして、ＣＶＤシリコン酸化膜４を堆積し、これを等方性エッチングによりエッチングして、溝３の底部に所定厚み埋め込む。その後、熱酸化によって各シリコン層２の周囲に例えば１０ｎｍ程度のトンネル酸化膜５を形成した後、第１層多結晶シリコン膜を堆積する。この第１層多結晶シリコン膜を異方性エッチングによりエッチングして、柱状シリコン層２の下部側壁に残して、シリコン層２を取り囲む形の浮遊ゲート５を形成する（図５６５（ｃ））。
【００２４】
次に、各柱状シリコン層２の周囲に形成された浮遊ゲート６の表面に層間絶縁膜７を形成する。この層間絶縁膜７は、例えば、ＯＮＯ膜とする。そして、第２層多結晶シリコン膜を堆積して異方性エッチングによりエッチングすることにより、やはり柱状シリコン層２の下部に制御ゲート８を形成する（図５６５（ｄ））。このとき、制御ゲート８は、柱状シリコン層２の間隔を、図５６２の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成される。そして不要な層間絶縁膜７及びその下のトンネル酸化膜２をエッチング除去した後、ＣＶＤシリコン酸化膜１１１を堆積し、これをエッチングして溝３の途中まで、すなわちメモリセルの浮遊ゲート７及び制御ゲート８が隠れるまで埋め込む（図５６６（ｅ））。
【００２５】
その後、露出した柱状シリコン層２の上部に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成し、第３層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてＭＯＳトランジスタのゲート電極３２を形成する（図５６６（ｆ））。このゲート電極３２も制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート８の場合に比べて難しい。なぜなら、メモリ・トランジスタ部は２層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって確実にゲート電極３２を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜についてはマスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しの技術を利用すればよい。
【００２６】
なお、制御ゲート線及び選択ゲート線はそれぞれ異なる端部において、柱状シリコン層上面にコンタクト部１４、１５が形成されるように、多結晶シリコン膜エッチングに際してマスクを形成しておく。
【００２７】
最後に、ＣＶＤシリコン酸化膜１１２を堆積して、必要なら平坦化処理を行った後、コンタクト孔を開けて、Ａｌの蒸着、パターニングにより、ビット線ＢＬとなるＡｌ配線１２、制御ゲート線ＣＧとなるＡｌ配線１３及びワード線ＷＬとなるＡｌ配線１６を同時に形成する（図５６７（ｇ））。
【００２８】
この従来例のＥＥＰＲＯＭの１メモリセルの要部断面構造を平面構造に置き換えたものを図５６８（ａ）に示し、図５６８（ｂ）に、等価回路を示す。
【００２９】
図５６８（ａ）及び（ｂ）を用いて、このＥＥＰＲＯＭの動作を説明すれば、次の通りである。
【００３０】
まず、書込みにホットキャリア注入を利用する場合の書込みは、選択ワード線ＷＬに十分高い正電位を与え、選択制御ゲート線ＣＧ及び選択ビット線ＢＬに所定の正電位を与える。これにより選択ゲート・トランジスタＱｓを介して正電位をメモリ・トランジスタＱｃのドレインに伝達して、メモリ・トランジスタＱｃでチャネル電流を流して、ホットキャリア注入が行われ、そのメモリセルのしきい値が正方向に移動する。
【００３１】
消去は、選択制御ゲートＣＧを０Ｖとし、ワード線ＷＬ及びビット線ＢＬに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去の場合には、共通ソースに高い正電位を与えてソース側に電子を放出させることもできる。これにより、メモリセルのしきい値は負方向に移動する。
【００３２】
読出し動作は、ワード線ＷＬにより選択ゲート・トランジスタＱｓを開き、制御ゲート線ＣＧの読出し電位を与えて、電流の有無により“０”、“１”判別を行う。電子注入にＦＮトンネリングを利用する場合には、選択制御ゲート線ＣＧ及び選択ワード線ＷＬに高い正電位を与え、選択ビット線ＢＬを０Ｖとして、基板から浮遊ゲートに電子を注入する。
【００３３】
また、このＥＥＰＲＯＭでは、選択ゲート・トランジスタがあるため、過消去状態になっても誤動作しない。
【００３４】
ところで、この従来例のＥＥＰＲＯＭでは、図５６８（ａ）に示したように、選択ゲート・トランジスタＱｓとメモリ・トランジスタＱｃの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。したがって、図５６３（ａ）及び（ｂ）の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“Ｈ”レベル電位を伝達するために、この分離酸化膜厚が３０〜４０ｎｍ程度であることが必要になる。
【００３５】
このような、微小間隔は、先の製造工程で説明したＣＶＤ法による酸化膜埋込みのみでは実際上は困難である。したがってＣＶＤ酸化膜埋込みは浮遊ゲート６及び制御ゲート８が露出する状態とし、選択ゲート・トランジスタ用のゲート酸化の工程で同時に浮遊ゲート６及び制御ゲート８の露出部に薄い酸化膜を形成する方法が望ましい。
【００３６】
また、この従来例によれば、格子縞状の溝底部を分離領域として、柱状シリコン層が配列され、この柱状シリコン層の周囲を取り囲むように形成された浮遊ゲートをもつメモリセルが構成されるから、メモリセルの占有面積が小さい、高集積化ＥＥＰＲＯＭが得られる。しかも、メモリセル占有面積が小さいにも拘らず、浮遊ゲート−制御ゲート間の容量は十分大きく確保することができる。
【００３７】
なお、従来例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向にそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線がマスクなしで自動的に得られる。これに対して例えば、柱状シリコン層の配置を対称的にした場合には、ＰＥＰ工程を必要とする。
【００３８】
具体的に説明すれば、第２層多結晶シリコン膜を厚く堆積して、ＰＥＰ工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。ついで第３層多結晶シリコン膜を堆積して、上記で説明したと同様に側壁残しのエッチングを行う。
【００３９】
柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては、従来例のように自動的に連続する制御ゲート線が形成できないこともある。
【００４０】
このような場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。
【００４１】
また、従来例では、浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばＭＮＯＳ構造の場合にも有効である。
【００４２】
このようなＭＮＯＳ構造のメモリセルを図５６９に示す。なお、図５６９のＭＮＯＳ構造のメモリセルは、図５６３（ａ）のメモリセルに対応するものである。
【００４３】
電荷蓄積層となる積層絶縁膜２４は、トンネル酸化膜とシリコン窒化膜の積層構造又はその窒化膜表面にさらに酸化膜を形成した構造とする。
【００４４】
上記ＭＮＯＳにおいて、メモリ・トランジスタと選択ゲート・トランジスタを逆にした従来例、すなわち、柱状シリコン層２の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成したメモリセルを図５７０に示す。
【００４５】
共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式が用いる場合に採用することができる。
【００４６】
図５７１は、一つの柱状シリコン層に複数のメモリセルを構成した従来例である。先の従来例と対応する部分には先の従来例と同一符号を付して詳細な説明は省略する。この従来例では、柱状シリコン層２の最下部に選択ゲート・トランジスタＱｓ１を形成し、その上に３個のメモリ・トランジスタＱｃ１、Ｑｃ２、Ｑｃ３を重ね、さらにその上に選択ゲート・トランジスタＱｓ２を形成している。この構造は基本的に先に説明した製造工程を繰り返すことにより得られる。
【００４７】
図５７０及び図５７１に示した従来例においても、メモリ・トランジスタとして浮遊ゲート構造に代え、ＭＮＯＳ構造を用いることができる。
【００４８】
このように、上記従来技術によれば、格子縞状溝によって分離された柱状半導体層の側壁を利用して、電荷蓄積層と制御ゲートとをもつメモリ・トランジスタを用いたメモリセルを構成することにより、制御ゲートと電荷蓄積層間の容量を十分大きく確保して、しかもメモリセル占有面積を小さくして高集積化を図ったＥＥＰＲＯＭを得ることができる。
【００４９】
【発明が解決しようとする課題】
ところでこの従来例では、図５６８（ａ）に示したように、選択ゲート・トランジスタQsとメモリ・トランジスタQcの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。
【００５０】
したがって、図５６３(a)及び(b)の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“Ｈ”レベル電位を伝達するために、この分離酸化膜厚が30〜40nm程度であることが必要になる。このような微小間隔は、先の製造工程で説明したＣＶＤによる酸化膜埋込みのみでは実際上は困難である。
【００５１】
また、従来例では、基板に対して垂直方向にトランジスタを形成していく際、各段毎にトランジスタを形成していけば工程数が増大し、コスト高、製造期間の増加、歩留りの低下を招き、さらに製造されたメモリ・トランジスタにおいては各段毎の熱履歴の違いによるトンネル膜質の違いや拡散層のプロファイルの違いによるセル特性のばらつきをもつようになる。
【００５２】
さらに、従来例では、一つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線ＣＧに読出し電位を与えて、電流の有無により“０”、“１”判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルにおいては基板からのバックバイアス効果により閾値の変動が顕著となる。これにより直列に接続するメモリセルの個数がデバイス上制約されるため、大容量化を行った際に問題となる。
【００５３】
本発明は、上記課題に鑑みなされたものであり、メモリ・トランジスタ間及び選択ゲート・トランジスタとメモリ・トランジスタ間に不純物拡散層を制御よく容易に形成し、複数のメモリセルが半導体基板面に対し垂直方向に直列に配置されてなる構造を有する半導体記憶装置を、段数の増加に伴って工程数が増加することなく、より少ない工程で制御よく形成し、安価に、短期間で製造することができ、さらに、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を少なくすることにより集積度の向上を図ることができる半導体記憶装置及びその製造方法を提供することを目的とする。
【００５４】
【課題を解決するための手段】
本発明によれば、半導体基板と、前記半導体基板上に位置し、前記半導体基板と同じ導電型の少なくとも一つの島状半導体層、前記島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成されるメモリセルとを有する半導体記憶装置であって、前記メモリセルが一つの前記島状半導体層に対して複数形成され、それらが半導体基板面の垂直方向に接続配置され、前記メモリセルが配置される前記島状半導体層の前記半導体基板に対する水平方向の断面積が半導体基板側にいくほど段階的に大きくなることを特徴とする半導体記憶装置が提供される。
【００５５】
本発明によれば、半導体基板上に前記半導体基板と同じ導電型の少なくとも一つの島状半導体層を形成する工程と、
前記島状半導体層の側壁に第一の絶縁膜のサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板をさらに掘り下げ、前記半導体基板に対する水平方向の断面積が半導体基板側にいくほど段階的に大きくなる島状半導体層を形成する工程と、
前記島状半導体層上に絶縁膜及び第一の導電膜を形成する工程と、
前記第一の導電膜を前記島状半導体層の側壁に前記絶縁膜を介してサイドウォール状に形成することで分割する工程とを含むことにより、
前記島状半導体層と、前記島状半導体層の側壁の一部若しくはその周囲に形成された、前記第一の導電膜からなる電荷蓄積層及び別途設けられる制御ゲートから構成される複数のメモリセルを有する半導体記憶装置を製造することからなる半導体記憶装置の製造方法が提供される。
【００５６】
【発明の実施の形態】
本発明の半導体記憶装置では、半導体基板面の垂線方向に電荷蓄積層及び制御ゲートとなる第三の電極を有する複数のメモリセルが直列に接続されている。このメモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、かつ該電荷蓄積層は該島状半導体層の側壁部に形成された段の内側に備えられている。直列に接続する複数のメモリセルの両端部には、選択ゲートとなる第十三の電極を有する選択ゲート・トランジスタが接続されており、該選択ゲートは該島状半導体層の側壁部に形成された段の内側に備えられている。島状半導体層に配置された不純物拡散層は、メモリセルのソース又はドレインとして形成されている。制御ゲートは一方向の複数の島状半導体層について連続的に、かつ、半導体基板面に対し水平方向に配置されてなる第三の配線である制御ゲート線を有している。また、制御ゲート線と交差する方向に不純物拡散層と電気的に接続し、かつ、半導体基板面に対して水平方向に、第四の配線であるビット線を配置している。
【００５７】
なお、島状半導体層は、半導体基板に対する水平方向の断面積が段階的に異なる形状を有していれば、下、すなわち半導体基板側にいくほど小さい断面積を有するような形状でもよいし、大きい断面積を有するような形状でもよいし、一旦小さくなり又は大きくなり、半導体基板側と等しい断面積を有するような形状等でもよい。電荷蓄積層と制御ゲートとは、島状半導体層の側壁の全周囲にわたって形成されていてもよいし、周囲の一部の領域を除く領域に形成されていてもよい。電荷蓄積層と制御ゲートとは、島状半導体層の段の内側、つまり小さな断面積を有する部分に形成されていてもよいし、外側（大きな断面積を有する部分に形成されていてもよいし、段をまたがって形成されていてもよいし、その形成部分は問わない。ただし、製造プロセスの容易の観点から、小さな断面積を有する部分に形成されることが好ましい。
【００５８】
また、１つの島状半導体層には、メモリセルが１個のみ形成されていてもよいし、２個以上形成されていてもよい。メモリセルが３個以上形成されている場合には、メモリセルの下部及び／又は上部に選択ゲートが形成され、この選択ゲートと島状半導体層とにより構成される選択トランジスタが形成されていることが好ましい。
【００５９】
本発明の半導体装置において、メモリセルの少なくとも１つが半導体基板から「電気的に絶縁」されているとは、半導体基板と島状半導体層との間が電気的に絶縁されているものでもよく、メモリセルが２個以上形成されている場合には、メモリセル間が電気的に絶縁されることにより、この絶縁された個所よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよく、また、後述するように、任意に、メモリセルの下部に選択ゲート（ゲート電極）が形成されている場合には、選択ゲートによって構成される選択トランジスタと半導体基板との間が電気的に絶縁されているものでもよく、選択トランジスタとメモリセルとの間が電気的に絶縁されることにより、この絶縁された領域よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよい。なかでも、半導体基板と島状半導体層との間、あるいはメモリセルの下部に選択トランジスタが形成されている場合であって、選択トランジスタと半導体基板との間が電気的に絶縁されているものが好ましい。電気的な絶縁は、例えば、半導体基板と異なる導電型の不純物拡散層を、絶縁しようとする領域の全部にわたって形成することにより行ってもよいし、絶縁しようとする領域の一部に不純物拡散層を形成し、その接合部における空乏層を利用して行ってもよいし、さらには、電気的に導電しない程度に間隔をあけることにより、結果的に電気的に絶縁されるようにしてもよい。また、半導体基板とセル又は選択トランジスタは、例えばＳｉＯ2等の絶縁膜で電気的に絶縁されていてもよい。なお、メモリセルが複数個形成されている場合、任意に、メモリセルの上下部に選択トランジスタが形成されている場合には、任意のメモリセル間及び／又は選択トランジスタとメモリセルとの間が、電気的に絶縁されていてもよい。
メモリセルアレイの平面図における実施の形態
上記メモリセルアレイの平面図において第二の配線若しくは第五の配線である選択ゲート線、第三の配線である制御ゲート線、第四の配線であるビット線及び第一の配線であるソース線のレイアウトを含めて図１から図８にまとめて説明する。
【００６０】
図１〜図７は、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図の一実施例である。図８は、電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造であるメモリセルアレイを示す平面図の一実施例である。図１〜図８における平面図は、上記メモリセルアレイの下段メモリセルにおける断面を示している。
【００６１】
図１は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は、基板面に対し平行に配置されている。また、第四の配線層840と交差する方向であるＡ−Ａ’方向と第四の配線層840方向であるＢ−Ｂ’方向で、島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図１ではＡ−Ａ’方向に連続して形成され、第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され、第二の配線層となる。
【００６２】
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ’側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とは、メモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、図１では、第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。
【００６３】
また、第一の配線層と電気的に接続するための端子は、島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体部に被覆されてなる第二の導電膜で形成されている。
【００６４】
第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932、933と接続している。図１では、第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。
【００６５】
なお、メモリセルを形成する円柱状の島状半導体部の配列は、図１のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があれば、メモリセルを形成する円柱状の島状半導体部の配列は限定されない。
【００６６】
第一のコンタクト部910に接続される島状半導体部は、図１ではＡ−Ａ’方向に接続するメモリセルのＡ側の全ての端部に配置されているが、Ａ’側の端部の一部若しくは全てに配置してもよいし、第四の配線層840と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。また、第二のコンタクト部921や924、第三のコンタクト部932や933に接続されてなる第二の導電膜で被覆される島状半導体部は、第一のコンタクト部910が配置されない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよし、第二のコンタクト部921や924、第三のコンタクト部932などを分割して配置してもよい。
【００６７】
第一の配線層810や第四の配線層840は、所望の配線が得られれば、幅や形状は問わない。また、島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが、絶縁膜を介して接する状態であることを有する。
【００６８】
例えば、図１では、第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、該第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、該第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、該第二の導電膜が第四の配線層840と交差する方向であるＡ−Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき該島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。
【００６９】
また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【００７０】
図１においては、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の配線層921や924、第三の配線層932などの上に形成しているが、各々接続できるならば、第二及び第三の配線層の形状は問わない。また、図１では、選択ゲート・トランジスタは複雑になるため省略しているが、製造例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断面、Ｅ−Ｅ’断面、Ｆ−Ｆ’断面を併記している。
【００７１】
図２は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交せずに交差した点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は、基板面に対し平行に配置されているメモリセルアレイを示す。
【００７２】
また、第四の配線層840と交差する方向であるＡ−Ａ’方向と図中のＢ−Ｂ’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図２ではＡ−Ａ’方向に、連続して形成され、第三の配線層となる。同様に、選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。
【００７３】
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図２のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図２のＡ−Ａ’方向に接続するメモリセルのＡ’側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図２においては、第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。
【００７４】
また、第一の配線層と電気的に接続するための端子は、島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体部に被覆されてなる第二の導電膜で形成されている。また、第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932、933と接続している。図２では、第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。
【００７５】
なお、メモリセルを形成する円柱状の島状半導体部の配列は、図２のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があれば、メモリセルを形成する円柱状の島状半導体部の配列は限定されない。また、第一のコンタクト部910に接続されてなる島状半導体部は、図２では、Ａ−Ａ’方向に接続するメモリセルのＡ側の全ての端部に配置されているが、Ａ’側の端部の一部若しくは全てに配置してもよいし、第四の配線層840と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。
【００７６】
また、第二のコンタクト部921や924、第三のコンタクト部932や933に接続さる第二の導電膜で被覆される島状半導体部は、第一のコンタクト部910が配置されてない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部921や924、第三のコンタクト部932などを分割して配置してもよい。
【００７７】
第一の配線層810や第四の配線層840は、所望の配線が得られれば幅や形状は問わない。
【００７８】
島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが、絶縁膜を介して接する状態であることを有する。
【００７９】
例えば、図２では、第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜は第四の配線層840と交差する方向であるＡ−Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。
【００８０】
第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【００８１】
図２では、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の配線層921や924、第三の配線層932などの上に形成しているが、各々接続できるのであれば、第二及び第三の配線層の形状は問わない。また、図２では、選択ゲート・トランジスタは複雑になるため省略しているが、製造例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００８２】
図３及び図４は、図１及び図２に対し、メモリセルを形成する島状半導体部の断面形状が四角形で、配置している向きがそれぞれ異なっている場合の例をそれぞれ示している。なお、島状半導体部の断面形状は、円形や四角形に限らない。例えば、楕円形や六角形あるいは八角形などでもよい。但し、島状半導体部の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角をもつものであっても、フォト工程やエッチング工程などにより角が丸みを帯び、該島状半導体部の断面形状は円形や楕円形に近づく。図３及び図４では、選択ゲート・トランジスタは複雑になるため省略している。
【００８３】
図６及び図７は、図１に対し、メモリセルを形成する島状半導体部の断面形状が円形でなく楕円であり、楕円の長軸の向きがＢ−Ｂ’方向及びＡ−Ａ’方向である場合をそれぞれ示している。この楕円の長軸の向きはＡ−Ａ’方向及びＢ−Ｂ’方向に限らず、どの方向に向いていてもよい。図６及び図７では、選択ゲート・トランジスタは複雑になるため省略している。
【００８４】
以上、電荷蓄積層として浮遊ゲートを有する半導体記憶装置の平面図について説明したが、図１〜図７の配置及び構造は種々組み合わせて用いてもよい。
【００８５】
電荷蓄積層として浮遊ゲート以外を用いるメモリセルアレイも平面図について説明する。
【００８６】
図８は、図１に対し、例えばＭＯＮＯＳ構造のように電荷蓄積層に積層絶縁膜を用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。図８では、製造例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記しているが、選択ゲート・トランジスタは複雑になるため省略している。
メモリセルアレイの断面図における実施の形態
本発明の半導体記憶装置の断面図を、図９〜図５６に示す。
【００８７】
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を、図９〜図５０に示す。これらの図９〜図５０の断面図において、奇数の図面は、図１におけるＡ−Ａ′断面図であり、偶数の図面は図１におけるＢ−Ｂ′断面図である。
【００８８】
この実施の形態では、ｐ型シリコン基板１００上に複数の、例えば少なくとも一つの段を有する柱状をなした島状半導体層１１０がマトリクス配列され、これら各島状半導体層１１０の上部と下部に選択ゲートとなる第二の電極若しくは第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、図９〜図５０では、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造となっている。すなわち、島状半導体層間の溝底部に所定厚みの第七の絶縁膜であるシリコン酸化膜４６０が配置され、島状半導体層１１０の周囲を取り囲むように形成される窪みの内部に、ゲート絶縁膜４８０を介して選択ゲートとなる第二の電極５００が配置されて選択ゲート・トランジスタとし、該選択ゲート・トランジスタ上方に、島状半導体層１１０の側壁部に形成される段の内側にトンネル酸化膜４４０を介して浮遊ゲート５１０が配置され、さらにその浮遊ゲート５１０の側壁の少なくとも一部に複層膜からなる層間絶縁膜６１０を介して制御ゲート５２０が配置されてメモリ・トランジスタとした構造となっている。
【００８９】
さらに、このメモリ・トランジスタを同様に複数個配置した上方に、先ほどと同様に選択ゲートとなる第五の電極５００を有するトランジスタを島状半導体層１１０の側壁部に形成される段の内側にゲート絶縁膜４８０を介して配置する。
【００９０】
また、選択ゲート５００及び制御ゲート５２０は、図１及び図９に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線若しくは第五の配線である選択ゲート線及び第三の配線である制御ゲート線となっている。
【００９１】
半導体基板面には、メモリセルのソース拡散層７１０が配置され、さらに、各々のメモリセル間及び選択ゲート・トランジスタとメモリセル間に拡散層７２０が配置され、各島状半導体層１１０の上面には各メモリセル毎のドレイン拡散層７２５が配置されている。
【００９２】
なお、メモリセルのソース拡散層７１０は、メモリセルの活性領域が半導体基板に対してフローティング状態となるように配置してもよいし、半導体基板面の下方に絶縁性の膜を挿入するような構造、例えばＳＯＩ基板を用いてもよい。
【００９３】
このように配置されたメモリセルの間には、ドレイン拡散層７２５の上部が露出されるよう第八の絶縁膜である酸化膜４６０が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層７２５を共通接続するビット線となるアルミニウム配線８４０が配設されている。なお、拡散層７２０の不純物濃度分布は均一であるよりも、例えば、不純物を島状半導体層１１０に導入し、熱拡散処理を行うことにより、島状半導体層１１０の表面から内側へ進む方向につれて徐々に濃度が薄くなるような分布であることが好ましい。これにより拡散層７２０と島状半導体層１１０との接合耐圧が向上し、かつ寄生容量も減少する。
【００９４】
また、同様にソース拡散層７１０の不純物濃度分布についても半導体基板１００の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなるような分布であることが好ましい。これによりソース拡散層７１０と半導体基板１００との接合耐圧が向上し、かつ第一の配線層における寄生容量も減少する。
【００９５】
図９及び図１０では、浮遊ゲート５１０の膜厚が制御ゲート５２０の膜厚と等しい場合の一例を示している。
【００９６】
図１１及び図１２は、各トランジスタの間には拡散層７２０が配置されない場合の一例を示している。
【００９７】
図１３及び図１４では、拡散層７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である５００、５１０、５２０の間に配置する第三の電極である多結晶シリコン膜５５０を形成した場合の一例を示している。
【００９８】
なお、図１では、第三の電極である多結晶シリコン膜５５０は複雑になるため省略している。
【００９９】
図１５及び図１６は、層間絶縁膜６１０を単層膜で形成した場合の一例を示す。
【０１００】
図１７及び図１８は、一つのゲートの材料が他のゲートの材料と異なる場合の一例として、メモリセルの制御ゲート５２０及び制御ゲートを接続する第三の導電膜５３０の材料が、浮遊ゲート５１０の材料と異なる場合を示している。
【０１０１】
図１９及び図２０は、ソース拡散層７１０によりメモリセルの活性領域が半導体基板に対してフローティング状態となる場合の一例を示している。
【０１０２】
図２１及び図２２は、ソース拡散層７１０及びメモリセル間拡散層７２０によりメモリセルの活性領域が半導体基板に対してフローティング状態となる場合の一例を示している。
【０１０３】
図２３及び図２４は、図９及び図１０に対し、一つの段に浮遊ゲート５１０と制御ゲート５２０の両方がはみ出ることなく配置された場合の一例を示している。
【０１０４】
図２５及び図２６は、図９及び図１０に対し、制御ゲート５２０が段から完全にはみ出して配置された場合の一例を示している。
【０１０５】
図２７及び図２８は、図９及び図１０に対し、島状半導体層の各段の形状が鈍角に形成された場合の一例を示している。
【０１０６】
図２９及び図３０は、図９及び図１０に対し、島状半導体層の各段の形状が鋭角に形成された場合の一例を示している。
【０１０７】
図３１及び図３２は、図９及び図１０に対し、島状半導体層の各段の横幅が半導体基板上面より順に小さくなる場合の一例を示している。
【０１０８】
図３３及び図３４は、図９及び図１０に対し、島状半導体層の各段の横幅が半導体基板上面より順に大きくなる場合の一例を示している。
【０１０９】
図３５及び図３６は、図９及び図１０に対し、島状半導体層の各段の中心軸が一方向に偏った場合の一例を示している。
【０１１０】
図３７及び図３８は、図９及び図１０に対し、島状半導体層の各段の中心軸がランダムにずれた場合の一例を示している。
【０１１１】
図３９及び図４０は、図９及び図１０に対し、島状半導体層の各段の角部が丸い形状を有する場合の一例を示している。
【０１１２】
図４１及び図４２は、図９及び図１０に対し、島状半導体層の各段の高さが偏ってずれた場合の一例を示している。
【０１１３】
図４３及び図４４は、図９及び図１０に対し、島状半導体層の各段の高さがランダムにずれた場合の一例を示している。
【０１１４】
図４５及び図４６は、図９及び図１０に対し、ゲート絶縁膜４８０の膜厚がトンネル酸化膜４４０の膜厚より大きい場合の一例を示している。
【０１１５】
図４７及び図４８は、図９及び図１０に対し、制御ゲート５２０の膜厚が浮遊ゲート５１０の膜厚より大きい場合の一例を示している。
【０１１６】
図４９及び図５０は、図９及び図１０に対し、制御ゲート５２０の膜厚が浮遊ゲート５１０の膜厚より小さい場合の一例を示している。
【０１１７】
電荷蓄積層として積層絶縁膜を有する半導体記憶装置の断面図を、図５１〜図５６に示す。これらの図５１〜図５６の断面図において、奇数の図面は、図８におけるＡ−Ａ’断面図であり、偶数の図面は図８におけるＢ−Ｂ’断面図である。
【０１１８】
この実施の形態では、図５１〜図５６の順に、図９から図１４に対して電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。
メモリセルアレイの動作原理における実施の形態
本発明の半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。
【０１１９】
以下に、電荷蓄積層として浮遊ゲートを有するメモリセルを一例に読み出し、書き込み、消去の動作原理について説明する。ただし、以下の読み出し、書き込み及び消去は、本発明のすべての半導体記憶装置に適応することができる。また、以下においては、ｐ型半導体で形成されるメモリセルの動作原理の一例を述べるが、ｎ型半導体で形成される場合のように、全ての電極の極性が入れ代わってもよい。このときの電位の大小関係はｐ型半導体の場合の反対になる。
まず、本発明の半導体記憶装置のアレイ構造は、電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを有する島状半導体部において、第４の電極が、該島状半導体部の各々の一方の端部に接続し、他方の端部には第１の電極が接続している場合における読み出し手法について述べる。
【０１２０】
図５７は、上記メモリセル構造の等価回路を示す。
【０１２１】
例えば、島状半導体部がｐ型半導体で形成される場合、図５７に示す選択セルを読み出すには、第１の電極に第一の電位を与え、選択セルに接続される第３の電極に第三の電位を与え、選択セルに接続される第４の電極に第四の電位を与える。電位の大小関係は、第四の電位＞第一の電位であり、第４の電極を流れる電流若しくは第１の電極に流れる電流により“０”、“１”を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、“０”、“１”を判定し得る電位とする。
【０１２２】
読み出し時のタイミングチャートの一例を図９０に示す。図９０は、第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１２３】
最初に、第１の電極、第３の電極、第４の電極、それぞれに第一の電位である接地電位を与えた状態から、第４の電極に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第３の電極に、例えば第三の電位として、例えば4Vを与え、第４の電極を流れる電流若しくは第１の電極に流れる電流をセンスする。
【０１２４】
その後、第３の電極を第一の電位である接地電位に戻し、第４の電極を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは、前後しても、同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは、前後しても同時でもよい。ここで最初に第1の電極、第３の電極、第４の電極、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに、第３の電極に関しては常に第三の電位を与えつづけてもよい。
【０１２５】
続いて、読み出し時のタイミングチャートの別の例を図９１に示す。図９１は、第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１２６】
最初に、第１の電極、第３の電極、第４の電極、それぞれに第一の電位である接地電位を与えた状態から、第４の電極に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第３の電極に、例えば第三の電位として、例えば0Vを与え、第４の電極を流れる電流若しくは第１の電極に流れる電流をセンスする。
【０１２７】
その後、第３の電極を第一の電位である接地電位に戻し、第４の電極を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは、前後しても、同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは、前後しても、同時でもよい。ここで最初に第１の電極、第３の電極、第４の電極それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに、第３の電極に関しては、常に第三の電位を与えつづけてもよい。
【０１２８】
次に、本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)直列に接続した島状半導体部を有している場合の読み出し手法について述べる。
【０１２９】
図５８は、上記メモリセル構造の等価回路を示す。例えば該島状半導体部がｐ型半導体で形成される場合、図５８に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第１の電極10に第一の電位を与え、選択セルと直列に配置される第２の電極２０に第二の電位を与え、選択セルに接続される第３の電極(30-h)(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置される非選択セルと接続する第３の電極(30-１〜 30-(h-1))には第七の電位を与え、同じく第３の電極（30-（h＋１）〜 30-L）には第十一の電位を与え、第４の電極40に第四の電位を与え、選択セルと直列に配置される第５の電極50に第五の電位を与え、電位の大小関係は第四の電位＞第一の電位であり、第４の電極40を流れる電流若しくは第１の電極10に流れる電流により“０”、“１”を判定する。このとき、第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、“０”、“１”を判定し得る電位とし、第七の電位および第十一の電位は電荷蓄積層の蓄積電荷量にかかわらず、メモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。
【０１３０】
例えば、第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位であればよい。なお、h=1の時には、第３の電極(30-2〜30-L)には、2≦h≦L-1のときの第３の電極(30-(h+1)〜30-L)と同様の電位が与えられる。また、h=Lの時には、第３の電極(30-1〜30-(L-1))には、2≦h≦L-1のときの第３の電極(30-1〜30-(h-1))と同様の電位が与えられる。
【０１３１】
第二の電位および第五の電位はセル電流が流れ得る電位、例えば第２の電極および第５の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。また、第1の電極10が半導体基板内に不純物拡散層として形成されており、メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。
【０１３２】
また、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、第一の電極に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第１の電極から電源までの間の不純物拡散層の抵抗成分が起因して、第１の電極の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。
【０１３３】
第１の電極10が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。さらに、第１の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０１３４】
第３の電極(30-L)に接続しているメモリセルから第３の電極(30-1)に接続しているメモリセルまで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。
【０１３５】
読み出し時のタイミングチャートの一例を図９２に示す。図９２は、第一の電位として接地電位を与え、第２の電極、第５の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１３６】
最初に、第１の電極10、第２の電極20、第３の電極30、第４の電極40、第５の電極50それぞれに第一の電位である接地電位を与えた状態から、第２の電極20に、例えば第二の電位として、例えば3Vを与え、第５の電極50に、例えば第五の電位として第二の電位と等しい3Vを与え、その後に第４の電極40に第四の電位として、例えば1Vを与え、選択セルと接続されてなる第３の電極(30-h)に、例えば第三の電位として例えば4.0Vを与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-１〜30-(h-1))に、例えば第七の電位として、例えば8Vを与え、同じく第３の電極(30-(h+１)〜30-L)に、例えば第十一の電位として、例えば第七の電位と等しい8Vを与え、第４の電極40を流れる電流若しくは第１の電極10に流れる電流をセンスする。
【０１３７】
その後、第３の電極(30-h)以外である第３の配線(≠30-h)を第一の電位である接地電位に戻し、第３の電極(30-h)を第一の電位である接地電位に戻し、第４の電極40を第一の電位である接地電位に戻し、第２の電極20および第５の電極50を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。
【０１３８】
また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで、最初に第１の電極10、第２の電極20、第３の電極(30‐１〜30-L)、第４の電極40、第５の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０１３９】
さらに、第３の電極(30-h)に関しては、常に第三の電位を与えつづけてもよい。
【０１４０】
上述においては第３の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べたが、第３の電極(30-h)以外の一つの第３の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。また、第一の電位と第四の電位を入れ代えてもよい。
【０１４１】
読み出し時のタイミングチャートの別の例を図９３に示す。図９３は、第一の電位として接地電位を与え、第２の電極・第5の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１４２】
最初に、第１の電極10、第２の電極20、第３の電極30、第４の電極40、第５の電極50それぞれに第一の電位である接地電位を与えた状態から、第２の電極20に、例えば第二の電位として、例えば3Vを与え、第５の電極50に、例えば第五の電位として第二の電位と等しい3Vを与え、その後に第４の電極40に第四の電位として、例えば1Vを与え、選択セルと接続されてなる第３の電極(30-h)に、例えば第三の電位として、例えば第一の電位である接地電位を与え続け、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-１〜30-(h-1))に、例えば第七の電位として、えば5Vを与え、同じく第３の電極(30-(h+１)〜30-L)に、例えば第十一の電位として、例えば第七の電位と等しい5Vを与え、第４の電極40を流れる電流若しくは第1の電極10に流れる電流をセンスする。
【０１４３】
その後、第３の電極(30-h)以外である第３の電極(≠30-h)を第一の電位である接地電位に戻し、第４の電極40を第一の電位である接地電位に戻し、第２の電極20および第５の電極50を第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。
【０１４４】
また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで、最初に第１の電極10、第２の電極20、第３の電極(30‐１〜30-L)、第４の電極40、第５の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに、第３の電極(30-h)に関しては、常に第三の電位を与えつづけてもよい。第三の電位は接地電位をとり得る。
【０１４５】
上述においては、第３の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第３の電極(30-h)以外の一つの第３の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。また、第一の電位と第四の電位を入れ代えてもよい。
【０１４６】
さらに、本発明の半導体記憶装置の構造の一例として、電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを、例えば２個直列に接続した島状半導体部を有している場合の読み出し手法について述べる。
【０１４７】
図６０は、上記メモリセル構造の等価回路を示す。
【０１４８】
例えば、この島状半導体部がｐ型半導体で形成される場合、図６０に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第１の電極10に第一の電位を与え、選択セルに接続される第３の電極(30-1)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-2)には第十一の電位を与え、選択セルを含む島状半導体部に接続する第４の電極40に第四の電位を与え、電位の大小関係は第四の電位>第一の電位であり、第４の電極40を流れる電流若しくは第１の電極10に流れる電流により“０”、“１”を判定する。このとき第三の電位は電荷蓄積層の蓄積電荷量を区別できる、つまり、“０”、“１”を判定し得る電位とし、第十一の電位は電荷蓄積層の蓄積電荷量にかかわらず、メモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。例えば、第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位であればよい。
【０１４９】
また、第1の電極10が半導体基板内に不純物拡散層として形成され、メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第一の電位は、この電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。
【０１５０】
また、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、第一の電極10に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第１の電極10から電源までの間の不純物拡散層の抵抗成分が起因して、第１の電極10の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ、読み出し電流の低下することが防げる。
【０１５１】
第１の電極10が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。
【０１５２】
また、第1の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０１５３】
読み出し時のタイミングチャートの一例を図９４に示す。図９４は、第一の電位として接地電位を与え、第2の電極・第5の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１５４】
最初に、第１の電極10、第３の電極(30-1〜30-2)、第４の電極40それぞれに第一の電位である接地電位を与えた状態から、第４の電極40に第四の電位として例えば1Vを与え、その後に選択セルと接続されてなる第３の電極(30-1)に、例えば第三の電位として、例えば4Vを与え、その後に選択セルと直列に配置されている非選択セルと接続される第３の電極(30-2)に、例えば第十一の電位として、例えば第七の電位と等しい8Vを与え、第4の電極(40)を流れる電流若しくは第1の電極(１0)に流れる電流をセンスする。
【０１５５】
その後、第３の電極(30-2)を第一の電位である接地電位に戻し、第３の電極(30-1)を第一の電位である接地電位に戻し、第４の電極40を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで、最初に第１の電極10、第３の電極(30-1〜30-2)、第４の電極40それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに、第３の電極(30-1)に関しては常に、第三の電位を与えつづけてもよい。また、第三の電位は接地電位をとり得る。
【０１５６】
上述においては、第３の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べたが、第３の電極(30-１)以外の一つの第３の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。また、第一の電位と第四の電位を入れ代えてもよい。
読み出し時のタイミングチャートの一例を図９５に示す。図９５は、第一の電位として接地電位を与え、第２の電極、第５の電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１５７】
最初に、第１の電極10、第３の電極(30-1〜30-2)、第４の電極40それぞれに第一の電位である接地電位を与えた状態から、第４の電極40に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第３の電極(30-1)に、例えば第三の電位として、例えば第一の電位である接地電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-2)に、例えば第十一の電位として、例えば第七の電位と等しい5Vを与え、第４の電極40を流れる電流若しくは第１の電極10に流れる電流をセンスする。
【０１５８】
その後、第３の配線(30-2)を第一の電位である接地電位に戻し、第３の電極(30-1)を第一の電位である接地電位に戻し、第４の電極40を第一の電位である接地電位に戻す。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの電極を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで、最初に第１の電極10、第３の電極(30-1〜30-2)、第４の電極40それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに、第３の電極(30-1)に関しては、常に第三の電位を与えつづけてもよい。第三の電位は、接地電位をとり得る。
【０１５９】
上述においては、第３の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べたが、第３の電極(30-１)以外の一つの第３の電極をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。また、第一の電位と第四の電位を入れ替えてもよい。
【０１６０】
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M,Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第４の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第１の配線が接続しており、また、半導体基板に平行で、かつ、第４の配線と交差する方向に配置される複数個、例えばN×L個の第３の配線は、メモリセルの第３の電極と接続している場合の読み出し手法について述べる。
【０１６１】
図６２は、第１の配線を第３の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。
【０１６２】
例えば、島状半導体部がp型半導体で形成される場合、図６２に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第1の配線(1-j)  (jは1≦j≦Nの正の整数)に第一の電位を与え、選択セルと直列に配置される第２の電極に接続する第２の配線(2-j)に第二の電位を与え、選択セルに接続される第３の配線(3-j-h)  (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線（3-j-１〜 3-j-（h−１））には第七の電位を与え、同じく第３の配線(3-j-(h+１)〜 3-j-L)には第十一の電位を与え、選択セルと直列に配置されず非選択セルと接続される第３の配線(≠3-j-１〜 3-j-L)には第十二の電位を与え、選択セルを含む島状半導体部に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第４の配線（≠4-i）に第八の電位を与え、選択セルと直列に配置される第５の電極に接続する第５の配線（5-j）に第五の電位を与え、第２の配線（2-j）を除く第２の配線（≠2-j）若しくは第５の配線（5-j）を除く第５の配線(≠5-j)の少なくともどちらか一方に第六の電位を与える。但し、h＝１の時には第３の電極（3-j-2〜3-j-L）には２≦h≦L-1のときの第３の電極（3-j-（h＋１）〜3-j-L）と同様の電位が与えられる。
【０１６３】
また、h＝Lの時には第３の電極（3-j-1〜3-j-（L-1））には２≦h≦L-1のときの第３の電極（3-j-1〜3-j-（h-1））と同様の電位が与えられる。電位の大小関係は、第四の電位＞第一の電位であり、第4の配線(4-i)を流れる電流若しくは第1の配線(1-j)に流れる電流により“０”、“１”を判定する。このとき第三の電位は、電荷蓄積層の蓄積電荷量を区別できる、つまり、“０”、“１”を判定し得る電位とし、第七の電位および第十一の電位は、電荷蓄積層の蓄積電荷量にかかわらずメモリセルに、常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。
【０１６４】
例えば、第３の配線に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位であればよい。また、第二の電位および第五の電位はセル電流が流れ得る電位、例えば第２の配線に接続されてなる第２の電極および第５の配線に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。
【０１６５】
また、第六の電位はセル電流が流れ得ない電位、例えば第２の配線に接続されてなる第２の電極および第５の配線に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以下の電位であればよい。第八の電位は第一の電位と同等が好ましい。
【０１６６】
第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の配線(1-j)に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。
【０１６７】
また、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し、同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、選択セルを含む島状半導体層に接続される第１の配線(1-j)に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第１の電極から電源までの間の不純物拡散層の抵抗成分が起因して、第１の電極の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。
【０１６８】
さらに、第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。また、第１の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０１６９】
第３の配線(3-j-L)に接続しているメモリセルから第３の配線(3-j-1)に接続しているメモリセルまで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。第３の配線（3-j-h)に接続している複数若しくは全てのメモリセルの読み出しを同時に行ってもよく、その特別な場合として、第３の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば８つおきの第４の配線(即ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、第４の配線(4-i)、第４の配線（4-（i+8））、第４の配線（4-（i+16））…のような）ごとに読み出しを同時に行ってもよい。また、共通でない第４の配線をもつ複数の第３の配線の読み出しを同時に行ってもよい。上記読み出し方法を組み合わせて用いてもよい。
【０１７０】
図６７に、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)に第一の電位を与える以外は図６２の読み出しの電圧配置と同様である。
【０１７１】
図６９に、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に第一の電位を与える以外は図６２の読み出しの電圧配置と同様である。
【０１７２】
図９６に、第１の配線を第３の配線と平行に配置したときの読み出し時のタイミングチャートの一例を示す。図９６は、第一の電位として接地電位を与え、第２の配線、・第５の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１７３】
最初に、第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに第一の電位である接地電位を与えた状態から、第２の配線(2-j)に、例えば第二の電位として、例えば3Vを与え、第５の配線(5-j）に、例えば第五の電位として第二の電位と等しい３Vを与え、その後に第４の配線（4-i）に第四の電位として、例えば1Vを与え、選択セルと接続されてなる第３の配線（3-j-h)に、例えば第三の電位として、例えば4Vを与え、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-１〜3-j-(h-1))に、例えば第七の電位として、例えば8Vを与え、同じく第３の配線(3-j-(h＋１）〜3-j-L）に、例えば第十一の電位として、例えば第七の電位と等しい8Vを与え、第４の配線（4-i）を流れる電流若しくは第１の配線（1-j）に流れる電流をセンスする。
【０１７４】
その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)を第一の電位である接地電位に戻し、第３の配線(3-j-h)を第一の電位である接地電位に戻し、第４の配線(4-i)を第一の電位である接地電位に戻し、第２の配線(2-j)および第５の配線(5-j)を第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。
【０１７５】
また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで、最初に第1の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに、第３の配線(3-j-h)に関しては、常に第三の電位を与えつづけてもよい。
【０１７６】
上述においては、第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べてきたが、第３の配線(3-j-h)以外の一つの第３の配線をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
【０１７７】
第１の配線を第３の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図９７に示す。図９７は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１７８】
最初に、第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに第一の電位である接地電位を与えた状態から、第２の配線(≠2-j)及び第５の配線(≠5-j）に第六の電位として、例えば−1Vを与え、第２の配線（2-j）に、例えば第二の電位として、例えば３Vを与え、第５の配線（5-j）に、例えば第五の電位として第二の電位と等しい３Vを与え、第４の配線（4-i）に第四の電位として、例えば1Vを与え、選択セルと接続されてなる第３の配線(3-j-h)に、例えば第三の電位として、例えば第一の電位である接地電位を与え続け、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-１〜3-j-(h-1))に、例えば第七の電位として、例えば5Vを与え、同じく第３の配線(3-j-（h＋１）〜3-j-L）に、例えば第十一の電位として、例えば第七の電位と等しい５Vを与え、選択セルと直列に配置されず非選択セルと接続される第３の配線（≠3-j-１〜 3-j-L）には第十二の電位を与え、第４の配線（4-i)を流れる電流若しくは第１の配線(1-j)に流れる電流をセンスする。
【０１７９】
その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)を第一の電位である接地電位に戻し、第４の配線(4-i)を第一の電位である接地電位に戻し、第２の配線(2-j)および第５の配線(5-j)、第２の配線(≠2-j)及び第５の配線(≠5-j)を第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。
【０１８０】
また、第二の電位と第五の電位は異なる電位でもよく、第十一の電位と第七の電位は異なる電位でもよい。ここで、最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに、第３の配線(3-j-h)に関しては、常に第三の電位を与えつづけてもよい。また、第六の電位は接地電位をとり得る。
【０１８１】
上述においては、第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べたが、第３の配線(3-j-h)以外の一つの第３の配線をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
【０１８２】
第１の配線を第４の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図９８に示す。図９８は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１８３】
図９８は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-i)に替わった以外は図９６に準ずる。
【０１８４】
続いて、第１の配線を第４の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を、図９９に示す。図９９は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１８５】
図９９は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-i)に替え、第六の電位を第一の電位としたこと以外は図９７に準ずる。また、必ずしも第六の電位を第一の電位とする必要はない。
【０１８６】
次いで、第１の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を、図１００に示す。図１００は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値を、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１８７】
図９８は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第1の配線(1-1)に替わった以外は図９６に準ずる。
【０１８８】
続いて、第1の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図１０１に示す。図１０１は、第一の電位として接地電位を与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値を、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値を、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０１８９】
図１０１は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第1の配線(1-1)に替わった以外は図９７に準ずる。
【０１９０】
さらに、本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを、例えば２個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M,Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第４の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第４の配線と交差する方向に配置される複数個、例えばN×２個の第３の配線がメモリセルの第３の電極と接続している場合の読み出し手法について述べる。
【０１９１】
図７２は、第１の配線を第３の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。
【０１９２】
例えば、該島状半導体部がｐ型半導体で形成される場合、図７２に示す選択セルを読み出すには、選択セルを含む島状半導体部に接続する第１の配線(1-j)(jは1≦j≦Nの正の整数)に第一の電位を与え、選択セルに接続される第３の配線(3-j-1)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-2)に第十一の電位を与え、選択セルと直列に配置されない非選択セルと接続される第３の配線（3-j-1〜3-j-2）には第十二の電位を与え、選択セルを含む島状半導体部に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第４の配線(≠4-i)に第八の電位を与える。電位の大小関係は、第四の電位＞第一の電位であり、第４の配線(4-i)を流れる電流若しくは第１の配線(1-j)に流れる電流により“０”、“１”を判定する。このとき、第三の電位は、電荷蓄積層の蓄積電荷量を区別できる、つまり、“０”、“１”を判定し得る電位とし、第十一の電位は電荷蓄積層の蓄積電荷量にかかわらず、メモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位であればよい。
【０１９３】
例えば、第３の配線に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位であればよい。
【０１９４】
第八の電位は第一の電位と同等が好ましい。第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されている場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の配線(1-j)に与える第一の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第一の電位と等しくなり、島状半導体部上の選択セルは基板電位による影響を受けずに読み出し動作が行える。
【０１９５】
また、半導体基板と島状半導体層のメモリセルのチャネル部が電気的に接続し同電位である場合に起こり得るバックバイアス効果が防ぐことができる。つまり、選択セルを含む島状半導体層に接続される第１の配線(1-j)に読み出し電流が流れた時、選択されたメモリセルを含む島状半導体層の第１の電極から電源までの間の不純物拡散層の抵抗成分が起因して、第１の電極の電位が基板電位に対して上昇し、選択セルは見かけ上、基板にバックバイアスが与えられた状態となる。バックバイアスにより閾値の上昇が生じ読み出し電流の低下することが防げる。また、第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。
【０１９６】
第１の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。第３の配線(3-j-2)に接続しているメモリセルから第３の配線(3-j-1)に接続しているメモリセルまで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。さらに、例えば第３の配線(3-j-1)に接続している複数若しくは全てのメモリセルの読み出しを同時に行ってもよく、その特別な場合として、例えば第３の配線(3-j-１)に接続しているメモリセルをある一定間隔、例えば８つおきの第４の配線(即ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、第４の配線(4-i）、第４の配線（4-（i+8））、第４の配線（4-（i+16））…のような）ごとに読み出しを同時に行ってもよい。また、共通でない第４の配線をもつ複数の第３の配線の読み出しを同時に行ってもよい。上記読み出し方法を組み合わせて用いてもよい。
【０１９７】
図７６は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。
【０１９８】
第１の配線(1-i)に第一の電位を与える以外は、図７２の読み出しの電圧配置と同様である。
【０１９９】
図８０は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。
【０２００】
第１の配線(1-1)に第一の電位を与える以外は、図７２の読み出しの電圧配置と同様である。
【０２０１】
第１の配線を第３の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図１０２に示す。図１０２は、第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値を、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０２０２】
最初に、第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、第４の配線(4-i)に第四の電位として、例えば1Vを与え、その後に選択セルと接続されてなる第３の配線(3-j-1)に、例えば第三の電位として、例えば4Vを与え、選択セルと直列に配置されている非選択セルと接続される第３の配線（3-j-2）に、例えば第十一の電位として、例え8Vを与え、第４の配線（4-i）を流れる電流若しくは第１の配線（１-j)に流れる電流をセンスする。
【０２０３】
その後、第３の配線(3-j-2)を第一の電位である接地電位に戻し、その後に第３の配線(3-j-1)を第一の電位である接地電位に戻し、第４の配線(4-i)を第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで、最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに第３の配線(3-j-1)関しては、常に第三の電位を与えつづけてもよい。
【０２０４】
上述においては、第３の配線(3-j-1)ゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べたが、第３の配線(3-j-2)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
【０２０５】
また、第１の配線を第３の配線と平行に配置したときの読み出し時のタイミングチャートの一例を図１０３に示す。図１０３は、第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値を、例えば1.0V〜3.5V、消去状態の定義を−3.0V〜−1.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。
【０２０６】
最初に、第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、選択セルと直列に配置されない非選択セルと接続される第３の配線(≠3-j-1〜3-ｊ-2)に、例えば第十二の電位として、例えば−4Vを与え、その後に第４の配線(4-i)に第四の電位として、例えば1Vを与え、選択セルと接続されてなる第３の配線（3-j-1）に、例えば第三の電位として、例えば第一の電位である接地電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-2)に、例えば第十一の電位として、例えば5Vを与え、第４の配線(4-i)を流れる電流若しくは第１の配線(1-j)に流れる電流をセンスする。
【０２０７】
その後、第３の配線(3-j-2)を第一の電位である接地電位に戻し、第３の配線(3-j-1)を第一の電位である接地電位に戻し、第４の配線(4-i)を第一の電位である接地電位に戻し、第３の配線(≠3-j-1〜3-ｊ-2)に第一の電位である接地電位に戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。さらに、それぞれの配線を第一の電位である接地電位に戻すタイミングは前後しても同時でもよい。ここで、最初に第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。さらに、第３の配線(3-j-1)関しては、常に第三の電位を与えつづけてもよい。
【０２０８】
上述においては、第３の配線(3-j-1)ゲート電極とするメモリセルを選択セルとした場合の読み出し方法について述べたが、第３の配線(3-j-2)をゲート電極とするメモリセルを選択セルとした場合の読み出し方法についても同様に行う。
【０２０９】
第１の配線を第４の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図１０４に示す。図１０４は、第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値を、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図１０４は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-i)に替わった以外は図１０２に準ずる。
【０２１０】
次いで、第１の配線を第４の配線と平行に配置している場合の読み出し時のタイミングチャートの一例を図１０５に示す。図１０５は、第一の電位として接地電位を与え、メモリセルの書き込み状態の定義を、メモリセルの閾値を、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図１０５は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-i)に替え、第十二の電位を第一の電位としたこと以外は、図１０３に準ずる。必ずしも第十二の電位を第一の電位とする必要はない。
【０２１１】
第１の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図８８に示す。図８８は、第一の電位として接地電位を与え、メモリセルの書き込み状態の定義を、メモリセルの閾値を例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図８８は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-1)に替わった以外は図１０２に準ずる。
【０２１２】
第１の配線がアレイ全体で共通に接続している場合の読み出し時のタイミングチャートの一例を図８９に示す。図８９は、第一の電位として接地電位を与え、メモリセルの書き込み状態の定義を、メモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読み出しにおける各電位に与える電位のタイミングの一例を示す。図８９は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-1)に替わった以外は図１０３に準ずる。
【０２１３】
本発明の半導体記憶装置の構造の一例として、島状半導体部に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルのFowler-Nordheimトンネリング電流(以下F-N電流と称す))を用いた書き込み手法について述べる。
【０２１４】
例えば、島状半導体部がｐ型半導体で形成される場合、図５７に示す選択セルを書き込むには、選択セルを含む島状半導体部の第１の電極に第一の電位を与え、選択セルに接続される第３の電極に第三の電位を与え、島状半導体部の第４の電極に第四の電位を与える。これらの電圧配置により、選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０２１５】
電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は、第三の電位＞第四の電位である。電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は、第三の電位＜第四の電位である。これにより電荷蓄積層の電荷の状態の変化を利用し“０”、“１”を設定することができる。このとき、第三の電位は該電位と第四の電位との電位差により“１”が書き込める電位、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。第1の電極は、開放状態でもよい。
【０２１６】
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、“１”が書き込まれる、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、メモリセルに書き込みを行うこともできる。
【０２１７】
第１の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の電極が形成され、半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０２１８】
電荷蓄積層は、フローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄積層の電荷の状態を変化させることを“０”を書き込む、変化させないことを“１”を書き込むとしてもよい。さらに、電荷蓄積層の電荷の状態を小さく変化させることを“０”を書き込む、大きく変化させることを“１”を書き込むとしてもよいし、その逆でもよい。さらに、電荷蓄積層の電荷の状態を負に変化させることを“０”を書き込む、正に変化させることを“１”を書き込むとしてもよいし、その逆でもよい。また、上記の“０”、“１”の定義を組み合わせてもよい。なお、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０２１９】
ｐ型半導体で形成される島状半導体部に１個のメモリセルを配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０２２０】
図１０６に、第１の電極開放状態にした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、最初に、第１の電極、第３の電極、第４の電極それぞれに第一の電位である接地電位を与えた状態から、第１の電極を開放状態とし、第４の電極に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に第３の電極に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。
【０２２１】
その後に、例えば第３の電極を第一の電位である接地電位に戻し、第１の電極を第一の電位である接地電位に戻す。この際、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また、与える電位は、所望のセルに“１”の書き込むための条件を満たすならば、いかなる電位の組合せでもよい。
【０２２２】
ここで、最初に第１の電極、第３の電極、第４の電極それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。また、第1の電極と第４の電極を入れ替えてもよい。
【０２２３】
図１０７に、全ての第１の電極に第一の電位として、例えば接地電位を与えた場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、最初に、第１の電極、第３の電極、第４の電極それぞれに第一の電位である接地電位を与えた状態から、第４の電極に第四の電位として、例えば第一の電位である接地電位を与え続け、その後に、第３の電極に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。
【０２２４】
その後、例えば第３の電極を第一の電位である接地電位に戻す。また、与える電位は所望のセルに“１”の書き込むための条件を満たすならば、いかなる電位の組合せでもよい。
【０２２５】
ここで、最初に第１の電極、第３の電極、第４の電極それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０２２６】
本発明の半導体記憶装置のアレイ構造の一例として、選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体部を有している場合のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた書き込み手法について述べる。
【０２２７】
島状半導体部がｐ型半導体で形成される場合、図５７に示す選択セルを書き込むには、選択セルを含む島状半導体部の第１の電極に第一の電位を与え、選択セルに接続される第３の電極に第三の電位を与え、選択セルを含む島状半導体部の第４の電極に第四の電位を与え、これらの電圧配置により選択セルのチャネル部にCHE電流を発生させ、電荷蓄積層の電荷の状態を変化させることができる。
【０２２８】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は、第四の電位＞第一の電位であり、第三の電位＞第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位若しくは第四の電位は第三の電位と第一の電位との電位差および第四の電位と第一の電位との電位差により“１”が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのCHE電流が十分発生する電位とする。
【０２２９】
また、第１の電極が、半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。第１の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の電極が形成され、半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０２３０】
なお、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄積層の電荷の状態を変化させることを“０”を書き込む、変化させないことを“１”を書き込むとしてもよい。さらに、電荷蓄積層の電荷の状態を小さく変化させることを“０”を書き込む、大きく変化させることを“１”を書き込むとしてもよいし、その逆でもよい。
【０２３１】
また、電荷蓄積層の電荷の状態を負に変化させることを“０”を書き込む、正に変化させることを“１”を書き込むとしてもよいし、その逆でもよい。上記の“０”、“１”の定義を組み合わせてもよい。電荷蓄積層の電荷の状態を変化させる手段はＣＨＥに限らない。
【０２３２】
ｐ型半導体で形成される島状半導体部に１個のメモリセルを配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０２３３】
図１０８に、第１の電極に第一の電位として、例えば接地電位を与えた場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。例えば電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、最初に、第１の電極、第３の電極、第４の電極それぞれに第一の電位である接地電位を与えた状態から、第４の電極に第四の電位として、例えば6Vを与え、その後選択セルに接続される第３の電極に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。
【０２３４】
その後、例えば第３の電極を接地電位に戻してから、第４の電極を接地電位に戻す。この際、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は、所望のセルに“１”の書き込むための条件を満たすならば、いかなる電位の組合せでもよい。
【０２３５】
ここで、最初に第１の電極、第３の電極、第４の電極それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０２３６】
図１０９に、図１０８に対して第一の電極と第四の電極を入れ替えた場合の書き込み時のタイミングチャートの一例を示す。第一の電位と第四の電位を入れ替わった以外は図１０８に準ずる。
【０２３７】
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを数個、例えばL個(Lは正の整数)直列に接続した島状半導体部を有している場合のFowler-Nordheimトンネリング電流(以下F-N電流と称す))を用いた書き込み手法について述べる。
【０２３８】
図５８は上記メモリセル構造の等価回路を示す。
【０２３９】
例えば、該島状半導体部がｐ型半導体で形成される場合、図５８に示す選択セルを書き込むには、選択セルを含む島状半導体部の第１の電極10に第一の電位を与え、選択セルと直列に配置される第２の電極20に第二の電位を与え、選択セルに接続される第３の電極(30-h)  (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(3-j-１〜 3-j-(h-1））には第七の電位を与え、同じく第３の電極（3-j-（h＋１）〜 3-j-L）には第十一の電位を与え、選択セルを含む島状半導体部の第４の電極40に第四の電位を与え、選択セルと直列に配置される第５の電極50に第五の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０２４０】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位＞第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位＜第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し“０”、“１”を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により“１”が書き込める電位、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。
【０２４１】
また、第七の電位は電荷蓄積層の電荷の状態に関わらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを“１”の書き込みとする場合、第３の電極(3-j-１〜 3-j-(h-1))に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
【０２４２】
第十一の電位は第十一の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。第二の電位はセル電流が流れ得ない電位、例えば第二の電位が第２の電極20に接続されてなる第２の電極20をゲート電極とするトランジスタの閾値以下であればよい。第五の電位はセル電流が流れ得る電位、例えば第５の電極50に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。また、第１の電極10は開放状態でもよい。
【０２４３】
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、“１”が書き込まれる、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第３の電位が与えられている第３の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。
【０２４４】
また、第１の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は一般的に第一の電位は接地電位である。第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０２４５】
第３の電極(30-L) に接続しているメモリセルから第３の電極(30-1) に接続しているメモリセルまで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに、第３の電極(30-h)に接続している複数若しくは全てのメモリセルの書き込みを同時に行ってもよいし、第３の電極(30-1〜30-L)に接続している複数若しくは全てのメモリセルの書き込みを同時に行ってもよい。
【０２４６】
なお、電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄積層の電荷の状態を変化させることを“０”を書き込む、変化させないことを“１”を書き込むとしてもよい。さらに、電荷蓄積層の電荷の状態を小さく変化させることを“０”を書き込む、大きく変化させることを“１”を書き込むとしてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを“０”を書き込む、正に変化させることを“１”を書き込むとしてもよいし、その逆でもよい。上記の“０”、“１”の定義を組み合わせてもよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０２４７】
ｐ型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルの場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０２４８】
図１１０に、第１の電極が開放状態であり、第２の電極、第５の電極に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。
【０２４９】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、最初に、第１の電極10、第２の電極20、第３の電極(30-1〜30-L)、第４の電極40、第５の電極50それぞれに第一の電位である接地電位を与えた状態から、第１の電極10を開放状態とし、第２の電極20に第二の電位として、例えば−1Vを与え、第５の電極50に第五の電位として、例えば1Vを与え、その後に第４の電極40に第四の電位として、例えば第一の電位である接地電位を与え続け、第３の電極(30-１〜30-(h-1))  (hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば10Vを与え、第３の電極(30-(h+１)〜30-L)  (hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば10Vを与え、第３の電極(30-h)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。
その後に、例えば第３の電極(30-h)を第一の電位である接地電位に戻し、第３の電極(≠30-h)を第一の電位である接地電位に戻し、その後に第２の電極20および第５の電極50を第一の電位である接地電位に戻し、第１の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また、与える電位は所望のセルに“１”の書き込むための条件を満たすならば、いかなる電位の組合せでもよい。
【０２５０】
ここで、最初に第１の電極10、第２の電極20、第３の電極30‐h、第４の電極40、第５の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０２５１】
また、上述においては第３の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第３の電極(30-h)以外の第３の電極の一つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０２５２】
図１１０に対して第十一の電位が接地電位である場合の書き込み時のタイミングチャートの一例を図１１１に示す。
【０２５３】
第３の電極(30-(h+１)〜30-L)  (hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば第一の電位である接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図１１０に準ずる。
【０２５４】
図１１０に対して第一の電極が接地電位である場合の書き込み時のタイミングチャートの一例を図１１２に示す。
【０２５５】
第二の電位が、第２の電極20をゲート電極とするトランジスタの閾値以下であれば第１の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図１１０に準ずる。
【０２５６】
図１１１に対して第一の電極が接地電位である場合の書き込み時のタイミングチャートの一例を図１１３に示す。
【０２５７】
第二の電位が、第２の電極20をゲート電極とするトランジスタの閾値以下であれば、第１の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図１１１に準ずる。
【０２５８】
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを２個、直列に接続した島状半導体部を有している場合のFowler-Nordheimトンネリング電流(以下F-N電流と称す))を用いた書き込み手法について述べる。
【０２５９】
図６０は、上記メモリセル構造の等価回路を示す。
【０２６０】
例えば、該島状半導体部がｐ型半導体で形成される場合、図６０に示す選択セルを書き込むには、選択セルを含む島状半導体部の第１の電極10に第一の電位を与え、選択セルに接続される第３の電極(30-1)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-2)には第十一の電位を与え、選択セルを含む島状半導体部の第４の電極40に第四の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０２６１】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位＞第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位＜第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し“０”、“１”を設定することができる。このとき第三の電位は、該電位と第四の電位との電位差により“１”が書き込める電位、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。
【０２６２】
また、十一の電位は、トンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを“１”の書き込みとする場合、第３の電極(30-2)に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。第１の電極10は開放状態でもよい。
【０２６３】
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、“１”が書き込まれる、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第３の電位が与えられている第３の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。
【０２６４】
また、第1の電極が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０２６５】
電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄積層の電荷の状態を変化させることを“０”を書き込む、変化させないことを“１”を書き込むとしてもよい。。さらに、電荷蓄積層の電荷の状態を小さく変化させることを“０”を書き込む、大きく変化させることを“１”を書き込むとしてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを“０”を書き込む、正に変化させることを“１”を書き込むとしてもよいし、その逆でもよい。また、上記の“０”、“１”の定義を組み合わせてもよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。ｐ型半導体で形成される２個の直列に並んだメモリセルの場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０２６６】
図１１４に、第1の電極が開放状態であり、メモリセルの書き込み状態の定義をメモリセルの閾値が例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。
【０２６７】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、最初に、第１の電極10、第３の電極(30-1〜30-2)、第４の電極40それぞれに第一の電位である接地電位を与えた状態から、第１の電極10を開放状態とし、その後に第４の電極40に第四の電位として、例えば第一の電位である接地電位を与え続け、第３の電極(30-2)  に第十一の電位として、例えば第一の電位である接地電位を与え、第３の電極(30-1)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。
【０２６８】
その後に、例えば第３の電極(30-1)を第一の電位である接地電位に戻し、その後に第１の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は所望のセルに“１”の書き込む為の条件を満たすならば、いかなる電位の組合せでもよい。
【０２６９】
ここで、最初に第１の電極10、第３の電極30‐1〜2、第４の電極40それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。上述においては、第３の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べたが、第３の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０２７０】
図１１０に対して第３の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合について述べる。
【０２７１】
図１１５に、第1の電極が開放状態であり、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。
【０２７２】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、最初に、第１の電極10、第３の電極(30-1〜30-2)、第４の電極40、それぞれに第一の電位である接地電位を与えた状態から、第１の電極10を開放状態とし、その後に第４の電極40に第四の電位として、例えば第一の電位である接地電位を与え続け、第３の電極(30-1)に、例えば第七の電位として、例えば10Vを与え、第３の電極(30-2)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。
【０２７３】
その後、例えば第３の電極(30-2)を第一の電位である接地電位に戻し、に第３の電極(30-1)を第一の電位である接地電位に戻し、第１の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルに“１”の書き込む為の条件を満たすならば、いかなる電位の組合せでもよい。
【０２７４】
ここで、最初に第１の電極10、第３の電極30‐1〜2、第４の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０２７５】
図１１４に対して第一の電極が接地電位であるの場合の書き込み時のタイミングチャートの一例を図１１６に示す。
【０２７６】
第１の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図１１４に準ずる。
【０２７７】
図１１５に対して第一の電極が接地電位であるの場合の書き込み時のタイミングチャートの一例を図１１７に示す。
【０２７８】
第１の電極10に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図１１５に準ずる。
【０２７９】
本発明の半導体記憶装置の構造の一例として、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体部のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた書き込み手法について述べる。
【０２８０】
図６０は、上記メモリセル構造の等価回路を示す。
【０２８１】
例えば、該島状半導体部がp型半導体で形成される場合、図６０に示す選択セルを書き込むには、選択セルを含む島状半導体部の第1の電極10に第一の電位を与え、選択セルに接続される第３の電極(30-1)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-2)には第十一の電位を与え、選択セルを含む島状半導体部の第４の電極に接続する第４の電極40に第四の電位を与え、これらの電圧配置により選択セルのチャネル部にＣＨＥ電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０２８２】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第四の電位＞第一の電位であり、第三の電位＞第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位若しくは第四の電位は第三の電位と第一の電位との電位差および第四の電位と第一の電位との電位差により“１”が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのＣＨＥ電流が十分発生する電位とする。
【０２８３】
また、第十一の電位は電荷蓄積層の電荷の状態にかかわらず、メモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつ第十一の電位により電荷蓄積層の電荷の状態に変動が生じない電位とする。
【０２８４】
例えば、電荷蓄積層に電子を蓄積することを“１”の書き込みとする場合、第３の電極(30-2)に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流若しくはＣＨＥ電流が十分に小さくなる電位であればよい。
【０２８５】
第1の電極10が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。
【０２８６】
また、第１の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の電極10が形成され、半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０２８７】
電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。電荷蓄積層の電荷の状態を変化させることを“０”を書き込む、変化させないことを“１”を書き込むとしてもよい。電荷蓄積層の電荷の状態を小さく変化させることを“０”を書き込む、大きく変化させることを“１”を書き込むとしてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを“０”を書き込む、正に変化させることを“１”を書き込むとしてもよいし、その逆でもよい。上記の“０”、“１”の定義を組み合わせてもよい。電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
【０２８８】
ｐ型半導体で形成される２個の直列に並んだメモリセルの上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０２８９】
図１１８に、第1の電極に第一の電位として、例えば接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。
【０２９０】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、最初に、第１の電極10、第３の電極(30-1〜30-2)、第４の電極40それぞれに第一の電位である接地電位を与えた状態から、第４の電極40に第四の電位として例えば6Vを与え、その後に選択セルと直列に配置されている非選択セルと接続される第３の電極(30-2)に、例えば第十一の電位として、例えば8Vを与え、その後、選択セルに接続される第３の電極(30-1)に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。この際、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。
【０２９１】
その後、例えば第３の電極(30-1)を接地電位に戻してから第３の電極(30-2)を接地電位に戻し、第４の電極40を接地電位に戻す。この際、それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルに“１”の書き込むための条件を満たすならば、いかなる電位の組合せでもよい。
【０２９２】
ここで、最初に第１の電極10、第３の電極(30-1〜30-2)、第４の電極40、それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０２９３】
また、上述においては第３の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第３の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０２９４】
図１１８に対して選択セルが第3の電極 (30-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図１１９に示す。
【０２９５】
図１１９は選択セルと直列に配置されている非選択セルと接続される第３の電極に与えられる電位が第十一の電位から第七の電位に替わった以外は図１に準ずる。この時、第七の電位は第十一の電位と同等である。
【０２９６】
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M,Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第４の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第１の配線が接続しており、また、半導体基板に平行で、かつ、第４の配線と交差する方向に配置される複数個、例えばN×L個の第３の配線はメモリセルの第３の電極と接続している場合のFowler-Nordheimトンネリング電流(以下F-N電流と称す))を用いた書き込み手法について述べる。
【０２９７】
図６２は、第１の配線を第３の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。
【０２９８】
例えば、該島状半導体部がｐ型半導体で形成される場合、図６２に示す選択セルを書き込むには、選択セルを含む島状半導体部の第１の電極に接続する第１の配線(1-j)  (jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第１の配線である第1の配線(≠1-j)に第九の電位を与え、選択セルと直列に配置される第２の電極に接続する第２の配線(2-j)に第二の電位を与え、選択セルに接続される第３の配線(3-j-h)  (hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-１〜 3-j-(h-1))には第七の電位を与え、同じく第３の配線(3-j-(h+１)〜 3-j-L)には第十一の電位を与え、前記以外の第３の配線(≠3-j-１〜 3-j-L)に第十二の電位を与え、選択セルを含む島状半導体部の第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第４の配線(≠4-i)に第八の電位を与え、選択セルと直列に配置される第５の電極に接続する第５の配線(5-j)に第五の電位を与え、第２の配線(2-j)を除く第２の配線(≠2-j)若しくは第５の配線(5-j)を除く第５の配線(≠5-j)に第六の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０２９９】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位＞第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位＜第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し“０”、“１”を設定することができる。このとき第三の電位は該電位と第四の電位との電位差により“１”が書き込める電位、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。また、第七の電位は電荷蓄積層の電荷の状態にかかわらず、メモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。
【０３００】
例えば、電荷蓄積層に電子を蓄積することを“１”の書き込みとする場合、第３の配線(3-j-１〜 3-j-(h-1))に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。また、第十一の電位は第十一の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
【０３０１】
第二の電位は、セル電流が流れ得ない電位、例えば第二の電位が第２の配線(2-j)に接続されてなる第２の電極をゲート電極とするトランジスタの閾値以下であればよい。
【０３０２】
第五の電位は、セル電流が流れ得る電位、例えば第５の配線(5-j)に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以上の電位であればよい。
【０３０３】
第六の電位は、セル電流が流れ得ない電位、例えば第２の配線(≠2-j)に接続されてなる第２の電極および第５の配線(≠5-j)に接続されてなる第５の電極をゲート電極とするトランジスタの閾値以下の電位であればよい。第八の電位は第５の配線(5-j)に接続されてなる第５の電極をゲート電極とし、第４の配線(≠4-i)に接続されてなる第４の電極をソース若しくはドレイン電極とするトランジスタにおいて第八の電位と第五の電位による電位差が閾値以上となってカットオフ状態となり、前記トランジスタと直列に配置されるメモリセルのチャネル領域に反転層が形成されないような電位であればよい。
【０３０４】
第1の配線(1-1〜1-N)は開放状態でもよい。第４の配線(≠4-i)が開放状態であるか、第一の電位と第二の電位が、前述したカットオフ状態となる電位であってもよい。第八の電位は、第八の電位<第五の電位であっても、第三の電位と第八の電位による電位差により、“１”が書き込まれない、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分小さい電位であればよい。
【０３０５】
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、“１”が書き込まれる、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第３の電位が与えられている第３の配線に接続する第３の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。
【０３０６】
この時、第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されの場合、選択セルを含まない島状半導体部に接続する第1の配線(≠1-j)に与える第九の電位は、与えた電位により拡がる空乏層が該島状半導体層と半導体基板と電気的にフローティング状態とする電位とするのが好ましい。これにより、該島状半導体層の電位が第九の電位となり、第九の電位が選択セルを含まない島状半導体部上のセルにはメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位とした場合、書き込みが行われない。
【０３０７】
つまり、第九の電位と第三の電位との電位差若しくは第九の電位と第七の電位、第九の電位と第十一の電位との電位差がメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位差となる。メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第九の電位による空乏層の拡がりはいずれでもよい。
【０３０８】
第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。
【０３０９】
第１の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され、半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。第３の配線(3-j-L) に接続しているメモリセルから第３の配線(3-j-1) に接続しているメモリセルまで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。
【０３１０】
第３の配線(3-j-h)に接続している複数若しくは全てのメモリセルの書き込みを同時に行ってもよいし、第３の配線(3-j-1〜3-j-L)に接続している複数若しくは全てのメモリセルの書き込みを同時に行ってもよいし、第３の配線(3-1-1〜3-N-L)に接続している複数若しくは全てのメモリセルの書き込みを同時に行ってもよい。第３の配線(3-(j−8)-h)、第３の配線(3-j-h)、第３の配線(3-(j+8)-h)、第３の配線(3-(j+16)-h) のようにある規則性をもって第３の配線を選択し、該配線に接続している複数若しくは全てのメモリセルを同時に書き込みを行ってもよい。
【０３１１】
第４の配線(4-i)に接続される一つの島状半導体部に含まれる複数若しくは全てのメモリセルの書き込みを同時に行ってもよいし、第４の配線(4-i)に接続される複数若しくは全ての島状半導体部に含まれる複数若しくは全てのメモリセルの書き込みを同時に行ってもよい。
【０３１２】
複数の第４の配線それぞれに接続される一つの島状半導体部にそれぞれ含まれる一つ若しくは複数若しくは全てのメモリセルの書き込みを同時に行ってもよいし、複数の第４の配線それぞれに接続される複数若しくは全ての島状半導体部に含まれる複数若しくは全てのメモリセルの書き込みを同時に行ってもよい。
【０３１３】
第３の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば８つおきの第４の配線(即ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、第４の配線(4-i)、第４の配線(4-(i+8))、第４の配線(4-(i+16))のような)ごとに書き込みを同時に行ってもよい。全ての第４の配線に第一の電位を与え、第１の配線(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の電位を与え、第２の配線と第５の配線の電位を交換し、第３の配線(3-j-h)に第三の電位を与えることで第３の配線(3-j-h)に接続する第３の電極をゲート電極とするメモリセル全てに同時に書き込みを行うこともできる。
【０３１４】
複数の第1の配線に第四の電位を与え、該第１の配線が接続する第１の電極を有する島状半導体部に含まれるメモリセルの第３の電極が接続する第３の配線に第三の電位を与えることによって第三の電位を与えられた第３の配線に接続する第３の電極をゲート電極とするメモリセル全てに同時にも書き込みを行うことができる。上記の書き込み方法を組み合わせて用いてもよい。
【０３１５】
電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。電荷蓄積層の電荷の状態を変化させることを“０”を書き込む、変化させないことを“１”を書き込むとしてもよい。電荷蓄積層の電荷の状態を小さく変化させることを“０”を書き込む、大きく変化させることを“１”を書き込むとしてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを“０”を書き込む、正に変化させることを“１”を書き込むとしてもよいし、その逆でもよい。上記の“０”、“１”の定義を組み合わせてもよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０３１６】
続いて、図６７は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。、第１の配線(1-i)に第一の電位を与え、第１の配線(≠1-i)に第九の電位を与える以外は図６２の書き込みの電圧配置と同様である。
【０３１７】
続いて、図６９は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。
【０３１８】
第１の配線(1-1)に第一の電位を与える以外は図６２の書き込みの電圧配置と同様である。
【０３１９】
ｐ型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M,Nは正の整数)個に配列し、第１の配線と第３の配線が平行に配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０３２０】
図１２０に、第1の配線を開放状態で、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。
【０３２１】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、最初に、第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N))それぞれに第一の電位である接地電位を与えた状態から、第１の配線(1-1〜1-N)を開放状態とし、第２の配線(≠2-j)及び第５の配線(≠5-j)に第六の電位として、例えば-1Vを与え、第２の配線(2-j)に第二の電位として、例えば−1Vを与え、第５の配線(5-j)に第五の電位として、例えば1Vを与え、その後に第４の配線(4-i)に第四の電位として、例えば第一の電位である接地電位を与え続け、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として、例えば3Vを与え、その後に第３の配線(3-j-h)以外である第３の配線(3-j-１〜3-j-（h−１））(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば10Vを与え、第３の配線（3-j-（h＋１）〜3-j-L）(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば10Vを与え、前記以外の第３の配線(≠3-j-１〜 3-j-L)に第十二の電位として第一の電位である接地電位を与え、第３の配線(3-j-h)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。
【０３２２】
この際、第３の配線(3-j-h)に第三の電位として、例えば20Vが与えられている間に少なくとも第４の配線(≠4-i)に第八の電位として、例えば3Vが与えられているか、第５の配線(≠5-j)が接地電位であれば、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
【０３２３】
その後に、例えば第３の配線(3-j-h)を第一の電位である接地電位に戻し、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)を第一の電位である接地電位に戻し、第４の配線(≠4-i)を第一の電位である接地電位に戻し、第２の配線(2-j)および第５の配線(5-j)を第一の電位である接地電位に戻し、第２の配線(≠2-j)及び第５の配線(≠5-j)を第一の電位である接地電位に戻し、第１の配線(1-1〜1-N) を第一の電位である接地電位に戻す。
【０３２４】
この際、第３の配線(3-j-h)に第三の電位として、例えば20Vが与えられている間に少なくとも第４の配線(≠4-i)に第八の電位として、例えば3Vが与えられているか、第５の配線(≠5-j)が第一の電位である接地電位であれば、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルに“１”の書き込む為の条件を満たすならば、いかなる電位の組合せでもよい。
【０３２５】
ここで、最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０３２６】
上述においては、第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べたが、第３の配線(3-j-h)以外の第３の配線の一つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０３２７】
図１２０に対して第十一の電位が接地電位である場合の書き込み時のタイミングチャートの一例を図１２１に示す。
【０３２８】
第３の配線(30-(h+１)〜30-L)  (hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば第一の電位である接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図１２０に準ずる。
【０３２９】
図１２０に対して第１の配線が接地電位であるの場合の書き込み時のタイミングチャートの一例を図１２２に示す。
【０３３０】
第二の電位が、第２の配線(2-j)をゲート電極とするトランジスタの閾値以下であれば、第１の配線(1-j)に、例えば第一の電位として接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図１２０に準ずる。
【０３３１】
図１２１に対して第１の配線が接地電位であるの場合の書き込み時のタイミングチャートの一例を図１２３に示す。第二の電位が第２の電極20をゲート電極とするトランジスタの閾値以下であれば、第１の配線(1-j)に、例えば第一の電位として、例えば接地電位を与えても選択セルの書き込み動作には影響を与えず、書き込み動作は図１２１に準ずる。
【０３３２】
第１の配線を第４の配線と平行に配置している場合の書き込み時のタイミングチャートの一例を図１２４〜図１２７に示す。
【０３３３】
図１２４〜図１２７は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-i)に替わった以外はそれぞれ図１２４〜図
１２７に準ずる。
【０３３４】
第１の配線がアレイ全体で共通に接続している場合の書き込み時のタイミングチャートの一例を図１２８〜図１３１に示す。
【０３３５】
図１２８〜図１３１は，選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第1の配線(1-1)に替わった以外は図１２０〜図１２３に準ずる。
【０３３６】
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M,Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第４の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第1の配線が接続しており、また、半導体基板に平行で、かつ、第４の配線と交差する方向に配置される複数個、例えばN×２個の第３の配線はメモリセルの第３の電極と接続している場合のFowler-Nordheimトンネリング電流(以下F-N電流と称す))を用いた書き込み手法について述べる。
【０３３７】
図７２は、第１の配線を第３の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。
【０３３８】
例えば、該島状半導体部がｐ型半導体で形成される場合、図７２に示す選択セルを書き込むには、選択セルを含む島状半導体部の第１の電極に接続する第１の配線(1-j)(jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第１の配線である第１の配線(≠1-j)に第九の電位を与え、選択セルに接続される第３の配線(3-j-1)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-2）には第十一の電位を与え、前記以外の第３の配線(≠3-j-１〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部の第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第４の配線(≠4-i)に第八の電位を与える。
【０３３９】
これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ、電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位＞第四の電位であり、例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第三の電位＜第四の電位であり、これにより電荷蓄積層の電荷の状態の変化を利用し“０”、“１”を設定することができる。
【０３４０】
このとき、第三の電位は該電位と第四の電位との電位差により“１”が書き込める電位、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。
【０３４１】
第十一の電位は、第十一の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
【０３４２】
第１の配線(1-1〜1-N)は開放状態でもよい。第八の電位は、第三の電位と第八の電位による電位差により、“１”が書き込まれない、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分小さい電位であればよい。
【０３４３】
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を半導体基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位が第三の電位と第十の電位による電位差により、“１”が書き込まれる、例えば該電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位である場合、第３の電位が与えられている第３の配線に接続する第３の電極を有する全てのメモリセルに同時に書き込みを行うこともできる。
【０３４４】
この時、第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成されの場合、選択セルを含まない島状半導体部に接続する第１の配線(≠1-j)に与える第九の電位は、与えた電位により拡がる空乏層が該島状半導体層と半導体基板と電気的にフローティング状態とする電位とするのが好ましい。これにより、該島状半導体層の電位が第九の電位となり、第九の電位が選択セルを含まない島状半導体部上のセルにはメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位とした場合、書き込みが行われない。
【０３４５】
つまり、第九の電位と第三の電位との電位差若しくは第九の電位と第七の電位、第九の電位と第十一の電位との電位差がメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分小さくなる電位差となる。メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第九の電位による空乏層の拡がりはいずれでもよい。
【０３４６】
また、第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。
【０３４７】
第１の配線(1-1〜1-N)が、半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０３４８】
第３の配線(3-j-２) に接続しているメモリセルから第３の配線(3-j-1) に接続しているメモリセルまで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。第３の配線(3-j-1)に接続している複数若しくは全てのメモリセルの書き込みを同時に行ってもよいし、第３の配線(3-j-1〜3-j-2)に接続している複数若しくは全てのメモリセルの書き込みを同時に行ってもよいし、第３の配線(3-1-1〜3-N-2)に接続している複数若しくは全てのメモリセルの書き込みを同時に行ってもよい。
【０３４９】
第３の配線(3-(j−8)-h)、第３の配線(3-j-h)、第３の配線(3-(j+8)-h)、第３の配線(3-(j+16)-h)…、(h＝1または2) のようにある規則性をもって第３の配線を選択し、該配線に接続している複数若しくは全てのメモリセルを同時に書き込みを行ってもよい。
【０３５０】
第４の配線(4-i)に接続される一つの島状半導体部に含まれる複数若しくは全てのメモリセルの書き込みを同時に行ってもよいし、第４の配線(4-i)に接続される複数若しくは全ての島状半導体部に含まれる複数若しくは全てのメモリセルの書き込みを同時に行ってもよい。複数の第４の配線それぞれに接続される一つの島状半導体部にそれぞれ含まれる一つ若しくは複数若しくは全てのメモリセルの書き込みを同時に行ってもよいし、複数の第４の配線それぞれに接続される複数若しくは全ての島状半導体部に含まれる複数若しくは全てのメモリセルの書き込みを同時に行ってもよい。
【０３５１】
第３の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば８つおきの第４の配線(即ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、第４の配線(4-i)、第４の配線(4-(i+8))、第４の配線(4-(i+16))のような)ごとに書き込みを同時に行ってもよい。また、全ての第４の配線に第一の電位を与え、第１の配線(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の電位を与え、第２の配線と第５の配線の電位を交換し、第３の配線(3-j-h)に第三の電位を与えることで第３の配線(3-j-h)に接続する第３の電極をゲート電極とするメモリセル全てに同時に書き込みを行うこともできる。
【０３５２】
複数の第１の配線に第四の電位を与え、該第１の配線が接続する第１の電極を有する島状半導体部に含まれるメモリセルの第３の電極が接続する第３の配線に第三の電位を与えることによって第三の電位を与えられた第３の配線に接続する第３の電極をゲート電極とするメモリセル全てに同時にも書き込みを行うことができる。上記の書き込み方法を組み合わせて用いてもよい。
【０３５３】
電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄積層の電荷の状態を変化させることを“０”を書き込む、変化させないことを“１”を書き込むとしてもよい。電荷蓄積層の電荷の状態を小さく変化させることを“０”を書き込む、大きく変化させることを“１”を書き込むとしてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを“０”を書き込む、正に変化させることを“１”を書き込むとしてもよいし、その逆でもよい。上記の“０”、“１”の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０３５４】
図７６は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。
【０３５５】
第１の配線(1-i)に第一の電位を与え、第１の配線(≠1-i)に第九の電位を与える以外は図７２の書き込みの電圧配置と同様である。
図８０は、複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。
【０３５６】
第１の配線(1-1)に第一の電位を与える以外は図７２の書き込みの電圧配置と同様である。
【０３５７】
ｐ型半導体で形成される２個の直列に並んだメモリセルをもつ島状半導体部をM×N ( M,Nは正の整数)個に配列し、第１の配線と第３の配線が平行に配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０３５８】
図１３２に、第１の配線に開放状態とし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。
【０３５９】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、最初に、第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、第１の配線(1-1〜1-N)を開放状態とし、その後に第４の配線(4-i)に第四の電位として、例えば第一の電位である接地電位を与え続け、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として、例えば10Vを与え、第３の配線（3-j-１)に、例えば第十一の電位として、例えば第一の電位である接地電位を与え、前記以外の第３の配線(≠3-j-１〜 3-j-2)に第十二の電位として第一の電位である接地電位を与え、第３の配線(3-j-1)に第三の電位として、例えば20Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。
【０３６０】
この際、第３の配線(3-j-1)に第三の電位として、例えば20Vが与えられている間に少なくとも第４の配線(≠4-i)に第八の電位として、例えば10Vが与えられていれば、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
【０３６１】
その後に、例えば第３の配線(3-j-1)を第一の電位である接地電位に戻し、第３の配線(3-j-1)以外である第３の配線(≠3-j-1)を第一の電位である接地電位に戻し、第４の配線(≠4-i)を第一の電位である接地電位に戻す。この際、第３の配線(3-j-1)に第三の電位として、例えば20Vが与えられている間に少なくとも第４の配線(≠4-i)に第八の電位として、例えば10Vが与えられてれば、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。
【０３６２】
また、与える電位は所望のセルに“１”の書き込むための条件を満たすならば、いかなる電位の組合せでもよい。
【０３６３】
ここで、最初に第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０３６４】
上述においては、第３の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べたが、第３の配線(3-j-2)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０３６５】
続いて、図１３２に対して選択セルが第３の電極 (3-j-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図１３３に示す。また、図７３は選択セルが第３の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
【０３６６】
図１３３は選択セルと直列に配置されている非選択セルと接続される第３の電極に与えられる電位が第十一の電位から第七の電位に替わった以外は図１３２に準ずる。
【０３６７】
この時、第七の電位は電荷蓄積層の電荷の状態にかかわらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつトンネル酸化膜に流れるF-N電流による電荷の変動が生じない電位とする。例えば、電荷蓄積層に電子を蓄積することを“１”の書き込みとする場合、第３の配線(3-j-１)に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位で、かつ第七の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分に小さくなる電位であればよい。
【０３６８】
第１の配線を第４の配線と平行に配置している場合の書き込み時のタイミングチャートの一例を図１３４〜図１３７に示す。図１３４〜図１３７は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-i)に替わった以外はそれぞれ図１３２〜図１３３に準ずる。
【０３６９】
また、図１３４〜図１３７は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-i)に第一の電位である接地電位を与えつづけても選択セルの書き込み動作には影響を与えず、書き込み動作は図１３２〜図１３３に準ずる。図７７は、選択セルが第３の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。この時、非選択である第1の配線(≠1-i)は第八の電位を与えるのが好ましい。
【０３７０】
第１の配線がアレイ全体で共通に接続している場合の書き込み時のタイミングチャートの一例を図１３８〜図１３９に示す。図１３８〜図１３９は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-1)に替わった以外は図１３２〜図１３３に準ずる。
【０３７１】
図８１は、選択セルが第３の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
【０３７２】
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M,Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第４の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第１の配線が接続しており、また、半導体基板に平行で、かつ、第４の配線と交差する方向に配置される複数個、例えばN×2個の第３の配線はメモリセルの第３の電極と接続している場合のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた書き込み手法について述べる。
【０３７３】
図７２は、第１の配線を第３の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。
【０３７４】
例えば、該島状半導体部がｐ型半導体で形成される場合、図７２に示す選択セルを書き込むには、選択セルを含む島状半導体部の第１の電極に接続する第１の配線(1-j)  (jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第１の配線である第１の配線(≠1-j)に第九の電位を与え、選択セルに接続される第３の配線(3-j-1)  に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-2）には第十一の電位を与え、前記以外の第３の配線(≠3-j-１〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部の第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第４の配線(≠4-i)に第八の電位を与え、これらの電圧配置により選択セルのチャネル部にＣＨＥ電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、電位の大小関係は第四の電位＞第一の電位であり、第三の電位>第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位若しくは第四の電位は第三の電位と第一の電位との電位差および第四の電位と第一の電位との電位差により“１”が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのＣＨＥ電流が十分発生する電位とする。
【０３７５】
また、第十一の電位は電荷蓄積層の電荷の状態に関わらずメモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつ第十一の電位により電荷蓄積層の電荷の状態に変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを“１”の書き込みとする場合、第３の配線(3-j-2)に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流若しくはＣＨＥ電流が十分に小さくなる電位であればよい。
【０３７６】
第八の電位は、該電位と第一の電位及び第三の電位及び第十一の電位との電位差により、“１”が書き込まれない電位、例えば該電位差により、第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れる、CHE及びF-N電流が十分小さい電位であればよい。この時、第八の電位は接地電位が望ましく開放状態であってもよい。第九の電位は第八の電位若及び第四の電位及び第十二の電位との電位差で“１”の書き込みが起こらない任意の電位でよいが、第八の電位と同等の電位が望ましい。第九の電位は開放状態でもよい。第十二の電位は接地電位が望ましい。
【０３７７】
第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。また、第1の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０３７８】
第３の配線(3-j-2)、第３の配線(3-j-1)の順序で書き込みしてもよいし、順番は逆でもよい。さらに第３の配線(3-j-1)に接続している複数若しくは全てのメモリセルの書き込みを同時に行ってもよいし、第３の配線(3-1-1〜3-N-2)に接続している複数若しくは全てのメモリセルの書き込みを同時に行ってもよい。
【０３７９】
第３の配線(3-(j−8)-1)、第３の配線(3-j-1)、第３の配線(3-(j+8)-1)、第３の配線(3-(j+16)-1)のようにある規則性をもって第３の配線を選択し、該配線に接続している複数若しくは全てのメモリセルを同時に書き込みを行ってもよい。
【０３８０】
第４の配線(4-i)に接続される複数若しくは全ての島状半導体部に含まれるメモリセルの書き込みを同時に行ってもよい。複数の第４の配線それぞれに接続される一つの島状半導体部にそれぞれ含まれるメモリセルの書き込みを同時に行ってもよいし、複数の第４の配線それぞれに接続される複数若しくは全ての島状半導体部に含まれるメモリセルの書き込みを同時に行ってもよい。
【０３８１】
第３の配線(3-j-1)に接続しているメモリセルをある一定間隔、例えば８つおきの第４の配線(即ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、第４の配線(4-i)、第４の配線(4-(i+8))、第４の配線(4-(i+16))のような)ごとに書き込みを同時に行ってもよい。全ての第４の配線に第一の電位を与え、第１の配線(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の電位を与え、第３の配線(3-j-1)に第三の電位を与えることで第３の配線(3-j-1)に接続する第３の電極をゲート電極とするメモリセル全てに同時に書き込みを行うこともできる。
【０３８２】
選択セルを含まない第４の配線(≠4-i)に第九の電位として、例えば第一の電位＜第九の電位＜第四の電位となる電位を与え、 第４の配線(1-i)に第一の電位を与え、第１の配線(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の電位を与え、第３の配線(3-j-1)に第三の電位を与えることで選択セルに書き込みを行うこともできる。さらに複数の第１の配線に第四の電位を与え、該第１の配線が接続する第１の電極を有する島状半導体部に含まれるメモリセルの第３の電極が接続する第３の配線(3-j-1)に第三の電位を与え、第３の配線(≠3-j-1)に第十一の電位を与えることによって第三の電位を与えられた第３の配線に接続する第３の電極をゲート電極とするメモリセル全てに同時にも書き込みを行うことができる。上記の書き込み方法を組み合わせて用いてもよい。
【０３８３】
電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄積層の電荷の状態を変化させることを“０”を書き込む、変化させないことを“１”を書き込むとしてもよい。電荷蓄積層の電荷の状態を小さく変化させることを“０”を書き込む、大きく変化させることを“１”を書き込むとしてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを“０”を書き込む、正に変化させることを“１”を書き込むとしてもよいし、その逆でもよい。上記の“０”、“１”の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
【０３８４】
図７６は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。
【０３８５】
第１の配線(1-i)に第一の電位を与え、第１の配線(≠1-i)に第九の電位を与える以外は図７２の書き込みの電圧配置と同様である。
【０３８６】
図８０は、複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。
【０３８７】
第１の配線(1-1)に第一の電位を与える以外は図７２の書き込みの電圧配置と同様である。
【０３８８】
ｐ型半導体で形成される、例えば２個の直列に並んだメモリセルと、島状半導体部をM×N ( M,Nは正の整数)個に配列し、第１の配線と第３の配線が平行に配置している場合の上述の書き込み動作の各電圧のタイミングチャートの一例について述べる。
【０３８９】
図１４０に、第１の配線に第一の電位及び第九の電位として、例えば接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。
【０３９０】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の書き込みとする場合、最初に、第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、第４の配線(4-i)に第四の電位として、例えば6Vを与え、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として、例えば第一の電位である接地電位を与え、選択セルと直列に配置されない非選択セルと接続される第３の配線(≠3-j-１〜 3-j-2)に第十二の電位を与え、その後に選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-2)に、例えば第十一の電位として、例えば8Vを与え、選択セルに接続される第３の配線(3-j-1)に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより“１”の書き込みを行う。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
その後、例えば第３の配線(3-j-1)を接地電位に戻してから第３の配線(3-j-2)を接地電位に戻し、第４の配線(4-i)を接地電位に戻す。この際、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルに“１”の書き込むための条件を満たすならば、いかなる電位の組合せでもよい。
【０３９１】
ここで、最初に第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０３９２】
上述においては、第３の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の書き込み方法について述べてきたが、第３の配線(3-j-1)以外の第３の配線の一つをゲート電極とするメモリセルを選択セルとした場合の書き込み方法についても同様に行う。
【０３９３】
図１４０に対して選択セルが第３の配線(3-j-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図１４１に示す。
【０３９４】
図１４１は、選択セルと直列に配置されている非選択セルと接続される第３の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図１４０に準ずる。この時、第七の電位は第十一の電位と同じである。
【０３９５】
図７２は、選択セルが第３の配線 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
【０３９６】
第１の配線を第４の配線と平行に配置している場合の書き込み時のタイミングチャートの一例を図１４２に示す。
【０３９７】
図１４２は、第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。図１４２は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第1の配線(1-i)に替わった以外は図１４２に準ずる。
【０３９８】
続いて、図１４２に対して選択セルが第３の配線(3-j-２)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図１４３に示す。
【０３９９】
図１４３は、選択セルと直列に配置されている非選択セルと接続される第３の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図１４２に準ずる。この時、第七の電位は第十一の電位と同じである。
【０４００】
図７７は選択セルが第３の配線 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
【０４０１】
第１の配線がアレイ全体で共通に接続している場合の書き込み時のタイミングチャートの一例を図１４４に示す。図１４４は、第一の電位として接地電位を与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書き込みにおける各電位に与える電位のタイミングの一例を示す。
【０４０２】
図１４４は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第1の配線(1-1)に替わった以外は図１４０に準ずる。
【０４０３】
続いて、図１４４に対して選択セルが第３の配線(3-j-2)に接続されるメモリセルの場合の書き込み時のタイミングチャートの一例を図１４５に示す。
【０４０４】
図１４５は、選択セルと直列に配置されている非選択セルと接続される第３の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図１４４に準ずる。この時、第七の電位は第十一の電位と同じである。
【０４０５】
図８１は選択セルが第３の電配線(3-j-2)に接続されるメモリセルとした時の等価回路を示す。
【０４０６】
本発明の半導体記憶装置の構造の一例として、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを接続した島状半導体部を有している場合のF-Nトンネリング電流を用いた消去手法について述べる。
【０４０７】
図５７は、上記メモリセル構造の等価回路を示す。
【０４０８】
例えば、該島状半導体部がｐ型半導体で形成される場合、図５７に示す選択セルを消去するには、島状半導体部に接続する第１の電極に第一の電位を与え、選択セルに接続される第３の電極に第三の電位を与え、選択セルを含む島状半導体部に接続する第４の電極に第四の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０４０９】
例えば、電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位＜第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を“１”とすると電荷蓄積層の電荷の状態が変化し、“０”にすることができる。このとき第三の電位は、該電位と第四の電位との電位差により“０”にできる電位、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。
【０４１０】
また、第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、第１の電極が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第１の電極に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。
【０４１１】
つまり、第四の電位と第三の電位との電位差がメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりはいずれでもよい。
【０４１２】
第1の電極が半導体基板と電気的に絶縁されて形成されている場合、例えばＯＩ基板に不純物拡散層からなる第1の電極が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。電荷蓄積層の電荷の状態を変化させ、選択したメモリ・トランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位>第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。また、電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
ｐ型半導体で形成されるメモリセルをもつ島状半導体部の場合で選択された第３の電極をゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。
【０４１３】
図１４６に、図５７に示すような選択された第３の電極に負バイアスを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０４１４】
例えば、電荷蓄積層より負の電荷を引きぬく場合、最初に第１の電極、第３の電極、第４の電極にそれぞれに第一の電位である接地電位を与えた状態から、第１の電極に第四の電位として、例えば6Vを与え、第４の電極に第四の電位として、例えば6Vを与え、その後に第３の電極に第三の電位として、例えば−12を与える。この状態を所望の時間保持することにより“０”の消去状態を行う。また、それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。
【０４１５】
その後に、例えば第３の電極を第一の電位である接地電位に戻し、第1の電極を第一の電位である接地電位に戻し、第４の電極を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は、所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０４１６】
ここで、最初に第１の電極、第３の電極、第４の電極それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０４１７】
これにより、図５７に示すような選択されたセルの消去動作が行われる。
図１４６に対して第１の電極が開放状態である場合の消去動作時のタイミングチャートの一例を図１４７に示す。
【０４１８】
第１の電極が開放状態とする以外は図１４６に準じ、第３の電極と第４の電極との間に生じる電位差により消去動作が行われる。この際、図５７に示すような選択されたセルの消去動作には影響を与えない。
【０４１９】
図１４８に、第1の電極に第四の電位として、例えば18Vを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０４２０】
例えば、電荷蓄積層に負の電荷を引きぬく場合、最初に、第１の電極、第３の電極、第４の電極それぞれに第一の電位である接地電位を与えた状態から、第１の電極に第四の電位として、例えば18Vを与え、第４の電極に第四の電位として、例えば18Vを与え、その後に第３の電極に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより“０”の消去状態を行う。それぞれの電極に電位を与えるタイミングは、前後しても同時でもよい。
【０４２１】
その後に、第４の電極を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０４２２】
ここで、最初に第１の電極、第３の電極、第４の電極それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。これにより、図５７に示すような選択されたセルの消去動作が行われる。
【０４２３】
本発明の半導体記憶装置の構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体部を有している場合のF-Nトンネリング電流を用いた消去手法について述べる。
【０４２４】
図５８は、上記メモリセル構造の等価回路を示す。
【０４２５】
例えば、該島状半導体部がｐ型半導体で形成される場合、図５８に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第１の電極10に第一の電位を与え、選択セルと直列に配置される第２の電極20に第二の電位を与え、選択セルに接続される第３の電極(30-h)(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-１〜 30-(h-1))には第七の電位を与え、同じく第３の電極（30-（h+１）〜 30-L）には第十一の電位を与え、選択セルを含む島状半導体部に接続する第4の電極40に第四の電位を与え、選択セルと直列に配置される第５の電極50に第五の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０４２６】
例えば、電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は、第三の電位＜第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を“１”とすると電荷蓄積層の電荷の状態が変化し、“０”にすることができる。このとき第三の電位は該電位と第四の電位との電位差により“０”にできる電位、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。第１の電極10は開放状態でもよい。
【０４２７】
第１の電極10が半導体基板内に不純物拡散層として形成され、第１の電極10の電位が浮遊であり、メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第1の電極10に与える第四の電位は、該電位加えることで、半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。
【０４２８】
つまり、第四の電位と第三の電位との電位差がメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。
【０４２９】
メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりはいずれでもよい。第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第３の電極(30-１〜 30-(h-1))をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０４３０】
第十一の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ、十分小さいような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第３の電極(30-(h+１)〜 30-L)をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０４３１】
第二の電位は、第２の電極20をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
【０４３２】
第五の電位は、第５の電極50をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
第１の電極10が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０４３３】
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の電極をゲート電極とする全てのメモリセルに対し、同時に消去を行うこともできる。
【０４３４】
第３の電極(30-L)から第３の電極(30-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。
電荷蓄積層の電荷の状態を変化させ、選択したメモリ・トランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位＞第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０４３５】
ｐ型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルをもつ島状半導体部をM×N ( M,Nは正の整数)個に配列している場合で選択された第３の電極をゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。
【０４３６】
図１４９に、図５８に示すような選択された第３の電極に負バイアスを与え、第２の電極、第５の電極をゲート電極とするトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０４３７】
例えば、電荷蓄積層より負の電荷を引きぬく場合、最初に、第１の電極10、第２の電極20、第３の電極(30-1〜30-L)、第４の電極40、第５の電極50それぞれに第一の電位である接地電位を与えた状態から、第２の電極20に第二の電位として、例えば6Vを与え、第５の電極50に第五の電位として、例えば6Vを与え、第１の電極10に第四の電位として、例えば6Vを与え、第４の電極40に第四の電位として、例えば6Vを与え、第３の電極(30-h)以外である第３の電極(30-１〜30-(h-1))(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば6Vを与え、第３の電極(30-(h+１)〜30-L)(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば6Vを与え、第３の電極(30-h)に第三の電位として、例えば−12を与える。この状態を所望の時間保持することにより“０”の消去状態を行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。例えば、第３の電極(30-h)を第一の電位である接地電位に戻し、第３の電極(30-h)以外である第３の電極(≠30-h)を第一の電位である接地電位に戻し、第４の電極40を第一の電位である接地電位に戻し、第１の電極10を第一の電位である接地電位に戻し、第２の電極20を第一の電位である接地電位に戻し、第５の電極50を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０４３８】
第二の電位として、例えば接地電位を与え、第５の電極50に第五の電位として、例えば接地電位を与えてもよい。
【０４３９】
ここで、最初に第１の電極20、第２の電極20、第３の電極(30-１〜30-L)  、第４の電極40、第５の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０４４０】
これにより、図５８に示すような選択されたセルの消去動作が行われる。
【０４４１】
上述においては、第３の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第３の電極(30-h)以外の第３の電極に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０４４２】
図１４９に対して第一の電極が開放状態である場合の消去時のタイミングチャートの一例を図１５０に示す。
【０４４３】
非選択の第３の電極(≠30-h)(hは1≦h≦Lの正の整数)及び第４の電極40を第一の電位として、例えば接地電位を与え、第一の電極が開放状態とする以外は図１４９に準じ、図５８に示すような選択されたセルの消去動作には影響を与えない。
【０４４４】
第３の電極(30-1〜30-(h-1))及び第３の電極(30-(h-1)〜30-L)に第三の電位として−12V与えた場合、図５９に示すような第３の電極(30-1〜30-L)に接続される複数のセルの消去動作が行われる。
【０４４５】
図１５１に、第1の電極に第四の電位として、例えば18Vを与え、第２の電極、第５の電極をゲート電極とするトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０４４６】
例えば、電荷蓄積層に負の電荷を引きぬく場合、最初に第１の電極10、第２の電極20、第３の電極(30-1〜30-L)、第４の電極40、第５の電極50それぞれに第一の電位である接地電位を与えた状態から、第２の電極20に第二の電位として、例えば18Vを与え、第５の電極50に第五の電位として、例えば18Vを与え、第４の電極40に第四の電位として、例えば18Vを与え、第１の電極10に、第四の電位として、例えば18Vを与え、第３の電極(30-h)以外である第３の電極(30-１〜30-(h-1))(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば10Vを与え、第３の配線(30-(h+１)〜30-L)(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば10Vを与え、第３の配線(30-h)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより“０”の消去状態を行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。
【０４４７】
その後に、第３の電極(30-h)以外である第３の電極(≠30-h)を第一の電位である接地電位に戻し、第４の電極40を第一の電位である接地電位に戻し、第１の電極10を第一の電位である接地電位に戻し、第２の電極20及び第５の電極50 を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は、所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０４４８】
ここで、最初に第１の電極10、第２の電極20、第３の電極 (30-1〜30-L)、第４の電極40、第５の電極50それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。これにより、図５８に示すような選択されたセルの消去動作が行われる。
【０４４９】
上述においては、第３の電極(30-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第３の電極(30-h)以外の第３の電極の一つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
図１５２に示す各電位に与える電位のタイミングのように、第３の電極(30-1〜30-(h-1))及び第３の電極(30-(h-1)〜30-L)に第三の電位として18V与えた場合、図５９に示すような第３の電極(30-1〜30-L)に接続される複数のセルの消去動作が行われる。
【０４５０】
本発明の半導体記憶装置の構造の一例として、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを、例えば２個、直列に接続した島状半導体部を有している場合のF-Nトンネリング電流を用いた消去手法について述べる。
【０４５１】
図６０は、上記メモリセル構造の等価回路を示す。
【０４５２】
例えば、該島状半導体部がｐ型半導体で形成される場合、図６０に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第１の電極10に第一の電位を与え、選択セルに接続される第３の電極(30-1)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の電極(30-2)には第十一の電位を与え、選択セルを含む島状半導体部に接続する第４の電極40に第四の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０４５３】
例えば、電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位＜第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を“１”とすると電荷蓄積層の電荷の状態が変化し、“０”にすることができる。このとき第三の電位は、該電位と第四の電位との電位差により“０”にできる電位、第三の電位が与えられる第３電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。第１電極10は開放状態でもよ。
【０４５４】
第１電極10が半導体基板内に不純物拡散層として形成され、第１電極10の電位が浮遊であり、メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第１の電極10に与える第四の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。
【０４５５】
つまり、第四の電位と第三の電位との電位差がメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。
【０４５６】
メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりはいずれでもよい。
【０４５７】
第十一の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第３の電極(30-2)をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０４５８】
第１の電極10が、半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の電極10が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０４５９】
また、メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
【０４６０】
第３の電極(30-2)から第３の電極(30-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。
【０４６１】
電荷蓄積層の電荷の状態を変化させ、選択したメモリ・トランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位＞第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０４６２】
ｐ型半導体で形成される２個の直列に並んだメモリセルをもつ島状半導体部の場合で、選択された第３の電極に接続されるゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。
【０４６３】
図１５３に、図６０に示すような選択された第３の電極に負バイアスを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０４６４】
例えば、電荷蓄積層より負の電荷を引きぬく場合、最初に、第１の電極10、第３の電極(30-1〜30-2)、第４の電極40それぞれに第一の電位である接地電位を与えた状態から、第１の電極10に第四の電位として、例えば6Vを与え、第４の電極40に第四の電位として、例えば6Vを与え、第３の電極(30-2)に、例えば第十一の電位として、例えば6Vを与え、第３の電極(30-1)に第三の電位として、例えば−12を与える。この状態を所望の時間保持することにより“０”の消去状態を行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。
【０４６５】
その後に、例えば第３の電極(30-1)を第一の電位である接地電位に戻し、第３の電極(30-2)を第一の電位である接地電位に戻し、第４の電極40を第一の電位である接地電位に戻し、第１の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０４６６】
第十一の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第３の電極(30-2)をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。第十一の電位は、接地電位でもよい。
【０４６７】
ここで、最初に第１の電極10、第３の電極(30-１〜30-2)、第４の電極40それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０４６８】
これにより、図６０に示すような選択されたセルの消去動作が行われる。
【０４６９】
上述においては、第３の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の電極(30-2)に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。図１５３に対して第１の電極が開放状態である場合の消去時のタイミングチャートの一例を図１５４に示す。
【０４７０】
非選択の第３の電極(30-2)及び第４の電極40に第一の電位として、例えば接地電位を与え、第１の電極10が開放状態とする以外は図１５３に準じ、図６０に示すような選択されたセルの消去動作には影響を与えない。
【０４７１】
第３の電極(30-1〜30-2)に第三の電位として−12V与えた場合、図６１に示すような第３の電極(30-1〜30-2)に接続される複数のセルの消去動作が行われる。図１５５に、第１の電極に第四の電位として、例えば18Vを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０４７２】
例えば、電荷蓄積層に負の電荷を引きぬく場合、最初に、第１の電極10、第３の電極(30-1〜30-2)、第４の電極40それぞれに第一の電位である接地電位を与えた状態から、第４の電極40に第四の電位として、例えば18Vを与え、第１の電極10に第四の電位として、例えば18Vを与え、第３の配線(30-2)に、例えば第十一の電位として、例えば10Vを与え、第３の配線(30-1)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより“０”の消去状態を行う。それぞれの電極に電位を与えるタイミングは前後しても同時でもよい。
【０４７３】
その後に、第３の電極(30-２)を第一の電位である接地電位に戻し、第４の電極40を第一の電位である接地電位に戻し、第１の電極10を第一の電位である接地電位に戻す。それぞれの電極を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０４７４】
ここで、最初に第１の電極10、第３の電極 (30-1〜30-2)、第４の電極40それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。これにより、図６０に示すような選択されたセルの消去動作が行われる。
上述においては、第３の電極(30-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の電極(30-2)をゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０４７５】
図１５６に示す各電位に与える電位のタイミングのように、第３の電極(30-1〜30-2)に第三の電位として18V与えた場合、図６１に示すような第３の電極(30-1〜30-2)に接続される複数のセルの消去動作が行われる。
【０４７６】
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M,Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第４の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第１の配線が接続しており、また、半導体基板に平行で、かつ、第４の配線と交差する方向に配置される複数個、例えばN×L個の第３の配線はメモリセルの第３の電極と接続している場合のF-Nトンネリング電流を用いた消去手法について述べる。
【０４７７】
図６２は、第１の配線を第３の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。
【０４７８】
例えば、該島状半導体部がp型半導体で形成される場合、図504−１に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第１の電極に接続する第１の配線(1-j)(jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第１の配線である第１の配線(≠1-j)に第九の電位を与え、選択セルと直列に配置される第２の電極に接続する第２の配線(2-j)に第二の電位を与え、選択セルに接続される第３の配線(3-j-h)(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線(3-j-１〜3-j-(h-1))には第七の電位を与え、同じく第３の配線(3-j-(h+１)〜 3-j-L)には第十一の電位を与え、前記以外の第３の配線(≠3-j-１〜 3-j-L)に第十二の電位を与え、選択セルを含む島状半導体部に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第４の配線(≠4-i)に第八の電位を与え、選択セルと直列に配置される第５の電極に接続する第５の配線(5-j)に第五の電位を与え、第２の配線(2-j)を除く第２の配線(≠2-j)若しくは第５の配線(5-j)を除く第５の配線(≠5-j)に第六の電位を与える。これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０４７９】
例えば、電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位＜第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を“１”とすると電荷蓄積層の電荷の状態が変化し、“０”にすることができる。このとき第三の電位は、該電位と第四の電位との電位差により“０”にできる電位、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。
【０４８０】
第七の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第３の配線(3-j-１〜3-j-(h-1))に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０４８１】
第十一の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第３の配線(3-j-(h+１)〜3-j-L)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０４８２】
第二の電位は、第２の配線に接続されてなる第２の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
【０４８３】
第五の電位は、第５の配線に接続されてなる第５の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
【０４８４】
第六の電位は、第二の電位若しくは第五の電位と同様に第２の電極若しくは第５の電極をゲート電極とするトランジスタのゲート酸化膜にF-N電流が流れない電位であればよい。
【０４８５】
第八の電位は、島状半導体層を介して接続される端子に与えられる第四の電位若しくは第九の電位と等しい電位が好ましい。
【０４８６】
第十二の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ、十分小さような電位、例えば第十二の電位と第八の電位との電位差および第十二の電位と第四の電位により、第十二の電位が与えられる第３の配線(≠3-j-1〜 3-j-L)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０４８７】
また、第１の配線(1-1〜1-M)は開放状態でもよいし、第九の電位は開放状態でもよい。第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、第１の配線(1-1〜1-N)の電位が浮遊の場合においてメモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第１の配線(1-j)に与える第四の電位は、該電位加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。
【０４８８】
つまり、第四の電位と第三の電位との電位差がメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。メモリセルのチャネル部が半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりはいずれでもよい。
【０４８９】
第１の配線(1-1〜1-N)が、半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０４９０】
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の配線に接続される第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
【０４９１】
第３の配線(3-j-L)から第３の配線(3-j-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。第３の配線(3-j-h)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよいし、第３の配線(3-j-1〜3-j-L)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよいし、第３の配線(3-1-1〜3-N-L)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよい。また、第３の配線(3-(j−8)-h)、第３の配線(3-j-h)、第３の配線(3-(j+8)-h)、第３の配線(3-(j+16)-h)のようにある規則性をもって第３の配線を選択し、該配線に接続している複数若しくは全てのメモリセルを同時に消去を行ってもよい。
【０４９２】
第４の配線(4-i)に接続される一つの島状半導体部に含まれる複数若しくは全てのメモリセルの消去を同時に行ってもよいし、第４の配線(4-i)に接続される複数若しくは全ての島状半導体部に含まれる複数若しくは全てのメモリセルの消去を同時に行ってもよい。複数の第４の配線それぞれに接続される一つの島状半導体部にそれぞれ含まれる一つ若しくは複数若しくは全てのメモリセルの消去を同時に行ってもよいし、複数の第４の配線それぞれに接続される複数若しくは全ての島状半導体部に含まれる複数若しくは全てのメモリセルの消去を同時に行ってもよい。
【０４９３】
第３の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば８つおきの第４の配線(即ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、第４の配線(4-i)、第４の配線(4-(i+8))、第４の配線(4-(i+16))のような)ごとに消去を同時に行ってもよい。全ての第４の配線に第一の電位を与え、第１の配線(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の電位を与え、第２の配線と第５の配線の電位を交換し、第３の配線(3-j-h)に第三の電位を与えることで第３の配線(3-j-h)に接続する第３の電極をゲート電極とするメモリセル全てに同時に消去を行ってもよいし、任意の第４の配線に第四の電位を与えてもよい。複数の第１の配線に第四の電位を与え、該第１の配線が接続する第１の電極を有する島状半導体部に含まれるメモリセルの第３の電極が接続する第３の配線に第三の電位を与えることによって第三の電位を与えられた第３の配線に接続する第三の電極をゲート電極とするメモリセル全てに同時にも消去を行うことができる。上記の消去方法を組み合わせて用いてもよい。
【０４９４】
電荷蓄積層の電荷の状態を変化させ、選択したメモリ・トランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位＞第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０４９５】
図６３は、第１の配線を第３の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、第１の配線(1-j)と第４の配線(4-i)で決まる島状半導体層上の全てのメモリセルを選択して、消去することができる。
【０４９６】
第３の配線(3-j-1〜3-j-L)に第三の電位を与える以外は図６２の消去の電圧配置と同様である。
【０４９７】
図６４は、第1の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。
【０４９８】
第１の配線(1-j)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第３の配線(3-j-1〜3-j-L)に第三の電位を与え、第４の配線(4-1〜4-M)に第四の電位を与える以外は図６２の消去の電圧配置と同様である。
【０４９９】
図６５は、第１の配線を第３の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-1〜1‐N)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。
第１の配線(1-1〜1‐N)に第四の電位を与え、第３の配線(3-j-1〜3-N-L)に第三の電位を与え、第４の配線(4-1〜4-M)に第四の電位を与える以外は図６２の消去の電圧配置と同様である。
【０５００】
図６７は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)に第四の電位を与え、第１の配線(≠1-i)に第九の電位を与える以外は図６２の消去の電圧配置と同様である。
【０５０１】
図６８は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)と第４の配線(4-i)で決まる島状半導体層上の全てのメモリセルを選択して、消去することができる。第３の配線(3-j-1〜3-N-L)に第三の電位を与える以外は図６２の消去の電圧配置と同様である。
図６９は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に第四の電位を与える以外は図６２の消去の電圧配置と同様である。
【０５０２】
図７０は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に接続する全ての島状半導体層上の全てのメモリセルを選択して、消去することができる。第１の配線(1-1)に第四の電位を与え、第３の配線(3-j-1〜3-(j+1)-L)に第三の電位を与え、第４の配線(4-1〜4-M)に第四の電位を与える以外は図６２の消去の電圧配置と同様である。
図７１は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第３の配線(3-j-h)に接続する全てのメモリセルを選択して、消去することができる。第１の配線(1-1)に第四の電位を与え、第３の配線(3-j-h)に第三の電位を与え、第４の配線(4-1〜4-M)に第四の電位を与える以外は図６２の消去の電圧配置と同様である。
【０５０３】
ｐ型半導体で形成される複数(例えばL個、Lは正の整数)の直列に並んだメモリセルと、メモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体部をM×N ( M,Nは正の整数)個に配列し、第１の配線と第３の配線が平行に配置している場合で選択された第３の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。
【０５０４】
図１５７に、図６６に示すような選択された第３の配線に負バイアスを与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０５０５】
例えば、電荷蓄積層より負の電荷を引きぬく場合、最初に、第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N))それぞれに第一の電位である接地電位を与えた状態から、第１の配線(1-j)以外である第１の配線(≠1-j)に第八の電位として、例えば第四の電位と等しい6Vを与え、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい6Vを与え、第１の配線(1-j)に第四の電位として、例えば6Vを与え、第４の配線(4-i)に第四の電位として、例えば6Vを与え、第３の配線(3-j-h)以外である第３の配線(3-j-１〜3-j-(h-1))(hは1≦h≦Lの正の整数)に、例えば第七の電位として、例えば6Vを与え、第３の配線（3-j-（h+１）〜3-j-L）(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば6Vを与え、前記以外の第３の配線(≠3-j-１〜 3-j-L)に第十二の電位として、例えば6Vを与え、その後に第３の配線(3-j-h)に第三の電位として、例えば−12Vを与える。この状態を所望の時間保持することにより“０”の消去状態を行う。それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
【０５０６】
その後に、例えば第３の配線(3-j-h)を第一の電位である接地電位に戻し、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)を第一の電位である接地電位に戻し、第４の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第１の配線(1-1〜1-N)を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は、所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０５０７】
ここで、最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０５０８】
これにより、図６６に示すような選択された第３の配線に接続される複数のセルの消去動作が行われる。
【０５０９】
上述においては第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の配線(3-j-h)以外の第３の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０５１０】
図１５７に対して第一の配線が開放状態である場合の書き込み時のタイミングチャートの一例を図１５８に示す。
【０５１１】
非選択の第３の配線(≠3-i-h)  (hは1≦h≦Lの正の整数)及び及び第４の配線(≠4-i)に第一の電位として、例えば接地電位を与え、第一の配線が開放状態とする以外は図１５７に準じ、図６２に示すような選択されたセルの消去動作には影響を与えない。
【０５１２】
第４の配線(≠4-i)に第八の電位として6Vを与えた場合、図６６に示すような選択された第３の配線に接続される複数のセルの消去動作が行われる。
【０５１３】
第４の配線(≠4-i)に第八の電位として6Vを与え、かつ第３の配線(3-i-1〜3-i-(h-1))及び第３の配線(3-i-(h-1)〜3-i-L)に第三の電位として−12V与えた場合、図６４に示すような第１の配線(1-j)に接続される複数のセルの消去動作が行われる。
【０５１４】
全ての第４の配線(4-1〜4-M)に第四の電位として6Vを与え、全ての第３の配線(3-1-1〜3-Ｎ-Ｌ)に第三の電位として−12Vを与えた場合、図６５に示すような全てのセルの消去動作が行われる。
【０５１５】
図１５９に、第１の配線に第四の電位及び第九の電位として、例えば18Vを与え、第２の配線、第５の配線に接続されるゲート電極を有するトランジスタの閾値が、例えば0.5Vとし、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０５１６】
例えば、電荷蓄積層に負の電荷を引きぬく場合、最初に、第１1の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N))それぞれに第一の電位である接地電位を与えた状態から、第２の配線(≠2-j)及び第５の配線(≠5-j)に第六の電位として、例えば18Vを与え、第２の配線(2-j)に第二の電位として、例えば18Vを与え、第５の配線(5-j)に第五の電位として、例えば18Vを与え、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい18Vを与え、第１の配線(1-j)以外である第１の配線(≠1-j)に第八の電位として、例えば第四の電位と等しい18Vを与え、第4の配線(4-i)に第四の電位として、例えば18Vを与え、第１の配線(1-j)に第四の電位として、例えば18Vを与え、第３の配線(3-j-h)以外である第３の配線（3-j-１〜3-j-（h-1））(hは1≦h≦Lの正の整数)に例えば第七の電位として、例えば10Vを与え、第３の配線（3-j-（h+１)〜3-j-L)(hは1≦h≦Lの正の整数)に、例えば第十一の電位として、例えば10Vを与え、前記以外の第３の配線(≠3-j-１〜 3-j-L)に第十二の電位として、例えば10Vを与え、その後に第３の配線(3-j-h)に第三の電位として例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより “０”の消去状態を行う。それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
その後に、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)を第一の電位である接地電位に戻し、第４の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第１の配線(1-1〜1-N)を第一の電位である接地電位に戻し、第２の配線(2-1〜2-N)及び第５の配線(5-1〜5-N) を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０５１７】
ここで、最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０５１８】
これにより、図６６に示すような選択された第３の配線に接続される複数のセルの消去動作が行われる。
【０５１９】
上述においては、第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の配線(3-j-h)以外の第３の配線の一つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０５２０】
第３の配線(3-i-1〜3-i-(h-1))及び第３の配線(3-i-(h-1)〜3-i-L)に第三の電位として接地電位を与えた場合、図６４に示すような第１の配線(1-j)に接続される複数のセルの消去動作が行われる。全ての第３の配線(3-1-1〜3-Ｎ-Ｌ)に第三の電位として接地電位を与え、例えば、図１６０に示す各電位に与える電位のタイミングとした場合、図６５に示すような全てのセルの消去動作が行われる。
【０５２１】
第１の配線を第４の配線と平行に配置している場合の消去時のタイミングチャートの一例を図１６１〜図１６４に示す。
【０５２２】
図１６１〜図１６４は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-i)に替わった以外はそれぞれ図１５７〜図１６０に準ずる。この時、図１６１〜図１６４のように第５の配線(≠5-j)、第４の配線(≠4-i)、第３の配線(≠3-j-1〜3-ｊ-Ｌ) 、第２の配線(≠2-j)、第１の配線(≠1-i)を第一の電位として接地電位としてもよい。第３の配線(3-j-1〜3-ｊ-Ｌ)に第三の電位として接地電位を与え、例えば、図１６４に示す各電位に与える電位のタイミングとした場合、図６４に示すような第１の配線(1-i)に接続されるセルの消去動作が行われる。
【０５２３】
また、図１６５に示すように、第５の配線(≠5-j)に第五の電位として、例えば18Vを与え、第2の配線(≠2-j) に第二の電位として、例えば18Vを与え、第４の配線(≠4-i)及び第１の配線(≠1-i)に第四の電位として、例えば18Vを与えることにより、図６５に示すような全てのセルの消去動作が行われる。
【０５２４】
第１の配線がアレイ全体で共通に接続している場合の消去時のタイミングチャートの一例を図１６６〜図１６９に示す。
【０５２５】
図１６６〜図１６９は、選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-1)に替わった以外は図１５７〜図１６０に準ずる。全ての第３の配線(3-1-1〜3-Ｎ-Ｌ)に第三の電位として接地電位を与えた場合、例えば、図１６９に示す各電位に与える電位のタイミングとした場合、図６５に示すような全てのセルの消去動作が行われる。
【０５２６】
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを、例えば２個、直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M,Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第４の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第１の配線が接続しており、また、半導体基板に平行で、かつ、第４の配線と交差する方向に配置される複数個、例えばN×L個の第３の配線はメモリセルの第３の電極と接続している場合のF-Nトンネリング電流を用いた消去手法について述べる。
【０５２７】
図７２は、第1の配線を第３の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。
【０５２８】
例えば、該島状半導体部がｐ型半導体で形成される場合、図７２に示す選択セルを消去するには、選択セルを含む島状半導体部に接続する第１の電極に接続する第１の配線(1-j)(jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第１の配線である第１の配線(≠1-j)に第九の電位を与え、選択セルと直列に配置される非選択のセルに接続される第３の配線(3-j-2)には、第十一の電位を与え、前記以外の非選択のセルに接続される第３の配線(≠3-j-１〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第４の配線(≠4-i)に第八の電位を与え、これらの電圧配置により選択セルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０５２９】
例えば、電荷蓄積層から負の電荷を引き抜くことを消去とする場合、電位の大小関係は第三の電位＜第四の電位であり、電荷蓄積層に負の電荷を蓄積した状態を“１”とすると電荷蓄積層の電荷の状態が変化し、“０”にすることができる。このとき第三の電位は、該電位と第四の電位との電位差により“０”にできる電位、第三の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れ、電荷の状態を変化させる手段としてのF-N電流が十分発生する電位とする。第十一の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ、十分小さような電位、例えば第十一の電位と第四の電位との電位差により、第十一の電位が与えられる第３の配線(3-j-２)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０５３０】
第八の電位は、島状半導体層を介して接続される端子に与えられる第四の電位若しくは第九の電位と等しい電位が好ましい。
【０５３１】
第十二の電位は、電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さような電位、例えば第十二の電位と第八の電位との電位差および第十二の電位と第四の電位により、第十二の電位が与えられる第３の配線(≠3-j-1〜 3-j-2)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０５３２】
第1の配線(1-1〜1-M)は開放状態でもよいし、第九の電位は開放状態でもよい。
【０５３３】
第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、第１の配線(1-1〜1-N)の電位が浮遊であって、メモリセルのチャネル部が半導体基板と電気的に繋がっている場合、選択セルを含む島状半導体部に接続する第１の配線(1-j)に与える第四の電位は、該電位を加えることで半導体基板側に拡がる空乏層により該島状半導体層と半導体基板と電気的にフローティング状態となる電位とする。これにより、該島状半導体層の電位が第四の電位と等しくなり、島状半導体部上の選択セルにはメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分大きくなる電位となり、消去が行われる。
【０５３４】
つまり、第四の電位と第三の電位との電位差がメモリ・トランジスタのトンネル酸化膜に流れるF-N電流が十分流れる電位差となる。
メモリセルのチャネル部が、半導体基板と電気的に繋がっていない場合は、第四の電位による空乏層の拡がりはいずれでもよい。
【０５３５】
第１の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０５３６】
メモリセルのチャネル部が、半導体基板と電気的に繋がっている場合、例えば不純物拡散層が、島状半導体部を基板よりフローティング状態にしていない場合、半導体基板に与える第十の電位は第十の電位と第三の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位であるなら、第三の電位が与えられている第三の配線に接続される第三の電極をゲート電極とする全てのメモリセルに対し同時に消去を行うこともできる。
【０５３７】
第３の配線(3-j-2)から第3の配線(3-j-1)まで連続して消去してもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第３の配線(3-j-1)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよいし、第３の配線(3-j-1〜3-j-2)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよいし、第３の配線(3-1-1〜3-N-2)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよい。また、第３の配線(3-(j−8)-h)、第３の配線(3-j-h)、第３の配線(3-(j+8)-h)、第３の配線(3-(j+16)-h)、 …(h＝1または2)のようにある規則性をもって第３の配線を選択し,該配線に接続している複数若しくは全てのメモリセルを同時に消去を行ってもよい。
【０５３８】
さらに、第４の配線(4-i)に接続される一つの島状半導体部に含まれる複数若しくは全てのメモリセルの消去を同時に行ってもよいし、第４の配線(4-i)に接続される複数若しくは全ての島状半導体部に含まれる複数若しくは全てのメモリセルの消去を同時に行ってもよい。複数の第４の配線それぞれに接続される一つの島状半導体部にそれぞれ含まれる一つ若しくは複数若しくは全てのメモリセルの消去を同時に行ってもよいし、複数の第４の配線それぞれに接続される複数若しくは全ての島状半導体部に含まれる複数若しくは全てのメモリセルの消去を同時に行ってもよい。
【０５３９】
また、第３の配線(3-j-h)に接続しているメモリセルをある一定間隔、例えば８つおきの第４の配線(即ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、第４の配線(4-i)、第４の配線(4-(i+8))、第の配線(4-(i+16))…のような)ごとに消去を同時に行ってもよい。
【０５４０】
複数の第１の配線に第四の電位を与え、該第１の配線が接続する第１の電極を有する島状半導体部に含まれるメモリセルの第３の電極が接続する第３の配線に第三の電位を与えることによって、第三の電位を与えられた第３の配線に接続する第三の電極をゲート電極とするメモリセル全てに同時にも消去を行うことができる。上記の消去方法を組み合わせて用いてもよい。
【０５４１】
また、電荷蓄積層の電荷の状態を変化させ、選択したメモリ・トランジスタの閾値を上げることを消去としてもよい。この場合には第三の電位＞第四の電位とし、第三の電位は第三の電位と第四の電位との電位差による電荷蓄積層の電荷の状態が十分に変化する電位、例えばF-N電流が十分に大きい電位であればよい。電荷蓄積層の電荷の状態を変化させる手段はF-N電流に限らない。
【０５４２】
図７３は、第１の配線を第３の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示し、選択セルに接続される第３の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第３の配線 (3-j-1)には第七の電位を与える以外は図６２の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第３の配線(3-j-1)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０５４３】
図７４は、第１の配線を第3の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-j)に接続し、かつ第３の配線 (3-j-1)に接続するメモリセルを選択して、消去することができる。第４の配線(4-1〜4-M)に第四の電位を与える以外は図６２の消去の電圧配置と同様である。
図７５は、第１の配線を第３の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。選択セルに接続される第３の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第３の配線 (3-j-1)には第七の電位を与える以外は図７３の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第３の配線(3-j-1)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０５４４】
図７６は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)に第四の電位を与え、第１の配線(≠1-i)に第九の電位を与える以外は図７２の消去の電圧配置と同様である。
【０５４５】
図７７は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。選択セルに接続される第３の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第３の配線 (3-i-1)には第七の電位を与える以外は図７６の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第３の配線(3-j-1)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０５４６】
図７８は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)に接続し、かつ第３の配線 (3-j-1)に接続するメモリセルを選択して、消去することができる。第４の配線(4-1〜4-M)に第四の電位を与える以外は図７６の消去の電圧配置と同様である。
【０５４７】
図７９は、第１の配線を第３の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。選択セルに接続される第３の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第３の配線 (3-j-1)には第七の電位を与える以外は図７８の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第３の配線(3-j-1)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０５４８】
図８０は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に第四の電位を与える以外は図７２の消去の電圧配置と同様である。
【０５４９】
図８１は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。選択セルに接続される第３の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第３の配線 (3-i-1)には第七の電位を与える以外は図８０の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第３の配線(3-j-1)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０５５０】
図８２は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に接続し、かつ第３の配線 (3-j-1)に接続するメモリセルを選択して、消去することができる。第４の配線(4-1〜4-M)に第四の電位を与える以外は図８１の消去の電圧配置と同様である。
図８３は、複数の第１の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。選択セルに接続される第３の配線 (3-j-2)に第三の電位を与え、非選択セルに接続される第３の配線 (3-j-1)には第七の電位を与える以外は図８２の消去の電圧配置と同様である。ここで、第七の電位は電荷蓄積層の電荷の状態の変化が選択セルに比べ十分小さいような電位、例えば第七の電位と第四の電位との電位差により、第七の電位が与えられる第３の配線(3-j-1)に接続する第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜のF-N電流が十分に小さい電位であればよい。
【０５５１】
ｐ型半導体で形成される２個の直列に並んだメモリセルとを持つ島状半導体部をM×N ( M,Nは正の整数)個に配列し、第１の配線と第３の配線が平行に配置している場合で選択された第３の配線に接続されるゲート電極とするメモリセルを選択セルとした場合の消去動作の各電圧のタイミングチャートの一例について述べる。
【０５５２】
図１７０に、図７４に示すような選択された第３の配線に負バイアスを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０５５３】
例えば、電荷蓄積層より負の電荷を引きぬく場合、最初に、第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、第１の配線(1-j)以外である第１の配線(≠1-j)に第八の電位として、例えば第四の電位と等しい6Vを与え、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい6Vを与え、第１の配線(1-j)に第四の電位として、例えば6Vを与え、第４の配線(4-i)に第四の電位として、例えば6Vを与え、第３の配線(3-j-1)以外である第３の配線(3-j-2)に、例えば第十一の電位として、例えば6Vを与え、前記以外の第３の配線(≠3-j-１〜 3-j-2)に第十二の電位として、例えば6Vを与え、第３の配線(3-j-1)に第三の電位として、例えば−12を与える。この状態を所望の時間保持することにより“０”の消去状態を行う。それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
【０５５４】
その後に、例えば第３の配線(3-j-1)を第一の電位である接地電位に戻し、第３の配線(3-j-1)以外である第３の配線(≠3-j-1)を第一の電位である接地電位に戻し、第４の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第１の配線(1-1〜1-N)を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０５５５】
ここで、最初に第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０５５６】
これにより、図７４に示すような選択された第３の配線に接続される複数のセルの消去動作が行われる。
【０５５７】
上述においては、第３の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の配線(3-j-2)に接続されるゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０５５８】
図１７０に対して第一の配線が開放状態である場合の書き込み時のタイミングチャートの一例を図１７１に示す。
【０５５９】
非選択の第３の配線（3-i-2）及び第４の配線(≠4-i)に第一の電位として、例えば接地電位を与え、第一の配線が開放状態とする以外は図１７０に準じ、図７２に示すような選択されたセルの消去動作には影響を与えない。
【０５６０】
第４の配線(≠4-i)に第八の電位として6Vを与えた場合、図７４に示すような選択された第３の配線に接続される複数のセルの消去動作が行われる。第４の配線(≠4-i)に第八の電位として6Vを与え、かつ第３の配線（3-i-1〜3-i-L）に第三の電位として−12V与えた場合、第１の配線（1-j）に接続される複数のセルの消去動作が行われる。全ての第４の配線(4-1〜4-M)に第四の電位として6Vを与え、全ての第３の配線(3-1-1〜3-Ｎ-2)に第三の電位として−12Vを与えた場合、全てのセルの消去動作が行われる。
【０５６１】
図１７２に、第１の配線に第四の電位及び第九の電位として、例えば18Vを与え、メモリセルの書き込み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０５６２】
例えば、電荷蓄積層に負の電荷を引きぬく場合、最初に、第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として、例えば第四の電位と等しい18Vを与え、第１の配線(1-j)以外である第１の配線(≠1-j)に第八の電位として、例えば第四の電位と等しい18Vを与え、第４配線(4-i)に第四の電位として、例えば18Vを与え、第１の配線(1-j)に第四の電位として、例えば18Vを与え、第３配線（3-j-2）に、例えば第十一の電位として、例えば10Vを与え、前記以外の第３配線(≠3-j-１〜 3-j-2)に第十二の電位として、例えば10Vを与え、その後に第３の配線(3-j-1)に第三の電位として、例えば第一の電位である接地電位を与え続ける。この状態を所望の時間保持することにより“０”の消去状態を行う。それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
【０５６３】
その後に、第３の配線(3-j-1)以外である第３の配線(≠3-j-1)を第一の電位である接地電位に戻し、第４の配線(4-1〜4-M)を第一の電位である接地電位に戻し、第１の配線(1-1〜1-N)を第一の電位である接地電位に戻す。それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。与える電位は所望のセルを消去するための条件を満たすならば、いかなる電位の組合せでもよい。
【０５６４】
ここで、最初に第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。これにより、図８２に示すような選択された第３の配線に接続される複数のセルの消去動作が行われる。また、上述においては第３の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の配線(3-j-2)をゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０５６５】
図１７３に示す消去動作の各電圧のタイミングチャートの一例のように第３の配線（3-i-1〜3-i-2）に第三の電位として第一の電位である接地電位与えた場合、第１の配線（1-j）に接続される複数のセルの消去動作が行われる。全ての第３の配線(3-1-1〜3-Ｎ-2)に第三の電位として接地電位与えた場合、全てのセルの消去動作が行われる。
【０５６６】
第１の配線を第４の配線と平行に配置している場合の消去時のタイミングチャートの一例を図１７４〜図１７７に示す。
【０５６７】
図１７４〜図１７７は、選択されたセルを含む島状半導体の端部に接続する第1の配線(1-j)から第１の配線(1-i)に替わった以外はそれぞれ図１７０〜図１７３に準ずる。この時、図１７４〜図１７７のように第４の配線(≠4-i)、第３の配線(≠3-j-1〜3-ｊ-Ｌ) 、第１の配線(≠1-i)を第一の電位として接地電位としてもよい。
【０５６８】
第１の配線がアレイ全体で共通に接続している場合の消去時のタイミングチャートの一例を図１７８〜図１８１に示す。図１７８〜図１８１は選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-1)に替わった以外は図１７０〜図１７３に準ずる。
【０５６９】
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体部を有し、該島状半導体部を複数個、例えばM×N個(M,Nは正の整数)備える場合で、かつ、該メモリセルアレイにおいて半導体基板に平行に配置される複数、例えばM本の第４の配線が該島状半導体部の各々一方の端部に接続し、他方の端部には第１の配線が接続しており、また、半導体基板に平行で、かつ、第４の配線と交差する方向に配置される複数個、例えばN×2個の第３の配線はメモリセルの第３の電極と接続している場合のチャネルホットエレクトロン電流(以下CHE電流と称す)を用いた消去手法について述べる。
【０５７０】
図７４は、第１の配線を第３の配線と平行に配置したときの上記メモリセルアレイ構造の等価回路を示す。
【０５７１】
例えば、該島状半導体部がｐ型半導体で形成される場合、図７４に示す選択セルを消去するには、選択セルを含む島状半導体部の第１の電極に接続する第１の配線（1-j）(jは1≦j≦Nの正の整数)に第一の電位を与え、前記以外の第１の配線である第１の配線(≠1-j)に第九の電位を与え、選択セルに接続される第３の配線（3-j-1）に第三の電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線（3-j-2）には第十一の電位を与え、前記以外の第３の配線(≠3-j-１〜 3-j-2)に第十二の電位を与え、選択セルを含む島状半導体部の第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記以外の第４の配線(≠4-i)に第八の電位として第四の電位を与え、これらの電圧配置により選択セルのチャネル部にCHE電流を発生させ電荷蓄積層の電荷の状態を変化させることができる。
【０５７２】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の消去とする場合、電位の大小関係は第四の電位＞第一の電位であり、第三の電位＞第一の電位であり、このとき第一の電位は接地電位が望ましく、第三の電位若しくは第四の電位は第三の電位と第一の電位との電位差および第四の電位と第一の電位との電位差により“１”が書き込める電位、例えばこれら電位差により、第三の電位が与えられる第３の電極をゲート電極とする、例えばメモリ・トランジスタのトンネル酸化膜に流れる、電荷の状態を変化させる手段としてのCHE電流が十分発生する電位とする。
【０５７３】
第十一の電位は、電荷蓄積層の電荷の状態にかかわらず、メモリセルに常にセル電流が流れ得る電位、つまりメモリセルのチャネル部に反転層が形成され得る電位で、かつ第十一の電位により電荷蓄積層の電荷の状態に変動が生じない電位とする。例えば電荷蓄積層に電子を蓄積することを“１”の消去とする場合、第３の配線（3-j-2）に接続されてなる第３の電極をゲート電極とするメモリ・トランジスタのとり得る閾値以上の電位で、かつ第十一の電位が与えられる第３の電極をゲート電極とするメモリ・トランジスタのトンネル酸化膜に流れるF-N電流若しくはCHE電流が十分に小さくなる電位であればよい。第九の電位は第八の電位若及び第四の電位及び第十二の電位との電位差で“１”の消去が起こらない任意の電位でよいが、第八の電位と同等の電位が望ましい。第九の電位は開放状態でもよい。十二の電位は接地電位が望ましい。
【０５７４】
第１の配線(1-1〜1-N)が半導体基板内に不純物拡散層として形成され、半導体基板に与えられる第十の電位が接地電位である場合は、一般的に第一の電位は接地電位である。第１の配線(1-1〜1-N)が半導体基板と電気的に絶縁されて形成されている場合、例えばＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁されている時は、第一の電位は第十の電位と必ずしも等しくする必要はない。
【０５７５】
第３の配線(3-j-2)、第３の配線(3-j-1)の順序で消去してもよいし、順番は逆でもよい。第３の配線(3-j-1)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよいし、第３の配線(3-1-1〜3-N-2)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよい。第３の配線(3-（j−8)-1)、第３の配線(3-j-1)、第３の配線(3-(j+8)-1)、第３の配線(3-(j+16)-1)のようにある規則性をもって第３の配線を選択し、該配線に接続している複数若しくは全てのメモリセルを同時に消去を行ってもよい。
【０５７６】
第４の配線(4-i)に接続される複数若しくは全ての島状半導体部に含まれるメモリセルの消去を同時に行ってもよい。複数の第４の配線それぞれに接続される一つの島状半導体部にそれぞれ含まれるメモリセルの消去を同時に行ってもよいし、複数の第４の配線それぞれに接続される複数若しくは全ての島状半導体部に含まれるメモリセルの消去を同時に行ってもよい。
【０５７７】
第３の配線（3-j-1）に接続しているメモリセルをある一定間隔、例えば８つおきの第４の配線（即ち、第４の配線（4-（i−16））、第４の配線（4-（i−8））、第４の配線（4-i）、第４の配線（4-（i+8））、第４の配線（4-（i+16））のような）ごとに消去を同時に行ってもよい。全ての第４の配線に第一の電位を与え、第１の配線(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の電位を与え、第３の配線(3-j-1)に第三の電位を与えることで、第３の配線(3-j-1)に接続する第３の電極をゲート電極とするメモリセル全てに同時に消去を行うこともできる。選択セルを含まない第４の配線(≠4-i)に第九の電位として、例えば第一の電位＜第九の電位<第四の電位となる電位を与え、第４の配線(1-i)に第一の電位を与え、第１の配線(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の電位を与え、第３の配線(3-j-1)に第三の電位を与えることで選択セルに消去を行うこともできる。
【０５７８】
複数の第１の配線に第四の電位を与え、該第１の配線が接続する第１の電極を有する島状半導体部に含まれるメモリセルの第３の電極が接続する第３の配線(3-j-1)に第三の電位を与え、第３の配線(≠3-j-1)に第十一の電位を与えることによって第三の電位を与えられた第３の配線に接続する第３の電極をゲート電極とするメモリセル全てに同時にも消去を行うことができる。上記の消去方法を組み合わせて用いてもよい。
【０５７９】
電荷蓄積層はフローティングゲート以外、例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄積層の電荷の状態を変化させることを“０”への消去、変化させないことを“１”への消去としてもよい。電荷蓄積層の電荷の状態を小さく変化させることを“０” への消去、大きく変化させることを“１”への消去としてもよいし、その逆でもよい。電荷蓄積層の電荷の状態を負に変化させることを“０”への消去、正に変化させることを“１”への消去としてもよいし、その逆でもよい。上記の“０”、“１”の定義を組み合わせてもよい。また、電荷蓄積層の電荷の状態を変化させる手段はCHEに限らない。
【０５８０】
図７６は、第１の配線を第４の配線と平行に配置したときのメモリセルアレイ構造の等価回路を示す。第１の配線(1-i)に第一の電位を与え、第１の配線(≠1-i)に第九の電位を与える以外は図７２の消去の電圧配置と同様である。
【０５８１】
図８０は、複数の第1の配線が電気的に繋がって共通であるメモリセルアレイ構造の等価回路を示す。第１の配線(1-1)に第一の電位を与える以外は図７２1の消去の電圧配置と同様である。
【０５８２】
ｐ型半導体で形成される２個の直列に並んだメモリセルと、島状半導体部をM×N ( M,Nは正の整数)個に配列し、第１の配線と第３の配線が平行に配置している場合の上述の消去動作の各電圧のタイミングチャートの一例について述べる。
【０５８３】
図１８２に、第１の配線に第一の電位及び第九の電位として、例えば接地電位を与え、メモリセルの消去状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、書き込み状態の定義を0.5V〜3.0Vとした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０５８４】
例えば、電荷蓄積層に負の電荷を蓄積することを“１”の消去とする場合、最初に、第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに第一の電位である接地電位を与えた状態から、第４の配線(4-i)に第四の電位として、例えば6Vを与え、第４の配線(4-i)以外である第４の配線(≠4-i)に第八の電位として、例えば第四の電位として、例えば6Vを与え、選択セルと直列に配置されない非選択セルと接続される第３の配線(≠3-j-１〜 3-j-2)に第十二の電位として、例えば接地電位を与え、選択セルと直列に配置されている非選択セルと接続される第３の配線（3-j-2）に、例えば第十一の電位として、例えば8Vを与え、選択セルに接続される第３の配線（3-j-1）に第三の電位として、例えば12Vを与える。この状態を所望の時間保持することにより“１”の消去を行う。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。
【０５８５】
その後、例えば第３の配線(3-j-1)を接地電位に戻してから第３の配線(3-j-2)を接地電位に戻し、第４の配線(4-1〜4-M)を接地電位に戻す。この際、それぞれの配線を接地電位に戻すタイミングは前後しても同時でもよい。また与える電位は、所望のセルに“１”の書き込むための条件を満たすならば、いかなる電位の組合せでもよい。
【０５８６】
ここで、最初に第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに同電位である第一の電位を与えるのが好ましいが、異なる電位を与えてもよい。
【０５８７】
上述においては、第３の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の配線(3-j-1)以外の第３の配線の一つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【０５８８】
図１８２に対して選択セルが第３の配線(3-j-2)に接続される全てのメモリセルの場合の消去時のタイミングチャートの一例を図１８３に示す。
【０５８９】
図１８３は、選択セルと直列に配置されている非選択セルと接続される第３の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図１８２に準ずる。この時、第七の電位は、第十一の電位と同じである。
【０５９０】
図７５は選択セルが第３の電極 (3-j-2)に接続される全てのメモリセルとした時の等価回路を示す。
【０５９１】
第１の配線を第４の配線と平行に配置している場合の消去時のタイミングチャートの一例を図１８４に示す。図１８４は、第一の電位として接地電位を与え、メモリセルの消去状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０５９２】
図１８４は選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第1の配線(1-i)に替わった以外は図１８２に準ずる。
【０５９３】
図１８４に対して選択セルが第３の配線(3-j-２)に接続される全てのメモリセルの場合の消去時のタイミングチャートの一例を図１８５に示す。
【０５９４】
図１８５は選択セルと直列に配置されている非選択セルと接続される第３の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図１８４に準ずる。この時、第七の電位は第十一の電位と同じである。
【０５９５】
図７９は選択セルが第３の電極 (3-j-2)に接続される全てメモリセルとした時の等価回路を示す。
【０５９６】
第１の配線がアレイ全体で共通に接続している場合の消去時のタイミングチャートの一例を図１８６に示す。
【０５９７】
図１８６は第一の電位として接地電位を与え、メモリセルの消去状態の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の消去における各電位に与える電位のタイミングの一例を示す。
【０５９８】
図１８６は選択されたセルを含む島状半導体の端部に接続する第１の配線(1-j)から第１の配線(1-1)に替わった以外は図１８２に準ずる。
図１８６に対して選択セルが第３の配線(3-j-2)に接続されるメモリセルの場合の消去時のタイミングチャートの一例を図１８７に示す。
【０５９９】
図１８７は選択セルと直列に配置されている非選択セルと接続される第３の配線に与えられる電位が第十一の電位から第七の電位に替わった以外は図１８６に準ずる。この時、第七の電位は第十一の電位と同じである。
【０６００】
図８３は選択セルが第３の電極 (3-j-2)に接続されるメモリセルとした時の等価回路を示す。
【０６０１】
電荷蓄積層はフローティングゲート以外、例えば誘電体やＭＯＮＯＳ構造の窒化膜などでもよい。また、電荷蓄積層の電荷の状態を変化させ、選択したメモリ・トランジスタの閾値を上げることを消去としてもよい。電荷蓄積層の電荷の状態を変化させる手段はCHEに限らなく、例えばホットホールを利用してもよい。
【０６０２】
以下に、電荷蓄積層として浮遊ゲートを有するメモリセル以外のものについて説明する。
【０６０３】
図８４及び図８５は、図８及び図５１〜図５６で示されるＭＯＮＯＳ構造をとるメモリセルアレイの一部分を示す等価回路図である。
【０６０４】
図８４は、一つの島状半導体層１１０に配置されるＭＯＮＯＳ構造のメモリセルアレイの等価回路図を示す。
【０６０５】
図８５は、島状半導体層１１０が複数配置される場合の等価回路を示す。
【０６０６】
以下、図８４に示す等価回路について説明する。
ゲート電極として第12の電極12を備えるトランジスタとゲート電極として第15の電極15を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層として積層絶縁膜を有し、制御ゲート電極として第13の電極(13-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個、直列に接続した島状半導体層１１０において、第14の電極14が該島状半導体層１１０の各々の一方の端部に接続し、他方の端部には第11の電極11が接続する。
【０６０７】
図８５に示す等価回路について説明する。
【０６０８】
以下、複数の島状半導体層１１０が配置されるメモリセルアレイにおいて、図８４で示される各島状半導体層１１０に配置される各回路素子の電極と各配線の接続関係を示す。
該島状半導体層１１０を複数個、例えばM×N個(M,Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第14の配線が各々の島状半導体層１１０に備える上述の第14の電極14とそれぞれ接続する。また、半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN×L本の第13の配線は各々のメモリセルの上述の第13の電極(13-h)(hは1≦h≦Lの正の整数)と接続する。第14の配線と交差する方向に配置される複数本、例えばN本の第11の配線が各々の島状半導体層１１０に備える上述の第11の電極11と接続し、かつ、第11の配線を第13の配線と平行に配置する。半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN本の第12の配線は各々のメモリセルの上述の第12の電極12と接続し、同様に半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN本の第15の配線は各々のメモリセルの上述の第15の電極15と接続する。
【０６０９】
図８６及び図８７は、図１３及び図１４、図５５及び図５６で示される一実施例で、各トランジスタ間に拡散層720が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である500、510、520の間に配置する第五の導電膜である多結晶シリコン膜５５０を形成した場合のメモリセルアレイの一部分を示す等価回路図である。
【０６１０】
図８６は、一つの島状半導体層１１０に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第五の導電膜である多結晶シリコン膜５５０が形成される場合のメモリセルアレイの等価回路図を示す。
【０６１１】
図８７は、島状半導体層１１０が複数配置される場合の等価回路を示す。
【０６１２】
図８６に示す等価回路について説明する。
ゲート電極として第32の電極32を備えるトランジスタとゲート電極として第35の電極35を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第33の電極（33-h）(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個、直列に配置し、かつ、各トランジスタの間にゲート電極として第36の電極を備えるトランジスタを配置した島状半導体層１１０において、第34の電極34が該島状半導体層１１０の各々の一方の端部に接続し、他方の端部には第31の電極31が接続し、かつ複数の36の電極が全て一つに接続し第36の電極36として島状半導体層１１０に備えられる。
【０６１３】
図８７に示す等価回路について説明する。
【０６１４】
以下、複数の島状半導体層１１０が配置されるメモリセルアレイにおいて、図８６で示される各島状半導体層１１０に配置される各回路素子の電極と各配線の接続関係を示す。
【０６１５】
該島状半導体層１１０を複数個、例えばM×N個(M,Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第34の配線が各々の島状半導体層１１０に備える上述の第34の電極34とそれぞれ接続する。また、半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN×L本の第33の配線は各々のメモリセルの上述の第33の電極(33-h)と接続する。第34の配線と交差する方向に配置される複数本、例えばN本の第31の配線が各々の島状半導体層１１０に備える上述の第31の電極31と接続し、かつ、第31の配線を第33の配線と平行に配置する。半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第32の配線は各々のメモリセルの上述の第32の電極32と接続し、かつ、同様に半導体基板に平行で、第34の配線34と交差する方向に配置される複数本、例えばN本の第35の配線は各々のメモリセルの上述の第35の電極35と接続する。各々の島状半導体層１１０に備える上述の第36の電極36は第36の配線によって全て一つに接続する。
【０６１６】
なお、各々の島状半導体層１１０に備える上述の第36の電極36は第36の配線によって全て一つに接続しなくてもよく、第36の配線によってメモリセルアレイを２つ以上に分割して接続してもよい。つまり各々の第36の電極を、例えばブロック毎に接続するような構造をとってもよい。
【０６１７】
また、選択ゲート・トランジスタと選択ゲート・トランジスタに隣接するメモリセルおよび隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルおよびメモリセル同士の間隔が約30nm以下と、選択トランジスタとメモリセルおよびメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造をもつ場合の動作原理について述べる。
【０６１８】
隣接する素子が十分接近していると、選択ゲート・トランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子をチャネルは繋がることになる。この状態は選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
【０６１９】
選択ゲート・トランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第五の導電膜が配置された構造をもつ場合の動作原理について述べる。
【０６２０】
第五の導電膜は、各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。即ち、第五の導電膜と該絶縁膜と島状半導体層はＭＩＳキャパシタを形成している。第五の導電膜に島状半導体層と該絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第五の導電膜にチャネルを形成し得る電位が与えられている場合、選択ゲート・トランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。また、第五の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がp型半導体の場合,電荷蓄積層から電子を引き抜く場合には、選択ゲート・トランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
【０６２１】
メモリセルアレイの製造方法における実施の形態
本発明の半導体記憶装置の製造方法及びこの方法により形成された半導体記憶装置の実施の形態を図面に基づいて説明する。
従来例に対し少なくとも一つの段を有する柱状に加工された半導体基板若しくは半導体層を形成し、各々の段の側部の少なくとも一部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを一括で形成し、段の角部に不純物拡散層をゲートに対して自己整合で形成する半導体記憶装置の実施の形態について説明する。
なお、以下の製造例で行われる各工程又は態様は、別の製造例で行われる各工程又は態様と種々組み合わせて適用することができる。また、以下に説明する半導体の導電型は一例であり、不純物拡散層等の導電型は逆導電型でもよい。
【０６２２】
製造例１
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば少なくとも一つの段を有する柱状の島状半導体層に加工し、該島状半導体層の側面を活性領域面とし、各段の側部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートが複数形成され、浮遊ゲートの側部の少なくとも一部に層間絶縁膜を介して制御ゲートが形成され、各段の角部に不純物拡散層を浮遊ゲートに対して自己整合で形成する半導体記憶装置において、島状半導体層の上部と下部にさらに段を設け、その段の側部にゲート酸化膜と選択ゲートを形成した選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続し、選択ゲート・トランジスタのチャネル層とメモリ・トランジスタのチャネル層とが電気的に接続するよう不純物拡散層を浮遊ゲート及び選択ゲートに対して自己整合で形成した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する製造方法である。
【０６２３】
なお、図１８８〜図２１７及び図２１８〜図２４７は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０６２４】
まず、半導体基板として例えばp型シリコン基板１００の表面にマスク層となる第一の絶縁膜として、例えばシリコン酸化膜４１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン酸化膜４１０をエッチングする(図１８８及び図２１８)。
【０６２５】
なお、第一の絶縁膜であるシリコン酸化膜４１０は、例えばシリコン窒化膜でもよく、また導電膜でもよく、また二種以上の材料からなる積層膜でもよく、ｐ型シリコン基板１００に対する反応性エッチング時においてエッチングされない、若しくはエッチング速度がシリコンのものより遅くなる材料であれば限定されない。
【０６２６】
第一の絶縁膜であるシリコン酸化膜４１０をマスクに用いて、反応性イオンエッチングにより半導体基板であるp型シリコン基板１００を50〜5000nmエッチングし、その後p型シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２１を5nm〜100nm形成する(図１８９及び図２１９)。
【０６２７】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１１を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１１を、第一の絶縁膜であるシリコン酸化膜４１０及び柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２１を介してサイドウォール状に配置する(図１９０及び図２２０)。
【０６２８】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１１をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２１をエッチング除去し、続いて露出したp型シリコン基板１００を50〜5000nmエッチングする。これにより、p型シリコン基板１００を一つの段を有する柱状に加工する。
【０６２９】
その後、ｐ型シリコン基板１００の露出部に対し、熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２２を5nm〜100nm形成する(図１９１及び図２２１)。
【０６３０】
第三の絶縁膜として、例えばシリコン窒化膜３１２を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１２を、第一の絶縁膜であるシリコン酸化膜４１０及び第三の絶縁膜であるシリコン窒化膜３１１及び一つの段を有する柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２２を介してサイドウォール状に配置する。
【０６３１】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１２をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２２をエッチング除去し、露出したp型シリコン基板１００を50〜5000nmエッチングする。これにより、p型シリコン基板１００を二つの段を有する柱状に加工する。
【０６３２】
その後、p型シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２３を5nm〜100nm形成する(図１９２及び図２２２)。
【０６３３】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１３を10〜1000nm堆積し、異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１３を、第一の絶縁膜であるシリコン酸化膜４１０及び第三の絶縁膜であるシリコン窒化膜３１２及び二つの段を有する柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２３を介してサイドウォール状に配置する。
【０６３４】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１３をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２３をエッチング除去し、露出したp型シリコン基板１００を50〜5000nmエッチングすることで、p型シリコン基板１００を三つの段を有する柱状に加工する。以上の工程により半導体基板であるp型シリコン基板１００は、段を有する柱状をなして複数の島状半導体層１１０に分離される。
【０６３５】
その後、ｐ型シリコン基板１００の露出部に対し、例えば熱酸化により、第二の絶縁膜として、例えばシリコン酸化膜４２４を5nm〜100nm形成する(図１９３及び図２２３)。なお、第二の絶縁膜であるシリコン酸化膜４２４は堆積によって形成してもよいし、シリコン酸化膜に限らず、例えばシリコン窒化膜でもよく、その材料は、限定されない。
【０６３６】
段を有する島状半導体層１１０の底部に対し不純物導入を行い、ｎ型不純物拡散層７１０を形成する。例えばイオン注入法により、0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０13〜１×１０17/cm2程度のドーズが条件として挙げられる。
【０６３７】
続いて、例えば等方性エッチングによりシリコン窒化膜、シリコン酸化膜を選択除去する(図１９４及び図２２４)。
【０６３８】
島状半導体層１１０の表面を酸化することにより、第四の絶縁膜となる、例えばシリコン酸化膜４３０を10nm〜100nm形成する(図１９５及び図２２５)。この時、島状半導体層１１０の最上段の径が最小加工寸法で形成されていた場合、第四の絶縁膜であるシリコン酸化膜４３０の形成により島状半導体層１１０の最上段の径の大きさが小さくなる。つまり、最小加工寸法以下に形成される。
【０６３９】
その後、必要に応じてシリコン酸化膜などの絶縁膜の堆積を行い、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第五の絶縁膜であるシリコン酸化膜４４１を島状半導体層１１０の底部に埋め込む(図１９６及び図２２６)。
【０６４０】
次に、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため、好ましい。あるいはチャネルイオン注入に代わって、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては、島状半導体層１１０の表面を第四の絶縁膜であるシリコン酸化膜４３０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定されない。
【０６４１】
続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第五の絶縁膜として、例えばシリコン酸化膜４４０を形成する(図１９７及び図２２７)。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜若しくはオキシナイトライド膜でもよい。
【０６４２】
第一の導電膜となる、例えば多結晶シリコン膜５１０を20nm〜200nm程度堆積し(図１９８及び図２２８)、第六の絶縁膜として、例えばシリコン酸化膜４５１を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図１９９及び図２２９)。例えば異方性エッチングを行うことにより、島状半導体層１１０の各段の側壁にそれぞれ第一の導電膜である多結晶シリコン膜５１０をサイドウォール状に形成することで第一の導電膜である多結晶シリコン膜５１１、５１２、５１３、５１４を一括分離形成する。なお、最下段の選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１１は第六の絶縁膜であるシリコン酸化膜４５１の保護により全て接続された状態を保つ。
【０６４３】
次に、段を有する島状半導体層１１０の角部に対して不純物導入を行い、ｎ型不純物拡散層７２１、７２２、７２３、７２４を形成する(図２００及び図２３０)。例えば、0〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０12〜１×１０15/cm2程度のドーズが挙げられる。ここで、ｎ型不純物拡散層７２１、７２２、７２３、７２４を形成するためのイオン注入は島状半導体層１１０の全周囲に対して行ってもよく、一方向あるいは数方向からの注入だけでもよい。すなわちｎ型不純物拡散層７２１、７２２、７２３、７２４は島状半導体層１１０の周囲を取り囲むように形成しなくてもよい。
【０６４４】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５１をエッチングし、第一の導電膜である多結晶シリコン膜５１１、第四の絶縁膜であるシリコン酸化膜４３０、不純物拡散層７１０をエッチングし第一の溝部２１１を形成する(図２０１及び図２３１)。これにより図１のＡ−Ａ’方向について連続する第一の配線層及び選択ゲート線となる第二の配線層を分離形成する。
【０６４５】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６１を20nm〜200nm程度堆積し、等方性エッチングにより第一の溝部２１１及び第一の導電膜である多結晶シリコン膜５１１の上部を埋設するように第七の絶縁膜であるシリコン酸化膜４６１を埋め込む(図２０２及び図２３２)。
【０６４６】
続いて、露出した第一の導電膜である多結晶シリコン膜５１２、５１３、５１４の表面に対し、層間絶縁膜６１０を形成する。この層間絶縁膜６１０は、例えばＯＮＯ膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とＣＶＤ法により5〜10nmのシリコン窒化膜とさらに5〜10nmのシリコン酸化膜を順次堆積する。
【０６４７】
次に、第二の導電膜として例えば多結晶シリコン膜５２０を15nm〜150nm堆積する(図２０３及び図２３３)。
【０６４８】
その後、第六の絶縁膜として、例えばシリコン酸化膜４５２を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図２０４及び図２３４)。例えば異方性エッチングを行うことにより、島状半導体層１１０の各段において第一の導電膜である多結晶シリコン膜５１２、５１３、５１４の側壁に、層間絶縁膜６１０を介して第二の導電膜である多結晶シリコン膜５２０をサイドウォール状にそれぞれ形成することで第二の導電膜である多結晶シリコン膜５２２、５２３、５２４を一括分離形成する(図２０５及び図２３５)。なお、下段の制御ゲート、すなわち第二の導電膜である多結晶シリコン膜５２２は第六の絶縁膜であるシリコン酸化膜４５２の保護により全て接続された状態を保つ。
【０６４９】
続いて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５２をエッチングし、続けて第二の導電膜である多結晶シリコン膜５２２をエッチングし第一の溝部２１２を形成する(図２０６及び図２３６)。これにより図１のＡ−Ａ’方向について連続する制御ゲート線となる第三の配線層を分離形成する。
【０６５０】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６２を20nm〜200nm程度堆積し、等方性エッチングにより第一の溝部２１２及び第二の導電膜である多結晶シリコン膜５２２の上部を埋設するように第七の絶縁膜であるシリコン酸化膜４６２を埋め込む(図２０７及び図２３７)。
【０６５１】
続いて、第三の導電膜として、例えば多結晶シリコン膜５３３を15nm〜150nm堆積する(図２０８及び図２３８)。その後、第六の絶縁膜として、例えばシリコン酸化膜４５３を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図２０９及び図２３９)。
【０６５２】
等方性エッチングにより第六の絶縁膜であるシリコン酸化膜４５３をマスクにして第三の導電膜である多結晶シリコン膜５３３の露出部及び第二の導電膜である多結晶シリコン膜５２４を選択除去する(図２１０及び図２４０)。上段の制御ゲート、すなわち第二の導電膜である多結晶シリコン膜５２３は第三の導電膜である多結晶シリコン膜５３３により接続され、第六の絶縁膜であるシリコン酸化膜４５３の保護により等方性エッチ後も全て接続された状態を保つ。
【０６５３】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ４をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５３をエッチングし、続けて第三の導電膜である多結晶シリコン膜５３３をエッチングし、第一の溝部２１３を形成する(図２１１及び図２４１)。これにより図１のＡ−Ａ’方向について連続する制御ゲート線となる第三の配線層を分離形成する。
【０６５４】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６３を20nm〜400nm程度堆積し、等方性エッチングにより第一の溝部２１３、及び第二の導電膜である多結晶シリコン膜５２３、第三の導電膜である多結晶シリコン膜５３３の上部を埋設するように第七の絶縁膜であるシリコン酸化膜４６３を埋め込む(図２１２及び図２４２)。
【０６５５】
その後、第七の絶縁膜であるシリコン酸化膜４６３に対して露出した層間絶縁膜６１０を除去し、島状半導体層１１０の頂上部及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４の少なくとも一部を露出させる(図２１３及び図２４３)。
【０６５６】
続いて、第三の導電膜として例えば多結晶シリコン膜５３４を15nm〜150nm堆積する(図２１４及び図２４４)。
【０６５７】
その後、第六の絶縁膜として、例えばシリコン酸化膜４５４を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図２１５及び図２４５)。最上段の選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４は第三の導電膜である多結晶シリコン膜５３４により全て接続された状態を保つ。
【０６５８】
続いて、第六の絶縁膜であるシリコン酸化膜４５４に対して露出した第三の導電膜である多結晶シリコン膜５３４を等方性エッチングにより選択的に除去する(図２１６及び図２４６)。この際、島状半導体層１１０の頂上部及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４の一部がエッチングされるが、エッチングされた島状半導体層１１０の頂上部の高さが、エッチング後の第三の導電膜である多結晶シリコン膜５３４の最上端の高さより上であることが保たれていればよい。
【０６５９】
公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５４をエッチングし、続けて第三の導電膜である多結晶シリコン膜５３４をエッチングし、第一の溝部２１４を形成する。これにより図１のＡ−Ａ’方向について連続する選択ゲート線となる第二の配線層を分離形成する。
【０６６０】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６４を20nm〜400nm程度堆積し、エッチバック若しくは公知の化学機械的研磨(ＣＭＰ)技術などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、必要に応じて島状半導体層１１０の頂上部に対して、例えばイオン注入法により不純物濃度調整を行い、第四の配線層８４０を第二若しくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。
【０６６１】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図２１７及び図２４７)。
【０６６２】
なお、この製造例では、ｐ型半導体基板に対し、島状半導体層１１０を形成しているが、ｎ型半導体基板内に形成されたｐ型不純物拡散層若しくはｐ型シリコン基板内に形成されたｎ型不純物拡散層内にさらに形成されたｐ型不純物拡散層に対し、島状半導体層１１０を形成してもよいし、各不純物拡散層の導電型は逆導電型でもよい。
【０６６３】
また、この製造例では、島状半導体層１１０を階段状に形成するために、第三の絶縁膜であるシリコン窒化膜３１１、３１２及び３１３をサイドウォール状に形成し、該サイドウォールをｐ型シリコン基板１００の反応性イオンエッチング時におけるマスクとして用いることで段の加工を実現したが、例えば絶縁膜若しくは導電膜の埋め込みにより島状半導体層１１０の先端部のみを露出させ、該露出部に対し、例えば熱酸化若しくは等方性エッチングを行うことで島状半導体層１１０の先端部を細らせ、上述の工程を繰り返すことにより島状半導体層１１０を少なくとも一つの段を有する形状に形成してもよい。
【０６６４】
さらに、埋め込みにおいては、所望の溝部に対し、例えばシリコン酸化膜や多結晶シリコン膜若しくはシリコン酸化膜やシリコン窒化膜の積層膜を堆積し、半導体基板上面より、例えば等方性エッチングを行うことにより直接埋め込みを行ってもよいし、例えばレジストエッチバック法により間接的に埋め込みを行ってもよい。
【０６６５】
レジストエッチバック法による埋め込み高さの制御は、露光時間によって行ってもよいし、露光量によって行ってもよいしあるいは露光時間と露光量を併用して制御を行ってもよいし、露光後の現像工程を含めて制御方法は限定されない。また、露光ではなく、例えばアッシングによりレジストエッチバックを行ってもよいし、エッチバックを行わず、レジスト塗布の時点で所望の深さになるような埋込みを行ってもよい。後者の手法においてはレジストは粘性の低いものを用いることが望ましい。これらの手法は、種々組み合わせて用いてもよい。さらに、レジストの塗布表面は親水性にすることが望ましく、例えばシリコン酸化膜上に塗布することが望ましい。
【０６６６】
埋め込みに用いる際のシリコン酸化膜の形成手段はＣＶＤ法に限らず、例えばシリコン酸化膜を回転塗布により形成してもよい。
【０６６７】
このように複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわち読み出し電圧が0Vであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０６６８】
製造例２
第一、第二及び第三の配線層の分離を一括で行う具体的な製造例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図２４８及び図２４９は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０６６９】
この製造例では、製造例で説明される半導体記憶装置において、公知のフォトリソグラフィ技術によりパターンニングされたレジスト Ｒ２、Ｒ３及びＲ４をマスクとして用いた第一、第二及び第三の配線層の分離工程を省略し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５による配線層の分離工程において、最上段の第三の配線層のみならず、第一、第二及び第三の配線層の全ての分離を一括で行う。
【０６７０】
なお、配線層の一括分離を行う段階は実施の形態１における公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５の形成直後に限らず、例えば第七の絶縁膜であるシリコン酸化膜４６４を堆積した後でもよく、第三の導電膜である多結晶シリコン膜５３４の堆積後であれば限定されない。
【０６７１】
これによりＡ−Ａ’線方向に連続する第一、第二及び第三の配線層が一括で分離形成された、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０６７２】
製造例３
最上段の選択ゲートと接続する第三の配線層を形成する際に、第三の配線層のみをエッチングし、島状半導体層１１０の頂上部をエッチングしない具体的な製造例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１５０〜図１５６及び図１５７〜図１６３は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０６７３】
この製造例では、製造例１で説明される半導体記憶装置において、第七の絶縁膜であるシリコン酸化膜４６３に対して露出した層間絶縁膜６１０を除去し、島状半導体層１１０の頂上部及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４の少なくとも一部を露出させる(図２１３及び図２４３)。
【０６７４】
その後、第八の絶縁膜として、例えばシリコン窒化膜３２０を10nm〜200nm程度堆積し、シリコン酸化膜若しくはレジスト若しくはその双方の埋め込みを行い、第八の絶縁膜であるシリコン窒化膜３２０の露出部に対し、等方性エッチングを行うことによって、島状半導体層１１０の上端部及び第一の導電膜である多結晶シリコン膜５１４の少なくとも一部を露出させる。
【０６７５】
続いて、埋め込みに用いたシリコン酸化膜若しくはレジスト若しくはその双方を選択除去する(図２５０及び図２５７)。
【０６７６】
さらに、島状半導体層１１０の上端部及び第一の導電膜である多結晶シリコン膜５１４の露出部に対し、熱酸化することで第九の絶縁膜として、例えばシリコン酸化膜４７１を15nm〜200nm程度形成する(図２５１及び図２５８)。
【０６７７】
その後、等方性エッチングにより第八の絶縁膜であるシリコン窒化膜３２０を選択除去し、第一の導電膜である多結晶シリコン膜５１４の一部を露出させる(図２５２及び図２５９)。
【０６７８】
続いて、第三の導電膜として、例えば多結晶シリコン膜５３４を15nm〜150nm堆積する(図２５３及び図２６０)。
【０６７９】
その後、第六の絶縁膜として、例えばシリコン酸化膜４５４を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図２５４及び図２６１)。最上段の選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４は第三の導電膜である多結晶シリコン膜５３４により全て接続された状態を保つ。
【０６８０】
続いて、第七の絶縁膜であるシリコン酸化膜４６４に対して露出した第三の導電膜である多結晶シリコン膜５３４を等方性エッチングにより、選択的に除去する(図２５５及び図２６２)。
【０６８１】
第九の絶縁膜であるシリコン酸化膜４７１の保護により、島状半導体層１１０の頂上部及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４はエッチングされない。
【０６８２】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５４及び第三の導電膜である多結晶シリコン膜５３４をエッチングする。
【０６８３】
以降の工程は、製造例に準じることにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図２５６及び図２６３)。
【０６８４】
これにより、製造例１と同様の効果が得られ、さらに第三の導電膜である多結晶シリコン膜５３４に対する等方性エッチング時において島状半導体層１１０の頂上部や第一の導電膜である多結晶シリコン膜５１４がエッチングを受けることが無くなるため、エッチング制御の困難さが解消する利点を有する。
【０６８５】
製造例４
第一、第二及び第三の配線層の分離をマスクを用いることなく行う具体的な製造例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図２６４〜図２９１及び図２９２〜図３１９は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０６８６】
まず、半導体基板として、例えばp型シリコン基板１００の表面にマスク層となる第一の絶縁膜として、例えばシリコン酸化膜４１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１1をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン酸化膜４１０をエッチングする(図２６４及び図２９２)。
【０６８７】
なお、第一の絶縁膜であるシリコン酸化膜４１０は、例えばシリコン窒化膜でもよく、また導電膜でもよく、また二種以上の材料からなる積層膜でもよく、ｐ型シリコン基板１００に対する反応性エッチング時においてエッチングされない若しくはエッチング速度がシリコンのものより遅くなる材料であれば限定されない。
【０６８８】
第一の絶縁膜であるシリコン酸化膜４１０をマスクに用いて、反応性イオンエッチングにより半導体基板であるp型シリコン基板１００を50〜5000nmエッチングし、その後ｐ型シリコン基板１００の露出部に対し、熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２１を5nm〜100nm形成する(図２６５及び図２９３)。
【０６８９】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１１を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１１を、第一の絶縁膜であるシリコン酸化膜４１０及び柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２１を介してサイドウォール状に配置する(図２６６及び図２９４)。
【０６９０】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１１をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２１をエッチング除去し、続いて露出したp型シリコン基板１００を50〜5000nmエッチングすることで、p型シリコン基板１００を一つの段を有する柱状に加工する。その後、ｐ型シリコン基板１００の露出部に対し、熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２２を5nm〜100nm形成する(図２６７及び図２９５)。
【０６９１】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１２を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１２を、第一の絶縁膜であるシリコン酸化膜４１０、及び第三の絶縁膜であるシリコン窒化膜３１１及び一つの段を有する柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２２を介してサイドウォール状に配置する。
【０６９２】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１２をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２２をエッチング除去し、続いて露出したp型シリコン基板１００を50〜5000nmエッチングすることで、p型シリコン基板１００を二つの段を有する柱状に加工する。その後p型シリコン基板１００の露出部に対し、熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２３を5nm〜100nm形成する(図２６８及び図２９６)。
【０６９３】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１３を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１３を、第一の絶縁膜であるシリコン酸化膜４１０及び第三の絶縁膜であるシリコン窒化膜３１２及び二つの段を有する柱状に加工されたｐ型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２３を介してサイドウォール状に配置する。
【０６９４】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１３をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２３をエッチング除去する。露出したp型シリコン基板１００を50〜5000nmエッチングすることで、p型シリコン基板１００を三つの段を有する柱状に加工する。以上の工程により半導体基板であるp型シリコン基板１００は、段を有する柱状をなして複数の島状半導体層１１０に分離される。
【０６９５】
その後、p型シリコン基板１００の露出部に対し、例えば熱酸化することで第二の絶縁膜として、例えばシリコン酸化膜４２４を5nm〜100nm形成する(図２６９及び図２９７)。なお第二の絶縁膜であるシリコン酸化膜４２４は堆積によって形成してもよいし、シリコン酸化膜に限らず、例えばシリコン窒化膜でもよく、その材料は限定されない。
【０６９６】
段を有する島状半導体層１１０の底部に対し不純物導入を行い、ｎ型不純物拡散層７１０を形成する。例えばイオン注入法により、0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０13〜１×１０17/cm2程度のドーズが条件として挙げられる。
【０６９７】
続いて、例えば等方性エッチングによりシリコン窒化膜、シリコン酸化膜を選択除去する(図２７０及び図２９８)。島状半導体層１１０の表面を酸化することで第四の絶縁膜となる、例えばシリコン酸化膜４３０を10nm〜100nm形成する(図２７１及び図２９９)。この時、島状半導体層１１０の最上段の径が最小加工寸法で形成されていた場合、第四の絶縁膜であるシリコン酸化膜４３０の形成により島状半導体層１１０の最上段の径の大きさが小さくなる。つまり、最小加工寸法以下に形成される。
【０６９８】
公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて、反応性イオンエッチングにより第四の絶縁膜であるシリコン酸化膜４３０をエッチングし、露出したシリコン基板に対してさらに反応性イオンエッチングを行うことで不純物拡散層７１０をＢ−Ｂ’方向に分離させ、第一の溝部２１０を形成する(図２７２及び図３００)。これにより図１のＡ−Ａ’方向について連続する第一の配線層を分離形成する。シリコン基板に対する異方性エッチングは、第四の絶縁膜であるシリコン酸化膜４３０の側壁に沿って自己整合的に行われるため、レジストＲ２に十分な合わせ余裕を持たせることが実現し、加工が容易となる利点を有する。
【０６９９】
その後、第七の絶縁膜として、例えばシリコン酸化膜４６０を20nm〜200nm程度堆積し、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第七の絶縁膜であるシリコン酸化膜４６０を第一の溝部２１０若しくは第一の溝部２１０及び島状半導体層１１０の底部に埋め込む(図２７３及び図３０１)。
【０７００】
次に、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代わって、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては島状半導体層１１０の表面を第四の絶縁膜であるシリコン酸化膜４３０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定されない。
【０７０１】
続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第五の絶縁膜として、例えばシリコン酸化膜４４０を形成する(図２７４及び図３０２)。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜若しくはオキシナイトライド膜でもよい。
【０７０２】
第一の導電膜となる、例えば多結晶シリコン膜５１０を20nm〜200nm程度堆積する(図２７５及び図３０３)。
【０７０３】
その後、例えば異方性エッチングを行うことにより、島状半導体層１１０の各段の側壁にそれぞれ第一の導電膜である多結晶シリコン膜５１０をサイドウォール状に形成することで第一の導電膜である多結晶シリコン膜５１１、５１２、５１３、５１４を一括分離形成する(図２７６及び図３０４)。その際、島状半導体層１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０７０４】
なお、第一の配線層の分離形成を、先に説明したように公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いてもよいし、このサイドウォール状に形成した第一の導電膜である多結晶シリコン膜５１１の側壁に沿って自己整合でシリコン基板に対し第一の溝部２１１を形成し、不純物拡散層７１０を分離することで行ってもよい。
【０７０５】
次に、段を有する島状半導体層１１０の角部に対して不純物導入を行い、ｎ型不純物拡散層７２１、７２２、７２３、７２４を形成する(図２７７及び図３０５)。例えば、0〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０12〜１×１０15/cm2程度のドーズが挙げられる。ここで、ｎ型不純物拡散層７２１、７２２、７２３、７２４を形成するためのイオン注入は、島状半導体層１１０の全周囲に対して行ってもよく、一方向あるいは数方向からの注入だけでもよい。すなわちｎ型不純物拡散層７２１、７２２、７２３、７２４は島状半導体層１１０の周囲を取り囲むように形成しなくてもよい。
【０７０６】
次いで、第七の絶縁膜として、例えばシリコン酸化膜４６１を20nm〜200nm程度堆積し、等方性エッチングにより第一の導電膜である多結晶シリコン膜５１１の上部及び側部を埋設するように第七の絶縁膜の絶縁膜であるシリコン酸化膜４６１を埋め込む(図２７８及び図３０６)。
【０７０７】
続いて、露出した第一の導電膜である多結晶シリコン膜５１２、５１３、５１４の表面に対し層間絶縁膜６１０を形成する。この層間絶縁膜６１０は、例えばＯＮＯ膜とする。
【０７０８】
続いて、第二の導電膜として例えば多結晶シリコン膜５２０を15nm〜150nm堆積する(図２７９及び図３０７)。
【０７０９】
その後、例えば異方性エッチングを行うことにより、島状半導体層１１０の各段において第一の導電膜である多結晶シリコン膜５１２、５１３、５１４の側壁に、層間絶縁膜６１０を介して第二の導電膜である多結晶シリコン膜５２０をサイドウォール状にそれぞれ形成することで第二の導電膜である多結晶シリコン膜５２２、５２３、５２４を一括分離形成する(図２８０及び３０８)。その際、島状半導体層１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【０７１０】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６２を20nm〜200nm程度堆積し、等方性エッチングに第二の導電膜である多結晶シリコン膜５２２の上部及び側部を埋設するように第七の絶縁膜の絶縁膜であるシリコン酸化膜４６２を埋め込む(図２８１及び図３０９)。
【０７１１】
続いて、第三の導電膜として、例えば多結晶シリコン膜５３３を15nm〜150nm堆積する(図２８２及び図３１０)。
【０７１２】
その後、例えば異方性エッチングを行うことにより、島状半導体層１１０の各段において第二の導電膜である多結晶シリコン膜５２３、５２４の側壁に、第三の導電膜である多結晶シリコン膜５３０をサイドウォール状にそれぞれ形成することで第三の導電膜である多結晶シリコン膜５３３、５３４を一括分離形成する(図２８３及び図３１１)。その際、島状半導体層１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【０７１３】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６３-１を20nm〜400nm程度堆積し、等方性エッチングにより第二の導電膜である多結晶シリコン膜５２３、第三の導電膜である多結晶シリコン膜５３３の上部及び側部を埋設するように第七の絶縁膜であるシリコン酸化膜４６３-１を埋め込む(図２８４及び図３１２)。
【０７１４】
続いて、第七の絶縁膜であるシリコン酸化膜４６３-１に対して露出した、第二の導電膜である多結晶シリコン膜５２４及び第三の導電膜である多結晶シリコン膜５３４を、例えば等方性エッチングにより選択除去する(図２８５及び図３１３)。なお、この等方性エッチング時において同時に第二の導電膜である多結晶シリコン膜５２３の一部若しくは第三の導電膜である多結晶シリコン膜５３３の一部若しくはその双方がエッチングを受けてもよいし、また、第二の導電膜である多結晶シリコン膜５２４及び第三の導電膜である多結晶シリコン膜５３４の一部のみがエッチングを受けてもよいし、上下に隣接する第二の配線層と第三の配線層とが電気的に絶縁される状態が保たれるのであれば限定されない。
【０７１５】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６３-２を20nm〜400nm程度堆積し、等方性エッチングにより第二の導電膜である多結晶シリコン膜５２３の上部を埋設するように第七の絶縁膜の絶縁膜であるシリコン酸化膜４６３-２を埋め込む(図２８６及び図３１４)。
【０７１６】
その後、第七の絶縁膜であるシリコン酸化膜４６３-２に対して露出した層間絶縁膜６１０を除去し、島状半導体層１１０の頂上部及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４の少なくとも一部を露出させる(図２８７及び図３１５)。
【０７１７】
続いて、第三の導電膜として、例えば多結晶シリコン膜５３４を15nm〜150nm堆積する(図２８８及び図３１６)。
【０７１８】
その後、第六の絶縁膜として、例えばシリコン酸化膜４５４を20nm〜200nm程度堆積し、反応性イオンエッチングにより凸状に形成される第三の導電膜である多結晶シリコン膜５３４の側壁にサイドウォール状に配置する(図２８９及び図３１７)。島状半導体層１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくか若しくは第六の絶縁膜であるシリコン酸化膜４５４の堆積膜厚を調整することにより、図１のＡ−Ａ’方向については第六の絶縁膜であるシリコン酸化膜４５４は連続して接続し、図１のＢ−Ｂ’方向については個々に分離した状態にする。
【０７１９】
続いて、第六の絶縁膜であるシリコン酸化膜４５４に対して露出した第三の導電膜である多結晶シリコン膜５３４を等方性エッチングにより選択的に除去する(図２９０及び図３１８)。この際、島状半導体層１１０の頂上部及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４の一部がエッチングを受けるが、エッチングを受けた島状半導体層１１０の頂上部の高さが、エッチング後の第三の導電膜である多結晶シリコン膜５３４の最上端の高さより上であることが保たれていればよい。また、この等方性エッチングによりマスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０７２０】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６４を20nm〜400nm程度堆積し、エッチバック若しくはＣＭＰ法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、必要に応じて島状半導体層１１０の頂上部に対して、例えばイオン注入法により不純物濃度調整を行い、第四の配線層８４０を第二若しくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。
【０７２１】
その後、公知の技術により層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図２９１及び図３１９)。
【０７２２】
これにより、製造例１と同様の効果が得られ、さらに第一、第二、第三の配線層の分離形成がマスクを用いることなく自己整合的に形成することができ、工程数削減等の利点を有する。
【０７２３】
なお、本製造例は、島状半導体層１１０の配置が対称的でない場合に初めて可能である。すなわち、第二若しくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二若しくは第三の配線層方向に繋がる配線層がマスク無しで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０７２４】
製造例５
第三の配線層を形成する際、最上段の選択ゲートに余分なゲート等を形成させることなしに第三の配線層を形成する具体的な製造例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図３２０〜図３４４及び図３４５〜図３６９は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０７２５】
まず、半導体基板として、例えばp型シリコン基板１００の表面にマスク層となる第一の絶縁膜として、例えばシリコン酸化膜４１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１1をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン酸化膜４１０をエッチングする(図３２０及び図３４５)。
【０７２６】
なお、第一の絶縁膜であるシリコン酸化膜４１０は、例えばシリコン窒化膜でもよく、また導電膜でもよく、また二種以上の材料からなる積層膜でもよく、ｐ型シリコン基板１００に対する反応性エッチング時においてエッチングされない若しくはエッチング速度がシリコンのものより遅くなる材料であれば限定されない。
【０７２７】
第一の絶縁膜であるシリコン酸化膜４１０をマスクに用いて、反応性イオンエッチングにより半導体基板であるp型シリコン基板１００を50〜5000nmエッチングし、その後p型シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２１を5nm〜100nm形成する(図３２１及び図３４６)。
【０７２８】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１１を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１１を、第一の絶縁膜であるシリコン酸化膜４１０及び柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２１を介してサイドウォール状に配置する(図３２２及び図３４７）。
【０７２９】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１１をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２１をエッチング除去し、続いて露出したp型シリコン基板１００を50〜5000nmエッチングすることで、p型シリコン基板１００を一つの段を有する柱状に加工する。
【０７３０】
その後、ｐ型シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２２を5nm〜100nm形成する(図３２３及び図３４８)。
【０７３１】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１２を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１２を、第一の絶縁膜であるシリコン酸化膜４１０及び第三の絶縁膜であるシリコン窒化膜３１１及び一つの段を有する柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２２を介してサイドウォール状に配置する。
【０７３２】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１２をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２２をエッチング除去し、続いて露出したp型シリコン基板１００を50〜5000nmエッチングすることで、p型シリコン基板１００を二つの段を有する柱状に加工する。
【０７３３】
その後、p型シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２３を5nm〜100nm形成する(図３２４及び図３４９)。
【０７３４】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１３を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１３を、第一の絶縁膜であるシリコン酸化膜４１０及び第三の絶縁膜であるシリコン窒化膜３１２及び二つの段を有する柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２３を介してサイドウォール状に配置する。
【０７３５】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１３をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２３をエッチング除去し、続いて露出したp型シリコン基板１００を50〜5000nmエッチングすることで、p型シリコン基板１００を三つの段を有する柱状に加工する。以上の工程により半導体基板であるp型シリコン基板１００は、段を有する柱状をなして複数の島状半導体層１１０に分離される。
【０７３６】
その後、ｐ型シリコン基板１００の露出部に対し、例えば熱酸化することで第二の絶縁膜として、例えばシリコン酸化膜４２４を5nm〜100nm形成する(図３２５及び図３５０)。なお、第二の絶縁膜であるシリコン酸化膜４２４は堆積によって形成してもよいし、シリコン酸化膜に限らず、例えばシリコン窒化膜でもよく、その材料は限定されない。
【０７３７】
段を有する島状半導体層１１０の底部に対し、不純物導入を行い、ｎ型不純物拡散層７１０を形成する。例えばイオン注入法により、0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０13〜１×１０17/cm2程度のドーズが条件として挙げられる。
【０７３８】
続いて、例えば等方性エッチングによりシリコン窒化膜、シリコン酸化膜を選択除去する(図３２６及び図３５１)。
【０７３９】
島状半導体層１１０の表面を酸化することで第四の絶縁膜となる、例えばシリコン酸化膜４３０を10nm〜100nm形成する(図３２７及び図３５２)。この時、島状半導体層１１０の最上段の径が最小加工寸法で形成されていた場合、第四の絶縁膜であるシリコン酸化膜４３０の形成により島状半導体層１１０の最上段の径の大きさが小さくなる。つまり、最小加工寸法以下に形成される。
【０７４０】
続いて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて、反応性イオンエッチングにより第四の絶縁膜であるシリコン酸化膜４３０をエッチングし、露出したシリコン基板に対してさらに反応性イオンエッチングを行うことで不純物拡散層７１０をＢ−Ｂ’方向に分離させ、第一の溝部２１０を形成する(図３２８及び図３５３)。これにより図１のＡ−Ａ’方向について連続する第一の配線層を分離形成する。シリコン基板に対する異方性エッチングは第四の絶縁膜であるシリコン酸化膜４３０の側壁に沿って自己整合的に行われるため、レジストＲ２に十分な合わせ余裕をもたせることが実現し、加工が容易となる利点を有する。
【０７４１】
その後、第七の絶縁膜として、例えばシリコン酸化膜４６０を20nm〜200nm程度堆積し、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第七の絶縁膜であるシリコン酸化膜４６０を第一の溝部２１０、若しくは第一の溝部２１０及び島状半導体層１１０の底部に埋め込む。
【０７４２】
次に、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代えて、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては島状半導体層１１０の表面を第四の絶縁膜であるシリコン酸化膜４３０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定されない。
【０７４３】
続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第五の絶縁膜として、例えばシリコン酸化膜４４０を形成する(図３２９及び図３５４)。この際、トンネル酸化膜は、熱酸化膜に限らず、ＣＶＤ酸化膜若しくはオキシナイトライド膜でもよい。
【０７４４】
第一の導電膜となる、例えば多結晶シリコン膜５１０を20nm〜200nm程度堆積する(図３３０及び図３５５)。
【０７４５】
その後、例えば異方性エッチングを行うことにより、島状半導体層１１０の各段の側壁にそれぞれ第一の導電膜である多結晶シリコン膜５１０をサイドウォール状に形成することで第一の導電膜である多結晶シリコン膜５１１、５１２、５１３、５１４を一括分離形成する(図３３１及び図３５６)。その際、島状半導体層１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０７４６】
次に、段を有する島状半導体層１１０の角部に対して不純物導入を行い、ｎ型不純物拡散層７２１、７２２、７２３、７２４を形成する(図３３２及び図３５７)。例えば、0〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０12〜１×１０15/cm2程度のドーズが挙げられる。ここで、ｎ型不純物拡散層７２１、７２２、７２３、７２４を形成するためのイオン注入は島状半導体層１１０の全周囲に対して行ってもよく、一方向あるいは数方向からの注入だけでもよい。すなわちｎ型不純物拡散層７２１、７２２、７２３、７２４は島状半導体層１１０の周囲を取り囲むように形成しなくてもよい。
【０７４７】
続いて、第一の導電膜である多結晶シリコン膜５１１に対して、例えば熱酸化法により第九の絶縁膜として、例えばシリコン酸化膜４７２を10nm〜180nm程度形成する。その後、第四の導電膜である多結晶シリコン膜５４０を20nm〜200nm程度堆積し、等方性エッチングにより第一の導電膜である多結晶シリコン膜５１１の上部及び側部を、第九の絶縁膜であるシリコン酸化膜４７２を介して埋設するように第四の導電膜である多結晶シリコン膜５４０を埋め込む(図３３３及び図３５８)。
【０７４８】
なお、埋め込み材料として第四の導電膜である多結晶シリコン膜５４０を用いたが、シリコン酸化膜でも、あるいはシリコン窒化膜でもよいが、埋め込み性の良好な材料であることが望ましい。シリコン酸化膜やシリコン窒化膜のような絶縁膜を用いた場合は、第九の絶縁膜であるシリコン酸化膜４７２を形成しなくてもよい。
【０７４９】
次いで、露出した第一の導電膜である多結晶シリコン膜５１２、５１３、５１４の表面に対し層間絶縁膜６１２を形成する(図３３４及び図３５９)。この層間絶縁膜６１２は、例えばONO膜とする。続いて、第二の導電膜として、例えば多結晶シリコン膜５２２を15nm〜150nm堆積する(図３３５及び図３６０)。
【０７５０】
その後、第六の絶縁膜として、例えばシリコン酸化膜４５２を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行った後、例えば等方性エッチングを行うことにより第二の導電膜である多結晶シリコン膜５２２の露出部を選択除去し、第一の導電膜である多結晶シリコン膜５１２の側壁に、層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２２を配置する(図３３６及び図３６１)。なお、下段の制御ゲート、すなわち第二の導電膜である多結晶シリコン膜５２２は第六の絶縁膜であるシリコン酸化膜４５２の保護により全て接続された状態を保つ。
【０７５１】
その後、層間絶縁膜６１２の露出部を除去した後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５２をエッチングし、続けて第二の導電膜である多結晶シリコン膜５２２をエッチングし、第一の溝部２１２を形成する(図３３７及び図３６２)。これにより、図１のＡ−Ａ’方向について連続する制御ゲート線となる第三の配線層を分離形成する。
【０７５２】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６２を20nm〜200nm程度堆積し、等方性エッチングにより第一の溝部２１２及び第二の導電膜である多結晶シリコン膜５２２の上部を埋設するように第七の絶縁膜であるシリコン酸化膜４６２を埋め込む(図３３８及び図３６３)。なお、第一の導電膜である多結晶シリコン膜５１３、５１４上に形成される層間絶縁膜６１２の除去は、第一の溝部２１２の形成後に行ってもよいし、第七の絶縁膜であるシリコン酸化膜４６２の埋め込み後に行ってもよいし、限定されない。あるいは除去しなくてもよい。
【０７５３】
続いて、露出した第一の導電膜である多結晶シリコン膜５１３、５１４の表面に対し、層間絶縁膜６１３を形成する。なお、先の工程において第一の導電膜である多結晶シリコン膜５１３、５１４上に形成される層間絶縁膜６１２の除去を行わなかった場合は、ＣＶＤ法により5〜10nmのシリコン酸化膜を堆積する。
【０７５４】
次いで、第二の導電膜として、例えば多結晶シリコン膜５２３を15nm〜150nm堆積する。
【０７５５】
その後、第六の絶縁膜として、例えばシリコン酸化膜４５３を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行い、例えば等方性エッチングを行うことにより第二の導電膜である多結晶シリコン膜５２３の露出部を選択除去し、第一の導電膜である多結晶シリコン膜５１３の側壁に、層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２３を配置する。なお、上段の制御ゲート、すなわち第二の導電膜である多結晶シリコン膜５２３は第六の絶縁膜であるシリコン酸化膜４５３の保護により全て接続された状態を保つ。
【０７５６】
層間絶縁膜６１３の露出部を除去した後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ４をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５３をエッチングし、続けて第二の導電膜である多結晶シリコン膜５２３をエッチングし、第一の溝部２１３を形成する。これにより、図１のＡ−Ａ’方向について連続する制御ゲート線となる第三の配線層を分離形成する。
【０７５７】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６３を20nm〜200nm程度堆積し、等方性エッチングにより第一の溝部２１３及び第二の導電膜である多結晶シリコン膜５２３の上部を埋設するように第七の絶縁膜であるシリコン酸化膜４６３を埋め込む(図３３９及び図３６４)。なお、第一の導電膜である多結晶シリコン膜５１４上に形成される層間絶縁膜６１３の除去は、第一の溝部２１３の形成後に行ってもよいし、第七の絶縁膜であるシリコン酸化膜４６３の埋め込み後に行ってもよいし、限定されない。
【０７５８】
続いて、第八の絶縁膜として、例えばシリコン窒化膜３２０を10nm〜200nm程度堆積し、シリコン酸化膜若しくはレジスト若しくはその双方の埋め込みを行い、第八の絶縁膜であるシリコン窒化膜３２０の露出部に対し、等方性エッチングを行うことによって、島状半導体層１１０の上端部及び第一の導電膜である多結晶シリコン膜５１４の少なくとも一部を露出させる。その後、埋め込みに用いたシリコン酸化膜若しくはレジスト若しくはその双方を選択除去する(図３４０及び図３６５)。
【０７５９】
続いて、島状半導体層１１０の上端部及び第一の導電膜である多結晶シリコン膜５１４の露出部に対し、熱酸化することで第九の絶縁膜として、例えばシリコン酸化膜４７１を15nm〜200nm程度形成する(図３４１及び図３６６)。
【０７６０】
その後、等方性エッチングにより第八の絶縁膜であるシリコン窒化膜３２０を選択除去し、第一の導電膜である多結晶シリコン膜５１４の一部を露出させる(図３４２及び図３６７)。
【０７６１】
続いて、第三の導電膜として、例えば多結晶シリコン膜５３４を15nm〜150nm堆積する。その後第六の絶縁膜として、例えばシリコン酸化膜４５４を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う。最上段の選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４は第三の導電膜である多結晶シリコン膜５３４により全て接続された状態を保つ。
【０７６２】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５４をエッチングし、第一の溝部２１４を形成し、第一の溝部２１４の底部において第三の導電膜である多結晶シリコン膜５３４を露出させる。
【０７６３】
続いて、第七の絶縁膜であるシリコン酸化膜４６４に対して露出した第三の導電膜である多結晶シリコン膜５３４を等方性エッチングにより選択的に除去する(図３４３及び図３６８)。第九の絶縁膜であるシリコン酸化膜４７１の保護により、島状半導体層１１０の頂上部、及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４はエッチングされない。
【０７６４】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６４を20nm〜400nm程度堆積し、エッチバック若しくはＣＭＰ法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、必要に応じて島状半導体層１１０の頂上部に対して、例えばイオン注入法により不純物濃度調整を行い、第四の配線層８４０を第二若しくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。
【０７６５】
その後、公知の技術により層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図３４４及び図３６９)。
これにより製造例１と同様の効果が得られる。
【０７６６】
製造例６
第三の配線層を形成する際、最上段の選択ゲートに形成される余分なゲート等を予め除去しておき、第三の配線層を形成する際の工程を極力簡素化させる具体的な製造例を次に示す。
【０７６７】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図３７０〜図４０３及び図４０４〜図４３７は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０７６８】
まず、半導体基板として、例えばp型シリコン基板１００の表面にマスク層となる第一の絶縁膜として、例えばシリコン酸化膜４１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン酸化膜４１０をエッチングする(図３７０及び図４０４)。
【０７６９】
なお、第一の絶縁膜であるシリコン酸化膜４１０は、例えばシリコン窒化膜でもよく、導電膜でもよく、二種以上の材料からなる積層膜でもよく、p型シリコン基板１００に対する反応性エッチング時においてエッチングされない若しくはエッチング速度がシリコンのものより遅くなる材料であれば限定されない。
【０７７０】
第一の絶縁膜であるシリコン酸化膜４１０をマスクに用いて、反応性イオンエッチングにより半導体基板であるp型シリコン基板１００を50〜5000nmエッチングし、その後p型シリコン基板１００の露出部に対し、熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２１を5nm〜100nm形成する(図３７１及び図４０５)。
【０７７１】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１１を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１１を、第一の絶縁膜であるシリコン酸化膜４１０及び柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２１を介してサイドウォール状に配置する(図３７２及び図４０６）。
【０７７２】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１１をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２１をエッチング除去し、露出したp型シリコン基板１００を50〜5000nmエッチングすることで、p型シリコン基板１００を一つの段を有する柱状に加工する。
【０７７３】
その後、p型シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２２を5nm〜100nm形成する(図３７３及び図４０７)。
【０７７４】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１２を10〜1000nm堆積し、異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１２を、第一の絶縁膜であるシリコン酸化膜４１０及び第三の絶縁膜であるシリコン窒化膜３１１及び一つの段を有する柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２２を介してサイドウォール状に配置する。
【０７７５】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１２をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２２をエッチング除去し、露出したp型シリコン基板１００を50〜5000nmエッチングすることで、p型シリコン基板１００を二つの段を有する柱状に加工する。
【０７７６】
その後、p型シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２３を5nm〜100nm形成する(図３７４及び図４０８)。
【０７７７】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１３を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１３を、第一の絶縁膜であるシリコン酸化膜４１０及び第三の絶縁膜であるシリコン窒化膜３１２及び二つの段を有する柱状に加工されたp型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２３を介してサイドウォール状に配置する。
【０７７８】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１３をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２３をエッチング除去し、露出したp型シリコン基板１００を50〜5000nmエッチングすることで、p型シリコン基板１００を三つの段を有する柱状に加工する。以上の工程により半導体基板であるp型シリコン基板１００は、段を有する柱状をなして複数の島状半導体層１１０に分離される。
【０７７９】
その後、p型シリコン基板１００の露出部に対し、例えば熱酸化することで第二の絶縁膜として、例えばシリコン酸化膜４２４を5nm〜100nm形成する(図３７５及び図４０９)。なお、第二の絶縁膜であるシリコン酸化膜４２４は堆積によって形成してもよいし、シリコン酸化膜に限らず、例えばシリコン窒化膜でもよく、その材料は限定されない。
【０７８０】
その後、段を有する島状半導体層１１０の底部に対し不純物導入を行い、ｎ型不純物拡散層７１０を形成する。例えばイオン注入法により、0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０13〜１×１０17/cm2程度のドーズが条件として挙げられる。
【０７８１】
続いて、例えば等方性エッチングによりシリコン窒化膜、シリコン酸化膜を選択除去する(図３７６及び図４１０)。
【０７８２】
島状半導体層１１０の表面を酸化することで第四の絶縁膜となる、例えばシリコン酸化膜４３０を10nm〜100nm形成する(図３７７及び図４１１)。この時、島状半導体層１１０の最上段の径が最小加工寸法で形成されていた場合、第四の絶縁膜であるシリコン酸化膜４３０の形成により島状半導体層１１０の最上段の径の大きさが小さくなる。つまり、最小加工寸法以下に形成される。
【０７８３】
その後、必要に応じてシリコン酸化膜などの絶縁膜の堆積を行った後、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第四の絶縁膜であるシリコン酸化膜４３０を島状半導体層１１０の底部に埋め込む(図３７８及び図４１２)。
【０７８４】
次に、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代えて、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては島状半導体層１１０の表面を第四の絶縁膜であるシリコン酸化膜４３０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定されない。
【０７８５】
続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第五の絶縁膜として、例えばシリコン酸化膜４４０を形成する(図３７９及び図４１３)。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜若しくはオキシナイトライド膜でもよい。
【０７８６】
続いて、第一の導電膜となる、例えば多結晶シリコン膜５１０を20nm〜200nm程度堆積した(図３８０及び図４１４)後、第六の絶縁膜として、例えばシリコン酸化膜４５１を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図３８１及び図４１５)。その後、例えば異方性エッチングを行うことにより、島状半導体層１１０の各段の側壁にそれぞれ第一の導電膜である多結晶シリコン膜５１０をサイドウォール状に形成し、第一の導電膜である多結晶シリコン膜５１１、５１２、５１３、５１４を一括分離形成する。なお、最下段の選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１１は第六の絶縁膜であるシリコン酸化膜４５１の保護により全て接続された状態を保つ。
【０７８７】
次に、段を有する島状半導体層１１０の角部に対して不純物導入を行い、ｎ型不純物拡散層７２１、７２２、７２３、７２４を形成する(図３８２及び図４１６)。例えば、0〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０12〜１×１０15/cm2程度のドーズが挙げられる。ここで、n型不純物拡散層７２１、７２２、７２３、７２４を形成するためのイオン注入は、島状半導体層１１０の全周囲に対して行ってもよく、一方向あるいは数方向からの注入だけでもよい。すなわちｎ型不純物拡散層７２１、７２２、７２３、７２４は島状半導体層１１０の周囲を取り囲むように形成しなくてもよい。
【０７８８】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５１をエッチングし、続けて第一の導電膜である多結晶シリコン膜５１１、第四の絶縁膜であるシリコン酸化膜４３０、不純物拡散層７１０をエッチングし、第一の溝部２１１を形成する(図３８３及び図４１７)。これにより図１のＡ−Ａ’方向について連続する第一の配線層及び選択ゲート線となる第二の配線層を分離形成する。
【０７８９】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６１を20nm〜200nm程度堆積し、等方性エッチングにより第一の溝部２１１及び第一の導電膜である多結晶シリコン膜５１１の上部を埋設するように第七の絶縁膜であるシリコン酸化膜４６１を埋め込む(図３８４及び図４１８)。
【０７９０】
続いて、第十の絶縁膜として、例えばシリコン窒化膜３３０を10nm〜200nm程度堆積し、シリコン酸化膜若しくはレジスト若しくはその双方の埋め込みを行い、第十の絶縁膜であるシリコン窒化膜３３０の露出部に対し等方性エッチングを行うことによって、島状半導体層１１０の上端部及び第一の導電膜である多結晶シリコン膜５１４の少なくとも一部を露出させる。その後、埋め込みに用いたシリコン酸化膜若しくはレジスト若しくはその双方を選択除去する(図３８５及び図４１９)。
【０７９１】
その後、第十の絶縁膜であるシリコン窒化膜３３０に対し、露出している第一の導電膜である多結晶シリコン膜５１４を等方性エッチングにより選択除去する(図３８６及び図４２０)。なお、この際に島状半導体層１１０の頂上部もエッチングを受けるため、島状半導体層１１０の最上段の高さは大きめに形成しておくことが望ましい。また、図３８６及び図４２０では不純物拡散層７２４が全てエッチング除去された場合を示しているが、不純物拡散層７２４の一部が残っていてもよい。
【０７９２】
次に、等方性エッチングにより第十の絶縁膜であるシリコン窒化膜３３０を選択除去する(図３８７及び図４２１)。
【０７９３】
続いて、露出した第一の導電膜である多結晶シリコン膜５１２、５１３の表面に対し層間絶縁膜６１２を形成する。この層間絶縁膜６１２は、例えばＯＮＯ膜とする。第二の導電膜として、例えば多結晶シリコン膜５２０を15nm〜150nm堆積する(図３８８及び図４２２)。
【０７９４】
その後、第六の絶縁膜として、例えばシリコン酸化膜４５２を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図３８９及び図４２３)。公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ３をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５２をエッチングし、第一の溝部２１２を形成する。続いて、例えば異方性エッチングを行うことにより、島状半導体層１１０の各段において第一の導電膜である多結晶シリコン膜５１２、５１３、５１４の側壁に、層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２０をサイドウォール状にそれぞれ形成することで第二の導電膜である多結晶シリコン膜５２２、５２３、５２４を一括分離形成し、同時に図１のＡ−Ａ’方向について連続する制御ゲート線となる第三の配線層を分離形成する(図３９０及び図４２４)。
【０７９５】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６２を20nm〜400nm程度堆積し、等方性エッチングにより第一の溝部２１２及び第二の導電膜である多結晶シリコン膜５２２の上部を埋設するように第七の絶縁膜であるシリコン酸化膜４６２を埋め込む(図３９１及び図４２５)。
【０７９６】
続いて、第七の絶縁膜であるシリコン酸化膜４６２に対して露出した第二の導電膜である多結晶シリコン膜５２３及び５２４を等方性エッチングにより選択除去する(図３９２及びず４２６)。その後、層間絶縁膜６１２の露出部を除去する(図３９３及び図４２７)。
【０７９７】
次に、露出した第一の導電膜である多結晶シリコン膜５１３の表面に対し、層間絶縁膜６１３を形成し、続いて第二の導電膜として例えば多結晶シリコン膜５２０を15nm〜150nm堆積する(図３９４及び図４２８)。
【０７９８】
その後、第六の絶縁膜として、例えばシリコン酸化膜４５３を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図３９５及び図４２９)。公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ４をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５３をエッチングし、第一の溝部２１３を形成する。続いて、例えば異方性エッチングを行うことにより、島状半導体層１１０の各段の側壁に、層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２０をサイドウォール状にそれぞれ形成することで第二の導電膜である多結晶シリコン膜５２３、５２４を一括分離形成し、同時に図１のＡ−Ａ’方向について連続する制御ゲート線となる第三の配線層を分離形成する(図３９６及び図４３０)。
【０７９９】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６３を20nm〜400nm程度堆積し、等方性エッチングにより第一の溝部２１３及び第二の導電膜である多結晶シリコン膜５２３の上部を埋設するように第七の絶縁膜であるシリコン酸化膜４６３を埋め込む(図３９７及び図４３１)。
【０８００】
続いて、第七の絶縁膜であるシリコン酸化膜４６３に対して露出した第二の導電膜である多結晶シリコン膜５２４を等方性エッチングにより選択除去する(図３９８及び図４３２)。その後、層間絶縁膜６１３の露出部を除去する(図３９９及び図４３３)。
【０８０１】
次いで、露出した島状半導体層１１０の表面に対し、必要に応じてチャネルイオン注入を行い、チャネル濃度を再調整し、例えば熱酸化法を用いて島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第五の絶縁膜として、例えばシリコン酸化膜４４４を形成する(図４００及び４３４)。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜若しくはオキシナイトライド膜でもよい。
【０８０２】
続いて、第一の導電膜として、例えば多結晶シリコン膜５１４を15nm〜150nm堆積する(図４０１及び図４３５)。その後、第六の絶縁膜として、例えばシリコン酸化膜４５４を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行った後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５４をエッチングし第一の溝部２１４を形成する。
【０８０３】
次いで、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１４をエッチングする(図４０２及び図４３６)。これにより、図１のＡ−Ａ’方向について連続する制御ゲート線となる第二の配線層を分離形成する。
【０８０４】
なお、第一の導電膜である多結晶シリコン膜５１４へのエッチングは異方性でなくとも、例えば等方性エッチングでもよい。また、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて、第二の配線層を分離形成してもよいし、島状半導体層１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておき、かつ第一の導電膜である多結晶シリコン膜５１４の膜厚を調整することによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成してもよい。
【０８０５】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６４を20nm〜400nm程度堆積し、エッチバック若しくはＣＭＰ法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、必要に応じて島状半導体層１１０の頂上部に対して、例えばイオン注入法により不純物濃度調整を行い、第四の配線層８４０を第二若しくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。
【０８０６】
その後、公知の技術により層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図４０３及び図４３７)。
これにより。製造例１と同様の効果が得られる。
【０８０７】
製造例７
この製造例で形成する半導体記憶装置は、半導体基板を、例えば少なくとも一つの段を有する柱状の島状半導体層に加工し、該島状半導体層の側面を活性領域面とし、各段の側部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、同じ段内において浮遊ゲートの側部の少なくとも一部に層間絶縁膜を介して制御ゲートを形成し、各段の角部に不純物拡散層を浮遊ゲートに対して自己整合で形成する半導体記憶装置において、島状半導体層の上部と下部にさらに段を設け、その段の側部にゲート酸化膜と選択ゲートを形成した選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続し、選択ゲート・トランジスタのチャネル層とメモリ・トランジスタのチャネル層とが電気的に接続するよう不純物拡散層を浮遊ゲート及び選択ゲートに対して自己整合で形成した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する。
【０８０８】
なお、図４３８及び図４３９は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
この製造例では、製造例１で説明される半導体記憶装置において、図４３８及び図４３９に示されるように、メモリセルが形成される一つの段内においてトンネル酸化膜、浮遊ゲート、層間絶縁膜及び制御ゲートが全て配置される場合の一例を示しているが、このような配置関係でもよく、メモリセルや選択ゲート・トランジスタが構成され、かつ他の段のゲートや島状半導体層１１０と直接電気的に短絡するようなことがなければ、段における配置関係は限定されない。
【０８０９】
製造例８
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば少なくとも一つの段を有する柱状の島状半導体層に加工し、該島状半導体層の側面を活性領域面とし、各段の側部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくとも一部に層間絶縁膜を介して制御ゲートを形成し、各段の角部に不純物拡散層を浮遊ゲートに対して自己整合で形成する半導体記憶装置において、島状半導体層の上部と下部にさらに段を設け、その段の側部にゲート酸化膜と選択ゲートを形成した選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続し、選択ゲート・トランジスタのチャネル層とメモリ・トランジスタのチャネル層とが電気的に接続するよう不純物拡散層を浮遊ゲート及び選択ゲートに対して自己整合で形成した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する。
【０８１０】
なお、図４４０及び図４４１は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
この製造例では、製造例１で説明される半導体記憶装置と同様に、図４４０及び図４４１に示されるように、メモリセルが形成される一つの段内においてトンネル酸化膜、浮遊ゲート及び層間絶縁膜が配置され、層間絶縁膜を介して浮遊ゲートと対向して配置される制御ゲートの一部は同一の段内からはみ出すように配置される場合の一例を示しているが、このような配置関係でもよく、メモリセルや選択ゲート・トランジスタが構成され、かつ他の段のゲートや島状半導体層１１０と直接電気的に短絡するようなことがなければ、段における配置関係は限定されない。
【０８１１】
製造例９
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば少なくとも一つの段を有する柱状の島状半導体層に加工し、該島状半導体層の側面を活性領域面とし、各段の側部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくとも一部に層間絶縁膜を介して制御ゲートを形成し、各段の角部に不純物拡散層を浮遊ゲートに対して自己整合で形成する半導体記憶装置において、島状半導体層の上部と下部にさらに段を設け、その段の側部にゲート酸化膜と選択ゲートを形成した選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続し、選択ゲート・トランジスタのチャネル層とメモリ・トランジスタのチャネル層とが電気的に接続するよう不純物拡散層を浮遊ゲート及び選択ゲートに対して自己整合で形成した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する。
【０８１２】
なお、図４４２及び図４４３は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
この製造例では、製造例１で説明される半導体記憶装置において、図４４２及び図４４３に示されるように、メモリセルが形成される一つの段内において少なくともトンネル酸化膜及び浮遊ゲートが配置され、層間絶縁膜及び層間絶縁膜を介して浮遊ゲートと対向して配置される制御ゲートは同一の段内から一部若しくは全部がはみ出すように配置される場合の一例を示しているが、このような配置関係でもよく、メモリセルや選択ゲート・トランジスタが構成され、かつ他の段のゲートや島状半導体層１１０と直接電気的に短絡するようなことがなければ、段における配置関係は限定されない。
【０８１３】
製造例１０
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば少なくとも一つの段を有する柱状の島状半導体層に加工し、該島状半導体層の側面を活性領域面とし、各段の側部にトンネル酸化膜及び電荷蓄積層として積層絶縁膜を形成し、積層絶縁膜の少なくとも一部に制御ゲートを形成し、各段の角部に不純物拡散層を浮遊ゲートに対して自己整合で形成する半導体記憶装置において、島状半導体層の上部と下部にさらに段を設け、その段の側部にゲート酸化膜と選択ゲートを形成した選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続し、選択ゲート・トランジスタのチャネル層とメモリ・トランジスタのチャネル層とが電気的に接続するよう不純物拡散層を浮遊ゲート及び選択ゲートに対して自己整合で形成した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する。
【０８１４】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４４４及び図４４５は、ＭＮＯＳ又はＭＯＮＯＳのメモリセルアレイを示す平面図である図５のＡ−Ａ′線及びＢ−Ｂ′線断面図である。また、図８では、島状半導体層１１０が円柱である場合を示しているが、島状半導体層１１０の外形は円柱状でなくても四角パターンで形成してもよい。但し、島状半導体層１１０の大きさが加工限界近くまで小さい場合には、設計パターンが四角形であっても、コーナーに丸みがつく結果、実質的には円柱と同様のものとなる。
【０８１５】
この製造例では、製造例１で説明される半導体記憶装置において、図４４４及び図４４５に示されるように、メモリセルにおいて第五の絶縁膜であるシリコン酸化膜４４０を形成する替わりに積層絶縁膜６２０を形成し、かつ層間絶縁膜６１０を形成しないことによって実現される。
【０８１６】
なお、ここでいう積層絶縁膜は、例えばトンネル酸化膜とシリコン窒化膜の積層構造若しくはそのシリコン窒化膜表面にさらにシリコン酸化膜を形成した構造とし、電荷蓄積層を製造例１のような浮遊ゲートへの電子注入ではなく、積層絶縁膜へのトラップにより実現している。
これにより、製造例１と同様の効果が得られる。
【０８１７】
製造例１１
この実施の形態で形成する半導体記憶装置は、酸化膜が挿入された半導体基板、例えばＳＯＩ基板の酸化膜上の半導体部を、例えば少なくとも一つの段を有する柱状の島状半導体層に加工し、該島状半導体層の側面を活性領域面とし、各段の側部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくとも一部に層間絶縁膜を介して制御ゲートを形成し、各段の角部に不純物拡散層を浮遊ゲートに対して自己整合で形成する半導体記憶装置において、島状半導体層の上部と下部にさらに段を設け、その段の側部にゲート酸化膜と選択ゲートを形成した選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続し、選択ゲート・トランジスタのチャネル層とメモリ・トランジスタのチャネル層とが電気的に接続するよう不純物拡散層を浮遊ゲート及び選択ゲートに対して自己整合で形成した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する。
【０８１８】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４４６、図４４８及び図４４７、図４４９は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０８１９】
この製造例によっても、製造例１と同様の効果が得られる。さらに、第一の配線層となる不純物拡散層７１０の接合容量が抑制若しくは除外される。また、基板としてＳＯＩ基板を用いることは本発明における全ての製造例において適応できる。
【０８２０】
また、ＳＯＩ基板を用いる際、第一の配線層である不純物拡散層７１０はＳＯＩ基板の酸化膜に達してもよいし(図４４６及び図４４７)、達しなくてもよい(図４４８及び図４４９)。なお、第一の配線層を分離形成するための溝は、ＳＯＩ基板の酸化膜に達してもよいし、達しなくてもよいし、ＳＯＩ基板の酸化膜を突き抜けるまで深く形成してもよいし、不純物拡散層７１０が分離されていれば限定されない。
また、この製造例では、絶縁膜として基板に酸化膜が挿入されたＳＯＩ基板を用いたが、該絶縁膜はシリコン窒化膜でもよいし、絶縁膜の種類は問わない。
【０８２１】
製造例１２
この製造例で形成する半導体記憶装置は、半導体基板を、例えば少なくとも一つの段を有する柱状の島状半導体層に加工し、該島状半導体層の側面を活性領域面とし、各段の側部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくとも一部に層間絶縁膜を介して制御ゲートを形成し、各段の角部に不純物拡散層を浮遊ゲートに対して自己整合で形成する半導体記憶装置において、島状半導体層にメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、各々のトランジスタの浮遊ゲートを一括で形成する。
【０８２２】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４５０及び図４５１は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図５のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０８２３】
この製造例では、製造例１で説明される半導体記憶装置において、第一の導電膜である多結晶シリコン膜５１０の堆積後、島状半導体層１１０の各段の側壁にそれぞれ第一の導電膜である多結晶シリコン膜５１０をサイドウォール状に形成することで第一の導電膜である多結晶シリコン膜５１１、５１２を一括分離形成する。
【０８２４】
その後、段を有する島状半導体層１１０の角部に対して不純物導入を行い、続いて層間絶縁膜６１０を堆積し、第二の導電膜である多結晶シリコン５２０を堆積し、以下、選択ゲート・トランジスタを形成する工程を省略すること以外は製造例１と同様に行うことにより実現される（図４５０及び図４５１）。
この製造例では、電荷蓄積層として浮遊ゲートを用いたが、電荷蓄積層は別の形態でもよい。
【０８２５】
製造例１３
この製造例で形成する半導体記憶装置は、半導体基板を、例えば少なくとも一つの段を有する柱状の島状半導体層に加工し、該島状半導体層の側面を活性領域面とし、各段の側部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくとも一部に層間絶縁膜を介して制御ゲートを形成する半導体記憶装置において、島状半導体層の上部と下部にさらに段を設け、その段の側部にゲート酸化膜と選択ゲートを形成した選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する。
【０８２６】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４５２及び図４５３は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０８２７】
この製造例では、製造例１で説明される半導体記憶装置において、島状半導体層１１０に配置される各メモリ・トランジスタ及び選択ゲート・トランジスタの素子間距離を20nm〜40nm程度に保ち、素子間拡散層７２１〜７２３を導入しないことにより実現される（図４５２及び図４５３）。
【０８２８】
この製造例によって、製造例１と同様の効果が得られる。
【０８２９】
読み出しの際は、図４５２に示すように、各々のゲート電極５２１、５２２、５２３、５２４にD1からD4に示す空乏層及び反転層が電気的に接続することにより、不純物拡散層７１０と７２４の間に電流が流れ得る経路が設定できる。この状態において、電荷蓄積層５１２、５１３の状態によりD2、D3に反転層が形成されるかどうかを選択できるようゲート５２１、５２２、５２３、５２４の印加電圧を設定しておけばメモリセルの情報を読み出すことができる。
【０８３０】
またD1〜D4の分布は、図４５４に示すように完全空乏型になる方が望ましく、この場合メモリセル及び選択ゲート・トランジスタにおけるバックバイアス効果の抑制が期待され、素子性能のばらつき低減等の効果が得られる。
不純物導入量の調整若しくは熱処理の調整により不純物拡散層７１０〜７２４の拡散が抑制でき、島状半導体層１１０の高さ方向の距離を短く設定することができ、コストの削減及びプロセスのばらつき抑制に貢献する。
【０８３１】
製造例１４
この製造例で形成する半導体記憶装置は、半導体基板を、例えば少なくとも一つの段を有する柱状の島状半導体層に加工し、該島状半導体層の側面を活性領域面とし、各段の側部にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくとも一部に層間絶縁膜を介して制御ゲートを形成する半導体記憶装置において、島状半導体層の上部と下部にさらに段を設け、その段の側部にゲート酸化膜と選択ゲートを形成した選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成し、各々のメモリ・トランジスタの活性領域に電位を伝達すべく各々のトランジスタの間に伝達ゲートを配置する。
【０８３２】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４５５及び図４５６は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０８３３】
この製造例では、不純物拡散層７２１〜７２３を導入せず、第二の導電膜である多結晶シリコン膜５２２、５２３、５２４を形成させた後、第五の導電膜として、例えば多結晶シリコン膜５５０によるゲート電極の形成を行う工程が追加されたこと以外は製造例１と同様に行うことにより実現される（図４５５及び図４５６）。
【０８３４】
読み出しの際は、図４５５に示すように、各々のゲート電極５２１、５２２、５２３、５２４、５３０にD1からD7に示す空乏層及び反転層が電気的に接続することにより、不純物拡散層７１０と７２４の間に電流が流れ得る経路が設定できる。この状態において、電荷蓄積層５１２、５１３の状態によりD2、D3に反転層が形成されるかどうかを選択できるようゲート電極５２１、５２２、５２３、５２４、５３０の印加電圧を設定しておけばメモリセルの情報を読み出すことができる。
【０８３５】
またD1〜D4の分布は図４５７に示すように、完全空乏型になる方が望ましく、この場合メモリセル及び選択ゲート・トランジスタにおけるバックバイアス効果の抑制が期待され素子性能のばらつき低減等の効果が得られる。
【０８３６】
この製造例によっても製造例１と同様の効果が得られる。また、製造工程が削減され、島状半導体層１１０の必要な高さを低くすることができプロセスばらつきが抑制される。
【０８３７】
なお、第三の導電膜である多結晶シリコン膜５３０の上端、下端の位置は図４５６に示されるような位置でもよく、上端は少なくとも第一の導電膜である多結晶シリコン膜５１４の下端より上に、上端は少なくとも第一の導電膜である多結晶シリコン膜５１１の上端より下に位置しておけばよい。
【０８３８】
製造例１５
第一の配線層の方向と第四の配線層の方向が平行である構造を得るための具体的な製造例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４５８及び図４５９は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０８３９】
この製造例では、製造例１で説明される半導体記憶装置において、Ａ−Ａ’線方向に連続する第一の配線を例えばパターニングされたレジストを用いて異方性エッチングを行い、第七の絶縁膜として、例えばシリコン酸化膜４６０を埋め込むことで分離し、一方、Ｂ−Ｂ’線方向には第一の配線を分離しないよう、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２2をマスクとして用いた不純物拡散層７１０の分離工程を省略する。
【０８４０】
これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図４５８及び図４５９）。
【０８４１】
製造例１６
第一の配線層がメモリアレイに対し電気的に共通である構造を得るための具体的な製造例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４６０及び図４６１は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０８４２】
この製造例では、製造例１で説明される半導体記憶装置において、半導体基板１００に第一の溝部２１１を形成せず、製造例１からこれにかかわる工程を省略することにより、少なくともアレイ内の第一の配線層が分割されずに共通となる、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図４６０及び図４６１）。
【０８４３】
製造例１７
メモリ・トランジスタ及び選択ゲート・トランジスタのゲートの垂直な方向の長さが異なる場合の具体的な製造例を次に示す。
なお、図４６２、４６４及び図４６３、図４６５は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０８４４】
このようにメモリセルのゲート若しくは選択ゲートとなる第一の導電膜である多結晶シリコン膜５１１、５１２、５１３、５１４の半導体基板に対して垂直な方向の長さは、図４６２及び図４６３に示すように第一の導電膜である多結晶シリコン膜５１２、５１３のメモリセルのゲート長が異なっても、図４６４及び図４６５に示すように第一の導電膜である多結晶シリコン膜５１１、５１４の選択ゲート長が異なっても、第二の導電膜である多結晶シリコン膜５２１、５２２、５２３、５２４の垂直な方向の長さが同じ長さでなくてもよい。むしろ、島状半導体層１１０において直列に接続されてなるメモリセルを読み出す際の、基板からのバックバイアス効果によるしきい値低下を考慮して、各々のトランジスタのゲート長を変化させることで対応する方が望ましい。この際、階層毎にゲート長である第一及び第二の導電膜の高さが制御できるため、各メモリセルの制御は容易に行える。
【０８４５】
製造例１８
島状半導体層１１０の各段の形状が単純な垂直ではない場合の具体的な製造例を次に示す。なお、図４６６及び図４６７は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
このように、島状半導体層１１０の各段の形状は図４６６及び図４６７に示すように、部分的若しくは全体が鈍角を帯びた傾斜構造を呈してもよい。同様に島状半導体層１１０の各段の形状は、部分的若しくは全体が鋭角を帯びた傾斜構造を呈してもよく、また段の角部が丸みを帯びた構造を呈してもよい。
【０８４６】
製造例１９
島状半導体層１１０が不純物拡散層７１０により電気的にフローティング状態になる場合の具体的な製造例を次に示す。なお、図４６８、図４７０及び図４６９、図４７１は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
この製造例では、製造例１で説明される半導体記憶装置において、不純物拡散層７１０、７２１〜７２３の配置を変更することにより実現される。
【０８４７】
図４６８及び図４６９に示されるように、半導体基板１００と島状半導体層１１０とが電気的に接続されないように不純物拡散層７１０を配置してもよい。
【０８４８】
また、図４７０及び図４７１に示されるように、島状半導体層１１０に配置される各々のメモリセル及び選択ゲート・トランジスタの活性領域も電気的に絶縁されるよう、不純物拡散層７２１、７２２、７２３を配置してもよい。
【０８４９】
読み出し時若しくは消去時、書き込み時に与える電位により広がる空乏層で同等の効果が得られるよう不純物拡散層７１０、７２１、７２２、７２３を配置してもよい。
【０８５０】
この製造例によって製造例１と同様の効果が得られ、さらに各メモリセルの活性領域を基板に対してフローティング状態となるように不純物拡散層を配置したことで、基板からのバックバイアス効果がなくなり、読み出し時における各メモリセルのしきい値の低下によるメモリセルの特性のばらつきが抑制される。なお、各メモリセル及び選択ゲート・トランジスタは完全空乏型になることが望ましい。
【０８５１】
製造例２０
島状半導体層１１０の底部の形状が単純な円柱状でない場合の具体的な製造例を次に示す。なお、図４７２、図４７４及び図４７３、図４７５は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
図４７２及び図４７３に示すように、隣接する島状半導体層１１０間の底部形状は、部分的若しくは全体が丸みを帯びた傾斜構造を呈してもよい。
【０８５２】
また、第一の導電膜となる多結晶シリコン膜５１１の下端部が底部の傾斜部に差しかかっても、差しかからなくてもよい。
同様に、隣接する島状半導体層１１０間の底部形状は、図４７４及び図４７５に示すような傾斜構造を呈してもよく、第一の導電膜となる多結晶シリコン膜５１１の下端部が底部の傾斜部に差しかかっても、差しかからなくてもよい。
【０８５３】
製造例２１
段を有する島状半導体層１１０の形状が単純な同心円柱状でない場合の具体的な製造例を次に示す。なお、図４７６、図４７８、図４８０及び図４７７、図４７９、図４８１は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
複数回の反応性イオンエッチングにより段を有する島状半導体層１１０を形成する際、図４７６及び図４７７に示すように、島状半導体層１１０の上端部と下端部の水平方向の位置がずれてもよい。
【０８５４】
また、図４７８及び図４７９に示すように島状半導体層１１０の各段内での上端部と下端部の外形が異なってもよい。
【０８５５】
例えば、上面からの図１のように島状半導体層１１０が円形を呈している場合は、図４７６及び図４７７では斜め円柱を呈しており、図４７８及び図４７９では円錐形を呈した構造となる。
【０８５６】
また段を有する島状半導体層１１０の各段内での中心軸の位置がずれていてもよく、例えば図４８０及び図４８１に示すように、一方向に偏っていてもよく、またランダムでもよい。
【０８５７】
また、半導体基板１００に対して垂直な方向に直列にメモリセルを配置できる構造であるならば、島状半導体層１１０の形状は特に限定されない。
【０８５８】
製造例２２
各制御ゲート及び各選択ゲートをそれぞれ電気的に接続する配線に多結晶シリコン膜以外の低抵抗配線を用いた場合の具体的な製造例を次に示す。なお、図４８２及び図４８３は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
この製造例では、製造例１で説明される半導体記憶装置において、図４８２及び図４８３に示すように、第三の導電膜である多結晶シリコン膜５３３、５３４を用いる代わりにより低抵抗な導電膜、例えばコンタクトで用いるタングステン等を用いてもよいし、あるいは第三の導電膜である多結晶シリコン膜５３３、５３４に対してチタンやモリブデン、タングステン、コバルト等の金属とシリサイドを形成させ低抵抗化を図ってもよい。また、選択ゲートである第一の導電膜である多結晶シリコン膜５１１、５１４、及び制御ゲートである第二の導電膜である多結晶シリコン膜５２２、５２３に対しても同様の低抵抗化を図ってもよい。
【０８５９】
製造例２３
第四の配線層８４０が島状半導体層１１０に対してアライメントずれを発生させた場合の具体的な製造例を次に示す。なお、図４８４及び図４８５は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
第四の配線層８４０を不純物拡散層７２４に対して電気的に接続するよう形成する場合、第四の配線層８４０は島状半導体層１１０の露出部に対してアライメントずれなく形成してもよいし、図４８４及び図４８５に示すようにアライメントずれを発生させた状態で形成してもよいし、第四の配線層８４０と不純物拡散層７２４とが電気的に接続するのであれば、接続状態は限定されない。また、図４８４及び図４８５に示すように島状半導体層１１０の上端露出部を第四の配線層８４０で完全に覆っていてもよいし、完全に覆わなくてもよい。
製造例２４
第二及び第三の配線層の絶縁を図る目的で堆積される第七の絶縁膜４６１〜４６４の埋め込み深さが、第二及び第三の配線層の接続方向と分離方向とで異なる場合の具体的な製造例を次に示す。
【０８６０】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４８６〜図５２２及び図５２３〜図５５９は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０８６１】
まず、半導体基板として、例えばｐ型シリコン基板１００の表面に、マスク層となる第一の絶縁膜として、例えばシリコン酸化膜４１０を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン酸化膜４１０をエッチングする(図４８６及び図５２３)。
【０８６２】
なお、第一の絶縁膜であるシリコン酸化膜４１０は、例えばシリコン窒化膜でもよく、また導電膜でもよく、また二種以上の材料からなる積層膜でもよく、ｐ型シリコン基板１００に対する反応性エッチング時においてエッチングされない又はエッチング速度がシリコンのものより遅くなる材料であれば限定されない。
【０８６３】
第一の絶縁膜であるシリコン酸化膜４１０をマスクに用いて、反応性イオンエッチングによりｐ型シリコン基板１００を50〜5000nmエッチングし、その後ｐ型シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２１を5nm〜100nm形成する(図４８７及び図５２４)。
【０８６４】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１１を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１１を、第一の絶縁膜であるシリコン酸化膜４１０及び柱状に加工されたｐ型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２１を介してサイドウォール状に配置する(図４８８及び図５２３)。
【０８６５】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１１をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２１をエッチング除去し、続いて露出したｐ型シリコン基板１００を50〜5000nmエッチングすることで、ｐ型シリコン基板１００を一つの段を有する柱状に加工する。
【０８６６】
その後、ｐ型シリコン基板１００の露出部に対し熱酸化することで第二の絶縁膜となる、例えばシリコン酸化膜４２２を5nm〜100nm形成する(図４８９及び図５２６)。
【０８６７】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１２を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１２を、第一の絶縁膜であるシリコン酸化膜４１０、第三の絶縁膜であるシリコン窒化膜３１１及び一つの段を有する柱状に加工されたｐ型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２２を介してサイドウォール状に配置する。
【０８６８】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１２をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２２をエッチング除去し、続いて露出したｐ型シリコン基板１００を50〜5000nmエッチングすることで、ｐ型シリコン基板１００を二つの段を有する柱状に加工する。
【０８６９】
その後、ｐ型シリコン基板１００の露出部に対し熱酸化することで第、二の絶縁膜となる、例えばシリコン酸化膜４２３を5nm〜100nm形成する(図４９０及び図５２７)。
【０８７０】
次に、第三の絶縁膜として、例えばシリコン窒化膜３１３を10〜1000nm堆積し、その後異方性エッチングにより第三の絶縁膜であるシリコン窒化膜３１３を、第一の絶縁膜であるシリコン酸化膜４１０、第三の絶縁膜であるシリコン窒化膜３１２及び二つの段を有する柱状に加工されたｐ型シリコン基板１００の側壁に、第二の絶縁膜であるシリコン酸化膜４２３を介してサイドウォール状に配置する。
【０８７１】
続いて、サイドウォール状に形成された第三の絶縁膜であるシリコン窒化膜３１３をマスクにして、反応性イオンエッチングにより第二の絶縁膜であるシリコン酸化膜４２３をエッチング除去し、続いて露出したｐ型シリコン基板１００を50〜5000nmエッチングすることで、ｐ型シリコン基板１００を三つの段を有する柱状に加工する。
【０８７２】
以上の工程により、半導体基板であるｐ型シリコン基板１００は、段を有する柱状をなして複数の島状半導体層１１０に分離される(図４９１及び図５２８)。
【０８７３】
続いて、例えば等方性エッチングによりシリコン窒化膜、シリコン酸化膜を選択除去する(図４９２及び図５２９)。
【０８７４】
島状半導体層１１０の表面を酸化することで、第四の絶縁膜となる、例えばシリコン酸化膜４３０を10nm〜100nm形成する(図４９３及び図５３０)。この時、島状半導体層１１０の最上段の径が最小加工寸法で形成されていた場合、第四の絶縁膜であるシリコン酸化膜４３０の形成により島状半導体層１１０の最上段の径の大きさが小さくなる。つまり、最小加工寸法以下に形成される。
【０８７５】
なお、図４９３に示すように、図１のＡ−Ａ’線方向での最下段はこの第四の絶縁膜であるシリコン酸化膜４３０により塞がっていてもよいし、塞がらなくてもよい。また、図１のＢ−Ｂ’線方向についても同様である。
【０８７６】
その後、等方性エッチング等により第四の絶縁膜であるシリコン酸化膜４３０を除去する(図４９４及び図５３１)。
【０８７７】
続いて、第十一の絶縁膜として、例えばシリコン窒化膜３４０を、少なくとも第三の絶縁膜であるシリコン窒化膜の堆積膜厚よりも厚くなるように、例えば15nm〜1500nm堆積する(図４９５及び図５３２)。
【０８７８】
なお、島状半導体層１１０に対して行われる第四の絶縁膜であるシリコン酸化膜４３０の堆積を、シリコン酸化膜を介して行ってもよい。
【０８７９】
次に、異方性エッチングにより第四の絶縁膜であるシリコン酸化膜４３０を、島状半導体層１１０の側壁にサイドウォール状に配置する(図４９６及び図５３３)。
【０８８０】
その後、露出した島状半導体層１１０の頂上部及び底部に対して不純物導入を行い、ｎ型不純物拡散層７１０及び７２４を形成する(図４９７及び図５３４)。例えば、イオン注入法により、0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０13〜１×１０17/cm2程度のドーズが条件として挙げられる。
【０８８１】
続いて、露出している島状半導体層１１０の頂上部及び底部に対し熱酸化法により、第十三の絶縁膜として、例えばシリコン酸化膜４９０及び４９５を50nm〜500nm形成する(図４９８及び図５３５)。
【０８８２】
その後、熱酸化時に第十一の絶縁膜であるシリコン窒化膜３４０の表面に形成されるシリコン酸化膜を必要に応じて等方性エッチングにより除去し、同じく等方性エッチングにより第十一の絶縁膜であるシリコン窒化膜３４０を選択的に除去する。
【０８８３】
次に、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素１×１０11〜１×１０13/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一にすることができるため好ましい。あるいはチャネルイオン注入に代わって、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては、島状半導体層１１０の表面を第四の絶縁膜であるシリコン酸化膜４３０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了してもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定されない。
【０８８４】
続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば10nm程度のトンネル酸化膜となる第五の絶縁膜として、例えばシリコン酸化膜４４０を形成する(図４９９及び図５３６)。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜又はオキシナイトライド膜でもよい。
【０８８５】
次に、第一の導電膜となる、例えば多結晶シリコン膜５１０を20nm〜200nm程度堆積する(図５００及び図５３７)。その後、第六の絶縁膜として、例えばシリコン酸化膜４５１を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図５０１及び図５３８)。次いで、例えば異方性エッチングを行うことにより、島状半導体層１１０の各段の側壁にそれぞれ第一の導電膜である多結晶シリコン膜５１０をサイドウォール状に形成して、第一の導電膜である多結晶シリコン膜５１１、５１２、５１３、５１４を一括分離形成する。なお、最下段の選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１１は、第六の絶縁膜であるシリコン酸化膜４５１の保護により全て接続された状態を保つ。
【０８８６】
次に、段を有する島状半導体層１１０の角部に対して不純物導入を行い、ｎ型不純物拡散層７２１、７２２、７２３、７２４を形成する(図５０２及び図５３９)。例えば、0〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を１×１０12〜１×１０15/cm2程度のドーズが挙げられる。ここで、ｎ型不純物拡散層７２１、７２２、７２３、７２４を形成するためのイオン注入は、島状半導体層１１０の全周囲に対して行ってもよく、一方向あるいは数方向からの注入だけでもよい。すなわちｎ型不純物拡散層７２１、７２２、７２３、７２４は島状半導体層１１０の周囲を取り囲むように形成しなくてもよい。
【０８８７】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５１をエッチングし、続けて第一の導電膜である多結晶シリコン膜５１１、第十三の絶縁膜であるシリコン酸化膜４９０、不純物拡散層７１０をエッチングし、第一の溝部２１１を形成する(図５０３及び図５４０)。これにより、図１のＡ−Ａ’方向について連続する第一の配線層及び選択ゲート線となる第二の配線層を分離形成する。
【０８８８】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６１を20nm〜200nm程度堆積し、等方性エッチングにより第一の溝部２１１及び第一の導電膜である多結晶シリコン膜５１１の上部を埋設するように第七の絶縁膜であるシリコン酸化膜４６１を埋め込む(図５０４及び図５４１)。
【０８８９】
続いて、露出した第一の導電膜である多結晶シリコン膜５１２、５１３、５１４の表面に対し、層間絶縁膜６１０を形成する。この層間絶縁膜６１０は、例えばＯＮＯ膜とする。
【０８９０】
次いで、第二の導電膜として、例えば多結晶シリコン膜５２０を15nm〜150nm堆積する(図５０５及び図５４２)。
【０８９１】
その後、第十四の絶縁膜として、例えばシリコン窒化膜３５２を15nm〜300nm堆積する(図５０６及び図５４３)。
【０８９２】
異方性エッチングにより第二の導電膜である多結晶シリコン膜５２０の側壁にサイドウォール状に配置する(図５０７及び図５４４)。なおこの際、島状半導体層１１０の配置間隔や第十四の絶縁膜であるシリコン窒化膜３５２の膜厚等を調整することにより図１のＡ−Ａ’方向には第十四の絶縁膜であるシリコン窒化膜３５２が連続して接続するよう、一方、Ｂ−Ｂ’方向では互いに分離するように配置する。
【０８９３】
続いて、第十四の絶縁膜であるシリコン窒化膜３５２をマスクにして、第二の導電膜である多結晶シリコン膜５２０を反応性イオンエッチング法などによりエッチングし、第二の導電膜である多結晶シリコン膜５２０を図１のＡ−Ａ’方向のみ連続して接続させ、Ｂ−Ｂ’方向では互いに分離させるようにする(図５０８及び図５４５)。
【０８９４】
その後、等方性エッチングにより第十四の絶縁膜であるシリコン窒化膜３５２を選択的に除去する。続いて、第六の絶縁膜として、例えばシリコン酸化膜４５２を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図５０９及び図５４６)。例えば異方性エッチングを行うことにより、島状半導体層１１０の各段において第一の導電膜である多結晶シリコン膜５１２、５１３、５１４の側壁に、層間絶縁膜６１０を介して第二の導電膜である多結晶シリコン膜５２０をサイドウォール状にそれぞれ形成することで第二の導電膜である多結晶シリコン膜５２２、５２３、５２４を一括分離形成する(図５１０及び図５４７)。なお、下段の制御ゲート、すなわち第二の導電膜である多結晶シリコン膜５２２はこれにより、図１のＡ−Ａ’方向について連続する制御ゲート線となる第三の配線層として分離形成される。
【０８９５】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６２を20nm〜200nm程度堆積し、第二の導電膜である多結晶シリコン膜５２２を埋没させる。なお、この埋め込みにおいて、島状半導体層１１０が完全に埋没するように第七の絶縁膜であるシリコン酸化膜４６２を堆積し、必要に応じて平坦化を行った後、等方性エッチング若しくは異方性エッチングにより半導体基板上面よりエッチバックを行うことで、図１のＡ−Ａ’方向とＢ−Ｂ’方向とで埋め込み高さが同じになるようにしてもよいし、図５１１及び図５４８に示すように、島状半導体層１１０を隙間なく埋没させることのないよう、若干第七の絶縁膜であるシリコン酸化膜４６２を薄く堆積させ、図１のＡ−Ａ’方向とＢ−Ｂ’方向、即ち島状半導体層１１０配置間隔の狭部と広部とで堆積深さを変え、等方性エッチング若しくは異方性エッチングにより、図１のＡ−Ａ’方向とＢ−Ｂ’方向とで埋め込み高さが異なるようにしてもよい。
【０８９６】
このように、島状半導体層１１０配置間隔の狭部と広部とで埋め込み高さが異なるようにすることで、平坦化工程の削減及びエッチバック量の低減によるプロセスばらつきの抑制を図ることができる。すなわち第七の絶縁膜の埋め込み深さ、換言すれば第二及び第三の配線層の配置高さは、図１のＡ−Ａ’方向とＢ−Ｂ’方向とで同じにする必要はなく、異ならせることで半導体記憶装置をより少ない工程で制御よく形成することができる。
【０８９７】
また、以上述べたような埋め込み方法は、島状半導体層１１０の配置が図１のＡ−Ａ’方向とＢ−Ｂ’方向とで異なる場合において実現可能であり、Ａ−Ａ’方向とＢ−Ｂ’方向とで配置間隔が同じであれば、埋め込み高さは同じとなるが、このような島状半導体層１１０の配置においても上記埋め込み方法を適用してもよいし、図２に示されるような最密充填型配置に適用してもよいし、島状半導体層１１０のいかなる配置においても適用することができる。
【０８９８】
続いて、第三の導電膜として、例えば多結晶シリコン膜５３３を15nm〜150nm堆積する(図５１２及び図５４９)。この際、第七の絶縁膜であるシリコン酸化膜４６２の埋め込み高さの違いによって、第三の導電膜である多結晶シリコン膜５３３の配置高さは、図１のＡ−Ａ’方向とＢ−Ｂ’方向とで異なり、Ａ−Ａ’方向で高く配置されるようになる。
【０８９９】
その後、第十四の絶縁膜として、例えばシリコン窒化膜３５３を15nm〜300nm堆積する(図５１３及び図５５０)。異方性エッチングにより第三の導電膜である多結晶シリコン膜５３３の側壁にサイドウォール状に配置する。なおこの際、島状半導体層１１０の配置間隔や第十四の絶縁膜であるシリコン窒化膜３５３の膜厚等を調整することにより、図１のＡ−Ａ’方向には第十四の絶縁膜であるシリコン窒化膜３５３が連続して接続するよう、一方、Ｂ−Ｂ’方向では互いに分離するように配置する。
【０９００】
続いて、第十四の絶縁膜であるシリコン窒化膜３５３をマスクにして、第三の導電膜である多結晶シリコン膜５３３を反応性イオンエッチング法などによりエッチングし、第三の導電膜である多結晶シリコン膜５３３を図１のＡ−Ａ’方向のみ連続して接続させ、Ｂ−Ｂ’方向では互いに分離させるようにする(図５１４及び図５５１)。
【０９０１】
その後、等方性エッチングにより第十四の絶縁膜であるシリコン窒化膜３５３を選択的に除去し、続いて第六の絶縁膜として、例えばシリコン酸化膜４５３を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図５１５及び図５５２)。等方性エッチングにより第六の絶縁膜であるシリコン酸化膜４５３をマスクにして第三の導電膜である多結晶シリコン膜５３３の露出部及び第二の導電膜である多結晶シリコン膜５２４を選択除去する(図５１６及び図５５３)。なお、上段の制御ゲート、すなわち第二の導電膜である多結晶シリコン膜５２３及び第三の導電膜である多結晶シリコン膜５３３は、これにより図１のＡ−Ａ’方向について連続する制御ゲート線となる第三の配線層として分離形成される。
【０９０２】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６３を20nm〜400nm程度堆積し、等方性エッチングにより第二の導電膜である多結晶シリコン膜５２３、第三の導電膜である多結晶シリコン膜５３３の上部を埋設するように第七の絶縁膜であるシリコン酸化膜４６３を埋め込む(図５１７及び図５５４)。
【０９０３】
その後、第七の絶縁膜であるシリコン酸化膜４６３に対して露出した層間絶縁膜６１０を除去し、島状半導体層１１０の頂上部及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４の少なくとも一部を露出させる(図５１８及び図５５５)。
【０９０４】
続いて、第三の導電膜として、例えば多結晶シリコン膜５３４を15nm〜150nm堆積する(図５１９及び図５５６)。
【０９０５】
その後、第六の絶縁膜として、例えばシリコン酸化膜４５４を20nm〜200nm程度堆積し、所望の深さまでエッチバックを行う(図５２０及び図５５７)。
【０９０６】
最上段の選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４は第三の導電膜である多結晶シリコン膜５３４により全て接続された状態を保つ。
【０９０７】
続いて、第六の絶縁膜であるシリコン酸化膜４５４に対して露出した第三の導電膜である多結晶シリコン膜５３４を等方性エッチングにより選択的に除去する(図５２１及び図５５８)。この際、島状半導体層１１０の頂上部及び島状半導体層１１０の最上段に形成された選択ゲート、すなわち第一の導電膜である多結晶シリコン膜５１４の一部がエッチングを受けるが、エッチングを受けた島状半導体層１１０の頂上部の高さが、エッチング後の第三の導電膜である多結晶シリコン膜５３４の最上端の高さより上であることが保たれていればよい。
【０９０８】
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ５をマスクとして用いて、反応性イオンエッチングにより第六の絶縁膜であるシリコン酸化膜４５４をエッチングし、続けて第三の導電膜である多結晶シリコン膜５３４をエッチングし、第一の溝部２１４を形成する。これにより図１のＡ−Ａ’方向について連続する選択ゲート線となる第二の配線層を分離形成する。
【０９０９】
次に、第七の絶縁膜として、例えばシリコン酸化膜４６４を20nm〜400nm程度堆積し、エッチバック又はＣＭＰ技術などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、必要に応じて島状半導体層１１０の頂上部に対して、例えばイオン注入法により不純物濃度調整を行い、第四の配線層８４０を第二若しくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。
【０９１０】
その後、公知の技術により層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図５２２及び図５５９)。
【０９１１】
なお、上記においてはｎ型半導体基板内に形成されたｐ型不純物拡散層若しくはｐ型シリコン基板内に形成されたｎ型不純物拡散層内にさらに形成されたｐ型不純物拡散層に対し島状半導体層１１０を形成してもよい。
【０９１２】
また、この製造例では、島状半導体層１１０を階段状に形成するために、第三の絶縁膜であるシリコン窒化膜３１１、３１２、及び３１３をサイドウォール状に形成し、このサイドウォールをｐ型シリコン基板１００の反応性イオンエッチング時におけるマスクとして用いることで段の加工を実現してきたが、例えば絶縁膜若しくは導電膜の埋め込みにより島状半導体層１１０の先端部のみを露出させ、この露出部に対し、例えば熱酸化若しくは等方性エッチングを行うことで島状半導体層１１０の先端部を細らせ、上述の工程を繰り返すことにより島状半導体層１１０を少なくとも一つの段を有する形状に形成してもよい。
【０９１３】
第七の絶縁膜であるシリコン酸化膜４６２について、図１のＡ−Ａ’方向とＢ−Ｂ’方向とで埋め込み高さが異なる場合の一例を示したが、他の埋め込み材料、例えば第七の絶縁膜であるシリコン酸化膜４６１、４６３及び４６４、第六の絶縁膜であるシリコン酸化膜４５１〜４５４に対して適用してもよい。
【０９１４】
第一の導電膜である多結晶シリコン膜５１１及び第三の導電膜である多結晶シリコン膜５３４の分離を公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２及びＲ５をマスクにして行った場合の一例を示しているが、これら導電膜の分離に対しても第十四の絶縁膜であるシリコン窒化膜のサイドウォールにより形成してもよい。
【０９１５】
また、この製造例では、第二の導電膜である多結晶シリコン膜５２０の分離を、第十四の絶縁膜であるシリコン窒化膜３５２のサイドウォールにより一旦第三の配線層の接続方向に分離してから、第十四の絶縁膜であるシリコン窒化膜３５２の除去した後、島状半導体層１１０の各段で分離する二段階の工程を経て行っているが、第十四の絶縁膜であるシリコン窒化膜３５２のサイドウォールの形成後、例えばレジストエッチバック法により第十四の絶縁膜であるシリコン窒化膜３５２のサイドウォールの上部を除去させ、レジスト除去後、反応性イオンエッチングを施すことにより第三の配線層の接続方向の分離と、島状半導体層１１０の各段の分離を一括で行ってもよい。また、この分離形成方法を、第二の導電膜である多結晶シリコン膜５２０に限らず、例えば第三の導電膜である多結晶シリコン膜５３３に対して適用してもよく、いかなる導電膜、若しくは絶縁膜に対して適用してもよい。
【０９１６】
埋め込みについて、この製造例で述べたように、所望の溝部に対し、例えばシリコン酸化膜や多結晶シリコン膜、若しくはシリコン酸化膜やシリコン窒化膜の積層膜を堆積し、半導体基板上面より、例えば等方性エッチングを行うことにより直接埋め込みを行ってもよいし、レジストエッチバック法により間接的に埋め込みを行ってもよい。
【０９１７】
なお、レジストエッチバック法による埋め込み高さの制御は、露光時間によって行ってもよいし、露光量によって行ってもよいし、あるいは露光時間と露光量を併用して制御を行ってもよいし、露光後の現像工程を含めて制御方法は限定されない。
【０９１８】
また、例えばアッシングによりレジストエッチバックを行ってもよいし、エッチバックを行わず、レジスト塗布の時点で所望の深さになるような埋込みを行ってもよい。後者の手法においてはレジストは粘性の低いものを用いることが望ましい。またこれらの手法を種々組み合わせて用いてもよい。さらにレジストの塗布表面は親水性にすることが望ましく、例えばシリコン酸化膜上に塗布することが望ましい。
【０９１９】
埋め込みに用いる際のシリコン酸化膜の形成手段はＣＶＤ法に限らず、例えばシリコン酸化膜を回転塗布により形成してもよい。
【０９２０】
このように複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわち読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０９２１】
製造例２５
図５６０及び図５６１は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
この半導体記憶装置は、１つの段に浮遊ゲート５１０と制御ゲート５２０の両方がはみ出ることなく配置され、島状半導体層の上部と下部の段に選択ゲートトランジスタが配置され、選択ゲートトランジスタに挟まれてメモリトランジスタが複数個、例えば２個配置されている。
選択ゲートトランジスタ及びメモリトランジスタの浮遊ゲート５１０と制御ゲート５２０は一括で加工されている。
選択ゲートトランジスタの少なくとも一部分の浮遊ゲート５１０は、制御ゲート５２０と電気的に接続されていることにより、選択ゲートとなる。
【０９２２】
なお、本発明の半導体記憶装置を製造するにあたっては、製造例１〜２５に記載のメモリトランジスタの構造と、選択トランジスタの構造とを、それぞれ任意にくみあわせることができる。
【０９２３】
【発明の効果】
本発明の半導体記憶装置によれば、メモリ・トランジスタを島状半導体層に形成することにより、メモリ・トランジスタの大容量化が可能となり、ビット当りのセル面積が縮小し、チップの縮小化及び低コスト化が図れる。特に、メモリ・トランジスタを備える島状半導体層が、最小加工寸法の直径（長さ）となるように形成され、互いの半導体基板柱とのスペース幅の最短距離を最小加工寸法で構成した場合には、島状半導体層当りのメモリ・トランジスタの数が２つであれば、従来の２倍の容量が得られる。よって、島状半導体層当りのメモリ・トランジスタ段数倍の大容量化が実現する。また、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持できる。
【０９２４】
また、段を有する島状半導体層の表面に対して、例えば熱酸化法によりトンネル酸化膜を形成し、続いて多結晶シリコン膜を堆積させた状態において、反応性イオンエッチングにより多結晶シリコン膜に異方性エッチングを施ことにより、各段毎に多結晶シリコン膜がサイドウォール状に一括に分離形成されるため、ゲート形成工程が段数に依存することなく、レジストエッチバック法等による困難な高さ位置合わせ工程を要することが無くなり、特性ばらつきの小さい半導体記憶装置を得ることが可能となる。
【０９２５】
また、各メモリセルの活性領域を基板に対してフローティング状態となるように不純物拡散層を形成することで、基板からのバックバイアス効果がなくなり、読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなり、ビットラインとソースライン間に直列に接続するセルの数を多くでき大容量化が可能となる。なお、島状半導体層の底部をソースとした場合、各メモリセルの活性領域を基板に対してフローティング状態としない場合においても、ソースにおいては段を有する島状半導体層内で最大の径を有しており、島状半導体層を階段状構造にすることによってソース抵抗は低減化し、バックバイアス効果を抑制する効果が期待され、高性能の半導体記憶装置を得ることが可能となる。
【０９２６】
また、本発明の半導体記憶装置によれば、半導体基板若しくは半導体層を、少なくとも一つの段を有する柱状に加工した側面を活性領域面とし、各段の側部にそれぞれトンネル酸化膜及び電荷蓄積層として浮遊ゲートを配置し、浮遊ゲートの側部の少なくとも一部に層間絶縁膜を介して制御ゲートを配置することで、例えば制御性の高いイオン注入法を用いることにより、ゲートに対して自己整合で素子間拡散層を容易に形成することが可能となる。浮遊ゲート及び制御ゲートへの不純物導入時に同時に素子間拡散層を形成することも可能であり、実質的に素子間拡散層形成工程を導入することなく、該拡散層を形成することも可能である。
【０９２７】
さらに、高濃度に不純物導入した膜からの拡散による素子間拡散層形成と比較して、イオン注入法は、偏析の問題による拡散種の制限が無いため、大変自由度が高く、拡散では困難である砒素の導入等も比較的容易に行うことが可能であり、所望の拡散層分布をより自由に得ることができる。
【０９２８】
しかも、以上の理由からｎ型のみならずｐ型半導体記憶装置の形成も比較的容易に実現され、半導体基板円柱を用いたトランジスタによるインバータ若しくは論理回路等の構築の実現も期待される。
【０９２９】
また、ゲートの一括分離形成が極めて容易に実現し、かつ段数に依存しないため、複数のメモリセルが半導体基板面に対し垂直方向に直列に配置されてなる構造を有する半導体記憶装置を、少ない工程で制御よく形成し、安価に、短期間で製造することができるとともに、トンネル酸化膜及び電荷蓄積層、若しくはゲート酸化膜及び制御ゲートは各々のメモリセル若しくは選択ゲート・トランジスタに対して同質のものが得られ、同様に、層間絶縁膜及び制御ゲートも各々のメモリセルに対して同質のものが得られ、特性ばらつきの小さい半導体記憶装置を容易に製造することが可能となる。
【図面の簡単な説明】
【図１】  本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図である。
【図２】  電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図３】  電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図４】  電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図５】  電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図６】  電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図７】  電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図８】  本発明の半導体記憶装置における電荷蓄積層として積層絶縁膜を有するMONOS構造であるメモリセルアレイを示す平面図である。
【図９】  本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１０】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１１】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１２】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１３】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１４】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１５】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１６】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１７】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１８】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１９】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２０】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２１】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２２】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２３】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２４】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２５】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２６】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２７】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２８】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２９】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３０】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３１】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３２】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３３】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３４】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３５】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３６】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３７】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３８】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３９】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４０】電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４１】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４２】電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４３】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４４】電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４５】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４６】電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４７】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４８】電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４９】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図５０】電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図５１】  本発明の半導体記憶装置において電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図８におけるＡ−Ａ′断面図に対応する断面図である。
【図５２】  本発明の半導体記憶装置において電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図８におけるＢ−Ｂ′断面図に対応する断面図である。
【図５３】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図８におけるＡ−Ａ′断面図に対応する断面図である。
【図５４】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図８におけるＢ−Ｂ′断面図に対応する断面図である。
【図５５】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図８におけるＡ−Ａ′断面図に対応する断面図である。
【図５６】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図８におけるＢ−Ｂ′断面図に対応する断面図である。
【図５７】  本発明の半導体記憶装置の等価回路図である。
【図５８】  本発明の半導体記憶装置の等価回路図である。
【図５９】  本発明の半導体記憶装置の等価回路図である。
【図６０】  本発明の半導体記憶装置の等価回路図である。
【図６１】  本発明の半導体記憶装置の等価回路図である。
【図６２】  本発明の半導体記憶装置の等価回路図である。
【図６３】  本発明の半導体記憶装置の等価回路図である。
【図６４】  本発明の半導体記憶装置の等価回路図である。
【図６５】  本発明の半導体記憶装置の等価回路図である。
【図６６】  本発明の半導体記憶装置の等価回路図である。
【図６７】  本発明の半導体記憶装置の等価回路図である。
【図６８】  本発明の半導体記憶装置の等価回路図である。
【図６９】  本発明の半導体記憶装置の等価回路図である。
【図７０】  本発明の半導体記憶装置の等価回路図である。
【図７１】  本発明の半導体記憶装置の等価回路図である。
【図７２】  本発明の半導体記憶装置の等価回路図である。
【図７３】  本発明の半導体記憶装置の等価回路図である。
【図７４】  本発明の半導体記憶装置の等価回路図である。
【図７５】  本発明の半導体記憶装置の等価回路図である。
【図７６】  本発明の半導体記憶装置の等価回路図である。
【図７７】  本発明の半導体記憶装置の等価回路図である。
【図７８】  本発明の半導体記憶装置の等価回路図である。
【図７９】  本発明の半導体記憶装置の等価回路図である。
【図８０】  本発明の半導体記憶装置の等価回路図である。
【図８１】  本発明の半導体記憶装置の等価回路図である。
【図８２】  本発明の半導体記憶装置の等価回路図である。
【図８３】  本発明の半導体記憶装置の等価回路図である。
【図８４】  本発明の半導体記憶装置の等価回路図である。
【図８５】  本発明の半導体記憶装置の等価回路図である。
【図８６】  本発明の半導体記憶装置の等価回路図である。
【図８７】  本発明の半導体記憶装置の等価回路図である。
【図８８】  本発明の半導体記憶装置の等価回路図である。
【図８９】  本発明の半導体記憶装置の等価回路図である。
【図９０】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図９１】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図９２】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図９３】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図９４】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図９５】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図９６】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図９７】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図９８】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図９９】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１００】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１０１】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１０２】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１０３】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１０４】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１０５】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図１０６】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１０７】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１０８】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１０９】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１１０】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１１１】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１１２】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１１３】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１１４】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１１５】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１１６】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１１７】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１１８】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１１９】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１２０】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１２１】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１２２】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１２３】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１２４】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１２５】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１２６】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１２７】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１２８】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１２９】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１３０】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１３１】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１３２】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１３３】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１３４】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１３５】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１３６】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１３７】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１３８】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１３９】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１４０】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１４１】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１４２】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１４３】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１４４】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１４５】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図１４６】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１４７】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１４８】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１４９】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１５０】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１５１】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１５２】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１５３】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１５４】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１５５】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１５６】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１５７】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１５８】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１５９】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１６０】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１６１】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１６２】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１６３】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１６４】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１６５】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１６６】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１６７】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１６８】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１６９】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１７０】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１７１】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１７２】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１７３】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１７４】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１７５】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１７６】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１７７】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１７８】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１７９】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１８０】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１８１】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１８２】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１８３】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１８４】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１８５】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１８６】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１８７】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図１８８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１８９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２００】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２１９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４８】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４９】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５０】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５１】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５２】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５３】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５４】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５５】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５６】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５７】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５８】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２５９】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６０】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６１】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６２】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６３】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７０】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７１】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７２】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２７９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８０】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８１】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８２】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２８９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９０】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９１】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９２】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３００】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０１】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０２】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１０】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１１】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１２】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２０】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２１】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２２】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２３】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２４】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２５】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２６】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２７】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２８】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２９】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３０】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３１】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３２】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３３】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３４】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３５】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３６】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３７】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３８】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３９】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４０】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４１】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４２】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４３】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４４】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４５】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４６】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４７】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４８】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３４９】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５０】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５１】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５２】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５３】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５４】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５５】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５６】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５７】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５８】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５９】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６０】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６１】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６２】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６３】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６４】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６５】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６６】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６７】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６８】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６９】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７０】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７１】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７２】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７３】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７７】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７８】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７９】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８０】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８１】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８２】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８３】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８７】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８８】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８９】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９０】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９１】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９２】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９３】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９７】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９８】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９９】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図４００】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図４０１】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図４０２】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図４０３】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図４０４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４０５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４０６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４０７】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４０８】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４０９】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１０】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１１】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１２】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１３】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１７】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１８】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１９】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２０】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２１】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２２】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２３】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２７】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２８】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２９】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３０】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３１】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３２】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３３】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３７】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３８】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４３９】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４４０】  本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４１】  本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４４２】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４３】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４４４】  本発明の半導体記憶装置の製造例１０を示す断面（図８のＡ−Ａ’線）工程図である。
【図４４５】  本発明の半導体記憶装置の製造例１０を示す断面（図８のＢ−Ｂ’線）工程図である。
【図４４６】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４７】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４４８】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４９】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５０】  本発明の半導体記憶装置の製造例１２を示す断面（図５のＡ−Ａ’線）工程図である。
【図４５１】  本発明の半導体記憶装置の製造例１２を示す断面（図５のＢ−Ｂ’線）工程図である。
【図４５２】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５３】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５４】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５５】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５６】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５７】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５８】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５９】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６０】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６１】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６２】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６３】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６４】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６５】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６６】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６７】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６８】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６９】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図４７０】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７１】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７２】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ’線）工程図である。
【図４７３】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ’線）工程図である。
【図４７４】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７５】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７６】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図４７７】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７８】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図４７９】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４８０】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８１】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４８２】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８３】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４８４】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８５】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４８６】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８７】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８８】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８９】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９０】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９１】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９２】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９３】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９４】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９５】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９６】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９７】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９８】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９９】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５００】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０１】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０２】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０３】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０４】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０５】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０６】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０７】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０８】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０９】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１０】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１１】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１２】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１３】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１４】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１５】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１６】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１７】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１８】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１９】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５２０】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５２１】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５２２】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５２３】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２４】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２５】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２６】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２７】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２８】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２９】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３０】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３１】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３２】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３３】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３４】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３５】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３６】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３７】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３８】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３９】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）図である。
【図５４０】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４１】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４２】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４３】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４４】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４５】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４６】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４７】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４８】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４９】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５０】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５１】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５２】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５３】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５４】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５５】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５６】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５７】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５８】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５９】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５６０】  本発明の半導体記憶装置の製造例２５を示す断面（図１のＡ−Ａ’線）工程図である。
【図５６１】  本発明の半導体記憶装置の製造例２５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５６２】  従来のEEPROMを示す平面図である。
【図５６３】  図５６２のＡ−Ａ′及びＢ−Ｂ′断面図である。
【図５６４】  従来のEEPROMの製造方法を示す工程断面図である。
【図５６５】  従来のEEPROMの製造方法を示す工程断面図である。
【図５６６】  従来のEEPROMの製造方法を示す工程断面図である。
【図５６７】  従来のEEPROMの製造方法を示す工程断面図である。
【図５６８】  従来のEEPROMの平面図及び対応する等価回路図である。
【図５６９】  従来のMNOS構造のメモリセルの断面図である
【図５７０】  従来の別のMNOS構造のメモリセルの断面図である
【図５７１】  一つの柱状シリコン層に複数のメモリセルを形成した半導体装置の断面図である。
【符号の説明】
100  ｐ型半導体基板
101  ｐ型SOI半導体基板層
110  島状半導体層
210,211,212,213,214  溝部
410,421,422,423,424,430,440,444,451,452,453,454,460,461,462,463,463-1,  463-2,463,464,471,472,480,490,495  シリコン酸化膜
311,312,313,320,330,340,353,354  シリコン窒化膜
500,510,511,512,513,514,520,521,522,523,524,530,533,534,540,550,563,56  4  多結晶シリコン膜
610,611,612,613  層間絶縁膜
620  積層絶縁膜
710,720,721,722,723,724,725  不純物拡散層
810,821,824,832,833,840  配線層
910,921,932,933,924  コンタクト部
R1,R2,R3,R4,R5  レジスト
【図１】
0003963664.tif 000002
【図２】
0003963664.tif 000003
【図３】
0003963664.tif 000004
【図４】
0003963664.tif 000005
【図５】
0003963664.tif 000006
【図６】
0003963664.tif 000007
【図７】
0003963664.tif 000008
【図８】
0003963664.tif 000009
【図９】
0003963664.tif 000010
【図１０】
0003963664.tif 000011
【図１１】
0003963664.tif 000012
【図１２】
0003963664.tif 000013
【図１３】
0003963664.tif 000014
【図１４】
0003963664.tif 000015
【図１５】
0003963664.tif 000016
【図１６】
0003963664.tif 000017
【図１７】
0003963664.tif 000018
【図１８】
0003963664.tif 000019
【図１９】
0003963664.tif 000020
【図２０】
0003963664.tif 000021
【図２１】
0003963664.tif 000022
【図２２】
0003963664.tif 000023
【図２３】
0003963664.tif 000024
【図２４】
0003963664.tif 000025
【図２５】
0003963664.tif 000026
【図２６】
0003963664.tif 000027
【図２７】
0003963664.tif 000028
【図２８】
0003963664.tif 000029
【図２９】
0003963664.tif 000030
【図３０】
0003963664.tif 000031
【図３１】
0003963664.tif 000032
【図３２】
0003963664.tif 000033
【図３３】
0003963664.tif 000034
【図３４】
0003963664.tif 000035
【図３５】
0003963664.tif 000036
【図３６】
0003963664.tif 000037
【図３７】
0003963664.tif 000038
【図３８】
0003963664.tif 000039
【図３９】
0003963664.tif 000040
【図４０】
0003963664.tif 000041
【図４１】
0003963664.tif 000042
【図４２】
0003963664.tif 000043
【図４３】
0003963664.tif 000044
【図４４】
0003963664.tif 000045
【図４５】
0003963664.tif 000046
【図４６】
0003963664.tif 000047
【図４７】
0003963664.tif 000048
【図４８】
0003963664.tif 000049
【図４９】
0003963664.tif 000050
【図５０】
0003963664.tif 000051
【図５１】
0003963664.tif 000052
【図５２】
0003963664.tif 000053
【図５３】
0003963664.tif 000054
【図５４】
0003963664.tif 000055
【図５５】
0003963664.tif 000056
【図５６】
0003963664.tif 000057
【図５７】
0003963664.tif 000058
【図５８】
0003963664.tif 000059
【図５９】
0003963664.tif 000060
【図６０】
0003963664.tif 000061
【図６１】
0003963664.tif 000062
【図６２】
0003963664.tif 000063
【図６３】
0003963664.tif 000064
【図６４】
0003963664.tif 000065
【図６５】
0003963664.tif 000066
【図６６】
0003963664.tif 000067
【図６７】
0003963664.tif 000068
【図６８】
0003963664.tif 000069
【図６９】
0003963664.tif 000070
【図７０】
0003963664.tif 000071
【図７１】
0003963664.tif 000072
【図７２】
0003963664.tif 000073
【図７３】
0003963664.tif 000074
【図７４】
0003963664.tif 000075
【図７５】
0003963664.tif 000076
【図７６】
0003963664.tif 000077
【図７７】
0003963664.tif 000078
【図７８】
0003963664.tif 000079
【図７９】
0003963664.tif 000080
【図８０】
0003963664.tif 000081
【図８１】
0003963664.tif 000082
【図８２】
0003963664.tif 000083
【図８３】
0003963664.tif 000084
【図８４】
0003963664.tif 000085
【図８５】
0003963664.tif 000086
【図８６】
0003963664.tif 000087
【図８７】
0003963664.tif 000088
【図８８】
0003963664.tif 000089
【図８９】
0003963664.tif 000090
【図９０】
0003963664.tif 000091
【図９１】
0003963664.tif 000092
【図９２】
0003963664.tif 000093
【図９３】
0003963664.tif 000094
【図９４】
0003963664.tif 000095
【図９５】
0003963664.tif 000096
【図９６】
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【図９７】
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【図９８】
0003963664.tif 000099
【図９９】
0003963664.tif 000100
【図１００】
0003963664.tif 000101
【図１０１】
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【図１０２】
0003963664.tif 000103
【図１０３】
0003963664.tif 000104
【図１０４】
0003963664.tif 000105
【図１０５】
0003963664.tif 000106
【図１０６】
0003963664.tif 000107
【図１０７】
0003963664.tif 000108
【図１０８】
0003963664.tif 000109
【図１０９】
0003963664.tif 000110
【図１１０】
0003963664.tif 000111
【図１１１】
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【図１１２】
0003963664.tif 000113
【図１１３】
0003963664.tif 000114
【図１１４】
0003963664.tif 000115
【図１１５】
0003963664.tif 000116
【図１１６】
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【図１１７】
0003963664.tif 000118
【図１１８】
0003963664.tif 000119
【図１１９】
0003963664.tif 000120
【図１２０】
0003963664.tif 000121
【図１２１】
0003963664.tif 000122
【図１２２】
0003963664.tif 000123
【図１２３】
0003963664.tif 000124
【図１２４】
0003963664.tif 000125
【図１２５】
0003963664.tif 000126
【図１２６】
0003963664.tif 000127
【図１２７】
0003963664.tif 000128
【図１２８】
0003963664.tif 000129
【図１２９】
0003963664.tif 000130
【図１３０】
0003963664.tif 000131
【図１３１】
0003963664.tif 000132
【図１３２】
0003963664.tif 000133
【図１３３】
0003963664.tif 000134
【図１３４】
0003963664.tif 000135
【図１３５】
0003963664.tif 000136
【図１３６】
0003963664.tif 000137
【図１３７】
0003963664.tif 000138
【図１３８】
0003963664.tif 000139
【図１３９】
0003963664.tif 000140
【図１４０】
0003963664.tif 000141
【図１４１】
0003963664.tif 000142
【図１４２】
0003963664.tif 000143
【図１４３】
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【図１４４】
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