(57)【特許請求の範囲】
【請求項１】
電圧の相異なる複数の基準電圧のうちいずかの基準電圧をデジタルの階調信号に従って選択するとともに、選択された基準電圧と第１の出力端子または第２の出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数のデジタル・アナログ変換回路と、前記第１の出力端子と複数の信号線とを前記階調信号に同期した信号線選択信号に応答して順次接続するとともに前記第２の出力端子と前記複数の信号線とを前記信号線選択信号に応答して順次接続するサンプリング回路とを備え、前記サンプリング回路の信号線選択動作により、前記一方のデジタル・アナログ変換回路により選択された基準電圧と前記他方のデジタル・アナログ変換回路により選択された基準電圧のうちいずれか一方または双方の基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力してなる駆動回路。
【請求項２】
電圧の相異なる複数の基準電圧と第１の出力端子または第２の出力端子とを結ぶ複数の回路中に導通時の抵抗値が相異なる複数のスイッチング素子がそれぞれ挿入され、デジタルの階調信号に従って指定のスイッチング素子が導通する複数のデジタル・アナログ変換回路と、前記第１の出力端子と複数の信号線との間に挿入された第１のサンプリング用スイッチング素子群および前記第２の出力端子と前記複数の信号線との間に挿入された第２のサンプリング用スイッチング素子群を有するサンプリング回路とを備え、前記各第１のサンプリング用スイッチング素子と前記各第２のサンプリング用スイッチング素子は前記階調信号に同期した信号線選択信号に応答して順次導通し、各サンプリング用スイッチング素子の導通により、前記一方のデジタル・アナログ変換回路に属する指定のスイッチング素子に接続された基準電圧と前記他方のデジタル・アナログ変換回路に属する指定のスイッチング素子に接続された基準電圧のうちいずれか一方または双方の基準電圧を導通状態にある指定のスイッチング素子を介して前記各信号線に出力してなる駆動回路。
【請求項３】
電圧の相異なる複数の基準電圧のうちいずかの基準電圧をデジタルの階調信号に従って選択する複数のデジタル・アナログ変換回路と、前記各デジタル・アナログ変換回路で選択された基準電圧と第１の出力端子または第２の出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の可変抵抗回路と、前記第１の出力端子と複数の信号線とを前記階調信号に同期した信号線選択信号に応答して順次接続するとともに前記第２の出力端子と前記複数の信号線とを前記信号線選択信号に応答して順次接続するサンプリング回路とを備え、前記サンプリング回路の信号線選択動作により、前記一方のデジタル・アナログ変換回路により選択された基準電圧と前記他方のデジタル・アナログ変換回路により選択された基準電圧のうちいずれか一方または双方の基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力してなる駆動回路。
【請求項４】
アナログ電圧をデジタルの階調信号に従って電圧の相異なる基準電圧に変換して出力する複数のデジタル・アナログ変換回路のうち前記一方のデジタル・アナログ変換回路と第１の出力端子とを結ぶ複数の回路中および前記他方のデジタル・アナログ変換回路と第２の出力端子とを結ぶ複数の回路中にそれぞれ前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の可変抵抗回路と、前記第１の出力端子と複数の信号線との間に挿入された第１のサンプリング用スイッチング素子群および前記第２の出力端子と前記複数の信号線との間に挿入された第２のサンプリング用スイッチング素子群を有するサンプリング回路とを備え、前記各第１のサンプリング用スイッチング素子と前記各第２のサンプリング用スイッチング素子は前記階調信号に同期した信号線選択信号に応答して順次導通して各信号線を選択し、前記サンプリング回路の信号線選択動作により、前記一方のデジタル・アナログ変換回路から出力された基準電圧と前記他方のデジタル・アナログ変換回路から出力された選択された基準電圧のうちいずれか一方または双方の基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力してなる駆動回路。
【請求項５】
請求項３または４に記載の駆動回路において、前記複数の可変抵抗回路は、前記階調信号に応じた抵抗値を示す抵抗体として前記階調信号に従って導通するスイッチング素子を挿入してなることを特徴と駆動回路。
【請求項６】
請求項３または４に記載の駆動回路において、前記複数の可変抵抗回路は、前記階調信号に応じた抵抗値を示す抵抗体として前記階調信号に従って導通するスイッチング素子と抵抗素子とを直列にして挿入してなることを特徴とする駆動回路。
【請求項７】
電圧の相異なる複数の正側基準電圧のうちいずかの正側基準電圧をデジタルの階調信号に従って選択するとともに、選択された正側基準電圧と第１の正側出力の端子または第２の正側出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の正側デジタル・アナログ変換回路と、
電圧の相異なる複数の負側基準電圧のうちいずかの負側基準電圧をデジタルの階調信号に従って選択するとともに、選択された負側基準電圧と第１の負側出力端子または第２の負側出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の負側デジタル・アナログ変換回路と、
前記第１の正側出力端子と複数の信号線とを前記階調信号に同期した正側信号線選択信号に応答して順次接続するとともに前記第２の正側出力端子と前記複数の信号線とを前記階調信号に同期した前記正側信号線選択信号に応答して順次接続する正側サンプリング回路と、
前記第１の負側出力端子と複数の信号線とを前記階調信号に同期した負側信号線選択信号に応答して順次接続するとともに前記第２の負側出力端子と前記複数の信号線とを前記負側信号線選択信号に応答して順次接続する負側サンプリング回路とを備え、
前記正側サンプリング回路の信号線選択動作により、前記一方の正側デジタル・アナログ変換回路により選択された正側基準電圧と前記他方の正側デジタル・アナログ変換回路により選択された正側基準電圧のうちいずれか一方または双方の正側基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力し、
前記負側サンプリング回路の信号線選択動作により、前記一方の負側デジタル・アナログ変換回路により選択された負側基準電圧と前記他方の負側デジタル・アナログ変換回路により選択された負側基準電圧のうちいずれか一方または双方の負側基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力してなる駆動回路。
【請求項８】
電圧の相異なる複数の正側基準電圧と第１の正側出力端子または第２の正側出力端子とを結ぶ複数の回路中に導通時の抵抗値が相異なる複数のスイッチング素子がそれぞれ挿入され、デジタルの階調信号に従って指定のスイッチング素子が導通する複数の正側デジタル・アナログ変換回路と、
電圧の相異なる複数の負側基準電圧と第１の負側出力端子または第２の負側出力端子とを結ぶ複数の回路中に導通時の抵抗値が相異なる複数のスイッチング素子がそれぞれ挿入され、デジタルの階調信号に従って指定のスイッチング素子が導通する複数の負側デジタル・アナログ変換回路と、
前記第１の正側出力端子と複数の信号線との間に挿入された第１の正側サンプリング用スイッチング素子群および前記第２の正側出力端子と前記複数の信号線との間に挿入された第２の正側サンプリング用スイッチング素子群を有する正側サンプリング回路と、
前記第１の負側出力端子と複数の信号線との間に挿入された第１の負側サンプリング用スイッチング素子群および前記第２の負側出力端子と前記複数の信号線との間に挿入された第２の負側サンプリング用スイッチング素子群を有する負側サンプリング回路とを備え、
前記各正側第１のサンプリング用スイッチング素子と前記各正側第２のサンプリング用スイッチング素子は前記階調信号に同期した信号線選択信号に応答して順次導通し、各正側サンプリング用スイッチング素子の導通により、前記一方の正側デジタル・アナログ変換回路に属する指定のスイッチング素子に接続された正側基準電圧と前記他方の正側デジタル・アナログ変換回路に属する指定のスイッチング素子に接続された正側基準電圧のうちいずれか一方または双方の正側基準電圧を導通状態にある指定のスイッチング素子を介して前記各信号線に出力し、
前記各負側第１のサンプリング用スイッチング素子と前記各負側第２のサンプリング用スイッチング素子は前記階調信号に同期した信号線選択信号に応答して順次導通し、各負側サンプリング用スイッチング素子の導通により、前記一方の負側デジタル・アナログ変換回路に属する指定のスイッチング素子に接続された負側基準電圧と前記他方の負側デジタル・アナログ変換回路に属する指定のスイッチング素子に接続された負側基準電圧のうちいずれか一方または双方の負側基準電圧を導通状態にある指定のスイッチング素子を介して前記各信号線に出力してなる駆動回路。
【請求項９】
電圧の相異なる複数の正側基準電圧のうちいずかの正側基準電圧をデジタルの階調信号に従って選択する複数の正側デジタル・アナログ変換回路と、
電圧の相異なる複数の負側基準電圧のうちいずかの負側基準電圧をデジタルの階調信号に従って選択する複数の負側デジタル・アナログ変換回路と、
前記各正側デジタル・アナログ変換回路で選択された正側基準電圧と第１の正側出力端子または第２の正側出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の正側可変抵抗回路と、
前記各負側デジタル・アナログ変換回路で選択された負側基準電圧と第１の負側出力端子または第２の負側出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の負側可変抵抗回路と、
前記第１の正側出力端子と複数の信号線とを前記階調信号に同期した正側信号線選択信号に応答して順次接続するとともに前記第２の正側出力端子と前記複数の信号線とを前記正側信号線選択信号に応答して順次接続する正側サンプリング回路と、
前記第１の負側出力端子と複数の信号線とを前記階調信号に同期した負側信号線選択信号に応答して順次接続するとともに前記第２の負側出力端子と前記複数の信号線とを前記負側信号線選択信号に応答して順次接続する負側サンプリング回路とを備え、
前記正側サンプリング回路の信号線選択動作により、前記一方の正側デジタル・アナログ変換回路により選択された正側基準電圧と前記他方の正側デジタル・アナログ変換回路により選択された正側基準電圧のうちいずれか一方または双方の正側基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力し、
前記負側サンプリング回路の信号線選択動作により、前記一方の負側デジタル・アナログ変換回路により選択された負側基準電圧と前記他方の負側デジタル・アナログ変換回路により選択された負側基準電圧のうちいずれか一方または双方の負側基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力してなる駆動回路。
【請求項１０】
アナログ電圧をデジタルの階調信号に従って電圧の相異なる正側基準電圧に変換して出力する複数の正側デジタル・アナログ変換回路のうち前記一方の正側デジタル・アナログ変換回路と第１の正側出力端子とを結ぶ複数の回路中および前記他方の正側デジタル・アナログ変換回路と第２の正側出力端子とを結ぶ回路中にそれぞれ前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の正側可変抵抗回路と、
アナログ電圧をデジタルの階調信号に従って電圧の相異なる負側基準電圧に変換して出力する複数の負側デジタル・アナログ変換回路のうち前記一方の負側デジタル・アナログ変換回路と第１の負側出力端子とを結ぶ複数の回路中および前記他方の負側デジタル・アナログ変換回路と第２の負側出力端子とを結ぶ回路中にそれぞれ前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の負側可変抵抗回路と、
前記第１の正側出力端子と複数の信号線との間に挿入された第１の正側サンプリング用スイッチング素子群および前記第２の正側出力端子と前記複数の信号線との間に挿入された第２の正側サンプリング用スイッチング素子群を有する正側サンプリング回路と、
前記第１の負側出力端子と複数の信号線との間に挿入された第１の負側サンプリング用スイッチング素子群および前記第２の負側出力端子と前記複数の信号線との間に挿入された第２の負側サンプリング用スイッチング素子群を有する負側サンプリング回路とを備え、
前記各正側第１のサンプリング用スイッチング素子と前記各正側第２のサンプリング用スイッチング素子は前記階調信号に同期した信号線選択信号に応答して順次導通して各信号線を選択し、前記正側サンプリング回路の信号線選択動作により、前記一方の正側デジタル・アナログ変換回路により選択された正側基準電圧と前記他方の正側デジタル・アナログ変換回路により選択された正側基準電圧のうちいずれか一方または双方の正側基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力し、
前記各負側第１のサンプリング用スイッチング素子と前記各負側第２のサンプリング用スイッチング素子は前記階調信号に同期した信号線選択信号に応答して順次導通して各信号線を選択し、前記負側サンプリング回路の信号線選択動作により、前記一方の負側デジタル・アナログ変換回路により選択された負側基準電圧と前記他方の負側デジタル・アナログ変換回路により選択された負側基準電圧のうちいずれか一方または双方の負側基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力してなる駆動回路。
【請求項１１】
請求項９または１０に記載の駆動回路において、前記複数の正側可変抵抗回路および前記複数の負側可変抵抗回路は、前記階調信号に応じた抵抗値を示す抵抗体として前記階調信号に従って導通するスイッチング素子を挿入してなることを特徴とする駆動回路。
【請求項１２】
請求項９または１０に記載の駆動回路において、前記複数の正側可変抵抗回路および前記複数の負側可変抵抗回路は、前記階調信号に応じた抵抗値を示す抵抗体として前記階調信号に従って導通するスイッチング素子と抵抗素子とを直列にして挿入してなることを特徴とする駆動回路。
【請求項１３】
請求項２または４に記載の駆動回路において、前記サンプリング回路に属するスイッチング素子群のうち同一の信号線に接続された一対のスイッチング素子は前記信号線選択信号に応答して同時に導通してなることを特徴とする駆動回路。
【請求項１４】
請求項８または１０に記載の駆動回路において、前記正側サンプリング回路に属する正側スイッチング素子群のうち同一の信号線に接続された一対のスイッチング素子は前記正側信号線選択信号に応答して同時に導通してなり、前記負側サンプリング回路に属する負側スイッチング素子群のうち同一の信号線に接続された一対のスイッチング素子は前記負側信号線選択信号に応答して同時に導通してなることを特徴とする駆動回路。
【請求項１５】
請求項２、４、５、６、８、１０、１１、１２、１３、１４のうちいずれか１項に記載の駆動回路において、前記各スイッチング素子は、薄膜トランジスタで構成されてなることを特徴とする駆動回路。
【請求項１６】
請求項１〜１５のうちいずれか１項に記載の駆動回路において、前記複数の基準電圧の数は表示画像の階調数よりも小さい数であることを特徴とする駆動回路。
【請求項１７】
基板の画像表示領域上に画像信号を伝送するための複数の信号線と走査信号を伝送するための複数の走査線とが格子状に形成され、前記基板のうち各信号線と各走査線とが交差する交差部位近傍に電気信号に応答して光透過率または発光強度が変化する電気・光変換素子が配置され、前記各信号線が駆動回路に接続され、前記各走査線が走査回路に接続されてなる画像表示装置において、前記駆動回路は、請求項１〜１６のうちいずれか1項に記載のもので構成されてなることを特徴とする画像表示装置。
【請求項１８】
基板の画像表示領域上に画像信号を伝送するための複数の信号線と走査信号を伝送するための複数の走査線とが格子状に形成され、前記基板のうち各信号線と各走査線とが交差する交差部位近傍に電気信号に応答して光透過率が変化する液晶が配置され、前記液晶が前記基板と他の基板によって挟持され、前記各信号線が駆動回路に接続され、前記各走査線が走査回路に接続されてなる画像表示装置において、前記駆動回路は、請求項７〜１４のうちいずれか1項に記載のもので構成されてなることを特徴とする画像表示装置。
【請求項１９】
請求項１８に記載の画像表示装置において、前記各スイッチング素子は、薄膜トランジスタで構成されてなることを特徴とする画像表示装置。
【請求項２０】
請求項１８または１９に記載の画像表示装置において、前記複数の基準電圧の数は表示画像の階調数よりも小さい数であることを特徴とする画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動回路およびこれを用いた画像表示装置に係り、特に、画像表示部に配線された信号線に階調に応じた画像信号を出力する駆動回路およびこの駆動回路を用いた画像表示装置に関する。
【０００２】
【従来の技術】
従来、画像表示装置として、例えば、アクティブマトリクス方式の液晶表示装置が知られている。アクティブマトリクス方式の液晶表示装置は、基板の画像表示領域上に画像信号を伝送するための複数の信号線と走査信号を伝送するための複数の走査線とが格子状（マトリクス状）に形成され、各信号線と各走査線とが交叉する各交叉部位近傍に液晶と薄膜トランジスタが配置され、各信号線が駆動回路に接続され、各走査線が走査回路に接続され、各薄膜トランジスタのゲートが走査線に、ドレインが信号線に、ソースが表示電極に接続され、この表示電極に相対向して透明電極としての対向電極が配置され、液晶が表示電極と対向電極との間に挟持され、さらにソース電極に保持容量と液晶容量が並列に接続されて構成されている。そして、各信号線に階調信号に応じたアナログ電圧が画像信号として印加される過程で、各走査線に１フレーム時間ごとに１回走査パルスが印加されると、走査パルスが印加される１行分の画素に対応する画像信号が各信号線に印加され、走査パルスが印加された走査線に接続された薄膜トランジスタがオンになり、画像信号が各信号線から薄膜トランジスタのドレイン、ソース間を経由して液晶に印加され、液晶容量と保持容量とを合わせた画素容量が充電される。この動作を繰り返すことにより、パネル全面の画素容量には、フレーム時間、例えば１／６０秒ごとに繰り返し画像信号に対応した電圧が印加され、基板の画像表示領域に画像が表示される。
【０００３】
この種の液晶表示装置に設けられた駆動回路としては、例えば、特開２０００−２２７５８５号公報に記載されているものがある。この駆動回路においては、高圧側の基準電圧ＶＨと低圧側の基準電圧ＶＬとを複数の抵抗ストリングスを介して接続し、二つの基準電圧を複数の抵抗ストリングスによって分圧し、分圧された電圧と各基準電圧をそれぞれＤＡ変換回路に供給し、このＤＡ変換回路から、表示に必要な階調数のアナログ電圧をデジタルの階調信号に応じて出力し、各アナログ電圧をサンプリング回路を介して各信号線に順次供給する構成が採用されている。
【０００４】
すなわち、特に、多階調表示の画像表示装置に設けられた駆動回路においては、表示階調数より少ない数の基準電圧を駆動回路が搭載された基板の外部から入力し、基板上の駆動回路から階調数に応じたアナログ電圧を発生するようになっている。これは、表示階調のビット数が増えると、指数関数的に階調数が増えるため、それと同じ数の基準電圧を基板外部に設けると、基板には各基準電圧を入力するのに基準電圧の数に応じた配線をしなければならず、画像表示装置の製造コストおよび製造技術の上で不利になるためである。
【０００５】
【発明が解決しようとする課題】
駆動回路から各信号線に階調に応じた画像信号を出力するに際して、抵抗ストリングスにより分圧された電圧を駆動回路から発生すると、高い基準電圧ＶＨと低い基準電圧ＶＬとの間に貫通電流が流れる。この貫通電流は画像表示装置の消費電力になるため、特に、低消費電力が要求されるバッテリ駆動の画像表示装置に駆動回路を搭載する場合は、この貫通電流が低消費電力化の障害になる。
【０００６】
この貫通電流を小さくするためには、高い基準電圧ＶＨと低い基準電圧ＶＬとの間の抵抗ストリングスの抵抗値をできるだけ大きくする必要がある。一方、駆動回路の基準電圧と信号線（ドレイン線）との間の抵抗、すなわち駆動回路の出力抵抗が大きくなると、ドレイン線（薄膜トランジスタのドレインに接続された線）自体が持つ静電容量を充電するのに出力抵抗値に比例して充電時間が長くなる。このため、高解像度の表示や、高速に画面を書き替える画像表示装置ではサンプリング時間が短いので、駆動回路の出力抵抗を大きくすることはできない。したがって、駆動回路としては、基準電圧とドレイン線との間の抵抗（抵抗値）を増加させずに、基準電圧と基準電圧との間の抵抗を小さくする必要がある。
ここで、従来技術のように、２本の抵抗ストリングスの抵抗値をｒ１、ｒ２とし、ＤＡ変換回路とサンプリング回路の合成抵抗値（直列抵抗の和）をｒ３とすると、基準電圧ＶＨ−基準電圧ＶＬ−信号線間の抵抗の関係はＴ字型抵抗回路で表され、抵抗ｒ１の一端が基準電圧ＶＨに接続され、抵抗ｒ２の一端が基準電圧ＶＬに接続され、抵抗ｒ１と抵抗ｒ２との直列接続点に抵抗ｒ３を介して信号線が接続される。そして両基準電圧−信号線間の抵抗ｒ０（ｒ１＋ｒ３またはｒ２＋ｒ３）を増加させずに、基準電圧ＶＨ−基準電圧ＶＬ間の抵抗を最大にするには、ｒ３＝０にすればよいことが分かる。ｒ３を小さくするためには、ＤＡ変換回路とサンプリング回路の素子内部における抵抗値を小さくする必要がある。
しかし、ＤＡ変換回路とサンプリング回路は薄膜トランジスタを用いて形成されているため、薄膜トランジスタの抵抗を下げるにはトランジスタの移動度を上げるかサイズを大きくするか、あるいは駆動回路の電源電圧を上げる必要がある。薄膜トランジスタのサイズを大きくしたりあるいは電源電圧を上げたりすると、薄膜トランジスタを動作するために必要な電流が増加し、駆動回路の消費電力が増大することになる。
【０００７】
本発明の課題は、基準電圧・信号線間の抵抗を増加させずに、基準電圧・基準電圧間の抵抗を増加させることができる駆動回路およびこの駆動回路を用いた画像表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明は、電圧の相異なる複数の基準電圧のうちいずかの基準電圧をデジタルの階調信号に従って選択するとともに、選択された基準電圧と第１の出力端子または第２の出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数のデジタル・アナログ変換回路と、前記第１の出力端子と複数の信号線とを前記階調信号に同期した信号線選択信号に応答して順次接続するとともに前記第２の出力端子と前記複数の信号線とを前記信号線選択信号に応答して順次接続するサンプリング回路とを備え、前記サンプリング回路の信号線選択動作により、前記一方のデジタル・アナログ変換回路により選択された基準電圧と前記他方のデジタル・アナログ変換回路により選択された基準電圧のうちいずれか一方または双方の基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力してなる駆動回路を構成したものである。
【０００９】
前記駆動回路を構成するに際しては、前記複数のデジタル・アナログ変換回路の代わりに、電圧の相異なる複数の基準電圧のうちいずれかの基準電圧をデジタルの階調信号にしたがって選択する複数のデジタル・アナログ変換回路と、前記各デジタル・アナログ変換回路で選択された基準電圧と第１の出力端子または第２の出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の可変抵抗回路を用いることができる。
【００１０】
スイッチング素子を主要素として駆動回路を構成するに際しては、電圧の相異なる複数の基準電圧と第１の出力端子または第２の出力端子とを結ぶ複数の回路中に導通時の抵抗値が相異なる複数のスイッチング素子がそれぞれ挿入され、デジタルの階調信号に従って指定のスイッチング素子が導通する複数のデジタル・アナログ変換回路と、前記第１の出力端子と複数の信号線との間に挿入された第１のサンプリング用スイッチング素子群および前記第２の出力端子と前記複数の信号線との間に挿入された第２のサンプリング用スイッチング素子群を有するサンプリング回路とを備え、前記各第１のサンプリング用スイッチング素子と前記各第２のサンプリング用スイッチング素子は前記階調信号に同期した信号線選択信号に応答して順次導通し、各サンプリング用スイッチング素子の導通により、前記一方のデジタル・アナログ変換回路に属する指定のスイッチング素子に接続された基準電圧と前記他方のデジタル・アナログ変換回路に属する指定のスイッチング素子に接続された基準電圧のうちいずれか一方または双方の基準電圧を導通状態にある指定のスイッチング素子を介して前記各信号線に出力してなる構成を採用することができる。
【００１１】
また、複数のデジタル・アナログ変換回路を駆動回路の外部に配置したものとしては、アナログ電圧をデジタルの階調信号に従って電圧の相異なる基準電圧に変換して出力する複数のデジタル・アナログ変換回路のうち前記一方のデジタル・アナログ変換回路と第１の出力端子とを結ぶ複数の回路中および前記他方のデジタル・アナログ変換回路と第２の出力端子とを結ぶ複数の回路中にそれぞれ前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の可変抵抗回路と、前記第１の出力端子と複数の信号線との間に挿入された第１のサンプリング用スイッチング素子群および前記第２の出力端子と前記複数の信号線との間に挿入された第２のサンプリング用スイッチング素子群を有するサンプリング回路とを備え、前記各第１のサンプリング用スイッチング素子と前記各第２のサンプリング用スイッチング素子は前記階調信号に同期した信号線選択信号に応答して順次導通して各信号線を選択し、前記サンプリング回路の信号線選択動作により、前記一方のデジタル・アナログ変換回路から出力された基準電圧と前記他方のデジタル・アナログ変換回路から出力された選択された基準電圧のうちいずれか一方または双方の基準電圧を前記いずれかの回路中に挿入された抵抗体を介して前記各信号線に出力してなる構成を採用することができる。
【００１２】
前記駆動回路に複数の可変抵抗回路を用いたものには、階調信号に応じた抵抗値を示す抵抗体として、前記階調信号にしたがって導通するスイッチング素子を挿入したり、あるいは、階調信号に応じた抵抗値を示す抵抗体として、前記階調信号にしたがって導通するスイッチング素子と抵抗素子とを直列に挿入してなる構成を採用することができる。
【００１３】
また、各信号線に交流の画像信号を出力するに際しては、基準電圧として、複数の正側（高圧側）基準電圧と複数の負側（低圧側）基準電圧を設けるとともに、出力端子として、第１の正側出力端子、第２の正側出力端子、第１の負側出力端子および第２の負側出力端子を設け、さらに、複数のデジタル・アナログ変換回路に対応して、複数の正側デジタル・アナログ変換回路と複数の負側デジタル・アナログ変換回路を設けることで対応することができる。
【００１４】
具他的には、電圧の相異なる複数の正側基準電圧のうちいずかの正側基準電圧をデジタルの階調信号に従って選択するとともに、選択された正側基準電圧と第１の正側出力端子または第２の正側出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の正側デジタル・アナログ変換回路と、
電圧の相異なる複数の負側基準電圧のうちいずかの負側基準電圧をデジタルの階調信号に従って選択するとともに、選択された負側基準電圧と第１の負側出力の端子または第２の負側出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の負側デジタル・アナログ変換回路とを設ける。
【００１５】
さらに、サンプリング回路としては、前記各サンプリング回路に対応して、階調信号に同期した正側信号線選択信号に応答する正側サンプリング回路と階調信号に同期した負側信号線選択信号に応答する負側サンプリング回路を設けることができる。
【００１６】
例えば、前記第１の正側出力端子と複数の信号線とを前記階調信号に同期した正側信号線選択信号に応答して順次接続するとともに前記第２の正側出力端子と前記複数の信号線とを前記階調信号に同期した前記正側信号線選択信号に応答して順次接続する正側サンプリング回路と、前記第１の負側出力端子と複数の信号線とを前記階調信号に同期した負側信号線選択信号に応答して順次接続するとともに前記第２の負側出力端子と前記複数の信号線とを前記負側信号線選択信号に応答して順次接続する負側サンプリング回路とを設ける。
【００１７】
さらに、前記各複数の可変抵抗回路に対応させて、複数の正側可変抵抗回路と複数の負側可変抵抗回路を構成することができる。
【００１８】
例えば、前記各正側デジタル・アナログ変換回路で選択された正側基準電圧と第１の正側出力端子または第２の正側出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の正側可変抵抗回路と、前記各負側デジタル・アナログ変換回路で選択された負側基準電圧と第１の負側出力端子または第２の負側出力端子とを結ぶ複数の回路中に前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の負側可変抵抗回路とを設ける。
または、アナログ電圧をデジタルの階調信号に従って電圧の相異なる正側基準電圧に変換して出力する複数の正側デジタル・アナログ変換回路のうち前記一方の正側デジタル・アナログ変換回路と第１の正側出力端子とを結ぶ複数の回路中および前記他方の正側デジタル・アナログ変換回路と第２の正側出力端子とを結ぶ回路中にそれぞれ前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の正側可変抵抗回路と、アナログ電圧をデジタルの階調信号に従って電圧の相異なる負側基準電圧に変換して出力する複数の負側デジタル・アナログ変換回路のうち前記一方の負側デジタル・アナログ変換回路と第１の負側出力端子とを結ぶ複数の回路中および前記他方の負側デジタル・アナログ変換回路と第２の負側出力端子とを結ぶ回路中にそれぞれ前記階調信号に応じた抵抗値を示す抵抗体を挿入する複数の負側可変抵抗回路とを設ける。
【００１９】
前記各駆動回路を構成するに際しては、以下の要素を付加することができる。
【００２０】
（１）前記サンプリング回路に属するスイッチング素子群のうち同一の信号線に接続された一対のスイッチング素子は前記信号線選択信号に応答して同時に導通してなる。
【００２１】
（２）前記正側サンプリング回路に属する正側スイッチング素子群のうち同一の信号線に接続された一対のスイッチング素子は前記正側信号線選択信号に応答して同時に導通してなり、前記負側サンプリング回路に属する負側スイッチング素子群のうち同一の信号線に接続された一対のスイッチング素子は前記負側信号線選択信号に応答して同時に導通してなる。
【００２２】
（３）前記各スイッチング素子は、薄膜トランジスタで構成されてなる。
【００２３】
（４）前記複数の基準電圧の数は表示画像の階調数よりも小さい数である。
【００２４】
また、本発明は、前記いずれかの駆動回路を備えた画像表示装置として、基板の画像表示領域上に画像信号を伝送するための複数の信号線と走査信号を伝送するための複数の走査線とが格子状に形成され、前記基板のうち各信号線と各走査線とが交差する各交差部位近傍に電気信号に応答して光透過率または発光強度が変化する電気・光変換素子が配置され、前記各信号線が駆動回路に接続され、前記各走査線が走査回路に接続されてなる画像表示装置を構成したものである。
【００２５】
前記画像表示装置を構成するに際しては、以下の要素を付加することができる。
【００２６】
（１）前記各スイッチング素子は、薄膜トランジスタで構成されてなる。
【００２７】
（２）前記複数の基準電圧の数は表示画像の階調数よりも小さい数である。
【００２８】
前記した手段によれば、サンプリング回路と各信号線との接続点を分圧点として、各デジタル・アナログ変換回路がサンプリング回路を介して各分圧点に接続されるか、各デジタル・アナログ変換回路が各可変抵抗回路、サンプリング回路を介して各分圧点に接続され、あるいは各可変抵抗回路がサンプリング回路を介して各分圧点に接続され、各分圧点と各基準電圧とを結ぶ回路中に挿入された抵抗体あるいはスイッチング素子の抵抗値によって基準電圧を分圧するようにしたため、各分圧点と各信号線との間の抵抗値を０と見なすことができ、基準電圧・信号線間の抵抗を増加させずに、基準電圧・基準電圧間の抵抗を増加させることができ、従って、基準電圧間の電流を小さくすることが可能になり、低消費電力化に寄与することができる。さらに、高解像度や高速フレームレートの画像表示装置によれば、基準電圧間の電流が小さくすることに伴って、画像表示装置の消費電力を小さくすることが可能になる。
【００２９】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。図１は本発明の第１実施形態を示す画像表示装置のブロック構成図である。図１において、画像表示装置は、絶縁基板１、駆動回路２、走査回路３、複数の信号線４、複数の走査配線（走査線）５などを備えて構成されている。絶縁基板１は、例えば、絶縁体を用いて構成されており、この絶縁基板１の表面のうち画像表示領域には画像信号を伝送するための複数の信号線４と、走査パルス（走査信号）を伝送するための複数の走査配線（走査線）５が格子状に形成されており、各信号線４と各走査配線５とが交叉する各交叉部位近傍には薄膜トランジスタ６、容量７、電圧−電流変換回路８、発光素子９が形成されている。各薄膜トランジスタ６のゲート電極はそれぞれ走査配線５に接続され、ソース電極またはドレイン電極は各信号線４に接続され、ドレイン電極またはソース電極は容量７と電圧−電流変換回路８に接続されている。容量７の一端は電圧−電流変換回路８を介してプラス電源Ｖ＋に接続され、容量７の他端はマイナス電源Ｖ−に接続されている。さらに容量７と並列に電気−光変換素子としての発光素子９が接続されている。そして走査回路３から各走査配線５に１フレーム時間、例えば１／６０秒ごとに１回走査パルスが順次出力されるようになっており、走査パルスが印加された走査配線５に接続された各薄膜トランジスタ６がオンになり、各信号線４に供給されたアナログ電圧によって容量７が充電される。このとき各信号線４には駆動回路２から表示画像の階調信号に対応したアナログ電圧が出力されるため、このアナログ電圧が容量７に保持される。容量７がアナログ電圧を保持している間、電圧−電流変換回路８はアナログ電圧にしたがって発光素子９に流す電流を制御し、発光素子９が発光する。このときの発光強度は発光素子９に流れる電流によって変化するようになっている。
【００３０】
電圧−電流変換回路８としては、例えば、１個の薄膜トランジスタで構成することができ、この薄膜トランジスタのゲート電極に電圧を入力することで、ソース電極−ドレイン電極間の電流を制御することができる。そして各発光素子９が１画素として発光し、画像表示領域上の全ての発光素子９が発光することで画像表示領域上に画像が表示されることになる。
【００３１】
なお、本実施形態においては、駆動回路２を信号線４の片側に配置しているが、駆動回路を二つに分割し、分割された各駆動回路を信号線４を挟んで絶縁基板１の両側に分けて配置することもできる。
【００３２】
次に、画像表示装置に搭載された駆動回路２の具体的構成を図２にしたがって説明する。本実施形態における駆動回路２は、４ビット階調（１６階調）表示のための駆動回路として、ＤＡ変換回路２１、２２、サンプリング回路２３を備えて構成されており、表示階調数（１６）よりも少ない基準電圧を基に表示画像の階調信号に対応したアナログ電圧を生成するために、５つの基準電圧Ｖ０〜Ｖ４が設定されている。基準電圧Ｖ０〜Ｖ４はそれぞれ相異なる電圧値であり、Ｖ０＞Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４あるいはＶ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０の関係になっている。
【００３３】
ＤＡ変換回路２１は制御回路２４と複数の薄膜トランジスタ２６を備えて構成されており、ＤＡ変換回路２２は制御回路２５と複数の薄膜トランジスタ２７を備えて構成されている。複数の薄膜トランジスタ２６、２７はスイッチング素子として３個ずつ一組となって互いに並列接続され、複数の薄膜トランジスタ２６のうち一組目の薄膜トランジスタ２６のドレイン電極あるいはソース電極は基準電圧Ｖ０に接続され、ゲート電極は制御回路２４の出力端子Ａ、Ｂ、Ｃに接続され、ソース電極あるいはドレイン電極は各薄膜トランジスタ共通の第１の出力端子Ｔ１に接続されている。二組目の薄膜トランジスタ２６のドレイン電極あるいはソース電極は基準電圧Ｖ２に接続され、ゲート電極は制御回路２４の出力端子Ｄ、Ｅ、Ｆに接続され、ソース電極あるいはドレイン電極は第１の出力端子Ｔ１に接続されている。さらに、三組目の薄膜トランジスタ２６のドレイン電極あるいはソース電極は基準電圧Ｖ４に接続され、ゲート電極は制御回路２４の出力端子Ｇ、Ｈ、Ｉに接続され、ソース電極あるいはドレイン電極は第１の出力端子Ｔ１に接続されている。
【００３４】
一方、薄膜トランジスタ２７のうち一組目の薄膜トランジスタ２７のドレイン電極あるいはソース電極は基準電圧Ｖ１に接続され、ゲート電極は制御回路２７の出力端子Ｊ、Ｋ、Ｌに接続され、ソース電極あるいはドレイン電極は各トランジスタ共通の第２の出力端子Ｔ２に接続されている。二組目の薄膜トランジスタ２７のドレイン電極あるいはソース電極は基準電圧Ｖ３に接続され、ゲート電極は制御回路２５の出力端子Ｍ、Ｎ、Ｏに接続され、ソース電極あるいはドレイン電極は第２の出力端子Ｔ２に接続されている。そして各組の薄膜トランジスタ２６、２７は基準電圧Ｖ０〜Ｖ４と出力端子Ｔ１またはＴ２とを結ぶ回路中に挿入される抵抗体として、導通時の抵抗値がＲ１、Ｒ２、Ｒ３に設定されている。
【００３５】
各抵抗値Ｒ１〜Ｒ３は、相異なる抵抗値であって、
Ｒ１＝ｒ−Ｒｓｗ      ……（１）
Ｒ２＝２ｒ−Ｒｓｗ    ……（２）
Ｒ３＝３ｒ−Ｒｓｗ    ……（３）
Ｒ３＞Ｒ２＞Ｒ１＞０  ……（４）
に設定されている。Ｒｓｗはサンプリング回路２３を構成する薄膜トランジスタ２９の導通時（オン状態）における抵抗値である。ｒは設計上都合の良い任意の抵抗値である。ただし、ｒは、抵抗値Ｒ１、Ｒ２、Ｒ３が共に正の抵抗値となるように設定されている。薄膜トランジスタ２６、２７の抵抗値Ｒ１、Ｒ２、Ｒ３は、各薄膜トランジスタ２６、２７の幅を変えるかあるいは各トランジスタのドレイン電極あるいはソース電極と直列に配線材料で抵抗（抵抗素子）を作ることによって実現できる。
【００３６】
一方、制御回路２４、２５には、５個の基準電圧Ｖ０〜Ｖ４で１６通りのアナログ電圧を生成するために、４ビットの表示画像の階調信号Ｄ[３：０]が入力されている。階調信号Ｄ[ｘ：ｙ]は、ＬＳＢを０ビット目として、ＬＳＢからｘビット目〜ｙビット目の２進数のデータを表現している。すなわち、階調信号Ｄ[３：０]は、０ビット目から３ビット目の２進数のデータである４ビットのデータ（「００００」〜「１１１１」）を表している。そして制御回路２４、２５に４ビットの階調信号Ｄ[３：０]が入力されたときには、図３（ａ）、（ｂ）に示すように、１６通りの階調信号が入力され、階調（０〜１５）に応じて出力端子Ａ〜Ｏの値が“０”または“１”に変化するようになっている。各薄膜トランジスタ２６、２７はｎチャネルを用いて構成されているため、出力端子Ａ〜Ｏのレベルが“１”の高い電圧レベルとなったときに各薄膜トランジスタ２６、２７がオンとなり、“０”の低い電圧レベルのときには各薄膜トランジスタ２６、２７はオフになる。
【００３７】
具体的には、０階調のときには出力端子Ａ、Ｂ、Ｃに接続された薄膜トランジスタ２６がオンになり、１階調のときには出力端子Ｃ、Ｊに接続された薄膜トランジスタ２６、２７がオンになり、２階調のときには出力端子Ｂ、Ｋに接続された薄膜トランジスタ２６、２７がオンになり、３階調のときには出力端子Ａ、Ｌに接続された薄膜トランジスタ２６、２７がオンになり、４階調のときには出力端子Ｊ、Ｋ、Ｌに接続された薄膜トランジスタ２７がオンになる。以下同様に、階調に応じて指定の薄膜トランジスタがオンになる。
【００３８】
この場合、本実施形態においては、階調信号のうち下位２ビットの階調信号Ｄ[１：０]に従って薄膜トランジスタ２６、２７がオンになり、図４に示すように、０、４、８、１２階調のときには、出力端子Ａ〜Ｃ、Ｊ〜Ｌ、Ｄ〜Ｆ、Ｍ〜Ｏに接続された薄膜トランジスタがオンとなり、各基準電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３と出力端子Ｔ１またはＴ２との間には抵抗値Ｒ１、Ｒ２、Ｒ３の合成抵抗値（並列抵抗）の抵抗体が挿入されたことになる。すなわち基準電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３だけが出力端子Ｔ１または出力端子Ｔ２に出力されることになる。
【００３９】
また階調信号のうちＤ[１：０]＝１であって、１、５、９、１３階調のときには、出力端子Ｃ、Ｊ、出力端子Ｄ、Ｌ、出力端子Ｆ、Ｍ、出力端子Ｇ、Ｏに接続された薄膜トランジスタのみがオンとなり、基準電圧Ｖ０、Ｖ２、Ｖ４のいずれかと出力端子Ｔ１との間に抵抗値Ｒ１を示す抵抗体が挿入され、基準電圧Ｖ１、Ｖ３のいずれかと出力端子Ｔ２との間に抵抗値Ｒ３の抵抗体が挿入されたことになる。
【００４０】
以下、同様に、階調２、６、１０、１４のときであって、Ｄ[１：０]＝２のときには、基準電圧Ｖ０、Ｖ２、Ｖ４のいずれかと出力端子Ｔ１との間に抵抗値Ｒ２の抵抗体が挿入され、基準電圧Ｖ１、Ｖ３のいずれかと出力端子Ｔ２との間に抵抗値Ｒ２の抵抗体が挿入されることになる。さらに、３、７、１１、１５階調であって、Ｄ[１：０]＝３のときには、基準電圧Ｖ０、Ｖ２、Ｖ４のいずれかと出力端子Ｔ１との間に抵抗値Ｒ３の抵抗体が挿入され、基準電圧Ｖ１、Ｖ３のいずれかと出力端子Ｔ２との間に抵抗値Ｒ１の抵抗体が挿入されることになる。
【００４１】
一方、サンプリング回路２３は、ｎチャネルの薄膜トランジスタ２９を複数個備えて構成されており、２個の薄膜トランジスタ２９が一組となって各信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４に対応して配置されている。なお、信号線ＳＬ１〜ＳＬ４は図１の信号線４に対応するものであり、実用的にはより多数であり、例えば、縦６４０×横４８０ＶＧＡ解像度のカラー画像表示装置の場合には、信号線は６４０×３色＝１９２０本である。
【００４２】
サンプリング回路２３は、各組の薄膜トランジスタ２９に対応して制御回路２８を備えており、各制御回路２８の出力は各薄膜トランジスタ２９のゲート電極に接続されている。さらに、各組の薄膜トランジスタ２９のうち一方のドレイン電極あるいはソース電極は第１の出力端子Ｔ１に接続され、他方のソース電極あるいはドレイン電極は信号線ＳＬ１〜ＳＬ４に接続されている。また他方の薄膜トランジスタ２９のうち一方のドレイン電極あるいはソース電極は第２の出力端子Ｔ２に接続され、他方のソース電極あるいはドレイン電極は信号線ＳＬ１〜ＳＬ４にそれぞれ接続されている。すなわち、各組の薄膜トランジスタ２９は一方のドレイン電極あるいはソース電極が出力端子Ｔ１またはＴ２に接続されており、他方のソース電極あるいはドレイン電極が互いに接続されているとともに、この接続点を分圧点として、各信号線ＳＬ１〜ＳＬ４に接続されている。
【００４３】
サンプリング回路２３の各制御回路２８には、図５に示すように、Ｄ[３：０]の階調信号＃１〜＃４に同期して、“１”のパルスが信号線選択信号として順次入力され、各制御回路２８の出力端子Ｓ１、Ｓ２、Ｓ３、Ｓ４から“１”のパルスが出力されるようになっている。この制御回路２８としては、例えば、シフトレジスタ回路を用いて構成することができる。そして、各制御回路２８が信号線選択信号に応答して“１”のパルスを出力すると、各組の薄膜トランジスタ２９が２個ずつ同時にオンとなり、出力端子Ｔ１、Ｔ２に発生したアナログ電圧がサンプリング回路２３と各信号線ＳＬ１〜ＳＬ４との接続点を分圧点として、各信号線ＳＬ１〜ＳＬ４に印加される。
【００４４】
この場合、信号線ＳＬ１に印加される電圧は、階調信号の下位２ビットＤ[１：０]に依存し、図６に示すように、０、４、８、１２階調のときには、基準電圧Ｖ０、Ｖ２、Ｖ４のいずれかと出力端子Ｔ１との間および基準電圧Ｖ１、Ｖ３のいずれかと出力端子Ｔ２との間に抵抗値Ｒ１、Ｒ２、の合成抵抗値による抵抗体が挿入されるため、基準電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３のうちいずれかの１つの基準電圧のみが信号線ＳＬ１〜ＳＬ４に印加される。すなわち、各信号線ＳＬ１〜ＳＬ４には基準電圧Ｖｎのみが印加される。
【００４５】
またＤ[１：０]＝１であって、１、５、９、１３階調のときには、図４に示すように、基準電圧と出力端子Ｔ１またはＴ２には抵抗値Ｒ１または抵抗値Ｒ３の抵抗体が挿入されることになるため、基準電圧Ｖ０と基準電圧Ｖ１を３：１の内分比にしたがって分圧した電圧が各信号線ＳＬ１〜ＳＬ４に印加される。またＤ[１：０]＝２であって、２、６、１０、１４階調のときには、図４に示すように、基準電圧と出力端子Ｔ１またはＴ２との間には抵抗値Ｒ２の抵抗体が挿入されることになるため、基準電圧Ｖｎと基準電圧Ｖｎ＋１を２：２の内分比によって分圧した電圧が各信号線ＳＬ１〜ＳＬ４に印加される。すなわち、図６に示すように、２階調のときには（Ｖ０＋Ｖ１）／２の電圧、６階調のときには（Ｖ１＋Ｖ２）／２の電圧、１０階調のときには（Ｖ２＋Ｖ３）／２の電圧、１４階調のときには（Ｖ３＋Ｖ４）／２の電圧がそれぞれ信号線ＳＬ１〜ＳＬ４に印加される。
同様にして、Ｄ[１：０]＝３のときには、基準電圧と各出力端子Ｔ１、Ｔ２との間には、図４に示すように、抵抗値Ｒ３、Ｒ１の抵抗体が挿入されたことに相当し、基準電圧Ｖｎと基準電圧Ｖｎ＋１が１：３の内分比で分圧され、分圧された電圧が各信号線ＳＬ１〜ＳＬ４に印加される。すなわち、図６に示すように、３、７、１１、１５階調のときには、（Ｖ０＋３Ｖ１）／４、（Ｖ１＋３Ｖ２）／４、（Ｖ２＋３Ｖ３）／４、（Ｖ３＋３Ｖ４）／４の電圧が各信号線に印加される。
【００４６】
このように、本実施形態においては、０〜１５階調を示す階調信号＃１〜＃４が入力されると、基準電圧Ｖ０〜Ｖ４を１６段階の階調電圧に分けたアナログ電圧が階調に応じて各信号線ＳＬ１〜ＳＬ４に印加される。そして各信号線ＳＬ１〜ＳＬ４とサンプリング回路２３との接続点を分圧点とし、この分圧点と各基準電圧との間には薄膜トランジスタ２６、２７による抵抗値Ｒ１、Ｒ２、Ｒ３と薄膜トランジスタ２９の導通時における抵抗値Ｒｓｗのみが挿入され、分圧点と各信号線との間の抵抗値は０とみなすことができ、各基準電圧・信号線間の抵抗を増加させずに、基準電圧・基準電圧間の抵抗を増加させることができ、各基準電圧間の電流を小さくすることできる。このため、駆動回路２を高解像度、高速フレームレートの画像表示装置に搭載しても、消費電力を小さくすることができる。
【００４７】
なお、本実施形態においては、４ビット階調のものについて述べたが、ＤＡ変換回路２１、２２の薄膜トランジスタ２６、２７の並列数を増加させたりあるいはＤＡ変換素子の階調数を増やすことで、６ビットや８ビットなどのより多くの階調を表示することができる。
【００４８】
次に、駆動回路２の第２実施形態を図７にしたがって説明する。本実施形態における駆動回路２は、図２に示すＤＡ変換回路２１、２２の代わりに、ＤＡ変換回路４１、４２、可変抵抗回路４３、４４を設けたものであり、サンプリング回路２３は図２のものと同一のもので構成されている。
【００４９】
ＤＡ変換回路４１、４２は、電圧の相異なる複数の基準電圧Ｖ０〜Ｖ４のうちいずれかの基準電圧をデジタルの階調信号にしたがって選択するデジタル・アナログ変換回路として、制御回路４６、４７、４個のｎチャネル薄膜トランジスタ５１、５２を備えて構成されている。各薄膜トランジスタ５１のゲート電極は制御回路４６の出力端子Ａ、Ｂ、Ｃ、Ｄにそれぞれ接続され、一方のソース電極あるいはドレイン電極は基準電圧Ｖ０、Ｖ１、Ｖ２、Ｖ３に接続され、他方のドレイン電極あるいはソース電極は全て共通に接続され、この接続点が可変抵抗回路４３に接続されている。一方、各薄膜トランジスタ５２はゲート電極が制御回路４７の出力端子Ａ、Ｂ、Ｃ、Ｄに接続され、一方のソース電極あるいはドレイン電極が基準電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４に接続され、他方のドレイン電極あるいはソース電極が互いに共通に接続され、この共通接続点が可変抵抗回路４４に接続されている。各基準電圧Ｖ０〜Ｖ４はそれぞれ異なる電圧値であって、Ｖ０＞Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４あるいはＶ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０の関係になっている。また各薄膜トランジスタ５１、５２の導通時（ＯＮ状態）における抵抗値はＲＤＡに設定されている。
【００５０】
制御回路４６、４７には、階調に応じた基準電圧を選択するために、４ビットの表示画像の階調信号のうち上位２ビットの階調信号Ｄ[３：２]が入力されている。各制御回路４６、４７の入力端子ＩＮに、０、４、８、１２階調の階調信号Ｄ[１：０]＝０として、上位２ビットのデータ「００」が入力されたときには、図８（ａ）に示すように、出力端子Ａから“１”の信号が出力され、出力端子Ａに接続された薄膜トランジスタ５１、５２のみがオンになり、基準電圧Ｖ０、Ｖ１がそれぞれ可変抵抗回路５３、５４に出力される。Ｄ[１：０]＝１であって、上位２ビットのデータ「０１」が入力されたときには、出力端子Ｂのみが“１”となり、出力端子Ｂに接続された薄膜トランジスタ５１、５２のみがオンとなり、基準電圧Ｖ１、Ｖ２がそれぞれ可変抵抗回路５３、５４に出力される。また階調信号Ｄ[１：０]＝２であって、上位２ビットのデータ「１０」が入力されたときには、出力端子Ｃのみが“１”となり、出力端子Ｃに接続された薄膜トランジスタ５１、５２のみがオンとなり、基準電圧Ｖ２、Ｖ３がそれぞれ可変抵抗回路４３、４４に出力される。また階調信号Ｄ[１：０]＝３であって、上位２ビットのデータ「１１」が入力されたときには、出力端子Ｄのみが“１”となり、出力端子Ｄに接続された薄膜トランジスタ５１、５２のみがオンとなり、基準電圧Ｖ３、Ｖ４が可変抵抗回路５４、５３に出力される。
【００５１】
一方、各可変抵抗回路４３、４４は制御回路４８、４９、３個のｎチャネル薄膜トランジスタ５３、５４を備えて構成されており、各可変抵抗回路４３、４４の出力側が第１の出力端子Ｔ１、第２の出力端子Ｔ２に接続されている。各薄膜トランジスタ５３は互いに並列に接続され、各ゲート電極が制御回路４８の出力端子ａ、ｂ、ｃに接続され、一方のドレイン電極あるいはソース電極が互いに共通に接続されてＤＡ変換回路４１に接続され、他方のソース電極あるいはドレイン電極が互いに共通に接続されて出力端子Ｔ１に接続されている。各薄膜トランジスタ５４は互いに並列に接続され、各ゲート電極が制御回路４９の出力端子ｄ、ｅ、ｆに接続され、一方のドレイン電極あるいはソース電極が互いに共通に接続された状態でＤＡ変換回路４２に接続され、他方のソース電極あるいはドレイン電極は互いに共通に接続された状態で出力端子Ｔ２に接続されている。
【００５２】
各制御回路４８、４９には、階調に応じた抵抗値を選択するために、４ビットの表示画像の階調信号のうち下位２ビットの階調信号Ｄ[１：０]が入力されている。制御回路４８は、図８の（ｂ）に示すように、Ｄ[１：０]＝０のときに、出力端子ａ、ｂ、ｃにそれぞれ“１”の信号を出力し、Ｄ[１：０]＝１のときには出力端子ｃにのみ“１”の信号を出力し、Ｄ[１：０]＝２のときには出力端子ｂのみに“１”の信号を出力し、Ｄ[１：０]＝３のときには出力端子ａのみに“１”の信号を出力するようになっている。そして各出力端子ａ、ｂ、ｃに接続された薄膜トランジスタ５３はゲート電極に“１”の信号が入力されたときにオンとなり、ＤＡ変換回路４１と出力端子Ｔ１とを結ぶ回路中に薄膜トランジスタ５３の導通時における抵抗値によって決定される抵抗体を挿入するようになっている。そして出力端子ａ、ｂ、ｃに接続された薄膜トランジスタ５３の導通時における抵抗値はそれぞれＲ３、Ｒ２、Ｒ１に設定されている。
【００５３】
この抵抗値Ｒ１〜Ｒ３は、
Ｒ１＝ｒ−ＲＤＡ−Ｒｓｗ    ……（５）
Ｒ２＝２ｒ−ＲＤＡ−Ｒｓｗ  ……（６）
Ｒ３＝３ｒ−ＲＤＡ−Ｒｓｗ  ……（７）
Ｒ３＞Ｒ２＞Ｒ１＞０      ……（８）
に設定されている。ここで、ＲＤＡは薄膜トランジスタ５１、５２の導通時における抵抗値を示し、Ｒｓｗはサンプリング回路２３の薄膜トランジスタ２９の導通時における抵抗値を示す。
【００５４】
また、可変抵抗回路４４を構成する３個の薄膜トランジスタ５４は互いに並列に接続され、各ゲート電極は制御回路４９の出力端子ｄ、ｅ、ｆに接続され、一方のドレイン電極あるいはソース電極は互いに共通に接続された状態でＤＡ変換回路４２に接続され、他方のソース電極あるいはドレイン電極は互いに共通に接続された状態で出力端子Ｔ２に接続されている。制御回路４９には、階調に応じた抵抗値を選択するために、４ビットの表示画像の階調信号のうち下位２ビットの階調信号Ｄ[１：０]が入力されている。この制御回路４９の入力端子ＩＮに下位２ビットの階調信号Ｄ[１：０]＝０が入力されたときには、図８（ｃ）に示すように、出力端子ｄ、ｅ、ｆは全て０となる。Ｄ[１：０]＝１が入力されたときには、出力端子ｄのみから“１”の信号が出力され、Ｄ[１：０]＝２が入力されたときには出力端子ｅのみから“１”の信号が出力され、Ｄ[１：０]＝３が入力されたときには出力端子ｆからのみ“１”の信号が出力される。そして各薄膜トランジスタ５４は出力端子ｄ、ｅ、ｆの出力が“１”となったときにのみオンとなり、出力端子ｄ、ｅ、ｆに接続された薄膜トランジスタ５４の導通時における抵抗値はそれぞれＲ３、Ｒ２、Ｒ１に設定されている。これら抵抗値Ｒ１〜Ｒ３は、前記（５）〜（８）式に示す関係となっている。
【００５５】
ここで、階調信号として、０、４、８、１２階調を示す階調信号が各制御回路４６〜４９に入力され、Ｄ[１：０]＝０のときには、可変抵抗回路４３の全ての薄膜トランジスタ５３がオンとなり、基準電圧Ｖ０と出力端子Ｔ１との間に各薄膜トランジスタ５３の合成抵抗値を示す抵抗体が挿入されることになる。すなわち、図９に示すように、基準電圧Ｖ０と出力端子Ｔ１との間には抵抗値Ｒ１、Ｒ２、Ｒ３の合成抵抗値（並列抵抗）による抵抗体が挿入されることになる。
【００５６】
次に、１、５、９、１３階調を示す階調信号が制御回路４６〜４９に入力されると、出力端子ｃと出力端子ｄに接続された薄膜トランジスタ５３、５４のみがオンとなり、図９に示すように、基準電圧Ｖ１と出力端子Ｔ１との間に抵抗値Ｒ１による抵抗体が挿入され、基準電圧Ｖ２と出力端子Ｔ２との間に抵抗値Ｒ３による抵抗体が挿入されることになる。
【００５７】
同様にして、２、６、１０、１４階調を示す階調信号が各制御回路４６〜４９に入力され、Ｄ[１：０]＝２のときには、図９に示すように、基準電圧Ｖ２と出力端子Ｔ１との間に抵抗値Ｒ２による抵抗体が挿入され、基準電圧Ｖ３と出力端子Ｔ２との間に抵抗値Ｒ２による抵抗体が挿入されることになる。さらに、３、７、１１、１５階調を示す階調信号が制御回路４６〜４９に入力され、Ｄ[１：０]＝３のときには、図９に示すように、基準電圧Ｖ３と出力端子Ｒ１との間に抵抗値Ｒ３による抵抗体が挿入され、基準電圧Ｖ４と出力端子Ｔ２との間に抵抗値Ｒ１による抵抗体が挿入されることになる。
【００５８】
このとき、サンプリング回路２３の各制御回路２８に、階調信号＃１〜＃４＝０〜１５に同期した信号線選択信号として“１”の信号が順次入力されると、各信号線ＳＬ１〜ＳＬ４には、基準電圧Ｖ０〜Ｖ４を１６段階に分けた階調電圧が画像信号を示すアナログ電圧として順次印加される。
【００５９】
本実施形態においては、サンプリング回路２３と各信号線ＳＬ１〜ＳＬ４との接続点を分圧点として、各信号線ＳＬ１〜ＳＬ４には階調に応じたアナログ電圧が順次印加されることになる。
【００６０】
このように、本実施形態においては、０〜１５階調を示す階調信号＃１〜＃４が入力されると、基準電圧Ｖ０〜Ｖ４を１６段階の階調電圧に分けたアナログ電圧が階調に応じて各信号線ＳＬ１〜ＳＬ４に印加される。そして各信号線ＳＬ１〜ＳＬ４とサンプリング回路２３との接続点を分圧点とし、この分圧点と各基準電圧との間には薄膜トランジスタ５３、５４による抵抗値Ｒ１、Ｒ２、Ｒ３と薄膜トランジスタ２９の導通時における抵抗値Ｒｓｗおよび薄膜トランジスタ５１、５２の導通時における抵抗値ＲＤＡのみが挿入され、分圧点と各信号線との間の抵抗値は０とみなすことができ、各基準電圧・信号線間の抵抗を増加させずに、基準電圧・基準電圧間の抵抗を増加させることができ、各基準電圧間の電流を小さくすることできる。このため、駆動回路２を高解像度、高速フレームレートの画像表示装置に搭載しても、消費電力を小さくすることができる。
【００６１】
次に、駆動回路２の第３実施形態を図１０にしたがって説明する。本実施形態における駆動回路２は、図７に示す可変抵抗回路４３、４４、サンプリング回路２３で構成したものであって、デジタル・アナログ変換回路に相当するものが駆動回路２の外部に配置されている。デジタル・アナログ変換回路に相当するものは、ＤＡ変換素子６１、６２、アンプ素子６３、６４を備えて構成されており、ＤＡ変換素子６１はアンプ素子６３を介して可変抵抗回路４３に接続され、ＤＡ変換素子６２はアンプ素子６４を介して可変抵抗回路４４に接続されている。各ＤＡ変換素子６１、６２はアナログ電圧をデジタルの階調信号にしたがって電圧の相異なる基準電圧に変換して出力するデジタル・アナログ変換回路として構成されており、入力端子ＩＮには、４ビットの表示画像の階調信号のうち上位２ビットの階調信号Ｄ[３：２]が入力されている。
【００６２】
各ＤＡ変換素子６１、６２は、図１１に示すように、Ｄ[３：２]＝０のときには、出力端子Ａｏｕｔから基準電圧Ｖ０、Ｖ１を出力し、Ｄ[３：２]＝１のときには基準電圧Ｖ１、Ｖ２を出力し、Ｄ[３：２]＝２のときには基準電圧Ｖ２、Ｖ３を出力し、Ｄ[３：２]＝３のときには基準電圧Ｖ３、Ｖ４をそれぞれ出力するようになっている。これら基準電圧Ｖ０〜Ｖ４の大きさは前記各実施形態と同様に設定されている。各ＤＡ変換素子６１、６２から出力された基準電圧はそれぞれアンプ素子６３、６４によって増幅され、増幅された基準電圧がそれぞれ可変抵抗回路４３、４４に入力されるようになっている。この場合、アンプ素子６３、６４はＤＡ変換素子６１、６２の出力抵抗値を低くするために設けられており、ＤＡ変換素子６１、６２の出力抵抗が十分に低い場合には、アンプ素子６３、６４を省略することもできる。またＤＡ変換素子６１、６２に増幅機能が含まれているときにはアンプ素子６３、６４を省略することができる。
【００６３】
ＤＡ変換素子６１、６２から基準電圧Ｖ０〜Ｖ４が駆動回路２に入力される過程で、制御回路４８、４９に階調信号＃１〜＃４＝０〜１５が入力されるとともに、この階調信号に同期した信号線選択信号が各制御回路２８に順次入力されると、各信号線ＳＬ１〜ＳＬ４には、サンプリング回路２３と各信号線ＳＬ１〜ＳＬ４との接続点を分圧点として、階調に応じたアナログ電圧が画像信号として各信号線ＳＬ１〜ＳＬ４が印加される。
【００６４】
本実施形態においては、０〜１５階調を示す階調信号＃１〜＃４が入力されると、基準電圧Ｖ０〜Ｖ４を１６段階の階調電圧に分けたアナログ電圧が階調に応じて各信号線ＳＬ１〜ＳＬ４に印加され、各信号線ＳＬ１〜ＳＬ４とサンプリング回路２３との接続点を分圧点とし、この分圧点と各基準電圧との間には薄膜トランジスタ５３、５４による抵抗値Ｒ１、Ｒ２、Ｒ３と薄膜トランジスタ２９の導通時における抵抗値Ｒｓｗのみが挿入され、分圧点と各信号線との間の抵抗値は０とみなすことができ、各基準電圧・信号線間の抵抗を増加させずに、基準電圧・基準電圧間の抵抗を増加させることができ、各基準電圧間の電流を小さくすることできる。このため、駆動回路２を高解像度、高速フレームレートの画像表示装置に搭載しても、消費電力を小さくすることができる。
【００６５】
前記各実施形態における駆動回路２においては、階調信号＝０のときには、基準電圧Ｖｎと基準電圧Ｖｎ＋１との間には電流が流れず、一方の基準電圧のみが信号線に印加されるため、各基準電圧間における電流による消費電力を０にすることができる。一方、階調信号＝１〜３のときには、基準電圧Ｖｎと基準電圧Ｖｎ＋１との間には電流は流れるが、このときの電流の経路は、一方の基準電圧と分圧点および他方の基準電圧を結ぶ回路に流れるため、分圧点と各信号線ＳＬ１〜ＳＬ４との接続点における抵抗（ｒ３）は極めて小さく０とみなすことができ、駆動回路２の出力抵抗値を大きくせずに、消費電力を小さくすることができる。
【００６６】
次に、本発明に係る画像表示装置の第２実施形態を図１２にしたがって説明する。本実施形態における画像表示装置は、電気・光変換素子として液晶を用いた画像表示装置として、絶縁基板１０１、駆動回路１０２、走査回路１０３などを備えて構成されている。絶縁基板１０１は透明なガラスを用いて形成されており、絶縁基板１０１の画像表示領域には画像信号を伝送する複数の信号線１０４と走査パルスを伝送するための複数の走査配線（走査線）１０５が格子状に形成され、各信号線１０４と各走査配線１０５が互いに交叉する各交叉部位近傍には薄膜トランジスタ１０６、容量１０７、表示電極１０８が形成され、画像表示領域から外れた領域に駆動回路１０２、走査回路１０３が形成されている。各薄膜トランジスタ１０６はゲート電極が各走査配線１０５に接続され、一方のドレイン電極あるいはソース電極が各信号線１０４に接続され、他方のソース電極あるいはドレイン電極が容量１０７と表示電極１０８に接続されている。容量１０７は透明な表示電極１０８と並列に接続されており、容量１０７の一端が交流的に接地されている。表示電極１０８は、表面に透明電極が形成され、絶縁基板１０１と相対向する絶縁基板と液晶を介して接続されている。すなわち絶縁基板１０１と絶縁基板とによって液晶が挟持され、絶縁基板１０１と相対向する絶縁基板上の透明電極は交流的に接地されている。
【００６７】
各走査配線１０５に１フレームごとに１回走査パルスが印加されると、各走査配線１０５に接続された薄膜トランジスタ１０６が順次オンとなり、各信号線１０４上のアナログ電圧が各薄膜トランジスタ１０４を介して容量１０７に充電され、充電されたアナログ電圧が容量１０７、表示電極１０８によって保持される。容量１０７と表示電極１０８がアナログ電圧を保持している間、表示電極１０８と透明電極との間の液晶は、１フレームごと極性が変化するアナログ電圧、すなわち信号線１０４に印加される交流電圧の振幅により偏光性が変化する。この場合、相対向する２枚の基板の外側にそれぞれ偏向板を設けることで、透過率の変化に伴う光が出力され、画像表示領域には液晶の透過率の変化に伴う画像が表示されることになる。なお、駆動回路１０２として、信号線１０４の片側に配置したものについて述べたが、駆動回路２を二つに分割し、分割された駆動回路をそれぞれ信号線１０４を挟んで基板１０１の両側に配置することもできる。
【００６８】
次に、表示画像に合わせて全ての表示電極１０８と透明電極との間に交流電圧を印加させることができる駆動回路１０２の実施形態を図１３にしたがって説明する。本実施形態における駆動回路１０２は、４ビット階調表示のための駆動回路として、ＤＡ変換回路１２１、１２２、１２３、１２４、サンプリング回路１２５を備えて構成されており、サンプリング回路１２５は信号線１０４に相当する６本の信号線ＳＬ１〜ＳＬ６に接続されている。
【００６９】
ＤＡ変換回路１２１、１２２は、負側（低圧側）デジタル・アナログ変換回路として、制御回路１２６、１２７、複数のｎチャネル薄膜トランジスタ１３１、１３２を備えて構成されている。ＤＡ変換回路１２１、１２２は負側（低圧側）基準電圧ＶＬ０、ＶＬ２、ＶＬ４、ＶＬ１、ＶＬ３が入力される他は、図２に示すＤＡ変換回路２１、２２と同一の機能を備えて構成されている。すなわち制御回路１２６、１２７にはそれぞれ４ビットの表示画像の階調信号Ｄ１[３：０]が入力され、複数のｎチャネル薄膜トランジスタ１３１、１３２はそれぞれ３個一組となって互いに並列に接続され、出力端子Ａ、Ｄ、Ｇ、Ｊ、Ｍに接続された薄膜トランジスタ１３１、１３２の導通時における抵抗値はＲ３に設定され、出力端子Ｂ、Ｅ、Ｈ、Ｋ、Ｎに接続された薄膜トランジスタ１３１、１３２の導通時における抵抗値はＲ２に設定され、出力端子Ｃ、Ｆ、Ｉ、Ｌ、Ｏに接続された薄膜トランジスタ１３１、１３２の導通時における抵抗値はＲ１に接続されている。そして薄膜トランジスタ１３１、１３２の各組の出力側は互いに共通に接続され、ＤＡ変換回路１２１の出力側は第１の負側（低圧側）出力端子Ｔ１を介してサンプリング回路１２５に接続され、ＤＡ変換回路１２２の出力側は第２の負側（低圧側）出力端子Ｔ２を介してサンプリング回路１２５に接続されている。
【００７０】
一方、ＤＡ変換回路１２３、１２４は正側（高圧側）デジタル・アナログ変換回路として、制御回路１２８、１２９、複数のｐチャネル薄膜トランジスタ１３４、１３５を備えて構成されている。ＤＡ変換回路１２３、１２４は、階調に応じた基準電圧として正側（高圧側）の基準電圧を分圧したアナログ電圧を出力する他は、ＤＡ変換回路１２１、１２２と同様の機能を備えて構成されている。すなわちＤＡ変換回路１２３には、電圧の相異なる正側（高圧側）基準電圧ＶＨ０、ＶＨ２、ＶＨ４が設定され、ＤＡ変換回路１２４には正側（高圧側）基準電圧ＶＨ１、ＶＨ３が設定されており、各基準電圧は相異なる電圧値であって、ＶＨ０＞ＶＨ１＞ＶＨ２＞ＶＨ３＞ＶＨ４＞ＶＬ４＞ＶＬ３＞ＶＬ２＞ＶＬ１＞ＶＬ０の関係に設定されている。
【００７１】
制御回路１２８、１２９には４ビットの表示画像の階調信号Ｄ２[３：０]が入力されており、複数の薄膜トランジスタ１３４、１３５は３個が一組となって互いに並列に接続され、一端がそれぞれ基準電圧ＶＨ０〜ＶＨ４に接続され、他端が互いに共通に接続されて第１の正側（高圧側）出力端子ｔ１または第２の正側（高圧側）出力端子ｔ２に接続されている。そして出力端子Ａ、Ｄ、Ｇ、Ｊ、Ｍに接続された薄膜トランジスタ１３４、１３５の導通時における抵抗値はＲ３に設定され、出力端子Ｂ、Ｅ、Ｈ、Ｋ、Ｎに接続された薄膜トランジスタ１３４、１３５の導通時における抵抗値はＲ２に設定され、出力端子Ｃ、Ｆ、Ｉ、Ｌ、Ｏに接続された薄膜トランジスタ１３４、１３５の導通時における抵抗値はＲ１に設定されている。これら抵抗値Ｒ１〜Ｒ３の値は前記実施形態と同様の関係に設定されている。
【００７２】
制御回路１２８〜１２９に、図１４に示すように、フレーム期間ごとに（ａ）に示すような階調信号Ｄ１[３：０]、Ｄ２[３：０]が入力され、次のフレームでは（ｂ）に示すような階調信号Ｄ１[３：０]、Ｄ２[３：０]が入力されたときには、まず（ａ）に示すフレーム期間では、＃１、＃３、＃５の階調信号に応答して出力端子Ｔ１、Ｔ２には基準電圧ＶＬ０〜ＶＬ４またはこれら基準電圧を分圧した電圧が出力され、＃２、＃４、＃６の階調信号に応答して、出力端子ｔ１、ｔ２には基準電圧ＶＨ０〜ＶＨ４またはこれら基準電圧を分圧した電圧が出力端子ｔ１、ｔ２に出力される。逆に、（ｂ）に示すフレーム期間では、＃２、＃４、＃６の階調信号に応答して出力端子ｔ１、ｔ２に正側の基準電圧または正側の基準電圧を分圧した電圧が出力され、＃１、＃３、＃５の階調信号に応答して、出力端子Ｔ１、Ｔ２には負側の基準電圧または負側の基準電圧を分圧した電圧が出力される。なお、制御回路１２８、１２９から“１”の信号が出力されたときには、この“１”の信号は“０”の電圧よりも低い電圧を示しているので、ｐチャネルの薄膜トランジスタ１３４、１３５は“１”の信号に応答して導通することになる。
【００７３】
サンプリング回路１２５は、複数のｎチャネル薄膜トランジスタ１３６、複数のｐチャネル薄膜トランジスタ１３７をスイッチング素子として備えているとともに、各薄膜トランジスタのオンオフを制御するための制御回路１３８、１３９が複数個設けられて構成されており、サンプリング回路１２５の出力側と各信号線１０４に相当する信号線ＳＬ１〜ＳＬ６との接続点を分圧点として、この分圧点に各信号線ＳＬ１〜ＳＬ６が接続されている。各薄膜トランジスタ１３６、制御回路１３８は負側（低圧側）サンプリング回路として構成されており、複数のｎチャネル薄膜トランジスタ１３６は２個ずつ一組となって互いに並列に接続され、ゲート電極が制御回路１３６に接続され、一方のドレイン電極あるいはソース電極が出力端子Ｔ１またはＴ２に接続され、他方のソース電極あるいはドレイン電極が互いに接続され、この接続点が分圧点として各信号線ＳＬ１〜ＳＬ６に接続されている。複数のｐチャネル薄膜トランジスタ１３７、制御回路１３９は正側（高圧側）サンプリング回路として構成されており、複数の薄膜トランジスタ１３７は２個ずつ一組となって互いに並列に接続され、各組の薄膜トランジスタ１３７のゲート電極はそれぞれ制御回路１３９に接続され、一方のドレイン電極あるいはソース電極は出力端子ｔ１またはｔ２に接続され、他方のソース電極あるいはドレイン電極は互いに接続され、この接続点を分圧点として各信号線ＳＬ１〜ＳＬ６に接続されている。そして各薄膜トランジスタ１３６、１３７の導通時における抵抗値はＲｓｗに設定されている。
【００７４】
制御回路１３８には階調信号＃１〜＃６に同期した負側（低圧側）信号線選択信号としてのパルスが入力されるようになっており、このパルスに応答して各制御回路１３８の出力端子Ｓｎ１〜Ｓｎ６からは“１”の信号が出力され、各組の薄膜トランジスタ１３６が同時にオンになるようになっている。また制御回路１３９には、階調信号＃１〜＃６に同期した正側（高圧側）信号線選択信号としてのパルスが入力されており、各制御回路１３９の出力端子Ｓｐ１〜Ｓｐ６からは“１”の信号が出力されるようになっている。この場合、制御回路１３９に接続された薄膜トランジスタ１３７はｐチャネルで構成されているため、“１”の信号は“０”の電圧よりも低い電圧を示しているので、“１”の信号によって各組の薄膜トランジスタ１３７が同時にオンになるように構成されている。
【００７５】
上記構成において、あるフレーム期間において、図１４の（ａ）示すように、Ｄ１[３：０]、Ｄ２[３：０]の階調信号＃１〜＃６が発生し、出力端子Ｓｎ１、Ｓｎ３、Ｓｎ５、Ｓｐ２、Ｓｐ４、Ｓｐ６からそれぞれ“１”の信号が順次出力されると、奇数番目の信号線ＳＬ１、ＳＬ３、ＳＬ５には図１５の（ｂ）に示すように、低い電圧側の１６段階のアナログ電圧が発生し、偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図１５の（ａ）に示すように、高い電圧側の１６段階のアナログ電圧が発生する。
【００７６】
次に、次のフレーム期間で図１４の（ｂ）に示すような階調信号が入力され、出力端子Ｓｎ２、Ｓｎ４、Ｓｎ６、Ｓｐ１、Ｓｐ３、Ｓｐ５からそれぞれ“１”の信号が出力されると、奇数番目の信号線ＳＬ１、ＳＬ３、ＳＬ５には図１５の（ａ）に示すように、高い電圧側の１６段階の電圧が階調に応じて発生する。一方、偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図１５の（ｂ）に示すように、低い電圧側の１６段階の電圧が階調に応じて発生する。
【００７７】
このように、各フレームごとに図１４の（ａ）、（ｂ）に示す動作を繰り返すことで、階調信号が０のときには最大振幅で、階調信号が１５のときには、最小振幅になるアナログ電圧であって、階調にしたがった１６段階の振幅の交流電圧が各信号線に順次印加され、この交流電圧によって液晶が駆動されることになる。
【００７８】
本実施形態によれば、各信号線ＳＬ１〜ＳＬ６とサンプリング回路１２５との接続点を分圧点として、各信号線ＳＬ１〜ＳＬ６に各基準電圧または各基準電圧を分圧した電圧を印加するようにしているため、基準電圧・信号線間の抵抗を増加させずに、基準電圧・基準電圧間の抵抗を増加させることができるとともに、基準電圧間の電流を小さくすることができ、高解像度や高速フレームレートの画像表示装置（液晶表示装置）でも画像表示装置の消費電力を小さくすることができる。
【００７９】
なお、前記実施形態においては、信号線ＳＬ１〜ＳＬ６として６本のものについて述べたが、実用的にはより多数であり、例えば、縦６４０×横４８０ＶＧＡ解像度のカラー画像表示装置の場合には信号線は６４０×３色＝１２２０本である。また、階調は４ビットで説明したが、ＤＡ変換回路１２１〜１２４の薄膜トランジスタの並列数を増加させるかあるいはＤＡ変換素子の階調数を増やすことで６ビットや８ビットなどのより多くの階調を表示することができる。
【００８０】
次に、駆動回路１０２の第２実施形態を図１６にしたがって説明する。本実施形態における駆動回路１０２は、前記実施形態におけるＤＡ変換回路１２１、１２２、１２３、１２４の代わりに、ＤＡ変換回路１４１、１４２、１４３、１４４、可変抵抗回路１４５、１４６、１４７、１４８を設けたものであり、サンプリング回路１２５は同一のもので構成されている。ＤＡ変換回路１４１、１４２は負側（低圧側）デジタル・アナログ変換回路として制御回路１５１、１５２、複数のｎチャネル薄膜トランジスタ１６１、１６２を備えて構成されており、基準電圧が異なる他は、図７に示すＤＡ変換回路４１、４２と同一の機能を備えて構成されている。すなわち制御回路１５１、１５２には４ビットの表示画像の階調信号Ｄ１[３：２]が入力されており、各薄膜トランジスタ１６１、１６２にはそれぞれ負側（低圧側）基準電圧ＶＬ０、ＶＬ１、ＶＬ２、ＶＬ３またはＶＬ１、ＶＬ２、ＶＬ３、ＶＬ４が印加されている。そして各薄膜トランジスタ１６１、１６２の出力側が互いに共通に接続されて可変抵抗回路１４５、１４６にそれぞれ接続されている。可変抵抗回路１４５、１４６は負側（低圧側）可変抵抗回路として、制御回路１５５、１５６、複数のｎチャネル薄膜トランジスタ１６５、１６６を備えて構成されており、各可変抵抗回路１４５、１４６に基準電圧として負側（低圧側）のものが印加される他は、図７に示す可変抵抗回路５３、５４と同一の機能を備えて構成されている。すなわち、制御回路１５５、１５６には４ビットの画像信号の階調信号Ｄ１[１：０]が入力されており、出力端子ａ、ｄに接続される薄膜トランジスタ１６５、１６６の導通時における抵抗値はＲ３に、出力端子ｂ、ｅに接続される薄膜トランジスタ１６５、１６６の導通時における抵抗値はＲ２に、出力端子ｃ、ｆに接続される薄膜トランジスタ１６５、１６６の導通時における抵抗値はＲ１に設定されている。そして各薄膜トランジスタ１６５、１６６はそれぞれ共通に接続され、可変抵抗回路１４５、１４６の出力側はそれぞれ出力端子Ｔ１、Ｔ２にそれぞれ接続されている。
【００８１】
一方、ＤＡ変換回路１６３、１６４は正側（高圧側）デジタル・アナログ変換回路として、制御回路１５３、１５４、複数のｐチャネル薄膜トランジスタ１６３、１６４を備えて構成されており、ＤＡ変換回路１４１、１４２とは、印加される基準電圧のレベルと薄膜トランジスタのチャネルが異なる他はＤＡ変換回路１４１、１４２と同一の機能を備えて構成されている。すなわち、制御回路１５３、１５４には４ビットの表示画像の階調信号Ｄ２[３：２]が入力されており、各薄膜トランジスタ１６３、１６４がそれぞれ基準電圧ＶＨ０、ＶＨ１、ＶＨ３、ＶＨ３またはＶＨ１、ＶＨ２、ＶＨ３、ＶＨ４にそれぞれ接続され、出力側が互いに共通に接続されて可変抵抗回路１４７、１４８にそれぞれ接続されている。
【００８２】
可変抵抗回路１４７、１４８は正側（高圧側）可変抵抗回路として、制御回路１５７、１５８、複数のｐチャネル薄膜トランジスタ１６７、１６８を備えて構成されており、可変抵抗回路１４５、１４６とは印加される基準電圧のレベルが異なる他は同一の機能のもので構成されている。すなわち、制御回路１５７、１５８には４ビットの表示画像の階調信号Ｄ２[１：０]が入力されており、各薄膜トランジスタ１６７、１６８が互いに並列に接続され、この接続点が出力端子ｔ１またはｔ２にそれぞれ接続されている。そして制御回路１５７、１５８の出力端子ａ、ｄに接続される薄膜トランジスタ１６７、１６８の導通時における抵抗値はＲ３に、出力端子ｂ、ｅに接続される薄膜トランジスタ１６７、１６８の導通時における抵抗値はＲ２に、出力端子ｃ、ｆに接続される薄膜トランジスタ１６７、１６８の導通時における抵抗値はＲ１に設定されている。
【００８３】
上記構成において、あるフレーム期間において、図１４の（ａ）示すように、Ｄ１[３：０]、Ｄ２[３：０]の階調信号＃１〜＃６が発生し、出力端子Ｓｎ１、Ｓｎ３、Ｓｎ５、Ｓｐ２、Ｓｐ４、Ｓｐ６からそれぞれ“１”の信号が順次出力されると、奇数番目の信号線ＳＬ１、ＳＬ３、ＳＬ５には図１５の（ｂ）に示すように、低い電圧側の１６段階のアナログ電圧が発生し、偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図１５の（ａ）に示すように、高い電圧側の１６段階のアナログ電圧が発生する。
【００８４】
次に、次のフレーム期間で図１４の（ｂ）に示すような階調信号が入力され、出力端子Ｓｎ２、Ｓｎ４、Ｓｎ６、Ｓｐ１、Ｓｐ３、Ｓｐ５からそれぞれ“１”の信号が出力されると、奇数番目の信号線ＳＬ１、ＳＬ３、ＳＬ５には図１５の（ａ）に示すように、高い電圧側の１６段階の電圧が階調に応じて発生する。一方、偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図１５の（ｂ）に示すように、低い電圧側の１６段階の電圧が階調に応じて発生する。
【００８５】
このように、各フレームごとに図１４の（ａ）、（ｂ）に示す動作を繰り返すことで、階調信号が０のときには最大振幅で、階調信号が１５のときには、最小振幅になるアナログ電圧であって、階調にしたがった１６段階の振幅の交流電圧が各信号線に順次印加され、この交流電圧によって液晶が駆動されることになる。
【００８６】
本実施形態によれば、各信号線ＳＬ１〜ＳＬ６とサンプリング回路１２５との接続点を分圧点として、各信号線ＳＬ１〜ＳＬ６に各基準電圧または各基準電圧を分圧した電圧を印加するようにしているため、基準電圧・信号線間の抵抗を増加させずに、基準電圧・基準電圧間の抵抗を増加させることができるとともに、基準電圧間の電流を小さくすることができ、高解像度や高速フレームレートの画像表示装置（液晶表示装置）でも画像表示装置の消費電力を小さくすることができる。
【００８７】
次に、駆動回路１０２の第３実施形態を図１７にしたがって説明する。本実施形態における駆動回路１０２は、駆動回路１０２を可変抵抗回路１４５、１４６、１４７、１４８、サンプリング回路１２５で構成し、駆動回路１０２の外部にＤＡ変換回路１４１、１４２、１４３、１４４に相当するＤＡ変換素子１７１〜１７４、アンプ素子１７５〜１７８を設けたものであり、他の構成は図１６に示すものと同様である。
【００８８】
ＤＡ変換素子１７１、１７２、アンプ素子１７５、１７６は負側（低圧側）デジタル・アナログ変換回路として、図１０に示すＤＡ変換素子６１、６２、アンプ素子６３、６４と同一の機能を備えて構成されている。すなわち、ＤＡ変換素子１７１、１７２の入力端子ＩＮには４ビットの表示画像の階調信号Ｄ１[３：２]が入力されており、各ＤＡ変換素子１７１、１７２からは、図１８に示すように４ビットの表示画像の階調信号のうち上位２ビットの階調信号Ｄ１[３：２]に応答して出力端子Ａｏｕｔから階調に応じて、負側（低圧側）の基準電圧ＶＬ０、ＶＬ１、ＶＬ２、ＶＬ３、ＶＬ４をそれぞれアンプ素子１７５、１７６を介して可変抵抗回路１４５、１４６に出力するようになっている。
【００８９】
一方、ＤＡ変換素子１７３、１７４、アンプ素子１７７、１７８は正側（高圧側）デジタル・アナログ変換回路として、図１０に示すＤＡ変換素子６１、６２、アンプ素子６３、６４と同一の機能を備えて構成されている。すなわち、各ＤＡ変換素子１７３、１７４の入力端子ＩＮに４ビットの表示画像の階調信号のうち上位２ビットの階調信号Ｄ２[３：２]が入力されたときに、出力端子Ａｏｕｔから階調に応じて正側（高圧側）の基準電圧ＶＨ０、ＶＨ１、ＶＨ２、ＶＨ３、ＶＨ４を可変抵抗回路１４７、１４８にそれぞれ出力するようになっている。
【００９０】
上記構成において、あるフレーム期間において、図１４の（ａ）示すように、Ｄ１[３：０]、Ｄ２[３：０]の階調信号＃１〜＃６が発生し、出力端子Ｓｎ１、Ｓｎ３、Ｓｎ５、Ｓｐ２、Ｓｐ４、Ｓｐ６からそれぞれ“１”の信号が順次出力されると、奇数番目の信号線ＳＬ１、ＳＬ３、ＳＬ５には図１５の（ｂ）に示すように、低い電圧側の１６段階のアナログ電圧が発生し、偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図１５の（ａ）に示すように、高い電圧側の１６段階のアナログ電圧が発生する。
【００９１】
次に、次のフレーム期間で図１４の（ｂ）に示すような階調信号が入力され、出力端子Ｓｎ２、Ｓｎ４、Ｓｎ６、Ｓｐ１、Ｓｐ３、Ｓｐ５からそれぞれ“１”の信号が出力されると、奇数番目の信号線ＳＬ１、ＳＬ３、ＳＬ５には図１５の（ａ）に示すように、高い電圧側の１６段階の電圧が階調に応じて発生する。一方、偶数番目の信号線ＳＬ２、ＳＬ４、ＳＬ６には図１５の（ｂ）に示すように、低い電圧側の１６段階の電圧が階調に応じて発生する。
【００９２】
このように、各フレームごとに図１４の（ａ）、（ｂ）に示す動作を繰り返すことで、階調信号が０のときには最大振幅で、階調信号が１５のときには、最小振幅になるアナログ電圧であって、階調にしたがった１６段階の振幅の交流電圧が各信号線に順次印加され、この交流電圧によって液晶が駆動されることになる。
【００９３】
本実施形態によれば、各信号線ＳＬ１〜ＳＬ６とサンプリング回路１２５との接続点を分圧点として、各信号線ＳＬ１〜ＳＬ６に各基準電圧または各基準電圧を分圧した電圧を印加するようにしているため、基準電圧・信号線間の抵抗を増加させずに、基準電圧・基準電圧間の抵抗を増加させることができるとともに、基準電圧間の電流を小さくすることができ、高解像度や高速フレームレートの画像表示装置（液晶表示装置）でも画像表示装置の消費電力を小さくすることができる。
【００９４】
【発明の効果】
以上説明したように、本発明によれば、基準電圧・信号線間の抵抗を増加させずに、基準電圧・基準電圧間の抵抗を増加させることができるとともに、基準電圧間の電流を小さくすることができ、消費電力を小さくすることが可能になる。また、基準電圧間の電流を小さくできる駆動回路を高解像度や高速フレームレートの画像表示装置に搭載しても、画像表示装置の消費電力を小さくすることができる。
【図面の簡単な説明】
【図１】本発明に係る画像表示装置の第１実施形態を示すブロック構成図である。
【図２】本発明に係る駆動回路の第１実施形態を示す回路構成図である。
【図３】（ａ）、（ｂ）は制御回路の論理構成を説明するための図である。
【図４】駆動回路の等価回路を説明するための図である。
【図５】制御回路の動作を説明するための波形図である。
【図６】階調信号と信号線に発生する電圧との関係を説明するための図である。
【図７】本発明に係る駆動回路の第２実施形態を示す回路構成図である。
【図８】（ａ）、（ｂ）、（ｃ）は制御回路の論理構成を説明するための図である。
【図９】駆動回路の等価回路を説明するための図である。
【図１０】本発明に係る駆動回路の第３実施形態を示す回路構成図である。
【図１１】ＤＡ変換素子の入力電圧と出力電圧との関係を説明するための図である。
【図１２】本発明に係る画像表示装置の第２実施形態を示すブロック構成図である。
【図１３】本発明に係る駆動回路の第４実施形態を示す回路構成図である。
【図１４】（ａ）、（ｂ）は駆動回路のフレーム周期における動作を説明するためのタイムチャートである。
【図１５】駆動回路に入力される階調信号と信号線に発生する電圧との関係を説明するための図である。
【図１６】本発明に係る駆動回路の第５実施形態を示す回路構成図である。
【図１７】本発明に係る駆動回路の第６実施形態を示す回路構成図である。
【図１８】ＤＡ変換素子の入力電圧と出力電圧との関係を説明するための図である。
【符号の説明】
１  絶縁基板
２  駆動回路
３  走査回路
４  信号線
５  走査配線
６  薄膜トランジスタ
７  容量
８  電圧−電流変換回路
９  発光素子
２１、２２  ＤＡ変換回路
２３  サンプリング回路
２４、２５  制御回路
２６、２７  薄膜トランジスタ
２８  制御回路
４１、４２  ＤＡ変換回路
４６、４７、４８、４９  制御回路
５１、５２、５３、５４  薄膜トランジスタ
６１、６２  ＤＡ変換素子
１０１  絶縁板
１０２  駆動回路
１０３  走査回路
１０４  信号線
１０５  信号配線
１０６  薄膜トランジスタ
１０７  容量
１０８  表示電極
１２１、１２２、１２３、１２４  ＤＡ変換回路
１２５  サンプリング回路
１２６、１２７、１２８、１２９  制御回路
１３１、１３２、１３４、１３５、１３６、１３７  薄膜トランジスタ
１３８、１３９  制御回路
１４１、１４２、１４３、１４４  ＤＡ変換回路
１４５、１４６、１４７、１４８  可変抵抗回路
１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８  制御回路
１６１、１６２、１６３、１６４、１６５、１６６、１６７、１６８  薄膜トランジスタ
１７１、１７２、１７３、１７４  ＤＡ変換素子
ＳＬ１〜ＳＬ６  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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