(57)【特許請求の範囲】
【請求項１】
ディスク状の半導体基体を有するゲートターンオフ半導体素子であって、
ａ）  該ゲートターンオフ半導体素子は少なくとも１つのＧＴＯサイリスタ領域を持ったＧＴＯサイリスタを有しており、該ＧＴＯサイリスタはｎ−導電形ベース層と、カソード側のｐ導電形ベース層と、該ｐ導電形ベース層に配置されている少なくとも１つのｎ＋導電形ＧＴＯエミッタ層と、該少なくとも１つのｎ＋導電形ＧＴＯエミッタ層上に少なくとも１つのカソード領域を持っているＧＴＯカソードと、カソード側に少なくとも１つのゲート電極領域を持っているゲート電極と、カソード側とは反対の側であるアノード側のｐ＋導電形アノードエミッタ層と、少なくとも１つのアノード領域を持っているアノードとを有しており、
ｂ）  該ゲートターンオフ半導体素子は少なくとも１つの冷却領域を有しており、該冷却領域は冷却領域金属化部と共に該半導体基体の縁領域に配置されており、かつ
ｃ）  該ゲートターンオフ半導体素子において前記冷却領域金属化部の下方に電気的な絶縁層が設けられている
ゲートターンオフ半導体素子。
【請求項２】
前記カソードは少なくとも１つのＧＴＯカソード金属化部を有しており、前記ゲート電極は少なくとも１つのゲート電極金属化部を有しており、
前記少なくとも１つの冷却領域は該少なくとも１つのＧＴＯカソード金属化部から該少なくとも１つのゲート電極金属化部によりアイソレーションされている
請求項１記載のゲートターンオフ半導体素子。
【請求項３】
前記少なくとも１つの冷却領域は、前記少なくとも１つのＧＴＯカソード金属化部の、半導体基体の縁部の方の側に配置されている
請求項１記載のゲートターンオフ半導体素子。
【請求項４】
ａ）  半導体基体は、少なくとも１つの冷却領域において冷却領域境界層を有しており、
ｂ）  該冷却領域境界層と前記冷却領域金属化部との間に、前記電気的な絶縁層が配置されておりかつ
ｃ）  前記冷却領域境界層は、ｎ＋導電形ＧＴＯエミッタ層または
ｄ）  ｐ導電形ベース層である
請求項１から３までの１項記載のゲートターンオフ半導体素子。
【請求項５】
少なくとも１つのＧＴＯサイリスタ領域を持ったＧＴＯサイリスタを有しており、該ＧＴＯサイリスタはｎ−導電形ベース層と、カソード側のｐ導電形ベース層と、該ｐ導電形ベース層に配置されている少なくとも１つのｎ＋導電形ＧＴＯエミッタ層と、該少なくとも１つのｎ＋導電形ＧＴＯエミッタ層上に少なくとも１つのカソード領域を持っているＧＴＯカソードと、カソード側に少なくとも１つのゲート電極を持っているゲート電極と、カソード側とは反対の側であるアノード側のｐ＋導電形アノードエミッタ層と、少なくとも１つのアノード領域を持っているアノードとを有しており、ここで
該少なくとも１つのＧＴＯサイリスタ領域は半導体基体の外側のリング帯域（Ｚａ）における縁部にて短縮されたｐ＋導電形ＧＴＯエミッタ層を有している
ゲートターンオフ半導体素子。
【請求項６】
少なくとも１つのＧＴＯサイリスタ領域を持ったＧＴＯサイリスタを有しており、該ＧＴＯサイリスタはｎ−導電形ベース層と、カソード側のｐ導電形ベース層と、該ｐ導電形ベース層に配置されている少なくとも１つのｎ＋導電形ＧＴＯエミッタ層と、該少なくとも１つのｎ＋導電形ＧＴＯエミッタ層上に少なくとも１つのカソード領域を持っているＧＴＯカソードと、カソード側に少なくとも１つのゲート電極を持っているゲート電極と、カソード側とは反対の側であるアノード側のｐ＋導電形アノードエミッタ層と、少なくとも１つのアノード領域を持っているアノードとを有しており、ここで
半導体基体の外側の帯域において、少なくとも１つのＧＴＯサイリスタ領域は、キャリアの寿命（τ２）が内側の帯域に配置されているＧＴＯサイリスタ領域のキャリアの寿命（τ１）より短い少なくとも１つのエリアを有している
ゲートターンオフ半導体素子。
【請求項７】
縁部において、ＧＴＯサイリスタ領域のエリアであって、半導体基体の縁部の方の側のエリアにおけるキャリアの寿命（τ２）は、同じＧＴＯサイリスタ領域のエリアであって、縁部の方ではない側におけるエリアでのキャリアの寿命（τ１）より短い
請求項６記載のゲートターンオフ半導体素子。
【請求項８】
比較的短いキャリア寿命（τ２）は、キャリア寿命（τ２）が内側の帯域に配置されているＧＴＯサイリスタ領域のキャリアの寿命（τ１）より短い少なくとも１つのエリアに高エネルギーのビームによる照射によって発生される
請求項６または７記載のゲートターンオフ半導体素子。
【請求項９】
比較的短いキャリア寿命（τ２）は、１MeV−２．５MeVのエネルギー領域にある電子または
ａ）  陽子または
ｂ）  α粒子による
照射によって発生される
請求項８記載のゲートターンオフ半導体素子。
【請求項１０】
比較的短いキャリア寿命（τ２）は、ＧＴＯサイリスタ領域のアノード金属化部の近傍への照射によって発生される
請求項８または９記載のゲートターンオフ半導体素子。
【請求項１１】
ａ）  少なくとも１つのゲート電極領域は、少なくとも１つの点弧安定化ダイオードを介してＧＴＯサイリスタ領域の少なくとも１つのカソード領域に電気的に接続されており、該それぞれのダイオードはカソードを有しており、
ｂ）  該少なくとも１つのダイオードのそれぞれのカソードおよびＧＴＯサイリスタ領域の少なくとも１つのカソード領域は短絡されている
請求項１から１０までのいずれか１項記載のゲートターンオフ半導体素子。
【請求項１２】
ａ）  少なくとも１つの点弧安定化ダイオードのｎ＋導電形ダイオード−エミッタ層がカソード表面に配置されておりかつ
ｂ）  前記ダイオード−エミッタ層に直に向かい合っているエリア内でアノード側にｎ＋導電形エミッタ層が配置されており、
ｃ）  複数のＧＴＯサイリスタ領域がＧＴＯエリアに配置されておりかつ少なくとも１つの点弧安定化ダイオードがダイオードエリアに配置されており、
ｄ）  前記ダイオードエリアは、ＧＴＯエリアから少なくとも１つの抵抗路によってアイソレーションされており、
ｅ）  前記抵抗路は、少なくとも１つのＧＴＯサイリスタ領域および少なくとも１つの点弧安定化ダイオードに共通である、ｐベース層の部分である
請求項１１記載のゲートターンオフ半導体素子。
【請求項１３】
抵抗路は、少なくとも１つのダイオードのカソードを取り囲むエリアにおけるｐドーピングされた層によって発生される
請求項１２記載のゲートターンオフ半導体素子。
【請求項１４】
抵抗路は、少なくとも１つのダイオードのカソードを取り囲むエリアにおけるｐ導電形ベース層の低減された厚さによって発生される
請求１２または１３記載のゲートターンオフ半導体素子。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ｎ−導電形ベース層と、カソード側のｐ導電形ベース層と、該ｐ導電形ベース層に配置されている少なくとも１つのｎ＋導電形ＧＴＯエミッタ層と、該少なくとも１つのｎ＋導電形ＧＴＯエミッタ層上に少なくとも１つのカソード領域を持っているＧＴＯカソードと、カソード側に少なくとも１つのゲート電極領域を持っているゲート電極と、カソード側とは反対の側であるアノード側のｐ＋導電形アノードエミッタ層と、少なくとも１つのアノード領域を持っているアノードとを有している少なくとも１つのＧＴＯサイリスタ領域を持ったＧＴＯサイリスタを有している、ディスク状の半導体基体を有するターンの不可能なもしくはゲートターンオフ半導体素子に関する。
【０００２】
【従来の技術】
この種のターンオフ可能な半導体素子は、例えば米国特許第５２４８６２２号明細書から公知であるような従来技術から出発している。そこには、自由な圧力コンタクトのテクノロジーにおけるターンオフ可能な、合金半導体素子が記載されており、半導体素子の半導体基体は縁側に、該半導体基体がケーシングに組み込まれるとき、熱的に負荷軽減作用するシリコーン樹脂を有している。非合金電力半導体には、この形式の熱的な縁負荷軽減は満足できるものではない。
【０００３】
ヨーロッパ特許公開第０３８７７２１号公報から、ベース層に集められた少数キャリアを吸収するために縁側のターンオフ電極が熱的な縁負荷軽減作用をする、ターンオフ可能なサイリスタが公知である。２つのゲートを必要とするこのサイリスタは、電力モジュールには不適当である。
【０００４】
西独国特許第３５０９７４５号明細書から、点状のゲート接触接続部の同じでないリード抵抗を補償するために、ゲートリード点の回りの近傍領域におけるセクタにおいてゲートリード点から離れた領域のセクタにおけるよりも長いキャリア寿命が設定されている、ターンオフ可能なサイリスタが公知である。したがって、熱的な負荷軽減は、問題視されていないし、実現されてもいない。
【０００５】
西独国特許出願公開第２０４１７２７号公報には、リング帯域に、複数の半径方向に配向されたＧＴＯサイリスタセグメントが設けられており、これらセグメントは縁側において、ターンオフの際に、縁側の抵抗上昇によりカソード領域全体にわたる均一な電流分布を実現するために、カソード金属化部を有していない、半導体ディスクが開示されている。
【０００６】
西独国特許第３７２２４２５号明細書に、同心のリンクに設けられている複数のＧＴＯセグメントを有するＧＴＯサイリスタが記載されており、ここでは、同じターンオフ時間を実現しかつ殊に、制御接続部から遠く離れたサイリスタユニットにおける熱的な降伏を回避するために、制御接続部から遠く離れているリングにおけるリング状のアノード側のエミッタ領域の幅が、制御接続部の近傍に配置されているリングにおける相応のリング幅より小さい。
【０００７】
その際、アノード−エミッタ幅の整合がターンオフ過程を促進するのみならず、ターンオン過程も困難にし、ひいては素子のターンオン均一性を損なうことがあるのは不都合である。
【０００８】
ヨーロッパ特許出願公開第０２８３５８８号公報から、並列接続された個別素子の均一な制御のために、外側のリングに配置されているＧＴＯサイリスタセグメントが、内側のリングにおけるより、カソード接点とゲート接点間に一層小さい電気抵抗を有している、ＧＴＯサイリスタが公知である。外側のリングにおいて、ｎエミッタまでのゲート間隔は、５０μｍに設定することができ、一方それは内側のリングでは１５０μｍである。この電気的に作用する間隔は、カソードおよび制御電極のそれぞれ境を接する金属化部の下方に拡がる絶縁層によって調整することができる。種々の抵抗は、ｐベース層の、それが表面に達している個所における種々異なった厚さの層によっても実現することができる。ｐベース層はこれらの個所において、種々異なったドーピングプロフィールを有することもできる。また、そこに一層強くドーピングされた付加層を設けることもできる。
【０００９】
この方法の欠点は、不都合な所に位置するセグメントの不都合な作用が、その位置のみならず、制御の形式にも依存している点にある。制御がセグメント間の差を強調するかまたは抑圧するかに応じて、配置構成により行われる対抗措置は不十分であるかまたは過補償されることになる。
【００１０】
ターンオフ可能な、所謂ＧＴＯサイリスタは、電力半導体素子として殊に大電力のコンバータに使用される。その際、制御のためにしばしば、入力周波数および出力周波数に無関係な、近似的に一定のスイッチング周波数によって、ＧＴＯサイリスタをターンオンおよびターンオフする、パルス幅変調方法が使用される。その際素子において生じる電気的な損失電力は、設計時の重要な判断基準である。というのは、それは素子を能動的に加熱しかつそれ故に、許容できる最大の遷移温度および半導体基体と冷却体との熱的な抵抗を考慮して、冷却によって放出しなければならないからである。
【００１１】
半導体基体に生じる電気的な全損失電力は、一方における平均クロックサイクルに依存しているスタチックな損失と、他方における周波数に比例しておりかつターンオン損およびターンオフ損から合成されて成るダイナミック損に分割することができる。それら損失成分はすべて、温度に依存している。それ故に勿論、加熱レートそれ自体も、遷移温度の関数になる。
【００１２】
大抵の損失成分（スタチックな損失、ターンオン時の損失）の温度依存性はそれでも小さいが、ターンオフ損失は、比較的高い温度の場合パルス毎に著しく上昇する。同時に、ターンオフフェーズの期間の電流分布に不都合に影響する記憶時間も上昇するので、素子面の一部がますます強く加熱されかつさらには、その際に素子が全体として熱的な境界データに達することない許容最大温度を上回る熱的な不安定が生じる可能性がある。
【００１３】
当該従来技術としてさらに、ヨーロッパ特許出願公開第０２００８６３号公報が挙げられ、そこから同様にＧＴＯサイリスタおよびダイオード構造を有する半導体素子が公知である。ダイオード構造は、ディスク状の半導体素子の外縁に、リング状に配置されているＧＴＯサイリスタセグメントを中心に円形に設けられておりかつＧＴＯサイリスタに逆並列に接続されている。金または白金のような重金属原子を、半導体素子のシリコン基本材料中に打ち込むことによりまたは電子またはガンマ照射により、ダイオードにおけるキャリアの寿命はサイリスタにおけるよりも短く調整されている。ダイオードとＧＴＯ制御電極セグメントとの間に、抵抗ないし電気的に絶縁性の不活性層を有する円形の保護帯域が設けられており、これらはサイリスタ領域およびダイオード領域を相互に減結合するので、ほんの僅かなキャリアしかそれぞれ別の領域に入り込むことができない。
【００１４】
【発明が解決しようとする課題】
したがって本発明の課題は、冒頭に述べた形式のターンオフ可能な半導体素子を、その半導体基体の所定の領域、殊にその縁領域の熱的な欠点が低減されるように、改良することである。
【００１５】
【課題を解決するための手段および発明の効果】
この課題は、本発明により、請求項１、５および６の特徴部分に記載の構成によって解決される。
【００１６】
本発明の利点は、回避できない小さな電気的な不均一性は非常に大きな電流において初めて不都合に作用する可能性があるという点にある。このことはとりわけ、縁領域において、（サイリスタ）領域当たりに有効な平均冷却能力を、適当な措置によって出来るだけ増大させ、その際このためにＧＴＯ素子の、縁領域における支持当接面が大幅に縮小されずにかつこれにより不均一な圧力分布に対しての影響の受け易さをこれ以上高めることのないようにすることによって実現される。
【００１７】
本発明は、つまり、熱的な過熱は、既に生じている局所的な加熱が高められた冷却能力によってももはや、補償できなくなったとき発生しかつＧＴＯ素子機能が危険に曝されるという考察に基づいている。この高められる冷却能力は、過熱個所の近傍における高められた温度勾配と関係があり、この個所の大きさに依存している。通常のディスクセルをこの付加冷却能力に関して分析すると、ＧＴＯ素子縁部が熱的に弱い個所であることがわかる。というのは、ここでは、ラテラル方向の熱平衡が実際には内部に向かって生じ、すべての方向に生じないからである。
【００１８】
ディスクセルにおいて、大抵はケーシングおよび金属化部の軽い変形による複数回の、完全には平坦的ではないストレスないし緊締力の後、圧力不均一さを来して、縁の部分が僅かな単位面積当りの圧着力しか有しずかつこれにより僅かな冷却しか実現されないほどになる。乾燥した接触部における比較的大きな熱抵抗によって、ＧＴＯ素子縁は、素子の不均一さが均一に分布している場合にも、早期の熱的な過熱に陥る傾向を有する。実際の経験によれば、大きなＧＴＯサイリスタにおける縁のこの熱的な不都合さは、制御電極の接続部の配置に基づく既に繰り返し述べた不均一さより著しく大きく見積もるべきである。
【００１９】
本発明の有利な実施例の別の利点は、点弧電流が−４０°Ｃから１２５°Ｃ間での温度範囲において僅かな差しか有しず、それ故に精確な点弧が可能になるという点にある。
【００２０】
【実施例】
次に本発明を図示の実施例につき図面を用いて詳細に説明する。
【００２１】
各図において、同じ部分には同じ参照番号が付されている。
【００２２】
図１には、ＧＴＯサイリスタ領域ＧＴＯと該ＧＴＯサイリスタ領域ＧＴＯに関して縁側に配置されている冷却セグメント１５とのラテラル方向に隣接する領域を有するディスク状の半導体素子の断面が部分的に示されている。この半導体素子の下面に、例えばアルミニウムから成るアノード金属化部１が設けられている。この金属化部は、図４からわかるように、アノードＡとしての、ターンオフ可能な半導体素子、すなわちゲートターンオフ半導体素子の第１の主電極を成している。この半導体素子の上面に、ＧＴＯカソード金属化部９が設けられている。このカソード金属化部９は、図示されていないモリブデン圧力プレート並びに場合によっては別の中間層を介して冷却セグメント金属化部１３に接続されておりかつカソードＫとしての、ターンオフ可能な半導体素子の第２の主電極を成している。作動中、カソード側のコンタクトプレートは、半導体基体の損失熱を放出するための図示されていない冷却体に熱伝導接続されている。５で示されているのは、制御電極、すなわちゲート電極金属化部である。これは、ＧＴＯカソード金属化部９並びに冷却セグメント金属化部１３を前以て決められた抵抗間隔を以て取り囲みかつこれら金属化部より低いところに配置されているので、その結果図示されていない圧力プレートの下方の電気的な接続部は、図示されていない中央またはリング状の孔に対してラテラル方向にかつそこから図示されていない別個のコンタクト部材を介して絶縁されて側方向に外部に向かって引き出されている。
【００２３】
半導体素子は主として、比較的厚い、低ドーピングされた、ｎ導電形のｎ-ベース層３から成っている。このベース層に、カソード側において、ｐ導電形のｐベース層４が形成されている。このｐベース層４には、ＧＴＯサイリスタセグメントＧＴＯのカソード領域において、高ドーピングされた、ｎ導電形のｎ+ＧＴＯエミッタ層１０が形成されている。このエミッタ層は、ＧＴＯカソード金属化部９よりラテラル方向において多少大きい。アノード側は、ｎ+ＧＴＯエミッタ層１０とほぼ同じラテラル方向に延在して、ｎ-ベース層３から、ｎ+ＧＴＯエミッタ層１０の下方において、高ドーピングされた、ｐ導電形のｐ+アノードエミッタ層１１が形成されている。このｐ+アノードエミッタ層１１に対して僅かなラテラル方向の間隔をおいて、アノード側において残りのラテラル領域においてｎ-導電形ベース層３に、高ドーピングされた、ｎ導電形のｎ+短絡層２および２´が形成されている。これら短絡層は、ｐ+アノードエミッタ層１１を短絡する。このことは、例えば図１に図示されているように、ｐ+アノードエミッタ層１１の中心にｎ+短絡層２´の狭いストリップを有するまたはこの形式のストリップ２´のない構成等、種々に構成することができる。これらｎ+短絡層２´は、有利には、ｐ+アノードエミッタ層１１の幅ａより小さい幅ｄを有する。幅ａの変化によって、ＧＴＯサイリスタセグメントＧＴＯの点弧時期を調節することができる。
【００２４】
電気的な絶縁層６は、ｎ+ＧＴＯエミッタ層１０の側方の縁部および、ＧＴＯカソード金属化部９と制御電極金属化部５との間の中間空間を被覆しており、その際２つの金属化部９，５がこの絶縁層６の縁領域を被覆している。冷却セグメント境界層１２は、ｎ+ＧＴＯエミッタ層１０またはｐベース層４とすることができる。
【００２５】
図２のａないしｃには、ＧＴＯサイリスタ領域ＧＴＯないしＧＴＯカソード金属化部９および冷却領域金属化部１３の種々異なったセクタ状の配置構成が平面にて部分的に示されている。図２のａには、細長い、縁側の冷却領域金属化部１３の配向は、細長いＧＴＯカソード金属化部９の配向に対して実質的に垂直に配向されている。図２のｂでは、外側のリング帯域において、冷却領域金属化部１３が、ＧＴＯカソード金属化部９に対して交互に、ＧＴＯカソード金属化部９と同様に実質的に半径方向に配向されている。図２のｃでは、冷却領域金属化部１３は、図２のｂとは異なって、外縁部まで移されているかないしＧＴＯカソード金属化部９に対してずらされて隙間に配置されている。縁側の冷却領域金属化部１３は、これらの配置構成では作動中付加的な冷却作用を生じさせる。
【００２６】
図３には、本発明の別の実施例において、冷却セグメント１５が設けられていない、半導体基体のセクタが平面図にて部分的に示されている。内側のリング帯域ＺｉにおけるＧＴＯサイリスタ領域ＧＴＯとは異なって、外側のリング帯域ＺａにおけるＧＴＯサイリスタ領域ＧＴＯは縁側において有利には５０％だけ短いｐ＋ＧＴＯエミッタ層１１ａを有しており、その結果確かに縁領域の通常の点弧はいつでも保証されているが、ターンオンされている状態において、これら縁領域には、内側のリング帯域ＺｉにおけるＧＴＯサイリスタ領域ＧＴＯにおけるより僅かな電流しか流れずかつ僅かな電力をターンオフすべきである。ターンオフ遅延時間およびストレージ期間は匹敵する。したがって、近似的に同じターンオンおよびターンオフダイナミック特性において、その際著しい欠点を蒙ることなく、それぞれの領域の損失電力を大幅に低減することができる。
【００２７】
縁側が短縮されたｐ+ＧＴＯエミッタ層１１ａに対して付加的にまたはそれに代わって、本発明の別の実施例によれば、例えば、有利には外側のフィンガにおいて、ＧＴＯサイリスタセグメントＧＴＯの最も外側のリングＺａのマスクされた電子照射によって、内側のリング帯域Ｚｉまたはフィンガの内側の端部におけるキャリア寿命τ1に比しての、キャリア寿命τ2の付加的な低減を実現することができる。またこれにより、外側のリング帯域Ｚａにおいて生じる損失電力を低減することができる。その理由は、一方において導通状態において一層僅かな電流密度が調整設定され、これにより他方において比較的僅かなキャリア密度が原因の遮断時にも、一層短いターンオフ損失時間しか生じず、かつさらには、低減されたキャリア寿命τ2に相応する比較的短い逆回復時間を期待することができるからである。
【００２８】
この実施形態は非常にフレキシブルである。その理由は、この実施形態が、付加的なビーム線量に関するマスク変化なしに容易に調整するかまたは最適化することができかつ非常に効果的であるからである。容易に取り扱うことができしかも電子による照射の精確なマスクを保証するために、少なくとも実施すべき付加照射に対して、１MeV−２．５Mevの領域にあるエネルギーを有する比較的低エネルギーの電子を使用すると有利である。というのは、これらは例えば２mm厚のモリブデンマスクによって直ちにマスク可能であり、一方意図的な縁負荷軽減を実現するために１mmのシリコン厚においてなお申し分ない均一な作用が発生される。
【００２９】
これに対して択一的に、選択的な照射を、周知のようにキャリア寿命τ２の非常に著しい局所的な低下を可能にする陽子またはα粒子によっても行うことができる。この種の照射は、さらに著しく容易かつ精確にマスク可能である。最も外側のリング帯域ＺａのＧＴＯサイリスタ領域ＧＴＯの外側の半部を、アノード近傍における寿命の低減をはかることによって、主として、ターンオフ過程の調整された一層短い逆回復時間が生じかつこれによりこの臨界領域における損失電力密度の低減が非常にねらい通りに実現されるように、補整することができる。
【００３０】
図４には、アノードＡ、カソードＫおよび抵抗Ｒと点弧安定化ダイオードないしダイオードＤとの直列接続を介してカソードＫに接続されている制御電極Ｇを有するＧＴＯサイリスタＧＴＯの回路が略示されている。抵抗Ｒは、１０Ω−５００Ωの領域、有利には５０Ω−２００Ωの領域にある抵抗値を有している。
【００３１】
図５には、図１に示されている、本発明の実施例に対して付加的に、ダイオードＤおよびダイオードＤの周りに環状に配置されている抵抗Ｒに対する、ＧＴＯサイリスタ領域ＧＴＯに対してラテラル方向に隣接しているエリアを有するディスク状の半導体素子の断面が部分的に示されている。その際ＧＴＯサイリスタ領域ＧＴＯの制御もしくはゲート電極金属化部５の３層のｎ＋ｎ−ｐ領域は、その４層のｐ＋ｎ−ｐｎ＋領域から、抵抗ＲおよびダイオードＤの領域によってラテラル方向に分離されている。
【００３２】
制御電極Ｇは、制御電極金属化部５，５´、すなわち制御主電極５および制御補助電極５´を介してｐベース層４に直接接続されている。ダイオードＤの領域において、必要に応じて小面積のダイオード−カソード金属化部８がｎ+ダイオードエミッタ層７を介してｐベース層４に接続されている。
【００３３】
基本的にダイオードＤは従来のＧＴＯサイリスタ領域ＧＴＯのように形成することができる。この場合、シリコンのメサ構造において、連続したｎ＋ダイオードエミッタ層７が生じ、これはまた、破線で示された、ラテラル方向で境を接している抵抗領域７´を介して延在している。制御主電極５および制御電極Ｇの接点の制御補助電極５´に流れる電流は対称的である。この構造によって結果的に、実際の使用に対して、著しく大きい所要点弧電流を来す可能性がある非常に小さな直列抵抗が生じる。
【００３４】
それ故にこの抵抗Ｒの目的に適った選定のために、ｎ+ダイオード−エミッタ層７のラテラル方向の拡がりを制限することができる。そのまま残る、対称的に配置された抵抗領域７´は、ｐドーピング領域しか含んでおらずかつ抵抗Ｒの部分として作用する。この抵抗Ｒは大抵比較的小さいので、これにより、殊に高い温度における申し分ない安定化が保証される。
【００３５】
ｐドーピングされた抵抗領域７´に代わって、例えば所定の深度までのエッチングによってｐベース層４のラテラル方向の領域の層厚の低減によって抵抗Ｒの値を一層高めることができるようになる。この抵抗区域は１７で示されている。この抵抗区域１７の領域に依然として残るｐ層の僅かな導電性によって、大きな値の抵抗Ｒが得られる。
【００３６】
すべての実例において、ダイオードＤの縁全体に沿った抵抗Ｒの実質的に同じ幾何学的形状構成が得られるように計られる。
【００３７】
半導体素子のカソード側の表面におけるダイオード区間は、ＧＴＯサイリスタセグメントＧＴＯの本来の電流伝達には何の関与もしない。これにより電気的に見て、系全体の点弧しきい値を著しく高めることができる。この効果は実際には、個別領域の局所的な配置および除去とは無関係である。この効果は、漂遊インダクタンスが小さい限り、ハイブリッド構成の場合にも作用する。
【００３８】
ダイオードＤの作用はその面積に比例して大きくなるので、その幾何学的な大きさは重要である。
【００３９】
ＧＴＯサイリスタ領域部分ＧＴＯに比べてダイオード部分Ｄにおけるキャリア寿命をより高くすれば、作用効果が高められる。−４０゜Ｃおよび１２５゜の間の領域にある臨界温度の上側でしか温度依存性を有してない再結合中心が選択される場合、低い温度における大きな漏れ電流が低減される。
【００４０】
ダイオード部分Ｄは比較的僅かな電流しか導かないので、大抵は、小面積のダイオード金属化部８で十分である。したがって、ｎ+ダイオード−エミッタ層７の領域に対して、半導体素子のカソード側の場合によっては利用されない面積部分を使用することができる。
【００４１】
電極金属化部１，５，５´，８，９，１３に対して、通例の金属または金属合金を使用することができることは勿論である。有利には、アルミニウムが使用される。半導体素子は、円形または別の形状を有することができる。殊に、縁側のＧＴＯサイリスタセグメントＧＴＯが熱的に負荷軽減されることが重要である。
【００４２】
点弧しきい値を安定化しかつその温度依存性を低減するために、ＧＴＯサイリスタ領域ＧＴＯのゲートもしくは制御電極ＧをダイオードＤを介してそのカソードに電気的に接続すると有利であり、その際これら２つの素子のカソードは短絡されている。
【００４３】
基本的に、ダイオードＤはハイブリッド形においても安定した作用をすることができる。ダイオードを流れる電流は、制御電極金属化部５，５´からラテラルにダイオード金属化部８に流れる。アノードＡの寄生電流は、ｎ+エミッタ層２によって妨げられる。
【００４４】
付加的に、半導体素子は、逆導通形サイリスタにおいて通例であるように、少なくとも１つのＧＴＯサイリスタ領域ＧＴＯに対して逆並列に、少なくとも１つの図示されていないダイオードを有することができる。
【図面の簡単な説明】
【図１】  １つのＧＴＯサイリスタ領域および１つの冷却領域を有するゲートターンオフ半導体素子の部分の断面図である。
【図２】  縁側に種々異なって配置されたＧＴＯサイリスタ領域および冷却領域を有する半導体素子のセクタ形状の部分平面図である。
【図３】  縁領域に特別なアノードエミッタ構造を有するＧＴＯサイリスタ領域を有する半導体素子のセクタ形状の部分平面図である。
【図４】  点弧安定化ダイオードを備えたゲートターンオフ半導体素子の回路略図である。
【図５】  図４の点弧安定化ダイオードに対する付加的な領域を有する、図１のゲートターンオフ半導体素子の部分横断面図である。
【符号の説明】
ＧＴＯ  ＧＴＯサイリスタ領域、  Ａ  アノード、  Ｋ  カソード、  Ｇ  ゲートもしくは制御電極、  ４  ｐベース層、  ５  ゲートもしくは制御電極金属化部、  ９  ＧＴＯカソード金属化部、  １０  ｎ＋ＧＴＯエミッタ層、  １２  冷却領域境界層、  １３  冷却領域金属化部、  １４  絶縁層、  １５  冷却領域
【図１】
0003883591.tif 000002
【図２】
0003883591.tif 000003
【図３】
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【図４】
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【図５】
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