(57)【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成されたヒューズと、前記ヒューズを覆うヒューズ被覆膜と、前記ヒューズ被覆膜上に形成されたエッチングストッパ層と、前記エッチングストッパ層を覆う層間絶縁膜と、前記層間絶縁膜中に形成され、前記エッチングストッパ層を貫通し、前記ヒューズ被覆膜を露出する開口窓とを備えた半導体装置において、
前記層間絶縁膜は前記開口窓を画成する第１の側壁を有し、
前記エッチングストッパ層は前記開口窓を画成する第２の側壁を有し、
前記第２の側壁は、前記第１の側壁よりも後退した位置に形成されることを特徴とする半導体装置。
【請求項２】
前記第２の側壁は、前記第１の側壁から、実質的に前記エッチングストッパ層の厚さ以上の距離、後退して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置はさらにその構造中にダイナミックランダムアクセスメモリを含み、前記エッチングストッパ層は、前記ダイナミックランダムアクセスメモリのメモリセルキャパシタを、前記ダイナミックアクセスメモリの拡散領域にコンタクトする蓄積電極に対して間にキャパシタ絶縁膜を夾んで対向する対向電極の層と前記層間絶縁膜上に形成された導体パターンの層との間に形成されることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記エッチングストッパ層は前記対向電極の層と同一の層に形成されることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記ヒューズは前記メモリセルのワード線あるいはビット線の層に形成されることを特徴とする請求項２記載の半導体装置。
【請求項６】
基板と、前記基板上に形成されたヒューズと、前記ヒューズ上に形成され前記ヒューズを覆うヒューズ被覆膜と、前記ヒューズ被覆膜上に前記ヒューズ形成領域を覆うように形成されたエッチングストッパ層と、前記エッチングストッパ層を覆う層間絶縁膜と、前記層間絶縁膜上に形成された導体パターンと、前記層間絶縁膜上に形成され前記導体パターンを覆う保護膜と、前記層間絶縁膜および前記エッチングストッパ層を貫通する開口窓よりなる半導体装置の製造方法において、
前記開口窓を形成する工程は、前記保護膜および前記層間絶縁膜中に、前記エッチングストッパ層を露出するように第１の開口部を形成する工程と、
前記第１の開口部を介して前記エッチングストッパ層をエッチングし、第２の開口部を前記第１の開口部に連続して形成する工程とを含み、
前記第２の開口部を形成する工程は、前記ヒューズ被覆膜の厚さが前記第２の開口部において減少するように実行され、
前記第２の開口部を形成する工程は、前記エッチングストッパ層を等方的にエッチングする工程を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記等方的にエッチングする工程は、前記エッチングストッパ層が前記開口窓の側壁面から前記エッチングストッパ層の厚さ以上に後退するように実行されることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記半導体装置はさらにその構造中にダイナミックランダムアクセスメモリを含み、前記エッチングストッパ層は、前記ダイナミックランダムアクセスメモリのメモリセルキャパシタを、前記ダイナミックアクセスメモリの拡散領域にコンタクトする蓄積電極に対して間にキャパシタ絶縁膜を夾んで対向する対向電極の層と前記導体パターンの層との間に形成されることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記エッチングストッパ層は、前記ダイナミックランダムアクセスメモリのメモリセルキャパシタを、前記ダイナミックアクセスメモリの拡散領域にコンタクトする蓄積電極に対して間にキャパシタ絶縁膜を夾んで対向する対向電極と同一の層に形成されることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記ヒューズは前記メモリセルのワード線あるいはビット線の層に形成されることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
基板と、前記基板上に形成されたヒューズと、前記ヒューズ上に形成され前記ヒューズ形成領域を覆うエッチングストッパ層と、前記エッチングストッパ層を覆う層間絶縁膜と、前記層間絶縁膜上に形成された導体パターンと、前記層間絶縁膜上に形成され前記導体パターンを覆う保護膜と、前記保護膜中に形成され前記導体パターンを露出するボンディングコンタクトパッドと、前記保護膜中に前記ヒューズに対応して形成され、前記層間絶縁膜および前記エッチングストッパ層を貫通する開口窓よりなる半導体装置の製造方法において、
前記開口窓を形成する工程は、前記ボンディングコンタクトパッドと同時に前記保護膜および前記層間絶縁膜中に前記エッチングストッパ層に対応する第１の開口部を、前記ボンディングコンタクトパッドにおいて前記導体パターンが露出するように形成する工程と、
前記ボンディングコンタクトパッドをレジストパターンで覆い、前記第１の開口部を介して前記エッチングストッパ層をエッチングし、第２の開口部を前記第１の開口部に連続して形成する工程と、を含み、
前記第２の開口部を形成する工程は、前記エッチングストッパ層を等方的にエッチングする工程を含み、前記等方的にエッチングする工程は、前記エッチングストッパ層が前記開口窓の側壁面から前記エッチングストッパ層の厚さ以上に後退するように実行されることを特徴とする半導体装置の製造方法。
【請求項１２】
前記層間絶縁膜と前記導体パターンとの間に多層配線構造を形成する工程を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１の開口部を形成する工程および前記ボンディングコンタクトパッドを形成する工程は、フレオン系のエッチングガスを使って実行されることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記第２の開口部を形成する工程は、ＢＣｌ3，ＣＦ4，ＨＢｒ，ＳｉＣｌ4，Ｃｌ2，ＨＩ，Ａｒ，Ｎ2，Ｏ2，Ｈｅ，およびこれらの混合物よりなる群から選ばれたエッチングガスを使って実行されることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記第１の開口部を形成する工程は、エッチングガスとしてＣＦ4とＯ2の混合ガスを第１の流量比で使うことにより実行され、前記第２の開口部を形成する工程は、エッチングガスとしてＣＦ4とＯ2の混合ガスを前記第１の流量比とは異なった第２の流量比で使うことにより実行されることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１６】
前記半導体装置はさらにその構造中にダイナミックランダムアクセスメモリを含み、前記エッチングストッパ層は、前記ダイナミックランダムアクセスメモリのメモリセルキャパシタを、前記ダイナミックアクセスメモリの拡散領域にコンタクトする蓄積電極に対して間にキャパシタ絶縁膜を夾んで対向する対向電極の層と前記導体パターンの層との間に形成されることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１７】
前記エッチングストッパ層は前記対向電極の層と同一の層に形成されることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記ヒューズは前記メモリセルのワード線あるいはビット線の層に形成されることを特徴とする請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
発明の属する技術分野
本発明は一般に半導体装置に係り、特にヒューズと前記ヒューズに協働する窓とを有し、前記窓を介してレーザビームを照射することにより前記ヒューズを選択的に溶断する半導体装置に関する。
従来の技術
半導体集積回路装置の絶え間ない微細化に伴い、最近の高集積密度半導体装置では素子不良部の製造歩留りに与える影響が無視できなくなってきている。この問題は特に総ビット数の大きい６４ＭｂｉｔＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等の大容量ＬＳＩメモリにおいて深刻であり、このためかかる大容量ＬＳＩメモリではメモリセルに複数の予備行と複数の予備列を設ける冗長構成が使われている。かかる冗長構成は一般にポリシリコン等で構成されたヒューズを含み、不良ビットを含む行或いは列を予備行或いは予備列に置き換える場合、あるいはその他の機能選択を行う場合に前記ヒューズをレーザ或いは電流により溶断するように構成されている。
ところで、この様なヒューズの周りには、半導体回路素子や配線層が配置されているが、高集積化の進展に伴って、最近の高集積半導体装置ではヒューズの近傍まで配線層が延在しており、このため半導体装置の保護膜を形成する際に配線層の幅やピッチの微細化に連れて保護膜の平坦性が劣化する問題が生じる。保護膜の平坦性が劣化すると配線層同士の間に保護膜が完全に充填されず、ボイドが発生するようになり耐湿性が劣化する。このため、耐湿性の向上を目的として、さまざまな保護膜を採用することによって平坦性を改善することが試みられている。
一方、ヒューズ上に平坦性の高い保護膜を採用した場合には、ヒューズが形成する段差により、積層する保護膜の膜厚が局所的に変化する。このため、全てのヒューズ上について均一な膜厚の保護膜を設けることが困難になる。また、近年はウェハも大口径化して来ており、ウェハ面内での膜厚変動も大きくなりつつあり、ウェハ上のチップ毎における、あるいはヒューズ毎における保護膜の膜厚バラツキは無視できなくなっている。
図１Ａ〜１Ｃは従来のヒューズ開口窓の形成方法を説明する。
まず図１Ａを参照するに、ｐ型シリコン基板４１上に下地酸化膜４２を介して複数個のヒューズ４３をポリシリコン層のパターニングにより設け、さらにＣＶＤ法によりＳｉＯ2膜４４をその上に前記ヒューズ４３を覆うように堆積したのち、スパッタリング法或いは蒸着法等のＰＶＤ等（物理的気相成長法）によってＡ１合金膜を前記ＳｉＯ2膜４４上に堆積させる。さらにこれをパターニングすることによって配線層４５及びボンディング部４６を形成する。次いで前記ＳｉＯ2膜４４上に前記配線層４５およびボンディング部４６を覆うようにＳｉＯ2膜４７をＰＣＶＤ法（プラズマＣＶＤ法）によって堆積し、さらに前記ＳｉＯ2膜４７上にＳＯＧ膜をスピンコート法により塗布し、次いで加熱処理およびＲＩＥ（反応性イオンエッチング）法によるエッチバックにより凹部にＳＯＧ膜４８を埋め込んだ、あるいは段差部の近傍にＳＯＧ膜４８を残存させた平坦化構造を形成する。さらに前記平坦化構造上に保護膜となるＳｉＮ膜４９をＰＣＶＤ法によって堆積させる。
次いで、図１Ｂの工程でレジストパターン５０をマスクにＲＩＥを実行することにより、前記ＳｉＮ膜４９中にヒューズ開口窓５１及びボンディング部４６を露出するボンディング用開口５２を同時に形成する。この際、ヒューズ４３上にはＳｉＯ2膜４４が残存するようにエッチング時間を制御する。
次いで図１Ｃの工程で前記レジスタパターン５０を除去したのち、前記ボンディング用開口５２において所定の電気的接続を行ったのち、冗長性を必要とする箇所においてヒューズ４３に対して前記ヒューズ開口窓５１を介してレーザビームを照射するレーザ照射工程を行い、ヒューズ４３を溶断する。前記ヒューズ４３はまた、別の所望の回路機能を選択するためのものであってもよい。
しかし、この従来技術の場合、前記ヒューズ４３上に形成する絶縁膜の厚さは、平坦化工程によって局所的に膜厚が異なっており、このためレーザ溶断工程において溶断し易いヒューズと溶断しにくいヒューズとが混在してしまう問題が生じる。また、レーザ溶断し易いチップとレーザ溶断しにくいチップとが混在して得られることにもなり、再現性良く確実にヒューズを溶断することが困難であった。
図２Ａ〜２Ｄは前記ヒューズ４３上に設ける絶縁膜の厚さを均一にできる、別の従来のヒューズ開口窓の形成方法を示す。ただし、図中先に説明した部分には同一の参照符号を付し、説明を省略する。
図２Ａを参照するに、まず、図１Ａの場合と同様に、前記ｐ型シリコン基板４１上に下地酸化膜４２を介して複数個のヒューズ４３をポリシリコン層のパターニングにより設け、さらにＣＶＤ法により前記ＳｉＯ2膜４４を堆積したのち、スパッタリング法或いは蒸着法等のＰＶＤ法によってＡｌ合金膜を堆積し、パターニングすることによって前記配線層４５及びボンディング部４６を形成する。次いで前記ＳｉＯ2膜４７をＰＣＶＤ法によって堆積したのちその上にＳＯＧ膜をスピンコードにより塗布し、次いで、ＳＯＧ膜をキュア処理したのち、ＲＩＥ法によりエッチバックすることによって、凹部にＳＯＧ膜４８を埋め込んだり、段差の近傍に残存させたりして、表面を平坦化し、次いで保護膜となるＳｉＮ膜４９をＰＣＶＤ法によって堆積する。
次いで図２Ｂの工程で前記レジストパターン５０を用いてＲＩＥを施すことによりヒューズ開口窓５１及びボンディング用開口５２を同時に形成するが、この際、ヒューズ開口窓５１内のＳｉＯ2膜４４を全てエッチングにより除去する。
なお、図２Ｂに図示した構造では下地酸化膜４２の露出面は平坦であるが、実際には、前記下地酸化膜４２の表面はヒューズ４３上の絶縁膜の厚さの不均一性に起因して多少エッチングされ、凹凸を生じる。
次いで、図２Ｃの工程で前記レジストパターン５０を除去したのち、ＣＶＤ法によってＳｉＯ2膜５３を全面に堆積しヒューズ４３のカバー膜とする。この工程において、下地酸化膜４２により先のエッチング工程の際に形成された凹凸は埋められる。
次いで、図２Ｄの工程で新たなレジストパターン５４をマスクとしてＲＩＥを施すことにより前記ボンディング用開口５２の表面を覆ったＳｉＯ2膜５３を選択的に除去し、前記ボンディング部４６を露出する。次いで、前記レジストマスク５４を除去したのち、ボンディング用開口５２を利用して所定の電気的接続を行ったのち、冗長性を必要とする箇所においてヒューズ４３に前記ヒューズ開口窓５１を介してレーザ光を照射し、ヒューズ４３を溶断する。先と同様に、ヒューズ４３は所望の回路機能を選択するためのものであってもよい。
この従来技術の場合には、ヒューズ４３上の絶縁膜、即ち、ＳｉＯ2膜５３の厚さは堆積工程の条件を制御することによってある程度均一な膜厚にすることができ、このため各ヒューズで略均一な或いは、各チップで略均一なレーザ溶断特性を得ることができる。
図３Ａ〜３Ｃはエッチングストッパを使った、さらに別の従来のヒューズの形成工程を説明する。
図３Ａを参照するに、シリコン基板６１を選択酸化して基板６１俵面にフィールド絶縁膜６２を形成したのち、シコン基板６１の露出表面に厚さ１００ｎｍのキャパシタ用ＳｉＯ2膜６３を形成する。次いで、このようにして得られた構造上に前記厚さ数１００ｎｍのポリシリコン層を堆積させ、パターニングすることによって前記ポリシリコンヒューズ６４および予備キャパシタ電極６５を形成する。次いで前記キャパシタ電極６５で覆われていない部分のキャパシタ用ＳｉＯ2膜６３をエッチングにより除去したのち、ゲート酸化膜となるＳｉＯ2膜６６を前記ヒューズ６４およびキャパシタ電極６５を覆うように形成し、さらに前記ＳｉＯ2膜６６上に厚さ数１００ｎｍのポリシリコン層を堆積し、パターニングすることによってゲート電極６７及びポリシリコンヒューズ６４を覆うポリシリコン層６８を形成する。さらに前記ゲート電極６７をマスクとして不純物元素のイオン注入を行うことより、拡散領域６９を形成する。
次いで、前記図３Ａの工程ではＣＶＤ法によって厚さ１μｍのＰＳＧ膜７０を堆積し、ソース領域６９に対するコンタクトホールを形成し、次いで、コンタクトホール内にＡｌ電極７１を埋め込んだのち、再びＣＶＤ法によって全面に厚さ１μｍのＰＳＧ膜７２を堆積させる。
次いで、図３Ｂの工程でポリシリコンヒューズ６４の溶断部に対応するヒューズ開口窓となる開口部７３をＣＨＦ3ガスを利用したドライエッチングによりＰＳＧ膜７２，７０中に形成する。なお、この場合、ポリシリコン層６８がエッチングストッパ層となる。次いで、図３Ｃの工程でＣＦ4を用いたドライエッチングによってポリシリコン層６８を選択的に除去したのち、再び、ＣＨＦ3ガスを利用したドライエッチングによってポリシリコンヒューズ６４上に形成されたＳｉＯ2膜６６を除去し、次いで溶断したいポリシリコンヒューズ６４に電流を流し、これを溶断する（特開昭５８−１６１３６１号公報参照）。
なお、場合によっては、ポリシリコンヒューズ６４上に形成されたＳｉＯ2膜６６を残存させてもよい。
図４Ａ〜４Ｃは従来のさらに別のポリシリコンヒューズの製造工程を説明する。
図４Ａを参照するに、まずシリコン基板８１の所定領域に素子領域８２を画成したのち、全面に第１絶縁膜８３を堆積し、素子領域２に対するコンタクトホールを形成し、次いで前記絶縁膜８３の全面にポリシリコン層を前記コンタクトホールを含むように堆積し、パターニングすることによってポリシリコン電極８４及びポリシリコンヒューズ８５を形成する。次いで前記絶縁膜８３の全面に前記電極８４およびヒューズ８５を覆うように厚さ１．０μｍの第２絶縁膜８６を堆積し、さらに所定の開口部を形成し白金を被着させて、約５００℃で熱処理することによって白金シリサイド層８７を形成する。次いで前記絶縁膜８６の全面にＴｉを堆積し、パターニングすることによって前記開口部Ｔｉよりなるバリア金属膜８８を形成し、同様にポリシリコンヒューズ８５上にＴｉパターンをストッパー層８９として形成する。次いで前記絶縁膜８６の全面にＡｌを堆積し、パターニングすることによってＡｌ配線層９０を形成したのち、前記配線層９０を覆うように厚さ１．５μｍの第３絶縁膜９１を堆積する。
次いで図４Ｂの工程で前記絶縁膜９１中に前記素子領域８２に対応するＡｌ配線層９０を露出するコンタクト部９２を形成し、同様に前記ストッパー層８９が残存する部分にヒューズ開口窓９３を同時に形成して、前記ストッパー層８９を露出させる。
次いで、図４Ｃの工程で過酸化水素を用いて前記Ｔｉストッパー層８９を選択的に除去して、ヒューズ開口窓９３を形成し、さらに溶断したいヒューズ８５にレーザビームを照射することによってポリシリコンヒューズ８５を溶断する（特開平３−５０７５６号公報参照）。
この様に、図３Ａ〜３Ｃあるいは図４Ａ〜４Ｃの提案においては、エッチングストッパ層を用いることにより、ヒューズ上の絶縁膜の厚さを一定にすることができ、したがって、同じ強度のレーザ光を照射することによって、再現性良くヒューズを切断することができる。
発明が解決しようとする課題
しかし、図１Ａ〜１Ｃの工程による半導体装置の製造方法では、エッチングストッパ層を使わないため窓５１を形成するＲＩＥ工程の制御が困難で、このため前記保護膜４９の膜厚分布の影響がヒューズ上に残存する絶縁膜４４の膜厚に影響しやすい。その結果、の残存する絶縁膜４４の膜厚分布により、ヒューズ４３の安定したレーザ溶断工程が困難になる。また、全てのヒューズを安定して溶断するためのレーザ光のパワーバンドが狭くなる問題が生じる。
また、図２Ａ〜２Ｄの工程では、開口部に新たな絶縁膜５３を設けることにより、レーザ溶断工程の再現性は向上するものの、絶縁膜５３の成膜工程及びボンディング用開口の再エッチング工程が別に必要となり、製造工程が大幅に増加するという問題がある。
一方、エッチングストッパ層を用いた図３Ａ〜３Ｃの方法の場合、レーザ溶断の再現性は向上するものの、エッチングストッパ層６８のエッチング工程等において各種のガスを切り替えて使用する必要があり、複数のガス種を準備しなければならない。また、ボンディング用開口の形成工程が別に必要になるという問題がある。
また、図４Ａ〜４Ｃに示した方法の場合には、ボンディング用開口９２も同時に形成しているが、これらのエッチング工程はウェット・エッチング工程であり、微細化された高集積度半導体装置には不適当である。
また、図４Ａ〜４Ｃの工程の場合にはＳＯＧ膜等の平坦化膜は使用していないので絶縁膜９１の膜厚分布は略均一であり、膜厚分布の影響を特段考慮しないで行っており、最近の微細化半導体装置で一般的に使われている平坦化膜を形成した場合、どの様な問題が生ずるかについては何ら示唆するところがない。仮に、この工程をドライエッチング工程に置き換えるとしても、エッチングガスの選択、あるいはその切替えの手順等は何ら具体的に示唆されておらず、この様な工程を採用したとしても、レーザ溶断の再現性の向上以外の利点は全く不明である。
また、従来のポリシリコンヒューズ６４あるいは８５の溶断工程においては、ポリシリコンヒューズ６４，８５を構成するシリコンが飛散し、飛散したヒューズがヒューズ開口窓の側壁周辺に導電性被着物として被着するが、この導電性被着物が原因で、ポリシリコンヒューズ３４，５５が再び導通したり、或いは、同じヒューズ開口窓内に設けられた隣接するポリシリコン同士が短絡したりする問題が生じることがある。
図５は、図３Ｃにおけるポリシリコンヒューズ６４の長手方向に沿った概略的断面図である。
図５を参照するに、ヒューズ６４をレーザ溶断した場合に、ヒューズ６４を構成するポリシリコンは溶断部７４で切断されるが、溶断に伴う導電性被着物７５がＳｉＯ2膜７６の側面に被着し、ポリシリコンヒューズ６４とポリシリコン層６８とが電気的に接続され、それによって、溶断されたポリシリコンヒューズ６４が、導電性被着物７５及びポリシリコン層６８を介して再び導通してしまう。
課題を解決するための手段
そこで、本発明は上記の課題を解決した新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、ヒューズと前記ヒューズに協働する開口窓とを有し、前記開口窓を介してレーザビームを照射することにより前記ヒューズを選択的に溶断する半導体装置において、前記ヒューズの溶断を確実に、再現性良く実行でき、しかも効率的に製造できる半導体装置を提供することにある。
本発明の他の課題は、
基板と、前記基板上に形成されたヒューズと、前記ヒューズ上に形成され前記ヒューズ形成領域を覆うエッチングストッパ層と、前記エッチングストッパ層を覆う層間絶縁膜と、前記層間絶縁膜上に形成された導体パターンと、前記層間絶縁膜上に形成され前記導体パターンを覆う保護膜と、前記保護膜中に形成され前記導体パターンを露出するボンディングコンタクトパッドと、前記保護膜中に前記ヒューズに対応して形成され、前記層間絶縁膜および前記エッチングストッパ層を貫通する開口窓よりなる半導体装置の製造方法において、
前記開口窓を形成する工程は、前記ボンディングコンタクトパッドと同時に前記保護膜および前記層間絶縁膜中に前記エッチングストッパ層に対応する第１の開口部を、前記ボンディングコンタクトパッドにおいて前記導体パターンが露出するように形成する工程と、
前記ボンディングコンタクトパッドをレジストパターンで覆い、前記第１の開口部を介して前記エッチングストッパ層をエッチングし、第２の開口部を前記第１の開口部に連続して形成する工程と、を含み、
前記第２の開口部を形成する工程は、前記エッチングストッパ層を等方的にエッチングする工程を含み、前記等方的にエッチングする工程は、前記エッチングストッパ層が前記開口窓の側壁面から前記エッチングストッパ層の厚さ以上に後退するように実行されることを特徴とする半導体装置の製造方法を提供することにある。
本発明の特徴によれば、前記半導体装置が多層配線構造等の構造を前記エッチングストッパ層と前記導体パターンとの間に含んでいて前記ボンディングコンタクトパッドにおいて前記導体パターンが露出された時点でも前記第１の開口部において前記エッチングストッパ層が露出しないような場合、前記ボンディングコンタクトパッドにおける導体パターンをレジストパターンにより保護することにより過剰エッチングすることなく前記第１の開口部に連続して第２の開口部を形成することができ、前記第２の開口部において前記エッチングストッパ層を露出することが可能になる。前記エッチングストッパ層をさらにエッチングすることにより、前記ヒューズに協働する開口窓が形成される。
また本発明の特徴によれば、前記開口窓中に、前記ヒューズに隣接して前記第２の側壁の後退分に対応した空間が形成されるため、前記ヒューズを溶断した場合にも溶断されたヒューズの断片がかかる空間内に収容され、溶断したヒューズの断片が導電体よりなるエッチングストッパ層にコンタクトし短絡を生じる問題が回避される。
本発明の他の課題は、
基板と、前記基板上に形成されたヒューズと、前記ヒューズ形成領域を覆うヒューズ被覆膜と、前記ヒューズ被覆膜上に形成されたエッチングストッパ層と、前記エッチングストッパ層を覆う層間絶縁膜と、前記層間絶縁膜中に形成され、前記エッチングストッパ層を貫通し、前記ヒューズ被覆膜を露出する開口窓とを備えた半導体装置において、
前記層間絶縁膜は前記開口窓を画成する第１の側壁を有し、
前記エッチングストッパ層は前記開口窓を画成する第２の側壁を有し、
前記第２の側壁は、前記第１の側壁よりも後退した位置に形成されることを特徴とする半導体装置を提供することにある。
本発明の特徴によれば、前記開口窓中に、前記ヒューズに隣接して前記第２の側壁の後退分に対応した空間が形成されるため、前記ヒューズを溶断した場合にも溶断されたヒューズの断片がかかる空間内に収容され、溶断したヒューズの断片が導電体よりなるエッチングストッパ層にコンタクトし短絡を生じる問題が回避される。
本発明のその他の課題および利点は以下に図面を参照しながら行なう本発明の好ましい実施例の詳細な説明より明らかとなろう。
発明の効果
本発明によれば、ヒューズと前記ヒューズに協働する開口窓を有する半導体装置において、前記開口窓を形成する際に前記ヒューズをエッチングストッパ膜により覆っておくことにより、前記ヒューズを覆う被覆膜の厚さが一定になり、前記開口窓を介した前記ヒューズのレーザ溶断を安定して実行することが可能になる。その際、本発明では前記開口窓を形成する工程とコンタクトホールを形成する工程とを実質的に同時に行なうことにより、半導体装置の製造工程を簡素化でき、半導体装置の製造スループットを向上させると同時に製造費用を低減することができる。
また前記開口窓において、前記エッチングストッパとしてつかわれるポリシリコン膜を窓の側壁面から多少後退して形成することにより、溶断したヒューズを受け入れる空間が形成され、溶断したヒューズが短絡等の問題を引き起こすのを抑制できる。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、請求の範囲に記載した要旨内において様々な変更・変形が可能である。
発明の実施の形態
［第１実施例］
図６Ａ〜６Ｃは本発明の第１実施例による半導体装置の製造工程を示す。
図６Ａを参照するにＳｉ基板１上には基板１表面に形成された絶縁膜２を介してポリシリコンよりなるヒューズパターン３が形成され、前記絶縁膜２上にはさらに前記ヒューズパターン３を覆うようにＳｉＯ2あるいはＢＰＳＧ等の絶縁膜４が形成される。さらに、前記絶縁膜４上には前記ヒューズパターン３を覆うようにポリシリコン等のエッチングストッパ膜５が形成され、さらに前記絶縁膜４上には前記エッチングストッパ膜５を覆うように別の絶縁膜６が形成される。さらに、前記絶縁膜６上にはＡｌ合金等よりなる配線パターン７Ａおよびコンタクトパッド７Ｂが形成され、さらに前記絶縁膜６上には前記配線パターン７Ａおよびコンタクトパッド７Ｂを覆うようにＳｉＮ等よりなるパッシベーション膜８が形成される。
次に、図６Ｂの工程において、前記パッシベーション膜８上には前記ポリシリコンヒューズパターン３に対応した開口部および前記コンタクトパッド７Ｂに対応した開口部を有するレジストパターンＲが形成され、前記レジストパターンＲをマスクに前記パッシベーション膜８およびその下の絶縁膜６をドライエッチングによりパターニングすることにより、前記パッシベーション膜８中および前記絶縁膜６中に、前記ポリシリコンヒューズパターン３に対応した開口窓９および前記コンタクトパッド７Ｂを露出するコンタクトホール１０を同時に形成する。
図６Ｂのドライエッチング工程は前記ポリシリコンエッチングストッパ膜５が露出した時点で選択比が変わるため実質的にエッチングは進まなくなるが、本実施例では図６Ｃの工程において前記レジストパターンＲを除去した後、エッチングガスをＳｉのエッチングにつかわれるガスに切替え、前記エッチングストッパ膜５をさらにエッチングして前記絶縁膜４の表面を前記開口窓９において露出させる。
本実施例によれば、図６Ｂの工程においてコンタクトホール１０と開口窓９とが実質的に同時に形成されるため、これらを別々のマスク工程により形成する場合に比べて半導体装置の製造工程が実質的に簡素化される。
また、図６Ｂの工程において開口窓９を形成するドライエッチング工程は前記エッチングストッパ膜５により実質的に停止するため、図６Ｃの工程において前記開口窓９において前記絶縁膜４に対して実質的に平坦な平面が得られ、このため前記ヒューズパターン３を溶断するのに必要なレーザビームのエネルギは実質的に一定になる。換言すると、ヒューズ３を含む半導体装置を図６Ａ〜６Ｃの工程により製造することにより、所定のエネルギのレーザビームにより、ヒューズ３を確実に、再現性良く溶断することが可能になる。
［第２実施例］
図７Ａ〜７Ｄは本発明の第２実施例によるＤＲＡＭの製造工程を示す。
図７Ａを参照するに、ｐ型Ｓｉ基板１１上にはメモリセル領域を画成するフィールド酸化膜１２が、前記基板１１上に形成した窒化膜パターンおよびパッド酸化膜（図示せず）をマスクに使った周知のウェット酸化法により、約５００ｎｍの厚さに形成される。
前記メモリセル領域には前記Ｓｉ基板１１表面の熱酸化によりメモリセルトランジスタのゲート酸化膜１３が形成されており、前記ゲート酸化膜１３上にはポリシリコンよりなるゲート電極１４がポリシリコン膜のパターニングにより形成される。さらに、前記メモリセル領域中に前記ゲート電極１４をマスクにｎ型不純物のイオン注入を行なうことにより、ｎ型拡散領域１５および１６を形成する。前記拡散領域１５および１６は、またＬＤＤ構造を有するように形成することもできる。この場合には周知のように、前記拡散領域１５および１６をｎ-型に形成した後前記ゲート電極１４に側壁酸化膜を形成し、さらにｎ+型のイオン注入を行なう。
次に、前記Ｓｉ基板１１上に前記フィールド酸化膜１２およびゲート電極１４を覆うようにＳｉＯ2膜１７を８００℃でのＣＶＤ法により約２００ｎｍの厚さに形成し、さらに前記ＳｉＯ2膜１７中に前記拡散領域１６を露出するコンタクトホールを形成する。さらに前記ＳｉＯ2膜１７上にＣＶＤ法により、厚さ５０ｎｍのポリシリコン膜と厚さ１００ｎｍのＷＳｉ膜とを前記コンタクトホールを含むように順次堆積し、パターニングすることによってビット線パターン１８およびヒューズパターン１９を形成する。
さらに前記ＳｉＯ2膜１７上に前記ビット線パターン１８およびヒューズパターン１９を覆うようにＳｉＯ2膜２０を８００℃のＣＶＤ法により約５００ｎｍの厚さに形成し、さらに前記ＳｉＯ2膜２０中に前記拡散領域１５を露出するコンタクトホールを形成する。さらに前記ＳｉＯ2膜２０上に前記拡散領域１５を露出するコンタクトホールを含むように導電性ポリシリコン膜をＣＶＤ法により、約２５０ｎｍの厚さに形成し、これをパターニングすることにより前記コンタクトホールを介して前記拡散領域１５にコンタクトする蓄積電極２１を形成する。
次に前記ＳｉＯ2膜２０上にＳｉＮ膜を、前記蓄積電極２１を覆うように形成し、さらにその表面を熱酸化することによりキャパシタ絶縁膜を構成する絶縁膜２２を形成する。さらに前記絶縁膜２２上に導電性アモルファスシリコン膜を約１００ｎｍの厚さで一様に堆積しこれをパターニングすることにより、前記蓄積電極２１に対して間に前記キャパシタ絶縁膜２２を挟んで対向する対向電極パターン２３と、前記ヒューズパターン１９を覆うエッチングストッパパターン２４とを形成する。
さらに、前記絶縁膜２２上に前記対向電極パターン２３とエッチングストッパパターン２４とを覆うようにＢＰＳＧ膜２５をＣＶＤ法により約５００ｎｍの厚さに形成し、さらにこれをＮ2雰囲気中、９００℃での熱処理によりリフローさせる。このリフロー工程において前記対向電極パターン２３とエッチングストッパパターン２４とは結晶化し、いずれもポリシリコンパターンとなる。
さらに、前記ＢＰＳＧ膜２５上にスパッタリングによりＡｌ合金膜を堆積し、これをパターニングすることにより前記ＢＰＳＧ膜２５上に配線パターン２６およびコンタクトパッド２７を形成する。さらに前記ＢＰＳＧ膜２５上に前記配線パターン２６およびコンタクトパッド２７を覆うように厚さが約１００ｎｍのＳｉＯ2膜２８を３００℃のプラズマＣＶＤ法により形成し、さらにその上にＳＯＧ膜をスピンコーティングにより塗布する。前記ＳＯＧ膜をさらにＮ2雰囲気中、約４５０℃の温度で３０分間熱処理して溶剤を揮発させた後、前記ＳＯＧ膜に対して前記基板１１の主面に略垂直に作用するＲＩＥ法によりエッチバックを行なうことにより、前記配線パターン２６およびコンタクトパッド２７の縁部において形成される段部を埋めるＳＯＧパターン２９が形成される。さらに、このようにして形成された構造上にＳｉＮよりなるパッシベーション膜３０を、プラズマＣＶＤ法により約１０００ｎｍの厚さに形成する。前記ＳＯＧパターン２９をかかる段差部に対応して形成することにより、前記段差部を直接にパッシベーション膜３０で覆った場合にかかる段差部に対応して形成されやすいボイドの形成を回避することができる。
次に、図７Ｂの工程において図７Ａの構造上にレジスト膜を堆積し、これをパターニングして前記ヒューズパターン１９に対応した開口部と前記コンタクトパッド２７に対応した開口部とを有するレジストパターン３１を形成する。さらに、前記レジストパターン３１をマスクに前記パッシベーション膜３０およびその下のＳｉＯ2膜２８、さらにＢＰＳＧ膜２５を、ＣＦ4とＯ2とを１：１０の割合で混合したＣＦ4／Ｏ2エッチングガスを使ったダウンフロープラズマエッチング法によりパターニングし、前記エッチングストッパパターン２４を露出する開口部３２と、前記コンタクトパッド２７を露出する開口部３３とを同時に形成する。
かかるプラズマエッチングでは、前記ポリシリコンエッチングストッパパターン２４とその上のＢＰＳＧ膜２５との間のエッチング選択比を１：２０程度にでき、また前記コンタクトパッド２７とその上の絶縁膜との間のエッチング選択比を実質的に無限大にすることができるため、図７Ｂの開口部３２中において破線で示すように絶縁膜、特にＳＯＧ膜２９に著しい局所的な膜厚変動があった場合でも、開口部３２の底部は前記エッチングストッパパターン２４により平坦に保たれ、また前記開口部３３の底部も前記コンタクトパッド２７が露出した時点で平坦に保たれる。
次に、図７Ｃの工程において前記エッチングガスの流量比（ＣＦ4：Ｏ2）を前記１：１０から１０：１に変更し、前記開口部３２で露出しているポリシリコンエッチングストッパパターン２４を、前記レジストパターン３１を使ったダウンフロープラズマエッチング法により選択的に除去し、前記ＳｉＯ2膜２０を露出する。この工程でも、前記エッチングストッパパターン２４とコンタクトパッド２７との間のエッチング選択比はほぼ無限大になるため、前記コンタクトパッド２７が前記開口部３３においてさらにエッチングされることはない。
さらに、図７Ｃの工程において前記ダウンフロープラズマエッチングの際のＣＦ4とＯ2エッチングガスの流量比を先のＳｉＯ2膜をエッチングする条件に戻し、前記開口部３２で露出している前記ＳｉＯ2膜２０を約１００ｎｍだけエッチングし、前記開口部３２に対応して前記ポリシリコンヒューズパターン１９と協働する開口窓を形成する。
最後に図７Ｄの工程において前記開口窓３２を介してレーザビームを照射し、冗長機能を必要とする個所において、あるいは所望の機能を選択する必要がある個所においてヒューズパターン１９を選択的に溶断する。
本実施例では、前記エッチングストッパパターン２４を使うことにより、ヒューズパターン１９上において膜厚が局所的に大きく変動するＳＯＧ膜２９等の平坦化膜が存在していても、前記ヒューズ開口窓３２の底部において前記ヒューズパターン１９を覆うＳｉＯ2膜２０の厚さが実質的に一様になり、前記ヒューズパターン１９に対して安定した信頼性の高いレーザ溶断を、再現性良く行なうことができる。その際、図７Ｂの工程において前記開口部３２および３３が同一のマスクにより、同時に形成されるため、半導体装置の製造スループットが実質的に向上する。また、本実施例では図７Ｃの工程において前記開口部３２において前記エッチングストッパパターン２４をドライエッチングする場合にも前記開口部３３において前記コンタクトパッド２７がエッチングされることがなく、信頼性の高いボンディングコンタクトが保証される。
さらに、本実施例では図７Ｃに示すように、前記ヒューズパターン１９を覆うＳｉＯ2膜２０の厚さが前記開口窓３２において任意の膜厚に設定できるため、前記ビット線パターン１８の寄生容量を減少させるために前記ＳｉＯ2膜２０の厚さを増大させた場合でも、前記開口窓３２においては前記ＳｉＯ2膜２０の厚さの出来上がりに影響はなく、前記ヒューズパターン１９は低いエネルギのレーザビームにより、確実に溶断される。また、反対に前記ＳｉＯ2膜２０の膜厚によってはエッチングする必要性はなくなる。
本実施例の構成において、前記ヒューズパターン１９はビット線パターン１８と同時に形成する必要はなく、前記ゲート電極１４に対応するワード線パターンと同時に形成してもよい。また、ヒューズパターン１９は先に説明したようなＷＳｉ／Ｓｉ構造を有するものに限定されるものではなく、他の金属シリサイド、特にＴｉＳｉ，ＭｏＳｉ，ＣｏＳｉ等の高融点金属シリサイド層とポリシリコンの積層構造、あるいはポリシリコンの単層構造で形成しても良い。さらに、前記ヒューズパターン１９はアモルファスシリコンにより形成してもよい。
さらに、前記エッチングストッパパターン２４も前記対向電極２３と同時に形成する必然性はなく、例えば前記対向電極２３と前記配線パターン２６との間に介在する多層配線構造の一部により形成してもよい。例えばかかる多層配線構造がＷ／ＴｉＮ／Ｔｉ構造を有する場合、その一部を構成するＷ層あるいはＴｉＮ／Ｔｉ層により形成してもよい。
さらに、本実施例において前記平坦化パターン２９としてＳＯＧのかわりにＴＥＯＳを使うことも可能である。
本実施例では対向電極パターン２３とエッチングストッパパターン２４の形成の際にキャパシタ誘電体膜２２を残すようになっているが、前記キャパシタ誘電体膜２２はエッチングストッパパターン２４と対向電極パターン２３のパターニングの際に同時にパターニングしてもよい。
さらに、前記図７Ｂの前記ポリシリコンパターン２４をエッチングストッパとして絶縁膜をエッチングする工程では前記開口部３２を形成するドライエッチング工程としてＣＦ4とＯ2の混合ガスをエッチングガスとしたドライエッチング工程を使ったが、前記開口部３２を形成するドライエッチング工程はかかる特定のガスの組み合わせに限定されるものではなく、前記エッチングストッパパターン２４およびＡｌ合金よりなるコンタクトパッド２７に対する反応性の低いエッチングガス系、例えばＣＦ4，ＣＨＦ3，Ｃ2Ｆ6，Ｃ4Ｆ8，ＣＨ2Ｆ2等のガスあるいはその混合ガスを使うことができる。また、これらのガスにさらにＡｒ，Ｎ2，Ｏ2あるいはＨｅを加えたガスを使ってもよい。特に、前記ＣＦ4とＯ2の混合ガス以外では、ＣＨＦ3とＯ2の混合ガスが好適である。
さらに、本実施例では図７Ｃの前記ポリシリコンパターン２４をエッチングするドライエッチング工程ではエッチングガスとしてＯ2とＣＦ4の混合ガスを使っているが、前記ドライエッチング工程におけるエッチングガスはＯ2とＣＦ4の混合ガスに限定されるものではなく、ＢＣｌ3，ＣＦ4，ＨＢｒ，ＳｉＣｌ4，Ｃｌ2，ＨＩ，Ａｒ，Ｎ2，Ｏ2，Ｈｅ等のガスあるいはその混合ガスを使うことができる。特に、前記Ｏ2とＣＦ4の混合ガス以外では、Ｃｌ2とＯ2の混合ガスが好適である。
さらに本実施例においては、前記ポリシリコンエッチングストッパパターン２４はフローティング電位にあるが、これを電気的に適当な電位にクランプしておくと前記レーザビームによるヒューズパターン１９の溶断工程において溶断したヒューズの断片が飛散して前記エッチングストッパパターン２４にコンタクトした場合にこれを検出することが可能になる。また、前記ポリシリコンヒューズパターン１９は隣接する配線パターン２６の電位により動作が不安定になる場合も考えられるが、このような状況が生じる場合には前記は配線パターン２６のうち前記ヒューズパターン１９を囲む部分の電位を所定電位に保持し、一種のガードリングを形成するようにしてもよい。
さらに本実施例はＤＲＡＭに限定されるものではなく、論理回路とＤＲＡＭを混載した半導体集積回路や、バイポーラ型を含むその他の冗長構成や付加的機能の選択可能性を要求される半導体集積回路一般に対しても有効である。
［第３実施例］
図８は本発明の第３実施例によるＤＲＡＭの構成を示す。ただし、図８中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図８を参照するに、本実施例では前記開口窓３２において前記ポリシリコンエッチングストッパ膜２４の側壁面を、図中に矢印で示すように前記開口窓３２の側壁面よりも後退して形成している。このように前記ポリシリコンエッチングストッパ膜２４の側壁面を後退させることにより、前記開口窓３２中に飛散した溶断ヒューズの断片を収容できる空間が形成され、先に図５で説明した問題点が解決される。
図９Ａ〜９Ｅは、図８の構造を形成する工程を簡略化して示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図９Ａ〜９Ｅ中、図８の要素のいくつかは簡単のため省略している。
図９Ａ，９Ｂを参照するに、図９Ａは図９Ｂの構造の平面図であり、一方図９Ｂは図９Ａ中ラインＡ−Ａに沿った断面図を示す。
図９Ａ，９Ｂの状態では、前記レジストパターン３４中に前記開口窓３２に対応して形成された開口部において前記ＢＰＳＧ膜２５，ＳｉＯ2膜２８およびパッシベーション膜３０よりなる絶縁膜構造の最上層が露出されている。また図９Ａは形成したいヒューズパターン１９を示す。前記ヒューズパターン１９は前記ビット線１８の延在方向に平行に延在する。
次に図９Ｃの工程で前記レジストパターン３４をマスクに前記絶縁膜構造を例えばＣ4Ｆ8とＣＨ2Ｆ2の混合ガス等、フレオンガス系のエッチングガスを使ったＲＩＥ法によりドライエッチングし、前記開口部３２において前記ポリシリコンエッチングストッパパターン２４を露出させる。この工程では、前記Ｃ4Ｆ8とＣＨ2Ｆ2の混合ガスの他に、Ｃ4Ｆ3とＣＦ4の混合ガスをＡｒで希釈したエッチングガス、あるいはＣ4Ｆ3とＣＦ4の混合ガスをＡｒで希釈したエッチングガス、あるいはＣ4Ｆ8とＣＨ2Ｆ2の混合ガスをベースとした希釈エッチングガスを使うこともできる。このようなフレオン系のエッチングガスはポリシリコンエッチングストッパパターン２４とは実質的に反応せず、このため前記エッチングストッパパターン２４がエッチングされることはない。
次に、図９Ｄの工程においてエッチングガスをＣＦ4とＯ2の混合ガスに切替え、ダウンフロードライエッチングあるいはケミカルドライエッチングにより前記開口部３２で露出された前記ポリシリコン膜２４を選択的に、かつ等方的にエッチングする。かかる選択的かつ等方的なドライエッチングの結果、前記ポリシリコンエッチングストッパパターン２４の側壁面は前記開口部の側壁面から距離Ｗだけ後退し、その結果前記開口部側壁面に空間２４Ａが形成される。その際、図９Ｄの工程では前記後退量Ｗが前記パターン２４の膜厚ｈよりも大きくなるようにエッチング時間を制御する。
図９Ｄの選択的かつ等方的ドライエッチング工程は、前記ＣＦ4とＯ2の混合ガス以外にも、ＮＦ3とＯ2の混合ガス、ＳＦ6とＯ2の混合ガス、あるいはＣＦ3とＯ2，ＮＦ3とＯ2，ＳＦ6とＯ2の混合ガスからＯ2を除いたガスをエッチングガスとして実行することもできる。
図９Ｅは、このようにして形成されたポリシリコンヒューズパターン１９に対してレーザビームによる溶断を行なった状態を示す。
図９Ｅを参照するに、レーザビームの照射によりヒューズパターン１９はその上のＳｉＯ2膜２０と共に瞬時に蒸発し、溶断部１９Ｘが形成される。その際、飛散したヒューズパターン１９の一部が前記溶断部１９Ｘを囲む領域において導電性の被着物１９Ｙを形成するが、本実施例では前記開口窓３２の側壁面において導電性のポリシリコンエッチングパターン２４の側壁面が後退しているため、かかる被着物１９Ｙは前記空間２４Ａに収容され、前記ポリシリコンパターン２４、あるいはその他の導体パターンと短絡することが回避される。
先にも説明したように、本実施例では前記後退量Ｗは前記パターン２４の厚さｈよりも大きくなるように設定されるが、例えばＷの値をｈの値の２倍以上に設定してもよい。
［第４実施例］
図１０Ａ〜１０Ｃは本発明の第４実施例によるＤＲＡＭの製造工程を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１０Ａを参照するに、本実施例のＤＲＡＭは第２実施例のＤＲＡＲと同様な構成を有するが、前記ＢＰＳＧ膜２５とその上の配線パターン２６およびコンタクトパッド２７を含む配線層との間に配線パターン８１と層間絶縁膜８２とを含む多層配線構造が挿入されている。また前記ＢＰＳＧ膜２５上の凹部には高密度プラズマＣＶＤ法により形成されＣＭＰ（化学機械研磨）工程により平坦化されたＳｉＯ2膜２５Ａが形成されている。また前記層間絶縁膜８２の凹部も同様な平坦化ＳｉＯ2膜８３により埋められており、前記配線層は前記層間絶縁膜８２，８３上に形成される。
図１０Ａの構造では前記コンタクトパッド２７と前記エッチングストッパパターン２４との間の高さの差が前記多層配線構造の分だけ増大するため、図１０Ｂの工程において前記開口部３２および３３を、レジストパターン３１をマスクに形成した場合、前記開口部３３において前記コンタクトパッド２７が露出した時点では前記開口部３２は前記ポリシリコンエッチングストッパパターン２４にまで到達しまい。また、これに伴い、前記開口部３２の底部は前記ＳＯＧパターン２９に対応した湾曲形状を有する。
勿論この状態でドライエッチングを継続し、前記開口部３２を前記ポリシリコンパターン２４まで到達させることは可能であるが、このような過剰エッチングを行なった場合、前記開口部３３においてエッチングダメージを無視できなくなり、前記コンタクトパッド２７におけるボンディングが不良になるおそれがある。
そこで、本実施例では図１０Ｃの工程においてレジストパターン３１を除去し、新たに前記開口部３２に対応した開口部を有し、しかも前記開口部３３を埋めるレジストパターン３１Ａを形成し、前記レジストパターン３１Ａをマスクに前記開口部３２のドライエッチング工程を継続する。その結果、図１０Ｃに示すように前記ヒューズパターン１９と協働する開口窓３２が形成される。この工程では前記開口部３３はレジストパターン３１Ａで埋められているため前記コンタクトパッド２７が過剰エッチングされることはない。
さらに図１０Ｄの工程において前記レジストパターン３１Ａを除去する。
本実施例ではこのように半導体装置が多層配線構造を有する場合でも、またポリシリコンエッチングストッパパターン２４とコンタクトパッド２７との間に大きな高さの差が存在する場合でも、安定に開口窓３２を形成することが可能になる。このため、本実施例の構成は特にＤＲＡＭ等のメモリ装置と論理挿置とを基板上にモノリシックに形成した半導体装置など、集積規模が大きく複雑な配線構造を有する半導体装置に適している。
【図１Ａ】
0004015704.tif 000002
【図１Ｂ】
0004015704.tif 000003
【図１Ｃ】
0004015704.tif 000004
【図２Ａ】
0004015704.tif 000005
【図２Ｂ】
0004015704.tif 000006
【図２Ｃ】
0004015704.tif 000007
【図２Ｄ】
0004015704.tif 000008
【図３Ａ】
0004015704.tif 000009
【図３Ｂ】
0004015704.tif 000010
【図３Ｃ】
0004015704.tif 000011
【図４Ａ】
0004015704.tif 000012
【図４Ｂ】
0004015704.tif 000013
【図４Ｃ】
0004015704.tif 000014
【図５】
0004015704.tif 000015
【図６Ａ】
0004015704.tif 000016
【図６Ｂ】
0004015704.tif 000017
【図６Ｃ】
0004015704.tif 000018
【図７Ａ】
0004015704.tif 000019
【図７Ｂ】
0004015704.tif 000020
【図７Ｃ】
0004015704.tif 000021
【図７Ｄ】
0004015704.tif 000022
【図８】
0004015704.tif 000023
【図９Ａ】
0004015704.tif 000024
【図９Ｂ】
0004015704.tif 000025
【図９Ｃ】
0004015704.tif 000026
【図９Ｄ】
0004015704.tif 000027
【図９Ｅ】
0004015704.tif 000028
【図１０Ａ】
0004015704.tif 000029
【図１０Ｂ】
0004015704.tif 000030
【図１０Ｃ】
0004015704.tif 000031
【図１０Ｄ】
0004015704.tif 000032