(57)【特許請求の範囲】
【請求項１】
書き換え可能な複数の半導体記憶素子を有する記憶手段が設けられた半導体装置であって、
前記半導体記憶素子に対するデータの書き換えのために入力されるＮ個（Ｎは２以上の整数）の前記半導体記憶素子のアドレスのそれぞれの一部または全部が、Ｎ個のアドレス格納回路に対して入力された順番に格納されるアドレス格納手段と、
前記半導体記憶素子から読み出されるデータが外部に読み出されることを制限する動作制限手段と、
前記半導体記憶素子のデータの読み出しのために入力された前記半導体記憶素子のＮ個のアドレスの順番が、前記アドレス格納手段に格納されたＮ個のアドレスの順番と一致するかを判定する判定回路と、その判定回路の判定の結果、入力された前記半導体記憶素子のＮ個のアドレスの順番と、前記アドレス格納手段に格納されたＮ個のアドレスの順番とが一致する場合に、前記動作制限手段による動作制限を解除する回路とを有するセキュリティ制御手段と、
を具備することを特徴とする半導体装置。
【請求項２】
書き換え可能な複数の半導体記憶素子を有する記憶手段が設けられた半導体装置であって、
前記半導体記憶素子に対するデータの書き換えのために入力されるＮ個（Ｎは２以上の整数）のアドレスのそれぞれの一部または全部が、Ｎ個のアドレス格納回路に対して入力された順番に格納されるアドレス格納手段と、
前記アドレス格納手段に格納されたＭ個（Ｍは２以上の整数）のアドレスに書き込まれたデータのそれぞれの一部または全部が、Ｍ個のデータ格納回路に対して前記アドレスに書き込まれた順番に格納されるデータ格納手段と、
前記半導体記憶素子から読み出されるデータが外部に読み出されることを制限する動作制限手段と、
前記半導体記憶素子のデータの読み出しのために入力された前記半導体記憶素子のＮ個のアドレスの順番と、前記アドレス格納手段に格納されたＮ個のアドレスの順番とを比較する比較回路を有するアドレス比較手段と、
前記読み出しのために入力された前記アドレスのデータを前記半導体記憶素子から前記動作制限手段を経由することなく読み出して、読み出されたＭ個のデータと前記データ格納手段に格納されたＭ個のデータとを比較する比較回路を有するデータ比較手段と、
前記アドレス比較手段によるアドレスの順番が一致し、かつ、前記データ比較手段によるデータが一致することによって前記動作制限手段による動作制限を解除する回路を有するセキュリティ制御手段と、
を具備することを特徴とする半導体装置。
【請求項３】
前記記憶手段には、複数の前記半導体記憶素子が一括して書き換え可能になった複数の書き換え単位が設けられており、前記アドレス格納手段が、前記書き換え単位によって構成されている請求項１または請求項２に記載の半導体装置。
【請求項４】
書き換え可能な複数の半導体記憶素子を有する記憶手段が設けられた半導体装置を制御する制御装置であって、
前記半導体記憶素子に対するデータの書き換えのために入力されるＮ個（Ｎは２以上の整数）の前記半導体記憶素子のアドレスのそれぞれの一部または全部が、Ｎ個のアドレス格納回路に対して入力された順番に格納されるアドレス格納手段と、
前記半導体記憶素子から読み出されるデータが外部に読み出されることを制限する動作制限手段と、
前記半導体記憶素子のデータの読み出しのために入力された前記半導体記憶素子のＮ個のアドレスの順番が、前記アドレス格納手段に格納されたＮ個のアドレスの順番と一致するかを判定する判定回路と、その判定回路の判定の結果、入力された前記半導体記憶素子のＮ個のアドレスの順番と、前記アドレス格納手段に格納されたＮ個のアドレスの順番とが一致する場合に、前記動作制限手段による動作制限を解除する回路とを有するセキュリティ制御手段と、
を具備することを特徴とする制御装置。
【請求項５】
書き換え可能な複数の半導体記憶素子を有する記憶手段が設けられた半導体装置を制御する制御装置であって、
前記半導体記憶素子に対するデータの書き換えのために入力されるＮ個（Ｎは２以上の整数）のアドレスのそれぞれの一部または全部が、Ｎ個のアドレス格納回路に対して入力された順番に格納されるアドレス格納手段と、
前記アドレス格納手段に格納されたＭ個（Ｍは２以上の整数）のアドレスに書き込まれたデータのそれぞれの一部または全部が、Ｍ個のデータ格納回路に対して前記アドレスに書き込まれた順番に格納されるデータ格納手段と、
前記半導体記憶素子から読み出されるデータが外部に読み出されることを制限する動作制限手段と、
前記半導体記憶素子のデータの読み出しのために入力された前記半導体記憶素子のＮ個のアドレスの順番と、前記アドレス格納手段に格納されたＮ個のアドレスの順番とを比較する比較回路を有するアドレス比較手段と、
前記読み出しのために入力された前記アドレスのデータを前記半導体記憶素子から前記動作制限手段を経由することなく読み出して、読み出されたＭ個のデータと前記データ格納手段に格納されたＭ個のデータとを比較する比較回路を有するデータ比較手段と、
前記アドレス比較手段によるアドレスの順番が一致し、かつ、前記データ比較手段によるデータが一致することによって前記動作制限手段による動作制限を解除する回路を有するセキュリティ制御手段と、
を具備することを特徴とする制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、書き換え可能な半導体記憶素子を有する半導体装置およびその制御装置に関し、特に、不正なアクセスから半導体記憶素子に格納された内容を保護するためのセキュリティ機能を備えた半導体装置およびその制御装置に関する。
【０００２】
【従来の技術】
半導体記憶装置等の半導体装置において、書き換え可能な半導体記憶素子に格納（記憶）される内容には、著作権で保護される内容や個人のプライバシー情報等のように第三者による不正な読み出しが望ましくない情報、あるいはＩＣカード等のように不正に書き換えられることが望ましくない情報が含まれることがある。このような不正なアクセスから記憶内容（データ）を保護するため、半導体記憶素子を有する半導体記憶装置またはそれを制御する装置には、セキュリティ機能を搭載したものがある。
【０００３】
以下に、従来のセキュリティ機能を備えた書き換え可能な不揮発性半導体記憶素子を有する半導体記憶装置について、図５〜図７を用いて説明する。
【０００４】
図５は、セキュリティ機能を実現するために最小限必要な構成を説明するための図である。このシステム６００では、メモリ操作手段６０４と、データを記憶するメモリ空間（半導体記憶素子）を有するメモリ６１３との間に、セキュリティ手段６０９を有することにより、要求された動作の一部または全部を制限することが可能である。
【０００５】
メモリ操作手段６０４は、外部からのアドレス信号６０１、制御信号６０２およびデータ信号６０３を受けて、メモリ６１３内の操作対象となる記憶単位（半導体記憶素子）を指定するアドレス信号６０５、メモリ６１３の操作内容を指定する制御信号６０７およびデータの入出力を行うデータ信号６０８によってメモリ６１３を操作する。
【０００６】
セキュリティ手段６０９は、メモリ操作手段６０４がメモリ６１３に対して行った動作の一部または全部を制限することが可能である。例えば、メモリ６１３に記憶された内容の読み出しを制限すること、メモリ６１３に記憶された内容の書き換えを制限すること、あるいはこれらの両方を制限することが挙げられる。
【０００７】
メモリ操作手段６０４がメモリ６１３に指示する動作内容は、アドレス信号６０５、制御信号６０７およびデータ信号６０８によってセキュリティ手段６０９に伝えられる。セキュリティ手段６０９は、その指示された動作内容が許可されている状態であれば、アドレス信号６１０、制御信号６１１およびデータ信号６１２を介して指示通りの動作を実行させる。一方、その指示された動作内容が許可されていない状態であれば、アドレス信号６１０、制御信号６１１およびデータ信号６１２のうちの少なくとも一つに何等かの変換処理を行うか、あるいは指示された動作がデータの出力を伴うものであれば、メモリ操作手段６０４へのデータ信号６０８に何等かの変換処理を行うことにより、動作制限を行ってセキュリティ機能を実現することができる。
【０００８】
図５に示した構成は、一つの装置に全ての手段を設けることも可能であり、あるいは複数の装置の組み合わせによってセキュリティ機能を実現することも可能である。例えば、一つの装置により図５に示したセキュリティ機能を実現する場合、外部とのインターフェイス回路がメモリ操作手段６０４となり、半導体記憶素子を有する回路であるメモリ６１３との間に半導体記憶素子の操作に関する動作の一部または全部を制限する回路を組み込めばよい。複数の装置により図５に示したセキュリティ機能を実現する場合、例えばメモリ操作手段６０４とセキュリティ手段６０９とメモリ６１３を全て別の装置により構成する場合には、メモリ操作手段６０４に相当するメモリコントローラーと、メモリ６１３に相当する半導体記憶装置との間に、半導体記憶素子の操作に関する動作の一部または全部を制限する装置を組み込めばよい。
【０００９】
以下に、一例として、セキュリティが解除されるまでは読み出し動作が制限され、読み出しが行われた場合にダミーデータが出力される半導体記憶装置について、さらに具体的に説明する。
【００１０】
図６は、図５に示したセキュリティ機能を実現するための従来の半導体記憶装置４５０の構成を説明するための図である。この半導体記憶装置４５０は、インターフェイス回路４０４、セキュリティ回路４０９およびメモリ空間を有するメモリ４１３を備えている。セキュリティ回路４０９は、パスワードを記憶するパスワード格納回路４１４、比較回路４１６およびメモリ４１３の動作を制限する動作制限回路４１８を備えている。この半導体記憶装置４５０は、電源投入時には読み出し動作が制限されるが、インターフェイス回路４０４を介して外部から入力されたパスワード（セキュリティ制御信号）４０７が内部に記憶された固定パスワードと一致した場合に、セキュリティが解除され、以後は読み出し動作を正常に実行することができる。
【００１１】
外部から半導体記憶装置４５０のメモリ４１３に格納された記憶内容（データ）を操作するときには、アドレス信号４０１、制御信号４０２およびデータ信号４０３が使用される。この操作時に、インターフェイス回路４０４は、内部アドレス信号４０５、内部制御信号４０６、内部データ信号４０８によってメモリ４１３を操作する。セキュリティが解除された状態では、外部からのアドレス信号４０１、制御信号４０２およびデータ信号４０３に従ってアドレス信号４１０、制御信号４１１およびデータ信号４１２を受け渡しすることによって、正常な動作が可能である。
【００１２】
この半導体記憶装置４５０は、電源投入後の初期状態では、セキュリティ回路４０９によりメモリ４１３の動作の一部または全部が制限され、動作しないか、または命令された動作と異なる動作を実行する。ここでは、メモリ領域の読み出しが実行されたときに、正常なデータの替わりにダミーデータが出力される例について説明する。この構成では、初期状態でメモリ内容の読み出しを実行しても、ダミーデータが出力され、不正読み出しを防止することができる。このような不正読み出し防止機能を実現するためには、例えば特開昭５９−１５２５９９号公報に記載されているように、セキュリティ回路４０９からアドレス信号４１０を出力しないようにする方法、または特開平６−２５０９３９号公報に記載されているように、セキュリティ回路４０９がメモリ４１３から受け取ったデータ信号４１２を撹乱してデータ信号４０８に出力する方法等を利用することができる。さらに、セキュリティ回路４０９が制御信号４１１に読み出しを指示する制御を出力しないようにする方法によっても実現することができる。
【００１３】
読み出し制限を解除するためには、外部から動作制限解除用のパスワード（セキュリティ制御信号）４０７を入力する。外部から入力されたパスワード４０７は、パスワード格納回路４１４に記憶されたパスワード信号４１５と比較回路４１６により比較され、一致した場合には動作制限解除信号（パスワード一致信号）４１７を生成する。動作制限回路４１８は、動作制限解除信号４１７が生成されると、以後の読み出し動作を許可する。それ以後は、読み出しが要求された場合に正常に読み出し動作が実行される。
【００１４】
この手法によれば、パスワードおよびパスワードの入力方法を知らない場合には記憶内容を正しく読み出すことができないため、これらを公開しなければ、第三者による不正な読み出しを防止することができる。
【００１５】
図７は、図６に示した従来例とは別の手法により半導体記憶装置のセキュリティ機能を実現するためのシステム５００の構成を説明するための図である。このシステム５００は、例えばＣＰＵのようなメモリに対してアクセスを要求する制御装置５０１、セキュリティ機能付き半導体記憶装置５５０およびセキュリティ制御装置５０６を備えている。このシステム５００において、制御装置５０１は、アドレス信号５０２、制御信号５０３およびデータ信号５０５を利用して半導体記憶装置５５０を操作するが、半導体記憶装置５５０のセキュリティが解除されるまでは、制御装置５０１が半導体記憶装置５５０を完全に操作することは不可能である。
【００１６】
セキュリティ制御装置５０６は、セキュリティ機能付き半導体記憶装置５５０のセキュリティ機能を解除する動作を行う。半導体記憶装置５５０は、セキュリティ通信信号５０４の内容によってセキュリティ制御装置５０６が所定の装置であることが確認された場合にのみ、正常にセキュリティを解除する。そして、セキュリティ通信信号５０４の送受信相手が所定の装置でない場合には、セキュリティを解除せず、従って、半導体記憶装置５５０の動作の一部または全部が制限される。
【００１７】
電源投入後の初期状態では、セキュリティ機能により、半導体記憶装置５５０の内容を外部から正しく読み出すことができない。半導体記憶装置５５０は、セキュリティ制御装置５０６に、接続されている装置を正しく確認するための信号（セキュリティ通信信号）５０４を送信し、セキュリティ制御装置５０６はその信号５０４を元にして生成した信号５０４を返信する。半導体記憶装置５５０は、返信された信号５０４が期待値と一致するか否かを判断して、一致すれば外部に正しいセキュリティ制御装置５０６が接続されていると見なしてセキュリティを解除する。これらの信号５０４の送受信を何重にも繰り返してセキュリティを高めることが可能である。
【００１８】
さらに、図６に示した半導体記憶装置４５０が備えるセキュリティ機能とは異なり、半導体記憶装置５５０とセキュリティ制御装置５０６との間の通信内容を毎回異なる内容にすることが可能なため、単純な信号解析によりセキュリティを解除するのが困難である。
【００１９】
この手法によれば、半導体記憶装置５５０は、所定の装置であるセキュリティ制御装置５０６に接続されたときにのみ正常な読み出し動作が可能になるため、非常に強固なセキュリティ機能を実現することができる。
【００２０】
以上では、不正な読み出しを防止する場合について説明したが、その他の動作を制限する場合も同様に、セキュリティ機能を実現することができる。例えば、不正なメモリ内容の書き換え動作を防止したい場合には、上記読み出し動作の制限方法および制限解除方法と同じ条件を書き換え動作の制限条件および制限解除条件として利用することができる。
【００２１】
【発明が解決しようとする課題】
しかしながら、上述した従来のセキュリティ機能の実現方法には、以下のような問題がある。
【００２２】
図６に示した手法では、セキュリティを解除するためにセキュリティを操作する一定の操作が含まれるため、第三者がパスワード（セキュリティ制御信号）４０７のような入力信号を解析することにより、比較的容易にセキュリティ解除方法を知ることができる。
【００２３】
これに対して、図７に示した手法では、半導体記憶装置５５０がセキュリティ装置５０６に期待する出力内容（セキュリティ通信信号５０４）を変化させることができるため、さらに強固なセキュリティ機能を実現することができる。しかし、この手法では、別の装置を半導体記憶装置の外部に用意する必要があるため、製品のコスト面やサイズ面でのペナルティが大きい。
【００２４】
本発明はこのような従来技術の課題を解決するためになされたものであり、第三者によるセキュリティ解除方法の解析が困難で、さらに、必ずしも特別な装置を外部に設けずにセキュリティ機能を実現して、不正な読み出しや書き換えを防ぐことができる半導体装置およびその制御装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明の半導体装置は、書き換え可能な複数の半導体記憶素子を有する半導体装置であって、該半導体記憶素子への書き換えが要求されたときに、書き換えが要求された半導体記憶素子のアドレスの少なくとも一部、またはアドレスとデータの少なくとも一部を格納する格納手段と、該半導体記憶素子の操作に関する動作の一部または全部を制限する動作制限手段とを備え、該格納手段に格納されたアドレスおよびデータの少なくともいずれか一方を用いて、該動作制限手段による動作制限を解除し、そのことにより上記目的が達成される。
【００２６】
上記構成によれば、格納手段に格納されたアドレスおよびデータの少なくともいずれか一方を用いて動作制限を解除するまでは、半導体記憶素子の操作に関する動作の一部または全部を制限することが可能である。図６に示した従来の手法に比べて、第三者がセキュリティ解除方法を解析するのが困難である。また、図７に示した従来の手法のようにセキュリティ機能を実現するための装置を半導体装置の外部に用意する必要がないため、製品のコスト面やサイズ面でのペナルティを少なくすることが可能である。
【００２７】
前記格納手段として、アドレス格納手段およびデータ格納手段の少なくともいずれか一方を複数有しているのが好ましい。
【００２８】
上記構成によれば、書き換えが要求された半導体記憶素子のアドレスの少なくとも一部、またはアドレスとデータの少なくとも一部を、複数格納することができる。よって、さらに第三者がセキュリティ解除方法を解析するのが困難になり、不正利用の困難な半導体装置を実現することが可能となる。
【００２９】
前記格納手段の少なくとも一つにアドレスまたはデータが格納されていないものがあるときには、前記動作制限手段による動作制限を解除しないようにすることができる。
【００３０】
上記構成によれば、初期状態でのセキュリティを確保することが可能である。
【００３１】
前記格納手段のうち、アドレス格納手段に記憶されたアドレスで指定される半導体記憶素子の内容を読み出した結果と、データ格納手段に格納されたデータを比較する比較手段を備え、比較結果が不一致の場合には、前記動作制限手段による動作制限を解除しないようにすることができる。
【００３２】
上記構成によれば、読み出し時にデータが変更されていないことを確認することができるので、より強固なセキュリティを実現することが可能である。
【００３３】
本発明の半導体装置は、書き換え可能な複数の半導体記憶素子を有する半導体装置であって、該半導体記憶素子への書き換えが要求されたときに、書き換えが要求された半導体記憶素子のアドレスの少なくとも一部を格納する格納手段と、所定の複数のアドレスの一部または全部を格納する第二格納手段と、該格納手段に格納されたアドレスと該第二格納手段に格納されたアドレスとを比較する比較手段と、該半導体記憶素子を操作に関する動作の一部または全部を制限する動作制限手段とを備え、比較結果が全て一致した場合に、該動作制限手段による動作制限を解除し、そのことにより上記目的が達成される。
【００３４】
上記構成によれば、格納手段に格納されたアドレスと第二格納手段に格納された規定アドレスを比較することによって、より強固なセキュリティを実現することができる。
【００３５】
一括して書き換え可能な複数の半導体記憶素子からなる１または２以上の書き換え単位を有する記憶手段を備え、前記格納手段として、書き換えが要求された書き換え単位に含まれる半導体記憶素子を用いてもよい。
【００３６】
上記構成によれば、格納手段を、半導体装置を構成する半導体記憶素子の少なくとも一部と一括して書き換えることにより、セキュリティの設定条件が可変となり、より強固なセキュリティを実現することができる。なお、第二格納手段はメモリ書き換え単位内に形成されることはない。これは、第二格納手段をメモリ書き換え単位内に形成すると、書き換え単位を書き換えたときに第二格納手段の記憶内容が失われ、書き換え後の内容をユーザーが自由に設定できるからである。
【００３７】
本発明の制御装置は、書き換え可能な複数の半導体記憶素子を有する半導体装置を制御する制御装置であって、該半導体記憶素子への書き換えが要求されたときに、書き換えが要求された半導体記憶素子のアドレスの少なくとも一部、またはアドレスとデータの少なくとも一部を格納する格納手段と、該半導体記憶素子を操作に関する動作の一部または全部を制限する動作制限手段とを備え、該格納手段に格納されたアドレスおよびデータの少なくともいずれか一方を用いて、該動作制限手段による動作制限を解除し、そのことにより上記目的が達成される。
【００３８】
上記構成によれば、半導体記憶素子に書き換えが要求された場合に、格納手段に格納されたアドレスおよびデータの少なくともいずれか一方を用いて動作制限を解除するまでは、半導体記憶素子の操作に関する動作の一部または全部を制限することが可能である。図６に示した従来の手法に比べて、第三者がセキュリティ解除方法を解析するのが困難である。また、システム上で使用されている半導体記憶装置以外の装置、例えばメモリコントローラ等にセキュリティ機能を組み込むことが可能であり、図７に示した従来の手法に比べて製品のコスト面やサイズ面でのペナルティを少なくすることが可能である。
【００３９】
前記格納手段として、アドレス格納手段およびデータ格納手段の少なくともいずれか一方を複数有しているのが好ましい。
【００４０】
上記構成によれば、さらに第三者がセキュリティ解除方法を解析するのが困難になり、不正利用の困難な半導体装置を実現することが可能となる。
【００４１】
前記格納手段の少なくとも一つにアドレスまたはデータが格納されていないものがあるときには、前記動作制限手段による動作制限を解除しないようにすることができる。
【００４２】
上記構成によれば、初期状態でのセキュリティを確保することが可能である。
【００４３】
前記格納手段のうち、アドレス格納手段に記憶されたアドレスで指定される半導体記憶素子の内容を読み出した結果と、データ格納手段に格納されたデータを比較する比較手段を備え、比較結果が不一致の場合には、前記動作制限手段による動作制限を解除しないようにすることができる。
【００４４】
上記構成によれば、読み出し時にデータが変更されていないことを確認することができるので、より強固なセキュリティを実現することが可能である。
【００４５】
本発明の制御装置装置は、書き換え可能な複数の半導体記憶素子を有する半導体装置を制御する制御装置であって、該半導体記憶素子への書き換えが要求されたときに、書き換えが要求された半導体記憶素子のアドレスの少なくとも一部を格納する格納手段と、所定の複数のアドレスの一部または全部を格納する第二格納手段と、該格納手段に格納されたアドレスと該第二格納手段に格納されたアドレスとを比較する比較手段と、該半導体記憶素子を操作に関する動作の一部または全部を制限する動作制限手段とを備え、比較結果が全て一致した場合に、該動作制限手段による動作制限を解除し、そのことにより上記目的が達成される。
【００４６】
上記構成によれば、格納手段に格納されたアドレスと第二格納手段に格納された規定アドレスを比較することによって、より強固なセキュリティを実現することができる。
【００４７】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００４８】
（実施形態１）
図１は、本実施形態１のセキュリティ機能を備えた書き換え可能な半導体記憶素子を有する半導体装置５０の構成を説明するための図である。この半導体装置５０は、インターフェイス回路４、セキュリティ回路９および書き換え可能な半導体記憶素子からなるメモリ１３を備えている。セキュリティ回路９は、アドレス格納制御回路１４、Ｎ個のアドレスを格納することができるアドレス格納回路１６、セキュリティ制御回路１８およびメモリ１３の動作を制限する動作制限回路２０を備えている。メモリ１３は、スタティックＲＡＭ等の揮発性半導体記憶素子またはＥＥＰＲＯＭ等の不揮発性半導体記憶素子からなる。
【００４９】
この半導体装置５０は、一つの装置によってセキュリティ機能を実現する半導体記憶装置の一例であるが、本発明は必ずしも単一の装置で実現される必要はない。例えばインターフェイス回路４およびセキュリティ回路９を含むセキュリティ装置によってメモリ１３を含む半導体記憶装置を制御する場合のように、複数の装置の組み合わせによってセキュリティ機能を実現することも可能である。
【００５０】
半導体装置５０のセキュリティ動作、すなわち、書き換え可能な半導体記憶素子の操作に関する動作を制限する方法について、以下に説明する。ここでは、一部の領域の読み出し動作の出力をダミーデータに置き換えることによりメモリ内容の読み出しを制限する不正読み出し防止機能の例について説明する。
【００５１】
この半導体装置５０は、外部からアドレス信号１、制御信号２およびデータ信号３を用いて、メモリ１３に格納されたデータの読み出しが実行される。
【００５２】
インターフェイス回路４は、これらのアドレス信号１、制御信号２およびデータ信号３を解析して、読み出し動作が命令されたことを認識する。そして、内部アドレス信号５、内部制御信号６によって、アドレス信号５で指定されたアドレスのデータを内部データ信号８によって伝えるように内部に命令する。このインターフェイス回路４は、外部から入力された信号を解析する回路、必要に応じて半導体記憶装置５０の記憶内容を操作するための動作を制御するステート・マシーン、外部からの要望に応じて出力信号を制御する回路等を含み、具体的な内容や構成は、半導体記憶装置５０の仕様によって様々である。
【００５３】
セキュリティ回路９は、アドレス信号１０および制御信号１１を用いてメモリ１３の内容をデータ信号１２から読み出す。初期状態ではセキュリティ制御回路１８はリセットされ、内部制御信号１９を発行することによりセキュリティが解除されていないことを動作制限回路２０に伝達する。動作制限回路２０は、入力された内部アドレス信号５を判定して、予め定められたアドレスであった場合に、メモリ１３から読み出したデータ（データ信号１２）をダミーデータに置換して内部データ信号８に出力する。このとき、セキュリティ解除動作が進行することもあるが、これについては後述する。
【００５４】
インターフェイス回路４は、ダミーデータに置換された内部データ信号８を、データ信号３によって外部に出力する。その結果、特定のアドレスの読み出しを正常に実行することができなくなり、半導体装置に記憶された内容の不正な読み出しや利用を防止することができる。
【００５５】
なお、読み出しを制限する手段としては、動作制限回路２０がデータ信号を置換する方法以外にも、アドレス信号５を置換してアドレス信号１０に出力する方法や、制御信号１１に読み出しを指示する信号を出力しないようにする方法等、様々な方法を利用することができ、特に限定されるものではない。
【００５６】
動作制限回路２０は、読み出しを制限する以外にも、半導体記憶素子を操作する動作を制限するものであればいずれも用いることができる。例えばメモリ１３に含まれるデータの書き換えが外部から命令されたときに、アドレス信号５を置換してアドレス信号１０に出力したり、または、データ信号８を置換してデータ信号１２に出力して、外部から命令された半導体記憶素子を操作する動作を正常に行わないことで、半導体記憶装置の不正な使用を防止することができる。
【００５７】
次に、半導体装置５０のセキュリティ解除動作について、以下に説明する。
【００５８】
半導体装置５０に対して、外部からアドレス信号１、制御信号２およびデータ信号３を用いてあるアドレスへのデータ書き換えが要求された場合、アドレス格納制御回路１４は、アドレス格納回路１６にまだアドレスが格納されていないものがあれば、アドレス格納制御信号１５を発行して、そこに書き換えが要求されたアドレスを格納する。このとき、アドレスはアドレス格納回路１〜Ｎに順番に格納される。また、アドレス格納制御回路１４は、全てのアドレス格納回路１〜Ｎにアドレスが格納されているか否かをアドレス信号１７を介して判断し、全てのアドレス格納回路にアドレスが格納されている場合には、アドレスの格納を行わない。
【００５９】
アドレス格納回路１〜Ｎのうちの少なくとも１つにアドレスが格納されていないものがある場合にはセキュリティを解除することはできず、全てのアドレス格納回路１〜Ｎにアドレスが格納されている場合に、格納されたアドレスを用いてセキュリティ解除を行うことが可能になる。なお、格納されるアドレスは、アドレス値そのものではなく、書き換え順序に意味があるため、必ずしもアドレスの全ビットを格納する必要はなく、一部であってもよい。
【００６０】
アドレス格納制御回路１４としては、例えば信号１７によってアドレス格納回路１〜Ｎのうちのアドレスが格納されていない回路を検知する回路を含み、内部制御信号６によりアドレス格納が指示されたときにアドレスの格納されていない回路へアドレス信号５を格納するように信号１５によって命令する回路等を使用することができる。
【００６１】
アドレス格納回路１６としては、例えば各アドレス格納回路がアドレスのビット数と等しいレジスタ回路と、アドレスが格納されていることを表わすビットを記憶するレジスタ回路を含む回路等を使用することができる。信号１５によってアドレス信号５を格納することを指示されたアドレス格納回路１〜Ｎのうちの１つは、アドレス信号５をレジスタ回路に記憶し、さらに、アドレスが格納されていることを表わすビットをセットする。
【００６２】
セキュリティ解除方法としては、例えば、アドレス格納回路１６に格納されたアドレスをパスワードとして、セキュリティ制御信号７を介して入力することを要求する方法等を用いることができる。このセキュリティ制御信号７は、外部から入力される信号からインターフェイス回路４で生成されるものである。
【００６３】
または、ある順番に読み出し動作を実行して、そのときのアドレス値および順番がアドレス格納回路１６に格納されているものと一致した場合に解除する方法等を用いてもよい。さらに、特開平３−２０４０５３号公報や特開平１−１７３２４４号公報に、読み出し動作のアドレスの順序が正しいか否かをセキュリティの制御に使用する技術が開示されており、この技術を利用することもできる。
【００６４】
このようなセキュリティ解除は、セキュリティ制御回路１８によって行われ、セキュリティの解除を指示する信号をセキュリティ制御信号１９によって動作制限回路２０に出力する。セキュリティの解除を指示する信号を受けると、動作制限回路２０は読み出しが要求された場合に動作制限を行わず、正常に読み出し動作が行われる。
【００６６】
本実施形態では、不正な読み出しを防止する例について説明したが、本発明はこれに限られず、その他の半導体記憶素子の操作、例えば書き換え等に対しても同様に利用可能であることは明らかである。例えば、書き換えの制限に利用する場合には、動作制限回路２０が、書き換えを行うアドレスとしてアドレス信号５とは異なるアドレスをアドレス信号１０に出力する方法を用いることができる。または、セキュリティが解除されるまでは制御信号１１に書き換えを指示する信号を出力しないようにする方法や、内部データ信号８から伝えられた書き換え内容と異なる内容をデータ信号１２に出力する等の手段によって、上記読み出し制限と同様に、書き換え動作を制限することが可能である。
【００６７】
（実施形態２）
図２は、本実施形態２のセキュリティ機能を備えた書き換え可能な半導体記憶素子を有する半導体装置１５０の構成を説明するための図である。この半導体装置１５０は、インターフェイス回路１０４、セキュリティ回路１０９および書き換え可能な半導体記憶素子からなるメモリ１１３を備えている。セキュリティ回路１０９は、アドレス・データ格納制御回路１１４、Ｎ個のアドレスを格納することができるアドレス格納回路１１６、Ｍ個のデータを格納することができるデータ格納回路１２１、アドレス比較回路１１８、データ比較回路１２３、セキュリティ制御回路１２５およびメモリ１１３の動作を制限する動作制限回路１２７を備えている。
【００６８】
この半導体装置１５０は、一つの装置によってセキュリティ機能を実現する半導体記憶装置の一例であるが、本発明は必ずしも単一の装置で実現される必要はない。例えばインターフェイス回路１０４およびセキュリティ回路１０９を含むセキュリティ装置によってメモリ１１３を含む半導体記憶装置を制御する場合のように、複数の装置の組み合わせによってセキュリティ機能を実現することも可能である。なお、格納可能なアドレスの個数Ｎと格納可能なデータの個数Ｍとは必ずしも一致している必要はないが、本実施形態ではＭ＝Ｎの場合について説明する。本実施形態において、メモリ１１３、インターフェイス回路１０４および動作制限回路１２７としては、実施形態１のメモリ１３、インターフェイス回路４および動作制限回路２０と同様なものを用いることができる。
【００６９】
半導体装置１５０のセキュリティ動作について説明する。ここでは、一部の領域の読み出し動作の出力をダミーデータに置き換えることによりメモリ内容の読み出しを制限する不正読み出し防止機能の例について説明する。
【００７０】
この半導体装置１５０は、外部からアドレス信号１０１、制御信号１０２およびデータ信号１０３を用いて、メモリ１１３に格納されたデータの読み出しが実行される。電源投入後の初期状態では、少なくとも一部領域の読み出しが制限され、動作制限回路１２７は、セキュリティ機能が解除されるまでは、メモリ１１３から読み出したデータ信号１１２に何らかの演算を施した結果を内部データ信号１０８に出力するか、制御信号１１１を発行しないか、または内部アドレス信号１０５で示されるアドレスに何らかの変換を加えたアドレスをアドレス信号１１０に出力する。その結果、読み出し動作を正常に実行することができなくなる。
【００７１】
次に、半導体装置１５０のセキュリティ解除動作について説明する。
【００７２】
半導体装置１５０に対して、外部からアドレス信号１０１、制御信号１０２およびデータ信号１０３を用いてあるアドレスへのデータ書き換えが要求された場合、アドレス・データ格納制御回路１１４は、アドレス格納回路１１６にまだアドレスが格納されていないものがあれば、そこに書き込みが要求されたアドレスを格納する。このとき、アドレスはアドレス格納回路１〜Ｎに順番に格納される。同時に、書き込まれたデータがデータ格納回路１〜Ｍ（ここではＭ＝Ｎ）に順番に格納される。また、アドレス・データ格納制御回路１１４は、全てのアドレス格納回路１〜Ｎおよびデータ格納回路１〜Ｍ（ここではＭ＝Ｎ）にアドレスおよびデータが格納されている場合にはアドレスおよびデータの格納を行わない。
【００７３】
本実施形態では、アドレスの格納をインターフェイス回路１０４からの内部制御信号（アドレス格納制御信号）１０６によって制御し、データの格納をインターフェイス回路１０４からの内部制御信号（データ格納制御信号）１０７によって制御する。全てのアドレス格納回路１〜Ｎにアドレスが格納されている場合、または全てのデータ格納回路１〜Ｍ）にデータが格納されている場合には、アドレス・データ格納制御回路１１４は各々アドレス格納制御信号１１５およびデータ格納制御信号１２０を生成しないことで、格納を禁止する。全てのアドレス格納回路１〜Ｎおよび全てのデータ格納回路１〜Ｍにアドレスおよびデータが格納されている場合に、格納されたアドレスおよびデータを用いてセキュリティ解除が可能となる。なお、格納されるアドレスおよびデータは、値そのものではなく、書き換え順序に意味があるため、必ずしも全ビットを格納する必要はなく、一部であってもよい。本実施形態において、アドレス・データ格納制御回路１１４、アドレス格納回路１１６およびデータ格納回路１２１としては、実施形態１のアドレス格納制御回路１４およびアドレス格納回路１６と同様なものを用いることができる。
【００７４】
具体的なセキュリティ解除方法としては、様々な方法が挙げられる。例えば、ある順番に読み出し動作を実行して、そのときのアドレス値および順番がアドレス格納回路１１６に格納されているものと一致した場合に解除する方法等を用いてもよい。さらに、以下のような方法を用いてもよい。読み出し動作が実行されたときに、アドレス比較回路１１８によって、読み出しが要求されたアドレス（アドレス信号１０５）とアドレス格納回路１１６に格納されたアドレス（アドレス信号１１７）とを比較して、比較結果を一致検出信号１１９を介してセキュリティ制御回路１２５に伝達する。また、データ比較回路１２３によって、データ信号１１２を介して読み出されたデータとデータ格納回路１２１に格納されたデータ（データ信号１２２）を比較して、比較結果を一致検出信号１２４を介してセキュリティ制御回路１２５に伝達する。そして、アドレスが一致し、かつ、データが不一致であることをセキュリティ制御回路１２５が確認した場合には、記憶内容が不正に書き換えられたと判断して、セキュリティ制御信号１２６を介して動作制限回路１２７を制御することにより、セキュリティの解除を禁止する。一方、アドレスが一致し、かつ、データが一致したことをセキュリティ制御回路１２５が確認した場合には、セキュリティの解除を指示する信号をセキュリティ制御信号１２６によって動作制限回路１２７に出力する。セキュリティの解除を指示する信号を受けると、動作制限回路１２７は読み出しが要求された場合に動作制限を行わず、正常に読み出し動作が行われる。
【００７５】
本実施形態において、セキュリティ制御回路１２５は、例えば、操作されたアドレスの順序を判定する回路を応用したものを使用することができる。すなわち、この従来回路にアドレスの一致だけではなく対応するデータの一致も判定する判定回路を組み込むことにより、実現することが可能である。
【００７６】
本実施形態では、不正な読み出しを防止する例について説明したが、本発明はこれに限られず、その他の半導体記憶素子の操作、例えば書き換え等に対しても同様に利用可能であることは実施形態１と同様に明らかである。例えば、書き換えの制限に利用する場合には、動作制限回路１２７により書き換え動作をキャンセルしたり、または指示とは異なる書き換え動作を実行すること等により、上記読み出し制限と同様に、書き換え動作を制限することが可能である。
【００７７】
（実施形態３）
図３は、本実施形態３のセキュリティ機能を備えた書き換え可能な半導体記憶素子を有する半導体装置２５０の構成を説明するための図である。ここでは、実施形態１と同様なセキュリティ機能を有する半導体装置において、アドレス格納回路として書き換え可能な半導体記憶素子を用いた例について説明する。
【００７８】
この半導体装置２５０は、インターフェイス回路２０４、セキュリティ回路２０９および一括書き換え可能な半導体記憶素子からなるメモリ書き換え単位２１４を１または２以上有するメモリを備えている。セキュリティ回路２０９は、アドレス格納制御回路２１５、セキュリティ制御回路２１７およびメモリの動作を制限する動作制限回路２１９を備えている。Ｎ個のアドレスを格納することができるアドレス格納領域１〜Ｎはメモリ書き換え単位２１４に含まれている。
【００７９】
このアドレス格納領域１〜Ｎとして、通常の書き換えが要求されるアドレスを使用すると、この領域に対して通常の使用ができなくなる。また、通常の書き換えによりセキュリティ情報として格納されているアドレスが破壊されるおそれもある。従って、アドレス格納領域１〜Ｎとして、通常の書き換えが要求されるアドレスとは別の領域を用意することが好ましい。例えば、ブロック消去が可能なフラッシュメモリに本発明を適用する場合には、一括で消去されるブロック内に通常使用されるアドレスとは別に行線や列線を追加して、追加された行線や列線に接続されるメモリセルをアドレス格納領域１〜Ｎとして利用することが可能である。
【００８０】
この半導体装置２５０は、一つの装置によってセキュリティ機能を実現する半導体記憶装置の一例であるが、本発明は必ずしも単一の装置で実現される必要はない。例えばインターフェイス回路２０４およびセキュリティ回路２０９を含むセキュリティ装置によってメモリ（メモリ書き換え単位２１４）を含む半導体記憶装置を制御する場合のように、複数の装置の組み合わせによってセキュリティ機能を実現することも可能である。
【００８１】
半導体装置２５０のセキュリティ動作については、動作制限回路２１９がメモリから読み出されたデータ信号２１２に何らかの操作を加えて内部データ信号２０８に伝達する手段等を利用することができ、具体的には実施形態１と同様な方法が挙げられる。
【００８２】
一括書き換えの手段としては、バッファを利用した書き換えや、フラッシュＥＥＰＲＯＭのブロック消去等を利用することができる。以下では、ブロック一括消去が可能なフラッシュＥＥＰＲＯＭを用いた例について説明するが、バッファを用いた書き換えについても全く同様の手法が可能である。また、以下では、不正なデータ書き換えを制限するために、消去動作の制限が解除されるまではメモリ書き換え単位２１４の消去ができない場合について説明する。
【００８３】
半導体装置２５０に対して、外部からアドレス信号２０１、制御信号２０２およびデータ信号２０３を用いてあるアドレスへのデータ書き換えが要求され、その要求をインターフェイス回路２０４が認識すると、インターフェイス回路２０４が内部制御信号２０６によりアドレス格納制御回路２１５に伝達する。アドレス格納制御回路２１５は、そのアドレスがメモリ書き換え単位２１４に含まれることを判断し、信号２２９によりインターフェイス回路２０４に伝達する。インターフェイス回路２０４は、アドレス格納領域１〜Ｎの記憶内容を読み出し、アドレス格納領域１〜Ｎにまだアドレスが格納されていないものがあれば、そこに書き換えが要求されたアドレスを格納する。この動作とは別に、半導体記憶装置２５０に対して外部から要求されたデータ書き換えを実行する。
【００８４】
このとき、アドレスはアドレス格納領域１〜Ｎに順番に格納される。また、アドレス格納制御回路２１５は、全てのアドレス格納領域１〜Ｎにアドレスが格納されている場合には、アドレスの格納を行わず、通常のデータ書き換えのみを実行する。
【００８５】
さらに、アドレス格納制御回路２１５は、アドレス格納領域１〜Ｎのうちの少なくとも１つにアドレスが格納されていないものがあることを確認すると、アドレス格納制御信号２１６を介して動作制限回路２１９に伝達し、動作制限回路２１９は、メモリ書き換え単位２１４の消去動作を禁止する。すなわち、全てのアドレス格納領域１〜Ｎにアドレスが格納されている場合に、格納されたアドレスを用いてメモリ書き換え単位２１４の消去が可能になる。消去を禁止する手段としては、制御信号を発行しないこと等を用いることができる。なお、格納されるアドレスは、アドレス値そのものではなく、書き換え順序に意味があるため、必ずしもアドレスの全ビットを格納する必要はなく、一部であってもよい。
【００８６】
具体的なセキュリティ解除方法としては、例えば、ある順番に読み出し動作を実行して、そのときのアドレス値および順番がメモリ書き換え単位２１４内のアドレス格納領域１〜Ｎに格納されているものと一致した場合に解除する方法等を用いることができる。
【００８７】
このようなセキュリティ解除は、セキュリティ制御回路２１７によって行われ、セキュリティの解除を指示する信号をセキュリティ制御信号２１８によって動作制限回路２１９に出力する。セキュリティの解除を指示する信号を受けると、動作制限回路２１９は消去が要求された場合に動作制限を行わず、正常に消去動作が行われる。
【００８８】
本実施形態において、セキュリティ制御回路２１７は、例えば、操作されたアドレスの順序を判定する回路に、アドレス格納領域１〜Ｎに格納されてデータ信号２１２を通じて読み出された内容をラッチするラッチ回路を追加した回路等を使用することができる。このラッチされたアドレスを規定アドレスとして使用することが可能である。
【００８９】
本実施形態では、メモリ書き換え単位２１４が消去されると、この中に含まれるアドレス格納領域１〜Ｎも全て消去される。アドレス格納領域１〜Ｎにアドレスが格納されていないものがあるときには消去ができず、この消去動作によって消去が許可されなくなるが、消去直後にさらに同じ消去を実行する必要はないので、これは本発明の欠点にはならず、むしろ無駄な消去動作を自動的に防ぐことができるという利点になる。
【００９０】
メモリ書き換え単位２１４とは別にアドレス格納領域を用意した場合には、メモリ書き換え単位２１４の消去と同時にアドレス格納領域を消去したいときに、２回の消去、または同時に消去を行うための特別な手法が必要になる。本実施形態では、このような問題を克服することが可能である。
【００９１】
さらに、本実施形態において、実施形態２のようなデータ格納手段（データ格納領域）を追加することも可能である。その場合には、消去が実行されたときに必ずデータ格納領域に格納された対応するデータも消去する必要があるので、データ格納領域も同一のメモリ書き換え単位に含めることによって、消去回数を増加させることなくデータ格納手段を追加することができる。
【００９２】
本実施形態によれば、アドレス格納手段として半導体装置が有する半導体記憶素子と同種のものを利用することができるため、他の記憶素子を使用するための回路や製造プロセスを必ずしも別途必要としない。
【００９３】
例えば、消去動作が制限される半導体記憶素子が揮発性である場合、電源切断によりデータが失われる。この場合、消去動作を制限するためのアドレス格納手段に不揮発性記憶素子を用いることは意味がないだけではなく、電源投入後にすでに書き込まれているアドレス格納領域をクリアするために書き換えを実行する必要があり、不便である。よって、アドレス格納手段も揮発性であることが望ましい。一方、半導体装置の有する半導体記憶素子が不揮発性である場合、電源切断により記憶されたデータは失われない。この場合、電源再投入後にもこのデータを保護するために消去動作の制限を継続する必要があるため、アドレス格納手段としても不揮発性手段を用いる必要がある。本実施形態によれば、半導体装置の有する半導体記憶素子が揮発性および不揮発性のいずれであっても、より望ましいアドレス格納手段を提供することができる。
【００９４】
フラッシュＥＥＰＲＯＭに本実施形態を利用する場合、消去がブロック単位で行われるため、消去動作だけを禁止することにより、不正な書き換えをある程度防止することができる。アドレス格納手段として、消去が禁止されるブロック内のフラッシュＥＥＰＲＯＭセルを利用すると、セキュリティが解除された後、消去時にアドレス格納手段に格納されていたアドレスも消去される。よって、別途アドレス格納領域のクリアを行うことなく、消去後に新たに書き換え順序を規定通りに行うように設定することが可能である。各ブロック毎に消去を制限するためのアドレス格納回路を設けることにより、格納するアドレスは各ブロックの領域内を示すアドレス部分だけでよくなる。この場合には、格納する必要のあるビット数が少なくなり、アドレス格納領域や比較回路の回路規模を節約することが可能となる。
【００９５】
（実施形態４）
図４は、本実施形態４のセキュリティ機能を備えた書き換え可能な半導体記憶素子を有する半導体装置３５０の構成を説明するための図である。この半導体装置３５０は、インターフェイス回路３０４、セキュリティ回路３０９および書き換え可能な半導体記憶素子からなるメモリ３１３を備えている。セキュリティ回路３０９は、アドレス格納制御回路３１４、Ｎ個のアドレスを格納することができるアドレス格納回路３１６、Ｎ個の所定のアドレスを格納することができる規定アドレス格納回路３２２、セキュリティ制御回路３１９およびメモリ３１３の動作を制限する動作制限回路３２１を備えている。
【００９６】
この半導体装置３５０は、一つの装置によってセキュリティ機能を実現する半導体記憶装置の一例であるが、本発明は必ずしも単一の装置で実現される必要はない。例えばインターフェイス回路３０４およびセキュリティ回路３０９を含むセキュリティ装置によってメモリ３１３を含む半導体記憶装置を制御する場合のように、複数の装置の組み合わせによってセキュリティ機能を実現することも可能である。規定アドレス格納回路３２２には、任意に定められた規定アドレス１〜Ｎが格納されている。この規定アドレス格納回路３２２は、図示しない専用の制御回路を用意して書き換え可能にすることも可能であり、回路的に完全に固定された信号を用いることも可能である。本実施形態において、メモリ３１３、インターフェイス回路３０４、アドレス格納回路３１６および動作制限回路３２７としては、実施形態１のメモリ１３、インターフェイス回路４、アドレス格納回路１６および動作制限回路２０と同様なものを用いることができる。
【００９７】
半導体装置３５０に対して、外部からアドレス信号３０１、制御信号３０２およびデータ信号３０３を用いてあるアドレスへのデータ書き換えが要求され、その要求をインターフェイス回路３０４が認識すると、インターフェイス回路３０４が内部制御信号３０６によりアドレス格納制御回路３１４に伝達する。アドレス格納制御回路３１４は、アドレス格納領域１〜Ｎにまだアドレスが格納されていないものがあれば、アドレス格納制御信号３１５を発行して、そこに書き換えが要求されたアドレスを格納する。このとき、アドレスはアドレス格納領域１〜Ｎに順番に格納される。また、アドレス格納制御回路３１４は、全てのアドレス格納領域１〜Ｎにアドレスが格納されている場合には、アドレスの格納を行わないように制御される。なお、格納されるアドレスは、アドレス値そのものではなく、書き換え順序に意味があるため、アドレス格納領域は複数用意されるが、必ずしもアドレスの全ビットを格納する必要はなく、一部であってもよい。
【００９８】
セキュリティ制御回路３１９は少なくとも比較回路を備えており、全てのアドレス格納領域１〜Ｎにアドレスが格納されている場合に、セキュリティ制御回路３１９はアドレス格納回路３１６に格納されたアドレス（アドレス信号３１７）と規定アドレス格納回路に格納されたアドレス（規定アドレス信号３１８）とを比較して、これらが全て一致した場合にのみ、セキュリティを解除する信号をセキュリティ制御信号３２０を介して動作制限回路３２１に出力し、メモリ３１３の動作を許可する。一致しないものがある場合には、動作制限回路３２１がメモリ３１３の動作の一部または全部を制限する。動作を制限する方法としては、例えば内部アドレス信号３０５により伝達された操作対象のアドレスに何らかの変換を加えてアドレス信号３１０を出力する方法、メモリ３１３の制御信号３１１を発行しない方法、内部データ信号３０８とデータ信号３１２の間に何等かの変換を加える方法等を利用することができる。
【００９９】
初期状態で書き換えが制限されない場合には、書き換え順序が規定の順序と異なる場合に、以後の書き換えを制限することにより、不正な書き換えを制限する手段として利用することができる。一方、初期状態で書き換えが制限される場合には、規定の順序で書き換えが行われた場合に書き換えの制限を解除することにより、不正な書き換えを制限する手段として利用することができる。
【０１００】
本実施形態において、セキュリティ制御回路３１９としては、例えば、操作されたアドレスの順序を判定する回路等を使用することが可能である。
【０１０１】
なお、上記実施形態１〜実施形態４において、アドレス格納回路として不揮発性の記憶素子を用いた場合には、一度間違った順序で書き換えられると、二度と自由な書き換えが実行できない構成とすることが可能であり、高いセキュリティを実現することができる。一方、アドレス格納回路として揮発性の記憶素子を用いた場合には、例え間違った順序で書き換えられても、電源を一旦切断してから再投入するなど、格納手段がリセットされることによって、間違った順序で書き換えられた履歴がクリアされ、書き換え制限を解除する機会が再び与えられる。
【０１０２】
本発明を適用した半導体装置を第三者が不正に使用する場合、完全に自由に記憶内容の書き換えを行うためには、本発明におけるる不正な書き換え防止方法と予め格納されているアドレスを全て把握する必要がある。従って、これらを知らない第三者の不正なアクセスを強力に防止することができる。
【０１０３】
本発明は、メモリとして機能する回路を内蔵しているものであれば、汎用のメモリ装置に限られず、半導体装置一般に適用可能である。例えば、メモリ内蔵プロセッサやＶＲＡＭ内蔵ＬＣＤコントローラ等が挙げられる。
【０１０４】
【発明の効果】
以上詳述したように、本発明によれば、書き換え可能な半導体記憶素子を有する半導体装置において、第三者によるセキュリティ解除方法の解析が困難で、必ずしも特別な装置を外部に必要とせずに強固なセキュリティ機能を実現することができる。よって、製品サイズやコストに対する影響を抑えながら、不正なアクセスを従来よりも強固に防止することができる。
【図面の簡単な説明】
【図１】実施形態１のセキュリティ機能を備えた書き換え可能な半導体記憶素子を有する半導体装置の構成を説明するための図である。
【図２】実施形態２のセキュリティ機能を備えた書き換え可能な半導体記憶素子を有する半導体装置の構成を説明するための図である。
【図３】実施形態３のセキュリティ機能を備えた書き換え可能な半導体記憶素子を有する半導体装置の構成を説明するための図である。
【図４】実施形態４のセキュリティ機能を備えた書き換え可能な半導体記憶素子を有する半導体装置の構成を説明するための図である。
【図５】半導体記憶装置におけるセキュリティ機能を説明するための図である。
【図６】従来のセキュリティ機能を備えた半導体記憶装置の構成例を説明するための図である。
【図７】従来のセキュリティ機能を備えた半導体記憶装置の構成例を説明するための図である。
【符号の説明】
１、１０、１７  １０１、１１０、１１７、２０１、３０１、３１７、３１０、４０１、４１０、５０２、６０１、６０５、６１０  アドレス信号
２、１１、１０２、１１１、２０２、２１１、３０２、３１１、４０２、４１１、５０３、６０２、６０７、６１１  制御信号
３、１２、１０３、１１２、１２２、２０３、２１２、３０３、３１２、４０３、４１２、５０５、６０３、６０８、６１２  データ信号
４、１０４、２０４、３０４、４０４  インターフェイス回路
５、１０５、２０５、３０５、４０５  内部アドレス信号
６、１０６、１０７、２０６、３０６、４０６  内部制御信号
７、１９、１２６、２１８、３２０、４０７  セキュリティ制御信号
８、１０８、２０８、３０８、４０８  内部データ信号
９、１０９、２０９、３０９、４０９  セキュリティ回路
１３、１１３、３１３、４１３、６１３  メモリ
１４、２１５、３１４  アドレス格納制御回路
１５、１１５、２１６、３１５  アドレス格納制御信号
１６、１１６、３１６  アドレス格納回路
１８、１２５、２１７、３１９  セキュリティ制御回路
２０、１２７、２１９、３２１、４１８  動作制限回路
５０、１５０、２５０、３５０、４５０  半導体装置
１１４  アドレス・データ格納制御回路
１２１  データ格納回路
１１８  アドレス比較回路
１２３  データ比較回路
１２０  データ格納制御信号
１１９、１２４  一致検出信号
２１４  メモリ書き換え単位
２２０  伝達信号
３２２  規定アドレス格納回路
３１８  規定アドレス信号
４１４  パスワード格納回路
４１５  パスワード信号
４１６  比較回路
４１７  パスワード一致信号
５００、６００  半導体記憶装置を有するシステム
５０１  制御装置
５０４  セキュリティ通信信号
５０６  セキュリティ制御装置
５５０  セキュリティ機能付き半導体記憶装置
６０４  メモリ操作手段
６０９  セキュリティ手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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