(57)【特許請求の範囲】
【請求項１】
データ信号からクロック信号を回復するためのクロックリカバリ回路であって、
前記データ信号の一つのビット期間内に該データ信号を複数のサンプリング点でサンプリングするサンプリング手段と、
前記複数のサンプリング点の何れのサンプリング点で前記ビット期間内に前記データ信号が状態を変えたかを決定するビット反転検出手段と、
前記データ信号が最大回数状態を変えたサンプリング点として決定された前記複数のサンプリング点の中のサンプリング点を識別するため、１ビット期間より長い期間に亘って得られた決定結果を用いるよう動作可能であり、かつ前記識別されたサンプリング点に基づいて、複数の位相候補の中から一つの位相を選択するよう動作可能である選択手段と、
前記選択された位相により前記クロック信号の位相を設定する設定手段と、
を備えたことを特徴とするクロックリカバリ回路。
【請求項２】
前記選択手段は、前記複数のサンプリング点の各々に対し、該サンプリング点は前記データ信号が状態を変えたサンプリング点であるとして前記ビット反転検出手段によって決定された回数をカウントするよう動作可能なカウンタ手段を備える、
請求項１に記載のクロックリカバリ回路。
【請求項３】
前記選択手段は、前記複数のサンプリング点の中で、前記データ信号が最大回数状態を変えたサンプリング点であるとして所定数のビット期間に亘って決定したサンプリング点を識別するよう動作可能である、
請求項１または２に記載のクロックリカバリ回路。
【請求項４】
前記選択手段は、前記複数のサンプリング点の中で、前記データ信号が最大回数状態を変えたサンプリング点であるとして予め決定した前記データ信号の変化の数を越えて決定したサンプリング点を識別するよう動作可能である、
請求項１または２に記載のクロックリカバリ回路。
【請求項５】
前記選択手段は、前記データ信号が状態を変えたサンプリング点である間に、前記最大回数を決定した複数のサンプリング点の中の当該サンプリング点を識別するため所定数のビット期間中に動作可能である、
請求項３に記載のクロックリカバリ回路。
【請求項６】
前記選択手段は、前記データ信号が状態を変えたサンプリング点である間に、前記最大回数を決定した複数のサンプリング点の中の当該サンプリング点を識別するため所定数のデータ信号が変化している間に動作可能である、
請求項４に記載のクロックリカバリ回路。
【請求項７】
データ信号からクロック信号を回復するためのクロックリカバリ回路であって、
前記データ信号を複数のサンプリング点でサンプリングするサンプリング手段と、
前記データ信号が状態を変えるサンプリング点を決定するビット反転検出手段と、
前記データ信号が状態を変えたと決定されたサンプリング点に基づいて、複数の位相候補の中から一つの位相を選択する選択手段と、
前記選択された位相により前記クロック信号の位相を設定する設定手段と、を備え、
前記選択手段は、所定のステップサイズに対し、１つの選択位相からもう１つの選択位相への変化を制限するよう動作可能である、
ことを特徴とするクロックリカバリ回路。
【請求項８】
前記選択手段は、前記ビット反転検出手段により前記複数のサンプリング点の中から前記データ信号が状態を変えたと決定されるサンプリング点を識別する入力と、前記位相が前記複数の位相候補の中から選択される元となる出力とを有するステッパ手段を備え、
前記ステッパ手段は、前記入力が前記出力と異なるとき、所定のサイズのステップにおいて前記入力に向けて前記出力を変えさせるよう動作可能である、
請求項７に記載のクロックリカバリ回路。
【請求項９】
前記サンプリング手段は、実質的に周波数は同一であるが位相は異なる複数のサンプリングクロック信号を有する前記データ信号をサンプリングする手段を備える、
請求項１乃至８の何れか一つに記載のクロックリカバリ回路。
【請求項１０】
前記複数のサンプリングクロック信号を発生するマルチ位相クロック発生器を備える、
請求項９に記載のクロックリカバリ回路。
【請求項１１】
前記ビット反転検出手段は、サンプリング点でサンプリングされたデータと前のサンプリング点でサンプリングされたデータとを比較する手段を備え、この手段により前記データ信号が状態を変えたサンプリング点を決定する、
請求項９または１０に記載のクロックリカバリ回路。
【請求項１２】
前記データ信号が状態を変えたと決定されたサンプリング点を示す信号が、何れの位相が前記選択手段により選択されるかを決定するため、前記ビット反転検出手段から前記選択手段に供給される、
請求項９乃至１１の何れか一つに記載のクロックリカバリ回路。
【請求項１３】
前記選択手段は、複数の位相候補の中から、前記デジタル信号の位相から所望のオフセットを有する１つの位相を、選択するように設けられた、
請求項９乃至１２の何れか一つに記載のクロックリカバリ回路。
【請求項１４】
前記クロック信号の位相と前記デジタル信号の位相との間の差を決定する位相検出器と、
制御信号を生成するため前記位相検出器の出力をフィルタするフィルタと、
前記フィルタからの前記制御信号か、または前記選択手段からの前記選択された位相を、前記クロック信号の位相を設定する前記設定手段に、選択的に供給する制御信号選択手段と、
をさらに備える、請求項９乃至１３の何れか一つに記載のクロックリカバリ回路。
【請求項１５】
データ信号からクロック信号を回復するクロックリカバリ方法であって、
前記データ信号の一つのビット期間内に複数のサンプリング点で前記データ信号をサンプリングし、
前記ビット期間内に前記複数のサンプリング点の中のどのサンプリング点で前記データ信号が状態を変えたかを決定し、
前記複数のサンプリング点の中において前記データ信号が最大回数状態を変えたサンプリング点として決定されたサンプリング点を識別する１ビット期間より長い期間に亘って得られた決定結果を用い、
前記識別されたサンプリング点に基づいて複数の位相候補の中から１つの位相を選択し、
前記選択された位相により、前記クロック信号の前記位相を設定する、
各ステップを備えたことを特徴とするクロックリカバリ方法。
【請求項１６】
データ信号からクロック信号を回復するクロックリカバリ方法であって、
複数のサンプリング点で前記データ信号をサンプリングし、
前記データ信号が状態を変えるサンプリング点を決定し、
前記データ信号が状態を変えたと決定されたサンプリング点に基づいて複数の位相候補の中から１つの位相を選択し、
前記選択された位相により、前記クロック信号の前記位相を設定する、
ステップを備え、
前記選択ステップにおいて、一つの選択された位相からもう一つの選択された位相への変化は、所定のステップサイズに制限される、
ことを特徴とするクロックリカバリ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ信号からクロック信号を回復するクロックリカバリ回路およびクロックリカバリ方法に関する。
【０００２】
【従来の技術】
非同期データ信号を受信するとき、クロック信号は、通常受信したデータ信号からリカバリ（回復）され、そのデータ信号をサンプリング（抽出）するために使用される。公知のクロックリカバリ回路は、クロック信号を回復するため、受信したデータ信号の位相に対して基準クロックの位相をロックする（閉込める）ため、フェーズロックループを使用する。
【０００３】
ここで、参考のため、従来の技術に関連した技術内容が記載された特許文献を呈示する。
【０００４】
【特許文献１】
英国特許公開公報第２２４０２４１号（第１図）
【０００５】
【発明が解決しようとする課題】
公知のクロックリカバリ回路における問題は、フェーズロックループがデータ信号をロックするためには、特に、高速信号データが受信されたときに、多くのクロックサイクルを取り得ることにある。データを連発的に（短期間に繰返し）受信したとき、フェーズロックループは、これらの受信データを個々にロックする必要があり得、全送信時間の比較的大きな割合がクロックリカバリに使用される結果になり得る。
【０００６】
フェーズロックループがデータ信号をロックする速度を増大するために、フェーズロックループのループゲインを増大することができる。しかしながら、これは回復されたクロック信号にジッターが増大する結果をもたらし得る。さらに、高速データ信号の場合、フェーズロックループがデータ信号をロックする前に、依然として多くのクロックサイクルを取り得るという問題がある。
【０００７】
【課題を解決するための手段】
本発明の第一形態によれば、データ信号からクロック信号を回復するためクロックリカバリ回路が設けられる。このクロックリカバリ回路は、前記データ信号の一つのビット期間内に該データ信号を複数のサンプリング点でサンプリングするサンプリング手段と、前記複数のサンプリング点の何れのサンプリング点で前記ビット期間内に前記データ信号が状態を変えたかを決定するビット反転検出手段と、前記データ信号が最大回数状態を変えたサンプリング点として決定された前記複数のサンプリング点の中のサンプリング点を識別するため、１ビット期間より長い期間に亘って得られた決定結果を用いるよう動作可能であり、かつ前記識別されたサンプリング点に基づいて、複数の位相候補の中から一つの位相を選択するよう動作可能である選択手段と、前記選択された位相により前記クロック信号の位相を設定する設定手段と、を備える。
【０００８】
本発明のクロックリカバリ回路は、クロック信号の位相を短い期間に、例えば１６ビット以内に、所望値に閉じるように設定できる。それゆえ、クロック信号は、データ信号をロックするためにフェーズロックループにより要求される長時間遅延なしに、データ信号を回復するために使用できる。
【０００９】
サンプリング手段は、実質的に同一周波数で異なる位相を有する複数のサンプリングクロック信号をもつデータ信号をサンプリングする手段を備える。この場合、各サンプリング点は、特定の位相を有するクロック信号に対応する。クロック信号は、好ましくは、データ信号の周波数かあるいはこれに非常に接近し（例えば１％または０．１％以内）、あるいはデータ信号の周波数の倍数または分数（１より小さい）で示される周波数である。クロックリカバリ回路は、複数のサンプリングクロック信号を発生する多位相クロック発生器をさらに備えることができる。
【００１０】
好ましくは、サンプリングクロック信号の数は、少なくとも３つであり、それゆえデータ信号が状態を変えたと決定されるサンプリング点はデータが状態を変えた実際の点に可能な限り接近している。例えば、４、８、１６または他の数のサンプリングクロック信号が使用できる。サンプリングクロック信号は、不均一に間隔をもった位相を有するクロック信号を使用することもできるが、好ましくは、略一様に間隔をもった位相を有する。
【００１１】
ビット反転検出手段は、サンプリング点でサンプリングされたデータと前のサンプリング点でサンプリングされたデータとを比較する手段を有してもよく、これによりデータ信号が状態を変えるサンプリング点を決定する。ビット反転検出手段は、複数のデータ変化のため、データ信号が状態を変えるサンプリング点を決定できる。
【００１２】
本発明の一実施例において、データ信号が状態を変えたと決定される最も最近のサンプリング点は、位相を選択するために使用される。したがって、データ信号が状態を変えたと決定されるサンプリング点を示す信号は、ビット反転検出手段からどの位相が選択手段によって選択されるかを決定する選択手段に供給できる。本実施例においては、回路が一度（例えば、データ連発の開始時に、またはデータ連発の開始から所定時間経過後に）初期化されると、サンプリングされたデータが状態を変える第１のサンプリング点が位相を選択するため使用される。このことは、できる限り最短時間でクロック信号の位相を設定する設定手段を可能とする。
【００１３】
代替の実施例において、位相は追加の基準に基づいて決定される。したがって、クロックリカバリ回路は、どの位相が選択手段によって選択されるかを決定する選択制御信号を生成する選択制御手段をさらに有する。選択制御手段は、複数の信号を受信するように設けられ、各信号が、データ信号が特定なデータ変化に対して状態を変えたと決定されたサンプリング点を示し、そこから選択手段への出力のため信号が生成される。
【００１４】
例えば、サンプリング点が定期的に発生すると仮定すると、選択制御信号は、どのサンプリング点でデータ信号が最大回数状態を変えたと決定されるかを示す信号となり得る。このことは、クロック信号の位相を、単一データ変化が使用されるときよりも正確に設定されるようにすることができる。一代替として、平均サンプリング点が、データ信号が状態を変えたと決定される全サンプリング点に基づいて決定できる。
【００１５】
代替に、選択制御手段は、予め決定したサイズのステップで、選択制御信号の値を変更するように設けることができる。この場合、現在選択された位相は、一度に1ステップ状態を変化するようにデータが決定される最も最近のサンプリング点に対応する位相に向けて移動できる。ステップのサイズは、例えば１つまたはそれ以上である。このことは、擬似的に検出されたデータエッジの効果を減少する一方、位相がすばやく選択されることを可能にする。
【００１６】
選択手段は、複数の位相候補の中から、データ信号の位相から要求されるオフセットを有する１つの位相を、選択するように設けられる。このことは、クロック信号が、データエッジから離れたデータ信号をサンプリングすることを可能とする。例えば、クロック信号は、データの目（中心）の形状に依存して、データの目の中央、またはその中央の前後の数点におけるデータ信号をサンプリングできる。オフセットは、プリセットまたはユーザ制御できる。
【００１７】
クロックリカバリ回路は、さらに、クロック信号の位相とデータ信号の位相との間の相違を決定するための位相検出器と、制御信号を生成するため位相検出器の出力をフィルタするフィルタと、フィルタからの制御信号または選択手段からの選択位相を、クロック信号の位相を設定する設定手段に、選択的に供給する制御信号選択手段と、を有する。位相検出器、フィルタおよび位相設定手段は、デジタルフェーズロックループのようなフェーズロックループを形成できる。
【００１８】
上記構成は、上記回路を、制御信号選択手段により選択された信号に依存して、２つのモードの内の１つのモードで動作可能である。第１モードにおいて、クロック信号の位相は、選択手段により選択された位相となるように設定される。このモードにおいて、クロック信号の所望の位相の評価は、短時間の間に生成でき、それゆえクロック信号はその所望の位相に向けてすばやく送られる。第２モードにおいて、クロック信号の位相は、フィルタによって設定される。このモードにおいて、回路はフェーズロックループとして機能する。このことが、データ信号の位相に対するクロック信号の位相をより正確にロックする。
【００１９】
クロックリカバリ回路は、さらに、選択された位相が設定手段に供給されるか否かおよび何時供給されるかを制御するために、制御信号選択手段を制御する制御手段を有する。この制御手段は、連発データの最初の部分の間に、例えば連発データのヘッダー部が受信されている間に、選択手段から設定手段に選択された位相を供給するように設けられる。一度選択された位相が設定手段に供給されると、制御手段は、制御信号をフィルタから設定手段に供給するように設けることができる。このように、クロック信号の位相は、連発データの最初の部分の間に、近ロック状態にすばやくもってくることができ、次いでフェーズロックループは最終ロックを遂行するように使用できる。
【００２０】
制御手段は、代替にあるいは追加的に選択手段から設定手段に選択位相を、フェーズロックループがロックを失う時、または所定形式のデータが受信される時、のような他の時刻に供給するように設けることができる。所望なら、制御手段は、全連発データ中設定手段に選択された位相を供給するように設けることができる。
【００２１】
好ましくは、フィルタによって出力される制御信号は、予め決定された位相数の内の一つの位相を示すデジタル信号である。予め決定された位相数は、選択手段による選択の位相候補の数とは異なり得る。何故ならば、フェーズロックループは選択手段より段階的変化をもつことができるからである。しかしながら、この場合、選択手段の出力は、予め決定された位相数の内の一つの位相を示すデジタル信号でよい。例えば、予め決定された位相数が６４であり、候補数が８であれば、選択手段は、各々が有り得る６４の位相の内の一つを示す信号である、８つの信号の内の一つを出力できる。このように、選択信号の出力は、フィルタの出力と同様なフォーマットで有り得る。このことが、選択手段の出力がフィルタの出力を直接交換することを可能にし、それゆえモード間の切替えが促進される。
【００２２】
設定手段は、異なる位相を有する複数のクロック信号を受信し、かつ複数のクロック信号からクロック信号を生成する、ように設けられた位相インタポレータ（補間器）を有することができる。複数のクロック信号は、サンプリング手段により使用されるためのサンプリングクロック信号を生成するために用いられるものと同様なマルチ位相クロック発生器とするか、あるいは異なるものとすることができる。
【００２３】
本発明の第２実施形態によれば、データ信号からクロック信号を回復する方法が提供される。この方法は、前記データ信号の一つのビット期間内に複数のサンプリング点で前記データ信号をサンプリングし、前記ビット期間内に前記複数のサンプリング点の中のどのサンプリング点で前記データ信号が状態を変えたかを決定し、前記複数のサンプリング点の中において前記データ信号が最大回数状態を変えたサンプリング点として決定されたサンプリング点を識別する１ビット期間より長い期間に亘って得られた決定結果を用い、前記識別されたサンプリング点に基づいて複数の位相候補の中から１つの位相を選択し、そして選択された位相によりクロック信号の前記位相を設定する、各ステップを備えたことを特徴とする。
【００２４】
本発明の第３実施形態によれば、データ信号からクロック信号を回復するように設けられたクロックリカバリ回路が提供される。この回路は、複数のサンプリング点でデータ信号をサンプリングするサンプラと、データ信号が状態を変えるサンプリング点を決定するビット反転検出器と、データ信号が状態を変えたと決定されたサンプリング点に基づいて、複数の位相候補の中から一つの位相を選択する選択器と、選択された位相によりクロック信号の位相を設定する位相設定ユニットと、を備え、前記選択手段は、所定のステップサイズに対し、１つの選択位相からもう１つの選択位相への変化を制限するよう動作可能であることを特徴とする。
【００２５】
本発明の一形態の特徴は、他の何れの形態にも適用でき、装置の特徴は方法の形態に適用でき、またその逆も真である。
【００２６】
【発明の実施の形態】
以下、添付図面を参照しつつ本発明の好ましい実施の形態とその特徴を単なる一例として説明する。
【００２７】
図１は本発明が使用される通信システムの部分を示す図である。図１において、３つの送信機（Ｔｘ１、Ｔｘ２、Ｔｘ３）１０、１２、１４の各々は、連続データ信号を送信する。これらの送信機は時分割マルチプレクサ（Ｍｕｘ）をベースとして動作し、各送信機は連発（ｂｕｒｓｔ：バースト）データを送信可能なウィンドウを割当てている。種々のデータ信号がマルチプレクサ１６内で結合され、送信チャンネル１８を通して送信され、受信機（Ｒｘ）２０により受信される。
【００２８】
送信機１０、１２、１４は、各送信機が他の送信機と同一周波数でデータ信号を送信するように設けられている。しかしながら、送信機と受信機との間の経路の長さの違いにより、各データ信号は異なる位相で受信機により受信される。受信機において、クロックとデータリカバリ（ＣＤＲ）回路が設けられ、各データ連発からクロック信号を回復し、データを回復するためそのクロック信号を使用する。
【００２９】
図２は図１の通信システムにおける送信機１２、１４、１６により送信されるデータ連発のフォーマットの一例を示す図である。この例において、各データ連発は、４バイトのヘッダーと有用なデータを含む５３バイトのペイロード（有効データ）を有する。ヘッダーは、ガードの１バイト、予め決定されたパターンをもつ２バイトおよびデリミッタの１バイトを有する。予め決定されたパターンは、代替のものおよびゼロを有し、クロック信号を回復するために使用される。
【００３０】
図１及び図２に示す通信システムにおいて、新たな連発データが到達するときクロックとデータリカバリ回路が各連発データをロックすることが必要である。これは、ペイロードからのデータが失われないことを保証するため、ヘッダー中で実行されなければならない。それゆえ、クロックとデータリカバリ回路が、例えば１６ビットの期間（すなわちヘッダーにおける予め決定されたパターンの長さ）内にデータ信号をロックすることが必要である。
【００３１】
図３は先に考慮したクロックとデータリカバリ回路の部分を示す図である。この回路は、入力データ信号の位相に対してクロック信号の位相をロックするデジタルフェーズロックループである。
【００３２】
図３を参照すると、クロックとデータリカバリ回路は、位相検出器２２、デジタルループフィルタ２４、基準クロック発生器２５、マルチ位相クロック発生器２６および位相インターポレータ（補間器）２８を有する。動作において、基準クロック発生器２５は、入力データ信号の周波数と同一または非常に近い周波数を有する基準クロック信号を発生する。基準クロック発生器２５の出力は、マルチ位相クロック発生器２６に送られる。マルチ位相クロック発生器２６は、全て同一周波数であるが各々９０°だけ位相オフセットした４つのマルチ位相クロック信号を発生する。４つのマルチ位相クロック信号は、位相インターポレータ２８に送られる。
【００３３】
位相インターポレータ２８は、４つのマルチ位相クロック信号およびデジタルループフィルタ２４からタップ信号を受信する。このタップ信号は、クロック信号の所望（すなわち、クロック信号の６４の起こり得る位相の内の一つ）の位相を示す６ビット信号である。位相インターポレータ２８は、基準クロック信号と同一周波数であるがタップ信号により決定された位相を有する出力クロック信号を発生するため、タップ信号にしたがって、４つのマルチ位相クロック信号を混合する。このように発生されたクロック信号は、位相検出器２２に送られる。
【００３４】
位相検出器２２は、クロック信号および入力データ信号を受信し、クロック信号がデータ信号に対し早いか遅いかを示す早期／遅延信号を生成する。早期／遅延信号は、デジタルループフィルタ２４に送られる。デジタルループフィルタ２４は、多数のビット期間におよんで早期／遅延信号を統合しクロック信号の次の位相を示すため、タップ信号を更新する。タップ信号は、これらとは独立にクロック信号の位相を調整する位相インターポレータ２８に送られる。このように、クロック信号の位相は、データ信号の位相にロックされる。
【００３５】
図３における位相検出器２２は、種々のバージョンのクロック信号を用いてデータをサンプリングすることにより、早期／遅延信号を獲得する。これらのサンプリングデータのうちの一つは、リカバリ済みデータ信号として位相検出器により出力される。このように、図３に示す回路において、データ信号をサンプリングするための個別のラッチを設ける必要はない。
【００３６】
図３に示す回路のもつ問題は、この回路が入力データストリームに対しロックするためのデジタルフェーズロックループに対して多数のサイクルを取り得ることにある。例えば、入力データストリームが６２２ＭＨｚの周波数のとき、この回路は、ロックが実行される前に数百数千のクロックサイクルを取り得る。これは、主にループの潜伏によるものであり、特に、数個のレジスタステージを有し得る、データストリームの周波数より低周波数（例えば、７８ＭＨｚ）で動作し得るデジタルループフィルタによるものである。
【００３７】
図４は本発明の第１実施例によるクロックリカバリ回路の部分を示す図である。図４を参照すると判るように、クロックリカバリ回路は、位相検出器３０、デジタルループフィルタ３２、基準クロック発生器３４、マルチ位相クロック発生器３６、位相インターポレータ３８、位相評価器４０、スイッチ４２および制御ユニット４４を有する。位相検出器３０、デジタルループフィルタ３２、基準クロック発生器３４、マルチ位相クロック発生器３６および位相インターポレータ３８は、図３に示すものと本質的に同一機能を有するが、以下に記すような変更がされている。
【００３８】
動作において、マルチ位相クロック発生器３６は、基準クロック発生器３４から基準クロック信号を受信し、全部で８つのマルチ位相クロック信号を発生する。これらの８つのマルチ位相クロック信号の各々は、互いに同一の周波数を有するが、等間隔の位相を有する。等間隔の位相を有する４つのクロック信号（すなわち９０°の間隔を有する）は、その入力時のタップ信号により決定されるクロック信号の発生に使用するため、位相インターポレータ３８に送られる。等間隔の位相を有する８つのクロック信号（すなわち４５°の間隔を有する）は、位相評価器４０に送られる。以下に説明するように、位相評価器４０は、クロック信号の所望の位相を得るため、その入力時に入力データ信号とともに８つのクロック信号を使用する。
【００３９】
図４のクロックリカバリ回路は、制御ユニット４４により出力された選択信号に依存した２つの動作モード、すなわち高速モードと連続モード、の内の１つのモードで動作可能である。連続モードのとき、スイッチ４２はデジタルループフィルタ３２から出力されたタップ信号を選択し、この信号を位相インターポレータ３８に送る。この連続モードにおいて、クロックリカバリ回路は、図３を参照して上述したクロックリカバリ回路と同様に機能する。
【００４０】
クロックリカバリ回路が高速モードで動作するとき、クロック信号の所望の位相の評価が、位相評価器４０により生成される。この評価は、スイッチ４２により選択され、位相インターポレータ３８に送られる。この評価はまた、フィルタにより生成されるタップ信号を更新するため、デジタルループフィルタ３２に送られる。位相評価器４０は、データ信号にくっついてロックするため、デジタルフェーズロックループに対して取られる平均時間と較べて、比較的短期間にクロック信号の所望の位相の評価を得ることができる。このように、クロック信号の所望の位相の初期評価を提供し、この値をデジタルフェーズロックループに送ることにより、デジタルフェーズロックループは、すばやく近−ロック状態となる。一度、初期評価がフェーズロックループに送られたとき、クロックリカバリ回路は連続モードに切替えられ、最終ロックが遂行される。
【００４１】
高速モードは、通常、新しいデータ連発が最初に受信されたとき選択され、連続モードは、通常、一度初期評価がデジタルフェーズロックループに送られたとき選択される。しかしながら、高速モードは、他の状況下でも、例えばデジタルフェーズロックループが何らかの理由でデータ連発を介して途中の部分のロックを失ったとき、あるいはデータ信号の形式に依存して、選択可能である。
【００４２】
本実施例において、デジタルループフィルタ３２により出力されるタップ信号は、６ビットのデジタル信号であり、この信号は、位相インターポレータの出力におけるクロック信号が取るべき６４通りの位相の内の１つを示す。位相評価器４０の出力もまた、６ビットデジタル信号であり、デジタルループフィルタの出力と直接交換できる。
【００４３】
図５は位相評価器４０の一実施例の主要部を示す図である。位相評価器４０は、８方サンプラ４６、ビット反転検出器４８および選択器５０を有する。動作上、８方サンプラ４６は、８つのマルチ位相クロック信号を受信し、これらを用いて入力データ信号を各サンプリング点でサンプリングし、８つのサンプリングデータ信号を生成する。８つのサンプリングデータ信号は、ビット反転検出器４８に送られる。ビット反転検出器４８は、８つのサンプリングデータ信号の各々をモニターし、前のサンプリング点でサンプリングされたデータ信号と比較して何時サンプリングデータ信号が状態を変化するかを検出する。このように、どのサンプリング点でビット反転が発生するかが決定される。ビット反転検出器４８は、ビット反転の発生が決定されたサンプリング点を示す信号を出力する。この信号は、図５に示される８出力ラインのうちの１つの状態の変化で有り得るか、あるいは３ビット２進信号で有り得る。
【００４４】
ビット反転検出器４８の出力が、選択器５０に送られる。選択器５０はまた６ビットタップ信号を受信する。選択器５０は、ビット反転をもつためにどのサンプリング点が決定されたかにより、８タップ信号の内の１つを選択する。８つのタップ信号の各々は、ビット反転が対応するサンプリング点で発生するとき、クロック信号に対して略正しい位相となる位相を代表するように設けられる。選択されたタップ信号は、次に、図４におけるスイッチ４２およびデジタルループフィルタ３２に送られる。
【００４５】
図６は図５の位相評価器４０の部分の詳細を示す図である。図６を参照すると判るように、８方サンプラは、８つのレジスタ６０1〜６０8を有し、ビット反転検出器は、８つのＥＸＯＲ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）ゲート６２1〜６２8を有する。８つのレジスタ６０1〜６０8の各々は、クロック入力時に、８つのマルチ位相クロック信号の内からそれぞれ１つを受信し、データ入力時にデータ信号を受信する。このように、レジスタ６０1〜６０8の各々は、隣接するレジスタのサンプリング点からオフセットしたサンプリング点でデータ信号をサンプリングする。
【００４６】
各レジスタ６０1〜６０8の出力は、対応するＥＸＯＲゲート６２1〜６２8に送られる。各ＥＸＯＲゲート６２1〜６２8はまた、前のサンプリング点を有するレジスタから出力を受信する。レジスタが前のサンプリング点を有するレジスタと同一出力を有するとき、対応するＥＸＯＲゲートの出力は論理０である。しかしながら、レジスタが、前のサンプリング点を有するレジスタの出力と異なる出力を有するとき、対応するＥＸＯＲゲートの出力は論理１である。このように、ＥＸＯＲゲートの出力は前のサンプリング点を有するレジスタと較べて、８つのレジスタの内どのレジスタが状態を変えたかを示す。
【００４７】
各ＥＸＯＲゲート６２1〜６２8からの信号は、選択器５０の制御入力に送られる。選択器５０はまた、８つのタップ信号を受信する。各タップ信号は、図４におけるデジタルループフィルタ３２により出力されるタップ信号と同一形式の６４タップ信号のうちの１つである。選択器５０は、ＥＸＯＲゲートからのどの信号が論理１であるかにより、８つのタップ信号の内の１つを選択する。図６に示す例において、ＥＸＯＲゲート６２1の出力が論理１のとき、タップ信号番号３２（すなわち位相番号６４の内の３２）が選択器５０により選択され、ＥＸＯＲゲート６２2の出力が論理１のとき、タップ信号番号４０が選択器５０により選択され、以下同様に選択される。
【００４８】
本実施例において、ビット反転が発生するサンプリング点は、データの端部であると考えられ、データの目（ｅｙｅ）の中心は約半ビット期間離れていると考えられる。クロック信号が、データの目の中心で立上がりエッジを有するべきであると仮定すると、クロック信号の所望の位相の評価は、ビット反転が発生するサンプリング点に半ビット期間を加算することにより得ることができる。選択器５０に入力される８つのタップ信号は、クロック信号の所望の位相の評価が選択器５０の出力で生成されるように、ビット反転が発生するサンプリング点から要求されたオフセット（例えば、半ビット期間）を有するように選ばれる。同一オフセットがまた、回路が連続モードで動作するとき、フェーズロックループにより使用される。
【００４９】
図７は図５および図６の位相評価器の動作を示す図である。図７を参照して位相検出器の動作を以下に説明する。図７は入力された連続データ（Ｒｘ連続データ）信号を示す。この信号は、データ連発の最初の時点のものである。データ信号は、８つのマルチ位相クロック信号によりサンプリングされ、図示するサンプリング値を得る。これらのオフセット位相により、８つのクロック信号は、ビット期間を通して、０〜７のサンプリング点で示されるような規則的な間隔でデータをサンプリングする。図７はまた、図４におけるスイッチ４２を制御する信号を選択する。
【００５０】
図７を参照すると、時刻Ｔ＝０で、種々のクロック信号が入力データ信号のサンプリングを開始することが判る。データは最初ローレベルであり、それゆえサンプリング値は最初論理０である。時刻Ｔ＝１で、論理０から論理１へ変化し始める。この変化は、サンプリング点１で発生し、それゆえサンプリング点１は、ビット反転が発生するサンプリング点であると決定される。図５および図６における選択器５０は、それゆえその入力時に８つのタップ信号の第２信号を選択する。このように選択されたタップ信号は、クロック信号の所望の位相の初期評価としての使用のため、図４におけるスイッチ４２により位相インターポレータ３８に送られる。
【００５１】
時刻Ｔ＝２で、選択信号は状態を変化し、回路は連続モードに切替わる。この連続モードにおいて、図４におけるデジタルループフィルタ３２からのタップ信号は、位相インターポレータ３８に送られ、フェーズロックループはデータ信号をロックする。
【００５２】
図８は位相評価器４０の他の実施例の部分を示す図である。図８に示す位相評価器は、８つのレジスタ６０1〜６０8とＥＸＯＲゲート６２1〜６２8とを有する。これらは図６における対応部分と同一である。しかしながら、図８の位相評価器はまた、各ＥＸＯＲゲートが論理１信号を生成する回数を計数するカウンタ６４を有する。この実行において、カウンタ６４は、８つのＥＸＯＲゲートの内のどのゲートが最大多数の論理１信号を生成するかを示す３つのビット信号を生成する。この３ビット信号は、３ビット信号の値により８タップ信号の内の１つを選択する選択器６６に送られる。
【００５３】
図８に示す位相評価器は、多数のエッジが入力データに対しクロック信号をロックするために利用できるという点で有利である。例えば、図２に示すようなデータ形式が使用されるとき、１６個のデータの変化が可能である。各サンプリング点に関連してビット反転数を計数し、そしてどのサンプリング点が最大多数のビット反転を有するかを決定することにより、クロック信号の正しい位相のよりよい評価が得られ、偽りの結果を避けることができる。
【００５４】
カウンタ６４は、予め決定したサイクル数で動作可能であり、この場合カウンタの出力は、これらのサイクル中に、どのＥＸＯＲゲートが論理１信号を最大回数生成するかを示す。代わりに、カウンタは、一度ＥＸＯＲゲートの内の１つが論理１信号の予め決定された数を生成すると、信号を出力するように設けられている。何れの場合も、選択器６６は、一度カウンタ６４からの最終出力が生成されると、８つのタップ信号の内の１つを選択するように設けられている。
【００５５】
カウンタ６４は、何れのＥＸＯＲゲートが例えばデータ連発の開始から最大回数論理１を生成したかを示す「ランニング総計」を出力するように設けることができる。このことは、第１データの端部が検出されるや否や、クロック信号の所望の位相の初期評価を利用可能にするようにし、かつこの評価をより多くのデータ端部が検出されるときに更新されるようにすることを可能にする。一度、所定数のデータ端部が、検出されたとき、カウンタは古い結果が捨てられる「スライディング・ウィンドウ」として動作できる。この実施において、カウンタ６４の出力は、何れのＥＸＯＲゲートが論理１信号を最大回数、例えば予め決定されたクロックサイクル数の間、あるいは検出されたデータ端部の予め決定された数に基づいて、生成したかを示すことができる。
【００５６】
他の実施において、カウンタ６４は、入力時に現れる論理１信号の平均に基づいた信号を出力するように設けられている。
【００５７】
図９は位相評価器４０のさらに他の実施例の部分を示す図である。図９に示す位相評価器は、図６および図８の対応部分と同様な８つのレジスタ６０1〜６０8とＥＸＯＲゲート６２1〜６２8とを有する。この実施例における位相評価器はまた、ステッパ６８と選択器７０とを有する。ステッパ６８は、ＥＸＯＲゲート６２1〜６２8から８つの入力信号を受け、８入力信号の内の１つに対応する値を有する３ビット信号を出力する。ステッパ６８により出力される３ビット信号は、選択器７０へ入力される８つのタップ信号の内の１つを選択するために使用される。
【００５８】
動作において、ステッパ６８の出力が、現在論理１である入力に対応しないとき、次いでステッパ６８は、現在論理１である入力に対応する値に向けてステップするように出力を変化させる。ステッパ６８は、例えば各クロックサイクルにつき１の値、または１以上の値によりその出力をステップできる。この構成は、クロック信号の所望の位相の評価をすばやく生成できるようにし、一方誤って検出されたデータ端部の影響を減少させることを可能とする。
【００５９】
位相評価器が、まず初期化されたとき、ステッパ６８は、８つの入力信号の内の任意の１つに対応する出力を有する。所望なら、初期化に引続いて、ステッパの出力は、最初、一度第１データ端部が検出されたとき、論理１である入力に対応するように設定できる。代わりに、ステッパの出力は、単に、常に入力に向けてステップすることを可能にする。ステッパへの入力が一定に保持され、かつステッパの出力が、各クロックサイクルに１つの値によりステップする、と仮定すると、入力に対応する出力に対する４つのクロックサイクルの最大を取り得る。
【００６０】
図１０は本発明の第２実施例によるクロックリカバリ回路の部分を示す図である。この実施例におけるクロックリカバリ回路は、基準クロック発生器８０、マルチ位相クロック発生器８２、位相インターポレータ８４、位相評価器８６およびラッチ８８を備える。
【００６１】
図１０に示すクロックリカバリ回路は、デジタルフェーズロックループが設けられない図４に示すクロックリカバリ回路とは異なる。代わりに、位相評価器８６は、位相インターポレータ８４により出力されるクロック信号の位相を連続的に設定するために使用される。このように発生されたクロック信号は、リカバリ済みデータ信号を生成するため、ラッチ８８においてデータ信号をラッチする。
【００６２】
位相評価器８６は、第１実施例を参照して上述した何れの形式でもよい。しかしながら、起こり得る位相数は位相評価器自体によって決定されるので、図４におけるデジタルループフィルタ３２よりむしろ、位相評価器の出力は１〜ｎの内の１つの信号であり、ここでｎは位相評価器に入力されるマルチ位相クロック信号の数である。このように、選択器の入力（図６における選択器５０、図８における選択器６６または図９における選択器７０）は、適宜に選択される。図１０に示す例では、８つのマルチ位相クロック信号が位相評価器８６に入力され、位相評価器の出力は３ビット（１〜８の内の１つの）信号である。しかしながら、位相評価器は、所望なら、より小さい段階的変化をもったクロック信号の位相を設定するために、より大きい数のマルチ位相クロック信号を用いることができる。
【００６３】
以上、本発明を単なる例として説明したが、細部の修正が本発明の範囲内で可能である。例えば、上述した実施例における位相評価器は、データをサンプリングするため、８つの基準クロック信号を用いるが、適切な位相間隔をもった如何なる所望数の基準クロック信号を用いてもよく、また位相は等間隔をもたなくてもよい。同様に、１〜６４のタップ信号以外に他のタップ信号を用いることも可能である。タップ信号は、例えばグレー符号化、温度計符号化または他の適切な何れかの符号化形式を用いて符号化できる。ここで、適切な符号器は、要求された符号化を作成するため回路内に含むことができる。
【００６４】
以上、説明した実施例において、位相インターポレータは、クロック信号を発生するため使用されるが、他の適切な技術がクロック信号を発生するために使用できることは有利なことである。例えば、６４（またはタップ信号の起こり得る値の数に依存する他の数）のマルチ位相クロック信号が、発生でき、これらの信号の何れの１つもクロック信号として選択できる。
【００６５】
クロック信号は、データ信号に対して適切な位相オフセットをもつことができ、この位相オフセットはプリセットまたは調整できる。このデータ信号をサンプリングするため個別のラッチを設けることができ、このラッチに加えられるクロック信号は、調整可能なオフセットをもつことができる。
【００６６】
（付記１）  データ信号からクロック信号を回復するためのクロックリカバリ回路であって、
前記データ信号を複数のサンプリング点でサンプリングするサンプリング手段と、
前記データ信号が状態を変えるサンプリング点を決定するビット反転検出手段と、
前記データ信号が状態を変えたと決定されたサンプリング点に基づいて、複数の位相候補の中から一つの位相を選択する選択手段と、
前記選択された位相により前記クロック信号の位相を設定する設定手段と、
を備えたことを特徴とするクロックリカバリ回路。
【００６７】
（付記２）  前記サンプリング手段は、実質的に周波数は同一であるが位相は異なる複数のサンプリングクロック信号を有する前記データ信号をサンプリングする手段を備える、
付記１に記載のクロックリカバリ回路。
【００６８】
（付記３）  前記複数のサンプリングクロック信号を発生するマルチ位相クロック発生器を備える、
付記２に記載のクロックリカバリ回路。
【００６９】
（付記４）  サンプリングクロック信号の数は、少なくとも３つである、
付記２または３に記載のクロックリカバリ回路。
【００７０】
（付記５）  前記ビット反転検出手段は、サンプリング点でサンプリングされたデータと前のサンプリング点でサンプリングされたデータとを比較する手段を備え、この手段により前記データ信号が状態を変えたサンプリング点を決定する、
付記１乃至４の何れか一つに記載のクロックリカバリ回路。
【００７１】
（付記６）  前記ビット反転検出手段は、前記データ信号が複数のデータ変化に対して状態を変えるサンプリング点を決定するように設けられた、
付記１乃至５の何れか一つに記載のクロックリカバリ回路。
【００７２】
（付記７）  前記データ信号が状態を変えたと決定されたサンプリング点を示す信号が、何れの位相が前記選択手段により選択されるかを決定するため、前記ビット反転検出手段から前記選択手段に供給される、
付記１乃至６の何れか一つに記載のクロックリカバリ回路。
【００７３】
（付記８）  何れの位相が前記選択手段により選択されるかを決定するための選択制御信号を生成する選択制御手段を備えた、
付記１乃至６の何れか一つに記載のクロックリカバリ回路。
【００７４】
（付記９）  前記選択制御手段は、各信号が、前記データ信号が特定のデータ変化に対して状態を変えたと決定されたサンプリング点を示す複数の信号を受信するように設けられ、かつそれから前記選択手段への出力に対する信号を生成する、
付記８に記載のクロックリカバリ回路。
【００７５】
（付記１０）  サンプリング点が定期的に発生し、前記選択制御信号は、何れのサンプリング点で、前記データ信号が最大回数状態を変えたと決定されたかを示す信号である、
付記９に記載のクロックリカバリ回路。
【００７６】
（付記１１）  前記選択制御手段は、予め決定したサイズのステップにおいて前記選択制御信号の値を変化するように設けられた、
付記９に記載のクロックリカバリ回路。
【００７７】
（付記１２）  現在選択された位相は、前記データ信号が一時に１ステップ状態を変えたと決定された最も最近のサンプリング点に対応する位相に向けて移動する、
付記１１に記載のクロックリカバリ回路。
【００７８】
（付記１３）  前記選択手段は、複数の位相候補の中から、前記デジタル信号の位相から所望のオフセットを有する１つの位相を、選択するように設けられた、
付記１乃至１２の何れか一つに記載のクロックリカバリ回路。
【００７９】
（付記１４）  前記クロック信号の位相と前記デジタル信号の位相との間の差を決定する位相検出器と、
制御信号を生成するため前記位相検出器の出力をフィルタするフィルタと、
前記フィルタからの前記制御信号か、または前記選択手段からの前記選択された位相を、前記クロック信号の位相を設定する前記設定手段に、選択的に供給する制御信号選択手段と、
をさらに備える、付記１乃至１３の何れか一つに記載のクロックリカバリ回路。
【００８０】
（付記１５）  前記位相検出器、フィルタおよび位相設定手段は、フェーズロックループを形成する、
付記１４に記載のクロックリカバリ回路。
【００８１】
（付記１６）  前記制御信号選択手段を制御する制御手段を備えた、
付記１４または１５に記載のクロックリカバリ回路。
【００８２】
（付記１７）  前記制御手段は、データ連発の第１の期間中、前記選択された位相を前記選択手段から前記設定手段に供給するように設けられた、
付記１６に記載のクロックリカバリ回路。
【００８３】
（付記１８）  前記制御信号は、予め決定された数の位相の中から１つの位相を示すデジタル信号である、
付記１４乃至１７の何れか一つに記載のクロックリカバリ回路。
【００８４】
（付記１９）  予め決定された位相の数が、前記選択手段により選択される位相候補の数と異なり、前記選択手段の出力は、予め決定された数の位相の中から１つの位相を示すデジタル信号である、
付記１８に記載のクロックリカバリ回路。
【００８５】
（付記２０）  前記設定手段は、異なる位相を有する複数のクロック信号を受信し、かつ前記複数のクロック信号から前記クロック信号を発生する位相インターポレータを備える、
付記１乃至１９の何れか一つに記載のクロックリカバリ回路。
【００８６】
（付記２１）  データ信号からクロック信号を回復するクロックリカバリ方法であって、
複数のサンプリング点で前記データ信号をサンプリングし、
前記データ信号が状態を変えるサンプリング点を決定し、
前記データ信号が状態を変えたと決定されたサンプリング点に基づいて複数の位相候補の中から１つの位相を選択し、
前記選択された位相により、前記クロック信号の前記位相を設定する、
各ステップを備えたことを特徴とするクロックリカバリ方法。
【図面の簡単な説明】
【図１】本発明が使用される通信システムの部分を示す図である。
【図２】図１の通信システムにおけるデータ連発のフォーマットを示す図である。
【図３】先に考慮したクロックとデータリカバリ回路の部分を示す図である。
【図４】本発明の第１実施例によるクロックリカバリ回路の部分を示す図である。
【図５】位相評価器の一実施例の主要部を示す図である。
【図６】図５の位相評価器の部分の詳細を示す図である。
【図７】図５および図６の位相評価器の動作を示す図である。
【図８】位相評価器の他の実施例の部分を示す図である。
【図９】位相評価器のさらに他の実施例の部分を示す図である。
【図１０】本発明の第２実施例によるクロックリカバリ回路の部分を示す図である。
【符号の説明】
１０、１２、１４…送信機
１６…マルチプレクサ
１８…送信チャンネル
２０…送信機
２２、３０…位相検出器
２４、３２…デジタルループフィルタ
２５、３４、８０…基準クロック発生器
２６、３６、８２…マルチ位相クロック発生器
２８、３８、８４…位相インターポレータ
４０、８６…位相評価器
４２…スイッチ
４４…制御ユニット
４６…８方サンプラ
４８…ビット反転検出器
５０、６６、７０…選択器
６４…カウンタ
６８…ステッパ
８８…ラッチ
【図１】
0003955824.tif 000002
【図２】
0003955824.tif 000003
【図３】
0003955824.tif 000004
【図４】
0003955824.tif 000005
【図５】
0003955824.tif 000006
【図６】
0003955824.tif 000007
【図７】
0003955824.tif 000008
【図８】
0003955824.tif 000009
【図９】
0003955824.tif 000010
【図１０】
0003955824.tif 000011