(57)【特許請求の範囲】
【請求項１】
親局と複数の子局及びそれらを接続するシリアル伝送路からなるネットワークシステムをベースとするデータ多重方式のＰＣＭ電流差動リレーのデータサンプリングクロックを同期化させる、ＰＣＭリレーにおけるサンプリング同期方式であって、各局に、伝送遅延時間を各共通フレーム内のサンプリングアドレスの送，受信を基準に測定してその中間点をサンプリングクロックの基準とする基準クロック生成手段と、生成された基準クロックを基に、自局サンプリングクロックに従属同期をかけてサンプリングクロックを同期化させる従属同期化手段と、従属同期化された同期信号を伝送遅延量と最低限必要な処理時間分を加味して修正し、サンプリング同期信号を出力する同期信号生成手段と、を有するサンプリングデータ同期部において、
前記同期信号生成手段を、各局の遅延時間を設定する遅延量設定レジスタと、サンプリング信号に遅延時間をかけてサンプリング同期信号を出力する遅延回路と、この遅延回路からのサンプリング同期信号を１／１２分周して同期ナンバリング信号を出力する分周器で構成してデータサンプリングからデータ送信までのオーバヘッド時間を最小限としたことを特徴とするＰＣＭリレーにおけるサンプリング同期方式。
【請求項２】
サンプリングデータ同期部によるサンプリングデータの同期処理を、プログラマブルタイマを使用したワンショットタイマにて処理することを特徴とする請求項１記載のＰＣＭリレーにおけるサンプリングデータ同期方式。
【請求項３】
前記親局と折返し子局それぞれ、予備系受信状態をモニタおよびセットするモニタ・セット回路を設け、伝送路不良ビットを上り送信ないし下り受信にも対応させたことを特徴とする請求項１又は請求項２記載のＰＣＭリレーにおけるサンプリングデータ同期方式。
【請求項４】
親局と複数の子局全局に、それぞれ隣接局の異常を通知するための予備系受信状態をモニタおよびセットするモニタ・セット回路を設け、伝送不良ビットを上り送信ないし下り受信にも対応したことを特徴とする請求項１乃至３記載のＰＣＭリレーにおけるサンプリングデータ同期方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスタ局１局・複数のリモート局及びそれらを接続するシリアル伝送路から構成されるネットワークシステムをベースとしたＰＣＭ電流差動リレーにおける、サンプリングタイミング方式とサンプリングデータ同期方式および異常通知方式に関する。
【０００２】
【従来の技術】
図１２に、ＰＣＭ電流差動リレーの伝送路形態例を示す。図中、ＭＳは親局，ＲＳ０〜ＲＳ４はリモート局（子局）を示す。マスタ局（親局）ＭＳは、全局間でデータを交換するための情報フレームを連続的に生成する。フレームは、図中の下りルートを伝搬し、折り返し局ＲＳ４に到達し、そこから上りルートを経由して再び親局ＭＳに帰ってくる。
【０００３】
各フレームを生成した際、親局ＭＳは、フレームにＩＤを付加する。このＩＤは、フレームアドレスと呼ばれるもので、情報フィールドに格納される。各局は、自局がアクセスし、データを格納すべきフレームアドレスを認識している。あるフレームを受信した局は、情報フィールドからフレームアドレスを抽出し、自局がアクセスすべきフレームかをチェックする。そうであった場合は、そのフレームに自局の情報を格納する。そうでないときは、そのまま次の局へ送信する。
【０００４】
この様に、各局がフレームアドレスを認識して各該当フレームにデータを格納する動作を、データ多重方式と称する。親局ＭＳが生成したフレーム列に各局が続々とデータを多重し、折り返し局ＲＳ４に到達する。ここで、全局分のデータが揃っている状態になる。ここまでのルートが下りルートである。
【０００５】
折り返し局ＲＳ４から、再び親局ＭＳに帰るまでのルートが上りルートで、各局はここで全局分のデータを収集する。親局に到達した上りデータは親局でのデータ収集の後廃棄される。
【０００６】
この伝送システムは、各局の情報をフレームと呼ばれる規定のフォーマットに書き込み、他の局は伝送路を介して伝わってきたフレームを読むことにより、情報を取り入れる。図１３にそのフレームフォーマットを示す。
【０００７】
図１３について、フレームはＨＤＬＣなどに従っているビット列である。フレーム受信部は、フレーム先頭のフラグパターンを認識し、ここをフレームの始まりとする。フラグパターンは、他の部分には出現しないユニークなビット列を定義する。情報フィールド等でそのパターンが出現するときは、“１”又は“０”のビットを挿入し、フラグのユニーク性を確保する。
【０００８】
情報フィールドには、仕様で定義される情報がアサインされる。その中で、フレームのＩＤとしてフレームアドレスＦＡが格納される。フレームアドレスは、ある範囲内のサイクリックな数値が定義される。その範囲は、フレームの集合が表す論理的な意味あいにより異なる。ＦＣＳは、フレームの信頼性を確保するための冗長部分である。ＣＲＣ符号などが使用される。
【０００９】
図１４に各局の基本構成を示す。１局は上り，下りルートで、図１４のブロック（２１〜２８）２組で構成される。図中、２１はシリアルデータの受信部で、受信データ・受信クロックを受信する。２２はデータ分離部で、受信クロック・フレームのフラグ部を基にしてタイミングを作り、情報フィールド・ＦＣＳなどを抽出する。２３はＦＡ検出部で、検出したフレームアドレスＦＡを自局登録分と比較する。ただ下りルートのみ。２４は受信バッファで、分離された情報フィールド内のデータが格納される。２５はフレーム生成部で、マスタ局下りルートのみ、フレームを連続的に生成する。２６はデータ多重部で、送信データをＨＤＬＣフォーマットのフレームに構成する。他局フレームも通過する。２７は送信バッファで、自局多重フレームに格納する送信データを格納する。ただし下りルートのみ。２８はシリアルデータの送信部で、送信データ・送信クロックを送出する、ものである。
【００１０】
各局間のデータ多重化の流れを図１５に示す。下りルートでデータを収集し、上りルートでデータを分配する。分配されたデータを基に、判定が全端子（局）で行われる。伝送データ・フォーマットは、ＨＤＬＣフレーム・フォーマットである。このシステムの多重方式は、フレームを最小単位としている。
【００１１】
図１５において多重されるＩXは、１つ以上のフレームに相当する。（１局で２フレーム以上多重する場合もある。）以下に、ルート別の多重・分配・判定の過程を示す。
【００１２】
（１）下りルート
各局がデータをフレームに多重するルートである。
【００１３】
親局ＭＳは、自ら生成するフレームタイミングを基にして、フレームを絶えず生成し、下りルートに送信する。
【００１４】
これにより、リモート局における多重タイミング（フレーム単位のタイム・スロット）が確保される。ここで親局自ら、データを多重する場合もある。
【００１５】
生成されるフレームのＩＤは、フレーム単位のフレームアドレスである。
【００１６】
リモート局ＲＳは、これらのフレームを受けて同期を確立した後に、あらかじめ設定されたフレームアドレスから、自局が多重すべきフレームを検出して、自局データを多重する。
【００１７】
折り返し局まで到達したフレームの流れは、そこでも他局と同様にデータが多重され、上りルートへ送信される。
【００１８】
（２）上りルート
全局分の多重データを各局が分配・判定を行う。
【００１９】
折り返し局からのフレームは、各リモート局を経て親局へ戻る。各局では受信したデータがバッファに蓄えられ、端子内のホストコンピュータで処理（判定）される。親局に到達したデータはチェックを受けた後、廃棄される。
【００２０】
上記従来のデータ伝送システムにおいて、伝送路障害時のリカバリーとして、親局機能が交替し、伝送路の再構成により情報の透過性を確保するが、親局が交替するとき、仮親局を基準に上り，下りの伝送路が確定するため、伝送路障害前後での伝送フレームの連続性が損なわれる。この結果、親局によるサンプリング同期と、仮親局によるサンプリング同期時刻とは異なる位相から開始されてしまう。
【００２１】
つまり、親局と仮親局のサンプリング同期に関するクロック源に、同期をとるメカニズムが存在しないので、再びサンプリング同期を取り直すこととなる。この取り直しの間、サンプリング周期の時間歪（一定周期でない期間が存在する）の発生の仕方によっては、このサンプリング周期で処理を行っている処理に遅延が生じてしまい、正常な保護動作ができなくなる恐れがある。
【００２２】
そのため、出願人は先にサンプリング同期の時間歪を小さく正常な保護動作をなしうるＰＣＭリレーにおけるサンプリング同期方式を提案した（特願平８−２０７５０５号）。
【００２３】
上記、先提案のサンプリング同期方式について説明する。
図１２に示すＰＣＭ電流動作リレーのデータ・伝送システムにおいて、各局で収集・分配される端子データは、データの同時性が要求されている。同時性とは、次の２点である。
【００２４】
（１）全局間で、データサンプリングタイミングの同期をとること。（サンプリングクロックの同期化）
（２）全局、同一のサンプリングクロックエッジで収集した端子データを、同一のマルチフレームに多重すること。（データの同期化）
上記（１）は、伝送遅延時間から算出した値で動作する基準クロックで、自局のサンプリングクロックに従属同期をかけることにより、全局間同期を実現する。
【００２５】
上記（２）の実現のため、サンプリング信号に同期した、ナンバリング信号を生成する。これを自局のデータ収集モジュールが受け取ることにより、サンプリングタイミング及び、ナンバリングの双方を認識できる。
【００２６】
図１６に親局から折返局往復の、伝送時間を示す。時間ｔ１で親局から送信されたフレームは、折返局を経て時間ｔ２に親局に帰ってくる。伝送仕様上、この中間点は全局で一致していることになる。この点をサンプリング同期点と定め、サンプリングクロックの基準とする。
【００２７】
伝送遅延時間ｔ１〜ｔ２は、各共通フレーム内・サンプリングアドレス（ＳＡ）の送受信を基準に測定する。共通フレームの送信間隔は、サンプリング間隔に等しい（位相は異なる）ので、全ＳＡに関するサンプリング（ＳＰ）同期点を求めることにより、全局間で同期した、サンプリングクロックの基準信号を作ることができる。
【００２８】
各局は、サンプリングクロック用発振器を備えている。これに基準クロックで従属同期をかけることにより、各局同一タイミングのデータサンプリング信号を得ることができる。
【００２９】
この信号は、サンプリング同期信号（ＳＹＮＣ１）と呼ばれる。系統周波数の１周期は１２サンプリングされるので、これに０…１１のナンバをつける。このため、１２個おきのＳＹＮＣ１に同期してアサートされる。ＳＹＮＣ４信号（サンプリング同期ナンバリング信号）を定義する。（図１７）
各局のリレーモジュールは、ＳＹＮＣ１をサンプリングトリガとし、ＳＹＮＣ４で順番を知る。ＳＹＮＣ４がアサートされているときのＳＹＮＣ１でのサンプリングデータに、サンプリングナンバ♯０のタグをつける。それ以降、１１までのシーケンシャルなタグをサンプリングデータに付加していくタグ♯０を最初に付けるタイミングを全局で合わせれば、データの同期性が確保できる。
【００３０】
図１８に上記サンプリング同期方式の主要部回路ブロックを示す。図１８において、１は位相比較の基準クロックを発生する基準クロック生成部、２は従属同期の対象となるベースクロック（１．５４４ＭＨｚ）を発生するクロック源、３は基準クロックと位相比較し、ベースクロックを分周して従属同期信号を出力する従属同期部、４はこの分周出力とＳＹＮＣ４強制同期信号からＳＰ同期信号を生成するＳＹＮＣ信号生成部である。
【００３１】
図１９に基準クロック生成部の回路ブロックを示す。図１９において、１０は伝送遅延測定カウンタ、１１はＳＡラッチ部、１２および１４は下り多重部及び上り分離部の受信ＳＡ保持用レジスタ、１３及び１５は伝送遅延測定カウント値のラッチ用カウンタ、１６は発生する補正値（遅延時間）算出部、１７はＳＡ−補正値テーブル、１８は基準クロックを出力するコンパレータである。
【００３２】
伝送遅延測定カウンタ１０は、１スーパーフレーム時間の周期を持ち、図２０のようにフルカウントでゼロに戻る、自走カウンタである。１スーパーフレームは２５７０４ビットなので、伝送レートから周期を求めると、約１６．６ｍＳとなる。カウンタ刻み（補正値精度）は、約６４０ｎＳとなる。カウンタ幅は、１５ビットである。カウンタ周期は、スーパーフレーム周期と等しいが、位相関係は不定である。
【００３３】
カウンタ１３，１５はＳＡ送信・受信タイミングでカウンタ１０の出力をラッチし、補正値算出部１６はこのカウンタ値からＳＰ同期カウンタ値を求める。この値は、伝送遅延時間の中間点に相当する、カウンタ上の値である。これを補正値と称する。各ＳＡ毎の補正値は、ＳＡをインデックスで参照されるテーブル１７で管理する。
【００３４】
この補正値とカウンタ値をコンパレータ１８に設定しておくと、カウンタ１０が一周した後に補正値と一致する。ここが、あるサンプリングアドレス（ＳＡｎ）に対応するＳＰ同期点である。このタイミングでコンパレータ１８は基準クロック・補正値一致割り込みを発生させる。一致割り込み発生毎にテーブル上の補正値を更新して行くと、基準クロックが、サンプリング周期で発生する。
【００３５】
図２０に伝送遅延時間と、カウンタ値の関係を示す。図の上側はフレームの時間対距離のパスとＳＰ同期点との関係である。ｔ１で送信された共通フレームにのみ存在しＦＡの次のフィールドに位置するフレームのＳＡ部がｔ２で受信され、中間点をＳＰ同期点としている様子を表している。斜線が軌跡である。図の下側が対応するカウンタの値である。横軸が時間・対軸がカウンタ値で、各時間毎のカウンタ値をプロットすると、図中の斜線となる。
【００３６】
サンプリング同期点は、ＳＰｎ・ＳＰｎ＋１…である。これらの点は、伝送路に異常がなければ、全局一致した時間になる。ここで、任意のスーパーフレーム内・ｎ番目のマルチフレームのサンプリングアドレスをＳＡｎとすると、ＳＰ同期点は、ＳＰｎとなる。ＳＰ同期点では、基準クロックＳＰＣＬＫｎが生成される。ＳＰｎのＳＰＣＬＫｎは、１周期前のＳＡｎにて求められた補正値である、比較カウント値ＣＰｎ−１により生成される。
【００３７】
図１９について、基準クロック生成部１は、一定時間、伝送エラーなどが検出されず、受信データの信頼性が確認された後に、次手順でＦ／Ｗ処理をする。（図２５の１０１〜１０５参照）
（１）下り多重部（１２，１３）は、共通フレーム内ＳＡを送信したタイミングで、そのＳＡ値とそのときの伝送遅延測定カウンタ値をラッチし、割り込みを発生する。（下りＳＡ送信割り込み）
（２）上り分離部（１４，１５）は、共通フレーム内ＳＡを分離したタイミングで、上記同様にＳＡ値とカウンタ値をラッチし、割り込みを発生する。（上りＳＡ受信割り込み）
（３）ＳＡ−補正値テーブル１７は、ＳＡ値（０…１１）に対応した１２個のバッファを持ち、上記（１），（２）の割り込みに対応したＳＡの指すバッファに補正値（遅延時間）ＣSPとして格納する。補正値算出部１６における補正値の算出方法は、後に述べる。
【００３８】
このときの補正値の誤差が±２０μＳ内になるまで待つ。精度内に収まったら、（４）に進む。
【００３９】
（４）バッファ上の補正値をコンパレータ１８に設定し、コンパレータをイネーブルにする。
【００４０】
（５）カウンタ１０が次の１周期に入り、コンパレータ１８の設定値と一致すると、カウント一致割り込みが発生する。
【００４１】
同時に、基準クロックが１つ発生する。
【００４２】
（６）この割り込みにて、Ｆ／Ｗは、補正値バッファ内の次の値をコンパレータに設定する。
【００４３】
（７）以降、補正値の精度を監視しながら、上記（５），（６）を繰り返す。
【００４４】
補正値算出部１６は、下りＳＡ送信割り込みが、ｔ１で発生したときのカウンタ１３のカウント値をＣ1とし、同一ＳＡ値の上りＳＡ受信割り込みがｔ２で発生したときのカウンタ１５のカウント値をＣ2として、補正値ＣSPを算出する。基本的には（１）式又は（２）式で求める。（実際には、チューニングが必要）
（図２１参照）
Ｃ1＜Ｃ2のとき（同一カウント内）は、
ＣSP＝（Ｃ1＋Ｃ2）／２  ……（１）
Ｃ1＞Ｃ2のとき（一度フルカウント→ゼロ）は、
ＣSP＝（Ｃ1＋Ｃ2−Ｔ）／２  ……（２）
（Ｔは、フルカウント値）
サンプリングクロック同期において、ＳＡの値は補正値設定時のポインタとなる。このＳＡ値が正しくないと、他ＳＡの補正値を破壊する可能性がある。このため、補正値をテーブル１７に格納するとき、受信エラーステータスのチェックを行い、ＳＡの正当性をチェックする必要がある。
【００４５】
ただし、遅延値自体の正当性は、属するマルチフレームが正常でないとならない。
【００４６】
正常運用中は、極端な伝送遅延の変動は発生し得ないが、上記の原因などにより、今回値が使用できないような場合は、前回の補正値をそのまま使用する。
【００４７】
従属同期部３は、基準クロック生成部１で生成された基準クロックを基に、自局サンプリングクロックに従属同期をかけて全局で同期を取る。
【００４８】
図２２に従属同期部３のブロックを示す。図中、３１は分周器、３２は位相比較部で、位相比較部は基準クロックと分周器からのＦ／Ｂ信号との位相差から分周比を決定し、分周器は位相比較部で設定された分周比によりベークロックを分周するＰＬＬ回路構成となっている。
【００４９】
ＰＣＭリレーシステム（図１２）は、系統６０Ｈｚの端子データサンプリングを行う。仕様上、系統１周期あたり１２回データサンプリングを行うので、サンプリング周波数は７２０Ｈｚとなる。それに対し、伝送レートは１．５４４ＭＨｚである。これをベースにすると、系統周波数との間で微少な誤差が生じる。この誤差は蓄積すると、サンプリングデータタイミングの狂いを発生させる。このため、サンプリングタイミングの基本クロックを伝送レートとする。
【００５０】
ベースクロックを１．５４４ＭＨｚとし、基本分周比を２１４２に設定すると、
１．５４４×１０6／２１４２＝約７２０．８２１６６２Ｈｚ  となる。
【００５１】
この値に対し、従属同期部３の同期判定は、±３２カウントの範囲内とする。この値は仕様（±２０μＳ）を満足する。
【００５２】
分周比が１違うときの周期の差は、１／１．５４４×１０6なので、約６４０ｎＳとなる。これの３２カウント分は、
（１／１．５４４×１０6）×３２＝約２０．７３μＳ  である。
【００５３】
この原理は、系統５０Ｈｚでも問題なく適用が可能である。
【００５４】
サンプリング同期は、従属同期回路３からのＤＰＬＬステータスが同期完了を示したときに同期成立と判定される。
【００５５】
成立条件は、
（補正値が±２０μＳ以内の精度）及び（ＤＰＬＬが従属同期完了）であり、
同期はずれ条件は、
（補正値が±２０μＳ以上ずれた）又は（ＤＰＬＬが従属同期はずれ）となる。
【００５６】
従属同期部３の出力は、ＳＰ同期信号生成部４により、ＳＹＮＣ１・４信号となる。ＳＹＮＣ４は、図１７に示すようにＳＹＮＣ１の１２回アサートに１回アサートされる。これらは、従属同期成立・不成立に関わらず出力される。従属同期成立後は、基準クロックに同期した信号となる。
【００５７】
ＳＹＮＣ４信号は、ＳＹＮＣ１信号のナンバ“０”でアサートされる。従属同期前は、初期化値で自走しているが、従属同期が完了し、ＳＹＮＣ１のナンバが明確になった時点で、ＳＹＮＣ４をその周期に強制同期させる。
【００５８】
強制同期を行うときは、ＳＡ１１の補正値一致割り込み処理中に、ＣＳＲの強制同期イネーブルビットをセットする。次に発生するＳＡ０の補正値一致割り込み発生で、ＳＹＮＣ４が強制同期される。ＳＹＮＣ４は、ＳＹＮＣ１を入力とする１２カウンタ回路で生成するので、このときにカウンタをリセットすればよい。
【００５９】
ＳＡ補正値が収束した後、コンパレータ１８での比較を開始するが、開始するＳＡ値を特定しておくと、カウンタ１０のカウンタ１周期後に発生する割り込みに対応する、サンプリングナンバを特定することができる。（図１９）
例えば、ＳＡ補正値の収束後ＳＡ０から比較を開始すると、最初の一致割り込みは、ＳＡ０のＳＰ同期点となる。この処理を全局で行うと、一致割り込み（基準クロック）は、全局ＳＡ０相当から開始される。
【００６０】
基準クロックの生成により、サンプリングクロックの従属同期が始まる。同期完了時点で、ＳＹＮＣ１信号と基準クロックは同期している。基準クロックは、ＳＡ値で特定されているので、それに同期しているＳＹＮＣ１も、同様にＳＡ値で特定することができる。
【００６１】
信号ＳＹＮＣ４は、サンプリングナンバ０で発生することになっているが、この時点では自走状態になっているので、強制同期をする必要がある。つまり、ＳＡ値に同期しているＳＹＮＣ１が“０”を指したときに、ＳＹＮＣ４を生成するカウンタをリセットする。
【００６２】
このときのＦ／Ｗ処理は、次の手順で行う。（図２５の１０６〜１０８参照）
（１）従属同期部３のＤＰＬＬステータスから、従属同期完了を知る。
【００６３】
（２）サンプリングナンバ１１の一致割り込み（ナンバ０の補正値をロードする）で、ＣＰＵにより操作される制御用レジスタ（ＣＳＲ）の強制同期ビットをセットする。
【００６４】
各局はＡＩモジュールによりＳＹＮＣ４を基準として端子データ・パケットのタグＮｏ．を決める。この信号のアサートから、タグＮｏ．を０，１，２，３，４…と付けていく。
【００６５】
ＣＰＵ及びサンプリング同期回路は、このタグＮｏ，を基に、送信データの管理を行う。これによると、あるサンプリングクロックでサンプルされるデータは、全局で同じ送信バッファエリアに、格納されることになる、（送信バッファは、サンプリングアドレスに対応した、１２個の端子データエリアから構成されている。）
この処理で、データの同期化が実現される。
【００６６】
この、強制同期処理が完了して、自局のサンプリング同期が成立する。この同期化の模様を図２３に示す。
【００６７】
サンプリングクロック（ＳＰＣＬＫ）従属同期完了後、各局は端子データ多重を開始する。この時点で、全局一致したポインタ管理による、端子データのアクセス可能になっているので、親局は共通フレームで、このマルチフレームＭＦには、送信バッファ上の、どのエリアのデータを多重すればよいかを指示する。この値が、共通フレームにのみ位置するＳＡ遅延時間フィールドに格納される。
【００６８】
ＳＡ遅延時間は、親局が確実にデータを多重できる、最新のサンプリングナンバを表す。
【００６９】
図２４に示すように、ＳＡ遅延時間は回線の伝送遅延量により、ロードされる値が異なる。
【００７０】
図２４の左側では、遅延時間が短いので、例えば親局は、マルチフレームＭＦ２にはＳＰ０のデータは確実に多重できる。それに対し、図２４の右側では、マルチフレームＭＦ２には同期点ＳＰ１０のデータが多重可能となる。これは、伝送遅延時間が長くなるほど、フレームが折返局に到達する時間が長くなり、その結果ＭＦ２に対応するＳＰ２が、相対的に遅れるためである。
【００７１】
サンプリングアドレスＳＡｎのマルチフレームに、親局が設定するＳＡ遅延時間値は、親局の伝送遅延時間値は１／２を、マルチフレーム換算した値となる。換算値をｍとすると、ｎ−ｍが、ＳＡｎ送信直前のＳＰナンバになる。マルチフレームタイミングと、サンプリングタイミングとの非同期性を考慮して、さらに−１する。
【００７２】
図２４の左側では、ｍ＝１になるので、ｎ＝２とするとＳＰナンバは０になる。同様に、図２４の右側では、ｍ＝３で、ｎ＝２のときＳＰナンバは１０である。
【００７３】
サンプリング同期処理過程において、ＳＡ遅延時間を設定することにより、各局が有効端子データの多重を開始する。この時のハンドシェイクに、共通フレーム内に定義されているＵＬフラグ（同期確認フラグ）を使用する。Ｆ／Ｗ処理は次の手順で行う。（図２５の１０９〜１１１参照）
親局送信時
ＵＬフラグをレディ状態・ＳＡ遅延時間を無効値に設定して、共通フレームを送信する。
各子局
サンプリング同期未完のうちは、ＵＬフラグをアンレディ（サンプリング同期未確立）にして送出する。
【００７４】
サンプリング同期完了（ＤＰＬＬステータスが同期完了＋保護時間＋ＳＹＮＣ４強制同期完了）で、ＵＬフラグをレディ（サンプリング同期確立）状態で送出。
【００７５】
ＳＡ遅延時間が無効値のうちは、ダミーの端子データを多重
親局受信時
ＵＬフラグをアンレディ状態で受信：サンプリング同期未完の局がある。
【００７６】
ＵＬフラグをレディ状態で受信：全局、サンプリング同期完了。
【００７７】
この後、ＳＡ遅延時間を有効値に設定する。
【００７８】
各子局＋親局
有効なＳＡ遅延時間を受けて、値に対応する、送信バッファの端子データを多重する。
【００７９】
図１２の伝送路において、あるステーション（ＭＳ│ＲＳ＿ｎ）から多重されたフレームは、折り返し局ＲＳ＿４にて折り返され、再び同じ局に帰ってくる。（下りルートにて多重し、上りルートにて各局が情報を得る。）
伝送路及び、各局の伝送遅延時間は上り／下りで一定であるとすると、あるフレームの自局→折り返し→自局の伝送遅延時間の１／２の値は、全局に関して時間軸上で、ある１点に収束する。これを、連続するマルチフレームに関して測定・計算を行うと、収束点の間隔はマルチフレームタイミング（１．３９ｍｓ）となる。（＝サンプリングタイミング）このタイミングは、全局共通の絶対タイミングとなる。これと、各局が持つサンプリングタイマとの位相補正を行うことにより、全局が同じタイミングで（電流）データをサンプリングすることが可能になる。
【００８０】
図２６に示すように、任意のマルチフレーム・共通フレームが各局を通過して再び帰ってくるまでの時間を計測している。ｔMSは、ＭＳが自ら生成したフレームがＭＳに再び帰ってくるまでの時間を表す。ｔRS0は、ＲＳ＿０を通過して再びＲＳ＿０に帰ってくるまでの時間で、以下同様にｔRS1・ｔRS2…と続く。折返局では、伝送路遅延はゼロで、自局遅延のみとなる。
【００８１】
図２６に示すように、各局の遅延時間を１／２した点は、ある点（ｔSMP）に収束することが判る。
【００８２】
上記のサンプリング同期方式は、１．３９ｍＳ周期のサンプリングタイミング発生回路・位相補正回路（ＤＰＬＬ）・マルチフレームタイミング遅延時間計測回路等により実現される。仕様上の精度は、２０μＳ以下である。この範囲内に、全局のサンプリングタイミングの誤差を収める。
【００８３】
このようにして得られたサンプリングタイミングと、他のサンプリングタイミングとの関係は、下記の通りである。
対マルチフレームタイミング：周期は等しいが、位相は各局毎に異なる。
系統の１周期：上記と同じく周期の１／１２だが、位相は不定である。
【００８４】
（１）サンプリングタイミングとマルチフレームタイミングとの位相差について
マルチフレームは、伝送路・局の遅延時間後にある局ＲＳｎに到達する。この局でのマルチフレームタイミングは、この遅延時間分、マスタ局ＭＳに比べて位相が遅れている。サンプリングタイミングは、絶対的なタイミングであるため、マルチフレームタイミングとの位相差は、各局毎に異なることになる。
【００８５】
図２７に位相差の例を示す。横軸は時間・縦軸は局を表し、図ではマスタ局ＭＳと、あるリモート局ＲＳとの位相差を説明している。時間▲１▼でマスタ局ＭＳが送信したマルチフレームは、時間▲２▼でリモート局ＲＳに到達する。この時間差だけ、リモート局ＲＳのマルチフレームタイミングが遅れる。→サンプリングタイミングとの位相差がＭＳのそれとは異なる。
【００８６】
（２）サンプリングデータをどのマルチフレームに多重するか
あるサンプリングタイミングの送信データは、そこから最小２フレームタイミング後のフレームに多重することとする。言い替えれば、あるフレームタイミングでは、２つ前のサンプリングタイミングで得たデータを多重する、ということである。図２８にサンプリングデータ多重の時間的概念を示す。
【００８７】
各サンプリングタイミングにてサンプリングされる電流データがＴＤＭ（時分割多重通信システム）に引き渡されるまでに、Ａ／Ｄコンバータに取り込まれた後、約２００μＳ以上のオーバヘッドが発生するが、こうすると、両タイミングの位相差に関わらず、サンプリングデータ処理のオーバヘッドを吸収することができる。しかし、例えば▲１▼→（１）としてしまうと、サンプリングタイミングとフレームタイミングとの位相差が一様でないために、データ処理が終了する前に多重タイムスロットが来てしまう可能性がある。
【００８８】
具体的には、次のような処理となる。
・ホスト側（送信バッファ書込側）
サンプリングデータ処理終了次第、送信バッファへデータを書き込み、ホスト側のポインタを進める。
・送信側（送信バッファ読出側）
読み出しポインタを常に２＋α分先行させてデータを取り出す。（αは、サンプリングアドレス遅延時間）
リレーシステムは、リアルタイム性が重要視されるため、収集したデータを極力早く処理しなければならない。このためには、上記のオーバヘッドを極力少なくする必要がある。
【００８９】
【発明が解決しようとする課題】
ところで、上記従来方式では、
（１）カウンタ１０が１周期に入り、コンパレータ１８の設定値と一致すると、カウント一致割り込みが発生するので、１回のサンプリングナンバーの全局同期が可能であった。このため、何らかの障害でサンプリングナンバーを再同期させることが困難である。
【００９０】
（２）リレーシステムは、リアルタイム性が重視されるため、収集したデータを極力早く処理しなければならない。そのためには、上記オーバヘッドを極力少なくする必要がある。
【００９１】
（３）下り側：送信、上り側：受信の受信の基本原則があるが、伝送路断線時の局遷移・復帰に必要な情報が充分に伝送されない。
【００９２】
この発明は、上記課題に鑑みてなされたものであり、その目的とするところは、システム全体のリアルタイム性が向上するＰＣＭリレーにおける、サンプリングタイミング方式とサンプリングデータ同期方式および異常通知方式を提供することにある。
【００９３】
【課題を解決するための手段】
この発明は、
（１）親局と複数の子局及びそれらを接続するシリアル伝送路からなるネットワークシステムをベースとするデータ多重方式のＰＣＭ電流差動リレーのデータサンプリングクロックを同期化させる、ＰＣＭリレーにおけるサンプリング同期方式であって、各局に、伝送遅延時間を各共通フレーム内のサンプリングアドレスの送，受信を基準に測定してその中間点をサンプリングクロックの基準とする基準クロック生成手段と、生成された基準クロックを基に、自局サンプリングクロックに従属同期をかけてサンプリングクロックを同期化させる従属同期化手段と、従属同期化された同期信号を伝送遅延量と最低限必要な処理時間分を加味して修正し、サンプリング同期信号を出力する同期信号生成手段と、を有するサンプリングデータ同期部において、
前記同期信号生成手段を、各局の遅延時間を設定する遅延量設定レジスタと、サンプリング信号に遅延時間をかけてサンプリング同期信号を出力する遅延回路と、この遅延回路からのサンプリング同期信号を１／１２分周して同期ナンバリング信号を出力する分周器で構成してデータサンプリングからデータ送信までのオーバヘッド時間を最小限としたことを特徴とする。
【００９４】
（２）前記サンプリングデータ同期部によるサンプリングデータの同期処理を、プログラマブルタイマを使用したワンショットタイマにて処理することを特徴とする。
【００９５】
（３）前記親局と折返し子局それぞれ、予備系受信状態をモニタおよびセットするモニタ・セット回路を設け、伝送路不良ビットを上り送信ないし下り受信にも対応させたことを特徴とする。
【００９６】
（４）親局と複数の子局全局に、それぞれ隣接局の異常を通知するための予備系受信状態をモニタおよびセットするモニタ・セット回路を設け、伝送不良ビットを上り送信ないし下り受信にも対応したことを特徴とする。
【００９７】
【発明の実施の形態】
実施の形態１（図１〜図４）
図２７のように伝送路上の局の位置・伝送路の遅延時間によりその局のフレームタイミング対サンプリングタイミングの位相差が決定されてしまう。実施の形態１は、そのような位相差を解消することによりサンプリングデータ処理時間の短縮化を図り、システム全体のリアルタイム性を向上させるものである。
【００９８】
まず、原理を図４について説明する。図中、ＭＦｎはマルチフレームタイミング（フレーム送信タイミング）、ＳＰｎはサンプリングタイミングである。従来は、ＳＰｎをデータサンプリングタイミングとしていたが、前述したようにマルチフレームタイミングとの位相差は局・伝送遅延量により一定でない。このため、サンプリングデータ送信においてオーバヘッドが生じていた。
【００９９】
本発明では、データサンプリングタイミングを図４のＭＳＰｎに移動させることにより、このサンプリングタイミングによるデータをＭＦｎで送信する。ＭＳＰｎとＭＦｎとの間の時間ｔｓｐは、データサンプリング処理に最低限必要なオーバヘッド時間である。（データサンプルモジュールの処理時間＋システムバス転送時間など）
親局がこのタイミングにて送信できれば、子局も同様に同一フレームへの送信が可能になる。ＭＳＰｎは全局共通タイミングであるためである。
【０１００】
これにより、データサンプリングから送信までのオーバヘッド時間を最小限に押えることが可能になる。
【０１０１】
図１，図２に実施の形態１にかかるサンプリング同期部のブロック図を示す。図１において、１は位相比較の基準を発生する基準クロック生成部、２は従属同期の対象となるベースクロック（１．５４４ＭＨｚ）を発生するベースクロック源、３は基準クロックと位相比較し、ベースクロックを分周して従属同期信号を出力するＰＬＬ回路で構成された従属同期部。（従来図１８と同じ）
４1は従属同期部３からの従属同期信号を図３のようなＳＹＮＣ信号とする第１のＳＹＮＣ信号生成部、４2は図２に示すように、各局毎の遅延時間（伝送遅延値＋ｔｓｐ）を設定する遅延量設定レジスタ４１と、上記ＳＹＮＣ信号に上記設定された時間分遅延をかけＳＹＮＣ１信号を出力するレジスタ，シフトレジスタ・カウンタ等からなる遅延回路４２と、この遅延回路からのＳＹＮＣ１信号を１２回カウントし、ＳＹＮＣ４信号を出力する１／１２分周器４３と、この分周器に出力し、シーケンシャルに出力されるＳＹＮＣ４信号に強制動期をかけるリセット回路４４で構成されている。なお、ＳＹＮＣ４信号はサンプリングナンバー０（ＳＰ0）に対応するもので、同期確立後リセットをかける必要がある。
【０１０２】
この実施の形態１によれば、（１週期）−（伝送遅延＋ｔｓｐ）の分だけ進ませる処理によりデータサンプリングタイミングを図３に示すようにＳＰ0の点をＭＦ0＋マージンの点に移動させることができるので、ＳＰ0のデータをＭＦ0に多重することが可能となり、早く送信することができ、データサンプリングからデータ送信までのオーバヘッド時間を最小限にすることが可能となると共に、システム全体のリアルタイム性が向上する。また、従来形式のＳＹＮＣ１，ＳＹＮＣ４及び強制コマンド部を流用してこれらの信号を生成した後に、進相させているので、効率的である。
【０１０３】
実施の形態２（図５〜図７）
従来図１９の基準クロック生成部の動作（１）〜（７）の（５）では１回のみサンプリングナンバの全局同期が可能であった。このため、何らかの障害でサンプリングナンバを再同期させることが困難である。実施の形態５は、サンプリングデータ同期ずれに対し、各局が同期を取って効率的にサンプリング点を同一化するものである。
【０１０４】
図５に実施の形態２にかかるサンプリングデータ同期部の基本構成を示す。サンプリングデータ同期部はサンプリングタイミングの同期が終了してから、サンプリングタイミングと、サンプリングデータとの関連づけ（サンプリングナンバを付与）を行いサンプリング点を同期化する。
【０１０５】
図中、６１はプログラマブルタイマ（ＰＴＣ）、６２は本回路を制御しているＣＰＵローカルデータバス、６３は監視部からのＳＬフラグ受信信号ＳＬ＿ＯＮを受けてタイマ６１のゲートを制御するゲート制御部、６４はタイマ６１，ローカルバス６２，ゲート制御部６３間に接続されＣＰＵにより制御されるコマンドステータスレジスタ（ＣＳＲ）である。
【０１０６】
レジスタ６４は、例えば、ＥＮＢ（イネーブル）をビット０、ＴＩＭＵＰをビット１に定義する。ＳＬフラグ正常の条件でビット０をＣＰＵがセットすると、タイマ６１が動作を開始し、タイマ６１がタイムアップしたかを知るために、ＣＰＵはビット１をモニタする。
【０１０７】
図６を用いてサンプリングデータ同期処理の手順を説明する。（＊記号と丸数字は図６に対応する。）
＊ＳＰＣＬＫ割込
この割込はサンプリング同期部が、整定値一致を検出する度に発生する割込である。サンプリングクロック（ＳＰＣＬＫ）同期確立時点で、このタイミングは、ある精度内で全局一致している。この割込ルーチン内で、タイマ（ＰＴＣ）６１がタイムアップしているか（ＯＵＴ＝“１”であるか）をテストする。タイマ６１がタイムアップしていた割込（図６の▲４▼）が、全局共通のサンプリングデータ一致点である。
【０１０８】
▲１▼タイマ準備・ＵＬフラグリセット
サンプリングアドレス同期・検定終了後、サンプリングデータ処理の準備をする。
（１）タイマ６１をセットアップする。モード０で設定後、カウント値をセットする。１カウント＝１μＳである。
カウント値は、サンプリング同期部で計測した伝送遅延時間の半分−αである。
カウンタ値設定時点で、タイマ６１の出力（ＯＵＴ）は、ネゲート（“０”）とされる。
（２）ＵＬフラグ送信処理を終了する。（共通フレーム内、ＵＬフラグのセット送信を止める。）
これで親局に、ＳＡ同期完了を知らせる。
【０１０９】
▲２▼カウント開始
タイマ６１の起動タイミングは、ＳＬフラグを含むマルチフレームの次のマルチフレーム先頭である。
【０１１０】
・ＳＬフラグは、フレーム内の１ビットなので、ビットセットの検出だけでは正当性が保証できない。
・親局・折返局に関しては、現状ではタイマの起動が不可能である。
親局：ＵＬフラグを自ら生成するので、監視部から検出信号が出力されない。
【０１１１】
折返局：共通フレーム内のＵＬフラグの位置が、サンプリングデータ同期点を時間的に越えている。
図７に、タイマ・ＧＡＴＥ信号アサートタイミングを示す。
【０１１２】
▲３▼カウンタ・タイムアップ
タイマのカウンタはダウンカウントの後、ゼロとなりＯＵＴをアサート（“１”）する。ＳＰＣＬＫ割込処理で、ＯＵＴの値をポーリングしているので、タイムアップを検出することができる。
ここで、Ｆ／ＷはＣＳＭ［システムコントローラ（ホストプロセッサ）］に対して、データ同期メッセージを送信する。ＣＳＭは、ＳＰＣＬＫを受けているので、このメッセージを受け取った直前のＳＰＣＬＫが、データ同期点であることを知る。
【０１１３】
▲４▼ＧＡＴＥクリア
終了処理として、Ｆ／ＷはＧＡＴＥ出力をクリアする。ＣＳＲをクリアする。
なお、上記タイマのカウントする値は、５ｍＳ最大なので、分解能を１μＳとすると１３８８ｈカウントとなり、１６ビットカウンタで充分である。このため、入力するクロックは１ＭＨｚ以上となる。（５ｍＳ／１μＳ＝１３８８ｈカウント）
この実施の形態２によれば、サンプリングデータ同期ずれに対し、各局が同期を取って何度も実行できる。また、各子局が同一方式にて収束するので、効率的にサンプリング点を同一化することができる。
【０１１４】
実施の形態３（図８〜図１０）
実施の形態３は、伝送路断線時の局遷移・復帰に必要な情報を充分伝達しうるようにしたものである。図８に示すように、親局ＭＳ−折返局ＴＢ間で、双方の局状態での予備系受信状態をセット・モニタ可能な回路５を追加する。この追加回路を備えた親局（又は折返局）の構成を図９に示す。同図において、２１は受信部（レシーバ）、２２はデータ分離部、２６はデータ多重部、２８は送信部（トランシーバ）、２９はマイクロプロセッサのローカルバス、５１は分離部２２とローカルバス２９との間に追加されたＮＧビットモニタ部、５２はローカルバスと多重部２６との間に追加されたＮＧビットセット部である。
【０１１５】
分離部２２は、受信データ上のフレームアドレス・サンプリングアドレスなどを基に、伝送路断線時の局遷移・復帰に必要な情報を抽出すべきビットの位置を特定する。そのビットのタイミングをＮＧビットモニタ５１が検出した時点でＮＧビットセット部５２がそのビット値を多重部２６のレジスタにセットする。多重部２６はモニタ５１と同様にセットタイミングを検出し、レジスタにセットされた値を送信データに多重する。
【０１１６】
この場合、異常フラグ（２ビット）は、図１０に示すような共通フレーム内に置く。レジスタ値は、例えば、０：正常，１：異常とする。なお、図１０における「ＦＡフィールドを、データフィールド０とする」の意味は、フレーム内の最小データを、フィールドと定義し、先頭のフィールドの番号を０としたときに、図示のフィールドが１１，１２に該当する、ということである。実際には、回路・処理の構成により、どのフィールドのどのビットを使用しても構わない。
【０１１７】
この実施の形態３によれば、ＰＣＭリレーシステムにおいて、伝送路断線時の局遷移・復帰に必要な情報が充分に伝達される。
【０１１８】
実施の形態４（図１１）
実施の形態３では親局−折返局間で、双方の局の状態での予備系受信状態をセット・モニタ可能な回路を追加したが、実施の形態４は、全局間で、双方の局状態での予備系受信状態をセット・モニタ可能な回路を追加する。
【０１１９】
この追加回路は図１１に示すように、親局ＭＳ、中間局ＲＳ、折返局ＴＢの各局に、それぞれ、上りＮＧモニタ＋上りＮＧセット部５3と下りＮＧモニタ＋下りＮＧセット部５4の回路として追加する。この場合、各回路のＮＧビットモニタ部及びＮＧセット部はそれぞれ上記図９と同様に、分離部２２とＣＰＵローカルバス５１の間及びＣＰＵローカルバス２９と多重部２６の間に設ける。
【０１２０】
また、異常フラグ（２ビット）は、上記図１０と同様に共通フレーム内に置く。しかして、異常フラグは２局間でのみセットないしモニタされるが、上り・下りの２ビットあればよいことになる。
【０１２１】
実施の形態４によれば、全局「上下隣接局の異常情報」を知ることが可能となる。また、上下で２ビット使い回すことにより、ビットアサインを節約することができる。
【０１２２】
【発明の効果】
本発明は、上述のとおり構成されているので、次に記載する効果を奏する。
【０１２３】
（１）親局交代時及び、初期段階におけるサンプリング同期ずれに対し、各子局側が時間をかけて収束することにより、一定周期処理の時間歪を小さくできる。
【０１２４】
（２）各子局が、同一方式にて収束するので、効率的にサンプリング点を同一化することができる。
【０１２５】
（３）ＤＰＬＬ回路を使用しているため、引っ込み時間が高速化できる。
【図面の簡単な説明】
【図１】実施の形態１にかかるサンプリング同期関連回路のブロック図。
【図２】往復の伝送時間を示すグラフ。
【図３】基準クロック生成部のブロック図。
【図４】伝送遅延時間とカウンタ値のタイミング図。
【図５】補正値の算出の説明図。
【図６】従属同期部のブロック図。
【図７】信号のタイミング図。
【図８】同期化の説明図。
【図９】多重フレームの伝送時間とサンプリング同期信号の関係を示すグラフ。
【図１０】サンプリング同期化の処理フロー図。
【図１１】実施の形態２にかかるサンプリング同期部のブロック図。
【図１２】ＳＹＮＣ４信号生成部（２）を示すブロック図。
【図１３】同期部の要部動作を説明するタイムチャート。
【図１４】原理を示すグラフ。
【図１５】実施の形態３にかかる親局，折返局の構成説明図。
【図１６】セット・モニタ回路の説明図。
【図１７】異常フラグの説明図。
【図１８】実施の形態４にかかる各局の構成説明図。
【図１９】実施の形態５にかかるサンプリングデータ同期部の構成説明図。
【図２０】サンプリングデータ同期の概タイミング図。
【図２１】タイマ・ゲート信号アサートタイミング図。
【図２２】ＰＣＭ電流作動リレーの伝送路の形態図。
【図２３】フレームフォーマットの説明図。
【図２４】局の基本構成を示すブロック図。
【図２５】データ多重化の流れの説明図。
【図２６】サンプリングタイミング測定例を示すグラフ。
【図２７】マルチフレームタイミングの位相差を示すグラフ。
【図２８】サンプリングデータ多重の時間的概念説明図。
【符号の説明】
１…基準ブロック生成部
２…ベースクロック源
３…従属同期部
４…ＳＹＮＣ信号生成部
５…ＮＧビットモニタ・セット回路
６…サンプリングデータ同期部
１０…伝送遅延測定カウンタ
１１…ＳＡラッチ部
１２…下り多重部の受信ＳＡ保持用レジスタ
１３…下り多重部のラッチ用カウンタ
１４…上り分離部の受信ＳＡ保持用レジスタ
１５…上り分離部のラッチ用カウンタ
１６…補正値算出部
１７…ＳＡ−補正値テーブル
１８…コンパレータ
２１…受信部，レシーバ
２２…データ分離部
２３…ＦＡ検出部
２４…受信バッファ
２５…フレーム生成部
２６…データ多重部，送信多重部
２７…送信バッファ
２８…送信部，トランシーバ
２９…ＣＰＵローカルバス
３１…分周器
３２…位相比較部
４１…遅延量設定レジスタ
４２…遅延回路
４３…１／１２分周回路
４４…リセット回路
５１…ＮＧビットモニタ部
５２…ＮＧビットセット部
６１…プログラマブルタイマ（ＰＴＣ）
６２…ＣＰＵローカルデータバス
６３…ゲート制御部
６４…レジスタ（ＣＳＲ）
ＭＳ…親局
ＲＳ０〜ＲＳ４…リモート局（子局，中間局）
ＴＢ…折返局
【図１】
0003994502.tif 000002
【図２】
0003994502.tif 000003
【図３】
0003994502.tif 000004
【図４】
0003994502.tif 000005
【図５】
0003994502.tif 000006
【図６】
0003994502.tif 000007
【図７】
0003994502.tif 000008
【図８】
0003994502.tif 000009
【図９】
0003994502.tif 000010
【図１０】
0003994502.tif 000011
【図１１】
0003994502.tif 000012
【図１２】
0003994502.tif 000013
【図１３】
0003994502.tif 000014
【図１４】
0003994502.tif 000015
【図１５】
0003994502.tif 000016
【図１６】
0003994502.tif 000017
【図１７】
0003994502.tif 000018
【図１８】
0003994502.tif 000019
【図１９】
0003994502.tif 000020
【図２０】
0003994502.tif 000021
【図２１】
0003994502.tif 000022
【図２２】
0003994502.tif 000023
【図２３】
0003994502.tif 000024
【図２４】
0003994502.tif 000025
【図２５】
0003994502.tif 000026
【図２６】
0003994502.tif 000027
【図２７】
0003994502.tif 000028
【図２８】
0003994502.tif 000029