(57)【特許請求の範囲】
【請求項１】
一端が基準電位に接地されたホールド用コンデンサと、
出力端子及び反転入力端子が前記ホールド用コンデンサの他端に接続され、該ホールド用コンデンサを、非反転入力端子への入力信号に対応した電圧に充電するオペアンプと、
前記ホールド用コンデンサの充電電圧を出力するバッファ回路と、
外部からホールド指令を受けると、前記オペアンプの出力をオープン状態にして、前記バッファ回路からの出力を固定する出力オープン回路と、
を備えたサンプルホールド回路であって、
前記出力オープン回路を、
前記ホールド指令により、前記オペアンプの出力段を構成するプッシュプル出力回路における出力用のＮＰＮトランジスタ及びＰＮＰトランジスタを夫々カットオフするカットオフ手段と、
前記ホールド指令により、前記オペアンプの入力段を構成する差動増幅器と前記オペアンプに設けられた位相補償用コンデンサとの接続部の電位を固定させる電位固定手段と、
から構成してなることを特徴とするサンプルホールド回路。
【請求項２】
前記電位固定手段は、前記差動増幅器と前記位相補償用コンデンサとの接続部を、直接、所定電位に固定することを特徴とする請求項１に記載のサンプルホールド回路。
【請求項３】
前記プッシュプル出力回路は、前記ＮＰＮトランジスタ及びＰＮＰトランジスタのベース−エミッタ間に夫々接続された抵抗体を有することを特徴とする請求項１又は請求項２に記載のサンプルホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力段にオペアンプ（演算増幅器）備えたサンプルホールド回路に関する。
【０００２】
【従来の技術】
従来より、例えば図６に示す如く、オペアンプＯＰ10と、オペアンプＯＰ10の出力端子に接続されたアナログスイッチＳＷ１と、一端がアナログスイッチＳＷ１を介してオペアンプＯＰ10の出力端子に接続されると共にオペアンプＯＰ10の反転入力端子（−）に接続され、他端が接地されたホールド用コンデンサＣ10と、ホールド用コンデンサＣ10の電圧を外部に出力するオペアンプＯＰ11からなるバッファ回路と、からなるサンプルホールド回路が知られている。
【０００３】
この種のサンプルホールド回路においては、アナログスイッチＳＷ１がオン状態であるとき、オペアンプＯＰ10の動作によって、ホールド用コンデンサＣ10が、オペアンプＯＰ10の非反転入力端子（＋）に入力された入力信号Ｖinと同じ電圧レベルに充電され、アナログスイッチＳＷ１がオフされると、オペアンプＯＰ10によるホールド用コンデンサＣ10の充電が停止されて、ホールド用コンデンサＣ10の電圧が保持される。
【０００４】
このため、バッファ回路を構成するオペアンプＯＰ11からの出力信号Ｖout は、アナログスイッチＳＷ１がオン状態であれば入力信号Ｖinと同じ電圧となり、アナログスイッチＳＷ１がオフされると、アナログスイッチＳＷ１のオン時の電圧レベルに保持される。
【０００５】
【発明が解決しようとする課題】
ところで、上記従来のサンプルホールド回路においては、入力信号Ｖinのサンプルとホールドとを、オペアンプＯＰ10の出力端子に接続されたアナログスイッチＳＷ１を用いて切り換えるようにされていたことから、サンプルホールド回路を１チップのＩＣ内に組み込むには、ＩＣの製造にＢｉＣＭＯＳ工程が必要となり、ＩＣのコストアップを招くといった問題があった。つまり、従来のサンプルホールド回路において、オペアンプＯＰ10及びＯＰ11は、バイポーラトランジスタを用いて容易に構成できるが、アナログスイッチＳＷ１は、通常、ＭＯＳ型のＦＥＴで構成されることから、これら各回路をＩＣ内に組み込むには、その製造にＢｉＣＭＯＳ工程が必要となり、ＩＣのコストアップを招くのである。
【０００６】
一方、こうした問題を解決するために、本願発明者は、ホールド時に、オペアンプＯＰ10の出力段を構成するプッシュプル出力回路における出力用のＮＰＮトランジスタ及びＰＮＰトランジスタをカットオフすることにより、入力信号Ｖinのサンプルとホールドとを、アナログスイッチＳＷ１を用いることなく、オペアンプＯＰ10内で切り換えることを考えた。
【０００７】
尚、このようにプッシュプル出力回路の出力用トランジスタ（ＮＰＮトランジスタ及びＰＮＰトランジスタ）をカットオフして出力をオープン状態にする方法としては、例えば、特公平７−５２８１６号公報に記載のように、各トランジスタのベースを抵抗を介して他方のトランジスタのコレクタ側に接続しておき、各トランジスタに対してバイアス電流を供給する定電流回路の動作を停止させることにより、各トランジスタをオフすると共に、各トランジスタのベースを他方のコレクタが接続された直流電源の低電位側電位及び高電位側電位にしてオフ状態を保持する方法が知られている。
【０００８】
そしてこのようにすれば、従来のようにアナログスイッチＳＷ１を用いることなくサンプルホールド回路を実現できることから、サンプルホールド回路のＩＣ化を容易に図ることができる。
ところが、このようにオペアンプＯＰ10内の出力用トランジスタをカットオフするようにした場合、ホールド時の入力信号Ｖinの変化が遅い場合には問題ないが、入力信号Ｖinが急峻に変化すると、オペアンプＯＰ10内の位相補償用コンデンサがＡＣカップリングを起こし、プッシュプル出力回路にその信号が伝達されて、ホールド用コンデンサＣ10の電圧が変動してしまうという問題があった。
【０００９】
本発明は、こうした問題に鑑みなされたものであり、入力段にオペアンプを備え、このオペアンプの動作によってホールド用コンデンサを充電するよう構成されたサンプルホールド回路において、サンプル／ホールドの切換をアナログスイッチを用いることなく行うことができ、しかも、ホールド時には、入力信号の変化に影響を受けることなく出力を確実に保持できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１に記載の発明は、一端が基準電位に接地されたホールド用コンデンサと、出力端子及び反転入力端子がホールド用コンデンサの他端に接続され、ホールド用コンデンサを非反転入力端子への入力信号に対応した電圧に充電するオペアンプと、ホールド用コンデンサの充電電圧を出力するバッファ回路と、外部からホールド指令を受けると、オペアンプの出力をオープン状態にして、バッファ回路からの出力を固定する出力オープン回路とを備えたサンプルホールド回路であって、出力オープン回路を、ホールド指令により、オペアンプの出力段を構成するプッシュプル出力回路における出力用のＮＰＮトランジスタ及びＰＮＰトランジスタを夫々カットオフするカットオフ手段と、同じくホールド指令により、オペアンプの入力段を構成する差動増幅器とオペアンプに設けられた位相補償用コンデンサとの接続部の電位を固定させる電位固定手段とから構成してなることを特徴とする。
【００１１】
このように構成された本発明のサンプルホールド回路においては、外部からホールド指令が入力されると、カットオフ手段が、オペアンプの出力段を構成するプッシュプル出力回路における出力用の各トランジスタをカットオフし、しかも、電位固定手段が、位相補償用コンデンサの差動増幅器側の電位を固定させる。
【００１２】
このため、ホールド時に、オペアンプの非反転入力端子に入力される入力信号が急峻に変化したとしても、位相補償用コンデンサのＡＣカップリングにより出力用の各トランジスタにその信号が伝達されるようなことはなく、オペアンプの出力は常にオープン状態に保持される。
【００１３】
従って、本発明によれば、従来のように、オペアンプとホールド用コンデンサとの間にオペアンプの出力をオープン状態にするためのアナログスイッチを設ける必要はなく、しかも、ホールド時にホールド用コンデンサの電圧が変動するのを確実に防止できる。よって、本発明によれば、安定したホールド特性を得られるサンプルホールド回路を、ＭＯＳ型のＦＥＴを用いることなく構成でき、ＩＣ化も容易に図ることが可能になる。
【００１４】
ここで、電位固定手段としては、請求項２に記載のように、オペアンプの入力段を構成する差動増幅器と位相補償用コンデンサとの接続部を、直接、所定電位に固定するように構成すればよい。
【００１６】
また、カットオフ手段は、ホールド指令入力時にプッシュプル出力回路の各トランジスタをカットオフすることができればよく、その手法としては、前述の公報に開示された方法等、従来より知られている種々の方法を採用することができるが、特に、請求項３に記載のように、プッシュプル出力回路を構成する出力用の各トランジスタのベース−エミッタ間を、夫々、抵抗体にて接続することが好ましい。
【００１７】
つまり、このように出力用の各トランジスタのベース−エミッタ間を抵抗体にて接続しておけば、各トランジスタがオフ状態にあるとき、ベース−エミッタ間を同電位にして、各トランジスタがオペアンプの出力端子に接続されたホールド用コンデンサからの入力電圧によってブレイクダウンするのを防止できる。従って、その出力端子に接続されたホールド用コンデンサの電圧（つまりホールド電圧）が高くなっても、ホールド時には、各トランジスタを確実にオフ状態に保持することができる。
【００１８】
【発明の実施の形態】
以下に本発明の実施例を説明する。
まず図１は、本発明が適用されたサンプルホールド回路を備えた実施例の空燃比検出装置全体の構成を表す構成図である。
【００１９】
本実施例の空燃比検出装置は、内燃機関の排気中の酸素濃度から内燃機関に供給された燃料混合気の空燃比（Ａ／Ｆ）を検出するためのものであり、内燃機関の排気管に設けられるＡ／Ｆセンサ２と、Ａ／Ｆセンサ２の一端に定電圧ＡＦＣ（例えば３Ｖ）を印加する定電圧出力回路４と、Ａ／Ｆセンサ２の他端にＡ／Ｆ検出用及び内部抵抗検出用の駆動電圧ＡＦＶを印加する駆動電圧出力回路６と、を備える。
【００２０】
ここで、Ａ／Ｆセンサ２は、ジルコニア等の固体電解質を、一端が閉塞された筒状に形成し、その内外面に多孔質電極を形成することによりセンサ本体を作製し、更に、そのセンサ本体を、排気の流入が制限された拡散室に配置して、外側電極が拡散室内の排気に晒され、内側電極に大気が導入されるように、所定のハウジング内に組み込んだ周知のものである。
【００２１】
このＡ／Ｆセンサ２においては、外側電極に比べて内側電極の方が電圧が高くなるように各電極間に電圧を印加すれば、拡散室内の酸素が大気中に汲み出され、固体電解質内の酸素の移動によって、内側電極から外側電極へと電流が流れる。そしてこの電流は、図２に示すように、各電極間への印加電圧の変化に対して変化しない領域があり、この領域で流れる電流（限界電流）は、排気中の酸素濃度（延いてはＡ／Ｆ）に応じて変化する。
【００２２】
そこで、本実施例では、定電圧出力回路４からＡ／Ｆセンサ２の一端（内側電極）に定電圧ＡＦＣを印加し、駆動電圧出力回路６からＡ／Ｆセンサ２の他端（外側電極）には、定電圧ＡＦＣよりも低い駆動電圧ＡＦＶ（例えば２．７Ｖ）を印加することにより、Ａ／Ｆセンサ２の両端電圧を、限界電流を流すことのできるＡ／Ｆ検出電圧Ｖｐ（＝ＡＦＣ−ＡＦＶ；例えば＋３００ｍＶ）に制御し、そのときＡ／Ｆセンサ２に流れる限界電流Ｉｐを測定することにより、Ａ／Ｆを検出するようにされている（図２参照）。
【００２３】
またＡ／Ｆセンサ２は、所定温度以上で活性化してＡ／Ｆを検出できるようになり、しかもその検出結果は、温度によって変化することから、Ａ／Ｆセンサ２には、センサ本体を加熱してその温度を一定温度（例えば７００℃）に制御するための図示しないヒータが別途設けられている。そして、センサ温度を所定温度に保つためには、センサ温度を検出して、ヒータへの通電電流量を制御する必要がある。
【００２４】
そこで本実施例では、定電圧出力回路４からＡ／Ｆセンサ２の一端（内側電極）に定電圧ＡＦＣを印加した状態で、一時的に、駆動電圧ＡＦＶを定電圧ＡＦＣよりも高い電圧（例えば３．３Ｖ）に切り換えて、Ａ／Ｆセンサ２の両端電圧を、Ａ／Ｆ検出時とは逆方向の内部抵抗検出電圧Ｖｎ（例えば−３００ｍＶ）に制御し、そのときＡ／Ｆセンサ２に流れる電流Ｉｎを測定することにより、この電流Ｉｎと内部抵抗検出電圧Ｖｎとから、センサ温度に対応したＡ／Ｆセンサ２の内部抵抗Ｒｎ（＝Ｖｎ／Ｉｎ）を算出するようにされている（図２参照）。
【００２５】
またこのように内部抵抗Ｒｎ検出のために、Ａ／Ｆセンサ２の電極間にＡ／Ｆ検出時とは逆方向の電圧を印加すると、電流の流れが一時的に逆方向となって、内側電極に酸素が吸着する。このため、内部抵抗Ｒｎ検出後、Ａ／Ｆ検出のために電圧の印加方向を元に戻しても、内側電極に吸着した酸素がなくなるまでＡ／Ｆを正確に検出できなくなる。
【００２６】
そこで、本実施例では、内部抵抗Ｒｎ検出後は、一時的に、駆動電圧ＡＦＶをＡ／Ｆ検出時よりも低い電圧（例えば２．４Ｖ）に切り換えて、Ａ／Ｆセンサ２の電極間に、Ａ／Ｆ検出時と同じ極性で、Ａ／Ｆ検出時よりも大きな復帰電圧（例えば＋６００ｍＶ）を印加することにより、内側電極に吸着した酸素を速やかに排出させて、Ａ／Ｆの検出動作に速やかに復帰できるようにされている。
【００２７】
そして、本実施例の空燃比検出装置には、こうしたＡ／Ｆ検出動作，内部抵抗検出動作，及び復帰動作を実現するために、図１に示すように、駆動電圧ＡＦＶの切換及びヒータ制御のためのマイコン１０が備えられ、上記各電圧出力回路４，６が次のように構成されている。
【００２８】
即ち、まず、駆動電圧出力回路６には、マイコン１０から出力される駆動電圧指令用の電圧指令値ＤAFV が、Ｄ／Ａ変換器８を介してアナログ電圧信号として入力される。そして、駆動電圧出力回路６では、このＤ／Ａ変換器８からの電圧信号を、抵抗Ｒ４とコンデンサＣ１とからなる積分回路によりなまし、これを駆動電圧ＡＦＶとして、オペアンプＯＰ２からなるバッファ回路を介して、Ａ／Ｆセンサ２の他端（外側電極）に印加する（図３参照）。
【００２９】
尚、マイコン１０は、通常、駆動電圧ＡＦＶをＡ／Ｆ検出用の電圧値に制御する指令値ＤAFV を出力しており、所定周期（例えば１２８ｍsec.）に１回（例えば４．５ｍsec.）の割で、指令値ＤAFV を、駆動電圧ＡＦＶを内部抵抗検出用及び復帰用の電圧値に順次切り換える。
【００３０】
また、定電圧出力回路４は、電源電圧Ｖｂ（例えば５Ｖ）を分圧して基準電圧を生成する分圧用の抵抗Ｒ１，Ｒ２と、非反転入力端子（＋）が抵抗Ｒ１，Ｒ２による電源電圧Ｖｂの分圧点に接続され、反転入力端子（−）がＡ／Ｆセンサ２の一端（内側電極）に直接接続され、出力端子がＡ／Ｆセンサ２の一端（内側電極）に抵抗Ｒ３を介して接続されたオペアンプＯＰ１とから構成される。
【００３１】
従って、オペアンプＯＰ１の出力端子からは、Ａ／Ｆセンサ２の一端（内側電極）を抵抗Ｒ１，Ｒ２にて生成された基準電圧と同電圧に制御するための電圧が出力され、Ａ／Ｆセンサ２の一端が基準電圧と同じ定電圧ＡＦＣに制御される。またこのとき、抵抗Ｒ３には、Ａ／Ｆセンサ２に流れる電流と同じ電流が流れ、オペアンプＯＰ１の出力端子電圧は、Ａ／Ｆセンサ２に流れる電流に対応することから、本実施例では、この電圧を、Ａ／Ｆや内部抵抗の検出電圧Ｖｓとして利用する（図３参照）。
【００３２】
そして、マイコン１０は、ヒータ制御のために、駆動電圧ＡＦＶを内部抵抗検出用の電圧に制御しているときに得られた検出電圧Ｖｓを、Ａ／Ｄ変換器１２を介して取り込み、その検出電圧Ｖｓと抵抗Ｒ３の抵抗値とＡ／Ｆセンサ２に印加した定電圧ＡＦＣとから、Ａ／Ｆセンサ２に流れた電流Ｉｎ｛＝（ＡＦＣ−Ｖｓ）／Ｒ３｝を算出し、更に、この電流Ｉｎと内部抵抗検出電圧Ｖｎとから、Ａ／Ｆセンサ２の内部抵抗Ｒｎ（＝Ｖｎ／Ｉｎ）を算出して、内部抵抗Ｒｎが所定値となるように（換言すればセンサ温度が所定温度となるように）、ヒータへの通電電流を制御する。
【００３３】
一方、駆動電圧ＡＦＶをＡ／Ｆ検出用の電圧に制御しているときに得られた検出電圧Ｖｓは、Ａ／Ｆセンサ２に流れた限界電流（延いてはＡ／Ｆ）に対応することから、この検出電圧Ｖｓは、内燃機関への燃料供給量等を制御する制御装置に出力する必要がある。しかし、この検出電圧Ｖｓをそのまま内燃機関の制御装置に出力すると、Ａ／Ｆセンサ２の内部抵抗検出時やその後の復帰時には、検出電圧ＶｓがＡ／Ｆに対応しないことから、制御装置側でＡ／Ｆを正確に制御できなくなってしまう。
【００３４】
そこで、本実施例の空燃比検出装置には、検出電圧Ｖｓを内燃機関の制御装置に出力する回路として、サンプルホールド回路１４が設けられ、Ａ／Ｆ検出時には、検出電圧ＶｓをそのままＡ／Ｆの検出信号ＡＦＯとして制御装置に出力し、内部抵抗検出時やその後の復帰時には、Ａ／Ｆ検出時の検出電圧Ｖｓをホールドした電圧値を検出信号ＡＦＯとして、制御装置に出力するようにされている。
【００３５】
尚、こうしたサンプル／ホールド動作を実現するために、サンプルホールド回路１４には、マイコン１０からサンプル／ホールドの切換信号Ｓ／Ｈが入力され、サンプルホールド回路１４は、この切換信号Ｓ／ＨがLow レベルであるとき、それまで出力していた検出電圧Ｖｓをホールドする（図３参照）。
【００３６】
次に、本実施例のサンプルホールド回路１４は、図１に示すように、２つのオペアンプＯＰ３，ＯＰ４とホールド用コンデンサＣ２とから構成されている。
オペアンプＯＰ３は、本発明の出力オープン回路を内蔵したものであり、出力端子が、ホールド用コンデンサＣ２の一端に接続されると共に、反転入力端子（−）に接続され、非反転入力端子（＋）が、オペアンプＯＰ１の出力端子に接続されて、検出電圧Ｖｓを受ける。尚、ホールド用コンデンサＣ２の他端は、当該空燃比検出装置のグランドに接地されている。
【００３７】
一方、オペアンプＯＰ４は、ホールド用コンデンサＣ２の両端電圧（充電電圧）を、Ａ／Ｆの検出信号ＡＦＯとして、内燃機関の制御装置に出力するためのバッファ回路であり、非反転入力端子（＋）がオペアンプＯＰ３の出力端子に接続され、反転入力端子（−）が出力端子に接続されている。
【００３８】
そして、オペアンプＯＰ３には、マイコン１０から出力されたサンプル／ホールドの切換信号Ｓ／Ｈが入力され、切換信号Ｓ／ＨがHighレベルとなる検出電圧Ｖｓのサンプル時には、一般的なオペアンプＯＰ３として動作して、出力端子からホールド用コンデンサＣ２及びオペアンプＯＰ４に検出電圧Ｖｓと同電圧の信号Ｖｏを出力し、切換信号Ｓ／ＨがLow レベルとなる検出電圧Ｖｓのホールド時には、出力段を構成するプッシュプル出力回路の出力用トランジスタをカットオフして、出力をオープン状態にする。
【００３９】
この結果、ホールド時には、オペアンプＯＰ４から、サンプル時にホールド用コンデンサＣ２に充電された電圧が出力され、制御装置に出力される検出信号ＡＦＯは、サンプル時の電圧値にホールドされることになる。
以下、本発明の主要部であるオペアンプＯＰ３の構成及び動作について説明する。
【００４０】
図４に示す如く、本実施例のオペアンプＯＰ３は、直流電源の高電位側の電源電圧Ｖｂが印加される電源端子と、直流電源の低電位側（グランド；ＧＮＤ）に接地される接地端子とを備え、これら各端子を介して電源供給を受けることにより動作する。そして、オペアンプＯＰ３は、入力段に差動増幅器５０を、次段に差動増幅器５０からの出力を増幅する共通エミッタ増幅器６０を、出力段にプッシュプル出力回路７０を、夫々備える。また、オペアンプＯＰ３には、マイコン１０からの切換信号Ｓ／Ｈが入力される入力端子と、この入力端子にホールド指令となるLow レベルの切換信号Ｓ／Ｈが入力されると、プッシュプル出力回路７０の出力をオープン状態にする出力オープン回路８０とが備えられる。
【００４１】
ここでまず、差動増幅器５０は、エミッタが、抵抗Ｒ５０を介して電源ライン（電源電圧Ｖｂ）に接続され、ベースが、外部から電流制御用の制御信号Ｖｃを受ける制御端子に接続され、５つのコレクタから制御信号Ｖｃに対応した定電流を出力するＰＮＰトランジスタＴｒ５０を備える。尚、このＰＮＰトランジスタＴｒ５０は、差動増幅器５０の定電流源となる。
【００４２】
また、差動増幅器５０は、下記の８個のトランジスタを備える。
・ベースが抵抗Ｒ５１を介して反転入力端子（−入力）に接続されると共に、エミッタがＰＮＰトランジスタＴｒ５０の第１コレクタに接続され、コレクタが接地されたＰＮＰトランジスタＴｒ５１。
【００４３】
・ベースがＰＮＰトランジスタＴｒ５１のエミッタに接続されると共に、エミッタがＰＮＰトランジスタＴｒ５０の第２コレクタに接続されたＰＮＰトランジスタＴｒ５２。
・ベースが抵抗Ｒ５２を介して非反転入力端子（＋入力）に接続されると共に、エミッタがＰＮＰトランジスタＴｒ５０の第３コレクタに接続され、コレクタが接地されたＰＮＰトランジスタＴｒ５３。
【００４４】
・ベースがＰＮＰトランジスタＴｒ５３のエミッタに接続されると共に、エミッタがＰＮＰトランジスタＴｒ５２のエミッタと共にＰＮＰトランジスタＴｒ５０の第２コレクタに接続されたＰＮＰトランジスタＴｒ５４。
・エミッタがＰＮＰトランジスタＴｒ５０の第４コレクタに接続されると共に、ベースがＰＮＰトランジスタＴｒ５２のコレクタに接続され、コレクタが接地されたＰＮＰトランジスタＴｒ５５。
【００４５】
・エミッタがＰＮＰトランジスタＴｒ５０の第５コレクタに接続されると共に、ベースがＰＮＰトランジスタＴｒ５４のコレクタに接続され、コレクタが接地されたＰＮＰトランジスタＴｒ５６。
・コレクタがＰＮＰトランジスタＴｒ５２のコレクタ（延いてはＰＮＰトランジスタＴｒ５５のベース）に接続されると共に、エミッタがグランドラインに接続され、ベースが自己のコレクタに接続されたＮＰＮトランジスタＴｒ５７。
【００４６】
・コレクタがＰＮＰトランジスタＴｒ５４のコレクタ（延いてはＰＮＰトランジスタＴｒ５６のベース）に接続されると共に、エミッタがグランドラインに接続され、ベースがＮＰＮトランジスタＴｒ５７のベースに接続されて、ＮＰＮトランジスタＴｒ５７と共にカレントミラー回路を構成するＮＰＮトランジスタＴｒ５８。
【００４７】
一方、共通エミッタ増幅器６０は、エミッタが電源ラインに接続されると共に、ベースが前記ＰＮＰトランジスタＴｒ５０のベースに接続されて、コレクタから定電流を出力するＰＮＰトランジスタＴｒ６１と、ベースが前記ＰＮＰトランジスタＴｒ５６のエミッタに接続されると共に、コレクタがＰＮＰトランジスタＴｒ６１のコレクタに接続され、エミッタが抵抗Ｒ６１を介してグランドラインに接続されたＮＰＮトランジスタＴｒ６３と、ベースがＮＰＮトランジスタＴｒ６３のエミッタに接続されると共に、エミッタがグランドラインに接続され、コレクタが位相補償用コンデンサＣ６１を介して前記ＰＮＰトランジスタＴｒ５６のベースに接続されたＮＰＮトランジスタＴｒ６４と、ＮＰＮトランジスタＴｒ６３のコレクタとグランドラインとの間にグランド側をカソードとして直列に接続された一対のダイオードＤ６１，Ｄ６２とから構成されている。
【００４８】
即ち、図４に示すオペアンプは、反転入力端子（−入力）及び非反転入力端子（＋入力）からの信号を、夫々、ダーリントン接続されたＰＮＰトランジスタＴｒ５１，Ｔｒ５２及びＴｒ５３，Ｔｒ５４を介して入力するよう構成され、しかも、位相補償用のコンデンサＣ６１を内蔵した周知のものであり、共通エミッタ増幅器６０の信号出力部となるＮＰＮトランジスタＴｒ６４のコレクタには、反転入力端子及び非反転入力端子への入力信号の電位差に対応した電圧が発生することになる。
【００４９】
次に、プッシュプル出力回路７０は、信号（Ｖｏ）出力用のトランジスタとして、コレクタが電源ラインに接続され、エミッタが出力端子に接続された第１のＮＰＮトランジスタＴｒ７１と、コレクタがグランドラインに接続され、エミッタが出力端子に接続されたＰＮＰトランジスタＴｒ７２とを備える。そして、ＮＰＮトランジスタＴｒ７１のベース−エミッタ間、及びＰＮＰトランジスタＴｒ７２のベース−エミッタ間には、夫々、抵抗Ｒ７１，Ｒ７２が接続されている。
【００５０】
また、ＮＰＮトランジスタＴｒ７１のベースとＰＮＰトランジスタＴｒ７２のベースとの間には、互いに直列接続された一対のダイオードＤ７１，Ｄ７２が設けられている。これらダイオードＤ７１，Ｄ７２は、バイアス電流供給時に各トランジスタＴｒ７１，Ｔｒ７２のベース間電圧を、各トランジスタＴｒ７１，Ｔｒ７２が動作可能なダイオード２個分の順方向電圧（約１．４Ｖ）に保持するためのものであり、アノードがＮＰＮトランジスタＴｒ７１のベース側となり、カソードがＰＮＰトランジスタＴｒ７２のベース側となるように、互いに順方向に接続されている。
【００５１】
そして、ＰＮＰトランジスタＴｒ７２のベースは、共通エミッタ増幅器４０の出力トランジスタであるＮＰＮトランジスタＴｒ６４のコレクタに接続されており、共通エミッタ増幅器４０からの出力は、ＰＮＰトランジスタＴｒ７２のベースに入力される。
【００５２】
次に、ＮＰＮトランジスタＴｒ７１のベースと電源ラインとの間には、ＮＰＮトランジスタＴｒ７１及びＰＮＰトランジスタＴｒ７２を駆動するためのバイアス電流を供給するために、エミッタが電源ラインに接続され、コレクタがＮＰＮトランジスタＴｒ７１のベースに接続されたＰＮＰトランジスタＴｒ７３が設けられている。そして、このＰＮＰトランジスタＴｒ７３のベースには、ＰＮＰトランジスタＴｒ７４のベースが接続されている。
【００５３】
ＰＮＰトランジスタＴｒ７４は、ＰＮＰトランジスタＴｒ７３と共にカレントミラー回路を構成しており、ＰＮＰトランジスタＴｒ７４のエミッタは電源ラインに接続され、コレクタは自己のベースに接続されている。また、ＰＮＰトランジスタＴｒ７３及びＴｒ７４のベースは、抵抗Ｒ７３を介して電源ラインに接続されている。
【００５４】
またＰＮＰトランジスタＴｒ７４のコレクタは、エミッタがグランドラインに接続されたＮＰＮトランジスタＴｒ７５のコレクタに接続されており、ＮＰＮトランジスタＴｒ７５のベースは、ＮＰＮトランジスタＴｒ７６のベースに接続されている。また、このＮＰＮトランジスタＴｒ７６のエミッタはグランドラインに接続され、コレクタは、自己のベースに接続されると共に、エミッタが電源ラインに接続されたＰＮＰトランジスタＴｒ７８のコレクタに接続されている。そして、ＰＮＰトランジスタＴｒ７８のベースは、差動増幅器５０内のＰＮＰトランジスタＴｒ５０及び共通エミッタ増幅器６０内のＰＮＰトランジスタＴｒ６１のベースと共に、外部から電流制御用の制御信号Ｖｃを受ける制御端子に接続されている。
【００５５】
この結果、ＰＮＰトランジスタＴｒ７８は、電源ラインからＮＰＮトランジスタＴｒ７６側に定電流を流す定電流源として機能し、ＮＰＮトランジスタＴｒ７６には、定電流が流れる。また、ＮＰＮトランジスタＴｒ７６とＮＰＮトランジスタＴｒ７５は、カレントミラー回路を構成していることから、ＮＰＮトランジスタＴｒ７５にも、ＮＰＮトランジスタＴｒ７６と同じ定電流が流れ、延いては、ＰＮＰトランジスタＴｒ７４及びＰＮＰトランジスタＴｒ７３にも同じ定電流が流れる。
【００５６】
次に、出力オープン回路８０は、マイコン１０からの切換信号Ｓ／ＨのHigh／Low レベルを反転するインバータＩＮＶと、ＮＰＮトランジスタＴｒ１、Ｔｒ４と、これら各トランジスタＴｒ１、Ｔｒ４のベースとインバータＩＮＶの出力と接続する抵抗Ｒ８１、８４と、から構成されている。
【００５７】
そして、ＮＰＮトランジスタＴｒ１のコレクタは、プッシュプル出力回路７０内のＮＰＮトランジスタＴｒ７６のコレクタに接続され、同じくエミッタはＮＰＮトランジスタＴｒ７６のエミッタに接続されている。また、ＮＰＮトランジスタＴｒ４は、コレクタが差動増幅器５０内のＰＮＰトランジスタＴｒ５６のベースに接続され、エミッタがグランドラインに接地され、ベースが抵抗Ｒ８４を介してインバータＩＮＶの出力に接続されている。
【００５８】
このように構成された本実施例のオペアンプＯＰ３においては、マイコン１０からHighレベルの切換信号Ｓ／Ｈが入力されているとき（つまりサンプル時）には、ＮＰＮトランジスタＴｒ１がオフ状態となって、ＮＰＮトランジスタＴｒ７５，Ｔｒ７６、及びＰＮＰトランジスタＴｒ７４，Ｔｒ７３は、夫々、カレントミラー回路として機能し、出力用のＮＰＮトランジスタＴｒ７１にベース電流を供給する。また、サンプル時には、ＮＰＮトランジスタＴｒ４もオフ状態となることから、オペアンプＯＰ３は通常動作し、その出力端子からは、検出電圧Ｖｓと同電位の信号Ｖｏが出力されることになる。
【００５９】
一方、マイコン１０からの切換信号Ｓ／ＨがLow レベルになると（つまりホールド時には）、ＮＰＮトランジスタＴｒ１がオン状態となって、ＰＮＰトランジスタＴｒ７８から供給される定電流をグランドライン側に流し、ＮＰＮトランジスタＴｒ７５及びＴｒ７６から構成されるカレントミラー回路及びＰＮＰトランジスタＴｒ７４及びＴｒ７３から構成されるカレントミラー回路に流れる電流、換言すれば、出力用のＰＮＰトランジスタＴｒ７１のベース電流を遮断する。また、ホールド時には、ＮＰＮトランジスタＴｒ４がＯＮ状態となって、位相補償用コンデンサＣ６１の差動増幅器５０側がＮＰＮトランジスタＴｒ４を介してグランドラインに接地される。
【００６１】
このように、本実施例のオペアンプＯＰ３においては、図５に示すように、ホールド時に、出力用トランジスタＴｒ７１，７２をカットオフして出力をオープン状態にするだけではなく、ＮＰＮトランジスタＴｒ４により位相補償用コンデンサＣ６１の差動増幅器５０側電位Ａを固定することから、ホールド時に、Ａ／Ｆセンサ２の駆動電圧ＡＦＶの変化によって検出電圧Ｖｓが急峻に変化したとしても、位相補償用コンデンサＣ６１のＡＣカップリングによって、検出電圧Ｖｓの変化が位相補償用コンデンサＣ６１のプッシュプル出力回路７０側（電位Ｂ参照）に伝達されて、出力信号Ｖｏ（換言すればホールド用コンデンサＣ２の電位）が変化するようなことはなく、ホールド用コンデンサＣ２の電位を確実に保持することができる。
【００６２】
従って、本実施例のサンプルホールド回路１４によれば、従来のように、入力段のオペアンプとホールド用コンデンサＣ２との間に、オペアンプの出力をオープン状態にするためのアナログスイッチを設ける必要はなく、しかも、ホールド時に出力電圧（検出信号ＡＦＯ）が変動するのを確実に防止できる。よって、本実施例によれば、安定したホールド特性を得られるサンプルホールド回路を、ＭＯＳ型のＦＥＴを用いることなく構成でき、サンプルホールド回路１４，更にＡ／Ｆセンサ２を除く空燃比検出装置全体のＩＣ化も容易に図ることが可能になる。
【００６３】
また、本実施例では、オペアンプＯＰ３における出力用の各トランジスタＴｒ７１，Ｔｒ７２のベース−エミッタ間に抵抗Ｒ７１，Ｒ７２を設けているため、各トランジスタＴｒ７１，Ｔｒ７２がオフ状態にあるときに、そのベース−エミッタ間を同電位にして、オペアンプＯＰ３の出力端子に接続された位相補償用コンデンサＣ６１に高電圧を保持させる場合であっても、トランジスタＴｒ７１，Ｔｒ７２がブレイクダウンするするのを防止できる。
【００６４】
また更に、本実施例では、プッシュプル出力回路７０においてカレントミラー回路を構成するＰＮＰトランジスタＴｒ７４，Ｔｒ７３のベースを、抵抗Ｒ７３を介して、電源ラインに接続していることから、ホールド時に、このベースにリーク電流が流れたとしても、ＰＮＰトランジスタＴｒ７３が動作してＮＰＮトランジスタＴｒ７１側にバイアス電流が流れるようなことはない。つまり、本実施例では、カレントミラー回路に設けた抵抗Ｒ７３によって、ホールド時に、より安定したオープン状態を保持することができる。
【００６９】
尚、本実施例では、ＮＰＮトランジスタＴｒ１がカットオフ手段として機能し、ＮＰＮトランジスタＴｒ４が電位固定手段として機能する。
【００７０】
以上、本発明の実施例について説明したが、本発明は、上記実施例に限定されるものではなく、種々の態様を採ることができる。
例えば、上記実施例では、サンプルホールド回路の入力段を構成するオペアンプＯＰ３として、反転入力端子及び非反転入力端子からの信号を夫々ダーリントン接続されたＰＮＰトランジスタＴｒ５１，Ｔｒ５２及びＴｒ５３，Ｔｒ５４を介して入力するよう構成された差動増幅器を備え、しかも、位相補償用のコンデンサＣ６１を内蔵したオペアンプを例にとり説明したが、本発明は、どのようなタイプのオペアンプであっても適用することができ、例えば、位相補償用のコンデンサが外付けされるオペアンプであっても適用できる。
【図面の簡単な説明】
【図１】 実施例の空燃比検出装置全体の構成を表す構成図である。
【図２】 実施例の空燃比検出装置におけるＡ／Ｆ検出及び内部抵抗検出の動作を説明する説明図である。
【図３】 実施例の空燃比検出装置各部の信号波形を説明するタイムチャートである。
【図４】 図１に示したサンプルホールド回路を構成するオペアンプＯＰ３の構成を表す電気回路図である。
【図５】 オペアンプＯＰ３の位相補償用コンデンサの両端の電圧Ａ，Ｂ及び出力信号Ｖｏを説明する説明図である。
【図６】 オペアンプを用いた従来のサンプルホールド回路の構成を表す説明図である。
【符号の説明】
１４…サンプルホールド回路、ＯＰ３…オペアンプ、Ｃ２…ホールド用コンデンサ、ＯＰ４…オペアンプ（バッファ回路）、５０…差動増幅器、６０…共通エミッタ増幅器、７０…プッシュプル出力回路、８０…出力オープン回路、Ｃ６１…位相補償用コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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