(57)【特許請求の範囲】
【請求項１】
任意の整数時間kをインデックスとするデジタル信号Ukを記録及び再生するデータ処理装置に用いられるチャンネル信号検出方法であって、
（ａ）  前記データ処理装置から再生された後、外部帯域ノイズが除去されたアナログ信号をデジタル信号に変換する段階、
（ｂ）  前記デジタル信号を2＋D＋D2＋D3の多項式で表現されるスペクトル信号に変形する段階、及び、
（ｃ）  変形された前記スペクトル信号から前記データ処理装置に記録されていたデータを検出する段階、
を含むデータ処理装置の信号検出方法。
【請求項２】
前記段階（ｃ）はＭＬＳＤ方式により行われることを特徴とする請求項１に記載のデータ処理装置の信号検出方法。
【請求項３】
前記ＭＬＳＤ方式は、２進シンボルで表される前記デジタル信号Ukの値を伝送または記録し、前記信号をフィルタリング及びサンプリングして所定のスペクトルに変形されたサンプル信号Zkを得て、得られたサンプル信号Zkから伝送または記録されていた最高確率の２進シンボルを決定する、請求項２に記載のデータ処理装置の信号検出方法。
【請求項４】
ステートの２進サバイバルシーケンスを更新させることにより前記２進シンボルを決定する請求項３に記載のデータ処理装置の信号検出方法。
【請求項５】
任意の整数時間kをインデックスとするデジタル信号Ukを記録及び再生するデータ処理装置の信号を検出する信号検出装置であって、
前記データ処理装置で再生された後、外部帯域ノイズが除去されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換器、
前記Ａ／Ｄ変換器により変換されたデジタル信号を2＋D＋D2＋D3の多項式で表現されるスペクトル信号に変形するフィルター、及び、
前記フィルターにより変形されたスペクトル信号から前記データ処理装置に記録されていたデータを検出するビタビ検出器、
を備えていることを特徴とするデータ処理装置の信号検出装置。
【請求項６】
前記Ａ／Ｄ変換器と前記フィルターとの間に前記デジタル信号の処理のためのクロックを合せるための遅延素子をさらに備えていることを特徴とする請求項５に記載のデータ処理装置の信号検出装置。
【請求項７】
前記ビタビ検出器は、
ステートメートルを計算及び更新するBMC/ACSユニット、並びに、
前記BMC/ACSユニットにより計算及び更新されたデータに基づき、前記ビタビ検出器の最終出力を決定する経路メモリ、
からなることを特徴とする、請求項５に記載のデータ処理装置の信号検出装置。
【請求項８】
前記BMC/ACSユニットは、
決定ビットを同時に生成して出力する、第１ステート、第２ステート、第３ステート、第４ステート、及び第５ステート、並びに、
前記第１ないし第５ステートの各々からの出力信号を各々の入力信号とし、各入力信号を所定時間遅延させて出力する５個の遅延素子、
の組合回路で構成されている、請求項７に記載のデータ処理装置の信号検出装置。
【請求項９】
前記第１ステートは、
２つの入力信号の掛算を行う１つの掛算器、
２つの入力信号の差分を出力する１つの減算器、
４つの入力信号の加減算を行う２つの加減算器、及び、
選択的入力端子の入力値に応じ、対応する信号を出力する１つのマルチプレクサ、
の組合回路で構成されている、請求項８に記載のデータ処理装置の信号検出装置。
【請求項１０】
前記第２ステートは、２つの入力信号の減算を行う１つの減算器で構成されている、請求項８に記載のデータ処理装置の信号検出装置。
【請求項１１】
前記第３ステートは、２つの入力信号の減算を行う１つの減算器で構成されている、請求項８に記載のデータ処理装置の信号検出装置。
【請求項１２】
前記第４ステートは、３つの入力信号の加減算を行う１つの加減算器で構成されている、請求項８に記載のデータ処理装置の信号検出装置。
【請求項１３】
前記第５ステートは、
各々が２つの入力信号の掛算を行う２つの掛算器、
各々が４つの入力信号の加減算を行う３つの加減算器、及び、
選択的入力端子の入力値に応じ、対応する信号を出力する１つのマルチプレクサ、
の組合回路で構成されている、請求項８に記載のデータ処理装置の信号検出装置。
【請求項１４】
前記掛算器の出力は"shift and add"演算で求められる、請求項９または請求項１３に記載のデータ処理装置の信号検出装置。
【請求項１５】
前記経路メモリは、サバイバル経路を貯蔵及び出力するためにシフトレジスターで構成されている、請求項７に記載のデータ処理装置の信号検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ処理装置の信号検出方法及び信号検出装置に関し、特にデータ処理装置から再生された信号を処理してデータ処理装置に記録されたデータをさらに正確に検出しうるデータ処理装置の信号検出方法及びその装置に関する。
【０００２】
【従来の技術】
情報化時代の到来と共に、多量のデータを容易に貯蔵及び使用しうるデータ貯蔵機器の高速化及び大容量化の研究が活発になされつつある。
一般に、光記録／再生装置を通過した信号の高密度化に応じて相互干渉が多発して信号の検出が難しくなる。このような干渉は磁気記録／再生装置と類似に光記録／再生装置の場合にも線形でモデリングされる。
【０００３】
しかし、信号の検出時、高周波の光は光反射により散乱されて検出器までに到達出来ない。そのため、光記録／再生装置では磁気記録／再生装置に比較して周波数に対する信号のスペクトル強度が弱まりやすいことになる。従って、光記録／再生装置は低周波の信号のみ通過させる線形システムともいえる。また、この場合＋／−信号検出の基準となる平均値DCが不安定で信号も不安定になる。このような現象を克服して信号を検出するためにデータを記録する時には'EFM(eight-to-fourteen modulation)-plus'コードを使用し、読出時は適切な等化装置及び検出器を用いている。等化装置は相互干渉により歪曲された信号を補正して信号の検出を易くする。検出装置は等化装置を通過した信号を適切に＋１／−１に判別することになる。特に、光記録／再生チャンネルはナル(null)周波数が1/2T比率より短いためにISI(inter symbol interference)を完全に除去する方式でデータを検出する方法は望ましくない。即ち、検出に有益に作用する建設的な形のISIがある程度は残存するのが望ましい。しかし、MMSE(minimum mean square error)線形等化装置と臨界値検出器を用いる検出方式はISIを完全に除去する方式であって、ノイズを増幅させて装置の性能が劣る問題点がある。また、DFE(decision feeback equalizer）はその回路の構成上遅延タブ数を限定して構成するしかないが、そのように遅延タブ数が限定されるとISI除去も限定されて残留ISIが発生される。しかし、この時の残留ISIは検出に破壊的であり、検出器に悪い影響を及ぼすISIであって、結局装置の性能を劣化させる。そして、PRML(partial response maximum likelihood）の場合ナルサイクルが1/2Tに存在するチャンネルに合わせられた従来の（１＋Ｄ）nパワー/スペクトルの目標には適しなく、よって他のPR目標を設定すべき問題がある。
【０００４】
【発明が解決しようとする課題】
本発明は前記問題点を解決するために、データ処理装置から再生された信号を処理してデータ処理装置に記録されたデータをさらに正確に検出しうるデータ処理装置の信号検出方法及びその装置を提供することをその目的とする。
【０００５】
【課題を解決するための手段】
前記目的を達成するために本発明によるデータ処理装置の信号検出方法は、任意の整数時間ｋをインデックスとするデジタル信号Ｕkを記録及び再生するデータ処理装置のチャンネル信号を検出する方法において、前記データ処理装置から再生された後、外部帯域ノイズが除去されたアナログ信号をデジタル信号に変換する段階と、前記デジタル信号を所定のスペクトル状信号に変形する段階と、前記変形された、２＋Ｄ＋Ｄ2＋Ｄ3の多項式で表現されるスペクトル信号を前記データ処理装置に記録したデータとして検出する段階とを含むことを特徴とする。
【０００６】
また、前記目的を達成するために本発明によるデータ処理装置の信号検出装置は、任意の整数時間kをインデックスとするデジタル信号Ｕkを記録及び再生するデータ処理装置の信号を検出する装置において、前記データ処理装置で再生された後、外部帯域ノイズが除去されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器により変換されたデジタル信号を所定のスペクトル状信号に変形するフィルターと、前記フィルターにより変形されたスペクトル信号を前記データ処理装置に記録したデータとして検出するビタビ検出器とを含むことを特徴とする。
【０００７】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳しく説明する。
図１は、本発明に係るデータ処理装置の信号検出装置であり、任意の整数時間ｋをインデックスとするデジタル信号Ｕkを記録及び再生する。この装置は、Ａ／Ｄ変換器11と、FIR(finite impulse response)フィルター12と、ビタビ検出器13とを有している。Ａ／Ｄ変換器11は、データ処理装置で再生された後、外部帯域ノイズが除去されたアナログ信号をデジタル信号に変換する。FIRフィルター12は、Ａ／Ｄ変換器11により変換されたデジタル信号を所定のスペクトル信号、例えば２＋Ｄ＋Ｄ2＋Ｄ3の多項式で表現されるスペクトル信号に変形する。ビタビ検出器13は、FIRフィルター12により変形されたスペクトル信号を、前記データ処理装置に記録したデータとして検出する。前記Ａ／Ｄ変換器11とFIRフィルター12との間に遅延素子14を設け、前記デジタル信号の処理のためのクロックを合せるためにＡ／Ｄ変換器11の出力を所定時間遅延させるとさらに好ましい。
【０００８】
前記ビタビ検出器13の構成を図３に示す。図３において、ビタビ検出器13は、ステートメートルを計算及び更新するBMC/ACS(branch metric computation/add compare select)ユニット13aと、そのBMC/ACSユニット13aにより計算及び更新されたデータに基づき前記ビタビ検出器13の最終出力を決定する経路メモリ13bで構成される。
【０００９】
前記BMC/ACSユニット13aの構成を図４に示す。図４においてBMC/ACSユニット13aは、決定ビットを同時に生成して出力する第１，第２，第３，第４及び第５ステート40〜44と、その５個の各ステート40〜44からの出力信号を入力されて各々所定時間遅延させた後、信号を出力する5個の遅延素子45〜49の組合回路で構成される。
【００１０】
図５に前記第１ステート40の構成を示す。第１ステート40は、入力される２つの信号の掛算を行う掛算器51、入力される２つの信号の差分を出力する減算器52及び入力される４つの信号の加減算を行う第１，第２加減算器53、54及び選択的入力端子の入力値に応じて対応する信号を出力するマルチプレクサ(MUX)55の組合回路で構成される。ここで、特に前記掛算器51の出力は別の掛算装置無しに"shift and add"演算で求められる。
【００１１】
図６に前記第２ステート41の構成を示す。第２ステートは、入力される２つの信号の減算を行う減算器61で構成される。図７に前記第３ステート42の構成を示す。第３ステート42は、入力される２つの信号の差分を出力する減算器71で構成される。図８に、前記第４ステート43の構成を示す。第４ステート43は、入力される３つの信号の加減算を行う加減算器81で構成される。
【００１２】
図９に、前記第５ステート44の構成を示す。第５ステート44は、各々入力される２つの信号の掛算を行う第１，第２掛算器91及び92と、各々４つの信号の入力される加減算を行う第１，第２，第３加減算器93，94，95と、選択的入力端子の入力値に応じて対応する信号を出力するマルチプレクサ96との組合回路で構成される。ここで、特に前記第１，第２掛算器91，92の出力は前記第１ステート40の場合と同様に、別の掛算装置なしに"shift and add"演算で求められる。
【００１３】
一方、ビタビ検出器13の前記経路メモリ13bは図１０に示す構成を有する。図１０の経路メモリ13bは、サバイバル経路を貯蔵及び出力するための多数の遅延素子101〜115と、第１，第２，第３及び第４マルチプレクサ116〜119と、"NOT"ゲート120との組合回路よりなるシフトレジスターで構成される。ここで、前記"NOT"ゲート120は前記遅延素子101〜115を経て出力される最後の出力の中任意の１つのビットをインバートしてビタビ検出器13の検出データに出力する機能を有する。また、図１０において、点線で示されたブロック121は必要分だけ複数回反復構成される。
【００１４】
以上のような構成を有する本発明によるデータ処理装置の信号検出装置の動作及び本発明の方法に応じて信号を検出する過程について説明する。
図１を参照すれば、データ処理装置（図示せず）で再生された後、外部帯域ノイズの除去されたアナログ信号ａ(t)はＡ／Ｄ変換器11を通過しながらデジタル信号ａkに変換される。このデジタル信号ａkはデジタル信号処理のためのクロックを合せるために遅延素子14により所定時間遅延される。遅延されたデジタル信号は、FIRフィルター12を通過しながらビタビ検出器13に適合するｚk=２＋Ｄ＋Ｄ2＋Ｄ3スペクトルに変形される。そして、該変形された信号はビタビ検出器13により前記データ処理装置に記録したデータＵkとして検出される。
【００１５】
ここで、前記変形された信号が前記ビタビ検出器13によりＵkとして検出されるアルゴリズムに対して詳しく説明する。
前記ビタビ検出器13内のMLSD(maximum likelihood sequence detector）は受信された信号ｚ0，ｚ1，…，ｚkから下式で表現されるユークリッド距離、Ｅdを最小化するデータａ0，ａ1，…，ａkを検出する。
【００１６】
【数１】
0003955153.tif 000002
【００１７】
ここで、ｄk＝２ａk＋ａk-1＋ａk-2＋ａk-3であり、ｚiは既に与えられた値なので前記最小化過程は下式に示される最大化過程に変換されうる。
【００１８】
【数２】
0003955153.tif 000003
【００１９】
この際、前記ビタビ検出器13はトレリス(trellis：格子配列)を使用してMLSDをダイナミックプログラミング方法で具現する。例えば、図２はEFMコードのｄ＝２条件を考慮した 2111 ビタビ検出器のトレリスを示したものである。図２のトレリスと関連して各ステートから他のステートに移動する際計算されるブランチメートルλkを誘導する数式は下式で表され、その結果は表１の通りである。
【００２０】
【数３】
0003955153.tif 000004
【００２１】
【表１】
0003955153.tif 000005
【００２２】
一方、このようなブランチメートルを使用してＳk＝０，…，７に対して次の下式のようにステートメートルを更新する。
【００２３】
【数４】
0003955153.tif 000006
【００２４】
ここで、各ステートでステートメートルの更新される過程をさらに詳しく説明すれば次の通りである。
0003955153.tif 000007
ところが、前述したようにメートル値を最大化する方法はオーバーフローが多発する短所がある。従って、これを防止するために全てのステートメートルからГk(1)を引く。そして、計算の便宜上２で割ると下記のようになる。
【００２５】
ステート0：Гk'(0) =(Гk(0)−Гk(1))/2=max 2zk−6、zk−2+Гk-1'(4)−Гk-1'(0) 
ステート1：Гk'(1) =(Гk(1)−Гk(1))/2=0
ステート3：Гk'(3) =(Гk(3)−Гk(1))/2=−zk−Гk-1'(0) 
ステート4：Гk'(4) =(Гk(4)−Гk(1))/2=Гk-1'(6)−Гk-1'(0) 
ステート6：Гk'(6) =(Гk(6)−Гk(1))/2=−zk+Гk-1'(7)−Гk-1'(0) 
ステート7：Гk'(7) =(Гk(7)−Гk(1))/2=max −2zk−2＋Гk-1'(3)−Гk-1'(0)−3zk−6＋Гk-1'(7)−Гk-1'(0) 
一方、前記ステートメートル値をシミュレーションで求めると、表２に示すように最大値及び最小値を有する。したがって、前記ビタビ検出器13の内部でオーバーフローが発生しないように各ステートメートルが必要とするビット数を要約すれば表２の通りである。ここではビタビ検出器13の入力を６ビットと仮定した場合である。もし、ビタビ入力がｖビットなら必要なビット数はｖ＋３またはｖ＋４となる。
【００２６】
【表２】
0003955153.tif 000008
【００２７】
前述したようなアルゴリズムで図３に示されたように、前記BMC/ACSユニット13aはｚkを入力されてｂk(0)及びｂk(7)を出力する。そして、経路メモリ13bはそのｂk(0)及びｂk(7)を入力されてＵkを出力する。この際、前記BMC/ACSユニット13a内の各ステートにおける信号入出力関係及びその動作に対して図４に基づき説明する。
【００２８】
図４に示されたように、第１ステート40は（ｖ＋４）ビットで構成されたГk-1'(4)とｖビットで構成されたｚk及び（ｖ＋３）ビットで構成されたГk-1'(0)を入力されて（ｖ＋３）ビットで構成されたГk'(0)と１ビットで構成されたｂk(0)を出力する。そして、第２ステート41はｖビットで構成されたｚk及び（ｖ＋３）ビットで構成されたГk-1'(0)を入力されて（ｖ＋３）ビットで構成されたГk'(3)を出力する。また、第３ステート42は（ｖ＋３）ビットで構成されたГk-1'(0)及び（ｖ＋４）ビットで構成されたГk-1'(6)を入力されて（ｖ＋４）ビットで構成されたГk'(4)を出力し、第４ステート43は（ｖ＋３）ビットで構成されたГk-1'(0)及びｖビットで構成されたｚk及び（ｖ＋４）ビットで構成されたГk-1'(7)を入力されて（ｖ＋４）ビットで構成されたГk-1'(6)を出力する。そして、第５ステート44は（ｖ＋３）ビットで構成されたГk-1'(3)及びｖビットで構成されたｚk、（ｖ＋３）ビットで構成されたГk-1'(0)及び（ｖ＋４）ビットで構成されたГk-1'(7)を入力されて（ｖ＋４）ビットで構成されたГk-1'(7)及び1ビットで構成されたｂk(7)を出力する。この際、各遅延素子45〜49はГk'(s)を入力されて1周期遅延されたГk-1'(s)を出力する。
【００２９】
ここで、前記第１ステート40における演算過程を説明すれば、図５に示されたように掛算器51はｖビットで構成されたｚkと定数２を入力されてこれを相互掛けて結果２ｚkを出力する。そうすると、減算器52は２ｚkと定数６を入力されてこれを減算し結果２ｚk−６をマルチプレクサ55の０入力端子に出力する。また、第１加減算器53はｖビットで構成されたzkとГk-1'(0)、Гk-1'(4)及び定数２を入力されてこれを加減算して結果ｚk−２＋Гk-1'(4)−Гk-1'(0)を前記MUX55の１入力端子に出力する。第２加減算器54はｖビットで構成されたｚkと定数４、Гk-1'(0)、Гk-1'(4)を入力されてこれを加減算し結果ｚk−４−Г k-1'(4) +Гk-1'(0)のうちサイン符号に該当するビットのみ前記MUX55のセレクト入力端子と１ビットよりなるｂk(0)に出力する。そうすると、MUX55はセレクト入力端子の入力値が０なら、０入力端子の入力を、そしてセレクト入力端子の入力値が１なら、１入力端子の入力を（ｖ＋３）ビットで構成されたГk'(0)に出力する。ここで、特に前記掛算器51は掛算装置なしに"shift and add"演算により信号を処理する。
【００３０】
一方、図６，図７，図８及び図９は第２，第３，第４及び第５ステートにおける演算過程を各々示す図面である。
図６に示されるように、減算器61はｖビットで構成されたｚk及びГk-1'(0)を入力されこれを減算して結果−ｚk−Гk-1'(0)を（ｖ＋３）ビットで構成されたГk'(3)に出力する。そして、図７に示されたように、減算器71はГk-1'(6)、Гk-1'(0)を入力されてこれを減算し結果Гk-1'(6)−Гk-1'(0)を（ｖ＋４）ビットで構成されたГk'(4)に出力する。そして、図８に示されるように、加減算器81はｖビットで構成されたｚkとГk-1'(7)、Гk-1'(0)を入力されてこれを加減算し、結果−ｚk＋Гk-1'(7)−Гk-1'(0)を（ｖ＋４）ビットで構成されたГk'(6)に出力する。
【００３１】
また、図９に示されたように第１掛算器91はｖビットで構成されたｚk及び定数２を入力されこれを掛けて結果２ｚkを出力する。すると、第１加減算器93はその２ｚk及び定数２、Гk-1'(3)、Гk-1'(0)を入力されこれを加減算して結果−２ｚk−２＋Гk-1'(3)−Гk-1'(0)をMUX96の０入力端子に出力する。そして、第２掛算器92はｖビットで構成されたｚk及び定数３を入力されこれをかけて結果３ｚkを出力する。すると、第２加減算器94は３ｚk及び定数６、Гk-1'(7)、Гk-1'(0)を入力されこれを加減算して結果−３ｚk−６＋Гk-1'(7)−Гk-1'(0)を前記MUX96の１入力端子に出力する。第３加減算器95はｖビットのｚk及び定数４、Гk-1'(3)、Гk-1'(7)を入力されこれを加減算して結果ｚk＋４＋Гk-1'(3)−Гk-1'(7)のうちサイン符号に該当するビットのみ前記MUX96のセレクト入力端子及び１ビットで構成されたｂk(7)に出力する。そうすると、MUX96はセレクト入力端子の入力値に応じて入力値が０なら０入力端子の入力を、入力値が１なら、１入力端子の入力を（ｖ＋４）ビットで構成されたГk'(7)に出力する。ここで、特に前記第１，第２掛算器91，92は前記図５の掛算器のように掛算装置なしに"shift and add"演算により信号を処理する。
【００３２】
以上の一連の過程により前記BMC/ACSユニット13aにおける信号処理が完了され結果が出力されると、前記経路メモリ13bにその出力が入力されて最終信号処理が行われる。その処理について図１０に基づき説明する。
図１０を参照すれば、遅延素子101は１ビットで構成されたｂk(0)を入力され１周期遅延させてマルチプレクサ116の０入力端子及び遅延素子105に出力する。マルチプレクサ116はセレクト入力端子にｂk(0)を入力されてこの値が０なら０入力端子の入力を、１なら１入力端子の入力を遅延素子102に出力する。定数０は遅延素子107及びマルチプレクサ118の０入力端子に入力され、定数１は前記マルチプレクサ116の１入力端子及び遅延素子109に入力される。遅延素子113は１ビットで構成されたｂk(7)を入力され１周期遅延させてマルチプレクサ118の１入力端子及び遅延素子111に出力する。マルチプレクサ118はセレクト入力端子にｂk(7)を入力されこの値が０なら０入力端子の入力を、１なら１入力端子の入力を遅延素子114に出力する。
【００３３】
また、遅延素子102は入力を１周期遅延させてマルチプレクサ117の０入力端子及び遅延素子106に出力する。マルチプレクサ117はセレクト入力端子にｂk(0)を入力され、この値が０なら０入力端子の入力を、１ならば１入力端子の入力を遅延素子103に出力する。遅延素子105は入力を１周期遅延させて遅延素子108に出力する。遅延素子107は入力を１周期遅延させてマルチプレクサ119の０入力端子に出力する。遅延素子109は入力を１周期遅延させて前記マルチプレクサ117の１入力端子に出力する。遅延素子111は入力を１周期遅延させて遅延素子110に出力する。遅延素子114は入力を１周期遅延させて遅延素子112及び前記マルチプレクサ119の１入力端子に出力する。マルチプレクサ119はセレクト入力端子にｂk(7)を入力されこの値が０なら０入力端子の入力を、１なら１入力端子の入力を遅延素子115に出力する。ここで、特に前記遅延素子102，105，107，109，111，114及びマルチプレクサ117，119よりなる点線ブロック121内の組合回路は前述したように必要分だけ複数回反復される。
【００３４】
前記点線ブロック121が一定数だけ反復された後、遅延素子104は入力を１周期遅延させてNOTゲート120に出力する。すると、NOTゲート120は入力をインバートして最終信号Ｕkを出力する。
一方、図１１は本発明によるデータ処理装置の信号検出方法に採用されたチャンネル、（１＋Ｄ）3、２＋Ｄ＋Ｄ2＋Ｄ3のスペクトル応答特性を示すグラフである。
【００３５】
図１１に示されたように、等化器の目標スペクトル（実線）は従来のスペクトル（一点鎖線）に比べてチャンネル（点線）にさらに似ていることが分かる。従って、等化器によるノイズ増加がほとんどなく、ML検出でISIによる損失を克服してさらに信頼性のある信号を検出しうる。
【００３６】
【発明の効果】
以上、説明したように本発明によるデータ処理装置の信号検出方法及びその装置は、光処理装置のチャンネルに合うPRMLシステムを具現しているので、光処理装置と類似した２＋Ｄ＋Ｄ2＋Ｄ3のスペクトルで信号を等化した後、ビタビでMLを検出することによりノイズのほとんどなく、かつISIによる損失を克服してさらに信頼性のある信号を検出しうる。
【図面の簡単な説明】
【図１】本発明によるデータ処理装置の信号検出装置の構成を概略的に示すブロック図である。
【図２】図１のデータ処理装置の信号検出装置のビタビ検出器の具現のために使われたビタビトレリスのダイアグラムである。
【図３】図１のデータ処理装置の信号検出装置のビタビ検出器の内部システム構成図である。
【図４】図３のビタビ検出器のBMC/ACSの内部システム構成図である。
【図５】図４のBMC/ACSの第１ステート(S0)における演算アルゴリズムの概要図である。
【図６】図４のBMC/ACSの第２ステート(S3)における演算アルゴリズムの概要図である。
【図７】図４のBMC/ACSの第３ステート(S4)における演算アルゴリズムの概要図である。
【図８】図４のBMC/ACSの第４ステート(S6)における演算アルゴリズムの概要図である。
【図９】図４のBMC/ACSの第５ステート(S7)における演算アルゴリズムの概要図である。
【図１０】図３のビタビ検出器の経路メモリの内部システム構成図である。
【図１１】本発明によるデータ処理装置の信号検出方法に採用されたチャンネルと（１＋Ｄ）3、２＋Ｄ＋Ｄ2＋Ｄ3のスペクトル応答特性を示すグラフである。
【符号の説明】
11...Ａ／Ｄ変換器
12...FIRフィルター
13...ビタビ検出器
14...遅延素子
【図１】
0003955153.tif 000009
【図２】
0003955153.tif 000010
【図３】
0003955153.tif 000011
【図４】
0003955153.tif 000012
【図５】
0003955153.tif 000013
【図６】
0003955153.tif 000014
【図７】
0003955153.tif 000015
【図８】
0003955153.tif 000016
【図９】
0003955153.tif 000017
【図１０】
0003955153.tif 000018
【図１１】
0003955153.tif 000019