(57)【特許請求の範囲】
【請求項１】
供給される動作モード設定信号に応じた動作モードで動作する内部回路と、
前記内部回路における前記動作モードの設定を行う際にリセット信号が入力されるリセット信号端子と、
前記動作モード設定信号が入力される入出力端子と、
前記リセット信号とサンプリング信号とが入力されると信号を出力する論理回路と、
前記入出力端子から入力された前記動作モード設定信号と前記論理回路から出力された信号とが入力されると、前記内部回路へ該動作モード設定信号を供給する動作モード設定信号供給回路と
を有することを特徴とする集積回路。
【請求項２】
前記動作モード設定信号供給回路は、前記入出力端子からの前記動作モード設定信号を入力するデータ入力端子と前記論理回路から出力される信号を入力するクロック入力端子とを有するＤタイプフリップフロップであることを特徴とする請求項１記載の集積回路。
【請求項３】
前記論理回路は、ＡＮＤ回路であることを特徴とする請求項１又は２記載の集積回路。
【請求項４】
供給される動作モード設定信号に応じた動作モードで動作する内部回路と、
前記内部回路における前記動作モードの設定を行う際にリセット信号が入力されるリセット信号端子と、
前記動作モード設定信号が入力される入出力端子と、
前記リセット信号の論理レベルに応じて、サンプリング信号若しくは書き込み信号のいずれか一方を選択して出力する第１の論理回路と、
前記リセット信号の論理レベルに応じて、前記入出力端子から入力された前記動作モード設定信号若しくは内部回路から入力された内部信号のいずれか一方を選択して出力する第２の論理回路と、
前記第１及び第２の論理回路の出力を用いて、前記内部回路に前記動作モード設定信号を供給する動作モード設定信号供給回路と
を有することを特徴とする集積回路。
【請求項５】
前記動作モード設定信号供給回路は、前記第１の論理回路からの出力を入力するデータ
入力端子と前記第２の論理回路からの出力を入力するクロック入力端子とを有するＤタイプフリップフロップであることを特徴とする請求項４記載の集積回路。
【請求項６】
前記第１の論理回路は、
前記リセット信号と前記サンプリング信号とが入力されると信号を出力する第１のＡＮＤ回路と、
前記リセット信号の論理レベルを反転させた信号と前記書き込み信号とが入力されると信号を出力する第２のＡＮＤ回路と、
前記第１のＡＮＤ回路から出力される信号及び前記第２のＡＮＤ回路から出力される信号のいずれか一方が入力されると信号を出力する第１のＯＲ回路と
を有することを特徴とする請求項５記載の集積回路。
【請求項７】
前記第２の論理回路は、
前記リセット信号と前記動作モード設定信号とが入力されると信号を出力する第３のＡＮＤ回路と、
前記リセット信号の論理レベルを反転させた信号と前記内部回路の内部データバスからの信号とが入力されると信号を出力する第４のＡＮＤ回路と、
前記第３のＡＮＤ回路から出力される信号及び前記第４のＡＮＤ回路から出力される信号のいずれか一方が入力されると信号を出力する第２のＯＲ回路と
を有することを特徴とする請求項５又は６記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、マイクロコントローラなどの、複数の動作モードで動作可能な集積回路に関する。
【０００２】
【従来の技術】
現在、市販されているマイクロコントローラ等の集積回路には、外部データバスの幅や、内蔵しているクロック発生回路が発生するクロック周波数などを変更できるものが存在している。
【０００３】
そのような、動作モードの設定（変更）が可能な集積回路には、その本来の用途のために使用される端子とは別に、動作モード設定用の信号を入力するための幾つかの動作モード設定端子が設けられている。そして、そのような集積回路は、外部から、所望の動作モードに応じた動作モード設定用信号を各動作モード設定端子に対して供給することによって、使用されている。
【０００４】
【発明が解決しようとする課題】
上述したように、従来の動作モードが設定可能な集積回路は、動作モードの設定のためだけに用いられる動作モード設定用端子を設ける必要がある回路となっていた。このため、選択可能な動作モードを増やそうとすると、本来の用途に使用できる端子数が減少してしまうといった問題が生じていた。すなわち、集積回路に設けなければならない動作モード設定用端子の数は、選択可能とする動作モードの数に応じたものとなる。しかしながら、集積回路に設けることが出来る端子数には、原則として、採用する形状に応じた制限があるため、動作モード設定用端子の数が増えると、本来の用途に使用できる端子数が減少してしまっていた。要するに、従来の集積回路は、余っている端子数によって制限される数の動作モードしか持たせることが出来ないものとなっていた。
【０００５】
そこで、本発明の課題は、選択可能な動作モードの数が、端子数によって制限されない集積回路を提供することにある。
【０００６】
【課題を解決するための手段】
本発明では、上記課題を解決するために、供給されたＫ個（Ｋは１以上の整数）の動作モード設定信号に応じた動作モードで動作する内部回路と、内部回路と接続されたＫ個の通常端子と、動作モードの設定を行う際に所定レベルのリセット信号が入力されるリセット信号端子と、内部に保持したＫ個の信号を、前記したＫ個の動作モード設定信号として内部回路に供給する動作モード設定信号保持供給手段であって、リセット信号端子にリセット信号が入力されたときに、Ｋ個の通常端子からの信号を取り込み、保持する動作モード設定信号保持供給手段とを用いて、集積回路を構成する。
【０００７】
すなわち、本発明では、その本来の用途のために用意される通常端子からの信号が動作モード設定信号として、内部に保持、利用されるように集積回路を構成する。この構成によれば、動作モードの設定のために集積回路に設けなければならない端子は、通常端子からの信号を動作モード設定信号として取り扱うか否かを動作モード設定信号保持供給手段に通知するためのリセット信号入力端子１個だけとなる。このため、本発明によれば、選択可能な動作モードの数が、端子数によって、実際上、制限されない集積回路、換言すれば、端子の有効利用が可能な集積回路を得ることができることになる。
【０００８】
また、本発明の集積回路を実現するに際して、リセット信号端子にリセット信号が入力されたときに、メモリ（例えば、ブート用ＲＯＭ）のアドレス入力端子群に対して所定のアドレスを出力するアドレス出力手段を付加し、Ｋ個の通常端子として、それぞれ、そのメモリのデータ出力端子に接続される端子を用いることも出来る。このような構成を採用すれば、動作モード設定信号を出力するための回路を別に用意しなくとも、所定のアドレスに集積回路の内部回路に供給すべきＫ個の動作モード設定信号に応じたデータを記憶したメモリを用意し、そのメモリと集積回路とを接続するだけで、集積回路を所望の動作モードで動作させることが出来ることになる。特に、メモリとしてブート用ＲＯＭを用いた場合には、電源投入時等に自動的に動作モードを設定することができる。
【０００９】
また、本発明の集積回路を実現するに際して、内部回路に、内部動作モード設定信号と内部リセット信号を出力する機能を持たせておくとともに、内部回路がこれらの内部動作モード設定信号と内部リセット信号を出力した際には、それらの信号を動作モード設定信号およびリセット信号として動作モード設定信号保持供給手段に供給する供給手段を付加することも出来る。このような構成を採用しておけば、融通性が高い状態で使用可能な集積回路が得られることになる。
また、この集積回路において、供給される動作モード設定信号に応じた動作モードで動作する内部回路と、前記内部回路における前記動作モードの設定を行う際にリセット信号が入力されるリセット信号端子と、前記動作モード設定信号が入力される入出力端子と、前記リセット信号とサンプリング信号とが入力されると信号を出力する論理回路と、前記入出力端子から入力された前記動作モード設定信号と前記論理回路から出力された信号とが入力されると、前記内部回路へ該動作モード設定信号を供給する動作モード設定信号供給回路とを有するようにしてもよい。
また、この集積回路において、供給される動作モード設定信号に応じた動作モードで動作する内部回路と、前記内部回路における前記動作モードの設定を行う際にリセット信号が入力されるリセット信号端子と、前記動作モード設定信号が入力される入出力端子と、前記リセット信号の論理レベルに応じて、サンプリング信号若しくは書き込み信号のいずれか一方を選択して出力する第１の論理回路と、前記リセット信号の論理レベルに応じて、前記入出力端子から入力された前記動作モード設定信号若しくは内部回路から入力された内部信号のいずれか一方を選択して出力する第２の論理回路と、前記第１及び第２の論理回路の出力を用いて、前記内部回路に前記動作モード設定信号を供給する動作モード設定信号供給回路とを有するようにしてもよい。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して具体的に説明する。
＜第１実施形態＞
本発明の第１実施形態の集積回路は、例えば５種（５ビット）の動作モード設定信号を必要とする内部回路を有する回路となっている。第１実施形態の集積回路では、その内部回路への動作モード設定信号の供給（動作モードの設定）が、内部回路が本来の用途のために元々必要としている端子の中の５個の入出力端子と、動作モードの設定のために設けられた端子である１個のリセット信号入力端子とを利用して行われる。
【００１１】
以下、図１を用いて、第１実施形態の集積回路の構成、動作を詳細に説明する。なお、図１は、第１実施形態の集積回路の、動作モードの設定に用いられる５個の入出力端子のうちの１個の入出力端子に関連する構成のみを示した図となっている。
【００１２】
まず、この図を用いて、第１実施形態の集積回路の構成を説明する。図示したように、集積回路１０は、リセット信号入力端子１１と入出力端子１２とダウンエッジトリガ形のＤタイプフリップフロップ（以下、Ｄ−Ｆ／Ｆと表記する）１３とＡＮＤゲート１４と入出力ポート１５とを備えている。
【００１３】
リセット信号入力端子１１は、ＡＮＤゲート１４の一方の入力端子と接続されている。ＡＮＤゲート１４の他方の入力端子には、図示せぬ内部回路が出力するサンプリング信号φＳが入力されており、ＡＮＤゲート１４の出力端子は、Ｄ−Ｆ／Ｆ１３のクロック入力端子に接続されている。Ｄ−Ｆ／Ｆ１３のＤ入力端子は、入出力端子１２と接続されており、Ｄ−Ｆ／Ｆ１３のＱ出力端子からの信号が動作モード設定信号として、内部回路に供給されている。
【００１４】
リセット信号端子１１並びに入出力端子１２は、入出力ポート１５とも接続されている。入出力ポート１５は、３ステートバッファ１６、１７とＤ−Ｆ／Ｆ１８、１９とからなり、入出力端子１２は、３ステートバッファ１６の入力端子と３ステートバッファ１７の出力端子に、リセット信号入力端子１１は、Ｄ−Ｆ／Ｆ１９のリセット入力端子に接続されている。
【００１５】
３ステートバッファ１６の出力端子は、内部データバス（内部回路）に接続されており、３ステートバッファ１６のコントロール入力端子には、内部回路が出力する読み出し信号φＲが入力されている。内部データバスは、Ｄ−Ｆ／Ｆ１８、１９のＤ入力端子とも接続されている。Ｄ−Ｆ／Ｆ１８、１９のクロック入力端子には、それぞれ、内部回路が出力する書き込み信号φＷ１、φＷ２が入力されている。Ｄ−Ｆ／Ｆ１８のＱ出力端子は、３ステートバッファ１７の入力端子に接続されており、Ｄ−Ｆ／Ｆ１９のＱ出力端子は、３ステートバッファ１７のコントロール入力端子に接続されている。
【００１６】
動作モード設定信号の入力にも利用する端子として選択されている、図示していない他の４個の入出力端子にも、それぞれ、入出力端子１２に接続されている回路と同じ構成の回路が、リセット信号端子１１からの信号を共通に利用する形態で、設けられている。つまり、図１において、入出力端子１２は動作モード設定信号を受信する端子でもある。
【００１７】
次に、図１並びに図２を用いて、集積回路１０の動作を説明する。
集積回路１０に、最初に動作モードを設定する際や、新たな動作モードを設定する際には、入出力端子１２に、設定すべき動作モードに応じたレベルの動作モード設定信号を供給するとともに、リセット信号入力端子１１に論理レベル“１”のリセット信号を供給する。以下では、リセット信号入力端子１１に論理レベル“１”のリセット信号が供給されているこの状態を、システムリセット状態と表記することにする。
【００１８】
なお、動作モード設定信号の入出力端子１２への供給は、図１に模式的に示してあるように、例えば、動作モード設定信号の供給源（図では、論理レベル“１”の信号を出力している）を、コントロール端子にリセット信号が入力されるようになっている３ステートバッファ７０を介して入出力端子１２に接続することによって行う。
【００１９】
図１に示してある回路構成から明らかなように、システムリセット状態にあるときには、Ｄ−Ｆ／Ｆ１９のリセット信号端子に“１”レベルの信号が入力される。このため、Ｄ−Ｆ／Ｆ１９のＱ出力が“０”レベルとなり、その結果として、３ステートバッファ１７の出力はハイインピーダンス状態となる。すなわち、システムリセット状態にあるとき、入出力端子１２は、書き込み信号φＷ１、φＷ２がどのような状態にあっても、入力端子として機能することになる。換言すれば、システムリセット状態にあるとき、Ｄ−Ｆ／Ｆ１３のＤ入力端子には、内部回路の出力信号は入力されず、入出力端子１２からの信号のみが入力される。
【００２０】
また、システムリセット状態にあるときには、ＡＮＤゲート１４の一方の入力端子にも“１”レベルの信号が入力されることになる。このため、図２に示してあるように、システムリセット状態に遷移したとき、それまで“０”レベルの信号を出力していたＡＮＤゲート１４が、サンプリング信号φＳと同じレベルの信号を出力し始める。その結果、ＡＮＤゲート１４の出力がクロック入力端子に供給されているＤ−Ｆ／Ｆ１３は、入出力端子１２からの信号（すなわち、外部から供給されている動作モード設定信号）を、サンプリング信号φＳの立ち下がりで取り込み、Ｑ出力端子から動作モード設定信号として出力し始めることになる。
【００２１】
そして、システムリセット状態が解除され、集積回路１０の動作状態が通常動作状態に移行すると（リセット信号入力端子１１に入力される信号のレベルが“０”に変化すると）、ＡＮＤゲート１４は、サンプリング信号φＳの状態に因らず、“０”レベルの信号を出力するようになる。従って、Ｄ−Ｆ／Ｆ１３は、図２に示してあるように、通常動作時には、Ｄ入力端子からの信号の取り込みを行わず、当該信号のレベルが何であっても、システムリセット状態時に取り込み、保持している信号をそのまま動作モード設定信号として出力し続ける。すなわち、Ｄ−Ｆ／Ｆ１３は、動作モード設定信号保持供給手段として機能する。
【００２２】
また、通常動作時には、Ｄ−Ｆ／Ｆ１９のリセット信号入力端子に“０”レベルの信号が入力されるので、入出力ポート１５は、入出力端子を有する一般的な集積回路に設けられている入出力ポートと全く同様に機能することになる。
【００２３】
このように、第１実施形態の集積回路１０では、通常の入出力端子から入力された信号を動作モード設定信号としてサンプリング、保持し、内部回路に供給する回路を設けてあるので、動作モードの設定のためだけに使用される端子はリセット信号入力端子のみとなっている。このため、従来構成を有する全く同機能の集積回路に比して、端子の数が４個少ない回路となっている。なお、端子数の差が“４”となっているのは、本実施形態の集積回路１０（の内部回路）が、５個の動作モード設定信号を必要とするものであったからであり、より一般的に言えば、本技術を用いてＫ個の動作モード設定信号を必要とする集積回路を形成すると、従来に比してＫ−１個、端子数が少ない集積回路を得ることが出来る。換言すれば、本技術を用いれば、動作モード設定信号のために１個の端子を用意するだけで、集積回路に、任意の数の動作モードを持たせることが出来ることになるので、端子を有効に利用できることになる。
【００２４】
＜第２実施形態＞
第１実施形態の集積回路は、入出力端子を動作モード設定用の端子として利用した回路であったが、第２実施形態の集積回路は、外部からの信号を内部回路へ送るための入力専用端子を動作モード設定用の端子として利用する回路となっている。
【００２５】
以下、図３を用いて、第２実施形態の集積回路の構成、動作を説明する。なお、第２実施形態の集積回路２０も、内部回路に５種の動作モード設定信号を供給する必要がある回路となっており、図３には、そのうち、１種の動作モード設定信号に関する構成のみを示してある。
【００２６】
図示してあるように、集積回路２０は、リセット信号入力端子２１と入力端子２２とＤ−Ｆ／Ｆ２３とＡＮＤゲート２４とを備えている。リセット信号入力端子２１は、ＡＮＤゲート２４の一方の入力端子に接続されており、ＡＮＤゲート２４の他方の入力端子には、図示せぬ内部回路からのサンプリング信号φＳが入力されている。また、ＡＮＤゲート２４の出力端子は、Ｄ−Ｆ／Ｆ２３のクロック入力端子に接続されている。入力端子２２は、内部回路と、Ｄ−Ｆ／Ｆ２３のＤ入力端子とに接続されている。そして、Ｄ−Ｆ／Ｆ２３のＱ出力が、動作モード設定信号として内部回路に供給されている。
【００２７】
要するに、第２実施形態の集積回路２０の入力端子２２には、第１実施形態の集積回路１０の入出力端子１２に接続されている回路から入出力ポート１５を取り除いた回路が設けられている。このため、集積回路２０への動作モードの設定手順、それに対する集積回路２０の動作は、第１実施形態の集積回路１０と同様のものとなっている。
【００２８】
すなわち、集積回路２０に対して動作モードの設定を行う際には、第１実施形態の集積回路１０と同様に、入力端子２２に、設定すべき動作モードに応じたレベルの動作モード設定信号を供給するとともに、リセット信号入力端子２１に論理レベル“１”のリセット信号を供給することによって、集積回路２０の動作状態をシステムリセット状態に遷移させる。この動作モード設定信号の入力端子２２への供給は、例えば、動作モード設定信号の供給源を、コントロール端子にリセット信号が入力されるようになっている３ステートバッファ７１を介して入力端子２２に接続しておくことによって行う。
【００２９】
システムリセット状態にあるときには、ＡＮＤゲート２４の一方の入力端子にも“１”レベルの信号が入力されることになり、それまで“０”レベルの信号を出力していたＡＮＤゲート２４が、サンプリング信号φＳと同じレベルの信号を出力し始める。その結果、ＡＮＤゲート２４の出力がクロック入力端子に供給されているＤ−Ｆ／Ｆ２３は、入力端子２２からの信号（すなわち、外部から供給されている動作モード設定信号）を、サンプリング信号φＳの立ち下がりで取り込み、Ｑ出力端子から内部回路へ出力し始めることになる。
【００３０】
そして、システムリセット状態が解除されると、ＡＮＤゲート２４は、サンプリング信号φＳの状態に因らず、“０”レベルの信号を出力するようになる。従って、システムリセット状態の解除後、Ｄ−Ｆ／Ｆ２３は、信号の取り込みを行わず、システムリセット状態にあるときに取り込んだ信号をそのまま動作モード設定信号として出力し続ける。
【００３１】
このように、第２実施形態の集積回路２０も、従来構成を有する全く同機能の集積回路に比して、端子の数が少ない回路となっている。さらに第２実施形態の集積回路は、入力端子を動作モード設定用の端子として利用しているため、内部回路の出力が動作モード設定信号として扱われることを防ぐための回路が不要となっており、その結果として、第１実施形態の集積回路１０よりも簡単な構成で実現できる回路となっている。
【００３２】
＜第３実施形態＞
第３実施形態の集積回路は、通常のブート用プログラム（ブートストラップローダ；電源を入れたときに、集積回路が最初に実行するプログラム）に加え、その最大番地に動作モード設定用データが記憶されたブート用ＲＯＭと組み合わされて使用される回路となっている。
【００３３】
以下、図４を用いて、第３実施形態の集積回路の構成、動作を詳細に説明する。
図示してあるように、第３実施形態の集積回路３０の、ブート用ＲＯＭ４０のデータ出力端子と接続される外部データバス端子のうち、ｍ個（ｍは１以上の整数）の外部データバス端子３５−１〜３５−ｍには、それぞれ、第２実施形態の集積回路２０において用いられているものと同構成の、Ｄ−Ｆ／ＦとＡＮＤゲートからなる回路（図では、外部データバス端子３５−１に接続された回路のみを示してある）が接続されている。なお、ｍは、集積回路３０の内部回路が必要とする動作モード設定信号の数であり、本実施形態では、ｍ＝５となっている。
【００３４】
また、ブート用ＲＯＭ４０と接続される外部アドレスバス端子３６−１〜３６−ｎ（ｎは、ブート用ＲＯＭのアドレスのビット数；本実施形態では、ｎ＝１６）と図示せぬ内部回路（アドレス信号の供給源）の間には、それぞれ、リセット信号入力端子３１からの信号が一方の入力端子に入力されるよう配線されたＯＲゲート３９−１〜３９−ｎが挿入されている。すなわち、集積回路３０は、リセット信号入力端子３１に入力されている信号が“０”レベルであるときには、ブート用ＲＯＭ４０のアドレス入力端子Ａ１〜Ａｎに、内部回路が出力するアドレス信号が供給され、リセット信号入力端子３１に入力されている信号が“１”レベルであるときには、ブート用ＲＯＭ４０のアドレス入力端子Ａ１〜Ａｎに、内部回路からのアドレス信号ではなく、全てのビットが“１”のアドレス信号が供給されるように構成されている。
【００３５】
また、リードストローブ出力端子３７と内部回路（リード信号の供給源）、チップセレクト端子３８と内部回路（セレクト信号の供給源）の間には、それぞれ、リセット信号入力端子３１からの信号が、インバータ４７を介して一方の入力端子に入力されているＡＮＤゲート４５、４６が挿入されている。すなわち、集積回路３０は、リセット信号入力端子３１に入力されている信号のレベルが“０”であるときには、ブート用ＲＯＭ４０の−ＯＥ、−ＣＳ入力端子（図４において、ＯＥ，ＣＳにバーを付した記号が示してある負論理の端子）に、それぞれ、内部回路からのリード信号、セレクト信号がそのまま供給され、リセット信号入力端子３１に入力されている信号のレベルが“１”であるときには、内部回路からのリード信号、セレクト信号のレベルに因らず、各入力端子に、“０”レベルのリード信号並びにセレクト信号が供給されるようにも構成されている。
【００３６】
このため、本集積回路３０のリセット信号入力端子３１に論理レベルが“１”のリセット信号が入力されると、ブート用ＲＯＭ４０のアドレス入力端子Ａ１〜Ａｎに、それぞれ、“１”レベルの信号が供給され、−ＯＥ、−ＣＳ端子には、それぞれ、“０”レベルの信号が供給される。すなわち、システムリセット状態となったとき、集積回路３０は、ブート用ＲＯＭ４０に対して、最大番地のデータの出力を指示することになる。その結果、ブート用ＲＯＭ４０は、データ出力端子Ｄ１〜Ｄｍに、最大番地のデータの一部、すなわち、動作モード設定用データを出力する。
【００３７】
そして、各外部データバス端子３５−１〜３５−ｍには、システムリセット状態になったときに、入力された信号をサンプリング、保持し、保持している信号を動作モード設定信号として内部回路に供給する回路であって、システムリセット状態が解除された後には、解除前にサンプリング、保持した信号を動作モード設定信号として内部回路に供給しつづける回路が設けられている。
【００３８】
例えば、外部データバス端子３５−１に設けられているＤ−Ｆ／Ｆ３３とＡＮＤゲート３４からなる回路では、システムリセット状態となったとき、ＡＮＤゲート３４が、サンプリング信号φＳと同様に時間変化する信号を、Ｄ−Ｆ／Ｆ３３のクロック入力端子に供給し始める。その結果、Ｄ−Ｆ／Ｆ３３は、外部データバス端子３５−１からの信号、すなわち、ブート用ＲＯＭ４０の最大番地に記憶されている動作モード設定用データの第１ビットの内容を表す信号を取り込み、取り込んだ信号を動作モード設定信号として内部回路に供給し始める。また、Ｄ−Ｆ／Ｆ３３は、システムリセット状態が解除された後には、解除時に保持していた信号を出力し続ける。
【００３９】
外部データバス端子３５−２〜３５−ｍに接続されている、図示していない回路も同様に動作するため、結局、ブート用ＲＯＭ４０から出力されたｍ個の信号が、集積回路３０内（のＤ−Ｆ／Ｆ３３内）に動作モード設定信号として保持され、内部回路は、その動作モード設定信号に応じた動作モードでの動作を続けることになる。
【００４０】
このように、第３実施形態の集積回路３０は、第１、第２実施形態の集積回路と同様に、従来構成を有する全く同機能の集積回路に比して、端子の数が少ない回路となっている。さらに、第３実施形態の集積回路３０は、動作モード設定信号を出力するための回路を別に用意しなくとも、ブート用ＲＯＭ４０の最大番地に動作モード設定用のデータを記憶しておくだけで、所望の動作モードで動作させることができる回路となっている。
【００４１】
＜第４実施形態＞
第４実施形態の集積回路は、第２実施形態の集積回路２０（図３参照）を、内部回路によっても動作モードの設定が行えるよう変形したものである。
【００４２】
図５に、本発明の第４実施形態による集積回路の構成を示す。なお、第４実施形態の集積回路５０も、内部回路に５種の動作モード設定信号を供給する必要がある回路となっており、図には、そのうち、１種の動作モード設定信号に関する構成のみを示してある。
【００４３】
図示してあるように、本集積回路５０では、入力端子５２が、ＡＮＤゲート５４、５５、ＯＲゲート５８からなる回路を介して、Ｄ−Ｆ／Ｆ５３のＤ入力端子に接続されている。
【００４４】
具体的には、入力端子５２は、ＡＮＤゲート５４の一方の入力端子と接続されている。ＡＮＤゲート５４の他方の入力端子は、リセット信号入力端子５１と接続されており、ＡＮＤゲート５４の出力端子が、ＯＲゲート５８の一方の入力端子と接続されている。ＯＲゲート５８の他方の入力端子は、ＡＮＤゲート５５の出力端子と接続されており、ＡＮＤゲート５５には、リセット信号入力端子５１からの信号を反転した信号（インバータ６０の出力）と内部データバスからの信号（詳細は後述）とが入力されている。すなわち、ＡＮＤゲート５４、５５、ＯＲゲート５８によって、Ｄ−Ｆ／Ｆ５３のＤ入力端子に対して、リセット信号入力端子５１に入力されている信号のレベルが“０”である場合は、内部データバスからの信号を供給し、リセット信号入力端子５１に入力されている信号のレベルが“１”である場合には、入力端子５２からの信号を供給する回路が構成されている。
【００４５】
また、Ｄ−Ｆ／Ｆ５３のクロック入力端子には、ＡＮＤゲート５６、５７、ＯＲゲート５９からなる回路が接続されている。
図示してあるように、ＡＮＤゲート５６には、リセット信号入力端子５１からの信号と、サンプリング信号φＳが入力されており、ＡＮＤゲート５７には、リセット信号入力端子５１からの信号を反転した信号（インバータ６０の出力）と書き込み信号φＷ３とが入力されている。ＯＲゲート５９には、ＡＮＤゲート５６、５７の出力が入力されており、ＯＲゲート５９の出力が、Ｄ−Ｆ／Ｆ５３のクロック入力端子に供給されている。すなわち、ＡＮＤゲート５６、５７、ＯＲゲート５９によって、Ｄ−Ｆ／Ｆ５３のクロック入力端子に対して、リセット信号入力端子５１に入力されている信号のレベルが“０”である場合は、書き込み信号φＷ３を供給し、リセット信号入力端子５１に入力されている信号のレベルが“１”である場合には、サンプリング信号φＳを供給する回路が構成されている。
【００４６】
なお、書き込み信号φＷ３は、所定のイベントが発生したときに、内部回路が出力するパルス状の信号であり、通常は、“０”レベルの信号となっている。また、書き込み信号φＷ３を出力する際、内部回路は、ＡＮＤゲート５５に、発生したイベントに応じたレベルの信号が供給されるよう内部データバスを制御する。
【００４７】
このような構成を有しているため、本集積回路５０では、リセット信号入力端子５１に論理レベル“１”の信号が入力されているとき（システムリセット状態にあるとき）、Ｄ−Ｆ／Ｆ５３のＤ入力端子、クロック入力端子に、それぞれ、入力端子５２からの信号、サンプリング信号φＳが供給されることになる。従って、システムリセット状態にあるとき、集積回路５０内のＤ−Ｆ／Ｆ５３は、第２実施形態の集積回路２０内のＤ−Ｆ／Ｆ２３と全く同じ動作をする。
【００４８】
例えば、システムリセット状態にあるときに、図示してあるように、論理レベル“１”の信号が３ステートバッファ７２を介して入力端子５２に供給された場合、Ｄ−Ｆ／Ｆ５３のＤ入力端子には、ＡＮＤゲート５４、ＯＲゲート５８を介して、論理レベル“１”の信号が入力される。また、Ｄ−Ｆ／Ｆ５３のクロック入力端子には、ＡＮＤゲート５６、ＯＲゲート５９を介して、サンプリング信号φＳ相当の信号が入力されるので、Ｄ−Ｆ／Ｆ５３は、当該信号の立ち下がり時に、Ｄ入力端子に入力されている論理レベル“１”の信号を取り込み、当該信号を動作モード設定信号として内部回路に供給し始める。
【００４９】
一方、リセット信号入力端子５１に論理レベル“０”の信号が入力されているときには、Ｄ−Ｆ／Ｆ５３のＤ入力端子、クロック入力端子に、それぞれ、内部データバスからの信号、書き込み信号φＷ３が供給されることになる。既に説明したように、通常は、φＷ３として論理レベル“０”の信号が供給されるため、Ｄ−Ｆ／Ｆ５３は、システムリセット状態にあるときに取り込んだ信号を動作モード設定信号として出力し続ける。そして、Ｄ−Ｆ／Ｆ５３は、書き込み信号φＷ３に立ち下がりが現れれたときには、内部回路が出力した信号を取り込み、その信号を動作モード設定信号として内部回路に供給し始める。
【００５０】
このように、第４実施形態の集積回路５０は、通常の入力端子から入力された信号を動作モード設定信号としてサンプリング、保持し、内部回路に供給する回路を設けてあるので、各実施形態の集積回路と同様に、従来構成を有する全く同機能の集積回路に比して、端子の数が少ない回路となっている。さらに、第４実施形態の集積回路５０は、動作モード設定信号を保持する上記回路が、内部回路によって書き換え可能となっているので、外部から信号を供給することなく動作モードを再設定することができる回路、すなわち、融通性が高い状態で使用できる回路にもとなっている。
【００５１】
＜変形形態＞
各実施形態の集積回路は、各種の変形を行うことが出来る。例えば、第１実施形態の集積回路などでは、動作モード設定信号を取り込ませるために、Ｄ−Ｆ／Ｆのクロック入力端子に、サンプリング信号φＳとリセット信号入力端子からの信号とを入力としたＡＮＤゲートを接続しているが、Ｄ−Ｆ／Ｆのクロック入力端子とリセット信号入力端子とを直結した構成とし、集積回路をシステムリセット状態とする際には、リセット信号入力端子にサンプリング信号φＳ相当の信号を入力するようにしても良い。
【００５２】
また、入力端子の代わりに入出力端子を用いて、第３、第４実施形態の集積回路相当の集積回路を形成することも出来る。
また、この種の集積回路には、不定状態から動作を再開させるためのリセット信号を入力するための端子が元々設けられていることがある。その端子を、各実施形態でリセット信号入力端子と表記している端子として用いて、各実施形態の集積回路を実現しても良いことは当然である。
【００５３】
【発明の効果】
本発明によれば、動作モード設定信号のために１個の端子を用意するだけで、集積回路に、任意の数の動作モードを持たせることが出来るので、選択可能な動作モードの数が、端子数によって制限されない集積回路、換言すれば、端子を有効に利用できる集積回路が得られることになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の集積回路の構成を示す回路図である。
【図２】本発明の第１実施形態の集積回路の動作を説明するためのタイムチャートである。
【図３】本発明の第２実施形態の集積回路の構成を示す回路図である。
【図４】本発明の第３実施形態の集積回路の構成、使用形態を示す回路図である。
【図５】本発明の第４実施形態の集積回路の構成を示す回路図である。
【符号の説明】
１０、２０、３０、５０  集積回路
１１、２１、３１、５１  リセット信号入力端子
１２、入出力端子
１３、１８、１９、２３、３３、５３  Ｄ−Ｆ／Ｆ
１４、２４、３４、４５、４６、５４〜５７  ＡＮＤゲート
１５  入出力ポート
１６、１７  ３ステートバッファ
２２、５２  入力端子
３５  外部データバス端子
３６  外部アドレスバス端子
３７  リードストローブ出力端子
３８  チップセレクト端子
３９、５８、５９  ＯＲゲート
４０  ブート用ＲＯＭ
４７、６０  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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