(57)【特許請求の範囲】
【請求項１】
電源電圧上昇中に所定リセット電位に達した場合、電源電圧がローからハイに遷移するエッジ信号を生成して後段回路に出力するエッジ信号生成回路を有し、前記後段回路に対する省電力モード指示入力時に前記エッジ信号生成回路の制御入力電圧が、第１と第２の分圧抵抗で電源電圧を分割することにより規定される所定リセット電圧未満の電圧となるパワーオンリセット回路であって、
前記省電力モード指示の終了タイミングを遅延させる省電力モード立ち下がり遅延回路と、
前記省電力モード立ち下がり遅延回路からの遅延された省電力モード指示が入力されている間は、前記エッジ信号生成回路でエッジ信号が生成されても出力しないＯＲ論理のリセット出力抑止回路と、
前記エッジ信号の復帰を早めるために前記省電力モード立ち下がり遅延回路の出力により制御されるトランジスタを有して前記第１の分圧抵抗と並列に設けられる復帰加速回路と
を備え、
前記復帰加速回路のトランジスタは、ＮＭＯＳ型ＦＥＴである
ことを特徴とするパワーオンリセット回路。
【請求項２】
前記復帰加速回路のトランジスタに電源電圧を遅延させて供給する電源電圧立ち上がり遅延回路を備える
ことを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記エッジ信号を生成する前の前記エッジ信号生成回路に、電源電圧を遅延させて供給する電源電圧立ち上がり遅延回路を備える
ことを特徴とする請求項１に記載したパワーオンリセット回路。
【請求項４】
前記エッジ信号生成回路の出力と電源電圧間に、前記エッジ信号生成回路の電源側の容量を増加させるコンデンサを備える
ことを特徴とする請求項１〜３の何れかに記載のパワーオンリセット回路。
【請求項５】
前記エッジ信号生成回路の制御入力と接地間に、電源投入時にオン状態であるトランジスタを接続し、
該トランジスタの制御入力に、電源電圧を遅延させて供給する電源電圧立ち上がり遅延回路を備える
ことを特徴とする請求項１〜４の何れかに記載のパワーオンリセット回路。
【請求項６】
電源電圧上昇中に所定リセット電位に達した場合、電源電圧がローからハイに遷移するエッジ信号を生成して後段回路に出力するエッジ信号生成回路を有し、前記後段回路に対する省電力モード指示入力時に前記エッジ信号生成回路の制御入力電圧が、第１と第２の分圧抵抗で電源電圧を分割することにより規定される所定リセット電圧未満の電圧となるパワーオンリセット回路であって、
前記省電力モード指示の終了タイミングを遅延させる省電力モード立ち下がり遅延回路と、
前記エッジ信号の復帰を早めるために前記省電力モード立ち下がり遅延回路の出力により制御されるトランジスタを有して前記第１の分圧抵抗と並列に設けられる復帰加速回路と、
前記エッジ信号を生成する前の前記エッジ信号生成回路に、電源電圧を遅延させて供給する電源電圧立ち上がり遅延回路と、
前記省電力モード指示が入力される間は、前記電源電圧立ち上がり遅延回路から前記エッジ信号生成回路に供給される電圧を接地する省電力モード接地回路と、
前記省電力モード指示が入力される間は、前記エッジ信号生成回路に供給される電源電圧を抑止するエッジ信号抑止回路と
を備え、
前記復帰加速回路のトランジスタは、ＮＭＯＳ型ＦＥＴである
ことを特徴とするパワーオンリセット回路。
【請求項７】
前記電源電圧立ち上がり遅延回路の出力と電源電圧間には、電源電圧側をアノード接続したダイオードを備える
ことを特徴とする請求項６に記載のパワーオンリセット回路。
【請求項８】
前記電源電圧立ち上がり遅延回路の出力と電源電圧間には、前記エッジ信号あるいは前記省電力モード指示の立ち下がり出力を検出して、ローからハイとなるパルスを生成する１ショットパルス生成回路を備える
ことを特徴とする請求項６又は７に記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に使用されるパワーオンリセット回路に関し、特に、電源投入時には短時間で立ち上がる場合でもリセット信号を生成し、省電力モードで電圧が低下した状態から半導体集積回路が復帰する場合にはリセット信号を生成しないパワーオンリセット回路に関する。
【０００２】
【従来の技術】
半導体集積回路には、様々な種類があり、機能、回路の組み合わせ、電源電圧、電源の投入方法や立ち上げ時間も多種多様である。また、半導体集積回路には、電源の投入（電源電圧の立ち上げ）時に、前回動作時の状態が保存されていることから発生する誤動作を避けるために内部回路をリセットするパワーオンリセット回路が備えられているものがある。さらに、何らかの処理を実行する半導体集積回路は、その処理を実行する演算回路等の他にコマンドやデータを記憶したり処理実行エリアとなるＲＡＭ(Random Access Memory)等の記憶回路を有している。
【０００３】
また、近年の省電力化の流れを受けて、半導体集積回路の電源電圧は低下する傾向であり、省電力モード時にはフル稼働時よりも電源電圧を低下させる機能（モード）を有しているものもある。例えば、スリープモードとして知られている機能は、長時間キー入力等の入力が無く画面が変化しないディスプレイや長時間入出力が実施されないハードディスク等の一部のデバイスの動作を停止させて消費電流を抑えた状態を作り出す機能である。また、バッテリーバックアップモードとして知られている機能は、上記したスリープモードの機能に加えて、電源電圧を低下させることにより消費電流をさらに低下させた状態を作り出す機能である。この電源電圧の低下とは、ＲＡＭがデータを保持でき、論理回路が状態を保持できる範囲で局限まで低下させた電圧である。
【０００４】
また、近年の半導体集積回路には、前述した記憶回路として、ＲＡＭに加えて不揮発性で書き換え可能なフラッシュＲＯＭ(Read Only Memory)を備えるものがある。このフラッシュＲＯＭについては、不揮発性であって、ＲＡＭのようにリフレッシュする必要もないことから一般的な半導体集積回路のスリープモードやスタンバイモード等よりもさらに低い電圧の省電力モードであるディープパワーダウン（ＤＰＤ）モードを有しているものがある。
【０００５】
また、半導体集積回路は、クロックや内部バス等の周波数の増加、記憶装置の大容量化、各種内部回路のスピードアップ等の要求に従って、立ち上がり時間も短縮される傾向である。例えば、従来は半導体集積回路の電源電圧を立ち上げるのに５０μＳかかっていたものが、１０μＳで立ち上がることが要求されたり、５μＳ、あるいは、１μＳで電源電圧を立ち上げることが要求される場合が出てきている。
【０００６】
図１４は、従来のフラッシュＲＯＭを後段に備える変動帯集積回路のパワーオンリセット回路の一例を示す図であり、（ａ）が概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【０００７】
図１４（ａ）中で、ＶＤＤはパワーオンリセット回路の電源電圧（高電位側）ラインであり、ＶＳＳはパワーオンリセット回路の内部アース（低電位側）ラインである。
【０００８】
まず、図中の左側の縦列の各素子について説明する。第１のＰＭＯＳ（Ｐチャネル型Metal Oxide Semiconductor）型ＦＥＴＰ１（以下、トランジスタＰ１と記載）がＶＤＤとＶＳＳの間に設けられ、トランジスタＰ１のソース側はＶＤＤに接続され、ゲート側は制御信号入力に接続され、ドレイン側のＶＳＳと間にはＶＤＤから任意の電圧を得るための分圧抵抗Ｒ１およびＲ２が直列に接続されている。トランジスタＰ１のゲートへの制御入力は、この場合、フラッシュＲＯＭを省電力モードにするＤＰＤ信号とする。また、分圧抵抗Ｒ１およびＲ２の中間の分圧された電圧点（ノード）をＧとする。
【０００９】
次に、図中の右側の縦列の各素子について説明する。第１のＮＭＯＳ（Ｎチャネル型Metal Oxide Semiconductor）型ＦＥＴＮ１（以下、トランジスタＮ１と記載）がＶＤＤとＶＳＳの間に設けられ、トランジスタＮ１のソース側とＶＤＤとの間には電圧調整用の抵抗Ｒ３が接続され、ゲート側は前述した電圧点Ｇに接続され、ドレイン側はＶＳＳに接続されている。すなわち、トランジスタＮ１のゲートへの制御入力は、この場合、分圧抵抗Ｒ１およびＲ２により分圧されたＶＤＤ電圧となる。また、トランジスタＮ１のソース側と抵抗Ｒ３の中間の電圧点（ノード）をＭとする。また、ノードＭにはインバータＵ１が接続され、インバータＵ１の出力がパワーオンリセット信号ＰＯＲとなる。
【００１０】
また、分圧抵抗Ｒ１およびＲ２、抵抗Ｒ３、および、トランジスタＮ１は、パワーオンリセット信号ＰＯＲの基となるローからハイへのエッジ信号を生成するエッジ信号生成回路を形成している。
【００１１】
次に、図１４（ｂ）を用いて、図１４（ａ）の回路の動作を説明する。
まず、パワーオンされて半導体集積回路の電源電圧が立ち上がり時間Ｔ１（１０μＳ）で立ち上がる時、ＶＤＤの電圧が時間Ｔ１（１０μＳ）の間で徐々に増加する。トランジスタＰ１は、ＤＰＤ信号がゲートから入力されない場合にオンしているので、ノードＧの電圧も徐々に増加する。
【００１２】
一方、トランジスタＮ１では、パワーオン当初には、ゲートに接続されたノードＧの電圧が０であるため、ＯＦＦ状態であるが、ソース側はＶＤＤに抵抗Ｒ３を介して接続されているため、そのソース側容量に充電されてノードＭの電圧がＶＤＤの増加に追従して徐々に増加する。また、ノードＭの電圧の増加レベルは、ノードＧの電圧の増加レベルよりも大きくなっている。
【００１３】
ノードＧの電圧が上昇して、図１４（ｂ）では約１Ｖになる所定値を超えると、トランジスタＮ１はオンして、ソース側容量に充電された電荷をドレイン側に流すため、ノードＭの電圧は放電により降下し始める。一方、インバータＵ１から出力されるパワーオンリセット信号ＰＯＲは、ノードＭの放電により一旦エッジ状（急峻）に降下（下方遷移）するが、すぐにエッジ状（急峻）に上昇（上方遷移）して、抵抗Ｒ３を介したＶＤＤの増加に追従する。このエッジ状に電圧がＬからＨになる急上昇（エッジＡ０）が、パワーオンリセット信号ＰＯＲとなって後段の回路に供給される。
【００１４】
次に、フラッシュＲＯＭを省電力モードにするＤＰＤ信号（Ｌ→Ｈの１パルス）がトランジスタＰ１のゲートに供給された場合について説明する。
ＤＰＤ信号がトランジスタＰ１のゲートに供給されると、トランジスタＰ１はオフするので、ノードＧの電圧が徐々に減少する。ノードＧの電圧が減少して前述した所定値以下になると、トランジスタＮ１はオフする。すると、トランジスタＮ１のソース側容量には再び充電が始まり、ノードＭの電圧が増加し始める。
【００１５】
すると、インバータＵ１の出力電圧ＰＯＲは、ノードＭの電圧が所定値になりトランジスタＮ１のソース側の充電が所定値以上になると、降下を開始し０Ｖまで降下する。従って、図１４（ｂ）に示したように、ＤＰＤ信号がトランジスタＰ１のゲートに供給されると、ノードＭの電圧は増加してＶＤＤ電圧に近づくが、ノードＧおよびＰＯＲ電圧は０Ｖに近づく。
【００１６】
このため、トランジスタＰ１のゲートへのＤＰＤ信号の供給が終了されると、トランジスタＰ１がオンし、再び、ノードＧの電圧が上昇してトランジスタＮ１もオンする。その結果、ノードＭの電圧の電圧は放電により降下し始め、パワーオンリセット信号ＰＯＲは、ノードＭの放電により急峻に上昇して、抵抗Ｒ３を介したＶＤＤの増加に追従する。このエッジ状に電圧がＬからＨになる急上昇（エッジＢ）が、パワーオンリセット信号ＰＯＲとなって後段の回路に供給される。
【００１７】
つまり、図１４（ａ）の回路の場合には、パワーオンリセット信号ＰＯＲは、図１４（ｂ）に示したように、パワーオンされて半導体集積回路の電源電圧が立ち上がる場合と、トランジスタＰ１のゲートへのＤＰＤ信号の供給が終了した場合の双方で供給される。
【００１８】
【発明が解決しようとする課題】
ところで、フラッシュＲＯＭに書き込まれる情報は、本来電源がオフになっても消えて欲しくない情報である。また、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する時には、省電力モードになる前の処理を継続する場合であるので、ＲＡＭに書き込まれた情報をリセットする必要はない。つまり、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲは発生して欲しくない信号である。
【００１９】
つまり、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲは発生して欲しくないにも関わらず、図１４に示した従来のパワーオンリセット回路では発生させてしまうという問題がある。
【００２０】
また、上記したように、半導体集積回路の電源電圧の立ち上げ時間は、徐々に短縮される傾向にあり、図１４のパワーオンリセット回路では、立ち上げ時間が１０μＳの場合には、パワーオンリセット信号ＰＯＲを発生させることができているが、立ち上げ時間が５μＳに短縮された場合には、パワーオンリセット信号ＰＯＲを発生させることができなくなってしまうという問題がある。
【００２１】
本発明は、上述した如き従来の問題を解決するためになされたものであって、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させず、さらに、立ち上げ時間が５μＳ以下に短縮された場合でもパワーオンリセット信号ＰＯＲを発生させることができるパワーオンリセット回路を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上述の目的を達成するため、請求項１に記載した本発明のパワーオンリセット回路は、電源電圧上昇中に所定リセット電位に達した場合、電源電圧がローからハイに遷移するエッジ信号を生成して後段回路に出力するエッジ信号生成回路を有し、後段回路に対する省電力モード指示入力時にエッジ信号生成回路の制御入力電圧が、第１と第２の分圧抵抗で電源電圧を分割することにより規定される所定リセット電圧未満の電圧となるパワーオンリセット回路であって、省電力モード指示の終了タイミングを遅延させる省電力モード立ち下がり遅延回路と、省電力モード立ち下がり遅延回路からの遅延された省電力モード指示が入力されている間は、エッジ信号生成回路でエッジ信号が生成されても出力しないＯＲ論理のリセット出力抑止回路と、エッジ信号の復帰を早めるために省電力モード立ち下がり遅延回路の出力により制御されるトランジスタを有して前記第１の分圧抵抗と並列に設けられる復帰加速回路とを備え、復帰加速回路のトランジスタは、ＮＭＯＳ型ＦＥＴであることを特徴とする。
【００２３】
また、請求項２の本発明は、請求項１に記載のパワーオンリセット回路において、復帰加速回路のトランジスタに電源電圧を遅延させて供給する電源電圧立ち上がり遅延回路を備えることを特徴とする。
【００２４】
また、請求項３の本発明は、請求項１に記載のパワーオンリセット回路において、エッジ信号を生成する前のエッジ信号生成回路に、電源電圧を遅延させて供給する電源電圧立ち上がり遅延回路を備えることを特徴とする。
【００２５】
また、請求項４の本発明は、請求項２〜４の何れかに記載のパワーオンリセット回路において、エッジ信号生成回路の出力と電源電圧間に、エッジ信号生成回路の電源側の容量を増加させるコンデンサを備えることを特徴とする。
【００２６】
また、請求項５の本発明は、請求項１〜５の何れかに記載のパワーオンリセット回路において、エッジ信号生成回路の制御入力と接地間に、電源投入時にオン状態であるトランジスタを接続し、該トランジスタの制御入力に、電源電圧を遅延させて供給する電源電圧立ち上がり遅延回路を備えることを特徴とする。
【００２７】
また、請求項６に記載した本発明のパワーオンリセット回路は、電源電圧上昇中に所定リセット電位に達した場合、電源電圧がローからハイに遷移するエッジ信号を生成して後段回路に出力するエッジ信号生成回路を有し、後段回路に対する省電力モード指示入力時にエッジ信号生成回路の制御入力電圧が、第１と第２の分圧抵抗で電源電圧を分割することにより規定される所定リセット電圧未満の電圧となるパワーオンリセット回路であって、省電力モード指示の終了タイミングを遅延させる省電力モード立ち下がり遅延回路と、エッジ信号の復帰を早めるために省電力モード立ち下がり遅延回路の出力により制御されるトランジスタを有して第１の分圧抵抗と並列に設けられる復帰加速回路と、エッジ信号を生成する前のエッジ信号生成回路に、電源電圧を遅延させて供給する電源電圧立ち上がり遅延回路と、省電力モード指示が入力される間は、電源電圧立ち上がり遅延回路からエッジ信号生成回路に供給される電圧を接地する省電力モード接地回路と、省電力モード指示が入力される間は、エッジ信号生成回路に供給される電源電圧を抑止するエッジ信号抑止回路とを備え、復帰加速回路のトランジスタは、ＮＭＯＳ型ＦＥＴであることを特徴とする。
【００２８】
また、請求項７の本発明は、請求項６に記載のパワーオンリセット回路において、電源電圧立ち上がり遅延回路の出力と電源電圧間には、電源電圧側をアノード接続したダイオードを備えることを特徴とする。
【００２９】
また、請求項８の本発明は、請求項６又は７に記載のパワーオンリセット回路において、電源電圧立ち上がり遅延回路の出力と電源電圧間には、エッジ信号あるいは省電力モード指示の立ち下がり出力を検出して、ローからハイとなるパルスを生成する１ショットパルス生成回路を備えることを特徴とする。
【００３０】
【発明の実施の形態】
以下、本発明を図示した実施の形態に基づいて説明する。
（実施の形態１．）
図１は、本発明の実施の形態１のパワーオンリセット回路の研究中に検討した中間構成を示す図である。本実施の形態１の最終構成は図２を用いて後述する。また、（ａ）が概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。尚、図１および図２において、図１４に示した従来のパワーオンリセット回路と同じ機能の部分については同じ符号を付し、重複する説明を省略する。
【００３１】
図1（ａ）に示した本実施の形態の中間構成が図１４（ａ）に示した従来のパワーオンリセット回路の構成と異なる構成は、以下の構成である。
【００３２】
（１―１）  省電力モード指示であるＤＰＤ信号が入力されて、ＤＰＤ信号の立ち上がり（モード開始）についてはほぼそのままのタイミングで出力するが、立ち下がり（モード終了）のタイミングについては遅延させて出力するＤＰＤ立ち下がり遅延回路１。
【００３３】
（１−２）  ＤＰＤ立ち下がり遅延回路１からの遅延されたＤＰＤ信号が入力されている間は、エッジ信号生成回路（分圧抵抗Ｒ１およびＲ２、抵抗Ｒ３、および、トランジスタＮ１）でエッジ信号が生成されても出力しないＯＲ論理のリセット出力抑止回路２。
【００３４】
（１−３）  ＰＯＲのエッジ信号を早く復帰させるためにＤＰＤ立ち下がり遅延回路１の出力により制御されるＰＭＯＳ型トランジスタＰ２を有し、第１の分圧抵抗Ｒ１と並列に設けられる復帰加速回路３。
【００３５】
ＤＰＤ立ち下がり遅延回路１は、図１に示したように直列に接続された４個のインバータＵ５〜Ｕ８と、Ｕ５とＵ６の間とＶＳＳ間に接地されるＮＭＯＳ型トランジスタＮ５、および、Ｕ７とＵ８の間とＶＳＳ間に接地されるＮＭＯＳ型トランジスタＮ７により構成される。
【００３６】
リセット出力抑止回路２は、インバータＵ１からの出力とＤＰＤ立ち下がり遅延回路１が入力されるＯＲ論理素子Ｖ２、および、インバータＵ３により構成される。
【００３７】
また、復帰加速回路３のトランジスタＰ２のゲート側には、入力を反転させるためにインバータＵ４が設置される。
【００３８】
次に、図１（ｂ）を用いて、図１（ａ）の回路の動作を説明する。
まず、フラッシュＲＯＭを省電力モードにするＤＰＤ信号がトランジスタＰ１のゲートに供給された場合について説明する。
【００３９】
ＤＰＤ信号がトランジスタＰ１のゲートに供給されると、トランジスタＰ１はオフし、トランジスタＰ２にはＤＰＤ立ち下がり遅延回路１を経由したＤＰＤ信号であるＤＬＤＰＤ信号がゲートに供給されてオンする。このため、ノードＧの電圧は、わずかに増加した後、徐々に減少する。ノードＧの電圧が減少して前述した所定値以下になると、トランジスタＮ１はオフする。すると、トランジスタＮ１のソース側容量には再び充電が始まり、ノードＭの電圧が増加し始める。
【００４０】
すると、インバータＵ１の出力電圧ＶＷＩは、ノードＭの電圧が所定値になりトランジスタＮ１のソース側の充電が所定値以上になると、降下を開始し０Ｖまで降下する。従って、図１（ｂ）に示したように、ＤＰＤ信号がトランジスタＰ１のゲートに供給されると、ノードＭの電圧は増加してＶＤＤ電圧に近づくが、ノードＧおよびＰＯＲ電圧は０Ｖに近づく。ここまでの挙動では、図１４に示した従来のパワーオンリセット回路との相違は、ノードＧの電圧以外ほとんどない。
【００４１】
ところが、トランジスタＰ１のゲートへのＤＰＤ信号の供給が終了された場合には、トランジスタＰ１がオンし、再び、ノードＧの電圧が上昇するが、その際に、復帰加速回路３がオンするため、ノードＧの電圧上昇は従来よりも急峻となる。また、ノードＧの電圧上昇によりオンされるトランジスタＮ１も急速にノードＭの電圧を放電させる。
【００４２】
ＤＰＤ立ち下がり遅延回路１からのＤＬＤＰＤ信号は、ノードＧの電圧上昇およびノードＭの電圧放電が終了するまで遅延されているので、ＯＲ論理のリセット出力抑止回路２からの出力ＰＯＲは、降下することなくハイのレベルを出力し続けることができる。
【００４３】
このことから、図１（ａ）の回路では、ＤＰＤ信号の供給が終了された場合には、パワーオンリセット信号ＰＯＲを出力しないようにできたことがわかる。
【００４４】
ところが、この図１（ａ）の回路では、立ち上がり時間が５０μＳ程度（不図示）であれば、その立ち上がり時間中に下降するエッジと上昇するエッジを生成してパワーオンリセット信号ＰＯＲを出力できるが、図１（ｂ）に示したように立ち上がり時間が１０μＳ程度まで短縮されると、ＰＭＯＳ型トランジスタＰ２は強いオン状態になるのが早く電源投入当初から強いオン状態を示すため、その結果、トランジスタＮ１をオンさせて、ノードＭの電圧が充分に上昇する前に放電を開始させてしまうことがわかった。すなわち、復帰加速回路にＰＭＯＳ型トランジスタを用いた場合には、パワーオン時に、パワーオンリセット信号ＰＯＲを出力しないようになってしまう不都合があることがわかった。
【００４５】
例えば、パワーオンされて半導体集積回路の電源電圧が立ち上がり時間Ｔ２（１０μＳ）で立ち上がる時、ＶＤＤの電圧が時間Ｔ２（１０μＳ）の間で徐々に増加する。トランジスタＰ１は、ＤＰＤ信号がゲートから入力されない場合にオンしているので、ノードＧの電圧も徐々に増加する。この時、図１の回路では、ＤＰＤ立ち下がり遅延回路１と復帰加速回路３が追加された影響により、４μＳ近くまでノードＧの電圧が図１４の場合よりも増加し、そのノードＧの電圧は、トランジスタＮ１をオンさせる電圧を超えてしまう。
【００４６】
そのため、トランジスタＮ１は、そのソース側容量に充電されたノードＭの電圧が放電されて一旦０電位まで低下してから、再びＶＤＤの増加に追従して徐々に増加する。この場合、図１の場合のノードＭの電圧の増加レベルは、ノードＧの電圧の増加レベルよりも小さい。
【００４７】
その後、ノードＧの電圧が再び上昇して、約１Ｖの所定値を超えても、その時点ではトランジスタＮ１は既にオンしているので、ノードＭの電圧はノードＧの電圧以下であり、ソース側容量に充電された電荷がドレイン側に流れて、ノードＭの電圧が放電により降下するが、インバータＵ１から出力されるパワーオンリセット信号ＰＯＲには、変化が発生しない。すなわち、ノードＭの放電により一旦エッジ状（急峻）に降下（下方遷移）してから、すぐにエッジ状（急峻）に上昇（上方遷移）する挙動が無くなり、パワーオンリセット信号ＰＯＲが発生しなくなってしまう。
【００４８】
つまり、図１（ａ）の回路の場合には、立ち上がり時間が１０μＳ程度まで短縮されると、パワーオンリセット信号ＰＯＲは、図１（ｂ）に示したように、パワーオンされて半導体集積回路の電源電圧が立ち上がる場合と、トランジスタＰ１のゲートへのＤＰＤ信号の供給が終了した場合の双方で供給できなくなってしまう。
【００４９】
そこで、本発明者は、立ち上がり時間が１０μＳ程度まで短縮されても、パワーオンされて半導体集積回路の電源電圧が立ち上がる場合には、パワーオンリセット信号ＰＯＲを発生し、トランジスタＰ１のゲートへのＤＰＤ信号の供給が終了した場合には、パワーオンリセット信号ＰＯＲが発生しないように図１（ａ）の回路を改良した。
【００５０】
図２は、本発明の実施の形態１のパワーオンリセット回路の構成を示す図である。また、（ａ）が概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【００５１】
図２（ａ）に示した本実施の形態の構成が図１（ａ）に示した中間構成と異なる点は、以下の構成である。
【００５２】
（２−１）  復帰加速回路４で使用するトランジスタを、強いオン状態になるのが遅く電源投入当初は弱いオン状態を示す第２のＮＭＯＳ型ＦＥＴＮ２（以下、トランジスタＮ２と記載）とし、インバータＵ４を削除した。
【００５３】
次に、図２（ｂ）を用いて、図２（ａ）の回路の動作を説明する。
フラッシュＲＯＭを省電力モードにするＤＰＤ信号がトランジスタＰ１のゲートに供給された場合については、図１（ｂ）の場合とほとんど同様であるが、トランジスタＰ１のゲートへのＤＰＤ信号の供給が終了された場合の、ノードＧの電圧上昇は、図１（ｂ）の場合ほど上昇しなくなる点が異なっている。それ以外は図１（ｂ）の場合とほとんど同様であり、ＤＰＤ立ち下がり遅延回路１からのＤＬＤＰＤ信号は、ノードＧの電圧上昇およびノードＭの電圧放電が終了するまで遅延されているので、ＯＲ論理のリセット出力抑止回路２からの出力ＰＯＲは、降下することなくハイのレベルを出力し続けることができ、図２（ａ）の回路でも、ＤＰＤ信号の供給が終了された場合には、パワーオンリセット信号ＰＯＲを出力しないようにできることがわかる。
【００５４】
次に、図２（ａ）の回路の場合のパワーオン時について説明する。
例えば、パワーオンされて半導体集積回路の電源電圧が立ち上がり時間Ｔ３（１０μＳ）で立ち上がる時、ＶＤＤの電圧が時間Ｔ３（１０μＳ）の間で徐々に増加する。トランジスタＰ１は、ＤＰＤ信号がゲートから入力されない場合にオンしているので、ノードＧの電圧も徐々に増加する。この時、図２の回路では、図１の回路のようにＤＰＤ立ち下がり遅延回路１と復帰加速回路３が追加された影響を受けず、ノードＧの電圧は図１４の場合と同様となる。
【００５５】
図２（ａ）の回路の場合、図１４（ａ）の従来の回路と同様に、ノードＭの電圧の増加レベルはノードＧの電圧の増加レベルよりも大きくなっていることから、以降の動作が図１４（ａ）の従来の回路と同様になることがわかる。
【００５６】
具体的には、トランジスタＮ１では、パワーオン当初には、ゲートに接続されたノードＧの電圧が０であるため、ＯＦＦ状態であるが、ソース側はＶＤＤに抵抗Ｒ３を介して接続されているため、そのソース側容量に充電されてノードＭの電圧がＶＤＤの増加に追従して徐々に増加する。
【００５７】
ノードＧの電圧が上昇して、図２（ｂ）では約１Ｖになる所定値を超えると、トランジスタＮ１はオンして、ソース側容量に充電された電荷をドレイン側に流すため、ノードＭの電圧は放電により降下し始める。一方、インバータＵ１から出力されるパワーオンリセット信号ＰＯＲは、ノードＭの放電によりエッジＤ０（図２（ｂ）中の横軸目盛りで５μＳをわずかに超えたタイミング）で一旦エッジ状（急峻）に降下（下方遷移）するが、すぐにエッジ状（急峻）に上昇（上方遷移）して、抵抗Ｒ３を介したＶＤＤの増加に追従する。このエッジ状に電圧がＬからＨになる急上昇（エッジＡ１：図２（ｂ）中の横軸目盛りで６μＳのわずかに手前のタイミング）が、パワーオンリセット信号ＰＯＲとなって後段の回路に供給される。
【００５８】
図１２は、立ち上がり時間が１０μＳの場合の各実施の形態のパワーオンリセット信号ＰＯＲを比較して示した図である。
【００５９】
図１２（ａ）はＤＰＤ信号であり、図１２（ｂ）は図１４に示した従来のパワーオンリセット回路によるＰＯＲ出力であり、図１２（ｃ）は図１に示した本実施の形態の中間構成のパワーオンリセット回路によるＰＯＲ出力であり、図１２（ｄ）は図２に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【００６０】
図１２（ｂ）の従来のＰＯＲ出力では、ＤＰＤ信号入力によりエッジＢが派生しており、これがＰＯＲ信号として後段の回路に送出されてしまう。図１２（ｃ）の中間構成のＰＯＲ出力では、エッジＢは発生しなくなっているが、電源電圧立ち上がり時にもエッジが発生しなくなってしまっている。ところが、図１２（ｄ）の本実施の形態のＰＯＲ出力では、電源電圧立ち上がり時にエッジＡ１が発生し、エッジＢは発生していない。なお、図１２（ｅ）以降については各実施の形態の説明中に後述する。
【００６１】
図１３は、立ち上がり時間が５μＳの場合の各実施の形態のパワーオンリセット信号ＰＯＲを比較して示した図である。
【００６２】
図１３（ａ）は図１４に示した従来のパワーオンリセット回路によるＰＯＲ出力であり、図１３（ｂ）は図１に示した本実施の形態の中間構成のパワーオンリセット回路によるＰＯＲ出力であり、図１３（ｃ）は図２に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【００６３】
図１３（ａ）〜図１３（ｃ）の何れの出力でも、電源電圧立ち上がり時にもエッジが発生していない。つまり、図１４に示した従来のパワーオンリセット回路では、立ち上がり時間が１０μＳの場合にはエッジＡ０が発生してパワーオンリセット信号ＰＯＲを出力できていたが、立ち上がり時間が５μＳの場合にはエッジが発生しなくなりパワーオンリセット信号ＰＯＲを出力できなくなっている。また、図２に示した本実施の形態のパワーオンリセット回路でも、立ち上がり時間が１０μＳの場合にはエッジＡ１が発生してパワーオンリセット信号ＰＯＲを出力できていたが、立ち上がり時間が５μＳの場合にはエッジが発生しなくなりパワーオンリセット信号ＰＯＲを出力できなくなっている。なお、図１３（ｄ）以降については各実施の形態の説明中に後述する。
【００６４】
このように本実施の形態のパワーオンリセット回路では、立ち上がり時間が１０μＳ程度までであれば、パワーオンリセット信号ＰＯＲを発生させることができ、さらに、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させないようにすることができる。
【００６５】
（実施の形態２．）
上記した実施の形態１では、ＤＰＤ立ち下がり遅延回路１、リセット出力抑止回路２、および、ＮＭＯＳ型トランジスタの復帰加速回路４を追加設置して、立ち上がり時間が１０μＳ程度までであれば、パワーオンリセット信号ＰＯＲを発生させることができ、ＤＰＤ信号による省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させないようにできた。
【００６６】
しかし、実施の形態１では、例えば、立ち上がり時間を５μＳまで短縮させた場合には、パワーオンリセット信号ＰＯＲを発生させることができなかった。これは、立ち上がり時間が短縮されると、エッジＤ０で一旦電圧を急降下させ、その後に、エッジＡ１で電圧を急上昇させる処理間までの時間が短いためエッジＡ１の形成ができなくなるためである。以上のことから、例えば、エッジＡ１の発生タイミングを遅らせれば、立ち上がり時間が短縮されてもエッジを発生させることができると考えられる。
【００６７】
そこで、以下に説明する実施の形態２では、実施の形態１のエッジＡ１の発生を遅らせた場合について説明する。
【００６８】
図３は、本発明の実施の形態２のパワーオンリセット回路の構成を示す図である。また、（ａ）が概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【００６９】
図３（ａ）に示した本実施の形態の構成が図２（ａ）に示した実施の形態１の構成と異なる点は、以下の構成である。
【００７０】
（３−１）  パワーオンリセット回路への電源電圧ＶＤＤの立ち上がりを遅延させた信号ＤＬＶＤＤとして出力するＶＤＤ立ち上がり遅延回路５を設けた。
【００７１】
（３−２）  信号ＤＬＶＤＤにより、復帰加速回路４への電源電圧ＶＤＤの印加を遅延させて入力させるために、第３のＮＭＯＳ型ＦＥＴＮ３（以下、トランジスタＮ３と記載）を、抵抗Ｒ１と並列であり、かつ、復帰加速回路４の電源側に直列になるように設けた。
【００７２】
次に、図３（ｂ）を用いて、図３（ａ）の回路の動作を説明する。
フラッシュＲＯＭを省電力モードにするＤＰＤ信号がトランジスタＰ１のゲートに供給された場合については、図１（ｂ）、図２（ｂ）の場合と同様であるので、図３（ａ）の回路でも、ＤＰＤ信号の供給が終了された場合には、パワーオンリセット信号ＰＯＲを出力しないようにできることがわかる。
【００７３】
次に、図３（ａ）の回路の場合のパワーオン時について説明する。
パワーオンリセット信号ＰＯＲが、ノードＭの放電によりエッジＤ０（図２（ｂ）中の横軸目盛りで５μＳをわずかに超えたタイミング）で一旦エッジ状（急峻）に降下（下方遷移）するところまでは、実施の形態１と同様であるが、その後、エッジ状（急峻）に上昇（上方遷移）するタイミングが、ＶＤＤ立ち上がり遅延回路５とトランジスタＮ３の追加により遅延される。この実施の形態１よりも遅延されたエッジ状電圧（エッジＡ２：図２（ｂ）中の横軸目盛りで６μＳのわずかに超えたタイミング）が、パワーオンリセット信号ＰＯＲとなって後段の回路に供給される。
【００７４】
図１２では、図１２（ｄ）が図２に示した実施の形態１のパワーオンリセット回路によるＰＯＲ出力であり、図１２（ｅ）が図３に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【００７５】
図１２（ｄ）の実施の形態１のＰＯＲ出力よりも、図１２（ｅ）の本実施の形態のＰＯＲ出力はわずかに遅れて出力されていることがわかる。
【００７６】
図１３では、図１３（ｃ）が図２に示した実施の形態１のパワーオンリセット回路によるＰＯＲ出力であり、図１３（ｄ）が図３に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【００７７】
図１３（ｃ）〜図１３（ｄ）の何れの出力でも、電源電圧立ち上がり時にもエッジが発生していない。つまり、図１３（ｄ）の本実施の形態では、立ち上がり時間が１０μＳの場合にはエッジＡ２の発生を遅らせて、立ち上がり時間の短縮に対する若干の改善を行うことができたが、立ち上がり時間が５μＳの場合には依然としてエッジが発生しておらず、改善レベルが充分ではないことがわかる。
【００７８】
このように本実施の形態のパワーオンリセット回路では、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させないようにすることができると共に、立ち上がり時間が１０μＳ程度までであれば、実施の形態１よりもより確実にパワーオンリセット信号ＰＯＲを発生させることができる。
【００７９】
（実施の形態３．）
上記した実施の形態２では、ＤＰＤ立ち下がり遅延回路１、リセット出力抑止回路２、ＮＭＯＳ型トランジスタの復帰加速回路４、ＶＤＤ立ち上がり遅延回路５、および、トランジスタＮ３を設けることにより、立ち上がり時間が１０μＳ程度までであれば、パワーオンリセット信号ＰＯＲを実施の形態１よりも確実に発生させることができ、ＤＰＤ信号による省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させないようにできた。
【００８０】
しかし、実施の形態１と同様に実施の形態２でも、立ち上がり時間が５μＳの場合には、パワーオンリセット信号ＰＯＲを発生させることができなかった。そこで、例えば、立ち上がりのエッジＡ２の発生タイミングをさらに遅らせることに加え、立ち下がりのエッジＤ０を早めることで、立ち上がり時間中の立ち下がりＤ０から次の立ち上がりＡ２までの時間を長くできれば、立ち上がり時間が５μＳ等に短縮されてもエッジを発生させることができると考えられる。
【００８１】
そこで、以下に説明する実施の形態３では、実施の形態２のエッジＡ２の発生をさらに遅らせると共に、立ち下がりのエッジＤ０の発生タイミングを早めたの場合について説明する。
【００８２】
図４は、本発明の実施の形態３のパワーオンリセット回路の構成を示す図である。また、（ａ）が概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【００８３】
図４（ａ）に示した本実施の形態の構成が図３（ａ）に示した実施の形態２の構成と異なる点は、以下の構成である。
【００８４】
（４−１）  ノードＭの立ち上がりを早めるために、抵抗Ｒ３と並列にＶＤＤとノードＭを接続する経路を設け、その途中に切替用の第３のＰＭＯＳ型ＦＥＴＰ３（以下、トランジスタＰ３と記載）を設けた。
【００８５】
（４−２）  ＶＤＤ立ち上がり遅延回路５の出力ＤＬＶＤＤをトランジスタＰ３のゲートに印加できるように接続経路を設けた。
【００８６】
次に、図４（ｂ）を用いて、図４（ａ）の回路の動作を説明する。
フラッシュＲＯＭを省電力モードにするＤＰＤ信号がトランジスタＰ１のゲートに供給された場合については、図１（ｂ）〜図３（ｂ）の場合と同様であるので、図４（ａ）の回路でも、ＤＰＤ信号の供給が終了された場合には、パワーオンリセット信号ＰＯＲを出力しないようにできることがわかる。
【００８７】
次に、図４（ａ）の回路の場合のパワーオン時について説明する。
パワーオンされて半導体集積回路の電源電圧が立ち上がり時間Ｔ５（１０μＳ）で立ち上がる時、ＶＤＤの電圧が時間Ｔ５（１０μＳ）の間で徐々に増加する。トランジスタＰ１は、ＤＰＤ信号がゲートから入力されない場合にオンしているので、ノードＧの電圧も実施の形態１〜２と同様に徐々に増加する。
【００８８】
一方、トランジスタＮ１は、ＶＤＤと接続されたトランジスタＰ３の並列回路が追加されているため、そのソース側容量は急速に充電され、ノードＭの電圧が実施の形態１〜２よりも急速に立ち上がりハイ（Ｈ）のレベルを超えてしまう。図４の場合には、ノードＭの電圧の増加レベルは、ＶＤＤあるいはＰＯＲの電圧の増加レベルとほぼ同様になっている。ここで、リセット出力抑止回路２には、インバータＵ１を介して入力されるので、パワーオンリセット信号ＰＯＲの立ち下がりのエッジのタイミング決定にはノードＭの電圧が使用されなくなり、ＶＤＤ立ち上がり遅延回路５の出力ＤＬＶＤＤの下降するタイミングに合わせて立ち下がる（エッジＤ１：図４（ｂ）中の横軸目盛りで３μＳを半分程度超えたタイミング）ようになる。
【００８９】
その後、ノードＧの電圧が再び上昇して所定値を超えると、その時点でトランジスタＮ１がオンし、ソース側容量に充電された電荷がドレイン側に流れて、ノードＭの電圧が放電により降下し、所定電圧以下になると、インバータＵ１から出力される信号ＶＷＩは、エッジ状（急峻）に上昇（上方遷移）し（エッジＡ３：図４（ｂ）中の横軸目盛りで７μＳのわずかに超えたタイミング）、これがパワーオンリセット信号ＰＯＲとして出力される。この場合、ノードＭの電圧は実施の形態１および２よりも高電圧に達しているため、所定電圧以下になるタイミングは、実施の形態１および２よりも遅くなる。
【００９０】
図１２では、図１２（ｅ）が図３に示した実施の形態２のパワーオンリセット回路によるＰＯＲ出力であり、図１２（ｆ）が図４に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【００９１】
図１２（ｅ）の実施の形態２のＰＯＲ出力よりも、図１２（ｆ）の本実施の形態のＰＯＲ出力は大幅（１μＳ以上）に遅れて出力されていることがわかる。また、図１２（ｅ）の実施の形態２の立ち下がりのエッジＤ０よりも、図１２（ｆ）の本実施の形態の立ち下がりのエッジＤ１は大幅（１μＳ以上）早く発生していることもわかる。つまり、本実施の形態では、実施の形態２に比べて、パワーオン時の立ち下がりエッジと立ち上がりエッジの間が大幅に拡大されていることになる。
【００９２】
図１３では、図１３（ｄ）が図３に示した実施の形態２のパワーオンリセット回路によるＰＯＲ出力であり、図１３（ｅ）が図４に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【００９３】
図１３（ｄ）の出力では、電源電圧立ち上がり時にエッジが発生していないが、図１３（ｅ）の出力では、電源電圧立ち上がり時にエッジ（立ち下がりエッジＤ１１、および、立ち上がりエッジＡ１３）が発生している。つまり、図１３（ｄ）の実施の形態２の場合には、立ち上がり時間が５μＳの場合にはエッジを発生させることができなかったが、図１３（ｅ）の本実施の形態では、立ち上がり時間が５μＳの場合であっても、エッジＡ１３を発生させることができることがわかる。
【００９４】
このように本実施の形態のパワーオンリセット回路では、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させないようにすることができると共に、立ち上がり時間が５μＳ程度まで短縮されてもパワーオンリセット信号ＰＯＲを発生させることができる。また、特に図示しないが、発明者の実験によれば、本実施の形態の回路を用いることにより、立ち上がり時間を１μＳまで短縮させてもパワーオンリセット信号ＰＯＲを発生させることができている。
【００９５】
（実施の形態４．）
上記した実施の形態３では、抵抗Ｒ３と並列にＶＤＤとノードＭを接続するトランジスタＰ３を設け、ＶＤＤ立ち上がり遅延回路５の出力ＤＬＶＤＤをトランジスタＰ３のゲートに印加することで、立ち上がり時間中に発生させる立ち下がりエッジと立ち上がりエッジの間隔を広げたが、例えば、ノードＭの放電による電圧降下で所定電圧以下になるタイミングを遅らせれば、立ち上がりエッジをさらに遅く発生させることができると考えられる。
【００９６】
そこで、以下に説明する実施の形態４では、実施の形態３のエッジＡ３の発生をさらに遅らせる場合について説明する。
【００９７】
図５は、本発明の実施の形態４のパワーオンリセット回路の構成を示す図である。また、（ａ）が概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【００９８】
図５（ａ）に示した本実施の形態の構成が図４（ａ）に示した実施の形態３の構成と異なる点は、以下の構成である。
【００９９】
（５−１）  ノードＭとＶＤＤ間に、抵抗Ｒ３と並列にコンデンサＣ１を設けた。
【０１００】
次に、図５（ｂ）を用いて、図５（ａ）の回路の動作を説明する。
フラッシュＲＯＭを省電力モードにするＤＰＤ信号がトランジスタＰ１のゲートに供給された場合については、ノードＭの電圧上昇が遅くなり、その影響によりインバータＵ１から出力される信号ＶＷＩの降下タイミングも遅くなっているが、他の動作は、図１（ｂ）〜図４（ｂ）の場合と同様であるので、図５（ａ）の回路でも、ＤＰＤ信号の供給が終了された場合には、パワーオンリセット信号ＰＯＲを出力しないようにできることがわかる。
【０１０１】
次に、図５（ａ）の回路の場合のパワーオン時について説明する。
パワーオンされて半導体集積回路の電源電圧が立ち上がり時間Ｔ６（１０μＳ）で立ち上がる時、ＶＤＤの電圧が時間Ｔ６（１０μＳ）の間で徐々に増加する。トランジスタＰ１は、ＤＰＤ信号がゲートから入力されない場合にオンしているので、ノードＧの電圧も実施の形態１〜３と同様に徐々に増加する。
【０１０２】
一方、トランジスタＮ１は、ＶＤＤと接続されたトランジスタＰ３の並列回路が追加されているため、そのソース側容量は急速に充電され、ノードＭの電圧が実施の形態１〜３よりも急速に立ち上がりハイ（Ｈ）のレベルを超えてしまう。ノードＭの電圧の増加レベルは、ＶＤＤあるいはＰＯＲの電圧の増加レベルとほぼ同様になっている。ここで、リセット出力抑止回路２には、インバータＵ１を介して入力されるので、パワーオンリセット信号ＰＯＲの立ち下がりのエッジのタイミング決定にはノードＭの電圧が使用されなくなり、ＶＤＤ立ち上がり遅延回路５の出力ＤＬＶＤＤの下降するタイミングに合わせて立ち下がる（エッジＤ１：図５（ｂ）中の横軸目盛りで３μＳを半分程度超えたタイミング）ようになる。
【０１０３】
その後、ノードＧの電圧が再び上昇して所定値を超えると、その時点でトランジスタＮ１がオンし、ソース側容量に充電された電荷がドレイン側に流れて、ノードＭの電圧が放電により降下する。ここまでは、実施の形態３と同様であるが、本実施の形態では、コンデンサＣ１がＶＤＤとノードＭ間に追加されているため、ノードＭの電圧降下は実施の形態３よりも遅くなる。具体的には、所定電圧以下になる時間も遅延し、立ち上がりのエッジが発生するタイミング（エッジＡ４：図５（ｂ）中の横軸目盛りで８μＳのわずかに超えたタイミング）も実施の形態３より遅くなる。
【０１０４】
図１２では、図１２（ｆ）が図４に示した実施の形態３のパワーオンリセット回路によるＰＯＲ出力であり、図１２（ｇ）が図５に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【０１０５】
図１２（ｆ）の実施の形態３のＰＯＲ出力よりも、図１２（ｇ）の本実施の形態のＰＯＲ出力は約１μＳ程度遅れて出力されていることがわかる。つまり、本実施の形態では、実施の形態３に比べて、パワーオン時の立ち上がりエッジの発生を１μＳ程度遅延させていることになる。
【０１０６】
図１３では、図１３（ｅ）が図４に示した実施の形態３のパワーオンリセット回路によるＰＯＲ出力であり、図１３（ｆ）が図５に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【０１０７】
図１３（ｅ）の出力では、電源電圧立ち上がり時のエッジＡ１３が図１３中の横軸目盛りで５．０μＳのわずかに前のタイミングで発生しているが、図１３（ｆ）の出力では、電源電圧立ち上がり時のエッジＡ１４が図１３中の横軸目盛りで５．３μＳ程度のタイミングで発生している。つまり、図１３（ｅ）の実施の形態３の場合でも、立ち上がり時間が５μＳの場合でもエッジを発生させることができていたが、図１３（ｆ）の本実施の形態では、立ち上がり時間が５μＳの場合であっても、より確実にエッジＡ１４を発生させることができることがわかる。
【０１０８】
このように本実施の形態のパワーオンリセット回路では、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させないようにすることができると共に、立ち上がり時間が５．０μＳ程度まで短縮された場合でも、より確実にパワーオンリセット信号ＰＯＲを発生させることができる。また、発明者の実験によれば、本実施の形態の回路を用いた場合も、立ち上がり時間を１．０μＳまで短縮させてもパワーオンリセット信号ＰＯＲを発生させることが確認されている。
【０１０９】
（実施の形態５．）
上記した実施の形態４では、抵抗Ｒ３と並列にＶＤＤとノードＭを接続するコンデンサＣ１を設けることで、ノードＭの電圧降下を遅くして、立ち上がり時間中に発生させる立ち下がりエッジと立ち上がりエッジの間隔を広げたが、例えば、トランジスタＮ１がノードＭの放電を開始させるタイミングを遅くすることによっても、立ち上がりエッジをさらに遅く発生させることができると考えられる。
【０１１０】
そこで、以下に説明する実施の形態５では、実施の形態４のエッジＡ４の発生をさらに遅らせる場合について説明する。
【０１１１】
図６は、本発明の実施の形態５のパワーオンリセット回路の構成を示す図である。また、（ａ）が概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【０１１２】
図６（ａ）に示した本実施の形態の構成が図５（ａ）に示した実施の形態４の構成と異なる点は、以下の構成である。
【０１１３】
（６−１）  ノードＧとＶＳＳ間に、抵抗Ｒ２と並列に第４のＮＭＯＳ型ＦＥＴＮ４（以下、トランジスタＮ４と記載）を設け、トランジスタＮ４のゲートにはＶＤＤ立ち上がり遅延回路５の出力ＤＬＶＤＤをインバータＵ２を介して入力させた。
【０１１４】
次に、図６（ｂ）を用いて、図６（ａ）の回路の動作を説明する。
フラッシュＲＯＭを省電力モードにするＤＰＤ信号がトランジスタＰ１のゲートに供給された場合については、図５の実施の形態４と同様であるので、図６（ａ）の回路でも、ＤＰＤ信号の供給が終了された場合には、パワーオンリセット信号ＰＯＲを出力しないようにできることがわかる。
【０１１５】
次に、図６（ａ）の回路の場合のパワーオン時について説明する。
パワーオンされて半導体集積回路の電源電圧が立ち上がり時間Ｔ７（１０μＳ）で立ち上がる時、ＶＤＤの電圧が時間Ｔ７（１０μＳ）の間で徐々に増加する。トランジスタＰ１は、ＤＰＤ信号がゲートから入力されない場合にオンしているので、ノードＧの電圧も上記した実施の形態１〜４では徐々に増加していた。しかし、本実施の形態では、トランジスタＮ４のドレインがＶＳＳに接続されているため、トランジスタＮ４がオンしている間は、ノードＧの電圧がＶＳＳの電圧（０Ｖ）となる。また、トランジスタＮ４のゲートは、インバータＵ２を介してＶＤＤ立ち上がり遅延回路５の出力ＤＬＶＤＤに接続されているので、パワーオン当初のトランジスタＮ４はオン状態となる。
【０１１６】
従って、本実施の形態では、ＶＤＤ立ち上がり遅延回路５の出力ＤＬＶＤＤの電圧が、インバータＵ２を介して、トランジスタＮ４をオフさせる所定電圧以上にならないと、ノードＧの電圧増加が始まらないことになる。
【０１１７】
ノードＧの電圧増加が遅れることで、ノードＧの電圧をゲート入力として用いているトランジスタＮ１がノードＭの放電を開始させるタイミングも遅くなる。その結果、ノードＭの電圧降下は実施の形態４よりも遅くなる。具体的には、所定電圧以下になる時間もさらに遅延し、立ち上がりのエッジが発生するタイミング（エッジＡ５：図６（ｂ）中の横軸目盛りで８μＳの１／３程度超えたタイミング）も実施の形態４より遅くなる
【０１１８】
図１２では、図１２（ｇ）が図５に示した実施の形態４のパワーオンリセット回路によるＰＯＲ出力であり、図１２（ｈ）が図６に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【０１１９】
図１２（ｇ）の実施の形態４のＰＯＲ出力よりも、図１２（ｈ）の本実施の形態のＰＯＲ出力は約０．１μＳ程度遅れて出力されていることがわかる。つまり、本実施の形態では、実施の形態４に比べて、パワーオン時の立ち上がりエッジの発生を０．１μＳ程度遅延させていることになる。
【０１２０】
図１３では、図１３（ｆ）が図５に示した実施の形態４のパワーオンリセット回路によるＰＯＲ出力であり、図１３（ｇ）が図６に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【０１２１】
図１３（ｆ）の出力では、電源電圧立ち上がり時のエッジＡ１４が図１３中の横軸目盛りで５．３μＳ程度のタイミングで発生しているが、図１３（ｇ）の出力では、電源電圧立ち上がり時のエッジＡ１５が図１３中の横軸目盛りで５．５μＳ程度のタイミングで発生している。つまり、図１３（ｆ）の実施の形態４の場合でも、立ち上がり時間が５μＳの場合にエッジを発生させることができていたが、図１３（ｇ）の本実施の形態では、立ち上がり時間が５μＳの場合でも、より確実にエッジＡ１５を発生させることができることがわかる。
【０１２２】
このように本実施の形態のパワーオンリセット回路では、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させないようにすることができると共に、立ち上がり時間が５．０μＳ程度まで短縮された場合でも、さらに確実にパワーオンリセット信号ＰＯＲを発生させることができる。また、発明者の実験によれば、本実施の形態の回路を用いた場合も、立ち上がり時間を１．０μＳまで短縮させてもパワーオンリセット信号ＰＯＲを発生させることが確認されている。
【０１２３】
（実施の形態６．）
上記した実施の形態５では、トランジスタＮ１がノードＭの放電を開始させるタイミングを遅くするために、ノードＧとＶＳＳ間に、抵抗Ｒ２と並列にトランジスタＮ４を設け、トランジスタＮ４のゲートにはＶＤＤ立ち上がり遅延回路５の出力ＤＬＶＤＤをインバータＵ２を介して入力させて立ち上がり時間を遅延させていたが、例えば、図６（ｂ）の立ち下がりＤ１のタイミングをＤＬＤＰＤの立ち下がりよりもさらに早めることによっても、さらに確実にパワーオンリセット信号ＰＯＲを発生させることができると考えられる。
【０１２４】
そこで、以下に説明する実施の形態６では、実施の形態５の立ち下がりエッジＤ１の発生をさらに早める場合について説明する。
【０１２５】
図７は、本発明の実施の形態６のパワーオンリセット回路の構成を示す図である。また、（ａ）が概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【０１２６】
図７（ａ）に示した本実施の形態の構成が図６（ａ）に示した実施の形態５の構成と異なる点は、以下の構成である。
【０１２７】
（７−１）  リセット出力抑止回路２を削除し、ＤＰＤ立ち下がり遅延回路１からのＤＬＤＰＤ信号をＰＯＲ出力の抑止回路に入力しないようにした。
【０１２８】
（７−２）  ノードＭとＶＳＳ間に、トランジスタＮ１と並列に第６のＮＭＯＳ型ＦＥＴＮ６（以下、トランジスタＮ６と記載）を設け、トランジスタＮ６のゲートにはＤＰＤ信号を入力させた。
【０１２９】
（７−３）  抵抗Ｒ３とＶＤＤ間に、第２のＰＭＯＳ型ＦＥＴＰ２（以下、トランジスタＰ２と記載）を設け、トランジスタＰ２のゲートにはＤＰＤ信号を入力させた。
【０１３０】
次に、図７（ｂ）を用いて、図７（ａ）の回路の動作を説明する。
フラッシュＲＯＭを省電力モードにするＤＰＤ信号がトランジスタＰ１のゲートに供給された場合については、ノードＭの電圧上昇が無くなり、電圧ＶＷＩの電圧が無くなっている点を除けば、図６の実施の形態５と同様であるので、図７（ａ）の回路でも、ＤＰＤ信号の供給が終了された場合には、パワーオンリセット信号ＰＯＲを出力しないようにできることがわかる。
【０１３１】
次に、図７（ａ）の回路の場合のパワーオン時について説明する。
パワーオンされて半導体集積回路の電源電圧が立ち上がり時間Ｔ８（１０μＳ）で立ち上がる時、ＶＤＤの電圧が時間Ｔ８（１０μＳ）の間で徐々に増加する。トランジスタＰ１は、ＤＰＤ信号がゲートから入力されない場合にオンしているが、トランジスタＮ４のドレインがＶＳＳに接続されているため、トランジスタＮ４がオンしている間は、ノードＧの電圧がＶＳＳの電圧（０Ｖ）となる点は、上記した実施の形態５と同様である。
【０１３２】
本実施の形態では、ＤＰＤ信号がトランジスタＰ２とトランジスタＮ６の各ゲートにも供給されている。トランジスタＮ６が付加されたため、ＤＰＤ信号が供給されている間は、ノードＭはＶＳＳと接続されているため電圧が上昇しなくなる。また、トランジスタＰ２が付加されたため、ＤＰＤ信号が供給されている間は、ＶＤＤとの接続が遮断されるためノードＭへの充電が行われなくなる。すなわち、ＤＰＤ信号が供給されている間は、ノードＭは０Ｖとなる。
【０１３３】
その後、ＤＰＤ信号の供給が終了すると、トランジスタＰ２がオンになってＶＤＤと再び接続され、トランジスタＮ６オフになるためノードＭへの充電が可能になるが、その時点でトランジスタＮ１のゲートに供給されるノードＧの電圧が上昇しており、トランジスタＮ１がオンしているため、ノードＭの電圧は上昇しない。
【０１３４】
すなわち、本実施の形態では、ノードＭの電圧については、電源電圧の立ち上がり時のみ上昇するが、その後は、電源安定後の状態もローレベルであり、ＤＰＤ信号が供給されている間もローレベルであり、ＤＰＤ信号の供給が終了した後もローレベルを維持することから、ＤＰＤ信号復帰時におけるＰＯＲ信号の制御を不要にすることができる。
【０１３５】
また、本実施の形態では、ＤＰＤ立ち下がり遅延回路１からのＤＬＤＰＤ信号を使用するリセット出力抑止回路を用いていないため、電源電圧が立ち上がり時に、ＰＯＲ出力がＤＬＤＰＤ電圧の立ち下がり（図６（ｂ）のエッジＤ１）まで増加せず、より早い時点である図７（ｂ）のエッジＤ２で降下している。
【０１３６】
電源電圧が立ち上がり時に、ＰＯＲ出力がより早い時点（エッジＤ２）で降下することで、ＰＯＲのハイからローに立ち下がるエッジＤ２と、次にローからハイに立ち上がるエッジＡ６の時間が長くなり、より安定してＰＯＲ信号を出力させることが可能になる。
【０１３７】
図１２では、図１２（ｈ）が図６に示した実施の形態５のパワーオンリセット回路によるＰＯＲ出力であり、図１２（ｉ）が図７に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【０１３８】
図１２（ｈ）の実施の形態５のＰＯＲ出力における電圧降下Ｄ１よりも、図１２（ｉ）の本実施の形態のＰＯＲ出力における電圧降下Ｄ２は約１μＳ以上早くて発生していることがわかる。つまり、本実施の形態では、実施の形態５に比べて、パワーオン時の立ち下がりエッジの発生を１μＳ以上早めていることになる。
【０１３９】
図１３では、図１３（ｇ）が図６に示した実施の形態５のパワーオンリセット回路によるＰＯＲ出力であり、図１３（ｈ）が図７に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【０１４０】
図１３（ｇ）の出力では、電源電圧立ち下がり時のエッジＤ１１が図１３中の横軸目盛りで２．１μＳ程度のタイミングで発生しているが、図１３（ｈ）の出力では、電源電圧立ち下がり時のエッジＤ１２が図１３中の横軸目盛りで１．０μＳ程度のタイミングで発生している。つまり、図１３（ｇ）の実施の形態５の場合よりも、図１３（ｈ）の本実施の形態では、立ち上がり時間が５μＳの場合でも、より確実にエッジＡ１６を発生させることができることがわかる。
【０１４１】
このように本実施の形態のパワーオンリセット回路では、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させないようにすることができると共に、立ち上がり時間が５．０μＳ程度まで短縮された場合でも、上記した各実施の形態よりも、さらに確実にパワーオンリセット信号ＰＯＲを発生させることができる。また、発明者の実験によれば、本実施の形態の回路を用いた場合も、立ち上がり時間を１．０μＳまで短縮させてもパワーオンリセット信号ＰＯＲを発生させることが確認されている。
【０１４２】
（実施の形態７．）
上記した各実施の形態に示したように、ＶＤＤ立ち上がり遅延回路５の出力である信号ＤＬＶＤＤは、電源電圧ＶＤＤに対して遅れて立ち上がる必要がある。しかし、電源電圧の瞬断あるいは瞬停等の電源電圧の低下後すぐに電源電圧が再投入される場合においては、ＶＤＤ立ち上がり遅延回路５等の電位が下がりきらないうちに電源電圧ＶＤＤが上昇を始める場合がある。その場合、本来は電源がオンされた時にオン状態になっているべきトランジスタＰ３およびトランジスタＮ４がオン状態にならず、パワーオンリセット信号を発生せきない場合が発生する。
【０１４３】
そこで、以下に説明する実施の形態７では、実施の形態６電源ＶＤＤが瞬間的に低下してすぐに復帰した場合でもパワーオンリセット信号を発生させる場合について説明する。
【０１４４】
図８は、本発明の実施の形態７のパワーオンリセット回路の構成を示す図である。また、（ａ）が概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【０１４５】
図８（ａ）に示した本実施の形態の構成が図７（ａ）に示した実施の形態６の構成と異なる点は、以下の構成である。
【０１４６】
（８−１）  ＶＤＤ立ち上がり遅延回路の出力（ＤＬＶＤＤ）と、電源電圧ＶＤＤとの間に、アノード側をＶＤＤとしてダイオードＵ１５を接続した。
【０１４７】
次に、図８（ｂ）については、図７との区別のために、立ち上がり時間Ｔ９に発生するパワーオンリセット信号ＰＯＲのエッジがＡ７になっている点を除けば、図７で示した実施の形態６と同様である。そこで、本実施の形態では、電源電圧が瞬間的に低下してすぐに復帰する場合を示した図９を用いて、図８（ａ）の回路の動作を説明する。
【０１４８】
図９（ａ）は、実施の形態６までのパワーオンリセット回路の構成で、瞬間的に低下してすぐに復帰する場合の電源電圧ＶＤＤを示している。図９（ｂ）は、図９（ａ）と同じ場合で、さらに、パワーオンリセット信号ＰＯＲ、ノードＧの電圧、ノードＭの電圧、および、遅延回路５の出力信号ＤＬＶＤＤを追加して示した図である。
【０１４９】
図９（ｂ）に示したように、電源電圧ＶＤＤが瞬間的に立ち下がりすぐに立ち上がった場合には、出力信号ＤＬＶＤＤはわずかに電位が下がるのみである。従って、図８（ａ）のトランジスタＰ３およびトランジスタＮ４はオフ状態のままとなる。また、ノードＭの電位がノードＧの電位よりほとんど上になっていないことから、パワーオンリセット信号ＰＯＲも電源電圧ＶＤＤに追従するのみで、エッジを形成していない。
【０１５０】
ところが、図９（ｃ）に示した本実施の形態のパワーオンリセット回路では、まず、電源電圧ＶＤＤが瞬間的に立ち下がると、ダイオードＵ１５のアノード側のＶＤＤが０Ｖになるので、ＶＤＤ立ち上がり遅延回路５の充電電圧を急速に放電させる。その結果、出力信号ＤＬＶＤＤも急速に０Ｖ近くまで低下する。従って、本実施の形態では、トランジスタＰ３およびトランジスタＮ４はオン状態になるので、ノードＧは０Ｖになり、ノードＭは急速に充電されてノードＧの電位以上になる。その後の動作は、通常の電源電圧の立ち上がり時と同様になり、ノードＭの電位低下に従って１５．４μＳ近辺でパワーオンリセット信号ＰＯＲのローからハイへのエッジが形成される。
【０１５１】
すなわち、本実施の形態では、電源電圧の瞬断あるいは瞬停等の電源電圧の低下後すぐに電源電圧が再投入される場合であっても、パワーオンリセット信号ＰＯＲを形成できることになる。
【０１５２】
図１２では、図１２（ｉ）が図７に示した実施の形態６のパワーオンリセット回路によるＰＯＲ出力であり、図１２（ｊ）が図８に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【０１５３】
図１２（ｉ）の実施の形態７のＰＯＲ出力と、図１２（ｊ）の本実施の形態のＰＯＲ出力との間には、ほとんど違いはない。
【０１５４】
図１３では、図１３（ｈ）が図７に示した実施の形態５のパワーオンリセット回路によるＰＯＲ出力であり、図１３（ｉ）が図８に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【０１５５】
図１３（ｈ）の出力と、図１３（ｉ）の出力との間にもほとんど違いは無い。従って、本実施の形態でも、実施の形態６と同様に、ＤＰＤ信号ではパワーオンリセット信号ＰＯＲを形成しないようにできていることがわかる。
【０１５６】
このように本実施の形態のパワーオンリセット回路では、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させないようにすることができると共に、立ち上がり時間が５．０μＳ程度まで短縮された場合でも、上記した各実施の形態よりも、さらに確実にパワーオンリセット信号ＰＯＲを発生させることができる。また、発明者の実験によれば、本実施の形態の回路を用いた場合も、立ち上がり時間を１．０μＳまで短縮させてもパワーオンリセット信号ＰＯＲを発生させることが確認されている。さらに、本実施の形態では、電源電圧の瞬断あるいは瞬停等の電源電圧の低下後すぐに電源電圧が再投入される場合であっても、パワーオンリセット信号ＰＯＲを形成することができる。
【０１５７】
（実施の形態８．）
上記した各実施の形態では、電源電圧ＶＤＤは一定であるという前提で説明したが、半導体集積回路の省電力モードの中には、電源電圧ＶＤＤを低下させることによっても消費電流を削減する場合がある。特に、ＲＡＭとフラッシュＲＯＭの双方を搭載する半導体集積回路では、フラッシュＲＯＭ用のＤＰＤモードの実施中に他のＲＡＭ等の回路の消費電力を削減するために電源電圧ＶＤＤを低下させる場合がある。
【０１５８】
ＤＰＤモードの実施中に電源電圧ＶＤＤを低下させた場合の復帰時には、上記した各実施の形態と同様に、パワーオンリセット信号ＰＯＲ（ローからハイのエッジ）を発生させないことが望ましいが、例えば、電源電圧ＶＤＤの復帰の傾きが、その遅延信号である信号ＤＬＶＤＤが追従できないほど早い場合には、電源電圧ＶＤＤを立ち上げる場合と同様にトランジスタＰ３およびトランジスタＮ４がオンしてしまい、パワーオンリセット信号ＰＯＲのローからハイのエッジを発生させてしまう場合がある。
【０１５９】
そこで、以下に説明する実施の形態８では、例えば、実施の形態７がさらに電源ＶＤＤを低下させる省電力モードを有している場合であって、ＤＰＤモードと電源電圧ＶＤＤの双方を復帰させる場合に、パワーオンリセット信号を発生させない場合について説明する。
【０１６０】
図１０は、本発明の実施の形態７のパワーオンリセット回路の構成を示す図である。また、（ａ）が概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【０１６１】
図１０（ａ）に示した本実施の形態の構成が図８（ａ）に示した実施の形態７の構成と異なる点は、以下の構成である。
【０１６２】
（１０−１）  電源電圧ＶＤＤと立ち上がり遅延回路の出力（ＤＬＶＤＤ）との間に、第４のＰＭＯＳ型ＦＥＴＰ４（以下、トランジスタＰ４と記載）を設け、トランジスタＰ４のゲートには後述するワンショットパルス生成回路９の出力を入力させた。
【０１６３】
（１０−２）  ＤＰＤ信号入力またはＰＯＲ信号入力によりワンショットのパルスを生成するワンショットパルス生成回路９を設けた。
【０１６４】
（１０−３）  ワンショットパルス生成回路９の出力を反転させてトランジスタＰ４のゲートに入力させるためにインバータＵ９を追加した。
【０１６５】
次に、図１０（ｂ）については、図８との区別のために、立ち上がり時間Ｔ１０に発生するパワーオンリセット信号ＰＯＲのエッジがＡ８になっている点と、ワンショットパルス生成回路９に出力により、エッジＡ８のタイミングの立ち上がり遅延回路の出力ＤＬＶＤＤにパルス状の突起Ｂ１が形成されている点を除けば、図８で示した実施の形態７と同様である。そこで、本実施の形態では、ＤＰＤモードに加えて電源電圧ＶＤＤが低下する省電力モードから復帰する場合を示した図１１を用いて、図１０（ａ）の回路の動作を説明する。
【０１６６】
図１１（ａ）は、実施の形態７までのパワーオンリセット回路の構成で、ＤＰＤモードに加えて電源電圧ＶＤＤが低下する省電力モードから復帰する場合の電源電圧ＶＤＤ、信号ＤＬＶＤＤ、および、パワーオンリセット信号ＰＯＲを示している。
【０１６７】
図１１（ａ）に示したように、電源電圧ＶＤＤが省電力モード状態の２Ｖから急速に通常状態の５Ｖに復帰するのに対して、その遅延信号である信号ＤＬＶＤＤは追従できず、２μＳ以上遅れて約５Ｖに復帰している。この場合には、通常の電源電圧の立ち上がりと同様な状態となるので、パワーオンリセット信号ＰＯＲにローからハイのエッジＡ９が発生してしまう。
【０１６８】
ところが、図１１（ｂ）に示した本実施の形態のパワーオンリセット回路では、電源電圧ＶＤＤと同様に増加するＤＰＤ信号が立ち上がり、ＤＰＤモードが解除された時点で、ワンショットパルス生成回路９からローからハイになる１ショットのパルスＰＵＬが出力されている。パルスＰＵＬは、インバータＵ３で反転されてトランジスタＰ４のゲートに入力してトランジスタＰ４をオンさせる。その結果、電源電圧ＶＤＤが通常電圧の５Ｖに復帰した時点で、信号ＤＬＶＤＤも追従して５Ｖになっているので、パワーオンリセット信号ＰＯＲにローからハイのエッジＡ９は発生しなくなる。
【０１６９】
すなわち、本実施の形態では、半導体集積回路が、ＤＰＤモードに加えて電源電圧を低下させる省電力モードを有している場合でも、省電力モードから復帰するときに誤ってパワーオンリセット信号を出力しないようにできることがわかる。
【０１７０】
図１２では、図１２（ｊ）が図８に示した実施の形態７のパワーオンリセット回路によるＰＯＲ出力であり、図１２（ｋ）が図１０に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。図１２（ｊ）の実施の形態７のＰＯＲ出力と、図１２（ｋ）の本実施の形態のＰＯＲ出力との間には、ほとんど違いはない。
【０１７１】
図１３では、図１３（ｉ）が図８に示した実施の形態７のパワーオンリセット回路によるＰＯＲ出力であり、図１３（ｊ）が図１０に示した本実施の形態のパワーオンリセット回路によるＰＯＲ出力である。
【０１７２】
図１３（ｉ）の出力と、図１３（ｊ）の出力との間にもほとんど違いは無い。従って、本実施の形態でも、実施の形態７と同様に、ＤＰＤ信号ではパワーオンリセット信号ＰＯＲを形成しないようにできていることがわかる。
【０１７３】
このように本実施の形態のパワーオンリセット回路では、ＤＰＤ信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号ＰＯＲを発生させないようにすることができると共に、立ち上がり時間が５．０μＳ程度まで短縮された場合でも、上記した各実施の形態よりも、さらに確実にパワーオンリセット信号ＰＯＲを発生させることができる。また、発明者の実験によれば、本実施の形態の回路を用いた場合も、立ち上がり時間を１．０μＳまで短縮させてもパワーオンリセット信号ＰＯＲを発生させることが確認されている。さらに、本実施の形態では、半導体集積回路が、ＤＰＤモードに加えて電源電圧を低下させる省電力モードを有している場合で、電源電圧の復帰が急速に実施される場合であっても、省電力モードから復帰するときに誤ってパワーオンリセット信号を出力してしまうことがなくすことができる。
【０１７４】
【発明の効果】
上記のように本発明のパワーオンリセット回路では、立ち上がり時間が短縮されても、パワーオンリセット信号を発生させることができ、さらに、ディープパワーダウン信号によるフラッシュＲＯＭの省電力モードから復帰する際には、パワーオンリセット信号を発生させないようにすることができる。
【０１７５】
また、本発明のパワーオンリセット回路では、電源電圧の瞬断あるいは瞬停等の電源電圧の低下後すぐに電源電圧が再投入される場合であっても、パワーオンリセット信号を形成することができる。
【０１７６】
また、本発明のパワーオンリセット回路では、半導体集積回路が、ＤＰＤモードに加えて電源電圧を低下させる省電力モードを有している場合で、さらに、電源電圧の復帰が急速に実施される場合であっても、省電力モードから復帰するときに誤ってパワーオンリセット信号を出力してしまうことがなくすことができる。
【図面の簡単な説明】
【図１】  （ａ）が本発明の実施の形態１のパワーオンリセット回路の研究中に検討した中間の概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【図２】  （ａ）が本発明の実施の形態１のパワーオンリセット回路の構成を示す概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【図３】  （ａ）が本発明の実施の形態２のパワーオンリセット回路の構成を示す概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【図４】  （ａ）が本発明の実施の形態３のパワーオンリセット回路の構成を示す概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【図５】  （ａ）が本発明の実施の形態４のパワーオンリセット回路の構成を示す概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【図６】  （ａ）が本発明の実施の形態５のパワーオンリセット回路の構成を示す概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【図７】  （ａ）が本発明の実施の形態６のパワーオンリセット回路の構成を示す概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【図８】  （ａ）が本発明の実施の形態７のパワーオンリセット回路の構成を示す概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【図９】  （ａ）は実施の形態６までのパワーオンリセット回路の構成で瞬間的に低下してすぐに復帰する場合の電源電圧を示し、（ｂ）は図９（ａ）と同じ場合でさらにパワーオンリセット信号、ノードＧの電圧、ノードＭの電圧、および、遅延回路の出力信号を追加して示した図である。
【図１０】  （ａ）が本発明の実施の形態７のパワーオンリセット回路の構成を示す概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【図１１】  （ａ）は実施の形態７までのパワーオンリセット回路の構成でＤＰＤモードに加えて電源電圧ＶＤＤが低下する省電力モードから復帰する場合の電源電圧、信号ＤＬＶＤＤ、および、パワーオンリセット信号を示し、（ｂ）は本実施の形態のパワーオンリセット回路で圧、信号ＤＬＶＤＤ、および、パワーオンリセット信号を示す図である。
【図１２】  （ａ）はＤＰＤ信号であり、（ｂ）〜（ｋ）は立ち上がり時間が１０μＳの場合の各実施の形態のパワーオンリセット信号を比較して示した図である。
【図１３】  （ａ）〜（ｋ）は立ち上がり時間が５μＳの場合の各実施の形態のパワーオンリセット信号を比較して示した図である。
【図１４】  （ａ）が従来のフラッシュＲＯＭを後段に備える変動帯集積回路のパワーオンリセット回路の一例を示す概略回路図であり、（ｂ）が立ち上がりが１０μＳ時の各部の電圧変化を示す図である。
【符号の説明】
１  ＤＰＤ立ち下がり遅延回路、  ２  リセット出力抑止回路、  ３、４  復帰加速回路、  ５  ＶＤＤ立ち上がり遅延回路、  ６  ＤＰＤ接地回路、  ７  ＰＯＲ抑止回路、  ９  １ショットパルス生成回路、  Ｕ１〜Ｕ８  インバータ、  Ｖ２  ＯＲ素子、  Ｎ１〜Ｎ９  Ｎチャネル型Metal Oxide Semiconductor）型ＦＥＴ、  Ｐ１〜Ｐ４  Ｐチャネル型Metal Oxide Semiconductor）型ＦＥＴ、  Ｒ１〜Ｒ３  抵抗、  Ｃ１  コンデンサ、  ＤＰＤ  ディープパワーダウン信号、  ＶＤＤ  電源電圧、  ＶＳＳ  内部アース、  Ｇ、Ｍ  ノード、  ＰＯＲ  パワーオンリセット信号。
【図１】
0003883465.tif 000002
【図２】
0003883465.tif 000003
【図３】
0003883465.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003883465.tif 000009
【図９】
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【図１０】
0003883465.tif 000011
【図１１】
0003883465.tif 000012
【図１２】
0003883465.tif 000013
【図１３】
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【図１４】
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