(57)【特許請求の範囲】
【請求項１】
基板上に半導体層、ゲート絶縁膜を含むＴＦＴと、複数の絶縁膜と、同一層の複数の配線により構成される配線層を複数有してなる半導体装置の製造方法において、
基板上に、前記半導体層と、該半導体層と同層で形成されるダミー配線とを形成する半導体層形成工程と、
前記半導体層及び前記ダミー配線の上層に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上層に、第１の導電膜を形成し、前記第１の導電膜をパターニングすることにより、複数のゲート電極と、前記ダミー配線の形成領域と重なる位置に前記ゲート電極を互いに電気的に短絡する短絡線とを形成する第１配線層形成工程と、
前記第１配線層の上層に、層間絶縁膜を形成する層間絶縁膜形成工程と、
前記半導体層上の前記層間絶縁膜及び前記ゲート絶縁膜を部分的に開口する第１開口部と、前記短絡線上の前記層間絶縁膜を部分的に開口する第２開口部とを形成して、前記半導体層を露出させるとともに、前記短絡線を露出させる層間絶縁膜開口工程と、
前記層間絶縁膜の上層に、第２の導電膜を形成し、前記第２の導電膜をパターニングすることにより、前記第１開口部を介して前記半導体層と接続されるドレイン電極及びソース電極と、前記第２開口部を介して前記短絡線と接続されるダミーパターンとを形成する第２配線層形成工程と、
前記層間絶縁膜及び前記第２配線層より上層に形成され、前記半導体層、前記ダミー配線、前記第１配線層、前記第２配線層に起因する段差を平坦にする平坦化膜として絶縁膜を形成する平坦化膜形成工程と、
前記ドレイン電極上の前記平坦化膜を部分的に開口するとともに、前記ダミーパターン上の前記平坦化膜を部分的に開口することにより、前記ドレイン電極を露出させるとともに、前記ダミーパターンを露出させる平坦化膜開口工程と、
前記ドレイン電極上の前記平坦化膜を部分的に開口した開口部を介して前記ドレイン電極に接続する透明導電膜を形成する工程と、
前記透明導電膜上に、前記ダミーパターン形成領域を開口するようにマスクを形成し、
前記透明導電膜をエッチングすることにより前記ドレイン電極と接続する画素電極を形成するとともに、前記ダミーパターンを露出させる工程と、
前記ダミーパターン及び前記短絡線をエッチングした後、前記マスクを除去する工程を有し、
前記ダミーパターン上の前記平坦化膜は、前記ドレイン電極上の前記平坦化膜に対して相対的に薄い膜厚を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関し、より具体的には、複数の配線層を備えて構成される半導体装置とその製造方法技術分野に属する。
【０００２】
【従来の技術】
一般に、一又は複数の配線層及び一又は複数の絶縁層が積層されて構成される半導体装置を形成する場合には、複数の重なり合った配線層又は絶縁層をエッチング等の処理により開口させる場合が多々ある。
【０００３】
このように半導体装置に開口部を形成する場合の一例として、絶縁基板上に形成されるアクティブマトリクス基板等の製造時における静電破壊用の短絡線を予め形成し、これを製造後に除去する場合について以下に説明する。
【０００４】
すなわち、上述のような半導体装置を製造する場合に、従来では、その製造途中における静電気による静電破壊を効果的に防止することが特にガラスのような絶縁基板上に半導体装置を形成する場合、必須の要件となっている。
【０００５】
この場合、従来、当該静電破壊を防止するために種々の方法が用いられてきているが、その中でも効果的なのが、静電破壊防止用の短絡線（一般には、ショートリング又はガードリングとも称される。）を予め作り込みつつアクティブマトリクス基板等を製造し、その完成後に当該短絡線を除去する方法である。
【０００６】
この方法によれば、当該短絡線を除去するまでは静電破壊が生じることがないため、効果的にアクティブマトリクス基板等を保護することができる。
【０００７】
ここで、当該短絡線を含むアクティブマトリクス基板等の製造工程について、当該アクティブマトリクス基板等としての液晶表示装置内の表示領域に形成されている画素部内の薄膜トランジスタ（以下、単にＴＦＴ（Thin  Film  Transistor）と称する。）を製造する場合を例としてその概要を説明する。
【０００８】
先ず、第１工程として基板上にＴＦＴのソース領域、チャネル領域及びドレイン領域となる半導体層を形成し、その上にゲート絶縁膜を形成する。
【０００９】
次に、第２工程として当該ゲート絶縁膜上のチャネル領域の上方にゲート電極を構成すると共に所定の位置に上記短絡線を金属により積層する。
【００１０】
更に、第３工程としてゲート電極及び短絡線を含むＴＦＴの領域に第１層間絶縁層を積層すると共に、当該第１層間絶縁層の短絡線に対応する部分を開口して当該短絡線を露出させ、更にこれと並行して第１層間絶縁層の上記ソース領域及びドレイン領域に対応する部分を開口してコンタクトホールを夫々形成し、その後当該コンタクトホールに接続されるように第１層間絶縁層上にソース電極及びドレイン電極を形成する。
【００１１】
そして、第４工程として、開口した短絡線上並びにソース電極及びドレイン電極上を含む基板全体に平坦化膜としての絶縁層を形成する。
【００１２】
次に、第５工程として短絡線上の平坦化膜及びドレイン電極上の平坦化膜をフォトリソグラフィー処理及びエッチング処理等により開口する。
【００１３】
そして、第６工程としてドレイン電極上の開口部にコンタクトホールを形成し、これに接続されるように平坦化膜上に画素電極を形成する。
【００１４】
そして、最後に、第７工程として画素電極をマスキングし、上部が開口されている短絡線をエッチング処理等により除去してＴＦＴが完成する。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来の製造工程では、上記短絡線はＴＦＴの製造開始後できるだけ早い段階で形成しておくことが望ましいために上述したようにゲート電極と同一の工程内で形成されるが、当該製造工程によると、平坦化膜形成後短絡線の部分とドレイン電極の部分とを開口する際（上記第５工程）に、短絡線の部分の絶縁膜（上記第１層間絶縁層と平坦化膜とを合わせた絶縁層）の厚さの方がドレイン電極の部分の絶縁膜の厚さよりも、第１層間絶縁層の厚さとドレイン電極の厚さを加えた厚さ分だけ厚くなる（その差は、例えば５０００オングストローム程度となる場合が多い）こととなる。
【００１６】
一方、短絡線としては、画素電極形成後これを完全に除去する場合には、上記第５工程において当該短絡線上の絶縁層を開口するときにこれを過剰エッチングすることは許容されるがエッチング不足にすることは認められない一方で、ドレイン電極上に画素電極との接続のためのコンタクトホールを形成する場合には、平坦化膜の開口部のテーパ形状及びそのサイズをある程度厳密に形成する必要があり、従って、当該コンタクトホールのための開口部を開ける時には、エッチングを過剰にすることができない。
【００１７】
従って、結局過剰エッチング気味にしたい部分の絶縁層が厚く、これに対してエッチングを過剰にできない部分の絶縁層が薄くなることとなり、これらの開口を一の工程（上記第５工程）内で行おうとすると、ドレイン電極の部分の絶縁層の除去に適するようにエッチングの諸元を設定すると短絡線上が十分に開口できずにその後に短絡線を完全に除去することができなくなり、一方で、短絡線の部分の絶縁層の除去に適するようにエッチングの諸元を設定するとドレイン電極の部分が過剰にエッチングされて当該ドレイン電極における電気的導通性等が劣化してしまうという問題点があった。
【００１８】
本発明は、上記の問題点に鑑みて為されたもので、その課題は、平坦化膜を用いた半導体装置において、平坦化膜下の異なる配線層を同時に開口する際に、工程を増加させることなく過剰な或いは過小なエッチングを防止することが可能な半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、基板上に半導体層、ゲート絶縁膜を含むＴＦＴと、複数の絶縁膜と、同一層の複数の配線により構成される配線層を複数有してなる半導体装置の製造方法において、基板上に、前記半導体層と、該半導体層と同層で形成されるダミー配線とを形成する半導体層形成工程と、前記半導体層及び前記ダミー配線の上層に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層に、第１の導電膜を形成し、前記第１の導電膜をパターニングすることにより、複数のゲート電極と、前記ダミー配線の形成領域と重なる位置に前記ゲート電極を互いに電気的に短絡する短絡線とを形成する第１配線層形成工程と、前記第１配線層の上層に、層間絶縁膜を形成する層間絶縁膜形成工程と、前記半導体層上の前記層間絶縁膜及び前記ゲート絶縁膜を部分的に開口する第１開口部と、前記短絡線上の前記層間絶縁膜を部分的に開口する第２開口部とを形成して、前記半導体層を露出させるとともに、前記短絡線を露出させる層間絶縁膜開口工程と、前記層間絶縁膜の上層に、第２の導電膜を形成し、前記第２の導電膜をパターニングすることにより、前記第１開口部を介して前記半導体層と接続されるドレイン電極及びソース電極と、前記第２開口部を介して前記短絡線と接続されるダミーパターンとを形成する第２配線層形成工程と、前記層間絶縁膜及び前記第２配線層より上層に形成され、前記半導体層、前記ダミー配線、前記第１配線層、前記第２配線層に起因する段差を平坦にする平坦化膜として絶縁膜を形成する平坦化膜形成工程と、前記ドレイン電極上の前記平坦化膜を部分的に開口するとともに、前記ダミーパターン上の前記平坦化膜を部分的に開口することにより、前記ドレイン電極を露出させるとともに、前記ダミーパターンを露出させる平坦化膜開口工程と、前記ドレイン電極上の前記平坦化膜を部分的に開口した開口部を介して前記ドレイン電極に接続する透明導電膜を形成する工程と、前記透明導電膜上に、前記ダミーパターン形成領域を開口するようにマスクを形成し、前記透明導電膜をエッチングすることにより前記ドレイン電極と接続する画素電極を形成するとともに、前記ダミーパターンを露出させる工程と、前記ダミーパターン及び前記短絡線をエッチングした後、前記マスクを除去する工程を有し、前記ダミーパターン上の前記平坦化膜は、前記ドレイン電極上の前記平坦化膜に対して相対的に薄い膜厚を有することを特徴とする。
【００２０】
よって、短絡線上の平坦化膜は、配線上の平坦化膜よりダミー配線の厚さだけ膜厚が薄いので、容易に平坦化膜を除去することができる。
【００２１】
さらに、本発明の半導体装置の製造方法は、基板上に半導体層、ゲート絶縁膜、ゲート電極及びドレイン電極を含むＴＦＴと、複数の絶縁膜と、複数の配線層とを有してなる半導体装置の製造方法において、基板上に、前記半導体層と、該半導体層と同層で形成されるダミー配線とを形成する半導体層形成工程と、前記半導体層及び前記ダミー配線の上層に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１配線層と、該第１配線層を互いに短絡する短絡線とを形成する第１配線形成工程と、複数の前記絶縁膜のうちの一の絶縁膜を層間絶縁膜として形成する層間絶縁膜形成工程と、前記層間絶縁膜に設けられたコンタクトホールを介して前記半導体層と接続される第２配線層を形成する第２配線形成工程と、前記層間絶縁膜及び前記第２配線層より上層に形成され、前記第１配線層、前記第２配線層及び前記短絡線に起因する段差を平坦にする平坦化膜として絶縁膜を形成する平坦化絶縁膜形成工程と、前記第２配線層上の前記平坦化膜を部分的に開口するとともに、前記短絡線上の前記平坦化膜を部分的に開口する平坦化絶縁膜開口工程と、を有し、前記ダミー配線は、前記短絡線上の前記平坦化膜に部分的に形成された開口部位置の下層に設けられ、前記短絡線上の前記平坦化膜は、前記複数の配線層上の前記平坦化膜に対して相対的に薄い膜厚を有し、該平坦化膜を開口するエッチング手段は、前記層間絶縁膜のエッチングレートが前記平坦化膜のエッチングレートより大きい特性を有し、前記平坦化絶縁膜開口工程に際し、該平坦化膜に開口した開口部の下層に形成される前記層間絶縁膜の少なくとも一部を同時に除去することを特徴とする。
【００２２】
さらに、本発明の半導体装置の製造方法は、基板上に半導体層、ゲート絶縁膜、ゲート電極及びドレイン電極を含むＴＦＴと、複数の絶縁膜と、複数の配線層とを有してなる半導体装置の製造方法において、基板上に、前記半導体層と、該半導体層と同層で形成されるダミー配線とを形成する半導体層形成工程と、前記半導体層及び前記ダミー配線の上層に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１配線層と、該第１配線層を互いに短絡する短絡線とを形成する第１配線形成工程と、複数の前記絶縁膜のうちの一の絶縁膜を層間絶縁膜として形成する層間絶縁膜形成工程と、前記半導体層上の前記層間絶縁膜を部分的に開口する第１開口部と、前記短絡線上の前記層間絶縁膜を部分的に開口する第２開口部とを形成する層間絶縁膜開口工程と、前記層間絶縁膜に設けられた前記第１開口部を介して前記半導体層と接続される第２配線層と、前記層間絶縁膜に設けられた前記第２開口部を介して前記短絡線と接続されるダミーパターンとを形成する第２配線形成工程と、前記層間絶縁膜、前記第２配線層及び前記ダミーパターンより上層に形成され、前記第１配線層、前記第２配線層及び前記短絡線に起因する段差を平坦にする平坦化膜として絶縁膜を形成する平坦化絶縁膜形成工程と、前記第２配線層上の前記平坦化膜を部分的に開口するとともに、前記ダミーパターン上の前記平坦化膜を部分的に開口する平坦化絶縁膜開口工程と、を有し、前記ダミー配線は、前記短絡線上の前記平坦化膜に部分的に形成された開口部位置の下層に設けられ、前記ダミーパターン上の前記平坦化膜は、前記第２配線層上の前記平坦化膜に対して相対的に薄い膜厚を有し、前記平坦化絶縁膜開口工程に際し、該平坦化膜に開口した開口部に形成される前記ダミーパターンの少なくとも一部を同時に除去することを特徴とする。
【００２３】
よって、層間絶縁膜をあらかじめ除去しておいた場合に比べ、エッチング速度の遅い平坦化絶縁膜が薄くなり、総エッチング時間が減少するため、確実に絶縁膜を除去することができる。
【００２４】
更にまた、本発明の半導体装置の製造方法は、基板上に複数の絶縁膜と複数の配線層とを積層することにより形成される半導体装置の製造方法において、複数の前記絶縁膜のうちの一の絶縁膜を層間絶縁膜として形成する層間絶縁膜形成工程と、該層間絶縁膜上に複数の前記配線層を形成する配線層形成工程と、該配線層より上層に前記配線層に起因する段差を平坦にする平坦化膜として前記絶縁膜を形成する平坦化絶縁膜形成工程と、該平坦化膜を部分的に開口する平坦化絶縁膜開口工程とを有し、前記平坦化絶縁膜開口工程に際し、前記配線層を同時に除去することを特徴とする。
【００２５】
よって、配線をあらかじめ除去しておいた場合に比べ、平坦化絶縁膜が薄くなり、確実に絶縁膜を除去することができる。
【００２６】
更に、本発明の半導体装置の製造方法は、上記の構成に加えて、前記平坦化絶縁膜開口工程において、前記複数の配線層のうち、少なくとも異なる２層の配線層を同時に露出させることを特徴とする。よって、それぞれの配線層上の平坦化膜厚さを適当に調整する事が可能であり、過剰エッチングもしくはエッチング不足を生じる事無く平坦化膜の開口が行える。
【００２７】
更に、本発明の半導体装置の製造方法は、上記の構成に加えて、当該半導体装置の静電破壊を防止するための短絡線を形成する短絡線形成工程を有し、前記露出される配線層が該短絡線であることを特徴とする。
【００２８】
よって、短絡線上及び短絡線以外の領域に平坦化絶縁膜を形成し、その後短絡線上の絶縁膜を開口する際に、短絡線上の絶縁膜がより薄く形成されることに起因して、確実に当該短絡線を露出させることができる。
【００２９】
また、本発明の半導体装置は、前述の半導体装置の製造方法により形成されるため、平坦化膜上の開口部のオーバーエッチあるいはアンダーエッチに起因する不良の発生が少なく、かつ工程数も増加しないため、安価に製造可能である。
【００３０】
【発明の実施の形態】
次に、本発明に好適な実施の形態について図面を用いて説明する。なお、以下に説明する実施形態は、アクティブマトリクス基板等としてのアクティブマトリクス型の液晶表示装置であって、静電破壊防止用の短絡線を備えた液晶表示装置の製造方法に対して本発明を適用した場合の実施の形態である。
【００３１】
（Ｉ）液晶表示装置の実施形態
先ず、本発明により製造されるアクティブマトリクス型の液晶表示装置の一実施の形態として、液晶パネル用のアクティブマトリクス装置の構成について説明する。
【００３２】
先ず、図１を参照して、アクティブマトリクス装置の全体構成について説明する。なお、図１は、実施形態のアクティブマトリクス装置１が、一枚の大型ガラス基板上にマトリクス状に複数形成された状態を示している。
【００３３】
すなわち、この状態にあるアクティブマトリクス装置１に対して、図中点線で示された基板切断ラインに沿って切り離す基板切断工程が施され、更に必要に応じてパネル面取り工程が施されて個々のアクティブマトリクス装置とされる。
【００３４】
図１に示すように、アクティブマトリクス装置１は、ガラス基板、石英基板等からなる基板１０を備えており、基板１０上において中央側に位置する画像表示領域１１に、液晶駆動用の画素電極及びＴＦＴを夫々含む複数の画素部がマトリクス状に形成されている。
【００３５】
このアクティブマトリクス装置１は、複数の画素部におけるＴＦＴのゲート電極に接続された複数の走査線（ゲート配線）１２と、各ＴＦＴのソース電極に接続された複数のデータ線（ソース配線）１３と、静電破壊防止用の保護パターンとしての短絡線１６ａと、を備える。
【００３６】
また、アクティブマトリクス装置１は、画像表示領域１１の周囲に、走査線１２に走査信号を供給する走査線駆動回路１４と、データ線１３にデータ信号を供給するデータ線駆動回路１５とを備える。このとき、走査線駆動回路１４は、画像表示領域１１の両側に設けられている。
【００３７】
なお、以下の説明では、アクティブマトリクス装置１を組み込んで完成させた液晶パネルの通常動作時にデータ信号を直接供給する回路の他に、データ線１３をデータ信号供給前に所定電位まで昇圧させるためのプリチャージ信号を供給するプリチャージ回路、アナログ画像信号をサンプリングしてデータ線１３に供給するサンプリング回路、回路や配線の電気的検査の際にデータ線１３に所定の電気信号を供給するための検査回路など、データ線に電気信号を供給する動作に関連する回路をデータ線駆動回路１５として総称することにする。
【００３８】
次に、図２を参照して、上記保護パターンとしての短絡線１６ａの具体的な構成をアクティブマトリクス装置１の製造方法と共に説明する。
【００３９】
図２において、短絡線１６ａは、例えば、アクティブマトリクス装置１の製造初期（具体的には、例えば後述するゲート電極２４の形成時等）に走査線１２と同じポリシリコン膜等の導電膜から形成されるものであり、各アクティブマトリクス装置１における走査線駆動回路１４及びデータ線駆動回路１５よりも中央側（即ち、画像表示領域に近い側）において、画像表示領域の周囲に沿って配線されて、走査線１２及びデータ線１３を相互に短絡或いは所定抵抗で接続するように構成されている。
【００４０】
（ＩＩ）製造方法の第１実施形態
次に、短絡線１６ａを含むアクティブマトリクス装置１を製造するための本発明に係る製造方法の第１実施形態について、図３乃至図６を用いて説明する。
【００４１】
なお、図３乃至図６は、アクティブマトリクス装置1のうち、短絡線１６ａ、表示領域１１内の各画素部に形成される画素部ＴＦＴ（ＬＤＤ（Lightly  Doped  Drain）構造のＴＦＴ）及び上記走査線駆動回路１４又はデータ線駆動回路１５のいずれかに含まれるドライバ用ＴＦＴ（ＬＤＤ構造のＴＦＴ）の夫々の製造工程を模式的に示した断面図である。更に、各断面図においては、図に向かって左側が画素部ＴＦＴの製造工程を示し、中央がドライバ用ＴＦＴの製造工程を示し、図に向かって右側が短絡線１６ａの製造工程を示している。
【００４２】
アクティブマトリクス装置１の製造においては、始めに、図３（ａ）に示すように、第１工程として、絶縁性の基板１０上に、例えば、ＣＶＤ（Chemical  Vapor  Deposition）法により５００乃至５０００オングストローム程度の厚さに下地膜２０を形成し、更に当該下地膜２０の上に減圧ＣＶＤ法、常圧ＣＶＤ法、プラズマＣＶＤ法又はスパッタ法等によりシリコン膜を形成し、次に４００乃至１２００℃の雰囲気におけるアニール又はレーザー光の照射等により当該形成されたシリコン膜を結晶化して、結晶性のシリコン半導体層２１を形成する。
【００４３】
この時、当該基板１０の材料としては、無アルカリガラス、石英基板等が用いられる。
【００４４】
次に、図３（ｂ）に示すように、第２工程として、フォトリソグラフィ処理を用いて当該形成されたシリコン半導体層２１をパターニングし、画素部ＴＦＴを構成することとなる半導体層２３と、ドライバ用ＴＦＴを構成することとなる半導体層２３と、短絡線１６ａを相対的に上層に形成するためのダミー配線としてのダミー電極Ｄを形成する。
【００４５】
そして、当該半導体層２３及びダミー電極Ｄの上にＳiＮ、ＳiＯ２、Ｔa２０５等よりなる１００乃至２０００オングストロームの厚さのゲート絶縁膜２２を形成する。
【００４６】
この場合には、例えば、ＣＶＤ法又はスパッタ法等を用いる。
【００４７】
なお、図３（ｂ）に示すパターンを形成する際には、シリコン半導体層２１の表面を熱酸化して所望の厚さのゲート絶縁膜２２を形成し、その後に上記パ夕一ニングを施して夫々の半導体層２３及びダミー電極Ｄを形成してもよい。
【００４８】
更に、半導体層２３を導電性とする場合には、必要に応じ、フォトリソグラフィ処理を用いてマスク材料をパターニングした後、１０１４ion/m２乃至１０１６ion/m２程度のドーズ量で当該半導体層２３の表面にＰ又はＢ等のイオンを注入すればよい。
【００４９】
次に、図３（ｃ）に示すように、第３工程として、形成されたゲート絶縁膜２２上にスパッタ法等を用いて導電膜を形成し、それをフォトリソグラフィ処理を用いて所定の形状にパターニングし、各ＴＦＴとしてのゲート電極２４及び静電対策用の上記短絡線１６ａを形成する。
【００５０】
このとき、短絡線１６ａはその下にダミー電極Ｄが形成されているため、ゲート電極２４と同じ層内に形成されることとなる。
【００５１】
なお、ゲート電極２４の材料としては、Ａl、Ｔi（チタン）、Ｔa（タンタル）、Ｃr（クロム）、Ｍo（モリブデン）、Ｗ（タングステン）、Ｓi、Ｃu等の単一材料又はそれらの合金若しくはそれらの積層構造を有するように構成することができる。
【００５２】
次に、図４（ａ）に示すように、第４工程として、画素部ＴＦＴの半導体層２３におけるドレイン部又はソース部となるｎ＋領域を形成すべく、ドライバ用ＴＦＴに対応する領域とｎ＋領域を形成しない画素部ＴＦＴの半導体層２３の領域上にフォトリソグラフィ処理によりパターニングされたマスク２５を形成し、１０１４乃至１０１６ion/m２程度のドーズ量でＢ（ボロン）等のイオンを注入し、当該ｎ＋領域２６を形成する。
【００５３】
次に、図４（ｂ）に示すように、第５工程として、図４（ａ）で形成されているマスク２５を除去すると共に、ドライバ用ＴＦＴの半導体層２３におけるドレイン部又はソース部となるｐ＋領域を形成すべく、画素部ＴＦＴに対応する領域とｐ＋領域を形成しないドライバ用ＴＦＴの半導体層２３の領域上にフォトリソグラフィ処理によりパターニングされたマスク２５を形成し、１０１４乃至１０１６ion/m２程度のドーズ量でＰ（リン）等のイオンを注入し、当該ｐ＋領域２７を形成する。
【００５４】
次に、図４（ｃ）に示すように、第６工程として、図４（ｂ）で形成されているマスク２５を除去すると共に、画素部ＴＦＴをＬＤＤ構造のＴＦＴとするべくｎ−領域を形成するため、必要に応じて、ドライバ用ＴＦＴに対応する領域とｎ−領域を形成しない画素部ＴＦＴの半導体層２３の領域上にフォトリソグラフィ処理によりパターニングされたマスク２５を形成し、１０１１乃至１０１４ion/m２程度のドーズ量でＢ等のイオンを注入し、当該ｎ−領域２８を形成する。
【００５５】
この工程により、画素部ＴＦＴの半導体層２３であった部分に、二つのｎ−領域２８と、二つのｎ＋領域２６と、一つのチャネル領域２９とが形成され、これによりＬＤＤ構造の画素部ＴＦＴが形成される。
【００５６】
更に、図５（ａ）に示すように、第７工程として、図４（ｃ）で形成されているマスク２５を除去すると共に、ドライバ用ＴＦＴをＬＤＤ構造のＴＦＴとするべくｐ−領域を形成するため、画素部ＴＦＴに対応する領域とｐ−領域を形成しないドライバ用ＴＦＴの半導体層２３の領域上にフォトリソグラフィ処理によりパターニングされたマスク２５を形成し、１０１１乃至１０１４ion/m２程度のドーズ量でＰ等のイオンを注入し、当該ｐ−領域３１を形成する。
【００５７】
この工程により、半導体層２３であった部分に、二つのｐ−領域３１と、二つのｐ＋領域２７と、一つのチャネル領域３０とが形成され、これによりＬＤＤ構造のドライバ用ＴＦＴが形成される。
【００５８】
ここで、図４及び図５（ａ）に示す四つの工程は相互に入れ替えてもよい。
【００５９】
また、上記ｎ−領域２８とｐ−領域３１は必ず設けなくてはならないものではなく、更に、マスク材料としてゲート電極２４を用いてドライバ用ＴＦＴをいわゆるセルフアライン構造とすることもできる。
【００６０】
次に、図５（ｂ）に示すように、第８工程として、図５（ａ）で形成されているマスク２５を除去し、これまで形成した素子上にＣＶＤ法によりＳiＯ２よりなる副絶縁層としての層間絶縁膜３３を形成する。
【００６１】
この層間絶縁膜３３の厚さは、例えば、１０００乃至８０００オングストローム程度である。
【００６２】
そして、層間絶縁膜３３を形成した後に、フォトリソグラフィ処理及びエッチング処理によりｎ＋領域２６又はｐ＋領域２７まで到達するコンタクトホールを形成する。この際、短絡線１６ａ上には開口部は設けない。
【００６３】
次に、図５（ｃ）に示すように、第９工程として、形成されたコンタクトホールの位置及び層間絶縁膜３３上に、スパッタ法等を用いて厚さ１０００乃至１００００オングストローム程度の導電膜を形成し、それをフォトリソグラフィ処理を用いて所定の形状にパターニングし、各ＴＦＴとしてのソース電極３５及びドレイン電極３６を形成する。
【００６４】
このとき、短絡線１６ａの上部の導電膜は除去しておく。
【００６５】
また、このとき、ソース電極３５及びドレイン電極３６（すなわち、導電膜）の材料としては、Ａl、Ｔi、Ｔa、Ｃr、Ｍo、Ｗ、Ｓi、Ｃu等の単一材料又はそれらの合金若しくはそれらの積層構造を有するように構成することができる。
【００６６】
次に、図６（ａ）に示すように、第１０工程として、スピンコート法により、ＳiＯ２よりなる絶縁性の副絶縁層としての平坦化膜３７を厚さ１０００乃至８０００オングストローム程度形成する。
【００６７】
より具体的には、溶剤としてペルヒドロポリシラザン又はこれを含む組成物をスピンコートし、これを焼成してＳiＯ２よりなる平坦化膜３７を形成する。このときには、平坦化膜３７の表面が可能な限り平坦となるように材質又は形成方法を選択する。
【００６８】
その後、フォトリソグラフィ処理及びエッチング処理により画素部ＴＦＴのドレイン電極３６上にコンタクトホールを開口すると共に短絡線１６ａ上も同一工程により開口する。
【００６９】
なお、このときのエッチング処理には、例えば、ＨＦ（フッ化水素）とＮＨ４Ｆフッ化アンモニウムの混合液等を用いてウエットエッチング法により開口する。
【００７０】
ここで、平坦化膜３７の形成が終了した直後の素子（図６（ａ）参照）について、ドレイン電極３６の上部と短絡線１６ａの上部とを比較すると、ドレイン電極３６上には平坦化膜３７しかないが、短絡線１６ａ上には、ダミー電極Ｄの存在に起因して薄い平坦化膜３７と層間絶縁膜３３とが積層される。
【００７１】
このとき、平坦化膜３７と層間絶縁膜３３とで相互にそのエッチングレートを比較すると、上述した製造方法の相違から、平坦化膜３７の方が層間絶縁膜３３よりもエッチングレートが低い。
【００７２】
従って、短絡線１６ａ上のエッチングレートの低い平坦化膜３７がより薄く形成されていることとなるので、結局、ドレイン電極３６上のコンタクトホールの形成並びに短絡線１６ａ上の開口のためのエッチング工程においては、ドレイン電極３６上が過剰にエッチングされることがなく、その一方で、短絡線１６ａ上は十分にエッチングされることとなる。
【００７３】
これにより、平坦化膜３７のコンタクトホールのテーパ形状及びそのサイズをある程度厳密に形成することができると共に、短絡線１６ａ上を確実に開口することができる。
【００７４】
最後に、図６（ｂ）に示すように、第１１工程として、ＩＴＯ（Indium  Tin  Oxide）等の透明導電膜をスパツタ法等で厚さ１０００乃至３０００オングストローム程度形成した後、マスク４１をフォトリソグラフィ処理及びエッチング処理を用いて除去し、画素電極４０をパターニングする。
【００７５】
この際、短絡線１６ａ上にはマスク４１を形成せずに開口しておき、当該マスク４１を除去する前に、画素電極４０上のマスク４１と、図６（ａ）の工程で形成された平坦化膜３７とをマスクとして用いて短絡線１６ａをエッチング処理により除去した後マスク４１を剥離することにより、最終的に画素部ＴＦＴとドライバ用ＴＦＴとを有するアクティブマトリクス装置１が完成する（図６（ｃ）参照）。
【００７６】
以上説明した第１実施形態の製造方法によれば、ダミー電極Ｄ及び層間絶縁膜３３を除去しないことによって短絡線１６ａ上の平坦化膜３７がその他の画素部ＴＦＴ等上の平坦化膜３７に対して相対的に薄くなるので、他の画素部ＴＦＴ等に影響を与えることなく当該短絡線１６ａ上を開口できると共に当該短絡線１６ａをも確実に除去することができる。
【００７７】
また、短絡線１６ａ上にエッチングレートの低い平坦化膜３７とエッチングレートが高い層間絶縁膜３３とを積層して形成すると共に、他の画素部ＴＦＴ等上に平坦化膜３７のみを積層するので、短絡線１６ａ上の平坦化膜３７及び層間絶縁膜３３がより早くエッチングされることとなり、画素部ＴＦＴ等へ影響を与えることなくより迅速且つ確実に短絡線１６ａを露出させてこれを除去することができる。
【００７８】
また、短絡線１６ａがＴＦＴのゲート電極２４形成時に同時に形成されるので、ゲート電極２４形成後アクティブマトリクス装置１完成までの間の静電破壊を防止できる。
【００７９】
（ＩＩＩ）製造方法の第２実施形態
次に、短絡線１６ａを含むアクティブマトリクス装置１を製造するための本発明に係る製造方法の他の実施形態である第２実施形態について説明する。
【００８０】
上述の第１実施形態では、短絡線１６ａとドレイン電極３６及びソース電極３５とを結果的に同じ高さ（同じ層内）となるように形成したが、第２実施形態の製造方法においては、画素電極４０に接続するためのコンタクトホールが開口されるドレイン電極３６を相対的に下の層に形成することで、ドレイン電極３６上の過剰エッチングを防止している。
【００８１】
すなわち、図５（ｂ）においてコンタクトホールを形成する際、同時に、将来図６（ｂ）においてドレイン電極３６が画素電極４０と接続される当該ドレイン電極３６の部分に対応する層間絶縁膜３３を除去しておくことにより、ドレイン電極３６が画素電極４０と接続される当該ドレイン電極３６の部分上の平坦化膜３７を厚くしておくのである。
【００８２】
これにより、当該ドレイン電極３６が画素電極４０と接続される部分上の平坦化膜３７が厚いので、当該部分以外の平坦化膜３７にコンタクトホールを形成する場合に、ドレイン電極３６を損傷することを防止できる。
【００８３】
（ＩＶ）製造方法の第３実施形態
次に、短絡線１６ａを含むアクティブマトリクス装置１を製造するための本発明に係る製造方法の他の実施形態である第３実施形態について、図７及び図８を用いて説明する。
【００８４】
上述の第１及び第２実施形態では、短絡線１６ａ上にはソース電極３５又はドレイン電極３６となる導電膜を形成せずに層間絶縁膜３３及び平坦化膜３７を形成したが、第３実施形態では、当該短絡線１６ａ上の層間絶縁膜３３に代えて、ソース電極３５又はドレイン電極３６となる導電膜を当該短絡線１６ａ上に形成し、この上に平坦化膜３７を形成することにより、短絡線１６ａ上の平坦化膜３７を相対的に薄くする。
【００８５】
なお、第３実施形態の製造方法では、上述した図５（ａ）に示す工程までは第１実施形態と全く同様であるので、細部の説明は省略する。
【００８６】
第３実施形態の製造方法においては、図５（ａ）に示すまでの第１乃至第７工程において各ＴＦＴが形成されると、図５（ａ）で形成されているマスク２５を除去し、次に、図５（ｂ）に示したものと同様の方法により、これまで形成した素子上に層間絶縁膜３３を形成する。
【００８７】
そして、層間絶縁膜３３を形成した後に、フォトリソグラフィ処理及びエッチング処理によりｎ＋領域２６又はｐ＋領域２７まで到達するコンタクトホールを形成する。
【００８８】
このとき、短絡線１６ａ上の層間絶縁膜３３も同時に除去しておく。
【００８９】
次に、図５（ｃ）に示すものと同様の方法により、厚さ１０００乃至１００００オングストローム程度の導電膜を形成し、それをフォトリソグラフィ処理を用いて所定の形状にパターニングし、各ＴＦＴとしてのソース電極３５及びドレイン電極３６を形成する。
【００９０】
このとき、短絡線１６ａの上部の導電膜を除去せずにおき、ダミーパターン４５を形成しておく（図７（ａ）参照）。
【００９１】
次に、図７（ｂ）に示すように、第１０工程として、図６（ａ）に示すものと同様の方法により、平坦化膜３７を厚さ１０００乃至８０００オングストローム程度形成する。
【００９２】
その後、フォトリソグラフィ処理及びエッチング処理により画素部ＴＦＴのドレイン電極３６上にコンタクトホールを開口すると共に短絡線１６ａ上も開口する。
【００９３】
ここで、平坦化膜３７の形成が終了した後の素子について、ドレイン電極３６の上部と短絡線１６ａの上部とを比較すると、ドレイン電極３６上には平坦化膜３７しかないが、短絡線１６ａ上には、ダミー電極Ｄの存在に起因して比較的薄い平坦化膜３７とダミーパターン４５とが積層されている。この際、平坦化膜開口のエッチング手法として例えばHFを含む溶液によるウェットエッチングを行い、ドレイン電極材料としてAlを選択すると、平坦化膜開口時にAlは同時にエッチングされることとなる。
【００９４】
従って、ドレイン電極３６上にはエッチングレートの低い平坦化膜３７が厚く形成されており、一方、短絡線１６ａ上にはエッチングレートの低い平坦化膜３７が薄く形成されこととなるので、第１実施形態と同様に、ドレイン電極３６上のコンタクトホールの形成並びに短絡線１６ａ上の開口のためのエッチング工程においては、ドレイン電極３６上が過剰にエッチングされることがなく、その一方で、短絡線１６ａ上は十分にエッチングされることとなる。ダミーパターンが完全にエッチングされなかった場合、あるいは平坦化膜開口時のエッチング手法ならびにドレイン電極材料に前述のようなドレイン電極をもエッチングしうるような組み合わせを選択しなかった場合は、後に述べるように短絡線除去工程時にダミーパターンの除去を行えば良い。このように、平坦化膜３７のコンタクトホールのテーパ形状及びそのサイズをある程度厳密に形成することができると共に、短絡線１６ａ上を確実に開口することができる。
【００９５】
最後に、図８（ａ）に示すように、第１１工程として、ＩＴＯ等の透明導電膜をスパッタ法等で厚さ１０００乃至３０００オングストローム程度形成した後、マスク４１をフォトリソグラフィ処理及びエッチング処理を用いてパターニングし、画素電極４０を形成する。
【００９６】
この際、短絡線１６ａ上にはマスク４１を形成せずに開口しておき、当該マスク４１を除去する前に、画素電極４０上のマスク４１と平坦化膜３７とを用いて短絡線１６ａ及び場合によってはダミーパターン４５をエッチング処理により除去した後マスク４１を剥離することにより、最終的に画素部ＴＦＴとドライバ用ＴＦＴとを有するアクティブマトリクス装置１が完成する（図８（ｂ）参照）。
【００９７】
ここで、短絡線１６ａ及びダミーパターン４５の除去は、夫々別個のエッチング工程により除去してもよいし、また、前述のようにダミーパターン４５の材料がＡlであれば、平坦化膜３７の除去時にエッチング液としてＨＦを含む溶液を用いればコンタクトホール開口時にダミーパターン４５を同時に除去することが可能である。
【００９８】
また、ダミーパターン４５と短絡線１６ａを同一の材料で形成するか、又は同一エッチング処理で除去できる材料で形成することで、短絡線１６ａを除去するときに同一工程でダミーパターン４５を除去することも可能である。
【００９９】
以上説明した第３実施形態の製造方法によれば、ダミー電極Ｄ及びダミーパターン４５があることによって、短絡線１６ａ上の平坦化膜３７がこれらを設けない場合に比して相対的に薄くなるので、短絡線１６ａを除去する際に、他の画素部ＴＦＴ等に影響を与えることなく当該短絡線１６ａ上を開口できると共に当該短絡線１６ａをも確実に除去することができる。
【０１００】
また、短絡線１６ａがＴＦＴのゲート電極２４形成時に同時に形成されるので、ゲート電極２４形成後アクティブマトリクス装置１完成までの間の静電破壊を防止できる。
【０１０１】
（Ｖ）液晶パネルの実施形態
次に、本発明のアクティブマトリクス装置１を備える液晶パネルの実施の形態について図９及び図１０を参照して説明する。尚、図９は液晶パネルの対向基板の側から見た基板１０の平面図であり、図１０はそのＨ−Ｈ’断面図である。
【０１０２】
図９及び図１０に示すように、液晶パネルは、基板１０上に各種配線や素子等が形成されてなる上述のアクティブマトリクス装置１と、基板１０に対向配置されたガラス基板等からなる対向基板Ｂと、基板１０と対向基板Ｂとを画像表示領域１１の輪郭に沿って相接着するシール材５２と、シール材５２により基板１０と対向基板Ｂとの間に封入された液晶層５０と備えて構成されている。
【０１０３】
また、シール材５２の外側の領域には、走査線駆動回路１４、データ線駆動回路１５及び実装端子１９並びにこれらを接続するための複数の配線１０５が設けられている。
【０１０４】
更に、対向基板Ｂのコーナー部の少なくとも一個所において、ＴＦＴアレイ基板１０と対向基板Ｂとの間で電気的導通をとるための上下導通材（銀点）１０６が設けられている。
【０１０５】
また、図１０において、液晶層５０は、例えば一種のネマティック液晶又は数種類のネマティック液晶を混合した液晶からなる。
【０１０６】
更に、シール材５２は、二つの基板１０及び対向基板Ｂをそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材（スペーサ）が混入されている。
【０１０７】
このように構成された液晶パネルは、上述したアクティブマトリクス装置１を備えているので、静電破壊による不良品率が格段に低い。
【０１０８】
このとき、前述のように、短絡線１６ａについては、画素部におけるＴＦＴの製造工程中に除去されるが、液晶パネルにアクティブマトリクス装置１が組み込まれた状態においても、部分的に残る場合もある。
【図面の簡単な説明】
【図１】アクティブマトリクス装置の構成を示す平面図である。
【図２】アクティブマトリクス装置における保護パターンの構成を示す平面図である。
【図３】アクティブマトリクス装置の製造工程の第１実施形態を示す断面模式図（Ｉ）であり、（ａ）は第１工程を示す断面模式図であり、（ｂ）は第２工程を示す断面模式図であり、（ｃ）は第３工程を示す断面模式図である。
【図４】アクティブマトリクス装置の製造工程の第１実施形態を示す断面模式図（II）であり、（ａ）は第４工程を示す断面模式図であり、（ｂ）は第５工程を示す断面模式図であり、（ｃ）は第６工程を示す断面模式図である。
【図５】アクティブマトリクス装置の製造工程の第１実施形態を示す断面模式図（III）であり、（ａ）は第７工程を示す断面模式図であり、（ｂ）は第８工程を示す断面模式図であり、（ｃ）は第９工程を示す断面模式図である。
【図６】アクティブマトリクス装置の製造工程の第１実施形態を示す断面模式図（IV）であり、（ａ）は第１０工程を示す断面模式図であり、（ｂ）は第１１工程を示す断面模式図であり、（ｃ）は完成したアクティブマトリクス装置を示す断面模式図である。
【図７】アクティブマトリクス装置の製造工程の第３実施形態を示す断面模式図（I）であり、（ａ）は第９工程を示す断面模式図であり、（ｂ）は第１０工程を示す断面模式図である。
【図８】アクティブマトリクス装置の製造工程の第３実施形態を示す断面模式図（II）であり、（ａ）は第１１工程を示す断面模式図であり、（ｂ）は完成したアクティブマトリクス装置を示す断面模式図である。
【図９】液晶パネルの対向基板の側から見た平面図である。
【図１０】液晶パネルの図９におけるＨ−Ｈ’断面図である。
【符号の説明】
１…アクティブマトリクス装置
１０…基板
１１…画像表示領域
１２…走査線
１３…データ線
１４…走査線駆動回路
１５…データ線駆動回路
１６ａ…短絡線
２０…下地膜
２１…シリコン半導体層
２２…ゲート絶縁膜
２３…半導体層
２４…ゲート電極
２５、４１…マスク
２６…ｎ＋領域
２７…ｐ＋領域
２８…ｎ−領域
２９、３０…チャネル領域
３１…ｐ−領域
３３…層間絶縁膜
３５…ソース電極
３６…ドレイン電極
３７…平坦化膜
４０…画素電極
４５…ダミーパターン
５０…液晶層
５２…シール材
Ｂ…対向基板
Ｄ…ダミー電極
【図１】
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【図２】
0003941246.tif 000003
【図３】
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【図４】
0003941246.tif 000005
【図５】
0003941246.tif 000006
【図６】
0003941246.tif 000007
【図７】
0003941246.tif 000008
【図８】
0003941246.tif 000009
【図９】
0003941246.tif 000010
【図１０】
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