(57)【特許請求の範囲】
【請求項１】
トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してなる複数のユニットセルが直列接続されて構成されたセルブロックと、
前記セルブロックの両端がそれぞれブロック選択ゲートを介して接続されるビット線対と、
前記セルブロックの各トランジスタのゲートに接続されたワード線と、
前記セルブロック内の所定位置のユニットセルのノードがプレート線選択ゲートを介して接続されるプレート線と、
前記ビット線対にそれぞれ差動入力端子が接続されたセンスアンプと、
を有することを特徴とする強誘電体メモリ装置。
【請求項２】
前記セルブロック内の前記ワード線により選択されたユニットセルに対して、前記プレート線と前記ビット線対の一方との間で読み出し電圧を印加して前記ビット線対の一方に信号電圧を出力させる読み出しモードと、
前記プレート線を前記セルブロックから切り離して、前記ビット線対の間で前記信号電圧を増幅した電圧を前記選択されたニットセルに印加する書き込みモードとを有する
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記プレート線は、前記セルブロック内のユニットセル配列の中間ノードに対して前記プレート線選択ゲートを介して接続されている
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項４】
前記プレート線は、前記セルブロック内のユニットセル配列の一端部に対して前記プレート線選択ゲートを介して接続されている
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項５】
前記ワード線とビット線対が互いに交差して配設されて、前記ワード線により共通に駆動されるセルブロックが二つずつ対をなして複数個配列され、
対をなすセルブロックのうち第１のセルブロックは、一端が第１のブロック選択ゲートを介してビット線対の一方に、他端が第２のブロック選択ゲートを介してビット線対の他方にそれぞれ接続され、
第２のセルブロックは、一端が第３のブロック選択ゲートを介して前記ビット線対の他方に、他端が第４のブロック選択ゲートを介して前記ビット線の一方にそれぞれ接続される
ことを特徴とする請求項１記載の強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体キャパシタを用いてデータを不揮発に記憶する強誘電体メモリ装置に係り、特に強誘電体キャパシタとセルトランジスタを並列接続してなるユニットセルを複数個直列接続してセルブロックを構成する強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
強誘電体メモリは、強誘電体キャパシタの残留分極の大きさによってデータを不揮発に記憶する。従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様に強誘電体キャパシタとトランジスタを直列接続して構成される。しかしＤＲＡＭと異なり、強誘電体メモリでは残留分極量でデータを保持するため、信号電荷をビット線に読み出すには、プレート線を駆動することが必要になる。このため、従来型の強誘電体メモリでは、プレート線駆動回路が大きな面積を必要とする。
【０００３】
これに対して、プレート線駆動回路の面積を小さくできる強誘電体メモリのセルアレイ方式が高島等によって提案されている。これは、セルトランジスタ（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続してユニットセルを構成し、このユニットセルを複数個直列接続してセルブロックを構成するものである（D.Takashima et al.,"High-density chain feroelectric random memory (CFRAM)" in Proc. VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニット直列接続型強誘電体メモリでは、例えば８個のユニットセルでプレート線駆動回路を共有できるため、セルアレイを高集積化することができる。
【０００４】
図６は、その様なＴＣ並列ユニット直列接続型強誘電体メモリのセルアレイ１の構成を、一対のビット線ＢＬ，ＢＢＬに接続される二つのセルブロックＭＣＢ０，ＭＣＢ１の部分について示している。ユニットセル（メモリセル）ＭＣは、トランジスタＴと強誘電体キャパシタＣの並列接続により構成され、この様なユニットセルＭＣが複数個（図の例では８個）直列接続されて、セルブロックＭＣＢ０，ＭＣＢ１が構成されている。
【０００５】
セルブロックＭＣＢ０，ＭＣＢ１の対応するユニットセルのトランジスタのゲートを共通接続するように、ワード線ＷＬ０−ＷＬ７が配設される。セルブロックＭＣＢ０，ＭＣＢ１の一端はそれぞれブロック選択ゲートＱ０，Ｑ１を介してビット線ＢＬ，ＢＢＬに接続され、他端はそれぞれプレート線ＰＬ，ＢＰＬに接続される。ビット線対ＢＬ，ＢＢＬに差動入力端子が接続されたセンスアンプ２が設けられる。
【０００６】
図７は、この強誘電体メモリの動作波形を示している。ユニットセルＭＣは、強誘電体キャパシタＣの残留分極が正の状態をデータ“１”、負の状態をデータ“０”として記憶するものとする。スタンバイ状態では、全ワード線が“Ｈ”レベルに保たれる。従って、セルブロック内のユニットセルのトランジスタＴがオンであって、強誘電体キャパシタＣは両端が短絡された状態でデータを保持する。ビット線ＢＬ，ＢＢＬはデータ読み出し動作に先立って、Ｖｓｓにプリチャージされる。
【０００７】
図７では、ワード線ＷＬ６が選択され、セルブロックＭＣＢ０のユニットセルのデータを読み出し、再書き込みする場合を示している。まず、ワード線ＷＬ６を“Ｈ”レベル（＝Ｖｐｐ；昇圧電圧）から“Ｌ”レベル（＝Ｖｓｓ）にし、対応するユニットセルＭＣのトランジスタＴをオフにすることで、その強誘電体キャパシタＣに電圧をかけ得る状態にする（時刻ｔ０）。
【０００８】
その後、セルブロックＭＣＢ０を選択するブロック選択信号ＢＳ０を“Ｈ”レベル（＝Ｖｐｐ）とし、プレート線対ＰＬ，ＢＰＬのうち、セルブロックＭＣＢ０側のプレート線ＰＬに“Ｈ”レベル（＝Ｖａａ；電源電圧）を与える（時刻ｔ１）。これにより、選択されたユニットセルＭＣの強誘電体キャパシタＣには、プレート線ＰＬからの正電圧Ｖａａが印加され、データ読み出しが行われる。正の残留分極状態のデータ“１”の場合は、分極が大きく変化して反転する破壊読み出しとなり、負の残留分極状態のデータ“０”の場合は、大きな分極変化は生じない。
【０００９】
このときのビット線ＢＬの電位変化を、センスアンプ２を活性化して、ビット線ＢＢＬに与える適当な参照電位との比較によって増幅して読み出す（時刻ｔ２）。その後、プレート線ＰＬを“Ｌ”レベルに戻すことにより、データの再書き込みがなされる（時刻ｔ３）。“１”データが読み出されたとき、センスアンプ２によってビット線ＢＬは“Ｈ”レベル（＝Ｖａａ）であり、プレート線ＰＬを“Ｌ”レベルにすることで、強誘電体キャパシタには読み出し時と逆電圧がかかるから、一旦“０”データ状態になった強誘電体キャパシタは再度分極反転して、“１”データが書き込まれる。“０”データの場合は強誘電体キャパシタには電圧がかからず、“０”データ状態が保持される。
【００１０】
【発明が解決しようとする課題】
以上のように、ＴＣ並列ユニット直列接続型強誘電体メモリの読み出し／再書き込み動作は、プレート線とビット線との間で選択された強誘電体キャパシタに電圧を印加することにより行われる。図７において、センスアンプ２を活性化している期間ｔ２−ｔ４をデータ書き込み期間とすれば、その前半ｔ１−ｔ０は、プレート線ＰＬが“Ｈ”レベルでビット線ＢＬの電位がセンスアンプにより増幅され、後半ｔ３−ｔ４でプレート線ＰＬを低レベルに戻すことで、強誘電体キャパシタに逆電圧を印加するか（“１”データの場合）、或いは電圧を印加しない（“０”データの場合）ことで、再書き込みが行われる。
【００１１】
従来の方式では、この様な２段階の書き込み動作を行うために、書き込みに時間がかかるという問題がある。期間ｔ２−ｔ３では、プレート線ＰＬが“Ｈ”レベルに保持されているから、ビット線ＢＬが“Ｈ”になっても、強誘電体キャパシタには実質的に書き込み用電圧はかからず、時間ｔ３−ｔ４で実際に書き込み用電圧が強誘電体キャパシタにかかることになるが、分極反転には一定の時間がかかる。しかも、期間ｔ２−ｔ４の途中でプレート線ＰＬを“Ｌ”レベルに戻す際に、容量カップリングによってビット線ＢＬの電位低下が生じ、これも高速の書き込みを阻害する。
【００１２】
特に、ワード線方向に多数のセルブロックが配列され、これらで共有されるプレート線がビット線に比べて大きな容量を持つ場合には、プレート線の“Ｈ”レベルから“Ｌ”レベルへの遷移にも大きな時間がかかり、これも書き込み時間の増大につながる。期間ｔ２−ｔ３を短くしたとしても、プレート線ＰＬによる容量カップリングと電位遷移の影響は避けられない。
【００１３】
これに対して、プレート線の電位を変化させず、例えばＶａａ／２の固定電位に設定してデータ読み出し／再書き込みを行う方式もある。しかしこの方式は、読み出し時に強誘電体キャパシタにかかる電圧が小さいため、“１”データ読み出し時に十分な分極反転を生じさせることができない。従って大きな分極反転を伴う読み出しを行うためには、高い電源電圧Ｖａａを必要とするという難点がある。
【００１４】
この発明は、上記事情を考慮してなされたもので、高速書き込みを可能とした強誘電体メモリ装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
この発明に係る強誘電体メモリ装置は、トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してなる複数のユニットセルが直列接続されて構成されたセルブロックと、前記セルブロックの両端がそれぞれブロック選択ゲートを介して接続されるビット線対と、前記セルブロックの各トランジスタのゲートに接続されたワード線と、前記セルブロック内の所定位置のユニットセルのノードがプレート線選択ゲートを介して接続されるプレート線と、前記ビット線対にそれぞれ差動入力端子が接続されたセンスアンプと、を有することを特徴とする。
【００１６】
この発明によると、セルブロック内のユニットセルに対するプレート線からの電圧印加と、セルブロックからプレート線を切り離した状態でのユニットセルに対するビット線対間の電圧印加とを切り換え可能とすることにより、高速の書き込みが可能になる。
即ち読み出しモードでは、セルブロック内のワード線により選択されたユニットセルに対して、プレート線とビット線対の一方との間で読み出し電圧を印加してビット線対の一方に信号電圧を出力させる。書き込みモードでは、プレート線をセルブロックから切り離して、ビット線対の間で信号電圧を増幅した電圧を選択されたニットセルに印加する。
【００１７】
この発明において、プレート線は、プレート線選択ゲートを介してセルブロック内のユニットセル配列の適当なノードに接続することができる。例えば、プレート線を、ユニットセル配列の中間ノードに接続してもよいし、或いはユニットセル配列の一端部に接続してもよい。
【００１８】
この発明において、具体的にセルアレイは、ワード線とビット線対が互いに交差して配設されて、ワード線により共通に駆動されるセルブロックが二つずつ対をなして複数個配列されて構成される。この場合、対をなすセルブロックのうち第１のセルブロックは、一端が第１のブロック選択ゲートを介してビット線対の一方に、他端が第２のブロック選択ゲートを介してビット線対の他方にそれぞれ接続され、第２のセルブロックは、一端が第３のブロック選択ゲートを介してビット線対の他方に、他端が第４のブロック選択ゲートを介してビット線の一方にそれぞれ接続される。これにより、対をなすセルブロックは、いずれか一方のみが選択されて、ビット線対の一方に選択されたユニットセルの信号電圧が読み出され、その信号電圧は他方のビット線に与えた参照電圧との比較により増幅される。
【００１９】
上述のように対なすセルブロックは同時には選択されないので、プレート線は別々に用意してもよいが、一本のプレート線を共用させることもできる。例えば、（ａ）対なすセルブロックにそれぞれ対応させてワード線と並行する第１及び第２のプレート線を配設し、対をなすセルブロック内のユニットセルの所定ノードがそれぞれ、同時に駆動される第１及び第２のプレート線選択ゲートを介して前記第１及び第２のプレート線に接続されるようにする。或いは、（ｂ）対なすセルブロックで共用されるプレート線をワード線と並行して配設し、対をなすセルブロック内のユニットセルの所定ノードが互いに独立に駆動される第１及び第２のプレート線選択ゲートを介してそのプレート線に接続されるようにする。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態によるＴＣ並列ユニット直列接続型強誘電体メモリのセルアレイ１を示している。セルアレイ１は、複数のセルブロックがマトリクス配列されるが、図では一対のビット線ＢＬ，ＢＢＬとこれに対をなして接続される二つのセルブロックＭＣＢ０，ＭＣＢ１の部分について示している。ユニットセル（メモリセル）ＭＣは、トランジスタＴと強誘電体キャパシタＣの並列接続により構成され、この様なユニットセルＭＣが複数個（図の例では８個）直列接続されて、セルブロックＭＣＢ０，ＭＣＢ１が構成されている。
【００２１】
セルブロックＭＣＢ０の一端Ｎ１１はブロック選択ゲートＱ１０を介してビット線ＢＬに、他端Ｎ１２はブロック選択ゲートＱ１１を介してビット線ＢＢＬに接続されている。ブロック選択ゲートＱ１０，Ｑ１２は異なるブロック選択線ＢＳ０，ＢＳ２により駆動される。もう一方のセルブロックＭＣＢ１は、その一端Ｎ２１がブロック選択ゲートＱ１２を介してビット線ＢＢＬに、他端Ｎ２２がブロック選択ゲートＱ１１を介してビット線ＢＬに接続されている。これらのブロック選択ゲートＱ１１，Ｑ１３も異なるブロック選択線ＢＳ０，ＢＳ２により駆動される。
【００２２】
ビット線対ＢＬ，ＢＢＬに差動入力端子が接続されたセンスアンプ２が設けられる。セルブロックＭＣＢ０，ＭＣＢ１の対応するユニットセルＭＣのトランジスタＴのゲートを共通接続するように、ビット線ＢＬ，ＢＢＬと交差してワード線ＷＬ０−ＷＬ７が配設される。
【００２３】
セルブロックＭＣＢ０，ＭＣＢ１のそれぞれのデータ読み出し時に用いられるプレート線ＰＬ，ＢＰＬは、セルブロックＭＣＢ０，ＭＣＢ１の端部ではなく、それらのユニットセル配列の丁度中間位置を横切るように、ワード線ＷＬ０−ＷＬ７と並行して配設される。そして、ユニットセル配列の中間のノードＮ１３，Ｎ２３がそれぞれプレート線選択ゲートＱ２１，Ｑ２２を介してプレート線ＰＬ，ＢＰＬに接続される。プレート線選択ゲートＱ２１，Ｑ２２は、プレート線選択線ＰＬＳにより同時に駆動される。
【００２４】
この実施の形態では、データ書き込みは、プレート線ＰＬ，ＢＰＬを利用することなく、ビット線ＢＬ，ＢＢＬの間で選択されたユニットセルに電圧を印加することで行われる。これに対してデータ読み出しは、セルブロックの中間ノードＮ１３，Ｎ２３からの読み出し電圧の印加により行われる。
【００２５】
具体的に、セルブロックＭＣＢ０の左半分の中のユニットセル読み出しの際には、プレート線ＰＬ−ビット線ＢＢＬの間でプレート線ＰＬから正の読み出し電圧を与え、右半分の中のユニットセル読み出しの際には、プレート線ＰＬ−ビット線ＢＬの間でプレート線ＰＬから正の読み出し電圧を与える。セルブロックＭＣＢ１の左半分の中のユニットセル読み出しの際には、プレート線ＢＰＬ−ビット線ＢＬの間でプレート線ＢＰＬから正の読み出し電圧を与え、右半分の中のユニットセル読み出しの際には、プレート線ＢＰＬ−ビット線ＢＢＬの間でプレート線ＢＰＬから正の読み出し電圧を与える。
【００２６】
具体的にこの実施の形態の強誘電体メモリの動作を、図２を参照して説明する。ユニットセルＭＣは、ビット線ＢＬ或いはＢＢＬからの正電圧印加により書き込まれる強誘電体キャパシタＣの残留分極が正の状態をデータ“１”、負の状態をデータ“０”として記憶するものとする。スタンバイ状態では、全てのワード線ＷＬが“Ｈ”レベル（＝Ｖｐｐ；昇圧電圧）であり、ブロック選択線ＢＳ０−Ｂ３、プレート線ＰＬ，ＢＰＬ及びビット線ＢＬ，ＢＢＬは、“Ｌ”レベル（＝Ｖｓｓ）に保持され、プレート線選択線ＰＬＳは“Ｈ”レベル（＝Ｖｐｐ）に保持される。これにより、各セルブロック内の全ユニットセルのセルトランジスタＴがオンであり、従って強誘電体キャパシタＣは両端子間が短絡された状態でデータを保持する。
【００２７】
図２では、セルブロックＭＣＢ０内のワード線ＷＬ６により選択されるユニットセルのデータ読み出し／再書き込みを行う場合を示している。アクティブ動作に入り、選択されたワード線ＷＬ６が“Ｌ”レベル（＝Ｖｓｓ）になる（時刻ｔ１０）。これにより、ワード線ＷＬ６で選択されたユニットセルでは、セルトランジスタＴがオフになり、強誘電体キャパシタＣに読み出し電圧を印加できる状態になる。
【００２８】
この後、データを読み出すべきビット線ＢＬ（予めＶｓｓにプリチャージされている）をフローティングとして、セルブロックＭＣＢ０のビット線ＢＬ側の選択ゲートＱ１０をオンにするべく、選択ゲート線ＢＳ０に“Ｈ”レベル（＝Ｖｐｐ）を与え、同時にプレート線ＰＬに“Ｈ”レベル（＝Ｖａａ；電源電圧）を与える（時刻ｔ１１）。このとき、他の選択ゲート線ＢＳ１−ＢＳ３及びプレート線ＢＰＬは、“Ｌ”レベルを保つ。これにより、セルブロックＭＣＢ０のワード線ＷＬ６で選択されたユニットセルにおいてのみ、強誘電体キャパシタにプレート線ＰＬからの正電圧が印加され、データ“１”，“０”に応じて信号電圧がビット線ＢＬに読み出される。
【００２９】
ビット線ＢＬに読み出された信号電圧は、これと対をなすビット線ＢＢＬに与えられる参照電圧との比較により検知増幅される。即ち、プレート線選択線ＰＬＳを“Ｌ”としてプレート線ＰＬを切り離し、代わりにブロック選択信号線ＢＳ１を“Ｈ”として、セルブロックＭＣＢ０のノードＮ１２をビット線ＢＢＬに接続して、センスアンプ活性化信号ＳＡＥを“Ｈ”レベルにする（時刻ｔ１２）。これによりセンスアンプ２は、ビット線ＢＬ，ＢＢＬ間の電圧を増幅して、データ“１”の場合はビット線ＢＬが“Ｈ”（＝Ｖａａ）、データ“０”の場合はビット線ＢＬが“Ｌ”（＝Ｖｓｓ）になる。
【００３０】
“１”データ読み出しの場合は、残留分極を反転させる破壊読み出しとなり、“０”データ読み出しの場合は、非破壊読み出しとなるが、このセンスアンプ２による読み出し動作がそのまま再書き込み動作になる。この後適当な時刻ｔ１３でプレート線ＰＬを“Ｌ”レベルに戻すが、プレート線ＰＬはこれより先に既にノードＮ１３とは切り離されていて、その電位変化とは無関係に、ビット線ＢＬ，ＢＢＬの間の読み出し電圧による再書き込みが行われる。即ち“１”データが読み出された場合には、ビット線ＢＬの正電圧により強誘電体キャパシタに読み出し時とは逆電圧が印加されて、再度残留分極が正の“１”データ状態に再書き込みされる。“０”データが読み出された場合は、強誘電体キャパシタに逆電圧がかかることはなく、元の負の残留分極状態に再書き込みされる。
【００３１】
上述のように、セルブロックＭＣＢ０の右半分のユニットセルが選択されたときは、プレート線ＰＬからの正の読み出し電圧印加により、“１”データの場合にビット線ＢＬが“Ｈ”となる読み出し／再書き込み動作が行われる。これに対して、セルブロックＭＣＢ０の左半分のユニットセルが選択された場合には、信号電圧はビット線ＢＢＬに読み出されて、“１”データの場合にビット線ＢＢＬが“Ｈ”になる。セルブロックＭＣＢ１では逆に、右半分のユニットセルが選択されたときに、“１”データの場合ビット線ＢＢＬが“Ｈ”となり、左半分のユニットセルが選択されたときに“１”データの場合にビット線ＢＬが“Ｈ”となる。
【００３２】
この実施の形態において、センスアンプを活性化している期間ｔ１２−ｔ１４を書き込み期間として、これを図７で説明した従来方式と比較すると、次のようになる。図３（ａ）（ｂ）は、従来方式とこの実施の形態の方式でのデータ書き込み時の接続関係を比較して示している。従来方式では、図３（ａ）に示すように、ユニットセルの一端にプレート線ＰＬが接続されており、この実施の形態では図３（ｂ）に示すように、ユニットセルはビット線ＢＬ，ＢＢＬの間に接続されている。
【００３３】
ビット線の容量ＣBL＝ＣBBLに比べて、プレート線ＰＬの容量ＣPLが十分に大きいとすれば、従来方式では、プレート線ＰＬの電位を書き込み途中で遷移させたときの電位遷移の遅れと容量カップリングが書き込み時間を長くする。これに対してこの実施の形態では、書き込み期間ｔ１２−ｔ１４の間、プレート線ＰＬはユニットセルから切り離されており、センスアンプにより増幅されるビット線ＢＬ，ＢＢＬの電圧が直接強誘電体キャパシタに印加される。従って、プレート線ＰＬの大きな容量やその電位遷移の影響を受けることなく、高速の書き込みが可能になる。
【００３４】
［実施の形態２］
図４は、別の実施の形態によるセルアレイ１の構成を、図１と対応させて示している。セルブロックＭＣＢ０，ＭＣＢ１の一方の端部Ｎ１１，Ｎ２１をそれぞれブロック選択ゲートＱ１０，Ｑ１２を介してビット線ＢＬ，ＢＢＬに接続し、他方の端部Ｎ１２，Ｎ２２をそれぞれブロック選択ゲートＱ１１，Ｑ１３を介してビット線ＢＢＬ，ＢＬに接続することは、実施の形態１と同様である。
【００３５】
この実施の形態では、プレート線ＰＬ，ＢＰＬの接続位置が先の実施の形態１と異なり、それぞれセルブロックＭＣＢ０，ＭＣＢ１の端部Ｎ１２，Ｎ２２に対してプレート線選択ゲートＱ２１，Ｑ２２を介して接続している。即ち、セルブロックＭＣＢ０，ＭＣＢ１の端部Ｎ１２，Ｎ２２を、読み出し時にはプレート線ＰＬ，ＢＰＬに接続し、その後の再書き込み時にはビット線ＢＢＬ，ＢＬに接続するという切り換えを行うようにしている。
【００３６】
この実施の形態でのデータ読み出し／再書き込みの動作は、実施の形態１と同じである。即ちワード線ＷＬ６が選択された場合、図２のタイミングで読み出し／再書き込みが行われる。この実施の形態の場合も、書き込み動作は、プレート線ＰＬ，ＢＰＬの影響のない状態でビット線ＢＬ，ＢＢＬの間の読み出し電圧で行われ、高速書き込み動作が可能になる。
【００３７】
先の実施の形態１では、セルブロックの左半分のユニットセルが選択されたときと右半分のユニットセルが選択されたときとで、信号電圧の読み出される先がビット線ＢＬ，ＢＢＬに振り分けられたが、この実施の形態ではセルブロックの端部にプレート線が接続されるので、従来と同様に、全てのユニットセルについして、“１”データの場合にビット線ＢＬが“Ｈ”となる読み出し／再書き込み動作が行われる。
【００３８】
［実施の形態３］
図５は、別の実施の形態によるセルアレイ１の構成を、図１と対応させて示している。セルブロックＭＣＢ０，ＭＣＢ１の一方の端部Ｎ１１，Ｎ２１をそれぞれブロック選択ゲートＱ１０，Ｑ１２を介してビット線ＢＬ，ＢＢＬに接続し、他方の端部Ｎ１２，Ｎ２２をそれぞれブロック選択ゲートＱ１１，Ｑ１３を介してビット線ＢＢＬ，ＢＬに接続することは、実施の形態１と同様である。
【００３９】
この実施の形態は、図１の実施の形態を変形したもので、対をなすセルブロックＭＣＢ０，ＭＣＢ１に一つのプレート線ＰＬを共用させている。即ちセルブロックＭＣＢ０，ＭＣＢ１の中の中間ノードＮ１３，Ｎ２３に選択的に接続される一本のレート線ＰＬが用意されている。プレート線ＰＬを選択的に中間ノードＮ１３，Ｎ２３に接続するために、プレート線ＰＬと中間ノードＮ１３，Ｎ２３の間に介在させたプレート線選択ゲートＱ２１，Ｑ２２が異なる選択線ＰＬＳ，ＢＰＬＳにより駆動されるようにしている。これにより、図１の実施の形態と同様の動作が可能になる。
【００４０】
同様の変形は、図４の実施の形態に対しても可能である。即ち、図５の構成において、プレート線ＰＬ，ＢＰＬを一本にまとめ、プレート線選択ゲートＱ２１，Ｑ２２を別々の選択線で駆動するようにすれば、図４の実施の形態と同様の動作が可能である。
【００４１】
また、図４の実施の形態から容易に推考されるように、セルブロックＭＣＢ０，ＭＣＢ１の他方の端部Ｎ１１，Ｎ２１に選択ゲートを介してプレート線が接続されるようにしてもよい。更に、セルブロック中の中間ノードや両端部以外の他の適当な位置のユニットセル接続ノードに選択ゲートを介してプレート線が接続されるように構成することもできる。
【００４２】
【発明の効果】
以上述べたようにこの発明によれば、ユニットセル端子とプレート線の接続をオンオフ可能とし、且つビット線対間に読み出された信号電圧をユニットセルの強誘電体キャパシタの端子間に直接与えて書き込みを行うことによって、高速書き込みを可能とした強誘電体メモリ装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態による強誘電体メモリのセルアレイ構成を示す図である。
【図２】同強誘電体メモリの動作を説明するためのタイミング図である。
【図３】同強誘電体メモリのユニットセルの書き込み時の接続関係（ｂ）を従来例（ａ）と比較して示す図である。
【図４】他の実施の形態による強誘電体メモリのセルアレイ構成を示す図である。
【図５】他の実施の形態による強誘電体メモリのセルアレイ構成を示す図である。
【図６】従来の強誘電体メモリのセルアレイ構成を示す図である。
【図７】同強誘電体メモリの動作を説明するためのタイミング図である。
【符号の説明】
１…セルアレイ、２…センスアンプ、ＭＣＢ０，ＭＣＢ１…セルブロック、ＭＣ…ユニットセル、Ｔ…セルトランジスタ、Ｃ…強誘電体キャパシタ、Ｑ１０−Ｑ１３…ブロック選択ゲート、Ｑ２１，Ｑ２２…プレート線選択ゲート、ＢＬ，ＢＢＬ…ビット線対、ＷＬ０−ＷＬ７…ワード線、ＰＬ，ＢＰＬ…プレート線、ＢＳ０−ＢＳ３…ブロック選択線。
【図１】
0003984090.tif 000002
【図２】
0003984090.tif 000003
【図３】
0003984090.tif 000004
【図４】
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【図５】
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【図６】
0003984090.tif 000007
【図７】
0003984090.tif 000008