(57)【特許請求の範囲】
【請求項１】
制御ゲートと浮遊ゲートとドレインとソースを有し、電気的に情報の書き込みと消去が可能な浮遊ゲート電界効果トランジスタが、メモリセルアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有する各ブロック内で、各浮遊ゲート電界効果トランジスタのソースに共通に接続されるソース線を有する不揮発性半導体メモリのウェル電圧設定回路であって、
ファウラー・ノーデハイムトンネル現象を用いチャネル消去によって、上記メモリセルアレイを、ブロック単位で消去する消去動作において、
上記浮遊ゲート電界効果トランジスタに消去パルスを印加するときに、消去すべきブロックのメモリセルアレイが配置され、チャネル領域を形成しているウェルに、第１の電圧を印加する第１の電圧供給回路と、
上記消去パルスを印加した後、および、書き込み時と読み出し時に、上記ウェルに基準電圧を印加する第２の電圧供給回路と、
上記消去パルスを印加した後のシャットダウンシーケンスにおいて、上記第２の電圧供給回路の入力電源線に基準電圧を供給する能力が、書き込み時と読み出し時に比べて、小さくなる第４の電圧供給回路とを備え、
上記第２の電圧供給回路が上記ブロック毎に配置され、かつ、上記第４の電圧供給回路が全ブロックに対して１つだけ設置されると共に、上記第２の電圧供給回路は上記入力電源線に供給された電圧を上記ウェルに印加することを特徴とする不揮発性半導体メモリのウェル電圧設定回路。
【請求項２】
請求項１に記載の不揮発性半導体メモリのウェル電圧設定回路において、
上記第４の電圧供給回路は、
抵抗等価素子と第１のＮ−ＭＯＳトランジスタとで構成され、
上記第１の電圧供給回路による消去パルス印加後に、上記第２の電圧供給回路の入力電源線に、上記抵抗等価素子のみを通して、上記ウェルに基準電圧を印加するための電圧を供給し、
読み出し時と書き込み時には、上記第１のＮ−ＭＯＳトランジスタをオンし、この第１のＮ−ＭＯＳトランジスタと抵抗等価素子を通して、上記第２の電圧供給回路の入力電源線に、上記ウェルに基準電圧を印加するための電圧を供給することを特徴とする不揮発性半導体メモリのウェル電圧設定回路。
【請求項３】
請求項１に記載の不揮発性半導体メモリのウェル電圧設定回路において、
上記第４の電圧供給回路は、
上記第１のＮ−ＭＯＳトランジスタと第２のＮ−ＭＯＳトランジスタで構成され、
上記第１の電圧供給回路による消去パルス印加後に、上記ウェルに基準電圧を印加するための電圧を、ゲート電圧が電源電圧である第２のＮ−ＭＯＳトランジスタを通して、上記第２の電圧供給回路の入力電源線に供給し、
読み出し時と書き込み時には、同時に、上記第１のＮ−ＭＯＳトランジスタをオンして、上記ウェルに基準電圧を印加するための電圧を、上記第２の電圧供給回路の入力電源線に供給することを特徴とする不揮発性半導体メモリのウェル電圧設定回路。
【請求項４】
制御ゲートと浮遊ゲートとドレインとソースを有し、電気的に情報の書き込みと消去が可能な浮遊ゲート電界効果トランジスタが、メモリセルアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有する各ブロック内で、各浮遊ゲート電界効果トランジスタのソースに共通に接続されるソース線を有する不揮発性半導体メモリのウェル電圧設定回路であって、
ファウラー・ノーデハイムトンネル現象を用いチャネル消去によって、上記メモリセルアレイを、ブロック単位で消去する消去動作において、
上記浮遊ゲート電界効果トランジスタに消去パルスを印加するときに、消去すべきブロックのメモリセルアレイが配置され、チャネル領域を形成しているウェルに、第１の電圧を印加する第１の電圧供給回路と、
上記消去パルスを印加した後、および、書き込み時と読み出し時に、上記ウェルに基準電圧を印加する第２の電圧供給回路と、
上記第１の電圧供給回路による消去パルス印加終了後に、上記ウェルの電位を、一旦、上記消去パルスを印加した時の電位と基準電圧の間の中間レベルにする中間電圧を上記第２の電圧供給回路の入力電源線に供給する中間電圧供給回路と、
上記消去パルスを印加した後のシャットダウンシーケンスでは、上記中間電圧供給回路で上記ウェルの電位を上記中間レベルにした後、基準電圧を上記第２の電圧供給回路の入力電源線に印加させる基準電圧供給回路を有し、
上記第２の電圧供給回路が上記ブロック毎に配置されると共に、上記中間電圧供給回路と基準電圧供給回路が全ブロックに対して１つだけ設置され、
上記中間電圧供給回路の電流供給能力が上記基準電圧供給回路の電流供給能力よりも小さく、かつ、上記基準電圧供給回路は、読み出し時と書き込み時にも上記基準電圧を第２の電圧供給回路の入力電源線に印加すると共に、上記第２の電圧供給回路は、上記入力電源線に供給された電圧を上記ウェルに印加することを特徴とする不揮発性半導体メモリのウェル電圧設定回路。
【請求項５】
請求項１乃至４のいずれか１つに記載のウェル電圧設定回路を内蔵したことを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリを消去するウェル電圧設定回路に関し、特に、チャネル消去方式を用いた不揮発性半導体メモリの消去時のラッチアップを防止できる不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられているフラッシュメモリとしては、ＥＴＯＸ(Intelの登録商標)型フラッシュメモリセルがある。図１０に、このＥＴＯＸ型フラッシュメモリセルの模式的な断面を示す。このＥＴＯＸ型フラッシュメモリセルは、ソース１０６とドレイン１０７との間の基板１０８上に、トンネル酸化膜１０５を介してフローティングゲート１０３が形成され、さらに、層間絶縁膜１０２を介して、コントロールゲート１０１が形成されている。
【０００３】
次に、このＥＴＯＸタイプのフラッシュメモリセルの動作原理を説明する。このメモリセルは、表１に示す電圧条件のように、書き込み時は、コントロールゲート１０１に、電圧Ｖpp(例えば、１０Ｖ)を印加し、ソース１０６に基準電圧Ｖss(例えば０Ｖ)、ドレイン１０７に６Ｖの電圧を印加する。
【０００４】
これにより、チャネル層では、多くの電流が流れ、ドレインサイドの電界が高い部分で、ホットエレクトロンが発生し、フローティングゲート１０３に電子が注入され、このメモリセルのしきい値電圧が上昇する。図１１に、そのしきい値電圧分布状態を示す。
【０００５】
【表１】
表１  従来の各モードの印加電圧
0003883391.tif 000002
【０００６】
一方、消去時には、コントロールゲート１０１に電圧Ｖnn(例えば−９Ｖ)、ソース１０６に電圧Ｖpe(例えば４Ｖ)を印加し、ソースサイドでフローティングゲート１０３から電子を引き抜き、メモリセルのしきい値電圧を低下させる。図１１に、このしきい値電圧分布状態を示す。図１１において、縦軸は、メモリセルの個数Ｎを示し、横軸はメモリセルのしきい値電圧を示す。このイレース動作時には、ＢＴＢＴ(Band To Band Tunneling)電流が流れ、同時に、ホットホール,ホットエレクトロンが発生する。このうち、ホットエレクトロンは基板１０８の方向に流れてしまう。一方、ホットホールは、トンネル酸化膜１０５側へ引かれ、トンネル酸化膜１０５内にトラップされる。この現象が一般的に、信頼性を悪化させると言われている。
【０００７】
また、上記メモリセルの読み出しは、ドレイン１０７に１Ｖを印加し、コントロールゲート１０１に５Ｖを印加する。ここで、このメモリセルがイレース状態で、しきい値電圧が低い場合には、セルに電流が流れ、その記憶情報は、”１”と判定される。一方、このメモリセルがプログラム状態で、しきい値電圧が高い場合、メモリセルに電流が流れず、その記憶情報は、”０”と判定される。
【０００８】
この動作方式を用いた問題点としては、上述したように、消去時にソースサイドで発生するＢＴＢＴ電流によってメモリセルの信頼性が劣化する点にある。
【０００９】
この問題を解決する手段の１つとして、消去時に、ＢＴＢＴ電流が発生しないチャネル消去を用いる手法がある。この手法については、特開平１１−３９８９０号公報において開示されている。なお、この手法の書き込みと読み出し動作は、上記したソースサイド消去方式の場合と同様である。
【００１０】
図１９に、このチャネル消去方式の動作原理を示す。図１９に示すように、消去時には、層間絶縁膜１９２上のコントロールゲート１９１につながるワード線に、電圧Ｖnn(例えば−９Ｖ)を印加し、ソース１９５とウェル１９７には、電圧Ｖesc(例えば＋６Ｖ)を印加する。また、ソース１９５はＯＰＥＮ状態でもよい。これにより、チャネル層とフローティングゲート１９３間のトンネル酸化膜１９４に強い電界が印加され、ＦＮ(ファウラー・ノーデハイム)トンネル現象により、フローティングゲート１９３から電子が引き抜かれ、しきい値が低下する。この場合の電圧印加条件を次の表２に示す。
【００１１】
【表２】
表２  従来の各モードの印加電圧
0003883391.tif 000003
【００１２】
このとき、ソース１９５とウェル(well)１９７の電位(Ｖｐ−well)は等しいので、ソース１９５と上記ウェル１９７の電位Ｖｐ−wellとの境界部では、電界が集中せず、ＢＴＢＴ電流は発生しない。結果として、ホットホールは発生しないことから、トンネル酸化膜１９４でのトラップもなく、メモリセルの信頼性は向上する。
【００１３】
次に、図２０に、図１９に示したチャネル消去方式を行うメモリセルの構造断面をより詳細に示す。この構造は、トリプルウェル構造と呼ばれている構造であり、Ｎ−ウェル２０９が、メモリセルが形成されているＰ−ウェル２０４と基板２０８とを電気的に分離するために設けられている構造になっている。
【００１４】
ここで、Ｐ−基板２０８には基準電圧(例えば０Ｖ)を印加し、ドレイン２０７に接続されているビット線ＢＬをフローティング状態にし、さらにソース２０６に接続されているとコンタクト領域２０５に接続されている線ＣＡには、電圧Ｖesc(例えば６Ｖ)を印加して、Ｐ−ウェル２０４に電圧Ｖescを印加する。上記共通ソース線ＣＳは、ブロック内のソースを共通に接続する線である。
【００１５】
さらに、コントロールゲート２０１には、コントロールゲート２０１に接続されているワード線ＷＬを通じて、電圧Ｖnn(例えば−９Ｖ)を印加し、さらに、Ｎ−ウェル２０９には、電圧Ｖnw(例えば６Ｖ以上)を印加する。
【００１６】
これにより、ソース２０６とＰ−ウェル２０４を同電位にして、チャネル消去がなされる。
【００１７】
なお、図２０において、符号Ｎで示した領域は、Ｎ＋拡散領域であり、Ｎ−ウェル２０９に電気的接続を行うためのコンタクト領域を表している。また、図２０において、符号Ｐで示した領域は、Ｐ＋拡散領域であり、Ｐ−ウェル２０４に電気的接続を行うためのコンタクト領域を表している。
【００１８】
消去時(書き込み時および読み出し時も同様)に、先の様々な電圧を印加するための駆動回路(ドライバ)として、メモリセルアレイの周辺部にはワード線ＷＬを駆動するワード線駆動回路、ビット線ＢＬを駆動するビット線駆動回路、共通ソース線を駆動する共通ソース線駆動回路、さらにはＮ−ウェル駆動回路およびＰ−ウェル駆動回路が配置されている。
【００１９】
さらに、これら駆動回路に各種電圧を供給するため、電源電圧から正の高電圧を昇圧して発生させる正電圧チャージポンプ回路、逆に電源電圧から負の高電圧を昇圧させて発生させる負電圧チャージポンプ回路、これらチャージポンプ回路からの出力を入力して降圧させて各種電圧を発生させると共にそれらの電圧を安定化させて出力するレギュレータ回路等が配置されている。
【００２０】
上記メモリセルアレイの周辺の回路のうち、特に、消去時に必要な構成を図１５に示す。また、図１２には、１ブロックが６４ｋＢのメモリセルアレイの１ブロック分を示す。これらのメモリセルが１つのＰ−ウェル内に形成されている(図１７参照)。
【００２１】
図１２に示すように、１ブロックのメモリセルアレイは、複数のメモリセルＭＳがアレイ上に配列されて構成されている。このワード線ＷＬ０には、５１２個のメモリセルＭＳのコントロールゲートが接続され、ワード線ＷＬ１〜ＷＬ１０２３についても同様である。
【００２２】
また、ビット線ＢＬ０には、１０２４個のメモリセルＭＳのドレインが接続され、ビット線ＢＬ１〜ＢＬ５１１についても同様である。
【００２３】
また、同一ブロック内のメモリセルＭＳのソースは共通ソース線ＳＬに接続されている。
【００２４】
さらに、同一ブロック内のメモリセルＭＳのウェル部は、共通のＰ−ウェルに形成されており、この共通のＰ−ウェルには端子ＰＷから電圧が印加される。図１５に示すように、このメモリセルアレイ１５３の外周部には、先のワード線ＷＬ０〜ＷＬ１０２３を各々駆動する１０２４個のワード線ドライバ(ワード線駆動回路)１５２が配置されている。
【００２５】
消去パルス印加時は、電源電圧から負の高電圧を昇圧して発生させる負電圧チャージポンプ回路１５１から出力された電圧Ｖnn(例えば、−９Ｖ)が低位側電圧としてワード線ドライバ１５２に入力されている。
【００２６】
一方、ワード線ドライバ１５２の高位側電圧線ＶＰＸに、基準電圧Ｖssが入力されている。この高位側電圧線ＶＰＸは、書込み時に１０Ｖとなり、読出し時に５Ｖとなるが、消去パルス印加時はレギュレータ回路１５８の動作は停止しており、基準電圧Ｖssに固定されている。
【００２７】
ワード線ドライバ１５２は、図示していないデコーダ回路からのデコーダ信号により動作する。このデコーダ回路は、書込み、読出し時には、順次選択されたワード線に、上述の表２に示すコントロールゲート電圧を印加し、消去時には、ブロック単位あるいは全ブロックのワード線を選択して、所定の電圧を印加するような制御信号を発生する。また、非選択ワード線には、基準電圧Ｖssが出力されるように、ワード線ドライバ１５２を制御する。
【００２８】
また、電源電圧から正の高電圧を昇圧して発生させる高電圧チャージポンプ回路１６０からの出力(消去パルス印加時は例えば８Ｖ)をレギュレータ回路１５７で安定化した電圧(消去パルス印加時は例えば６Ｖ)を、Ｐ−ウェルドライバ１５６およびＮ−ウェルドライバ１５５に供給している。Ｐ−ウェルドライバ１５６は、この電圧を端子ＰＷ(図２０参照)に出力し、Ｎ−ウェルドライバ１５５は、この電圧を端子ＮＷ(図２０参照)に出力する。
【００２９】
なお、図１５に示すブロック図では、ビット線ＢＬを駆動するビット線駆動回路、および、共通ソース線を駆動する共通ソース線駆動回路を省略している。
【００３０】
次に、イレース時における、このチャネル消去方式のウェル側の駆動回路の動作を説明する。イレースが開始されると、負電圧チャージポンプ１５１が動作して、ワード線ＷＬに負電圧Ｖnn(例えば−９Ｖ)が出力される。また、正電圧チャージポンプ１６０が動作して、正の電圧(例えば８Ｖ)が出力される。このチャージポンプ出力電圧を、レギュレータ回路１５７により６Ｖの安定化出力にして、Ｎ−ウェルドライバ１５５に入力する。Ｎ−ウェルドライバ１５５の出力は６Ｖになり、図１７に示すメモリセルアレイのＮ−ウェル１７９には、端子ＮＷから６Ｖが出力される。
【００３１】
なお、Ｎ−ウェル駆動回路(ドライバ)１５５は、既知の技術で構成されており、ここでのより詳細な説明は省略する。
【００３２】
また、Ｐ−ウェルの電位も同様に、正電圧チャージポンプ回路１６０からの出力(例えば８Ｖ)が入力されて、６Ｖの安定化出力を出力するレギュレータ回路１５７を介して、端子ＰＷに６Ｖが入力され、図１７におけるコンタクト領域１７５(すなわちＰ拡散領域)に入力され、Ｐ−ウェル１７４は６Ｖの電位となる。
【００３３】
次に、図１６に、Ｐ−ウェル駆動回路(ドライバ)１５６の一例を示す。また、図２１に、図１６における高電圧レベルシフター回路１６３の構成例を示す。このＰ−ウェルドライバ１５６は、電圧線hhersに６Ｖが印加され、信号erswelがハイレベル(電源電圧レベル、例えば５Ｖ以下)になると、Ｎ−ＭＯＳトランジスタ１６２は、オフ状態になる。一方、高電圧レベルシフター回路１６３では、Ｐ−ＭＯＳトランジスタ２１３とＮ−ＭＯＳトランジスタ２１２がオンし、Ｐ−ＭＯＳトランジスタ２１１とＮ−ＭＯＳトランジスタ２１４がオフする。これにより、高電圧レベルシフター回路１６３の出力２１６からは、Ｌ(Ｌow)レベル(例えば基準電圧Ｖss)が出力され、図１６のＰ−ＭＯＳトランジスタ１６１がオンして、端子ＰＷは、電圧線hhersの電位レベル(６Ｖ)となる。
【００３４】
一方、信号erswelとして、Ｌレベル(例えば基準電圧Ｖss)が入力されると、端子ＰＷは、Ｌレベル(例えば基準電圧Ｖss)となる。
【００３５】
次に、消去パルス印加が終了し、ウェル、ワード線電圧がともに基準電圧となるシャットダウンシーケンスについて説明する。このシャットダウンシーケンスが実行されると、信号erswelがＬレベルになり、Ｐ−ＭＯＳトランジスタ１６１がオフし、Ｎ−ＭＯＳトランジスタ１６２がオンする。これにより、図１７のＰ−ウェル１７４が基準電圧Ｖssヘフォース(force)される。さらに、ワード線ＷＬ側も、この基準電圧Ｖssヘフォースされ、最後に、正電圧チャージポンプ１６０および負電圧チャージポンプ１５１が止められる。
【００３６】
図１４に、上記消去パルス印加終了後のシャットダウンシーケンスにおけるワード線電圧とＰ−ウェル電圧の波形の一例を示す。図１４において、原点が消去パルス印加終了時点である。
【００３７】
図１４に示すように、図１７のＰ−ウェル１７４が、基準電圧Ｖssヘフォースされるタイミングにおいて、ワード線電圧が、−９Ｖからさらに、１Ｖ程度低下し、−１０Ｖ程度になっている。その後、このワード線電圧は、ゆっくりと、０Ｖにフォースされている。このような現象が発生する理由を以下の(i),(ii),(iii)の順に説明する。
【００３８】
(i) Ｐ−ウェル電圧が、基準電圧Ｖssヘフォースされる動作が急峻な理由
(ii) ワード線電圧が、一旦、−９Ｖから−１０Ｖ程度まで低下している理由
(iii) ワード線電圧が、基準電圧Ｖssヘフォースされる動作が緩慢(ブロード)な理由
上記(i)ついては、書き込み時の動作に関係がある。最初に、チャネル消去方式を用いる時のメモリセルの構成について述べる。図１７に示すように、メモリセルがアレイを形成している部分の断面構造では、Ｎ−ウェル１７９によって、Ｐ基板１７８と電気的に分離されたＰ−ウェル１７４内に、メモリセルが形成されている。なお、図１７において、１７１はコントロールゲート、１７２はフローディングゲート、１７３,１７５はコンタクト領域、１７６はソース、１７７はドレインであり、コントロールゲート１７１にワード線ＷＬが接続されている。
【００３９】
トリプルウェル構造は、消去時に、Ｐ−ウェル１７４に、正の電圧(例えば６Ｖ)を印加するために必要な構成である。したがって、Ｐ−ウェル１７４内に存在するメモリセルは、一括消去で消去される１ブロック分のメモリセル(例えば６４ＫＢ)である。この場合、Ｐ−ウェル１７４に、電圧を供給する端子は、メモリセルアレイ内の外周部のみに配置される。通常の場合、Ｐ−ウェル１７４は、基板１７８と電気的に接続されている。
【００４０】
一方、書き込み時には、上述のように、チャネルに多くの電流(例えば１セル当たり５００μＡ)が流れ、プログラムが行なわれる。このとき、同時に、基板１７８側にも電流が流れ込む(例えば１セル当たり１００μＡ)。したがって、例えば、このプログラムが、８ビット同時に行われる場合には、基板１７８側に流れる電流は、８００μＡ程度になる。この電流を、図１６に示すＰ−ウェルドライバのＮ−ＭＯＳトランジスタ１６２を通して、基準電圧Ｖssヘフォースすることになる。
【００４１】
この場合、Ｐ−ウェル１７４の電位を、基準電圧Ｖssへ確実にフォースする必要があるので、電流ひきこみ能力を大きくするために、トランジスタサイズとしては比較的大きいサイズを必要とする。例えば、チャネル長は、設計ルール上の最小とするが、チャネル幅Ｗ＝１００μｍと広くする。その結果として、消去時のシャットダウンシーケンス時には、このＮ−ＭＯＳトランジスタ１６２を通して、Ｐ−ウェル１７４の電圧がディスチャージされる。これが、Ｐ−ウェル電圧が、図１４のような急峻な波形となる理由である。
【００４２】
次に、上記(ii)のワード線電圧が、図１４のように一旦低下する理由を説明する。ワード線ＷＬとＰ−ウェル１７４間の容量によるカップリングにより、Ｐ−ウェル１７４が６Ｖから基準電圧Ｖssへ急峻にフォースされるとき、ワード線電圧は、さらに負の電圧、例えば、−９Ｖから−１０Ｖとなる。この容量カップリングの等価回路を、図１３に示す。例えば、０.２５μｍを最小加工レベルとするフラッシュメモリセルアレイの１ブロック(６４ＫＢ)では、容量Ｃwwは、
０.７ｆＦ×６４×８×１０２４＝３６７ｐｆ
となり、非常に大きなものになる。したがって、カップリング比も大きくなる。結果として、図１４に示すように、ワード線電圧は、シャットダウンシーケンス時に、−９Ｖから−１０Ｖに低下することになる。
【００４３】
次に、上記(iii)のワード線電圧の基準電圧Ｖssへのフォースがブロードな理由を説明する。通常、ワード線ＷＬを駆動するワード線駆動回路(ドライバ)は、ワード線１本を駆動するものである。このため、図２２に示すように、ワード線ドライバの出力段トランジスタ２２１および２２２は、大容量負荷であるウェルの電位を固定させる必要があるＰ−ウェルドライバと比較して、負荷は少ない。したがって、Ｎ−ウェルドライバの駆動能力は、Ｐ−ウェルドライバほどは必要ない。
【００４４】
さらに、Ｎ−ウェルドライバは、ワード線１本に接続されることから、多数配置する必要がある。このことは、レイアウト面積の増大する要因となる。これらのことから、ワード線ドライバの出力段のトランジスタサイズは比較的小さく抑えられている。
【００４５】
したがって、図１４に示すように、消去パルス印加終了後のワード線電圧はゆっくりと(ブロードに)、−９Ｖから基準電圧Ｖssにフォースされることになる。
【００４６】
なお、図２２に示すワード線ドライバの出力段トランジスタ２２２の駆動能力が小さいことは、図１４に示すように、容量によるカップリングに起因し、Ｐ−ウェル電圧の急峻な動きに対して、ワード線が電圧変動の影響を受け易いことにもつながる。
【００４７】
【発明が解決しようとする課題】
上記従来例において発生する上記現象(ii)が問題となる点について、以下に説明する。
【００４８】
上述の図２２に示すように、ワード線ドライバ１５２は、非反転型高電圧レベルシフタ回路２２３を有し、その出力にＰ−ＭＯＳトランジスタ２２１とＮ−ＭＯＳトランジスタ２２２のゲートが接続されている。このＰ−ＭＯＳトランジスタ２２１のソースとＮ−ウェル(図示せず)が、電圧線ＶＰＸに接続されている。この電圧線ＶＰＸは、書込み時に１０Ｖとなり、読出し時に５Ｖとなるが、消去時には、図１５のレギュレータ回路１５８が動作を停止して基準電圧Ｖssになっている。
【００４９】
一方、Ｎ−ＭＯＳトランジスタ２２２のソースとＰ−ウェルは、電圧線Ｖnnに接続されている。この電圧線Ｖnnは、消去時に、−９Ｖとなるが、書込み時および読み出し時には、図１５のレギュレータ回路１５７の動作が停止して基準電圧Ｖssになっている。そして、このトランジスタ２２１と２２２のドレイン同士が接続されて、ワード線ＷＬに接続されている。
【００５０】
なお、非反転型高電圧レベルシフター回路２２３は、消去時は、デコード回路(図示せず)からのデコード信号ＤＷＬを、基準電圧−Ｖnn間の電圧信号レベルに非反転にレベル変換する。このデコード信号ＤＷＬは、電源電圧と基準電圧との間の電圧レベルの信号である。
【００５１】
次に、このワード線ドライバ１５２のＮ−ＭＯＳトランジスタ２２２で発生する問題を、図１８を参照して説明する。このＮ−ＭＯＳトランジスタ２２２のソース１８４とＰ−ウェル１８６は、電圧Ｖnn(−９Ｖ)であり、ゲート１８１は、上記非反転型高電圧レベルシフター回路２２３からの出力(ここでは基準電圧Ｖss)を受けて、オン状態となっている。また、このＮ−ＭＯＳトランジスタ２２２のドレイン１８５に接続されているワード線ＷＬには、−９Ｖが出力されている状態である。
【００５２】
また、図１８において、符号Ｐで示されるのは、Ｐ＋拡散領域であり、Ｐ−ウェル１８６ヘの電圧供給のためのコンタクト領域１８３である。さらに、符号Ｎで示されるのは、Ｎ＋拡散領域であり、ソース１８４もしくはドレイン１８５の領域を形成している。また、Ｎ−ウェル１８７における符号Ｎは、Ｎ＋拡散領域であり、Ｎ−ウェル１８７ヘの電圧供給のためのコンタクト領域である。
【００５３】
ここで、消去パルスの印加が終了し、シャットダウンシーケンスに入ると、図１４に示すように、ワード線電圧が、一時、−９Ｖから、例えば、−１０Ｖに落ちる場合がある。
【００５４】
このように、Ｐ−ウェル１８６の電位(−９Ｖ)が、ワード線ＷＬに接続されているドレイン１８５の電位(−１０Ｖ)に対して、ビルトイン電圧(０.６Ｖ)を越えた状態が発生すると、ＰＮジャンクション部で順方向バイアスとなり、Ｐ−ウェル１８６からドレイン１８５に電流が流れる。
【００５５】
例えば、Ｐ−ウェル１８６が−９Ｖで、ドレイン１８５が−９.６Ｖ以下となると、ドレイン１８５とＰ−ウェル１８６との間で、順方向バイアスとなり、電流が流れる。このように、順方向バイアスにより電流が流れると、これがトリガになり、局所的なラッチアップが発生することになる。このラッチアップが発生すると誤動作が生じ、最悪の場合には、フラッシュメモリの破壊につながるものである。
【００５６】
そこで、この発明の目的は、フラッシュメモリでチャネル消去を行う場合に、消去パルスの印加が終了した後のシャットダウンシーケンスにおいて、上記ラッチアップを防止できる不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置を提供することにある。
【００５７】
【課題を解決するための手段】
上記目的を達成するため、この発明のウェル電圧設定回路は、制御ゲートと浮遊ゲートとドレインとソースを有し、電気的に情報の書き込みと消去が可能な浮遊ゲート電界効果トランジスタが、メモリセルアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有する各ブロック内で、各浮遊ゲート電界効果トランジスタのソースに共通に接続されるソース線を有する不揮発性半導体メモリのウェル電圧設定回路であって、
ファウラー・ノーデハイムトンネル現象を用いチャネル消去によって、上記メモリセルアレイを、ブロック単位で消去する消去動作において、
上記浮遊ゲート電界効果トランジスタに消去パルスを印加するときに、消去すべきブロックのメモリセルアレイが配置され、チャネル領域を形成しているウェルに、第１の電圧を印加する第１の電圧供給回路と、
上記消去パルスを印加した後、および、書き込み時と読み出し時に、上記ウェルに基準電圧を印加する第２の電圧供給回路と、
上記消去パルスを印加した後のシャットダウンシーケンスにおいて、上記第２の電圧供給回路の入力電源線に基準電圧を供給する能力が、書き込み時と読み出し時に比べて、小さくなる第４の電圧供給回路とを備え、
上記第２の電圧供給回路が上記ブロック毎に配置され、かつ、上記第４の電圧供給回路がブロックに対して１つだけ設置されると共に、上記第２の電圧供給回路は上記入力電源線に供給された電圧を上記ウェルに印加することを特徴としている。
【００５８】
この発明の不揮発性半導体メモリのウェル電圧設定回路では、上記第４の電圧供給回路は、上記消去パルスを印加した後のシャットダウンシーケンスにおいて、上記第２の電圧供給回路の入力電源線に基準電圧を供給する能力が、書き込み時と読み出し時に比べて、小さくなる。したがって、第２の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【００５９】
また、一実施形態の不揮発性半導体メモリのウェル電圧設定回路では、上記第４の電圧供給回路は、
抵抗等価素子と第１のＮ−ＭＯＳトランジスタとで構成され、
上記第１の電圧供給回路による消去パルス印加後に、上記第２の電圧供給回路の入力電源線に、上記抵抗等価素子のみを通して、上記ウェルに基準電圧を印加するための電圧を供給し、
読み出し時と書き込み時には、上記第１のＮ−ＭＯＳトランジスタをオンし、この第１のＮ−ＭＯＳトランジスタと抵抗等価素子を通して、上記第２の電圧供給回路の入力電源線に、上記ウェルに基準電圧を印加するための電圧を供給する。
【００６０】
この実施形態では、上記第４の電圧供給回路は、抵抗等価素子と第１のＮ−ＭＯＳトランジスタとで構成され、上記第１の電圧供給回路による消去パルス印加後に、上記第２の電圧供給回路の入力電源線に、上記抵抗等価素子のみを通して、上記ウェルに基準電圧を印加するための電圧を供給する。したがって、第２の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【００６１】
また、他の実施形態の不揮発性半導体メモリのウェル電圧設定回路では、上記第４の電圧供給回路は、上記第１のＮ−ＭＯＳトランジスタと第２のＮ−ＭＯＳトランジスタで構成され、
上記第１の電圧供給回路による消去パルス印加後に、上記ウェルに基準電圧を印加するための電圧を、ゲート電圧が電源電圧である第２のＮ−ＭＯＳトランジスタを通して、上記第２の電圧供給回路の入力電源線に供給し、
読み出し時と書き込み時には、上記第２のＮ−ＭＯＳトランジスタと共に、上記第１のＮ−ＭＯＳトランジスタをオンして、上記ウェルに基準電圧を印加するための電圧を、上記第２の電圧供給回路の入力電源線に供給する。
【００６２】
この実施形態では、上記第４の電圧供給回路は、上記第１のＮ−ＭＯＳトランジスタと第２のＮ−ＭＯＳトランジスタで構成され、上記第１の電圧供給回路による消去パルス印加後に、上記ウェルに基準電圧を印加するための電圧を、ゲート電圧が電源電圧である第２のＮ−ＭＯＳトランジスタを通して、上記第２の電圧供給回路の入力電源線に供給する。また、上記第４の電圧供給回路は、読み出し時と書き込み時には、上記第２のＮ−ＭＯＳトランジスタと共に、上記第１のＮ−ＭＯＳトランジスタをオンして、上記ウェルに基準電圧を印加するための電圧を、上記第２の電圧供給回路の入力電源線に供給する。
【００６３】
したがって、この実施形態によれば、第２の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【００６４】
また、一実施形態は、制御ゲートと浮遊ゲートとドレインとソースを有し、電気的に情報の書き込みと消去が可能な浮遊ゲート電界効果トランジスタが、メモリセルアレイを形成するように行と列が配置され、各行中の浮遊ゲート電界効果トランジスタの制御ゲートに接続される複数の行線と各列中の浮遊ゲート電界効果トランジスタのドレインに接続される複数の列線を有する各ブロック内で、各浮遊ゲート電界効果トランジスタのソースに共通に接続されるソース線を有する不揮発性半導体メモリのウェル電圧設定回路であって、
ファウラー・ノーデハイムトンネル現象を用いチャネル消去によって、上記メモリセルアレイを、ブロック単位で消去する消去動作において、
上記浮遊ゲート電界効果トランジスタに消去パルスを印加するときに、消去すべきブロックのメモリセルアレイが配置され、チャネル領域を形成しているウェルに、第１の電圧を印加する第１の電圧供給回路と、
上記消去パルスを印加した後、および、書き込み時と読み出し時に、上記ウェルに基準電圧を印加する第２の電圧供給回路と、
上記第１の電圧供給回路による消去パルス印加終了後に、上記ウェルの電位を、一旦、上記消去パルスを印加した時の電位と基準電圧の間の中間レベルにする中間電圧を上記第２の電圧供給回路の入力電源線に供給する中間電圧供給回路と、
上記消去パルスを印加した後のシャットダウンシーケンスでは、上記中間電圧供給回路で上記ウェルの電位を上記中間レベルにした後、基準電圧を上記第２の電圧供給回路の入力電源線に印加させる基準電圧供給回路を有し、
上記第２の電圧供給回路が上記ブロック毎に配置されると共に、上記中間電圧供給回路と基準電圧供給回路が全ブロックに対して１つだけ設置され、
上記中間電圧供給回路の電流供給能力が上記基準電圧供給回路の電流供給能力よりも小さく、かつ、上記基準電圧供給回路は、読み出し時と書き込み時にも上記基準電圧を第２の電圧供給回路の入力電源線に印加すると共に、上記第２の電圧供給回路は、上記入力電源線に供給された電圧を上記ウェルに印加することを特徴としている。
【００６５】
この実施形態では、上記第１の電圧供給回路による消去パルス印加終了後に、上記中間電圧供給回路が、上記第２の電圧供給回路の入力電源線に上記中間電圧を供給して、上記ウェルの電位を、一旦、上記消去パルスを印加した時の電位と基準電圧の間のレベルにした後、上記基準電圧供給回路によって、上記第２の電圧供給回路から、上記ウェルに基準電圧を印加させる。
【００６６】
したがって、この実施形態によれば、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【００６７】
また、他の実施形態の不揮発性半導体メモリ装置は、上記記載のウェル電圧設定回路を内蔵したことを特徴としている。
【００６８】
この実施形態では、上記ウェル電圧設定回路を内蔵したことで、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる不揮発性半導体メモリ装置を提供できる。
【００６９】
【発明の実施の形態】
以下、この発明を図示の実施の形態に基いて詳細に説明する。
【００７０】
(第１参考例)
図１に、この発明の不揮発性メモリのウェル電圧設定回路の第１参考例としてのＰ−ウェルドライバ回路の構成を示す。
【００７１】
この第１参考例のＰ−ウェルドライバ回路は、図１５に示すメモリセルアレイ１５３の周辺回路において、Ｐ−ウェルドライバ回路１５６と置き換えて用いられるものである。
【００７２】
この第１参考例のＰ−ウェルドライバ回路は、高電圧レベルシフタ１５と、この高電圧レベルシフタ１５の出力側にゲートが接続されたＰ−ＭＯＳトランジスタ１１と、上記高電圧レベルシフタ１５の入力側にインバータ１６を介してゲートが接続されたＮ−ＭＯＳトランジスタ１２を有している。このＰ−ＭＯＳトランジスタ１１のドレインとＮ−ＭＯＳトランジスタ１２のドレインとの接続線は、出力端子ＰＷとなる出力線２０に接続されている。また、上記Ｐ−ＭＯＳトランジスタ１１のソースは、信号線hhersに接続され、Ｎ−ＭＯＳトランジスタ１２のソースは、基準電圧Ｖssとなる端子に接続されている。
【００７３】
この出力線２０は、Ｎ−ＭＯＳトランジスタ１３のドレインに接続され、このＮ−ＭＯＳトランジスタ１３のソースは、基準電圧Ｖssとなる端子に接続されている。一方、ノアゲート１７とインバータ１８の直列回路が、上記Ｎ−ＭＯＳトランジスタ１３のゲートに接続されている。このノアゲート１７の入力側には、プログラム信号ｐｇが入力される信号線と読み出し信号readが入力される信号線とが接続されている。
【００７４】
図１に示したＰ−ウェルドライバ回路のＰ−ＭＯＳトランジスタ１１は、メモリセルアレイ１５３に消去パルスを印加する時に、Ｐ−ウェルに、Ｐ−ウェル電圧を供給するものである。
【００７５】
また、上記Ｎ−ＭＯＳトランジスタ１３は、メモリセルアレイ１５３の書き込み時や読み出し時に、Ｐ−ウェルを基準電圧Ｖssヘフォース(force)するものである。上記Ｎ−ＭＯＳトランジスタ１３は、Ｎ−ＭＯＳトランジスタ１２に比べて、駆動能力が大きいトランジスタであり、チャネル長を最小に設定し、かつ、チャネル幅は、例えば１００μｍに設定している。このＮ−ＭＯＳトランジスタ１３の設定は、電流ひきこみ能力を大きくするための設定であり、Ｐ−ウェルの電位を、基準電圧Ｖssへ確実にフォースするためのものである。
【００７６】
一方、上記Ｎ−ＭＯＳトランジスタ１２は、メモリセルアレイに、消去パルスを印加した後に、Ｐ−ウェルをディスチャージし、Ｐ−ウェルの電圧を基準電圧Ｖssヘフォースするためのトランジスタである。このＮ−ＭＯＳトランジスタ１２は、Ｐ−ウェルを基準電圧Ｖssヘフォースさせる時間をゆっくりと緩慢にするために、その駆動能力が、上記Ｎ−ＭＯＳトランジスタ１３の５０分の１程度に設定されている。
【００７７】
この参考例のＰ−ウェルドライバ回路は、図１６に示した従来のＰ−ウェルドライバ回路１５６と異なり、新たなＮ−ＭＯＳトランジスタ１３を備えている。このＮ−ＭＯＳトランジスタ１３は、ソースが基準電圧Ｖssになる端子に接続され、ドレインが出力端子ＰＷに接続された出力線２０に接続されている。このＮ−ＭＯＳトランジスタ１３のゲートには、プログラム信号ｐｇと読出し信号readが、ノアゲート１７とインバータ１８を経由して、入力されるようになっている。
【００７８】
また、Ｎ−ＭＯＳトランジスタ１２は、消去動作時にオンするもので、Ｎ−ＭＯＳトランジスタ１３よりも、駆動能力が小さいトランジスタで構成されている。一方、Ｎ−ＭＯＳトランジスタ１３は、プログラム動作時と読出し動作時にオンするもので、Ｎ−ＭＯＳトランジスタ１２よりも、駆動能力が大きいトランジスタからなる。
【００７９】
プログラム信号ｐｇがハイレベル(例えば、電源電圧レベル５Ｖ以下)である書き込み時、または、読み出し信号readがハイレベル(例えば、電源電圧レベル５Ｖ以下)である読出し時には、Ｎ−ＭＯＳトランジスタ１３がオンする。一方、プログラム信号ｐｇおよび読み出し信号readが基準電圧Ｖssになるそれ以外の時は、Ｎ−ＭＯＳトランジスタ１３はオフ状態になる。
【００８０】
なお、上記消去動作とは、消去パルスをメモリセルに印加することを示しており、この消去パルス印加の後、メモリセルが所定のしきい値電圧(たとえば、図１１に示す３.０Ｖ以下)になったか否かを検証する消去ベリファイはリード動作と一致する。
【００８１】
この消去ベリファイは、読出し動作とほぼ同じ(表２でのコントロールゲートヘの印加電圧を３.０Ｖに設定することが異なる)であるので、ここでは説明を省略している。
【００８２】
したがって、この参考例においてシャットダウンシーケンスとは、消去動作中の消去パルス印加終了後の消去ベリファイヘ移る過程のことを示している。
【００８３】
この参考例において、イレース動作については、基本的に、従来例で示したものと同様である。したがって、ここでは、シャットダウンシーケンスを中心に、この実施形態のＰ−ウェルドライバの動作を中心に説明する。
【００８４】
まず、イレース(消去動作)について説明する。このイレースが始まると、この参考例のＰ−ウェルドライバに入力される信号erswelが、Ｈ(high)レベル(電源電圧レベル例えば５Ｖ以下)となり、Ｐ−ＭＯＳトランジスタ１１がオンする。すると、このＰ−ウェルドライバの出力線２０の出力端子ＰＷに、正の電圧hhers(例えば、６Ｖ)が出力される。
【００８５】
そして、消去パルス印加が終了し、シャットダウンシーケンスが始まると、erswel信号がＬレベル(つまり基準電圧レベルＶss)となる。これにより、Ｐ−ＭＯＳトランジスタ１１がオフし、同時に、Ｎ−ＭＯＳトランジスタ１２がオンする。これにより、このＰ−ウェルドライバの出力線２０は、基準電圧Ｖssヘフォースされる。このとき、Ｎ−ＭＯＳトランジスタ１２の能力が、上述したように、読み出し,書き込み用のＮ−ＭＯＳトランジスタ１３よりも小さいので、Ｐ−ウェルの電圧の立下り波形は、図２に示すように、緩慢な波形になる。
【００８６】
このように、この参考例では、従来例に比べて、Ｐ−ウェルの電圧が、比較的ゆっくりと、基準電圧Ｖssヘフォースされるので、従来の(ii)で説明したような容量カップリングによる影響が小さくなる。したがって、この実施形態のＰ−ウェルドライバによれば、ワード線ＷＬの電圧は、上記Ｐ−ウェル電圧の立下り時にも、少なくとも−９.６Ｖよりも低くなることはない。
【００８７】
したがって、この参考例のＰ−ウェルドライバを、前述の図１５のブロック図におけるＰ−ウェルドライバ１５６と置き換えることによって、前述した図１５のワード線ドライバ１５２のＮ−ＭＯＳトランジスタ２２２の断面構造を示した図１８に示すようなドレイン１８５とＰ−ウェル１８６の順方向バイアスが発生することない。したがって、前述したようなラッチアップが発生することを防止できる。
また、Ｐ-ウェルドライバがスローに基準電圧Ｖssへフォースするトランジスタサイズを最適化することがむずかしい場合のことを考えて、Ｐ-ウェルを基準電圧Ｖssへフォースさせる前に、読み出し信号readを、“Ｈ”状態として、Ｐ-ウェルを基準電圧Ｖssへフォースする方法を用いる場合がある。この時の電圧波形を、図２４に示す。この場合、ワード電圧は、一瞬、深い負の電圧へフォースされることになるが、０.６Ｖ以下(ビルトイン電圧以下)なので、ラッチアップが発生することはない。
【００８８】
そして最後に、図２に示すように、ワード線電圧が基準電圧Ｖssへゆっくりフォースされることになる。
【００８９】
なお、この第１参考例において、書き込み時と読み出し時には、Ｎ−ＭＯＳトランジスタ１２と１３の双方をオンする構成としてももちろん良い。
【００９０】
(第２参考例)
次に、図３に、この発明の不揮発性半導体メモリのウェル電圧設定回路の第２参考例を示す。この第２実施形態は、前述の第１実施形態のＰ−ＭＯＳトランジスタ１１,Ｎ−ＭＯＳトランジスタ１２,高電圧レベルシフタ１５,Ｎ−ＭＯＳトランジスタ１３,インバータ１６,ノアゲート１７,インバータ１８に替えて、Ｐ−ＭＯＳトランジスタ３１,Ｎ−ＭＯＳトランジスタ３２,高電圧レベルシフタ３５,Ｎ−ＭＯＳトランジスタ３３,インバータ３６,ノアゲート３７,インバータ３８を有している。なお、上記各素子の配線は、前述の第１参考例と同じである。
【００９１】
この第２参考例は、上記第１参考例と同じく、基本的に、イレース動作については、従来例で示したものと同様である。したがって、この第２参考例においても、シャットダウンシーケンス動作を中心に説明する。
【００９２】
図３に示すように、この第２参考例は、消去パルス印加時のウェル電圧を供給するためのＰ−ＭＯＳトランジスタ３１を有している。また、書き込み時および読み出し時に、Ｐ−ウェルを基準電圧ＶssヘフォースするためのＮ−ＭＯＳトランジスタ３３を有している。このＮ−ＭＯＳトランジスタ３３は、書き込み時および読み出し時に、Ｐ−ウェルを基準電圧Ｖssヘフォースするため、Ｎ−ＭＯＳトランジスタ３２に比べて、能力が大きいトランジスタであり、チャネル長は最小で、かつ、チャネル幅は、例えば１００μｍにしている。このＮ−ＭＯＳトランジスタ３３の設定は、電流ひきこみ能力を大きくするための設定であり、Ｐ−ウェルの電位を、基準電圧Ｖssへ確実にフォースするためのものである。
【００９３】
また、Ｎ−ＭＯＳトランジスタ３２は、消去動作時に、Ｐ−ウェルをディスチャージし、Ｐ−ウェルの電圧を基準電圧Ｖssヘフォースする。このＮ−ＭＯＳトランジスタ３２は、その駆動能力を、トランジスタ３３の１０分の１程度としている。これにより、上記Ｐ−ウェルの電圧が、従来例に比較して、緩慢に(ゆっくりと)基準電圧Ｖssヘフォースされる。
【００９４】
さらに、この第２参考例では、インバータ３６を構成しているＮ-ＭＯＳトランジスタとＰ−ＭＯＳトランジスタの内のＰ−ＭＯＳトランジスタのサイズを、Ｎ-ＭＯＳトランジスタよりも小さくした。つまり、このインバータ３６のＰ−ＭＯＳトランジスタのサイズを、前述の第１実施形態のインバータ１６のＰ−ＭＯＳトランジスタよりも小さくした。これは、上記消去動作時のＰ−ウェルのディスチャージ時におけるトランジスタ３２の能力を低下させたことになり、図４に示すように、インバータ３６とトランジスタ３２のゲートとの接続点(ノード)の電圧Ｖnode１の立ち上りを緩慢(１００ナノ秒以上)にする。これによって、イレースパルス印加後のＰ−ウェルの電圧のディスチャージ曲線を、図２に示すように、従来例に比べて、緩慢なものにすることができる。
【００９５】
次に、この参考例のイレース動作を説明する。イレース動作が始まると、この参考例のＰ−ウェルドライバは、信号erswelが、Ｈレベルになり、Ｐ−ＭＯＳトランジスタ３１がオンし、出力線４０から出力端子ＰＷに、正の電圧(例えば６Ｖ)が出力される。そして、このパルス印加が終了すると、シャットダウンシーケンスが始まるので、信号erswelが、Ｌレベルとなる。これにより、Ｐ−ＭＯＳトランジスタ３１がオフし、同時に、Ｎ−ＭＯＳトランジスタ３２がオンする。これにより、Ｐ−ウェルは、基準電圧Ｖssヘフォースされる。
【００９６】
このとき、上記したように、Ｎ−ＭＯＳトランジスタ３２の能力が、Ｎ−ＭＯＳトランジスタ３３よりも小さく、かつ、図４に示すように、オンへの立ち上がり時間も長いことから、Ｐ-ウェルの電圧波形は、図２に示すような波形になる。
また、Ｐ-ウェルドライバがスローに基準電圧Ｖssへフォースするトランジスタサイズを最適化することがむずかしい場合のことを考えて、Ｐ-ウェルを基準電圧Ｖssへフォースさせる前に、読み出し信号readを、“Ｈ”状態として、Ｐ-ウェルを基準電圧Ｖssへフォースする方法を用いる場合がある。この時の電圧波形を、図２４に示す。この場合、ワード電圧は、一瞬、深い負の電圧へフォースされることになるが、０.６Ｖ以下(ビルトイン電圧以下)なので、ラッチアップが発生することはない。
【００９７】
このように、この第２参考例によれば、Ｐ−ウェルを、従来よりも緩慢に、基準電圧Ｖssヘフォースさせることができるので、前述のワード線ＷＬとＰ−ウェルとの容量カップリングによる影響が小さくなる。したがって、この実施形態によれば、ワード線ＷＬの電圧は、上記Ｐ−ウェル電圧の立下り時に、少なくとも−９.６Ｖより低くなることはない。
【００９８】
したがって、この参考例のＰ−ウェルドライバを、前述の図１５のブロック図におけるＰ−ウェルドライバ１５６と置き換えることによって、前述した図１５のワード線ドライバ１５２の断面構造を示した図１８に示すようなドレイン１８５とＰ−ウェル１８６の順方向バイアスが発生することない。したがって、前述したようなラッチアップが発生することを防止できる。
【００９９】
そして最後に、図２に示すように、ワード線電圧が基準電圧Ｖssへゆっくりフォースされることになる。
【０１００】
(第３参考例)
次に、図５に、この発明の第３参考例を示す。この第３参考例のＰ−ウェルドライバは、第１の高電圧レベルシフタ５５と第２の高電圧レベルシフタ５６を備えている。この第１の高電圧レベルシフタ５５の出力側に、Ｐ−ＭＯＳトランジスタ５１のゲートが接続され、第２の高電圧レベルシフタ５６の出力側に、Ｎ−ＭＯＳトランジスタ５２のゲートが接続されている。
【０１０１】
上記第１,第２の高電圧レベルシフタ５５,５６の入力側には、信号erswelを入力する信号線が接続されている。また、この第１の高電圧レベルシフタ５５に信号線hhersが接続されている。この信号線hhersは、上記Ｐ−ＭＯＳトランジスタ５１のソースに接続されている。また、このＰ−ＭＯＳトランジスタ５１のドレインは、Ｎ−ＭＯＳトランジスタ５２のドレインに接続されている。そして、上記両ドレインの接続線は出力線５７に接続され、この出力線５７は、Ｐ-ウェルに接続される端子ＰＷに接続されている。
【０１０２】
また、上記第２の高電圧レベルシフタ５６に信号線hhbiasが接続されている。この第２の高電圧レベルシフタ５６は、図２３に示すように、Ｐ−ＭＯＳトランジスタ２３１とＮ−ＭＯＳトランジスタ２３２からなり、トランジスタ２３１と２３２のゲートが信号erswelを入力する信号線２２３に接続されている。また、トランジスタ２３１と２３２のドレインが端子ＰＷにつらなる信号線２３４に接続されている。また、トランジスタ２３１のソースは、信号線hhbiasに接続されている。また、トランジスタ２３２のソースは、基準電圧Ｖssとなる端子に接続されている。
【０１０３】
この第３参考例では、イレース動作については、基本的に、従来例で説明した内容と同様である。したがって、シャットダウンシーケンス動作を中心に、動作を説明する。
【０１０４】
図５に示すように、この第３参考例のＰ−ウェルドライバが備えるＰ−ＭＯＳトランジスタ５１は、消去パルス印加時のウェル電圧を供給するためのものである。また、Ｎ−ＭＯＳトランジスタ５２は、書き込み時,読み出し時および消去パルス印加後のシャットダウンシーケンス時に、Ｐ−ウェルを基準電圧Ｖssヘフォースするためのものである。
【０１０５】
このＮ−ＭＯＳトランジスタ５２は、書き込み時,読み出し時のために、Ｐ−ウェルを基準電圧Ｖssヘフォースするための能力が大きいトランジスタであり、チャネル長が最小で、かつ、チャネル幅が例えば１００μｍに設定されている。このＮ−ＭＯＳトランジスタ５２の設定は、電流引き込み能力を大きくするための設定であり、Ｐ−ウェルの電位を、基準電圧Ｖssへ確実にフォースするためのものである。
【０１０６】
この第３参考例は、このＮ−ＭＯＳトランジスタ５２をドライブするための第２レベルシフタ５６を備えた点が、第１,第２参考例と異なっている。
【０１０７】
この第２レベルシフタ５６は、図２３に示すように、Ｐ−ＭＯＳトランジスタ２３１のソースに信号線hhbiasが接続され、Ｎ−ＭＯＳトランジスタ２３２のソースが基準電圧Ｖssとなる端子に接続されたインバータで構成してよい。このＰ−ＭＯＳトランジスタ２３１とＮ−ＭＯＳトランジスタ２３２とはドレイン同士が接続されて端子ＰＷに接続され、ゲート同士が接続されて、信号erswelが入力されるようになっている。書き込み時および読み出し時において、上記信号線hhbiasには、電源電圧Ｖccもしくはそれ以上の電圧が印加される。
【０１０８】
一方、消去動作時には、上記信号線hhbiasには、１Ｖ程度の電圧を印加することによって、Ｎ−ＭＯＳトランジスタ５２の能力を低下させ、Ｐ−ウェルのディスチャージ電圧波形を、図２に示すように、従来例に比べて、緩慢な波形にする。
また、Ｐ-ウェルドライバがスローに基準電圧Ｖssへフォースするトランジスタサイズを最適化することがむずかしい場合のことを考えて、Ｐ-ウェルを基準電圧Ｖssへフォースさせる前に、読み出し信号readを、“Ｈ”状態として、Ｐ-ウェルを基準電圧Ｖssへフォースする方法を用いる場合がある。この時の電圧波形を、図２４に示す。この場合、ワード電圧は、一瞬、深い負の電圧へフォースされることになるが、０.６Ｖ以下(ビルトイン電圧以下)なので、ラッチアップが発生することはない。
【０１０９】
次に、この第３参考例のイレース動作を説明する。このイレース動作が始まると、このＰ−ウェルドライバにおいて、信号erswelが、Ｈレベルとなり、Ｐ−ＭＯＳトランジスタ５１がオンし、出力線５７に接続された出力端子ＰＷに、正の電圧(例えば、６Ｖ)が出力される。そして、このイレース動作のパルス印加が終了すると、シャットダウンシーケンスが始まり、信号erswelが、Ｌレベルとなる。これにより、Ｐ−ＭＯＳトランジスタ５ｌがオフし、同時に、Ｎ−ＭＯＳトランジスタ５２がオンする。
【０１１０】
これにより、Ｐ−ウェルは、基準電圧Ｖssヘフォースされる。このとき、上記したように、信号線hhbiasの電圧が１Ｖ程度となり、Ｎ−ＭＯＳトランジスタ５２の能力が小さくなるので、Ｐ−ウェルの電圧の波形は、図２に示すような波形になる。図２に示すように、Ｐ−ウェルの電圧が、基準電圧Ｖssヘフォースされる波形が、従来例に比べて、緩慢(ゆっくり)なので、上述のような容量カップリングによる影響は小さく、ワード線ＷＬの電圧は少なくとも−９.６Ｖより低くなることはない。
【０１１１】
したがって、この参考例のＰ−ウェルドライバを、前述の図１５のブロック図におけるＰ−ウェルドライバ１５６と置き換えることによって、前述した図１５のワード線ドライバ１５２のＮ-ＭＯＳトランジスタ２２２の断面構造を示した図１８に示すようなドレイン１８５とＰ−ウェル１８６の順方向バイアスが発生することない。したがって、前述したようなラッチアップが発生することを防止できる。
【０１１２】
そして最後に、図２に示すように、ワード線電圧が基準電圧Ｖssへゆっくりフォースされることになる。
【０１１３】
この第３参考例のＰ−ウェルドライバによれば、ブロック毎に設定されるＰ−ウェルドライバに簡単なインバータ構成の反転レベルシフタ５６を追加するだけでよいので、チップ面積の増大を招くおそれはほとんどなくなる。
【０１１４】
(第１実施形態)
次に、図６に、この発明の第１実施形態を示す。この第１実施形態は、Ｐ−ＭＯＳトランジスタ６１のドレインが、Ｎ−ＭＯＳトランジスタ６２のドレインに接続され、この接続線が出力線６６に接続されている。このＮ−ＭＯＳトランジスタ６２のソースは信号線hhersに接続され、ゲートが高電圧レベルシフタ６３の出力側に接続されている。この高電圧レベルシフタ６３の入力側は、信号erswelが入力される信号線に接続されている。この信号線は、インバータ６４の入力側に接続され、このインバータ６４の出力側は、Ｎ−ＭＯＳトランジスタ６２のゲートに接続されている。このＮ−ＭＯＳトランジスタ６２のソースは、入力電源線６０で回路６７に接続されている。
【０１１５】
この回路６７は、信号ｐｇと信号readが入力されるオアゲート６８と、このオアゲート６８に直列接続されたインバータ６９と、このインバータ６９の出力側にゲートが接続されたＮ−ＭＯＳトランジスタ７０を備える。このＮ−ＭＯＳトランジスタ７０のドレインは、上記Ｎ−ＭＯＳトランジスタ６２のソースに接続され、このトランジスタ７０のソースは、基準電圧Ｖssが印加される端子に接続される。また、トランジスタ７０のドレインは、抵抗７１に接続され、この抵抗７１は基準電圧Ｖssが印加される端子に接続されている。
【０１１６】
この第１実施形態のＰ−ウェルドライバでは、基本的に、イレース動作については、従来例で説明した内容と同様であるので、シャットダウンシーケンス動作を中心に説明する。
【０１１７】
この第１実施形態のＰ−ウェルドライバは、図６に示すように、消去パルスを印加する時に、ウェル電圧を供給するためのＰ−ＭＯＳトランジスタ６１を有している。また、このＰ−ウェルドライバは、書き込み時および読み出し時に、Ｐ−ウェルを基準電圧ＶssヘフォースするためのＮ−ＭＯＳトランジスタ７０を備えている。
【０１１８】
このＮ−ＭＯＳトランジスタ７０は、書き込み時と読み出し時に、Ｐ−ウェルを基準電圧Ｖssヘフォースするために、Ｎ−ＭＯＳトランジスタ６２と同じく、能力が大きいトランジスタである。このＮ−ＭＯＳトランジスタ７０は、チャネル長は最小で、かつ、チャネル幅は例えば１００μｍとする。このＮ−ＭＯＳトランジスタ７０の設定は、電流引き込み能力を大きくするための設定であり、Ｐ−ウェルの電位を、基準電圧Ｖssへ確実にフォースするためのものである。
【０１１９】
Ｎ−ＭＯＳトランジスタ６２はブロック毎に配置されており、Ｎ−ＭＯＳトランジスタ７０は、全ブロックに対して１つだけ設置されている。
【０１２０】
なお、書込み時および読み出し時は、Ｎ−ＭＯＳトランジスタ６２とＮ−ＭＯＳトランジスタ７０が共にオン状態となり、双方のトランジスタ７０,６２を介して、出力線６６に電流が流れる。このため、トランジスタ６２も、トランジスタ７０と同様の駆動能力の大きいトランジスタである。
【０１２１】
この実施形態では、消去動作時に消去パルスの印加が終了した後のシャットダウンシーケンス時には、抵抗７１とＮ−ＭＯＳトランジスタ６２を介して、出力線６６に電流が流れるから、この抵抗７１で電流が制限される。
【０１２２】
この抵抗７１とトランジスタ７０は、全ブロック共通であり、この回路６７の付加によるレイアウト面積増加は少ない。
【０１２３】
この回路６７は、書き込み時と読み出し時において、Ｐ−ウェルを基準電圧Ｖssヘフォースする能力を大きくするために、トランジスタ７０をオンする。一方、消去動作時は、ディスチャージを緩慢(ゆっくり)にするために、Ｎ−ＭＯＳトランジスタ７０はオフし、Ｐ−ウェルの基準電圧Ｖssヘのディスチャージは、抵抗７１とＮ−ＭＯＳトランジスタ６２を介して行われる。このＰ−ウェルのディスチャージ波形は、図２に示すように、従来に比較して、緩慢なディスチャージ波形になる。
また、本発明では、Ｐ-ウェルドライバがスローに基準電圧Ｖssへフォースするトランジスタサイズを最適化することがむずかしい場合のことを考えて、Ｐ-ウェルを基準電圧Ｖssへフォースさせる前に、読み出し信号readを、“Ｈ”状態として、Ｐ-ウェルを基準電圧Ｖssへフォースする方法を用いる場合がある。この時の電圧波形を、図２４に示す。この場合、ワード電圧は、一瞬、深い負の電圧へフォースされることになるが、０.６Ｖ以下(ビルトイン電圧以下)なので、ラッチアップが発生することはない。
【０１２４】
次に、図７に、上記第１実施形態の変形例を示す。この変形例では、上記回路６７に替えて、回路７７を備えている。この回路７７は、回路６７の抵抗７１をＮ−ＭＯＳトランジスタ７２に置き換えた回路である。なお、高電圧レベルシフタ８３,Ｐ−ＭＯＳトランジスタ８１,Ｎ−ＭＯＳトランジスタ８２およびインバータ８４は、上述の高電圧レベルシフタ６３,Ｐ−ＭＯＳトランジスタ６１,Ｎ−ＭＯＳトランジスタ６２およびインバータ６４と同じである。
【０１２５】
この変形例は、図７に示すように、消去時のウェル電圧を供給するためのＰ−ＭＯＳトランジスタ８１と、書き込み時と読み出し時にＰ−ウェルを基準電圧ＶssヘフォースするためのＮ−ＭＯＳトランジスタ７０を備えている。Ｎ−ＭＯＳトランジスタ７０は、書き込み時と読み出し時に、Ｐ−ウェルを基準電圧Ｖssヘフォースするために、Ｎ−ＭＯＳトランジスタ７２よりも大きい能力を有している。このＮ−ＭＯＳトランジスタ７０は、チャネル長が最小に設定され、かつ、チャネル幅は例えば１００μｍに設定されている。このＮ−ＭＯＳトランジスタ７０の設定は、電流引き込み能力を大きくするための設定であり、Ｐ−ウェルの電位を、基準電圧Ｖssへ確実にフォースするためのものである。
【０１２６】
図７に示すように、Ｎ−ＭＯＳトランジスタ８２のソース側の接続線(入力電源線)８０に、上記能力の大きいＮ−ＭＯＳトランジスタ７０と、抵抗７１と置換した電流制限用の能力の小さいＮ−ＭＯＳトランジスタ７２が並列接続されている。このトランジスタ７０と７２は、全ブロック共通であり、この回路７７の付加によるレイアウト面積増加は少ない。
【０１２７】
この回路７７は、書き込み時および読み出し時において、Ｐ-ウェルの電位を基準電圧Ｖssヘフォースする能力を大きくするために、Ｎ−ＭＯＳトランジスタ７０がオンする。一方、消去時は、Ｐ-ウェルのディスチャージをゆっくりにするために、Ｎ−ＭＯＳトランジスタ７０はオフし、トランジスタの能力がトランジスタ７０の５０分の１程度であるＮ−ＭＯＳトランジスタ７２のみがオンする。したがって、このＰ-ウェルの基準電圧Ｖssヘのディスチャージは、Ｎ−ＭＯＳトランジスタ８２を介して、Ｎ−ＭＯＳトランジスタ７２のみで行わせる。これにより、Ｐ−ウェルの電圧のディスチャージ波形を、図２に示すように、従来例に比べて、緩慢にする。
【０１２８】
次に、イレース動作について説明する。このイレース動作が始まると、このＰ−ウェルドライバでは、信号erswelが、Ｈレベルとなり、Ｐ−ＭＯＳトランジスタ８１がオンし、出力線８６に接続されている端子ＰＷに、正の電圧(例えば、６Ｖ)が出力される。そして、パルス印加が終了し、シャットダウンシーケンスが始まると、信号erswelが、Ｌレベルになる。これにより、Ｐ−ＭＯＳトランジスタ８１がオフし、同時に、Ｎ−ＭＯＳトランジスタ８２がオンする。
【０１２９】
これにより、図７の回路においては、トランジスタ７２を通して、Ｐ−ウェルは基準電圧Ｖssヘフォースされる。このとき、上記したように、トランジスタ７２の駆動能力が小さいことにより、Ｐウェルの電圧の波形は、図２に示すように、従来よりも緩慢なものになる。このＰウェルの電圧が基準電圧Ｖssヘフォースされる波形が、従来よりもゆっくりなので、上述した容量カップリングによる影響は小さく、ワード線ＷＬの電圧は少なくとも−９.６Ｖより低くなることはない。したがって、この実施形態のＰ−ウェルドライバを、前述の図１５のブロック図におけるＰ−ウェルドライバ１５６と置き換えることによって、前述した図１５のワード線ドライバ１５２のＮ-ＭＯＳトランジスタ２２２の断面構造を示した図１８に示すようなドレイン１８５とＰ−ウェル１８６の順方向バイアスが発生することない。したがって、前述したようなラッチアップが発生することを防止できる。
【０１３０】
最後に、図２に示すように、ワード線ＷＬの電圧が基準電圧Ｖssへゆっくりフォースされることになる。
【０１３１】
なお、上記第１実施形態とその変形例では、第１,第２参考例とは異なり、各ブロックごとにトランジスタが追加されることはなく、全ブロックに共通の回路６７または回路７７を備えれば良いので、レイアウト面積の増大を抑制できる。
【０１３２】
(第２実施形態)
次に、図８に、この発明の第２実施形態のＰ−ウェルドライバの回路を示す。この第２実施形態のＰ−ウェルドライバは、図６に示した第１実施形態の回路６７に換えて、回路９７を備えた点が、前述の第１実施形態と異なる。
【０１３３】
なお、高電圧レベルシフタ９３,Ｐ−ＭＯＳトランジスタ９１,Ｎ−ＭＯＳトランジスタ９２およびインバータ９４は、第１実施形態の高電圧レベルシフタ６３,Ｐ−ＭＯＳトランジスタ６１,Ｎ−ＭＯＳトランジスタ６２およびインバータ６４と同じである。
【０１３４】
この回路９７は、高電圧レベルシフタ７９の出力側が、Ｎ−ＭＯＳトランジスタ７６のゲートに接続され、この高電圧レベルシフタ７９の入力側が、信号erswldelを伝える信号線に接続されている。このＮ−ＭＯＳトランジスタ７６のドレインが電源電圧Ｖccとなる端子に接続され、ソースが接続線９０に接続されている。この接続線９０は、Ｎ−ＭＯＳトランジスタ９２のソースに接続されている。また、この接続線９０は、Ｎ−ＭＯＳトランジスタ７５のドレインに接続されている。また、このＮ−ＭＯＳトランジスタ７５のソースは、基準電圧Ｖssとなる端子に接続されている。また、このＮ−ＭＯＳトランジスタ７５のゲートは、ノアゲート７３とインバータ７４の直列回路の出力側に接続されている。このノアゲート７３の入力側には、信号ｐｇを伝える信号線と信号readを伝える信号線と信号erssを伝える信号線が接続されている。
【０１３５】
この第２実施形態が、前述の第１実施形態と相違している主要なポイントは、共通ウェル線である接続線９０に、抵抗７１に換えて、Ｎ−ＭＯＳトランジスタ７６が接続されている点である。
【０１３６】
このＮ−ＭＯＳトランジスタ７６のソースが共通ウェル線９０に接続され、ドレインが電源電圧Ｖcc(ここでは、例えば２〜３Ｖ)となる端子に接続され、ゲートには反転型高電圧レベルシフター回路７９の出力が接続されている。
【０１３７】
この反転型高電圧レベルシフター回路７９の入力には、信号erwldelが入力され、この信号erwldelがハイレベル(電源電圧レベル)の時、Ｎ−ＭＯＳトランジスタ７６がオンし、信号erwldelがＬレベル(基準電圧レベル)の時、トランジスタ７６がオフ状態となる。
【０１３８】
なお、反転型高電圧レベルシフター回路７９は、ハイレベルがほぼ同レベルかもしくは入力電圧レベル以下のレベルに変換するだけなので、先の図５で示した反転型高電圧レベルシフター回路５６と同じインバータ構成の簡単な回路構成で実現でき、チップ面積増大の問題はない。
【０１３９】
また、ＮＯＲゲート７３は、３入力ゲートであり、書き込み時にハイレベルになる信号ｐｇと、読出し時にハイレベルとなる信号readに加えて、信号erssが入力される。この信号erssは、消去時の消去パルス印加終了後のシャットダウンシーケンスで、信号erwldelがＬレベルに落ちた後、Ｎ−ＭＯＳトランジスタ７５をオンするための信号である。
【０１４０】
この第２実施形態では、基本的にイレース動作については、従来例で示した動作と同様である。したがって、シャットダウンシーケンス動作を中心に、この実施形態のＰ−ウェルドライバの動作を説明する。
【０１４１】
図８に示すように、Ｐ−ＭＯＳトランジスタ９１は、消去パルス印加時のウェル電圧を供給するトランジスタである。また、Ｎ−ＭＯＳトランジスタ７５は、書き込み時と読み出し時に、Ｐ−ウェルを基準電圧Ｖssヘフォースするためのトランジスタである。このＮ−ＭＯＳトランジスタ７５は、書き込み時と読み出し時に、Ｐ−ウェルを基準電圧Ｖssヘフォースするために、Ｎ−ＭＯＳトランジスタ７６に比べて、能力が大きいトランジスタである。Ｎ−ＭＯＳトランジスタ７５は、チャネル長は最小で、かつ、チャネル幅は例えば１００μｍに設定している。このＮ−ＭＯＳトランジスタ７５の設定は、電流引き込み能力を大きくするための設定であり、Ｐ−ウェルの電位を、基準電圧Ｖssへ確実にフォースするためのものである。
【０１４２】
図８に示すように、Ｎ−ＭＯＳトランジスタ９２のソース側に、駆動能力の大きいＮ−ＭＯＳトランジスタ７５と、電源電圧ＶccへフォースするためのＮ−ＭＯＳトランジスタ７６が接続されている。このＮ−ＭＯＳトランジスタ７６のトランジスタサイズは、Ｎ−ＭＯＳトランジスタ７５の駆動能力の５０分の１程度である。このトランジスタ７５と７６は、全ブロック共通であり、この回路９７の付加によるレイアウト面積増加は少ない。この回路９７は、書き込み時、および読み出し時において、トランジスタ７５がオンすることで、Ｐ−ウェルの電位を基準電圧Ｖssヘフォースする能力を大きくしている。
【０１４３】
一方、消去時の消去パルス印加後は、Ｐ−ウェルの電位を、一旦、電源電圧Ｖccヘフォースするために、信号erswldelがハイレベルになることにより、Ｎ−ＭＯＳトランジスタ７６がオンし、その後、トランジスタ７６がオフし、トランジスタ７５を通して、Ｐ−ウェルがディスチャージされ、Ｐ−ウェルの電位が基準電圧Ｖssヘフォース(force)される。結果として、Ｐ−ウェルの電圧のディスチャージカーブは、図６に示す連続的になだらかな曲線ではなく、図９に示すように、途中で平坦となる期間の後に急峻に垂下するカーブとなる。
【０１４４】
次に、イレース動作を説明する。このイレース動作が始まると、信号erwselがＨレベルとなり、Ｐ−ＭＯＳトランジスタ９１がオンし、出力線９６に接続されている端子ＰＷに、正の電圧(例えば、６Ｖ)が出力される。その後、信号ersweldelが、２００ｎｓ(ナノ秒)程度の遅れで、Ｈレベルとなり、共通ウェル線９０が、電源電圧Ｖccとなる。次に、パルス印加が終了し、シャットダウンシーケンスが始まると、信号erswelが、Ｌレベルとなる。これにより、Ｐ−ＭＯＳトランジスタ９１がオフし、同時に、Ｎ−ＭＯＳトランジスタ９２がオンする。これにより、出力端子ＰＷ(つまり、ワード線ＷＬ)は、電源電圧Ｖccへ、一旦、フォースされる。続けて、信号erswldelが、Ｌレベルとなり、トランジスタ７６がオフし、次いで、信号erssがハイレベルとなるので、共通ウェル線９０は急峻に基準電圧Ｖssになり、最終的に、Ｐ-ウェル電圧の波形は、図９に示す波形になる。このシャットダウンシーケンスが終了すると、信号erssは、Ｌレベルに戻る。
【０１４５】
この実施形態では、Ｐ-ウェルの電圧が基準電圧Ｖssヘフォースされる波形が、段階的に基準電圧Ｖssヘフォースされるものになるから、前述の容量カップリングによる影響は小さく、ワード線の電圧は、少なくとも−９.６Ｖよりも低くなることはない。
【０１４６】
したがって、この実施形態のＰ−ウェルドライバを、前述の図１５のブロック図におけるＰ−ウェルドライバ１５６と置き換えることによって、前述した図１５のワード線ドライバ１５２のＮ-ＭＯＳトランジスタ２２２の断面構造を示した図１８に示すようなドレイン１８５とＰ−ウェル１８６の順方向バイアスが発生することはない。したがって、前述したようなラッチアップが発生することを防止できる。
【０１４７】
最後に、図９に示すように、ワード線電圧が、基準電圧Ｖssへゆっくりフォースされることになる。
【０１４８】
この第２実施形態では、前述の第１参考例〜第１実施形態よりも、さらに、放電をゆっくりにし、上記容量カップリングによる電圧低下を防止することができる。この第２実施形態では、Ｐ−ウェル電圧を、一旦、消去電圧と基準電圧Ｖssの中間電位にして、その後、基準電圧Ｖssまで放電させた。なお、上記説明では、上記中間電位を電源電位Ｖcc(例えば２〜３Ｖ)にしたが、例えば、消去時の電圧を６Ｖとし、第１中間電位を４Ｖとし、第２中間電位を２Ｖとし、最後に、電源電位Ｖssとして、２段階以上の中間電位を用いて、放電する方式でもよい。
【０１４９】
【発明の効果】
以上より明らかなように、この発明のウェル電圧設定回路では、第４の電圧供給回路は、消去パルスを印加した後のシャットダウンシーケンスにおいて、第２の電圧供給回路の入力電源線に基準電圧を供給する能力が、書き込み時と読み出し時に比べて、小さくなる。したがって、第２の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【０１５０】
また、一実施形態の不揮発性半導体メモリのウェル電圧設定回路は、上記第４の電圧供給回路は、抵抗等価素子と第１のＮ−ＭＯＳトランジスタとで構成され、第１の電圧供給回路による消去パルス印加後に、第２の電圧供給回路の入力電源線に、上記抵抗等価素子のみを通して、上記ウェルに基準電圧を印加するための電圧を供給する。したがって、第２の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【０１５１】
また、一実施形態の不揮発性半導体メモリのウェル電圧設定回路は、第４の電圧供給回路が、第１のＮ−ＭＯＳトランジスタと第２のＮ−ＭＯＳトランジスタで構成され、第１の電圧供給回路による消去パルス印加後に、上記ウェルに基準電圧を印加するための電圧を、ゲート電圧が電源電圧である第２のＮ−ＭＯＳトランジスタを通して、第２の電圧供給回路の入力電源線に供給する。また、上記第４の電圧供給回路は、読み出し時と書き込み時には、上記第２のＮ−ＭＯＳトランジスタと共に、上記第１のＮ−ＭＯＳトランジスタをオンして、上記ウェルに基準電圧を印加するための電圧を、上記第２の電圧供給回路の入力電源線に供給する。
【０１５２】
したがって、この実施形態によれば、第２の電圧供給回路は、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、能力が小さくなり、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【０１５３】
また、他の実施形態は、第１の電圧供給回路による消去パルス印加終了後に、中間電圧供給回路が、第２の電圧供給回路の入力電源線に中間電圧を供給して、上記ウェルの電位を、一旦、上記消去パルスを印加した時の電位と基準電圧の間のレベルにした後、上記基準電圧供給回路によって、上記第２の電圧供給回路から、上記ウェルに基準電圧を印加させる。
【０１５４】
したがって、この実施形態によれば、書き込み時と読み出し時に比べて、消去パルス印加後のシャットダウンシーケンスでは、上記ウェルをゆっくりと基準電圧に近づけることができる。したがって、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる。
【０１５５】
また、一実施形態の不揮発性半導体メモリ装置は、上記ウェル電圧設定回路を内蔵したことで、上記ウェルとワード線との容量カップリングに起因してワード線電圧を低下させることを防止でき、ワード線ドライバにおける消去時順方向バイアスに起因するラッチアップを防止できる不揮発性半導体メモリ装置を提供できる。
【０１５６】
なお、この発明はワード線が長くなり、ワード線とＰ−ウェル間の寄生容量が大きくなる大容量メモリで有効となる。また、電源電圧が低電圧化して負への昇圧用の負電圧チャージポンプ回路出力段の電流供給能力が不足傾向となった時に有効であり、電池駆動を行なう携帯機器用メモリにその効果を発揮する。
【図面の簡単な説明】
【図１】  この発明の第１参考例のＰ−ウェルドライバ回路図
【図２】  この発明の第１参考例〜第１実施形態のＰ−ウェルドライバ回路での消去時のシャットダウンシーケンスの各ノードの波形図
【図３】  この発明の第２参考例のＰ−ウェルドライバ回路図
【図４】  上記第２参考例のnode１での電圧波形図
【図５】  この発明の第３参考例のＰ−ウェルドライバ回路図
【図６】  この発明の第１実施形態のＰ−ウェルドライバ回路図
【図７】  上記第１実施形態の変形例のＰ−ウェルドライバ回路図
【図８】  この発明の第２実施形態のＰ−ウェルドライバ回路図
【図９】  上記第２実施形態における消去時のシャットダウンシーケンスの各ノードの波形図
【図１０】  フラッシュメモリのセル構造図
【図１１】  フラッシュメモリにおける各モード後のしきい値分布を示す図
【図１２】  フラッシュメモリのアレイ構成の一例を示す図
【図１３】  メモリアレイの等価回路図
【図１４】  従来方式での消去時のシャットダウンシーケンスの各ノードの波形図
【図１５】  消去回路のブロック図
【図１６】  従来のＰ−ウェルドライバ回路図
【図１７】  メモリアレイの断面構造図
【図１８】  消去時にワード線ドライバ回路内で順方向電流が発生する原因を説明する回路図
【図１９】  メモリセルのチャネル消去方式を説明する模式図
【図２０】  上記メモリセルの断面構造図
【図２１】  高電圧レベルシフタ１６３の回路図
【図２２】  ワード線ドライバの回路図
【図２３】  上記第３参考例,第２実施形態での高電圧レベルシフタ５６,７９の回路図である。
【図２４】  本発明における消去時のシャットダウンシーケンスの各ノードの波形図
【符号の説明】
１５,３５,５５,５６,６３,８３,９３,７９,…高電圧レベルシフタ、
１６,１８,３６,３８,６４,６９,８４,６９,７４,９４,…インバータ、
ＰＷ…出力端子、
１１,３１,５１,６１,８１,９１…Ｐ−ＭＯＳトランジスタ、
１２,１３,３２,３３,５２,６２,７０,８２,９２…Ｎ−ＭＯＳトランジスタ、
２０,４０,５７,６６,８６,９６…出力線、
１７,３７,６８,７３…ノアゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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