(57)【特許請求の範囲】
【請求項１】
一つのバッファを有し、アドレス空間が連続する一つのフレームメモリに描画される表示データを読み出して前記バッファに一時記憶し、読み出し要求に応じて前記バッファから表示データを読み出し、読み出した表示データを、表示装置において水平方向に隣接して配置される第１の表示エリアと第２の表示エリアとに分けて表示させる制御を行う表示制御装置であって、
前記バッファは、
オーバーレイの表示データが無い場合、前記第１の表示エリアの基本画面用の表示データと、前記第２の表示エリアの基本画面用の表示データとを、記録領域内で並列に区分して記憶し、
オーバーレイの表示データがある場合、前記第１の表示エリアの基本画面用の表示データと、前記第２の表示エリアの基本画面用の表示データと、前記第１の表示エリアのオーバーレイ画面用の表示データと、前記第２の表示エリアのオーバーレイ画面用の表示データとを、前記記録領域内で並列に区分して記憶することを特徴とする表示制御装置。
【請求項２】
前記フレームメモリから読み出される表示データを、複数のアドレスを指定して前記バッファ内の複数の領域に書き込むように制御する入力シーケンス手段を更に具備したことを特徴とする請求項１記載の表示制御装置。
【請求項３】
前記バッファ内の複数の領域に書き込まれた表示データを、複数のアドレスを指定して読み出すように制御する出力シーケンス手段を更に具備したことを特徴とする請求項２記載の表示制御装置。
【請求項４】
前記バッファから読み出された個々の表示データを一時的に記憶する複数のレジスタを更に具備し、各レジスタは表示データを交互に入出力する２つの記憶部を備えていることを特徴とする請求項１記載の表示制御装置。
【請求項５】
前記入力シーケンス手段及び前記出力シーケンス手段は、前記表示装置における非表示期間の開始前に、次に表示すべきラスタの表示データを先読みするように制御することを特徴とする請求項１記載の表示制御装置。
【請求項６】
一つのバッファを有し、アドレス空間が連続する一つのフレームメモリに描画される表示データを読み出して前記バッファに一時記憶し、読み出し要求に応じて前記バッファから表示データを読み出し、読み出した表示データを、表示装置において水平方向に隣接して配置される第１の表示エリアと第２の表示エリアとに分けて表示させる制御を行う表示制御装置に適用される表示制御方法であって、
オーバーレイの表示データが無い場合、前記第１の表示エリアの基本画面用の表示データと、前記第２の表示エリアの基本画面用の表示データとを、前記バッファが記録領域内で並列に区分して記憶するように制御し、
オーバーレイの表示データがある場合、前記第１の表示エリアの基本画面用の表示データと、前記第２の表示エリアの基本画面用の表示データと、前記第１の表示エリアのオーバーレイ画面用の表示データと、前記第２の表示エリアのオーバーレイ画面用の表示データとを、前記バッファが前記記録領域内で並列に区分して記憶するように制御することを特徴とする表示制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示制御装置及び表示制御方法に関し、特にフレームメモリから読み出したデータをＬＣＤ等の表示装置へ転送して高精細な画面表示を実現する表示制御装置及び表示制御方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置（ＬＣＤ）やプラズマディスプレイパネルなどの表示装置においては、その表示部（表示画面）の大型化が望まれる傾向にあり、これと同時に高精細な画面表示を実現することが望まれている。
【０００３】
ところで、表示部の大型化が進むと、リフレッシュレート垂直周波数が下がることとなり、人間の目にとってはちらつきが感じられる。例えばＬＣＤの場合には、ちらつきを生じさせないためには少なくとも６０Ｈｚを下回らないようにする必要がある。
【０００４】
このような問題に対処するための方法として、複数の表示装置を隣接して設置し、これにより一つのディスプレイ（表示部）を擬似的に構成することが考えられる。ここで例えば、ｎ個の表示装置を設けた場合には、これらに対応する同じ数の（ｎ個の）フレームメモリを設ける必要がある。また、そのような場合、フレームメモリからデータを読み出して表示装置にデータを送るに際し、そのデータを制御装置内で一時保存しておくための内部バッファもｎ個分が必要となる。そのときのシステム構成例を図１２に示す。なお、この図１２は、システムを簡単化して表現しており、表示装置，フレームメモリ及び内部バッファがそれぞれ２つの場合を示している。
【０００５】
【発明が解決しようとする課題】
ところで、従来のシステムでは、一つのフレームメモリではなく、上述したように複数のフレームメモリを使用して構成される。複数のフレームメモリは独立して設けられているため、これら複数のフレームメモリのアドレス空間は２次元的には連続しておらず、各フレームメモリ間においてアドレス空間の境目が存在する。そのため、フレームメモリに対して表示データを描画する度に各フレームメモリ間の境目を意識しなければならないという問題があり、また実際に描画性能を向上させることができないという問題がある。
【０００６】
また、従来のシステムでは、複数のフレームメモリから読み出された表示データが１フレームの画像として複数の表示装置に表示される際、各表示装置の境目付近が不自然に感じられるという問題がある。
【０００７】
また、従来のシステムでは、フレームメモリを複数設ける必要があるだけでなく、内部バッファもフレームメモリと同じ数だけ設ける必要があるため、回路規模が大きくなり、システムの小型化や少スペース化を図ることができないという問題がある。
【０００８】
本発明は、上記事情に鑑みてなされたもので、描画性能を低下させることなくコンパクトな構成により高精細で自然な画像を表示することのできる表示制御装置及び表示制御方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る表示制御装置は、一つのバッファを有し、アドレス空間が連続する一つのフレームメモリに描画される表示データを読み出して前記バッファに一時記憶し、読み出し要求に応じて前記バッファから表示データを読み出し、読み出した表示データを、表示装置において水平方向に隣接して配置される第１の表示エリアと第２の表示エリアとに分けて表示させる制御を行う表示制御装置であって、前記バッファは、オーバーレイの表示データが無い場合、前記第１の表示エリアの基本画面用の表示データと、前記第２の表示エリアの基本画面用の表示データとを、記録領域内で並列に区分して記憶し、オーバーレイの表示データがある場合、前記第１の表示エリアの基本画面用の表示データと、前記第２の表示エリアの基本画面用の表示データと、前記第１の表示エリアのオーバーレイ画面用の表示データと、前記第２の表示エリアのオーバーレイ画面用の表示データとを、前記記録領域内で並列に区分して記憶することを特徴とする。
【００１０】
前記表示制御装置は、前記フレームメモリから読み出される表示データを、複数のアドレスを指定して前記バッファ内の複数の領域に書き込むように制御する入力シーケンス手段を更に具備したものであってもよい。
【００１１】
前記表示制御装置は、前記バッファ内の複数の領域に書き込まれた表示データを、所定のアドレスを指定して読み出すように制御する出力シーケンス手段を更に具備したものであってもよい。
【００１２】
前記表示制御装置は、前記バッファから読み出された個々の表示データを一時的に記憶する複数のレジスタを更に具備し、このレジスタは表示データを交互に入出力する２つの記憶部を備えていてもよい。
【００１３】
前記入力シーケンス手段及び前記出力シーケンス手段は、前記表示装置における非表示期間の開始前に、次に表示すべきラスタの表示データを先読みするように制御するものであってもよい。
【００１４】
また、本発明に係る表示制御方法は、一つのバッファを有し、アドレス空間が連続する一つのフレームメモリに描画される表示データを読み出して前記バッファに一時記憶し、読み出し要求に応じて前記バッファから表示データを読み出し、読み出した表示データを、表示装置において水平方向に隣接して配置される第１の表示エリアと第２の表示エリアとに分けて表示させる制御を行う表示制御装置に適用される表示制御方法であって、オーバーレイの表示データが無い場合、前記第１の表示エリアの基本画面用の表示データと、前記第２の表示エリアの基本画面用の表示データとを、前記バッファが記録領域内で並列に区分して記憶するように制御し、オーバーレイの表示データがある場合、前記第１の表示エリアの基本画面用の表示データと、前記第２の表示エリアの基本画面用の表示データと、前記第１の表示エリアのオーバーレイ画面用の表示データと、前記第２の表示エリアのオーバーレイ画面用の表示データとを、前記バッファが前記記録領域内で並列に区分して記憶するように制御することを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
図１は、本発明の一実施形態に係る表示制御システムの全体構成を示すブロック図である。
【００１６】
表示制御システムには、フレームメモリ５、表示装置６、及び制御装置１０が設けられる。
【００１７】
フレームメモリ５は、表示装置６の表示エリア１及び表示エリア２に画像として表示されるべき表示データ（画像データ）を記憶する。このフレームメモリ５におけるアドレス空間は２次元的に連続している。フレームメモリ５に記憶されている表示データは、表示制御装置１０により必要時に読み出され、表示装置６へ転送される。
【００１８】
表示装置６は、複数の表示エリアから成る一つの表示部（表示画面）を備えている。本実施形態では、以降の説明が複雑化するのを避けるため、表示部が表示エリア１及び表示エリア２の２つの領域から成る場合について取り扱う。この表示装置６は、表示制御装置１０から転送されてくる表示データを表示エリア１及び表示エリア２に画像として表示する。
【００１９】
表示制御装置１０は、ホストとの連絡を行うとともに、表示データのフレームメモリ５への描画を制御したり、フレームメモリ５に記憶された表示データを表示装置６へ転送して表示エリア１及び表示エリア２に画像として表示させるための制御を行う。
【００２０】
図２は、上記表示制御装置１０の内部構成を示すブロック図である。
インタフェース部１１は、表示制御装置１０の外側にあるホストと内部ユニットとのインタフェース制御を行う。
【００２１】
メモリ制御ユニット１２は、インタフェース部１１から送られる表示データをフレームメモリ５に描画するための制御を行うとともに、表示制御スレーブ部１３からの表示データの読み出し要求に応答してフレームメモリ５から対応する表示データを取り出して表示制御スレーブ部１３へ送るための制御を行う。
【００２２】
表示制御スレーブ部１３は、メモリ制御ユニット１２から送られる表示データを、内部バッファやレジスタ群を介して表示制御マスタ部１４へ転送する。
【００２３】
表示制御マスタ部１４は、本表示制御装置で必要な信号（例えば、水平信号及び垂直信号）を発生するとともに、表示制御スレーブ部１３から送られてくる表示データを表示装置６へ転送して表示エリア１及び表示エリア２に画像として表示させる。
【００２４】
図３は、上記表示装置６の各表示エリアに表示される各種の画面を示す図である。表示エリア１には、基本画面１Ｄが表示され、この基本画面１Ｄの上にオーバーレイ画面１Ｏが表示される。同様に、表示エリア２には、基本画面２Ｄが表示され、この基本画面２Ｄの上にオーバーレイ画面２Ｏが表示される。
【００２５】
図４は、上記表示装置６の各表示エリアの基本画面及びオーバーレイ画面に供給される表示データ列を示す図である。この図からわかるように、表示エリア１の基本画面には、表示データ１Ｄ００，１Ｄ０１，１Ｄ０２，１Ｄ０３，…が供給され、そのオーバーレイ画面には、１Ｏ００，１Ｏ０１，１Ｏ０２，１Ｏ０３，…が供給される。同様に、表示エリア２の基本画面には、表示データ２Ｄ００，２Ｄ０１，２Ｄ０２，２Ｄ０３，…が供給され、そのオーバーレイ画面には、２００，２Ｏ０１，２Ｏ０２，２Ｏ０３，…が供給される。
【００２６】
なお、基本画面１Ｄ，オーバーレイ画面１Ｏ，基本画面２Ｄ，オーバーレイ画面２Ｏの各々には、後述するように優先順位が割り当てられており、その優先順位にしたがって表示データの供給が行われる。
【００２７】
図５は、上記表示制御スレーブ部１３の構成を示すブロック図である。
入力レジスタ３００は、読み出し要求に応じてメモリ制御ユニット１２から送られてきたデータを一時的に記憶（セット）してからバッファ３０１に出力するためのレジスタである。
【００２８】
バッファ３０１は、入力レジスタ３００にセットした表示データをインアドレスに従って蓄えるとともに、アウトアドレスに示された表示データを出力レジスタ（基本画面１Ｄ用）３０２，出力レジスタ（基本画面２Ｄ用）３０３，出力レジスタ（オーバーレイ画面１Ｏ用）３０４，出力レジスタ（オーバーレイ画面２Ｏ用）３０５のいずれかへ出力する。
【００２９】
出力レジスタ３０２は、表示エリア１の基本画面１Ｄに表示すべき表示データ１ＤＤを一時的に記憶（セット）してから出力するためのレジスタである。
【００３０】
出力レジスタ３０３は、表示エリア２の基本画面２Ｄに表示すべき表示データ２ＤＤを一時的に記憶（セット）してから出力するためのレジスタである。
【００３１】
出力レジスタ３０４は、表示エリア１のオーバーレイ画面１Ｏに表示すべき表示データ１ＯＤを一時的に記憶（セット）してから出力するためのレジスタである。
【００３２】
出力レジスタ３０５は、表示エリア２のオーバーレイ画面２Ｏに表示すべき表示データ２ＯＤを一時的に記憶（セット）してから出力するためのレジスタである。
【００３３】
フレームメモリアドレス発生回路３０６は、入力シーケンサからの指示に応じ、表示すべきデータをフレームメモリ５から読み出すためのフレームメモリアドレスを発生し、メモリ制御ユニット１２へ送る。
【００３４】
この場合のフレームメモリアドレスとしては、表示エリア１の基本画面１Ｄに表示すべき表示データを読み出すためのアドレス１ＤＩＡＤＤ，表示エリア２の基本画面２Ｄに表示すべき表示データを読み出すためのアドレス２ＤＩＡＤＤ，表示エリア１のオーバーレイ画面１Ｏに表示すべき表示データを読み出すためのアドレス１ＯＩＡＤＤ，表示エリア２のオーバーレイ画面２に表示すべき表示データを読み出すためのアドレス２ＯＩＡＤＤがある。
【００３５】
バッファインアドレス発生回路３０７は、フレームメモリ５から読み出されて入力レジスタ３００にセットされた表示データをバッファ３０１に書き込む際のアドレスを発生する。
【００３６】
バッファアウトアドレス発生回路３０８は、バッファ３０１から読み出すべき表示データのアドレスを発生する。
【００３７】
入力シーケンサ３０９は、出力シーケンサ３１０から送られてくるバッファエンプティ（バッファ３０１の中が空になった状態）の通知に応じ、フレームメモリアドレス発生回路３０６を介してメモリ制御ユニット１２へ読み出し要求するための制御を行うとともに、バッファ３０１へ表示データを書き込むための制御を行う。
【００３８】
また、入力シーケンサ３０９は、メモリ制御ユニット１２に読み出し要求した全ての表示データがバッファ３０１に書き込まれた時、バッファフル（バッファ３０１の中に表示データがフルに格納された状態）を出力シーケンサ３１０に通知する。これにより、バッファフルを示すフラグが所定の記憶領域上にてセットされる。なお、バッファフルを通知するための信号線は、後述するように、１ＤＥ（１ＤのＥＶＥＮ），１ＤＯ（１ＤのＯＤＤ），２ＤＥ（２ＤのＥＶＥＮ），２ＤＯ（２ＤのＯＤＤ），１ＯＥ（１ＯのＥＶＥＮ），１ＯＯ（１ＯのＯＤＤ），２ＯＯ（２ＯのＥＶＥＮ），２ＯＯ（２ＯのＯＤＤ）にそれぞれ対応するものが８本設けられている。
【００３９】
出力シーケンサ３１０は、入力シーケンサ３０９から送られてくるバッファフルの通知に応じ、バッファ３０１から表示データを読み出して表示装置６へ送るための制御を行う。また、この出力シーケンサ３１０は、バッファ３０１から全ての表示データが読み出された時、バッファエンプティを入力シーケンサ３０９に通知する。これにより、所定の記憶領域上にてセットされていたバッファフルのフラグがリセットされる。
【００４０】
セレクタ３１１は、バッファ３０１に出力（アクセス）すべきインアドレスとアウトアドレスとを切り替える。バッファインアドレス発生回路３０７からインアドレスが発生されたときはそのインアドレスを通過させ、バッファアウトアドレス発生回路３０８からアウトアドレスが発生されたときはそのアウトアドレスを通過させる。
【００４１】
図６は、上記バッファ３０１の記憶領域の構成を示す図である。
バッファ３０１は、ダブルバッファ構造を成しており、画面１Ｄ，１Ｏ，２Ｄ、２Ｏ毎にそれぞれＥＶＥＮ（偶数番目の走査線）用の表示データと、ＯＤＤ（奇数番目の走査線）用の表示データとに分けて記憶するようになっている。
【００４２】
また、バッファ３０１は、オーバーレイの表示データが無い場合とある場合とでは、その使用方法が異なる。すなわち、オーバーレイ無しの場合には、記憶領域が１ＤＥ（１ＤのＥＶＥＮ），１ＤＯ（１ＤのＯＤＤ），２ＤＥ（２ＤのＥＶＥＮ），２ＤＯ（２ＤのＯＤＤ）にそれぞれ対応する４種の表示データが記憶される。
【００４３】
一方、オーバーレイ有りの場合には、記憶領域が１ＤＥ（１ＤのＥＶＥＮ），１ＤＯ（１ＤのＯＤＤ），２ＤＥ（２ＤのＥＶＥＮ），２ＤＯ（２ＤのＯＤＤ），１ＯＥ（１ＯのＥＶＥＮ），１ＯＯ（１ＯのＯＤＤ），２ＯＯ（２ＯのＥＶＥＮ），２ＯＯ（２ＯのＯＤＤ）にそれぞれ対応する８種の表示データが記憶される。
【００４４】
また、バッファ３０１は、オーバーレイの表示データが無い場合とある場合とでは、一度に読み出す回数が異なる。オーバーレイ無しの場合はデータを各画面毎に１６回連続して読み出し、オーバーレイ有りの場合はデータを各画面毎に８回連続して読み出す。なお、読み出しが終了すると出力シーケンサ３１０によりバッファフルがセットされる。
【００４５】
このように、本実施形態では一つのバッファ３０１をダブルバッファ構造にし、その記憶領域を表示エリア毎に分けて使用するともに、基本画面用とオーバーレイ画面用とに分けて使用しているので、バッファを複数用意する必要がない。
【００４６】
図７は、４つの出力レジスタのうちの一つである出力レジスタ３０２の構成を示す図である。
【００４７】
出力レジスタ３０２は、その内部にダブルバッファ構造を成す２つのバッファＧ１ａ，Ｇ１ｂを備えている。これらバッファＧ１ａ，Ｇ１ｂは、バッファ３０１から順次読み出されてくる表示データを交互に入力して出力する。なお、一番最初に読み出されるデータはバッファＧ１ａ，Ｇ１ｂに同時に入力されるが、以降は交互に入力／出力される。バッファＧ２は、バッファＧ１ａ，Ｇ１ｂから交互に送られてくる表示データ（表示エリア１の基本画面１Ｄに表示すべき表示データ１ＤＤ）を指示されたタイミングで順次出力する。なお、図７の構成は、他の出力レジスタ３０３，３０４，３０５についても同様である。
【００４８】
このように、本実施形態では各出力レジスタがダブルバッファ構造を成しているので、連続的に表示データを出力できるとともに、回路構成を簡単化することができる。
【００４９】
図８は、本実施形態におけるリード動作（先読み）のタイミングを示す図である。表示制御マスタ部１４では水平同期信号や表示イネーブル信号に基づいて表示制御が行われている。ここで、表示装置６における水平周波数及び垂直周波数を高めて画質を向上させるためには、表示イネーブル信号に示される非表示時間を短縮させることが望ましい。そこで、本実施形態では、前述の入力シーケンサ３０９及び出力シーケンス３１０の制御のもと、後続するラスタの表示データを非表示期間の開始前に先読みすることにより、非表示時間を短縮させるようにしている。
【００５０】
次に、本実施形態による表示制御の手順について説明する。
入力シーケンサ３０９は、出力シーケンサ３１０からバッファエンプティを通知されると（バッファフルがリセットされると）、基本画面及びオーバーレイ画面の表示データを読み出すための動作を開始する。
【００５１】
入力シーケンサ３０９は、基本画面及びオーバーレイ画面の表示データを読み出すため、後述するアービトレーションに基づき、フレームメモリアドレス発生回路３０６からアドレス１ＤＩＡＤＤ、２ＤＩＡＤＤ、１ＯＩＡＤＤ、２ＯＩＡＤＤをメモリ制御ユニット１２に出力させる。
【００５２】
メモリ制御ユニット１２は、これらのアドレスに応じてフレームメモリアドレス発生回路３０６から表示データを読み出し、それらを入力レジスタ３００にセットする。
【００５３】
同時に、入力シーケンサ３０９は、読み出された表示データをバッファ３０１に記憶させる際に必要なバッファインアドレスをバッファインアドレス発生回路３０７により発生させる。これにより、バッファインアドレス発生回路３０７から発生されたバッファインアドレスがセレクタ３１１を通じてバッファ３０１に送られ、バッファ３０１においてバッファインアドレスに示される位置に、上記入力レジスタ３００にセットされた表示データが書き込まれる。
【００５４】
入力シーケンサ３０９は、バッファ３０１への表示データの書き込みが完了すると、バッファフルを出力シーケンサ３１０に通知する（バッファフルをセットする）。
【００５５】
一方、出力シーケンサ３１０は、出力シーケンサ３１０からバッファエンプティを通知されると、後述するアービトレーションに基づき、バッファ３０１から基本画面及びオーバーレイ画面の表示データを読み出して表示制御マスタ部１４へ出力するための動作を開始する。
【００５６】
出力シーケンサ３１０は、バッファ３０１に書き込まれた表示データを読み出す際に必要なバッファアウトアドレスをバッファアウトアドレス発生回路３０８により発生させる。これにより、バッファアウトアドレス発生回路３０８から発生されたバッファアウトアドレスがセレクタ３１１を通じてバッファ３０１に送られ、バッファインアドレスに示される表示データが読み出される。
【００５７】
バッファ３０１から読み出された表示データは、それぞれの対応する出力レジスタ３０２，３０３，３０４，３０５にセットされ、その後、表示制御マスタ部１４へ送られた後、表示エリア１の基本画面１Ｄ，オーバーレイ画面１Ｏ、表示エリア２の基本画面２Ｄ，オーバーレイ画面２Ｏに画像として表示される。オーバーレイ有りの場合は８回、オーバーレイ無しの場合は１６回読み出すと。バッファ３０１に蓄えた表示データが終了する。
【００５８】
出力シーケンサ３１０は、バッファ３０１からの表示データの読み出しが完了すると、バッファエンプティを入力シーケンサ３０９に通知する（バッファフルをリセットする）。
【００５９】
図９は、上記入力シーケンサ３０９でのアービトレーションを示す図である。
【００６０】
表示エリア１の基本画面１Ｄ，オーバーレイ画面１Ｏ、表示エリア２の基本画面２Ｄ，オーバーレイ画面２Ｏの間では、例えば２Ｄ＞２Ｏ＞１Ｄ＞１Ｏの優先順位に基づき、個々の状態（対応するフラグがセットされているかリセットされているか）を見てアービトレーションが行われる。
【００６１】
図９の上半分は、１Ｄ，１Ｏ，２Ｄ，２Ｏの間の状態遷移を表しており、図９の下半分は、個々の状態遷移を記号で表現している。なお、図中の１ＤＳ，１ＯＳ，２ＤＳ，２ＯＳは個々の状態を示す。また、「／」はリセットされている状態を意味する。例えば、状態遷移１Ｄ２Ｏは、状態１ＤＳから状態２ＯＳに遷移することを意味する。
【００６２】
一方、図１０は、上記出力シーケンサ３１０でのアービトレーションを示す図である。
【００６３】
図９の場合と同様、表示エリア１の基本画面１Ｄ，オーバーレイ画面１Ｏ、表示エリア２の基本画面２Ｄ，オーバーレイ画面２Ｏの間では、例えば２Ｄ＞２Ｏ＞１Ｄ＞１Ｏの優先順位に基づき、個々の状態（対応するフラグがセットされているかリセットされているか）を見てアービトレーションが行われる。
【００６４】
図の見方は、図９と同様である。なお、図１０中の１ＤＯ，１ＯＯ，２ＤＯ，２ＯＯは個々の状態を示す。また、１O〜４Oは、それぞれバッファフルがセットされている状態を示す。
【００６５】
次に、図１１を参照して、表示データの読み出し時間と表示時間との関係を説明する。
【００６６】
表示エリア１（ＥＶＥＮ及びＯＤＤ）及び表示エリア２（ＥＶＥＮ及びＯＤＤ）に対応する表示データを転送するための信号線（２ＤＥ、１ＤＥ，２ＤＯ，１ＤＯに対し、データバス幅を２５６ビットすると、
１６回読み出すのに必要な時間＝１６×１０＝１６０（ｎｓ）
となる。
【００６７】
表示エリア１、表示エリア２の基本画面の表示データを読み出すと、
２画面のデータを読み出す時間＝１６０×２＝３２０（ｎｓ）
となる。
【００６８】
１ピクセルが３２ビットの場合、これを表示するためには、一回の読み出しで表示できるピクセル数は、
ピクセル数＝２５６×１６／３２＝１２８（ピクセル）
となる。
【００６９】
１ピクセルの期間が２０ｎｓであるとすると、
１２８ピクセル表示するための時間＝１２８×２０＝２５６０（ｎｓ）
となる。
【００７０】
上記より明らかなように、一回の読み出しに３２０（ｎｓ）の時間が必要となるが、表示データを表示するための時間が２５６０（ｎｓ）かかるので、十分余裕をもって本実施形態による制御を行えることがわかる。
【００７１】
このように、本実施形態では一つのバッファ３０１をダブルバッファ構造にし、その記憶領域を表示エリア毎に分けて使用するともに、基本画面用とオーバーレイ画面用とに分けて使用しているので、バッファを複数用意する必要がない。
【００７２】
また、本実施形態によれば、各出力レジスタ３０２，３０３，３０４，３０５がダブルバッファ構造を成しているので、連続的に表示データを出力できるとともに、回路構成を簡単化することができる。
【００７３】
また、本実施形態では、入力シーケンサ３０９及び出力シーケンス３１０の制御のもと、後続するラスタの表示データを先読みすることにより、非表示時間を短縮させることができ、表示装置６における水平周波数及び垂直周波数を高めて画質を向上させることができる。
【００７４】
【発明の効果】
以上詳記したように本発明によれば、描画性能を低下させることなくコンパクトな構成により高精細で自然な画像を表示することのできる表示制御装置及び表示制御方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る表示制御システムの全体構成を示すブロック図。
【図２】同実施形態における表示制御装置の内部構成を示すブロック図。
【図３】同実施形態における表示装置の各表示エリアに表示される各種の画面を示す図。
【図４】同実施形態における表示装置の各表示エリアの基本画面及びオーバーレイ画面に供給される表示データ列を示す図。
【図５】同実施形態における表示制御スレーブ部の構成を示すブロック図。
【図６】同実施形態におけるバッファの記憶領域の構成を示す図。
【図７】同実施形態における出力レジスタの構成を示す図。
【図８】同実施形態におけるリード動作（先読み）のタイミングを示す図。
【図９】同実施形態における入力シーケンサでのアービトレーションを示す図。
【図１０】同実施形態における出力シーケンサでのアービトレーションを示す図。
【図１１】同実施形態における表示データの読み出し時間と表示時間との関係を説明するため図。
【図１２】従来の表示制御システムの構成を示すブロック図。
【符号の説明】
１，２…表示エリア
５…フレームメモリ
６…表示装置
１０…制御装置
１１…インタフェース部
１２…メモリ制御ユニット
１３…表示制御スレーブ部
１４…表示制御マスタ部
３００…インプットレジスタ
３０１…バッファ
３０２，３０３，３０４，３０５…出力レジスタ
３０６…フレームメモリアドレス発生回路
３０７…バッファインアドレス発生回路
３０８…バッファアウトアドレス発生回路
３０９…インプットシーケンサ
３１０…アウトプットシーケンサ
３１１…セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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