(57)【特許請求の範囲】
【請求項１】
ｐ形の半導体基板内にｎ形のウエル領域を形成し、該ウエル領域内にパワーデバイスのゲート駆動回路と横型のｎチャネルＭＯＳＦＥＴを形成し、主電源の高電位側が接続されるｎ領域が前記ゲート駆動回路の全周に設けられており、前記ｎチャネルＭＯＳＦＥＴがソース領域、ゲート電極とドレイン領域との間に高耐圧分離部を有し、該高耐圧分離部が前記ゲート駆動回路の前記ｎ領域の外側を取り囲んでおり、主電源の高電位側にレベルシフト用抵抗を介して前記ｎチャネルＭＯＳＦＥＴのドレイン領域が接続される高耐圧ＩＣにおいて、前記ドレイン領域と前記ｎ領域との間のウエル領域に、局部的にｎ型の領域がウエル領域の深さ方向の全域にわたって存在しない開口部を形成することを特徴とする高耐圧ＩＣ。
【請求項２】
前記ウエル領域の開口部は前記ウエル領域が局部的に形成されないことにより前記半導体基板が露出している部分であることを特徴とする請求項１に記載の高耐圧ＩＣ。
【請求項３】
前記ウエル領域の開口部は前記ウエル領域を局部的に貫通して前記半導体基板に達するトレンチ溝であることを特徴とする請求項１に記載の高耐圧ＩＣ。
【請求項４】
前記ウエル領域の開口部は前記半導体基板と同じｐ形で、かつ前記ウエル領域を局部的に貫通して前記半導体基板まで達する拡散層であることを特徴とする請求項１に記載の高耐圧ＩＣ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パワーデバイスの制御駆動用などに用いられる高耐圧ＩＣに関する。
【０００２】
【従来の技術】
パワーデバイスは、モータ制御用のインバータやコンバータなど多くの分野で広く利用されている。このパワーデバイスの駆動および制御は、従来個別の半導体素子や電子部品を組み合わせて構成した電子回路によっていたが、近年ＬＳＩ（大規模集積回路）技術を利用した１０００Ｖを超える高耐圧ＩＣが実用化されており、更に駆動・制御回路とパワーデバイスと同一半導体基板上に集積したパワーＩＣが用いられている。
【０００３】
図１０はモータ制御用インバータのパワー部を中心に説明する回路構成図である。三相モータ７０を駆動するために用いるパワーデバイスはブリッジ回路を構成し、同一パッケージに収納されたパワーモジュール７１の構造をしている。この図ではパワーモジュール７１はパワーデバイスである絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと称す）とダイオードによって構成されている。同図ではＩＧＢＴはＱ１〜Ｑ６、ダイオードはＤ１〜Ｄ６で示されている。  主電源ＶCC2 の高電位側ＶCC2HはＱ１、Ｑ２、Ｑ３のコレクタ（以下、ドレインと称する場合もある）に接続し、低電位側ＶCC2LはＱ４、Ｑ５、Ｑ６のエミッタ（以下、ソースと称する場合もある）に接続し、各ＩＧＢＴのゲートは主回路駆動回路７２の出力に接続し、主回路駆動回路７２の入力端子Ｉ／Ｏは通常のマイクロコンピュータに接続し、パワーモジュール７１で構成されるインバータの出力Ｕ、Ｖ、Ｗは三相モータ７０に接続している。
【０００４】
主電源ＶCC2 は通常１００〜４００Ｖと高電圧である。特にＱ４，Ｑ５，Ｑ６がそれぞれオフ状態の時は、Ｑ１，Ｑ２，Ｑ３のソース電位がそれぞれ高電圧になるため、これらのゲートを駆動する場合にソース電位より更に高い電圧で駆動しなければならないため、主回路駆動回路７２にはフォトカプラー（ＰＣ：Ｐｈｏｔｏ  Ｃｏｕｐｌｅｒ）や高耐圧ＩＣ（以下、ＨＶＩＣと称す。ＨＶＩＣ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が用いられる。また主回路駆動回路７２の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）は通常マイクロコンピュータへ接続され、そのマイクロコンピュータによりパワーモジュール７１で構成されるインバータ回路全体の制御がなされる。つぎにこの中のＨＶＩＣについて一例を示す。
【０００５】
図１１はＨＶＩＣの素子構成図である。主回路駆動回路７２を形成しているＨＶＩＣは入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやり取りを行い、どのＩＧＢＴをオンさせ、オフさせるかの制御信号を発生させる制御回路（以下、ＣＵと称す。ＣＵ：Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）と、このＣＵからの信号を、受けてＩＧＢＴのゲートを駆動し、またＩＧＢＴの過電流、過熱を検出し、異常信号をＣＵに伝えるゲート駆動回路（以下、ＧＤＵと称す。ＧＤＵ：Ｇａｔｅ
Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）と、図１０のブリッジを構成するＩＧＢＴの内、高電位側に接続するＱ１，Ｑ２，Ｑ３のゲート信号およびアラーム信号について、ＶＣＣ２ＬレベルとＶＣＣ２Ｈとを媒介する働きをするレベルシフト回路（以下、ＬＳＵと称す。ＬＳＵ：Ｌｅｖｅｌ  Ｓｈｉｆｔ  Ｕｎｉｔ）とからなる。このＧＤＵはＱ１、Ｑ２、Ｑ３と接続するＧＤＵ−Ｕ、ＧＤＵ−Ｖ、ＧＤＵ−ＷとＱ４、Ｑ５、Ｑ６と接続するＧＤＵ−Ｘ、ＧＤＵ−Ｙ、ＧＤＵ−Ｚで構成される。つぎにこの中のＬＳＵについて一例を示す。
【０００６】
図１２はＬＳＵの基本構成図である。基本構成としては高耐圧ｎチャネルＭＯＳＦＥＴ６１と抵抗ＲL1および高耐圧ｐチャネルＭＯＳＦＥＴ６２と抵抗ＲL2が用いられる。高耐圧ｎチャネルＭＯＳＦＥＴ６１はＣＵからの信号を高電位側ＶＣＣ２ＨにあるＧＤＵ−Ｕ，Ｖ，Ｗへレベルシフトするためのもの、また高耐圧ｐチャネルＭＯＳＦＥＴ６２は過電流や過熱の異常信号を低電位側ＶＣＣ２ＬにあるＣＵへレベルシフトするためのものであり、特にＱ１，Ｑ２，Ｑ３の過電流検知や過熱検知等の異常信号を出さない場合は、この高耐圧ｐチャネルＭＯＳＦＥＴ６２は不要となる。このＬＳＵに用いられる高耐圧ｎチャネルＭＯＳＦＥＴ６１および高耐圧ｐチャネルＭＯＳＦＥＴ６２は三相モータ７０を駆動するＩＧＢＴ（Ｑ１〜Ｑ６）と同等の６００Ｖから１２００Ｖの耐圧値が要求される。
【０００７】
つぎに、高耐圧部の回路を低耐圧部の回路から電気的に分離する具体的な高耐圧分離方法について説明する。これまで誘電体分離、接合分離および自己分離が報告されているが、誘電体分離や接合分離は分離構造が複雑で製造コストが高く、耐圧が高くなるほど製造コストが高くなる。これに対して、自己分離は製造コストが低く抑えられるという長所を有する。
【０００８】
図１３は自己分離により形成した従来の高耐圧ｎチャネルレベルシフタと高耐圧ｐチャネルレベルシフタを有する高耐圧ＩＣの要部平面図である。同図において、１００はｐ- 基板、１はｎ- ウエル領域、２はｐ- オフセット領域、３はｎ領域、４はｐウエル領域、５はｎドレイン領域、６ａ、６ｂはｐ領域、１０はｎ+ ソース領域、１３と１４はｎ+ 領域、１５ａ、１５ｂはｐ+ 領域、１７はｐ+ ソース領域、１８はｐ+ ドレイン領域、３１、３２はゲート電極を示す。
【０００９】
高耐圧ｎチャネルレベルシフタはｎドレイン領域５と、ｎドレイン領域５と図示されていないドレイン電極とのオーミック接触をとるためのｎ+ 領域１３と、ゲート電極３１と、ｎ+ ソース領域１０と、ゲート駆動回路Ｕ−ＧＤＵ（この他にＶ−ＧＤＵ、Ｗ−ＧＤＵ、Ｘ−ＧＤＵ、Ｙ−ＧＤＵ、Ｚ−ＧＤＵがある）の電源の高電位側と接続する高電位電極と接続するｎ領域３で構成される。
【００１０】
一方、高耐圧ｐチャネルレベルシフタはｐ+ ドレイン領域１８と、ゲート電極３２と、ｐ+ ソース領域１７と、図示されていないＣＯＭ電極４１と接続するｐウエル領域４で構成される。
高耐圧ｎチャネルレベルシフタは、ｎドレイン領域５とｎ領域３との間隔を広くして、図１４の寄生抵抗Ｒ１を大きくしている。また高耐圧ｐチャネルレベルシフタは、ｐ+ ドレイン領域１８とｐウエル領域４との間隔を広くして、図１５の寄生抵抗Ｒ２を大きくしている。また、通常、ｎドレイン領域５およびｐ+ ドレイン領域１８が、ゲート電極３１およびゲート電極３２で取り囲まれるようにレイアウトする。
【００１１】
図１４は図１３のＣ−Ｃ’線で切断した要部断面図である。同図はｎチャネルレベルシフタの要部断面図である。同図において、４１はＣＯＭ（ＣＯＭ電極）、４２ａはドレイン電極、４３はＧＤＵ電源の高電位電極、４４はＧＤＵ電源の低電位電極、ＲL1はレベルシフト用抵抗、Ｒ１は寄生抵抗、ＨＶＪＴは高耐圧構造部を示す。前記のＣＯＭは図１０のＶCC2Lと接続する。ＶCCはＧＤＵ−Ｕの電源である。Ｕ−ＯＵＴはＶCCの低電位側に接続する端子で図１０のＵ−ＯＵＴと接続し、三相モータＭと接続する。ＯＵＴはドレイン電極４２ａと接続するドレイン端子でＧＤＵ−Ｕと接続する。Ｕ−ＶCCはＶCCの高電位側に接続する端子である。その他の符号は図１３と同一である。
【００１２】
つぎに、さらに詳しく説明する。各構成素子はｎ- ウエル領域１表面上に形成され、高耐圧ｎチャネルＭＯＳＦＥＴはゲート電極３１、ｐウエル領域４に形成された第１ｎ+ ソース領域１１、第２ｎ+ ソース領域１２からなるｎ+ ソース領域１０、ｐ- オフセット領域２を用いたダブルＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ−ＳＵＲｆａｃｅ−Ｆｉｅｌｄ：表面耐圧構造の一種）による高耐圧分離部（以下ＨＶＪＴ称す。ＨＶＪＴ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｌ）およびｎ+ ドレイン領域５により構成される。また、ｎ- ウエル領域１と、ｎ- ウエル領域１内に構成される低耐圧のｎチャネルＭＯＳＦＥＴと低耐圧のｐチャネルＭＯＳＦＥＴからなる相補形ＭＯＳＦＥＴ回路（以下、ＣＭＯＳ回路と称す）のＬｏｗレベル（以下、Ｌレベルと称す）に相当する電位にあるｐウエル領域４は、ＨＶＩＣを駆動するための電源ＶCCを介して接続され、このｎ- ウエル領域１とｐウエル領域４のｐｎ接合は常に逆バイアスされている。抵抗ＲL1はこの電源ＶCCと接続するｎ+ 領域１４と高耐圧ｎチャネルＭＯＳＦＥＴのｎドレイン領域５間に設けられ、抵抗ＲL1を通る電流によって所定の電圧を発生させ、ＶCC2Lレベルのオン・オフ信号を高電位のＵ−ＶCCレベルのオン・オフ信号へと出力する。
【００１３】
図１５は図１３のＤ−Ｄ’線で切断した要部断面図である。同図は高耐圧ｐチャネルレベルシフタの要部断面図である。符号は図１４と同一である。また４２ｂはドレイン電極、ＲL2はレベルシフト用抵抗、Ｒ２は寄生抵抗、ＯＵＴはドレイン電極４２ｂと接続するドレイン端子でＣＵと接続する。
つぎに、詳しく説明する。前記と同様に各構成素子はｎ- ウエル領域１の表面上に形成され、高耐圧ｐチャネルＭＯＳＦＥＴはゲート電極３２、ｐ+ ソース領域１７、ドリフト領域を兼ねるｐ- オフセット領域２によるＨＶＪＴおよびｐ+ ドレイン領域１８により構成される。ｎ領域３とＣＭＯＳのＬレベルに相当する電位にあるｐウエル領域４はＨＶＩＣを駆動するための電源ＶCCを介して接続され、このｎ- ウエル領域１とｐウエル領域４のｐｎ接合は常に逆バイアスされている。抵抗ＲL2はＶＣＣ２Ｌと接続されるｐウエル領域４と高耐圧ｐチャネルＭＯＳＦＥＴのｐ+ ドレイン領域１８間に設けられ、抵抗ＲL2を通る電流によって所定の電圧を発生させ、ＶCC2Hレベルの異常信号をＶCC2Lレベルの信号へと出力する。素子のレイアウトは図１５に示すように高耐圧ｎチャネルＭＯＳＦＥＴと同様にｐ+ ドレイン領域１８をゲート電極３２が取り囲むような形となる。
【００１４】
【発明が解決しようとする課題】
この高耐圧ｎチャネルＭＯＳＦＥＴおよび高耐圧ｐチャネルＭＯＳＦＥＴを用いたレベルシフタ（以下、ｎチャネルレベルシフタ、ｐチャネルレベルシフタと称す）において、入力信号をレベルシフトするためには抵抗（ＲL1、ＲL2）にこの高耐圧ｎチャネルおよびｐチャネルＭＯＳＦＥＴからの電流が十分に流れて、抵抗（ＲL1，ＲL2）の両端にＧＤＵおよびＣＵのＣＭＯＳを駆動させることができる電圧を発生させる必要がある。しかし、これらの構造を自己分離により形成すると、高耐圧ｎチャネルＭＯＳＦＥＴが形成される場合においては、図１４に示すようにｎ- ウエル領域１に寄生抵抗Ｒ１が作り込まれてしまい、ｐチャネルＭＯＳＦＥＴが形成される場合においては、図１５に示すようにｐ- オフセット領域２に寄生抵抗Ｒ２が作り込まれてしまう。具体的に説明すると、図１４の高耐圧ｎチャネルＭＯＳＦＥＴの場合において、チャネルを通った電子はｎドレイン領域５の他に電源ＶＣＣの高電位側ＶＣＣ２Ｈがｎ+ 領域１４を介して接続するｎ領域３にも入り得る。また高耐圧ｐチャネルＭＯＳＦＥＴの場合においては、正孔はｐ+ ドレイン領域１８の他に電源ＶＣＣの低電位側ＶＣＣ２Ｌに接続するｐウエル領域４にも入り得る。このため、抵抗（ＲL1, ＲL2）の抵抗値に比べて寄生抵抗Ｒ１、Ｒ２の抵抗値が小さい場合には、電流は寄生抵抗Ｒ１、Ｒ２を通して殆ど流れ、抵抗（ＲL1, ＲL2）を通して流れない。そうすると、抵抗（ＲL1, ＲL2）で発生する電圧がＧＤＵ内に形成されたＣＭＯＳを駆動する電圧（スレッシュホールド電圧）に達せず、レベルシフタとして機能をしなくなる。
【００１５】
これを回避する方法として、寄生抵抗を大きくすることが有効である。つまり、高耐圧ｎチャネルＭＯＳＦＥＴに関してはｎドレイン領域５とｎ領域３との距離を大きくとり、また高耐圧ｐチャンネルＭＯＳＦＥＴに関してはｐ+ ドレイン領域１８とＶＣＣ２Ｌレベルにあるｐウエル領域４との距離を大きくとることで寄生抵抗を大きくする方法である。しかし、この方法だと不純物濃度及び厚さを変えることができず距離を大きくとることしかできないので、レベルシフタの面積が大きくなりチップコストが高くなるという欠点がある。一方、小さな寄生抵抗に大きな電流を流して、寄生抵抗に発生する電圧を大きくして、この寄生抵抗と並列接続している抵抗（ＲL1, ＲL2）に発生する電圧を大きくして、ＧＤＵを構成するＣＭＯＳを動作させ、オン・オフ信号をレベルシフトさせることは可能である。しかし、この場合は、消費電力が大きくなるという欠点がある。
【００１６】
この発明の目的は、前記課題を解決するために、ｎチャネルおよびｐチャネルレベルシフタの寄生抵抗を大きくすることで、チップサイズの小型化を図り、低コストで且つ、低消費電力のＨＶＩＣを提供することである。
【００１７】
【課題を解決するための手段】
前記の目的を達成するために、ｐ形の半導体基板内にｎ形のウエル領域を形成し、該ウエル領域内にパワーデバイスのゲート駆動回路と横型のｎチャネルＭＯＳＦＥＴを形成し、主電源の高電位側が接続されるｎ領域が前記ゲート駆動回路の全周に設けられており、前記ｎチャネルＭＯＳＦＥＴがソース領域、ゲート電極とドレイン領域との間に高耐圧分離部を有し、該高耐圧分離部が前記ゲート駆動回路の前記ｎ領域の外側を取り囲んでおり、主電源の高電位側にレベルシフト用抵抗を介して前記ｎチャネルＭＯＳＦＥＴのドレイン領域が接続される高耐圧ＩＣにおいて、前記ドレイン領域と前記ｎ領域との間のウエル領域に、局部的にｎ型の領域がウエル領域の深さ方向の全域にわたって存在しない開口部を形成する構成とする。
【００１８】
前記ウエル領域の開口部は前記ウエル領域が局部的に形成されないことにより前記半導体基板が露出している部分である構成とする。また、前記ウエル領域の開口部は前記ウエル領域を局部的に貫通して前記半導体基板に達するトレンチ溝であることとする。あるいは、前記ウエル領域の開口部は前記半導体基板と同じｐ形で、かつ前記ウエル領域を局部的に貫通して前記半導体基板まで達する拡散層であることとする。
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
前記のようにドレイン領域とゲート駆動回路との間のウエル領域に、局部的にｎ型の領域がウエル領域の深さ方向の全域にわたって存在しない開口部による高抵抗領域を形成することにより、チップサイズを大きくすることなしにレベルシフタの寄生抵抗を大きくすることができる。
【００２４】
【発明の実施の形態】
図１はこの発明の第１実施例で、ＨＶＩＣの一部の要部平面図であり、図２は図１のｎチャネルＭＯＳＦＥＴ部を拡大した要部平面図であり、図３は図１のＡ−Ａ’線で切断した要部断面図であり、図４は図１のＢ−Ｂ’線で切断した要部断面図である。
【００２５】
図１は図１０の上アームにあるＩＧＢＴであるＱ１を駆動する図１１に示した一つのＧＤＵであるＧＤＵ−Ｕと、ＬＳＵ（ＲL1、ＲL2は省略されている）を示している。勿論、ＧＤＵ−Ｖ、ＧＤＵ−Ｗも同様の構成をしている。また半導体の表面にゲート電極が投影された平面図を示している。
尚、同図においてｎチャネルレベルシフタおよびｐチャネルレベルシフタは一つずつ記載してあるが、この１入力方式では、ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴが長い期間オン状態となり、これらのＭＯＳＦＥＴのオン期間中に貫通電流が流れ続けて、消費電力が大きくなる。これを回避するためにそれぞれ二つずつｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴを設ける２入力方式とすることで、オン信号・オフ信号をパルス的に伝えることでＭＯＳＦＥＴのオン期間を短縮して、レベルシフタの消費電力を大幅に低減することができるので、この方式が用いられることが多い。以下に説明する実施例では単純化して１入力方式に対応するＨＶＩＣについてとした。勿論、２入力方式に同様のやり方で展開できる。
【００２６】
図１、図２、図３および図４を用いて、この発明の第１実施例のＨＶＩＣを説明する。
まず、ｎチャネルレベルシフタについて説明する。図１に示すように、ｎチャネルレベルシフタに用いられる高耐圧ｎチャネルＭＯＳＦＥＴはＧＤＵ−Ｕの角に配置されている。この高耐圧ｎチャネルＭＯＳＦＥＴのｎ+ ソース領域１０は、図２で示すように第１ｎ+ ソース領域１１と第２ｎ+ ソース領域１２の２個に分離されて形成されている（この第１と第２の番号をつけたのは、同一導電形のｎ+ ソース領域を二分割したためである）。高耐圧ｎチャネルＭＯＳＦＥＴのｎドレイン領域５と電源ＶCCの高電位側と接続するｎ領域３との間のｎ- ウエル領域１を局部的にｐ基板１００が露出する開口部２１を設け、図３で示す高抵抗領域５１を形成する。この高抵抗領域５１はｎ- ウエル領域１が湾曲している箇所を含んでいる。この高抵抗領域５１を設けることで高耐圧ｎチャネルＭＯＳＦＥＴのｎドレイン５からｎ領域３にいたる寄生抵抗Ｒ1 をチップ面積を大きくすること無く、大きくすることができる。なぜならば、第１および第２ソース領域１１、１２からゲート電極３１の真下に形成されたチャネルを通して、ｎ- ウエル領域１に注入された電子の一部が寄生抵抗Ｒ１を通してｎ領域３に流入し、不要な電流となる。しかし、この高抵抗領域５１を設けることで、この電流が高抵抗領域５１を迂回して流れ、その結果、寄生抵抗Ｒ１が大きくなり、不要な電流を低減することができる。
【００２７】
この高抵抗領域５１の入れ方としては、図１に示すように高耐圧ｎチャネルＭＯＳＦＥＴのｎドレイン領域５とＧＤＵ−Ｕの外周に位置するｎ領域３の外周とを結ぶ点線と、ＧＤＵ−Ｕの外周に位置するｎ領域３とで囲まれた三角形領域内で、且つ、ｎドレイン領域５を中心として高耐圧ｎチャネルＭＯＳＦＥＴの第２ｎ+ ソース領域１２と対向する箇所に形成すると、前記の迂回して流れる電子の通路の長さが長くなり効果的である。但しこの高抵抗領域５１が前記の点線に達すると耐圧が劣化する可能性があるため、これに達しないようにしなければならない。なぜならばこの点線は空乏層が広がるＨＶＪＴの端部となるため、この点線に高抵抗領域５１が達すると、空乏層の延びが抑えられて、電界集中を起こすからである。
【００２８】
またｎ- ウエル領域１を開口した場合は、高抵抗領域５１でｎ- ウエル領域１が二分割されることがなく、高抵抗領域５１以外の領域はｎ- ウエル領域１で繋がっている。Ｕ−ＶCCとＣＯＭ間に電圧を印加すると、ｎ- ウエル領域１とｐ- 基板１００で形成されるｐｎ接合が逆バイアスされ、この高抵抗領域５１（この領域はｐ- 基板１００である）は低い電圧でピンチオフする。そのため、ｎ- ウエル領域１を完全に二分割した場合（開口するのでは無く、完全にｎ- ウエル領域１を切り離した場合）に比べて耐圧の低下は小さいという利点がある。開口部２１の形状をスリット状に形成した場合、このスリットは開口部が潰れない程度の幅でよい。
【００２９】
また図１ではｎドレイン領域５を中心に円弧を書くような曲線状の開口部２１を示したが、曲線でなく多数の直線の集まりでもよく、また多数の小さな独立した円が連なっても、寄生抵抗Ｒ1 が増加するので、効果がある。また全体のレイアウトの都合上、ＧＤＵ−Ｕを四角に近い形でレイアウトする場合は、図１３のように高耐圧ｎチャネルＭＯＳＦＥＴはゲート電極１０とｎドレイン領域５のある領域がとび出た形にしてもよい。
【００３０】
次に図４の参考例を用いてｐチャネルレベルシフタについて述べる。図１において高耐圧ｐチャネルＭＯＳＦＥＴはＧＤＵ−Ｕの角に配置し、高耐圧ｐチャネルＭＯＳＦＥＴのｐ+ ドレイン領域１８とｐ- オフセット領域２の外周のｐウエル領域４（この外周にＶＣＣ２Ｌレベルのコンタクトをとるためのｐ+ 領域１６があり、ｐ+ ドレイン領域１８と同時に形成される。）の間のｐ- オフセット領域２を局部的に開口する。この開口部２２でｎ- ウエル領域１が露出するスリット状の高抵抗領域５２を設ける。高抵抗領域５２は図４のようにｐ- オフセット領域２が湾曲している箇所も含む。
【００３１】
こうすることで高耐圧ｐチャネルＭＯＳＦＥＴのｐ+ ドレイン領域１８からｐウエル領域４にいたる寄生抵抗Ｒ２をチップ面積を大きくすること無く、大きくすることができる。この高抵抗領域５２は、ｐ- オフセット領域２の外周側に形成されたｐウエル領域４の内周部の曲線部と、高耐圧ｐチャネルＭＯＳＦＥＴのｐ+ ドレイン領域１８とこのｐウエル領域４の内周部の直線部に垂直に下ろした点線とで囲まれる三角形領域に形成する。但し、前記と同様な理由で、この高抵抗領域５２が前記の点線（ＨＶＪＴの一端を示す点線）に達すると耐圧が劣化する可能性がある。また開口部２２をスリット状に形成した場合、このスリットは開口部が潰れない程度の幅でよい。
【００３２】
また図１ではｐ+ ドレイン領域１８を中心に円弧を書くような曲線状の開口部２２を示したが、曲線でなく多数の直線の集まりでもよく、また多数の小さな独立した円が連なっても、寄生抵抗Ｒ２が増加するので効果がある。また全体のレイアウトの都合上、これをＧＤＵ−Ｕの角にせず、ＧＤＵ−Ｕの辺上に形成してもよい。
【００３３】
尚、前記ではｎチャネルＭＯＳＦＥＴのソース領域が第１ｎ+ ソース領域１１と第２ｎ+ ソース領域１２に分離されているが、接続していても構わない。
また、図３において、ｐ- オフセット領域２がｎ- ウエル領域１の内側で分離しているが、ｐ- オフセット領域２を分離せずｎドレイン領域５とｎ領域３間をｐ- オフセット領域２で結んでも構わない。
【００３４】
また、前記以外のｐウエル領域４とｎ領域３が直線で対向しているｎ- ウエル領域１およびｐ- オフセット領域２に高抵抗領域５１および高抵抗領域５２を形成しても寄生抵抗Ｒ1 、Ｒ2 を大きくする効果は極めて小さく、また設けない場合に比べて耐圧を低下させるため、高抵抗領域５１、５２を形成しない方がよい。尚、ＧＤＵ−Ｕ内に形成されるＵ−ＶCCは電源ＶCCの高電位端子、Ｕ−ＯＵＴは電源ＶCCの低電位端子、Ｕ−ＧＡＴＥはＧ端子、Ｕ−ＯＣは過電流検出端子、Ｕ−ＯＴは過熱検出端子を示す。
【００３５】
つぎに、前記の第１実施例のＨＶＩＣを製造するための製造方法について説明する。基板はｐ- 基板１００を用い、比抵抗は素子耐圧に大きく依存するが、例えば６００Ｖクラスの耐圧を得ようとした場合、１００Ωｃｍ程度が必要である。このｐ- 基板１００に低濃度（１０12ｃｍ-2のオーダ）で接合深さ５〜６μｍ程度のリン拡散によるｎ- ウエル領域１を形成し、次にＲＥＳＵＲＦを構成するためのｐ- オフセット領域２をドーズ量が１０13ｃｍ-2のオーダで接合深さが１μｍ程度のボロンのイオン注入で形成する。このｎ- ウエル領域１とｐ- オフセット領域２は前記の高抵抗領域５１、５２が形成されるように、イオン注入時のマスクに選択的に開口部（拡散後の開口部２１、２２となる）を設ける。
【００３６】
このｐ- オフセット領域２は高電圧において完全に空乏化させる必要があり、また濃度によって電界集中のバランスが大きく異なるため、高耐圧を実現するためにはこのｐ- オフセット領域２とｎ- ウエル領域１のイオン注入時のドーズ量と接合深さの最適化が重要である。次にｎチャネルＭＯＳＦＥＴのチャネルを形成するためのｐウエル領域４をドーズ量１０13ｃｍ-2のオーダで接合深さ１μｍ程度、ボロンのイオン注入で形成し、電源ＶCCの高電位電極４３にｎ+ 領域１４を介して接続するｎ領域３、ｎドレイン領域５を１０13ｃｍ-2のオーダで接合深さ１μｍ程度、リンのイオン注入で形成したあと、活性領域とポリシリコンによりゲート電極３１、３２を形成する。更にそれぞれのｐ領域６、ｎ領域３およびｎドレイン領域５とのコンタクトさせるためのｐ+ 領域１５、ｎ+ 領域１４、あるいはｎチャネルＭＯＳＦＥＴのｎ+ ソース領域１１、１２を形成するためのｎ+ 拡散をフッ化ボロン（ＢＦ2 ）やヒ素で、オーミックコンタクトが可能な表面濃度で行い、その後アルミニウムでＣＯＭ電極４１、ドレイン電極４２、高電位電極４３、低電位電極４４を形成する。
【００３７】
図５はこの発明の第２実施例の要部平面図である。同図のＡ−Ａ切断線による断面図は図３と同一である。同図の説明は第１実施例で説明したので省略する。この実施例ではｐチャネルシフトレジスタが不要な場合や、別の半導体チップに設ける場合であり、当然チップサイズは第１実施例より小さくすることができる。
【００３８】
図６はこの発明の参考例の要部平面図である。同図のＢ−Ｂ切断線による断面図は図４と同一である。同図の説明は第１実施例で説明したので省略する。この参考例ではｎチャネルシフトレジスタを別の半導体チップに設ける場合であり、当然チップサイズは第１実施例より小さくすることができる。
図７はこの発明の第３実施例で、高抵抗領域を開口部が潰れた場合で、同図（ａ）はｎ- ウエル領域に高抵抗領域を設けた場合の実施例、同図（ｂ）はｐ- オフセット領域に高抵抗領域を設けた場合の参考例である。同図（ａ）は図１のＡ−Ａ’線で切断した要部断面図を示し、同図（ｂ）は図１のＢ−Ｂ’線で切断した要部断面図である。図示されるように開口部２１、２２が拡散で埋まり、その部分の拡散深さｔ1 、ｔ2 がｎ- ウエル領域１の拡散深さＸｊ1 またはｐ- オフセット領域２の拡散深さＸｊ2 より浅くなっている場合でも、その箇所の高抵抗領域５３、５４の領域のシート抵抗が大きくなるので、寄生抵抗を大きくするという点で効果がある。しかし、第１実施例のようにｎ- ウエル領域１やｐ- オフセット領域２が完全に開口している場合に比べるとその効果は小さい。ここでは、図１に相当した実施例を説明したが、勿論、図５、図６に相当する実施例もある。
【００３９】
図８はこの発明の第４実施例で、高抵抗領域を反対の導電形領域で形成した場合で、同図（ａ）はｎ- ウエル領域に高抵抗領域を設けた場合の実施例、同図（ｂ）はｐ- オフセット領域に高抵抗領域を設けた場合の参考例である。同図（ａ）は図１のＡ−Ａ’線で切断した要部断面図を示し、同図（ｂ）は図１のＢ−Ｂ’線で切断した要部断面図である。勿論、同図では高抵抗領域５５、５６が接合を突き抜けているが、突き抜けなくともよい。図１のようにこの場合も同様に寄生抵抗は大きくなる。
【００４０】
図９はこの発明の第５実施例で、高抵抗領域をトレンチ溝で形成した場合の図で、同図（ａ）はｎ- ウエル領域に高抵抗領域を設けた場合の実施例、同図（ｂ）はｐ- オフセット領域に高抵抗領域を設けた場合の参考例である。同図（ａ）は図１のＡ−Ａ’線で切断した要部断面図を示し、同図（ｂ）は図１のＢ−Ｂ’線で切断した要部断面図である。勿論、同図では高抵抗領域５７、５８が接合を突き抜けているが、突き抜けなくともよい。図１のようにこの場合も寄生抵抗は大きくなる。
【００４１】
尚、図１において、第一高抵抗領域５１と第二高抵抗領域５２の形成に当たっては前記した実施例を組み合わせても勿論よい。
【００４２】
【発明の効果】
この発明によれば、ｎ- ウエル領域の一部に、開口する領域の形成、反対導電形領域の形成、さらにトレンチ溝の形成により高抵抗領域を設けることにより、それぞれｎチャネルレベルシフタの高耐圧ｎチャネルＭＯＳＦＥＴの耐圧特性を損なうことなく、電源と接続するｎ領域とドレイン領域との間に存在する寄生抵抗を大きくすることができる。これにより、従来、大きな面積を占めていた前記のドレイン領域とｎ領域間の面積を小さくできて、チップサイズの小型化と低コスト化を図ることができる。また寄生抵抗に流れる電流を小さくできるので、ＨＶＩＣの消費電力を小さくできる。
【図面の簡単な説明】
【図１】  この発明の第１実施例で、ＨＶＩＣの一部の要部平面図
【図２】  図１のｎチャネルＭＯＳＦＥＴ部を拡大した要部平面図
【図３】  図１のＡ−Ａ’線で切断した要部断面図
【図４】  図１のＢ−Ｂ’線で切断した参考例の要部断面図
【図５】  この発明の第２実施例の要部平面図
【図６】  この発明の参考例の要部平面図
【図７】  この発明の第３実施例で、高抵抗領域を開口部が潰れた場合で、同図（ａ）はｎ- ウエル領域に高抵抗領域を設けた場合の実施例、同図（ｂ）はｐ- オフセット領域に高抵抗領域を設けた場合の参考例の要部断面図
【図８】  この発明の第４実施例で、高抵抗領域を反対の導電形領域で形成した場合で、同図（ａ）はｎ- ウエル領域に高抵抗領域を設けた場合の実施例の要部断面図で、同図（ｂ）はｐ- オフセット領域に高抵抗領域を設けた場合の参考例の要部断面図
【図９】  図９はこの発明の第５実施例で、高抵抗領域をトレンチ溝で形成した場合の図で、同図（ａ）はｎ- ウエル領域に高抵抗領域を設けた場合の実施例、同図（ｂ）はｐ- オフセット領域に高抵抗領域を設けた参考例の場合の要部断面図
【図１０】  モータ制御用インバータのパワー部を中心に説明する回路構成図
【図１１】  ＨＶＩＣの素子構成図
【図１２】  ＬＳＵの基本構成図
【図１３】  自己分離により形成した従来の高耐圧ｎチャネルレベルシフタと高耐圧ｐチャネルレベルシフタを有する高耐圧ＩＣの要部平面図
【図１４】  図１３のＣ−Ｃ’線で切断した要部断面図
【図１５】  図１３のＤ−Ｄ’線で切断した要部断面図
【符号の説明】
１００  ｐ- 基板
１      ｎ- ウエル領域
２      ｐ- オフセット領域
３      ｎ領域
４      ｐウエル領域
５      ｎドレイン領域
６      ｐ+ 領域
１０      ｎ+ ソース領域
１１      第１ｎ+ ソース領域
１２      第２ｎ+ ソース領域
１３      ｎ+ 領域
１４      ｎ+ 領域
１５      ｐ+ 領域
１６      ｐ+ 領域
１７      ｐ+ ソース領域
１８      ｐ+ ドレイン領域
２１      開口部
２２      開口部
３１、３２  ゲート電極
４１      ＣＯＭ電極
４２      ドレイン電極
４３      高電位電極
４４      低電位電極
５１〜５８  高抵抗領域
６１      ｎチャネルＭＯＳＦＥＴ
６２      ｐチャネルＭＯＳＦＥＴ
７０      三相モータ
７１      パワーモジュール
７２      主回路駆動回路
ＶCC2     主回路電源
ＶCC2H    主回路電源の高電位側／高電位側電位
ＶCC2L    主回路電源の低電位側／低電位側電位
ＶCC      ＨＶＩＣの電源
ＨＶＪＴ  高耐圧構造部
ＲL1      レベルシフト用抵抗
ＲL2      レベルシフト用抵抗
ＣＯＭ    ＶCC2Lに接続する端子
Ｇ        ゲート端子
ＯＵＴ    ドレイン端子
Ｕ−ＶCC  ＶCCの高電位側に接続する端子／端子の電位
Ｕ−ＯＵＴ  ＶCCの低電位側に接続する端子／端子の電位
Ｖ−ＯＵＴ  ＶCCの低電位側に接続する端子／端子の電位
Ｗ−ＯＵＴ  ＶCCの低電位側に接続する端子／端子の電位
Ｑ１〜Ｑ６  ＩＧＢＴ
Ｄ１〜Ｄ６  ダイオード
ＧＤＵ    ゲート駆動回路
ＣＵ      制御回路
ＬＳＵ    シフトレジスタ
ＨＶＩＣ  高耐圧ＩＣ
ｔ1       拡散深さ（ｎ- ウエル領域の開口部が潰れた箇所）
ｔ2       拡散深さ（ｐ- オフセット領域の開口部が潰れた箇所）
Ｘｊ1     拡散深さ（ｎ- ウエル領域）
Ｘｊ2     拡散深さ（ｐ- オフセット領域）
Ｒ１      寄生抵抗
Ｒ２      寄生抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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