(57)【特許請求の範囲】
【請求項１】
第１の信号源から出力される第１のアナログ信号と増幅器出力の負帰還信号とが入力される第１の入力端子と、第２の信号源から出力される第１のアナログ信号とは振幅が同一で位相が反転した第２のアナログ信号と増幅器出力の負帰還信号とが入力される第２の入力端子とを有し、前記第１の入力端子に入力される第１のアナログ信号と前記帰還信号との差分と、前記第２の入力端子に入力される第２のアナログ信号と前記帰還信号との差分をそれぞれ、積分し極性の異なる２つの積分信号を出力する差動積分回路と、
前記差動積分回路から出力される２つの積分出力が入力される２つの差動入力端子それぞれに増幅器出力の正帰還信号が入力され、該２つの差動入力端子に入力される信号を比較することによりＰＷＭ信号を出力するヒステリシス特性を有するコンパレータと、
第１の電源と、第２の電源との間に接続される一対のスイッチング素子からなり、該一対のスイッチング素子の接続点が負荷側の一端に接続されてなる第１のスイッチング回路と、
第１の電源と、第２の電源との間に接続される一対のスイッチング素子からなり、該一対のスイッチング素子の接続点が負荷側の他端に接続されてなる第２のスイッチング回路と、
前記コンパレータの出力を前記第１のスイッチング回路に出力する第１の駆動回路と、
前記コンパレータの出力を前記第２のスイッチング回路に出力する第２の駆動回路とを有する自走式ＰＷＭ増幅器であって、
前記差動積分回路の第１の入力端子と前記第１のスイッチング回路の出力端との間に接続された第１の帰還回路と、
前記差動積分回路の第２の入力端子と前記第２のスイッチング回路の出力端との間に接続された第２の帰還回路と、
前記コンパレータの一方の入力端子と前記第１のスイッチング回路の出力端との間に接続された第３の帰還回路と、
前記コンパレータの他方の入力端子と前記第２のスイッチング回路の出力端との間に接続された第４の帰還回路とを有し、
前記第１の帰還回路により増幅器出力の負帰還信号が前記差動積分回路の第１の入力端子に帰還され、前記第２の帰還回路により増幅器出力の負帰還信号が前記差動積分回路の第２の入力端子に帰還され、前記第３の帰還回路により増幅器出力の正帰還信号が前記コンパレータの一方の入力端子に帰還され、前記第４の帰還回路により増幅器出力の正帰還信号が前記コンパレータの他方の入力端子に帰還され、
前記差動積分回路は、
前記第１のアナログ信号及び帰還信号、第２のアナログ信号及び帰還信号がそれぞれ入力され反転入力端子及び非反転入力端子からなる一対の差動入力端子と、極性の異なる２つの積分信号を出力する反転出力端子及び非反転出力端子からなる一対の差動出力端子とを備えた同相帰還型のオペアンプと、
前記オペアンプの反転入力端子と非反転出力端子との間、及び前記オペアンプの非反転入力端子と反転出力端子との間にそれぞれ接続される積分用コンデンサとを有し、
前記コンパレータは、
前記差動積分回路から出力される極性の異なる２つの積分出力が入力される一対の差動入力端子と、前記２つの積分出力を比較することにより正相及び逆相のＰＷＭ信号を出力する一対の差動出力端子とを備えた同相帰還型のオペアンプで構成されたことを特徴とする自走式ＰＷＭ増幅器。
【請求項２】
前記第１のスイッチング回路の出力端はキャリア周波数成分除去用の第１のローパスフィルタを介して負荷の一端に接続され、
前記第２のスイッチング回路の出力端はキャリア周波数成分除去用の第２のローパスフィルタを介して負荷の他端に接続されることを特徴とする請求項１に記載の自走式ＰＷＭ増幅器。
【請求項３】
前記第１の帰還回路は、前記差動積分回路の第１の入力端子と、前記第１のスイッチング回路の出力端及び前記第１のローパスフィルタの入力端の接続点との間に接続され、
前記第２の帰還回路は、前記差動積分回路の第２の入力端子と、前記第２のスイッチング回路の出力端及び前記第１のローパスフィルタの入力端の接続点との間に接続され、
前記第３の帰還回路は、前記コンパレータの一方の入力端子と、前記第１のスイッチング回路の出力端及び前記第１のローパスフィルタの入力端の接続点との間に接続され、
前記第４の帰還回路は、前記コンパレータの他方の入力端子と、前記第２のスイッチング回路の出力端及び前記第２のローパスフィルタの入力端の接続点との間に接続され、
前記第１の帰還回路により増幅器出力の負帰還信号が前記差動積分回路の第１の入力端子に帰還され、前記第２の帰還回路により増幅器出力の負帰還信号が前記差動積分回路の第２の入力端子に帰還され、前記第３の帰還回路により増幅器出力の正帰還信号が前記コンパレータの一方の入力端子に帰還され、前記第４の帰還回路により増幅器出力の正帰還信号が前記コンパレータの他方の入力端子に帰還されることを特徴とする請求項２に記載の自走式ＰＷＭ増幅器。
【請求項４】
前記第１、第２の帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第１の帰還ループと、
前記出力信号のうち低域周波数成分を通過させる第２の帰還ループとから構成されることを特徴とする請求項１乃至３のいずれかに記載の自走式ＰＷＭ増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は自走式ＰＷＭ増幅器に係り、特にオーディオ信号を電力増幅するに好適な自走式ＰＷＭ増幅器に関する。
【０００２】
【従来の技術】
Ｄ級増幅器の一つとして自励式ＰＷＭ増幅器が有る。従来の自走式ＰＷＭ増幅器の構成を図１１に示す。同図において、自走式ＰＷＭ増幅器は、オペアンプ３０１と、オペアンプ３０１の反転入力端子と出力端子との間に接続されたコンデンサ３０２とからなる積分回路と、抵抗Ｒ１、Ｒ２及びオペアンプ３０３からなるコンパレータと、ドライバ３０４と、スイッチング回路として機能するＣＭＯＳインバータ３０５とを有している。
【０００３】
ＣＭＯＳインバータ３０５は、図１６に示すようにＰＭＯＳトランジスタ６００のドレインと、ＮＭＯＳトランジスタ６０１のドレインが接続されその接続点が出力端子６０３に接続され、ＰＭＯＳトランジスタ６００のゲートと、ＮＭＯＳトランジスタ６０１のゲートとが共通接続されて、入力端子６０２に接続されている。
また、ＰＭＯＳトランジスタ６００のソースは電源電圧＋Ｖccの電源に、ＮＭＯＳトランジスタ６０１のソースは電源電圧−Ｖccの電源にそれぞれ、接続されている。
【０００４】
ＣＭＯＳインバータ３０５の出力端は、インダクタンスＬ１、コンデンサＣ１からなるローパスフィルタを介して増幅器の負荷であるスピーカ３０６の一方の入力端子に接続され、スピーカ３０６の他方の入力端子は接地されている。
また、ＣＭＯＳインバータ３０５の出力端は、抵抗Ｒ２を介してオペアンプ３０３の非反転入力端子に接続されると共に、帰還用抵抗ＲNFを介して積分回路を構成するオペアンプ３０１の反転入力端子に接続されている。
【０００５】
オペアンプ３０１の出力端は抵抗Ｒ１を介してオペアンプ３０３の非反転入力端子に接続されている。
さらに、信号源３００が入力抵抗ＲINを介してオペアンプ３０１の反転入力端子に接続されている。オペアンプ３０１の非反転入力端子及びオペアンプ３０３の反転入力端子は接地されている。
【０００６】
上記構成からなる自走式ＰＷＭ増幅器は、全体としてＲNF／ＲINのゲインを有する反転増幅器として動作する。すなわち、信号源３００から入力抵抗ＲINを介して入力されるアナログ信号（オーディオ信号）ＶINとＣＭＯＳインバータ３０５から帰還用抵抗ＲNFを介して負帰還される出力信号（スイッチング信号）との差分をオペアンプ３０１及びコンデンサ３０２からなる積分回路で積分し、この積分出力を抵抗Ｒ１、Ｒ２及びオペアンプ３０３よりなるヒステリシスコンパレータにより２値のＰＷＭ信号に変換する。
【０００７】
さらに、このＰＷＭ信号は駆動回路３０４により増幅され、駆動回路３０４はＰＷＭ信号に基づいてＣＭＯＳインバータ３０５をスイッチング駆動すると共に、ＣＭＯＳインバータ３０５の出力は、インダクタンスＬ１、コンデンサＣ１からなるローパスフィルタを介してスピーカ３０６に供給されると共に、帰還用抵抗ＲNFを介して積分回路を構成するオペアンプ３０１の反転入力端子に負帰還されることにより自走する。
【０００８】
積分回路を構成するオペアンプ３０１に信号源３００からアナログ信号ＶINが入力されない状態では、スイッチング回路として機能するＣＭＯＳインバータ３０５の出力電圧Ｖ３は電源電圧＋Ｖcc（以下、ハイレベルと記す。）と、電源電圧−Ｖcc（以下、ローレベルと記す。）との間でデューティ５０％でスイッチング動作する図１２に一点鎖線で示す波形となる。
【０００９】
積分回路のオペアンプ３０１の出力電圧Ｖ１は、オペアンプ３０１の非反転入力端子が０Ｖに固定されているために、ＣＭＯＳインバータ３０５の出力電圧Ｖ３を積分することにより、出力電圧Ｖ３の電圧レベルがハイレベルにあるときは、時間経過と共に負の方向に増加し、ＣＭＯＳインバータ３０５の出力電圧Ｖ３がローレベルに変化した時点で正方向に増加する。この結果、図１２で破線で示すような三角波状の電圧波形となる。
【００１０】
積分回路の出力電圧Ｖ１が負方向に増加するに伴い、ヒステリシスコンパレータを構成するオペアンプ３０３の非反転入力端子における入力電圧Ｖ２も負方向に増加する。
オペアンプ３０３の入力電圧Ｖ２が０Ｖに達した時点でローレベルに変化したＣＭＯＳインバータ３０５の出力電圧Ｖ３が抵抗Ｒ２を介して正帰還されるためにこの時点における積分回路の出力電圧Ｖ１と、ＣＭＯＳインバータ３０５の出力電圧Ｖ３と、抵抗Ｒ１、Ｒ２の抵抗比で決まるレベルまで、オペアンプ３０３の非反転入力端子における入力電圧Ｖ２は負方向に急激に引き込まれる。
【００１１】
そして、オペアンプ３０３の入力電圧Ｖ２は積分回路の出力電圧Ｖ１が正方向に増加するにつれて増加し、入力電圧Ｖ２が０Ｖに達した時点でハイレベルに変化したＣＭＯＳインバータ３０５の出力電圧Ｖ３が抵抗Ｒ２を介して正帰還されるためにこの時点における積分回路の出力電圧Ｖ１と、ＣＭＯＳインバータ３０５の出力電圧Ｖ３と、抵抗Ｒ１、Ｒ２の抵抗比で決まるレベルまで、オペアンプ３０３の非反転入力端子における入力電圧Ｖ２は正方向に急激に上昇する。このようにして、オペアンプ３０３の非反転入力端子における入力電圧Ｖ２は、図１２において実線で示すように変化する。
【００１２】
次に、信号源３００から積分回路を構成するオペアンプ３０１にアナログ信号ＶINが入力された場合には、コンデンサ３０２は入力レベルに応じた傾斜で充放電を繰り返し、オペアンプ３０１の出力電圧Ｖ１は、図１３において、破線で示すような波形となる。このとき、ＣＭＯＳインバータ３０５の出力は、一点鎖線で示すように、アナログ信号ＶIN（実線で示される）のレベルに応じたパルス幅のＰＷＭ信号に類似したハイレベルと、ローレベルとの間で２値で変化する信号となる。
【００１３】
【発明が解決しようとする課題】
ＰＷＭ増幅器は、高い周波数のキャリアで変調するために、１つの半導体チップ内にステレオ２チャンネルもしくはそれ以上の増幅器を集積する場合に、リニアアンプよりも増幅器間の相互干渉が起きやすい。相互干渉が生じると、クロストークが発生し、あるいはキャリア周波数どうしでビートが発生することによりＳ／Ｎが悪化する等の不具合が生じる。
【００１４】
ＰＷＭ増幅器は、歪率を低下させるために積分回路の入力側に増幅器出力を負帰還させる帰還ループを持たせることができるものの、キャリア周波数の存在により、リニア増幅器のような広帯域の帰還がかけられないため、歪率が大きくなりがちである。
【００１５】
本発明は、このような事情に鑑みてなされたものであり、増幅器間の相互干渉を低減し、かつ歪率特性の改善を図った自走式ＰＷＭ増幅器を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載の発明は、第１の信号源から出力される第１のアナログ信号と増幅器出力の負帰還信号とが入力される第１の入力端子と、第２の信号源から出力される第１のアナログ信号とは振幅が同一で位相が反転した第２のアナログ信号と増幅器出力の負帰還信号とが入力される第２の入力端子とを有し、前記第１の入力端子に入力される第１のアナログ信号と前記帰還信号との差分と、前記第２の入力端子に入力される第２のアナログ信号と前記帰還信号との差分をそれぞれ、積分し極性の異なる２つの積分信号を出力する差動積分回路と、前記差動積分回路から出力される２つの積分出力が入力される２つの差動入力端子それぞれに増幅器出力の正帰還信号が入力され、該２つの差動入力端子に入力される信号を比較することによりＰＷＭ信号を出力するヒステリシス特性を有するコンパレータと、第１の電源と、第２の電源との間に接続される一対のスイッチング素子からなり、該一対のスイッチング素子の接続点が負荷側の一端に接続されてなる第１のスイッチング回路と、第１の電源と、第２の電源との間に接続される一対のスイッチング素子からなり、該一対のスイッチング素子の接続点が負荷側の他端に接続されてなる第２のスイッチング回路と、前記コンパレータの出力を前記第１のスイッチング回路に出力する第１の駆動回路と、前記コンパレータの出力を前記第２のスイッチング回路に出力する第２の駆動回路とを有する自走式ＰＷＭ増幅器であって、前記差動積分回路の第１の入力端子と前記第１のスイッチング回路の出力端との間に接続された第１の帰還回路と、前記差動積分回路の第２の入力端子と前記第２のスイッチング回路の出力端との間に接続された第２の帰還回路と、前記コンパレータの一方の入力端子と前記第１のスイッチング回路の出力端との間に接続された第３の帰還回路と、前記コンパレータの他方の入力端子と前記第２のスイッチング回路の出力端との間に接続された第４の帰還回路とを有し、前記第１の帰還回路により増幅器出力の負帰還信号が前記差動積分回路の第１の入力端子に帰還され、前記第２の帰還回路により増幅器出力の負帰還信号が前記差動積分回路の第２の入力端子に帰還され、前記第３の帰還回路により増幅器出力の正帰還信号が前記コンパレータの一方の入力端子に帰還され、前記第４の帰還回路により増幅器出力の正帰還信号が前記コンパレータの他方の入力端子に帰還され、前記差動積分回路は、前記第１のアナログ信号及び帰還信号、第２のアナログ信号及び帰還信号がそれぞれ入力され反転入力端子及び非反転入力端子からなる一対の差動入力端子と、極性の異なる２つの積分信号を出力する反転出力端子及び非反転出力端子からなる一対の差動出力端子とを備えた同相帰還型のオペアンプと、前記オペアンプの反転入力端子と非反転出力端子との間、及び前記オペアンプの非反転入力端子と反転出力端子との間にそれぞれ接続される積分用コンデンサとを有し、前記コンパレータは、前記差動積分回路から出力される極性の異なる２つの積分出力が入力される一対の差動入力端子と、前記２つの積分出力を比較することにより正相及び逆相のＰＷＭ信号を出力する一対の差動出力端子とを備えた同相帰還型のオペアンプで構成されたことを特徴とする。
【００１７】
また、請求項２に記載の発明は、請求項１に記載の自走式ＰＷＭ増幅器において、前記第１のスイッチング回路の出力端はキャリア周波数成分除去用の第１のローパスフィルタを介して負荷の一端に接続され、前記第２のスイッチング回路の出力端はキャリア周波数成分除去用の第２のローパスフィルタを介して負荷の他端に接続されることを特徴とする。
【００１８】
また、請求項３に記載の発明は、請求項２に記載の自走式ＰＷＭ増幅器において、前記第１の帰還回路は、前記差動積分回路の第１の入力端子と、前記第１のスイッチング回路の出力端及び前記第１のローパスフィルタの入力端の接続点との間に接続され、前記第２の帰還回路は、前記差動積分回路の第２の入力端子と、前記第２のスイッチング回路の出力端及び前記第１のローパスフィルタの入力端の接続点との間に接続され、前記第３の帰還回路は、前記コンパレータの一方の入力端子と、前記第１のスイッチング回路の出力端及び前記第１のローパスフィルタの入力端の接続点との間に接続され、前記第４の帰還回路は、前記コンパレータの他方の入力端子と、前記第２のスイッチング回路の出力端及び前記第２のローパスフィルタの入力端の接続点との間に接続され、前記第１の帰還回路により増幅器出力の負帰還信号が前記差動積分回路の第１の入力端子に帰還され、前記第２の帰還回路により増幅器出力の負帰還信号が前記差動積分回路の第２の入力端子に帰還され、前記第３の帰還回路により増幅器出力の正帰還信号が前記コンパレータの一方の入力端子に帰還され、前記第４の帰還回路により増幅器出力の正帰還信号が前記コンパレータの他方の入力端子に帰還されることを特徴とする。
【００１９】
また、請求項４に記載の発明は、請求項１乃至３のいずれかに記載の自走式ＰＷＭ増幅器において、前記第１、第２の帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第１の帰還ループと、
前記出力信号のうち低域周波数成分を通過させる第２の帰還ループとから構成されることを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。本発明の実施の形態の説明に先立ち、従来の自走式ＰＷＭ増幅器の改良例について図１４を参照して説明する。図１４に示す自走式ＰＷＭ増幅器は、増幅器出力段をＢＴＬ方式で出力するように構成し、ＢＴＬ出力を、差動増幅器を介してＰＷＭ増幅器の入力段を構成する積分回路の入力側に負帰還をかけるようにした構成例を示している。
【００２３】
図１４において、この自走式ＰＷＭ増幅器は、オペアンプ３０１と、オペアンプ３０１の反転入力端子と出力端子との間に接続されたコンデンサ３０２とからなる積分回路と、抵抗Ｒ３、Ｒ４及びオペアンプ３１０からなるコンパレータと、信号反転用インバータ３１２と、スイッチング回路として機能するＣＭＯＳインバータ３１１、３１３とを有している。ＣＭＯＳインバータ３１１、３１３は、図１６に示すのと同様に構成されている。
【００２４】
ＣＭＯＳインバータ３１３の出力端は、インダクタンスＬ１、コンデンサＣ１からなる第１のローパスフィルタを介して増幅器の負荷であるスピーカ３０６の一方の入力端子に接続されている。
また、ＣＭＯＳインバータ３１１の出力端は、インダクタンスＬ１、コンデンサＣ１からなる第２のローパスフィルタを介して増幅器の負荷であるスピーカ３０６の他方の入力端子に接続されている。
【００２５】
また、ＣＭＯＳインバータ３１１の出力端は、抵抗Ｒ５、Ｒ６、Ｒ７、R８及びオペアンプ３１４からなる差動増幅器の一方の入力端に、ＣＭＯＳインバータ３１３の出力端は上記差動増幅器の他方の入力端に、それぞれ、接続されている。
さらに、上記差動増幅器の出力端、すなわちオペアンプ３１４の出力端子は帰還用抵抗ＲNFを介して積分回路を構成するオペアンプ３０１の反転入力端子に接続されている。
また、オペアンプ３０１の反転入力端子には入力抵抗ＲINを介して信号源３００に接続されている。
【００２６】
上記構成からなる自走式ＰＷＭ増幅器は、図１１に示した従来の自走式ＰＷ増幅器と同様に、全体としてＲNF／ＲINのゲインを有する反転増幅器として動作する、負荷であるスピーカ３０６に電力供給するスイッチング回路としてのＣＭＯＳインバータ３１１、３１３がＢＴＬ出力構成となっており、抵抗Ｒ３、Ｒ４及びオペアンプ３１０からなるコンパレータより出力されるＰＷＭ信号に基づいて駆動されるＣＭＯＳインバータ３１１、３１３の出力が抵抗Ｒ５、Ｒ６、Ｒ７、R８及びオペアンプ３１４からなる差動増幅器の入力端子にそれぞれ入力され、その差に比例した電圧が帰還用抵抗ＲNFを介してオペアンプ３０１の反転入力端子に帰還されることにより自走する。
【００２７】
上記構成の自走式ＰＷＭ増幅器では、ＢＴＬ方式の増幅器出力（ＣＭＯＳインバータ３１１、３１３の出力）が、差動増幅器を介して積分回路の入力側に負帰還をかけるように構成されているために、外来ノイズの一部については効果が有るが、コンデンサ３０２、オペアンプ３０１からなる積分回路、及び抵抗Ｒ３、Ｒ４、オペアンプ３１０からなるコンパレータでは高い周波数でスイッチング動作するので、ノイズが発生しやすく、この部分で発生するノイズを除去することはできず、複数チャンネルを１つの半導体チップに実装する場合に相互干渉が生じやすいという問題は解決できない。
【００２８】
次に、図１５に他の自走式ＰＷＭ増幅器の構成例を示す。この自走式ＰＷＭ増幅器は、コンパレータ以外の全ての回路部を差動的に構成したものである。
上記自走式ＰＷＭ増幅器は、オペアンプ４０１、コンデンサ４０２からなる第１の積分回路と、オペアンプ４０３、コンデンサ４０４からなる第２の積分回路と、抵抗４０５、４０６、４０７、４０８、オペアンプ４０９からなるコンパレータと、インバータ４１０と、ＣＭＯＳインバータ４１１、４１２と、ＣＭＯＳインバータ４１１、４１２の出力端とスピーカの各端子との間に接続されるインダクタンスＬ１及びコンデンサＣ１からなる一対のローパスフィルタとを有している。
【００２９】
ＣＭＯＳインバータ４１１の出力端は帰還用抵抗ＲNFを介して第１の積分回路を構成するオペアンプ４０１の反転入力端子に、また、ＣＭＯＳインバータ４１２の出力端は帰還用抵抗ＲNFを介して第２の積分回路を構成するオペアンプ４０３の反転入力端子にそれぞれ接続されている。オペアンプ４０１、４０３の非反転入力端子は共通接続され、接地されている。
また、オペアンプ４０１の反転入力端子には入力抵抗ＲINを介して信号源４００が、オペアンプ４０３の反転入力端子には入力抵抗ＲINを介して信号源４０１がそれぞれ、接続されている。
【００３０】
信号源４００はアナログ信号出力する信号源であり、信号源４０１は信号源４００が出力するアナログ信号と、振幅が同一で逆相のアナログ信号を出力する信号源である。
上記構成からなる自走式ＰＷＭ増幅器では、高い周波数で動作する積分回路が２つのオペアンプで差動的に構成されているために、一見すると、外来ノイズを有効に打ち消すように動作するように見えるが、実際には動作しない。これは、通常のオペアンプを使用しているために、この回路構成では、同相入力分に対する処理がなされていないからである。
【００３１】
すなわち、オペアンプに供給する正負の電源電圧が微妙に異なったり、あるいは同相入力分が有ると、第１の積分回路を構成するオペアンプ４０１の出力と、第２の積分回路を構成するオペアンプ４０３の出力とが基準電圧に対して両方とも、正方向に増加し、あるレベルで出力が固定した状態となり、積分動作が停止してしまい、これに伴い、オペアンプ４０９もコンパレータとして動作しなくなるからである。
このように、自走式ＰＷＭ増幅器の回路構成を単純に平衡回路化しただけではＰＷＭ増幅器として動作しない。
【００３２】
次に、本発明の第１の実施の形態に係る自走式ＰＷＭ増幅器の構成を図１に示す。同図において、本実施の形態に係る自走式ＰＷＭ増幅器は、差動積分回路１と、コンパレータ２と、駆動回路３−１、３−２と、スイッチング回路４−１、４−２と、負荷であるスピーカ５２の入力端子とスイッチング回路４−１、４−２との間に接続されインダクタンスＬ１、コンデンサＣ１とで構成される一対のローパスフィルタとを有している。
【００３３】
差動積分回路１は、アナログ信号及びＰＷＭ増幅器出力の帰還信号が入力される反転入力端子IN−、非反転入力端子IN＋からなる一対の差動入力端子と、２つの積分信号を出力する非反転出力端子OUT＋、反転出力端子OUT−からなる一対の差動出力端子とを備えた同相帰還型のオペアンプ１０と、オペアンプ１０の反転入力端子IN−と非反転出力端子OUT＋との間に接続される積分用コンデンサ１１と、オペアンプ１０の非反転入力端子IN＋と反転出力端子OUT−との間に接続される積分用コンデンサ１２とを有している。
【００３４】
また、コンパレータ２は、抵抗２１、２２、２３、２４と、オペアンプ２０とからなり、オペアンプ２０の非反転入力端子は抵抗２２を介して差動積分回路１におけるオペアンプ１０の非反転出力端子OUT＋に接続され、オペアンプ２０の反転入力端子は抵抗２４を介して差動積分回路１におけるオペアンプ１０の反転出力端子OUT−に接続されている。
さらに、オペアンプ２０の非反転入力端子は抵抗２１を介してスイッチング回路４−１の出力端に接続され、かつオペアンプ２０の反転入力端子は抵抗２３を介してスイッチング回路４−２の出力端に接続され、２つの差動入力端子に正帰還がかけられ、ヒステリシス特性を有するコンパレータ２を構成している。
【００３５】
駆動回路３−１はインバータ３０により構成され、駆動回路３−２は縦続接続されたインバータ３１、３２から構成されている。駆動回路３−１の出力端はＣＭＯＳインバータ４０で構成されるスイッチング回路４−１の入力端に、駆動回路３−２の出力端はＣＭＯＳインバータ４１で構成されるスイッチング回路４−２の入力端にそれぞれ接続されている。
【００３６】
ＣＭＯＳインバータ４０、４１はそれぞれ、図１６に示すＣＭＯＳインバータと同様であり、ＰＭＯＳトランジスタのソースが正の電源電圧＋Ｖccに、ＮＭＯＳトランジスタのソースが負の電源電圧−Ｖccに接続されている。
また、ＰＭＯＳトランジスタのゲートとＮＭＯＳトランジスタのゲートは共通接続され、この接続点が入力端となり、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとが接続され、この接続点が出力端となっている。
【００３７】
ＣＭＯＳインバータ４０の出力端は第１の帰還回路としての帰還用抵抗ＲNFを介して差動積分回路１のおけるオペアンプ１０の反転入力端子IN−に接続され、ＣＭＯＳインバータ４１の出力端は第２の帰還回路としての帰還用抵抗ＲNFを介して差動積分回路１におけるオペアンプ１０の非反転入力端子IN＋に接続されている。
【００３８】
また、オペアンプ１０の反転入力端子IN−は入力抵抗ＲINを介して信号源５０の一方の出力端子６０に接続され、オペアンプ１０の非反転入力端子は入力抵抗ＲINを介して信号源５１の一方の出力端子６１に接続され、信号源５０、５１の他の出力端子は共通接続され、接地されている。
信号源５０はアナログ信号（オーディオ信号）を出力する信号源であり、信号源５１は、信号源５０が出力するアナログ信号と振幅が同一で位相が反転したアナログ信号を出力する。
【００３９】
信号源５０、５１は、実際には図３に示すように、構成されている。すなわち、信号源５０は外付けされる信号源５００と、信号源５００の出力をそのまま出力端子６０に出力するバッファ５０１とからなり、信号源５１はバッファ５０１の出力を入力とし反転出力を出力端子６１に出力する抵抗５１１、５１２とオペアンプ５１０からなる反転増幅器として構成されている。
信号源５００、インダクタンスＬ１、コンデンサＣ１からなる一対のローパスフィルタ及びスピーカ５２以外は、半導体チップ上に形成されている。
【００４０】
次に、差動積分回路１におけるオペアンプ１０の具体的構成を図２に示す。このオペアンプは、差動入力端子及び差動出力端子を有する同相帰還型のオペアンプである。同図において、オペアンプ１０は非反転入力端子（IN＋）１００と、
反転入力端子（IN−）１０１と、非反転出力端子（OUT＋）１０２と、反転出力端子（OUT−）１０３と、基準電圧設定用端子１０４とを有している。
【００４１】
非反転入力端子（IN＋）１００と反転入力端子（IN−）１０１とには、ＰＭＯＳトランジスタＰ１、Ｐ２のゲートが接続され、ＰＭＯＳトランジスタＰ１のドレインはＮＭＯＳトランジスタＮ１のドレインに、ＰＭＯＳトランジスタＰ２のドレインはＮＭＯＳトランジスタＮ２のドレインに、それぞれ接続されている。また、ＰＭＯＳトランジスタＰ１、Ｐ２のソースは共通接続され、電流源１０６を介して電源電圧＋Ｖccが供給される電源ラインに接続されている。
【００４２】
また、非反転出力端子１０２と反転出力端子１０３との間には抵抗値の等しい抵抗Ｒ１、Ｒ２の直列回路が接続されており、その接続点ＸはＰＭＯＳトランジスタＰ３のゲートに接続されている。接続点Ｘにおける電位を中点電位Ｖｎとする。
さらに、基準電圧設定用端子１０４はＰＭＯＳトランジスタＰ４のゲートに接続され、ＰＭＯＳトランジスタＰ３、Ｐ４のソースは共通接続され、電流源１０７を介して電源電圧＋Ｖccが供給される電源ラインに接続されている。
【００４３】
また、ＰＭＯＳトランジスタＰ３のドレインは、ＮＭＯＳトランジスタＮ３のドレインに接続され、ＰＭＯＳトランジスタＰ４のドレインは電源電圧−Ｖccが供給される電源ラインに接続されている。
また、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のソースは電源電圧−Ｖccが供給される電源ラインに接続され、ゲートは共通接続されている。
さらに、ＮＭＯＳトランジスタＮ３のドレインとゲートとが短絡されており、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３はカレントミラーを構成している。
【００４４】
さらに、差動出力端子１０２、１０３はそれぞれ、電流源１０８、１０５を介して電源電圧＋Ｖccが供給される電源ラインに接続されている。
また、差動出力端子１０２、１０３はそれぞれ、ＮＭＯＳトランジスタＮ５、Ｎ４のドレインに接続されている。ＮＭＯＳトランジスタＮ４、Ｎ５のゲートはＮＭＯＳトランジスタＮ１、Ｎ２のドレインに接続され、ＮＭＯＳトランジスタＮ４、Ｎ５のソースは電源電圧−Ｖccが供給される電源ラインに接続されている。
さらに、ＮＭＯＳトランジスタＮ４、Ｎ５は、それぞれドレインとゲート間にコンデンサ１０９、１１０が接続されている。なお、基準電圧設定用端子１０４には基準電圧として例えば、０Ｖに設定されている。
【００４５】
上記構成からなるオペアンプ１０の動作を簡単に説明する。オペアンプ１０が動作中に中点電位Ｖｎが低下したとする。このとき、ＰＭＯＳトランジスタＰ３を経由して電流源１０７よりＮＭＯＳトランジスタＮ３に流れる電流は増加し、これに伴い、カレントミラーを構成するＮＭＯＳトランジスタＮ１、Ｎ２に流れる電流も同時に増加する。
【００４６】
この結果、ＮＭＯＳトランジスタＮ４、Ｎ５のゲート・ソース間電位が低下し、ＮＭＯＳトランジスタＮ４、Ｎ５はオフ状態となり、反転出力端子１０３、１０２の電位が上昇し、結局接続点Ｘの中点電位ＶｎがＰＭＯＳトランジスタＰ４のゲート電位である基準電圧ＶREFに等しくなるまで上昇し、Ｖｎ＝ＶREFとなるように動作する。したがって、差動出力端子１０２、１０３からは、常に中点電位Ｖｎ、すなわち基準電圧ＶREFを基準とする差動出力信号のみが出力されることとなる。
【００４７】
このように、オペアンプ１０では、中点電位Ｖｎが基準電圧ＶREFと一致するように同相帰還されるために、同相入力が有っても差動出力端子１０２、１０３には基準電圧ＶREFを基準とする差動出力信号のみが出力されるように動作する。
このように構成されたオペアンプを図１における差動積分回路１に使用したので、図１に示す自走式ＰＷＭ増幅器はコンパレータ２を除いて、完全に平衡動作させることができる。
【００４８】
図１に戻り、上記構成からなる自走式ＰＷＭ増幅器の動作を、図４を参照して説明する。上記構成において、信号源５０、５１よりそれぞれ、互いに逆相のアナログ信号ＶIN，−ＶINが入力抵抗ＲINを介して差動積分回路１を構成するオペアンプ１０の反転入力端子IN−、非反転入力端子IN＋に入力されるとともに、オペアンプ１０の反転入力端子IN−、非反転入力端子IN＋にはそれぞれ、帰還用抵抗ＲNFを介してスイッチング回路４−１、４−２を構成するＣＭＯＳインバータ４０、４１の出力信号の一部が負帰還される。
【００４９】
差動積分回路１では、完全平衡動作し、信号源５０から出力されるアナログ信号ＶINと帰還用抵抗ＲNFを介して負帰還されるＣＭＯＳインバータ４０の出力信号（スイッチング信号）との差分と、信号源５１から出力されるアナログ信号−ＶINと帰還用抵抗ＲNFを介して負帰還されるＣＭＯＳインバータ４１の出力信号（スイッチング信号）との差分との差を等価的に積分し、互いに極性の異なる２つの積分信号を、ヒステリシス特性を有するコンパレータ２に出力する。
【００５０】
コンパレータ２では、差動積分回路１より入力された２つの積分信号を比較し、入力信号に応じたパルス幅の２値のＰＷＭ信号に変換する。このＰＷＭ信号は駆動回路３−１、３−２で増幅され、駆動回路３−１、３−２は、ＰＷＭ信号に基づいてスイッチング回路４−１、４−２としてのＣＭＯＳインバータ４０、４１をスイッチング駆動する。
【００５１】
ＣＭＯＳインバータ４０の出力信号は、インダクタンスＬ１、コンデンサＣ１からなるローパスフィルタを介して、スピーカ５２の一方の入力端子に出力され、ＣＭＯＳインバータ４１の出力信号は、インダクタンスＬ１、コンデンサＣ１からなるローパスフィルタを介して、スピーカ５２の他方の入力端子に出力される。
【００５２】
これと同時に、ＣＭＯＳインバータ４０、４１の出力信号は、帰還用抵抗ＲNFを介して差動積分回路１を構成するオペアンプ１０の反転入力端子IN−、非反転入力端子IN＋に、それぞれ負帰還され、自走する。
【００５３】
ＣＭＯＳインバータ４０の出力が正の電源電圧＋Ｖccにあるときは差動積分回路１の非反転出力端子OUT＋における出力電圧Ｖ1aは、時間経過と共に負方向に増加し、これに伴いコンパレータ２を構成するオペアンプ２０の入力電圧Ｖ2aも負方向に増加する。そして入力電圧Ｖ2aが０Ｖになった時点で、オペアンプ２０の出力、すなわちＰＷＭ信号が反転するために、ＣＭＯＳインバータ４０の出力も反転する。
【００５４】
このときオペアンプ２０の入力側にＣＭＯＳインバータ４０の反転出力が正帰還されるので、この時点における差動積分回路１の出力電圧Ｖ1a、ＣＭＯＳインバータ４０の出力電圧Ｖ3a及び抵抗２１，２２の抵抗比で決まるレベルまでオペアンプ２０の入力電圧Ｖ2aは０Ｖから負方向に急激に落ち込むように変化する。
【００５５】
ＣＭＯＳインバータ４０の出力電圧Ｖ3aが電源電圧＋Ｖccから−Ｖccに反転すると、差動積分回路１の出力電圧Ｖ1aが正方向に増加し、これに伴いコンパレータ２を構成するオペアンプ２０の入力電圧Ｖ2aも正方向に増加する。そして、入力電圧Ｖ2aが０Ｖになった時点で、オペアンプ２０の出力、すなわちＰＷＭ信号が反転するために、ＣＭＯＳインバータ４０の出力も電源電圧−Ｖccから＋Ｖccに反転する。
【００５６】
このときオペアンプ２０の入力側にＣＭＯＳインバータ４０の反転出力が正帰還されるので、この時点における差動積分回路１の出力電圧Ｖ1a、ＣＭＯＳインバータ４０の出力電圧Ｖ3a及び抵抗２１、２２の抵抗比で決まるレベルまでオペアンプ２０の入力電圧Ｖ2aは０Ｖから正方向に急激に跳ね上がるように上昇する。
このようにして差動積分回路１の出力電圧Ｖ1a、オペアンプ２０の入力電圧Ｖ2a及びＣＭＯＳインバータ４０の出力電圧Ｖ3aは図４（Ａ）に示すように変化する。
【００５７】
また、差動積分回路１の反転出力端子OUT−における出力電圧Ｖ1b、コンパレータ２におけるオペアンプ２０の入力電圧Ｖ2b、ＣＭＯＳインバータ４１の出力電圧Ｖ3bは、ＣＭＯＳインバータ４１の出力電圧Ｖ3bの出力波形がＣＭＯＳインバータ４０の出力電圧Ｖ3aを反転した波形となるので、差動積分回路１の出力電圧Ｖ1b、オペアンプ２０の入力電圧Ｖ2bの波形も差動積分回路１の出力電圧Ｖ1a、オペアンプ２０の入力電圧Ｖ2aの波形を反転した波形となり、図４（Ｂ）に示すようになる。但し、抵抗２２と抵抗２４の抵抗値は等しく、かつ抵抗２１と抵抗２３の抵抗値は等しいものとする。
【００５８】
本発明の第１の実施の形態に係る自走式ＰＷＭ増幅器によれば、自走式ＰＷＭ増幅器の回路構成全体を平衡入力でかつ平衡出力となるように平衡回路化したので、外来ノイズの影響を受けにくくなり、相互干渉を低減できる。
また、平衡動作により偶数次の高調波歪が打ち消され、歪率特性の改善が図れる。
さらに、コンパレータの２つの差動入力端子にそれぞれ、正帰還をかけるようにしたので、比較タイミングでのコンパレータの入力電圧が０Ｖとなり、低電圧動作させることができる。
【００５９】
さらに、本実施の形態に係る自走式ＰＷＭ増幅器によれば、差動積分回路を構成するオペアンプとして差動入力でかつ差動出力の同相帰還型オペアンプを使用するようにしたので、上記差動積分回路を完全平衡動作させることができ、外来ノイズの影響をさらに低減することができる。
すなわち、差動積分回路を構成する積分用コンデンサのインピーダンスが高く、積分回路が自走式ＰＷＭ増幅器の初段の回路となっていること、さらには高い周波数で充放電を繰り返すために上記積分回路は外来ノイズの影響を受けやすいが、積分回路を差動入力でかつ差動出力の同相帰還型オペアンプで完全平衡動作させることにより、外来ノイズを除去でき、また、低電圧動作させることができる。
【００６０】
次に、本発明の第２の実施の形態に係る自走式ＰＷＭ増幅器の構成を図５に示す。本実施の形態に係る自走式ＰＷＭ増幅器が第１の実施の形態に係る自走式ＰＷＭ増幅器と構成上、異なるのはコンパレータ２を構成するオペアンプとして差動入力端子及び差動出力端子を有する同相帰還型のオペアンプ２００を使用した点であり、他の構成は基本的には同一であるので同一の要素には同一の符号を付して重複する説明は省略する。
【００６１】
なお、７０、７１はコンパレータ２を構成するオペアンプ２００の反転出力OUT−、OUT＋からそれぞれ、出力されるＰＷＭ信号を増幅する駆動回路、４０、４１はＣＭＯＳインバータである。
コンパレータ２を構成するオペアンプ２００の構成を図６に示す。同図において、オペアンプ２００は、反転入力端子（IN−）２０００と、非反転入力端子（IN＋）２００１と、反転出力端子（OUT−）２００３と、非反転出力端子（OUT＋）２００４とを有している。
【００６２】
反転入力端子（IN−）２０００、非反転入力端子（IN＋）２００１はそれぞれ差動入力段を構成するＰＭＯＳトランジスタ２００５、２００６のゲートに接続され、ＰＭＯＳトランジスタ２００５、２００６のソースは共通接続され電流源２０１２を介して電源電圧＋Ｖccが供給される電源ラインに接続されている。
また、ＰＭＯＳトランジスタ２００５、２００６のドレインはＮＭＯＳトランジスタ２００７、２００６のドレインにそれぞれ、接続され、これらのソースは共通接続され、電源電圧−Ｖccが供給される電源ラインに接続されている。
【００６３】
さらに、ＮＭＯＳトランジスタ２００６のドレインは抵抗２００８、２００９の直列回路を介してＮＭＯＳトランジスタ２００７のドレインに接続され、ＮＭＯＳトランジスタ２００６、２００７のゲートは直結されている。
また、抵抗２００８、２００９の接続点はＮＭＯＳトランジスタ２００６、２００７のゲートにそれぞれ、接続されている。
【００６４】
さらに、オペアンプ２００の出力段を構成するＮＭＯＳトランジスタ２０１０、２０１１のゲートは、それぞれ、ＮＭＯＳトランジスタ２００７、２００６のドレインに接続されている。ＮＭＯＳトランジスタ２０１０、２０１１のドレインはそれぞれ、電流源２０１３、２０１４を介して電源電圧＋Ｖccが供給される電源ラインに接続されている。
【００６５】
また、ＮＭＯＳトランジスタ２０１０、２０１１のソースは共通接続されて電源電圧−Ｖccが供給される電源ラインに接続されている。ＮＭＯＳトランジスタ２０１１のドレインはインバータ２０１５を介して反転出力端子（OUT−）２００３に接続され、ＮＭＯＳトランジスタ２０１０のドレインはインバータ２０１６を介して非反転出力端子（OUT＋）２００４に接続されている。
上記構成からなるオペアンプ２００を用いることにより同相成分を除去するように動作する差動入力差動出力型のコンパレータ２を構成することができる。
【００６６】
本発明の第２の実施の形態に係る自走式ＰＷＭ増幅器によれば、さらに、ヒステリシス特性を有するコンパレータを構成するオペアンプとして差動入力でかつ差動出力の同相帰還型オペアンプを使用するようにしたので、上記コンパレータを完全平衡動作させることができ、外来ノイズの影響をさらに低減することができる。
【００６７】
次に、本発明の第３の実施の形態に係る自走式ＰＷＭ増幅器について図７乃至図９を参照して説明する。本実施の形態に係る自走式ＰＷＭ増幅器は、増幅器出力を初段の差動積分回路に負帰還する帰還回路を上記増幅器出力のうち高域周波数成分を通過させる第１の帰還ループと、上記増幅器出力のうち低域周波数成分を通過させる第２の帰還ループとからなる多重帰還回路としたことを特徴とするものである。
【００６８】
図７に本実施の形態に係る自走式ＰＷＭ増幅器に使用される帰還回路の構成を示す。同図に示すように、この帰還回路は、自走式ＰＷＭ増幅器の出力側と差動積分回路の入力側に接続され、増幅器の出力のうち高域周波数成分を通過させる帰還用抵抗ＲNF1及び帰還用コンデンサＣNF1の直列回路からなる第１の帰還ループと、増幅器出力のうち低域周波数成分を通過させる帰還用抵抗ＲNF２，ＲNF２及び帰還用コンデンサＣNF２よりなるＴ型回路である第２の帰還ループとから構成される。
【００６９】
図７において、８０は、本発明の実施の形態に係る自走式ＰＷＭ増幅器の出力段の電圧源を、８１は自走式ＰＷＭ増幅器における差動積分回路の入力側の電流源を示している。また、帰還用抵抗ＲNF1の抵抗値をＲとし、帰還用コンデンサＣNF1の容量値をＣとすると、帰還用抵抗ＲNF2の抵抗値はＲNF2＝Ｒ／２、帰還用コンデンサＣNF1の容量値はＣNF1＝４Ｃである。
【００７０】
図９に示す自走式ＰＷＭ増幅器は、図１に示した第１の実施の形態に係る自走式ＰＷＭ増幅器において、帰還回路のみを図７に示す多重帰還回路に置換したものであり、他の構成は図１と同様である。本実施の形態に係る自走式ＰＷＭ増幅器は、既述したように全体を平衡回路化しているために、帰還回路も増幅器出力側と差動積分回路の反転入力側に接続される第１の帰還回路と、増幅器出力側と差動積分回路の非反転入力側に接続される第２の帰還回路とを有している。
【００７１】
図９において、第１の帰還回路は、帰還用抵抗ＲNF1及び帰還用コンデンサＣNF1の直列回路をＣＭＯＳインバータ４０の出力端と差動積分回路を構成するオペアンプ１０の反転入力端子との間に接続されることにより形成せれる第１の帰還ループと、インダクタンスＬ１、コンデンサＣ１からなるローパスフィルタの出力端と、オペアンプ１０の反転入力端子との間に接続される帰還用抵抗ＲNF２，ＲNF２及び帰還用コンデンサＣNF２よりなるＴ型回路が接続されることにより形成される第２の帰還ループとを有している。
第２の帰還回路の構成は、第１の帰還回路と構成が同一であるので、説明を省略する。
【００７２】
第１、第２の帰還回路において、図８に示すように第１の帰還ループにより負荷であるスピーカ５２に供給する出力信号のうち高域周波数成分を通過させる周波数特性Ｉ２が得られ、また第２の帰還ループによりスピーカ５２に供給する出力信号のうち低域周波数成分を通過させる周波数特性Ｉ１が得られ、結果として周波数特性Ｉ1、Ｉ2を合成した低域から高域の周波数帯域にわたって平坦な周波数特性となる。
ここで、出力が−３ｄＢとなるカットオフ周波数ｆｃは、周波数特性Ｉ1，Ｉ2とも、ｆｃ＝１／２πＣＲとなり、例えば、１０ＫＨに選択される。
【００７３】
本発明の第３の実施の形態に係る自走式ＰＷＭ増幅器によれば、自走式ＰＷＭ増幅器において、第１、第２の帰還回路は、負荷に供給する出力信号のうち高域周波数成分を通過させる第１の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第２の帰還ループとから構成されるので、入力信号の周波数帯域において、低域から高域にわたって、Ｓ／Ｎの向上及び歪率特性の向上が図れる。
【００７４】
図１０は、図１１に示した従来の自走式ＰＷＭ増幅器における増幅器出力側から積分回路の入力側に帰還する帰還用抵抗ＲNFの代わりに図７に示す帰還回路を置換したものである。このように構成することにより、図１１に示した従来の自走式ＰＷＭ増幅器に比して低域から高域にわたって、Ｓ／Ｎの向上及び歪率特性の向上が図れる。
【００７５】
【発明の効果】
請求項１、２に記載の発明によれば、自走式ＰＷＭ増幅器の回路構成全体を平衡入力でかつ平衡出力となるように平衡回路化したので、外来ノイズの影響を受けにくくなり、相互干渉を低減できる。
また、平衡動作により偶数次の高調波歪が打ち消され、歪率特性の改善が図れる。
【００７６】
さらに、コンパレータの２つの差動入力端子にそれぞれ、正帰還をかけるようにしたので、比較タイミングでのコンパレータの入力電圧が０Ｖとなり、低電圧動作させることができる。
【００７７】
また、差動積分回路を構成するオペアンプとして差動入力でかつ差動出力の同相帰還型オペアンプを使用するようにしたので、上記差動積分回路を完全平衡動作させることができ、外来ノイズの影響をさらに低減することができる。
【００７８】
すなわち、差動積分回路を構成する積分用コンデンサのインピーダンスが高く、積分回路が自走式ＰＷＭ増幅器の初段の回路となっていること、さらには高い周波数で充放電を繰り返すことにために上記積分回路は外来ノイズの影響を受けやすいが、積分回路を差動入力でかつ差動出力の同相帰還型オペアンプで完全平衡動作させることにより、外来ノイズを除去でき、また、低電圧動作させることができる。
【００７９】
さらに、ヒステリシス特性を有するコンパレータを構成するオペアンプとして差動入力でかつ差動出力の同相帰還型オペアンプを使用するようにしたので、上記差動積分回路を完全平衡動作させることができ、外来ノイズの影響をさらに低減することができる。
【００８０】
請求項４に記載の発明によれば、自走式ＰＷＭ増幅器において、前記第１、第２の帰還回路は、前記負荷に供給する出力信号のうち高域周波数成分を通過させる第１の帰還ループと、前記出力信号のうち低域周波数成分を通過させる第２の帰還ループとから構成されるので、入力信号の周波数帯域において、低域から高域にわたって、Ｓ／Ｎの向上及び歪率特性の向上が図れる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係る自走式ＰＷＭ増幅器の構成を示す回路図。
【図２】  図１に示した本発明の第１の実施の形態に係る自走式ＰＷＭ増幅器における差動積分回路に使用するオペアンプの具体的構成を示す回路図。
【図３】  図１に示した本発明の第１の実施の形態に係る自走式ＰＷＭ増幅器における信号源の具体的構成を示す回路図。
【図４】  図１に示した本発明の第１の実施の形態に係る自走式ＰＷＭ増幅器の各部の動作を示す波形図。
【図５】  本発明の第２の実施の形態に係る自走式ＰＷＭ増幅器の構成を示す回路図。
【図６】  図５に示した本発明の第２の実施の形態に係る自走式ＰＷＭ増幅器におけるコンパレータの具体的構成を示す回路図。
【図７】  本発明の実施の形態に係る自走式ＰＷＭ増幅器に適用される帰還回路の構成を示す回路図。
【図８】  図７に示した帰還回路が適用される本発明の各実施の形態に係る自走式ＰＷＭ増幅器における増幅器出力の周波数特性を示す特性図。
【図９】  本発明の第３の実施の形態に係る自走式ＰＷＭ増幅器の構成を示す回路図。
【図１０】  従来の自走式ＰＷＭ増幅器における帰還回路を図７に示した帰還回路に置換した構成例を示す回路図。
【図１１】  従来の自走式ＰＷＭ増幅器の構成例を示す回路図。
【図１２】  図１１に示した自走式ＰＷＭ増幅器において積分回路に信号源からアナログ信号が入力されない状態における各部の動作状態を示す波形図。
【図１３】  図１１に示した自走式ＰＷＭ増幅器において積分回路に信号源からアナログ信号が入力された状態における各部の動作状態を示す波形図。
【図１４】  従来の自走式ＰＷＭ増幅器の改良例を示す回路図。
【図１５】  自走式ＰＷＭ増幅器においてコンパレータ以外の全ての回路を差動的に構成した構成例示す回路図。
【図１６】  自走式ＰＷＭ増幅器の出力段におけるスイッチング回路として使用されるＣＭＯＳインバータの接続関係を示す回路図。
【符号の説明】
１…差動積分回路、２…コンパレータ、３−１、３−２…駆動回路、４−１、４−２…スイッチング回路、１０、２０…オペアンプ、１１、１２…積分用コンデンサ、２１〜２４…抵抗、ＲIN…入力抵抗、ＲNF…帰還用抵抗、３０〜３２…ドライバ、４０、４１…ＣＭＯＳインバータ、５０、５１…信号源、５２…スピーカ、Ｌ１…インダクタンス、Ｃ１…コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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