(57)【特許請求の範囲】
【請求項１】
ワード線により駆動される電気的書き換え可能なメモリセルが複数個ずつビット線に直列接続されてＮＡＮＤ型メモリセルユニットを構成してマトリクス配列されたメモリセルアレイと、
アドレスをデコードして前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、
前記メモリセルアレイのビット線に読み出されるデータを検知し、前記メモリセルアレイへの書込みデータをラッチするセンスアンプ回路と、
前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に読出し用電圧を与え、非選択ワード線にメモリセルを導通させる第１のパス電圧を与えてデータ読出しを行う読出し制御手段と、
前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に書込み用電圧を与え、非選択ワード線に前記書込み用電圧より低い第２のパス電圧を与えてデータ書込みを行う書込み制御手段と、
この書込み制御手段によるデータ書込み状態を確認するために、選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線にベリファイ読出し用電圧を与え、非選択ワード線にメモリセルを導通させる第３のパス電圧を与えて、選択されたＮＡＮＤ型メモリセルユニットの導通時の電流が前記読出し手段によるデータ読み出し時に比べて大きくなる条件でデータ読出しを行う書込みベリファイ読出し制御手段と、を有し、
前記第３のパス電圧は、前記第１のパス電圧より高い値に設定されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイの中のワード線を共通とするＮＡＮＤ型メモリセルユニットの範囲をデータ消去の最小単位であるセルブロックとして、選択されたセルブロックの基板領域に消去用電圧を与えてそのセルブロック内の全メモリセルのデータを一括消去するデータ消去制御手段を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２のパス電圧は、前記第１のパス電圧より高い値に設定されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ＮＡＮＤ型メモリセルユニットは、複数のメモリセルの一端とビット線との間に第１の選択ゲート線により駆動される第１の選択トランジスタを有し、他端と共通ソース線との間に第２の選択ゲート線により駆動される第２の選択トランジスタを有し、
前記読出し制御手段によるデータ読み出し時、選択されたＮＡＮＤ型メモリセルユニットの第１及び第２の選択ゲート線に前記第１のパス電圧が与えられ、
前記書込みベリファイ読出し制御手段による書込みベリファイ読出し時、選択されたＮＡＮＤ型メモリセルユニットの第１及び第２の選択ゲート線に前記第１又は第３のパス電圧が与えられることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
書込み動作において非選択ワード線に与えられた第２のパス電圧は、書込動作終了により一旦接地電位にリセットされ、引き続く書込みベリファイ読出し動作においてその非選択ワード線に第３のパス電圧が与えられることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
書込み動作において非選択ワード線に与えられた第２のパス電圧は、書込動作終了によりリセットされることなく、書込みベリファイ読出し動作において引き続き前記非選択ワード線に与えられることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
電気的書き換え可能な複数のメモリセルから構成されたＮＡＮＤ型メモリセルユニットと、
前記ＮＡＮＤ型メモリセルユニットとデータの受け渡しを行うビット線と、
前記ＮＡＮＤ型メモリセルユニットの一端と前記ビット線との間に接続された選択トランジスタと、
前記ＮＡＮＤ型メモリセルユニットを構成するメモリセルの制御ゲート及び前記選択トランジスタのゲートにそれぞれ接続されたワード線及び選択ゲート線と、
前記ワード線及び選択ゲート線に所定の電圧を供給するロウデコーダとを備え、
前記ロウデコーダは、前記ＮＡＮＤ型メモリセルユニットを構成する一つのメモリセルに所定のデータが書き込まれたか否かを判定するための読み出し時に、前記ＮＡＮＤ型メモリセルユニットを構成する複数のメモリセルのうち非選択のメモリセルに接続されたワード線に第１のパス電圧を供給し、前記メモリセルに書き込まれたデータを特定するための読み出し時に、前記ＮＡＮＤ型メモリセルユニットを構成する複数のメモリセルのうち非選択のメモリセルに接続されたワード線に第２のパス電圧を供給し、且つ、前記第１のパス電圧は前記第２のパス電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記第１のパス電圧は、前記ＮＡＮＤ型メモリセルユニットを構成する一つのメモリセルに所定のデータが書き込まれたか否かを判定するための読み出し時に、前記選択トランジスタに接続される選択ゲート線にも供給されることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記ＮＡＮＤ型メモリセルユニットを構成する一つのメモリセルに所定のデータが書き込まれたか否かを判定するための読み出し時に、前記選択トランジスタに接続される選択ゲート線に供給される電圧は、前記第１のパス電圧と異なることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項１０】
ワード線により駆動される電気的書き換え可能なメモリセルが複数個ずつビット線に直列接続されてＮＡＮＤ型メモリセルユニットが構成されており、前記ＮＡＮＤ型メモリセルユニットは、複数個のメモリセルの一端とビット線との間に第１の選択ゲート線により駆動される第１の選択トランジスタを有し、他端と共通ソース線との間に第２の選択ゲート線により駆動される第２の選択トランジスタを有し、前記ＮＡＮＤ型メモリセルユニットがマトリクス配列されたメモリセルアレイと、
アドレスをデコードして前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、
前記メモリセルアレイのビット線に読み出されるデータを検知し、前記メモリセルアレイへの書込みデータをラッチするセンスアンプ回路と、
前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に読出し用電圧を与えると共に非選択ワード線にメモリセルを導通させる第１のパス電圧を与えてデータ読出しを行う読み出しコントローラと、
前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に書込み用電圧を与えると共に非選択ワード線に前記書込み用電圧より低い第２のパス電圧を与えてデータ書込みを行う書込みコントローラと、
選択されたＮＡＮＤ型メモリセルユニットの選択されたワード線にベリファイ読出し用電圧及び非選択ワード線にメモリセルを導通させる第３のパス電圧を与えることにより、選択されたＮＡＮＤ型メモリセルユニットの導通時の電流が前記読み出しコントローラによるデータ読み出し動作中のそれの電流に比べて大きくなるようにして、前記書込みコントローラによるデータ書込み状態を確認するためのデータ読出しを行う書込みベリファイ読出しコントローラとを有し、
前記読み出しコントローラによるデータ読み出し動作で、選択されたＮＡＮＤ型メモリセルユニットの前記第１及び第２の選択ゲート線に前記第１のパス電圧が与えられ、
前記書込みベリファイ読み出しコントローラによる書込みベリファイ読み出し中、選択されたＮＡＮＤ型メモリセルユニットの前記第１及び第２の選択ゲート線に前記第１又は第３のパス電圧が与えられ、
前記書込みベリファイ読出しコントローラは、書込みベリファイ読出し動作での第１のパス電圧よりも大きい第３のパス電圧を非選択ワード線に与えると共に第１のパス電圧を第１及び第２の選択ゲート線に与えることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
ワード線により駆動される電気的書き換え可能なメモリセルが複数個ずつビット線に直列接続されてＮＡＮＤ型メモリセルユニットが構成されており、前記ＮＡＮＤ型メモリセルユニットは、複数個のメモリセルの一端とビット線との間に第１の選択ゲート線により駆動される第１の選択トランジスタを有し、他端と共通ソース線との間に第２の選択ゲート線により駆動される第２の選択トランジスタを有し、前記ＮＡＮＤ型メモリセルユニットがマトリクス配列されたメモリセルアレイと、
アドレスをデコードして前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、
前記メモリセルアレイのビット線に読み出されるデータを検知し、前記メモリセルアレイへの書込みデータをラッチするセンスアンプ回路と、
前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に読出し用電圧を与えると共に非選択ワード線にメモリセルを導通させる第１のパス電圧を与えてデータ読出しを行う読み出しコントローラと、
前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に書込み用電圧を与えると共に非選択ワード線に前記書込み用電圧より低い第２のパス電圧を与えてデータ書込みを行う書込みコントローラと、
選択されたＮＡＮＤ型メモリセルユニットの選択されたワード線にベリファイ読出し用電圧及び非選択ワード線にメモリセルを導通させる第３のパス電圧を与えることにより、選択されたＮＡＮＤ型メモリセルユニットの導通時の電流が前記読み出しコントローラによるデータ読み出し動作中のそれの電流に比べて大きくなるようにして、前記書込みコントローラによるデータ書込み状態を確認するためのデータ読出しを行う書込みベリファイ読出しコントローラとを有し、
前記読み出しコントローラによるデータ読み出し動作で、選択されたＮＡＮＤ型メモリセルユニットの前記第１及び第２の選択ゲート線に前記第１のパス電圧が与えられ、
前記書込みベリファイ読み出しコントローラによる書込みベリファイ読み出し中、選択されたＮＡＮＤ型メモリセルユニットの前記第１及び第２の選択ゲート線に前記第１又は第３のパス電圧が与えられ、
前記第３のパス電圧は、前記第１のパス電圧より高い値に設定されており、
前記書込みベリファイ読出しコントローラは、第３のパス電圧を非選択ワード線に与えると共に第１のパス電圧又はそれよりも低い電圧を第１及び第２の選択ゲート線に与えることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な複数のメモリセルを接続してメモリセルユニットを構成する不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
電気的書き換えを可能としたＥＥＰＲＯＭとして、従来より、ＮＡＮＤ型ＥＥＰＲＯＭが知られている。ＮＡＮＤ型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。複数個のメモリセルは、隣接するもの同士でソース・ドレインを共有する形で直列接続されてＮＡＮＤ型メモリセルユニット（以下、単にＮＡＮＤセルという）を構成する。このようなＮＡＮＤセルがマトリクス配列されてメモリセルアレイが構成される。
【０００３】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続される。メモリセルトランジスタのワード線及び選択トランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれワード線（制御ゲート線）、選択ゲート線として共通接続される。
【０００４】
このようなＮＡＮＤ型ＥＥＰＲＯＭは、例えば次のような文献▲１▼，▲２▼により知られている。
▲１▼ K. -D. Suh et al.,“A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme,”IEEE J. Solid-State Circuits, Vol.30, pp.1149-1156, Nov.1995
▲２▼ Y. Iwata et al.,“A 35ns Cycle Time 3.3V Only 32Mb NAND Flash EEPROM,”IEEE J. Solid-State Circuits, Vol.30, pp.1157-1164, Nov.1995.
【０００５】
図１４は、ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイのひとつのＮＡＮＤセルブロックの構成を示している。複数個のメモリセルＭは、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続されてＮＡＮＤセルが構成される。ＮＡＮＤセルの一端は選択トランジスタＳ１を介してビット線ＢＬに、他端はやはり選択トランジスタＳ２を介して共通接地線に接続される。図の横方向に並ぶメモリセルＭの制御ゲートは、共通にワード線ＷＬに接続される。選択トランジスタＳ１，Ｓ２のゲートも同様に選択ゲート線ＳＳＬ，ＧＳＬに共通接続される。一つのワード線により駆動されるＮＡＮＤセルの範囲がＮＡＮＤセルブロックを構成している。
【０００６】
通常、この様なＮＡＮＤセルブロックがビット線方向に複数個配置されてメモリセルアレイが構成される。各ＮＡＮＤセルブロックはデータ消去の最小単位となっていわゆる一括消去が行われる。またＮＡＮＤセルブロック内のひとつの選択されたワード線に沿うメモリセル列は１ページと呼ばれ、１ページがデータ読み出し及び書き込みの単位となる。
【０００７】
メモリセルＭは、例えばｎチャネルの場合、浮遊ゲートに電子が注入されたしきい値が正の状態（Ｅタイプ状態）と、浮遊ゲートの電子が放出されたしきい値が負の状態（Ｄタイプ状態）とを二値に対応させることにより、データ記憶を行う。例えば、Ｄタイプ状態が“１”データの保持状態（消去状態）、Ｅタイプ状態が“０”データ保持状態（書き込み状態）というように定義される。また、“１”データを保持しているメモリセルのしきい値を正方向にシフトさせて“０”データを保持した状態に移行させる動作が「書き込み動作」、“０”データを保持しているメモリセルのしきい値を負方向にシフトさせて“１”データを保持した状態に移行させる動作が「消去動作」というように定義される。この明細書では、以下の説明をこの定義に従って行う。
【０００８】
図１５は、メモリセルアレイの選択されたＮＡＮＤセルブロックでのデータ消去、読み出し及び書き込み動作の各部電圧関係を示している。消去動作では、選択されたＮＡＮＤセルブロックの全ワード線を０Ｖ、選択ゲート線ＳＳＬ，ＧＳＬ及びビット線ＢＬをフローティング（Ｆ）とし、メモリセルのＰ型ウェルに高い正の消去電圧Ｖｅｒａ（例えば、３ｍｓ、２１Ｖの消去パルス）を与える。その結果、選択ブロックでは、ウェルとワード線の間に消去電圧がかかり、浮遊ゲートの電子がＦＮトンネル電流によりウェルに放出される。これにより、そのＮＡＮＤセルブロック内のメモリセルは“１”の消去状態になる。
【０００９】
このとき、非選択のＮＡＮＤセルブロックでは、フローティング状態のワード線とウェルとの容量カップリングにより、消去パルスの影響を受けない。カップリング比は、フローティング状態のワード線に接続される容量から計算される。実際には、ポリシリコンのワード線とセル領域のＰウェルとの容量が全容量に対して支配的であり、実測結果から求めたカップリング比は約０．９と大きく、これがＦＮトンネル電流が流れるのを妨げる。消去ヴェリファイ（検証）は選択ブロック内の全てのメモリセルのしきい値電圧が例えば−１Ｖ以下になったかどうかが判定される。
【００１０】
データ読み出し動作は、選択ワード線に０Ｖ、非選択ワード線及び選択ゲート線に一定の中間電圧Ｖｒｅａｄ（しきい値によらず、チャネルを導通させるに必要な電圧）を与え、選択されたメモリセルの導通の有無によるビット線ＢＬの電位変化を読むことにより行われる。
【００１１】
データ書き込み動作は、選択ワード線に正の高い書き込み電圧Ｖｐｇｍ、非選択ワード線には中間電圧Ｖｐａｓｓ、ビット線側の選択ゲート線ＳＳＬにＶｃｃ、共通ソース線側の選択ゲート線ＧＳＬにＶｓｓ＝０Ｖを与え、“０”を書き込むべきビット線ＢＬにＶｓｓ、書き込み禁止の（即ち“１”の消去状態に保つべき）ビット線ＢＬにＶｃｃを与えることにより行われる。このとき、Ｖｓｓが与えられたビット線につながる選択メモリセルでは、チャネル電位がＶｓｓに保持され、制御ゲートとチャネル間の大きな電界がかかって、チャネルから浮遊ゲートにトンネル電流による電子注入が生じる。同じビット線につながるＶｐａｓｓが与えられた他の非選択メモリセルでは、書き込みに十分な電界がかからず、書き込みは行われない。
Ｖｃｃが与えられたビット線に沿うメモリセルでは、ＮＡＮＤセルのチャネルはＶｃｃ又はＶｃｃ−Ｖｔｈ（Ｖｔｈは選択トランジスタのしきい値電圧）に予備充電されて選択トランジスタがカットオフする。そして制御ゲートに書き込み電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓが与えられると、フローティングとなっているＮＡＮＤセルのチャネルと、Ｖｐｇｍ又はＶｐａｓｓが与えられた制御ゲートとの容量結合によりチャネル電位は上昇して、電子注入が起こらない。
【００１２】
以上のようにして、Ｖｓｓが与えられたビット線とＶｐｇｍが与えられた選択ワード線の交差部のメモリセルでのみ、電子注入が行われて“０”書き込みがなされる。選択ブロック内の書き込み禁止のメモリセルにおいては、上述のようにチャネル電位がワード線とチャネルとの容量結合によって決定されるから、書き込み禁止電圧を十分に高くするためには、チャネルの初期充電を十分に行うこと、また、ワード線とチャネル間の容量カップリング比を大きくすることが重要となる。
【００１３】
ワード線とチャネル間のカップリング比Ｂは、Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）により算出される。ここで、Ｃｏｘ、Ｃｊはそれぞれワード線とチャネルとの間のゲート容量の総和、メモリセルトランジスタのソースおよびドレインの接合容量の総和である。また、ＮＡＮＤセルのチャネル容量とは、これらゲート容量の総和Ｃｏｘと接合容量の総和Ｃｊの合計となる。さらに、その他の容量である選択ゲート線とソースのオーバラップ容量や、ビット線とソースおよびドレインとの容量等は全チャネル容量に比べて非常に小さいため、ここでは無視している。
【００１４】
【発明が解決しようとする課題】
以上に説明したＮＡＮＤ型ＥＥＰＲＯＭにおけるスケーリングの問題を、図１６を参照して次に説明する。図１６は、ＮＡＮＤセル内のメモリセル数と、１ビット当たりの実効的なメモリセル面積／１個のメモリセル面積の比の関係をメモり容量をパラメータとして示している。ＮＡＮＤ型ＥＥＰＲＯＭの特徴は、２個の選択ゲートトランジスタとビット線及びソース線のコンタクトを複数のメモリセルで共有させることにより、結果的に実効的なメモリセルサイズを小さくできるという点にある。
【００１５】
０．４μｍルールの６４ＭビットＮＡＮＤ型ＥＥＰＲＯＭの場合、ＮＡＮＤセル内のメモリセル数は１６個であり、１ビット当たりの実効的なメモリセル面積／１個のメモリセル面積の比は、図１６に示すように１．２０であった。０．２５μｍルールの２５６ＭビットＮＡＮＤ型ＥＥＰＲＯＭでは、ＮＡＮＤセル内のメモリセル数が同じく１６個であるとすると、１ビット当たりの実効的なメモリセル面積／１個のメモリセル面積の比は、１．２６となる。更に、０．１３μｍルールの１Ｇになると、同じく１６個のメモリセル数としてこの比は、１．３３になることが予測される。
【００１６】
この様に微細化と容量増大に伴って、実効的なメモリセル面積の実際のメモリセル面積に対する比が大きくなる理由は、デザインルールに合わせてワード線ピッチ（ワード線幅＋スペース）は縮小できるが、オーバーヘッドとなる選択トランジスタとビット線及びソース線のコンタクト面積の縮小が困難になるためである。これは、微小コンタクト等の加工プロセスの困難性もあるが、書込み動作に対するマージンを確保するために縮小化が制限されるというデバイス設計上の理由もある。いずれにしても、ＮＡＮＤセル内のメモリセル数を１６個に限定した場合、実効的なメモリセルサイズは、６４Ｍビットを基準として、２５６Ｍビットでは５％（１．１２／１．２０＝１．０５）、１Ｇビットでは１１％（１．３３／１．２０＝１．１１）増大する。
【００１７】
これに対して、１ＧビットＮＡＮＤ型ＥＥＰＲＯＭのＮＡＮＤセル内のメモリセル数を３２個にすると、１ビット当たりの実効的なメモリセル面積／１個のメモリセル面積の比は、１．１７にまで小さくなり、チップサイズは８８％になる。但しこれは、メモリセルアレイのチップ占有率を共に６０％と仮定した場合である。しかし、ＮＡＮＤセル内のメモリセル数を増やすことは、別の問題を招来する。
【００１８】
第１の問題は、データ一括消去のブロックサイズが倍増することである。しかしこれは、主要には仕様上問題となることであり、解決可能である。例えば、３０万画素のディジタルカメラの１ショットに必要な容量は、約０．５Ｍビットであり、１６ｋバイトのブロック４個分に相当する。しかし、１３０万画素或いは２００万画素とディジタルカメラの容量が増大すると、ブロックサイズを１６ｋバイトに固定した場合には１ショットに必要なブロック数が増加する。このブロック数の増加は、１ショットの書き換えスピードを遅延させる問題につながる。従って、ＥＥＰＲＯＭはその大容量化に伴ってある程度ブックサイズを増加させることが好ましい場合もある。
【００１９】
第２の問題は、メモリセル数の倍増によりメモリセル電流が半減することである。メモリセル電流が半減すると、読み出し時のビット線センス時間即ち、ワード線選択時からセンスアンプ活性化までの時間が倍増する。ＮＡＮＤセル内のメモリセル数を１６個とすると、１Ｇビットの場合、ビット線容量３．４ｐＦ、ビット線振幅０．７Ｖ、メモリセル電流０．５μＡが予定されており、この場合ビット線センス時間は４．７６μｓとなる。仮にビット線容量が変わらない条件で、ＮＡＮＤセル内のメモリセル数を１６個から３２個に増加させると、ビット線センス時間は、９．５２μｓとなる。
【００２０】
ビット線センス時間の増加は、単にランダム読出しの時間を増加させるだけでなく、書込み時間をも増加させる原因となる。ランダム読出し時間の仕様は、コマンド及びアドレス入力の時間、ワード線選択時間、データ出力時間及びそれらのマージンがビット線センス時間に加わり、通常、ビット線センス時間の２倍程度となる。ＮＡＮＤセル内のメモリセル数１６個で設計すると、ランダム読出し時間は、１０μｓに収まる。書込みパルスは約２０μｓであるため、書込みのサイクル時間は、約３０μｓ（１０μｓ＋２０μｓ）となる。従って、書込みサイクル数６回で書込みが終了する場合、書込み時間は、３０μｓ×６＝１８０μｓとなる。しかし、ＮＡＮＤセル内のメモリセル数３２個で設計すると、ランダム読出し時間は２０μｓとなるため、書込みサイクル時間は約４０μｓとなり、書込み時間は、４０μｓ×６＝２５０μｓとなる。
【００２１】
従って、書込み時間を仕様で２００μｓと定めた場合には、書込みサイクルを５回又はそれ以下に収めなければならない。そのためには、メモリセルのカップリング比のバラツキを抑えるといった、プロセス上の負担が大きくなる。プロセスの向上が期待できないとすれば、例えば書き込み時間の仕様を２００μから３００μｓへと緩和しなければならない。これは、ＮＡＮＤ型ＥＥＰＲＯＭの高速書き換えという特徴を伸ばす上で大きな障害となる。
【００２２】
ＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭのようなホットエレクトロン注入による書込み、バンド間トンネリングを利用したソース側での消去と異なり、チャネル全面のＦＮトンネリングによるデータ書き換えを行う。このため、同時に多数のメモリセルの書き換えができる。従って、書込みのページサイズを５１２バイトから１ｋバイト、更に２ｋバイトへと増加させるに従って、書込みのデータロードの時間を無視すれば、書込みのスループットは２倍、４倍にすることが可能である。ＮＡＮＤ型ＥＥＰＲＯＭはこの高速書き換えの特徴を活かすことにより、音声（Voice Recoder）、画像（Digital Still Camera）、オーディオ、動画とその応用分野が広がりつつある。しかし、セル電流の半減によりデータ書込み後のベリファイ読出しが遅くなり、その結果ページ書込みの速度が遅くなると、ＮＡＮＤ型ＥＥＰＲＯＭの応用範囲が制限されてしまう。
【００２３】
なお、ランダム読出しの時間は例えば、１０μｓから２０μｓへと増大しても、それほど問題にならない。これは、ＮＡＮＤ型ＥＥＰＲＯＭがランダムビット処理を指向するデバイスではなく、ブロックデータ処理を指向するデバイスであり、頭出しの速度は余り問題とならない。例えば、１６ページ一塊のデータを読み出す場合、最初の１ページ目の読出しには、頭出しの時間としてランダム読出しの時間がかかる。しかし、２ページ目以降は例えば、シーケンシャル・ページ読出し（前ページのシリアル読出しを行っている間に、次のページのセンス動作を並行させるモード）を実行すれば、ページの切り替わりでランダム読出しの時間は加わらないためである。
【００２４】
この発明は、上記事情を考慮してなされたもので、通常のデータ読出しに対して書込みベリファイ読出しのメモリセル電流を大きくすることにより、高速書き換えを可能とした不揮発性半導体記憶装置を提供することを目的としている。
この発明はより具体的には、ＮＡＮＤセルのメモリセル数を多くして１ビット当たりの実効的なメモリセル面積を小さくした場合に、書込み速度の劣化を抑制するようにした不揮発性半導体記憶装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の一形態に係る不揮発性半導体記憶装置は、ワード線により駆動される電気的書き換え可能なメモリセルが複数個ずつビット線に直列接続されてＮＡＮＤ型メモリセルユニットを構成してマトリクス配列されたメモリセルアレイと、アドレスをデコードして前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、前記メモリセルアレイのビット線に読み出されるデータを検知し、前記メモリセルアレイへの書込みデータをラッチするセンスアンプ回路と、前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に読出し用電圧を与え、非選択ワード線にメモリセルを導通させる第１のパス電圧を与えてデータ読出しを行う読出し制御手段と、前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に書込み用電圧を与え、非選択ワード線に前記書込み用電圧より低い第２のパス電圧を与えてデータ書込みを行う書込み制御手段と、この書込み制御手段によるデータ書込み状態を確認するために、選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線にベリファイ読出し用電圧を与え、非選択ワード線にメモリセルを導通させる第３のパス電圧を与えて、選択されたＮＡＮＤ型メモリセルユニットの導通時の電流が前記読出し手段によるデータ読み出し時に比べて大きくなる条件でデータ読出しを行う書込みベリファイ読出し制御手段と、を有し、前記第３のパス電圧は、前記第１のパス電圧より高い値に設定されることを特徴とする。
【００２７】
上記書込みベリファイ読出し制御手段は、別の観点から言えば、選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線にベリファイ読出し用電圧を与え、非選択ワード線にメモリセルを導通させる第３のパス電圧を与えて、非選択ワード線により駆動されるメモリセルのコンダクタンスがデータ読出し時に比べて大きくなる条件でデータ読出しを行うものである。
【００２８】
またこの発明において、前記メモリセルアレイの中のワード線を共通とするＮＡＮＤ型メモリセルユニットの範囲をデータ消去の最小単位であるセルブロックとして、選択されたセルブロックの基板領域に消去用電圧を与えてそのセルブロック内の全メモリセルのデータを一括消去するデータ消去制御手段を有するものとすることができる。
【００２９】
この発明において好ましくは、第２及び第３のパス電圧は、第１のパス電圧より高い値に設定される。第２のパス電圧と第３のパス電圧は、等しくてもよいし、異なってもよい。
【００３０】
本発明の一形態に係る不揮発性半導体記憶装置は、電気的書き換え可能な複数のメモリセルから構成されたＮＡＮＤ型メモリセルユニットと、前記ＮＡＮＤ型メモリセルユニットとデータの受け渡しを行うビット線と、前記ＮＡＮＤ型メモリセルユニットの一端と前記ビット線との間に接続された選択トランジスタと、前記ＮＡＮＤ型メモリセルユニットを構成するメモリセルの制御ゲート及び前記選択トランジスタのゲートにそれぞれ接続されたワード線及び選択ゲート線と、前記ワード線及び選択ゲート線に所定の電圧を供給するロウデコーダとを備え、前記ロウデコーダは、前記ＮＡＮＤ型メモリセルユニットを構成する一つのメモリセルに所定のデータが書き込まれたか否かを判定するための読み出し時に、前記ＮＡＮＤ型メモリセルユニットを構成する複数のメモリセルのうち非選択のメモリセルに接続されたワード線に第１のパス電圧を供給し、前記メモリセルに書き込まれたデータを特定するための読み出し時に、前記ＮＡＮＤ型メモリセルユニットを構成する複数のメモリセルのうち非選択のメモリセルに接続されたワード線に第２のパス電圧を供給し、且つ、前記第１のパス電圧は前記第２のパス電圧よりも高いことを特徴とする。
【００３１】
更にこの発明において、（ａ）書込み動作において非選択ワード線に与えられた第２のパス電圧は、書込動作終了により一旦接地電位にリセットされ、引き続く書込みベリファイ読出し動作においてその非選択ワード線に第３のパス電圧が与えられるようにしてもよいし、或いは（ｂ）書込み動作において非選択ワード線に与えられた第２のパス電圧は、書込動作終了によりリセットされることなく、書込みベリファイ読出し動作において引き続き前記非選択ワード線に与えられるようにしてもよい。本発明の一形態に係る不揮発性半導体記憶装置は、ワード線により駆動される電気的書き換え可能なメモリセルが複数個ずつビット線に直列接続されてＮＡＮＤ型メモリセルユニットが構成されており、前記ＮＡＮＤ型メモリセルユニットは、複数個のメモリセルの一端とビット線との間に第１の選択ゲート線により駆動される第１の選択トランジスタを有し、他端と共通ソース線との間に第２の選択ゲート線により駆動される第２の選択トランジスタを有し、前記ＮＡＮＤ型メモリセルユニットがマトリクス配列されたメモリセルアレイと、アドレスをデコードして前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、前記メモリセルアレイのビット線に読み出されるデータを検知し、前記メモリセルアレイへの書込みデータをラッチするセンスアンプ回路と、前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に読出し用電圧を与えると共に非選択ワード線にメモリセルを導通させる第１のパス電圧を与えてデータ読出しを行う読み出しコントローラと、前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に書込み用電圧を与えると共に非選択ワード線に前記書込み用電圧より低い第２のパス電圧を与えてデータ書込みを行う書込みコントローラと、選択されたＮＡＮＤ型メモリセルユニットの選択されたワード線にベリファイ読出し用電圧及び非選択ワード線にメモリセルを導通させる第３のパス電圧を与えることにより、選択されたＮＡＮＤ型メモリセルユニットの導通時の電流が前記読み出しコントローラによるデータ読み出し動作中のそれの電流に比べて大きくなるようにして、前記書込みコントローラによるデータ書込み状態を確認するためのデータ読出しを行う書込みベリファイ読出しコントローラとを有し、前記読み出しコントローラによるデータ読み出し動作で、選択されたＮＡＮＤ型メモリセルユニットの前記第１及び第２の選択ゲート線に前記第１のパス電圧が与えられ、前記書込みベリファイ読み出しコントローラによる書込みベリファイ読み出し中、選択されたＮＡＮＤ型メモリセルユニットの前記第１及び第２の選択ゲート線に前記第１又は第３のパス電圧が与えられ、前記書込みベリファイ読出しコントローラは、書込みベリファイ読出し動作での第１のパス電圧よりも大きい第３のパス電圧を非選択ワード線に与えると共に第１のパス電圧を第１及び第２の選択ゲート線に与えることを特徴とする。また、本発明の一形態に係る不揮発性半導体記憶装置は、ワード線により駆動される電気的書き換え可能なメモリセルが複数個ずつビット線に直列接続されてＮＡＮＤ型メモリセルユニットが構成されており、前記ＮＡＮＤ型メモリセルユニットは、複数個のメモリセルの一端とビット線との間に第１の選択ゲート線により駆動される第１の選択トランジスタを有し、他端と共通ソース線との間に第２の選択ゲート線により駆動される第２の選択トランジスタを有し、前記ＮＡＮＤ型メモリセルユニットがマトリクス配列されたメモリセルアレイと、アドレスをデコードして前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、前記メモリセルアレイのビット線に読み出されるデータを検知し、前記メモリセルアレイへの書込みデータをラッチするセンスアンプ回路と、前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に読出し用電圧を与えると共に非選択ワード線にメモリセルを導通させる第１のパス電圧を与えてデータ読出しを行う読み出しコントローラと、前記デコード回路により選択されたＮＡＮＤ型メモリセルユニットの中の選択されたワード線に書込み用電圧を与えると共に非選択ワード線に前記書込み用電圧より低い第２のパス電圧を与えてデータ書込みを行う書込みコントローラと、選択されたＮＡＮＤ型メモリセルユニットの選択されたワード線にベリファイ読出し用電圧及び非選択ワード線にメモリセルを導通させる第３のパス電圧を与えることにより、選択されたＮＡＮＤ型メモリセルユニットの導通時の電流が前記読み出しコントローラによるデータ読み出し動作中のそれの電流に比べて大きくなるようにして、前記書込みコントローラによるデータ書込み状態を確認するためのデータ読出しを行う書込みベリファイ読出しコントローラとを有し、前記読み出しコントローラによるデータ読み出し動作で、選択されたＮＡＮＤ型メモリセルユニットの前記第１及び第２の選択ゲート線に前記第１のパス電圧が与えられ、前記書込みベリファイ読み出しコントローラによる書込みベリファイ読み出し中、選択されたＮＡＮＤ型メモリセルユニットの前記第１及び第２の選択ゲート線に前記第１又は第３のパス電圧が与えられ、前記第３のパス電圧は、前記第１のパス電圧より高い値に設定されており、前記書込みベリファイ読出しコントローラは、第３のパス電圧を非選択ワード線に与えると共に第１のパス電圧又はそれよりも低い電圧を第１及び第２の選択ゲート線に与えることを特徴とする。
【００３２】
この発明によると、書込みベリファイ読み出し時に、通常のデータ読み出し時と比べて大きなメモリセル電流を流し得るバイアス条件とすることにより、メモリセルアレイの容量を大きくしたときのデータ書込み時間の増大を抑制することができ、ＥＥＰＲＯＭの高速書き換えを実現することができる。
より具体的にこの発明によると、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ＮＡＮＤ型メモリセルユニット（以下、単にＮＡＮＤセルという）内のメモリセル数を増加して１ビット当たりのメモリセル面積を削減した場合に効果的である。この場合、メモリセル電流の減少による書き換え速度の劣化を、書込みベリファイ読出し動作において通常の読み出し時に比べてメモリセル電流が大きくなる条件とすることによって、補償することができる。これにより、ＮＡＮＤ型ＥＥＰＲＯＭのビットコストの削減と高速書き換え性能の両立を図ることができる。
【００３３】
更に、書込みベリファイ読み出し時に非選択ワード線に与えるパス電圧を通常の読み出し時より高くすることにより、メモリセル電流が増大するが、これは書込みマージンを拡げることにもなる。即ち、書込み状態は、書込みベリファイ読み出し時に選択ワード線に与えるベリファイ読出し電圧を超えるしきい値電圧になることである。従って、書込みベリファイ読み出し時に大きなメモリセル電流を流して“０”，“１”判定を行うことにより、ベリファイ読出し電圧に対してしきい値電圧が十分大きい状態を書込みと判定することになるから、しきい値電圧マージンを拡大し、信頼性を高めるという効果が得られる。
【００３４】
【発明の実施の形態】
図１は、この発明の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの一つのＮＡＮＤセルブロック１の等価回路を示している。この例では、ビット線ＢＬの本数として５２８バイト（（５１２＋１６）×８＝４２２４本）を例にとり、示している。この実施の形態では、１ＮＡＮＤセルは３２個のメモリセルトランジスタＭＣ０〜ＭＣ３１により構成されている。メモリセルトランジスタＭＣ０〜ＭＣ３１はビット線ＢＬとソース線ＳＬの間に直列接続される。ビット線ＢＬとメモリトランジスタＭＣ０の間には選択トランジスタＳＳＴが設けられ、ソース線ＳＬとメモリセルトランジスタＭＣ３１の間にも同様に選択トランジスタＧＳＴが設けられている。
【００３５】
図２は、ＮＡＮＤセルブロック１のレイアウトであり、図３及び図４はそれぞれ、図２のＡ−Ａ′、Ｂ−Ｂ′断面を示している。ｐ型シリコン基板１０のメモリセルアレイ領域にはｎ型ウェル１１が形成され、このｎ型ウェル１１内にはｐ型ウェル１２が形成され、このｐ型ウェル１２には素子分離絶縁膜１３により素子領域が区画されている。素子領域にトンネル酸化膜１４を介して浮遊ゲート１５が各メモリセルトランジスタ毎に形成され、この上に層間ゲート絶縁膜１６を介して制御ゲート１７が形成されている。
【００３６】
制御ゲート１７は、図２に示すように行方向に連続的に配設されて、これがワード線ＷＬ（ＷＬ０，ＷＬ１，…，ＷＬ３１）となる。制御ゲート１７をマスクとしてイオン注入を行うことにより、ソース、ドレイン拡散層２１が形成されている。図３では、選択トランジスタＳＳＴ，ＧＳＴは、メモリセルトランジスタＭＣと同様の構造として示しているが、図４の断面に対応する断面では、浮遊ゲート１５に対応する層と制御ゲート１７に対応する層とが、所定箇所で共通接続されて連続的に配設されて、選択ゲート線ＳＳＬ，ＳＴＬとなる。ソース側の選択トランジスタＧＳＴも同様であり、そのゲートは連続的に配設されて、選択ゲート線ＧＳＬとなる。ここで、選択トランジスタＳＳＴ，ＧＳＴとメモリセルトランジスタＭＣとはゲート酸化膜厚を異ならせてもよい。
【００３７】
ページ書き込み／読み出し機能を持つＮＡＮＤ型ＥＥＰＲＯＭとしての全体ブロック構成は、図５のようになる。図示のように、メモリセルアレイ５１と、外部から入力されたアドレスに基いてメモリセルアレイ５１のワード線を選択駆動するロウデコーダ５２と、メモリセルアレイ５１のビット線ＢＬに接続される、入出力データのラッチ機能を持つセンスアンプ回路５３とを有する。センスアンプ回路５３にはカラムゲート５５が接続され、カラムデコーダ５４により外部から入力されたアドレスに基いてカラムゲート５５を制御することで、対応するビット線およびセンスアンプ回路が選択される。
【００３８】
センスアンプ回路５３は、カラムゲート５５を介してデータ入出力（Ｉ／Ｏ）バッファ５８に接続される。書き込み動作や消去動作に必要な高電圧を供給するために昇圧回路５６が設けられ、またメモリセルアレイ５１へのデータ書き込み、消去及び読み出しの制御信号を生成してチップ内部を制御するとともに外部とのインターフェースをとるための制御回路５７が設けられている。
【００３９】
ロウデコーダ５２は、データの書き込み時、消去時およびデータの読み出し時にそれぞれアドレス信号に基づいて複数のワード線ＷＬを選択駆動するものであり、そのワード線ドライバには、所要の電圧が供給される。センスアンプ回路５３は、読み出し時にビット線データをセンスする機能、書き込み時に外部からロードされるデータを保持するデータラッチ機能、書き込み及び消去の際にビット線ＢＬに対して所要の電圧をそれぞれ選択的に供給する機能を有する。
制御回路５７には、ＮＡＮＤセルに対する消去／消去ベリファイ、書き込み／書き込みベリファイ、及び読み出し動作を制御するためのシーケンス制御手段（例えばプログラマブルロジックアレイ）が含まれている。
【００４０】
図６は、センスアンプ回路５３のなかの一つセンスアンプの構成を示している。センスアンプは、逆並列に接続されたインバータＩ１，Ｉ２により構成されたデータラッチ回路６１を主体とする。このラッチ回路６１のノードＱ，ＱｂはそれぞれＮＭＯＳトランジスタＭ５，Ｍ６を介してセンス用ＮＭＯＳトランジスタＭ７のドレインに接続されている。センス用ＮＭＯＳトランジスタＭ７のソースは接地れており、そのゲートがセンスノードＮｓｅｎｓｅである。センスノードＮｓｅｎｓｅは、トランスファゲートＮＭＯＳトランジスタＭ３及びＭ１を介してビット線ＢＬｉに接続されている。ＮＭＯＳトランジスタＭ１は、データ消去時のバッフア用高耐圧トランジスタである。
【００４１】
また、ラッチ回路６１のノードＱは、書込みデータをビット線ＢＬｉに転送するためのＮＭＯＳトランジスタＭ２を介してＮＭＯＳトランジスタＭ１に接続されている。ラッチ回路６１のノードＱ，Ｑｂはまたそれぞれ、カラム選択ＮＭＯＳトランジスタＭ８，Ｍ９を介してデータバッファに接続される。センスノードＮｓｅｎｓｅにはこれをプリチャージするためのＮＭＯＳトランジスタＭ４が設けられている。
【００４２】
次に、この実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのデータ消去、書き込み、及び読み出しの動作を順次説明する。
図７は、データ消去動作での各部のバイアス電圧関係を示している。この実施の形態のＮＡＮＤ型ＥＥＰＲＯＭでは、１ＮＡＮＤセルブロックが消去単位となる。消去動作が開始されると、消去する選択ブロックの全ワード線ＷＬ０〜ＷＬ３１には、Ｖｓｓ（＝０Ｖ）が印加され、非選択ブロックの全ワード線ＷＬ０〜ＷＬ３１および選択ゲート線ＳＳＬ，ＧＳＬはフローティング状態にされる。この状態で、メモリセルアレイのＰウェル（Ｐ−ｗｅｌｌ）に消去電圧Ｖｅｒａ（＝２０Ｖ）が印加される。
【００４３】
このとき、非選択ブロックのワード線ＷＬ０〜ＷＬ３１および選択ゲート線ＳＳＬ、ＧＳＬはＰウェルとの容量結合により、α×Ｖｅｒａに昇圧される。αは約０．９であるから、１８Ｖ程度まで上がる。また、ビット線ＢＬ０、ＢＬ１、およびソース線ＳＬはＰウェルとビット線コンタクト部のｎ+型拡散層およびソース線ＳＬ部のｎ+型拡散層とのＰＮ接合が順バイアス状態となり、Ｖｅｒａ−Ｖｆまで上昇する。ＶｆはＰＮ接合のビルトイン・ポテンシャルであり、約０．７Ｖであるから、ビット線ＢＬ０、ＢＬ１及びソース線ＳＬは約１９．３Ｖ程度となる。従って、非選択ブロックのワード線ＷＬ０〜ＷＬ３１に沿ったメモリセルトランジスタでは、消去動作は起こらない。
【００４４】
選択ブロックのワード線ＷＬ０〜ＷＬ３１に沿ったメモリセルトランジスタでは、基板領域にＶｅｒａ、制御ゲートにＶｓｓが印加されているため、浮遊ゲートの電子はトンネル電流により基板領域（Ｐウェル）へと放出され、メモリセルトランジスタの記憶データは一括消去される。
【００４５】
図８は、データ書き込み動作での各部のバイアス電圧関係を示している。図８では、上の説明で一括消去された選択ブロック内のワード線ＷＬ１７について書き込みを行う場合を示している。また、ビット線ＢＬ０では“０”データ書き込みを行い、ビット線ＢＬ１では“１”データ書き込み（即ち、“１”データの消去状態を保つ書き込み禁止）を行う場合を想定している。
この場合、図９は、図１のなかの二つのビット線ＢＬ０，ＢＬ１のみ取り出して、電圧関係を示したものである。
【００４６】
このデータ書き込みでは、まずビット線ＢＬ０，ＢＬ１にそれぞれ書き込み用の接地電位Ｖｓｓ、書き込み禁止用の電源電位Ｖｃｃ（＝３．３Ｖ）が与えられる。その後ソース線側の選択ゲート線ＧＳＬはＶｓｓに保ったまま、他のワード線及び選択ゲート線に、Ｖｃｃよりわずかに昇圧されたパス電圧Ｖｐａｓｓ１（約３．５Ｖ程度）が与えられる。これにより、ビット線ＢＬ０につながるＮＡＮＤセルチャネルには書き込みのためのＶｓｓが伝達される。ビット線ＢＬ１につながるＮＡＮＤセルチャネルには、書き込み禁止のためのＶｃｃが伝達されるが、そのチャネル電位がＶｐａｓｓ１−Ｖｔｈ（選択トランジスタ、若しくは、メモリセルトランジスタのしきい値電圧の内、高いしきい値電圧）だけ低下した値まで上昇すると、選択トランジスタＳＳＴはオフになり、チャネルはフローティングになる。
【００４７】
この状態で次に、選択ＮＡＮＤセルブロックのワード線の内、書き込みを行わない非選択ワード線ＷＬ０〜ＷＬ１６およびＷＬ１８〜ＷＬ３１には、パス電圧Ｖｐａｓｓ１より高いパス電圧Ｖｐａｓｓ２(約８〜１０Ｖ）が、書き込みを行う選択ワード線ＷＬ１７には更に高い書き込み電圧Ｖｐｇｍ（約１６Ｖ）が、それぞれ印加される。ドレイン側選択ゲート線ＳＳＬは、Ｖｐａｓｓ１のまま保つ。
【００４８】
この時、選択ＮＡＮＤセルブロック内のビット線ＢＬ１側のチャネル領域は、初期状態のＶｐａｓｓ１−ＶｔｈからＶｐａｓｓ２およびＶｐｇｍに上昇するワードとの容量結合により、β×（Ｖｐａｓｓ２−Ｖｐａｓｓ１）＋（Ｖｐａｓｓ１−Ｖｔｈ）まで上昇する。書き込み電圧Ｖｐｇｍが与えられるワード線１本に対して、パス電圧Ｖｐａｓｓ２が与えられるワード線数は３１本であるから、ほぼＶｐａｓｓ２により決まる上述のチャネル電位になる。ここで、βは、ワード線とチャネル領域の容量カップリング比であり、約０．５である。
【００４９】
一方、Ｖｓｓが与えられたビット線ＢＬ０側では、ビット線ＢＬ０から伝達されるＶｓｓにより、選択されたメモリセルトランジスタＭＣ１７０のチャネルまでＶｓｓが伝わっている。この結果、書き込み電圧Ｖｐｇｍが与えられた選択ワード線ＷＬ１７で駆動されるメモリセルトランジスタＭＣ１７０では、トンネル注入による書き込み動作が起こる。同じビット線ＢＬ０に沿った他のメモリセルでは、大きな電界がかからず、書き込みは生じない。
【００５０】
データ書き込み時のドレイン側選択ゲート線ＳＳＬに与えるパス電圧Ｖｐａｓｓ１のレベルは、書き込み禁止のＮＡＮＤセルチャネルに対する予備充電の機能と選択トランジスタＳＳＴをカットオフにする機能を考慮して定める必要がある。前者の機能のためには高くすることが必要であるが、後者の機能のためには低い方がよい。従って、選択ゲート線ＳＳＬに与える電圧は、最初のチャネル予備充電の際には昇圧されたパス電圧Ｖｐａｓｓ１を用い、選択ワード線および非選択ワード線にそれぞれ書込み電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ２を与える際には、選択トランジスタＳＳＴが充分カットオフするレベル、例えば電源Ｖｃｃに下げるようにしてもよい。或いは、最初から昇圧されたパス電圧Ｖｐａｓｓ１を用いることなく、電源電位Ｖｃｃを用いることもできる。
【００５１】
なお、実際のデータ書き込み動作は、図５に示す制御回路５７によるシーケンス制御により、書き込み電圧パルス印加と書き込み後のしきい値をチェックするベリファイ（検証）動作を繰り返して、１ページ分のデータを所定しきい値範囲に追い込むという制御が行われる。１ページは例えば、１ワード線の範囲のビット線数であるが、ページバッファ等との関係で１ワード線の範囲を２ページとする場合もある。
【００５２】
この様なページ単位のデータ書き込みサイクルを説明すると、まず、図５のセンスアンプ回路５３のデータラッチに連続的に書き込みデータがロードされる。このとき、“０”が書き込み動作を行うセルデータであり、“１”は書き込み禁止のセルデータである。書き込みサイクルは、次のステップで構成される。
（１）ビット線のレベルを、センスアンプにラッチされているデータに従って、Ｖｓｓ又はＶｃｃに設定する。
（２）選択ワード線に書き込み電圧パルスを印加する。
（３）選択ワード線を放電する。
（４）書き込みベリファイ読み出しを行う。
【００５３】
ベリファイ動作では、十分な書き込みが行われたセルに対応するデータラッチのデータが“０”から“１”に変わり、それ以上の書き込み動作が行われないようにする。ベリファイ読出しが開始されると、ビット線は初期状態のＶｂｌ（約１．５Ｖ）に予備充電される。そして選択セルブロックの書込みを行ったワード線ＷＬ１７にベリファイ読出し電圧Ｖｒｅｆ（約０．７Ｖ）を与える以外、セルブロック内の他の非ワード線及び選択ゲート線にはメモリセル及び選択トランジスタを導通させるパス電圧Ｖｐａｓｓ３を与える。このパス電圧Ｖｐａｓｓ３は、後に説明する通常のデータ読み出し時に選択セルブロックの非選択ワード線に与えるパス電圧Ｖｐａｓｓ１（約３．５Ｖ）より高く、例えば、Ｖｐａｓｓ３＝約８Ｖとする。このパス電圧Ｖｐａｓｓ３は、データ書込み時のパス電圧Ｖｐａｓｓ２より低いことが、データ保持の信頼性上好ましい。
【００５４】
しかし、実際のデータ書き込みでは、書き込み電圧Ｖｐｇｍおよびパス電圧Ｖｐａｓｓ２共に、書き込みサイクル毎にそれぞれ、１Ｖ、０．５Ｖというように段階的にステップアップする方式を用いている。これは、メモリセルにプロセス上のばらつきがあり、カップリング比が大きく速く書き込まれるものと、カップリング比が小さく、書き込みが遅いものとがあるためである。例えば、書き込みの第１サイクルでは、Ｖｐｇｍ＝１５Ｖ、Ｖｐａｓｓ２＝８Ｖとし、第２サイクルでは、Ｖｐｇｍ＝１６Ｖ、Ｖｐａｓｓ２＝８．５Ｖとし、複数回の書き込みサイクルを行う。このため、Ｖｐａｓｓ２＞Ｖｐａｓｓ３となる事態もあり得る。
【００５５】
以上の結果、通常のデータ読み出し時に選択ワード線以外のパスワード線及び選択ゲート線にパス電圧Ｖｐａｓｓ１を与える場合に比べて、メモリセルトランジスタ及び選択ゲートトランジスタのコンダクタンスが大きくなり、通常の読み出し時よりメモリセル電流が大きくなる。これにより、“０”データ（そのしきい値がＶｒｅｆを超えて、書込み状態となったメモリセルのデータ）を読み出すビット線は、Ｖｂｌを保ち、“１”データ（消去状態のメモリセルのデータ）を読み出すビット線は、ＶｂｌからＶｓｓになる。このビット線電位の変化を通常読み出し時と同様に、センスアンプに検出して“０”，“１”を判別する。
【００５６】
なお、図１０及び図１１の例では、非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１及び選択ゲート線ＳＳＬ，ＧＳＬに同じパス電圧Ｖｐａｓｓ３を与えたが、非選択ワード線と選択ゲート線が同じ電圧であることは必ずしも必要ではない。即ち、非選択ワード線ＷＬ０〜ＷＬ１６，ＷＬ１８〜ＷＬ３１に対して与えるパス電圧Ｖｐａｓｓ３が、後述する通常読み出し時に非選択ワード線に与えるパス電圧Ｖｐａｓｓ１との関係で、Ｖｐａｓｓ１＜Ｖｐａｓｓ３を満たせばよく、例えば選択ゲート線ＳＳＬ，ＧＳＬに与えるパス電圧は通常読み出し時と同じＶｐａｓｓ１であってもよい。或いは逆に、選択ゲート線ＳＳＬ，ＧＳＬに与えるパス電圧をＶｐａｓｓ３とし、非選択ワード線に与えるパス電圧は通常読み出し時と同じＶｐａｓｓ１としてもよい。いずれの場合も、ＮＡＮＤセルでの書込みベリファイ読み出し時のメモリセル電流が通常読み出し時に比べて大きくなり、書込み時間の短縮の効果が期待できる。
【００５７】
実際の使用においては、選択ゲート線ＳＳＬ，ＧＳＬに与えるパス電圧はＶｐａｓｓ３より低くする可能性が高い。何故なら、現在のＮＡＮＤ型ＥＥＰＲＯＭでは選択ゲートトランジスタとメモリトランジスタとが同じトンネル酸化膜（約９ｎｍ）を用いている。両者の違いは、メモリセルでは浮遊ゲートに印加される電圧はほぼ制御ゲートの電圧×カップリング比であるが、制御ゲートに加えた電圧の約１／２がトンネル酸化膜にかかる。これに対して、選択ゲートトランジスタでは、印加電圧がそのままトンネル酸化膜にかかるからである。
【００５８】
また、データ書込み時に非選択ワード線に与えるパス電圧Ｖｐａｓｓ２は、書き込み後ベリファイ読出しに移る際に一旦接地電位にリセットして、ベリファイ読出し動作で改めて、パス電圧Ｖｐａｓｓ３を与えるようにしても良い。或いはまた、データ書込み時に非選択ワード線に与えるパス電圧Ｖｐａｓｓ２を、書き込み後ベリファイ読出しに移る際にリセットすることなく、そのままベリファイ読出し動作に連続的に与えるようにしても良い。
以上の書込みベリファイ読出し動作で書き込みが不十分と判定されたセルについてのみ、次のサイクルで再度書き込み動作が繰り返される。
【００５９】
図１２及び図１３は、通常のデータ読み出し動作での各部の電圧関係を示している。読み出しが開始されると、ビット線は初期状態のＶｂｌ(約１．５Ｖ）に予備充電される。そして、選択ブロックの選択ワード線（図１２及び図１３では、ＷＬ１７）を読出し電圧であるＶｓｓにする以外は、選択ＮＡＮＤセル内の全ての選択ゲート線および非選択ワード線にパス電圧Ｖｐａｓｓ１を与える。これにより、“０”データ（書き込み状態のメモリセル）を読み出すビット線はＶｂｌを保ち、“１”データ（消去状態のメモリセル）を読み出すビット線はＶＢｂｌからＶｓｓになる。このビット線電圧の変化を、従来と同様にセンスアンプにより“０”，“１”として判別する。
【００６０】
以上のようにこの実施の形態によると、ＮＡＮＤ型ＥＥＰＲＯＭの書込みベリファイ読み出し時に、通常のデータ読み出し時に比べて大きなメモリセル電流が流れ得るバイアス条件とすることにより、データ書込み時間の短縮が可能になる。従って、ＮＡＮＤセル内のメモリセル数を増加して１ビット当たりのメモリセル面積を削減した場合に、メモリセル電流の減少による書き換え速度の劣化を補償することができ、これにより、ＮＡＮＤ型ＥＥＰＲＯＭのビットコストの削減と高速書き換え性能の両立を図ることができる。
【００６１】
【発明の効果】
以上のようにこの発明によれば、書込みベリファイ読み出し時に、通常のデータ読み出し時と比べて大きなメモリセル電流を流し得るバイアス条件とすることにより、メモリセルアレイの容量を大きくしたときのデータ書込み時間の増大を抑制することができ、ＥＥＰＲＯＭの高速書き換えを実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの等価回路である。
【図２】同メモリセルアレイのレイアウトである。
【図３】図２のＡ−Ａ′断面図である。
【図４】図２のＢ−Ｂ′断面図である。
【図５】同ＮＡＮＤ型ＥＥＰＲＯＭのブロック構成を示す図である。
【図６】同ＮＡＮＤ型ＥＥＰＲＯＭのセンスアンプ構成を示す図である。
【図７】同ＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作のバイアス関係を示す図である。
【図８】同ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み動作のバイアス関係を示す図である。
【図９】図８のバイアス関係をメモリセルアレイ上で示す図である。
【図１０】同ＮＡＮＤ型ＥＥＰＲＯＭの書込み後のベリファイ読み出し動作のバイアス関係を示す図である。
【図１１】図１１のバイアス関係をメモリセルアレイ上で示す図である。
【図１２】同ＮＡＮＤ型ＥＥＰＲＯＭのデータ読出し動作のバイアス関係を示す図である。
【図１３】図１２のバイアス関係をメモリセルアレイ上で示す図である。
【図１４】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイを示す図である。
【図１５】従来のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去、読み出し及び書き込みのバイアス関係を示す図である。
【図１６】ＮＡＮＤ型ＥＥＰＲＯＭのＮＡＮＤセル内メモリセル数と１ビット当たりの実効的メモリセル面積との関係を示す図である。
【符号の説明】
１…ＮＡＮＤセルブロック、ＭＣ…メモリセルトランジスタ、ＳＳＴ，ＧＳＴ…選択トランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＳＳＬ，ＧＳＬ，ＳＴＬ…選択ゲート線、５１…メモリセルアレイ、５２…ロウデコーダ、５３…センスアンプ回路、５４…カラムデコーダ、５５…カラムゲート、５６…昇圧回路、５７…制御回路。
【図１】
0003886673.tif 000002
【図２】
0003886673.tif 000003
【図３】
0003886673.tif 000004
【図４】
0003886673.tif 000005
【図５】
0003886673.tif 000006
【図６】
0003886673.tif 000007
【図７】
0003886673.tif 000008
【図８】
0003886673.tif 000009
【図９】
0003886673.tif 000010
【図１０】
0003886673.tif 000011
【図１１】
0003886673.tif 000012
【図１２】
0003886673.tif 000013
【図１３】
0003886673.tif 000014
【図１４】
0003886673.tif 000015
【図１５】
0003886673.tif 000016
【図１６】
0003886673.tif 000017