(57)【特許請求の範囲】
【請求項１】
第１電源電圧を受ける第１電源端子と、
グランド電位を受けるグランド端子と、
前記第１電源電圧とグランド電位を受けて前記第１電源電圧より低い第２電源電圧を形成する電圧発生回路とを備え、
前記電圧発生回路は第１差動増幅回路と、第２差動増幅回路と、前記第１及び第２差動増幅回路の出力信号に基づいて前記第２電源電圧を出力する出力回路と、第１容量素子と、第２容量素子と、前記第１電源電圧より低い基準電圧を受ける基準電圧端子とを含み、
前記第１差動増幅回路は前記基準電圧端子に接続されたゲートを有する第１ＭＯＳＦＥＴと前記出力回路の出力端子に接続されたゲートを有する第２ＭＯＳＦＥＴを備え、
前記第２差動増幅回路は前記基準電圧端子に接続されたゲートを有する第３ＭＯＳＦＥＴと前記出力端子に接続されたゲートを有する第４ＭＯＳＦＥＴを備え、
前記第１ＭＯＳＦＥＴのドレインと前記第３ＭＯＳＦＥＴのドレインが接続され、
前記第２ＭＯＳＦＥＴのドレインと前記第４ＭＯＳＦＥＴのドレインが接続され、
前記第１ＭＯＳＦＥＴのソースと前記第２ＭＯＳＦＥＴのソースが第１共通ノードに接続され、
前記第３ＭＯＳＦＥＴのソースと前記第４ＭＯＳＦＥＴのソースが第２共通ノードに接続され、
前記第１電源端子と前記第１共通ノードとの間の容量が前記第１電源端子と前記第２共通ノードとの間の容量より大きくなるように前記第１電源端子と前記第１共通ノードとの間に前記第１容量素子が接続され、
前記グランド端子と前記第２共通ノードとの間の容量が前記グランド端子と前記第１共通ノードとの間の容量より大きくなるように前記グランド端子と前記第２共通ノードとの間に前記第２容量素子が接続されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記第１差動増幅回路は前記第１共通ノードと前記グランド端子との間に接続される第１電流源を有し、
前記第２差動増幅回路は前記第２共通ノードと前記グランド端子との間に接続される第２電流源を有することを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
前記第１電流源は前記第１共通ノードと前記グランド端子との間にソース・ドレイン経路を有する第７ＭＯＳＦＥＴを含み、前記グランド電位を基準に形成されたバイアス電圧が前記第７ＭＯＳＦＥＴのゲートに供給され、前記第７ＭＯＳＦＥＴの導電型は前記第１及び第２ＭＯＳＦＥＴの導電型と異なることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
前記第２電流源は前記第２共通ノードと前記グランド端子との間にソース・ドレイン経路を有する第８ＭＯＳＦＥＴを含み、前記グランド電位を基準に形成されたバイアス電圧が前記第８ＭＯＳＦＥＴのゲートに供給され、前記第８ＭＯＳＦＥＴの導電型は前記第３及び第４ＭＯＳＦＥＴの導電型と異なることを特徴とする半導体集積回路装置。
【請求項５】
請求項１において、
前記第１及び第２差動増幅回路は共通の負荷回路を有し、
前記負荷回路は前記第１ＭＯＳＦＥＴのドレインと前記第１電源端子との間にソース・ドレイン経路を有する第５ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのドレインと前記第１電源端子との間にソース・ドレイン経路を有し前記第５ＭＯＳＦＥＴとカレントミラー接続された第６ＭＯＳＦＥＴとを含むことを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
前記出力回路は前記第１ＭＯＳＦＥＴのドレインに接続されるゲートと前記第１電源端子と前記出力端子との間に接続されるソース・ドレイン経路を有する第９ＭＯＳＦＥＴを含むことを特徴とする半導体集積回路装置。
【請求項７】
請求項１において、
前記第１及び第２差動増幅回路は共通の負荷回路を有し、
前記負荷回路は前記第１ＭＯＳＦＥＴのドレインと前記第１電源端子との間にソース・ドレイン経路を有する第１０ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのドレインと前記第１電源端子との間にソース・ドレイン経路を有する第１１ＭＯＳＦＥＴとを含み、
前記出力回路はプッシュプル回路と、前記プッシュプル回路の出力信号を受けて動作し前記第２電源電圧を出力する第１２ＭＯＳＦＥＴとを含み、
前記プッシュプル回路は前記第１電源端子と前記グランド端子との間に直列接続された第１３及び第１４ＭＯＳＦＥＴを有し、前記第１０及び第１１ＭＯＳＦＥＴに流れる電流に基づいて前記第１３及び第１４ＭＯＳＦＥＴが相補的に駆動されることを特徴とする半導体集積回路装置。
【請求項８】
請求項１において、
前記電圧発生回路は前記第１及び第２差動増幅回路の周波数特性、又は前記出力回路の周波数特性を変更する位相補償回路を有することを特徴とする半導体集積回路装置。
【請求項９】
外部電源端子と、
外部グランド端子と、
前記外部電源端子から供給される外部電圧を内部電圧に変換する内部電圧発生回路と、
前記内部電圧を電源電圧として受ける内部回路とを備え、
前記内部電圧発生回路は第１導電型の第１ＭＯＳＦＥＴと、第１導電型の第２ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴの共通ソースに接続された第１電流源と、前記第１及び第２ＭＯＳＦＥＴの少なくとも一方のドレインと前記外部電源端子との間に設けられた負荷回路と、前記共通ソースと前記外部電源端子との間に接続された容量素子と、前記第１及び第２ＭＯＳＦＥＴの少なくとも一方の出力信号に基づいて前記内部電圧を出力する第３ＭＯＳＦＥＴとを含み、
前記第１ＭＯＳＦＥＴのゲートに基準電圧が供給され、前記第３ＭＯＳＦＥＴの出力信号に基づく信号が前記第２ＭＯＳＦＥＴのゲートに入力され、
前記電流源は前記共通ソースと前記グランド端子との間にソース・ドレイン経路を有する第２導電型の第４ＭＯＳＦＥＴを含むことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
前記負荷回路は前記第１ＭＯＳＦＥＴのドレインと前記外部電源端子との間にソース・ドレイン経路を有する第２導電型の第５ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのドレインと前記外部電源端子との間にソース・ドレイン経路を有する第２導電型の第６ＭＯＳＦＥＴとを含むことを特徴とする半導体集積回路装置。
【請求項１１】
請求項９において、
前記内部電圧発生回路は前記第１ＭＯＳＦＥＴのゲートに接続されたゲートと前記第１ＭＯＳＦＥＴのドレインに接続されたドレインを有する第１導電型の第７ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのゲートに接続されたゲートと前記第２ＭＯＳＦＥＴのドレインに接続されたドレインと前記第７ＭＯＳＦＥＴのソースに接続されたソースを有する第１導電型の第８ＭＯＳＦＥＴと、前記第７及び第８ＭＯＳＦＥＴの共通ソースに接続された第２電流源とを含むことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
前記第１電流源は前記第１及び第２ＭＯＳＦＥＴの共通ソースと前記グランド端子との間にソース・ドレイン経路を有する第２導電型の第９ＭＯＳＦＥＴを備え、
前記第２電流源は前記第７及び第８ＭＯＳＦＥＴの共通ソースと前記グランド電位点との間にソース・ドレイン経路を有する第１導電型の第１０ＭＯＳＦＥＴとを含むことを特徴とする半導体集積回路装置。
【請求項１３】
第１電源電圧を受ける第１電源端子と、
グランド電位を受けるグランド端子と、
前記第１電源電圧より低い第２電源電圧を形成する電圧発生回路とを備え、
前記電圧発生回路は第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴの共通ソースに接続された電流源と、前記第１及び第２ＭＯＳＦＥＴと前記第１電源端子との間に設けられた負荷回路と、前記共通ソースと前記第１電源端子との間に接続された容量素子と、前記負荷回路から得られた信号に基づいて前記第２電源電圧を出力する第３ＭＯＳＦＥＴとを含み、
前記グランド電位を基準に形成された基準電圧が前記第１ＭＯＳＦＥＴのゲートに供給され、
前記第３ＭＯＳＦＥＴの出力信号に基づく信号が前記第２ＭＯＳＦＥＴのゲートに入力され、
前記グランド電位に対する前記外部電圧の変動が前記容量素子を介して前記共通ソースに伝達される構成とされ、
前記第１電源電圧と前記グランド電位との差が小さくなる方向に前記第１電源電圧が変動した場合には前記共通ソースの電圧と前記基準電圧との差が大きくされ、
前記第１電源電圧と前記グランド電位との差が大きくなる方向に前記第１電源電圧が変動した場合には前記共通ソースの電圧と前記基準電圧との差が小さくされることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３において、
前記電流源は前記グランド電位を基準に形成されたバイアス電圧が供給されるゲートと前記共通ソースに接続されるソースと前記グランド端子に接続されるドレインを有する第４ＭＯＳＦＥＴを含み、前記第１電源電圧と前記グランド電位との差が小さくなる方向に前記第１電源電圧が変動した場合は前記第４ＭＯＳＦＥＴを介する前記容量素子への充電電流が増加することを特徴とする半導体集積回路装置。
【請求項１５】
第１電源電圧を受ける第１電源端子と、
グランド電位を受けるグランド端子と、
前記第１電源電圧より低い内部電源電圧を形成する電圧発生回路と、
前記内部電源電圧を電源とする内部回路とを備え、
前記電圧発生回路は基準電圧が一方の入力端子に供給される差動増幅回路と、前記差動増幅回路の出力信号に基づいて前記内部電源電圧を出力する出力ＭＯＳＦＥＴと、前記出力ＭＯＳＦＥＴの出力信号に基づく信号を前記差動増幅回路の他方の入力端子に与える帰還回路とを含み、
前記差動増幅回路は前記一方の入力端子に接続されるゲートを有する第１ＭＯＳＦＥＴと、前記他方の入力端子に接続されるゲートを有し前記第１ＭＯＳＦＥＴのソースと共通接続されるソースを有する第２ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴの共通ソースと前記グランド端子との間に接続された電流源とを備え、
前記電流源は前記共通ソースと前記グランド端子との間に並列接続された第３ＭＯＳＦＥＴ及び第４ＭＯＳＦＥＴを含み、
前記第１電源電圧と前記基準電圧との差が大きくなる方向に前記第１電源電圧が変動した場合は前記第３ＭＯＳＦＥＴのソース・ドレイン電流が増加し、
前記第１電源電圧と前記基準電圧との差が小さくなる方向に前記第１電源電圧が変動した場合は前記第４ＭＯＳＦＥＴのソース・ドレイン電流が増加する様に制御されることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５において、
前記電圧発生回路は前記第１電源端子と前記第３ＭＯＳＦＥＴのゲートとの間に接続された第１容量素子と、前記第３ＭＯＳＦＥＴのゲート電圧が設定値以下になることを防止する回路とを含むことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６において、
前記電圧発生回路は前記第１電源端子と前記グランド端子との間にソース・ドレイン経路を有する第１導電型の第６ＭＯＳＦＥＴと、前記第６ＭＯＳＦＥＴのソースと前記第１電源端子との間に接続された第２容量素子を含み、前記第６ＭＯＳＦＥＴのゲートに前記グランド電位を基準に形成されたバイアス電圧を受け、前記第６ＭＯＳＦＥＴのソース・ドレイン電流に基づいて前記第４ＭＯＳＦＥＴのソース・ドレイン電流が制御されることを特徴とする半導体集積回路装置。
【請求項１８】
第１電源電圧を受ける第１電源端子と、
グランド電位を受けるグランド端子と、
前記第１電源電圧より低い第２電源電圧を形成する電圧発生回路とを備え、
前記電圧発生回路は第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴの共通ソースと前記グランド端子との間にソース・ドレイン経路を有する第３ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴと前記第１電源端子との間に設けられた負荷回路と、前記第３ＭＯＳＦＥＴのゲートに与える電圧を形成する駆動回路と、前記負荷回路から得られた信号に基づいて前記第２電源電圧を出力する第４ＭＯＳＦＥＴとを含み、
基準電圧が前記第１ＭＯＳＦＥＴのゲートに供給され、前記第４ＭＯＳＦＥＴの出力信号に基づく信号が前記第２ＭＯＳＦＥＴのゲートに入力され、
前記駆動回路は前記第１電源電圧の変動を前記第３ＭＯＳＦＥＴのゲートに伝達する容量素子と、前記第１電源電圧と前記グランド電位との差が小さくなる方向に前記第１電源電圧が変動した場合に前記第３ＭＯＳＦＥＴのソース・ドレイン電流を制御することにより、前記共通ソースとグランド端子間の電流低減を制限する回路を含むことを特徴とする半導体集積回路装置。
【請求項１９】
請求項１８において、
前記負荷回路は前記第１ＭＯＳＦＥＴのドレインと前記第１電源端子との間にソース・ドレイン経路を有する第５ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのドレインと前記第１電源端子との間にソース・ドレイン経路を有する第６ＭＯＳＦＥＴとを含み、
前記電圧発生回路は前記第１電源端子と前記グランド端子との間に直列接続された第７ＭＯＳＦＥＴ及び第８ＭＯＳＦＥＴを含み、前記第５及び第６ＭＯＳＦＥＴに流れる電流に基づいて相補的に動作する前記第７及び第８ＭＯＳＦＥＴにより前記第４ＭＯＳＦＥＴが駆動されることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１９において、
前記第４ＭＯＳＦＥＴの周波数特性を変更する位相補償回路を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば外部電源電圧を降圧して内部回路に供給する降圧電源回路を備えたものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体加工技術の進展により、ＭＯＳＦＥＴのサイズ及びメモリセルのサイズの低減が進められている。この素子サイズの低減により、ショートチャンネル効果及びホットキャリア等の問題により、ＭＯＳＦＥＴの動作電圧の低下が行なわれている。その一方で、半導体集積回路装置の外部供給電源電圧としては、それが搭載されるシステムの電源電圧により決められ、かかるシステム電源電圧は、上記半導体集積回路装置で進められている素子サイズの低減に対応して低下させることは難しい。このシステム電源電圧と、上記半導体集積回路装置に形成されるＭＯＳＦＥＴの動作電圧とのギャップを埋める手段として、半導体集積回路装置に降圧回路を設けて、システム電源に対応した外部電源電圧を内部回路を構成するＭＯＳＦＥＴに適合するように降圧することが行なわれている。
【０００３】
上記降圧回路としては、図２１に示すような負帰還増幅回路（ボルテージフォロワ回路）を用い、図２２に示すように定電圧発生回路で形成された参照電圧Ｖｒｅｆを上記負帰還増幅回路に入力し、かかる負帰還増幅回路で電力増幅して出力電圧Ｖｏｕｔを形成し、抵抗とキャパシタの並列回路で代表された負荷回路（内部回路）Ｚに動作電圧として供給することが考えられる。ＭＯＳＦＥＴを用いた増幅回路の他の例としては、特開平１１−２８４４４７号公報、特開平０３−１７４８１１号公報、特開平０５−２５２０２０号公報、特開平１０−２２７４９号公報等がある。
【０００４】
【発明が解決しようとする課題】
特に、携帯用電子機器に搭載される半導体集積回路装置においては、その消費電流は極力小さくすることが望まれている。したがって、上記降圧回路を搭載した半導体集積回路装置では、降圧回路での消費電流を極力小さくする必要がある。しかしながら、上記のような図２１に示したような負帰還増幅回路においては、内部電圧の安定化のためには、数百μＡのようなバイアス電流を電流源Ｉ１ａで流す必要がある。例えば、携帯用電子機器に搭載される半導体集積回路装置においては、何も動作をしないスタンバイ時の消費電流を０．５μＡ程度にすることが要求される場合があり、このような低消費電力を実現するために、降圧回路に許容される消費電流はせいぜい１２０ｎＡ程度となり、かかる低消費電力に向けた半導体集積回路装置に降圧回路を搭載することなどできないとう問題を有する。
【０００５】
この発明の目的は、電源電圧の変動に効果的に応答して出力電圧の安定化を実現した負帰還増幅回路、あるいは降圧回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、電源電圧動作範囲の拡大と低消費電力で出力電圧の安定化を実現した負帰還増幅回路、あるいは降圧回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。差動増幅ＭＯＳＦＥＴに対して、定電流源により消費電流を設定するバイアス電流を流すようにし、外部電源電圧と所定の回路ノードの間にキャパシタを設け、外部電源電圧の低下を上記キャパシタで検知し、かかる外部電源変動によりキャパシタに流れる電流を利用して上記増幅ＭＯＳＦＥＴの動作電流を増大させて外部電源電圧の低下に対応した出力電圧の安定化動作を行なわせる。
【０００７】
また、差動増幅ＭＯＳＦＥＴに対して、定電流源により消費電流を設定するバイアス電流を流すようにし、外部電源電圧の変動に応答する回路ノードとグランド電位との間にキャパシタを設け、外部電源電圧の上昇を上記キャパシタで検知し、かかる外部電源変動によりキャパシタに流れる電流を利用して上記増幅ＭＯＳＦＥＴの動作電流を増大させて外部電源電圧の上昇に対応した出力電圧の安定化動作を行なわせる。
【０００８】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の一実施例の回路図が示されている。この実施例を構成する各回路素子は、上記半導体集積回路装置を構成する他の回路素子とともに公知のＣＭＯＳ半導体製造技術により１つの基板上に形成される。同図の負帰還増幅回路は、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴの組み合わせにより構成されるＣＭＯＳ回路からなり、Ｐチャンネル型ＭＯＳＦＥＴはゲート（チャンネル部分）に矢印を付すことにより、Ｎチャンネル型ＭＯＳＦＥＴと区別される。このことは、他な回路図においても同様である。
【０００９】
この実施例の負帰還増幅回路は、出力電圧が１００％帰還されることによって、入力電圧（参照電圧）Ｖｒｅｆを電力増幅して出力電圧Ｖｏｕｔを形成するというボルテージフォロワ回路を構成する。それ故、入力電圧Ｖｒｅｆに出力電圧Ｖｏｕｔが等しくされるよう上記負帰還増幅回路によって電力増幅動作が行なわれる。上記出力電圧Ｖｏｕｔは、図示しない内部回路の動作電圧として用いられる。
【００１０】
この実施例の負帰還増幅回路の電源電圧Ｖｄｄは、半導体集積回路装置の外部端子から供給される外部電源電圧とされる。同様に半導体集積回路装置には外部電源端子としてのグランド端子が設けられてグランド電位が供給される。上記負帰還増幅回路は、上記電源電圧Ｖｄｄとグランド電位により動作する。上記入力電圧Ｖｒｅｆは、上記外部電源電圧Ｖｄｄよりも低い電圧にされる。それ故、この実施例の負帰還増幅回路で構成されたボルテージフォロワ回路は、外部電源電圧Ｖｄｄを降圧した内部電圧Ｖｏｕｔを形成する降圧電源回路として機能する。
【００１１】
この実施例の負帰還増幅回路では、２組の差動回路が用いられる。第１組の差動回路は、Ｎチャンネル型の差動ＭＯＳＦＥＴＱ１，Ｑ２と、その共通ソースとグランド電位との間に設けられたＰチャンネル型ＭＯＳＦＥＴＱ８から構成される。他の１組の差動回路は、Ｎチャンネル型の差動ＭＯＳＦＥＴＱ３，Ｑ４と、その共通ソースとグランド電位との間に設けられたＰチャンネル型のＭＯＳＦＥＴＱ９から構成される。
【００１２】
上記２組の差動回路に対して、負荷回路が共通に設けられる。負荷回路は、ダイオード接続のＰチャンネル型ＭＯＳＦＥＴＱ６と、かかるＭＯＳＦＥＴＱ６のゲート及びソースがそれぞれ共通に接続されたＰチャンネル型ＭＯＳＦＥＴＱ５からなる電流ミラー回路からなる。上記Ｐチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６のソースには、電源電圧Ｖｄｄが供給される。上記差動の一方ＭＯＳＦＥＴＱ１とＱ３のドレインが共通に接続されて、上記電流ミラー回路の出力側のＭＯＳＦＥＴＱ５のドレインに接続される。上記差動の他方のＭＯＳＦＥＴＱ２とＱ４のドレインが共通に接続されて、上記電流ミラー回路の入側のＭＯＳＦＥＴＱ６のドレインに接続される。
【００１３】
上記電流ミラー回路の出力側のＭＯＳＦＥＴＱ５のドレインの出力信号はＰチャンネル型の出力ＭＯＳＦＥＴＱ１０のゲートに伝えられる。このＭＯＳＦＥＴＱ１０は、可変インピーダンス手段として機能し、ソース−ドレイン経路を通して電源電圧Ｖｄｄを降圧して出力電圧Ｖｏｕｔを形成する。上記ドレインが共通に接続された差動の一方のＭＯＳＦＥＴＱ１とＱ３のゲートには、入力電圧Ｖｒｅｆが共通に供給される。上記ドレインが共通に接続された差動の他方のＭＯＳＦＥＴＱ２とＱ４のゲートには、出力電圧Ｖｏｕｔが供給されて、１００％の負帰還されるボルテージフォロワ回路とされる。
【００１４】
特に制限されないが、この実施例のように差動ＭＯＳＦＥＴＱ１，Ｑ２及びＱ３，Ｑ４の動作電流を形成するＭＯＳＦＥＴとして、Ｐチャンネル型ＭＯＳＦＥＴＱ８，Ｑ９を用いた場合には、これらのＰチャンネル型ＭＯＳＦＥＴＱ８とＱ９を安定的に動作させるために、次のようなバイアス回路が用いられる。
【００１５】
ゲートとドレインとが共通接続されてダイオード形態にされたＰチャンネル型ＭＯＳＦＥＴＱ７の上記ゲート，ドレインとグランド電位との間に、バイアス電流を設定する定電流原Ｉ１が設けられる。そして、上記ＭＯＳＦＥＴＱ７のソースには、上記入力電圧Ｖｒｅｆがゲートに印加されたＮチャンネル型ＭＯＳＦＥＴＱ１１のソースと接続される。上記ＭＯＳＦＥＴＱ１１のドレインは、特に制限されないが、電源電圧Ｖｄｄに接続される。
【００１６】
この構成では、上記ＭＯＳＦＥＴＱ１１とＱ７の直列回路には、定電流源Ｉ１で形成された電流が流れる。上記ＭＯＳＦＥＴＱ７のゲートは、上記ＭＯＳＦＥＴＱ８，Ｑ９のゲートに接続され、かかるＭＯＳＦＥＴＱ８及びＱ９のソースは、それぞれ上記差動ＭＯＳＦＥＴＱ１，Ｑ２及びＱ３，Ｑ４の共通ソースと接続されている。上記Ｐチャンネル型ＭＯＳＦＥＴＱ７〜Ｑ９を同様な構造で形成し、上記差動ＭＯＳＦＥＴＱ１〜Ｑ４と上記ＭＯＳＦＥＴＱ１１を同様な構造で形成して、上記Ｐチャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴのそれぞれのしきい値電圧が互いに等しくなるように形成するこにより、ＭＯＳＦＥＴＱ７に流れる電流と同等の電流をＭＯＳＦＥＴＱ８，Ｑ９に流すようにすることができる。ＭＯＳＦＥＴＱ７に対してＭＯＳＦＥＴＱ８，Ｑ９のサイズを等しく形成すれば、上記定電流源Ｉ１で形成された定電流と同様な電流を上記ＭＯＳＦＥＴＱ８，Ｑ９に流すようにすることができる。
【００１７】
この実施例では、特に制限されないが、低消費電力のために上記ＭＯＳＦＥＴＱ７〜Ｑ９に流れる電流が約１２０μＡ程度の極く小さな電流に設定される。差動増幅回路における動作電流と動作周波数の関係は、図２０に示すような関係にあり、上記のように動作電流を小さくした場合には、動作周波数が極端に低くなって、例えばステスム電源の変動を抑えるような出力ＭＯＳＦＥＴＱ１０を制御できなく、出力電圧Ｖｏｕｔが不安定になってしまう。
【００１８】
この実施例では、上記のように動作電流を低減して低消費電力とした場合でも、電源電圧Ｖｄｄの変動に対する出力電圧Ｖｏｕｔの安定化を図るために、差動ＭＯＳＦＥＴＱ１，Ｑ２の共通ソースと、電源電圧Ｖｄｄとの間にキャパシタＣ１が設けられる。このキャパシタＣ１は、電源電圧Ｖｄｄが低下したことを検知する機能と、電源電圧Ｖｄｄの低下に伴うキャパシタＣ１の放電動作によって生じる電流を差動ＭＯＳＦＥＴＱ１とＱ２に流して動作周波数の改善に寄与させる機能を持たせるよう工夫されている。
【００１９】
入力電圧Ｖｒｅｆ−ＭＯＳＦＥＴＱ１のゲート，ソース−ＭＯＳＦＥＴＱ８のソース，ゲート−ＭＯＳＦＥＴＱ７のゲート，ソース−ＭＯＳＦＥＴＱ１１のソース，ゲート−Ｖｒｅｆといった閉ループにより、各ＭＯＳＦＥＴのソース−ゲートのノードの電位はバランスされており、他方の差動ＭＯＳＦＥＴＱ３，Ｑ４においても上記同様な閉ループによってＭＯＳＦＥＴＱ３，Ｑ９のソース及びＭＯＳＦＥＴＱ９のゲートもバランスされている。
【００２０】
したがって、図１７の波形図に示すように、電源電圧Ｖｄｄが低下すると、前記のようなＭＯＳＦＥＴＱ８，Ｑ９等で形成された動作電流のもとで動作する差動回路では、その出力電圧Ｖｏｕｔも低下させられる。しかしながら、上記キャパシタＣ１のカップリングによって差動ＭＯＳＦＥＴＱ１，Ｑ２の共通ソースのノード（１）電位が低下する。このノード（１）の低下により、差動ＭＯＳＦＥＴＱ１，Ｑ２のゲート，ソース間には、Ｖｒｅｆ−Ｖｔｈ（Ｎ）よりも大きな電圧（ａ）が印加され、差動ＭＯＳＦＥＴＱ１，Ｑ２に流れる電流が増加させる。上記Ｖｔｈ（Ｎ）は、ＭＯＳＦＥＴＱ１を代表とするようなＮチャンネル型ＭＯＳＦＥＴのしきい値電圧である。
【００２１】
前記のように差動ＭＯＳＦＥＴＱ１，Ｑ２の共通ソースには、ＭＯＳＦＥＴＱ８による定電流を流す電流経路しか設けられていないから、上記電圧（ａ）に対応した差動ＭＯＳＦＥＴＱ１，Ｑ２に流れる電流の増加分は、上記バランスされた電圧（Ｖｒｅｆ−Ｖｔｈ（Ｎ））に回復する際のキャパシタＣ１の放電電流によってまかなわれる。つまり、キャパシタＣ１は、上記電源電圧Ｖｄｄの低下をノード（１）に伝える作用と、上記ノード（１）の電位をもとのバランスされた状態に戻す際に発生する放電電流を発生させるという作用を併せ持つものとされる。
【００２２】
この実施例のように、差動増幅回路に１個のキャパシタＣ１を追加させるという単純な回路構成により、電源電圧の低下の検出と、そのときの出力電圧Ｖｏｕｔの安定化に必要とされる動作周波数を改善すべく差動ＭＯＳＦＥＴの動作電流の増加を行なうことより、出力ＭＯＳＦＥＴＱ１０のゲート電極の電圧（４）を高い応答性をもって制御して、上記出力電圧Ｖｏｕｔ（３）の落ち込みを低減させるようにするものである。
【００２３】
また、差動ＭＯＳＦＥＴＱ３，Ｑ４の共通ソースとグランド電位との間にもキャパシタＣ２が設けられる。このキャパシタＣ２は、上記とは逆に電源電圧Ｖｄｄが上昇したことを出力電圧Ｖｏｕｔを介して間接的に検知させる機能と、かかる出力電圧Ｖｏｕｔの上昇に伴う差動ＭＯＳＦＥＴＱ３，Ｑ４に流れる電流の増加及び電流源ＭＯＳＦＥＴＱ９の電流増加によって動作周波数の改善に寄与させる機能を持たせるような工夫がされている。
【００２４】
つまり、図１７の波形図に示されているように、電源電圧Ｖｄｄが上昇するように変化すると、それに対応して出力電圧Ｖｏｕｔ（３）も上昇する。このとき、差動ＭＯＳＦＥＴＱ３，Ｑ４のソース電位（５）は、キャパシタＣ２によってＶｒｅｆ−Ｖｔｈ（Ｎ）に維持させられる。それ故、差動ＭＯＳＦＥＴＱ４のゲートとソース間電圧が、電圧（ｂ）のように大きくされ、かかる増幅ＭＯＳＦＥＴＱ４に流れる電流を増大させる。上記のように差動ＭＯＳＦＥＴＱ３，Ｑ４の共通ソースには、電流源としてのＭＯＳＦＥＴＱ９しか設けられていないから、上記ＭＯＳＦＥＴＱ４に流れる電流の増大分はキャパシタＣ２の充電電流として吸収される。
【００２５】
このキャパシタＣ２への充電電流によって、共通ソースのノード（５）の電位が上昇しようとすると、ＭＯＳＦＥＴ９のゲート，ソース間電圧が増大してＭＯＳＦＥＴＱ９に流れる電流が増大する。つまり、上記差動ＭＯＳＦＥＴＱ４、キャパシタＣ２及び電流源ＭＯＳＦＥＴＱ９の相互の作用によって、上記出力電圧Ｖｏｕｔの増加に対応して、差動ＭＯＳＦＥＴＱ４に流れる動作電流が増大して、Ｐチャンネル型の出力ＭＯＳＦＥＴＱ１０のゲートに供給される制御電圧（４）を上昇させてオン抵抗値を大きくし、上記出力電圧Ｖｏｕｔの上昇を抑えるように動作する。
【００２６】
このような電源電圧Ｖｄｄが上昇した場合には、差動ＭＯＳＦＥＴＱ１，Ｑ２の共通ソースと電源電圧Ｖｄｄの間に設けられたキャパシタＣ１によって、共通ソースのノード（１）の電位が持ち上げられ、ＭＯＳＦＥＴＱ１とＱ２はオフ状態にされる。その上に、電流源ＭＯＳＦＥＴＱ８のゲートとソース間には、電圧（ｃ）のような大きな電圧が印加されることとなり、かかるＭＯＳＦＥＴＱ８に流れる電流が増大する。この結果、かかるＭＯＳＦＥＴＱ８に流れる電流によってキャパシタＣ１に対する充電動作を高速に行なうことができる。つまり、上記のような電源電圧Ｖｄｄの上昇に従って高速に応答して充電動作が完了しているから、その直後に電源電圧Ｖｄｄが低下しても、上記キャパシタＣ１が電源電圧Ｖｄｄの低下を検知することができるとともに、それに対応した差動ＭＯＳＦＥＴの動作周波数の改善させることができる。
【００２７】
上記のように２つの差動回路のそれぞれにキャパシタＣ１とＣ２を設けることにより、電源電圧Ｖｄｄの低下及び上昇のような変動に対して、差動ＭＯＳＦＥＴＱ１，Ｑ２又はＱ３，Ｑ４の動作電流が一時的に増加し、その動作周波数が改善される。したがって、このようなキャパシタＣ１，Ｃ２による一時的な動作電流の増加を見込んで、上記ＭＯＳＦＥＴＱ８，Ｑ９により設定される動作電流を削減することができ、低消費電力化を図ることができる。
【００２８】
図１８には、グランド電位が一時的に上昇した場合の図１の実施例回路の動作波形図が示されている。出力電圧Ｖｏｕｔを一定にする保つという動作は、グランド電位を基準にしたものである。したがって、図１の実施例回路においては、電源電圧Ｖｄｄが一時的に低下した図１７と同様な動作を行なうものとされる。ただし、出力電圧ｏｕｔをグランド電位を基準にして一定に保つようにするには、グランド電位の上昇に対応して出力電圧Ｖｏｕｔを上昇させるという動作が行なわれる。
【００２９】
図１８の波形図に示すように、グランド電位が上昇すると、それを基準にして形成される入力電圧Ｖｒｅｆのノード（２）、ノード（６）も対応して上昇する。また、キャパシタＣ２によって、差動ＭＯＳＦＥＴＱ３，Ｑ４の共通ソースのノード（５）も同様に上昇する。しかしながら、差動ＭＯＳＦＥＴＱ１とＱ２の共通ソースのノード（１）は、キャパシタＣ１の保持電圧によってその上昇が妨げられる。このノード（１）の電位により、差動ＭＯＳＦＥＴＱ１，Ｑ２のゲート，ソース間には、Ｖｒｅｆ−Ｖｔｈ（Ｎ）よりも大きな電圧（ａ）が印加され、差動ＭＯＳＦＥＴＱ１，Ｑ２に流れる電流が増加させる。
【００３０】
前記のように差動ＭＯＳＦＥＴＱ１，Ｑ２の共通ソースには、ＭＯＳＦＥＴＱ８による定電流を流す電流経路しか設けられていないから、上記電圧（ａ）に対応した差動ＭＯＳＦＥＴＱ１，Ｑ２に流れる電流の増加分は、上記バランスされた電圧（Ｖｒｅｆ−Ｖｔｈ（Ｎ））に回復する際のキャパシタＣ１の放電電流によってまかなわれる。つまり、キャパシタＣ１は、前記と同様に上記グランド電位の上昇をノード（１）に伝える作用と、上記ノード（１）の電位をもとのバランスされた状態に戻す際に発生する放電電流を発生させるという作用を併せ持つものとされる。
【００３１】
この実施例のように、差動増幅回路に１個のキャパシタＣ１を追加させるという単純な回路構成により、グランド電位の上昇の検出と、そのときの出力電圧Ｖｏｕｔの安定化に必要とされる動作周波数を改善すべく差動ＭＯＳＦＥＴの動作電流の増加を行なうことより、出力ＭＯＳＦＥＴＱ１０のゲート電極の電圧（４）を高い応答性をもって制御して、上記出力電圧Ｖｏｕｔ（３）をグランド電位に追従して上昇させるようにするものである。
【００３２】
図１８の波形図に示されているように、グランド電位が元に戻るように低下すると、それに対応して差動ＭＯＳＦＥＴの共通ソースのノード（５）も低下してしまう。それ故、出力電圧Ｖｏｕｔがゲートに印加されている差動ＭＯＳＦＥＴＱ４のゲートとソース間電圧が、電圧（ｂ）のように大きくされ、かかる増幅ＭＯＳＦＥＴＱ４に流れる電流を増大させる。上記のように差動ＭＯＳＦＥＴＱ３，Ｑ４の共通ソースには、電流源としてのＭＯＳＦＥＴＱ９しか設けられていないから、上記ＭＯＳＦＥＴＱ４に流れる電流の増大分はキャパシタＣ２の充電電流として吸収される。
【００３３】
このキャパシタＣ２への充電電流によって、共通ソースのノード（５）の電位が上昇しようとすると、ＭＯＳＦＥＴ９のゲート，ソース間電圧が増大してＭＯＳＦＥＴＱ９に流れる電流が増大する。つまり、前記同様に上記差動ＭＯＳＦＥＴＱ４、キャパシタＣ２及び電流源ＭＯＳＦＥＴＱ９の相互の作用によって、上記出力電圧Ｖｏｕｔの増加に対応して、差動ＭＯＳＦＥＴＱ４に流れる動作電流が増大して、Ｐチャンネル型の出力ＭＯＳＦＥＴＱ１０のゲートに供給される制御電圧（４）を上昇させて上記出力電圧Ｖｏｕｔの上昇を抑えるように動作する。
【００３４】
このようなグランド電位が低下した場合には、差動ＭＯＳＦＥＴＱ１，Ｑ２の共通ソースと電源電圧Ｖｄｄの間に設けられたキャパシタＣ１の保持電圧によって、ノード（６）の低下との相対的関係において共通ソースのノード（１）の電位が実質的に持ち上げられ、ＭＯＳＦＥＴＱ１とＱ２はオフ状態にされる。その上に、電流源ＭＯＳＦＥＴＱ８のゲートとソース間には、電圧（ｃ）のような大きな電圧が印加されることとなり、かかるＭＯＳＦＥＴＱ８に流れる電流が増大する。この結果、かかるＭＯＳＦＥＴＱ８に流れる電流によってキャパシタＣ１に対する充電動作を高速に行なうことができる。
【００３５】
つまり、上記のようなグランド電位の低下に高速に応答して充電動作が完了しているから、その直後に電源電圧Ｖｄｄが低下したり、図１８のようにグランド電位が上昇しても、上記キャパシタＣ１が電源電圧Ｖｄｄの低下又はグランド電位の上昇を検知することができ、それに対応して差動ＭＯＳＦＥＴの動作周波数の改善させるようにすることができる。
【００３６】
この実施例の負帰還増幅回路をボルテージフォロワ構成として降圧回路に用いた場合、上記キャパシタＣ２を省略することができる。つまり、降圧回路によりフリップフロップ回路やメモリセル等のような記憶回路を含む内部回路を動作電圧を形成する場合、電源電圧Ｖｄｄの低下、あるいはグランド電位の上昇によって、上記フリップフロップ回路やメモリセルの動作電圧が低下し、記憶動作を維持できなくなってしまうのは許されることではない。これに対して、降圧回路が一時的に高くなっても、素子の破壊に至らないようなものであれば実質的な害は生じない。したがって、例えば降圧回路等のように出力電圧、つまりはグラント電位と出力端子との間の低下のみが問題にされる回路に使用されるなら、上記差動ＭＯＳＦＥＴＱ３，Ｑ４及びキャパシタＣ２を省略することも可能である。
【００３７】
図２には、この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例の回路図が示されている。この実施例の負帰還増幅回路は、その下限動作電圧を小さくするような工夫が行なわれている。前記図１の実施例回路では、参照電圧Ｖｒｅｆは、Ｐチャンネル型ＭＯＳＦＥＴのしきい値電圧をＶｔｈ（Ｐ）とし、Ｎチャンネル型ＭＯＳＦＥＴのしきい値電圧をＶｔｈ（Ｎ）とし、電流源Ｉ１の両端電圧をＶＩとすると、Ｖｔｈ（Ｐ）＋Ｖｔｈ（Ｎ）＋ＶＩよりも大きな電圧にする必要がある。
【００３８】
この実施例の負帰還増幅回路では、差動ＭＯＳＦＥＴＱ１２，Ｑ１３の共通ソースとグランド電位との間にＮチャンネル型の２つの電流源ＭＯＳＦＥＴＱ１７、Ｑ１８が設けられる。上記差動ＭＯＳＦＥＴＱ１２とＱ１３のドレインには、電流ミラー形態にされたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１４とＱ１５及びその出力電圧によって制御されるＰチャンネル型の出力ＭＯＳＦＥＴＱ１６が設けられる。この出力ＭＯＳＦＥＴＱ１６のドレインと上記差動ＭＯＳＦＥＴＱ１３のゲートが接続され、差動ＭＯＳＦＥＴＱ１２のゲートに入力電圧（参照電圧）Ｖｒｅｆが供給されて、ボルテージフォロワ回路を構成するようにされる。
【００３９】
上記ＭＯＳＦＥＴＱ１７は、電源電圧Ｖｄｄが上昇したとき（グランド電位が低下したとき）の動作電流の増大させるよう次の回路によって制御される。ダイオード形態のＮチャンネル型のＭＯＳＦＥＴＱ１９とＱ２１に電流源Ｉ２によってバイアス電流を流す。上記ＭＯＳＦＥＴＱ２１のソースは、グランド電位が供給され、ＭＯＳＦＥＴＱ１９のゲート，ドレインと電源電圧Ｖｄｄとの間に上記電流源Ｉ２が設けられる。上記ＭＯＳＦＥＴＱ１９及びＱ２１に対してそれぞれゲートが共通接続されたＭＯＳＦＥＴＱ２０とＱ２２が設けられる。これらのＭＯＳＦＥＴＱ２０とＱ２２は直列接続され、、ＭＯＳＦＥＴＱ２２のソースにグランド電位が供給され、ＭＯＳＦＥＴＱ２０のドレインに電源電圧Ｖｄｄが供給される。上記ＭＯＳＦＥＴＱ２０とＱ２２の接続点の電圧（１）が上記ＭＯＳＦＥＴＱ１７のゲートに印加され、かかる接続点と電源電圧Ｖｄｄとの間にキャパシタＣ３が設けられる。
【００４０】
前記図１の回路と同様に、ＭＯＳＦＥＴＱ１９とＱ２１の直列回路には、定電流源Ｉ２で形成された電流が流れる。上記ＭＯＳＦＥＴＱ２１のゲートは、上記ＭＯＳＦＥＴＱ２２ゲートに接続され、かかるＭＯＳＦＥＴＱ２２にはＭＯＳＦＥＴＱ２０が直列接続されているので、上記ＭＯＳＦＥＴＱ１９とＱ２０及びＭＯＳＦＥＴＱ２１とＱ２２をそれぞれ同様な構造で形成して、それぞれのしきい値電圧が互いに等しくなるように形成するにより、ＭＯＳＦＥＴＱ１９、Ｑ２１に流れる電流と同等の電流をＭＯＳＦＥＴＱ２０、Ｑ２２に流すようにすることができる。ＭＯＳＦＥＴＱ１７のゲートには、ＭＯＳＦＥＴＱ２２と同等のゲート電圧が印加されるので、ＭＯＳＦＥＴＱ２１、Ｑ２２及びＱ１７のサイズを等しくすれば、ＭＯＳＦＥＴＱ１７にも上記定電流Ｉ２で形成された電流と同様な電流を流すことができる。
【００４１】
上記ＭＯＳＦＥＴＱ１８は、電源電圧Ｖｄｄが低下したとき（グランド電位が上昇したとき）の動作電流を増大させるよう次の回路によって制御される。ダイオード形態のＰチャンネル型ＭＯＳＦＥＴＱ２５のゲート，ドレインとグランド電位との間にバイアス電流を流す定電流源Ｉ３が設けられる。上記ＭＯＳＦＥＴＱ２５と電流ミラー形態にＰチャンネル型ＭＯＳＦＥＴＱ２６が設けられる。これらのＭＯＳＦＥＴＱ２５，Ｑ２６のゲートとグランド電位との間には、キャパシタＣ４が設けられてゲート電圧の安定化を図っている。
【００４２】
上記ＭＯＳＦＥＴＱ２５とＱ２６のソースは、ゲートに定電圧Ｖｄｃを受けるＮチャンネル型のＭＯＳＦＥＴＱ２３、Ｑ２４のソースに接続される。これにより、Ｐチャンネル型のＭＯＳＦＥＴＱ２５とＱ２６のソース電位が同電位とされて、電流ミラー動作を行なうようにされる。上記ＭＯＳＦＥＴＱ２３のドレインには電源電圧Ｖｄｄが供給され、上記ＭＯＳＦＥＴＱ２４のドレインと電源電圧Ｖｄｄとの間には、Ｐチャンネル型ＭＯＳＦＥＴＱ２７とＱ２８からなる電流ミラー回路が設けられる。上記ＭＯＳＦＥＴＱ２８のドレインとグランド電位との間には、ダイオード接続のＮチャンネル型ＭＯＳＦＥＴＱ２９が設けられる。このＭＯＳＦＥＴＱ２９と前記ＭＯＳＦＥＴＱ１８とが電流ミラー形態に接続される。
【００４３】
前記図１の回路と同様に、ＭＯＳＦＥＴＱ２３とＱ２５の直列回路には、定電流源Ｉ３で形成された電流が流れる。上記ＭＯＳＦＥＴＱ２５のゲートは、上記ＭＯＳＦＥＴＱ２６ゲートに接続され、かかるＭＯＳＦＥＴＱ２６にはＭＯＳＦＥＴＱ２５が直列接続されているので、上記ＭＯＳＦＥＴＱ２３とＱ２４及びＭＯＳＦＥＴＱ２５とＱ２６をそれぞれ同様な構造で形成して、それぞれのしきい値電圧が互いに等しくなるように形成するにより、ＭＯＳＦＥＴＱ２５、Ｑ２３に流れる電流と同等の電流をＭＯＳＦＥＴＱ２６、Ｑ２４に流すようにすることができる。ＭＯＳＦＥＴＱ２５に対してＭＯＳＦＥＴＱ２６のサイズを等しく形成すれば、上記定電流源Ｉ３で形成された定電流と同様な電流を上記ＭＯＳＦＥＴＱ２６に流すようにすることができる。
【００４４】
この実施例でも電源電圧Ｖｄｄの変化を検知するとともに、それに対応して差動ＭＯＳＦＥＴＱ１２，Ｑ１３の動作電流を増加させるため、上記ＭＯＳＦＥＴＱ２４とＱ２６の接続点と電源電圧Ｖｄｄとの間にキャパシタＣ５が設けられる。そして、この実施例でもは、特に制限されないが、低消費電力のために上記ＭＯＳＦＥＴＱ１７，Ｑ１８に流れる電流が約１２０μＡ程度の極く小さな電流に設定される。
【００４５】
図１９には、図２の実施例回路の動作の一例を説明するための波形図が示されている。図１９の波形図に示すように、電源電圧Ｖｄｄが低下すると、前記のようなＭＯＳＦＥＴＱ１７，Ｑ１８等で形成された動作電流のもとで動作する差動回路では、その出力電圧Ｖｏｕｔも低下させられる。しかしながら、上記キャパシタＣ５のカップリングによってＰチャンネル型のＭＯＳＦＥＴＱ２６のソースのノード（６）の電位が低下する。このノード（８）の低下により、ＭＯＳＦＥＴＱ２４のゲート，ソース間には、Ｖｄｃ−Ｖｔｈ（Ｎ）よりも大きな電圧が印加され、ＭＯＳＦＥＴＱ２４に流れる電流を増加させる。
【００４６】
前記のようにＭＯＳＦＥＴＱ２４のソースには、ＭＯＳＦＥＴＱ２６による定電流を流す電流経路しか設けられていないから、上記ＭＯＳＦＥＴＱ２４に流れる電流の増加分は、上記バランスされた電圧（Ｖｄｃ−Ｖｔｈ（Ｎ））に回復する際のキャパシタＣ５の放電電流によってまかなわれる。この電流増加分は、上記ＭＯＳＦＥＴＱ２７−Ｑ２８−Ｑ２９−Ｑ１８の電流ミラー回路を介して差動ＭＯＳＦＥＴＱ１２，Ｑ１３の動作電流を増加させるように作用する。このように、上記キャパシタＣ５は、上記電源電圧Ｖｄｄの低下をノード（６）に伝える作用と、上記ノード（６）の電位をもとのバランスされた状態に戻す際に発生する放電電流を発生させて差動ＭＯＳＦＥＴＱ１２，Ｑ１３の動作電流を増大させるという作用を併せ持つものとされる。
【００４７】
この実施例のように電源電圧Ｖｄｄの低下の検出と、そのときの出力電圧Ｖｏｕｔの安定化に必要とされる動作周波数を改善すべく差動ＭＯＳＦＥＴの動作電流の増加を行なうことより、出力ＭＯＳＦＥＴＱ１６のゲート電極の電圧（４）を高い応答性をもって制御して、上記出力電圧Ｖｏｕｔ（３）の落ち込みを低減させることができる。
【００４８】
上記電源電圧Ｖｄｄが低下した際には、キャパシタＣ３によってノード（１）の電位が低下する。したがって、前記ＭＯＳＦＥＴＱ２４と同様にＭＯＳＦＥＴＱ２０に流れる電流が増加して、前記バランスされた電圧Ｖｔｈ（Ｎ）になるようにキャパシタＣ３の放電動作を行なっている。
【００４９】
図１９の波形図に示されているように、電源電圧Ｖｄｄが上昇するように変化すると、それに対応して出力電圧Ｖｏｕｔ（３）も上昇する。このとき、ＭＯＳＦＥＴＱ１７のゲート電極に接続されるノード（１）はキャパシタＣ３のカップリングによって上昇する。このノード（１）の電位上昇によりＭＯＳＦＥＴＱ７に流れる電流が増大し、差動ＭＯＳＦＥＴＱ１２，Ｑ１３の動作電流を増加させるように作用する。差動ＭＯＳＦＥＴＱ１２，Ｑ１３に流れる動作電流が増大して、Ｐチャンネル型の出力ＭＯＳＦＥＴＱ１６のゲートに供給される制御電圧（４）を上昇させてオン抵抗値を大きくし、上記出力電圧Ｖｏｕｔの上昇を抑えるように動作する。
【００５０】
このような電源電圧Ｖｄｄが上昇した場合には、ＭＯＳＦＥＴＱ２４のソースと電源電圧Ｖｄｄの間に設けられたキャパシタＣ５によって、ソースのノード（６）の電位が持ち上げられ、ＭＯＳＦＥＴＱ２４はオフ状態にされる。上記ＭＯＳＦＥＴＱ２６のソース電位の上昇に対して、ゲート電圧はもとのままのＶｄｃ−Ｖｔｈ（Ｎ）−Ｖｔｈ（Ｐ）に安定しているから、電流源ＭＯＳＦＥＴＱ２６のゲートとソース間の電圧が大きくなり、かかるＭＯＳＦＥＴＱ２６に流れる電流が増大する。この結果、かかるＭＯＳＦＥＴＱ２６に流れる電流によってキャパシタＣ５に対する充電動作を高速に行なうことができる。つまり、上記のような電源電圧Ｖｄｄの上昇に従って高速に応答して充電動作が完了しているから、その直後に電源電圧Ｖｄｄが低下しても、上記キャパシタＣ５が電源電圧Ｖｄｄの低下を検知することができるとともに、それに対応した差動ＭＯＳＦＥＴの動作周波数の改善させることができる。
【００５１】
上記のように２つの差動回路のそれぞれにキャパシタＣ３とＣ５により、電源電圧Ｖｄｄの低下及び上昇のような変動に対して、差動ＭＯＳＦＥＴＱ１２，Ｑ３の動作電流がＭＯＳＦＥＴＱ１７及びＱ１８の前記のような動作によって一時的に増加し、その動作周波数が改善される。したがって、このようなキャパシタＣ３，Ｃ５による一時的な動作電流の増加を見込んで、上記ＭＯＳＦＥＴＱ１７，Ｑ１８により設定される動作電流を削減することができ、低消費電力化を図ることができる。
【００５２】
この実施例のもう一つの特徴は、動作電圧Ｖｄｄを低くできること、あるいは出力電圧Ｖｏｕｔを低くできることである。図１９に示すように、入力電圧（参照電圧）Ｖｒｅｆは、ＭＯＳＦＥＴＱ１２，Ｑ１３等のしきい値電圧Ｖｔｈ（Ｎ）＋ＭＯＳＦＥＴＱ１７のドレイン−ソース間電圧より大きければよい。言い換えるならば、前記図１の実施例の参照電圧の最低電圧＝Ｖｔｈ（Ｐ）＋Ｖｔｈ（Ｎ）＋ＶＩよりも低く設定することができる。なお、Ｐチャンネル型ＭＯＳＦＥＴのしきい値電圧Ｖｔｈ（Ｐ）は、絶対値で表している。
【００５３】
図２の実施例において、グランド電圧が上昇した場合の動作については、特に説明しないが、前記図１の回路と同様にグランド電圧の上昇は電源電圧Ｖｄｄと等価であり、グランド電圧の低下は電源電圧Ｖｄｄの上昇と等価であるので、図１の実施例回路の場合と類似の動作によって出力電圧Ｖｏｕｔの安定化動作を行なうものである。
【００５４】
図３には、この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例の回路図が示されている。この実施例は、前記図１の実施例の変形例であり、主として図１の実施例とは、差動ＭＯＳＦＥＴＱ１，Ｑ２及びＱ３，Ｑ４の共通エミッタに設けられる電流源回路が異なる。
【００５５】
ＭＯＳＦＥＴＱ７１は、前記図１のＭＯＳＦＥＴＱ７と同じものである。このＭＯＳＦＥＴＱ７１と直列接続されるＭＯＳＦＥＴＱ７２は、そのゲートに定電圧Ｖｓが供給されることで、前記図１の定電流源Ｉ１を構成する。この実施例では、上記定電圧Ｖｓをゲートに受けるＮチャンネル型のＭＯＳＦＥＴＱ８２、Ｑ９２が設けられる。これらのＭＯＳＦＥＴＱ８２、Ｑ９２は、上記差動ＭＯＳＦＥＴＱ１，Ｑ２及びＱ３，Ｑ４の共通ソースにそれぞれ設けられて定電流を流すようにされる。
【００５６】
これらのＭＯＳＦＥＴＱ８２、Ｑ９２に並列形態に前記図１の実施例のＭＯＳＦＥＴＱ８、Ｑ９に対応したＰチャンネル型の電流源ＭＯＳＦＥＴＱ８１、Ｑ９１が設けられ、前記バイアス回路を構成するＭＯＳＦＥＴＱ７１と前記図１の実施例と同様に等価的に電流ミラー動作を行なうようにされる。この実施例では、上記Ｎチャンネル型のＭＯＳＦＥＴＱ８２、Ｑ９２による定電流と、Ｐチャンネル型のＭＯＳＦＥＴＱ８１とＱ９１による電源電圧Ｖｄｄの変動に対応した可変電流との合成電流が差動ＭＯＳＦＥＴＱ１，Ｑ２及びＱ３，Ｑ４の動作電流とされる。
【００５７】
この実施例では、前記のような電流源回路の変更の他に、Ｐチャンネル型の出力ＭＯＳＦＥＴＱ１０のゲートとドレインとの間に、発振防止等のための位相補償用のキャパシタＣ６が設けられている。この実施例の回路の動作は、前記図１の実施例回路の動作と同様であるので、その説明を省略する。
【００５８】
図４には、この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例の回路図が示されている。この実施例は、前記図３の実施例の変形例であり、図３の実施例回路に対して、主として差動回路の負荷回路に変更が加えられている。
【００５９】
この実施例では、差動回路のＰチャンネル型の負荷ＭＯＳＦＥＴＱ５、Ｑ６とを電流ミラー形態に接続するのではなく、プッシュプル出力構成として差動回路の出力振幅、言い換えるならば、出力ＭＯＳＦＥＴＱ１０のゲートに印加される制御電圧の信号振幅を大きくするようにされる。
【００６０】
Ｐチャンネル型ＭＯＳＦＥＴＱ５は、ダイオード接続とされて、電流ミラー形態にされたＰチャンネル型のＭＯＳＦＥＴＱ５１が設けられる。このＭＯＳＦＥＴＱ５１により差動回路の一方の出力電流を押し出し電流に変化させ、グランド電位側に設けれたＮチャンネル型のダイード接続のＭＯＳＦＥＴＱ５２に流すようにする。このＭＯＳＦＥＴＱ５２に対してＭＯＳＦＥＴＱ６２を電流ミラー形態に接続する。
【００６１】
同様にＰチャンネル型ＭＯＳＦＥＴＱ６も、ダイオード接続とされて、電流ミラー形態にされたＰチャンネル型のＭＯＳＦＥＴＱ６１が設けられる。このＭＯＳＦＥＴＱ６１により差動回路の他方の出力電流を押し出し電流に変化させ、グランド電位側に設けれた上記ＭＯＳＦＥＴＱ６２により形成された吸い込み電流との差分を出力させるようプッシュプル形態とする。これらのＰチャンネル型ＭＯＳＦＥＴＱ６１とＮチャンネル型ＭＯＳＦＥＴＱ６２からなるプッシュプル回路により増幅出力信号を形成し、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１０を駆動する。
【００６２】
このようなプッシュプル出力回路を用いることにより、差動回路の出力振幅を大きくして、効率のよい出力ＭＯＳＦＥＴ１０の制御を行なうようにすることができる。この実施例では、上記電流源回路及びバイアス回路を構成するＭＯＳＦＥＴＱ７１、Ｑ８１、Ｑ９１のゲートとグランド電位との間にキャパシタＣ７が設けられ、かかるＭＯＳＦＥＴＱ７１、Ｑ８１、Ｑ９１のゲート電圧の安定化を図っている。
【００６３】
図５には、この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例の回路図が示されている。この実施例は、前記図３の実施例の変形例であり、図４の実施例回路に対して、出力回路と位相補償回路に変更が加えられている。
【００６４】
この実施例では、前記図４の実施例回路に対して、出力ＭＯＳＦＥＴＱ１０がＮチャンネル型とされる。これに対応して、差動回路では、ＭＯＳＦＥＴＱ５２に代えてＭＯＳＦＥＴＱ６２がダイオード接続とされて、ＭＯＳＦＥＴＱ５１とＱ５２がプッシュプル出力回路を構成するようにされる。かかるプッシュプル出力回路の出力信号がＮチャンネル型の出力ＭＯＳＦＥＴＱ１０のゲートに印加される。位相補償回路は、出力ＭＯＳＦＥＴＱ１０のソースと出力端子Ｖｏｕｔに挿入された抵抗Ｒ１と、上記出力ＭＯＳＦＥＴＱ１０のソース出力と、前記ＭＯＳＦＥＴＱ６１、Ｑ６２の接続点との間にキャパシタＣ６が設けられる。
【００６５】
図６には、この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例の回路図が示されている。この実施例は、前記図２の実施例の変形例であり、図２の実施例回路に対して、差動回路の出力部の変形例と定電流源Ｉ２及びＩ３の具体的構成が示されている。
【００６６】
差動回路の出力部は、前記図４、図５と同様にＭＯＳＦＥＴＱ１４、Ｑ１４１、Ｑ１４２、Ｑ１５、Ｑ１５１、Ｑ１５２によるプッシュプル回路が用いられる。これにより、Ｐチャンネル型の出力ＭＯＳＦＥＴＱ１６のゲートに供給される制御電圧の信号振幅を大きくすることができる。
【００６７】
定電圧Ｖｓをゲート，ソース間に受けるＮチャンネル型ＭＯＳＦＥＴＱ３１により電流を形成し、それを電源電圧Ｖｄｄに設けられたＰチャンネル型のＭＯＳＦＥＴＱ３２、Ｑ３３で構成された電流ミラー回路に供給し、ＭＯＳＦＥＴＱ３３が前記図２の定電流源Ｉ２として用いられる。同様に、定電圧Ｖｓをゲート，ソース間に受けるＮチャンネル型ＭＯＳＦＥＴＱ３０により定電流を形成し、かかるＭＯＳＦＥＴＱ３０を前記図２の定電流源Ｉ３として用いられる。
【００６８】
図７には、この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例の回路図が示されている。この実施例は、前記図１の実施例の変形例であり、図１の実施例回路に対して、電源電圧Ｖｄｄの上昇の検出する回路に前記図６の実施例回路が利用される。つまり、差動ＭＯＳＦＥＴＱ３，Ｑ４の共通ソースとグランド電位との間には、Ｎチャンネル型のＭＯＳＦＥＴＱ９が設けられる。このＭＯＳＦＥＴＱ９のゲートには、前記図６のＭＯＳＦＥＴＱ１７に対応した回路が設けられる。
【００６９】
前記図６と同様に、定電圧Ｖｓをゲート，ソース間に受けるＮチャンネル型ＭＯＳＦＥＴＱ３５により電流を形成し、それを電源電圧Ｖｄｄに設けられたＰチャンネル型のＭＯＳＦＥＴＱ３６、Ｑ３７で構成された電流ミラー回路に供給し、ＭＯＳＦＥＴＱ３７が前記図２の定電流源Ｉ２として用いられる。ダイオード形態のＮチャンネル型のＭＯＳＦＥＴＱ３８とＱ４０に上記電流源を流す。上記ＭＯＳＦＥＴＱ４０のソースはグランド電位が供給される。上記ＭＯＳＦＥＴＱ３８及びＱ４０に対してそれぞれゲートが共通接続されたＭＯＳＦＥＴＱ３９とＱ４１が設けられる。これらのＭＯＳＦＥＴＱ３９とＱ４１は直列接続される。ＭＯＳＦＥＴＱ４１のソースにグランド電位が供給される。ＭＯＳＦＥＴＱ２０のドレインに電源電圧Ｖｄｄが供給される。上記ＭＯＳＦＥＴＱ２０とＱ２２の接続点に上記ＭＯＳＦＥＴＱ９のゲートに接続され、かかる接続点と電源電圧Ｖｄｄとの間にキャパシタＣ９が設けられる。
【００７０】
図８には、この発明に係る半導体集積回路装置に設けられる降圧回路の一実施例の回路図が示されている。この実施例の降圧回路は、基本的には降圧電圧Ｖｏｕｔに対応して設定された参照電圧Ｖｒｅｆを形成する定電圧発生回路と、２つの負帰還増幅回路ＰＡ１とＰＡ２により構成されて、抵抗ＲＬと容量ＣＬからなる等価回路で示された内部回路に供給される動作電圧（降圧電圧）Ｖｏｕｔを形成する。
【００７１】
半導体集積回路装置は、その内部回路がアクティブ状態のときには内部回路の動作によって比較的大きな消費電流を流すようにされる。内部回路は、その動作状態に対応して消費電流も変化し、しかもその高い周波数を持って変化する。このような内部回路の動作電流の変化に対して、その動作電圧である降圧電圧Ｖｏｕｔの安定化を行うよう、負帰還増幅回路ＰＡ１には充分なバイアス電流がＭＯＳＦＥＴＱ４４により形成されるように設計されている。例えば、上記バイアス電流は数百μＡ程度に設定される。
【００７２】
上記のように内部回路がアクティブ状態のときには、内部回路で消費される電流が大きく、上記降圧回路にバイアス電流を数百μＡに設定しても、その比率は小さく、かかる降圧回路を設けることよる係る電流消費の増加よりも、前記のようなＭＯＳＦＥＴの微細化に伴うショートチャンネル効果及びホットキャリアの問題を回避すべく降圧した方が得策である。
【００７３】
しかしながら、半導体集積回路装置の内部回路をスタンバイ状態にしたときに、上記降圧回路において数百μＡもの電流を流し続けたなら、電池駆動されるような携帯用小型電子機器に要求される待機電流を大幅に上回ってしまう。このため、例えば、チップ選択信号／ＣＳのような信号を用いて、半導体集積回路装置がスタンバイ状態にされたなら上記ＭＯＳＦＥＴＱ４４をオフ状態にして上記負帰還増幅回路ＰＡ１の動作を低下させる。
【００７４】
このように負帰還増幅回路ＰＡ１が動作を停止したとき、言い換えるならば、半導体集積回路装置がスタンバイ状態にされたときの内部回路の降圧電圧を形成するために負帰還増幅回路ＰＡ２が設けられている。この負帰還増幅回路ＰＡ２は、前記図１、図２を代表とするような実施例回路からなり、その動作電流が前記のように約１２０μＡ程度に絞り込まれている。半導体集積回路装置がスタンバイ状態のときには、基本的には内部回路にはリーク電流しか流れないから、上記リーク電流による降圧電圧Ｖｏｕｔの低下を補うだけの動作を行えばよい。
【００７５】
前記のような携帯用電子機器は、１つの半導体集積回路装置にすべての機能が設けられるのではなく、一般にＣＰＵ等のような制御装置を中心にしてメモリ等のような周辺回路を構成する複数の半導体集積回路装置でシステムが構成される。通常、１つのシステムでは複数の半導体集積回路装置の電源電圧Ｖｄｄやグランド電位が共通にされている。そして、１つの半導体集積回路装置がスタンバイ状態にされたときに、他の半導体集積回路装置がアクティブ状態になることは通常である。
【００７６】
したがって、上記スタンバイ状態にされた半導体集積回路装置において、上記負帰還増幅回路ＰＡ２によって内部回路の動作電圧を維持しているとき、他の半導体集積回路装置がアクティブにされることにより、システムの電源電圧Ｖｄｄがグランド電位がノイズが発生し、上記スタンバイ状態の半導体集積回路装置の電源電圧Ｖｄｄやグランド電位を変動させる。したがって、スタンバイ状態の半導体集積回路装置において降圧動作を行う負帰還増幅回路では、かかる電源電圧Ｖｄｄやグランド電位の変動に対して、内部回路に供給される降圧電圧を安定化させる機能が必要である。
【００７７】
前記図１、図２等で代表される負帰還増幅回路は、前記説明したように電源電圧Ｖｄｄやグランド電位の変動に対して、内部回路に供給される降圧電圧を安定化させる機能を有するものであり、しかも極めて小さな待機時の消費電流とすることかでき、この実施例のような降圧回路の負帰還増幅回路ＰＡ２として好適なものとされる。
【００７８】
スタンバイ状態の半導体集積回路装置における内部回路には、リーク電流しか流れないこととし、電源電圧Ｖｄｄやグランド電位の変動に対処するだけなら、上記負帰還増幅回路ＰＡ２により降圧電圧Ｖｏｕｔを安定化させることはできる。しかしながら、ノイズの飛び込み等によって内部回路の一部が一時的に予期しない動作を行う可能性を持つ。この場合、上記負帰還増幅回路ＰＡ２では、電源電圧Ｖｄｄやグランド電位が一定で降圧電圧Ｖｏｕｔのみが変動した場合には、前記電源電圧Ｖｄｄ等が変動したときのように動作電流を増加させる機能は持たない。
【００７９】
したがって、上記のように電源電圧Ｖｄｄやグランド電位が一定で降圧電圧Ｖｏｕｔのみが変動したような場合に、内部回路の動作電圧が大きく落ち込み、それを回復させるには比較的長い時間を費やすこととなる。内部回路にレジスタやメモリセルといったような記憶回路を持つものでは、上記のように内部回路の動作電圧が大きく落ち込み、それを回復させるには比較的長い時間を要したなら、保持すべき記憶情報が失われてしまうという問題を有する。
【００８０】
この実施例では、降圧電圧Ｖｏｕｔの検出回路が設けられ、前記のように降圧電圧Ｖｏｕｔが低下しときには、スタンバイ状態にもかかわらず負帰還増幅回路ＰＡ１を動作状態にさせて、降圧電圧Ｖｏｕｔの上記のような変動をすみやかに回復させ、その安定化を図るようにされる。
【００８１】
ＭＯＳＦＥＴＱ４０のゲートには、参照電圧Ｖｒｅｆが供給され、ソースには降圧電圧Ｖｏｕｔが供給される。ＭＯＳＦＥＴＱ４０のドレインと電源電圧Ｖｄｄとの間には、ゲートにグランド電位が供給されることにより負抵抗として動作するＰチャンネル型ＭＯＳＦＥＴＱ４１が設けられる。Ｖｒｅｆ−Ｖｏｕｔ＜Ｖｔｈ（Ｎ）なら、ＭＯＳＦＥＴＱ４０はオフ状態となり、Ｖｒｅｆ−Ｖｏｕｔ＞Ｖｔｈ（Ｎ）なら、ＭＯＳＦＥＴＱ４０はオン状態となり、そのしきい値電圧Ｖｔｈ（Ｎ）を利用した降圧電圧Ｖｏｕｔの検知動作が可能となる。
【００８２】
このＭＯＳＦＥＴＱ４０のオン状態／オフ状態に対応して電圧信号をＭＯＳＦＥＴＱ４１で形成し、それを増幅素子を構成するＰチャンネル型ＭＯＳＦＥＴＱ４２と負荷素子を構成するＮチャンネル型ＭＯＳＦＥＴＱ４３からなる反転増幅回路で増幅し、さらにＣＭＯＳインバータ回路ＩＮＶ１で反転増幅して電圧検出信号が形成される。
【００８３】
この電圧検出信号と、前記チップ選択信号／ＣＳとは、ナンドゲート回路Ｇ１に入力され、かかるゲート回路Ｇ１の出力信号により前記負帰還増幅回路ＰＡ１の動作電流を形成するＭＯＳＦＥＴＱ４４が制御される。つまり、負帰還増幅回路ＰＡ１は、チップ選択信号／ＣＳがロウレベルにされた半導体集積回路装置のアクティブ状態と、チップ選択信号／ＣＳがハイレベルにされた半導体集積回路装置のスタンバイ状態でも、上記検出信号がロウレベルとされた降圧電圧Ｖｏｕｔの低下時に動作状態となって降圧電圧Ｖｏｕｔを強力に安定化させる。
【００８４】
図９には、この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例の回路図が示されている。この実施例は、前記図５又は図７の実施例の変形例である。差動ＭＯＳＦＥＴＱ１，Ｑ２の共通エミッタに設けられる電流源ＭＯＳＦＥＴと、その制御回路及び差動ＭＯＳＦＥＴＱ１，Ｑ２及びＱ３，Ｑ４に設けられた出力回路部は、図５の実施例回路に対応しており、差動ＭＯＳＦＥＴＱ３，Ｑ４の共通エミッタに設けられる電流源ＭＯＳＦＥＴと、その制御回路は図７の実施例の回路に対応している。
【００８５】
図１０には、この発明に係る半導体集積回路装置に設けられるキャパシタの一実施例の素子構造断面図が示されている。この実施例のキャパシタは、主として前記負帰還増幅回路に設けられるキャパシタＣ１，Ｃ２等のように電源電圧Ｖｄｄやグランド電位の変動検知と、それに対応した負帰還増幅回路の動作電流を増加させるものに用いられる。また、必要に応じてキャパシタＣ４等のようにバイアス電圧の安定化や、キャパシタＣ６のように位相補償に用いるものであってもよい。
【００８６】
この実施例のキャパシタは、ＭＯＳ容量が用いられる。Ｐ型の半導体集基板の表面に形成されたＮ型ＷＥＬＬ（ウェル）領域上に、特に制限されないが、ＭＯＳＦＥＴのゲート絶縁膜と同様な薄い絶縁膜を介してＭＯＳＦＥＴのゲート電極と同様な導電体が設けられてキャパシタの一方の電極Ａとされる。上記Ｎ型ＷＥＬＬの周辺部には、Ｎ＋型の拡散層を形成し、それをキャパシタの他方の電極Ｂとする。上ＭＯＳ容量は、上記導電体とＮ型ＷＥＬＬを両電極とし、その間に挟まれた絶縁膜を誘電体として構成される。なお、Ｐ型の半導体基板には、グランド電位のような基板バイアス電圧ＳＵＢが供給される。この電圧ＳＵＢを供給するため、基板表面にはＰ＋拡散層が設けられる。
【００８７】
図１１には、この発明に係る半導体集積回路装置に設けられるキャパシタの他の一実施例の素子構造断面図が示されている。この実施例のキャパシタも、ＭＯＳ容量が用いられる。Ｎ型の半導体集基板の表面に形成されたＰ型ＷＥＬＬ（ウェル）領域上に、特に制限されないが、ＭＯＳＦＥＴのゲート絶縁膜と同様な薄い絶縁膜を介してＭＯＳＦＥＴのゲート電極と同様な導電体が設けられてキャパシタの一方の電極Ａとされる。この導電体の両側にＭＯＳＦＥＴのソース，ドレインと同様なＮ＋拡散層が設けられる。また、上記Ｎ型ＷＥＬＬの周辺部には、Ｐ型ＷＥＬＬへのバイアス電圧を供給するＰ＋型の拡散層を形成し、上記Ｎ＋拡散層とともに導電体で構成された配線で接続してをキャパシタの他方の電極Ｂとされる。上ＭＯＳ容量は、上記導電体とＰ型ＷＥＬＬの表面に形成されたチャネルとを両電極とし、その間に挟まれた絶縁膜を誘電体として構成される。なお、Ｐ型の半導体基板には、電源電圧ＶＤＤのようなバイアス電圧が供給される。この電圧ＶＤＤを供給するため、基板表面にはＮ＋拡散層が設けられる。
【００８８】
図１２には、この発明に係る半導体集積回路装置に設けられる抵抗素子の一実施例の素子構造断面図が示されている。この実施例の抵抗素子は、前記図５の位相補償回路を構成する抵抗Ｒ１等に用いられる。シリコン基板上に形成されたフィールド絶縁膜上にポリシリコン層を形成し抵抗素子として用いる。ポリシリコン層には、抵抗素子を構成するための半導体不純物が導入されている。
【００８９】
図１３には、この発明に係る半導体集積回路装置に設けられる抵抗素子の他の一実施例の素子構造断面図が示されている。この実施例の抵抗素子は、前記図５の位相補償回路を構成する抵抗Ｒ１等に用いられる。この実施例では、拡散層が抵抗素子として用いられる。Ｐ型の半導体集基板の表面に形成されたＮ型ＷＥＬＬ（ウェル）領域上に、特に制限されないが、Ｐチャンネル型のＭＯＳＦＥＴのソース，ドレインと同様なＰ＋拡散層を形成して抵抗素子として用いる。なお、Ｎ型ＷＥＬＬには、バイアス電圧として電源電圧ＶＤＤが印加され、Ｐ型の半導体基板には、グランド電位のような基板バイアス電圧ＳＵＢが供給される。上記電源電圧ＶＤＤを供給するためにＮ型ＷＥＬＬにはＮ＋拡散層が設けられ、電圧ＳＵＢを供給するために基板表面にはＰ＋拡散層が設けられる。
【００９０】
図１４には、この発明に係る半導体集積回路装置に設けられる負帰還増幅回路の一実施例の回路図が示されている。この実施例の負帰還増幅回路は、前記図８に示した負帰還増幅回路ＰＡ１の具体的回路である。前記のような電流源ＭＯＳＦＥＴＱ４４は、差動ＭＯＳＦＥＴＱ４５，Ｑ４６の動作電流を形成する。これらのＭＯＳＦＥＴＱ４５，Ｑ４６のドレインには、電流ミラー形態にされたＰチャンネル型ＭＯＳＦＥＴＱ４７，Ｑ４８で構成された負荷回路が設けられる。この差動回路の出力電圧は、Ｐチャンネル型の出力ＭＯＳＦＥＴＱ４９を通して出力される。このＭＯＳＦＥＴＱ４９のドレイン出力は、差動ＭＯＳＦＥＴＱ４６のゲートに帰還され，差動ＭＯＳＦＥＴＱ４５のゲートに参照電圧Ｖｒｅｆが印加されて、かかる参照電圧Ｖｒｅｆに対応された出力電圧Ｖｏｕｔを形成するというボルテージフォロワ動作が行われる。
【００９１】
図１５には、この発明に係る半導体集積回路装置の一実施例の構成図が示されている。この実施例は、積層パッケージにて半導体集積回路装置が構成される場合に向けられている。例えば、基板上に、チップ１とチップ２とを重ねて実装する。この場合、例えばチップ２が小さい場合には、チップサイズの小さい方が上にして積層構造とされる。そして、基板から、各チップにボンディングワイヤにて接続する。
【００９２】
前記のようにバッテリー駆動により動作する携帯機器等に用いられるフラッシュメモリにチップ１とし、ＳＲＡＭをチップ２として１つの半導体記憶装置を構成する。例えば、高速なメモリ動作を行う場合には、ＳＲＡＭにアクセスし、不揮発化したいデータはフラッシュメモリにアクセスするようにできる。２種類のメモリチップを１つの半導体集積回路装置に搭載することにより、小型化や軽量化が要求される携帯用電子機器に好適なものとなる。
【００９３】
図１６には、この発明に係る半導体集積回路装置が用いられた電子装置の一実施例のブロック図が示されている。特に制限されないが、この実施例の電子装置は、携帯用電子機器に向けられている。
【００９４】
この実施例の電子装置は、コントローラＩＣと、ＮＯＲ型フラッシュ（Flash)メモリとＳＲＡＭ（スタティック型ＲＡＭ）とで構成される。コントローラＩＣは、例えば１チップのマイクロコンピュータにより構成される。各ＩＣのデータ端子は、複数の信号線からなるデータバスにより相互に接続される。コントローラＩＣのアドレス端子から出力されるアドレス信号は、アドレスバスを介して上記２つのメモリチップのアドレス端子に供給される。コントローラＩＣは、上記２つのメモリチップに向けた制御端子を有し、制御バスを介してそれぞれのメモリチップの制御端子と接続される。
【００９５】
コントローラＩＣがＮＯＲ型フラッシュメモリにアクセスを行うときには、特に制限されないが、上記アドレス端子から供給されるアドレス信号と制御端子から供給される制御信号とが供給される。制御信号により書込みが指示される書込み動作なら、コントローラＩＣのデータ端子から書込みデータがフッシュメモリのデータ端子に入力される。制御信号により読出しが指示される読出し動作なら、フッシュメモリから出力される読出しデータがコントローラＩＣのデータ端子に入力される。
【００９６】
コントローラＩＣがＳＲＡＭにアクセスを行うときには、特に制限されないが、上記アドレス端子から供給されるアドレス信号と制御端子から供給される制御信号とが供給される。制御信号により書込みが指示される書込み動作なら、コントローラＩＣのデータ端子から書込みデータがＤＲＡＭのデータ端子に入力される。制御信号により読出しが指示される読出し動作なら、ＳＲＡＭから出力される読出しデータがコントローラＩＣのデータ端子に入力される。
【００９７】
この実施例では、特に制限されないが、ＳＲＡＭの記憶情報の不揮発化のために、電源端子にはシステム電源（２）と、逆流防止のダイオード（４）を介してバックアップ電池（３）からの電圧供給が行われる。フラッシュメモリには、システム電源（１）により電源電圧が供給される。バックアップ用の電池（３）は、電池容量の小さなボタン電池が用いられる。それ故、かかる電池による記憶情報のバックアップ動作時には、ＳＲＡＭにおいて消費される電流は、電池寿命を長くするために前記のように極力小さくする必要がある。
【００９８】
例えば、システム電源（２）を遮断させて、ＳＲＡＭを待機状態として前記バッテリーバックアップにより記憶情報を保持させる。このとき、システム電源（２）は供給した状態でコントローラＩＣによりフラッシュメモリに書込みや読出しを行うと、かかるメモリに流れる動作電流、あるいはコントローラＩＣに流れる動作電流等によって、システム電源（１）やグラント電位には大きなノイズが発生する。ＳＲＡＭは、前記のようなシステム電源（２）がシステム電源（１）と分離され、遮断されているので電源端子にノイズが乗ることはない。しかしながら、グランド電位は共通にされているので、グランド電位は上記のようなコントローラＩＣによるフラッシュメモリに書込みや読出し際にノイズが乗るので、かかる待機時には前記のような負帰還増幅回路ＰＡ２による降圧電圧Ｖｏｕｔの安定化が図られ、記憶情報の保持のために有益なものとなる。
【００９９】
フラッシュメモリとＳＲＡＭの電源端子に共通にシステム電源を供給する構成では、ＳＲＡＭを待機状態としフラッシュメモリに書込みや読み出しを行うと、フラッシュメモリへのアクセスの際に発生する電源ノイズがＳＲＡＭにも伝えられる。それ故、かかる待機時にはＳＲＡＭに設けられた前記のような負帰還増幅回路ＰＡ２による降圧電圧Ｖｏｕｔの安定化が図られ、記憶情報の保持のために有益なものとなる。
【０１００】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、参照電圧を降圧電圧よりも小さな電圧としておいて、負帰還増幅回路により電圧増幅動作も行わせるようにしてもよい。この場合には、帰還量により電圧利得が設定できる。出力電圧の１／２を帰還させれば、参照電圧を出力電圧の１／２に小さくできる。
【０１０１】
本願発明者及び出願人においては、本願明細書においては、特許請求の範囲で特定した発明の他に、次の（１）〜（９）ような構成要素からなる発明も含んでいると認識している。
【０１０２】
（１）  第１電源電圧を受ける第１電源端子と、
第１電源電圧を第２電源電圧に変換する内部電圧発生回路と、
前記第２電源電圧を受けて動作する内部回路と、
グランド電位を受けるグランド端子ととを備え、
前記内部電圧発生回路は第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴの共通ソースに接続された第１電流源と、前記第１及び第２ＭＯＳＦＥＴと前記外部電源端子との間に設けられた負荷回路と、前記第１及び第２ＭＯＳＦＥＴの少なくとも一方の出力信号に基づいて前記内部電圧を出力する第３ＭＯＳＦＥＴと、容量素子を構成する第４ＭＯＳＦＥＴとを含み、
前記第１ＭＯＳＦＥＴのゲートに基準電圧が供給され、前記第３ＭＯＳＦＥＴの出力信号に基づく信号が前記第２ＭＯＳＦＥＴのゲートに入力され、
前記第４ＭＯＳＦＥＴのゲートが前記容量素子の一方の電極とされ、前記第４ＭＯＳＦＥＴのソースとドレインが接続された共通ノードが前記容量素子の他方の電極とされ、
前記容量素子は前記共通ソースと前記第１電源端子との間に接続されたとことを特徴とする半導体集積回路装置。
【０１０３】
（２）  第１電源電圧を受ける第１電源端子と、
前記第１電源電圧より低い第２電源電圧を出力する電圧発生回路と、
グランド電位を受けるグランド端子とを備え、
前記電圧発生回路は第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴの共通ソースと前記グランド端子との間にソース・ドレイン経路を有する第３ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴと前記第１電源端子との間に設けられた負荷回路と、前記第３ＭＯＳＦＥＴのゲートに与える電圧を形成する駆動回路と、前記負荷回路から得られた信号に基づいて前記第２電源電圧を出力する第４ＭＯＳＦＥＴとを含み、
基準電圧が前記第１ＭＯＳＦＥＴのゲートに供給され、前記第４ＭＯＳＦＥＴの出力信号に基づく信号が前記第２ＭＯＳＦＥＴのゲートに入力され、
前記駆動回路は容量素子を構成する第５ＭＯＳＦＥＴを含み、前記第５ＭＯＳＦＥＴのゲートが前記容量素子の一方の電極とされ、前記第５MOSFETのソースとドレインが接続された共通ノードが前記容量素子の他方の電極とされ、前記容量素子は前記共通ソースと前記第１電源端子との間に接続されることを特徴とする半導体集積回路装置。
【０１０４】
（３）  第１電源電圧を受ける第１電源端子と、
グランド電位を受けるグランド端子と、
記第１電源電圧より低い第２電源電圧を形成する電圧発生回路とを備え、
前記電圧発生回路は第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴの共通ソースに接続された電流源と、前記第１及び第２ＭＯＳＦＥＴと前記第１電源端子との間に設けられた負荷回路と、前記共通ソースと前記グランド端子との間に接続された容量素子と、前記負荷回路から得られた信号に基づいて前記第２電源電圧を出力する第３ＭＯＳＦＥＴとを含み、
基準電圧が前記第１ＭＯＳＦＥＴのゲートに供給され、前記第３ＭＯＳＦＥＴの出力信号に基づく信号が前記第２ＭＯＳＦＥＴのゲートに入力され、
前記グランド電位の変動が前記容量素子を介して前記共通ソースに伝達される構成とされ、
前記電流源は前記共通ソースに接続されるソースと前記グランド端子に接続されるドレインを有する第４ＭＯＳＦＥＴを含み、前記第１電源電圧と前記グランド電位との差が小さくなる方向に前記グランド電圧が変動した場合に前記第４ＭＯＳＦＥＴを介する前記容量素子への充電電流が増加することを特徴とする半導体集積回路装置。
【０１０５】
（４）  第１電源電圧を受ける第１電源端子と、
第２電源電圧を受ける第２電源端子と
前記第１電源電圧を内部電圧に変換する負帰還増幅回路と、
前記内部電圧と前記第２電源電圧を電源電圧として受ける内部回路とを含み、
前記負帰還増幅回路は第１導電型の第１ＭＯＳＦＥＴと、第１導電型の第２ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴの共通ソースと前記第２電源端子との間にソース・ドレイン経路を有する第２導電型の第３ＭＯＳＦＥＴと、前記共通ソースと前記第１電源端子との間に接続された容量素子とを備えることを特徴とする半導体集積回路装置。
【０１０６】
（５）  第１電源電圧を受ける第１電源端子と、
第２電源電圧を受ける第２電源端子と
前記第１電源電圧を内部電圧に変換する負帰還増幅回路と、
前記内部電圧と前記第２電源電圧を電源電圧として受ける内部回路とを含み、
前記負帰還増幅回路は第１導電型の第１ＭＯＳＦＥＴと、第１導電型の第２ＭＯＳＦＥＴと、前記第１及び第２ＭＯＳＦＥＴの共通ソースと前記第１電源端子との間にソース・ドレイン経路を有する第２導電型の第３ＭＯＳＦＥＴと、前記共通ソースと前記第２電源端子との間に接続された容量素子とを備えることを特徴とする半導体集積回路装置。
【０１０７】
（６）  第１電源電圧を受ける第１電源端子と、
前記第１電源電圧より低い第２電源電圧を形成する第１負帰還増幅回路及び第２負帰還増幅回路と、
前記第２電源電圧を電源とする内部回路とを備え、
前記第１負帰還増幅回路は第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、前記第１及び第２MOSFETの共通ソースに接続された第１電流源と、前記第１及び第２ＭＯＳＦＥＴに接続された第１負荷回路を含み、
前記第２負帰還増幅回路は第３ＭＯＳＦＥＴと、第４ＭＯＳＦＥＴと、前記第３及び第４ＭＯＳＦＥＴの共通ソースに接続された第２電流源と、前記第３及び第４ＭＯＳＦＥＴに接続された第２負荷回路と、容量素子とを含み、
前記第１電流源の電流値は前記第２電流源の電流値より大きくされ、前記前記第１及び第２ＭＯＳＦＥＴの共通ソースに接続される容量より前記第３及び第４ＭＯＳＦＥＴの共通ソースに接続される容量の方が大きくなるように前記容量素子の一端が前記第３及び第４ＭＯＳＦＥＴの共通ソースに接続されることを特徴とする半導体集積回路装置。
【０１０８】
（７）  前記（６）内部回路がスタンバイ状態であることに基づいて前記第１負帰還増幅回路の動作が停止されることを特徴とする半導体集積回路装置。
【０１０９】
（８）  前記半導体集積回路装置は前記第２電源電圧と基準値とを比較する比較回路を含み、
前記内部回路がスタンバイ状態である時に、前記比較回路の出力に基づいて前記第１負帰還増幅回路を動作させることを特徴とする半導体集積回路装置。
【０１１０】
（９）  第１電源電圧を受ける第１電源端子と、
グランド電位を受けるグランド端子と、
前記第１電源電圧より低い第２電源電圧を形成する負帰還増幅回路と含み、
前記負帰還増幅回路は一対の差動ＭＯＳＦＥＴを備え、
前記第１電源電圧と前記グランド電位との差が小さくなる方向と大きくなる方向の何れの電圧変動においても前記負帰還増幅回路の動作電流が大きくされることを特徴とする半導体集積回路装置。
【０１１１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。差動増幅ＭＯＳＦＥＴに対して、定電流源により消費電流を設定するバイアス電流を流すようにし、外部電源電圧と所定の回路ノードの間にキャパシタを設け、外部電源電圧の低下を上記キャパシタで検知し、かかる外部電源変動によりキャパシタに流れる電流を利用して上記増幅ＭＯＳＦＥＴの動作電流を増大させて外部電源電圧の低下に対応した出力電圧の安定化動作を行なわせることにより、低消費電力化を図りつつ電源電圧やグランド電位の変動に対して安定した出力電圧を得ることができるという効果が得られる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の一実施例を示す回路図である。
【図２】この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例を示す回路図である。
【図３】この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例を示す回路図である。
【図４】この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例を示す回路図である。
【図５】この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例を示す回路図である。
【図６】この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例を示す回路図である。
【図７】この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例を示す回路図である。
【図８】この発明に係る半導体集積回路装置に設けられる降圧回路の一実施例を示す回路図である。
【図９】この発明に係る半導体集積回路装置に搭載される負帰還増幅回路の他の一実施例を示す回路図である。
【図１０】この発明に係る半導体集積回路装置に設けられるキャパシタの一実施例を示す素子構造断面図である。
【図１１】この発明に係る半導体集積回路装置に設けられるキャパシタの他の一実施例を示す素子構造断面図である。
【図１２】この発明に係る半導体集積回路装置に設けられる抵抗素子の一実施例を示す素子構造断面図である。
【図１３】この発明に係る半導体集積回路装置に設けられる抵抗素子の他の一実施例を示す素子構造断面図である。
【図１４】この発明に係る半導体集積回路装置に設けられる負帰還増幅回路の一実施例を示す回路図である。
【図１５】この発明に係る半導体集積回路装置の一実施例を示す構成図である。
【図１６】この発明に係る半導体集積回路装置が用いられた電子装置の一実施例を示すブロック図である。
【図１７】図１の実施例回路の動作の一例を説明するための波形図である。
【図１８】図１の実施例回路の動作の他の一例を説明するための波形図である。
【図１９】図２の実施例回路の動作の一例を説明するための波形図である。
【図２０】差動増幅回路の動作電流の動作周波数の関係を示す特性図である。
【図２１】この発明に先立って検討された負帰還増幅回路の一例を示す回路図である。
【図２２】この発明に先立って検討された降圧回路の一例を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ１５１…ＭＯＳＦＥＴ、Ｃ１〜Ｃ９…キャパシタ、Ｉ１〜Ｉ３…定電流源、ＰＡ１，ＰＡ２…負帰還増幅回路、Ｇ…ゲート回路、ＩＮＶ１…インバータ回路、
Ｎ１ａ，Ｎ１ｂ…Ｎチャンネル型ＭＯＳＦＥＴ、Ｐ１ａ〜ｃ…Ｐチャンネル型ＭＯＳＦＥＴ、Ｉ１ａ…定電流源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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