(57)【特許請求の範囲】
【請求項１】
（ａ）第１導電型半導体層の素子形成領域の周囲に第１導電型の高不純物濃度領域であるチャネルストッパを形成し、
（ｂ）該チャネルストッパが形成された前記第１導電型半導体層の表面に低不純物濃度の第１導電型半導体層をさらにエピタキシャル成長し、
（ｃ）該さらにエピタキシャル成長された第１導電型半導体層の表面側に第２導電型半導体層を形成し、
（ｄ）該第２導電型半導体層の前記チャネルストッパの上部に位置する部分をエッチングして前記チャネルストッパに達する凹溝を形成し、
（ｅ）該凹溝にパッシベーション膜を形成し、
（ｆ）前記チャネルストッパ部で切断してチップ化する
ことを特徴とする半導体装置の製法。
【請求項２】
前記第２導電型半導体層内に第１導電型半導体領域を形成してトランジスタ構造を形成する請求項１記載の半導体装置の製法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はダイオード、トランジスタ、サイリスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳＦＥＴ、ＩＣなどの耐圧を向上した半導体装置の製法に関する。さらに詳しくは、メサ構造で耐圧を向上させながら素子の小型化を達成することができる半導体装置の製法に関する。
【０００２】
【従来の技術】
従来、たとえばトランジスタの高耐圧化を図る方法として、図５に示されるように、ベース領域２の外周側にフィールドリミティングリング（以下、ＦＬＲという）４を設けてベース領域２とコレクタ領域１間のｐｎ接合１０に形成される空乏層をＦＬＲ４の外周側に拡げる方法が用いられている。
【０００３】
この従来のトランジスタは、ｎ+型の半導体基板１ａおよびその上にエピタキシャル成長により形成されたｎ-型の低不純物濃度の半導体層１ｂからなるコレクタ領域１と、このコレクタ領域１に拡散などにより形成されたｐ型のベース領域２と、ベース領域２に拡散などによりｎ+型不純物により形成されたエミッタ領域３とからなっており、ベース・コレクタ間のｐｎ接合１０の外周側にベース・コレクタ間の縦方向のｐｎ接合を囲むように、ベース領域と同じ導電型であるｐ型のＦＬＲ４が設けられている。また５は半導体層１ｂの表面に設けられたＳｉＯ2などからなる絶縁膜、６は空乏層を終端させるチャネルストッパで、７、８、９はそれぞれコレクタ、ベース、エミッタの各電極である。
【０００４】
高耐圧化の他の方法として、図６に示されるように、ベース領域２とコレクタ領域１とのあいだのｐｎ接合１０の深さより深い凹溝１１をベース領域２の周囲に設けて半導体層１ｂをメサ形状にする方法が知られている。このようなメサ形状にすることによりｐｎ接合１０の空乏層の延びは半導体層１ｂの表面側に曲げられないで、ｐｎ接合１０に沿って平行に延びて凹溝１１のパッシベーション膜５ａにあたる。そのため、空乏層に曲率部ができずパッシベーション膜５ａとの界面においても耐圧が向上する（一般に空乏層の途中で曲率部が形成されると、表面の絶縁膜との界面における耐圧も低下し、曲率部が形成されないばあいに比べて空乏層の広がりを広くしないと、同じ耐圧がえられないことが知られている）。さらに凹溝１１部のパッシベーション膜５ａは動作領域と異なるところに設けられるため、パッシベーション膜５ａ内の電荷調整などにより耐圧に強い膜とすることもでき、メサ構造にすることにより一層高耐圧が可能となる。なお、図６において図５と同じ部分には同じ符号を付してある。
【０００５】
このメサ形状の半導体装置において、さらに耐圧を高くするためにはｐｎ接合１０近傍のｎ-型半導体層１ｂの不純物濃度を低くし、空乏層を広げることにより高耐圧を達成することができるが、空乏層の広がりがメサ形状にした凹溝１１の下側をくぐり抜ける。そのため凹溝１１部でスクライブしてチップ化すると半導体基板の切断部に空乏層の広がり部が露出することになり、空乏層部が直接露出すると却って不安定となり耐圧が低下する。そのため、メサ形状でさらなる高耐圧をうるためには、図６に示されるように、メサ形状にするための凹溝１１より外側にチャネルストッパ６を設け、空乏層がチャネルストッパ６で終端するようにし、チャネルストッパ６部でスクライブすることにより、空乏層の延びを凹溝の下部を経由してベース領域２から遠ざけるとともにチャネルストッパ６に終端させている。そうすることにより空乏層の端部が直接チップの切断部に露出せず、高耐圧を達成している。
【０００６】
高耐圧を達成する前述の２つの方法において、メサ形状にするばあい凹溝１１をエッチングで形成するのに深くする程広い幅を必要とするため、たとえば前述のベース領域２の端部とチップ端部（チャネルストッパ６）までの距離が２００μｍ以下のばあいはＦＬＲを用い、それより広いばあいにメサ形状を用いることが多い。
【０００７】
【発明が解決しようとする課題】
メサ形状により高耐圧化するばあい、前述のようにさらに高耐圧をうるために空乏層を広げると凹溝の下側まで空乏層が達し、凹溝の外側にチャネルストッパを設けてその部分で切断しなければならず、チップが大きくなるとともに、凹溝とスクライブ部のあいだの端部がワレたり、カケ易く、歩留りが低下するという問題がある。
【０００８】
一方、広がった空乏層が凹溝の下側に達しないようにするためには凹溝を深く形成すればよいが、凹溝を余り深くすると半導体ウェハが沿ったり、クラックが入り易く、信頼性が低下するという問題がある。
【０００９】
本発明はこのような問題を解決し、メサ形状の半導体装置において、さらなる高耐圧をうるばあいにもチップサイズを大きくしないで、かつ、メサ形状にするための凹溝の深さを余り深くしないで高耐圧がえられる半導体装置の製法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製法は、（ａ）第１導電型半導体層の素子形成領域の周囲に第１導電型の高不純物濃度領域であるチャネルストッパを形成し、
（ｂ）該チャネルストッパが形成された前記第１導電型半導体層の表面に低不純物濃度の第１導電型半導体層をさらにエピタキシャル成長し、
（ｃ）該さらにエピタキシャル成長された第１導電型半導体層の表面側に第２導電型半導体層を形成し、
（ｄ）該第２導電型半導体層の前記チャネルストッパの上部に位置する部分をエッチングして前記チャネルストッパに達する凹溝を形成し、
（ｅ）該凹溝にパッシベーション膜を形成し、
（ｆ）前記チャネルストッパ部で切断してチップ化することを特徴とする。
【００１４】
前記第２導電型半導体層内に第１導電型半導体領域を形成することによりトランジスタ構造を形成することができる。
【００１５】
【作用】
本発明によれば、メサ形状にする凹溝の下側の半導体層にチャネルストッパが該半導体層と同一導電型で高不純物濃度に形成されているため、ｐｎ接合の空乏層が高電圧で広がったばあいでも凹溝の下側をくぐることなくチャネルストッパに入り込み、空乏層はチャネルストッパで終端する。その結果、凹溝部でスクライブしてチップ化しても広がった空乏層の端部が切断面に露出することなく安定した高耐圧がえられる。
【００１６】
さらに、チャネルストッパにより広がった空乏層を終端させることができるため、メサ形状にするための凹溝を空乏層の範囲が完全にカバーされる程深く形成する必要がなく、チップ端部でのカケやワレの発生を抑制し信頼性の高い半導体装置がえられる。
【００１７】
本発明の半導体装置の製法によれば、チップ化のための切断部にあらかじめチャネルストッパを形成しておき、その上に第２導電型半導体層を形成し、該第２導電型半導体層の前記チャネルストッパの上部部分をエッチングしてメサ形状にする凹溝を形成しているため、簡単に凹溝の下部にチャネルストッパを形成することができる。その結果、凹溝部でスクライブしてチップ化することにより、小型で高耐圧の半導体装置を容易にうることができる。
【００１８】
【実施例】
つぎに、図面を参照しながら本発明の半導体装置の製法について説明する。
【００１９】
図１は本発明の半導体装置の製法の一実施例によりえられるトランジスタの断面説明図、図２はその製法の各工程を示す図、図３はその製法の他の実施例の製造工程の一部を示す図、図４は図１の構造の半導体装置の歩留りの分布を従来構造のものと比較して示した図である。
【００２０】
図１において第１導電型である、たとえばｎ+型半導体基板１ａにｎ-型の低不純物濃度の半導体層１ｂが形成されたコレクタ領域（第１導電型半導体層）１に拡散またはエピタキシャル成長により第２導電型である、たとえばｐ型の半導体層からなるベース領域（第２導電型半導体層）２が形成され、ベース領域２とコレクタ領域１とのあいだにｐｎ接合１０が形成されている。ベース領域２内にはさらに拡散またはイオン注入などにより第１導電型である、たとえばｎ+型のエミッタ領域３が形成され、その表面には酸化ケイ素、チッ化ケイ素などからなる絶縁膜５が形成されている。ベース領域２の側部はｐｎ接合１０より深くエッチングされてメサ形状（メサ部）にされ、その表面には鉛ガラスや酸化アルミニウムを含むガラスなどからなるパッシベーション膜５ａが形成されている。メサ部の底部のｎ-型半導体層１ｂには該半導体層１ｂと同一導電型で高不純物濃度であるｎ+型のチャネルストッパ６が形成されている。半導体基板１ａの裏面に金またはチタンなどからなるコレクタ電極７、表面側にアルミニウムなどからなるベース電極８、エミッタ電極９がそれぞれベース領域２、エミッタ領域３とオーミック接触がえられるように設けられている。
【００２１】
本実施例のトランジスタは、ｐｎ接合１０の耐圧を向上させるため、ｐｎ接合１０より深い凹溝（メサ部）を形成してメサ形構造にするとともに、メサ形構造を形成する凹溝（メサ部）の底部に接してｎ-型半導体層１ｂにｎ+型のチャネルストッパ６が設けられ、その凹溝（メサ部）とチャネルストッパ６部でスクライブされチップ化されていることに特徴がある。本実施例のトランジスタはこのような構造になっているため、ベース領域２とコレクタ領域１とのあいだに逆バイアスの高電圧が印加されてもｐｎ接合１０の両側に空乏層１２が広がり、その空乏層１２がメサ部の下側まで延びてもチャネルストッパ６に終端する。その結果、チップ化のためメサ部でスクライブしてもスクライブされた断面に空乏層の端部が直接現われることがなく、安定した高耐圧がえられる。なお、高耐圧にするためには、ｐｎ接合１０部のｎ-型半導体層１ｂの不純物濃度を低くすることにより空乏層１２が広くなり高耐圧になるが、本発明によればチャネルストッパ６が設けられているため、空乏層１２の端部が直接スクライブにより切断された部分に露出することなく、高耐圧化を実現することができる。
【００２２】
さらに、本発明の製法により得られる半導体装置によれば、メサ部の下部にチャネルストッパ６が形成され、空乏層１２の端部がチャネルストッパ６で終端するため、メサ形構造形成のための凹溝の形成を必要以上に深くしなくてもよく、半導体ウェハのワレや破損などの問題がなく歩留りが大幅に向上する。また、チップ化の際に凹溝部でスクライブするため、凹溝と切断部のあいだに出張り部ができず、取扱い中にカケたり、破損することがなく、歩留りが大幅に向上する。従来の凹溝の外側でスクライブするばあい（従来例）と比較して本実施例によるトランジスタの歩留りの分布を図４に示す。耐圧については従来と同程度の耐圧がえられ、歩留りは図４から明らかなように、５０％程度から８０％程度に大幅に上昇した。
【００２３】
つぎに、本発明の半導体装置の製法の一実施例を図２を参照しながら説明する。本実施例は図１に示されるトランジスタの製法の一実施例である。
【００２４】
まず、図２（ａ）に示されるように、不純物濃度が１×１０19〜１×１０20／ｃｍ3程度で１３０μｍ程度の厚さのｎ+型半導体基板１ａの一方の面にエピタキシャル成長などにより不純物濃度が５×１０13／ｃｍ3程度のｎ-型半導体層１ｂを１００μｍ程度の厚さに形成し、またはｎ-型半導体基板１ｂの一方の面に不純物拡散などによりｎ+型半導体層１ａを形成することによりコレクタ領域１を形成し、ｎ-型半導体層１ｂ上に酸化ケイ素またはチッ化ケイ素などからなるマスク１３を熱酸化またはＣＶＤ法などにより形成する。
【００２５】
ついで、図２（ｂ）に示されるように、半導体素子形成領域の周囲に相当する場所のマスク１３に開口部１３ａを設け、たとえばリン、ヒ素などのｎ型不純物をイオン注入法または拡散などにより導入してｎ+型としてチャネルストッパ６を形成する。
【００２６】
つぎに、図２（ｃ）に示されるように、ベース領域２を形成するため、たとえばｐ型の第２導電型半導体層２ａを２０μｍ程度の厚さエピタキシャル成長する。
【００２７】
そののち、ベース領域２内にリン、ヒ素などのｎ型不純物を拡散してエミッタ領域３を７〜１０μｍ程度の厚さに形成し、さらに表面のマスクを形成し直してチャネルストッパ６の上部のみを開口した絶縁膜５を形成し、チャネルストッパ６まで到達するようにフッ酸液を用いたウェットエッチングまたはドライエッチングなどによりエッチングをして凹溝１１を形成する（図２（ｄ）参照）。
【００２８】
そののち、図１に示されるように、凹溝１１の表面に鉛ガラス、酸化アルミニウムを含むガラスなどからなるパッシベーション膜５ａを設けるとともに、アルミニウムなどをスパッタ法または真空蒸着法などにより被膜してベース電極８、エミッタ電極９を形成し、さらに半導体基板１ａの裏面側に金やチタンなどの金属膜を同様に被膜してコレクタ電極７を形成し、半導体基板１を凹溝１１およびチャネルストッパ６の中心部でスクライブすることにより、図１に示されるようなトランジスタのチップがえられる。
【００２９】
図３は本発明の半導体装置の製法の他の実施例の製造工程を示す図である。
【００３０】
本実施例は、前述の図２に示される実施例の（ｃ）工程でｐ型である第２導電型半導体層２ａを形成する前に、図３（ｅ）に示されるようにｎ-型またはｎ--型である第１導電型半導体層１４を形成し、そののち図３（ｆ）に示されるように、その表面側をｐ型の第２導電型半導体層２ａとしたことに特徴があり、他の工程、すなわち図２（ａ）〜（ｂ）の工程、および図３（ｇ）のエミッタ領域３を形成するとともにメサ形状にするためのチャネルストッパ６まで達するエッチングを施すなどの以後の工程は前記実施例と同じである。
【００３１】
前述の第２導電型半導体層２ａの形成は、図３（ｅ）（ｆ）に示されるように第１導型（ｎ型）半導体層１４を２０〜８０μｍ程度に厚く形成しておきその表面側を不純物拡散などによりｐ型としてもよく、また図３（ｅ）でｎ-型またはｎ--型の第１導電型半導体層１４を１０〜５０μｍ程度に薄く形成し、引き続きドーパントをｐ型に変えて第２導電型半導体層２ａを１０〜３０μｍ程度の厚さになるように、エピタキシャル成長してもよい。
【００３２】
本実施例によれば、チャネルストッパ６を形成したのちに、ｎ-型またはｎ--型の第１導電型半導体層１４を形成してから第２導電型半導体層２ａを形成しているため、ｐｎ接合１０が凹溝１１の底面より高い位置に形成され、ｐｎ接合１０に高い逆バイアスが印加されて広い空乏層が形成されても空乏層の端部は凹溝１１の側壁に当り、さらに高耐圧を達成することができる。
【００３３】
前記各実施例はｎｐｎ型トランジスタの例で説明したが、ｐｎｐ型トランジスタについても言うに及ばず、またトランジスタ以外にもｐｎ接合を有し、逆バイアスに対して高耐圧を必要とする半導体装置、たとえばダイオード、サイリスタ、トライアック、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳＦＥＴ、ＩＣなどにも同様に本発明を適用することができる。
【００３４】
【発明の効果】
本発明によれば、メサ形状にして高耐圧をうる半導体装置のメサ形状にする凹溝の底部の半導体層にチャネルストッパが形成されているため、逆バイアスの高電圧が印加されて空乏層が広がってもその端部はチャネルストッパで終端する。したがって、凹溝部でスクライブしても、その切断部に空乏層の端部が露出することがなく、安定した高耐圧の半導体装置がえられる。その結果、凹溝の外側でスクライブする必要がなく、小型のチップで高耐圧の半導体装置がえられる。
【００３５】
さらに、凹溝部でスクライブできるため、凹溝部とスクライブ面とのあいだに突出部が形成されず、カケやワレの発生を抑制することができ、歩留りが大幅に向上し、コストダウンに大いに寄与する。
【図面の簡単な説明】
【図１】  本発明の半導体装置の製法の一実施例により得られる断面説明図である。
【図２】  本発明による半導体装置の製法の一実施例を示す図である。
【図３】  本発明による半導体装置の製法の他の実施例を示す図である。
【図４】  図１の半導体装置の歩留りを従来と比較して示した図である。
【図５】  従来の高耐圧化した半導体装置の断面説明図である。
【図６】  従来の高耐圧化した半導体装置の断面説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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