(57)【特許請求の範囲】
【請求項１】
データを格納するメモリセルを複数有する複数のメモリセルアレイと、
複数のキャパシタを有する昇圧電源発生回路であって、電源電位よりも高い昇圧電源電位を生成し、前記メモリセルアレイへ前記昇圧電源電位を供給する昇圧電源発生回路とを有する半導体記憶装置であって、
前記キャパシタの各々は基本単位となるモジュールで構成され、複数の前記モジュールは列状に配置されており、前記モジュールの各々はキャパシタの一方の電極を構成するゲートと、キャパシタの他方の電極を構成する不純物領域と、前記ゲートに電気的に接続され所定の方向に延在する第１配線であって、前記ゲートと重なるように前記ゲートの上方に配置された第１配線と、前記不純物領域に電気的に接続され前記所定の方向に延在し前記第１配線と同一の層で形成された第２配線であって、前記ゲートと重なるように前記ゲートの上方に配置された第２配線とを有することを特徴とする半導体記憶装置。
【請求項２】
隣接した一方の前記モジュールの前記第１配線は、他方の前記モジュールの前記第１配線と前記所定の方向に沿って直線状に接続され、隣接した一方の前記モジュールの前記第２配線は、他方の前記モジュールの前記第２配線と前記所定の方向に沿って直線状に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、その半導体記憶装置のモジュールの構成に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ混載ＬＳｌでは、ＤＲＡＭ混載ＬＳＩ内のＤＲＡＭマクロの最適な構成をカスタマイズ可能にするため、ＤＲＡＭマクロ内のメモリセル、センスアンプ、Ｘデコーダ、Ｙデコーダ、内部電源発生回路等、各ブロックは基本単位、つまりモジュールで構成されており、これ等のモジュールの組み合わせによりＤＲＡＭマクロをフレキシブルに構成することができ、多機種に対応できる。
【０００３】
図９はメモリセル部の回路構成図である。
【０００４】
以下、それぞれの構成、動作について説明する。
【０００５】
メモリセル部の回路構成は、図９に示すように、メモリセル部はＮＭＯＳトランジスタＣＴｒ、キャパシタＣＣＡＰ、ビット線ＢＬ、サブワード線ＳＷＬで構成される。ＮＭＯＳトランジスタＣＴｒのゲートがサブワード線ＳＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースがノードＳＴを介してキャパシタＣＣＡＰの一方に接続され、キャパシタＣＣＡＰの他方が、電源電位Ｖｄｄの１／２の電位（１／２Ｖｄｄ）に接続されている。
【０００６】
キャパシタＣＣＡＰから「１」データをビット線ＢＬに読み出す場合、ノードＳＴの電位は電源電位Ｖｄｄであり、この電位をビット線ＢＬに読み出すためには、サブワード線ＳＷＬの電位が電源電位Ｖｄｄに対しＮＭＯＳトランジスタＣＴｒの閾値Ｖｔｎ分以上、高電位（Ｖｄｄ＋Ｖｔｎ＋α）になる必要がある。αはＮＭＯＳトランジスタＣＴｒをオンさせるためにサブワード線ＳＷＬ、ノードＳＴ間に必要な電位差である閾値Ｖｔｎに対する余裕分の電位である。サブワード線ＳＷＬを駆動するドライバーにこの電位Ｖｄｄ＋Ｖｔｎ＋αを供給するため、ワード線昇圧電源発生回路にチャージポンプ回路を使用し、ワード線昇圧電源電位Ｖｄｄ＋Ｖｔｎ＋α（以下、Ｖｐｐ）を昇圧して生成している。
【０００７】
図１０は従来のワード線昇圧電源発生回路ＧＥＮ３、及びメモリセルアレイＭＣＡ１〜２、センスアンプアレイＳＡＡ１〜３、メインワード線ドライバーＭＷＤ１〜２、サブワード線ドライバーＳＷＤ１〜２の構成図である。ここで、ワード線昇圧電源発生回路ＧＥＮ３の動作を説明する。
【０００８】
メインワード線ドライバーＭＷＤ１〜２は、ＰＭＯＳトランジスタＰＴｒ１とＮＭＯＳトランジスタＮＴｒ１のゲートがノードＮ１に接続され、ＰＭＯＳトランジスタＰＴｒ１のソースがワード線昇圧電源電位Ｖｐｐに接続され、ＮＭＯＳトランジスタＮＴｒ１のソースが接地電位Ｖｓｓに接続され、ＰＭＯＳトランジスタＰＴｒ１とＮＭＯＳトランジスタＮＴｒ１のドレインがメインワード線ＭＷＬ１に接続され、インバータを形成し、このインバータが２５６個シリーズに配列して構成される。メインワード線ドライバーＭＷＤ１〜２はノードＮ１〜２５６を入力し、サブワード線ドライバーＳＷＤ１〜２にメインワード線ＭＷＬ１〜２５６を出力している。ノードＮ１〜Ｎ２５６は、外部アドレス信号によりメインワード線を選択するＸデコーダの出力信号である。
【０００９】
サブワード線ドライバーＳＷＤ１〜２は、ＰＭＯＳトランジスタＰＴｒ２５７とＮＭＯＳトランジスタＮＴｒ２５７のゲートが、メインワード線ＭＷＬ１に接続され、ＰＭＯＳトランジスタＰＴｒ２５７のソースがワード線昇圧電源電位Ｖｐｐに接続され、ＮＭＯＳトランジスタＮＴｒ２５７のソースが接地電位Ｖｓｓに接続され、ＰＭＯＳトランジスタＰＴｒ２５７とＮＭＯＳトランジスタＮＴｒ２５７のドレインがサブワード線ＳＷＬ１に接続され、インバータを形成し、このインバータが２５６個シリーズに配列して構成される。
【００１０】
また、サブワード線ドライバーＳＷＤ１〜２はメインワード線ＭＷＬ１〜２５６を入力し、メモリセルアレイＭＣＡ１〜２に対しサブワード線ＳＷＬ１〜２５６を出力している。メモリセルアレイＭＣＡ１〜２は、図９で説明したメモリセルＭＣがマトリクス上に配置されたものであり、サブワード線ＳＷＬ１〜２５６と、ビット線ＢＬ１〜１２８、ＢＬｂ１〜１２８からなる１２８対のビット線対を有し、メモリセルＭＣは、サブワード線１本に対し１２８個接続され、前記１２８個のメモリセルＭＣは、サブワード線１本おきにビット線ＢＬ１〜１２８とビット線ＢＬｂ１〜１２８にも交互に接続されている。
【００１１】
センスアンプアレイＳＡＡ１〜３はビット線ＢＬ１〜１２８、ＢＬｂ１〜１２８を増幅する差動増幅器が列状に１２８個並んで構成される。メモリセルアレイＭＣＡ１〜２とセンスアンプアレイＳＡＡ１〜３は交互に配置され、メモリセルアレイＭＣＡ１〜２のビット線対は１対おきに左右のセンスアンプアレイに接続されている。
【００１２】
ワード線昇圧電源発生回路ＧＥＮ３はワード線昇圧電源電位Ｖｐｐを感知するセンサＣ１、クロックを出力するオシレーターＣ２、ＮＭＯＳキャパシタＣＡＰ１〜２、ＰＭＯＳトランジスタＰＴｒ５１３で構成される。センサＣ１はワード線昇圧電源電位Ｖｐｐを入力し、ノードＶＰＥを出力する。オシレーターＣ２はノードＶＰＥを入力し、クロック信号ＣＬＫｖｄｄとクロック反転信号ＣＬＫｖｐｐｂを出力する。
【００１３】
また、ＮＭＯＳキャパシタＣＡＰ１〜２の一方がクロック信号ＣＬＫｖｄｄに接続され、ＮＭＯＳキャパシタＣＡＰ１〜２の他方がノードＮ２５７を介してＰＭＯＳトランジスタＰＴｒ５１３のドレインに接続され、ＰＭＯＳトランジスタＰＴｒ５１３のゲートがクロック反転信号ＣＬＫｖｐｐｂに接続され、ソースがワード線昇圧電源電位Ｖｐｐに接続されている。
【００１４】
クロック信号ＣＬＫｖｄｄは論理的高電位時に電源電位Ｖｄｄ、論理的低電位時に接地電位Ｖｓｓとなり、論理的高電位、論理的低電位を一定周期で繰り返し振幅する信号であり、クロック反転信号ＣＬＫｖｐｐｂは論理的高電位時にワード線昇圧電源電位Ｖｐｐ、論理的低電位時に接地電位Ｖｓｓとなり、同じく論理的高電位、論理的低電位を一定周期で繰り返し振幅する信号である。尚、クロック反転信号ＣＬＫｖｐｐｂはクロック信号ＣＬＫｖｄｄの負論理信号である。ＮＭＯＳキャパシタＣＡＰ１〜２はメインワード線２５６本毎に配置されている。
【００１５】
また、メモリセルアレイ２個ＭＣＡ１〜２、センスアンプアレイ３個ＳＡＡ１〜３、サブワード線トライバー２個ＳＷＤ１〜２で１ブロックを形成し、このブロックがｎ個縦列し（ＢＬＫＡ１〜ｎ）、メインワード線ＭＷＬ１〜２５６、ワード線昇圧電源電位Ｖｐｐを共有している。ブロック数ＢＬＫＡｎの増減によりデバイス規模を変えることができ、多機種に対応できる。
【００１６】
ワード線昇圧電源発生回路ＧＥＮ３の動作を説明する。ワード線昇圧電源電位Ｖｐｐがメインワード線ドライバーＭＷＤ１〜２、及びブロックＢＬＫＡ１〜ｎ内のサブワード線ドライバーＳＷＤ１〜２での電流消費等により、設計値より低電位になった場合、センサーＣ１はワード線昇圧電源電位Ｖｐｐを感知し、出力ノードＶＰＥが接地電位Ｖｓｓからワード線昇圧電源電位Ｖｐｐに切り替わり、オシレーターＣ２が作動し、クロック反転信号ＣＬＫｖｐｐｂ、クロック信号ＣＬＫｖｄｄに連続パルスを出力し、ＮＭＯＳキャパシタＣＡＰ１〜２がクロック信号ＣＬＫｖｄｄの連続パルスを受けノードＮ２５７を昇圧する。
【００１７】
クロック反転信号ＣＬＫｖｐｐｂはクロック信号ＣＬＫｖｄｄの負論理信号であるため、ＮＭＯＳキャパシタＣＡＰ１〜２によりノードＮ２５７が昇圧される間はＰＭＯＳトランジスタＰＴｒ５１３はオンし、昇圧されたノードＮ２５７の電位がワード線昇圧電源電位Ｖｐｐに伝達され、ワード線昇圧電源電位Ｖｐｐが昇圧される。
【００１８】
逆にワード線昇圧電源電位Ｖｐｐが設計値より高電位になった場合、センサーＣ１はワード線昇圧電源電位Ｖｐｐを感知し、出力ノードＶＰＥがワード線昇圧電源電位Ｖｐｐから接地電位Ｖｓｓに切り替わり、オシレーターＣ２によるクロック反転信号ＣＬＫｖｐｐｂ、クロック信号ＣＬＫｖｄｄへの連続パルスが停止し、クロック反転信号ＣＬＫｖｐｐｂがワード線昇圧電源電位Ｖｐｐ、クロック信号ＣＬＫｖｄｄが接地電位Ｖｓｓとなり、ＮＭＯＳキャパシタＣＡＰ１〜２によるノードＮ２５７への昇圧が停止し、ＰＭＯＳトランジスタＰＴｒ５１３がオフし、ワード線昇圧電源電位Ｖｐｐの昇圧が停止する。以上の動作により、ワード線昇圧電源電位Ｖｐｐを設計値に保持する。
【００１９】
図１１は従来のメインワード線ドライバーＭＷＤ１〜２、ＸデコーダＸＤＥＣ１〜２を含むＸデコーダブロックＸＤ１〜２、及びメモリセルアレイＭＣＡ１〜２、センスアンプアレイＳＡＡ１〜３、サブワード線ドライバーＳＷＤ１〜２の構成例を示す図であり、メインワード線ＭＷＬ１〜２５６、サブワード線ＳＷＬ１〜２５６の動作を説明する。
【００２０】
メモリセルアレイＭＣＡ１〜２、センスアンプアレイＳＡＡ１〜３、サブワード線ドライバーＳＷＤ１〜２で構成されるブロックＢＬＫＡ１〜ｎは、図１０において説明したものと同一である。
【００２１】
ＸデコーダブロックＸＤ１〜２は、それぞれＸデコーダＸＤＥＣ１とメインワード線ドライバーＭＷＤ１、ＸデコーダＸＤＥＣ２とメインワード線ドライバーＭＷＤ２で構成される。ＸデコーダＸＤＥＣ１〜２は外部アドレス信号によりメインワード線を選択し、メインワード線ドライバーＭＷＤ１〜２に対しノードＮ１〜２５６出力している。
【００２２】
メインワード線ドライバーＭＷＤ１〜２は、ＰＭＯＳトランジスタＰＴｒ１とＮＭＯＳトランジスタＮＴｒ１のゲートがＸデコーダＸＤＥＣ１〜２の出力ノードＮ１に接続され、ＰＭＯＳトランジスタＰＴｒ１のソースがワード線昇圧電源電位Ｖｐｐに接続され、ＮＭＯＳトランジスタＮＴｒ１のソースが接地電位Ｖｓｓに接続され、ＰＭＯＳトランジスタＰＴｒ１とＮＭＯＳトランジスタＮＴｒ１のドレインがメインワード線ＭＷＬ１に接続され、インバータを形成し、このインバータが２５６個シリーズに配列して構成される。
【００２３】
メインワード線ドライバーＭＷＤ１〜２はノードＮ１〜２５６を入力し、サブワード線ドライバーＳＷＤ１〜２にメインワード線ＭＷＬ１〜２５６を出力している。また、前述同様、メモリセルアレイ２個ＭＣＡ１〜２、センスアンプアレイ３個ＳＡＡ１〜３、サブワード線ドライバー２個ＳＷＤ１〜２で１ブロックを形成し、このブロックがｎ個縦列し（ＢＬＫＡ１〜ｎ）、メインワード線ＭＷＬ１〜２５６、ワード線昇圧電源電位Ｖｐｐを共有する。ブロック数ＢＬＫＡｎの増減によりデバイス規模を変えることができ、多機種に対応できる。
【００２４】
ＸデコーダＸＤＥＣ１によりノードＮ１が選択された場合を例にして動作を説明する。ノードＮ1 〜２５６が全て非選択、つまり初期状態においては、ノードＮ１〜２５６が全て接地電位Ｖｓｓであり、メインワード線ドライバーＭＷＤ１のＰＭＯＳトランジスタＰＴｒ１〜２５６がオン、ＮＭＯＳトランジスタＮＴｒ１〜２５６がオフするため、メインワード線ＭＷＬ１〜２５６が全てワード線昇圧電源電位Ｖｐｐであり、また各ブロックＢＬＫＡ１〜ｎ内のサブワード線ドライバーＳＷＤ１のＰＭＯＳトランジスタＰＴｒ２５７〜５１２がオフ、ＮＭＯＳトランジスタＮＴｒ２５７〜５１２がオンするため、サブワード線ＳＷＬ１〜２５６は全て接地電位Ｖｓｓである。このため、各ブロックＢＬＫＡ１〜ｎ内のサブワード線ＳＷＬ１〜２５６に接続されるメモリセルＭＣのデータはビット線に読み出されず保持される。
【００２５】
次に、ＸデコーダＸＤＥＣ１によりノードＮ１が選択されると、ノードＮ１が接地電位Ｖｓｓからワード線昇圧電源電位Ｖｐｐとなり、メインワード線ドライバーＭＷＤ１のＰＭＯＳトランジスタＰＴｒ１がオフ、ＮＭＯＳトランジスタＮＴｒ１がオンし、メインワード線ＭＷＬ１がワード線昇圧電源電位Ｖｐｐから接地電位Ｖｓｓとなる。
【００２６】
これを受け各ブロックＢＬＫＡ１〜ｎ内のサブワード線ドライバーＳＷＤ１のＰＭＯＳトランジスタＰＴｒ２５７がオン、ＮＭＯＳトランジスタＮＴｒ２５７がオフし、サブワード線ＳＷＬ１が接地電位Ｖｓｓからワード線昇圧電源電位Ｖｐｐとなる。尚、ノードＮ２〜２５６、メインワード線ＭＷＬ２〜２５６、各ブロックＢＬＫＡ１〜ｎ内のサブワード線ＳＷＬ２〜２５６は全て初期状態を保持する。このため、各ブロックＢＬＫＡ１〜ｎ内のサブワード線ＳＷＬ１に接続される１２８個のメモリセルＭＣのデータが１２８対のビット線対に読み出され、各ブロックＢＬＫＡ１〜ｎ内のセンスアンプアレイＳＡＡ１〜２でビット線対のデータが増幅される。
【００２７】
図１２は従来のセンスアンプ電源発生回路ＧＥＮ４、及びメモリセルアレイＭＣＢ１〜（ｎ−１）、センスアンプアレイＳＡＢ１〜ｎの構成例を示す図であり、センスラッチ時の動作、及びセンスアンプ電源発生回路ＧＥＮ４の動作を説明する。
【００２８】
メモリセルアレイはＭＣＢ（ｎ−１）個、センスアンプアレイＳＡＢ１はｎ個、交互に配列している。センスアンプＳＡ１は差動増幅器を構成するＰＭＯＳトランジスタＰＴｒ５１４〜５１５、ＮＭＯＳトランジスタＮＴｒ５１３〜５１４、Ｐｃｈ側センスアンプ活性化信号ＳＬＰＧｂ、このＮｃｈ側センスアンプ活性化信号ＳＬＮＧで制御されるＰＭＯＳトランジスタＰＴｒ５１６、ＮＭＯＳトランジスタＮＴｒ５１５からなる。
【００２９】
Ｐｃｈ側センスアンプ活性化信号ＳＬＰＧｂは、Ｎｃｈ側センスアンプ活性化信号ＳＬＮＧの負論理信号である。ＰＭＯＳトランジスタＰＴｒ５１４、ＮＭＯＳトランジスタＮＴｒ５１３のゲートがビット線ＢＬｂ１に接続され、ＰＭＯＳトランジスタＰＴｒ５１５、ＮＭＯＳトランジスタＮＴｒ５１４のゲートがビット線ＢＬ１に接続され、ＰＭＯＳトランジスタＰＴｒ５１４、ＮＭＯＳトランジスタＮＴｒ５１３のドレインがビット線ＢＬ１に接続され、ＰＭＯＳトランジスタＰＴｒ５１５、ＮＭＯＳトランジスタＮＴｒ５１４のドレインがビット線ＢＬｂ１に接続され、ＰＭＯＳトランジスタＰＴｒ５１４〜５１５のソース、ＰＭＯＳトランジスタＰＴｒ５１６のドレインがノードＮ２５８に接続され、ＮＭＯＳトランジスタＮＴｒ５１３〜５１４のソース、ＮＭＯＳトランジスタＮＴｒ５１５のドレインがノードＮ２５９に接続され、ＰＭＯＳトランジスタＰＴｒ５１６のゲートがＰｃｈ側センスアンプ活性化信号ＳＬＰＧｂに接続され、ＮＭＯＳトランジスタＮＴｒ５１５のゲートがＮｃｈ側センスアンプ活性化信号ＳＬＮＧに接続され、ＰＭＯＳトランジスタＰＴｒ５１６のソースがノードＶｄｉに接続され、ＮＭＯＳトランジスタＮＴｒ５１５のソースが接地電位Ｖｓｓに接続されている。
【００３０】
センスアンプはセンスアンプアレイＳＡＢ１〜ｎ内に１２８個配列されている（ＳＡ１〜１２８）。各ビット線ＢＬ１〜１２８、ＢＬｂ１〜１２８はセンスアンプアレイの両側のメモリセルアレイＭＣＢ１〜（ｎ−１）と接続している。センスアンプ電源発生回路ＧＥＮ４は比較回路Ｃ３とＰＭＯＳトランジスタＰＴｒ５１７で構成される。比較回路Ｃ３はノードＶｄｉとノードＶｄｉの基準電位Ｖｒを入力し、ノードＮ２６０を出力し、ＰＭＯＳトランジスタＰＴｒ５１７のゲートがノードＮ２６０、ソースが電源電位Ｖｄｄ、ドレインがノードＶｄｉに接続されている。また、メモリセルアレイの数ＭＣＢ（ｎ−１）、センスアンプアレイの数ＳＡＢｎの増減によりデバイス規模を変えることができ、多機種に対応できる。
【００３１】
センスラッチ時の動作をメモリセルアレイＭＣＢ１からセンスアンプアレイＳＡＢ１のビット線ＢＬ１〜１２８に「１」データが読み出される場合を例に説明する。ビット線ＢＬ１〜１２８、ＢＬｂ１〜１２８の初期値は１／２Ｖｄｄである。ビット線ＢＬ１〜１２８に「１」データが読み出された場合、ビット線ＢＬ１〜１２８、ビット線ＢＬｂ１〜１２８間に微小電位差が生じ、ビット線ＢＬ１〜１２８が微小電位差分だけ１／２Ｖｄｄより高電位になる。この後Ｎｃｈ側センスラッチ活性化信号ＳＬＮＧが接地電位Ｖｓｓから電源電位Ｖｄｄに、Ｐｃｈ側センスラッチ活性化信号ＳＬＰＧｂが電源電位Ｖｄｄから接地電位Ｖｓｓに切り替わりセンスアンプＳＡ１〜１２８のＰＭＯＳトランジスタＰＴｒ５１６、ＮＭＯＳトランジスタＮＴｒ５１５がオンする。この時、ビット線ＢＬ１〜１２８の方がビット線ＢＬｂ１〜１２８より高電位であるため、ＰＭＯＳトランジスタＰＴｒ５１４の方がＰＭＯＳトランジスタＰＴｒ５１５より開きが強く、ＮＭＯＳトランジスタＮＴｒ５１４の方がＮＭＯＳトランジスタＮＴｒ５１３より開きが強い。
【００３２】
このため、センスアンプＳＡ１〜１２８が活性化し、ビット線ＢＬ１〜１２８、ビット線ＢＬｂ１〜１２８間の微小電位差が増幅されビット線ＢＬ１〜１２８が電源電位Ｖｄｄと、ビット線ＢＬｂ１〜１２８が接地電位Ｖｓｓになる。センスアンプが増幅動作時はセンスアンプアレイ内の全てのセンスアンプＳＡ１〜１２８で電流を消費するため、ノードＶｄｉにおける電源電位Ｖｄｄの消費電流が大きい。
【００３３】
次に、センスアンプ電源発生回路ＧＥＮ４の動作を説明する。ノードＶｄｉの電位がセンスアンプアレイでの電流消費等により、基準電位Ｖｒより低電位となった場合、比較回路Ｃ３の出力ノードＮ２６０が電源電位Ｖｄｄ側から接地電位側Ｖｓｓに切り替わり、ＰＭＯＳトランジスタＰＴｒ５１７がオンし、電源電位ＶｄｄからノードＶｄｉへ電荷が供給される。逆にノードＶｄｉの電位が基準電位Ｖｒより高電位になった場合、比較回路Ｃ３の出力ノードＮ２６０が接地電位側Ｖｓｓから電源電位側Ｖｄｄに切り替わり、ＰＭＯＳトランジスタＰＴｒ５１７がオフし、電源電位ＶｄｄからノードＶｄｉへの電荷の供給が停止される。以上の動作によりノードＶｄｉの電位を設計値に保持する。
【００３４】
図１３は従来のカラム線ドライバーＣＬＤ１〜２、ＹデコーダＹＤＥＣ１〜２を含むＹデコーダブロックＹＤ１〜２、及びメモリセルアレイＭＣＣ１、センスアンプアレイＳＡＣ１〜２の構成例を示す図であり、カラム線の動作を説明する。
【００３５】
ＹデコーダブロックＹＤ１〜２はそれぞれＹデコーダＹＤＥＣ１とカラム線ドライバーＣＬＤ１、ＹデコーダＹＤＥＣ２とカラム線ドライバーＣＬＤ２で構成される。ＹデコーダＹＤＥＣ１〜２は外部アドレス信号によりカラム線を選択し、カラム線ドライバーＣＬＤ１〜２に対しノードＮ２６１〜２６４出力している。カラム線ドライバーＣＬＤ１〜２はインバータＩＮＶ１〜４で構成され、インバータＩＮＶ１〜４がそれぞれＹデコーダＹＤＥＣ１〜２の出力ノードＮ２６１〜２６４を入力し、カラム線ＣＬ１〜４を出力している。
【００３６】
センスアンプアレイＳＡＣ１〜２はセンスアンプＳＡ１〜１２８とＮＭＯＳトランジスタＮ５１６〜７７１で構成されている。センスアンプＳＡ１がビット線ＢＬ１、ＢＬｂ１に接続され、ＮＭＯＳトランジスタＮ５１６、Ｎ５１７のゲートがカラム線ＣＬ１に接続され、ＮＭＯＳトランジスタＮ５１６、Ｎ５１７のドレインがそれぞれデータバスＤＢ１、ＤＢｂ１に接続され、ＮＭＯＳトランジスタＮ５１６、Ｎ５１７のソースがそれぞれビット線ＢＬ１、ＢＬｂ１に接続されている。このユニットがセンスアンプアレイ内にシリーズに１２８個配列し、センスアンプアレイを構成している。ただし、カラム線ＣＬ１〜４は４ユニット毎に繰り返し接続され、データバスＤＢ１〜３２、ＤＢｂ１〜３２は４ユニット毎に共有している。
【００３７】
メモリセルアレイＭＣＣ１はセンスアンプアレイＳＡＣ１〜２のビット線ＢＬ１〜１２８、ＢＬｂ１〜１２８に接続されており、センスアンプアレイＳＡＣ１、センスアンプアレイＳＡＣ２のそれぞれのビット線対が交互に接続されている。また、センスアンプアレイＳＡＣ１〜２、メモリセルアレイＭＣＣ１で１ブロックを形成し、このブロックがｎ個縦列し（ＢＬＫＢ１〜ｎ）、カラム線ＣＬ１〜４を共有している。ブロック数ＢＬＫＢｎの増減によりデバイス規模を変えることができ、多機種に対応できる。
【００３８】
カラム線ＣＬ１〜４の動作をＹデコーダＹＤＥＣ１によりノードＮ２６１が選択された場合を例にして説明する。ノードＮ２６１〜２６４が全て非選択、つまり初期状態においては、ノードＮ２６１〜２６４が全て電源電位Ｖｄｄであり、カラム線ドライバーＣＬＤ１のインバータＩＮＶ１〜４を介してカラム線ＣＬ１〜４が全て接地電位Ｖｓｓである。このためＮＭＯＳトランジスタＮＴｒ５１６〜７７１は全てオフの状態にある。
【００３９】
次に、ＹデコーダＹＤＥＣ１によりノードＮ２６１が選択されると、ノードＮ２６１が電源電位Ｖｄｄから接地電位Ｖｓｓとなり、カラム線ドライバーＣＬＤ１のインバーターＩＮＶ１を介してカラム線ＣＬ１が接地電位Ｖｓｓから電源電位Ｖｄｄとなる。尚、ノードＮ２６２〜２６４、カラム線ＣＬ２〜４は全て初期状態を保持する。このため、データバスＤＢ１〜３２、ＤＢｂ１〜３２に接続するＮＭＯＳトランジスタＮＴｒ５１６〜７７１の内、カラム線ＣＬ１がゲートに接続するＮＭＯＳトランジスタが選択され、オンし、ビット線対のデータをデータバスＤＢ１〜３２、ＤＢｂ１〜３２に伝達する。
【００４０】
【発明が解決しようとする課題】
しかしながら、上記した従来のＤＲＡＭマクロの例では、以下のような問題点があった。
【００４１】
図１０において、サブワード線ドライバーＳＷＤ１〜２によるワード線昇圧電源電位Ｖｐｐの電流消費はブロック数ＢＬＫＡｎ、つまりデバイスサイズに依存する。このため、ワード線昇圧電源発生回路ＧＥＮ３をデバイスサイズの異なる多機種で共用しようとする場合、ワード線昇圧電源発生回路ＧＥＮ３のＮＭＯＳキャパシタＣＡＰ１〜２によるワード線昇圧電源電位Ｖｐｐの昇圧能力、つまりキャパシタサイズをブロック数ＢＬＫＡｎが最大の機種に合わせ調整する必要があり、ブロック数ＢＬＫＡｎが少ない機種では、ワード線昇圧電源発生回路ＧＥＮ３のＮＭＯＳキャパシタＣＡＰ１〜２のサイズが大きく、レイアウト面積が必要以上に増大してしまう。
【００４２】
図１１において、メインワード線ＭＷＬ１〜２５６の抵抗値、サブワード線ドライバーＳＷＤ１〜２によるゲート容量、寄生容量はブロック数ＢＬＫＡｎ、つまりデバイスサイズに依存する。このため、ＸデコーダブロックＸＤ１〜２をデバイスサイズの異なる多機種で共用しようとする場合、メインワード線ドライバーＭＷＤ１〜２のドライブ能力、つまりメインワード線ドライバーＭＷＤ１〜２のドライバーサイズをブロック数ＢＬＫＡｎが最大の機種に合わせ調整する必要があり、ブロック数ＢＬＫＡｎが少ない機種では、メインワード線ドライバーＭＷＤ１〜２のドライバーサイズが大きく、レイアウト面積が必要以上に増大してしまう。また、メインワード線ドライバーＭＷＤ１〜２による消費電流も大きい。
【００４３】
図１２において、センスアンプアレイＳＡＢ１〜ｎでの電源電位Ｖｄｄの電流消費はセンスアンプアレイの数ＳＡＢｎ、つまりデバイスサイズに依存する。このため、センスアンプ電源発生回路ＧＥＮ４をデバイスサイズの異なる多機種で共用しようとする場合、センスアンプ電源発生回路ＧＥＮ４のＰＭＯＳトランジスタＰＴｒ５１７によるノードＶｄｉへの電源電位Ｖｄｄの供給能力、つまりトランジスタＰＴｒ５１７のサイズをセンスアンプアレイの数ＳＡＢｎが最大の機種に合わせ調整する必要があり、センスアンプアレイの数ＳＡＢｎが少ない機種では、センスアンプ電源発生回路ＧＥＮ４のＰＭＯＳトランジスタＰＴｒ５１７のサイズが大きく、レイアウト面積が必要以上に増大してしまう。
【００４４】
図１３において、カラム線ＣＬ１〜４の抵抗値、ＮＭＯＳトランジスタＮＴｒ５１６〜７７１によるゲート容量、寄生容量はブロック数ＢＬＫＢｎ、つまりデバイスサイズに依存する。このため、ＹデコーダブロックＹＤ１〜２をデバイスサイズの異なる多機種で共用しようとする場合、カラム線ドライバーＣＬＤ１〜２のドライブ能力、つまりカラム線ドライバーＣＬＤ１〜２のドライバーサイズをブロック数ＢＬＫＢｎが最大の機種に合わせ調整する必要があり、ブロック数ＢＬＫＢｎが少ない機種ではカラム線ドライバーＣＬ１〜４のサイズが大きく、レイアウト面積が必要以上に増大してしまう。また、カラム線ドライバーＣＬＤ１〜２による消費電流も大きい。
【００４５】
本発明は、上記問題点を除去し、デバイスのレイアウト面積の低減化を図ることができる半導体記憶装置を提供することを目的とする。
【００４６】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕半導体記憶装置において、データを格納するメモリセルを複数有する複数のメモリセルアレイと、複数のキャパシタを有する昇圧電源発生回路であって、電源電位よりも高い昇圧電源電位を生成し、前記メモリセルアレイへ前記昇圧電源電位を供給する昇圧電源発生回路とを有する半導体記憶装置であって、前記キャパシタの各々は基本単位となるモジュールで構成され、複数の前記モジュールは列状に配置されており、前記モジュールの各々はキャパシタの一方の電極を構成するゲートと、キャパシタの他方の電極を構成する不純物領域と、前記ゲートに電気的に接続され所定の方向に延在する第１配線であって、前記ゲートと重なるように前記ゲートの上方に配置された第１配線と、前記不純物領域に電気的に接続され前記所定の方向に延在し前記第１配線と同一の層で形成された第２配線であって、前記ゲートと重なるように前記ゲートの上方に配置された第２配線とを有することを特徴とする。
【００４７】
〔２〕上記〔１〕記載の半導体記憶装置において、隣接した一方の前記モジュールの前記第１配線は、他方の前記モジュールの前記第１配線と前記所定の方向に沿って直線状に接続され、隣接した一方の前記モジュールの前記第２配線は、他方の前記モジュールの前記第２配線と前記所定の方向に沿って直線状に接続されていることを特徴とする。
【００４８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００４９】
図１は本発明の第１実施例を示すワード線昇圧電源発生回路及び隣接回路の構成図である。
【００５０】
この図に示すように、ワード線昇圧電源発生回路ＧＥＮ１と隣接するメモリセルアレイＭＣＡ１〜２、センスアンプアレイＳＡＡ１〜３、メインワード線ドライバーＭＷＤ１〜２、サブワード線ドライバーＳＷＤ１〜２の構成を示したものである。メモリセルアレイＭＣＡ１〜２、センスアンプアレイＳＡＡ１〜３、サブワード線ドライバーＳＷＤ１〜２で構成されるブロックＢＬＫＡ１〜ｎ、及びメインワード線ドライバーＭＷＤ１〜２は従来例の図１０において説明したものと同一である。
【００５１】
ワード線昇圧電源発生回路ＧＥＮ１はワード線昇圧電源電位Ｖｐｐを感知するセンサーＣ１、クロックを出力するオシレーターＣ２、ＮＭＯＳキャパシタＣＡＰＡ１〜ｎ、ＣＡＰＢ１〜ｎ、ＰＭＯＳトランジスタＰＴｒ５１３で構成される。センサーＣ１はワード線昇圧電源電位Ｖｐｐを入力し、ノードＶＰＥを出力する。オシレーターＣ２はノードＶＰＥを入力し、クロック反転信号ＣＬＫｖｐｐｂ、クロック信号ＣＬＫｖｄｄを出力する。
【００５２】
また、ＮＭＯＳキャパシタＣＡＰＡ１〜ｎ、ＣＡＰＢ１〜ｎの一方がクロック信号ＣＬＫｖｄｄに接続され、ＮＭＯＳキャパシタＣＡＰＡ１〜ｎ、ＣＡＰＢ１〜ｎの他方がノードＮ２５７を介してＰＭＯＳトランジスタＰＴｒ５１３のドレインに接続され、ＰＭＯＳトランジスタＰＴｒ５１３のゲートがクロック反転信号ＣＬＫｖｐｐｂに接続され、ソースがワード線昇圧電源電位Ｖｐｐに接続されている。
【００５３】
なお、クロック反転信号ＣＬＫｖｐｐｂはクロック信号ＣＬＫｖｄｄの負論理信号であり、クロック反転信号ＣＬＫｖｐｐｂはワード線昇圧電源電位Ｖｐｐ、接地電位Ｖｓｓ間の電位変動をするパルス、クロック信号ＣＬＫｖｄｄは電源電位Ｖｄｄ、接地電位Ｖｓｓ間の電位変動をするパルスである。ＮＭＯＳキャパシタＣＡＰＡ１〜ｎ、ＣＡＰＢ１〜ｎはメインワード線２５６本毎にｎ個ずつ配置されており、ブロック数ＢＬＫＡｎと同数である。つまり、ＮＭＯＳキャパシタ１個あたりによるワード線昇圧電源電位Ｖｐｐの昇圧能力はサブワード線ドライバー１個分に相当する。
【００５４】
図２は本発明の第１実施例を示すＮＭＯＳキャパシタＣＡＰＡ１〜ｎのレイアウト構成例を示す図である。
【００５５】
ＮＭＯＳキャパシタＣＡＰＡ１〜ｎは、ポリサイドＰＣａ、Ｎ+ 不純物領域ＮＡａ〜ｂ、第１のメタル配線Ｍ１ａ〜ｂ、第２のメタル配線Ｍ２ａ〜ｂ、Ｎ+ 不純物領域ＮＡａ〜ｂ、第１のメタル配線Ｍ１ａ〜ｂ、第２のメタル配線Ｍ２ａ〜ｂ、Ｎ+ 不純物領域と第１のメタル配線を接続する第１のコンタクトＣ１ａ〜ｂ、ポリサイドと第１のメタル配線を接続する第２のコンタクトＣ２ａ、第１のメタル配線と第２のメタル配線を接続するスルーホールＴＨａ〜ｂで構成される。
【００５６】
ＮＭＯＳキャパシタＣＡＰＡ１〜ｎの一方（ＰＣａ）が第２のコンタクトＣ２ａを介して第１のメタル配線Ｍ１ａに接続され、第１のメタル配線Ｍ１ａがスルーホールＴＨａを介して第２のメタル配線Ｍ２ａに接続されている。メタル配線Ｍ２ａはノードＮ２５７である。ＮＭＯＳキャパシタＣＡＰＡ１〜ｎの他方（ＮＡａ〜ｂ）が、それぞれ第１のコンタクトＣ１ａ〜ｂを介して第１のメタル配線Ｍ１ｂに接続され、第１のメタル配線Ｍ１ｂがスルーホールＴＨｂを介して第２のメタル配線Ｍ２ｂに接続されている。メタル配線Ｍ２ｂはクロック信号ＣＬＫｖｄｄである。
【００５７】
また、ＮＭＯＳキャパシタＣＡＰＡ１〜ｎはシリーズに配置するだけで全てのＮＭＯＳキャパシタの両端が第２のメタル配線Ｍ２ａ、Ｍ２ｂを介して互いに接続され、ＮＭＯＳキャパシタの配置数によりキャパシタサイズを変更できるレイアウト構造になっている。
【００５８】
次に、ワード線昇圧電源発生回路ＧＥＮ１の動作を説明する。
【００５９】
ワード線昇圧電源電位Ｖｐｐがメインワード線ドライバーＭＷＤ１〜２、及びブロックＢＬＫＡ１〜ｎ内のサブワード線ドライバーＳＷＤ１〜２での電流消費等により、設計値より低電位になった場合、センサーＣ１はワード線昇圧電源電位Ｖｐｐを感知し、出力ノードＶＰＥが接地電位Ｖｓｓからワード線昇圧電源電位Ｖｐｐに切り替わり、オシレーターＣ２が作動し、クロック反転信号ＣＬＫｖｐｐｂ、クロック信号ＣＬＫｖｄｄに連続パルスを出力し、ＮＭＯＳキャパシタＣＡＰＡ１〜ｎ、ＣＡＰＢ１〜ｎがクロック反転信号ＣＬＫｖｐｐｂの連続パルスを受けノードＮ２５７を昇圧する。
【００６０】
クロック反転信号ＣＬＫｖｐｐｂはクロック信号ＣＬＫｖｄｄの負論理信号であるため、ＮＭＯＳキャパシタＣＡＰＡ１〜ｎ、ＣＡＰＢ１〜ｎによりノードＮ２５７が昇圧される間はＰＭＯＳトランジスタＰＴｒ５１３はオンし、昇圧されたノードＮ２５７の電位がワード線昇圧電源電位Ｖｐｐに伝達され、ワード線昇圧電源電位Ｖｐｐが昇圧される。
【００６１】
逆にワード線昇圧電源電位Ｖｐｐが設計値より高電位になった場合、センサーＣ１はワード線昇圧電源電位Ｖｐｐを感知し、出力ノードＶＰＥがワード線昇圧電源電位Ｖｐｐから接地電位Ｖｓｓに切り替わり、オシレーターＣ２によるクロック反転信号ＣＬＫｖｐｐｂ、クロック信号ＣＬＫｖｄｄへの連続パルスが停止し、クロック反転信号ＣＬＫｖｐｐｂがワード線昇圧電源電位Ｖｐｐ、クロック信号ＣＬＫｖｄｄが接地電位Ｖｓｓとなり、ＮＭＯＳキャパシタＣＡＰＡ１〜ｎ、ＣＡＰＢ１〜ｎによるノードＮ２５７への昇圧が停止、ＰＭＯＳトランジスタＰＴｒ５１３がオフし、ワード線昇圧電源電位Ｖｐｐの昇圧が停止する。
【００６２】
以上の動作により、ワード線昇圧電源電位Ｖｐｐを設計値に保持する。
【００６３】
このように第１実施例によれば、ワード線昇圧電源発生回路のＮＭＯＳキャパシタをサブワード線ドライバーの個数に比例させてシリーズに配置するだけで、全てのＮＭＯＳキャパシタの両端が互いに接続され、キャパシタサイズを変更できるレイアウト構造にすることにより、デバイスサイズの異なる多機種に対しワード線昇圧電源電位Ｖｐｐを昇圧するために最適なキャパシタサイズを構成することができ、デバイスサイズの小さい機種において、キャパシタのレイアウト面積の縮小が可能である。
【００６４】
次に、本発明の第２実施例について説明する。
【００６５】
図３は本発明の第２実施例を示すメインワード線ドライバーＭＷＤＡ１〜ｎ、ＭＷＤＢ１〜ｎ、ＸデコーダＸＤＥＣ１〜２と隣接するメモリセルアレイＭＣＡ１〜２、センスアンプアレイＳＡＡ１〜３、メインワード線ドライバーＭＷＤ１〜２、サブワード線ドライバーＳＷＤ１〜２の構成を示したものである。
【００６６】
メモリセルアレイＭＣＡ１〜２、センスアンプアレイＳＡＡ１〜３、サブワード線ドライバーＳＷＤ１〜２で構成されるブロックＢＬＫＡ１〜ｎは従来例の図１１において説明したものと同一である。
【００６７】
ＸデコーダＸＤＥＣ１〜２は外部アドレス信号によりメインワード線を選択し、メインワード線ドライバーＭＷＤＡ１〜ｎ、ＭＷＤＢ１〜ｎに対しノードＮ１〜２５６出力している。メインワード線ドライバーＭＷＤＡ１〜ｎ、ＭＷＤＢ１〜ｎは、ＰＭＯＳトランジスタＰＴｒ１とＮＭＯＳトランジスタＮＴｒ１のゲートがＸデコーダＸＤＥＣ１〜２の出力ノードＮ１に接続され、ＰＭＯＳトランジスタＰＴｒ１のソースがワード線昇圧電源電位Ｖｐｐに接続され、ＮＭＯＳトランジスタＮＴｒ１のソースが接地電位Ｖｓｓに接続され、ＰＭＯＳトランジスタＰＴｒ１とＮＭＯＳトランジスタＮＴｒ１のドレインがメインワード線ＭＷＬ１に接続され、インバータを形成し、このインバータが２５６個シリーズに配列して構成される。
【００６８】
メインワード線ドライバーＭＷＤＡ１〜ｎ、ＭＷＤＢ１〜ｎはノードＮ１〜２５６を入力し、ブロックＢＬＫＡ１〜ｎ内のサブワード線ドライバーＳＷＤ１〜２にメインワード線ＭＷＬ１〜２５６を出力している。メインワード線ドライバーＭＷＤＡ１〜ｎ、ＭＷＤＢ１〜ｎはｎ個ずつ配置されており、ブロック数ＢＬＫＡｎと同数である。つまり、メインワード線ドライバー１個あたりによるメインワード線ＭＷＬ１〜２５６のドライブ能力はメモリセルアレイ１個とサブワード線ドライバー１個分に相当する。
【００６９】
図４は本発明の第２実施例を示すメインワード線ドライバーＭＷＤＡ１〜ｎのレイアウト構成図である。
【００７０】
メインワード線ドライバーＭＷＤＡ１〜ｎ内のドライバー１個は、ポリサイドＰＣｂ、Ｐ+ 不純物領域ＰＡａ〜ｃ、Ｎ+ 不純物領域ＮＡｃ〜ｅ、第１のメタル配線Ｍ１ｃ〜ｆ、第２のメタル配線Ｍ２ｃ〜ｄ、Ｐ+ 不純物領域と第１のメタル配線を接続する第１のコンタクトＣ１ｃ〜ｅ、Ｎ+ 不純物領域と第１のメタル配線を接続する第１のコンタクトＣ１ｆ〜ｈ、ポリサイドと第１のメタル配線を接続する第２のコンタクトＣ２ｂ、第１のメタル配線と第２のメタル配線を接続するスルーホールＴＨｃ〜ｄで構成される。
【００７１】
ドライバーを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのゲート数は２本ずつであり、ポリサイドＰＣｂで形成される。ＰＭＯＳトランジスタの２本のゲートはＰ+ 不純物領域ＰＡａ〜ｃと交互に配置され、ＮＭＯＳトランジスタの２本のゲートはＮ+ 不純物領域ＮＡｃ〜ｅと交互に配置される。ポリサイドＰＣｂは第２のコンタクトＣ２ｂを介して第１のメタル配線Ｍ１ｅに接続され、第１のメタル配線Ｍ１ｅはスルーホールＴＨｃを介して第２のメタル配線Ｍ２ｃに接続されている。第２のメタル配線Ｍ２ｃはノードＮ１である。
【００７２】
Ｐ+ 不純物領域ＰＡａ、ＰＡｃは、それぞれ第１のコンタクトＣ１ｃ、Ｃ１ｅを介して第１のメタル配線Ｍ１ｃと接続され、Ｎ+ 不純物領域ＮＡｃ、ＮＡｅはそれぞれ第１のコンタクトＣ１ｆ、Ｃ１ｈを介して第１のメタル配線Ｍ１ｄと接続されている。メタル配線Ｍ１ｃはワード線昇圧電源電位Ｖｐｐ、メタル配線Ｍ１ｄは接地電位Ｖｓｓである。
【００７３】
Ｐ+ 不純物領域ＰＡｂは第１のコンタクトＣ１ｄを介して第１のメタル配線Ｍ１ｆに接続され、Ｎ+ 不純物領域ＮＡｄは第１のコンタクトＣ１ｇを介して第１のメタル配線Ｍ１ｆに接続され、第１のメタル配線Ｍ１ｆはスルーホールＴＨｄを介して第２のメタル配線Ｍ２ｄに接続されている。メタル配線Ｍ２ｄはメインワード線ＭＷＬ１である。このドライバーが列状に２５６個、メインワードドライバーＭＷＤＡ１〜ｎ内に並んでいる。
【００７４】
なお、ドライバーのワード線昇圧電源電位Ｖｐｐに接続されるＰ+ 不純物領域ＰＡａ、ＰＡｃ、接地電位Ｖｓｓに接続されるＮ+ 不純物領域ＮＡｃ、ＮＡｅは隣接しているドライバーのＰ+ 不純物領域、Ｎ+ 不純物領域と共用している。また、メインワード線ドライバーＭＷＤＡ１〜ｎはシリーズに配置するだけで全てのメインワード線ドライバーの入力、出力が第２のメタル配線Ｍ２ｃ、Ｍ２ｄを介して互いに接続され、メインワード線ドライバーの配置数によりドライバーサイズを変更できるレイアウト構造になっている。
【００７５】
次に、ＸデコーダーＸＤＥＣ１によりノードＮ１が選択された場合を例にして動作を説明する。
【００７６】
ノードＮ１〜２５６が全て非選択、つまり初期状態においては、ノードＮ１〜２５６が全て接地電位Ｖｓｓであり、各メインワード線ドライバーＭＷＤＡ１〜ｎのＰＭＯＳトランジスタＰＴｒ１〜２５６がオン、ＮＭＯＳトランジスタＮＴｒ１〜２５６がオフするため、メインワード線ＭＷＬ１〜２５６が全てワード線昇圧電源電位Ｖｐｐであり、また、各ブロックＢＬＫＡ１〜ｎ内のサブワード線ドライバーＳＷＤ１のＰＭＯＳトランジスタＰＴｒ２５７〜５１２がオフ、ＮＭＯＳトランジスタＮＴｒ２５７〜５１２がオンするため、サブワード線ＳＷＬ１〜２５６は全て接地電位Ｖｓｓである。このため各ブロックＢＬＫＡ１〜ｎ内のサブワード線ＳＷＬ１〜２５６に接続されるメモリセルＭＣのデータはビット線に読み出されず保持される。
【００７７】
次に、ＸデコーダーＸＤＥＣ１によりノードＮ１が選択されると、ノードＮ１が接地電位Ｖｓｓからワード線昇圧電源電位Ｖｐｐとなり、各メインワード線ドライバーＭＷＤＡ１〜ｎのＰＭＯＳトランジスタＰＴｒ１がオフ、ＮＭＯＳトランジスタＮＴｒ１がオンし、メインワード線ＭＷＬ１がワード線昇圧電源電位Ｖｐｐから接地電位Ｖｓｓとなる。これを受け各ブロックＢＬＫＡ１〜ｎ内のサブワード線ドライバーＳＷＤ１のＰＭＯＳトランジスタＰＴｒ２５７がオン、ＮＭＯＳトランジスタＮＴｒ２５７がオフし、サブワード線ＳＷＬ１が接地電位Ｖｓｓからワード線昇圧電源電位Ｖｐｐとなる。
【００７８】
なお、ノードＮ２〜２５６、メインワード線ＭＷＬ２〜２５６、各ブロックＢＬＫＡ１〜ｎ内のサブワード線ＳＷＬ２〜２５６は全て初期状態を保持する。このため各ブロックＢＬＫＡ１〜ｎ内のサブワード線ＳＷＬ１に接続される１２８個のメモリセルＭＣのデータが１２８対のビット線対に読み出され、各ブロックＢＬＫＡ１〜ｎ内のセンスアンプアレイＳＡＡ１〜２でビット線対のデータが増幅される。
【００７９】
このように第２実施例によれば、メインワード線ドライバーをサブワード線ドライバー、メモリセルアレイの個数に比例させてシリーズに配置するだけで、全てのメインワード線をドライブするドライバーの入力、出力が互いに接続され、ドライバーサイズを変更できるレイアウト構造にすることにより、デバイスサイズの異なる多機種に対しメインワード線をドライブするために最適なドライバーサイズを構成でき、デバイスサイズの小さい機種においてメインワード線ドライバーのレイアウト面積の縮小が可能である。また、メインワード線ドライバーによる消費電流も抑えられる。
【００８０】
次に、本発明の第３実施例について説明する。
【００８１】
図５は本発明の第３実施例を示すセンスアンプ電源発生回路ＧＥＮ２と隣接するメモリセルアレイＭＣＢ１〜（ｎ−１）、センスアンプアレイＳＡＢ１〜ｎの構成図である。
【００８２】
図５において、メモリセルアレイＭＣＢ１〜（ｎ−１）、センスアンプアレイＳＡＢ１〜ｎは従来例の図１２において説明したものと同一である。
【００８３】
センスアンプ電源発生回路ＧＥＮ２は比較回路Ｃ３とＰＭＯＳトランジスタＰＴｒＡ１〜ｎで構成される。比較回路Ｃ３はノードＶｄｉと基準電位Ｖｒを入力し、ノードＮ２６０を出力し、ＰＭＯＳトランジスタＰＴｒＡ１〜ｎのゲートがノードＮ２６０、ソースが電源電位Ｖｄｄ、ドレインがノードＶｄｉに接続されている。ＰＭＯＳトランジスタＰＴｒＡ１〜ｎはｎ個配置されており、センスアンプアレイの数ＳＡＢｎと同数である。つまり、ＰＭＯＳトランジスタ１個あたりによるノードＶｄｉへの電源電位Ｖｄｄの供給能力はセンスアンプアレイ１個分に相当する。
【００８４】
図６は本発明の第３実施例を示すＰＭＯＳトランジスタＰＴｒＡ１〜ｎのレイアウト構成例を示す図である。
【００８５】
この図において、ＰＭＯＳトランジスタＰＴｒＡ１〜ｎは、ポリサイドＰＣｃ、Ｐ+ 不純物領域ＰＡｄ〜ｌ、第１のメタル配線Ｍ１ｇ〜ｉ、第２のメタル配線Ｍ２ｅ〜ｇ、Ｐ+ 不純物領域と第１のメタル配線を接続する第１のコンタクトＣ１ｉ〜ｑ、ポリサイドと第１のメタル配線を接続する第２のコンタクトＣ２ｃ、第１のメタル配線と第２のメタル配線を接続するスルーホールＴＨｅ〜ｇで構成される。
【００８６】
ＰＭＯＳトランジスタＰＴｒＡ１〜ｎを構成するゲート数は８本からなり、ポリサイドＰＣｃで形成され、８本のゲートとＰ+ 不純物領域ＰＡｄ〜１が交互に配置している。ポリサイドＰＣｃは第２のコンタクトＣ２ｃを介して第１のメタルＭ１ｉに接続され、第１のメタルＭ１ｉはスルーホールＴＨｆを介して第２のメタル配線Ｍ２ｆに接続される。メタル配線Ｍ２ｆはノードＮ２６０である。
【００８７】
Ｐ+ 不純物領域ＰＡｄ、ＰＡｆ、ＰＡｈ、ＰＡｊ、ＰＡｌはそれぞれ第１のコンタクトＣ１ｉ、Ｃ１ｋ、Ｃ１ｍ、Ｃ１ｏ、Ｃ１ｑを介して第１のメタル配線Ｍ１ｈに接続され、第１のメタル配線Ｍ１ｈはスルーホールＴＨｇを介して第２のメタル配線Ｍ２ｇに接続される。メタル配線Ｍ２ｇは電源電位Ｖｄｄである。
【００８８】
Ｐ+ 不純物領域ＰＡｅ、ＰＡｇ、ＰＡｉ、ＰＡｋはそれぞれ第１のコンタクトＣ１ｊ，Ｃ１ｌ，Ｃ１ｎ、Ｃ１ｐを介して第１のメタル配線Ｍ１ｇに接続され、第１のメタル配線Ｍ１ｇはスルーホールＴＨｅを介して第２のメタル配線Ｍ２ｅに接続される。メタル配線Ｍ２ｅはノードＶｄｉである。
【００８９】
また、ＰＭＯＳトランジスタＰＴｒＡ１〜ｎはシリーズに配置するだけで全てのＰＭＯＳトランジスタのゲート、ソース、ドレインが第２のメタル配線Ｍ２ｅ〜ｇを介して互いに接続され、ＰＭＯＳトランジスタの配置数によりドライバーサイズを変更できるレイアウト構造になっている。
【００９０】
次に、センスアンプ電源発生回路ＧＥＮ２の動作を説明する。
【００９１】
ノードＶｄｉの電位がセンスアンプアレイでの電流消費等により、基準電位Ｖｒより低電位となった場合、比較回路Ｃ３の出力ノードＮ２６０が電源電位Ｖｄｄから接地電位Ｖｓｓに切り替わり、ＰＭＯＳトランジスタＰＴｒＡ１〜ｎがオンし、電源電位ＶｄｄからノードＶｄｉへ電荷が供給される。逆にノードＶｄｉの電位が基準電位Ｖｒより高電位になった場合、比較回路Ｃ３の出力ノードＮ２６０が接地電位Ｖｓｓから電源電位Ｖｄｄに切り替わり、ＰＭＯＳトランジスタＰＴｒＡ１〜ｎがオフし、電源電位ＶｄｄからノードＶｄｉへの電荷の供給が停止される。以上の動作によりノードＶｄｉの電位を設計値に保持する。
【００９２】
このように第３実施例によれば、センスアンプ電源発生回路ＧＥＮ２のＰＭＯＳトランジスタＰＴｒＡ１〜ｎをセンスアンプアレイの個数に比例させてシリーズに配置するだけで、全てのＰＭＯＳトランジスタＰＴｒＡ１〜ｎのゲート、ソース、ドレインが互いに接続され、ドライバーサイズを変更できるレイアウト構造にすることにより、デバイスサイズの異なる多機種に対しノードＶｄｉへ電源電位Ｖｄｄを供給するために最適なドライバーサイズを構成でき、デバイスサイズの小さい機種においてドライバーのレイアウト面積の縮小が可能である。
【００９３】
次に、本発明の第４実施例について説明する。
【００９４】
図７は本発明の第４実施例を示すカラム線ドライバーＣＬＤＡ１〜ｎ、ＣＬＤＢ１〜ｎ、ＹデコーダＹＤＥＣ１〜２と隣接するセンスアンプアレイＳＡＣ１〜２、メモリセルアレイＭＣＣ１の構成図である。
【００９５】
図７において、メモリセルアレイＭＣＣ１、センスアンプアレイＳＡＣ１〜２で構成されるブロックＢＬＫＢ１〜ｎは、従来例の図１３において説明したものと同一である。
【００９６】
ＹデコーダＹＤＥＣ１〜２は外部アドレス信号によりカラム線を選択し、カラム線ドライバーＣＬＤＡ１〜ｎ、ＣＬＤＢ１〜ｎに対しノードＮ２６１〜２６４に出力している。カラム線ドライバーＣＬＤＡ１〜ｎ、ＣＬＤＢ１〜ｎはインバータＩＮＶ１〜４で構成され、このインバータＩＮＶ１〜４がそれぞれＹデコーダＹＤＥＣ１〜２の出力ノードＮ２６１〜２６４を入力し、カラム線ＣＬ１〜４を出力している。カラム線ドライバーＣＬＤＡ１〜ｎ、ＣＬＤＢ１〜ｎはｎ個ずつ配置されており、ブロック数ＢＬＫＢｎと同数である。つまり、カラム線ドライバー１個あたりによるカラム線ＣＬ１〜４のドライブ能力はセンスアンプアレイ１個分に相当する。
【００９７】
図８は本発明の第４実施例を示すカラム線ドライバーＣＬＤＡ１〜ｎのレイアウト構成図である。
【００９８】
この図において、カラム線ドライバーＣＬＤＡ１〜ｎ内のドライバー１個は、ポリサイドＰＣｄ、Ｐ+ 不純物領域ＰＡｍ〜ｏ、Ｎ+ 不純物領域ＮＡｆ〜ｈ、第１のメタル配線Ｍ１ｌ〜ｍ、第２のメタル配線Ｍ２ｈ〜ｉ、Ｐ+ 不純物領域と第１のメタル配線を接続する第１のコンタクトＣ１ｒ〜ｔ、Ｎ+ 不純物領域と第１のメタル配線を接続する第１のコンタクトＣ１ｕ〜ｗ、ポリサイドと第１のメタル配線を接続する第２のコンタクトＣ２ｄ、第１のメタル配線と第２のメタル配線を接続するスルーホールＴＨｈ〜ｉで構成される。
【００９９】
ドライバーを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのゲート数は２本ずつであり、ポリサイドＰＣｄで形成される。ＰＭＯＳトランジスタの２本のゲートはＰ+ 不純物領域ＰＡｍ〜ｏと交互に配置され、ＮＭＯＳトランジスタの２本のゲートはＮ+ 不純物領域ＮＡｆ〜ｈと交互に配置される。ポリサイドＰＣｄは第２のコンタクトＣ２ｄを介して第１のメタル配線Ｍ１ｌに接続され、第１のメタル配線Ｍ１ｌはスルーホールＴＨｈを介して第２のメタル配線Ｍ２ｈに接続されている。第２のメタル配線Ｍ２ｈはノードＮ２６１である。
【０１００】
Ｐ+ 不純物領域ＰＡｍ、ＰＡｏはそれぞれ第１のコンタクトＣ１ｒ、Ｃ１ｔを介して第１のメタル配線Ｍ１ｊと接続され、Ｎ+ 不純物領域ＮＡｆ、ＮＡｈはそれぞれ第１のコンタクトＣ１ｕ、Ｃ１ｗを介して第１のメタル配線Ｍ１ｋと接続されている。メタル配線Ｍ１ｊは電源電位Ｖｄｄ、メタル配線Ｍ１ｋは接地電位Ｖｓｓである。
【０１０１】
Ｐ+ 不純物領域ＰＡｎは第１のコンタクトＣ１ｓを介して第１のメタル配線Ｍ１ｍに接続され、Ｎ+ 不純物領域ＮＡｇは第１のコンタクトＣ１ｖを介して第１のメタル配線Ｍ１ｍに接続され、第１のメタル配線Ｍ１ｍはスルーホールＴＨｉを介して第２のメタル配線Ｍ２ｉに接続されている。メタル配線Ｍ２ｉはカラム線ＣＬ１である。このドライバーが列状に４個、カラム線ドライバーＣＬＤＡ１〜ｎ内に並んでいる。
【０１０２】
なお、ドライバーの電源電位Ｖｄｄに接続されるＰ+ 不純物領域ＰＡｍ、ＰＡｏ、接地電位Ｖｓｓに接続されるＮ+ 不純物領域ＮＡｆ、ＮＡｈは隣接しているドライバーのＰ+ の不純物領域、Ｎ+ 不純物領域と共用している。また、カラム線ドライバーＣＬＤＡ１〜ｎはシリーズに配置するだけで全てのメインワード線ドライバーの入力、出力が第２のメタル配線Ｍ２ｈ、Ｍ２ｉを介して互いに接続され、メインワード線ドライバーの配置数によりドライバーサイズを変更できるレイアウト構造になっている。
【０１０３】
次に、この装置の動作について説明する。
【０１０４】
カラム線ＣＬ１〜４の動作をＹデコーダＹＤＥＣ１によりノードＮ２６１が選択された場合を例にして説明する。ノードＮ２６１〜２６４が全て非選択、つまり初期状態においては、ノードＮ２６１〜２６４が全て電源電位Ｖｄｄであり、各カラム線ドライバーＣＬＤＡ１〜ｎのインバータＩＮＶ１〜４を介してカラム線ＣＬ１〜４が全て接地電位Ｖｓｓである。このためＮＭＯＳトランジスタＮＴｒ５１６〜７７１は全てオフの状態にある。
【０１０５】
次に、ＹデコーダＹＤＥＣ１によりノードＮ２６１が選択されると、ノードＮ２６１が電源電位Ｖｄｄから接地電位Ｖｓｓとなり、各カラム線ドライバーＣＬＤＡ１〜ｎのインバータＩＮＶ１を介してカラム線ＣＬ１が接地電位Ｖｓｓから電源電位Ｖｄｄとなる。尚、ノードＮ２６２〜２６４、カラム線ＣＬ２〜４は、全て初期状態を保持する。このため、データバスＤＢ１〜３２、ＤＢｂ１〜３２に接続するＮＭＯＳトランジスタＮＴｒ５１６〜７７１の内、カラム線ＣＬ１がゲートに接続するＮＭＯＳトランジスタが選択され、オンし、ビット線対のデータをデータバスＤＢ１〜３２、ＤＢｂ１〜３２に伝達する。
【０１０６】
このように第４実施例によれば、カラム線ドライバーをメモリセルアレイの個数に比例させてシリーズに配置するだけで、全てのカラム線をドライブするインバータの入力、出力が互いに接続され、ドライバーサイズを変更できるレイアウト構造にすることにより、デバイスサイズの異なる多機種に対しカラム線をドライブするために最適なドライバーサイズを構成でき、デバイスサイズの小さい機種においてカラム線ドライバーのレイアウト面積の縮小が可能である。また、カラム線ドライバーによる消費電流も抑えられる。
【０１０７】
なお、上記実施例では、ワード線昇圧電源発生回路のワード線昇圧電源電位を昇圧するＮＭＯＳキャパシタ、メインワード線ドライバー、センスアンプ電源発生回路のセンスアンプ電源電位を供給するＰＭＯＳトランジスタ、カラム線ドライバーをシリーズに配置することによる、デバイスサイズの異なる多機種に対する最適なキャパシタサイズ、ドライバーサイズの構成について説明したが、センスラッチ活性化信号、ビット線イコライズ信号等のデバイスサイズにより寄生抵抗、寄生容量、ゲート容量の大きさが変化する信号のドライバーに適用しても効果がある。
【０１０８】
なお、本発明で説明した基本単位のワード線昇圧電源発生回路のワード線昇圧電源電位を昇圧するＮＭＯＳキャパシタのサイズ、メインワード線ドライバーのサイズ、センスアンプ電源発生回路のセンスアンプ電源電位を供給するＰＭＯＳトランジスタのサイズ、カラム線ドライバーのサイズ以外のキャパシタサイズ、ドライバーサイズを基本単位にしても適用可能である。
【０１０９】
また、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【０１１０】
【発明の効果】
以上、詳細に説明したように、本発明によれば、以下のような効果を奏することができる。
【０１１１】
（Ａ）ワード線昇圧電源発生回路のＮＭＯＳキャパシタをサブワード線ドライバーの個数に比例させてシリーズに配置するだけで、全てのＮＭＯＳキャパシタの両端が互いに接続され、キャパシタサイズを変更できるレイアウト構造にすることにより、デバイスサイズの異なる多機種に対しワード線昇圧電源電位Ｖｐｐを昇圧するために最適なキャパシタサイズを構成することができ、デバイスサイズの小さい機種においてキャパシタのレイアウト面積の縮小が可能である。
【０１１２】
（Ｂ）メインワード線ドライバーをサブワード線ドライバー、メモリセルアレイの個数に比例させてシリーズに配置するだけで、全てのメインワード線をドライブするドライバーの入力、出力が互いに接続され、ドライバーサイズを変更できるレイアウト構造にすることにより、デバイスサイズの異なる多機種に対しメインワード線をドライブするために最適なドライバーサイズを構成でき、デバイスサイズの小さい機種においてメインワード線ドライバーのレイアウト面積の縮小が可能である。また、メインワード線ドライバーによる消費電流も抑えられる。
【０１１３】
（Ｃ）センスアンプ電源発生回路ＧＥＮ２のＰＭＯＳトランジスタＰＴｒＡ１〜ｎをセンスアンプアレイの個数に比例させてシリーズに配置するだけで、全てのＰＭＯＳトランジスタＰＴｒＡ１〜ｎのゲート、ソース、ドレインが互いに接続され、ドライバーサイズを変更できるレイアウト構造にすることにより、デバイスサイズの異なる多機種に対しノードＶｄｉへ電源電位Ｖｄｄを供給するために最適なドライバーサイズを構成でき、デバイスサイズの小さい機種においてドライバーのレイアウト面積の縮小が可能である。
【０１１４】
（Ｄ）カラム線ドライバーをメモリセルアレイの個数に比例させてシリーズに配置するだけで、全てのカラム線をドライブするインバータの入力、出力が互いに接続され、ドライバーサイズを変更できるレイアウト構造にすることにより、デバイスサイズの異なる多機種に対しカラム線をドライブするために最適なドライバーサイズを構成でき、デバイスサイズの小さい機種においてカラム線ドライバーのレイアウト面積の縮小が可能である。また、カラム線ドライバーによる消費電流も抑えられる。
【図面の簡単な説明】
【図１】  本発明の第１実施例を示すワード線昇圧電源発生回路及び隣接回路の構成図である。
【図２】  本発明の第１実施例を示すＮＭＯＳキャパシタＣＡＰＡ１〜ｎのレイアウト構成例を示す図である。
【図３】  本発明の第２実施例を示すメインワード線ドライバー及び隣接回路の構成図である。
【図４】  本発明の第２実施例を示すメインワード線ドライバーＭＷＤＡ１〜ｎのレイアウトの構成図である。
【図５】  本発明の第３実施例を示すセンスアンプ電源発生回路ＧＥＮ２と隣接するメモリセルアレイＭＣＢ１〜（ｎ−１）、センスアンプアレイＳＡＢ１〜ｎの構成図である。
【図６】  本発明の第３実施例を示すＰＭＯＳトランジスタＰＴｒＡ１〜ｎのレイアウト構成図である。
【図７】  本発明の第４実施例を示すカラム線ドライバーＣＬＤＡ１〜ｎ、ＣＬＤＢ１〜ｎ、ＹデコーダＹＤＥＣ１〜２と隣接するセンスアンプアレイＳＡＣ１〜２、メモリセルアレイＭＣＣ１の構成図である。
【図８】  本発明の第４実施例を示すカラム線ドライバーＣＬＤＡ１〜ｎのレイアウト構成図である。
【図９】  メモリセル部の回路構成図である。
【図１０】  従来のワード線昇圧電源発生回路、及び隣接回路の構成図である。
【図１１】  従来のメインワード線ドライバー、及び隣接回路の構成図である。
【図１２】  従来のセンスアンプ電源発生回路、及び隣接回路の構成図である。
【図１３】  従来のカラム線ドライバー、及び隣接回路の構成図である。
【符号の説明】
ＧＥＮ１    ワード線昇圧電源発生回路
ＧＥＮ２    センスアンプ電源発生回路
ＭＣＡ１〜２，ＭＣＢ１〜（ｎ−１），ＭＣＣ１    メモリセルアレイ
ＳＡＡ１〜３，ＳＡＢ１〜ｎ，ＳＡＣ１〜２    センスアンプアレイ
ＭＷＤ１〜ｎ    メインワード線ドライバー
ＳＷＤ１〜２    サブワード線ドライバー
ＢＬＫＡ１〜ｎ    ブロック
Ｖｐｐ    ワード線昇圧電源電位
Ｃ１    センサー
Ｃ２    オシレーター
ＣＡＰＡ１〜ｎ，ＣＡＰＢ１〜ｎ    ＮＭＯＳキャパシタ
ＰＴｒ１〜２５６，ＰＴｒ２５７〜５１２，ＰＴｒ５１３    ＰＭＯＳトランジスタ
ＶＰＥ，Ｎ１〜２５６，Ｎ２５７，Ｖｄｉ，Ｎ２６０，Ｎ２６１〜２６４    ノード
ＣＬＫｖｐｐｂ    クロック反転信号
ＣＬＫｖｄｄ    クロック信号
Ｖｄｄ    電源電圧
Ｖｓｓ    接地電位
ＰＣａ，ＰＣｂ，ＰＣｃ，ＰＣｄ    ポリサイド
ＮＡａ〜ｂ，ＮＡｆ    Ｎ+ 不純物領域
Ｍ１ａ〜ｂ，Ｍ１ｅ，Ｍ１ｃ〜ｆ，Ｍ１ｇ〜ｉ，Ｍ１ｌ〜ｍ    第１のメタル配線
Ｍ２ａ〜ｂ，Ｍ２ｃ〜ｄ，Ｍ２ｅ〜ｇ，Ｍ２ｈ〜ｉ    第２のメタル配線
Ｃ１ａ〜ｂ，Ｃ１ｃ〜ｅ，Ｃ１ｆ〜ｈ，Ｃ１ｉ〜ｑ，Ｃ１ｒ〜ｔ，Ｃ１ｕ〜ｗ    第１のコンタクト
Ｃ２ａ，Ｃ２ｂ，Ｃ２ｃ，Ｃ２ｄ    第２のコンタクト
ＴＨａ〜ＴＨｉ    スルーホール
ＸＤＥＣ１〜２    Ｘデコーダ
ＮＴｒ１〜２５６，ＮＴｒ２５７〜５１２，ＮＴｒ５１６〜７７１    ＮＭＯＳトランジスタ
ＳＷＬ１〜２５６    サブワード線
ＭＷＬ１〜２５６    メインワード線
ＰＡａ〜ｃ，ＰＡｄ〜１，ＰＡｍ〜ｏ    Ｐ+ 不純物領域
ＮＡｃ〜ｅ，ＮＡｆ〜ｈ    Ｎ+ 不純物領域
Ｃ３    比較回路
Ｖｒ    基準電位
ＣＬＤＡ１〜ｎ，ＣＬＤＢ１〜ｎ    カラム線ドライバー
ＹＤＥＣ１〜２    Ｙデコーダ
ＩＮＶ１〜４    インバータ
ＣＬ１〜４    カラム線
ＤＢ１〜３２，ＤＢｂ１〜３２    データバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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