(57)【特許請求の範囲】
【請求項１】
少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、
前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、
前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、
を有し、
前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線ＳＷＬnを活性化し、前記サブワード線ＳＷＬnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、
前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線ＳＷＬnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、
を有し、
前記トランスミッションゲートは、
ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、
ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、
を有し、
前記サブ行選択手段Ｓnの前記第２導電型の第１のトランジスタの前記サブ行アドレス信号線ＡＬnに接続されるソース電極領域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第１トランジスタの前記サブ行アドレス信号線ＡＬnに接続されるソース電極領域と共有されることを特徴とする半導体記憶装置。
【請求項２】
少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、
前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、
前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、
を有し、
前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線ＳＷＬnを活性化し、前記サブワード線ＳＷＬnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、
前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線ＳＷＬnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、
を有し、
前記トランスミッションゲートは、
ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、
ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、
を有し、
前記サブ行選択手段Ｓn+1の前記第１導電型の第１のトランジスタが前記接地線に接続されるソース電極領域は、前記サブ行選択手段Ｓn+2の前記第１導電型の第１トランジスタの前記接地線に接続されるソース電極領域と共有されることを特徴とする半導体記憶装置。
【請求項３】
少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、
前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、Ｍ
ＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、
前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、
を有し、
前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線ＳＷＬnを活性化し、前記サブワード線ＳＷＬnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、
前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線ＳＷＬnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、
を有し、
前記トランスミッションゲートは、
ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、
ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、
を有し、
前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるドレイン電極領域は、前記サブ行選択手段Ｓnの前記第１導電型の第２トランジスタの前記サブワード線ＳＷＬnに接続されるドレイン電極領域と共有されることを特徴とする半導体記憶装置。
【請求項４】
少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、
前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、Ｍ
ＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、
前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、
を有し、
前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線ＳＷＬnを活性化し、前記サブワード線ＳＷＬnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、
前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線ＳＷＬnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、
を有し、
前記トランスミッションゲートは、
ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線
ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、
ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、
を有し、
前記サブ行選択手段Ｓnの前記第１導電型の第２のトランジスタの前記サブ行アドレス信号ＡＬｎに接続されるソース電極領域は、前記サブ行選択手段Ｓn+1の前記第１導電型の第２トランジスタの前記サブ行アドレス信号ＡＬｎに接続されるソース電極領域と共有されることを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記第２導電型の第１のトランジスタは、
前記ソース電極領域と並列に配置される前記サブワード線と接続するドレイン電極領域と、
前記ソース電極領域と前記ドレイン電極領域とを電気的に分離するゲートと、
を有し、
前記サブ行選択手段Ｓｎと前記サブ行選択手段Ｓｎ＋１の各々の第２導電型の第１トランジスタの前記サブ行選択信号線と接続するソース電極領域を共有し、
前記サブ行選択手段Ｓｎ＋１の第２導電型の第１トランジスタは、前記サブ行選択手段Ｓｎ＋２の第２導電型の第１トランジスタと絶縁領域を挟み分離されることを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記第２導電型の第１のトランジスタは、
前記ソース電極領域と並列に配置される前記サブワード線と接続するドレイン電極領域と、
前記ソース電極領域と前記ドレイン電極領域とを電気的に分離するゲートと、
を有し、
前記サブ行選択手段毎に前記第２導電型の第１トランジスタは絶縁領域を挟み分離されることを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記サブ行選択手段Ｓn＋2の前記第２導電型の第１のトランジスタの前記サブ行アドレス信号ＡＬn+1に接続されるソース電極領域は、前記サブ行選択手段Ｓn+3の前記第２導電型の第１トランジスタの前記サブ行アドレス信号ＡＬn+1に接続されるソース電極領域と共有されることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記サブ行選択手段Ｓn+１の前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬn＋１に接続されるドレイン電極領域は、前記サブ行選択手段Ｓn+１の前記第１導電型の第２トランジスタの前記サブワード線ＳＷＬn+１に接続されるドレイン電極領域と共有されることを特徴とする半導体記憶装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記サブ行選択手段Ｓn＋2の前記第１導電型の第２のトランジスタの前記サブ行アドレス信号ＡＬn+1に接続されるソース電極領域は、前記サブ行選択手段Ｓn+3の前記第１導電型の第２のトランジスタの前記サブ行アドレス信号ＡＬn+1に接続されるソース電極領域と共有されることを特徴とする半導体記憶装置。
【請求項１０】
請求項２において、
前記サブ行選択手段Ｓn+1の第１導電型の第１トランジスタの前記接地線に接続されるソース電極領域は、前記サブ行選択手段Ｓn+2の前記第１導電型の第１トランジスタの前記接地線に接続されるソース電極領域と前記メモリセルＭＣn+1と前記メモリセルＭＣn+2との境界線を延長した領域にて分離され、
前記サブ行選択手段の各前記第１導電型の第１トランジスタの前記接地線に接続されるソース電極領域の間には、第２導電型の接地電位の領域が形成されることを特徴とする半導体記憶装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の半導体記憶装置と、
中央演算処理装置と、
前記半導体記憶装置及び前記中央演算装置に電力を供給する電源回路と、
前記半導体記憶装置及び前記中央演算装置に対するデータを入出力するに入出力回路と、
を有することを特徴とする半導体装置。
【請求項１２】
請求項１〜請求項１０のいずれかに記載の半導体記憶装置を含む電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びそれを用いた半導体装置並びに電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
この種の半導体記憶装置として、例えばStatic Random Access Memory（以下、「ＳＲＡＭ」という）を挙げることができる。この一例として、例えば特開平5-2895号公報等が公知である。
【０００３】
このようなＳＲＡＭは、素子数を低減したり、ワード線を分割配置することで大容量化及び高速化を実現してきている。そして、ＳＲＡＭは、ＣＭＯＳにより構成され、複数に分割されたメモリセルアレイ中の所定のメモリセル行を選択するためのサブデコーダを有する。このようなＳＲＡＭにおけるサブ行選択デコーダ群の一般的な構成を図１７に示す。
【０００４】
同図において、サブ行選択デコーダ群４２１ａは、列方向に配置される四つのサブデコーダから構成されており、サブデコーダに接続されるサブワード線４２８ａ，４２８ｂ，４２８ｃ，４２８ｄを駆動することで、隣接するメモリセルアレイ中の所定のメモリセル行を活性化する。
【０００５】
サブデコーダは、第１導電型のトランジスタであるＰチャネル（以下、「Ｐｃｈ」という）トランジスタ４２４と第２導電型のトランジスタであるＮチャネル（以下、「Ｎｃｈ」という）トランジスタ４２５とからなるトランスミッションゲートと、第２のＮｃｈトランジスタ４２６と、の３素子からなる。
【０００６】
トランスミッションゲートのソースは、サブ行選択信号線４０８の内の一つが接続され、トランスミッションゲートのドレインは、サブワード線に接続される。また、第２のＮｃｈトランジスタ４２６のソースは、第１の電源電位である接地電位に接続され、第２のＮｃｈトランジスタ４２６のドレインは、サブワード線に接続される。
【０００７】
次に、各トランジスタのゲート制御信号について示す。Ｐｃｈトランジスタ４２４のゲートと、第２のＮｃｈトランジスタ４２６のゲートとは、４つのメモリセル毎に設けられたメインワード線４２７ａと共通に接続される。
【０００８】
第１のＮｃｈトランジスタ４２５のゲートは、メインワード線の逆電位となるインバータ４２９の出力電位が接続される。メモリセルアレイ４２０ａを選択するサブ行選択デコーダ群４２１ａには、サブ行選択信号線４０８ａ，４０８ｂ，４０８ｃ，４０８ｄが入力され、メモリセルアレイ２１ｂを選択するサブ行選択デコーダ群４２１ｂには、サブ行選択信号線４０８ｅ，４０８ｆ，４０８ｇ，４０８ｈが入力される。サブワード線群の出力である４本のサブワード線には、各々４本のサブ行選択信号線の電位がトランスミッションゲートを介して伝達される。
【０００９】
図１８は、図１７に示した回路図のＰｃｈトランジスタ４２４のレイアウト構成を示すものである。サブ行選択信号線４０８は、第１の金属配線で構成され、第１の金属配線より下層の第２の金属配線４５９を介してソースのフィールド領域４３０に接続される。
【００１０】
ポリシリコンで構成されるサブワード線４２８は、第２の金属配線４５７を介してドレインのフィールド領域４３２と接続される。ソースのフィールド領域４３０とドレインのフィールド領域４３２は、ポリシリコンで構成されるゲート４３１により分離される。
【００１１】
サブデコーダ毎の各Ｐｃｈトランジスタ４２４は、絶縁領域４５０により分離され、Ｐｃｈトランジスタ４２４のゲート３１は、各々４つのサブデコーダにおいて共通となる。
【００１２】
この構成では、Ｐｃｈトランジスタ４２４のソースを独立して設ける必要があることが、上述の公報に開示されている。第１のサブデコーダのＰｃｈトランジスタ４２４には、サブワード線４３８ａとサブ行選択信号線４０８ａが接続され、第２のサブデコーダのＰｃｈトランジスタ４２４には、サブワード線４３８ｂとサブ行選択信号線４０８ｂが接続され、第３のサブデコーダのＰｃｈトランジスタ４２４には、サブワード線４３８ｃとサブ行選択信号線４０８ｃが接続され、第４のサブデコーダのＰｃｈトランジスタ４２４には、サブワード線４３８ｄとサブ行選択信号線４０８ｄが接続される。
【００１３】
近年のＳＲＡＭは、大容量化と高速化の要求を満たすためにメモリセルアレイを細かく分け、非常に長いメインワード線と複数のサブ行選択デコーダを有する構成が取られる。この結果、図１７に示されるようにサブワード線の駆動をブロック選択信号により行う技術は配線容量を考慮した場合に有効といえる。また、複数のサブ行選択信号線を設けることでサブ行選択信号線に生じる各ソースの拡散容量を低減させている。
【００１４】
（１）しかしながら、上述のようにメモリセルアレイの分割に伴ないサブ行選択デコーダ及びサブ行選択信号線を駆動するブロック選択信号デコーダも増大する。また、近年のプロセスの微細化技術によりポリシリコンやフィールド領域の縮小化はなされるが、金属配線層は、その物性上ポリシリコンと同程度の縮小化をはかることが困難であった。
【００１５】
また、サブ行選択信号線が多数存在する上述のサブデコーダ選択方式では、プロセス技術の進歩に伴ないフィールド領域の縮小化がはかれたとしても、サブ行選択信号線の配線幅と、スペースの縮小化が困難であることから、サブデコーダの横方向の長さがサブ行選択信号線の本数から決定されてしまうことがある。このため、低面積化が困難となる。さらに、サブデコーダ群に配置されるインバータ４２９は、サブデコーダの配置パターンを形成する上で連続性が損なわれる要因を含んでいる。この結果、列方向に連続してフィールド領域を設けることが困難となり、低面積化が困難になる。
【００１６】
（２）また、ＳＲＡＭにおいて、ビット線をプリチャージするプリチャージ回路では、一般にレイアウト上、縦長のアルミ配線層をビット線対に対して平行となるように、縦列配置にすることが行われている。このため、縦方向に長くなり、チップの肥大化を招いていた。
【００１７】
さらに、このようなプリチャージ回路の領域では、充分なＶｄｄ配線層を確保するために、チップ面積の増加を招いていた。
【００１８】
この充分な電源を確保しようとして、幅を太く大きいアルミ配線層を使用しようとすると、ＩＣチップに物理的な歪みが加わった時に割れることが考えられる。
【００１９】
（３）また、この種のＳＲＡＭでは、メモリセルとメイン行選択デコーダの境界領域においては、その半導体記憶装置の構造上以下の問題が生じることが考えられる。即ち、メイン行選択デコーダには、メインワード線を駆動するための一対のインバータにて形成されたドライバ（駆動部）が内蔵される。そして、レイアウト上、メモリセル領域とメインワード線駆動領域とは互いに隣接している。
【００２０】
このようなドライバを構成するＰｃｈトランジスタのウエル領域は、隣接するメモリセル領域内のメモリセルを構成する例えばＰｃｈトランジスタのウエル領域と、共通して設けられることが多い。
【００２１】
しかしながら、このような構造では、Ｐｃｈトランジスタを用いてドライバを駆動しようとすると、メインワード線に供給される大電流に起因した電圧変動により、ウエル領域を伝播して、メモリセルに対する電圧変動までをも引き起こし、メモリセルに誤動作を生じさせてしまうという問題点があった。
【００２２】
本発明は、上記した技術の問題点を解決することを課題としてなされたものであって、その目的とするところは、３素子で構成されるサブデコーダを採用した場合に生じる種々の問題を解決するものであり、サブワード線を選択するサブ行選択信号線とメインワード線の組合せにより生じるサブデコーダの面積の増加に対して有効な半導体記憶装置及びそれを用いた半導体装置並びに電子機器を提供することにある。
【００２３】
また、本発明の他の目的は、プリチャージ部における充分な電流幅を確保しながらも物理的な歪みが加わったとしても耐えることのできる半導体記憶装置及びそれを用いた半導体装置並びに電子機器を提供することにある。
【００２４】
さらに、本発明の他の目的は、大電流でワード線を駆動させても、ワード線ドライバに隣接するメモリセルの誤動作を低減することのできる半導体記憶装置及びそれを用いた半導体装置並びに電子機器を提供することにある。
【００２５】
【課題を解決するための手段】
請求項１に記載の発明に係る半導体記憶装置は、少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、前記メインワード線ＭＷＬn-1 が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線ＳＷnを活性化し、前記サブワード線ＳＷnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線ＳＷnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、を有し、前記サブ行選択手段Ｓnの前記第２導電型の第１のトランジスタの前記サブ行アドレス信号線ＡＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第１トランジスタの前記サブ行アドレス信号線ＡＬnに接続されるフィールド領域と共有されることを特徴とする。
【００２６】
請求項１に記載の発明によれば、第１導電型のトランジスタはフィールド領域間に絶縁領域を設けることなく、列方向に連続して配置することが可能となる。サブ行選択手段の一つの素子構成は、１つの第２導電型の第１のトランジスタと、第１導電型の第１、第２のトランジスタを有するものであるため、第１導電型側のトランジスタ領域の低面積化がチップレベルの低面積化に大きく貢献することは明らかである。
【００２７】
そして、隣接する２つのサブ行選択手段に対して２つのメインワード線と、一つのサブ行アドレス信号線を設けることで、隣接するサブ行選択手段のサブ行アドレス信号を接続するフィールド領域を共有させることができる。この結果、サブ行アドレス信号線の拡散容量を減らすことなくサブ行アドレス信号線の本数を低減することができるため、低面積化を実現できる。
【００２８】
つまり、サブ行選択手段の面積を低減させることができ、チップレベルの低面積化が実現できる。特に、半導体記憶装置の大容量化に伴ない低面積化の効果が顕著になることは言うまでもない。
【００２９】
請求項２に記載の発明に係る半導体記憶装置は、少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線ＳＷnを活性化し、前記サブワード線ＳＷnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、を有し、前記トランスミッションゲートは、ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、を有し、前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第１導電型の第１トランジスタのフィールド領域と共有されることを特徴とする。
【００３０】
請求項２に記載の発明によれば、隣接するサブ行選択手段の接地電位を接続するフィールド領域を共有させることができる。この場合、各サブ行選択手段に独立した接地電位を接続するフィールド領域を有する場合に対して、拡散容量を２分の１にすることができる。本発明の構成ではメモリセル毎に選択されるサブワード線は１本のみであり、接地電位と接続されるフィールド領域を共有化しても電荷が集中することはない。
【００３１】
請求項３に記載の発明に係る半導体記憶装置は、少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活性化し、前記サブワード線Ｓnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、を有し、前記トランスミッションゲートは、ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、を有し、前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓnの前記第１導電型の第２トランジスタのフィールド領域と共有されることを特徴とする。
【００３２】
請求項３に記載の発明によれば、サブ行選択手段Ｓnの第１導電型の第１のトランジスタのサブワード線ＳＷＬnに接続されるフィールド領域は、サブ行選択手段Ｓnの前記第１導電型の第２トランジスタのフィールド領域と共有されるので、チップの低面積化が図れる。
【００３３】
請求項４に記載の発明に係る半導体記憶装置は、少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活性化し、前記サブワード線Ｓnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、を有し、前記トランスミッションゲートは、ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、を有し、前記サブ行選択手段Ｓnの前記第２導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第１のトランジスタのフィールド領域と共有されることを特徴とする。
【００３４】
請求項４に記載の発明によれば、サブ行選択手段Ｓnの第２導電型の第１のトランジスタのサブワード線ＳＷＬnに接続されるフィールド領域は、サブ行選択手段Ｓn+1の第２導電型の第２トランジスタのフィールド領域と共有されるので、チップの低面積化が図れる。
【００３５】
請求項５に記載の発明に係る半導体記憶装置は、請求項１において、前記第２導電型の第１のトランジスタは、前記サブ行選択信号線と接続するソースのフィールド領域と、前記サブワード線と接続するドレインのフィールド領域と、２つの前記フィールド領域を電気的に分離するゲートと、を有し、前記サブ行選択手段Ｓｎと前記サブ行選択手段Ｓｎ＋１の各々の第２導電型の第１トランジスタの前記サブ行選択信号線と接続するソースのフィールド領域を共有し、前記サブ行選択手段Ｓｎ＋１の第２導電型の第１トランジスタは、前記サブ行選択手段Ｓｎ＋２の第２導電型の第１トランジスタと絶縁領域を挟み分離されることを特徴とする。
【００３６】
請求項５に記載の発明によれば、メモリセルの列方向の高さが狭い場合に、チップの低面積化が有効なレイアウトである。
【００３７】
請求項６に記載の発明に係る半導体記憶装置は、請求項１において、前記第２導電型の第１のトランジスタは、前記サブ行選択信号線と接続するソースのフィールド領域と、前記ソースのフィールド領域と並列に配置される前記サブワード線と接続するドレインのフィールド領域と、２つのドレインの前記フィールド領域とソースのフィールド領域を電気的に分離するゲートと、を有し、前記サブ行選択手段毎に前記第２導電型の第１トランジスタは絶縁領域を挟み分離されることを特徴とする。
【００３８】
請求項６に記載の発明によれば、サブ行選択手段毎に絶縁領域が設けられるので、メモリセルの列方向の高さが広い場合であっても、動作速度が速く、回路面積の小さいチップを提供できる。
【００３９】
請求項７に記載の発明に係る半導体記憶装置は、請求項１、請求項５、請求項６のいずれかにおいて、前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第１導電型の第１トランジスタのフィールド領域と共有されることを特徴とする。
【００４０】
請求項７に記載の発明によれば、サブ行選択手段Ｓnの第１導電型の第１のトランジスタのサブワード線ＳＷＬnに接続されるフィールド領域は、サブ行選択手段Ｓn+1の第１導電型の第１トランジスタのフィールド領域と共有されるので、さらにチップの低面積化が図れる。
【００４１】
請求項８に記載の発明に係る半導体記憶装置は、請求項１、請求項５〜請求項７のいずれかにおいて、サブ行選択手段Ｓnの第１導電型の第１のトランジスタのサブワード線ＳＷＬnに接続されるフィールド領域は、サブ行選択手段Ｓnの第１導電型の第２トランジスタのフィールド領域と共有されることを特徴とする。
【００４２】
請求項８に記載の発明によれば、サブ行選択手段Ｓnの第１導電型の第１のトランジスタのサブワード線ＳＷＬnに接続されるフィールド領域は、サブ行選択手段Ｓnの前記第１導電型の第２トランジスタのフィールド領域と共有されるので、さらにチップの低面積化が図れる。
【００４３】
請求項９に記載の発明に係る半導体記憶装置は、請求項１、請求項５〜請求項８のいずれかにおいて、前記サブ行選択手段Ｓnの前記第２導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第１のトランジスタのフィールド領域と共有されることを特徴とする。
【００４４】
請求項９に記載の発明によれば、サブ行選択手段Ｓnの第２導電型の第１のトランジスタのサブワード線ＳＷＬnに接続されるフィールド領域は、サブ行選択手段Ｓn+1の第２導電型の第１のトランジスタのフィールド領域と共有されるので、さらにチップの低面積化が図れる。
【００４５】
請求項１０に記載の発明に係る半導体記憶装置は、請求項２において、前記サブ行選択手段Ｓn+1の第１導電型の第２トランジスタのフィールド領域は、前記サブ行選択手段Ｓn+2の前記第１導電型の第２トランジスタのフィールド領域と前記メモリセルＭＣn+1と前記メモリセルＭＣn+2との境界領域にて分離され、前記サブ行選択手段の各前記第１導電型の第２トランジスタのフィールド領域は、第２導電型の接地電位のフィールド領域にて包囲して形成されることを特徴とする。
【００４６】
請求項１０に記載の発明によれば、フィールド領域がストッパーとして機能する。
【００４７】
請求項１１に記載の発明に係る半導体記憶装置は、半導体基板上に配設された第１の金属配線層と、前記第１の金属配線層の上層に絶縁層を介して配設される第２の金属配線層と、前記第２の金属配線層の上層に絶縁層を介して配設される第３の金属配線層と、を含む半導体記憶装置であって、メモリセル領域に形成される前記第２の金属配線層は、列方向に形成された前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に対して、前記メモリセルＭＣn+1、ＭＣn+2との境界領域に位置して双方のメモリセルからの共有となる主電源電位配線層を含むことを特徴とする。
【００４８】
請求項１１に記載の発明によれば、メモリセルの第２の主電源電位配線と、メモリセルの第２の主電源電位配線は、共有する構成を取ることができる。このため、サブ行選択手段を行方向に横切るＡＬＢ配線の本数を電流密度を低減させることなく減らすことができ、低面積化を実現することができる。特に本発明の構成のように各メモリセル毎にメインワード線を有する非常に行方向に第２の金属配線が密になるレイアウト配置を行った場合に、サブ行選択手段毎にサブ行アドレス信号線を２本しか設けない構成にすることで、上層の第３の金属配線層とフィールド領域を接続することが困難な状況を低面積のサブ行選択手段領域で実現することができる。
【００４９】
請求項１２に記載の発明に係る半導体記憶装置は、請求項１１において、前記第２の金属配線層は、前記メモリセルＭＣnの配置領域に形成された第１の接地電位配線層と、前記メモリセルＭＣn+1の配置領域に形成された第２の接地電位配線層と、を有し、前記第３の金属配線層は、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3の行方向に沿って延在形成される第３の接地電位配線層を有し、前記第１、第２の接地電位配線層は、前記第３の接地電位配線層との交差部でコンタクトされることを特徴とする。
【００５０】
請求項１２に記載の発明によれば、サブ行アドレス信号線とトランジスタのフィールド領域を接続するための中間接続パターンの配置が容易になり、かつ大きく取れるため、中間接続パターンに複数のコンタクトを設けることができ、コンタクト抵抗を低減することができる。この結果、サブ行アドレス信号線の電位がトランジスタのフィールド領域へ伝達される時の抵抗成分が低減されるため、動作速度が向上する。
【００５１】
請求項１３に記載の発明に係る半導体記憶装置は、請求項１２において、前記第２の金属配線層は、前記第１及び第２の接地電位配線層と接続されて、前記サブ行選択手段Ｓnの配置領域に向けて、前記第３の接地電位配線層と交差する方向に延在形成された第４の接地電位配線層と、を有し、前記第４の接地電位配線層の幅は、前記第１又は第２の接地電位配線層の幅より小さいことを特徴とする。
【００５２】
請求項１３に記載の発明によれば、メモリセルに隣接する第３の接地電位配線の配線幅を狭くすることで、サブ行アドレス信号線の配置位置の自由度を上げることができる。これは、サブ行アドレス信号線とフィールド領域を接続するための中間接続パターンの配置位置に余裕ができるため、複数のコンタクトを設けることができる。この結果、サブワード線の電位に関する抵抗成分を減らすことが容易にでき、サブワード線の電位をすばやく立ち上げること、また立ち下げることが可能となり、半導体記憶装置の高速化が行える。
【００５３】
請求項１４に記載の発明に係る半導体記憶装置は、請求項１３において、前記第３の金属配線層は、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3の行方向に沿って延在形成される第５の接地電位配線層を有し、前記第５の接地電位配線層は、前記第４の接地電位配線層との交差部でコンタクトされることを特徴とする。
【００５４】
請求項１４に記載の発明によれば、サブ行アドレス信号線とトランジスタのフィールド領域を接続するための中間接続パターンの配置が容易になり、かつ大きく取れるため、中間接続パターンに複数のコンタクトを設けることができ、コンタクト抵抗を低減することができる。この結果、サブ行アドレス信号線の電位がトランジスタのフィールド領域へ伝達される時の抵抗成分が低減されるため、動作速度が向上する。
【００５５】
請求項１５に記載の発明に係る半導体記憶装置は、複数列の一対のビット線と、複数のサブワード線と、前記複数列の一対のビット線と前記複数のサブワード線との各交差部に配設された複数の各メモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数のメモリセルアレイブロックと、前記メモリセルアレイブロック内の下方領域に形成されたラッチ回路と、前記ラッチ回路の下方に設けられ、前記複数列の一対のビット線をプリチャージするプリチャージ手段と、を有し、前記プリチャージ手段は、半導体基板上に配設された第１の金属配線層と、前記第１の金属配線層の上層に絶縁層を介して配設される第２の金属配線層と、前記第２の金属配線層の上層に絶縁層を介して配設される第３の金属配線層と、を含み、前記第３の金属配線層は、前記ビット線が延びる方向と交差する方向に延在形成することを特徴とする。
【００５６】
請求項１５に記載の発明によれば、プリチャージ手段の第３の金属配線層を横型に形成することで、従来のような縦方向に延びて間隔が広がるようなことはなく、占有領域を小さくて、チップの小型化、高集積化に寄与できる。また、縦配置に比して金属配線層を多数形成することができる。
【００５７】
請求項１６に記載の発明に係る半導体記憶装置は、請求項１５において、前記プリチャージ手段は、前記第３の金属配線層の前記ビット線を形成する前記第１の金属配線層との交差部と対面する領域に、前記第１の金属配線層と前記第３の金属配線層とのコンタクト位置を有することを特徴とする。
【００５８】
請求項１６に記載の発明によれば、ビット線を構成する第３の金属配線層と第１の金属配線層とを接続するには、その交差部にてホールを形成してコンタクトを構成する。この時、第２の金属配線層等との接触によるショートを回避することができる。
【００５９】
請求項１７に記載の発明に係る半導体記憶装置は、請求項１６において、前記第２の金属配線層は、複数の前記コンタクト位置の一群を囲む領域に亘って、厚さ方向に貫通し、平面略凹状の複数の凹部を設けたことを特徴とする。
【００６０】
請求項１７に記載の発明によれば、ビット線を構成する第３の金属配線層と第１の金属配線層とを接続するには、その交差部にてホールを形成してコンタクトを構成する。この時、第２の金属配線層等との接触によるショートを回避する必要があるが、本請求項では、この複数のコンタクト位置に凹部を設けているので、この凹部による空隙によって、不適切な接触を回避できる。
【００６１】
請求項１８に記載の発明に係る半導体記憶装置は、請求項１７において、前記凹部は、プリチャージ手段の形成領域に交互に配置されることを特徴とする。
【００６２】
請求項１８に記載の発明によれば、凹部を凹状の形状として、交互に配置することによって、第２の金属配線層の空領域が斜めの形状になる。そして、物理的にＩＣチップに歪みが加わると、太い金属配線層は割れやすくなるが、本例では、凹部を設けることで、歪みが押さえられ、物理的な圧力を緩和することができる。その結果、太い金属配線層をつくることができ、電流駆動能力の高い素子に十分対応できる配線を形成できる。
【００６３】
このように、本例のプリチャージ手段に形成されるアルミ配線層の凹部により、物理的な圧力を緩和しながらも、他の金属層とのショートを回避し、かつ、充分な電流経路を確保できる点で優れている。
【００６４】
請求項１９に記載の発明に係る半導体記憶装置は、請求項１８において、前記凹部は、相隣接する一方の前記凹部の一方の対向面と、他方の前記凹部の他方の対向面とが互いに対向する凹部対向側壁を有することを特徴とする。
【００６５】
請求項１９に記載の発明によれば、凹部対向側壁間の幅は、プリチャージ手段において、電流が流れる最も幅が短い所となるが、凹部が交互に配置され、かつ凹部対向側壁により限られたチップ面積の中で最大幅となるように列方向に経路を形成できる。これによって、プリチャージ手段における配線幅を十分に確保して、電流経路を形成できる。
【００６６】
請求項２０に記載の発明に係る半導体記憶装置は、請求項１５〜請求項１９のいずれかにおいて、各々の前記メモリセルアレイブロックは、該メモリセル部分の周囲に配置されるダミーメモリセルをさらに有し、前記ダミーメモリセルの形成領域に電源配線層が延在形成されることを特徴とするを特徴とする。
【００６７】
請求項２０に記載の発明によれば、ダミーメモリセル上に延長された電源配線層を設けたことに加えて、ダミーセル部からの電流供給経路と、上述の凹部の交互の配置位置による効果によって、ダミーメモリセル上の電源配線から大量の電流経路がないラッチ回路を通り、大電流を必要とするプリチャージ手段に向けて充分な電流経路を確保しながらも、他方、プリチャージ手段の電源配線幅を最大幅にして、充分な配線幅を確保できる。
【００６８】
請求項２１に記載の発明に係る半導体記憶装置は、複数列の一対のビット線と、複数のサブワード線と、前記複数列の一対のビット線と前記複数のサブワード線との各交差部に配設された複数のメモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数のメモリセルアレイブロックと、複数の前記メモリセルアレイブロックに亘って複数設けられたメインワード線であって、いずれかの前記メインワード線を活性とすることで、該メインワード線に従属する複数の前記サブワード線を選択可能とする複数のメインワード線と、複数の前記メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、前記メインワード線を選択するメイン行選択手段と、を有し、前記メモリセルは、第１導電型の第１のトランジスタと、前記第１導電型より基板電流の大きい第２導電型の第２のトランジスタと、を有し、前記メイン行選択手段は、前記第１導電型の第１のトランジスタに接続された第１導電型の第１領域と、前記第２導電型の第２のトランジスタと分離された第２導電型の第２領域と、を有することを特徴とする。
【００６９】
請求項２１に記載の発明によれば、第２導電型の方が基板電流が大きいので、第１領域と第２のトランジスタとは遮断され、メモリセルとメイン行選択手段との間の電流の流れを大幅に遮断できる。これによって、電位の変動に従い、大電流を必要とするメイン行選択手段の動作時に、メモリセルの電位を押し上げたり、引き下げたりして誤動作が生じる可能性を低減できる。
【００７０】
また、本発明は、請求項２２及び請求項２３に示すように、上述の半導体記憶装置を含む半導体装置及び電子機器を構成することもできる。
【００７１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら具体的に説明する。
【００７２】
［第１の実施の形態］
（全体構成）
先ず、本発明の特徴的な構成であるサブ行選択デコーダ等に先立って、半導体記憶装置の全体構成について図１〜図３を用いて説明する。
【００７３】
図２は、本例の半導体記憶装置のメモリセルアレイのブロック分割を示す概略説明図、図３は図２に示すメモリセルアレイブロックの中の２つを拡大して示す概略説明図である。
【００７４】
本例の半導体記憶装置１は、図２に示すように、列方向でブロック分割して形成され、複数例えばブロック番号０〜１５の１６個のメモリセルアレイブロック１０と、ブロック番号７・８のメモリセルアレイブロック１０・１０間に介在されるメイン行選択手段としてのメイン行選択デコーダ４０と、各メモリセルアレイブロック１０・１０間に一対に配置されるサブ行選択手段としてのサブ行選択デコーダ群５０・５０と、図３に示すように、列冗長メモリセルアレイブロック２０、メインワード線３０、サブワード線３２、ブロック選択手段としてのブロック選択デコーダ６０、カラム選択デコーダ７０、ブロック制御回路８０、センスアンプ９０、を含み構成される。
【００７５】
メモリセルアレイブロック１０には、図３に示すように、プリチャージされる複数例えば３２列の一対のビット線ＢＬ・／ＢＬと、５１２本のサブワード線３２と、一対のビット線ＢＬ・／ＢＬとサブワード線３２との各交差部にてそれぞれに接続され、複数例えば５１２×３２個配設される正規メモリセル１２（以下、単に「メモリセル」と表記したものは、この「正規メモリセル」を意味する）と、正規メモリセル１２のＶＤＤ側部位に配置される複数例えば８×６４個の行冗長メモリセル１３と、カラムゲート１６と、ダミーメモリセル１４等を含み構成される。尚、行冗長メモリセル１３は、正規メモリセル１２の横行に生じる不良メモリセルに対して代用される。
【００７６】
ダミーメモリセル１４は、メモリセルアレイブロック１０の正規メモリセル１２の群の外周部に亘って配置されており、電気的に接続されないパターンだけのメモリセルである。これにより、正規メモリセルの形成時において、メモリセルを詰めるだけ詰めた場合に、水準の合せこみの段階で形状が崩れるのを防止できる。即ち、ダミーメモリセル１４の形状が崩れることによって、正規メモリセル１２の形状が崩れるのを防止できる。
【００７７】
列冗長メモリセルアレイブロック２０は、各々のメモリセルアレイブロック１０毎に配置され、正規メモリセル１２の縦列に生じる不良メモリセルに対して代用される列冗長メモリセル２２を含む。
【００７８】
メインワード線３０は、メモリセルアレイブロック１０及び冗長メモリセルアレイブロック２０に亘って複数本設けられ、いずれかが活性、非活性になることでサブワード線３２を選択可能とするものである。尚、メインワード線３０は１６個のメモリセルアレイブロック１０に共用される。また、本例では、行冗長メモリセル１３に接続される冗長メインワード線３０′、冗長サブワード線３２′及び冗長ビット線ＢＬ・／ＢＬも配置されている。
【００７９】
メイン行選択デコーダ４０は、メインワード線３０に接続されて、複数のメモリセルアレイブロック１０に共用される。また、メイン行選択デコーダ４０には、メイン行アドレス信号が導通される複数のメイン行アドレス信号線３６（図１参照）が接続される。また、図１に示すように、メイン行アドレス信号線３６には、メイン行アドレスデコーダ１００が接続される。そして、このメイン行アドレス信号線３６を介して供給される上位のメイン行アドレス信号Ａ８〜Ａ１１、Ａ１３〜Ａ１６に基づいて、１本のメインワード線３０が活性化されて選択がなされる。
【００８０】
一対のサブ行選択デコーダ群５０は、図１に示すように、各々対となるように、サブデコーダ５２を有し、このサブデコーダ５２の対となる一方は、右側のメモリセルアレイブロック１０のサブワード線３２を選択し、他方は、左側のメモリセルアレイブロック１０のサブワード線３２を選択する。サブワード線を選択する場合、サブ行アドレス信号に基づいて、選択されたメインワード線３０に従属するサブワード線３２の中から１本のサブワード線３２を選択する。サブワード線３２は、各ブロック１０毎に設けられたサブ行選択デコーダ５０に接続されている。また、サブ行選択デコーダ５０には、サブ行アドレス信号が導通される複数のサブ行アドレス信号線３４が接続される。サブ行選択デコーダ５０の詳細については後述する。
【００８１】
ブロック選択デコーダ６０は、１６個のメモリセルアレイブロック１０毎に設けられる。そして、ブロック選択アドレス信号Ａ３〜Ａ６のいずれか２つの信号と、サブワード線３２を選択する下位のサブ行アドレス信号Ａ１２とが入力されるブロック選択信号線３８を介して、ブロック選択アドレス信号Ａ３〜Ａ６に基づいて、いずれか一つのメモリセルアレイブロック１０を選択する機能を有する。また、選択された一つのメモリセルアレイブロック１０内のサブワード線３２を選択するサブ行アドレス信号を出力する機能を有する。さらに、このブロック選択デコーダ６０には被昇圧ラインＶＬＩＮＥ１が接続されている。
【００８２】
また、ブロック選択デコーダ６０は、ブロック選択アドレス信号Ａ３〜Ａ６のいずれか２つの信号例えばＡ３・Ａ５が入力されるナンドゲート回路にて構成されるのが好ましい。そして、サブ行選択デコーダ５０とブロック選択デコーダ６０との間には、サブ行アドレス信号により活性化されるサブ行アドレス信号線３４が形成されている。
【００８３】
さらに、ブロック選択デコーダ６０は、図３に示すように、変換手段６２をも含んで構成される。この変換手段６２は、冗長メモリセル２２を選択する冗長選択信号ＪＳＳに基づき、不良となった正規メモリセル１２に代えて、列冗長メモリセルアレイブロック２０の冗長メモリセル２２を選択する機能を有する。
【００８４】
また、上記２つの信号Ａ３、Ａ５が入力されると、ブロック選択デコーダ６０は、論理「Ｈ」のブロック選択信号ＢＳＳを出力し、このブロック選択信号ＢＳＳは、ブロツク制御回路８０を介してメモリセルアレイブロック１０に入力される。
【００８５】
ビット線対ＢＬ・／ＢＬは、カラムゲート１６を介して、信号データ線ＢＬＬ，／ＢＬＬに接続されている。
【００８６】
ビット線と共通データ線（差動増幅器へデータを伝達する信号線。複数のビット線が共有する）とを接続するカラムゲート１６が接続されている。
【００８７】
プリチャージ回路１８は、ビット線ＢＬの一端に一対のＮｃｈトランジスタを介して電源電位に接続しており、一対のＮｃｈトランジスタの各ゲート端子は電源電位に接続されている。尚、ビット線プリチャージ回路１８をＮｃｈトランジスタで構成しているが、Ｐｃｈトランジスタ、ＰｃｈとＮｃｈを組み合わせたもの等で構成しても良い。
【００８８】
カラム選択デコーダ７０は、ＮＡＮＤゲート等にて構成され、カラム選択信号をカラムゲート１６へ供給することでカラムゲート１６を駆動する機能を有する。カラム選択デコーダ７０には、ブロック選択信号ＢＳＳと列アドレス信号Ａ０〜Ａ２が入力され、１ブロック１０内の例えば８組の一対のビット線ＢＬ・／ＢＬを同時に選択する信号をカラムゲート１６に出力する。すなわち、図３のように、１つのメモリセルアレイブロック１０内は、同時に選択される８組のビット線対毎にカラム番号０〜７に８分割されている。
【００８９】
ブロック選択信号ＢＳＳは、ブロック選択デコーダ６０にて生成され、ブロック制御回路８０を経由してカラム選択デコーダ７０に入力される。また、列冗長メモリセルアレイブロック２０の冗長メモリセル２２を選択する冗長選択信号ＪＳＳは、ブロック選択デコーダ６０を介して冗長カラムゲート２４に入力されることで、冗長カラムゲート２４を駆動して冗長ビット線ＢＬ・／ＢＬの選択がなされる。尚、列冗長メモリセル２２を選択するのに、行方向でのメインワード線３０の選択は上記同様アドレス信号に基づいて行う。
【００９０】
信号データ線ＢＬＬ・／ＢＬＬは、センスアンプ９０を介して、リードバス９２及びライトバス９４に接続されている。
【００９１】
このように、１ブロック内の１本のサブワード線３２が、ブロックアドレス信号Ａ３〜Ａ６、メイン及びサブの行アドレス信号Ａ８〜Ａ１６に基づいて活性化され、１ブロック内の８組の一対のビット線ＢＬ，／ＢＬが、ブロックアドレス信号Ａ３〜Ａ６及び列アドレス信号Ａ０〜Ａ２にて選択されることで、行方向の８つのメモリセル１０に対して同時にデータを読み書きすることができる。
【００９２】
図１に示すように、本例で示す一つのサブワード線３２を選択する場合、メイン行アドレスデコーダ１００の出力信号を伝達するメイン行アドレス信号線３６によりメイン行選択デコーダ４０が所定のメインワード線３０を活性化させる。そして、メインワード線３０と、ブロック選択デコーダ６０に接続されるサブ行アドレス信号線３４により、サブ行選択デコーダ群５０の内の一つのサブデコーダ５２がサブワード線３２を活性化させる。
【００９３】
（サブ行選択デコーダ群、メイン行選択デコーダについて）
次に、サブ行選択デコーダ５０、メイン行選択デコーダ４０について、図４を用いて説明する。図４は、図３の半導体記憶装置の一部を拡大したブロック図である。
【００９４】
同図において、プリチャージ手段としてのプリチャージ回路１８、互いに相補なビット線ＢＬ・／ＢＬ、メインワード線３０、サブワード線３２、メイン行選択デコーダ４０、サブ行選択デコーダ群５０、等が構成されている。
【００９５】
図２、図３示されたメイン行選択デコーダ４０は、図４に示すように、メインワード線３０（ＭＷＬ）、（／ＭＷＬ）に接続され、選択するメモリセル１２が従属されるメインワード線３０（ＭＷＬ）の電位を「Ｈ」に設定し、メインワード線３０（／ＭＷＬ）の電位を「Ｌ」に設定する機能を有する。
【００９６】
したがって、メインワード線３０（ＭＷＬ）の電位は、メモリセル１２を選択する場合は、「Ｈ」（活性化）であり、選択しない場合は、「Ｌ」（非活性化）となる。また、メインワード線３０（／ＭＷＬ）の電位は、メモリセル１２を選択する場合は、「Ｌ」（活性化）であり、選択しない場合は、「Ｈ」（非活性化）となる。
【００９７】
また、図２、図３に示されたサブ行選択デコーダ群５０は、図４に示すように、複数のサブデコーダ５２を含んで構成される。
【００９８】
サブデコーダ５２は、メイン行選択デコーダ４０の選択時に、メインワード線３０（ＭＷＬ）、（／ＭＷＬ）と少なくとも１本のサブワード線３２との間に配設され、サブ行アドレス信号線３４のサブ行アドレス信号に基づいて、１本のサブワード線３２を活性化し、プリチャージされた一対のビット線ＢＬ・／ＢＬの電位「Ｈ」に等しい電位「Ｈ」に設定する機能を有する。
【００９９】
（サブデコーダについて）
図５は、サブデコーダ群の一部を抜粋した回路図である。メモリセル１２をＭＣｎとしたときに、列方向に配置される他のメモリセル１２は、各々ＭＣｎ＋１、ＭＣｎ＋２、ＭＣｎ＋３、・・となる。サブデコーダ５２は、メモリセル１２毎に一つずつ設けられており、メモリセル１２（ＭＣｎ）に対応するサブデコーダ５２をＳｎとしたときに、列方向に配置される他のサブデコーダ５２は、各々Ｓｎ＋１、Ｓｎ＋２、Ｓｎ＋３、・・となる。
【０１００】
サブデコーダ５２は、メインワード線３０とサブ行アドレス信号線３４との入力により、サブワード線３２を活性、非活性に切換る機能を有し、サブワード線３２を活性化する第１のスイッチとしてのトランスミッションゲート５６と、サブワード線３２を非活性化して接地電位にする第２のスイッチとしてのスイッチング素子例えばＮｃｈトランジスタ５５（第１のＮｃｈトランジスタ）と、を含み構成される。
【０１０１】
尚、該スイッチング素子としては、サブワード線を接地電位にする場合ではＮｃｈトランジスタを使用するのが適当であるが、Ｐｃｈトランジスタやバイポーラトランジスタ等の素子でも良い。図５ではＮｃｈトランジスタを使用した例を示してある。
【０１０２】
Ｎｃｈトランジスタ５５は、接地線とサブワード線３２との間に配設され、メインワード線３０（／ＭＷＬ）の非選択時「Ｈ」に、サブワード線３２の電位を接地電位に引き下げて「Ｌ」レベルにするディスチャージ用トランジスタである。このため、Ｎｃｈトランンジスタ５５の制御端子であるゲート電極は、メインワード線３０（／ＭＷＬ）に接続されている。
【０１０３】
トランスミッションゲート５６は、サブワード線３２とサブ行アドレス信号線３４との間に設けられ、第１の制御端子（ゲート）がメインワード線３０（ＭＷＬ）に接続され、第２の制御端子（ゲート）がＮｃｈトランジスタ５５のゲート電極とメインワード線３０（／ＭＷＬ）とに各々接続され、サブワード線３２とサブ行アドレス信号線３４との間の導通を制御する機能を有し、第２導電型のトランジスタであるＰチャネル（以下、「Ｐｃｈ」という）トランジスタ２４と、第１導電型のトランジスタであるＮチャネル（以下、「Ｎｃｈ」という）トランジスタ２５（第２のＮｃｈトランジスタ）とからなる。
【０１０４】
トランスミッションゲート５６のソースには、サブ行アドレス信号線３４が接続され、ドレインにはサブワード線３２が接続される。Ｎｃｈトランジスタ５５のドレインには、サブワード線３２が接続され、ソースには第１の電源電位である接地電位が接続される。
【０１０５】
次に、サブデコーダ５２の各トランジスタのゲート制御信号について示す。各サブデコーダ５２には、各々一本のメインワード線３０が配置されており、サブデコーダＳｎに対してメインワード線３０をＭＷＬｎとした時、列方向に配置される各々のサブデコーダ５２に対応するメインワード線３０は、各々ＭＷＬｎ＋１、ＭＷＬｎ＋２、ＭＷＬｎ＋３となる。
【０１０６】
このメインワード線３０の電位は、メインワード線３０（ＭＷＬｎ＋１）とメインワード線３０（ＭＷｎ＋２）とは、正半の関係にある。同様に、メインワード線３０（ＭＷＬｎ−１）と（ＭＷＬｎ）、（ＭＷＬｎ＋３）と（ＭＷＬｎ＋４）も同様の関係となる。
【０１０７】
また、メインワード線３０（ＭＷＬｎ）に対して（ｎ：偶数）が負荷されるメインワード線群は、２５６本中一本のみが活性化され、サブデコーダ５２を構成するＮｃｈトランジスタ５７のゲートを制御する。
【０１０８】
メインワード線３０（ＭＷＬｎ）に対して（ｎ：奇数）が負荷されるメインワード線群は、２５６本中一本のみが非活性化され、サブデコーダ５２を構成するＰｃｈトランジスタ５８とＮｃｈトランジスタ５５のゲートを制御する構成を取る。
【０１０９】
サブデコーダ５２（Ｓｎ）とサブデコーダ５２（Ｓｎ＋１）は、サブ行アドレス信号線３４ａを入力し、サブデコーダ５２（Ｓｎ＋２）とサブデコーダ５２（Ｓｎ＋３）は、サブ行アドレス信号線３４ｂを入力する。各サブ行アドレス信号線３４の電位は４本中一本のみが活性化される。
【０１１０】
サブ行アドレス信号の電位をサブワード線３２へ転送するトランスミッションゲート５６の各々のゲート制御は、Ｐｃｈトランジスタ５８のゲートに、上述の負の関係にある電位がメインワード線３０（／ＭＷＬ）から供給された場合、Ｎｃｈトランジスタ５７のゲートには、隣接する他のメインワード線（ＭＷＬ）から正の電位が供給される。この結果、各サブ行アドレス信号線３４を共有するサブデコーダ５２は、（Ｓｎ）と（Ｓｎ＋１）、（Ｓｎ＋２）と（Ｓｎ＋３）の関係となる。同様に、メインワード線３０（ＭＷＬ）（／ＭＷＬ）を共有するサブデコーダ５２は、（Ｓｎ−１）と（Ｓｎ）、（Ｓｎ＋１）と（Ｓｎ＋２）の関係となる。隣接するメモリセル１２（ＭＣ）を選択する一対のサブデコーダ５２の他方の場合、メインワード線３０（ＭＷＬ）（／ＭＷＬ）は共通となり、サブ行アドレス信号線３４ｃと３４ｄを入力する構成となる。
【０１１１】
（動作）
ここで、サブデコーダ５２（Ｓｎ＋１）に接続されるサブワード線３２を活性化させる場合の各信号線の電位状態を示す。
【０１１２】
メインワード線３０（ＭＷＬｎ＋１）が”Ｌ”となり、正半の関係にあるメインワード線３０（ＭＷＬｎ＋２）は”Ｈ”となる。この結果、メインワード線３０の電位関係から（ＭＷＬｎ−１）と（ＭＷＬｎ＋３）は”Ｈ”となり、（ＭＷＬｎ）及び（ＭＷＬｎ＋４）は”Ｌ”となる。
【０１１３】
ここで、サブワード線３２のトランスミッションゲート５６が導通するサブデコーダ５２は、（Ｓｎ＋１）と（Ｓｎ＋２）となる。
【０１１４】
サブ行アドレス信号は、上述のように４本中1本のみ活性化されるため、サブ行アドレス信号線３４を活性化することでサブデコーダ５２（Ｓｎ＋１）に接続されるサブワード線３２（ＳＷＬ）を活性化させることができる。
【０１１５】
従って、次に、上述した構成を有するメモリの動作について図５を用いて説明する。
【０１１６】
メインワード線３０（ＭＷＬｎ）が非選択時で「Ｌ」、メインワード線３０（／ＭＷＬｎ−１）が非選択時で「Ｈ」になると、トランスミッションゲート５６がオフ、Ｎｃｈトランジスタ５５がオンするので、Ｎｃｈトランジスタ５５によりサブワード線３２は「Ｌ」レベルに引き下げされ、非選択状態となる。
【０１１７】
メインワード線３０（ＭＷＬｎ）が選択時で「Ｈ」、メインワード線３０（／ＭＷＬｎ−１）が選択時で「Ｌ」になると、トランスミッションゲート５６はオンになり、サブワード線３２にサブ行アドレス信号線３４のアドレス信号が伝達され、Ｎｃｈトランジスタ５５は、オフする。この時、サブワード線３２は、Ｎｃｈトランジスタ５５がオフになるので、接地電位にならず、サブ行アドレス信号線３４の信号がサブワード線３２の信号となる。したがって、サブ行アドレス信号線３４の信号が「Ｈ」であればサブワード線３２も「Ｈ」になり、「Ｌ」では非選択状態「Ｌ」になる。
【０１１８】
そして、ビット線ＢＬ・／ＢＬはプリチャージ回路１８によって「Ｈ」にチャージされ、メモリセル１２が選択される。
【０１１９】
（レイアウト）
次に、サブデコーダのレイアウト配置を図６に示す。図６では、信号配線の接続を明確にするためにメインワード線の一部を省略している。以下、サブデコーダのレイアウト構成を示すためにＳｎを用いて詳細を説明する。
【０１２０】
Ｐｃｈトランジスタ５８は、ブロック選択信号を接続するソースを形成するフィールド領域１２０と、サブワード線３２が接続されるドレインを形成するフィールド領域１２４と、ポリシリコンで構成されるゲート１２２からなる。
【０１２１】
Ｎｃｈトランジスタ５７は、ブロック選択信号を接続するソースを形成するフィールド領域１３０と、サブワード線が接続されるドレインを形成するフィールド領域１３４と、ポリシリコンで構成されるゲート１３２からなる。
【０１２２】
Ｎｃｈトランジスタ５５は、サブワード線３２を接続するソースを形成するフィールド領域１３４と、接地電位が供給されるドレインを形成するフィールド領域１３８と、ポリシリコンで構成されるゲート１３６からなる。
【０１２３】
サブワード線３２は、トランスミッションゲート５６のドレインのフィールド領域１２４から第三の金属配線（以下、ＡＬＡ配線）１１６と接続され、ポリシリコンで構成されるサブワード線３２に接続される。
【０１２４】
次に、サブデコーダＳｎとＳｎ＋１を用いて各制御信号の接続とフィールド領域の共有について示す。
【０１２５】
ここで、サブデコーダＳｎとＳｎ＋１のＰｃｈトランジスタは、ソースのフィールド領域１２０を共有する構成が取られ、Ｎｃｈトランジスタ５５も同様に、サブデコーダＳｎ−１とＳｎとでソースのフィールド領域１３８を共有し、サブデコーダＳｎ＋１とＳｎ＋２とでソースのフィールド領域１６２を共有する構成を取る。Ｎｃｈトランジスタ５７も同様に、サブデコーダＳｎとＳｎ＋１とでソースのフィールド領域１３０を共有する構成を取る。
【０１２６】
ソースへのブロック選択信号電位の供給は、列方向に配置される第１の金属配線（以下、ＡＬＣ配線）３４ａ、３４ｂから、ＡＬＡ配線１１６を介して行われる。Ｎｃｈトランジスタ５５とＮｃｈトランジスタ５７は、サブワード線３２と接続されるドレインのフィールド領域１３４を共有する構成が取られる。
【０１２７】
Ｎｃｈトランジスタ５５のソースへの接地電位の供給は、列方向に配置されるＡＬＣ配線１１８により行われる。サブデコーダＳｎを構成するＰｃｈトランジスタ５８のゲート１２２と第２のＮｃｈトランジスタ５５のゲート１３６は、行方向に配置され、第２の金属配線（以下、ＡＬＢ配線）３８ｂで構成されるＭＷＬｎ−１と接続される。
【０１２８】
また、第１のＮｃｈトランジスタ５７のゲート１３２は、行方向に配置され、ＡＬＢ配線で構成されるＭＷＬｎと接続される。隣接するサブデコーダＳｎ＋１は、サブデコーダＳｎと同様の配置が行われるが、サブデコーダＳｎ＋１を構成するＰｃｈトランジスタ５８ｎ＋１のゲート１４０と第２のＮｃｈトランジスタ５５ｎ＋１のゲート１６０は、ＡＬＢ配線で構成されるＭＷＬｎ＋１と接続され、第１のＮｃｈトランジスタ５７ｎ＋１のゲート１５０は、ＡＬＢ配線で構成されるＭＷＬｎ＋２と接続される。サブデコーダＳｎ＋１における接地電位のソースのフィールド領域１６２は、隣接するサブデコーダＳｎ＋２の接地電位のソースのフィールド領域と共有される。
【０１２９】
以上のように本実施の形態によれば、以下の効果を有する。
【０１３０】
（１）隣接するサブデコーダのサブ行アドレス信号を接続するフィールド領域を共有させることができる。Ｎｃｈトランジスタのフィールド領域面積を２平方ミクロンとし、Ｐｃｈトランジスタのフィールド領域面積を４平方ミクロンとし、単位面積当たりの拡散容量を０．６６ｆＦとしたとき、本発明で用いたブロック選択信号をサブデコーダに対して２本用いる方式では２５３．４４ｆＦとなる。これは、従来のサブ行アドレス信号をサブデコーダに対して４本用いた場合と同値である。この結果、従来のものとサブ行アドレス信号線の拡散容量を同じくして、さらにサブ行アドレス信号線の本数を減少させることができる。この結果、サブデコーダの面積を低減させることができるほか、ブロック選択デコーダの占有する面積を低減でき、チップレベルの低面積化が実現できる。ＳＲＡＭの大容量化に伴ないサブデコーダ数が増加すれば、これに伴なうブロック選択信号デコーダと共に低面積化の効果が顕著になることは言うまでもない。
【０１３１】
（２）隣接するサブデコーダの接地電位を接続するフィールド領域を共有させることができる。この場合、各サブデコーダに独立した接地電位を接続するフィールド領域を有する場合に対して、拡散容量を２分の１にすることができる。本発明の構成ではメモリセルアレイブロック毎に選択されるサブワード線は１本のみであり、接地電位と接続されるフィールド領域を共有化しても電荷が集中することはない。
【０１３２】
（３）本例で示すサブワード線選択方式及びレイアウト配置を用いることで、Ｎｃｈトランジスタはフィールド領域間に絶縁領域を設けることなく、列方向に連続して配置することが可能となる。本例で示すサブデコーダの素子構成は、一つのサブデコーダに１つのＰｃｈトランジスタと２つのＮｃｈトランジスタを有するものであるため、Ｎｃｈ側のトランジスタ領域の低面積化がチップレベルの低面積化に大きく貢献することは明らかである。
【０１３３】
［第２の実施の形態］
次に、本発明に係る第２の実施の形態について、図７に基づいて説明する。尚、前記第１の実施の形態と実質的に同様の構成要素に関しては説明を省略し、異なる部分について述べる。図７は、半導体記憶装置のサブデコーダのレイアウト配置を示す平面図である。
【０１３４】
図６に示すサブデコーダのレイアウトは、メモリセルの列方向の高さが狭い場合に有効なレイアウトと言える。しかし、近年のＳＲＡＭは低電圧動作が求められるため、従来の高抵抗負荷素子と４つのトランジスタを用いたメモリセルに比して、低電圧における動作領域の広い６つのトランジスタを用いたメモリセルが使用されることがある。
【０１３５】
この場合、メモリセルの列方向の高さは、図６に示すものより広くなる。このため、図６で示すＮｃｈトランジスタのフィールド領域を広げる必要性が生じ、結果として拡散容量が増加し、動作速度の遅延や、負荷の大きいブロック選択信号を駆動する回路面積の増大が懸念される。この問題を解決するためのサブデコーダのレイアウトを図７に示す。なお、図６と共通する構成の説明は割愛した。
【０１３６】
以下、サブデコーダＳｎ、Ｓｎ＋１、Ｓｎ＋２、Ｓｎ＋３、・・・の関係を示す。Ｐｃｈトランジスタ５８は、各サブデコーダ毎に絶縁領域１２８により電気的に分離されている。
【０１３７】
各々のＰｃｈトランジスタ５８を形成するフィールド領域は、ブロック選択信号が接続されるソースのフィールド領域１８４に対して、サブワード線３２と接続されるドレインのフィールド領域１８０がゲート１８２を鋏んで並列に形成される。二つのフィールド領域１８０は、ＡＬＡ配線１７６で接続され、サブワード線３２に接続される。
【０１３８】
また、Ｐｃｈトランジスタ５８のゲート１８２は、ソースのフィールド領域１８４の上下に行方向に各々配置され、かつ、同電位が供給される。第２のＮｃｈトランジスタ５５と第１のＮｃｈトランジスタ５７は、サブワード線３２と電気的に接続されるドレインのフィールド領域１９０を共有し、さらにサブデコーダＳｎに対して隣接するサブデコーダＳｎ＋１の第１のＮｃｈトランジスタ５７のソースのフィールド領域１９２を共有する構成を取る。これに対し、サブデコーダＳｎ＋１とサブデコーダＳｎ＋２では、Ｎｃｈトランジスタ５７間をウエルに電位を供給する第２導電型であるＰ型のフィールド領域２００をはさみ、分離させている。
【０１３９】
Ｐ型のフィールド領域２００は、連続するサブデコーダＳｎとＳｎ＋１の全てのＮｃｈトランジスタと、図示しない右方向に線対称に配置されるサブデコーダ対の他方のＮｃｈトランジスタを含み、環状に配置される（図８参照）。これにより、Ｐ型のフィールド領域２００がストッパーとして機能する。尚、Ｐ型フィールド領域２００は、上下に位置するサブデコーダともその領域を共有し、連続的に配置される。
【０１４０】
第２のＮｃｈトランジスタ５５に接続される接地電位は、各サブデコーダ毎にフィールド領域が独立して設けられており、行方向に配置されるＡＬＢ配線で構成される接地電位配線１７４から供給される。
【０１４１】
メモリセル１２（ＭＣ）を形成するウエルに対しては、サブデコーダとメモリセルに隣接する領域に電位を供給するフィールド領域を設けている。メモリセルを構成するＮｃｈのトランジスタ領域に対して接地電位を供給するフィールド領域は、サブデコーダＳｎ＋１とＳｎ＋２の間に第２導電型であるＮ型のフィールド領域１７２である。
【０１４２】
メモリセル１２を構成するＰｃｈのトランジスタ領域に対して第２の電源電位である主電源電位を供給するフィールド領域は、サブデコーダＳｎとＳｎ＋１の間に第１導電型であるＰ型のフィールド領域１７０である。また、メモリセルとサブデコーダ間には、製造上パターンの疎密から生じるポリシリコンの細りを緩和するためのダミーポリシリコン１７３が各サブデコーダ毎に設けられる。
【０１４３】
このように、隣接する２つのサブデコーダに対して２つのメインワード線と、一つのサブ行アドレス信号線を設けることで、隣接するサブデコーダのサブ行アドレス信号を接続するフィールド領域を共有させることができる。この結果、サブ行アドレス信号線の拡散容量を減らすことなくサブ行アドレス信号線の本数を低減することができるため、低面積化を実現できる。また、サブデコーダを構成する２つのＮｃｈトランジスタを構成するフィールド領域の一部を共有化し、さらに上下に隣接するサブデコーダと分離領域を設けずに連続して配置することができるため、低面積化を実現できる。
【０１４４】
また、サブデコーダを構成するＰｃｈトランジスタを並列に配置することで、サブデコーダの横方向の面積を縮小することができる。
【０１４５】
［第３の実施の形態］
次に、本発明に係る第３の実施の形態について、図９に基づいて説明する。尚、前記第１の実施の形態と実質的に同様の構成要素に関しては説明を省略し、異なる部分について述べる。図９は、半導体記憶装置の第３の実施の形態の概略を示すブロック図である。
【０１４６】
次に、第２の実施の形態で用いたレイアウト構成におけるＡＬＢ配線位置について図９に示す。図９においてはＡＬＢ配線とＡＬＣ配線の接続位置を明確に示すため、一部の下層配線及びコンタクト、フィールド領域を割愛した。
【０１４７】
メモリセルＭＣｎ＋１を構成するＡＬＢ配線は、行方向に配置されるメインワード線ＭＷＬｎ＋１と、ＭＷＬｎ＋１に平行して配置され第３の接地電位配線２１０ａと、ＭＷＬｎ＋１に対して第３の接地電位配線２１０ａと逆方向に平行に配置される第２の主電源電位配線２１２ａからなる。
【０１４８】
隣接するメモリセルＭＣｎ＋２に配置されるＡＬＢ配線は、同様に、第３の接地電位配線２１０ｂとメインワード線ＭＷＬｎ＋２と第１の主電源配線２１２ａであるが、２つのメモリセルは隣接するメモリセルに対して線対称になる構成が取られる。この結果、メモリセルＭＣｎ＋１の第２の主電源電位配線２１２ａと、ＭＣｎ＋２の第２の主電源電位配線２１２ａは、共有する構成を取ることができる。
【０１４９】
また、メモリセルＭＣｎ＋１に対してＭＣｎは、第３の接地電位配線２１０ａが隣接する構成となる。サブデコーダ領域におけるＡＬＣ配線の配置は全て列方向に平行に配置され、最もメモリセルに近い位置に配置される第１の接地電位配線２１０ｃと、これに隣接する第１の主電源電位配線２１０ｂと、これに隣接するサブ行アドレス信号線３４ａと、これに隣接する第２の接地電位配線２１０ｄと、これに隣接するサブ行アドレス信号線３４ｂからなる。
【０１５０】
メモリセルＭＣｎ＋１における第３の接地電位配線２１０ａは隣接するＭＣｎの第３の接地電位配線２１０ａとサブデコーダ領域で接続され、第１の接地電位配線２１０ｃへ複数のコンタクト２１６を介して接続される。
【０１５１】
また、ＡＬＢ配線で構成される第３の接地電位配線２１０ａは行方向に延長され、かつサブデコーダＳｎとＳｎ＋１と共有する形で配線される接地電位配線２１０ａとして配置される。また、接地電位配線２１０ａは、第２の接地電位配線２１０ｄとの交点においてコンタクト２１６を介して接続される。
【０１５２】
メモリセルＭＣｎ＋１とＭＣｎ＋２において共有される第２の主電源電位配線２１２ａは、サブデコーダ領域において行方向に延長されて配置され、第１の主電源電位配線２１０ｂと接続される。
【０１５３】
また、メモリセルＭＣｎ＋２における第３の接地電位配線２１０ｅは、隣接するＭＣｎ＋３に配置される第３の接地電位配線２１０ｅとサブデコーダ領域で接続され、複数のコンタクト２１６を介して、第１の接地電位配線２１０ｃと接続される。第３の接地電位配線２１０ｅは、第３の接地電位配線２１０ａと同様に、サブデコーダＳｎ＋２とＳｎ＋３に共有される形で行方向に延長されて配置されるが、第２の接地電位配線２１０ｄのみと接続される接地電位配線２１０ｅとして配置される。
【０１５４】
メインワード線ＭＷＬｎ＋１は、サブデコーダＳｎ＋１とＳｎ＋２のＰｃｈトランジスタのゲート電位であり、図示していないがＡＬＡ配線を介してゲートに接続される。また、メインワード線ＭＷＬｎ＋１は、第２のＮｃｈトランジスタ５５のゲート電位として、ＡＬＡ配線を介して同ゲートに接続される。
【０１５５】
メインワード線ＭＷＬｎ＋２は、サブデコーダＳｎ＋１とＳｎ＋２における第１のＮｃｈトランジスタ５７のゲート電位であり、ＡＬＡ配線を介して同ゲートに接続される。サブ行アドレス信号線３４ａ及び３４ｂは、各々のトランジスタのフィールド領域へ電位を供給するためにＡＬＢで構成される中間接続パターン２１４、２１８を介する構成を取る。
【０１５６】
図９から明らかなように、ＡＬＢ配線は、ＡＬＢ配線で構成される中間接続パターン２１４を回避するために、微妙な屈曲パターンにより形成されている。また、接地電位配線２１０ｅは、ＡＬＣ配線で構成される第２の接地電位配線２１０ｄのみと接続される構成となっている。これは、サブ行アドレス信号線３４ｂをトランジスタのフィールド領域上に接続させるためのＡＬＢ配線で構成される中間接続パターン２１８を回避するためである。
【０１５７】
Ｎｃｈのトランジスタ領域には、ＡＬＢ配線で構成された第１のＮｃｈトランジスタに接地電位を供給するための接地電位配線１７４が配置されているため、Ｐｃｈのトランジスタ領域上で用いた、中間接続パターンを回避するための屈曲パターンを形成することが困難となる。このため、サブデコーダ上に延長された接地電位配線２１０ｅは第２の接地電位配線２１０ｄとの交点で、その配線を終了させる構成が取られている。
【０１５８】
次に、各接地電位配線の太さについて示す。ここでは便宜上ＡＬＢ配線及びＡＬＣ配線の高さを１．０ミクロンとし、各々の単位面積当たりの電流密度を１ミリアンペアとする。ＡＬＢ配線で構成される第３の接地電位配線２１０ａ及び２１０ｅの配線幅Ａを１．０ミクロンとしたとき、ＡＬＣ配線で構成され第１の接地電位配線２１０ｃの配線幅Ｃを０．５ミクロン、ＡＬＢ配線で構成されサブデコーダ領域上に延長して配置された接地電位配線２１０ａの配線幅Ｂを０．５ミクロンとすることが可能となる。
【０１５９】
このように、メモリセルに隣接する第１の接地電位配線２１０ｃの配線幅Ｃを狭くすることで、サブ行アドレス信号線ａの配置位置の自由度を上げることができる。これは、ブロック選択信号線とフィールド領域を接続するための中間接続パターン２１４の配置位置に余裕ができるため、複数のコンタクトを設けることができる。この結果、サブワード線の電位に関する抵抗成分を減らすことが容易にでき、サブワード線の電位をすばやく立ち上げること、また立ち下げることが可能となり、半導体記憶装置の高速化が行える。
【０１６０】
次に、接地電位配線２１０ｄの配線幅Ｄであるが、これはサブワード線を活性化させることで生じる接地電位配線２１０ａ又は２１０ｅに流れる電流量か、サブワード線の電位を接地電位に接続した場合に生じる電流量かのいずれか大きい方にあわせた配線幅を設定すればよい。
【０１６１】
これは、上述のように、ワード線の立ち上がりと立ち下がりのそれぞれに生じるため、動作タイミングが異なるため、双方の電流量を加算した電源配線幅を設定する必要が無いからである。
【０１６２】
以上のように本実施の形態によれば、サブデコーダ領域を行方向に横切るＡＬＢ配線の本数を電流密度を低減させることなく減らすことができ、低面積化を実現することができる。特に本発明の構成のように各メモリセル毎にメインワード線を有する非常に行方向にＡＬＢ配線が密になるレイアウト配置を行った場合に、サブデコーダ毎にブロック選択信号線を２本しか設けない構成にすることで、上層のＡＬＣ配線とフィールド領域を接続することが困難な状況を低面積のサブデコーダ領域で実現することができる。
【０１６３】
また、ブロック選択信号線とトランジスタのフィールド領域を接続するための中間接続パターンの配置が容易になり、かつ大きく取れるため、中間接続パターンに複数のコンタクトを設けることができ、コンタクト抵抗を低減することができる。この結果、ブロック選択信号線の電位がトランジスタのフィールド領域へ伝達される時の抵抗成分が低減されるため、動作速度が向上する。
【０１６４】
さらに、メモリセル毎に設けられた第２の金属配線の接地電位配線をサブデコーダ領域上で接続し、さらに第１の金属配線の第１の接地電位配線と接続することで、サブデコーダ領域における第２の金属配線の本数を低減させる。この結果、サブ行アドレス信号線とサブデコーダのフィールド領域との接続を容易に行うことができるほか、中間配線パターンにおけるコンタクトを複数設けることが可能となり、動作速度が向上される。また、配線密度が低減されることで、低面積化が実現できる。
【０１６５】
また、サブデコーダ領域に複数の第３の金属線で構成される接地電位配線を設けることで、電流密度を低減させることなく第１の接地電位配線の配線幅を低減することができ、容易なレイアウトが可能となる。
【０１６６】
［第４の実施の形態］
次に、本発明に係る第４の実施の形態について、図１０〜図１３に基づいて説明する。尚、前記第１の実施の形態と実質的に同様の構成要素に関しては説明を省略し、異なる部分について述べる。図１０は、半導体記憶装置の第４の実施の形態の概略を示す概略図である。
【０１６７】
本例の半導体記憶装置２２０は、図１０に示すように、メモリセル部２２２、ダミーセル部２２４、ラッチ部２２６、プリチャージ部２３０を有する。即ち、第１の実施の形態における図３のメモリセルアレイブロック１００の下部領域と同様の構成部分を示している。つまり、この領域のレイアウトを示している。
【０１６８】
ラッチ２２６部は、複数のスリット状の電流供給経路Ｆを形成するための経路形成部２２７が設けられている。
【０１６９】
ダミーセル部２２４には、Ｖｄｄ配線パターン（ＡＬＢ）２２５がＶｄｄ源より延在形成されている。
【０１７０】
プリチャージ部２３０には、図１０に示すように、複数の凹部２３２ａ〜２３２ｄが交互に格子状（千鳥状）に配置されている。より詳細には、この凹部２３２ａは、平面略コ字状に形成されて、例えば隣接する凹部２３２ａと凹部２３２ｂとの対向する対向領域は、特定の間隔をおいてテーパ面が形成される。このテーパ面の幅Ｌは、プリチャージ部２３０において、電流が流れる最もアルミの幅が短い所となるが、凹部２３２が交互に配置され、かつテーパ面により限られたチップ面積の中で最大幅となるように列方向に経路Ｙを形成できる。これによって、プリチャージ部２３０におけるＶｄｄの配線幅を十分に確保して、電流経路Ｙを形成できる。
【０１７１】
ここで、凹部２３２とビット線ＢＬとの関係について説明する前に、この領域での半導体記憶装置の断面構造（多層金属配線構造）について、その基本的な原理を示した図１３に示す概略図を用いて説明する。
【０１７２】
図１３に示すように、半導体基板（トランジスタ）の上層には、絶縁層を介して第１の金属配線層（ＡＬＡ）２５０が設けられ、この第１の金属配線層（ＡＬＡ）２５０の上層には、絶縁層を介して第２の金属配線層（ＡＬＢ）２５２が設けられ、この第２の金属配線層（ＡＬＢ）２５２の上層には、絶縁層を介して第３の金属配線層（ＡＬＣ）２５４が設けられる。これらの各金属は例えばアルミ等を用いることが好ましい。そして、本例では、例えば第２の金属配線層（ＡＬＢ）２５２は、Ｖｄｄ電源配線パターンに使用され、第３の金属配線層（ＡＬＣ）２５４は、ビット線ＢＬに使用される。
【０１７３】
このような多層金属配線構造において、各層を電気的に接続してコンタクトを得るための各層の繋ぎ方のパターンには、図１３に示すように、例えばＯ領域（第３の金属配線層（ＡＬＣ）２５４と第２の金属配線層（ＡＬＢ）２５２との接続）、Ｐ領域（第３の金属配線層（ＡＬＣ）２５４とトランジスタのフィールド領域との接続）、Ｑ領域（第３の金属配線層（ＡＬＣ）２５４と第１の金属配線層（ＡＬＡ）２５０との接続）、Ｒ領域（第２の金属配線層（ＡＬＢ）２５２とトランジスタのフィールド領域との接続）等のパターンを挙げることができる。
【０１７４】
このうち、Ｑ領域では、第２の金属配線層（ＡＬＢ）２５２との接触によるショートを回避するために第２の金属配線層（ＡＬＢ）２５２に空隙（中間接続パターン）が設けられる。Ｒ領域では、第１の金属配線層（ＡＬＡ）２５０との接触によるショートを回避するために第１の金属配線層（ＡＬＡ）２５０に空隙が設けられる。Ｐ領域では、第２の金属配線層（ＡＬＢ）２５２との接触によるショートを回避するために第２の金属配線層（ＡＬＢ）２５２に空隙が設けられ、かつ、第１の金属配線層（ＡＬＡ）２５０との接触によるショートを回避するために第１の金属配線層（ＡＬＡ）２５０にも空隙が設けられる。
【０１７５】
上記のような断面構造を踏まえた上で、以下に、プリチャージ部２３０の特徴的な構成の詳細及び凹部２３２とビット線ＢＬとの関係について、図１１及び図１２を用いて説明する
図１１において、プリチャージ部２３０は、ラッチ部２２６の下方に形成される。即ち、通常、プリチャージ部はメモリセルアレイの上部領域に配設されるが、メモリマクロと称される１チップの中にメモリ回路を含む多数の各種回路を混載することで１チップに多機能を持たせた回路を形成しようとする場合に、外部インターフェース回路とのデータ及び信号経路を確保するために、プリチャージ部２３０をメモリセルアレイの下部領域に配置している。
【０１７６】
ここで、プリチャージ部２３０には、かなりの大電流が流れるため、下層の配線層の電気的な影響を回避するために、下層の各領域を跨ぐ必要がある。
【０１７７】
このように、プリチャージ部２３０をこの領域に配置することによって、外部インターフェース回路との接続が可能となり、メモリマクロと称する１チップの中に組込むことができる。
【０１７８】
図１２において、プリチャージ部２３０は、第１の金属配線層（ＡＬＡ）２５０は、横型、即ち、ビット線ＢＬと交差する方向に延在形成されるような配置構造を採っている。このように、プリチャージ部２３０を横型に形成することで、従来のような縦方向に延びて間隔が広がるようなことはなく、占有領域を小さくて、チップの小型化、高集積化に寄与できる。また、縦配置に比して金属配線層を多数形成することができる。
【０１７９】
また、図１１及び図１２に示すように、ビット線ＢＬを構成する第３の金属配線層（ＡＬＣ）２５４と第１の金属配線層（ＡＬＡ）２５０とを接続、あるいは第３の金属配線層（ＡＬＣ）２５４とトランジスタ２４０のフィールド領域２４２とを接続するには、その交差部にてホールを形成してコンタクト２３４を構成する。この時、上述のように、第２の金属配線層（ＡＬＢ）２５２等との接触によるショートを回避する必要があるが、本例では、この複数のコンタクト２３４位置に凹部２３２を設けているので、この凹部２３２による空隙によって、不適切な接触を回避できる。
【０１８０】
さらに、ダミーセル部２３４上に延長されたＶｄｄ配線２２５を設けたことに加えて、上述のラッチ部２２６のダミーセル部２３４からの電流供給経路Ｆと、上述の凹部２３２の交互の配置位置による効果によって、ダミーセル部２３４上のＶｄｄ配線２２５から大量の電流経路がないラッチ部２２６を通り、大電流を必要とするプリチャージ部２３０に向けて充分な電流経路を確保しながらも、他方、プリチャージ部２３０のＶｄｄの配線幅Ｌを最大幅にして、充分なＶdd配線幅を確保できる。
【０１８１】
また、ビット線ＢＬとプリチャージ部２３０のフィールド領域２４２とのコンタクトの形態によって、幅Ｌが一義的に決まるが、幅Ｌが最大となるようなコンタクトの形態を採用している。
【０１８２】
さらに、凹部２３２を凹状の形状として、千鳥状に配置することによって、第２の金属配線層（ＡＬＢ）２５２の空領域が斜めの形状になる。そして、物理的にＩＣチップに歪みが加わると、太い金属配線層は割れやすくなるが、本例では、凹部２３２を設けることで、歪みが押さえられ、物理的な圧力を緩和することができる。その結果、太い金属配線層（アルミ層、幅）をつくることができ、電流駆動能力の高い素子に十分対応できる配線を形成できる。
【０１８３】
ここで、例えば凹部を平面格子状に配置することが考えられるが、このような場合には、物理的なストレスを解消させるもののプリチャージ回路を構成するアルミ配線層を多数配置することができない。また、充分な電流を確保するための電流経路も確保できない。さらに、単に格子状に形成すると、抵抗等の計算が大変になる。
【０１８４】
これに対し、本例のプリチャージ回路に形成されるアルミ配線層の凹部は、上述のような形状的特徴を備えているので、物理的な圧力を緩和しながらも、他の金属層とのショートを回避し、かつ、充分な電流経路を確保できる点で優れている。
【０１８５】
［第５の実施の形態］
次に、本発明に係る第５の実施の形態について、図１４〜図１５に基づいて説明する。尚、前記第１の実施の形態と実質的に同様の構成要素に関しては説明を省略し、異なる部分について述べる。図１４は、半導体記憶装置の第５の実施の形態の概略を示す概略図である。
【０１８６】
本例の半導体記憶装置２６０は、図１４（Ａ）に示すように、メモリセル部２６２ａ・２６２ｂと、このメモリセル部２６２ａとメモリセル部２６２ｂとの間に配設されたメインワード線部２６４と、を含み構成される。即ち、この図１４に示すレイアウトは、上記第１の実施の形態における図２のBLOCK ７、８間のメイン行選択デコーダ４０の領域の平面図を拡大したものに相当する。
【０１８７】
従って、メモリセル部２６２ａ・２６２ｂには、各々ｍ×ｎ行のメモリセル２６３が複数整列配置され、このメインワード線部２６４には、メインワード線を活性化させる駆動素子であるドライバ等が内蔵されることとなる。このドライバは、一般には一対のインバータ、ＮＡＮＤゲート等で形成されることが多い。
【０１８８】
このため、このような論理素子を構成するＮｃｈトランジスタ、Ｐｃｈトランジスタが、メインワード線部２６４に多数配置することになるが、この配置構成は、図１４のようになる。即ち、一方のメモリセル部２６２ａ側には、Ｐｃｈ領域２６６ａを形成し、順にＮｃｈ領域２６８ａ、Ｐｃｈ領域２６６ｂ、Ｎｃｈ領域２６８ｂを形成している。このようにして、Ｎｃｈ領域２６８ａ、２６８ｂをメモリセル部２６２ａ・２６２ｂのメモリセル２６３のＮｃｈ領域２６３（Ｎ）から分離した構成とし、Ｐｃｈ領域２６６ａ、２６６ｂは、メモリセル部２６２ａ・２６２ｂのメモリセル２６３のＰｃｈ領域２６３（Ｐ）と接続された構成としている。
【０１８９】
ここで、Ｐ型の基板電流とＮ型の基板電流を比較すると、Ｎｃｈの方が約１桁大きいので、Ｐｃｈの方を繋いだとしても、さほどの影響はなく、むしろＮｃｈ同士を分離したことによって、メモリセル部２６２とメインワード線部２６４との間の電流の流れを大幅に遮断できることの効果の方が大きい。これによって、ＧＮＤを含むＮｃｈ領域は確実に分散する。
【０１９０】
従来は、メインワード線は、大きいドライバー部分のウエルとメモリセルのウエルとが共通するので、電位の変動に従い、大電流を必要とするドライバーを駆動する時に、必ずウエルを伝わって、メモリセルの電位を押し上げたり、引き下げたりしてしまい、誤動作が起きやすかった。これに対し本例では、大きな電流経路を有するメインワード線部２６４とメモリセル部２６２の電位と完全に遮断してしまうので、誤動作が生じる可能性を低減できる。
【０１９１】
また、図１４（Ｂ）及び図１５に示すように、ストッパー（細いウエル領域）を付けて、メインワード線部２６４の基板のＮｃｈ領域を分離しているので、ストッパーで電位を落とすことによって、そこで電位変化を起こさないようにできる。さらに、面積を増大させることなしに、この部分のＮｔａｐ（図１４（Ｂ））を大きくとれる。
【０１９２】
また、図１５に示すように、Ｐｃｈ領域２６６とＮｃｈ領域２６８を図示のように分けることによって、中央部に寄せた小さい論理素子２６９は、中央部で繋ぎ、大きい論理素子２６７は、端部側で繋ぐことで、配線密度を横に延ばすことができる。さらに、完全に分離させてチップ面積が増大するような事態を回避できる。
【０１９３】
［第６の実施の形態］
次に、本発明に係る第６の実施の形態、第１〜第５の実施の形態のいずれかの半導体記憶装置を含んで構成される半導体装置について、図１６を参照して説明する。
【０１９４】
図１６に示す半導体装置３００は、プログラムメモリとして機能する第１の半導体記憶装置３１０と、データメモリとして機能する第２の半導体記憶装置３１２とを含んでいる。これら第１，第２の半導体記憶装置３１０，３１２は共に、第１〜第６の実施の形態のいずれかと同じであり、ＳＲＡＭとして構成されている。なお、第１，第２の半導体記憶装置３１０，３１２の具体的な組合せとしては、この他、ＤＲＡＭ回路、フラッシュメモリー回路とを組合せてもよい。
【０１９５】
この半導体装置３００にはさらに、その制御を司るＣＰＵ３１４が設けられ、このＣＰＵ３１４のバスラインには、第１，第２の半導体記憶装置３１０，３１２の他、下記の各種回路が接続されている。ＲＡＭ  はデータを一時的に蓄えるであり、発振器３１４は基準クロック等を出力する。入出力回路３１６はデータ、制御信号を入出力するものであり、電源回路３１８は各部に必要な電力を供給するものである。
【０１９６】
本例の半導体装置３００にあっては、第１，第２の半導体記憶装置３１０，３１２にて低面積化、誤動作の低減が可能な半導体装置を提供できる。特に第１，第２の半導体記憶装置３１０，３１２を図５〜図１５のいずれかに示す構成とすれば、半導体装置全体としての低面積化に寄与できるなどの利点がある。
【０１９７】
このような半導体装置としては例えばメモリー混載ロジックＬＳＩ、各種の信号処理ＬＳＩ等が挙げられる。この場合、その他の回路３２として、ＤＳＰ回路、割込コントロール回路、エミュレータインターフェース回路、シリアルコミュニケーションインターフェース回路、誤り訂正回路、タイマー回路、ホスト転送回路、復調回路等を形成すればよい。
【０１９８】
このような構成の半導体記憶装置を含む電子機器として、例えば、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、携帯電話、ワードプロセッサ、電子手帳、電子卓上計算機、カーナビゲーション装置、腕時計、時計、各種計測機器などを挙げることができる。
【０１９９】
尚、本発明に係る装置と方法は、そのいくつかの特定の実施の形態に従って説明してきたが、当業者は本発明の主旨及び範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。例えば、
上述した各実施の形態においては、行冗長メモリセル、列冗長メモリセルを各々メモリセルアレイブロックの列方向及び行方向に沿って形成したが、これに限らず、メモリセルアレイブロックの正規メモリセルと対応して形成してあれば、列方向のみもしくは行方向のみに形成しても良い。また、冗長メモリセルは正規メモリセルの近傍に限らず、他の箇所に形成しても良い。
【０２００】
上記実施の形態１においては、メモリセルアレイを１６個のブロックに分割しているが、この分割数は設計的なパラメータによって決定されるもので１６分割に限られるものではなく、例えば４、８、２４、３２、６４等でも良い。
【０２０１】
メモリセルの接地線とワード線は、低抵抗の物質であれば高融点金属例えばＭｏ、Ｃｏ、Ｎｉ、Ｔａ等のポリサイドでもよいし、これらのシリサイドでもよい。
【０２０２】
以上の説明ではＳＲＡＭを用いて説明したが、本発明はこれに限定されるものではなく、デバイデットワード線方式を用いればＤＲＡＭ、ＥＥＰＲＯＭ等でも応用可能である。また、プリチャージ回路としては、ディスチャージ回路を設けて、待機時にはビット線対ＢＬ・／ＢＬをＬレベルに固定し、選択時の直前にプリチャージするような構成であっても良い。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の実施の形態の一例を示す概略図である。
【図２】本発明に係る半導体記憶装置の全体構成、ブロック分割を説明するための概略説明図である。
【図３】図１に示す半導体記憶装置の詳細を示し、図２に示す１６個のブロックのうちの２つのブロックを拡大して示す概略説明図である。
【図４】図３の回路図のサブ行選択デコーダの詳細を示すブロック図である。
【図５】図４のブロック図の詳細を示す回路図である。
【図６】本発明の第１の実施の形態に係る半導体記憶装置のレイアウトの一例を示す概略図である。
【図７】本発明の第２の実施の形態に係る半導体記憶装置のレイアウトの一例を示す概略図である。
【図８】図７の概略図の一部を拡大した平面図である。
【図９】本発明の第３の実施の形態に係る半導体記憶装置のレイアウトの一例を示す概略図である。
【図１０】本発明の第４の実施の形態に係る半導体記憶装置のレイアウトの一例を示す概略図である。
【図１１】図１０の概略図の一部を拡大した平面図である。
【図１２】図１０の概略図の詳細を示す平面図である。
【図１３】図１０の半導体記憶装置の一部の断面構造の詳細を示す断面図である。
【図１４】同図（Ａ）は、本発明の第５の実施の形態に係る半導体記憶装置のレイアウトの一例を示す概略図であり、同図（Ｂ）はその概略断面図である。
【図１５】図１４（Ａ）の半導体記憶装置のレイアウトの詳細を示す平面図である。
【図１６】本発明の半導体記憶装置が用いられる半導体装置のブロック図である。
【図１７】従来の半導体記憶装置を示す回路図である。
【図１８】従来の半導体記憶装置のレイアウト例を示す概略説明図である。
【符号の説明】
１  半導体記憶装置
１０  メモリセルアレイブロック
１２  メモリセル（Ｍｎ，Ｍｎ＋１，Ｍｎ＋２，Ｍｎ＋３）
１６  カラムゲート
１７  ラッチ回路
１８  プリチャージ回路
３０  メインワード線（ＭＷＬｎ−１，ＭＷＬｎ，ＭＷＬｎ＋１，ＭＷＬｎ＋２，ＭＷＬｎ＋３，ＭＷＬｎ＋４）
３２  サブワード線
３４  サブ行アドレス信号線
３８  ブロック選択信号線
４０  メイン行選択デコーダ
５０  サブ行選択デコーダ群（Ｓｎ，Ｓｎ＋１，Ｓｎ＋２，Ｓｎ＋３）
５２  サブデコーダ
５５  Ｎｃｈトランジスタ
５６  トランスミッションゲート
５７  Ｎｃｈトランジスタ
５８  Ｐｃｈトランジスタ
６０  ブロック選択デコーダ
７０  カラム選択デコーダ
１００  メイン行アドレスデコーダ
１１４  第３の金属配線
１１６  ＡＬＡ配線
１１８  ＡＬＣ配線
１２０  フィールド領域
Ａ、Ｂ、Ｃ、Ｄ  配線層
【図１】
0003972509.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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