(57)【特許請求の範囲】
【請求項１】
集積回路において用いられる導電性障壁であって、
基板と、
該基板上に重なるタンタル（Ｔａ）を含む第１の障壁層と、
該第１の障壁層上に重なるイリジウム（Ｉｒ）膜と、
前記Ｉｒ膜上に重なるチタン（Ｔｉ）膜と、を備え、
該Ｔｉ膜が高いアニール温度におけるヒロック領域の形成を抑制するとともに、前記Ｉｒ膜と前記第１の障壁層との組合せが、前記基板への酸素の相互拡散に抵抗する、導電性障壁。
【請求項２】
前記基板の材料が、シリコン、ポリシリコン、二酸化ケイ素、およびケイ素−ゲルマニウム化合物からなる材料の群から選択され、それにより前記第１の障壁層がＩｒケイ化生成物の形成を妨げる、請求項１に記載の導電性障壁。
【請求項３】
前記第１の障壁層の材料が、Ｔａおよび窒化タンタル（ＴａＮ）からなる材料の群から選択される、請求項１に記載の導電性障壁。
【請求項４】
前記第１の障壁層が１０から１００ナノメートル（ｎｍ）の範囲の厚さを有する、請求項３に記載の導電性障壁。
【請求項５】
前記第１の障壁層と前記基板との間に挿入される第２の障壁層をさらに備え、
該第１の障壁層がＴａＮであり、
該第２の障壁層がＴａである、請求項３に記載の導電性障壁。
【請求項６】
前記第１および第２の障壁層が、合わせて２０から２００ｎｍの範囲の厚さを有し、該第２の障壁層が１０から１００ｎｍの範囲の厚さを有する、請求項５に記載の導電性障壁。
【請求項７】
前記Ｔｉ膜上に重なる強誘電膜と、
該強誘電膜上に重なる導電金属膜製の上部電極と、をさらに備え、
該強誘電膜が該上部電極と前記Ｉｒ膜との間において電荷を蓄積することができる、請求項１に記載の導電性障壁。
【請求項８】
前記Ｉｒ膜が、２０から２００ｎｍの範囲の厚さを有する、請求項１に記載の導電性障壁。
【請求項９】
前記Ｔｉ膜が、５から２５ｎｍの範囲の厚さを有する、請求項１に記載の導電性障壁。
【請求項１０】
集積回路基板上に重なる高い温度安定導電性障壁を形成するための方法であって、該方法は、
ａ）  該基板上に重なるタンタル（Ｔａ）を含む第１の障壁層を堆積する工程と、
ｂ）  該第１の障壁層上に重なるイリジウム（Ｉｒ）膜を堆積し、それにより該基板との相互作用に抵抗する多層障壁構造が形成される工程と、
ｃ）  該Ｉｒ膜上に重なるチタン（Ｔｉ）の層を堆積し、それによりヒロックの形成が抑制される工程と、
を包含する、方法。
【請求項１１】
前記工程ｃ）に続くさらなる工程として、
ｄ）  前記Ｔｉ層上に重なる強誘電材料を堆積する工程と、
ｅ）  該強誘電材料上に重なる上部電極を堆積し、それにより強誘電キャパシタが形成される工程と、
を包含する、請求項１０に記載の方法。
【請求項１２】
前記工程ａ）が、Ｔａおよび窒化タンタル（ＴａＮ）からなる材料の群から選択される材料の第１の障壁層を堆積する工程を含む、請求項１０に記載の方法。
【請求項１３】
前記工程ａ）が、前記第１の障壁層を、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択される堆積方法を用いて堆積する工程を含む、請求項１２に記載の方法。
【請求項１４】
前記工程ａ）が、Ｎ2に対するＡｒのフローをＡｒ：Ｎ2＝１：Ｘ（ここでＸは１以上である）として、前記ＴａＮをスパッタリングにより堆積する工程を含む、請求項１３に記載の方法。
【請求項１５】
前記工程ａ）の前に行われるさらなる工程として、
前記基板上に重なる第２の障壁層を堆積する工程であって、該第２の障壁層材料は、ＴａおよびＴａＮからなる群から選択され、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択される堆積方法を用いて堆積される工程を含む、請求項１４に記載の方法。
【請求項１６】
前記第２の障壁層を堆積する工程が、Ｎ2に対するＡｒのフローをＡｒ：Ｎ2＝１：Ｘ（ここでＸは１よりも小さい）として、前記ＴａＮをスパッタリング堆積する工程を含む、請求項１５に記載の方法。
【請求項１７】
前記第１および第２の障壁層を堆積する工程が、該第１および第２の障壁層を、合わせて２０から２００ｎｍの範囲の厚さを有するように堆積する工程を含む、請求項１５に記載の方法。
【請求項１８】
前記第２の障壁層を堆積する工程が、該第２の障壁層を１０から１００ｎｍの範囲の厚さを有するように堆積する工程を含む、請求項１７に記載の方法。
【請求項１９】
前記工程ａ）が、窒素リッチな雰囲気においてＴａＮを堆積して、ＴａＮｘ（ここで１＜Ｘ＜２である）を形成し、それにより障壁および接着特性が改善される工程を含む、請求項１２に記載の方法。
【請求項２０】
前記工程ｂ）が、前記Ｉｒ膜を２００から５００°Ｃの範囲の温度において堆積する工程を含む、請求項１０に記載の方法。
【請求項２１】
前記工程ｂ）が、Ｉｒ堆積方法をＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択する工程を含む、請求項１０に記載の方法。
【請求項２２】
前記工程ｂ）が、前記Ｉｒ膜が２０から２００ｎｍの範囲の厚さにおいて堆積される工程を含む、請求項１０に記載の方法。
【請求項２３】
前記工程ｃ）が、前記Ｔｉ層をＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択される堆積方法により堆積する工程を含む、請求項１０に記載の方法。
【請求項２４】
前記工程ｃ）が、前記Ｔｉ層が５から２５ｎｍの範囲の厚さを有するように堆積される工程を含む、請求項１０に記載の方法。
【請求項２５】
前記工程ｃ）に続くさらなる工程として、
ｃ１）  前記工程ｂ）および前記工程ｃ）において堆積された前記各層を、６００から８００°Ｃの範囲の温度において、Ａｒおよび真空雰囲気からなる群から選択される雰囲気条件にてアニールする工程を含む、請求項１０に記載の方法。
【請求項２６】
前記基板材料が、シリコン、ポリシリコン、二酸化ケイ素、およびケイ素−ゲルマニウム化合物からなる材料の群から選択される、請求項１０に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概して集積回路（ＩＣ）の製造に関し、より詳細には、強誘電デバイス内の電極として使用するためのイリジウム（Ｉｒ）およびタンタル（Ｔａ）を用いた導電性障壁の製造に関する。
【０００２】
【従来の技術】
白金（Ｐｔ）および他の貴金属が、ＩＣ強誘電体キャパシタに用いられている。貴金属を用いるのは、貴金属固有の耐薬品性による。この性質は、高温酸素アニーリング条件下で特に望ましく、例えば、強誘電体キャパシタの製造で見られるような条件下が望ましい。また、貴金属と、ぺロブスカイト金属酸化物のような強誘電体材料との間の化学的相互作用は、無視し得る程度である。
【０００３】
特に、上記貴金属は、強誘電体材料により分離された導電性電極対として、用いられている。片方、あるいは両方の電極は、しばしば、トランジスタ電極に接続されているか、または、ＩＣ内の導電性トレースに接続されている。周知のように、これらの強誘電体デバイスは、電極に印加される電圧に応じて分極可能であり、電荷と電圧との関係は、ヒステリシスループで表される。メモリデバイスで用いられる場合、分極した強誘電体デバイスは、「１」または「０」を示すのに用いることができる。これらのメモリデバイスは、しばしば、ｆｅｒｒｏ−ＲＡＭ、またはＦＲＡＭと呼ばれる。強誘電体デバイスは不揮発性である。すなわち、デバイスは、強誘電体が埋め込まれているＩＣの電力が取り除かれた後でも、分極状態を保つ。
【０００４】
金属の使用には問題があり、貴金属電極の使用にさえも問題がある。Ｐｔは、おそらく最も幅広く使用されている貴金属であり、酸素を拡散させ、特に高温アニーリングプロセスにおいて酸素を拡散させる。Ｐｔを通じての酸素の拡散は、隣接する障壁および基板材料の酸化という結果を招く。典型的に、隣接する基板材料は、シリコンまたは二酸化ケイ素である。酸化は、Ｐｔと、隣接する層との間の接着を劣化させる結果を招き得る。酸化はまた、隣接し合う層の間の導電性に介在し得る。シリコン基板は、酸素拡散の結果として発生する問題に、特に影響を受けやすい。最終的には、メモリ特性が劣化した強誘電体デバイスという結果となり得る。あるいは、強誘電体デバイスの劣化を防ぐために、ＩＣアニーリングプロセスの温度を制限しなければならない。
【０００５】
ＩＣの製造で貴金属を導電性膜として使用することに関連した、相互拡散、接着、および導電性の問題を改善するために、様々な手法が試されてきた。チタン（Ｔｉ）層、酸化チタン（ＴｉＯ2）層および窒化チタン（ＴｉＮ）層が、酸素の相互拡散を抑制するために、貴金属とシリコン（Ｓｉ）基板との間に挿入された。しかしながら、Ｔｉ層は、概して、アニーリング温度が摂氏６００度未満においてのみ、効果的である。摂氏６００度のアニーリングの後、Ｐｔは、Ｔｉ層全体に拡散してシリコンと反応し、ケイ化生成物を形成する。さらに、Ｐｔは、酸素の拡散を止めることができない。高温アニーリングの後、シリコン表面上に、シリコンと電極との間の接触を絶縁する、酸化シリコンの薄膜が形成され得る。
【０００６】
Ｐｔ金属膜のアニーリングに関連するその他の問題として、ピーリングとヒロック（ｈｉｌｌｏｃｋ）の形成がある。これら両方の問題は、Ｐｔと隣接するＩＣ層との間の高温アニーリングにおける、熱膨張および応力の相違に関する。Ｐｔ膜上に重なるＴｉ層は、Ｐｔ膜の応力を減少し、ヒロックの形成を抑制することが知られている。
【０００７】
Ｉｒもまた、酸素の相互拡散問題を解決する試みに用いられてきた。Ｉｒは、化学的に安定しており、高い溶解温度を有する。Ｐｔと比較すると、Ｉｒは、酸化および酸素拡散に一層抵抗力がある。さらに、酸化した場合でさえ、酸化イリジウムは導電性を保つ。Ｔｉに隣接して積層した時、Ｉｒ／Ｔｉ障壁は、酸素相互拡散に対して高い不透過性を有する。しかしながら、Ｉｒは、Ｔｉを通じて拡散し得る。Ｐｔと同様にＩｒは、シリコンおよび酸化ケイ素に対して、高い反応性を有する。従って、Ｉｒ／Ｔｉ二分子層、またはＩｒ／ＴｉＮ障壁は、理想的な障壁金属ではない。
【０００８】
Ｚｈａｎｇらにより発明され、１９９９年３月５日に出願された「Ｉｒｉｄｉｕｍ  Ｃｏｍｐｏｓｉｔｅ  Ｂａｒｒｉｅｒ  Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓａｍｅ」と題する、同時係属中の米国特許出願第０９／２６３，９７０号では、相互拡散に抵抗するＩｒ複合膜が開示されている。
【０００９】
【発明が解決しようとする課題】
ＩＣの製造において、Ｉｒを導電体、導電性障壁、または電極として用いるための方法の開発が望まれている。このＩｒを、下地となるＳｉ基板への相互作用なしで使用することが望まれている。
【００１０】
Ｉｒ膜を挿入膜と積層し、Ｉｒがシリコン基板と相互作用することを防ぐことが望まれている。Ｉｒの層を含む多層膜が、高いアニール温度で、酸素の相互拡散に抵抗できることが望まれている。Ｉｒを含む多層膜がピーリング問題およびヒロック形成に影響を受けにくいことも望まれている。
【００１１】
【課題を解決するための手段】
本発明の１局面によると、集積回路において用いられる導電性障壁は、基板と、基板上に重なるタンタル（Ｔａ）を含む第１の障壁層と、第１の障壁層上に重なるイリジウム（Ｉｒ）膜とを備え、Ｉｒ膜と第１の障壁層との組合せが、基板への酸素の相互拡散に抵抗する。
【００１２】
１つの実施形態において、Ｉｒ膜上に重なるチタン（Ｔｉ）膜をさらに備え、Ｔｉ膜が高いアニール温度におけるヒロック領域の形成を抑制する。
【００１３】
１つの実施形態において、基板の材料が、シリコン、ポリシリコン、二酸化ケイ素、およびケイ素−ゲルマニウム化合物からなる材料の群から選択され、それにより障壁層がＩｒケイ化生成物の形成を妨げる。
【００１４】
１つの実施形態において、第１の障壁層の材料が、Ｔａおよび窒化タンタル（ＴａＮ）からなる材料の群から選択される。
【００１５】
１つの実施形態において、第１の障壁層が約１０から１００ナノメートル（ｎｍ）の範囲の厚さを有する。
【００１６】
１つの実施形態において、第１の障壁層と基板との間に挿入される第２の障壁層をさらに備え、第１の障壁層がＴａＮであり、第２の障壁層がＴａである。
【００１７】
１つの実施形態において、第１および第２の障壁層が、合わせて約２０から２００ｎｍの範囲の厚さを有し、第２の障壁層が約１０から１００ｎｍの範囲の厚さを有する。
【００１８】
１つの実施形態において、Ｉｒ膜上に重なる強誘電膜と、強誘電膜上に重なる導電金属膜とをさらに備え、それにより強誘電膜が上部電極とＩｒ電極との間において電荷を蓄積することができる。
【００１９】
１つの実施形態において、Ｉｒ膜が、約２０から２００ｎｍの範囲の厚さを有する。
【００２０】
１つの実施形態において、Ｔｉ膜が、約５から２５ｎｍの範囲の厚さを有する。
【００２１】
本発明のさらに別の局面によると、集積回路基板上に重なる高い温度安定導電性障壁を形成するための方法は、ａ）  基板上に重なるタンタル（Ｔａ）を含む第１の障壁層を堆積する工程と、ｂ）  第１の障壁層上に重なるイリジウム（Ｉｒ）膜を堆積し、それにより基板との相互作用に抵抗する多層障壁構造が形成される工程とを包含する。
【００２２】
１つの実施形態において、工程ｂ）に続くさらなる工程として、ｃ）  Ｉｒ膜上に重なるチタン（Ｔｉ）の層を堆積し、それによりヒロックの形成が抑制される工程を包含する。
【００２３】
１つの実施形態において、工程ｃ）に続くさらなる工程として、ｄ）  Ｔｉ層上に重なる強誘電材料を堆積する工程と、ｅ）  強誘電材料上に重なる導電上部電極を堆積し、それにより強誘電キャパシタが形成される工程とを包含し、強誘電キャパシタが形成される。
【００２４】
１つの実施形態において、工程ａ）が、Ｔａおよび窒化タンタル（ＴａＮ）からなる材料の群から選択される材料の第１の障壁層を堆積する工程を含む。
【００２５】
１つの実施形態において、工程ａ）が、第１の障壁層を、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択される堆積方法を用いて堆積する工程を含む。
【００２６】
１つの実施形態において、工程ａ）が、第１の障壁層を、Ｎ2に対するＡｒのフローをＡｒ：Ｎ2＝１：Ｘ（ここでＸは１以上である）として、ＰＶＤスパッタリングにより堆積する工程を含む。
【００２７】
１つの実施形態において、工程ａ）の前に行われるさらなる工程として、
基板上に重なる第２の障壁層を堆積する工程であって、第２の障壁層材料は、ＴａおよびＴａＮからなる群から選択され、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択される堆積方法を用いて堆積される工程を含む。
【００２８】
１つの実施形態において、第２の障壁層を堆積する工程が、Ｎ2に対するＡｒのフローをＡｒ：Ｎ2＝１：Ｘ（ここでＸは１よりも小さい）として、ＴａＮをスパッタリング堆積する工程を含む。
【００２９】
１つの実施形態において、第１および第２の障壁層を堆積する工程が、第１および第２の障壁層を、合わせて約２０から２００ｎｍの範囲の厚さを有するように堆積する工程を含む。
【００３０】
１つの実施形態において、第２の障壁層を堆積する工程が、第２の障壁層を約１０から１００ｎｍの範囲の厚さを有するように堆積する工程を含む。
【００３１】
１つの実施形態において、工程ａ）が、窒素リッチな雰囲気においてＴａＮを堆積して、ＴａＮｘ（ここで１＜Ｘ＜２である）を形成し、それにより障壁および接着特性が改善される工程を含む。
【００３２】
１つの実施形態において、工程ｂ）が、Ｉｒ膜を約２００から５００°Ｃの範囲の温度において堆積する工程を含む。
【００３３】
１つの実施形態において、工程ｂ）が、Ｉｒ堆積方法をＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択する工程を含む。
【００３４】
１つの実施形態において、工程ｂ）が、Ｉｒ膜が約２０から２００ｎｍの範囲の厚さにおいて堆積される工程を含む。
【００３５】
１つの実施形態において、工程ｃ）が、Ｔｉ層をＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択される堆積方法により堆積する工程を含む。
【００３６】
１つの実施形態において、工程ｃ）が、Ｔｉ層が約５から２５ｎｍの範囲の厚さを有するように堆積される工程を含む。
【００３７】
１つの実施形態において、工程ｃ）に続くさらなる工程として、ｃ１）  工程ｂ）および工程ｃ）において堆積された各層を、約６００から８００°Ｃの範囲の温度において、Ａｒおよび真空雰囲気からなる群から選択される雰囲気条件にてアニールする工程を含む。
【００３８】
１つの実施形態において、基板材料が、シリコン、ポリシリコン、二酸化ケイ素、およびケイ素−ゲルマニウム化合物からなる材料の群から選択される。
【００３９】
上記を鑑みて、本発明においては、下にあるシリコン基板と、基板上に重なる、タンタル（Ｔａ）を含む第１の障壁膜と、約２０から２００ナノメートル（ｎｍ）の範囲の厚さを有する、第１の障壁膜上のイリジウム（Ｉｒ）膜とを含む、導電の障壁または電極が提供される。Ｉｒ膜および第１の障壁膜の組合せは、シリコンへの酸素の相互拡散に抵抗する。本発明のいくつかの局面では、チタン（Ｔｉ）膜がＩｒ膜上に重なる。Ｔｉ層は、約５から２５ｎｍの範囲の厚さを有する。Ｔｉ膜は、高いアニール温度におけるヒロック領域の形成を抑制する。
【００４０】
第１の障壁膜は、Ｔａおよび窒化タンタル（ＴａＮ）からなる材料の群から選択され、約１０から１００ナノメートル（ｎｍ）の範囲の厚さを有する。
【００４１】
本発明のいくつかの局面では、第２の障壁層が第１の障壁層とシリコン基板との間に挿入される。代表的には、第１の障壁層はＴａＮであり、第２の障壁層はＴａである。第１および第２の障壁層は、合わせて約２０から２００ｎｍの範囲の厚さを有し、第２の障壁層の厚さは約１０から１００ｎｍの範囲内にある。
【００４２】
上述の導電性障壁は、強誘電デバイスの形成によく適しており、導電性障壁は少なくとも１つの電極として働く。次に、強誘電膜がＩｒ膜上に重なり、そして多層膜であり得る導電金属膜が強誘電膜上に重なる。このように、強誘電膜を酸素雰囲気条件において高温度にてアニールし、そのメモリに関する電荷蓄積特性を向上させることができる。
【００４３】
集積回路基板上に重なる高い温度安定導電性障壁を形成するための方法もまた提供される。方法は、
ａ）  基板上に重なるタンタル（Ｔａ）を含む第１の障壁層を堆積する工程と、
ｂ）  第１の障壁層上に重なるイリジウム（Ｉｒ）膜を堆積し、それにより基板との相互作用に抵抗する多層構造が形成される工程とを含む。
【００４４】
任意に、
ｃ）  Ｉｒ電極上に重なるチタン（Ｔｉ）の層を堆積し、それによりヒロックの形成が抑制される工程が、工程ｂ）にさらに続く。
【００４５】
工程ａ）は、化学気相成長法（ＣＶＤ）、スパッタリングを含む物理気相成長法（ＰＶＤ）、および有機金属ＣＶＤ（ＭＯＣＶＤ）からなる群から選択される堆積方法を用いて第１の障壁層を堆積する工程を含む。ＰＶＤスパッタリングにより堆積される場合、Ｎ2に対するＡｒのフローはＡｒ：Ｎ2＝１：Ｘ（ここでＸは１以上である）として用いられる。
【００４６】
工程ｂ）は、約２００から５００°Ｃの範囲の温度において、ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択される堆積方法を用いてＩｒ膜を堆積する工程を含む。
【００４７】
本発明の１つの局面において、
ｃ１）  工程ｂ）およびｃ）で堆積された層を、約６００から８００°Ｃの範囲の温度において、Ａｒおよび真空雰囲気からなる群から選択される雰囲気条件にてアニールする工程が、工程ｃ）にさらに続く。
【００４８】
【発明の実施の形態】
図１から図４は、集積回路における導電性障壁層の形成における工程を示す。導電性障壁１０は電極、特に強誘電デバイスにおける電極としての使用に適する。図１は導電性障壁１０を示す。導電性障壁１０は、基板１２、基板１２上に重なるタンタル（Ｔａ）を含む第１の障壁膜１４、および第１の障壁膜１４上に重なるイリジウム（Ｉｒ）膜１６を含む。Ｉｒ膜１６および第１の障壁膜１４の組合せは、基板１２への酸素の相互拡散に抵抗する。
【００４９】
基板１２の材料は、シリコン、ポリシリコン、二酸化ケイ素、およびケイ素−ゲルマニウム化合物から成る材料群より選択され、これにより、第１障壁層１４は、Ｉｒケイ化生成物の形成を防ぐ。第１障壁膜１４は、Ｔａ、窒化タンタルケイ素（ＴａＳｉＮ）、および窒化タンタル（ＴａＮ）から成る材料群より選択される。第１障壁層１４は、約１０〜１００ナノメートル（ｎｍ）の厚み１８を有する。Ｉｒ膜１６は約２０から２００ｎｍの範囲の厚さ２０を有する。
【００５０】
図２は、ヒロック抑制層を追加した状態を示す。チタン（Ｔｉ）膜２２は、Ｉｒ膜１６上に重なる。Ｔｉ膜２２は、高いアニール温度におけるヒロック領域の形成を抑制する。Ｔｉ層２２は、約５から２５ｎｍの範囲の厚さ２４を有する。好ましくは、厚さ２４は約１０ｎｍよりも小さい。
【００５１】
図３は、本発明の多層導電性障壁の他の好ましい実施の形態を示す。第２の障壁層３０は、第１の障壁層１４と基板１２との間に挿入される。代表的には、第１の障壁層１４はＴａＮであり、第２の障壁層３０はＴａである。第１の障壁層１４および第２の障壁層３０は、合わせて約２０から２００ｎｍの範囲の厚さ３２を有する。第２の障壁層３０は、約１０から１００ｎｍの範囲の厚さ３４を有する。
【００５２】
図４は、図１の導電性障壁１０が強誘電デバイス電極として用いられる強誘導デバイス３８を示す。強誘電膜４０は、Ｉｒ膜１６上に重なる。導電金属膜４２は、強誘電膜４０上に重なる。導電金属膜４２は、本発明のいくつかの局面において多層電極である。あるいは、図示していないが、導電金属膜４２は上述した導電性障壁１０のような導電性障壁である。また他の実施の形態においては、図示していないが、Ｔｉ層２２が図２のようにＩｒ層１６上に重なる。強誘電膜４０は、上記上部電極４２とＩｒ電極１６との間におけるメモリアプリケーションのために電荷を蓄積することができる。本発明のいくつかの局面において、第２の障壁３０（図示せず）は、図３のように第１の障壁１４を基板１２から分離する。
【００５３】
図５および図６は、アニールする前および後の本発明の導電性障壁膜のオージェ電子分光学（ＡＥＳ）スペクトルを示す図である。ＡＥＳスペクトルは元素組成を特徴づけるために用いられる。イオンスパッタリングと合わせて用いれば、ＡＥＳによってサンプルを詳細に特徴づけることができる。詳細には、図５はアニールする前のＩｒ／ＴａＮ障壁のＡＥＳスペクトルである。本明細書中で用いられる記号「／」は、異なる複数の膜の積層関係を示す。図６は、アニールした後のＡＥＳスペクトルである。ＴａおよびＮの分布パターンが特に興味深いものになっている。ＴａおよびＮ分布において変化がないことは、７００°Ｃでの酸素アニールの結果としてＩｒとＴａＮ層との間に相互拡散が起こっていないことを示し、またＴａＮおよびＳｉとの間に相互拡散が起こっていないことをも示している。同様に、図５および６はまた、ＩｒとＴａＮとＳｉ層との間に相互拡散がないことも示す。
【００５４】
図７は、アニールする前および後の本発明の障壁層のＸ線回折（ＸＲＤ）スペクトルを示す。下側のスペクトルは、Ｉｒの層がシリコンの上に堆積され、６５０°Ｃにてアニールされた場合を表す。イリジウム膜は完全にＳｉに反応しており、ケイ化イリジウムを形成している。中間のスペクトルは、酸素雰囲気において６５０°Ｃにてアニールされた、本発明のＩｒ／ＴａＮ／Ｓｉ障壁である。ケイ化イリジウムピークは存在せず、ＩｒとＳｉとの間に反応は見られない。上側のスペクトルは、７００°ＣにてアニールされたＩｒ／ＴａＮ／Ｓｉ障壁である。ケイ化イリジウムピークは観測されていない。観測されたＳｉの唯一のピークは、Ｓｉ層の領域に現われるヒロック形成によるものと考えられる。
【００５５】
図８および図９は、その上にＴｉ層を用いた、本発明の障壁層におけるヒロックの抑制を示す図である。図８は、酸素雰囲気条件において７００°Ｃにてアニールした結果としてヒロックが起こった場合のＩｒ／ＴａＮ／Ｓｉ障壁を示す。図９は、同じ膜が約８ｎｍのＴｉ層を上に有する場合に可能である、ヒロックの抑制を示している。
【００５６】
図１０および図１１は、酸素雰囲気において、様々な温度にて５分間アニールした後の本発明の障壁のオーム接触特性を示す図である。図１０は、ＩｒがＴａＮ上に重なり、ＴａＮがＴａ上に重なり、そしてＴａがＳｉ上に重なる場合の障壁のオーム接触特性を示す。図１１は、様々なアニール温度における、Ｓｉ上のＩｒ／ＴａＮ障壁のオーム接触特性を示す。５分間の６５０°Ｃの酸素アニールの後、両膜がＳｉ基板との良好なオーム接触を維持することがわかる。すなわち、高温度のアニールの後であっても、シリコンと障壁金属との間に良好な電気的接触が保たれる。
【００５７】
図１２は、高い温度安定性を有する導電性障壁を形成するための方法を示すフローチャートである。工程１００は、集積回路基板を提供する。基板材料は、シリコン、ポリシリコン、二酸化ケイ素、およびケイ素−ゲルマニウム化合物からなる材料の群から選択される。工程１０２は、基板の上に重なる、タンタル（Ｔａ）を含む第１の障壁層を堆積する。工程１０２は、Ｔａおよび窒化タンタル（ＴａＮ）からなる材料の群から選択された第１の障壁を堆積する工程を含む。化学気相成長法（ＣＶＤ）、スパッタリングを含む物理気相成長法（ＰＶＤ）、および有機金属ＣＶＤ（ＭＯＣＶＤ）からなる群から選択される堆積方法を用いて第１の障壁層を堆積する工程を含む。代表的には、工程１０２は窒素リッチな雰囲気においてＴａＮを堆積し、ＴａＮｘ（ここで１＜Ｘ＜２である）を形成する工程を含み、それにより障壁特性および接着特性が改善される。第１の障壁がＰＶＤスパッタリングにより堆積される場合、工程１０２はＮ2に対するＡｒのフローをＡｒ：Ｎ2＝１：Ｘ（ここでＸは１以上である）として用いる工程を含む。
【００５８】
工程１０４では、第１の障壁層上に重なるイリジウム（Ｉｒ）膜を堆積する。工程１０４は、約２００から５００°Ｃの範囲の温度において、ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択される堆積方法を用いてＩｒ膜を堆積する工程を含む。工程１０４は、約２０から２００ｎｍの範囲の厚さにて堆積されるＩｒ膜を含む。工程１０６において、基板との相互作用に抵抗する多層障壁構造の形成された完成品が提供される。
【００５９】
本発明のいくつかの局面は、工程１０４に続くさらなる工程を含む。工程１０５（図示せず）は、Ｉｒ膜上に重なるチタン（Ｔｉ）の層を堆積し、それによりヒロックの形成を抑制する。工程１０５は、ＰＶＤ、ＣＶＤ、およびＭＯＣＶＤからなる群から選択される堆積方法によりＴｉ層を堆積する工程を含む。Ｔｉ層は、約５から２５ｎｍの範囲の厚さに堆積され、この厚さは好ましくは１０ｎｍよりも小さい。Ｔｉのより薄い層は、Ｔｉと上方の強誘電材料との間の相互作用を減少させ、酸化チタン（ＴｉＯ）の形成を最小限に抑える。本発明のいくつかの局面において、さらなる工程が工程１０４に続く。工程１０５ａ（図示せず）は、工程１０４および１０５で堆積された層を、約６００から８００°Ｃの範囲の温度において、Ａｒおよび真空雰囲気からなる群から選択される雰囲気条件にてアニールする。
【００６０】
本発明のいくつかの局面において、さらなる工程が工程１０２の前に行われる。工程１００ａ（図示せず）では、基板上に重なる第２の障壁層を堆積する。第２の障壁層材料は、ＴａおよびＴａＮからなる群から選択される。第２の障壁層は、ＣＶＤ、ＰＶＤ、およびＭＯＣＶＤからなる群から選択される堆積方法を用いて堆積される。スパッタリング（ＰＶＤの一形態）の場合、工程１００ａにおいて、ＴａＮはＮ2に対するＡｒのフローをＡｒ：Ｎ2＝１：Ｘ（ここでＸは１よりも小さい）として堆積する。工程１００ａは、第２の障壁層を約１０から１００ｎｍの範囲の厚さに堆積する工程を含む。工程１００ａおよび１０２は、第１および第２の障壁層を合わせて約２０から２００ｎｍの範囲の厚さを有するように堆積する工程を含む。
【００６１】
図１３は、強誘電デバイス（例えば、強誘電キャパシタ）を形成するための方法を示すフローチャートである。工程２００は集積回路基板を提供する。工程２０２は、基板の上に重なる、タンタル（Ｔａ）を含む第１の障壁層を堆積する。工程２０４は第１の障壁層上に重なるイリジウム（Ｉｒ）膜を堆積する。本発明のいくつかの局面（図示せず）において、工程２０５は、工程２０４にて堆積されたＩｒ膜層上に重なるＴｉ層を堆積する。工程２０６は、Ｔｉ層が用いられる場合、Ｔｉ層上に重なる強誘電材料を堆積する。あるいは、工程２０６はＩｒ膜上に重なる強誘電材料を堆積する。工程２０８は強誘電材料上に重なる導電上部電極を堆積する。導電上部電極は任意の適切な導電体であり、上述のＩｒ導電性障壁または多層導電電極を含む。工程２１０において、強誘電キャパシタまたは他の強誘電デバイスが形成された完成品が提供される。
【００６２】
本発明により、強誘電キャパシタ電極として有用である高い温度安定性を有する導電性障壁が提供される。この導電性障壁は、アニールを含むＩＣプロセスにおいてイリジウム（Ｉｒ）金属を使用することを可能にする。シリコン基板を間にタンタル（Ｔａ）膜を介在させることにより、Ｉｒ膜から分離することは、層と層との間の拡散を抑制するために非常に効果的であることがわかっている。Ｉｒは、アニール中の酸素のシリコンへの相互拡散を防ぐ。ＴａまたはＴａＮ層は、Ｉｒのシリコンへの拡散を防ぐ。このＩｒ／ＴａＮ構造はシリコン界面を保護し、よって接着性、導電性、ヒロック、およびピーリングに関する問題が最小限に抑えられる。Ｉｒ／ＴａＮ上に重なるＴｉを用いる構造は、アニール中のヒロック形成の阻止に役立つ。多層Ｉｒ導電構造およびＩｒ強誘電電極の形成方法もまた、本発明により提供される。他の改変および実施形態は、当業者により明らかとなるであろう。
【００６３】
【発明の効果】
本発明により、強誘電電極または導電性障壁が、高温度のＩＣ製造プロセスにおけるＩｒの使用を可能にするために提供される。シリコン基板をＩｒから分離することは、相互拡散の抑制に対して非常に効果的であることはわかっている。Ｉｒは、アニール中の酸素のシリコンへの相互拡散を防ぐ。ＴａまたはＴａＮ層は、Ｉｒのシリコンへの拡散を防ぐ。このＩｒ／ＴａＮ構造はシリコン界面を保護し、よって接着性、導電性、ヒロック、およびピーリングに関する問題が最小限に抑えられる。Ｉｒ／ＴａＮ上に重なるＴｉを用いる構造は、アニール中のヒロック形成の阻止に役立つ。上述のＩｒ／ＴａＮ構造に関して他の改変が、当業者によってなされ得る。
【図面の簡単な説明】
【図１】集積回路内の導電性障壁層の形成における工程を示す図である。
【図２】集積回路内の導電性障壁層の形成における工程を示す図である。
【図３】集積回路内の導電性障壁層の形成における工程を示す図である。
【図４】集積回路内の導電性障壁層の形成における工程を示す図である。
【図５】アニールする前の本発明の導電性障壁膜のオージェ電子分光学（ＡＥＳ）スペクトルを示す図である。
【図６】アニールした後の本発明の導電性障壁膜のオージェ電子分光学（ＡＥＳ）スペクトルを示す図である。
【図７】アニールする前および後の本発明の導電性障壁膜のＸ線回折（ＸＲＤ）スペクトルを示す図である。
【図８】その上に重なるＴｉ層を用いた、本発明の障壁層におけるヒロックの抑制を示す図である。
【図９】その上に重なるＴｉ層を用いた、本発明の障壁層におけるヒロックの抑制を示す図である。
【図１０】酸素雰囲気において、様々な温度にて５分間アニールした後の本発明の障壁のオーム接触特性を示す図である。
【図１１】酸素雰囲気において、様々な温度にて５分間アニールした後の本発明の障壁のオーム接触特性を示す図である。
【図１２】高い温度安定性を有する導電性障壁を形成するための方法を示すフローチャートである。
【図１３】強誘電デバイスを形成するための方法を示すフローチャートである。
【符号の説明】
１０  導電性障壁
１２  基板
１４  障壁膜
１６  Ｉｒ膜
２２  チタン膜
３０  第２の障壁層
４０  強誘電膜
４２  導電金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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