(57)【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極の上面に積層される強誘電体膜とを備え、
前記強誘電体膜は、
誘電分極が局部的に整列したビットを含み、
前記ビットが、前記強誘電体膜を貫通してドメインを形成する
ことを特徴とする強誘電体を用いたプローブ型記憶媒体を有する強誘電体メモリ。
【請求項２】
前記強誘電体膜上面における前記ビットの上面の面積Ａは、
前記強誘電体膜の厚さｄに対して、Ａ≧ｄ２π／４の関係式を満足する
ことを特徴とする請求項１に記載の強誘電体を用いたプローブ型記憶媒体を有する強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリに係り、特に、プローブ型記憶媒体を有する強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体を利用したメモリは、ドメインが小さく、分極方向が速く変化するので、次世代メモリとして注目されている。従来の強誘電体をメモリに利用した例として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。
【０００３】
ＦｅＲＡＭは、強誘電体物質から構成されるキャパシタを用いて情報を記憶するものであり、所定温度以下で自発分極が起こり、外部電場により分極の大きさを制御し、さらに前記分極の方向を反転することができる。また、強誘電体物質から構成されるキャパシタは、ミクロン単位の大きさを有するので、誘電分極が起こるドメインの熱的安定性に大きな問題はない。ただし、メモリの大きさ、情報記録及び再生速度、並びに情報集積度において制約がある。
【０００４】
従って、メモリを小型化及び高集積化すると同時に情報記録及び再生速度を向上させるために、プローブ（ｐｒｏｂｅ）を用いて、情報を記録／再生できるメモリを開発しようという研究が進められている。
【０００５】
しかし、強誘電体を用いたプローブ型記憶媒体は、記録／再生回数が特定回数を超えると、情報を記憶する容量が低下するファティーグ（ｆａｔｉｇｕｅ）現象と、分極が経時的に徐々に消滅するエージング現象とが起こる。強誘電体メモリがスイッチングなしに情報を記憶できる時間は、メモリ保持時間（ｒｅｔｅｎｔｉｏｎ  ｔｉｍｅ）といわれており、分極のエージング現象に対する耐性が大きくなると、前記メモリ保持時間も長くなる。
【０００６】
強誘電体材料を用いるメモリで、情報記憶の信頼性を高めるためには、前記ファティーグ現象を除去して、前記メモリ保持時間を長くする必要がある。従って、前記メモリ保持時間を長くするために、メモリ情報を保持するビットの熱的安定性を高める根本的な方法が要求されている。
【０００７】
【発明が解決しようとする課題】
そこで、本発明は前記事情に鑑み、強誘電体メモリに係り、特に、ビットの熱的安定性を高めて情報記憶の信頼性を向上することのできるプローブ型記憶媒体を有する強誘電体メモリを提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、前記目的を達成するために創案されたものであり、まず、請求項１に記載の強誘電体メモリは、下部電極と、前記下部電極の上面に積層される強誘電体膜とを備え、前記強誘電体膜は、誘電分極が局部的に整列したビットを含み、前記ビットが、前記強誘電体膜を貫通してドメインを形成することを特徴とする。
【０００９】
請求項２に記載の強誘電体メモリは、請求項１に記載の強誘電体メモリにおいて、前記強誘電体膜上面における前記ビットの上面の面積Ａは、前記強誘電体膜の厚さｄに対して、下記の数式１
【００１０】
【数１】
Ａ≧ｄ２π／４ …（１）
【００１１】
で表される関係式を満足することが望ましい。
【００１２】
このような構成にすることにより、前記強誘電性メモリは、そのナノサイズの強誘電性ドメインがメモリの強誘電体膜を貫通しているので、前記ビットの熱的安定性を高めることにより情報記憶の信頼性を向上することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、図面において、強誘電体メモリを構成する強誘電体膜及び下部電極の厚さは、説明のために誇張されて図示されている。
【００１４】
図１Ａ、図１Ｂ及び図１Ｃは、それぞれ本実施の形態に係る強誘電体メモリの構成を模式的に示す図面であり、図１Ａはその斜視図、図１Ｂはその平面図及び図１Ｃはその断面図である。
【００１５】
図１Ａ〜図１Ｃに示すように、本実施の形態に係る強誘電体メモリ１０は、下部電極１１と、下部電極１１の上面に積層される強誘電体膜１３と、誘電分極して形成されるビットとを備えて構成される。
【００１６】
下部電極１１とナノメータサイズのチップ（図示せず）との間に、ＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）パルスを印加すれば、強誘電体膜１３に局部的に誘電分極が整列する。分極方向は、それぞれ「０」または「１」を示す「上方き」及び「下向き」があり、この分極方向はメモリ素子にてビットとして作用する。
【００１７】
ここで、前記ビットの外形寸法（以下、「ビットサイズ」という）、例えば直径Φは、数式２に示すように、強誘電体膜１３の厚さｄ以上であることが望ましい。
【００１８】
【数２】
ｄ≦Φ      …（２）
【００１９】
特に、図１Ａ〜図１Ｃに示すように、ドメインが円形である場合には、ビットの面積をＡとすれば、数式１のような関係式を満足する。従って、前記した数式１は、面積Ａの円形のビットに関する下記の数式３から導かれたものである。
【００２０】
【数３】
Ａ＝π（Φ／２）2    …（３）
【００２１】
本発明のメモリ素子で最も大きな長所は、少なくとも１００Ｇｂｉｔ／ｉｎ2の高い情報記憶密度と、１０年以上の長いメモリ保持時間とであり、非揮発性超高密度メモリ素子にて要求される小さなビットサイズ、速い動作速度及び長い情報メモリ保持時間の条件を全て満足するものである。
【００２２】
本実施の形態に係る非揮発のビットの熱的安定性を試験した結果を、図２〜図５に示す。
【００２３】
図２は、本実施の形態に係る性強誘電体メモリ素子において、ビットサイズと印加するパルス電圧との関係（上図）及びビットの深さと印加するパルス電圧間との関係（下図）を示すグラフである。
【００２４】
図２に示すように、印加する前記パルス電圧の領域は、前記パルス電圧が印加されたことにより生成するビットの振幅及び位相のイメージにより、３つの領域すなわち、領域Ｉ、ＩＩ及びＩＩＩに分けられる。前記パルス電圧が高くなると、ビットサイズは、比例的に大きくなることが分かり、さらに、前記ビットの深さが、領域Ｉ及びＩＩまでは、前記パルス電圧の上昇により、比例的に深くなることが分かる。ただし、前記ビットの深さは、領域ＩＩＩでは、前記パルス電圧の変化に関係なく、一定であることが分かる。
【００２５】
情報記憶密度を高めるためには、ビットサイズを小さくしなければならないので、印加されるパルス電圧を下げて、さらに小さなビットを形成するようにする。しかし、パルス電圧を下げれば、それだけビットの深さが浅くなり、ビットの熱的安定性に問題が起こる。従って、ビットの熱的安定性及び高記憶密度の２条件をどちらも満足するように、ビットサイズ及びビットの深さの適切な条件を探さなければならない。
【００２６】
前記パルス電圧の大きさにより、前記ビットサイズ及び前記ビットの深さが変わり、強誘電体膜１３の厚さにより、前記ビットの振幅のイメージが変わる。前記ビットの振幅のイメージにより、前記ビットの構造は、「ドット（ｄｏｔ）構造」、「エッグ（ｅｇｇ）構造」及び「リング（ｒｉｎｇ）構造」に分類できる。
【００２７】
図３Ａ〜図３Ｃは、図２の領域Ｉ〜ＩＩＩにおいて、強誘電体膜１３に形成されるドメインの様子と、ビットの振幅イメージ及び位相イメージを模式的に示す図面である。
【００２８】
図３Ａの（ａ）〜（ｃ）は、図２において、０〜約６Ｖの範囲の前記パルス電圧を印加する領域Ｉで形成される「ドット構造」の断面図（ａ）と振幅イメージの平面図（ｂ）及び位相イメージの平面図（ｃ）を示す。
【００２９】
図３Ａの（ａ）に示すように、「ドット構造」のビット１５ａは、強誘電体膜１３ａの厚さの半分より浅く形成される。なお、図２を参照すると、ビット１５ａは、０〜約１２０ｎｍの深さの範囲にあることが分かる。この時、図３Ａの（ｂ）に示すように、振幅イメージは、誘電分極している領域の振幅が、前記誘電分極している領域の外側を取り囲む周辺領域の振幅より小さいため、暗いドット（ｄｏｔ）模様を呈しており、「ドット構造」と称する。そして、図３Ａの（ｃ）に示すように、位相イメージは、前記周辺領域と違いがないので、強誘電体膜１３前面に同一に黒く現れる。
【００３０】
図３Ｂの（ａ）〜（ｃ）は、図２において、約６〜約１３Ｖの範囲の前記パルス電圧を印加する領域ＩＩで形成される「エッグ構造」の断面図（ａ）、振幅イメージの平面図（ｂ）及び位相イメージの平面図（ｃ）を示す。
【００３１】
図３Ｂの（ａ）に示すように、「エッグ構造」のビット１５ｂは、誘電体膜１３ｂの厚さの半分よりさらに深く形成される。なお、図２を参照すると、ビット１５ｂは、約１２０〜約２７０ｎｍの深さにあることが分かる。この時、図３Ｂの（ｂ）に示すように、振幅イメージは、誘電分極している部位の振幅の大きさにより、黒い環状領域と、その内側の暗いドットからなる領域とに分離され、エッグ（ｅｇｇ）型のイメージを示しているので、「エッグ構造」と称する。前記黒い環状領域の振幅は、その外側を取り囲む領域の振幅より小さく、そして、前記内側の暗いドットからなるドット領域の振幅は、前記黒い環状領域の振幅より大きいが、前記外側を取り囲む領域の振幅より小さい。そして、図３Ｂの（ｃ）に示すように、位相イメージは、ビット１５の一部分が、その周辺より明るく現れる。ここで、前記明るく現れるビットの大きさは、図３Ａの（ｂ）に示すエッグ型のドメインの大きさより小さい。
【００３２】
図３Ｃの（ａ）〜（ｃ）は、図２において、約１３〜約３０Ｖの範囲の前記パルス電圧を印加する領域ＩＩＩの場合に形成される「リング構造」の断面図（ａ）と振幅イメージの平面図（ｂ）及び位相イメージの平面図（ｃ）を示す。
【００３３】
図３Ｃの（ａ）に示すように、ビット１５ｃは、「リング構造」であり、誘電体膜１３ｃを貫通して底まで、すなわち下部電極（図示せず）まで形成されている。なお、図２を参照すると、ビット１５ｃは、約２７５ｎｍ程度の深さを持つことが分かる。この時、図３Ｃの（ｂ）に示すように、振幅イメージは、誘電分極している部位の振幅の大きさにより、黒い環状領域と、その内側及び外側の明るい領域とに分離され、リング型のイメージを示しているので、「リング構造」と称する。前記黒い環状領域の内側及び外側は、同程度の振幅を有し、前記黒い環状領域の振幅は、前記黒い環状領域の内側及び外側の振幅より小さい。そして、図３Ｃの（ｃ）に示すように、ビットの部分が明るく現れる。
【００３４】
図４Ａは、本実施の形態に係る強誘電体メモリにおいて、エージング前の「ドット構造」、「エッグ構造」及び「リング構造」に対し、ＰＦＭでそれぞれの構造の表面形状、振幅イメージ及び位相イメージを観察した写真である。
【００３５】
なお、図４Ａの（ａ）、（ｂ）及び（ｃ）は、エージング前に、誘電体膜に前記「ドット構造」を形成した場合に、ＰＦＭ（Ｐｉｅｚｏｅｌｅｃｔｒｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で観察した、表面形状、振幅イメージ及び位相イメージをそれぞれ示す写真である。また、図４Ａの（ｄ）、（ｅ）及び（ｆ）は、エージング前に、誘電体膜に前記「エッグ構造」を形成した場合に、前記ＰＦＭで観察した、表面形状、振幅イメージ及び位相イメージをそれぞれ示す写真である。そして、図４Ａの（ｇ）、（ｈ）、（ｉ）はエージング前に、誘電体膜に前記「リング構造」を形成した場合に、前記ＰＦＭで観察した、表面形状、振幅イメージ及び位相イメージをそれぞれ示す写真である。
【００３６】
本実施の形態に係る強誘電体メモリにおいて、１００℃で３０分間エージングを施した場合の「ドット構造」、「エッグ構造」及び「リング構造」に対し、ＰＦＭでそれぞれの構造の表面形状、振幅イメージ及び位相イメージを観察した写真である。
【００３７】
なお、図４Ｂの（ａ）、（ｂ）及び（ｃ）は、１００℃で３０分間エージングを行った場合の前記「ドット構造」を、前記ＰＦＭで観察した、表面形状、振幅イメージ及び位相イメージの変化をそれぞれ示す写真である。また、図４Ｂの（ｄ）、（ｅ）及び（ｆ）は、１００℃で３０分間エージングを行った場合の前記「エッグ構造」を、前記ＰＦＭで観察した、表面形状、振幅イメージ及び位相イメージの変化をそれぞれ示す写真である。そして、図４Ｂの（ｇ）、（ｈ）及び（ｉ）は、１００℃で３０分間エージングを行った場合の前記「リング構造」を、前記ＰＦＭで観察した、表面形状、振幅イメージ及び位相イメージの変化をそれぞれ示す写真である。
【００３８】
まず、１ｍｓのパルスにより形成された前記「ドット構造」の場合、図４Ａの（ｂ）に示すドット模様のビットの規則的な配列が、図４Ｂの（ｂ）に示すように不規則的な配列に変化する。また、図４Ａの（ｃ）及び図４Ｂの（ｃ）に示される位相イメージを比較すると、エージングの前後で、ビットの数が非常に減少していることが分かる。
【００３９】
次に、３ｍｓのパルスにより形成された前記「エッグ構造」の場合、エージング前に図４Ａの（ｅ）に示すエッグ状の振幅イメージが、エージング後に図４Ｂの（ｅ）に示すドット状に変化し、位相イメージは、図４Ａの（ｆ）に示すビットの数に比べて、図４Ｂの（ｆ）に示すビットの数は、大幅に減少していることが分かる。
【００４０】
５ｍｓのパルスにより形成された前記「リング構造」の場合、図４Ａの（ｈ）及び図４Ｂの（ｈ）に示す振幅イメージを比較すると、エージングの前後で、ほとんど変化がなく、位相イメージの場合にも、図４Ａの（ｉ）と図４Ｂの（ｉ）とを比較すれば、その数に変化がなく、一定のビット数が保持されていることが分かる。
【００４１】
図５は、本実施の形態における「ドット構造」、「エッグ構造」及び「リング構造」で、エージング温度と残存ビットの数との関係を示すグラフである。また、図６は、本実施の形態における「ドット構造」、「エッグ構造」及び「リング構造」で、エージング温度とビットサイズとの関係を示すグラフである。
【００４２】
図５及び図６に示されたグラフは、異なるビットの構造において、熱的安定性とメモリ保持特性の消滅の特性を比較するために行われた試験結果を表す。なお、残存ビットの数とビットサイズとを測定して、温度に対してプロットした結果をそれぞれ示すグラフである。ここで、残存ビットは、位相イメージのラインプロファイルを測定し、ＦＷＨＭ（Ｆｕｌｌ  Ｗｉｄｔｈ  Ｈａｌｆ  Ｍａｘｉｍｕｍ）がゼロではないドメインを意味する。なお、残存ビットの数は、位相イメージに基づいて算出した。
【００４３】
図５は、詳細には、「ドット構造」（パルス印加１ｍｓ）、「エッグ構造」（パルス印加３ｍｓ）及び「リング構造」（パルス印加５ｍｓ）において、エージング温度と残存ビットの数との関係を示すグラフである。ここで、グラフの傾きは、メモリ保持特性の消滅の速さに関連付けられる。
【００４４】
図５に示すように、温度が高いほど、残存ビットの数がはやく減少し、「ドット構造」の場合に最もビット損失率が高く、そして「リング構造」の場合に最もビット損失率が低いことが分かる。
【００４５】
図６は、詳細には、「ドット構造」（パルス印加１ｍｓ）、「エッグ構造」（パルス印加３ｍｓ）及び「リング構造」（パルス印加５ｍｓ）において、エージング温度とビットサイズとの関係を示すグラフである。
【００４６】
図６に示すように、３ｍｓのパルスにより形成された「エッグ構造」（３ｍｓ）と５ｍｓのパルスにより形成された「リング構造」（５ｍｓ）とは温度が高いほどビットサイズが小さくなり、一方、１ｍｓのパルスにより形成された「ドット構造」では、ビットサイズは温度に依存しない。
【００４７】
図６において、前記ビットサイズは、残存ビットのビットサイズを意味するが、強誘電体膜の厚さの半分より薄いビットは、位相イメージから消える。ビットの深さが、強誘電体膜厚さの５０％〜６０％程度の時は、位相イメージから消えるので、最小ビットサイズは、約７５〜約９０ｎｍとなる。これは、図６で最小のビットサイズである「ドット構造」のビットサイズと一致することが分かる。すなわち、約７５ｎｍ以下のビットサイズの小さなビットは、位相イメージから消えて、ビット数の減少に算入される。
【００４８】
従って、「ドット構造」（パルス印加１ｍｓ）のビットのうち約７５ｎｍ以下の大きさを有するビットは、温度が高いほど、位相イメージから容易に消え、この現象は、図５において、「ドット構造」のビット数が顕著に減ることからも理解できる。
【００４９】
「エッグ構造」（パルス印加３ｍｓ）のビット配列は、温度が２５℃から１６０℃に変わると、ビットサイズが１４８ｎｍから７８ｎｍに小さくなり、そして、図４Ａの（ｄ）及び図４Ｂの（ｄ）に示すように、ビットサイズが小さくなるにつれて「エッグ構造」から「ドット構造」に変化することが分かる。
【００５０】
「リング構造」（パルス印加５ｍｓ）のビット配列は、温度が２５℃から１６０℃に変わると、ビットサイズが２５０ｎｍから１８０ｎｍに小さくなり、図４Ａの（ｇ）及び図４Ｂの（ｇ）に示すように、ビットサイズが小さくなるにつれて「リング構造」から「エッグ構造」に変化することが分かる。しかし、図５に示すように、前記「リング構造」の場合、残存ビットの数の減少の仕方が、最も少ないことが分かる。
【００５１】
図４Ａ、図４Ｂ、図５及び図６から、ビットの構造が、情報保持特性の消滅に大きな影響を及ぼしていることが分かる。完全に強誘電体膜を貫通してドメインが形成される「リング構造」のビット配列は、強誘電体膜を貫通しないドメインが形成される「エッグ構造」または「ドット構造」に比べて、熱的に、はるかに安定していることが分かる。
【００５２】
従って、図１に示すように、本発明では、強誘電体膜の厚さがビットサイズより厚くならないように形成し、さらに、誘電分極が形成されるドメインが前記強誘電体膜を完全に貫通させることにより、熱的に安定した強誘電体メモリを提供することができる。
【００５３】
本発明は、熱的に安定した非揮発性強誘電体メモリを提供し、高速かつ高密度で情報を記憶できるため、情報保持能力を向上させて信頼性あるメモリを提供することができる。
【００５４】
以上の説明において、多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものというより、望ましい実施の形態の例示として解釈さるべきである。
【００５５】
例えば、本発明が属する技術分野で通常の知識を有する者ならば、本発明の技術的思想に基づいて、ビットの形状を変形することもできるであろう。ゆえに、本発明の範囲は、説明された実施の形態により定められるのではなく、特許請求範囲に記載された技術的思想により定められるべきである。
【００５６】
【発明の効果】
以上説明した通り、本発明に係る強誘電体メモリの長所は、強誘電体膜を貫通してドメインが形成される「リング構造」のビット配列を有することにより情報記憶保持状態が熱的に安定し、高密度の強誘電体メモリを提供できるという優れた効果を奏する。
【図面の簡単な説明】
【図１Ａ】本実施の形態に係る強誘電体メモリの構成を模式的に示す斜視図である。
【図１Ｂ】本実施の形態に係る強誘電体メモリの構成を模式的に示す平面図である。
【図１Ｃ】本実施の形態に係る強誘電体メモリの構成を模式的に示す断面図である。
【図２】本実施の形態に係る性強誘電体メモリ素子において、ビットサイズと印加するパルス電圧との関係（上図）及びビットの深さと印加するパルス電圧間との関係（下図）を示すグラフである。
【図３Ａ】図２において、０〜約６Ｖの範囲の前記パルス電圧を印加する領域Ｉで形成される「ドット構造」の断面図（ａ）と振幅イメージの平面図（ｂ）及び位相イメージの平面図（ｃ）を示す。
【図３Ｂ】図２において、約６〜約１３Ｖの範囲の前記パルス電圧を印加する領域ＩＩで形成される「エッグ構造」の断面図（ａ）、振幅イメージの平面図（ｂ）及び位相イメージの平面図（ｃ）を示す。
【図３Ｃ】図２において、約１３〜約３０Ｖの範囲の前記パルス電圧を印加する領域ＩＩＩの場合に形成される「リング構造」の断面図（ａ）と振幅イメージの平面図（ｂ）及び位相イメージの平面図（ｃ）を示す。
【図４Ａ】図４Ａは、本実施の形態に係る強誘電体メモリにおいて、エージング前に誘電体膜に「ドット構造」、「エッグ構造」及び「リング構造」を形成し、ＰＦＭでそれぞれの構造の表面形状、振幅イメージ及び位相イメージを観察した写真である。
【図４Ｂ】  本実施の形態に係る強誘電体メモリにおいて、１００℃で３０分間エージングを施した場合の「ドット構造」、「エッグ構造」及び「リング構造」に対し、ＰＦＭでそれぞれの構造の表面形状、振幅イメージ及び位相イメージを観察した写真である。
【図５】図５は、本実施の形態における「ドット構造」、「エッグ構造」及び「リング構造」で、エージング温度と残留ビットの数との関係を示すグラフである。
【図６】図６は、本実施の形態における「ドット構造」、「エッグ構造」及び「リング構造」で、エージング温度とビットサイズとの関係を示すグラフである。
【符号の説明】
１０    強誘電体メモリ
１１    下部電極
１３    強誘電体膜
１５    ビット
【図１Ａ】
0003887344.tif 000002
【図１Ｂ】
0003887344.tif 000003
【図１Ｃ】
0003887344.tif 000004
【図２】
0003887344.tif 000005
【図３Ａ】
0003887344.tif 000006
【図３Ｂ】
0003887344.tif 000007
【図３Ｃ】
0003887344.tif 000008
【図４Ａ】
0003887344.tif 000009
【図４Ｂ】
0003887344.tif 000010
【図５】
0003887344.tif 000011
【図６】
0003887344.tif 000012