(57)【特許請求の範囲】
【請求項１】
基準電圧と外部から印加される入力信号との差を増幅する差動増幅部と、
ＳＳＴＬインタフェースの条件下で活性化される第１制御信号が活性化されている時に前記差動増幅部に外部電源供給電圧を伝達する第１スイッチング部と、
ＬＶＴＴＬインタフェースの条件下で活性化される第２制御信号が活性化されている時に前記差動増幅部に内部電源供給電圧を伝達する第２スイッチング部と、
を具備し、
前記第１スイッチング部は、ソースに前記外部電源供給電圧が印加され、ゲートに前記第１制御信号が印加され、ドレインに前記差動増幅部が接続された第１ＰＭＯＳトランジスタであり、
前記第２スイッチング部は、ソースに前記内部電源供給電圧が印加され、ゲートに前記第２制御信号が印加され、ドレインに前記差動増幅部が接続される第２ＰＭＯＳトランジスタであり、
前記第１及び第２ＰＭＯＳトランジスタのウェルバイアスとして前記外部電源供給電圧が用いられることを特徴とする半導体メモリ装置の入力バッファ。
【請求項２】
前記外部電源供給電圧は、前記半導体メモリ装置の外部から印加される電圧であり、前記内部電源供給電圧は、前記半導体メモリ装置の内部の内部電源供給電圧発生器で前記外部電源供給電圧を入力として生成される電圧であることを特徴とする請求項１に記載の半導体メモリ装置の入力バッファ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、例えば半導体メモリ装置の入力バッファに関する。
【０００２】
【従来の技術】
半導体メモリ装置のうちＳＤＲＡＭ(synchronous DRAM)では、データの入出力が外部から印加されるシステムクロック、即ち外部クロックに同期して制御される。更に詳細に説明すれば、ＳＤＲＡＭでは、入力バッファであるクロックバッファは、外部クロックを入力として内部クロックを発生し、その内部クロックにより出力バッファが制御される。従って、ＳＤＲＡＭでは、外部クロックがクロックバッファに入力された後、出力バッファを通してデータが出力されるまでに要する時間ｔＳＡＣと、出力したデータがフェッチされるために該データを保持する時間ｔＯＨが非常に大事なパラメータである。
【０００３】
しかしながら、一般に、ＳＤＲＡＭの速度の側面からｔＳＡＣが小さくなるようにｔＳＡＣパスを設計すると、逆にｔＯＨマージンが小さくなる。従って、ｔＳＡＣを小さくしながら同時にｔＯＨマージンを確保するためには、電源供給電圧ＶＣＣの変化に伴うデータ出力速度の変化を小さくしなければならず、そのため、通常はクロックバッファには内部電源供給電圧ＩＶＣが用いられる。
【０００４】
図１は、ＳＤＲＡＭにおいてクロックバッファとして用いられる従来の入力バッファの回路図である。図１に示すように、従来の入力バッファは、基準電圧ＶＲＥＦと外部から印加される入力信号ＩＮＰＵＴとの差を増幅する差動増幅部１１と、制御信号ＰＢＵＦＣが活性化された時に差動増幅部１１に内部電源供給電圧ＩＶＣを伝達するスイッチング部１３とを具備する。
【０００５】
差動増幅部１１は、通常の差動増幅器で構成され、スイッチング部１３は、ソースに内部電源供給電圧ＩＶＣが印加され、ゲートに制御信号ＰＢＵＦＣが印加され、ドレインに差動増幅部１１が接続されるＰＭＯＳトランジスタＰ１１で構成されている。内部電源供給電圧ＩＶＣは、ＳＤＲＡＭ内部の内部電源供給電圧発生器において、外部から印加される外部電源供給電圧ＥＶＣより生成される電圧であり、外部電源供給電圧ＥＶＣに拘らず一定のレベルを維持する。
【０００６】
ところで、ＳＤＲＡＭのＬＶＴＴＬ(Low Voltage Transistor Transistor Logic)インタフェースの条件下では、入力バッファに入力される入力信号ＩＮＰＵＴ及び基準電圧ＶＲＥＦが外部電源供給電圧ＥＶＣの変化に拘らず一定のレベルを維持するので、入力バッファが正常に動作する。即ち、内部電源供給電圧ＩＶＣが一定のレベルを維持し、差動増幅部１１の各ＮＭＯＳトランジスタＮ１１,Ｎ１２のゲートに入力される基準電圧ＶＲＥＦ及び入力信号ＩＮＰＵＴも一定のレベルを維持するので、差動増幅部１１のＰＭＯＳトランジスタ対Ｐ１２,Ｐ１３及びＮＭＯＳトランジスタ対Ｎ１１,Ｎ１２が正常的に動作する。
【０００７】
しかし、ＳＤＲＡＭのＳＳＴＬ(Stub Serise terminated Transceiver Logic)インタフェースの条件下では、入力バッファに入力される入力信号ＩＮＰＵＴ及び基準電圧ＶＲＥＦが外部電源供給電圧ＥＶＣの変化に伴って従属的に変化するので、入力バッファが正常に動作しない場合がある。即ち、内部電源供給電圧ＩＶＣは一定のレベルを維持する反面、入力信号ＩＮＰＵＴ及び基準電圧ＶＲＥＦは外部電源供給電圧ＥＶＣの変化に伴って従属的に変化するので、差動増幅部１１のＰＭＯＳトランジスタ対Ｐ１２,Ｐ１３及びＮＭＯＳトランジスタ対Ｎ１１,Ｎ１２が正常に動作しない場合がある。例えば、内部電源供給電圧ＩＶＣは一定のレベルを維持する反面、入力信号ＩＮＰＵＴ及び基準電圧ＶＲＥＦは外部電源供給電圧ＥＶＣの電圧値の増加に伴って増加する場合、各ＰＭＯＳトランジスタＰ１２,Ｐ１３のゲートとソースとの間の電圧が、各ＮＭＯＳトランジスタＮ１１,Ｎ１２のゲートとソースとの間の電圧に比べて低下する。これにより、差動増幅部１１の出力信号ＢＩＮは、常に論理“ロー”状態になって入力バッファの誤動作が起こる場合がある。
【０００８】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、例えば、ＬＶＴＴＬインタフェースの条件下及びＳＳＴＬインタフェースの条件下の双方において、安定的に正常に動作可能な半導体メモリ装置の入力バッファを提供することを目的とする。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、本発明に係る半導体装置の入力バッファは、例えば、半導体メモリ装置の入力バッファとして好適であり、基準電圧と外部から印加される入力信号との差を増幅する差動増幅部と、前記基準電圧及び前記入力信号が外部電源供給電圧に応じて従属的に変化するＳＳＴＬインタフェース条件下では、前記外部電源供給電圧を選択して前記差動増幅部に伝達し、前記基準電圧及び前記入力信号が前記外部電源供給電圧の変化に拘らず略一定のレベルを維持するＬＶＴＴＬインタフェースの条件下では、内部電源供給電圧を選択して前記差動増幅部に伝達するスイッチング部とを具備することを特徴とする。
【００１０】
例えば、前記スイッチング部は、第１制御信号が活性化される時に前記差動増幅部に前記外部電源供給電圧を伝達する第１スイッチング部と、第２制御信号が活性化される時に前記差動増幅部に前記内部電源供給電圧を伝達する第２スイッチング部とを具備することが好ましい。
【００１１】
例えば、前記第１制御信号は、前記ＳＳＴＬインタフェースの条件下で活性化され、前記第２制御信号は、前記ＬＶＴＴＬインタフェースの条件下で活性化される。
【００１２】
例えば、前記外部電源供給電圧は、前記半導体メモリ装置の外部から印加される電圧であり、前記内部電源供給電圧は、前記半導体メモリ装置内部の内部電源供給電圧発生器で前記外部電源供給電圧を入力として発生する電圧である。
【００１３】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１４】
図２に示すように、本発明の好適な実施の形態に係る入力バッファは、差動増幅部２１及びスイッチング部２３を具備する。差動増幅部２１は、基準電圧ＶＲＥＦと外部から印加される入力信号ＩＮＰＵＴとの電圧差を増幅する。スイッチング部２３は、基準電圧ＶＲＥＦ及び入力信号ＩＮＰＵＴが外部電源供給電圧ＥＶＣに応じて従属的に変化するＳＳＴＬインタフェースの条件下では、外部電源供給電圧ＥＶＣを選択して差動増幅部２１に伝達する。また、スイッチング部２３は、基準電圧ＶＲＥＦ及び入力信号ＩＮＰＵＴが外部電源供給電圧ＥＶＣの変化に関係なく一定のレベルを維持するＬＶＴＴＬインタフェースの条件下では、内部電源供給電圧ＩＶＣを選択して差動増幅部２１に伝達する。
【００１５】
外部電源供給電圧ＥＶＣは、半導体メモリ装置の外部から印加される電圧であり、内部電源供給電圧ＩＶＣは、半導体メモリ装置の内部の内部電源供給電圧発生器(図示せず)において、外部電源供給電圧ＥＶＣを入力として生成される電圧であり、外部電源供給電圧ＥＶＣの変化に拘らず一定のレベルを維持する。
【００１６】
差動増幅部２１は、例えば通常の差動増幅器で構成される。また、スイッチング部２３は、第１制御信号ＳＳＴＬ−ＣＯＮが活性化される時に差動増幅部２１に外部電源供給電圧ＥＶＣを伝達する第１スイッチング部Ｐ２１と、第２制御信号ＬＶＴＴＬ−ＣＯＮが活性化される時に差動増幅部２１に内部電源供給電圧ＩＶＣを伝達する第２スイッチング部Ｐ２２とを具備する。ここで、第１制御信号ＳＳＴＬ−ＣＯＮは、ＳＳＴＬインタフェースの条件下で論理“ロー”に活性化され、第２制御信号ＬＶＴＴＬ−ＣＯＮは、ＬＶＴＴＬインタフェースの条件下で論理“ロー”に活性化される。
【００１７】
第１スイッチング部Ｐ２１は、例えば、ソースに外部電源供給電圧ＥＶＣが印加され、ゲートに第１制御信号ＳＳＴＬ−ＣＯＮが印加され、ドレインに差動増幅部２１が接続されるＰＭＯＳトランジスタで構成される。第２スイッチング部Ｐ２２は、例えば、ソースに内部電源供給電圧ＩＶＣが印加され、ゲートに第２制御信号ＬＶＴＴＬ−ＣＯＮが印加され、ドレインに差動増幅部２１が接続されるＰＭＯＳトランジスタで構成される。ここで、第１及び第２スイッチング部Ｐ２１,Ｐ２２、即ち２つのＰＭＯＳトランジスタのウェルバイアス(Well Bias)として、外部電源供給電圧ＥＶＣが用いられる。その理由は次の通りである。
【００１８】
例えば、ＳＳＴＬインタフェースの条件下で、第１制御信号ＳＳＴＬ−ＣＯＮが論理“ロー”に活性化されると、ＰＭＯＳトランジスタの各ドレインには外部電源供給電圧ＥＶＣが印加される。ところが、外部電源供給電圧ＥＶＣのレベルは内部電源供給電圧ＩＶＣレベルより高いので、ＰＭＯＳトランジスタＰ２２のウェルバイアスとして内部電源供給電圧ＩＶＣを用いると、ＰＭＯＳトランジスタＰ２２のドレインとウェル(図示せず)との間に順バイアスが発生し、これにより入力バッファが誤動作する。従って、ＳＳＴＬインタフェースの条件下でＰＭＯＳトランジスタＰ２２のドレインとウェルとの間に順バイアスが発生するのを防止するために、ＰＭＯＳトランジスタＰ２１,Ｐ２２のウェルバイアスとして外部電源供給電圧ＥＶＣが用いられる。
【００１９】
以下、図２に示す入力バッファの動作を説明する。
【００２０】
まず、半導体メモリ装置のＬＶＴＴＬインタフェースの条件下では、第１制御信号ＳＳＴＬ−ＣＯＮは論理“ハイ”に非活性化され、第２制御信号ＬＶＴＴＬ−ＣＯＮは論理“ロー”に活性化される。従って、第１スイッチング部Ｐ２１はターンオフされ、第２スイッチング部Ｐ２２はターンオンされて、内部電源供給電圧ＩＶＣが差動増幅部２１に伝達される。
【００２１】
よって、ＬＶＴＴＬインタフェースの条件下では、差動増幅部２１に入力される入力信号ＩＮＰＵＴ及び基準電圧ＶＲＥＦが外部から印加される外部電源供給電圧ＥＶＣの変化に拘らず一定のレベルを維持し、差動増幅部２１に供給される内部電源供給電圧ＩＶＣも常に一定のレベルを維持するので、この入力バッファの出力信号ＢＩＮは、外部電源供給電圧ＥＶＣの変化による影響を受けない。即ち、内部電源供給電圧ＩＶＣは一定のレベルを維持し、差動増幅部２１の各ＮＭＯＳトランジスタＮ２１,Ｎ２２のゲートに入力される基準電圧ＶＲＥＦ及び入力信号ＩＮＰＵＴも一定のレベルを維持するので、差動増幅部２１のＰＭＯＳトランジスタ対Ｐ２３,Ｐ２４及びＮＭＯＳトランジスタ対Ｎ２１,Ｎ２２は正常に動作する。
【００２２】
また、半導体メモリ装置のＳＳＴＬインタフェースの条件下では、第１制御信号ＳＳＴＬ−ＣＯＮは論理“ロー”に活性化され、第２制御信号ＬＶＴＴＬ−ＣＯＮは論理“ハイ”に非活性化される。従って、第１スイッチング部Ｐ２１はターンオンされ、第２スイッチング部Ｐ２２はターンオフされて、外部電源供給電圧ＥＶＣが差動増幅部２１に伝達される。
【００２３】
よって、ＳＳＴＬインタフェースの条件下では、差動増幅部２１に入力される入力信号ＩＮＰＵＴ及び基準電圧ＶＲＥＦが外部電源供給電圧ＥＶＣの変化に応じて従属的に変化し、差動増幅部２１に供給される外部電源供給電圧ＥＶＣも変化するので、この入力バッファの出力信号ＢＩＮは、外部電源供給電圧ＥＶＣの変化による影響を受けない。
【００２４】
即ち、外部電源供給電圧ＥＶＣが変化し、入力信号ＩＮＰＵＴ及び基準電圧ＶＲＥＦは、外部電源供給電圧ＥＶＣの変化に伴って共に従属的に変化するので、差動増幅部２１のＰＭＯＳトランジスタ対Ｐ２３,Ｐ２４及びＮＭＯＳトランジスタ対Ｎ２１,Ｎ２２は正常に動作する。
【００２５】
例えば、ＳＳＴＬインタフェースの条件下で、外部電源供給電圧ＥＶＣの増加に伴って入力信号ＩＮＰＵＴ及び基準電圧ＶＲＥＦが従属的に増加する場合、各ＮＭＯＳトランジスタＮ２１,Ｎ２２のゲートとソースとの間の電圧が増加し、各ＰＭＯＳトランジスタＰ２３,Ｐ２４のゲートとソースとの間の電圧も外部電源供給電圧ＥＶＣの増加に伴って増加する。従って、ＰＭＯＳトランジスタ対Ｐ２３,Ｐ２４とＮＭＯＳトランジスタ対Ｎ２１,Ｎ２２とは同一の傾向で動作し、結果として、出力信号ＢＩＮは、外部電源供給電圧ＥＶＣの変化による影響を受けない。
【００２６】
なお、本発明は上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【００２７】
【発明の効果】
本発明に係る入力バッファによれば、例えば、基準電圧及び入力信号が外部電源供給電圧の変化に拘らず略一定のレベルを維持するＬＶＴＴＬインタフェースの条件下では、略一定のレベルを有する内部電源供給電圧が電源供給電圧として用いられ、基準電圧及び入力信号が外部電源供給電圧の変化に応じて従属的に変化するＳＳＴＬインタフェースの条件下では、外部電源供給電圧が電源供給電圧として用いられる。従って、本発明に係る入力バッファは、例えば、ＬＶＴＴＬインタフェースの条件下及びＳＳＴＬインタフェースの条件下で、共に安定的に正常に動作する。
【００２８】
【図面の簡単な説明】
【図１】ＳＤＲＡＭにおいてクロックバッファとして用いられる従来の入力バッファの回路図である。
【図２】本発明の好適な実施の形態に係る半導体メモリ装置の入力バッファの回路図である。
【符号の説明】
21  差動増幅部
23  スイチング部
【図１】
0003941985.tif 000002
【図２】
0003941985.tif 000003