(57)【特許請求の範囲】
【請求項１】
層間絶縁膜を貫いて形成され、下端部がトランジスタのソース及びドレイン領域の一方と接続され、上端部の表面の一部に、前記上端部の構成金属元素を含む酸化物膜を有するコンタクトプラグと、
下面が前記層間絶縁膜及び前記コンタクトプラグの上端部の表面の前記酸化物膜の存在しない他部に跨って設けられた金属膜、及び前記金属膜の構成元素を含み、前記下面を除いて前記金属膜を被う第１の導電性酸化物を有する第１のキャパシタ電極と、
前記第１の導電性酸化物の表面、及び前記酸化物膜の表面に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜を挟んで前記第１のキャパシタ電極と対向して形成された第２の導電性酸化物を有する第２のキャパシタ電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記金属膜がルテニウム、及び第１の導電性酸化物がＳｒＲｕＯ３であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の導電性酸化物、前記第２の導電性酸化物、及び前記酸化物膜は同じ材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記コンタクトプラグの少なくとも前記上端部の構成元素がルテニウム、及び前記酸化物膜がＳｒＲｕＯ３であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のキャパシタの構造およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化が進むにつれて、キャパシタはより小さな面積で大きな容量を得る必要が生じてきている。例えばＤＲＡＭ（Dynamic  Random  Access  Memory）においては、従来はキャパシタ絶縁膜としてＮＯ膜を利用してきたが、これに代えて、より誘電率の大きな酸化タンタル膜（Ｔａ２Ｏ５）等が開発されてきた。さらに誘電率の大きなＢＳＴＯ膜（（Ｂａ，Ｓｒ）ＴｉＯ３）等の高誘電体膜の適用が検討されている。しかし、これら高誘電体膜の性能を最大限に発揮するためには、キャパシタの電極材料としてＳＲＯ膜（ＳｒＲｕＯ３）等の導電性金属酸化物を用いるのが望ましいことが報告されている。
ここで、金属酸化物電極を利用する場合の第１の従来の技術（図１〜図６）及び第２の従来の技術（図７〜図１０）について説明する。
第１の従来の技術は、まず、図１に示すように、半導体基板１上の層間絶縁膜、例えばシリコン酸化膜２にストレージノードコンタクト、例えば窒化チタン膜３を形成する。次に、図２に示すように、スパッタリング法を用いて全面に金属酸化物、例えばＳＲＯ膜４を形成する。次に、図３に示すように、リソグラフィー法とＲＩＥ法を用いてＳＲＯ膜４をストレージノードの所望の形状に加工する。次に、図４に示すように、ＣＶＤ法を用いて全面に高誘電体膜、例えばＢＳＴＯ膜５を形成する。これがキャパシタ絶縁膜となる。次に、図５に示すように、スパッタリング法を用いて全面に金属酸化物、例えばＳＲＯ膜６を形成する。これがプレート電極となる。次に、図６に示すように、リソグラフィー法とＲＩＥ法を用いてＢＳＴＯ膜５及びＳＲＯ膜６を加工する。これによりキャパシタが形成される。
【０００３】
第２の従来の技術は、まず、図７に示すように、半導体基板１上の層間絶縁膜、例えばシリコン酸化膜２にストレージノードコンタクト、例えばタングステン膜７を形成する。次に、図８に示すように、ＣＶＤ法を用いて全面に層間絶縁膜、例えばシリコン酸化膜８を形成する。そして、リソグラフィー法とＲＩＥ法を用いてシリコン酸化膜８にコンタクトホール９を形成する。次に、図９に示すように、ＣＶＤ法及びＣＭＰ法を用いてコンタクトホール９内にのみ金属酸化物、例えばＳＲＯ膜１０を形成する。これがストレージノードとなる。次に、図１０に示すように、ＣＶＤ法を用いて、キャパシタ絶縁膜となる高誘電体膜、例えばＢＳＴＯ膜１１を形成し、さらにプレート電極となる金属酸化物、例えばＳＲＯ膜１２を形成する。このようにしてキャパシタ構造が形成される。
【０００４】
【発明が解決しようとする課題】
上記のような第１の従来の技術では、金属酸化物であるＳＲＯ膜の加工を２回行う必要がある（図３、図６参照）。このうち図６に記載した加工はプレート電極の加工であるため、微細パターンである必要はない。そのため、ウェットエッチング法を用いれば所望の形状を得ることができる。これに対して、図３に記載した加工はストレージノードを形成する工程であるため、一般にメモリセル１ビット分の微細形状に加工する必要がある。このため、異方性エッチング法、特にＲＩＥを用いるのが望ましい。しかし、金属酸化物であるＳＲＯ膜のＲＩＥ技術は非常に困難であり、ストレージノードの高精度加工が現在の技術では実現できていない。
また、第２の従来の技術では、ストレージノードの形成に際して、シリコン酸化膜２のＲＩＥ技術とＳＲＯ膜１０のＣＭＰ技術があれば微細加工が可能となる。これにより、上記したような第１の従来の技術での問題点は解決される。しかし、半導体装置の更なる微細化と高速化のためには、以下の問題点がある。
まず、半導体装置の高速化にとって、ストレージノードコンタクトやストレージノードの抵抗率をできるだけ低減する必要がある。上記した第２の従来の技術においては、ストレージノードコンタクトとして窒化チタン膜よりも抵抗率の低いタングステン膜７を用いている。これにより、半導体装置の高速化を図ることは可能となるが、タングステン膜７とＳＲＯ膜１０とを直接接触させることとなる。タングステン膜７とＳＲＯ膜１０とを直接接触させると、その後の熱工程により界面反応が起こり、タングステン膜７が酸化されたり、ストロンチウムとタングステンの化合物（Ｓｒ−Ｗ化合物）が形成されることが考えられる。これによりストレージノードコンタクトの抵抗率が上昇してしまう。このため、ストレージノードコンタクトに抵抗率の低い金属を用いる場合には、ストレージノードコンタクトとストレージノードの界面に薄いバリアメタル層、例えば窒化チタン膜を形成する必要が生じる。これにより、製造工程数の増加をもたらすこととなる。
【０００５】
また、ＳＲＯ膜１０のような金属酸化物は一般に純金属よりも抵抗率が高い。そのため、半導体装置を高速動作させた場合、図１０に示した構造においてストレージノードであるＳＲＯ膜１０の上部１３で有効なキャパシタ容量を得られない可能性がある。このため、高速動作において予期された容量を得ることができず、半導体装置の信頼性を下げる要因となってしまう。
本発明は、上記欠点に鑑みてなされたものであり、導電性金属酸化物をストレージノードに用いながら微細化加工を可能とすることを目的としている。また、半導体装置の高速化を図ることを目的としている。
【０００６】
【課題を解決するための手段】
本発明の一態様の半導体装置は、層間絶縁膜を貫いて形成され、下端部がトランジスタのソース及びドレイン領域の一方と接続され、上端部の表面の一部に、前記上端部の構成金属元素を含む酸化物膜を有するコンタクトプラグと、下面が前記層間絶縁膜及び前記コンタクトプラグの上端部の表面の前記酸化物膜の存在しない他部に跨って設けられた金属膜、及び前記金属膜の構成元素を含み、前記下面を除いて前記金属膜を被う第１の導電性酸化物を有する第１のキャパシタ電極と、前記第１の導電性酸化物の表面、及び前記酸化物膜の表面に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜を挟んで前記第１のキャパシタ電極と対向して形成された第２の導電性酸化物を有する第２のキャパシタ電極とを具備することを特徴とする。
【０００８】
【発明の実施の形態】
（第1の実施の形態）
本発明の第1の実施の形態について図面（図１１〜図２２）を参照して説明する。第1の実施の形態は、本発明をＣＯＢ（Capacitor  Over  Bitline）型ＤＲＡＭに応用したものである。なお、本発明はＣＯＢ型ＤＲＡＭでなくても、他の構造のＤＲＡＭやＦＲＡＭなどに対しても、その趣旨を逸脱しない範囲で適用することが可能である。
図１１に示したのは、本発明の第1の実施の形態に係るＣＯＢ型ＤＲＡＭのメモリセル領域の上面レイアウトである。ＤＲＡＭセルを構成するＭＯＳトランジスタＭＱのゲート電極は、一方向に連続的に配設されてワード線２１となっている。このＭＯＳトランジスタＭＱは、情報転送用のものである。また、ＤＲＡＭセルを構成するキャパシタＭＣのストレージノード２５が配列形成されている。このストレージノード２５は、ストレージノードコンタクト２４を介してＭＯＳトランジスタＭＱのソース／ドレイン領域の一方と電気的に接続されている。ワード線２１と交差して配設されるビット線２３は、ビット線コンタクト２２を介してＭＯＳトランジスタＭＱのソース／ドレイン領域の他方と電気的に接続されている。
【０００９】
図１２は、図１１のＣＯＢ型ＤＲＡＭのＡ−Ａ’位置の断面と、周辺回路領域の一つのトランジスタ部の断面を併せて示したものである。
セルアレイ領域において、情報転送用のＭＯＳトランジスタＭＱが形成されている。ＭＯＳトランジスタＭＱのソース、ドレイン拡散層２６の一方と電気的に接続されたストレージノードコンタクト２４が、例えばシリコン酸化膜からなる層間絶縁膜２７内に形成されている。このストレージノードコンタクト２４は、例えばタングステン膜４１とチタン窒化膜４０との積層膜からなる。ここで、チタン窒化膜４０はバリアメタル層として機能する。さらに、層間絶縁膜２７の上面には、ストレージノードコンタクト２４と電気的に接続されたストレージノード２５が形成されている。このストレージノード２５は、Ｒｕ（ルテニウム）等の金属膜６７と、金属膜６７の表面に自己整合的に形成され、金属膜６７と共通の金属元素を有するＳＲＯ（ＳｒＲｕＯ３）等の金属酸化物２８からなる。そして、ストレージノード２５を覆うようにしてＢＳＴＯ等の高誘電体膜２９が形成されている。この高誘電体膜２９がキャパシタ絶縁膜となる。さらに、高誘電体膜２９を覆うようにしてＳＲＯ等の金属酸化物３０が形成されている。この金属酸化物３０がプレート電極となる。このようにして、情報蓄積用のキャパシタはストレージノード２５と高誘電体膜２９と金属酸化物３０とから構成される。
【００１０】
ここで、ストレージノード２５と高誘電体膜２９とは共に酸化物を利用する。このようにすることで、高誘電体膜の性能を最大限に発揮することが可能となるからである。例えばストレージノードをＳＲＯ膜として、キャパシタ絶縁膜をＢＳＴＯ膜とすれば、それらは共に導電性ペロブスカイト状の結晶構造を有するものであり、ＢＳＴＯ膜の性能を最大限に発揮することが可能となる。
なお、ＭＯＳトランジスタＭＱのソース／ドレイン領域２６のうち、ストレージノードコンタクト２４と接続されていない方は、ビット線コンタクト２２と電気的に接続されている。
周辺回路領域では、ＭＯＳトランジスタ３１が形成されている。さらに、層間絶縁膜２７上にタングステンと窒化チタンの積層膜からなる配線３３が形成されている。この配線３３は例えばＭＯＳトランジスタ３１のソース／ドレイン領域３２と電気的に接続されている。配線３３の上面にはシリコン窒化膜等の被覆絶縁膜３４が形成されている。そして、第2の層間絶縁膜３５内に形成されたコンタクト３６を介して上層配線３７が形成されている。同様にして、図示したように、必要に応じて上層配線が形成されている。
【００１１】
図１３は、図１１のＣＯＢ型ＤＲＡＭのＢ−Ｂ’位置の断面（メモリセル領域のみ）を示したものである。層間絶縁膜２７上にタングステンと窒化チタンの積層膜からなるビット線２３が形成されている。このビット線２３は、ビット線コンタクト２２を介して情報転送用ＭＯＳトランジスタのソース／ドレイン拡散層２６のうちストレージノードコンタクト２４が接続されていない方と電気的に接続されている。このビット線２３の上面にはシリコン窒化膜等の被覆絶縁膜３４が形成されている。なお、ビット線２３とビット線コンタクト２２とは、同時に形成されるものであっても構わない。
次に、第1の実施の形態に係るＣＯＢ型ＤＲＡＭの製造方法について図面（図１４〜図２１）を参酌して説明する。以下、特に断りがなければ図１１におけるＡ―Ａ’での断面図で説明する。
まず、図１４に示したように、半導体基板３８に素子分離領域３９を形成する。この素子分離領域３９は、本実施の形態ではＳＴＩ構造を利用しているが、ＬＯＣＯＳ構造を用いても構わない。そして、半導体基板３８上にＭＯＳトランジスタＭＱ（メモリセル領域）及びＭＯＳトランジスタ３１（周辺回路領域）を形成する。ＭＯＳトランジスタＭＱ及びＭＯＳトランジスタ３１のゲート電極は、ゲート絶縁膜４２とポリサイド構造の導電層４３と、導電層４３を覆うように形成された絶縁膜４４とから構成される。そして、全面にシリコン酸化膜等の層間絶縁膜２７を形成する。
【００１２】
次いで、メモリセル領域の層間絶縁膜２７内に、例えばタングステン膜４１とチタン窒化膜４０との積層膜からなるストレージノードコンタクト２４を形成する。ここで、チタン窒化膜４０はバリアメタル層として機能する。これと同時に、周辺回路領域の層間絶縁膜２７内にチタン窒化膜４０とタングステン膜４１との積層膜からなる配線３３を形成する。この配線３３は、ＭＯＳトランジスタ３１のソース／ドレイン領域の一方と電気的に接続されるようにする。ここで、配線３３は基板コンタクト６８を兼ねている。そして、この配線３３の上面にはシリコン窒化膜等の被覆絶縁膜３４が形成される。
ここで、図１５は図１１のＢ−Ｂ’での断面図である。この図１５に示したように、周辺回路領域で基板コンタクト６８及び配線３３が形成されると同時に、メモリセル領域ではビット線コンタクト２２及びビット線２３が形成される。さらに、周辺回路領域で被覆絶縁膜３４が形成されると同時に、メモリセル領域でも被覆絶縁膜３４が形成される。ビット線２３は、ビット線コンタクト２２を介して、ＭＯＳトランジスタＭＱのソース／ドレイン領域２６のうちストレージノードコンタクト２４が接続されていない方と電気的に接続される。なお、ビット線２３をビット線コンタクト２２とを同時に形成しても構わない。
【００１３】
次に、図１６に示したように、金属膜、例えばＲｕ膜４５を全面に形成した後、リソグラフィー法とエッチング技術を用いて、キャパシタを形成する部分にのみＲｕ膜４５を残す。この際、Ｒｕ膜４５はストレージノードコンタクト２４の上面と電気的に接続するように形成される。
次に、図１７に示したように、ＣＶＤ法を用いてストロンチウムを含む被膜、例えば酸化ストロンチウム膜４６を全面に形成する。このとき、原料ガスとしては例えばＳｒ（ＤＰＭ）２（strontium  bis（dipivaloylmethanate）：Sr[(CH3)3C-COCHCO-(C(CH3)3)]2）をＴＨＦ（tetra  hydrofuran）溶液に溶解し、気化器にてガス化したものを用い、３００〜５００℃程度の酸化雰囲気中でＣＶＤを行うと、酸化ストロンチウム膜が堆積される。あるいは、原料ガスとしてＳｒ（ＤＰＭ）２を昇華法により気化したものを用いてもよい。ここで、ストロンチウムを含む被膜としては、炭酸ストロンチウム膜でも構わない。また、ストロンチウム膜でも構わない。但し、ストロンチウム膜よりも酸化ストロンチウム膜や炭酸ストロンチウム膜の方が、ＣＶＤ法による堆積が容易である。また、被膜の堆積法としてＣＶＤ法を例に挙げたが、スパッタ法やゾル・ゲル法でも構わない。
【００１４】
次に、図１８に示したように、酸素あるいはオゾン等の酸化雰囲気中でアニールすることにより、酸化ストロンチウム膜４６とＲｕ膜４５との間で反応を生じさせ、自己整合的にＲｕ膜４５の表面に金属酸化物であるＳＲＯ膜４７を形成する。このようにして形成されたＳＲＯ膜４７は、Ｒｕ膜４５と共通の金属元素を有するものである。
次に、図１９に示したように、水洗、あるいは希酸中でウェットエッチングすることにより、未反応の酸化ストロンチウム膜４６を除去する。ここで残ったＲｕ膜４５とＳＲＯ膜４７とがキャパシタのストレージノード２５となる。
次に、図２０に示したように、ＣＶＤ法を用いて、高誘電体膜であるＢＳＴＯ膜４８を全面に形成する。さらにＣＶＤ法を用いて、金属酸化物であるＳＲＯ膜４９を全面に形成する。このＢＳＴＯ膜４８がキャパシタ絶縁膜となり、ＳＲＯ膜４９がプレート電極となる。
次に、図２１に示したように、リソグラフィー法とエッチング技術を用いて、プレート電極であるＳＲＯ膜４９を所望の形状に加工する。これにより、キャパシタが形成される。このキャパシタは、ストレージノード２５が金属膜であるＲｕ膜４５と金属酸化物であるＳＲＯ膜４７とからなり、キャパシタ絶縁膜は高誘電体膜であるＢＳＴＯ膜４８であり、プレート電極は金属酸化物であるＳＲＯ膜４９である。ここで、キャパシタ絶縁膜であるＢＳＴＯ膜４８と、プレート電極であるＳＲＯ膜４９やストレージノードを構成するＳＲＯ膜４７とは、共にペロブスカイト状の結晶構造を有するものである。これにより、高誘電体膜であるＢＳＴＯ膜４８は、その性能を最大限に発揮することが可能となる。
【００１５】
この後、既に知られた技術を用いて多層配線構造を形成することにより、図１２に示したＣＯＢ型ＤＲＡＭが形成される。
ところで、半導体装置の微細化が進むにつれ、図１６に示した工程でストレージノードコンタクト２４とストレージノードを構成するＲｕ膜４５との合わせずれが生じる可能性が高くなってくる。従来の技術（図１〜図６参照）によると、ストレージノードとなるＳＲＯ膜４がずれて加工された場合、窒化チタン膜３が露出した状態でキャパシタ絶縁膜となるＢＳＴＯ膜５が形成されることとなる。すると、ＢＳＴＯ膜５と窒化チタン膜３とが直接接触することとなり、キャパシタリーク特性の劣化が生じてしまう。これに対して本発明の第１の実施の形態によれば、Ｒｕ膜４５を加工した後に、全面に酸化ストロンチウム膜４６を形成している（図１７参照）。そのため、Ｒｕ膜４５がずれて加工され、ストレージノードコンタクト２４が露出した場合であっても、そのストレージノードコンタクト２４の上面は酸化ストロンチウム膜４６と接触することとなる。そして、図１８に既に示したアニール工程により、酸化ストロンチウム膜４６とストレージノードコンタクト２４を構成する金属膜との間で反応を生じ、絶縁膜が形成される。
【００１６】
すなわち、図２２に示したように、タングステン膜４１によりストレージノードコンタクト２４を構成するとすれば、タングステン膜４１と酸化ストロンチウム膜４６とが反応してＳｒＷＯ４膜５１のような絶縁膜が形成されることとなる。これにより、ストレージノードコンタクト２４とキャパシタ絶縁膜であるＢＳＴＯ膜４８とが直接接触することを防止でき、キャパシタリーク特性の劣化を防止することが可能となる。
以上のようにして、本発明の第１の実施の形態によれば以下の効果を奏することが可能となる。
まず、ストレージノード２５の加工を金属膜であるＲｕ膜４５の工程で実質的に行ない、このＲｕ膜４５と酸化ストロンチウム膜４６との反応により金属酸化物であるＳＲＯ膜４７を自己整合的に形成している（図１６参照）。このため、例えば酸素＋塩素の混合ガス中でＲｕ膜４５をエッチングするなど、ストレージノード２５の加工は容易なものとなる。このように、ＳＲＯ膜などの金属酸化物をストレージノードとして用いても、その加工が困難になることを防止でき、微細加工が可能となる。結果として、信頼性が高く、高密度な半導体装置を形成することが可能となる。
【００１７】
また、ストレージノードコンタクト２４を構成するタングステン膜４１とストレージノード２５を構成するＳＲＯ膜４７との間に金属膜であるＲｕ膜が形成されている。そのため、タングステン膜４１とＳＲＯ膜４７とが直接接触することがないので、その界面に薄いバリアメタル層を形成する必要がない。これにより、製造工程数の増加を防止することが可能となる。
また、ストレージノード２５は主に金属膜であるＲｕ膜４５から構成されていて、高誘電体膜であるＢＳＴＯ膜４８と接触する部分については金属酸化物であるＳＲＯ膜４７が形成されている。プレート電極としては、金属酸化物であるＳＲＯ膜４９が採用されている。このように、高誘電体膜を金属酸化物で挟みこむことにより、高誘電体膜の性能を最大限に発揮することが可能となる。さらに、ストレージノード２５が主として金属膜から構成されているため、金属酸化物のみによって構成される場合に比べて抵抗率を低くすることが可能となる。これにより、半導体装置の高速化を図ることが可能となる。
また、上述したように、ストレージノード２５を構成するＲｕ膜４５の加工において、合わせずれが生じても、キャパシタ電流のリーク特性の劣化を防止することが可能となり、信頼性の高い半導体装置を提供することが可能となる。
【００１８】
また、ＣＶＤ法を用いて酸化ストロンチウム膜４６を形成するＣＶＤ工程（図１７参照）は、３００〜５００℃程度の比較的低温の酸化雰囲気中で行われる。このため、トランジスタの最適化やシリサイド構造の採用に対して問題となる高温の熱工程を削減することが可能となる。
（第１の実施の形態の変形例１）
本発明の第１の実施の形態の変形例１について図２３を参酌して説明する。
この変形例１では、ストレージノードコンタクト２４の上部に金属膜、例えばＲｕ膜５２を形成しておくものである。このようにしておけば、図２３のようにストレージノードを構成するＲｕ膜４５の加工時に合わせずれが生じてＲｕ膜５２が露出した場合にはＲｕ膜５２が酸化ストロンチウム膜４６と接触することとなる（図１８参照）。そして、図１８に既に示したアニール工程により、Ｒｕ膜５２と酸化ストロンチウム膜４６との間で反応を生じ、金属酸化物であるＳＲＯ膜５３が形成される。
このため、ストレージノードコンタクト２４を構成するタングステン膜４１とＢＳＴＯ膜４８とが直接接触することを防止することが可能となる。さらに、ＳＲＯ膜５３もストレージノードの一部として活用することが可能となる。
【００１９】
（第１の実施の形態の変形例２）
本発明の第１の実施の形態の変形例２について図２４を参酌して説明する。
この変形例２では、ストレージノードコンタクト２４として金属膜であるＲｕ膜５４を用いている。このようにしておけば、図２４のようにストレージノードを構成するＲｕ膜４５の加工時に合わせずれが生じてＲｕ膜５４が露出した場合にはＲｕ膜５４が酸化ストロンチウム膜４６と接触することとなる（図１８参照）。そして、図１８に既に示したアニール工程により、Ｒｕ膜５４と酸化ストロンチウム膜４６との間で反応を生じ、金属酸化物であるＳＲＯ膜５３が形成される。
このため、合わせずれが生じてもＳＲＯ膜５３もストレージノードの一部として活用することが可能となり、従来技術のような問題は生じない。
（第２の実施の形態）
本発明の第２の実施の形態について図面（図２５〜図３０）を参酌して説明する。
ここでは、半導体装置のキャパシタ部のみ図面を用いて説明する。つまり、ＣＯＢ型ＤＲＡＭであれば、図１２のキャパシタＭＣの部分に本実施の形態を適用することとなる。
まず、図２５に示したように、層間絶縁膜２７内にストレージノードコンタクト２４を形成する。
【００２０】
次に、図２６に示したように、スパッタ法を用いて全面に金属膜、例えばＲｕ膜５５を形成する。
次に、図２７に示したように、リソグラフィー法とＲＩＥ法を用いてＲｕ膜５５をストレージノードとして所望の形状に加工する。
次に、図２８に示したように、例えばＣＶＤ法を用いて被膜として酸化ストロンチウム膜５６を形成する。このとき、原料ガスとしては例えばＳｒ（ＤＰＭ）２（strontium  bis（dipivaloylmethanate）：Sr[(CH3)3C-COCHCO-(C(CH3)3)]2）をＴＨＦ（tetra  hydrofuran）溶液に溶解し、気化器にてガス化したものを用い、５００〜７００℃程度の酸化雰囲気中でＣＶＤを行う。すると、酸化ストロンチウム膜が堆積と同時に、金属膜であるＲｕ膜５５と酸化ストロンチウム膜５６との界面で反応が生じて、金属酸化物であるＳＲＯ膜５７が自己整合的に形成される。このようにして形成されたＳＲＯ膜５７は、Ｒｕ膜５５と共通の金属元素を有するものである。
ここで、ＣＶＤの原料ガスとしてＳｒ（ＤＰＭ）２を昇華法により気化したものを用いてもよい。また、被膜として炭酸ストロンチウム膜を用いても構わない。また、ストロンチウム膜でも構わない。但し、ストロンチウム膜よりも酸化ストロンチウム膜や炭酸ストロンチウム膜の方が、ＣＶＤ法による堆積が容易である。また、被膜の堆積法としてＣＶＤ法を例に挙げたが、スパッタ法やゾル・ゲル法でも構わない。
【００２１】
次に、図２９に示したように、水洗、あるいは希酸中でウェットエッチングすることにより、未反応の酸化ストロンチウム膜５６を除去する。ここで残ったＲｕ膜５５とＳＲＯ膜５７とがキャパシタのストレージノードとなる。
次に、図３０に示したように、ＣＶＤ法を用いて、高誘電体膜であるＢＳＴＯ膜５８を全面に形成する。さらにＣＶＤ法を用いて、金属酸化物であるＳＲＯ膜５９を全面に形成する。このＢＳＴＯ膜５８がキャパシタ絶縁膜となり、ＳＲＯ膜５９がプレート電極となる。
次に、図示していないが、リソグラフィー法とエッチング技術を用いて、プレート電極であるＳＲＯ膜５９を所望の形状に加工する。これにより、キャパシタが形成される。このキャパシタは、ストレージノード２５が金属膜であるＲｕ膜５５と金属酸化物であるＳＲＯ膜５７とからなり、キャパシタ絶縁膜は高誘電体膜であるＢＳＴＯ膜５８であり、プレート電極は金属酸化物であるＳＲＯ膜５９である。ここで、キャパシタ絶縁膜であるＢＳＴＯ膜５８と、プレート電極であるＳＲＯ膜５９と、ストレージノードを構成するＳＲＯ膜５７とは、共にペロブスカイト状の結晶構造を有するものである。これにより、高誘電体膜であるＢＳＴＯ膜５８は、その性能を最大限に発揮することが可能となる。
【００２２】
以上のようにして、本発明の第２の実施の形態によれば以下の効果を奏することが可能となる。
まず、ストレージノードの加工を金属膜であるＲｕ膜５５の工程で実質的に行ない、このＲｕ膜５５と酸化ストロンチウム膜５６との反応により金属酸化物であるＳＲＯ膜５７を自己整合的に形成している（図２８参照）。このため、例えば酸素＋塩素の混合ガス中でＲｕ膜５５をエッチングするなど、ストレージノード２５の加工は容易なものとなる。このように、ＳＲＯ膜などの金属酸化物をストレージノードとして用いても、その加工が困難になることを防止でき、微細加工が可能となる。結果として、信頼性が高く、高密度な半導体装置を形成することが可能となる。
さらに、ＣＶＤ法を用いて酸化ストロンチウム膜５６を形成するＣＶＤ工程（図２８参照）は、５００〜７００℃程度の比較的高温の酸化雰囲気中で行われる。このため、酸化ストロンチウム膜５６の堆積と同時にＳＲＯ膜５７を形成することが可能となり、第１の実施の形態に比べて工程数の削減が可能となる。
また、ストレージノードコンタクト２４とストレージノードを構成するＳＲＯ膜５７との間に金属膜であるＲｕ膜５５が形成されている。そのため、ストレージノードコンタクトとして低抵抗な金属膜であるタングステン膜を利用しても、ストレージノードコンタクト２４とＳＲＯ膜５７とが直接接触することがない。そのため、その界面に薄いバリアメタル層を形成する必要がない。これにより、製造工程数の増加を防止することが可能となる。
【００２３】
また、ストレージノードは主に金属膜であるＲｕ膜５５から構成されていて、高誘電体膜であるＢＳＴＯ膜５８と接触する部分については金属酸化物であるＳＲＯ膜５７が形成されている。プレート電極としては、金属酸化物であるＳＲＯ膜５９が採用されている。このように、高誘電体膜を金属酸化物で挟みこむことにより、高誘電体膜の性能を最大限に発揮することが可能となる。さらに、ストレージノード２５が主として金属膜から構成されているため、金属酸化物のみによって構成される場合に比べて抵抗率を低くすることが可能となる。これにより、半導体装置の高速化を図ることが可能となる。
また、第１の実施の形態で説明したように、ストレージノードを構成するＲｕ膜５５の加工において、合わせずれが生じても、キャパシタリーク特性の劣化を防止することが可能となり、信頼性の高い半導体装置を提供することが可能となる。
（第２の実施の形態の変形例）
本発明の第２の実施の形態の変形例について図３１を参酌して説明する。
この変形例では、図２８に示した酸化ストロンチウム膜５６を形成する工程で、酸化ストロンチウム膜５６の堆積膜厚を薄くして最適化する。これにより、酸化ストロンチウム膜５６の堆積時にＲｕ膜５５との間で起こる反応を酸化ストロンチウム膜５６の表面にまで進ませる。このようにすると、図２９で示したような未反応の酸化ストロンチウム膜５６を除去する工程を省略することが可能となる。
【００２４】
このようにすると、図３１に示したような構成となる。つまり、層間絶縁膜２７の上面のうちＲｕ膜５５又はＳＲＯ膜５７が形成されていない部分に酸化ストロンチウム膜５６が残存することとなる。
このようにすることで、第２の実施の形態に比べてさらに工程数を減らすことが可能となる。
（第３の実施の形態）
本発明の第３の実施の形態について図面（図３２〜図３９）を参酌して説明する。
ここでは、半導体装置のキャパシタ部のみ図面を用いて説明する。つまり、ＣＯＢ型ＤＲＡＭであれば、図１２のキャパシタＭＣの部分に本実施の形態を適用することとなる。
まず、図３２に示したように、層間絶縁膜２７内にストレージノードコンタクト２４を形成する。
次に、図３３に示したように、ＣＶＤ法により、例えばシリコン酸化膜からなる層間絶縁膜６０を形成する。さらに、リソグラフィー法とＲＩＥ法を用いてコンタクトホール６１を形成する。このコンタクトホール６１は、ストレージノードコンタクト２４の上面が露出するように形成する。このコンタクトホール６１は、後にキャパシタが形成される領域となる。
次に、図３４に示したように、ＣＶＤ法を用いて全面に金属膜、例えばＲｕ膜６２を形成する。これにより、Ｒｕ膜６２はストレージノードコンタクト２４と接触する。
【００２５】
次に、図３５に示したように、平坦化技術、例えばＣＭＰ法を用いてＲｕ膜６２のうち、層間絶縁膜６０の上面よりも上方の部分を除去する。
次に、図３６に示したように、例えばＣＶＤ法を用いて、ストロンチウムを含む被膜である酸化ストロンチウム膜６３を堆積する。このとき、原料ガスとしては例えばＳｒ（ＤＰＭ）２（strontium  bis（dipivaloylmethanate）：Sr[(CH3)3C-COCHCO-(C(CH3)3)]2）をＴＨＦ（tetra  hydrofuran）溶液に溶解し、気化器にてガス化したものを用い、３００〜５００℃程度の酸化雰囲気中でＣＶＤを行うと、酸化ストロンチウム膜６３が堆積される。あるいは、原料ガスとしてＳｒ（ＤＰＭ）２を昇華法により気化したものを用いてもよい。ここで、ストロンチウムを含む被膜としては、炭酸ストロンチウム膜でも構わない。また、ストロンチウム膜でも構わない。但し、ストロンチウム膜よりも酸化ストロンチウム膜や炭酸ストロンチウム膜の方が、ＣＶＤ法による堆積が容易である。また、被膜の堆積法としてＣＶＤ法を例に挙げたが、スパッタ法やゾル・ゲル法でも構わない。
【００２６】
次に、図３７に示したように、酸素あるいはオゾン等の酸化雰囲気中でアニールすることにより、酸化ストロンチウム膜６３とＲｕ膜６２との間で反応を生じさせ、金属酸化物であるＳＲＯ膜６４を自己整合的に形成する。このようにして形成されたＳＲＯ膜６４は、Ｒｕ膜６２と共通の金属元素を有するものである。
ここで、酸化ストロンチウム膜６３のＣＶＤ工程（図３６参照）を５００〜７００℃程度の酸化雰囲気中で行うと、酸化ストロンチウム膜６３が堆積と同時に、金属膜であるＲｕ膜６２と酸化ストロンチウム膜６３との界面で反応が生じて、金属酸化物であるＳＲＯ膜が自己整合的に形成される。このようにすれば、図３７に示したアニール工程を省略することが可能となる。
次に、図３８に示したように、水洗、あるいは希酸中でウェットエッチングすることにより、未反応の酸化ストロンチウム膜６３を除去する。ここで残ったＲｕ膜６２とＳＲＯ膜６４とがキャパシタのストレージノードとなる。
次に、図３９に示したように、ＣＶＤ法を用いて、高誘電体膜であるＢＳＴＯ膜６５を全面に形成する。さらにＣＶＤ法を用いて、金属酸化物であるＳＲＯ膜６６を全面に形成する。このＢＳＴＯ膜６５がキャパシタ絶縁膜となり、ＳＲＯ膜６６がプレート電極となる。
【００２７】
次に、図示していないが、リソグラフィー法とエッチング技術を用いて、プレート電極であるＳＲＯ膜６６を所望の形状に加工する。これにより、キャパシタが形成される。このキャパシタは、ストレージノードが金属膜であるＲｕ膜６２と金属酸化物であるＳＲＯ膜６４とからなり、キャパシタ絶縁膜は高誘電体膜であるＢＳＴＯ膜６５であり、プレート電極は金属酸化物であるＳＲＯ膜６６である。ここで、キャパシタ絶縁膜であるＢＳＴＯ膜６５と、プレート電極であるＳＲＯ膜６６やストレージノードを構成するＳＲＯ膜６４とは、共にペロブスカイト状の結晶構造を有するものである。これにより、高誘電体膜であるＢＳＴＯ膜６５は、その性能を最大限に発揮することが可能となる。
以上のようにして、本発明の第３の実施の形態によれば以下の効果を奏することが可能となる。
まず、第３の実施の形態によると、層間絶縁膜６０を堆積した後、これをＲＩＥ法などでエッチングしてコンタクトホール６１を形成することによりストレージノードの領域を決めてしまう（図３３参照）。そして、このコンタクトホール６１内にＲｕ膜６２を形成することにより（図３４、図３５参照）、ストレージノードの加工を実質的に行ない、このＲｕ膜６２と酸化ストロンチウム膜６３との反応により金属酸化物であるＳＲＯ膜６４を自己整合的に形成している（図３７参照）。これによれば、層間絶縁膜６０のエッチング技術と、金属膜であるＲｕ膜６２のＣＭＰ技術によってストレージノードを加工することが可能となる。このように、ＳＲＯ膜などの金属酸化物をストレージノードとして用いても、その加工が困難になることを防止でき、微細加工が可能となる。結果として、信頼性が高く、高密度な半導体装置を形成することが可能となる。
【００２８】
また、ストレージノードコンタクト２４とストレージノードを構成するＳＲＯ膜６４との間に金属膜であるＲｕ膜６２が形成されている。そのため、ストレージノードコンタクト２４として低抵抗な金属膜であるタングステン膜を利用しても、ストレージノードコンタクト２４とＳＲＯ膜６４とが直接接触することがない。このため、その界面に薄いバリアメタル層を形成する必要がない。これにより、製造工程数の増加を防止することが可能となる。
ここで、ストレージノードコンタクトを構成するタングステン膜とストレージノードを構成するＳＲＯ膜との接触を防止すべく、ストレージノードをＳＲＯ膜と窒化チタン膜（バリアメタルとして機能）の積層膜とすることも考えられる。しかし、単にストレージノードを積層膜としただけでは、窒化チタン膜とＢＳＴＯ膜６５とが接触することとなり、キャパシタ電流のリーク特性を劣化させてしまう。これに対して本発明の第３の実施の形態によればそのような問題を解決することが可能となる。
また、ストレージノードは主に金属膜であるＲｕ膜６２から構成されていて、高誘電体膜であるＢＳＴＯ膜６５と接触する部分については金属酸化物であるＳＲＯ膜６４が形成されている。プレート電極としては、金属酸化物であるＳＲＯ膜６６が採用されている。このように、高誘電体膜を金属酸化物で挟みこむことにより、高誘電体膜の性能を最大限に発揮することが可能となる。さらに、ストレージノードが主として金属膜から構成されているため、金属酸化物のみによって構成される場合に比べて抵抗率が低くすることが可能となる。これにより、半導体装置の高速化を図ることが可能となる。
【００２９】
また、ＣＶＤ法を用いて酸化ストロンチウム膜６３を形成するＣＶＤ工程（図３６参照）を３００〜５００℃程度の比較的低温の酸化雰囲気中で行えば、トランジスタの最適化やシリサイド構造の採用に対して問題となる高温の熱工程を削減することが可能となる。これに対して、そのＣＶＤ工程を５００〜７００℃程度の比較的高温の酸化雰囲気中で行えば、酸化ストロンチウム膜６３の堆積と同時にＳＲＯ膜６４を形成することが可能となり、工程数の削減が可能となる。
なお、上記各実施の形態において、キャパシタ形状として平面型、内堀型、外堀型について説明したが、その他の構造、例えばクラウン型やフィン型にも適用することが可能である。さらに、本発明はＤＲＡＭに限らず、ＦＲＡＭ等キャパシタ構造を有する半導体装置一般に適用することが可能である。
また、ストレージノードを構成する金属膜と、金属酸化物を形成するために金属膜の上部に堆積される被膜との組み合わせは、上記のようにＲｕ（ルテニウム）膜と酸化ストロンチウム膜の組み合わせの他にも、導電性金属酸化物（あるいは導電性ペロブスカイト状構造物質）を形成する金属と被膜との組み合わせであれば良い。
【００３０】
【発明の効果】
上記のように、本発明は、導電性金属酸化物をキャパシタ蓄積電極に用いながら微細化加工を可能とする。また、半導体装置の高速化を図ることを可能とする。
【図面の簡単な説明】
【図１】従来のキャパシタ電極の製造工程断面図。
【図２】従来のキャパシタ電極の製造工程断面図。
【図３】従来のキャパシタ電極の製造工程断面図。
【図４】従来のキャパシタ電極の製造工程断面図。
【図５】従来のキャパシタ電極の製造工程断面図。
【図６】従来のキャパシタ電極の製造工程断面図。
【図７】従来のキャパシタ電極の製造工程断面図。
【図８】従来のキャパシタ電極の製造工程断面図。
【図９】従来のキャパシタ電極の製造工程断面図。
【図１０】従来のキャパシタ電極の製造工程断面図。
【図１１】本発明の第１の実施の形態にかかる半導体装置の上面レイアウト図。
【図１２】本発明の第１の実施の形態にかかる半導体装置の断面図。
【図１３】本発明の第１の実施の形態にかかる半導体装置の断面図。
【図１４】本発明の第１の実施の形態にかかる半導体装置の製造工程断面図。
【図１５】本発明の第１の実施の形態にかかる半導体装置の製造工程断面図。
【図１６】本発明の第１の実施の形態にかかる半導体装置の製造工程断面図。
【図１７】本発明の第１の実施の形態にかかる半導体装置の製造工程断面図。
【図１８】本発明の第１の実施の形態にかかる半導体装置の製造工程断面図。
【図１９】本発明の第１の実施の形態にかかる半導体装置の製造工程断面図。
【図２０】本発明の第１の実施の形態にかかる半導体装置の製造工程断面図。
【図２１】本発明の第１の実施の形態にかかる半導体装置の製造工程断面図。
【図２２】本発明の第１の実施の形態にかかる半導体装置の製造工程断面図。
【図２３】本発明の第１の実施の形態の変形例にかかる半導体装置の断面図。
【図２４】本発明の第１の実施の形態の変形例にかかる半導体装置の断面図。
【図２５】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２６】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２７】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２８】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２９】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図３０】本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図３１】本発明の第２の実施の形態の変形例にかかる半導体装置の断面図。
【図３２】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３３】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３４】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３５】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３６】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３７】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３８】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３９】本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【符号の説明】
１・・・・半導体基板
２・・・・シリコン酸化膜
３・・・・窒化チタン膜
４・・・・ＳＲＯ膜
５・・・・ＢＳＴＯ膜
６・・・・ＳＲＯ膜
７・・・・タングステン膜
８・・・・シリコン酸化膜
９・・・・コンタクトホール
１０・・・・ＳＲＯ膜
１１・・・・ＢＳＴＯ膜
１２・・・・ＳＲＯ膜
１３・・・・ＳＲＯ膜１０の上部
ＭＣ・・・・キャパシタ
ＭＱ・・・・ＭＯＳトランジスタ
２１・・・・ワード線
２２・・・・ビット線コンタクト
２３・・・・ビット線
２４・・・・ストレージノードコンタクト
２５・・・・ストレージノード
２６・・・・ソース／ドレイン拡散層
２７・・・・層間絶縁膜
２８・・・・金属酸化物
２９・・・・高誘電体膜
３０・・・・金属酸化物
３１・・・・ＭＯＳトランジスタ
３２・・・・ソース／ドレイン領域
３３・・・・配線
３４・・・・被覆絶縁膜
３５・・・・第２の層間絶縁膜
３６・・・・コンタクト
３７・・・・上層配線
３８・・・・半導体基板
３９・・・・素子分離領域
４０・・・・チタン窒化膜
４１・・・・タングステン膜
４２・・・・ゲート絶縁膜
４３・・・・導電層
４４・・・・絶縁膜
４５・・・・Ｒｕ膜
４６・・・・酸化ストロンチウム膜
４７・・・・ＳＲＯ膜
４８・・・・ＢＳＴＯ膜
４９・・・・ＳＲＯ膜
５０・・・・キャパシタ
５１・・・・ＳｒＷＯ３膜
５２・・・・Ｒｕ膜
５３・・・・ＳＲＯ膜
５４・・・・Ｒｕ膜
５５・・・・Ｒｕ膜
５６・・・・酸化ストロンチウム膜
５７・・・・ＳＲＯ膜
５８・・・・ＢＳＴＯ膜
５９・・・・ＳＲＯ膜
６０・・・・層間絶縁膜
６１・・・・コンタクトホール
６２・・・・Ｒｕ膜
６３・・・・酸化ストロンチウム膜
６４・・・・ＳＲＯ膜
６５・・・・ＢＳＴＯ膜
６６・・・・ＳＲＯ膜
６７・・・・金属膜
【図１】
0004011226.tif 000002
【図２】
0004011226.tif 000003
【図３】
0004011226.tif 000004
【図４】
0004011226.tif 000005
【図５】
0004011226.tif 000006
【図６】
0004011226.tif 000007
【図７】
0004011226.tif 000008
【図８】
0004011226.tif 000009
【図９】
0004011226.tif 000010
【図１０】
0004011226.tif 000011
【図１１】
0004011226.tif 000012
【図１２】
0004011226.tif 000013
【図１３】
0004011226.tif 000014
【図１４】
0004011226.tif 000015
【図１５】
0004011226.tif 000016
【図１６】
0004011226.tif 000017
【図１７】
0004011226.tif 000018
【図１８】
0004011226.tif 000019
【図１９】
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【図２０】
0004011226.tif 000021
【図２１】
0004011226.tif 000022
【図２２】
0004011226.tif 000023
【図２３】
0004011226.tif 000024
【図２４】
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【図２５】
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【図２６】
0004011226.tif 000027
【図２７】
0004011226.tif 000028
【図２８】
0004011226.tif 000029
【図２９】
0004011226.tif 000030
【図３０】
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【図３１】
0004011226.tif 000032
【図３２】
0004011226.tif 000033
【図３３】
0004011226.tif 000034
【図３４】
0004011226.tif 000035
【図３５】
0004011226.tif 000036
【図３６】
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【図３７】
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【図３８】
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【図３９】
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