(57)【特許請求の範囲】
【請求項１】
半導体ウエハのシリコン基板に形成されたトレンチ内に配置されたシリコンカーバイド部材と、
前記シリコンカーバイド部材上に形成されたゲートと、
前記シリコンカーバイド内に配置され、前記ゲートから横方向に離間したソース領域及びドレイン領域を含む、横型金属−酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、及び
前記シリコン基板に形成された相補型金属−酸化物半導体（ＣＭＯＳ）を含み、ここで、前記ＣＭＯＳは、前記シリコン基板内に形成されたＮドープタブ領域、及びＰドープタブ領域と、前記Ｎドープタブ領域中、及びＰドープタブ領域中にそれぞれ形成されたソース領域、及びドレイン領域と、前記Ｎドープタブ領域上、及びＰドープタブ領域上にそれぞれ形成されたゲート電極を含む、
ことを特徴とする半導体デバイス。
【請求項２】
前記ＭＯＳＦＥＴは、前記ＣＭＯＳデバイスの動作電圧より高い破壊電圧を有することを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記ＭＯＳＦＥＴは少なくとも約１０Ｖの破壊電圧を有し、前記ＣＭＯＳデバイスは約３Ｖと５Ｖの間の破壊電圧を有することを特徴とする請求項１記載の半導体デバイス。
【請求項４】
前記半導体デバイスはパワーコンバーターであり、前記ＭＯＳＦＥＴは前記パワーコンバーター用のパワースイッチであることを特徴とする請求項１記載の半導体デバイス。
【請求項５】
前記基板内に形成された、埋め込み型酸化物層をさらに含むことを特徴とする請求項1記載の半導体デバイス。
【請求項６】
前記基板はシリコンからなり、前記シリコンカーバイド部材は３Ｃシリコンカーバイドからなることを特徴とする請求項１記載の半導体デバイス。
【請求項７】
前記シリコンカーバイド部材は、シリコンカーバイドタブであることを特徴とする請求項１記載の半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高い破壊電圧を有するＳｉＣ  ＭＯＳＦＥＴとその製造方法に関し、さらにＳｉＣ  ＭＯＳＦＥＴを組み込んだ半導体デバイスとその製造方法に関する。
【０００２】
【従来の技術】
パワーコンバータは、入力電圧波形を特定の出力電圧波形に変換するパワー処理回路である。安定しよく調整された出力を必要とするような多くのアプリケーションにおいては、切り換えモード（switched-mode ）パワーコンバータがしばしば用いられている。通常、切り換えモードパワーコンバータは、インバータとこのインバータに接続された一次巻き線を有するトランスと、このトランスの二次巻き線に接続された出力整流器と出力フィルタとコントローラとを有する。
【０００３】
インバータはＦＥＴ（電界効果型トランジスタ）のようなパワースイッチを有し、入力電圧をトランスにかかる切り換え電圧に変換する。トランスはある電圧を別の電圧値に変換し、出力回路はコンバータの出力点に所望の電圧を生成する。出力フィルタは、インダクタと出力キャパシタとを有する。この出力キャパシタは出力電圧を平滑化しフィルタ処理して負荷に与える。
【０００４】
多くのパワーコンバータのアプリケーションにおいては、パワースイッチの出力電圧の要件および出力処理要件は厳しい。従来のシリコン製の半導体ウェハにおいては、大きな電圧処理能力は、横方向に構成されたＦＥＴ内で達成することは困難である。その理由は、ソースとドレインが近づきすぎてしまうからである。そのためこの構成によりデバイスの破壊電圧の値が小さくなってしまう。
【０００５】
このため垂直方向のＭＯＳＦＥＴ（ＶＤＭＯＳＦＥＴ）と称するパワーコンバータの使用が必要となる。ＶＤＭＯＳＦＥＴは、ドレインがデバイスの底部に配置され、ソースが上部に配置され、ゲートがソースとドレインとの間の垂直方向に挟まれた構造である。この垂直方向の配列により、ＶＤＭＯＳＦＥＴはより大きな破壊電圧が達成可能となり、そのためこのＶＤＭＯＳＦＥＴは従来のシリコン製半導体ウェハ技術を用いながらより大きな動作電圧が得られることになる。
【０００６】
ところが、ＶＤＭＯＳＦＥＴはスイッチとして使用するときには重要となるより大きなオン抵抗（on-resistance ）を本質的に有し、同時にまたより大きなキャパシタンスも有する。ソースとドレインの分離が大きくなることによりオン抵抗とキャパシタンスが大きくなるにつれて、より大きな破壊電圧および動作電圧を得るためには、層を追加する必要がある。ＶＤＭＯＳＦＥＴのオン抵抗が大きくなると、ＶＤＭＯＳＦＥＴに起因する損失も大きくなり、そのためＶＤＭＯＳＦＥＴを採用するパワーコンバータの全体効率が低下することになる。さらにまたキャパシタンスが増加することにより切り換え速度が減少し、そのため切り換え損失も増加する。
【０００７】
電子デバイスが小型化し、実装密度が大きくなるにつれて別の問題が発生する。ＶＤＭＯＳＦＥＴが小さくなるにつれ、デバイスの実装密度が高まるにつれ、２つの隣接するＰ型ウェルの垂直領域の接合型電界効果型トランジスタ抵抗もまた増加し、これによりデバイスの性能が向上するのが妨げられる。かくして、このようなパワーコンバータにＶＤＭＯＳＦＥＴを使用することは、その物理的制約に起因して近い将来使用が制限されることになる。
【０００８】
【発明が解決しようとする課題】
したがって本発明の目的は、スイッチとしてオン抵抗を低く保ちながら破壊電圧特性を改善すたＭＯＳＦＥＴを提供することである。
【０００９】
【課題を解決するための手段】
本発明の一実施例においては、本発明のＭＯＳＦＥＴはシリコンカーバイド層の上に形成されたゲートを有する基板の上にまたはその中に好ましくはその表面上に配置されたシリコンカーバイド層を有する。ソース領域とドレイン領域がこのシリコンカーバイド層内に、ゲートから横方向にずれて配置されている。本発明の一実施例においては、シリコンカーバイドの破壊電圧はシリコンの破壊電界よりも大きい。例えば、本発明の一実施例においては、シリコンカーバイドを濃くドープしたｐ−ｎ接合部の破壊電圧は、１０Ｖ以上である。
【００１０】
本発明は、ＭＯＳＦＥＴの破壊電圧を増加させるために、横型のＭＯＳＦＥＴデバイス内にシリコンカーバイドを採用する広い概念を含む。破壊電圧は、ＭＯＳＦＥＴデバイスのアプリケーションに影響を及ぼす重要なパラメータである。破壊電圧は、パワーコンバータのようなパワー関連のアプリケーションのスイッチとして用いられるＭＯＳＦＥＴデバイスにとっては、特に重要である。
【００１１】
横方向に延びる（横型の）ＭＯＳＦＥＴデバイスは、パワー関連のアプリケーションにおいて、特に利点を有する。その理由は、スイッチとしてのオン抵抗が垂直構造のデバイスよりも本質的に低いからである。この本質的に低いオン抵抗によりパワーコンバータの効率および横型ＭＯＳＦＥＴを採用する他の切り換えデバイスの効率を向上させる。さらにまた、同一の半導体ウェハ上にシリコンカーバイドの横型ＭＯＳＦＥＴデバイスとＣＭＯＳデバイスを集積化できることにより電源をその回路近傍に配置することができるようになる。
【００１２】
ＭＯＳＦＥＴのソース領域とドレイン領域は、Ｎ型ドーパントでドーピングされ、好ましくはＰ型ドーパントでドーピングされたタブ（ウェル）内に形成される。
【００１３】
本発明の他の実施例においては、ＭＯＳＦＥＴはさらに埋設酸化物層を含む。この埋設された酸化物層は基板内に形成してもよい。しかし、本発明の一実施例においては、埋設型酸化物層は基板内に形成される。ゲートと基板は、従来の材料、例えばそれぞれポリシリコンとシリコンからなる。シリコンカーバイドがシリコン製基板上に形成される実施例においては、３Ｃのシリコンカーバイド構造が形成される。本発明の他の実施例においては、ＭＯＳＦＥＴはＣＭＯＳデバイスを含む半導体ウェハ上に形成され、ある種の実施例においては、パワーコンバータ用に駆動コントローラを構成する。
【００１４】
本発明によるＭＯＳＦＥＴデバイスは、様々な応用例を有する。ある有効なアプリケーションは、ＭＯＳＦＥＴがパワーコンバータのパワートレイン内に採用されるパワースイッチである。
【００１５】
本発明の他の態様によれば、半導体ウェハの基板の上あるいはその中に横型ＭＯＳＦＥＴを形成する方法を提供する。本発明の一実施例においては、本発明の方法は、基板上にシリコンカーバイド層を形成するステップと、このシリコンカーバイド層の上にゲートを形成するステップと、ゲートから横方向に離れてシリコンカーバイド層内にソース領域とドレイン領域を形成するステップとを含む。本発明の方法は、さらにソース領域とドレイン領域を１２００℃でアニールするステップを含む。
【００１６】
デバイスの場合には、本発明の方法は、基板内に埋込型酸化物層を形成するステップを含む。しかし、本発明の一実施例においては、埋込型酸化物層は、基板内に形成される。さらにまたソース領域とドレイン領域を形成するステップは、Ｐ型ドーパントでドーピングされたシリコンカーバイド層内にＮ型ドーパントを注入するステップを含む。
【００１７】
本発明の一実施例においては、シリコンカーバイド層は基板上に形成され、そしてこの基板はシリコン製基板でもよい。本発明の一実施例においては、３Ｃシリコンカーバイド層が形成される。
【００１８】
本発明の他の実施例においては、本発明の方法は、ＭＯＳＦＥＴをパワースイッチとして構成し、このＭＯＳＦＥＴをパワーコンバータ内に集積する。
【００１９】
本発明の他の態様においては、本発明は絶縁トランスと、この絶縁トランスの一次巻き線に接続された主サイドパワースイッチと絶縁トランスの二次巻き線に接続された副サイドパワースイッチとを含む。パワーコンバータに採用されるスイッチは、本発明の横型ＭＯＳＦＥＴを含むことができる。パワーコンバータは、さらに副サイドパワースイッチに接続された駆動回路を含む。この駆動回路は、シリコン製基板上に形成されたＣＭＯＳデバイスを有し、ＭＯＳＦＥＴの破壊電圧よりも低い動作電圧を有する。副サイドパワースイッチに接続された出力インダクタと、この出力インダクタに接続された出力キャパシタとがパワーコンバータの一部を構成する。
【００２０】
パワーコンバータに、組み込まれたＭＯＳＦＥＴは、基板内あるいは基板上に配置されたシリコンカーバイド層とこのシリコンカーバイド層上に形成されたゲートと、シリコンカーバイド層内に形成され、ゲートから横方向に離れたソース領域とドレイン領域とを有する。この実施例においては、動作電圧は３Ｖから５Ｖの範囲にあり、破壊電圧は１０Ｖから３０Ｖの範囲にある。
【００２１】
前述した実施例と同様に、ＭＯＳＦＥＴは埋設された酸化物層を有し、これが基板内に配置される。さらにまたソース領域とドレイン領域は、Ｎ型ドーパンドでドーピングされ、一方、ソース領域とドレイン領域がその中に形成されるタブ（ウェル）は、Ｐ型ドーパントでドーピングされる。シリコンカーバイドがシリコン製基板上に形成される実施例においては、３Ｃシリコンカーバイドが形成される。
【００２２】
本発明の他の態様によれば、本発明はパワーコンバータを形成する方法を提供する。本発明の一実施例においては、本発明の方法は、絶縁トランスを形成するステップと、この絶縁トランスの一次巻き線に接続された主サイドパワースイッチを形成するステップと、前記絶縁トランスの二次巻き線に接続された副サイドパワースイッチを形成するステップとを含む。パワーコンバータに採用されるスイッチは、本発明の横型ＭＯＳＦＥＴを含むことができる。
【００２３】
本発明の方法は、さらにシリコン製基板上に形成されたＣＭＯＳデバイスを含み、副サイドパワースイッチに接続された駆動回路を形成するステップを含み、このＭＯＳＦＥＴはＣＭＯＳデバイスの動作電圧よりも高い破壊電圧を有し、副サイドパワースイッチに接続された出力インダクタを形成するステップと、前記出力インダクタと副サイドパワースイッチに接続された出力キャパシタとを形成するステップを含む。
【００２４】
本発明の他の態様によれば、本発明の方法は、ソース領域とドレイン領域を１２００℃でアニールするステップを含み、さらにＣＶＤを用いてシリコンカーバイド層上に酸化物層を形成するステップを含む。好ましくはこの酸化物層も９５０℃でアニールされる。
【００２５】
【発明の実施の形態】
図１に本発明により構成された横型ＭＯＳＦＥＴ１０７の実施例を含む半導体ウェハ１００を示す。半導体ウェハ１００は、基板１０５と基板１０５上に形成された横型ＭＯＳＦＥＴ１０７とを有する。本発明の一実施例においては、横型ＭＯＳＦＥＴ１０７は、基板１０５上に形成されたシリコンカーバイド層１１０を有する。横型ＭＯＳＦＥＴ１０７はゲート構造１２１を有する。ゲート層１２０を有するゲート構造１２１がゲート酸化物層１１５の上に形成され、そしてゲート酸化物層１１５はシリコンカーバイド層１１０の上に形成される。ソース領域とドレイン領域１２５，１３０は、従来の方法によりシリコンカーバイド層１１０内に形成される。ソース領域およびドレイン領域１２５，１３０は、ゲート構造１２１と接触しながらゲート構造１２１とは横方向にずれている。
【００２６】
一実施例においては、基板１０５とシリコンカーバイド層１１０はＰ型ドーパント、例えばアルミまたはボロンとでドーピングされる。このゲート構造１２１は、従来設計のもので二酸化シリコン製のゲート酸化物の上に形成されたポリシリコンゲートを有する。ソース領域およびドレイン領域１２５，１３０はシリコンカーバイド層１１０内に形成される。ソース領域およびドレイン領域１２５，１３０はＮ型ドーパント、例えば窒素、砒素、リン等でドーピングされる。他の材料もＮ型ドーパントあるいはＰ型ドーパントとして用いることができる。
【００２７】
本発明は横型ＭＯＳＦＥＴ１０７内にシリコンカーバイド層を形成して、横型ＭＯＳＦＥＴ１０７の破壊電圧を増加させている。横型ＭＯＳＦＥＴ１０７の破壊電圧は、１０Ｖから３０Ｖの範囲もしくはそれ以上である。破壊電圧のこの範囲は、シリコンカーバイド層１１０のドーピングパラメータとゲート形状の大きさにより決定される。横型ＭＯＳＦＥＴ１０７の破壊電圧は、従来のデバイス、例えば半導体ウェハ１００内に採用されるＣＭＯＳ等により決定される動作電圧よりも高く選択される。
【００２８】
破壊電圧は、横型ＭＯＳＦＥＴ１０７のアプリケーションに影響を及ぼす重要なパラメータである。重要なアプリケーションとしては、パワーコンバータのようなパワー関連のアプリケーションで横型ＭＯＳＦＥＴ１０７がスイッチとして採用されるようなアプリケーションを含む。横型ＭＯＳＦＥＴ１０７は高い破壊電圧と共にさらに別の利点を有する。
【００２９】
スイッチとして用いられたときに、横型ＭＯＳＦＥＴ１０７の全オン抵抗は、同一の破壊電圧のシリコン上で垂直構造のデバイスあるいは横型のデバイスの全抵抗よりも低い。横型ＭＯＳＦＥＴ１０７の全オン抵抗は、ソース領域１２５とドレイン領域１３０との間のチャネル抵抗（ＲCHと称する）のみからなる。オン抵抗が本来的に低いことにより、他のスイッチングアプリケーションや垂直構造のデバイスに比較してパワースイッチとしては、横型ＭＯＳＦＥＴ１０７の効率が上昇する。
【００３０】
以下に説明する実施例においては、横型ＭＯＳＦＥＴ１０７とＣＭＯＳデバイスを半導体ウェハ１００内に集積できることにより、電源をその負荷回路に近接して配置することができる。この機能は極めて重要であるが、その理由は異なる動作電圧を有するＣＭＯＳデバイスの群に対する様々なパワー要件を半導体ウェハ１００上で受け入れることができるからである。同一の動作電圧を有するＣＭＯＳデバイスの群に対する別々の電源によりＣＭＯＳデバイスのグループは、電気的によりよく絶縁され、これにより半導体ウェハ１００上の固有のノイズ干渉を減らすことができる。
【００３１】
図２のＡ−Ｄに本発明の製造方法による様々な段階のＭＯＳＦＥＴ２００の断面図を示す。図２Ａには、基板２０５とシリコンカーバイド層２１０を示す。Ｐ型ドーパント（例、アルミまたはボロン）の存在下で立法結晶（cubic crystalline ）シリコンカーバイドを成長させ、さらに注入用にタブを形成することにより、シリコンカーバイド層２１０が基板２０５の上に形成される。本発明の一実施例においては、シリコンカーバイド層２１０の体積は、約９００℃でソースガスとしてトリメソイシレン（trimethoisilane ）を用いるかあるいは他の従来方法により水晶製の反応チューブ内で体積が行われる。
【００３２】
前述したように、シリコンカーバイド層１１０は従来技術の材料、例えばシリコンに対し遙かに高い破壊電界（電圧）を提供できる点で明白な利点がある。さらにまたその構造によりＭＯＳＦＥＴは、ＮＭＯＳデバイスとして機能できるが、通常のＮＭＯＳデバイスよりも遙かに高い電圧を保持できる（holding off ）。これらの態様によりＭＯＳＦＥＴは、高い破壊電圧を必要とするような様々な技術、例えばパワーコンバータ等のアプリケーションでＣＭＯＳデバイス内に容易に組み込むことができる。
【００３３】
シリコンカーバイド層２１０を形成した後、ホトレジスト層２１５をシリコンカーバイド層２１０の上に従来技術により堆積し、パターン化する（図２Ｂ）。図２Ｃはシリコンカーバイド層２１０の不要な部分がエッチングで除去され、ホトレジスト層２１５が除去され、それによりシリコンカーバイドの横型ＭＯＳＦＥＴを形成する領域を規定するようなＭＯＳＦＥＴ２００を示す。
【００３４】
図２ＤはＭＯＳＦＥＴ２００を示し、ソース領域２２５とドレイン領域２３０がシリコンカーバイド層２１０内にＮ型ドーパントを注入することにより形成される。Ｎ型ドーパントは、リンが好ましい。勿論、窒素あるいは他のＮ型ドーパントも用いることができる。ソース領域２２５とドレイン領域２３０をその後１２００℃でアニールしてドーパントを活性化させる。かくしてシリコンカーバイドのベースが形成され、その上に高い破壊電圧が必要とされるデバイス内で使用される横型ＭＯＳＦＥＴ１０７がその後形成される。
【００３５】
図２Ｅは他の実施例を示す。ＭＯＳＦＥＴ２００が絶縁層２４０を有する基板上に形成され、これは埋込型酸化物層あるいはシリコン−オン−絶縁帯とも称する。絶縁層２４０は、シリコンカーバイド層２１０を形成する前に形成される。絶縁層２４０は、集積回路デバイス内に存在する浮遊キャパシタンスを低減させる利点がある。
【００３６】
図２Ｆはさらに別の実施例を示し、同図においてＭＯＳＦＥＴ２００は絶縁層２４０がその中に形成された基板２０５内に形成される。この実施例においては、シリコントレンチ２０９がシリコンカーバイド層２１０を形成する前に基板２０５内に形成される。その後シリコンカーバイド層２１０をシリコントレンチ２０９内に堆積させる。本発明の他の実施例は、絶縁層２４０を有さない基板内にシリコントレンチ２０９とシリコンカーバイド層２１０を形成する。シリコンカーバイド層２１０を形成した後、ゲートがシリコンカーバイド層２１０上に形成される。
【００３７】
図３Ａには、本発明により構成されたシリコンカーバイド製横型ＭＯＳＦＥＴ３０７とシリコンＣＭＯＳデバイス３３４，３４５を採用した集積構造を示す半導体ウェハの実施例が示されている。この実施例においては、半導体ウェハ３００は第１と第２のＣＭＯＳデバイス３３４，３４５を有するＰ型ドープシリコン製基板３０５と本発明によるシリコンカーバイド製横型ＭＯＳＦＥＴ３０７とを有する。第１ＣＭＯＳデバイス３３４はＰＭＯＳトランジスタであり、第２ＣＭＯＳデバイス３４５はＮＭＯＳトランジスタである。この両者とも従来設計のもので、従来プロセスにより形成される。
【００３８】
かくして第１ＣＭＯＳデバイス３３４は、Ｎドープタブ領域３３５とゲート３３８とこのゲート３３８に接触してＰ型ソース領域３３６、Ｐ型ドレイン領域３３９を有する。第２ＣＭＯＳデバイス３４５はＰドープタブ領域３４０とゲート３４３とこのゲート３４３に接触するＮドープソース領域３４１、Ｎドープドレイン領域３４４を有する。この実施例においては、シリコンカーバイド製横型ＭＯＳＦＥＴ３０７はＰ型ドーパントを含むシリコンカーバイド層３１０とゲート３２１とこのゲート３２１に接触するＮドープソース領域３２５、Ｎドープドレイン領域３３０を有する。ゲート３３８，３４３，３２１は、ゲート酸化物、例えば二酸化シリコンの上に形成されたポリシリコン製である。
【００３９】
この構成においては、横型ＭＯＳＦＥＴ３０７は１０Ｖ−３０Ｖあるいはそれ以上の破壊電圧を有し、これは第１と第２のＣＭＯＳデバイス３３４，３４５に対する３Ｖ−５Ｖの動作電圧より遙かに高い。この実施例においては、横型ＭＯＳＦＥＴ３０７はパワーコンバータ内のパワースイッチとして採用できる。本発明の態様をさらに詳述する。
【００４０】
半導体ウェハ３００を製造する本発明の方法は、図２Ａ−Ｄに示したものであり、シリコンカーバイド製横型ＭＯＳＦＥＴ３０７をシリコンカーバイド層のゲートレベルまで構成する。シリコンカーバイド層３１０が形成された後、第１と第２のＣＭＯＳデバイス３３４，３４５を基板３０５の上に構成し、基板３０５の上でオーミック接点を構成する。ＣＭＯＳデバイス３３４，３４５の形成後、プラズマ強化テトラエチルオルソシリケート酸化物（plasma enhanced tetraethyl orthosilciate oxide（ＰＥＴＥＯＳ））の層３４６をＣＭＯＳデバイス３３４，３４５の上に従来通り堆積し、それらをＭＯＳＦＥＴ３０７のゲート酸化物とゲート形成プロセスから切り離す。
【００４１】
ＭＯＳＦＥＴ３０７のゲート酸化物層は、９５０℃の再酸化アニールプロセスの後堆積される。その後、ＭＯＳＦＥＴ３０７のゲート層、例えばポリシリコン層をゲート酸化物層の上に堆積する。これらの層を従来通りパターン化し、エッチングしてゲート酸化物層３１５とゲート３２０を形成する（図３Ａ）。金属製のオーミック接点（図示せず）が、その後横型ＭＯＳＦＥＴ３０７に対し形成され、アルゴン中で９００℃でもってアニールされ、その後約４５０℃でアニールされるＣＭＯＳデバイスのオーミック接点を形成する。図３Ｂは、絶縁層３５０が、ＭＯＳＦＥＴデバイス３０７がＣＭＯＳ回路内に集積される実施例でいかに表れるかを示したものである。
【００４２】
図４には、前に議論したＭＯＳＦＥＴとＣＭＯＳデバイスが組み込まれたパワーコンバータ４００のブロック図を示す。この実施例においては、パワーコンバータ４００は絶縁トランス４１０と、この絶縁トランス４１０の一次巻き線４２０に接続された主サイドパワースイッチ４１５を有する。パワーコンバータ４００は、さらに副サイド制御駆動回路４２５を有し、この副サイド制御駆動回路４２５は絶縁トランス４１０の二次巻き線４３０に接続されている。パワーコンバータ４００内で用いられるスイッチは、本発明のＭＯＳＦＥＴを用いることができる。
【００４３】
本発明の一実施例によれば、パワーコンバータ４００はさらに主サイドパワースイッチ４１５に接続された主サイド制御駆動回路４３５と、副サイド制御駆動回路４２５に接続された副サイド制御駆動回路４４０とを有する。本発明の一実施例によれば、主サイド制御駆動回路４３５，副サイド制御駆動回路４４０の一方または両方はＣＭＯＳデバイスを含み、これは同一のシリコン製基板上にＭＯＳＦＥＴとして形成されたものである。このＣＭＯＳデバイスは、ＭＯＳＦＥＴの破壊電圧よりも遙かに低い動作電圧を有する。前に議論したようにＭＯＳＦＥＴの破壊電圧はＣＭＯＳデバイスの動作電圧よりも遙かに高い。パワーコンバータ４００はさらに副サイド制御駆動回路４２５に接続された出力インダクタ４４５と、出力インダクタ４４５に接続された出力キャパシタ４５０とを有する。
【００４４】
個別の磁気あるいは集積された磁気を用いた他のパワーコンバータ、例えばハーフブリッジ、フルブリッジ、フライバック、ブーストコンバータも本発明の範囲内に入る。本発明の変形例としては、１つの構成要素を複数の構成要素で置換することおよびその逆を行うこともできる。
【図面の簡単な説明】
【図１】本発明により構成された横型ＭＯＳＦＥＴの実施例を含む半導体ウェハ
【図２】Ａ  本発明の製造方法の第１ステップにおけるＭＯＳＦＥＴの断面図
Ｂ  本発明の製造方法の第２ステップにおけるＭＯＳＦＥＴの断面図
Ｃ  本発明の製造方法の第３ステップにおけるＭＯＳＦＥＴの断面図
Ｄ  本発明の製造方法の第４ステップにおけるＭＯＳＦＥＴの断面図
Ｅ  本発明のＭＯＳＦＥＴの他の実施例の断面図
Ｆ  本発明のＭＯＳＦＥＴの他の実施例の断面図
【図３】Ａ  本発明により構成されたシリコンカーバイドの横型ＭＯＳＦＥＴとＣＭＯＳデバイスを採用した集積構造の断面図
Ｂ  本発明により構成されたシリコンカーバイドの横型ＭＯＳＦＥＴとＣＭＯＳデバイスと絶縁層を採用した集積回路構造の断面図
【図４】ＭＯＳＦＥＴとＣＭＯＳデバイスを組み込んだパワーコンバータのブロック図
【符号の説明】
１００  半導体ウェハ
１０５  基板
１０７  横型ＭＯＳＦＥＴ
１１０  シリコンカーバイド層
１１５  ゲート酸化物層
１２０  ゲート層
１２１  ゲート構造
１２５  ソース領域
１３０  ドレイン領域
２００  ＭＯＳＦＥＴ
２０５  基板
２０９  シリコントレンチ
２１０  シリコンカーバイド層
２１５  ホトレジスト層
２２５  ソース領域
２３０  ドレイン領域
２４０  絶縁層
３００  半導体ウェハ
３０５  Ｐ型ドープシリコン製基板
３０７  シリコンカーバイド製横型ＭＯＳＦＥＴ
３１０  シリコンカーバイド層
３１５  ゲート酸化物層
３２０，３２１，３３８，３４３  ゲート
３２５，３４１  Ｎドープソース領域
３３０，３４４  Ｎドープドレイン領域
３３４  第１ＣＭＯＳデバイス
３３５  Ｎドープタブ領域
３３６  Ｐ型ソース領域
３３９  Ｐ型ドレイン領域
３４０  Ｐドープタブ領域
３４５  第２ＣＭＯＳデバイス
３５０  絶縁層
４００  パワーコンバータ
４１０  絶縁トランス
４１５  主サイドパワースイッチ
４２０  一次巻き線
４２５  副サイドパワースイッチ
４３０  二次巻き線
４３５  主サイド制御駆動回路
４４０  副サイド制御駆動回路
４４５  出力インダクタ
４５０  出力キャパシタ
【図１】
0003955434.tif 000002
【図２】
0003955434.tif 000003
【図３】
0003955434.tif 000004
【図４】
0003955434.tif 000005