(57)【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路であって、
前記デジタル信号のビット数に等しい予め定められた回数前記アナログ信号を比較電圧と比較する比較回路を備え、前記比較電圧は、各比較に対して電圧レベルが可変であり、さらに、
前記比較回路に前記予め定められた回数とさらに冗長比較を行わせ各比較サイクル毎に比較結果を出力させる制御回路を備え、前記冗長比較は、前記予め定められた回数以下の第１の回数の比較の後にさらに追加的に行なわれ、前記制御回路は、各比較サイクルにおいて前記比較電圧の電圧レベルを設定するとともに各比較サイクルの時間幅を同一に設定し、かつ前記第１の回数の少なくとも２つの連続する比較サイクルにおいて比較電圧の電圧変化幅を同一電圧変化幅に設定し、少なくとも前記冗長比較における比較結果に従って前記予め定められた回数の前記比較回路の比較結果に対する補正が行われて前記デジタル信号が生成される、Ａ／Ｄ変換回路。
【請求項２】
前記制御回路は、前記冗長比較を前記第１の回数の後に行わせ、前記冗長比較における比較電圧の電圧変化幅は、最小電圧変化幅である、請求項１記載のＡ／Ｄ変換回路。
【請求項３】
前記制御回路は、第１回目の冗長比較時の電圧変化幅と前記第１の回数時の比較における電圧変化幅を異ならせる、請求項２記載のＡ／Ｄ変換回路。
【請求項４】
前記冗長比較は、前記第１の回数の比較の後、１回行われる、請求項１記載のＡ／Ｄ変換回路。
【請求項５】
前記冗長比較は、前記第１の回数の比較の後に、少なくとも２回行われる、請求項１記載のＡ／Ｄ変換回路。
【請求項６】
前記制御回路は、前記冗長比較においては、各比較サイクルにおいて前記比較電圧の変化幅を最小電圧変化幅ずつ低減する、請求項５記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はアナログ信号をデジタル信号に変換するアナログ／デジタル変換回路（Ａ／Ｄ変換回路）に関し、特に、デジタル信号の上位ビット側から順次アナログ入力電圧と比較電圧とを比較する逐次比較型Ａ／Ｄ変換回路に関する。
【０００２】
【従来の技術】
アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路が、さまざまな分野において用いられている。デジタル的に信号を処理することにより、ノイズなどの影響を低減して高速でかつ正確に信号を処理する。また、処理回路をデジタル回路で構成することにより、安定に回路を動作させ、また回路構成をできるだけ簡略化する。
【０００３】
このようなＡ／Ｄ変換回路の構成としては、さまざまな回路構成が用いられている。Ａ／Ｄ変換回路が利用するＡ／Ｄ変換方式としては、最上位ビットから順次、アナログ入力信号と基準電圧とを比較してデジタル信号のビット値を決定する逐次アナログ／デジタル変換方式が知られている。この逐次変換方式においては、上位ビットの比較結果に従って次のビット値に対する基準電圧レベルを設定する。各比較ステップにおいて比較基準電圧の変化幅は予め定められている。通常、この比較電圧の変化幅としては、デジタル信号のビットの重みに対応する電圧変化幅が用いられる。
【０００４】
図２６は、従来のＡ／Ｄ変換回路の構成の一例を概略的に示す図である。図２６において、従来のＡ／Ｄ変換回路は、比較基準電圧候補の電圧を抵抗分割により生成するラダー抵抗１と、このラダー抵抗１の出力電圧を制御回路１００からの制御信号に従って選択して各比較に対する比較基準電圧ＶＣを生成するセレクタ２と、制御回路１００の制御のもとに動作し、アナログ入力信号（電圧）Ｖｉｎをサンプリングして保持するサンプル／ホールド回路（Ｓ／Ｈ回路）３と、制御回路１００の制御のもとに、このサンプル／ホールド回路３が保持する電圧とセレクタ２が選択した比較基準電圧ＶＣとを比較する比較回路４と、比較回路４の出力信号を順次格納するレジスタ１１０を含む。このレジスタ１１０から、ｎビットのデジタル信号Ｄが出力される。
【０００５】
制御回路１００は、クロック発生回路１０からのクロック信号ＣＬＫに従って各種動作タイミングを決定し、レジスタ１１０に格納されたビット値に従って、セレクタ２に対する選択制御信号を生成する。クロック発生回路１０は、外部から与えられるクロック信号に従って、各比較サイクルを決定する基本内部クロック信号ＣＬＫを生成する。この内部クロック信号ＣＬＫに基づいて、１つのアナログ入力信号に対するデジタル変換サイクルが決定され、また、各デジタル信号の各ビット値に対する比較／決定サイクルが決定される。
【０００６】
ラダー抵抗１は、外部または内部で生成される参照電圧ＶＲＴおよびＶＲＢを抵抗分割して比較基準電圧候補を生成する。このラダー抵抗１の出力する電圧の最大値は、参照電圧ＶＲＴ−０．５ＬＳＢであり、最低電圧は、電圧ＶＲＢ＋ＬＳＢである。電圧ＬＳＢは、Ａ／Ｄ変換の分解能を示し、また、デジタル信号の最下位ビットの電圧に対応し、デジタル信号のビット数をＮとすると、（ＶＲＴ−ＶＲＢ）／２＾Ｎで与えられる。記号＾はべき乗を示す。
【０００７】
図２７は、図２６に示すＡ／Ｄ変換回路の比較動作シーケンスの一例を示す図である。この図２７においては、アナログ入力電圧を、５ビットデジタル信号に変換する比較シーケンスが一例として示される。図２７において、横軸に時間を示し、５回の変換サイクルを示し、縦軸に電圧を示す。ラダー抵抗１は、電圧ＶＲＴおよびＶＲＢから、抵抗分割により比較基準電圧候補として、３０．５ＬＳＢからび０．５ＬＳＢの電圧を、電圧ＬＳＢステップで生成する。
【０００８】
したがって、５ビットのデジタル信号を生成するために、このラダー抵抗１は、電圧ＶＲＴおよびＶＲＢに従って、３０段階の電圧を生成する。５ビットデジタル信号を生成するため、この比較基準電圧の単位変化幅（ステップ）ＬＳＢは、（ＶＲＴ−ＶＲＢ）／２＾５で与えられる。ラダー抵抗１が出力する最低電圧は、電圧ＶＲＢ＋０．５ＬＳＢであり、最高電圧は、ＶＲＢ＋３０．５ＬＳＢである。アナログ入力電圧Ｖｉｎが、この電圧ＶＲＢ＋３０．５ＬＳＢよりも高い場合には、５ビット出力デジタル信号は、全ビットが“１”である。一方、アナログ入力電圧Ｖｉｎが、電圧ＶＲＢ＋０．５ＬＳＢよりも低い場合には、出力デジタル信号は、全ビット“０”である。
【０００９】
逐次比較方式の変換においては、デジタル信号の各ビット値を上位ビット側から順次、比較基準電圧との比較に基づいて決定するため、５ビットデジタル信号を生成するためには、５回の比較動作が必要である。
【００１０】
以下、図２７に示す変換シーケンスを参照して、図２６に示すＡ／Ｄ変換回路の５ビットデジタル信号への変換動作について説明する。
【００１１】
図２７において、アナログ入力電圧Ｖｉｎの電圧レベルが、ＶＲＢ＋１０ＬＳＢである場合を想定する。このアナログ入力電圧Ｖｉｎは、図２６に示すサンプル／ホールド回路３によりサンプリングされかつホールドされる。
【００１２】
セレクタ２は、まず１回目の比較動作においては、ラダー抵抗１の出力可能電圧の中央値、すなわちＶＲＢ＋１５．５ＬＳＢを選択して、比較基準電圧ＶＣを生成する。比較回路４が、このサンプル／ホールド回路３によりホールドされているアナログ入力電圧とセレクタ２により選択された比較基準電圧とを比較する。この比較１回目においては、アナログ入力電圧Ｖｉｎの電圧レベルは、比較基準電圧よりも低いため、比較回路４は、“０”を出力し、レジスタ１１０が、このビット“０”を格納する。この比較１回目の比較結果は、最終変換結果すなわち、デジタル信号の５ビット目（最上位ビット）を示す。
【００１３】
制御回路１００は、このレジスタ１１０に格納された５ビット目のビット値（最上位ビット値）または比較回路４の出力信号に従って、セレクタ２に対する制御信号を生成する。この場合、比較回路４は、“０”を出力しているため、制御回路１００は、１回目の比較動作時の比較基準電圧を８ＬＳＢ低下させた電圧を選択する。すなわち、２回目の比較動作時には、比較基準電圧として、ＶＲＢ＋７．５ＬＳＢの比較基準電圧が選択されて比較回路４へ与えられる。２回目の比較動作時においては、アナログ入力電圧Ｖｉｎは、比較基準電圧ＶＲＢ＋７．５ＬＳＢよりも高いため、比較回路４は、“１”を出力し、レジスタ１１０がこのビット値“１”を４ビット目のビット値として格納する。
【００１４】
比較回路４の出力信号またはレジスタ１１０に格納されたビット値に従って制御回路１００は、セレクタ２に対し、この比較２回目の比較基準電圧よりも４ＬＳＢ高い電圧すなわちＶＲＢ＋１１．５ＬＳＢを比較基準電圧として選択するようにセレクタ２に対し比較制御信号を生成する。３回目の比較時においてアナログ入力電圧Ｖｉｎの電圧レベルは、比較基準電圧よりも低いため、比較回路４は、“０”を出力し、レジスタ１１０がこの比較回路４の出力信号（ビット値）を第３ビットの位置に格納する。
【００１５】
この第３回目の比較の結果に従って、制御回路１００は、第３回目の比較に対する比較基準電圧ＶＲＢ＋１１．５ＬＳＢよりも２ＬＳＢ低い電圧、ＶＲＢ＋９．５ＬＳＢの電圧を第４回目の比較に対する比較基準電圧として選択する。この４回目の比較においても、アナログ入力電圧は、比較基準電圧ＶＲＢ＋９．５ＬＳＢよりも高いため、比較回路４が“１”の信号を出力し、レジスタ１１０が、第４ビットの位置に比較回路４の“１”の出力信号を格納する。
【００１６】
５回目の比較においては、この第４回目の比較結果に従って、セレクタ２は、制御回路１００の制御のもとに、第４回目の比較時の比較基準電圧ＶＲＢ＋９．５ＬＳＢよりも１ＬＳＢ高い電圧ＶＲＢ＋１０．５ＬＳＢを選択する。この５回目の比較時においては、比較結果は、アナログ入力電圧Ｖｉｎは、この比較基準電圧よりも低いため、“０”となる。したがって、５回目の比較動作が完了すると、レジスタ１１０には、“０１０１０（２進）”が格納され、この入力信号Ｖｉｎの電圧レベルが、電圧ＶＲＢを基準として、１０ＬＳＢの電圧レベルであることが示される。これにより、アナログ入力電圧Ｖｉｎが、デジタル信号“０１０１０”に変換される。
【００１７】
上述のような逐次比較において、順次電圧変化幅を変化させ、その変化方向を前のサイクルの比較結果に基づいて決定する方法は、「バイナリサーチ」と呼ばれている。このバイナリサーチにおいては、対象電圧の存在領域を、順次１／２ずつ低減して探索範囲を狭めて、目標電圧レベルを特定している。この対象電圧の存在領域が、電圧ＬＳＢ単位で決定されるため、変換精度はＬＳＢで与えられる。各比較サイクルにおける比較基準電圧の変化幅についての係数が、デジタル信号のビット値の重みに対応する。
【００１８】
【発明が解決しようとする課題】
図２８は、図２６に示すラダー抵抗１およびセレクタ２の構成を概略的に示す図である。図２８において、ラダー抵抗１は、直列に接続される抵抗素子ＲＡ−ＲＤを含む。このラダー抵抗１においては、生成する比較基準電圧は数が多く、抵抗素子ＲＡ−ＲＤは、通常、拡散抵抗またはポリシリコン抵抗で形成される。これらの抵抗ＲＡ−ＲＤを拡散層またはポリシリコンを用いて形成した場合、基板領域（ウェル領域）に対する寄生容量ＰＣｒが生じ、この寄生容量ＰＣｒが各抵抗の接続ノードに接続される。
【００１９】
ラダー抵抗１において、抵抗素子は、多数の比較基準電圧候補を生成するために、抵抗ネットワークを形成するように接続される。図２８においては、ラダー抵抗１の一部を構成する抵抗素子ＲＡ−ＲＤを代表的に示す。
【００２０】
セレクタ２は、複数段のカスケード接続されるスイッチングトランジスタＳＷＰＡ−ＳＷＰＣと、これらのスイッチングトランジスタＳＷＰＡ−ＳＷＰＣそれぞれと並列に接続されるスイッチングトランジスタＳＷＮＡ−ＳＷＮＣを含む。スイッチングトランジスタＳＷＰＡ−ＳＷＰＣは、ＰチャネルＭＯＳトランジスタで構成され、スイッチングＳＷＮＡ−ＳＷＮＣは、ＮチャネルＭＯＳトランジスタで構成される。スイッチングトランジスタＳＷＰＡ−ＳＷＰＣのゲートへは、選択制御信号ＺＳＣＮＡ−ＺＳＣＮＣがそれぞれ与えられ、スイッチングトランジスタＳＷＮＡ−ＳＷＮＣのそれぞれのゲートへは、選択制御信号ＳＣＮＡ−ＳＣＮＣが与えられる。
【００２１】
このセレクタ２において、スイッチングトランジスタとして、Ｐ／ＮＭＯＳトランジスタを並列に接続し、いわゆるＣＭＯＳトランスミッションゲートを用いることにより、これらのスイッチングトランジスタＳＷＰＡ−ＳＷＰＣおよびＳＷＮＡ−ＳＷＮＣをＲスイッチ動作させて、しきい値電圧損失を伴うことなく、ラダー抵抗１の出力する電圧を選択して、比較基準電圧ＶＣを生成することができる。しかしながら、これらのスイッチングトランジスタＳＷＰＡ−ＳＷＰＣおよびＳＷＮＡ−ＳＷＮＣは、ＭＯＳトランジスタで構成されており、これらの接合容量等に起因する寄生容量ＰＣｔが各ノードに接続される。また、電圧伝達経路においては、チャネル抵抗（オン抵抗）ＴＹｒが存在する。
【００２２】
セレクタ２において複数段のスイッチングトランジスタを直列に接続するのは、比較回路に対する寄生容量を低減するためである。
【００２３】
この図２８に示すように、ラダー抵抗１においては、寄生容量ＰＣｒが各ノードに存在し、またセレクタ２においては、寄生容量ＰＣｔおよび寄生抵抗ＴＹｒが存在する。したがって、比較基準電圧を伝達する場合、これらの寄生容量および寄生抵抗によるＲＣ遅延により、比較回路４の比較基準電圧入力ノードに対する充放電速度に悪影響が生じる。すなわち、比較回路４の比較基準電圧入力ノードの電圧をセレクタ２が選択した電圧レベルに設定するために、セレクタ２が選択した電圧により比較回路４の比較基準電圧入力ノードを充放電する際に、高速で、比較基準電圧入力ノードを充放電することができず、所望の電圧レベルに設定するために長時間を要するという問題が生じる。
【００２４】
また、このデジタル信号の分解能が大きくなるにつれて、デジタル信号のビット数が増大し、ＬＳＢの電圧幅が小さくなり、比較基準電圧の許容誤差が応じて小さくなる。また、この分解能の増大により、比較基準電圧数が増大するため、ラダー抵抗１およびセレクタ２の回路規模が増大し、応じて寄生抵抗および寄生容量が大きくなる。
【００２５】
したがって、高分解能のＡ／Ｄ変換を行なう場合、各比較動作サイクルにおいて、高速で、比較回路４の比較基準電圧入力ノードを十分に、充放電することができなくなる場合が生じる。
【００２６】
図２９および図３０は、この図２７に示す比較シーケンスにおける入力電圧と比較電圧および比較結果を表形式で示す図である。図２９および３０において、入力電圧は、０．０から３１．０ＬＳＢの範囲において、ＬＳＢずつ変化する。電圧ＶＲＢを接地電圧として想定する。比較回路４の入力ノードの実際の最大充放電量は、１変換サイクルあたり８ＬＳＢである。
【００２７】
比較結果において、アナログ入力電圧ＩＮが比較基準電圧ＲＥＦよりも高い場合には、“１”が出力され、低い場合には“−１”が出力される。比較結果が“−１”が、デジタル信号のビット値“０”に対応する。
【００２８】
図２９においては、１回目から３回目の比較シーケンスを示し、図３０において４回目および５回目の比較結果と出力結果を示す。
【００２９】
１つの比較サイクルの比較に対して、比較基準電圧を最大８ＬＳＢ充放電することができる場合には、それ第２回目以降の比較サイクルにおいて、比較基準電圧の変化量は、最大充放電量以下であるため、理想比較基準電圧（理想値）と実際の比較基準電圧（現実値）とは等しく、出力結果は、アナログ入力電圧と誤差はない。したがって、アナログ／デジタル変換を正しく行なうことができる。
【００３０】
図３０において、出力と入力との誤差がない場合を、○印で示している。この図３０に示すように、全てのアナログ入力値は、正確にデジタル信号に変換されており、比較サイクル時間内において、十分に比較回路４の比較基準電圧入力ノードを変化させる量だけ充放電することができる場合には、正確にアナログ／デジタル変換を行なうことができる。
【００３１】
図３１および図３２は、上述の比較サイクルにおける最大充放量が、７ＬＳＢの場合の変換結果を一覧にして示す図である。図３１において１回目から３回目の比較結果を示し、図３２に、４回目の比較および５回目の比較結果と出力を示す。この出力において、比較結果が不正確の場合は×で示し、比較が正確に行なわれた場合を○で示す。アナログ入力電圧は、ＬＳＢ単位で変化し、その変化範囲は０．０ＬＳＢから３１．０ＬＳＢである。
【００３２】
図３１において、２回目の比較動作時において、比較電圧を８ＬＳＢ変化させるときに、実際には７ＬＳＢしか変化しない。この場合、図３１に示すように、実際の比較基準電圧は、２回目の比較サイクルにおいて、アナログ入力電圧０．０ＬＳＢから１５．０ＬＳＢに対しては、放電不足により、理想値より１ＬＳＢ高くなり、入力電圧１６．０ＬＳＢから３１．０ＬＢＳに対しては、充電不足により、理想値より１ＬＳＢ低くなる。このため、２回目の比較サイクルにおいて、入力電圧８．０ＬＳＢに対して、その比較結果は誤っており、また同様に、入力電圧２３．０ＬＳＢにおいてその比較結果が誤っている。
【００３３】
このため、３回目以降の比較サイクルにおいて、比較基準電圧の電圧レベルがこれらの入力電圧８．０ＬＳＢおよび２３．０ＬＳＢに対して正常比較動作時と異なる。その結果、アナログ入力電圧８．０ＬＳＢに対しては、最終比較結果（出力）は７ＬＳＢとなり、また入力電圧２３．０ＬＳＢに対して最終比較結果（出力）が２４ＬＳＢとなる。
【００３４】
したがって、比較回路に対する比較基準電圧の最大変化速度が小さく、変化させるべき量よりも現実の変化量が小さく、理想値と現実値の差が比較基準電圧の許容誤差よりも大きい場合には、逐次比較型変換方式では、入力アナログ信号を正しくデジタル信号に変換することができなくなる場合が生じる。
【００３５】
図３３は、アナログ入力信号Ｖｉｎと比較基準電圧ＶＣの関係の一例を示す図である。図３３において、クロック信号ＣＬＫにより、各比較サイクルが決定される。比較基準電圧ＶＣは、比較１回目のサイクルにおいては、比較基準電圧変化範囲の中央値に設定される。通常、比較１回目のサイクルにおいては、中央値近傍の所定のバイアス電圧にバイアスされており、この比較基準電圧ＶＣの変化範囲は少なく、その中央値まで、この比較サイクル内において到達する。
【００３６】
次の比較サイクルにおいて、比較基準電圧ＶＣを低下させる場合、電圧ΔＡだけ低下させることが要求される状態を考える。この比較サイクルにおいて、比較基準電圧ＶＣが、破線で示すように、その放電速度が遅く、電圧ΔＢしか低下しない場合、理想値と現実値との間の誤差ΔＥＲが、許容誤差範囲内であれば、正確な比較を行なうことができる。しかしながら、この誤差ΔＥＲが比較基準電圧に対する許容誤差よりも大きくなると、正確な比較／変換を行うことができなくなる。
【００３７】
今、この状態において、図３４に示すように入力電圧Ｖｉｎが理想値ＶＩＤと実際の現実値ＶＰの間に存在する値を考える。現実値ＶＰと理想値ＶＩＤの誤差ΔＥＲが、ＬＳＢ以上となると、このアナログ入力信号Ｖｉｎ電圧レベルが、現実値ＥＰと理想値ＶＩＤの間に存在する状態が生じる。この場合、現実値ＶＰに従って比較動作が行なわれるため、実際には、“１”を出力すべきところが、“０”が出力される。これにより、ＡＤ変換回路の出力における単調増加性が損なわれる。
【００３８】
分解能を高くする場合、この基本電圧幅ＬＳＢに割当てられる電圧幅が小さくなるため、比較基準電圧ＶＣの許容誤差が小さくなる。比較精度を上げるためには、現実値ＶＰが理想値ＶＩＤに到達するまで待つ必要があり、比較サイクルの時間を長くする必要があり、高速比較を行なうことができなくなる。
【００３９】
また、１つの比較サイクルにおいて誤った比較が行なわれた場合、以降の比較サイクルにおいては、この誤った比較に基いて比較基準電圧の電圧レベルが設定されるため、そのビット値を補償することができず、誤った変換結果が出力されることになる。
【００４０】
図３４は、比較シーケンスの一例を示す図である。図３４において、横軸に時間を示し、縦軸に電圧を、ＬＳＢ単位で示す。参照電圧ＶＲＢを０Ｖと想定する。アナログ入力電圧は、２３ＬＳＢであり、比較基準電圧の最大充放電量は、８ＬＳＢよりも小さく、例えば、７ＬＳＢである。中央値が１５．５ＬＳＢであり、入力信号電圧Ｖｉｎは、この中央値よりも高い。
【００４１】
第１回目の比較サイクルＴ１において、アナログ入力電圧Ｖｉｎと比較基準電圧１５．５ＬＳＢとが比較される。この状態において、アナログ入力電圧Ｖｉｎの電圧レベルが高く、“１”が出力される。
【００４２】
２回目の比較サイクルにおいては、この比較基準電圧１５．５ＬＳＢを８ＬＳＢ変化させる必要がある。一点鎖線で示す比較基準電圧の理想波形よりも、この波形の応答の遅れにより７ＬＳＢ以下の電圧ΔＢだけ変化した状態を考える。理想的には、この第２回目の比較サイクルにおいてアナログ入力信号電圧Ｖｉｎが、比較基準電圧よりも低いため“０”が出力されるべきである。しかしながら、現実の比較基準電圧値が、例えば２２．５ＬＳＢであり、このアナログ入力電圧Ｖｉｎよりも低いため、誤って“１”が出力される。
【００４３】
３回目の比較サイクルＴ３においては、この２回目の比較サイクルＴ２の比較結果に従って、さらに、比較基準電圧レベルが高く設定される。この場合、比較基準電圧を、２回目の比較サイクルの理想基準電圧に対し４ＬＳＢ変化させるだけであり、現実値は、（８ＬＳＢ−ΔＢ）＋４ＬＳＢ変化する。この比較サイクルＴ３においては、最大充放電ΔＢが１２ＬＳＢ−ΔＢよりも小さく、十分に、この比較基準電圧を充電して、比較基準電圧の理想値に到達させることができると想定する。この比較サイクルＴ３においては、したがって、判定結果は、“０”であり、また、この比較結果に従って以降の比較サイクルＴ４およびＴ５においてそれぞれ比較基準電圧は所定値低下され、それぞれ“０”が出力される。したがって、この結果、“１１０００”が比較結果として出力される。
【００４４】
一方、理想的に、この比較基準電圧が変化した場合、第２比較サイクルＴ２においては、“０”が出力され、また比較サイクルＴ３において、基準電圧の電圧レベルを、４ＬＳＢ低くする必要がある。したがって、この場合には、比較サイクルＴ３、Ｔ４およびＴ５においては、図３４において一点鎖線で示す基準電圧波形が得られ、それぞれ“１”、“１”および“０”が比較結果として出力される。
【００４５】
上述のように、比較回路の比較基準電圧入力ノードの充放電を十分に行なうことができず、実際の充放電された比較基準電圧が理想値よりも許容誤差電圧以上変動すると、正確な変化を行なうことができなくなる。図３４においては、アナログ入力電圧に対して“２３（１０進）”に変換されるところが、“２４（１０進）”に変換されている。
【００４６】
特に、この逐次変換方式においては、その前の比較サイクルにおける比較結果に基いて該比較サイクルの基準電圧レベルが設定されるため、上位ビットにおいて比較結果に誤りが存在すれば、下位ビットに対しその影響が及び、このようなエラーを補正する機能は一般に設けられていない。したがって、この分解能が高く、比較基準電圧の許容誤差が小さくなった場合、この比較基準電圧の充放電速度の影響が大きくなり、特に高精度、高速変換を行なう場合、よりその影響が顕著となる。
【００４７】
このような比較基準電圧の充放電速度が比較結果に及ぼす影響の問題は、上述のラダー抵抗を用いたＡ／Ｄ変換回路に限定されない。容量で構成されるＡ／Ｄ変換回路およびラダー抵抗および容量を用いた複合型Ａ／Ｄ変換回路においても、逐次比較変換方式のＡ／Ｄ変換回路において、比較基準電圧と入力アナログ電圧との比較が逐次行なわれるため、同様の問題が生じる。
【００４８】
それゆえ、この発明の目的は、高速でかつ正確にアナログ信号をデジタル信号に変換することのできる逐次比較変換方式のＡ／Ｄ変換回路を提供することである。
【００４９】
この発明の他の目的は、誤った比較が行なわれても、この誤比較を補正して正確な変換結果を生成することのできるエラー補正機能を備える逐次比較変換方式のＡ／Ｄ変換回路を提供することである。
【００５１】
好ましくは、制御回路は、冗長比較を、予め定められた回数の比較の後に続いて行なわせる。この冗長比較時における比較電圧の電圧変化幅は、最小電圧変化幅に設定される。
【００５２】
好ましくは、制御回路は、この冗長比較時の電圧変化幅とこの冗長比較前の予め定められた回数の比較の最小比較電圧変化幅とを異ならせる。
【００５３】
好ましくは、制御回路は、この冗長比較を、予め定められた回数の比較の後１回行う。
【００５４】
好ましくは、この冗長比較は、予め定められた回数の比較の後、少なくとも２回行なわれる。
【００５５】
好ましくは、制御回路は、この冗長比較が複数回行なわれる場合、各冗長比較時において比較電圧の変化幅を最小電圧変化幅ずつ低減する。
【００５８】
好ましくは、これに代えて、制御回路は、この予め定められた回数の比較のうちの所定の比較における比較電圧の変化幅の、この比較電圧のフルスケールの電圧に対する割合を、所定の比較サイクルの予め定められた回数におけるサイクルの番号の２のべき乗と異なる値に設定する。
【００６４】
【課題を解決するための手段】
この発明に係るＡ／Ｄ変換回路は、アナログ信号をデジタル信号に変換する回路であって、デジタル信号のビット数に等しい予め定められた回数アナログ信号と比較電圧とを比較する回路を含む。この比較電圧は、各比較に対して電圧レベルが可変である。このＡ／Ｄ変換回路は、さらに、この比較回路に予め定められた回数とさらに冗長比較を行わせて各比較サイクル毎に比較結果を出力させる制御回路を備える。冗長比較は、予め定められた回数以下の第１の回数の比較の後にさらに追加的に行なわれる。制御回路は、各比較サイクルにおいて比較電圧の電圧レベルを設定するとともに各比較サイクルの時間幅を同一に設定し、かつ第１の回数の少なくとも２つの連続する比較サイクルにおいて比較電圧の電圧変化幅を同一電圧変化幅に設定する。少なくとも冗長比較における比較結果に従って予め定められた回数の比較回路の比較結果に対する補正が行われてデジタル信号が生成される。
【００６５】
好ましくは、制御回路は、冗長比較を第１の回数の後に行わせる。冗長比較における比較電圧の電圧変化幅は、最小電圧変化幅である。
【００６６】
好ましくは、制御回路は、第１回目の冗長比較時の電圧変化幅と第１の回数時の比較における電圧変化幅を異ならせる。
【００６７】
好ましくは、冗長比較は第１の回数の比較の後、１回行われる。
【００６８】
好ましくは、冗長比較は第１の回数の比較の後、少なくとも２回行われる。
【００６９】
好ましくは、制御回路は、冗長比較において、各比較サイクルにおいて比較電圧の変化幅を最小電圧変化幅ずつ低減する。
【００７１】
冗長比較を行なうことにより、予め定められた回数の比較時において変換結果にエラーが生じている場合においても、この冗長比較結果に基いてエラーを補正することができ、正確なアナログ／デジタル変換を行なうことができる。また、単に冗長比較を行なっているだけであり、高速のクロック信号に同期して正確に変換を行なうことができる。
【００７２】
この冗長比較を予め定められた回数の比較の後に追加的に実行することにより、変換時において比較基準電圧の充放電不良により誤変換が生じていても、逐次変換は、バイナリーサーチに基づいているため、比較サイクル数の増加により、変換出力を入力電圧に収束させることができ、エラー補正を行って最終変換出力を生成することができる。
【００７５】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うＡ／Ｄ変換回路の比較シーケンスを示す図である。図１においては、５ビットデジタル信号を生成する場合の比較シーケンスが一例として示される。分解能はＬＳＢであり、このＬＳＢは、従来と同様、（ＶＲＴ−ＶＲＢ）／２＾５で与えられる。比較基準電圧候補は、ＬＳＢステップで、０．５ＬＳＢから３０．５ＬＳＢである。
【００７６】
本実施の形態１においては、図１に示すように比較シーケンスにおいて５ビットのデジタル信号を生成する場合に、第６回目の比較サイクルを追加的に冗長比較サイクルとして実行する。この第６回目の冗長比較サイクルの比較結果に基いて、第１回目から第５回目に実行された比較結果が正しいかを判定し、その判定結果に基いて、５ビット変換デジタル信号を修正する。冗長比較サイクル（第６回目の比較サイクル）において、比較基準電圧の変化幅は、その前の第５回目の比較サイクルと同様、１ＬＳＢである。また、許容誤差電圧は、１ＬＳＢである。
【００７７】
この冗長比較サイクル（第６回目の比較サイクル）を追加することにより、等価的に比較基準電圧の充放電時間として１ＬＳＢの充放電時間を追加することができる。第６回目の比較サイクルにおいて変換値がアナログ入力電圧に収束すると仮定する。
【００７８】
第５回目の比較結果とこの第６回目の冗長比較サイクルの比較結果の符号が異なる場合には、入力信号電圧Ｖｉｎは、この第５回目の比較結果と第６回目の比較結果の間の電圧レベルにある。この第６回目の比較サイクル、すなわち冗長比較サイクルにおける比較基準電圧の変化幅は１ＬＳＢである。したがって、第１回目から第５回目までの比較サイクルにおける比較結果は正しいと判定することができる（比較基準電圧の電圧レベルが、入力アナログ信号電圧Ｖｉｎの電圧レベルに収束しているため）。
【００７９】
第１回目の比較において比較結果が、“１”のときには、第２回目の比較において比較基準電圧を８ＬＳＢ高くする必要がある。充電不良が生じれば、“０“と判定すべきところが、“１”と判定される不良が発生する。この場合、変換値が高いほうへ誤変換されており、第５および第６サイクルにおいて変換値は、アナログ入力値よりも高い状態にある。第５回目の比較結果が“−１”を示しかつ第６回目の比較サイクルにおいても比較結果が“−１”を示している場合には、まだ、第５回目の比較により、変換結果がアナログ入力電圧に収束していない誤変換が生じていると判定する。許容誤差がＬＳＢのときには、したがって、第５サイクルまでの比較により求められた変換値に対して１を減算する演算を行う。
【００８０】
逆に、第１回目の比較において比較結果が、“０”のときには、第２回目の比較において比較基準電圧を８ＬＳＢ低くする必要がある。放電不良が生じれば、“１“と判定すべきところが、“０”と判定される不良が発生する。この場合、変換値が低いほうへ誤変換されており、第５および第６サイクルにおいて変換値は、アナログ入力値よりも低い状態にある。第５回目の比較結果が“＋１”を示しかつ第６回目の比較サイクルにおいても比較結果が“＋１”を示している場合には、まだ、第５回目の比較により、変換結果がアナログ入力電圧に収束していない誤変換が生じていると判定する。許容誤差がＬＳＢのときには、したがって、第５サイクルまでの比較により求められた変換値に対して１を加算する演算を行う。
【００８１】
図１においては、入力アナログ信号電圧Ｖｉｎが、ＶＲＢ＋１０ＬＳＢの場合の、比較基準電圧の変化シーケンスを一例として示す。図１に示すように、第５比較サイクルと第６比較サイクルの比較結果が異なる場合には、第５サイクルにおいて変換値がアナログ入力電圧に収束しているため、第５比較サイクルまでの比較により求められた変換値“０１０１０”が、正確にデジタル信号を示している。
【００８２】
充放電不良による誤変換が生じる場合のエラー補正動作について説明する前に、この発明の実施の形態１に従うＡ／Ｄ変換回路の構成について説明する。
【００８３】
図２は、この発明の実施の形態１に従うＡ／Ｄ変換回路の全体構成を概略的に示す図である。図２に示すＡ／Ｄ変換回路においては、比較動作の制御および出力デジタル信号Ｄを第６サイクルまでの比較結果に基づいて生成する比較／出力制御回路５が設けられる。この比較／出力制御回路５は、クロック発生回路１０からのクロック信号ＣＬＫに従って、セレクタ２における比較基準電圧選択信号および比較回路４における比較タイミングを決定する信号を生成する。比較サイクルは、クロック発生回路１０の発生するクロック信号ＣＬＫに基いて決定される。
【００８４】
この比較／出力制御回路５は、また、比較回路４からの出力信号ＣＯＴに従って、変換後のｎビット（本実施例においては５ビット）のデジタル信号Ｄを生成する。
【００８５】
図３は、図２に示す比較／出力制御回路５の要部の構成を概略的に示す図である。図３において、この比較／出力制御回路５は、個々の機能が、ハードウェアで構成されるように示す。しかしながら、この図３に示す各ブロック（レジスタ１１を除く）が、ソフトウェアにより実現されてもよい。
【００８６】
図３において、比較／出力制御回路５は、比較回路４の出力信号ＣＯＴを順次ｎビット分格納するレジスタ１１と、比較回路の出力信号ＣＯＴとレジスタ１１の最終比較（最下位ビット）の１ビットとを受ける判定部１２と、判定部１２の出力信号に基いて、レジスタ１１からのｎビットの出力信号に所定の処理を施してｎビットデジタル信号Ｄを生成する出力生成部１３と、レジスタ１１、判定部１２および出力生成部１３の動作を制御する主制御部１４を含む。
【００８７】
レジスタ１１には、比較回路からのｎ回の比較結果を示す信号ＣＯＴが順次上位ビット１から下位ビットに向けて格納される。判定部１２は、冗長比較サイクルにおいて、このレジスタ１１に格納される最下位ビットと比較回路からの冗長比較サイクルにおける出力信号ＣＯＴとを受け、その論理レベルの一致／不一致を判定し、その判定結果を示す信号を生成する。
【００８８】
出力生成部１３は、判定部１２の判定結果に基いて、レジスタ１１の出力するｎビットのデータに対し、１、０、−１いずれかの加算を行なって最終出力デジタル信号Ｄを生成する。主制御部１４は、また図２に示すセレクタ２および比較回路４およびサンプル／ホールド回路３の動作を制御するための制御信号を生成する。
【００８９】
図４は、発明の実施の形態１における変換シーケンスの一例を示す図である。図４においては、電圧２３ＬＳＢのアナログ入力電圧を５ビットデジタル信号に変換するシーケンスが１例として示される。
【００９０】
第１回目の比較サイクルにおいて、比較基準電圧はアナログ入力電圧よりも高いため、比較結果は“１”であり、２回目の比較サイクルにおいて比較基準電圧を増加させることが示される。
【００９１】
第２回目の比較サイクルＴ２において、比較基準電圧が、８ＬＳＢ変化すべきところ、これより小さいΔＢ（＜８ＬＳＢ）しか変化しない状態を考える。この場合、第２回目の比較サイクルＴ２においては、比較回路４の出力信号ＣＯＴは“０”となるところが、“１”となる。第２回目の比較サイクルＴ２における誤判定に従って、比較サイクルＴ３からＴ５において、それぞれ、ビット“０”が比較回路から出力信号ＣＯＴとして出力される。
【００９２】
冗長比較サイクル（第６回目の比較サイクル）Ｔ６において、１ＬＳＢ比較基準電圧を低下させて比較を行なう。冗長比較サイクルＴ６において、比較基準電圧がアナログ入力信号電圧Ｖｉｎに対し１ＬＳＢ近づいても、まだこの比較基準電圧は入力アナログ信号電圧Ｖｉｎよりも高い電圧レベルであり、比較回路４の出力信号ＣＯＴは“０”となる。第２回目の比較サイクルにおいて誤判定が生じた場合、この冗長比較サイクルＴ６において変換値がアナログ入力電圧に収束すると想定する。
【００９３】
入力アナログ信号Ｖｉｎの電圧レベルが、２３（１０進）の場合、変換結果は、第５比較サイクルまでにおいて、“１１０００”となり、２４（１０進）が示される。冗長比較サイクルＴ６における比較結果と第５回目の比較サイクルＴ５における比較結果の符号が同一であるか否かの判定を、判定部１２において行なう。この場合、比較サイクルＴ５およびＴ６において、比較回路４の出力信号ＣＯＴはともに“０”であり、また、第５比較サイクルまでに与えられた変換結果は、入力アナログ信号Ｖｉｎよりも高い電圧レベルにあると判定される。したがって、この出力生成部１３において−１加算が行なわれ、最終的に出力データＤとして、“１０１１１（２３：１０進）”が生成される。ここで、変換値のビット“０”は、比較結果“−１”に対応する。
【００９４】
これにより、該基準電圧の充放電速度が比較サイクル時間の長さに比べて短い場合においても、冗長比較サイクルを追加することにより、変換結果の電圧が、入力アナログ信号に収束する期間を追加することができ、この充放電速度を補償することができる。これにより、比較サイクルが短くかつ分解能が高い場合においても高速変換も正確に行なうできる。
【００９５】
冗長比較サイクルを設け、冗長比較サイクルの基準電圧変化幅を１ＬＳＢとすることにより、比較シーケンスにおいて、１ＬＳＢの期間、出力デジタル信号が、入力アナログ信号電圧に収束する時間を追加することができ、充放電速度不足による誤判定が生じた場合においても、正確にこの冗長サイクルの結果を用いて、誤比較結果を補正することができ、正確なアナログ／デジタル変換を行なうことができる。
【００９６】
第５比較サイクルおよび第６比較サイクルにおいて、比較結果がともに“１”であれば、第２比較サイクルにおける誤判定の結果、変換値はアナログ入力値よりも低い状態にあると判定されて、＋１加算が第５サイクルまでの変換により求められた変換値に対して実行される。
【００９７】
図５および図６は、この発明の実施の形態１における５ビットデジタルデータ変換シーケンスにおける各比較サイクルの比較電圧と実際の比較電圧と比較結果および最終結果値を一覧にして示す図である。この比較結果において入力電圧ＩＮが比較基準電圧ＲＥＦよりも高い場合には“１”を出力し、入力電圧ＩＮが比較基準電圧ＲＥＦよりも低い場合には“−１”を出力する。アナログ入力電圧が、ＬＳＢステップで０．００から３１．０である。比較基準電圧の最大充放電量は、７ＬＳＢである。図５に第１から第３比較サイクルの内容を示し、図６に第４から第６比較サイクルおよび最終変換値の内容を示す。
【００９８】
この場合、図５に示すように、２回目の比較時において、比較基準電圧の変化量は８ＬＳＢであるべきところ、実際には、７ＬＳＢだけ変化し、実際の比較電圧は、１ＬＳＢ理想比較電圧よりも変化する。比較電圧の理想値は、セレクタ２により選択されるラダー抵抗１の出力電圧である。したがって、この場合、アナログ入力電圧８．０ＬＳＢに対しては、比較電圧の理想値が７．５ＬＳＢのところ、実際の比較電圧（現実値）が８．５ＬＳＢとなるため、その比較時にエラーが生じる。同様、入力電圧２３．０ＬＳＢに対しては、理想比較電圧が２３．５ＬＳＢのところ、実際の比較電圧が２２．５ＬＳＢであるため、比較結果にエラーが生じる。残りのアナログ入力電圧については誤判定は生じていない。
【００９９】
３回目の比較時においては、実際の比較電圧レベル（現実値）から、基準電圧を理想値に向かって変化させる。この場合、比較電圧の最大変化電圧は、５ＬＳＢであり、７ＬＳＢよりも小さく、比較サイクル内において、十分に変化させることができ、理想比較電圧と実際の比較電圧は同じであり、その比較時においてはエラーは生じない。
【０１００】
また、図６に示すように、第４回目および第５回目においても、この比較時において、比較基準電圧の変化量と実際の変化量は２ＬＳＢおよび１ＬＳＢであり、比較電圧および実際の比較電圧は一致し、正確な比較が行なわれる。
【０１０１】
第６回目において再び比較が行なわれる。この場合、入力電圧８ＬＳＢ＋ＶＲＢ（図５および図６において、ＶＲＢを０Ｖとしている）に対しては、第５回目の比較結果と第６回目の比較結果はともに“１”である。これらの比較結果は、デジタル変換された結果が実際のアナログ入力電圧よりもまだ、低い電圧レベルであることを示している。したがって、この比較結果に従って、第１回目から第５回目までの比較結果を＋１加算により補正することにより、最終的に、比較結果として、８ＬＳＢを出力することができる。すなわち、“００１１１”を＋１加算により“０１０００“に変換することができる。
【０１０２】
アナログ入力電圧が、２３ＬＳＢの場合、第５回目の比較サイクルの比較結果と第６回目の比較サイクルにおける比較結果はともに“−１”である。これは、第１回目から第５回目の比較サイクルにおいて得られた結果は、実際のアナログ入力信号電圧よりも高いことを意味しており、この第６回目の比較結果に基いて、第１回目から第５回目の比較結果により得られたデジタル値に“−１”を加算することにより、正確に２３ＬＳＢに対応するデジタル値を生成することができる。すなわち、“１１０００”を−１加算により“１０１１１“に補正して、際周辺感知を求めることができる。
【０１０３】
他のアナログ入力電圧については、第５回目の比較サイクルの比較結果と第６回目の比較サイクルの比較結果の符号が異なっており、“０”加算が行なわれて最終評価結果が出力される。アナログ入力電圧が０．０ＬＳＢおよび３１．０ＬＳＢの場合には、第５回目および第６回目の比較サイクルにおいて比較基準電圧の電圧レベルは変化しない。それぞれ下限値および上限値に第５回目の比較サイクルにおいて比較基準電圧が到達しているためである。この場合には、比較基準電圧とアナログ入力基準電圧の差は、充放電速度が７ＬＳＢの場合においても十分に存在し、比較結果にエラーを生じない。これらの上限値及び下限値については、第５回目の比較かまたは第６回目の比較結果が最下位ビット値として用いられてもよい。またこれに代えて、これらの下限値および上限値については、比較電圧が第６回目の比較サイクルにおいて０．５ＬＳＢのときに、第５回目および第６回目の比較結果がともに“−１”、最下位ビット値を“０”に設定し、また第６回目の比較サイクルにおいて比較電圧が３０．５ＬＳＢのときに、第５回目の比較サイクルの比較結果と第６回目の比較サイクルの比較結果がともに“１”のときに、最下位ビットのビット値を“１”に設定する構成が用いられてもよい。
【０１０４】
なお、図５および図６に示す変換シーケンスにおいては、５ビットデジタル信号を生成する変換シーケンスが一例として示される。生成するデジタル信号のビット数に応じて、比較サイクルの数が適当に定められる。
【０１０５】
したがって、判定部１２は、比較基準電圧レベルが上限値または下限値と異なる場合には、第５および第６比較サイクルの比較結果に従って出力生成部１３に対して実行すべき演算を示す信号を出力する。この判定部１２は、第５および第６比較サイクルの比較回路４の出力信号をアドレス信号として受けるテーブルＲＯＭで構成されてもよい。アドレス“００”に“−１”が格納され、アドレス“１１”に“１”が格納される。これに代えて、８ＬＳＢおよび２３ＬＳＢの最終変換値が、テーブルＲＯＭから出力され、レジスタ１１の出力信号に変えて最終変換結果として選択されて出力されてもよい。
【０１０６】
［変更例］
上述の冗長判定においては、冗長サイクルの変換時の判定結果と正規の変換サイクルの最後の変換サイクルの比較結果を利用している。これに代えて、冗長サイクルにおいて、アナログ入力値に変換結果が収束すると仮定する場合、以下の補正処理を行うことができる。すなわち、冗長サイクルの比較電圧Ｖｃと冗長サイクルの判定結果とを利用する。判定結果が“１”であれば、アナログ入力電圧がこの比較電圧よりも高いことを示している。したがって、この場合には、比較電圧Ｖｃに対応する２つの変換値から高いほうの変換値を選択する。逆に、冗長サイクルの判定結果が、“−１“のときには、アナログ入力電圧が冗長サイクルの比較電圧Ｖｃよりも低いことを示しているため、この比較電圧Ｖｃに対応する２つの変換値のうち低い方の変換値を選択する。
【０１０７】
たとえば、図１に示すようにアナログ入力電圧が、１０ＬＳＢのとき、冗長サイクルにおける比較電圧Ｖｃは、９．５ＬＳＢであり、比較結果は“１“を示している。この場合には、比較電圧９．５ＬＳＢに対応する変換結果は、１０進表示で“９”および“１０”であり、高いほうの変換結果“１０”を選択する。
【０１０８】
また、図４に示すように、アナログ入力電圧が２３ＬＳＢのときには、冗長サイクルにおいて比較電圧は、２３．５ＬＳＢであり、比較結果は“−１”を示している。この場合には、２３．５ＬＳＢに対応する変換結果は１０進表示で、“２３”および“２４”であり、低いほうの変換結果“２３”を選択する。
【０１０９】
この変換処理はまた、以下の様にも考えることができる。比較電圧Ｖｃは、０．５ＬＳＢから３０．５まで１ＬＳＢ単位で、その電圧レベルが設定される。変換結果は、０から３１まで１ＬＳＢ単位で変化する値のいずれかである。この場合、比較電圧Ｖｃを小数点以下の値で表示する。例えば、比較電圧Ｖｃが９．５ＬＳＢのときには、“０１００１．１”と表示する。冗長サイクル完了後において比較結果が、“１”であれば、この比較電圧に対して“０．５”加算を実行し、比較結果が、“−１”であれば“−０．５”加算を実行する。
【０１１０】
すなわち、アナログ入力電圧が１０ＬＳＢのときに、冗長サイクルの比較電圧の９．５ＬＳＢに対応するコード“０１００１．１”に対して、１０進で“０．５”（”０．１（２進））加算を行うことにより、変換結果“０１０１０”を得ることができる。
【０１１１】
また、アナログ入力値２３ＬＳＢに対して、冗長サイクルにおいては、比較電圧Ｖｃが、２３．５ＬＳＢであり、“１１０００．１”でそのコードが与えられる。比較結果は、図４に示すように“−１”である。したがって、“−０．５”加算を実行することにより、“１１０００”を得ることができる。
【０１１２】
また、比較電圧Ｖｃの０．５ＬＳＢから３１．５ＬＳＢが、“１”から“３２”にそれぞれ対応付られている場合には、以下の補正処理を実行することができる。すなわち、冗長サイクルの比較結果が、“１”を示している場合には、比較電圧Ｖｃに対応するコードを変換結果として選択する。比較結果が“−１”のときには、冗長サイクル時の比較電圧の対応のコードから“１”を減算する（“−１”加算を実行する。
【０１１３】
たとえば、アナログ入力電圧が１０ＬＳＢのとき、冗長サイクルにおいて、比較電圧Ｖｃは、９．５ＬＳＢであり、対応のコードは、“０１０１０”である。比較結果は、“１”であるため、このコード“０１０１０”を選択する。アナログ入力電圧が２３ＬＳＢのときに、冗長サイクルにおいては、比較電圧Ｖｃは、２３．５ＬＳＢであり、コード“１１０００”に対応する。比較結果が、“−１”であるため、“−１”加算を実行する。変換結果として、コード“１０１１１”が得られ、アナログ入力値２３ＬＳＢに対して正確な変換結果を得ることができる。
【０１１４】
上述のいずれの補正方法が採用されてもよい。冗長サイクルにおける比較電圧Ｖｃの電圧レベルは、図２に示す比較／出力制御回路により選択信号が生成されてセレクタ２が選択動作を実行しているため、この比較／出力制御回路５において知ることができる。セレクタ２に対する選択信号にしたがって上述の比較電圧のコード化を行ない、冗長サイクルでの比較結果に従って、変換値を生成する。この場合、冗長サイクル時の比較結果および最終正規サイクルの比較結果を使用して変換結果を補正する構成に較べて、各変換サイクルの比較結果を変換値として格納するレジスタが不要となり、回路規模を低減することができる。この変更例における回路構成としては図２に示す構成と同じとなる。比較／出力制御回路５の変換／補正処理が先に説明した図３に示す構成における処理と異なる。
【０１１５】
すなわち、変更例の構成においては、判定部１２において、冗長サイクル時に比較結果を示す信号ＣＯＴが与えられると加減算の演算内容が決定される。出力生成部１３に対しては、冗長サイクル時の比較電圧に対応するコードが主制御部１４から与えられる。冗長サイクル完了時において判定部１２の判定結果に従って出力生成部１３が比較電圧に対応するコードに対して指定された処理を実行して変換値を生成する。これにより、高速で、冗長サイクル実行時においても変換値を生成することができる。
【０１１６】
この変換値の生成は、次のアナログ入力値の変換動作とパイプライン的に実行されてもよい。比較／変換サイクルと冗長サイクルの判定結果に従う補正処理を並列に実行することができ、等価的に、演算処理時間を外部から隠すことができ、冗長サイクルが追加されても、高速変換処理を実現することができる。
【０１１７】
以上のように、この発明の実施の形態１に従えば、デジタル信号のビット数に対応する比較サイクルの後に、冗長比較サイクルを設けて追加の比較動作を比較基準電圧を１ＬＳＢ変化させて行なっており、この冗長比較結果をもとに、変換結果を補正している。したがって、変換シーケンスにおいて基準電圧の変化速度不足により、比較エラーが生じる場合においても、この冗長比較シーケンスサイクルにより、エラー補正を行なうことができ、正確に、アナログ／デジタル変換を高速のクロック信号に応答して行なうことができる（高速信号により比較サイクルのサイクル時間が決定される）。
【０１１８】
なお、上述のエラー補正演算は、許容誤差電圧が１ＬＳＢの場合、ｎビットデジタル信号を生成する場合においても成立する。
【０１１９】
特に、この最終冗長比較サイクルにおける比較基準電圧の変化幅を１ＬＳＢとすることにより、デジタル信号の収束期間を１ＬＳＢの収束期間、等価的に長くすることができ、ＬＳＢの比較基準電圧の誤差を補正することができ、等価的に、比較基準電圧の許容誤差を広くすることができ、正確な比較／変換を行なうことができる。
【０１２０】
［実施の形態２］
図７およびおよび図８は、この発明の実施の形態２に従うＡ／Ｄ変換回路の変換シーケンスを具体的に示す図である。この図７および図８に示す変換シーケンスにおいて、変換条件は、先の実施の形態１と同様であり、５ビットデジタル信号を生成する。図７においては、第１から第４比較サイクルの処理内容を示し、図８に第５から第７比較サイクルの内容および最終変換結果を示す。
【０１２１】
この実施の形態２においては、比較基準電圧の最大充放電速度が６ＬＳＢである。比較基準電圧の誤差電圧として、２ＬＳＢが許容される。冗長比較サイクルとして、２つの比較サイクルが追加される。したがって、合計７回の比較が行なわれる。第６回目および第７回目の比較サイクルの比較結果に基いて、第１回目から第５回目の比較結果を修正し、最終比較結果を出力する。
【０１２２】
各冗長比較サイクルにおいて、比較基準電圧の変化幅は１ＬＳＢである。
比較基準電圧の最大充放電速度が６ＬＳＢの場合、第２回目の比較サイクルにおいて、比較基準電圧を８ＬＳＢ変化させるときに、実際に６ＬＳＢだけ変化する。したがって、比較電圧理想値として、７．５ＬＳＢまたは２３．５ＬＳＢに設定する場合に、実際の比較電圧（現実値）は９．５ＬＳＢまたは２１．５ＬＳＢとなる。したがってアナログ入力電圧８．０ＬＳＢおよび９．０ＬＳＢに対し誤比較が生じる。また、入力電圧２２．０および２３．０に対しても、この２回目の比較サイクルにおいて誤比較が生じる。
【０１２３】
３回目の比較サイクルにおいては、４ＬＳＢ電圧を変化させる。現実値が、２ＬＳＢ変動しているため、実際に変化させるべき比較基準電圧の最大値は６ＬＳＢとなり、変化可能変化量の最大値６ＬＳＢと同じである。したがって、第３回目の比較サイクルにおいて、理想比較電圧（理想値）と実際の比較電圧（現実値）とが同じ電圧レベルとなり、比較は正確に行なわれる。第３回目の比較サイクルにおいて比較電圧の実際の値（現実値）が、理想値と等しくなっているため、第４回目および第５回目の比較サイクルにおいても、比較基準電圧の変化量は理想値に等しく、２ＬＳＢおよび１ＬＳＢであり、実際の比較電圧（現実値）を理想比較基準電圧レベル（理想値）に設定して比較を行なうことができる。
【０１２４】
第６回目および第７回目においてそれぞれ比較基準電圧を１ＬＳＢ変化させて比較動作を行なう。ただし、比較基準電圧が下限値０．５ＬＳＢまたは上限値３０．５ＬＳＢに到達している場合には、これらの冗長比較サイクルにおいては、その下限比較基準電圧０．５ＬＳＢまたは上限比較基準電圧３０．５ＬＳＢが維持される。
【０１２５】
この冗長比較サイクルにおいて、５回目の比較サイクルの比較結果と６回目の比較サイクルの比較結果が異なる場合には、第５回目までの比較により、正確に変換が行なわれていると判定され、“０”加算が実行される。
【０１２６】
５回目の比較サイクルの比較結果と６回目の比較サイクルの比較結果が同じであり、かつ６回目の比較サイクルの比較結果と７回目の比較サイクルの比較結果が異なる場合には、６回目の比較によりアナログ入力電圧にこの変換電圧が収束していると判定される。したがって、その場合、５回目の比較サイクルまでにより求められた変換結果に対し１加算または１減算が、第５および第６比較サイクルの比較結果の符号に基づいて実行される。
【０１２７】
第５回目から７回目の比較サイクルにおける比較結果がすべて同じ場合には、２ＬＳＢだけ入力アナログ電圧と５回の比較サイクルにより得られた変換結果と差があると判定し、この冗長比較サイクルの比較結果の論理レベルに基いて、２ＬＳＢの加算または減算が実行される。
【０１２８】
これらの加算減算と比較結果の符合との関係は、実施の形態１の場合と同様である。すなわち、第５から第７比較サイクルの比較結果が、（−１、−１，０）、（−１、−１、−１）、（１、１、０），および（１、１、１）のときには、それぞれ、−１加算、−２加算、１加算および２加算が実行される。第５比較サイクルと第６比較サイクルの比較結果が異なる場合には、０加算が行われる。
【０１２９】
したがって、この冗長比較サイクルを２サイクル追加し、各冗長比較サイクルにおいて１ＬＳＢ比較基準電圧を変化させることにより、最大２ＬＳＢ比較基準電圧がずれる場合においても、正確な変換結果を得ることができる。
【０１３０】
すなわち、冗長比較サイクルを２サイクル追加して、各冗長比較サイクルにおいて１ＬＳＢ比較基準電圧を変化させることにより、２ＬＳＢの電圧幅の収束期間を等価的に設けることとなり、この比較基準電圧が、２ＬＳＢずれる場合においても、正確な変換結果を得ることができる。
【０１３１】
この実施の形態２における比較／出力制御回路の構成としては、図３に示す比較／出力制御回路の構成を利用することができる。判定部１２における判定動作が、２つの比較サイクルでなく、３つの比較サイクルの比較結果に基づいて実行される点が異なる。この場合、判定回路として、テーブルＲＯＭ（読出専用メモリ）を用いて、この５回目から７回目の比較結果に基づいて、最終変換出力に対する演算内容が決定されてもよい。また、これに代えて、比較電圧とこれら５回目から７回目の比較結果とに基づいて、最終比較結果を示すように、このテーブルＲＯＭが構成されてもよい。比較電圧を利用するのは、上限値及び下限値を識別するためである。これらのテーブルＲＯＭを利用する場合、誤変換を生じる可能性のあるアナログ入力電圧の変換パターンに対してのみ、出力値または演算値が格納されて入ればよい。
【０１３２】
なお、この冗長比較サイクルにおいても、下限値および上限値の比較基準電圧に対する処理は、例外処理として実施の形態１と同様実行される。
【０１３３】
また、実施の形態１の変更例と同様にして、第７サイクルの最終冗長サイクルの比較結果と第７サイクルの比較電圧とにしたがって、変換値が生成されてもよい。この場合の処理は、実施の形態１の変更例の場合と同様である。
【０１３４】
たとえば、アナログ入力値８ＬＳＢに対して、図８に示されるように第７サイクルの判定結果は、“−１”であり、比較電圧は８．５ＬＳＢである。したがって、アナログ入力値はこの比較電圧よりも低いことが示されているため、比較電圧に対応するコードから変換値“０１０００”を求めることができ、正確な変換値を生成することができる。変換処理としては、“−１”加算、“−０．５”加算および低いほうのコードの選択のいずれが行われてもよい。
【０１３５】
また、アナログ入力値が９ＬＳＢのとき、第７変換サイクルにおいて比較電圧は、図８に示されるように８．５ＬＳＢであり、比較結果は、“１”である。したがって、この場合には、アナログ入力電圧が比較電圧よりも高いことが示されているため、比較電圧の８．５ＬＳＢから変換値“０１００１”を得ることができ、正確に変換値を生成することができる。
【０１３６】
他のアナログ入力値についても同様の処理を実行することにより、正確な変換値を得ることができる。
【０１３７】
［変更例］
図９は、この発明の実施の形態２の変更例に従うＡ／Ｄ変換シーケンスを示す図である。この図９に示すＡ／Ｄ変換シーケンスにおいては、冗長比較サイクルとして、Ｋ回の比較サイクルが追加される。冗長比較サイクルにそれぞれの比較サイクルにおける比較基準電圧の変化幅は、１ＬＳＢである。
【０１３８】
したがって、この冗長比較サイクルをＫ回追加した場合、比較基準電圧の許容誤差として、Ｋ・ＬＳＢの比較基準電圧誤差を救済して、正確な変換結果を生成することができる。すなわち冗長比較サイクルを１回増加するごとに、比較基準電圧の変化幅が１ＬＳＢの場合、比較基準電圧の許容誤差を、１ＬＳＢずつ増加させることができる。
【０１３９】
この変更例においても、Ｋ回の冗長比較サイクルの比較結果に基づいて、第１回目の比較サイクルから第５回目の比較サイクルの比較結果に対する修正が選択的に実行される。この演算内容は、テーブルＲＯＭにより、決定されてもよく、ソフトウェア的に、各冗長比較サイクルの比較結果に基づいて処理内容が決定されてもよい。エラー補正のための演算は、±Ｋ，±（Ｋ−１）、…±１、および０加算である。実行すべき演算内容は、上で説明したものと同様であり、ひかくっけかが異なる冗長サイクルの番号に応じて、演算内容が特定される。比較結果が異なるのが遅い変換値ほど絶対値の大きな演算が実行される。
【０１４０】
この場合においても、最終冗長サイクルの比較結果と比較電圧とから変換値を求めることができる。変換処理内容は、実施の形態１の変更例の場合と同様である。
【０１４１】
以上のように、この発明の実施の形態２に従えば、冗長比較サイクルを複数回追加し、各冗長比較サイクルの比較基準電圧の電圧変化幅を１ＬＳＢに設定しており、比較基準電圧の許容誤差を２ＬＳＢ以上に設定することができ、高速クロック信号に従って比較動作を行なってデジタル信号を変換する場合においても、正確な変換結果を得ることができる。
【０１４２】
［実施の形態３］
図１０は、この発明の実施の形態３に従うＡ／Ｄ変換回路の変換シーケンスの一例を示す図である。この図１０に示すＡ／Ｄ変換シーケンスにおいても、アナログ入力電圧を５ビットデジタル信号に変換する。図１０においては、アナログ入力電圧がＶＲＢ＋１０ＬＳＢの場合の比較シーケンスが一例として示される。図１０において、縦軸に電圧を示し、横軸に時間を示す。
【０１４３】
この実施の形態３に従う変換シーケンスにおいては、先の実施の形態１と同様、１回の冗長比較シーケンス（比較６回目）が追加される。この冗長比較サイクルにおいて比較基準電圧の変化幅は、１ＬＳＢである。しかしながら、この冗長比較サイクルの直前の比較サイクル（比較５回目）においては、その比較基準電圧の変化幅が２ＬＳＢに設定される。したがって、第４回目の比較サイクルと第５回目の比較サイクルにおいては、ともに、比較基準電圧の変化幅は２ＬＳＢに設定される。この第５回目の比較サイクルにおいて、その比較基準電圧の変化幅を１ＬＳＢに代えて２ＬＳＢとすることにより、冗長比較サイクルにおける比較基準電圧の変化幅１ＬＳＢと併せて、２ＬＳＢの許容誤差を、比較基準電圧に与える。
【０１４４】
この冗長比較サイクルにおける比較結果に従って、第１回目の比較サイクルから第５回目の比較サイクルにおいて、求められた比較結果に所定の処理を施して最終変換結果を出力する。このエラー補正においては、第４から第６比較サイクルの比較結果が用いられる。これらの比較結果に基づいて、±１および±２加算の選択的演算を実行する。
【０１４５】
具体的に、図１０においては、第５回目の比較サイクルまでの比較結果により、“０１０１０”が求められる。第５回目の比較サイクルにおける比較結果と第６回目の比較サイクルにおける比較結果は同じ論理レベルであり、また第４回目の比較サイクルと第５回目の比較サイクルの比較結果は異なっている。したがってこの場合には、第４回目の比較サイクルにおける比較結果により、アナログ入力信号電圧に、変換電圧が収束していると判断され、０加算が実行される。すなわち、第４回目の比較サイクルの比較結果に基づいて、第５比較サイクルにおいて比較基準電圧を２ＬＳＢ高くしたときに、この最終変換値候補がアナログ入力電圧よりも高く、また、次の冗長比較サイクル（比較６回目）における比較結果は、依然アナログ入力電圧よりも高いことを示している場合には、第５回目の比較サイクルにおいて１ＬＳＢだけ比較基準電圧を変化させたときにアナログ入力電圧に収束していると判断される。したがって、この場合、実施の形態１のいて第５および第６比較サイクルの比較結果が異なっている場合と等価であり、第５回目の比較サイクルまでの変換によりあられたれた結果を、０加算して、最終変換結果として出力する。
【０１４６】
図１１は、この発明の実施の形態３における最終出力決定動作の内容を一覧にして示す図である。この図１１に示すように、最終変換結果生成時においては、第４回目から第６回目の比較結果が用いられる。演算内容は、第５回目の比較サイクルにより与えられた変換結果に対する演算内容を示す。
【０１４７】
４回目の比較サイクルにおける比較結果が“１”を示している場合には、そのときの変換結果は、アナログ入力電圧よりも低いことを示している。５回目および６回目の比較サイクルにおける比較結果がともに“＋１”であれば、この第６回目の比較サイクルにおける比較結果は依然アナログ入力電圧よりも低いことを示している。したがって、この場合には、第５回目の比較サイクルにより求められた変換結果に対して＋２加算を実行する。
【０１４８】
第４および第５比較サイクルにおける比較結果がともに“１”であり、第６比較サイクルにおける比較結果が、“−１”のときには、第５比較サイクルにおいて、変換結果がアナログ入力電圧に収束していると考えられる。第５比較サイクルにおいては、比較基準電圧は２ＬＳＢ変化させているため、この第５比較サイクルにおいて１ＬＳＢだけ変化させた場合には、第５および第６比較サイクルの比較結果は“１”となる。したがって、実施の形態２の場合と同様に、この場合には、＋１加算が実行される。
【０１４９】
４回目および５回目の比較サイクルにおける比較結果がともに“−１”であり、６回目の比較サイクルにおける比較結果が“１”の場合には、４回目の比較サイクルにおける比較基準電圧に対し、さらに２ＬＳＢを減算しても、アナログ入力電圧よりもこの変換結果は低く、第６比較サイクルにおいてさらに１ＬＳＢを加算すると、アナログ入力電圧よりも高くなることが示される。したがって、この場合には、第５比較サイクルにおいて１ＬＳＢ変化させた場合には、第６サイクルにおいて比較結果が、“−１”であり、第７比較サイクルにおいてさらに１ＬＳＢ変化させると比較結果が“１”となる。したがって、演算内容としては＋１加算が選択される。
【０１５０】
第４回目から６回目の比較サイクルにおいて、すべて比較結果が“−１”を示している場合には、５回目の比較結果において求められた変換結果が、２ＬＳＢアナログ入力電圧よりも高いため、第５比較サイクルにより求められた変換結果に対して“−２”加算が実行される。
【０１５１】
第４回目から第６回目の比較サイクルにおける比較結果が上述のパターンと異なる場合には、正確に変換が行われており０加算が実行される。
【０１５２】
この発明の実施の形態３における比較／出力制御回路の構成としては、図３に示す比較／出力制御回路の構成を利用することができる。判定部１２において、４回目の比較サイクルから６回目の比較サイクルの比較結果に基づいて演算内容が求められ、このレジスタに格納された第１から第５の比較サイクルにおける比較結果に対し出力生成回路において所定の選択的な加算演算処理が実行される。
【０１５３】
図１２および図１３は、この発明の実施の形態３における変換シーケンスの具体例を示す図である。図１２においては、第１回目から第４回目の比較サイクルの比較操作内容を示し、図１３に、第５回目および第６回目の比較サイクルの比較操作内容および最終変換出力を示す。比較結果において、アナログ入力電圧ＩＮよりも比較基準電圧ＲＥＦが高い場合には、“−１”を出力し、アナログ入力電圧が比較基準電圧ＲＥＦよりも高い場合には、“１”を出力する。各比較サイクルにおける記載内については、先の実施の形態１および２と同様である。
【０１５４】
この図１２および図１３に示す変換シーケンスにおいては、１つの比較サイクルにおける比較基準電圧の最大充放電量は、６ＬＳＢである。したがって、第２回目の比較サイクルにおいて比較基準電圧を８ＬＳＢ変化させる場合に、６ＬＳＢしか変化することができず、入力電圧として８ＬＳＢおよび９ＬＳＢが与えられた場合には、理想比較基準電圧が、７．５ＬＳＢに対し、実際の比較電圧（現実値）が９．５ＬＳＢとなるため、判定結果にエラーが生じる。同様、入力電圧２２および２３において、理想比較基準電圧が２３．５ＬＳＢに対し実際の比較基準電圧が２１．５ＬＳＢであり、比較結果にエラーが生じる。
【０１５５】
３回目および４回目の比較サイクルにおいては、比較基準電圧の変化量と実際の変化量は同じであり（最大変化量６ＬＳＢ）、理想比較基準電圧と実際の比較電圧は同じ電圧レベルに設定されて、比較が行なわれる。
【０１５６】
５回目の比較サイクルにおいては、２ＬＳＢ変化させる。この場合、比較基準電圧の上限値および下限値に到達する場合には、その比較基準電圧は、上限値または下限値に設定される。したがって、図１３に示すように、入力電圧０および１ＬＳＢに対しては、比較基準電圧が０．５ＬＳＢに設定され、入力電圧３０ＬＳＢおよび３１ＬＳＢに対しては、比較基準電圧は３０．５ＬＳＢに設定される。
【０１５７】
第６回目の比較、すなわち冗長比較サイクルにおいては、１ＬＳＢ比較基準電圧が変化される。この６回目の比較サイクルにおいても、比較基準電圧は、上限値または下限値を超えては変化されない。
【０１５８】
この図１２および図１３に示す比較結果において、入力電圧８ＬＳＢについては、４回目の比較サイクルにおける比較結果は“１”であり、５目の比較サイクルにおける比較結果は“１”であり、６回目の比較サイクルにおける比較結果は“−１”である。この入力電圧８ＬＳＢに対する１回目から４回目までの比較サイクルにおける比較結果は、“−１”、“−１”、“１”、および“１”である。変換ビット値においては、比較結果“−１”は、“０”に対応する。したがって、この第５回目の比較サイクルまでの比較結果による変換結果は、“００１１１”となる。したがってこの場合、５ビットデータとして、“００１１１”を設定し、＋１加算を実行する。したがって、“００１１１”＋“００００１”により、“０１０００”が求められ、正確に、８ＬＳＢに対応するデジタル信号が求められる。
【０１５９】
図１２および図１３に示す変換シーケンスにおいて、アナログ入力電圧が、９ＬＳＢの場合には、第４から第６比較サイクルにおける比較結果がずべて“１”であるため、変換値“００１１１”に対して＋２加算が行なわれ、最終変換値として“０１００１”が求められる。
【０１６０】
アナログ入力電圧が、２２ＬＳＢおよび２３ＬＳＢの場合には、第４から第６比較サイクルの比較結果に従って、−２加算および−１加算が実行され、それぞ、“１１０００“および“１１０００”の変換値が、“１０１１０”および“１０１１１”に最終的に変換される。したがって、第２比較サイクルにおいて誤比較が行われても、正確にこの比較エラーを補償して、最終変換値を生成することができる。
【０１６１】
他の比較結果パターンについては０加算が実行される。上限値および下限値の比較基準電圧については、これらの下限値および上限値の比較基準電圧が選択されたときには、０加算が選択される。
【０１６２】
したがって、図１３において、最終変換結果とアナログ入力値の一致を○印で示すように、最終変換値は全て、入力アナログ電圧と一致しており、比較基準電圧において２ＬＳＢの誤差が存在しても正確に誤差を補正して最終変換値を求めることができる。
【０１６３】
［変更例］
この実施の形態３においても、実施の形態１の変更例の場合と同様に、最終冗長サイクルの比較結果と比較電圧とを用いて変換値を生成することができる。たとえば、図１０において、第６サイクルの比較電圧Ｖｃは１０．５ＬＳＢであり、比較結果は“−１”である。したがって、アナログ入力電圧が比較電圧よりも低いことが示されているため、比較電圧の１０．５ＬＳＢから変換値“１０（１０進）を得ることができる。
【０１６４】
アナログ入力電圧が１１ＬＳＢのときには冗長サイクルにおいて比較電圧は１０．５ＬＳＢであり、比較結果が“１”であり、変換値として、比較電圧よりも高い変換値“０１０１１”を得ることができ、１０進表示で“１１”の変換値を正確に求めることができる。
【０１６５】
アナログ入力電圧が８ＬＳＢおよび９ＬＳＢのときには、図１３に示されるように、冗長サイクルにおいて比較電圧はともに、８．５ＬＳＢであり、また、比較結果はそれぞれ“−１”および“１”である。したがって、アナログ入力電圧８ＬＳＢおよび９ＬＳＢに対する変換値として“０１０００”および“０１００１”を、この比較電圧の電圧レベルから求めることができ、正確な変換値を得ることができる。
【０１６６】
他のアナログ入力値についても、同様に冗長サイクルの比較電圧と比較結果とから変換値を求めることができる。変換方法としては実施の形態１の変更例において示される方法のいずれが用いられてもよい。
【０１６７】
以上のように、この発明の実施の形態３に従えば、最下位ビットに対する比較サイクルの比較基準電圧の変化量を大きくし、後続の冗長比較サイクルにおいて、その比較基準電圧変化量をＬＳＢに設定しており、比較基準電圧の許容誤差を２ＬＳＢにまで拡大することができ、比較基準電圧の充放電不足により比較基準電圧に誤差が生じて誤変換が生じる場合においても、正確に変換を行なうことができる。
【０１６８】
［実施の形態４］
図１４は、この発明の実施の形態４に従うＡ／Ｄ変換回路の変換シーケンスの一例を示す図である。この図１４に示すＡ／Ｄ変換シーケンスにおいては、Ｋ回の冗長比較サイクルが追加される。この冗長比較サイクルの最初の比較サイクル（比較６回目）は、その比較基準電圧の変化幅は、Ｋ・ＬＳＢに設定される。各冗長比較サイクルにおいて、ＬＳＢずつ比較基準電圧幅が低減される。したがって、Ｋ回比較を冗長的に行ない、各冗長比較サイクルにおいて比較基準電圧幅が、ＬＳＢずつ順次低減されるため、合計比較基準電圧の許容誤差として、１からＫの和、すなわち、（Ｋ・（Ｋ＋１）／２）ＬＳＢが得られる。すなわち、この冗長比較サイクルにより、（Ｋ・（Ｋ＋１）／２）ＬＳＢの電圧収束期間を追加的に設けることができ、この分に対応する比較基準電圧の誤差をこの冗長比較サイクルにより補償することができる。
【０１６９】
図１５および図１６は、この発明の実施の形態４の変換シーケンスの具体例の一例を示す図である。図１５および図１６に示す変換シーケンスにおいては、比較基準電圧の最大充放電量は、５ＬＳＢである。冗長比較サイクルとして、２つの比較サイクルが追加され、第６回目および第７回目の比較サイクルがさらに実行される。６回目の比較サイクルにおける比較基準電圧の変化幅は２ＬＳＢであり、７回目の比較サイクルにおける比較基準電圧の変化幅は１ＬＳＢである。
【０１７０】
図１５および図１６に示す変換シーケンスにおける各パラメータは、先の実施の形態１から３と同じである。但し、比較基準電圧の現実値が、先の実施の形態と異なり、応じて、変換パターンがいくつかのアナログ入力電圧について異なる。図１５においては、第１回目の比較サイクルから第４回目の比較サイクルを示し、図１６においては第５回目の比較サイクルから第７回目の比較サイクルと最終比較結果および誤差を示す。
【０１７１】
第１回目の比較サイクルが完了すると、第２回目の比較サイクルにおいては、８ＬＳＢ比較基準電圧を変化させる必要がある。しかしながら、この場合、実際の変化量は５ＬＳＢであり、実際の比較基準電圧（現実値）は、第１比較サイクルの比較結果に従って、１０．５ＬＳＢまたは２０．５ＬＳＢに設定される。したがって、この第２回目の比較サイクルにおいて、ＬＳＢを単位として、アナログ入力電圧８、９、１０、２１、２２および２３に対し比較結果にエラーが生じる。
【０１７２】
３回目の比較サイクルにおいては、比較基準電圧の変化量は、７ＬＳＢである。しかしながら、この場合においても、実際の比較変化量の最大値は５ＬＳＢであり、同様実際の比較基準電圧は、７ＬＳＢ変化するのに５ＬＳＢ変化するだけであり、２ＬＳＢの誤差が生じ、比較エラーが別のアナログ入力電圧（４ＬＳＳＢおよび５ＬＳＢ）において生じる。
【０１７３】
４回目および５回目の比較サイクルにおいては、比較基準電圧の変化量は、最大４ＬＳＢまたは１ＬＳＢであり、正確に、比較基準電圧を変化させることができる。
【０１７４】
６回目の比較サイクル（冗長比較サイクル）において、比較基準電圧の変化幅を２ＬＳＢに設定し、７回目の比較サイクル（冗長比較サイクル）において、比較基準電圧の変化幅を１ＬＳＢに設定する。
【０１７５】
２回目の比較サイクルおよび３回目の比較サイクルにおいて、比較基準電圧の最大３ＬＳＢの誤差電圧により、比較エラーが生じた場合、６回目の比較サイクルおよび７回目の比較サイクルの冗長比較をそれぞれ比較基準電圧の変化幅を２ＬＳＢおよび１ＬＳＢに設定することにより、この変換エラーを補償することができる。比較結果に基づいて、最終比較結果を求める際の演算結果は以下のとおりである。
【０１７６】
この比較結果において、第４比較サイクルから第７比較サイクルの比較結果が用いられる。
【０１７７】
第４比較サイクルから第７比較サイクルの結果がすべて同じ場合には、同一方向にすべて変化しており、±３加算をその比較結果の符号に基づいて実行する。すなわち、例えば、比較結果が（１、１、１、１）のときには、変換結果に対して＋３加算を実行して最終変換値を生成する。
【０１７８】
第４から第６比較サイクルの比較結果が同じであり、第６比較サイクルおよび第７比較サイクルの比較結果が異なる場合には、第６比較サイクルの比較結果により、アナログ入力電圧に対し、デジタル値が収束していると考えられる。したがってこの場合には、比較結果の符号に基づいて±２加算を実行する。たとえば、第４から第７比較サイクルの比較結果が、（１、１、１、−１）の場合には、＋２加算が実行される。ここで、加算は、第１回目から第５回目の比較サイクルにおいて求められた比較結果に対して行なわれる。
【０１７９】
第４および第５比較サイクルの比較結果が同じであり、第５比較サイクルと第６比較サイクルの比較結果が異なり、また第６比較サイクルの比較結果と第７比較サイクルの比較結果が異なる場合には、第６比較サイクルにおいて２ＬＳＢ変化させると、アナログ入力電圧を超えて変換電圧が変化し、次のサイクルにおいて１ＬＳＢ逆方向に変化させたときに、第５比較サイクルの変換候補と同じ側に変換値が戻るため、第５比較サイクルにおいてアナログ入力値と１ＬＳＢの誤差が生じていると判断して、その演算内容として、±１が選択される。例えば、第４から第７比較サイクルの比較結果が（１、１、−１、１）のときには演算として＋１加算が選択される。
【０１８０】
他の比較結果のパターンにおいては、第５比較サイクルまでの演算結果により、正確に変換が行なわれているため、０加算が実行される。
【０１８１】
たとえば、入力電圧が８ＬＳＢの場合、第１回目から第５回目の比較結果は、図１５および図１６に示すように、“００１１１”である。ここで、比較結果“−１”は、デジタルビットの“０”に対応する。第５比較サイクルから第７比較サイクルの比較結果は、１、−１および１である。そこで、＋１加算を実行し、“０１０００”が求められ、正確に、８ＬＳＢに対応するデジタル値が求められる。
【０１８２】
また、１０ＬＳＢにおいて、図１５および図１６において、変換結果は、“０、０、１、１、１、１、１）である。したがって、“００１１１“に対して＋３加算を実行することにより、“０１０１０”が求められ、１０ＬＳＢに対応するデジタル信号を生成することができる。
【０１８３】
したがって、上述の構成により、３ＬＳＢの許容誤差電圧を得ることができる。
【０１８４】
なお、この実施の形態４においても、判定部の構成は、ハードウェア的に、上述の比較演算内容を実現するように構成されてもよく、またテーブルＲＯＭに、この第４から第７比較サイクルの比較結果に基づいて実行される演算内容を特定するデータを格納し、その比較テーブルＲＯＭの内容に従って、実行すべき演算内容が決定されてもよい。また、この演算は、ソフトウェア的に実行されてもよく、またハードウェア的に実行されてもよい。ＲＯＭを利用する場合、許容電圧誤差に応じて比較エラーが生じる可能性のある入力電圧に対してのみ、第４から第７比較サイクルの比較結果パターンを格納することにより、小規模の構成でエラー補正を行うことができる。
【０１８５】
また、この実施の形態４においても、最終冗長サイクルの比較電圧と比較結果とと用いて変換値を生成することができる。たとえば、アナログ入力電圧が９ＬＳＢのときには、図１６に示されるように、比較電圧が９．５ＬＳＢであり、比較結果が“−１”である。したがって、アナログ入力値がこの比較電圧よりも低いことが示されているため、変換値として、“８（１０進）”を選択することにより正確な変換値を得ることができる。アナログ入力値が１０ＬＳＢのときには、図１６から、最終冗長サイクルの比較電圧が９．５ＬＳＢであり比較結果が“１”である。従って、アナログ入力値が、この比較電圧よりも高いことが示されているため、“１０（１０進）”を選択することにより、正確にアナログ入力電圧に対する変換値を得ることができる。
【０１８６】
他のアナログ入力値についても同様である。最終冗長サイクルにおいて比較電圧がアナログ入力電圧に収束している限り、正確な変換値を得ることができる。
【０１８７】
この場合の変換方法としては、実施の形態１の変更例の方法のいずれが用いられてもよい。
【０１８８】
以上のように、この発明の実施の形態４に従えば、それぞれ比較基準電圧変化幅がＬＳＢずつ低減される冗長比較サイクルを複数個追加的に設けており、比較基準電圧の許容電圧幅をさらに大きくすることができ、高速の比較を行なうことができる。
【０１８９】
特に、この冗長比較サイクルを、最終比較結果を出力するステップと、第１回目から第５回目の比較サイクルを実行するステップとパイプライン的に実行することにより、この冗長比較サイクルを比較サイクルに対して隠すことができ、冗長比較サイクル数が増加しても、高速で、比較を行なって変換結果を出力することができる。
【０１９０】
［実施の形態５］
図１７は、この発明の実施の形態５に従うＡ／Ｄ変換回路の変換シーケンスの一例を示す図である。この図１７に示すＡ／Ｄ変換シーケンスは５ビットデジタル信号に対しての変換シーケンスがアナログ入力電圧が１０ＬＳＢの場合の変換を１例として示す。
【０１９１】
この図１７に示すＡ／Ｄ変換シーケンスにおいても、１つの冗長比較サイクルが、第６回目の比較サイクルとして追加される。一方、デジタル信号の各ビットに対応する比較サイクルにおいて、最終比較サイクルではなく、それより前の比較サイクルにおいて、比較基準電圧の変化幅が変更される。図１７において、第４回目の比較サイクルにおける比較基準電圧変化幅が、１ＬＳＢ増分されて、３ＬＳＢに設定される。この第４回目の比較サイクルは、５ビットデジタル信号においては、重みが２のビットに対応する。したがって、この第４回目の比較サイクルにおける比較基準電圧変化幅を１ＬＳＢ変化させることにより、比較基準電圧の許容誤差を、２ＬＳＢにまで拡大することができる。
【０１９２】
第４回の比較サイクルにおいて、比較基準電圧を３ＬＳＢ変化させるため、第４比較サイクルにおける比較基準電圧は、フルスケールの１／１６倍の電圧レベルと異なる電圧レベルとなる。第５回目および第６回目の比較サイクルにおいては、この第４回目の比較サイクルにおける比較基準電圧に対して、１ＬＳＢ変化させる。したがって、この第４回目から第６回目の比較サイクルにおける比較基準電圧は、フルスケールの２のべき乗分の１の電圧レベルと異なる。したがって、この場合には、比較基準電圧変化幅を変更する比較サイクルの前の第３比較サイクルから第６比較サイクルの比較結果に基づいて演算内容を決定する。
【０１９３】
この場合、判定に用いる比較結果と変換デジタル信号のビット数の差が少ない。そこで、出力制御回路としては、図１８に示すように、テーブルＲＯＭ１３ａを出力生成回路１３として利用する。このテーブルＲＯＭに、比較結果のビットパターンと正確な最終変換結果がテーブル形式で格納される。このテーブルＲＯＭ１３ａに対しては、比較回路の出力信号ＣＯＴを格納するレジスタ１１からの（ｎ＋１）ビット（６ビット）のデータがアドレス信号として与えられ、テーブルＲＯＭ１３ａから、ｎビット（５ビット）の最終変換結果Ｄが出力される。こ場合、全てのデジタル信号についてＲＯＭに対応の出力パターンを格納する必要はない。変換エラーが生成される可能性のあるアナログ入力値について出力パターンを格納する。アドレスが、ＲＯＭにおいて指定されない場合には、レジスタの出力信号が最終変換結果として選択される。これに代えて、演算すべき内容がＲＯＭに格納されて、エラーの生じる可能性のある変換値に対してアドレス指定して±１、および±２演算を特定し、他のパターンについてはＲＯＭのアドレスに０加算を指定するデータを格納する。
【０１９４】
図１９および図２０は、この発明の実施の形態５の変換シーケンスの具体例を示す図である。この図１９および図２０においては、５ビットデジタルデータが生成される。この図１９および図２０に示す各比較サイクルにおけるパラメータは、先の実施の形態１から４において示したものと同じである。図１９において第１から第４比較サイクルの内容を示し、図２０に第５から第６比較サイクルおよび最終変換結果を示す。この場合、比較基準電圧の最大充放電量は、６ＬＳＢであるとしている。したがって、図１９に示すように、２回目の比較サイクルにおいて、比較基準電圧を８ＬＳＢ変化させる場合に、６ＬＳＢだけ変化させるだけであるため、この第２比較サイクルにおいて２ＬＳＢの誤差が生じる。
【０１９５】
３回目の比較サイクルにおいては、この比較基準電圧の最大変化量は６ＬＳＢであり、設定すべき比較基準電圧レベル（理想値）に、実際の比較基準電圧（現実値）が設定されて比較動作が行なわれる。
【０１９６】
第４回目の比較サイクルにおいては、この比較基準電圧を３ＬＳＢ前のサイクルの比較基準電圧に対して変更する。この第４回目の比較サイクルにおける比較基準電圧の変化方向は、第３回目の比較サイクルにおける比較結果により決定される。４回目の比較サイクルにおいては、比較基準電圧の変化量は３ＬＳＢであり、実際の比較基準電圧も、理想比較基準電圧と同じ電圧レベルである。
【０１９７】
第５回目の比較サイクルにおいては、この第４回目の比較サイクルにおける比較基準電圧を基準として１ＬＳＢ変化させる。ただし上限値および下限値の比較基準電圧に第４回目の比較サイクルにおいて到達しており、この上限値および下限値の比較基準電圧を超えては、比較基準電圧は変化されない。
【０１９８】
第６回目の比較サイクルにおいては、この第５回目の比較サイクルにおける比較基準電圧に対し、５回目の比較サイクルの比較結果に基づいて１ＬＳＢ比較基準電圧を変化させる。
【０１９９】
比較結果に従って、演算を行う場合、第３から第６サイクルの比較結果を利用する必要がある。以下、図１８に示す構成と異なり、比較結果パターンから演算内容を特定する方法について説明する。
【０２００】
第３から第６比較サイクルの比較結果が、（１、１、１、−１）のときには、第５サイクルにおいて変換値が収束している。第３比較サイクルにおいて１ＬＳＢ余分に変化させているため、この分を補償する必要があり、＋１加算を実行する。この加算は、第５サイクルまでの比較により求められた変換値に対して実行される。
【０２０１】
第３から第６比較サイクルにおける比較結果が、（１、１、１、１）のときには、次の第７サイクルにおいてアナログ入力値に収束すると判断されるため、＋２加算が実行される。
【０２０２】
第３から第６比較サイクルの比較結果が、（−１、１、１、−１）のときには、第５サイクルで収束していると考え、第４サイクルにおいて１ＬＳＢ余分に変化させているため、−１加算が実行される。
【０２０３】
同様にして、第３から第６比較サイクルにおける比較結果が、（−１、−１、−１、１）、（−１、−１、−１、−１）および（１、−１、−１、１）のときには、それぞれ、−１加算および−２加算および＋１加算が実行される。
【０２０４】
上記以外の比較結果パターンについては０加算が実行される。
したがって、たとえば、入力電圧が１２（１０進）の場合、変換結果は、図１９および図２０に示すように、“０１１０００”となり、上位５ビットを用いて０加算が実行され、“０１１００”と正確な変換結果が与えられている。一方、アナログ入力電圧が図１７に示すように、１０ＬＳＢの場合、変換結果は、図１９および図２０の変換シーケンスから、“０１０１１０”である。この場合、上位５ビットに対して−１加算が実行されて、“０１０１０”が求められる。
【０２０５】
この演算時において、図１８に示すテーブルＲＯＭ１３ａを参照して、最終比較結果が出力されてもよい。同様、他のアナログ入力電圧においても、テーブルＲＯＭ１３ａを参照して最終比較結果が生成されてもよく、上述の比較結果パターンについて実行すべき演算が選択されて、最終変換値が求められてもよい。
【０２０６】
この第４回目の比較サイクルにおいて１ＬＳＢ多く比較基準電圧を変化させ、冗長比較サイクルを１サイクル追加することにより、１ＬＳＢ大きく変化させても、冗長比較サイクルにより、この収束時間を補償することができる。また、第４比較サイクルにおいて１ＬＳＢ比較基準電圧を余分に変化させることにより、比較基準電圧の許容誤差を２ＬＳＢにまで拡張することができる（第４サイクルは、第２最下位ビットに対応し、その重みは２に対応するため）。
【０２０７】
［変更例］
この実施の形態５においても、変換値を求める方法として実施の形態１の変更例の方法が採用されてもよい。たとえば、アナログ入力電圧が、図１７に示されるように、１０ＬＳＢの場合、第６サイクルにおける比較電圧は１０．５ＬＳＢであり、比較結果は、“−１”である。したがって、変換値として、この比較電圧よりも低いコードを選択することにより、変換値”０１０１０”を得ることができる。
【０２０８】
他のアナログ入力値についても、最終冗長サイクルにおいて比較結果が“１”のときには、比較電圧の電圧レベルよりも高くかつこの比較電圧レベルに最も接近するコードを求め、かつ比較結果が“−１”のときには、この比較電圧の電圧レベルよりも低くかつ最もこの比較電圧のレベルに接近するコードを求めることにより、正確に変換値を求めることができる。
【０２０９】
この変換手法が正確なのは、図２０に示す最終サイクルにおいて、異なるアナログ入力値において同一比較電圧が利用されている場合に比較結果が異なっていることからも明らかである。
【０２１０】
［実施の形態６］
図２１は、この発明の実施の形態６に従うＡ／Ｄ変換回路の変換シーケンスの一例を示す図である。図２１において、５ビットのデジタル信号を生成する場合の変換シーケンスが一例として示される。図２１において、横軸に時間を示し、縦軸に電圧を示す。
【０２１１】
この図２１に示すＡ／Ｄ変換シーケンスにおいては、第２回目の比較サイクルにおいて比較基準電圧を維持して冗長サイクルが挿入され、その比較サイクル時間が他の比較サイクルの時間よりも長く設定される。
【０２１２】
比較基準電圧が最も大きく変化するのは、第２回目の比較サイクルにおいてである。したがって、この第２回目の比較サイクルの比較基準電圧の充放電時間を長くすることにより、比較基準電圧ノードの寄生容量および寄生抵抗が大きい場合においても、確実に、比較基準電圧を所定電圧レベル（理想値）にまで充放電することができる。この第２回目の比較サイクルの比較時間Ｍ・Ｔは、他の比較サイクルのサイクル時間Ｔの２倍以上に設定される（Ｍ≧２）。第３比較サイクルの比較基準電圧の変化幅は、４ＬＳＢである。したがって、第２比較サイクルの時間を、この第３比較サイクルの時間の２倍以上の時間に設定することにより、確実に８ＬＳＢの電圧を充放電することができる。
【０２１３】
冗長サイクルを１比較サイクル内に挿入してその比較サイクルの時間を長くすることにより、追加の比較冗長サイクルを、１サイクル追加したのと同様の効果を得ることができ、確実に変換処理を行なうことができる。
【０２１４】
なお、この第２回目の比較サイクルのサイクル時間Ｍ・Ｔは、比較基準電圧の最大変化量の充放電に要する時間よりも短くてもよい。その場合、できるだけサイクル時間Ｍ・Ｔを長くすることにより、誤差電圧が小さくなり、正確な変換処理を行なうことができる。すなわち、この比較サイクルのサイクル時間Ｍ・Ｔを、比較基準電圧が、理想比較基準電圧の許容誤差電圧内に到達するために要する時間であれば、正確な変換処理を行なうことができる。
【０２１５】
図２２は、この発明の実施の形態６における比較／出力制御回路５の比較サイクル時間を決定する部分の構成を概略的に示す図である。図２２において、比較／出力制御回路５は、クロック発生回路からのクロック信号ＣＬＫに従って変換クロック信号ＣＶＮおよび比較サイクルクロック信号ＰＣＬＫを生成する比較制御クロック発生回路２０と、この変換クロック信号ＣＶＮの活性化時活性化され、比較サイクルクロック信号ＰＣＬＫをカウントするカウンタ２２と、比較サイクルクロック信号ＰＣＬＫを選択的に伝達するゲート回路２６と、カウンタ２２のカウント信号に従ってゲート回路２６の動作を制御するゲート制御回路２４と、ゲート回路２６の出力するクロック信号に従って変換サイクルにおける各比較サイクル時の比較基準電圧および変換サイクルクロック信号発生動作を制御する変換制御部２８を含む。
【０２１６】
比較サイクルクロック信号ＰＣＬＫは、所定の時間幅を有するワンショットのパルス信号であり、比較サイクルの終了／開始を示す。
【０２１７】
ゲート制御回路２４は、カウンタ２２が、変換サイクルにおいて第２回目の比較サイクルを示すときには活性化され、ゲート回路２６の出力するクロック信号を所定の論理レベルに所定期間固定しまたゲート回路２６を非導通状態に設定する。
【０２１８】
変換制御部２８は、したがってこのゲート回路２６が非導通状態にありその出力信号が所定の論理レベルに固定されている場合には、次の比較サイクルのための制御動作は行なわない。
【０２１９】
ゲート制御回路２４は、ゲート回路２６の出力するクロック信号の変化に応答してリセットされる。ゲート制御回路２４は、たとえば、シフトレジスタとセット／リセットフリップフロップで構成される。カウンタ２２は、変換クロック信号ＣＶＮが活性化されるとか運と動作を行い、第２回目の比較サイクルを示すときに活性化されてゲート制御回路２４を活性化する。ゲート制御回路２６は、活性化時、内部のセット／リセットフリップフロップがセットされ、ゲート回路２６の出力信号を所定電位レベルに固定しかつゲート回路２６を非導通状態に設定する。ただしゲート回路２６は第２比較サイクルの開氏のための比較クロック信号を通過させタ後に、非導通状態に設定されかつその出力信号が非活性状態に設定される。
【０２２０】
ゲート制御回路２６は、内部のフリップフロップがセットされると所定期間シフト動作を行ない、シフト動作完了後、内部のフリップフロップをリセットして、ゲート回路２６を導通状態に設定する。シフトレジスタのシフトサイクル数により、第２回目の比較サイクルのサイクル時間が決定される。
【０２２１】
ゲート回路２６は、トランスミッションゲートと、たとえばＯＲ回路またはＮＯＲ回路で構成され、このゲート制御回路２４の活性状態の間、非導通状態を維持し、かつその出力信号をＨレベルまたはＬレベルに固定する。
【０２２２】
変換制御部２８は、このゲート回路２６の出力するクロック信号にしたがって比較電圧を選択する制御信号を生成するおよび比較結果を格納するレジスタの格納位置の更新の制御を行う。ゲート制御回路２４が非活性化され、ゲート回路２６が、比較サイクルクロック信号ＰＣＬＫを伝達すると、次の比較サイクルに対する制御動作を実行する。
【０２２３】
なお、この第２回目の比較サイクルにおいて比較結果をレジスタ回路に格納する構成においては、比較サイクルクロック信号ＰＣＬＫに従ってレジスタ回路に対する格納が行なわれればよい。この第２回目の比較サイクルにおける最終のレジスタ回路の同一ビット位置への比較結果の格納が、この第２比較サイクルにおいては繰返し実行されるため、正確に、第２回目の比較サイクルの比較結果の格納が行なわれる。
【０２２４】
また、ゲート制御回路２４は、カウンタ２２が第２回目の比較サイクルを示すときに活性化され、カウンタ２２のカウント値が所定のレジスタに格納された比較サイクル数（Ｍ）との一致を判定する一致検出回路で構成されてもよい。所定のレジスタの格納データにより比較サイクル時間を設定することができる。
【０２２５】
なお、この図２２に示す比較／出力制御回路５において、第２回目の比較サイクルのサイクル時間をＭ倍に設定する構成は、ソフトウェア的に実行されてもよい。すなわち、シーケンスコントローラにおいて変換サイクル実行時において、２回目の比較サイクルに対するサイクル時間をある期間長くするようにプログラムされてもよい。なお演算クロックサイクルＣＶＮが、１つのアナログ入力電圧に対する比較／変換サイクルを決定する。
【０２２６】
この実施の形態６においても、変換値を最終サイクルの比較電圧と比較結果とから求めることができる。図２１に示すようにアナログ入力電圧が１０ＬＳＢの場合、第５サイクルにおいて比較電圧が、１０．５ＬＳＢであり、比較結果が“−１“である。したがって、この比較電圧から、変換値として“１０（１０進）”を求めることができる。
【０２２７】
他のアナログ入力値についても、第５サイクルにおいては第２サイクルに挿入される冗長サイクルにより、比較電圧がアナログ入力電圧に収束しているため、正確に比較電圧と比較結果とにしたがって変換値を求めることができる。
【０２２８】
また、挿入された冗長サイクルにより、比較器の入力ノードは正確に理想地の電圧レベルに設定されている。したがって、各比較サイクルにおいて正確に比較が行われており、各比較サイクルの比較結果を、変換値として利用することにより正確にアナログ入力値に対応する変換値を得ることができる。
【０２２９】
以上のように、この発明の実施の形態６に従えば、２回目の比較サイクルを他の比較サイクルのサイクル時間よりも長く設定しており、比較基準電圧の変化量の最も大きい比較サイクルにおいて確実に、比較基準電圧を所定電圧レベルに設定することができ、正確な変換動作を行なうことができる。
【０２３０】
なお、第１回目の比較サイクルにおいては、入力アナログ信号に従って比較回路の基準電圧が設定され、また比較基準電圧としても、１５．５ＬＳＢの電圧レベルが設定される。しかしながら、この場合には、いわゆるセットアップ時間において初期設定が行なわれており、比較サイクル開始時においては、その比較回路のアナログ入力電圧および比較基準電圧は安定化されている。このセットアップ時間は、変換サイクルＣＶＮに対して設定されており、十分長く取ることができ、比較基準電圧が中央値に設定される場合においても、十分に比較基準電圧をフルスケールの中央値の比較基準電圧に設定することができる。
【０２３１】
［実施の形態７］
図２３は、この発明の実施の形態７に従うＡ／Ｄ変換シーケンスの一例を示す図である。図２３において、横軸に時間を示し、縦軸に電圧を示す。
【０２３２】
この図２３に示すＡ／Ｄ変換シーケンスにおいても、５ビットのデジタル信号にアナログ入力電圧を変換するために、５回の比較動作が実行される。この発明の実施の形態７においては、２回目以降の比較サイクルにおいて、それぞれのサイクル時間が個々に設定される。図２３においては、第２回目の比較サイクルに対してはサイクル時間Ｐ・Ｔが割当てられ、第３回目の比較サイクルにはサイクル時間Ｑ・Ｔが割当てられ、第４回目の比較サイクルにおいてはサイクル時間Ｒ・Ｔが割当てられ、第５回目の比較サイクルにおいてはサイクル時間Ｓ・Ｔが割当てられる。第２回目の比較サイクルから第５回目の比較サイクルにおいて、比較基準電圧の変化幅は、８ＬＳＢ、４ＬＳＢ、２ＬＳＢおよび１ＬＳＢである。
【０２３３】
第２回目の比較サイクルから第５回目の比較サイクルにわたって、この比較基準電圧の変化幅は順次少なくなってきている。したがって、この比較基準電圧の充放電に要する時間も応じて短くなる。したがってこの比較サイクルのそれぞれのサイクル時間は、この比較基準電圧の充放電に要する時間に応じて設定することにより、変換サイクル全体に要する時間を長くすることなく、正確に比較動作を行なってアナログ入力電圧をデジタル信号に変換することができる。
【０２３４】
第１回目の比較サイクルにおいては、セットアップ時間を利用することができるため、特にサイクル時間を長くすることは要求されない。
【０２３５】
この図２３に示す変換シーケンスにおいて、いわゆる冗長サイクル挿入を各比較サイクルにおいて実行し、比較サイクル時間を長くする場合には、その比較サイクルに正の冗長サイクルを挿入し、サイクル時間を短くする場合には、負の冗長サイクルを挿入すると考える。この比較サイクルにおいて、各比較サイクルのサイクル時間は順次短くされてもよい。またこれに代えて、たとえば、第２および第３回目の比較サイクルを、２Ｔに設定し、第４回目および第５回目の比較サイクルをＴ／２に設定するようにしてもよい。比較基準電圧の充放電速度に応じて、この比較サイクルのサイクル時間は適当に定められればよい。
【０２３６】
図２４は、この発明の実施の形態７に従うＡ／Ｄ変換回路の比較／出力制御回路５の要部の構成を概略的に示す図である。図２４において、比較／出力制御回路５は、比較サイクルに応じてサイクル時間を示す情報を格納するレジスタ回路３０ａ−３０ｍと、レジスタ回路３０ａ−３０ｍの格納データを択一的に選択する選択回路３２と、クロック発生回路からの内部クロック信号ＣＬＫを変換サイクルクロック信号ＣＶＮの活性化時カウントするカウンタ３４と、カウンタ３４のカウント値と選択回路３２の出力値との一致を検出する一致検出回路３６と、一致検出回路３６の一致検出信号に従ってパルス信号ＰＣＬＫを比較サイクルクロック信号として出力するパルス発生回路３８と、このパルス発生回路３８からの比較サイクルクロック信号ＰＣＬＫに従って、サンプル／ホールド（Ｓ／Ｈ）回路３およびセレクタ２に対する制御信号を生成し、また変換サイクルクロック信号ＣＶＮを生成する変換制御部３９を含む。
【０２３７】
選択回路３２はたとえばシフトレジスタで構成され、このパルス発生回路３８が出力する比較サイクルクロック信号ＰＣＬＫに従ってシフト動作を行なって、レジスタ回路３０ａ−３０ｍの格納データを選択する。
【０２３８】
図２５は、図２４に示す比較／出力制御回路５の動作を示す信号波形図である。以下、図２５を参照して、図２４に示す比較／出力制御回路５の動作について説明する。
【０２３９】
変換制御部３９は、変換動作時、各変換サイクルごとに、変換サイクルクロック信号ＣＶＮを生成する。この変換サイクルクロック信号ＣＶＮにより、１つのアナログ入力電圧に対する変換サイクルが決定される。選択回路３２は、この変換サイクル開始時において、第１回目比較サイクルに対するサイクル時間情報を格納するレジスタ回路（たとえばレジスタ回路３０ａ）の格納データを選択する。カウンタ３４は、変換サイクル開始時においては、この変換サイクルクロック信号ＣＶＮの活性化に応答して、クロック信号ＣＬＫの動作を行なう。カウンタ３４のカウント値は、一致検出回路３６へ与えられる。
【０２４０】
一致検出回路３６は、このカウンタ３４のカウント値と選択回路３２の選択するサイクル時間とが一致すると、一致検出信号を生成する。図２５においては、第１回目比較サイクルにおいて、クロック信号ＣＬＫの１周期が比較サイクルとして割当てられる状態を一例として示す。このパルス発生回路３８は、一致検出回路３６からの一致検出信号に従って所定の時間幅を有するワンショットショットのパルス信号を生成する。
【０２４１】
カウンタ３４は、このワンショットのパルス信号ＰＣＬＫが変換サイクルクロック信号ＣＶＮの活性化時与えられると、そのカウント値を初期値にリセットし、再度カウント動作を初期値から開始する。したがって各比較サイクルごとに、カウンタ３４は、初期値からカウント動作を行ない、各比較サイクルのサイクル時間は、選択回路３２の出力するサイクル時間に応じた時間に設定される。選択回路３２は、この比較サイクルクロック信号ＰＣＬＫが発生されるとシフト動作を行なって次の比較サイクルに対応するレジスタ回路の格納データを選択する。
【０２４２】
変換制御部３９は、この比較サイクルクロック信号ＰＣＬＫが与えられると、セレクタ２に対し次の比較サイクルに対する比較基準電圧を選択するように選択制御信号を生成する。このパルス比較クロック信号ＰＣＬＫが、所定値（出力デジタル信号のビット値に対応する値）に到達すると、変換制御部３９は、変換サイクルクロック信号ＣＶＮを非活性化し、サンプル／ホールド回路に、次のアナログ入力電圧をサンプリングさせる。またカウンタ３４は、この次のアナログ入力電圧に対する準備のために、そのカウント動作は停止され初期値にリセットされる。この動作をアナログ入力電圧に対して繰返すことにより、比較基準電圧の充放電速度に応じて比較サイクルの時間を設定して、比較／変換を行なうことができる。
【０２４３】
この実施の形態７においては、各比較サイクルにおいて冗長サイクルを挿入しており、最終サイクルにおいてアナログ入力電圧に対して比較電圧が収束している。したがって、この実施の形態７においても、実施の形態１の変更例と同様に、最終サイクルの比較電圧と比較結果とを利用して変換値を生成することができる。また、各比較サイクルの比較結果をレジスタに格納して１つのアナログ入力値に対する変換サイクル完了時にこのレジスタに格納されたビットを、変換値として出力しもよい。各サイクルにおいては、確実に比較器の入力ノードの充放電が行われており、比較電圧の現実値が理想値と同じ値であり正確に比較を各比較サイクルにおいて実行することができるためである。
【０２４４】
以上のように、この発明の実施の形態７に従えば、変換シーケンスにおける比較サイクルのサイクル時間を個々に設定可能としており、比較基準電圧の充放電速度に応じて比較サイクル時間を設定することができ、比較基準電圧の動作の発生を抑制して、正確にかつ高速に比較／変換を行なうことができる。
【０２４５】
［他の適用例］
Ａ／Ｄ変換回路の構成としては、ラダー抵抗を用いるＡ／Ｄ変換回路に限定されない。ラダー抵抗および容量を用いた複合型逐次比較型Ａ／Ｄ変換回路および容量を用いる逐次比較型Ａ／Ｄ変換回路に対しても本発明は適用可能である。すなわち、デジタル信号のビット値に応じて、上位ビットから順次「バイナリサーチ」方式に従って比較を行なってアナログ入力電圧をデジタル信号に変換するＡ／Ｄ変換回路であれば、本発明は適用可能である。
【０２４６】
また、デジタル信号のビット数は上に限定されず、適用される用途に応じて適当に定められればよく、このデジタル信号のビット数に応じて比較サイクル数が設定される。
【０２４７】
また、比較動作とエラー補正動作とは、パイプライン的に実行されてもよい。
【０２４８】
【発明の効果】
以上のように、この発明に従えば、逐次比較型Ａ／Ｄ変換回路において、比較サイクルに冗長サイクルを設けており、比較基準電圧の充放電が有限値を取る場合においても、正確に変換を行なうことができ、高速かつ高精度でアナログ／ディジタル変換を行なうことのできるＡ／Ｄ変換回路を実現することができる。
【０２４９】
すなわち、デジタル信号のビット線に等しい予め定められた回数アナログ信号を比較電圧と比較し、この冗長比較を行なわせて、その比較結果に基いてデジタル信号を生成しており、比較基準電圧に誤差が生じる場合においても、この冗長比較により、余分の比較基準電圧の充放電時間を確保することができる。特に冗長比較を追加的に実行することにより、比較基準電圧誤差に起因する誤変換を補正することができる。また、予め定められた回数の比較サイクルにこの冗長比較サイクルを挿入することにより、各比較サイクルのサイクル時間を、比較基準電圧の充放電時間に応じた時間に設定することができ、高速かつ高精度でアナログ／デジタル変換を行なうことができる。
【０２５０】
また、この冗長比較を、予め定められた回数の比較の後に行ない、この冗長比較時における比較電圧の電圧変化幅を最小電圧変化幅に設定することにより、最小電圧変化幅の比較基準電圧の充放電時間を許容することができ、この冗長比較サイクルの比較結果により、最小電圧幅のエラーを補正することができ、許容誤差電圧を増大させることができる。
【０２５１】
また、冗長比較サイクル前の最終比較サイクルの比較電圧変化幅を、冗長比較時の電圧変化幅と異ならせることにより、比較基準電圧に対する許容誤差をより大きくすることができる。
【０２５２】
また、この冗長比較を予め定められた回数の比較の後１回行うことにより、変換サイクル時間を増大させることなく、変換のエラー補正を正確に行うことができる。
【０２５３】
また、この冗長比較を少なくとも２回実行することにより、比較基準電圧の許容誤差を最小電圧変化幅の複数倍にまで拡張することができる。
【０２５４】
また、複数回の冗長比較時、その比較基準電圧の変化幅をそれぞれ最小電圧幅ずつ低減することにより、この冗長比較サイクル数の級数の和だけ比較基準電圧の許容誤差を拡張することができる。
【０２５６】
また、予め定められた回数の比較の最終の比較時の比較基準電圧の変化幅と冗長比較時の比較基準電圧の変化幅を異ならせることにより、比較基準電圧の許容誤差電圧を増大させることができる。
【０２５７】
また、予め定められた回数の比較時の所定の比較サイクルの比較基準電圧変化幅の比較基準電圧のフルスケールに対する割合を、該所定サイクルの予め定められた回数の番号の２のべき乗と異なる値に設定することにより、収束を加速することができ、比較基準電圧の許容誤差電圧を効率的に増大させることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従うＡ／Ｄ変換回路の変換シーケンスの一例を示す図である。
【図２】  この発明の実施の形態１に従うＡ／Ｄ変換回路の要部の構成を概略的に示す図である。
【図３】  図２に示す比較／出力制御回路の要部の構成を概略的に示す図である。
【図４】  この発明の実施の形態１に従うＡ／Ｄ変換回路のエラー補正動作を示す図である。
【図５】  この発明の実施の形態１に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図６】  この発明の実施の形態１に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図７】  この発明の実施の形態２に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図８】  この発明の実施の形態２に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図９】  この発明の実施の形態２の変更例のＡ／Ｄ変換シーケンスを示す図である。
【図１０】  この発明の実施の形態３に従うＡ／Ｄ変換シーケンスの一例を示す図である。
【図１１】  この発明の実施の形態３に従うＡ／Ｄ変換シーケンスのエラー補正演算の一例を示す図である。
【図１２】  この発明の実施の形態３に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図１３】  この発明の実施の形態３に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図１４】  この発明の実施の形態４に従うＡ／Ｄ変換シーケンスの一例を示す図である。
【図１５】  この発明の実施の形態４に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図１６】  この発明の実施の形態４に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図１７】  この発明の実施の形態５に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図１８】  この発明の実施の形態５に従うＡ／Ｄ変換シーケンスにおけるエラー補正部の構成を示す図である。
【図１９】  この発明の実施の形態５に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図２０】  この発明の実施の形態５に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図２１】  この発明の実施の形態６に従うＡ／Ｄ変換シーケンスの具体例を示す図である。
【図２２】  この発明の実施の形態６に従うＡ／Ｄ変換回路の要部の構成を概略的に示す図である。
【図２３】  この発明の実施の形態７に従うＡ／Ｄ変換シーケンスの一例を示す図である。
【図２４】  この発明の実施の形態７における制御回路の要部の構成を概略的に示す図である。
【図２５】  図２４に示す制御回路の動作を示す波形図である。
【図２６】  従来のＡ／Ｄ変換回路の構成を概略的に示す図である。
【図２７】  従来のＡ／Ｄ変換シーケンスの一例を示す図である。
【図２８】  図２６に示すラダー抵抗およびセレクタの構成の一例を示す図である。
【図２９】  従来のＡ／Ｄ変換シーケンスの具体例を示す図である。
【図３０】  従来のＡ／Ｄ変換シーケンスの一例を示す図である。
【図３１】  従来のＡ／Ｄ変換シーケンスの具体例を示す図である。
【図３２】  従来のＡ／Ｄ変換シーケンスの具体例を示す図である。
【図３３】  従来のＡ／Ｄ変換回路における比較基準電圧の変化の一例を示す図である。
【図３４】  従来のＡ／Ｄ変換回路の動作を示す図である。
【符号の説明】
１  ラダー抵抗、２  セレクタ、３  サンプル／ホールド回路、４  比較回路、５  比較／出力制御回路、１０  クロック発生回路、１１  レジスタ、１２  判定部、１３  出力生成部、１４  主制御部、１３ａ  テーブルＲＯＭ、２０  比較制御クロック発生回路、２２  カウンタ、２４  ゲート制御回路、２６  ゲート回路、２８  変換制御部、３０ａ−３０ｍ  レジスタ回路、３２  選択回路、３４  カウンタ、３６  一致検出回路、３８  パルス発生回路、３９  変換制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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