(57)【特許請求の範囲】
【請求項１】
負荷に電流を流すためのスイッチ素子とこのスイッチ素子を駆動するための回路を同一基体上に形成した半導体装置において、
前記スイッチ素子は、第１導電型の半導体基体の一主面に設けられた第２導電型の第１の半導体領域と、
この第１の半導体領域に設けられた第１導電型の第２の半導体領域と、
この第２の半導体領域と前記第１の半導体領域のＰＮ接合が終端する表面上に絶縁膜を介して設けられた第１のゲート電極と、
前記第２の半導体領域内の、前記第１のゲート電極の一方の端部側に設けられた第２導電型の第１のソース領域と、
前記第１の半導体領域内に設けられた第２導電型の第１のドレイン領域と、を有する第１の絶縁ゲート型電界効果トランジスタであり、
前記スイッチ素子を駆動するための回路は、前記第１の絶縁ゲート型電界効果トランジスタとは異なる特性をもつ第２の絶縁ゲート型トランジスタを具備し、
前記第２の半導体領域は、前記第１の半導体領域より深く形成されていて、
複数の前記第１の絶縁ゲート型電界効果トランジスタの領域にわたって形成された前記第１の半導体領域が前記第２の半導体領域で分離されることによって、複数の前記第１の絶縁ゲート型電界効果トランジスタが、間に専用の素子分離領域を介することなくアレイ状に配されていることを特徴とする半導体装置。
【請求項２】
前記第２の絶縁ゲート型トランジスタは、前記第１のゲート電極に印加される駆動電圧を生成するレベルシフト回路を構成している請求項１に記載の半導体装置。
【請求項３】
前記第２の絶縁ゲート型トランジスタのドレイン領域は低不純物濃度領域を有する請求項１に記載の半導体装置。
【請求項４】
前記第２の絶縁ゲート型トランジスタは、前記第１のゲート電極に印加される駆動電圧を生成するレベルシフト回路を構成しており、前記第２の絶縁ゲート型トランジスタのドレイン領域に低不純物濃度領域が設けられている請求項１に記載の半導体装置。
【請求項５】
前記第２の絶縁ゲート型トランジスタは、ＣＭＯＳ回路を介して前記第１のゲート電極に印加される駆動電圧を生成するレベルシフト回路を構成するソースホロワトランジスタである請求項１に記載の半導体装置。
【請求項６】
前記第２の絶縁ゲート型トランジスタのウエル電位は、ソース電位及びドレイン電位の何れとも異なる電位である請求項１に記載の半導体装置。
【請求項７】
前記第２の絶縁ゲート型トランジスタのドレイン領域は、前記第１の半導体領域より浅い深さをもつ低不純物濃度領域を有する請求項１に記載の半導体装置。
【請求項８】
前記第２の絶縁ゲート型トランジスタのドレイン領域は、前記第１の半導体領域と同じ深さをもつ低不純物濃度領域を有する請求項１に記載の半導体装置。
【請求項９】
前記第２の絶縁ゲート型トランジスタは、低電圧ＣＭＯＳ回路を構成する第１導電型のＭＯＳトランジスタである請求項１に記載の半導体装置。
【請求項１０】
前記スイッチ素子を駆動するための回路は、前記第２の絶縁ゲート型トランジスタを有する低電圧ＣＭＯＳ回路と、該低電圧ＣＭＯＳ回路により制御される高電圧ＣＭＯＳ回路と、を有し、該高電圧ＣＭＯＳ回路を構成する第１導電型のＭＯＳトランジスタは、第１の絶縁ゲート型電界効果トランジスタと同じ工程により作製されたＤＭＯＳトランジスタである請求項１に記載の半導体装置。
【請求項１１】
前記高電圧ＣＭＯＳ回路を介して前記第１のゲート電極に印加される駆動電圧を生成するレベルシフト回路を有する請求項１０に記載の半導体装置。
【請求項１２】
前記第２の絶縁ゲート型電界効果トランジスタは、第２導電型のウエル内に形成された第１導電型のソース及びドレイン領域を有する請求項１に記載の半導体装置。
【請求項１３】
前記スイッチ素子のドレインに前記負荷となる電気熱変換体が接続されて集積化されている請求項１に記載の半導体装置。
【請求項１４】
前記特性とは、閾値、耐電圧、又は基板電流から選択される少なくともいずれか一つである請求項１に記載の半導体装置。
【請求項１５】
前記第２の絶縁ゲート型トランジスタは、第１の絶縁ゲート型トランジスタに対し、オン抵抗が１倍以上で、且つ動作耐圧が２／３倍以下である請求項１に記載の半導体装置。
【請求項１６】
前記第２の絶縁ゲート型トランジスタは、第１の絶縁ゲート型トランジスタに対し、オン抵抗が１倍以上で、且つ動作範囲内での最大基板電流が１０倍以上であることを特徴とする請求項１に記載の半導体装置。
【請求項１７】
負荷に電流を流すためのスイッチ素子とこのスイッチ素子を駆動するための回路を同一基体上に形成した半導体装置において、
前記スイッチ素子は、ＤＭＯＳトランジスタからなり、前記スイッチ素子を駆動するための回路は、前記ＤＭＯＳトランジスタとは異なる特性をもつＭＯＳトランジスタを有し、
前記ＤＭＯＳトランジスタのチャンネルとなるベース領域は、低不純物濃度ドレイン領域より深く形成されていて、
複数の前記ＤＭＯＳトランジスタの領域にわたって形成された前記低不純物濃度ドレイン領域が前記ベース領域で分離されることによって、複数の前記ＤＭＯＳトランジスタが、間に専用の素子分離領域を介することなくアレイ状に配されていることを特徴とする半導体装置。
【請求項１８】
前記ＭＯＳトランジスタは、前記ＤＭＯＳトランジスタと同じ導電型である請求項１７に記載の半導体装置。
【請求項１９】
前記ＭＯＳトランジスタのドレイン領域は低不純物濃度領域を有する請求項１７に記載の半導体装置。
【請求項２０】
前記ＭＯＳトランジスタは、前記ＤＭＯＳトランジスタのゲート電極に印加される駆動電圧を生成するレベルシフト回路を構成しており、そのドレイン領域に低不純物濃度領域が設けられている請求項１７に記載の半導体装置。
【請求項２１】
前記ＭＯＳトランジスタは、ＣＭＯＳ回路を介して前記ＤＭＯＳトランジスタのゲート電極に印加される駆動電圧を生成するレベルシフト回路を構成するソースホロワトランジスタである請求項１７に記載の半導体装置。
【請求項２２】
前記ＭＯＳトランジスタのウエル電位は、ソース電位及びドレイン電位の何れとも異なる電位である請求項１７に記載の半導体装置。
【請求項２３】
前記ＭＯＳトランジスタのドレイン領域は、前記ＤＭＯＳトランジスタの低不純物濃度ドレイン領域より浅い深さをもつ低不純物濃度領域を有する請求項１７に記載の半導体装置。
【請求項２４】
前記ＭＯＳトランジスタのドレイン領域は、前記ＤＭＯＳトランジスタの低不純物濃度ドレイン領域と同じ深さをもつ低不純物濃度領域を有する請求項１７に記載の半導体装置。
【請求項２５】
前記ＭＯＳトランジスタは、低電圧ＣＭＯＳ回路を構成する第１導電型のＭＯＳトランジスタである請求項１７に記載の半導体装置。
【請求項２６】
前記スイッチ素子を駆動するための回路は、前記ＭＯＳトランジスタを有する低電圧ＣＭＯＳ回路と、該低電圧ＣＭＯＳ回路により制御される高電圧ＣＭＯＳ回路と、を有し、該高電圧ＣＭＯＳ回路を構成する第１導電型のＭＯＳトランジスタは、前記ＤＭＯＳトランジスタと同じ工程により作製されたＤＭＯＳトランジスタである請求項１７に記載の半導体装置。
【請求項２７】
前記高電圧ＣＭＯＳ回路を介して前記スイッチ素子としての前記ＤＭＯＳトランジスタのゲート電極に印加される駆動電圧を生成するレベルシフト回路を有する請求項２６に記載の半導体装置。
【請求項２８】
前記ＭＯＳトランジスタは、第２導電型のウエル内に形成された第１導電型のソース及びドレイン領域を有する請求項１７に記載の半導体装置。
【請求項２９】
前記ＤＭＯＳトランジスタのドレインに前記負荷となる電気熱変換体が接続されて集積化されている請求項１７に記載の半導体装置。
【請求項３０】
前記ＤＭＯＳトランジスタは、第１導電型の半導体基体の一主面に設けられた第２導電型の第１の半導体領域と、この第１の半導体領域内に設けられた第１導電型の第２の半導体領域と、この第２の半導体領域と前記第１の半導体領域のＰＮ接合が終端する表面上に絶縁膜を介して設けられた第１のゲート電極と、前記第２の半導体領域内の、前記第１のゲート電極の一方の端部側に設けられた第２導電型の第１のソース領域と、前記第１の半導体領域内に設けられた第２導電型の第１のドレイン領域と、を有する請求項１７に記載の半導体装置。
【請求項３１】
前記ＭＯＳトランジスタは、前記ＤＭＯＳトランジスタに対し、オン抵抗が１倍以上で、且つ動作耐圧が２／３倍以下である請求項１７に記載の半導体装置。
【請求項３２】
前記ＭＯＳトランジスタは、前記ＤＭＯＳトランジスタに対し、オン抵抗が１倍以上で、且つ動作範囲内での最大基板電流が１０倍以上であることを特徴とする請求項１７に記載の半導体装置。
【請求項３３】
電気熱変換体により発生した熱を利用して液体を吐出させる液体吐出装置において、請求項１又は１７に記載の半導体装置と、前記負荷となる電気熱変換体に対応して設けられた吐出口と、を有することを特徴とする液体吐出装置。
【請求項３４】
電気熱変換体により発生した熱を利用して液体を吐出させる液体吐出装置において、請求項１又は１７に記載の半導体装置と、前記負荷となる電気熱変換体に対応して設けられた吐出口と、前記電気熱変換体上に供給される液体を収容する収容容器と、前記半導体装置に電源電圧を供給するための電源回路と、を有することを特徴とする液体吐出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型トランジスタ、又はＭＩＳ(Metal Insulator Semiconductor)型電界効果トランジスタ、或いはＭＯＳトランジスタなどと呼ばれるトランジスタを含む半導体装置に関し、特に複写機、ファクシミリ、ワードプロセッサ、コンピュータ等の出力用端末として用いるインクジェットプリンタのような記録装置に搭載して好適な半導体装置及びその製造方法並びに液体吐出装置に関する。
【０００２】
【従来の技術】
以下、液体吐出装置に用いられる半導体装置を例に挙げて説明する。各種出力用端末として用いられる記録装置には、その記録ヘッドとして、電気熱変換素子とこの電気熱変換素子をスイッチする素子（以下、スイッチ素子）、およびそのスイッチ素子を駆動するための回路が同一基体上に搭載されている。
【０００３】
図１９は、従来の構成による記録ヘッドの一部分を示す模式的な断面図である。９０１は単結晶シリコンからなる半導体基体である。９１２はｐ型のウエル領域、９０８は高不純物濃度のｎ型のドレイン領域、９１６は低不純物濃度のｎ型の電界緩和ドレイン領域、９０７は高不純物濃度のｎ型のソース領域、９１４はゲート電極であり、これらでＭＩＳ型電界効果トランジスタを用いたスイッチ素子９３０を形成している。９１７は蓄熱層、および絶縁層としての酸化シリコン層、９１８は熱抵抗層としての窒化タンタル膜、９１９は配線としてのアルミニウム合金膜、および９２０は保護層としての窒化シリコン膜であり、以上で記録ヘッドの基体９４０を形成している。ここでは９５０が発熱部となり、９６０からインクが吐出される。また、天板９７０は基体９４０と協働して液路９８０を画成している。
【０００４】
ところで、前記構造の記録ヘッドおよびスイッチ素子に対して数多くの改良が加えられてきたが、近年製品に対して、高速駆動化、省エネルギー化、高集積化、低コスト化、および高性能化がより一層求められるようになった。このため、図１９に示すようなスイッチ素子として使用されるＭＩＳ型電界効果トランジスタ９３０を半導体基体９０１内に複数個作り込み、これらのＭＩＳ型電界効果トランジスタ９３０を単独、または複数個同時に動作させ、結線されている電気熱変換素子を駆動させる。
【０００５】
【発明が解決しようとする課題】
しかしながら、電気熱変換素子のような負荷を駆動させるために必要となる大電流下においては、従来のＭＩＳ型電界効果トランジスタ９３０を機能させると、ドレイン−ウエル間のｐｎ逆バイアス接合部は高電界に耐えられずリーク電流を発生させ、スイッチ素子として要求される耐圧を満足することができなかった。更に、スイッチ素子として使用されるＭＩＳ型電界効果トランジスタのオン抵抗が大きいと、ここでの電流の無駄な消費によって、電気熱変換素子を駆動するために必要な電流が得られなくなるという解決すべき課題があった。
【０００６】
本発明の目的は、大電流を流すことができ、高耐圧で高速駆動、省エネルギー、高集積化可能な、絶縁ゲート型トランジスタを含む高性能な半導体装置を提供することにある。
【０００７】
本発明の別の目的は、大電流を流すことができ、高耐圧で高速駆動、省エネルギー、高集積化可能な、液体吐出装置を提供することにある。
【０００８】
本発明の目的は、高集積化、および低コスト化が達成できる高性能な半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上述の課題を解決するため、本発明は、負荷に電流を流すためのスイッチ素子とこのスイッチ素子を駆動するための回路を同一基体上に形成した半導体装置において、前記スイッチ素子は、第１導電型の半導体基体の一主面に設けられた第２導電型の第１の半導体領域と、この第１の半導体領域に設けられた第１導電型の第２の半導体領域と、この第２の半導体領域と前記第１の半導体領域のＰＮ接合が終端する表面上に絶縁膜を介して設けられた第１のゲート電極と、前記第２の半導体領域内の、前記第１のゲート電極の一方の端部側に設けられた第２導電型の第１のソース領域と、前記第１の半導体領域内に設けられた第２導電型の第１のドレイン領域と、を有する第１の絶縁ゲート型電界効果トランジスタであり、前記スイッチ素子を駆動するための回路は、前記第１の絶縁ゲート型電界効果トランジスタとは異なる特性をもつ第２の絶縁ゲート型トランジスタを具備し、前記第２の半導体領域は、前記第１の半導体領域より深く形成されていて、複数の前記第１の絶縁ゲート型電界効果トランジスタの領域にわたって形成された前記第１の半導体領域が前記第２の半導体領域で分離されることによって、複数の前記第１の絶縁ゲート型電界効果トランジスタが、間に専用の素子分離領域を介することなくアレイ状に配されていることを特徴とする。
【００１０】
また、負荷に電流を流すためのスイッチ素子とこのスイッチ素子を駆動するための回路を同一基体上に形成した半導体装置において、前記スイッチ素子は、ＤＭＯＳトランジスタからなり、前記スイッチ素子を駆動するための回路は、前記ＤＭＯＳトランジスタとは異なる特性をもつＭＯＳトランジスタを有し、前記ＤＭＯＳトランジスタのチャンネルとなるベース領域は、低不純物濃度ドレイン領域より深く形成されていて、複数の前記ＤＭＯＳトランジスタの領域にわたって形成された前記低不純物濃度ドレイン領域が前記ベース領域で分離されることによって、複数の前記ＤＭＯＳトランジスタが、間に専用の素子分離領域を介することなくアレイ状に配されていることを特徴とする
【００１１】
そして、本発明は、スイッチ素子とこのスイッチ素子を駆動するための回路を同一基体上に形成する半導体装置の製造方法であって、第１導電型の半導体基体の表面に、第２導電型の第１の半導体領域を形成する工程と、この第１の半導体領域上に、ゲート絶縁膜を形成する工程と、前記第１の半導体領域の表面に前記ゲート絶縁膜を介して第１のゲート電極を、前記半導体基体の表面に前記ゲート絶縁膜を介して第２のゲート電極を形成する工程と、前記第１のゲート電極をマスクとした第１導電型の不純物のイオン注入により、前記第１の半導体領域中に、この第１の半導体領域より高濃度な第１導電型の第２の半導体領域を形成する工程と、前記第２のゲート電極をマスクとした第２導電型の不純物のイオン注入により、前記半導体基体中に、第２導電型の低濃度ドレイン領域を形成する工程と、
前記第２の半導体領域の表面側に前記第１のゲート電極をマスクとしたイオン注入により第２導電型の第１のソース領域を、前記第１の半導体領域の表面側に第２導電型の第１のドレイン領域を、前記半導体基体の表面側にイオン注入により第２導電型の第２のソース領域を、前記第２のゲート電極側の前記低濃度ドレイン領域の端部から離して第２導電型の第２のドレイン領域を、形成する工程と、含むことを特徴とする。
【００１２】
さらに、本発明は、スイッチ素子とこのスイッチ素子を駆動するための回路を同一基体上に形成する半導体装置の製造方法であって、第１導電型の半導体基体の表面に、第２導電型の複数の第１の半導体領域を形成する工程と、この複数の第１の半導体領域上に、ゲート絶縁膜を形成する工程と、前記複数の第１の半導体領域のうち一つの表面に前記ゲート絶縁膜を介して第１のゲート電極を、前記半導体基体と前記複数の第１の半導体領域のうち別の一つとのＰＮ接合が終端する表面に前記ゲート絶縁膜を介して第２のゲート電極を形成する工程と、前記第１のゲート電極をマスクとした第１導電型の不純物のイオン注入により、前記複数の第１の半導体領域のうち一つ中に、第１導電型の第２の半導体領域を形成する工程と、前記第２の半導体領域の表面側に前記第１のゲート電極をマスクとした第２導電型のイオン注入により第２導電型の第１のソース領域を形成し、前記第１の半導体領域の表面側に第２導電型の第１のドレイン領域を形成し、前記半導体基体の表面側に第２導電型の第２のソース領域を形成し、前記第１の半導体領域の表面側に前記半導体基体と前記第１の半導体領域のＰＮ接合から離れた第２導電型の第２のドレイン領域を形成する工程と、を含むことを特徴とする。
【００１３】
ここで、第２の絶縁ゲート型トランジスタ（ＭＯＳトランジスタ）は、第１のゲート電極に印加される駆動電圧を生成するレベルシフト回路を構成していることが好ましい。
【００１４】
耐圧向上のため、前記第２の絶縁ゲート型トランジスタ（ＭＯＳトランジスタ）のドレイン領域は低不純物濃度領域を有することが好ましい。
【００１５】
詳しくは、前記第２の絶縁ゲート型トランジスタ（ＭＯＳトランジスタ）は、前記第１のゲート電極に印加される駆動電圧を生成するレベルシフト回路を構成しており、前記第２の絶縁ゲート型トランジスタのドレイン領域に低不純物濃度領域が設けられていることが好ましい。
【００１６】
消費電力低減のため、前記第２の絶縁ゲート型トランジスタは、ＣＭＯＳ回路を介して前記第１のゲート電極に印加される駆動電圧を生成するレベルシフト回路を構成するソースホロワトランジスタである請求項１に記載の半導体装置。
【００１７】
前記第２の絶縁ゲート型トランジスタのウエル電位は、ソース電位及びドレイン電位の何れとも異なる電位である。
【００１８】
設計の自由度向上のため、前記第２の絶縁ゲート型トランジスタのドレイン領域は、前記第１の半導体領域より浅い深さをもつ低不純物濃度領域を有することが好ましい。
【００１９】
製造プロセスの簡略化と耐圧向上のため、前記第２の絶縁ゲート型トランジスタのドレイン領域は、前記第１の半導体領域と同じ深さをもつ低不純物濃度領域を有する。
【００２０】
効果的なアイソレーションのため、前記第２の半導体領域は、前記第１の半導体領域より深く形成されていることが好ましい。
【００２１】
占有面積低減のため、第１の絶縁ゲート型電界効果トランジスタの複数が、間に専用の素子分離領域を介することなくアレイ状に配されていることが好ましい。
【００２２】
前記第２の絶縁ゲート型トランジスタ（ＭＯＳトランジスタ）は、低電圧ＣＭＯＳ回路を構成する第１導電型のＭＯＳトランジスタであることが好ましい。
【００２３】
耐圧向上と駆動能力向上のため、前記スイッチ素子を駆動するための回路は、前記第２の絶縁ゲート型トランジスタ（ＭＯＳトランジスタ）を有する低電圧ＣＭＯＳ回路と、該低電圧ＣＭＯＳ回路により制御される高電圧ＣＭＯＳ回路と、を有し、該高電圧ＣＭＯＳ回路を構成する第１導電型のＭＯＳトランジスタは、第１の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）と同じ工程により作製されたＤＭＯＳトランジスタであることが好ましい。
【００２４】
耐圧向上と駆動能力向上のため、前記高電圧ＣＭＯＳ回路を介して前記第１のゲート電極に印加される駆動電圧を生成するレベルシフト回路を有することが好ましい。
【００２５】
また、前記第２の絶縁ゲート型トランジスタ（ＭＯＳトランジスタ）は、第１の絶縁ゲート型トランジスタ（ＤＭＯＳトランジスタ）に対し、オン抵抗が１倍以上で、且つ動作耐圧が２／３倍以下であることが好ましい。
【００２６】
前記第２の絶縁ゲート型トランジスタ（ＭＯＳトランジスタ）は、第１の絶縁ゲート型トランジスタ（ＤＭＯＳトランジスタ）に対し、オン抵抗が１倍以上で、且つ動作範囲内での最大基板電流が１０倍以上であることが好ましい。
【００２７】
ここで、前記第２の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）は、第２導電型のウエル内に形成された第１導電型のソース及びドレイン領域を有する構成であってもよい。前記スイッチ素子のドレインに前記負荷となる電気熱変換体が接続されて集積化されている。前記特性とは、閾値、耐電圧、又は基板電流から選択される少なくともいずれか一つである。
【００２８】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。
【００２９】
図１（ａ），（ｂ）は、それぞれ本発明によるスイッチ素子およびそれを駆動するための回路を構成する素子の断面構造を示している。符号１は、第１導電型（ここではP型）の半導体基体、２は第２導電型（ここではN型）の第１の半導体領域であるウエル領域、３はゲート絶縁膜、４はゲート電極、５は第１導電型の第２の半導体領域であるベース領域、７はソース領域、８は高濃度のドレイン領域である。これらの領域によりＤＭＯＳ(Double Diffused Metal Oxide Semiconductor)トランジスタ２０が形成されている。
【００３０】
図１（ａ）に示すスイッチ素子としてのＤＭＯＳトランジスタ２０は、予め十分深く形成したウエル領域２内にベース領域５を形成する。このウエル領域２とベース領域５は、それぞれ絶縁ゲート型トランジスタにおいて、ドレインとチャネルの役割を果たすこととなる。そのため、通常のチャネルとなる領域内に不純物を導入してドレインを形成する順序とは逆に、ドレインとなる領域内に不純物を導入してチャネルとなるベース領域を形成することから、ドレインの濃度をチャネルの濃度より低く設定することが可能である。
【００３１】
トランジスタの耐圧はこのドレインの耐圧で決定され、その耐圧は通常、ドレインの濃度が低いほど、ドレインの深さが深いほど高くなる。このため、定格電圧を高く設定でき、大電流を流すことができ、高速動作を実現できる。
【００３２】
また、このＤＭＯＳトランジスタ２０の実効チャネル長は、ベース領域５とソース領域７との横方向拡散量の差で決定される。この横方向拡散量は物理的係数に基づき決定されるため、実効チャネル長は、比較的短く設定でき、オン抵抗を低減することができる。このオン抵抗の低減は、単位寸法における電流の流せる量を大きくすることにつながり、高速動作、省エネルギー、および高集積化が可能となる。
【００３３】
また、このベース領域５とソース領域７はどちらもゲート電極４をマスクとしたイオンの導入により自己整合的（セルフアライン）に形成することができる。このため、アライメントによる寸法差を生じることがなく、ＭＩＳ型電界効果トランジスタのしきい値をばらつきを抑えて製造することができる。
【００３４】
更には、必要に応じてベース領域５の深さをウエル領域２の底よりも深くして、半導体基体につながるように形成すれば、間に専用の素子分離領域を設けることなくＤＭＯＳトランジスタをアレイ状に複数並べて配置することもできる。これにより、ＤＭＯＳトランジスタアレイの占有面積を小さくすることができる。また、負荷に接続される配線のレイアウトの設計自由度が向上する。
【００３５】
図１（ｂ）は、図１（ａ）のスイッチ素子を駆動するための回路中に含まれる素子としてのＭＯＳトランジスタ３０を示している。ここで、符号１は第１導電型の半導体基体、１３はゲート絶縁膜、１４はゲート電極、１６は必要に応じて設けられる低濃度ドレイン領域、１７はソース領域、１８はゲート電極から横方向に離れた高濃度のドレイン領域である。
【００３６】
このＭＯＳトランジスタ３０のように、電界緩和ドレイン領域（低濃度ドレイン領域）１６を備え、チャネルと低濃度ドレインとのＰＮ接合端部から、高濃度ドレイン領域１８が離れ、更にはゲート電極からも離れている構造を採用すれば、ゲート電極に対してセルフアラインでソース・ドレイン領域を形成する通常のＭＯＳトランジスタに比してソース−ドレイン間の耐圧を高く設定できる。
【００３７】
また、ＭＯＳトランジスタ３０はＤＭＯＳではないので、チャネル長を自由に設計できるため、任意のしきい値電圧を設定できる。
【００３８】
そして、図１の（ａ），（ｂ）に示したトランジスタは、閾値、耐電圧、基板電流などの特性が互いに異なるトランジスタではあるが、基体１としてシリコン基板などの共通基体を用いて一体化できる。これにより、負荷には大きな電流を流すことができる。又、スイッチ素子の耐電圧を上げ、基板電流を抑えることができる。更には、スイッチ素子を駆動する回路の設計が容易になる。
【００３９】
図１に示したような２種のトランジスタを用いれば、例えば、図２のような回路構成を実現できる。
【００４０】
図２において、４３は電気熱変換体のような負荷であり、負荷４３と低い基準電圧ＶＧＮＤＨが印加される低電位側配線４８との間には、図１（ａ）に示したようなトランジスタ２０からなるスイッチ素子４１が接続される。
【００４１】
ここでは、スイッチ素子４１を駆動する回路の一例として、レベルシフト回路とＣＭＯＳ回路と論理回路とを有する回路構成を採用している。スイッチ素子４１のゲートにはｐＭＯＳトランジスタ４４とｎＭＯＳトランジスタ４５を有する高電圧ＣＭＯＳ回路が接続され、このＣＭＯＳ回路の入力端子にはアンドゲート４６が接続されている。ＣＭＯＳ回路の高電位側には中間の基準電圧ＶＨＴを与えるレベルシフト回路が接続されている。
【００４２】
レベルシフト回路としては、図１（ｂ）に示したような、ＭＯＳトランジスタ30からなるソースホロワ回路素子４２が好ましく用いられる。このレベルシフト回路は、高電位圧側配線４７により供給される高い基準電圧ＶＨから数ボルトから十数ボルト程度低い基準電圧ＶＨＴを生成する。この基準電圧ＶＨＴはＣＭＯＳ回路のｐＭＯＳトランジスタ４４を介してスイッチ素子４１のゲートに印加可能である。
【００４３】
高電圧ＣＭＯＳ回路はアンドゲート４６のような論理回路により制御される。このような論理回路もまたＣＭＯＳ回路で構成できる。アンドゲート４６の駆動電圧VDDは基準電圧ＶＨＴより更に低い電圧であるので、論理回路は低電圧ＣＭＯＳ回路で構成できる。
【００４４】
基準電圧ＶＨＴがそれほど高くない場合には、高電圧ＣＭＯＳ回路を構成するトランジスタは、図１（ａ）や（ｂ）とは異なる低濃度ドレイン領域（電界緩和ドレイン領域）のない一般的なＭＯＳトランジスタで構成することも可能である。好ましくは、高電圧ＣＭＯＳ回路のうち少なくともｎＭＯＳトランジスタ４５として図１（ｂ）に示したようなオフセットＭＯＳトランジスタを用いるとよい。より好ましくは、ｎＭＯＳトランジスタ４５として図１（ａ）に示したようなＤＭＯＳトランジスタを用いるとよい。
【００４５】
アンドゲート４６のような論理回路は、図１（ａ）に示したようなＤＭＯＳトランジスタではなく、図１の（ｂ）に示したトランジスタや、それらとは異なる低濃度ドレイン領域（電界緩和ドレイン領域）のない一般的なＭＯＳトランジスタで構成できる。
【００４６】
以上のように、スイッチ素子としてＤＭＯＳトランジスタを用い、スイッチ素子を駆動するための回路には、その少なくとも一部に、該ＤＭＯＳトランジスタとは特性（閾値、耐電圧、基板電流などから選択される少なくとも一種）の異なる非ＤＭＯＳトランジスタを用いることにより、大電流を流すことができ、高耐圧で高速駆動、省エネルギー、高集積化可能な、絶縁ゲート型トランジスタを含む高性能な半導体装置を提供できる。
【００４７】
また、低濃度ドレイン領域１６を、ウエル領域２と同じ深さにすれば、これら低濃度ドレイン領域１６とウエル領域２とは同じ工程で形成することが可能である。
【００４８】
加えて、基準電圧ＶＨＴがそれほど高くない場合には、高電圧ＣＭＯＳ回路を構成するｐＭＯＳトランジスタとして、ウエル領域２と同様のＮ型のウエル領域を半導体基体１内に形成し、そこにＰ型のソース・ドレイン領域を形成することで得られたｐＭＯＳトランジスタを用いればよく、低濃度ドレイン領域（電界緩和ドレイン領域）のない一般的なＭＯＳトランジスタで構成することが可能である。
【００４９】
ここで、スイッチ素子にＤＭＯＳを用いた高耐圧の液体吐出装置用の駆動回路を例に挙げて説明する。
【００５０】
スイッチ素子の耐圧の問題を解決するためには、図２０に示すようなＤＭＯＳトランジスタ２０が考えられる。図２０において、１５２は負荷としての電気熱変換体１４１とＤＭＯＳトランジスタ２０やＭＯＳトランジスタ（不図示）が集積化された素子基体、１５３は吐出口、１５４は配線電極、１５５は液路、１５６は天板などと呼ばれる部材である。このＤＭＯＳトランジスタ２０の構造は前述したとおり通常のＭＯＳトランジスタの構造とは異なり、ドレインの中にチャネルを作り込むことによって、耐圧を決定しているドレインの深さを深く、また、低濃度で作り込むことが可能となり、耐圧の問題を解決できる。
【００５１】
しかしながら、このＤＭＯＳトランジスタ２０はスイッチ素子としての特性は前述のとおり高性能ではあるが、アナログ素子としては不自由な素子である。アナログ素子はフォトリソグラフィーのマスクでゲート長、即ち、チャネル長を調整することにより、任意のしきい値電圧が得られるように絶縁ゲート型トランジスタを設計する。また、アナログ素子は、基板にバックゲート電圧がかかる回路構成に耐えるものでなければならない。
【００５２】
このＤＭＯＳトランジスタ２０のチャネル長はベース層とソース層の横方向拡散量の差で決まる。そのため、チャネル長は通常の絶縁ゲート型トランジスタに比べて短く、また、マスクで調整することもできない。
【００５３】
また、基準電圧ＶＨＴが高い場合には、スイッチ素子にこのＤＭＯＳトランジスタ２０を用い、レベルシフト回路に通常のＭＩＳトランジスタを用いると、スイッチ素子を駆動するレベルシフト素子の耐圧が不十分になってしまう。
【００５４】
具体的に述べると、図２１に示すような回路構成の場合、まず、ＶＤＤを５．０Ｖ、ないし３．３Ｖとすると、アンドゲート４６からＶＤＤがハイレベルの信号としてソース接地ＣＭＯＳインバータなどのＣＭＯＳ回路５２をとおり、スイッチ素子４１のゲートに入力される。
【００５５】
ここで重要なのはＣＭＯＳ回路５２に与えられるＶＨＴという任意の電圧である。このＶＨＴはスイッチ素子４１のオン抵抗が最小になるように設計される。スイッチ素子４１のオン抵抗が最小になればスイッチ素子を構成するＭＯＳトランジスタの寸法を最小にできるからである。
【００５６】
このＶＨＴを集積回路内で生成しようとすると、集積回路内で電源電圧ＶＨから電圧レベルを変換する必要がある。そのため、レベルシフト回路にはソースホロワのトランジスタを介在させ、定電圧を得ることが望ましい。このようなレベルシフト回路を図２１に組み込んだ場合、前述した図２のような回路構成となる。
【００５７】
このとき、例えば、最高位の電源電圧ＶＨを３０Ｖ，最低位の基準電圧ＶＧＮＤＨを０Ｖとして、中間電位の基準電圧ＶＨＴを１２Ｖにする場合、レベルシフト回路に用いるソースホロワのトランジスタには、−１２Ｖのバックゲート電圧がかかり、またドレイン−ソース間耐圧が１８Ｖ以上必要になる。
【００５８】
このように、スイッチ素子としてスイッチ特性の優れたＤＭＯＳトランジスタを採用する場合には、任意のしきい値電圧を設定でき、論理回路の電源電圧よりも高いレベルのバックゲート電圧にも耐え得るアナログ特性を有する中耐圧素子が必要になる。そこで、このような場合には、レベルシフト回路を構成するトランジスタとして、低濃度ドレイン領域を有する非ＤＭＯＳ型のオフセットＭＯＳトランジスタが好ましいのである。
【００５９】
また、基準電圧ＶＨＴが高い場合には、高耐圧ＣＭＯＳ回路のｎＭＯＳトランジスタ４５もチャネル・ドレイン間の耐電圧を高くすることが望ましい。このために、ｎＭＯＳトランジスタ４５としては、図１（ｂ）に示したようなオフセットｎＭＯＳトランジスタ、より好ましくは、図１（ａ）と同様なＤＭＯＳトランジスタを用いるとよい。
【００６０】
こうして得られた、本発明の液体吐出ヘッドは、上記半導体装置と、前記半導体装置のスイッチ素子に接続された負荷としての電気熱変換体と、インクなどの液体を吐出する吐出口とを備えている。
【００６１】
（第１の実施形態）
次に、本発明の第１の実施形態について図面を参照して説明する。スイッチ素子および駆動回路素子の断面構造は図１（ａ），（ｂ）に示したものと同じである。
【００６２】
１は第１導電型の半導体基体、２は第２導電型の第１の半導体領域であるウエル領域、３はゲート絶縁膜、４はゲート電極、５は第１導電型の第２の半導体領域であるベース領域、７はゲート電極の左端部に整合しているソース領域、８はウエル領域とベース領域とのＰＮ接合端部から図中右側に離れ、更にはゲート電極からも横方向に離れた高濃度のドレイン領域である。
【００６３】
図１（ａ）に示すＤＭＯＳトランジスタ２０は、予め十分深く形成したウエル領域２内にベース領域５を形成する。このウエル領域２とベース領域５は、それぞれＭＩＳ型電界効果トランジスタにおけるドレインとチャネルの役割を果たす。
【００６４】
また、ＤＭＯＳトランジスタ２０の実効チャネル長は、ベース領域５とソース領域７との横方向拡散量の差で決定される。この横方向拡散量は物理的係数に基づき決定されるため、実効チャネル長は短く設定でき、オン抵抗を低減することができる。
【００６５】
また、このベース領域５とソース領域７はどちらもゲート電極４をマスクとしたイオンの導入により自己整合的（セルフアライン）に形成されるため、アライメントによる寸法差を生じることがなく、ＤＭＯＳトランジスタのしきい値のばらつきを抑えることができる。
【００６６】
図１（ｂ）は、図１（ａ）のスイッチ素子を駆動するための回路中に含まれるオフセットＭＯＳトランジスタ３０であり、１は第１導電型の半導体基体、１３はゲート絶縁膜、１４はゲート電極、１６は低濃度ドレイン領域、１７はゲート電極の左端部に整合しているソース領域、１８はゲート電極から横方向に離れた高濃度のドレイン領域である。
【００６７】
ドレイン領域１８側に電界緩和ドレイン領域（低濃度ドレイン領域）１６を備え、チャネルと低濃度ドレインとのＰＮ接合端部から、高濃度ドレイン領域１８が離れ、更にはゲート電極からも離れているため、ソース−ドレイン間の耐圧を高くできる。
【００６８】
また、フォトリソフラフィーによる最小加工寸法以上であれば、チャネル長を自由に設計できるため、任意のしきい値電圧を設定でき、バックゲート電圧に耐えるアナログ特性を有し、自由な設計が可能となる。
【００６９】
そして、図１の（ａ），（ｂ）に示した特性の異なる２種類のトランジスタ２０、３０は、基体１をシリコン基板などの共通基体を用いて一体化できる。これにより、図２のような負荷と一体化した集積回路が実現できる。
【００７０】
図２において、４３は抵抗値がＲＨである電気熱変換体のような負荷であり、その低電位側配線４８には、ＤＭＯＳトランジスタ２０がスイッチ素子４１として接続されている。スイッチ素子４１のゲートにはＣＭＯＳインバータが接続され、ＣＭＯＳインバータの入力端子にはアンドゲート４６が接続されている。ＣＭＯＳインバータの高電位側の基準電圧ＶＨＴを与えるレベルシフト回路には、図１（ｂ）のようなオフセットＭＯＳトランジスタ３０が用いられている。論理回路を構成するトランジスタは、図１（ａ）や（ｂ）とは異なる低濃度ドレイン領域（電界緩和ドレイン領域）のない一般的なＭＯＳトランジスタで構成できる。高電圧ＣＭＯＳ回路のｐＭＯＳトランジスタ４４は、低濃度ドレイン領域（電界緩和ドレイン領域）のない一般的なＭＯＳトランジスタで構成できる。
【００７１】
図３は一つのスイッチ素子４１として用いられる一つのＤＭＯＳトランジスタのより好適な例の断面を示している。スイッチ素子４１としては、好ましくは図３に示すように、同一基板上にソースとドレインを交互に配置した構成のＤＭＯＳトランジスタを採用するとよい。この構成では、複数のＤＭＯＳトランジスタを並列に接続した構成と等価になり、受動素子である負荷４３に流す電流を大きくすることができるからである。
【００７２】
図４は、複数の負荷を選択的に駆動できる回路の概略を示しており、ここでは３つのユニットに対応する部分が図示されている。各ユニットは、負荷４３と、これに電流を流すスイッチ素子４１と、スイッチ素子４１を駆動するためのスイッチを含む。
【００７３】
図２を参照して説明したとおり、スイッチ素子４１のゲートに中間レベルの駆動電圧ＶＨＴが供給されると、スイッチ素子４１がオンして、それに接続された負荷４３に電流が流れる。これにより、ユニットを半導体基板上にアレイ状に配置すれば、熱を利用した記録装置として使用することができる。
【００７４】
次に、本実施形態による半導体装置の製造工程を示す。
【００７５】
図５（ａ）〜（ｅ）は、本発明に用いられる半導体装置の製造工程毎の断面図である。図５（ａ）に示すように、ｐ型半導体基体１の表面に、ｎ型のウエル領域２を形成する。このｎ型のウエル領域２はｐ型半導体基体１上にイオン注入法等を用いて、選択的に形成する。また、ｎ型のウエル領域２をｐ型半導体基体１全面にエピタキシャル成長法を用いて形成して、ｐ型のウエル領域を選択的に形成することも可能である。
【００７６】
次に図５（ｂ）に示すように、ｎ型のウエル領域２上に、例えば水素燃焼酸化により膜厚約５０ｎｍのゲート絶縁膜３を成長させ、ゲート絶縁膜３上に、例えばＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法により膜厚約３００ｎｍの多結晶シリコンを堆積する。この多結晶シリコンにはＬＰＣＶＤ法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に、例えばイオン注入法や固相拡散法を用いて、例えばリンをドーピングして所望の配線抵抗値となるようにする。その後、フォトリソグラフィーによりパターニングを行ない、多結晶シリコン膜をエッチングする。これによりＭＩＳ型電界効果トランジスタのゲート電極４、１４が形成できる。この際、第１のゲート電極４は第１のｎ型のウエル領域２上に形成し、第２のゲート電極４は半導体基体の表面上に形成する。
【００７７】
次に図５（ｃ）に示すように、不図示のフォトレジストを塗布し、フォトリソグラフィーによりパターニングを行ない、またゲート電極４をマスクとして、選択的にｐ型の不純物、例えばボロンをイオン注入して、さらに電気炉で例えば１１００℃、６０分の熱処理を行ない、ウエル領域２中にベース領域５を形成する。この熱処理は、ＤＭＯＳトランジスタ２０のチャネル領域を決定することになるため、ウエル領域２の深さ、濃度、不純物の種類、またベース領域５の濃度、および不純物の種類により決定される。
【００７８】
次に図５（ｄ）に示すように、不図示のフォトレジストを塗布し、フォトリソグラフィーによりパターニングを行ない、またゲート電極１４をマスクとして、選択的にｎ型の不純物、例えばリンをイオン注入し、ゲート電極１４の右端部に整合した電界緩和ドレイン領域１６を形成する。この電界緩和ドレイン領域１６はＭＯＳトランジスタ３０の耐圧とオン抵抗を決定する主要素となっている。そのため、この際所望の濃度と深さを得るために、電気炉で例えば１０００℃で、３０分の熱処理を行なっても良い。
【００７９】
次に図５（ｅ）に示すように、第１のソース領域７、第１のドレイン領域８、第２のソース領域１７、第２のドレイン領域１８を、例えばヒ素をイオン注入して、さらに電気炉で例えば９５０℃で、３０分の熱処理を行なって形成する。このうち第１のソース領域７をゲート電極をマスクにしたイオン注入により形成することで、第１のソース領域７をゲート電極に自己整合させることができる。
【００８０】
その後、図示しないがＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を結線し集積回路を完成させる。必要に応じて多層配線を用いても良い。この配線部を作製するときに、負荷としての電気熱変換体を形成することができる。
【００８１】
ここで、主要部のより詳しい製造法について説明する。ＭＯＳトランジスタ３０は、ＤＭＯＳトランジスタ２０に比して、オン抵抗は高くても支障ない。これは大電流を流す必要がないためである。また、動作耐圧もある程度確保されていれば支障ない。そのため、電界緩和ドレイン領域１６を形成する際のイオン打込量は、第２のドレイン領域１８の１／１０〜１／１００００程度が適当で、またその深さもベース領域５の２／３〜１／１０程度で十分である。
【００８２】
また、第２のドレイン領域１８はゲート電極１４から距離ｄ１を空けて形成する。この距離ｄ１はＤＭＯＳトランジスタ２０とのバランスから一定ではないが、１．０μｍ〜５．０μｍ程度が適当である。
【００８３】
このようにして作成されたＤＭＯＳトランジスタ２０のＶＤＳ−ＩＤ（ドレイン電圧−ドレイン電流）特性と、ＶＧ−ＩＤ（ゲート電圧−ドレイン電流）特性、ＶＧ−ＡＢＳＩＷ（ゲート電圧−ウェハ電流の絶対値）特性を図６（ａ），（ｂ）に示し、同様にＭＯＳトランジスタ３０のＶＤＳ−ＩＤ特性と、ＶＧ−ＩＤ，ＡＢＳＩＷ特性を図７（ａ），（ｂ）に示す。このようにＭＩＳ型電界効果トランジスタの動作範囲は負荷抵抗Ｒにより制御され、またその動作耐圧はＡＢＳＩＷで表せる基板（ウェハ）電流値の動作範囲内での最大値により決定される。
【００８４】
上記のように作成された、ＭＯＳトランジスタ３０は、ＤＭＯＳトランジスタ２０に対し、オン抵抗が１倍以上で、且つ動作耐圧が２／３倍以下程度となる。また、ＭＯＳトランジスタ３０は、ＤＭＯＳトランジスタ２０に対し、オン抵抗が１倍以上で、且つ動作範囲内での最大基板電流が１０倍以上となる。
【００８５】
換言すれば、ＤＭＯＳトランジスタ２０は、オン抵抗が低く、耐電圧が高く、基板電流が少ないので、スイッチ素子として好ましいものである。
【００８６】
（第２の実施形態）
本実施形態は、前述した実施形態において、スイッチ素子を構成するＤＭＯＳトランジスタの構成を変更したものである。それ以外の構成は前述した実施形態と同じである。
【００８７】
図８は、スイッチ素子アレイの部分の断面を示している。ここで用いられているＤＭＯＳトランジスタ２１は、ウエル領域２を横方向に完全に分離するべく、ベース領域５を、基板のＰ型領域に到達するように、深く形成している。この構造のため、自ずから、各セグメントの各ドレインを個々に電気的に分離できる。したがって、図３の構成のように、隣接ユニット間に、専用の素子分離領域を必要としないので、占有面積が小さく、また、ＤＭＯＳトランジスタを並列に接続する場合の設計の自由度も高い。
【００８８】
図９は、本発明に係る第２の実施形態の半導体装置の製造工程を説明するための断面図である。図９（ａ），（ｂ）の工程は第１の実施形態と同様なので、その後から説明する。
【００８９】
フォトレジスト（不図示）を塗布し、フォトリソグラフィーによりパターニングを行ない、またゲート電極４をマスクとして、選択的にｐ型の不純物、例えばボロンをイオン注入して、さらに電気炉で例えば１１００℃、１８０分の熱処理を行ない、ウエル領域２を電気的に分離するベース領域５を形成する。（図９（ｃ））この熱処理はウエル領域２を分離するように、ベース領域５がウエル領域２より深くなるように設計することが重要であり、熱処理の条件はウエル領域２の深さ、濃度、不純物の種類、またベース領域５の濃度、および不純物の種類により決定される。ベース領域５の最表面の不純物濃度は例えば１×１０１5／ＣＭ〜１×１０１9／ＣＭから選択できる。
【００９０】
次に不図示のフォトレジストを塗布し、フォトリソグラフィーによりパターニングを行ない、またゲート電極１４をマスクとして、選択的にｎ型の不純物、例えばリンをイオン注入し、ゲート電極１４の右端部に整合した電界緩和ドレイン領域１６を形成する。（図９（ｄ））この電界緩和ドレイン領域１６はＭＯＳトランジスタ３０の耐圧とオン抵抗を決定する主要素となっている。そのため、この際所望の濃度と深さを得るために、電気炉で例えば１０００℃で、３０分の熱処理を行なってもよい。
【００９１】
次に図９（ｅ）に示すように、第１のソース領域７、第１のドレイン領域８、第２のソース領域１７、第２のドレイン領域１８を、例えばヒ素をイオン注入して、さらに電気炉で例えば９５０℃で、３０分の熱処理を行なって形成する。このうち第１のソース領域７と第２のソース領域１７をそれぞれゲート電極をマスクにしたイオン注入により形成することで、第１のソース領域７と第２のソース領域１７をゲート電極に自己整合させることができる。
距離ｄ２は上述した距離ｄ１と同様に設計すればよい。
【００９２】
その後、図示しないがＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を結線する。必要に応じて多層配線を行ない、集積回路を完成させる。この配線部の作製の際に、電気熱変換体のような負荷を形成する。
【００９３】
本形態によれば、ウエル領域２を分離する形にベース領域５を深く形成する構造のため、各セグメントの各ドレインを個々に電気的に分離できる。これにより、本発明の半導体装置をアレイ状に配置する場合でも、図４に示すような簡単な回路構成で実現でき、低コスト化が可能となる。
【００９４】
以上述べたように、本実施形態による半導体装置およびその製造方法においては、スイッチ素子のドレインの濃度をチャネルの濃度より低く設定でき、且つドレインを十分深く形成できるため、高耐圧により大電圧化を可能とし、低いオン抵抗による高速動作と大電流化を可能とし、延いては高集積化と省エネルギー化が得られ、またスイッチ素子を駆動するための回路には、アナログ特性を有した中耐圧素子を有するため、製造コストを大幅に上げることなく、自由な設計と高性能な半導体装置が実現できる。
【００９５】
本発明の実施形態による液体吐出ヘッドは、上述したように作製した半導体装置の不図示の絶縁層上にアルミニウムなどからなる配線と窒化タンタルなどからなる発熱抵抗層とを有する発熱抵抗体（電気熱変換体）を形成し、吐出口やそれに連通するインク通路を形成するために、成形樹脂やフィルムなどからなる天板などの吐出口形成部材を組合わせれば作製できる。（図２０参照）そして、液体収容タンクを接続して、装置本体に搭載して、電源回路から電源電圧を供給すればインクジェットプリンタのような液体吐出装置として動作する。
【００９６】
（第３の実施形態）
次に、本発明の更に別の実施の形態について図面を参照して説明する。図１０（ａ），（ｂ）は、それぞれ本発明によるスイッチ素子および駆動回路素子の断面構造図であり、図１１はそれの作製工程を説明するための模式図である。
【００９７】
図１０（ａ）は、本発明に用いられるスイッチ素子の一例を示しており、図１に示した構成と同一である。
【００９８】
図１０（ｂ）は、図１０（ａ）のスイッチ素子を駆動するための回路中に含まれる素子を示しており、１は第１導電型の半導体基体、１２は第２導電型の第１の半導体領域であるウエル領域、１３はゲート絶縁膜、１４はゲート電極、１７はゲート電極の左端部に整合しているソース領域、１８はゲート電極から横方向に離れた高濃度のドレイン領域である。
【００９９】
ＭＯＳトランジスタ３１は、ドレイン領域１８側に低濃度のドレインとして作用するウエル領域１２を備え、チャネルと低濃度のドレイン領域とのＰＮ接合から離れ、更にはゲート電極からも離れている高濃度ドレイン領域１８を備えている。通常のゲート電極に対してセルフアラインでソース・ドレイン領域を形成するＭＯＳトランジスタに比してソース−ドレイン間、ドレインーチャンネル間の耐圧を高く設定できる。また、この素子はＤＭＯＳトランジスタ２０のウエル領域２と同じ深さで、同じ不純物濃度で構成できるので、電界緩和ドレイン領域１２を、ＤＭＯＳトランジスタ２０のウエル領域２と同時に形成することができる。こうして、領域１２を形成しても、マスク枚数を増加させること、また製造コストを上げることはない。
【０１００】
また、チャネル長を自由に設計できるため、任意のしきい値電圧を設定でき、高電圧に耐えるアナログ特性を有し、自由な設計が可能となる。
【０１０１】
そして、図１０（ｂ）に示したオフセットＭＯＳトランジスタ３１は、図１０（ａ）に示したトランジスタと同様にシリコン基板などの共通基体を用いて一体化できる。これにより、図２のような簡単な回路構成が実現できる。
【０１０２】
本実施形態のオフセットＭＯＳトランジスタは、高耐圧ＣＭＯＳ回路やレベルシフト回路を構成するトランジスタとして好適に用いられる。
【０１０３】
図１１（ａ）〜（ｄ）は、本発明に係る第３の実施形態の半導体装置の製造工程毎の断面図である。図１１（ａ）に示すように、ｐ型半導体基体１の表面に、第１のｎ型のウエル領域２と第２のｎ型のウエル領域１２を形成する。このｎ型のウエル領域２，１２はｐ型半導体基体１上に選択的に形成する。また、ｎ型のウエル領域２，１２となる共通のエピタキシャル層をｐ型半導体基体１全面にエピタキシャル成長法を用いて形成して、その中にｐ型のウエル領域を選択的に形成することにより、ｎ型のウエル領域２，１２を互いに離して形成することも可能である。
【０１０４】
次に図１１（ｂ）に示すように、ｎ型のウエル領域２上に、例えば水素燃焼酸化により膜厚約５０ｎｍの酸化シリコンからなるゲート絶縁膜３を成長させ、ゲート絶縁膜３上に、例えばＬＰＣＶＤ法により膜厚約３００ｎｍの多結晶シリコンを堆積する。この多結晶シリコンにはＬＰＣＶＤ法で堆積すると同時に、例えばリンをドーピングしたり、または堆積後に、例えばイオン注入法や固相拡散法を用いて、例えばリンをドーピングして所望の配線抵抗値となるようにする。その後、フォトリソグラフィーによりパターニングを行ない、多結晶シリコン膜をエッチングする。これによりＤＭＯＳトランジスタ２１の第１のゲート電極４と、オフセットＭＯＳトランジスタ３１のゲート電極１４が形成できる。この際、第１のゲート電極４は第１のｎ型のウエル領域２上に形成し、第２のゲート電極１４は第２のｎ型のウエル領域１２と半導体基体０１とによるＰＮ接合が終端する表面上に形成する必要がある。
【０１０５】
次に、不図示のフォトレジストを塗布してフォトリソグラフィーによりパターニングを行ない、またゲート電極４をマスクとして、選択的にｐ型の不純物、例えばボロンをイオン注入して、さらに電気炉で例えば１１００℃で、６０分の熱処理を行ない、ウエル領域２中にベース領域５を形成する。（図１１（ｃ））この熱処理は、図１１のＤＭＯＳトランジスタ２０のチャネル領域を決定することになるため、ウエル領域２の深さ、濃度、不純物の種類、またベース領域５の濃度、および不純物の種類により決定される。
【０１０６】
次に図１１（ｄ）に示すように、第１のソース領域７、第１のドレイン領域８、第２のソース領域１７、第２のドレイン領域１８を、例えばヒ素をイオン注入して、さらに電気炉で例えば９５０℃で、３０分の熱処理を行なって形成する。このうち第１のソース領域７と第２のソース領域１７をそれぞれゲート電極をマスクにしたイオン注入により形成することで、第１のソース領域７と第２のソース領域１７をゲート電極に自己整合させることができる。
【０１０７】
その後、図示しないがＣＶＤ法により酸化膜のような絶縁物を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を形成して、各素子を結線し集積回路を完成させる。必要に応じて多層配線を用いても良い。この配線部を作製する際に、電気熱変換体のような負荷を一緒に作り込む。
【０１０８】
本実施形態によれば、図１１に示すオフセットＭＯＳトランジスタ３１の電界緩和ドレイン領域は第２のｎ型のウエル領域１２で形成できるため、マスクの増加なしで、スイッチ素子を駆動するための回路に、アナログ特性を有した中耐圧素子を有することができるため、自由な設計と高性能な半導体装置が実現できる。
【０１０９】
ここで、主要部のより詳しい製造法について説明する。トランジスタ３１は、ＤＭＯＳトランジスタ２０に比して、オン抵抗は高くても支障ない。これは大電流を流す必要がないためである。また、動作耐圧もある程度確保されていれば支障ない。そのため、ウエル領域１２を形成する際のイオン打込量は、第２のドレイン領域１８の１／１０〜１／１００００程度が適当で、ＤＭＯＳトランジスタ２０の特性を優先して設定して構わない。
【０１１０】
また、第２のドレイン領域１８はゲート電極１４から距離ｄ１を空けて形成する。この距離ｄ１は１．０μｍ〜５．０μｍ程度が適当である。
【０１１１】
このようにして作成されたＤＭＯＳトランジスタのＶＤＳ−ＩＤ（ドレイン電圧−ドレイン電流）特性と、ＶＧ−ＩＤ（ゲート電圧−ドレイン電流）特性、ＶＧ−ＡＢＳＩＷ（ゲート電圧−ウェハ電流の絶対値）特性は図６（ａ），（ｂ）に示したものと同じである、同様にオフセットＭＯＳトランジスタ３０のＶＤＳ−ＩＤ特性と、ＶＧ−ＩＤ，ＡＢＳＩＷ特性も図７（ａ），（ｂ）に示したものとほぼ同じようである。
【０１１２】
（第４の実施形態）
本実施形態は、前述した実施形態において、スイッチ素子を構成するＤＭＯＳトランジスタの構成を変更したものである。それ以外の構成は前述した第３の実施形態と同じである。
【０１１３】
本実施形態の半導体装置のスイッチ素子アレイの部分の断面は図８に示したものと同じである。ここで用いられているＤＭＯＳトランジスタ２１は、ウエル領域２を横方向に完全に分離するべく、ベース領域５を、基板のＰ型領域に到達するように、深く形成している。この構造のため、自ずから、各セグメントの各ドレインを個々に電気的に分離できる。
【０１１４】
したがって、図３や図１１の構成のように、専用の素子分離領域を必要としないので、占有面積が小さく、また、ＤＭＯＳトランジスタを並列に接続する場合の設計の自由度も高い。
【０１１５】
図１２は、本発明に係る第４の実施形態による半導体装置の製造工程を説明するための模式的断面図である。
【０１１６】
図１２（ａ）に示すように、Ｐ型の単結晶シリコンのような半導体基板１を用意し、そこに、リンや砒素のようなＮ型不純物を導入してＮ型のウエル領域２、１２を同時形成する。或いは、Ｎ型のエピタキシャル層を形成した後、Ｐ型不純物をウエル領域の周囲に導入してＰ型のウエル分離領域を形成してもよい。
【０１１７】
図１２（ｂ）に示すように、基板の表面を酸化してゲート絶縁膜３を形成した後、ゲート電極４、１４を同じ工程で形成する。
【０１１８】
不図示のフォトレジストを塗布し、フォトリソグラフィーによりパターニングを行ない、またゲート電極４をマスクとして、選択的にｐ型の不純物、例えばボロンをイオン注入して、さらに電気炉で例えば１１００℃で、１８０分の熱処理を行ない、ウエル領域２を電気的に分離するベース領域５を形成する。（図１２（ｃ））この熱処理はウエル領域２を分離するように、ベース領域５がウエル領域２より深くなるように設計することが重要であり、熱処理の条件はウエル領域２の深さ、濃度、不純物の種類、またベース領域５の濃度、および不純物の種類により決定される。
【０１１９】
次に図１２（ｄ）に示すように、第１のソース領域７、第１のドレイン領域８、第２のソース領域１７、第２のドレイン領域１８を、例えばヒ素をイオン注入して、さらに電気炉で例えば９５０℃で、３０分の熱処理を行なって同時に形成する。このうち第１のソース領域７と第２のソース領域１７をそれぞれゲート電極をマスクにしたイオン注入により形成することで、第１のソース領域７と第２のソース領域１７をゲート電極に自己整合させることができる。
距離ｄ２は上述した距離ｄ１と同様に設計すればよい。
【０１２０】
その後、図示しないがＣＶＤ法により酸化膜を堆積して層間絶縁膜を形成し、コンタクトを開口し、配線を結線する。必要に応じて多層配線を行ない、集積回路を完成させる。この配線部を作製する際に、電気熱変換体のような負荷を一緒に作り込む。
【０１２１】
本実施形態によれば、ウエル領域２を分離する形にベース領域５を深く形成する構造のため、各セグメントの各ドレインを個々に電気的に分離できる。これにより、本発明の半導体装置をアレイ状に配置し、記録装置として使用する場合でも、図４に示すような簡単な回路構成で実現でき、低コスト化が可能となる。
【０１２２】
以上述べた実施形態による半導体装置およびその製造方法においては、スイッチ素子のドレインの濃度をチャネルの濃度より低く設定でき、且つドレインを十分深く形成できるため、高耐圧により大電圧化を可能とし、低いオン抵抗による高速動作と大電流化を可能とし、延いては高集積化と省エネルギー化が得られ、またスイッチ素子を駆動するための回路には、アナログ特性を有した中耐圧素子を有するため、製造コストを大幅に上げることなく、自由な設計と高性能な半導体装置が実現できる。
【０１２３】
（第５の実施形態）
本実施形態は、ＤＭＯＳトランジスタのアレイを改良したものであり、その平面構造を図１３に示す。ここでは、多数のユニットを有する半導体装置のうち２つのユニットのみが図示されている。
【０１２４】
本実施形態では、専用の素子分離領域を介することなく隣接したＤＭＯＳトランジスタにおいて、隣接する３つのドレインを共通に接続し、それを一つの電気熱変換体のような負荷４３に接続している。
【０１２５】
ソースは全てのＤＭＯＳトランジスタで共通に接続されている。3つのドレインの両側にそれぞれゲート電極を介してソースが配されている。ソースは、ＤＭＯＳトランジスタのチャネルを提供するベース領域と短絡されている。
【０１２６】
そして、ＤＭＯＳトランジスタの配列方向における断面は、ユニット内及び隣接ユニット間のどこをとってみても、図８に示したような所定のパターンを繰り返し配列した構成となっている。
【０１２７】
（第６の実施形態）
本実施形態による半導体装置の回路構成を図１４に示す。図１４において、４３は電気熱変換体のような負荷であり、負荷４３と低い基準電圧ＶＧＮＤＨが印加される低電位側配線４８との間には、図１３に示したようなＤＭＯＳトランジスタがスイッチ素子４１として接続される。
【０１２８】
ここでは、スイッチ素子４１を駆動する回路の一例として、レベルシフト回路４９とＣＭＯＳ回路５２と論理回路４６とを有し、更には、ラッチ５４やシフトレジスタ５５を有する回路構成を採用している。
【０１２９】
スイッチ素子４１のゲートにはｐＭＯＳトランジスタ４４とｎＭＯＳトランジスタ４５を有する高電圧ＣＭＯＳ回路５２が接続され、このＣＭＯＳ回路の入力端子にはアンドゲートからなる論理回路４６が接続されている。ＣＭＯＳ回路の高電位側には中間の基準電圧ＶＨＴを与えるレベルシフト回路４９が接続されている。
【０１３０】
レベルシフト回路４９としては、図示したような、ＭＯＳトランジスタ４２のソースホロワ回路が用いられている。このレベルシフト回路４９は、高電位圧側配線４７により供給される高い基準電圧ＶＨから数ボルトから十数ボルト程度低い基準電圧ＶＨＴを生成する。この基準電圧ＶＨＴは高電圧ＣＭＯＳ回路５２のｐＭＯＳトランジスタ４４を介してスイッチ素子４１のゲートに印加可能である。
【０１３１】
高電圧ＣＭＯＳ回路５２はアンドゲート４６のような論理回路により制御される。このような論理回路もまたＣＭＯＳ回路で構成できる。アンドゲート４６の駆動電圧VDDは基準電圧ＶＨＴより更に低い電圧であるので、論理回路は低電圧ＣＭＯＳ回路で構成できる。
【０１３２】
こここでは、高電圧ＣＭＯＳ回路５２を構成するトランジスタのうち、ｎＭＯＳトランジスタ４５として、ＤＭＯＳトランジスタを用いる。更には、トランジスタ５０もｎＭＯＳトランジスタ４５と同様にＤＭＯＳトランジスタであることが好ましい。
【０１３３】
アンドゲート４６のような論理回路に用いられるトランジスタは、ＤＭＯＳトランジスタではなく、ゲート電極に自己整合したソース領域及びドレイン領域を有するＭＯＳトランジスタとする。
【０１３４】
更に、レベルシフト回路４９のソースホロワトランジスタ４２は、図１（ｂ）又は図１０（ｂ）に示したような中耐電圧のオフセットＭＯＳトランジスタで構成する。
【０１３５】
以上のように、スイッチ素子４１として高耐電圧のＤＭＯＳトランジスタを用い、スイッチ素子４１を駆動するための回路のうち、該スイッチ素子のゲートに電圧を供給するＣＭＯＳ回路５２の一方のトランジスタ４５、５０を該スイッチ素子４１用のＤＭＯＳトランジスタと同じ製造プロセスで作製される高耐電圧のＤＭＯＳトランジスタで構成する。
【０１３６】
そして、レベルシフト回路４９のソースホロワ素子４２には中耐電圧のオフセットＭＯＳトランジスタを用い、電源電圧が低い論理回路には低耐電圧のＭＯＳトランジスタを用いる。
【０１３７】
これにより、高速で、負荷の駆動能力が高く、高信頼性のアナログ・ロジック混載の半導体集積回路を安価に提供できる。
【０１３８】
（第７の実施形態）
本実施形態による半導体装置の断面構成を図１５に示す。本実施形態では、スイッチ素子４１と高電圧ＣＭＯＳ回路のｎＭＯＳトランジスタ４５にＤＭＯＳトランジスタを用いている。そして、高電圧ＣＭＯＳ回路のｐＭＯＳトランジスタ４４や低電圧ＣＭＯＳ論理回路４６のｎＭＯＳトランジスタとｐＭＯＳトランジスタは上記ＤＭＯＳトランジスタとは異なる特性をもつＭＯＳトランジスタを用いている。
【０１３９】
図１５に示した半導体装置の製造工程は以下のとおりである。
【０１４０】
低濃度のＰ型の単結晶シリコンなどからなる半導体基体１を用意する。リンや砒素のようなＮ型不純物を半導体基体１の所定の部分に導入して、ＤＭＯＳトランジスタの低濃度ドレイン２及びｐＭＯＳトランジスタのＮ型ウエル６２となる半導体領域を同時に形成する。
【０１４１】
半導体基体１の表面に比較的厚い酸化シリコンなどからなるフィールド絶縁膜６４を形成する。このフィールド絶縁膜６４はＤＭＯＳトランジスタのドレイン側のゲート絶縁膜として機能し、又、ＣＭＯＳトランジスタなどの素子分離領域としても機能する。
【０１４２】
比較的薄い酸化シリコンなどからなるゲート絶縁膜６３を形成した後、多結晶シリコンなどからなる電極材料を堆積させ、パターニングしてゲート電極４、６５、６６を形成する。
【０１４３】
ＤＭＯＳトランジスタのソースを形成すべき部分に、ゲート電極４をイオン注入マスクとして利用して、ボロンのようなＰ型不純物のイオン打ち込みを行い、熱処理して、Ｎ型の半導体領域２を貫通するようにＰ型のベース領域５を形成する。続いて、ｐＭＯＳトランジスタを形成すべき領域をホトレジストマスクで覆い、ゲート電極４及びフィールド絶縁膜６４をイオン注入マスクとして利用して、ｎＭＯＳトランジスタのソース・ドレインとなる部分にリンや砒素のようなＮ型不純物のイオン打ち込みを行い、熱処理して、高濃度のＮ型半導体領域７、８、６０を形成する。
【０１４４】
所定の部分をホトレジストマスクで覆い、ゲート電極６６をイオン注入マスクとして利用して、ｐＭＯＳトランジスタのソース・ドレイン６１となる部分及びＤＭＯＳトランジスタのソース領域７の一部７３にボロンのようなＰ型不純物のイオン打ち込みを行い、熱処理して、高濃度のＰ型半導体領域６１、７３を形成する。この時、ＤＭＯＳトランジスタ部分では、Ｐ型半導体領域７３がソース領域７のＰＮ接合を突き破るように形成する。
【０１４５】
リンやボロンをドープした酸化シリコンなどからなる絶縁膜６７を堆積し、ソースやドレインやゲートなどの上の部分をエッチングして所定の位置にコンタクトホールを形成する。
【０１４６】
ＤＭＯＳトランジスタのソース電極７２、ドレイン電極７１、ＭＯＳトランジスタのソース・ドレイン電極６８を形成するために、銅を含むアルミニウムのような導電体を堆積して、所定の配線形状にパターニングする。
【０１４７】
酸化シリコンなどからなる第１の層間絶縁膜６９を堆積させ、処置の位置にスルーホールを形成する。
【０１４８】
負荷としての電気熱変換体４３の発熱抵抗層７５を形成するために、硼化ハフニウム、窒化珪素タンタル、タンタルアルミニウムなどを堆積させ、続いて、銅を含むアルミニウムのような導電体を堆積する。所定の配線形状に導電体７４と発熱抵抗層７５をドライエッチングによりパターニングしてから、発熱部となる部分の導電体７４をウエットエッチングにより選択的に除去する。窒化シリコンなどからなる保護層７０を堆積させる。
【０１４９】
こうして、図１５に示したような断面構造の半導体装置が得られる。
【０１５０】
本実施形態では、フィールド絶縁膜を利用して、ドレイン側のゲート電極を半導体基体から縦方向に離すとともに、セルフアラインで形成する高濃度ドレイン領域の端部をベース領域５から横方向に離している。こうして、ＤＭＯＳトランジスタのドレイン側の耐電圧をより一層向上させている。
【０１５１】
また、ｐＭＯＳトランジスタのＮウエルとなる半導体領域６２を、ＤＭＯＳトランジスタの低濃度ドレインとなる半導体領域２と同一の工程にて形成することにより、ＣＭＯＳ回路の製造コストを抑制している。
【０１５２】
図１５では図示しなかったが、図１４に示したようなレベルシフト回路を用いる場合には、必要に応じて、図１（ｂ）や図１０（ｂ）に示したようなオフセットＭＯＳトランジスタを用いることも好ましいものである。
【０１５３】
もちろん、ＤＭＯＳトランジスタとしては、フィールド絶縁膜を利用せずに、図８のような構成を採用することも可能であるし、或いは、図１（ａ）、図１０（ａ）のような構成を採用することもできる。
【０１５４】
本発明の実施形態によるインクジェットヘッドは、上述した各実施形態による半導体装置の不図示の絶縁層上にアルミニウムなどからなる配線と窒化タンタルなどからなる発熱抵抗層とを有する発熱抵抗体を形成し、吐出口やそれに連通するインク通路を形成するために、成形樹脂やフィルムなどからなる天板などの吐出口形成部材を組合わせれば作製できる。そして、インクタンクを接続して、プリンター本体に搭載し、本体の電源回路から電源電圧を、画像処理回路から画像データをヘッドに供給すれば、すればインクジェットプリンタとして動作することになる。
【０１５５】
図１６は、本発明の液体吐出ヘッドの一実施形態を説明するための図であり、インクジェットヘッドの一部分を示している。
【０１５６】
図２や図１４に示した回路が作製された素子基体１５２上には、電流が流れる電気信号を受けることで熱を発生し、その熱によって発生する気泡によって吐出口１５３からインクを吐出するための電気熱変換素子（ヒータ）１４１が複数列状に配されている。この電気熱変換素子のそれぞれには、各電気熱変換素子を駆動するための電気信号を供給する配線電極１５４が設けられており、配線電極の一端側は前述した後述するスイッチ素子４１に電気的に接続されている。
【０１５７】
電気熱変換体１４１に対向する位置に設けられた吐出口１５３へインクを供給するための流路１５５がそれぞれの吐出口１５３に対応して設けられている。これらの吐出口１５３および流路１５５を構成する壁が溝付き部材１５６に設けられており、これらの溝付き部材１５６を前述の素子基体１５２に接続することで流路１５５と複数の流路にインクを供給するための共通液室１５７が設けられている。
【０１５８】
図１７は発明の素子基体１５２を組み込んだインクジェット記録ヘッドの構造を示すもので、枠体１５８に素子基体１５２が組み込まれている。この素子基体上には前述のような吐出口１５３や流路１５５を構成する部材１５６が取り付けられている。そして、装置側からの電気信号を受け取るためのコンタクトパッド１５９が設けられており、フレキシブルプリント配線基板１６０を介して素子基体１５２に、装置本体の制御器から各種駆動信号となる電気信号が供給される。
【０１５９】
図１８は本発明の液体吐出ヘッドが適用される液体吐出装置の一実施形態を説明するためのものであり、インクジェット記録装置ＩＪＲＡの概観を示している。
【０１６０】
駆動モータ５０１３の正逆回転に連動して駆動力伝達ギア５０１１、５００９を介して回転するリードスクリュー５００５のら線溝５００４に対して係合するキャリッジＨＣは、ピン（不図示）を有し、矢印ａ、ｂ方向に往復移動される。
【０１６１】
５００２は紙押え板であり、キャリッジ移動方向にわたって紙を記録媒体搬送手段であるプラテン５０００に対して押圧する。５００７、５００８はフォトカプラでキャリッジのレバー５００６のこの域での存在を確認してモータ５０１３の回転方向切換等を行うためのホームポジション検知手段である。５０１６は記録ヘッドの前面をキャップするキャップ部材５０２２を支持する部材で、５０１５はこのキャップ内を吸引する吸引手段でキャップ内開口５０２３を介して記録ヘッドの吸引回復を行う。５０１７はクリーニングブレードで、５０１９はこのブレードを前後方向に移動可能にする部材であり、本体支持板５０１８にこれらは支持されている。ブレードは、この形態でなく周知のクリーニングブレードが本例に適用できることはいうまでもない。又、５０１２は、吸引回復の吸引を開始するためのレバーで、キャリッジと係合するカム５０２０の移動に伴って移動し、駆動モータからの駆動力がクラッチ切換等の公知の伝達手段で移動制御される。
【０１６２】
これらのキャッピング、クリーニング、吸引回復は、キャリッジがホームポジション側領域にきたときにリードスクリュー５００５の作用によってそれらの対応位置で所望の処理が行えるように構成されているが、周知のタイミングで所望の作動を行うようにすれば、本例には何れも適用できる。上述における各構成は単独でも複合的に見ても優れた発明であり、本発明にとって好ましい構成例を示している。
【０１６３】
尚、本装置は、電源電圧や画像信号や駆動制御信号などを素子基体１５２に供給するための電気回路からなる制御器駆動信号供給手段（不図示）を有している。
【０１６４】
【発明の効果】
以上説明したように、本発明によれば、スイッチ素子に用いるＭＩＳ型電界効果トランジスタのドレインの濃度をチャネルの濃度より低く設定でき、且つドレインを十分深く形成できるため、高耐圧により大電流化を可能とし、低いオン抵抗による高速動作を可能とし、延いては高集積化と省エネルギー化が実現できる。また、複数個のトランジスタによるアレイ状の構成を必要とする半導体装置においても、コストを上げることなく、素子間の分離が容易に可能となる。
【０１６５】
さらにスイッチ素子を駆動するための回路に、任意のしきい値電圧を設定でき、バックゲート電圧に耐えるアナログ特性を有した中耐圧素子を、コストを上げることなく形成できるため、自由な設計と高性能な半導体装置が実現できる。
【図面の簡単な説明】
【図１】（ａ）は本発明に用いられるスイッチ素子、（ｂ）は本発明に用いられる駆動回路素子の断面構造図。
【図２】本発明の一実施形態による半導体装置の回路図。
【図３】本発明に用いられる一つのスイッチ素子の断面構造図。
【図４】本発明の一実施形態による半導体装置の動作を説明するための図。
【図５】（ａ）〜（ｅ）は、本発明の第１の実施形態による半導体装置の製造工程を示す断面図。
【図６】（ａ），（ｂ）は本発明に用いられるＤＭＯＳトランジスタの電気特性を示す図。
【図７】（ａ），（ｂ）は本発明に用いられるＭＯＳトランジスタの電気特性を示す図。
【図８】本発明に用いられるＤＭＯＳトランジスタの断面構造図。
【図９】（ａ）〜（ｅ）は、本発明の第２の実施形態による半導体装置の製造工程を示す断面図。
【図１０】（ａ）は本発明に用いられるスイッチ素子、（ｂ）は本発明に用いられる駆動回路素子の断面構造図。
【図１１】（ａ）〜（ｄ）は、本発明の第３の実施形態による半導体装置の製造工程を示す断面図。
【図１２】（ａ）〜（ｄ）は、本発明の第４の実施形態による半導体装置の製造工程を示す断面図。
【図１３】本発明の第５の実施形態による半導体装置のスイッチ素子の上面図。
【図１４】本発明の第６の実施形態による半導体装置の回路図。
【図１５】本発明の第７の実施形態による半導体装置の回路図。
【図１６】本発明の一実施形態による液体吐出ヘッドの一部を示す図。
【図１７】本発明の一実施形態による液体吐出ヘッドの外観を示す図。
【図１８】本発明の一実施形態による液体吐出装置を示す図。
【図１９】従来の記録ヘッドの模式的断面図。
【図２０】記録ヘッドの模式的断面図。
【図２１】負荷に電流を流す回路の回路図。
【符号の説明】
１，１１  ｐ型の半導体基体
２  ｎ型のウエル領域
３，１３  ゲート絶縁膜
４，１４  ゲート電極
５  ｐ型のベース領域
１６  ｎ型の電界緩和ドレイン領域
７，１７  ｎ型のソース領域
８，１８  ｎ型のドレイン領域
２０，２１  ＤＭＯＳトランジスタ
３０，３１  ＭＯＳトランジスタ
【図１】
0004011927.tif 000002
【図２】
0004011927.tif 000003
【図３】
0004011927.tif 000004
【図４】
0004011927.tif 000005
【図５】
0004011927.tif 000006
【図６】
0004011927.tif 000007
【図７】
0004011927.tif 000008
【図８】
0004011927.tif 000009
【図９】
0004011927.tif 000010
【図１０】
0004011927.tif 000011
【図１１】
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【図１２】
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【図１３】
0004011927.tif 000014
【図１４】
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【図１５】
0004011927.tif 000016
【図１６】
0004011927.tif 000017
【図１７】
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【図１８】
0004011927.tif 000019
【図１９】
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【図２０】
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【図２１】
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