(57)【特許請求の範囲】
【請求項１】
キャパシタの両端が第１および第２のスイッチ手段を介してそれぞれ入力端および出力端に接続されると共に、前記キャパシタの両端が第３および第４のスイッチ手段を介してそれぞれ第１および第２のグランド電位に接続され、前記第１および第３のスイッチ手段により前記入力端からの電荷をサンプルし、前記第２および第４のスイッチ手段により前記出力端に前記サンプルされた電荷を放電するスイッチト・キャパシタ回路において、
前記第２のスイッチ手段が開の状態中に、前記第３のスイッチ手段が開から閉へ状態遷移した後に前記第１のスイッチ手段が開から閉へ状態遷移し、次に前記第３のスイッチ手段が閉から開へ状態遷移した後に前記第１のスイッチ手段が閉から開へ状態遷移することにより、前記入力端からの電荷をサンプルし、
更に、前記第１のスイッチ手段が開の状態中に、前記第２のスイッチ手段が開から閉へ状態遷移した後に前記第４のスイッチ手段が開から閉へ状態遷移し、次に前記第２のスイッチ手段が閉から開へ状態遷移した後に前記第４のスイッチ手段が閉から開へ状態遷移することにより、前記出力端に前記サンプルされた電荷を放電し、
前記第２のスイッチ手段は、前記第１のスイッチ手段が閉から開へ状態遷移した後に、開から閉へ状態遷移し、
且つ、前記第４のスイッチ手段は、前記第３のスイッチ手段が開から閉へ状態遷移した後に、閉から開へ状態遷移する
ことを特徴とするスイッチト・キャパシタ回路。
【請求項２】
請求項１に記載のスイッチト・キャパシタ回路において、
前記第１、第２、第３および第４のスイッチ手段は、それぞれ第１、第２、第３および第４のクロック信号により開閉状態が制御されることを特徴とするスイッチト・キャパシタ回路。
【請求項３】
請求項１または２に記載のスイッチト・キャパシタ回路において、
前記第２のスイッチ手段と前記キャパシタの一方の端子との間に第５のスイッチ手段を有し、前記第５のスイッチ手段は前記第２のスイッチ手段が閉の状態中に特定のディジタル信号により閉または開のいずれかの状態に制御されることを特徴とするスイッチト・キャパシタ回路。
【請求項４】
請求項３に記載のスイッチト・キャパシタ回路を複数設け、前記スイッチト・キャパシタ回路の前記第２のスイッチ手段と前記第５のスイッチ手段との接続点同士を接続し、且つ前記第２のスイッチを共有化すると共に、前記スイッチト・キャパシタ回路の入力端に異なる電位の電圧源が接続されていることを特徴とするスイッチト・キャパシタ回路。
【請求項５】
請求項１または２に記載のスイッチト・キャパシタ回路において、
キャパシタの一方の端子が前記第２のスイッチ手段を介して第１の出力端に接続されていると共に第６のスイッチ手段を介して第２の出力端に接続され、
前記第２のスイッチ手段と前記キャパシタの一方の端子との間に第５のスイッチ手段と前記第６のスイッチ手段と前記キャパシタの一方の端子との間に第７のスイッチ手段とを有し、
前記第５及び第７のスイッチ手段は前記第２及び第６のスイッチ手段が閉の状態中に、特定のディジタル信号により閉または開のいずれかの状態に制御され、
前記第２または第６のスイッチ手段の一方を閉状態にすることにより前記キャパシタにサンプルされた電荷を前記第１または第２の出力端のいずれか一方に放電することを特徴とするスイッチト・キャパシタ回路。
【請求項６】
請求項５に記載された第１および第２のスイッチト・キャパシタ回路を並列に設け、前記第１および第２のスイッチト・キャパシタ回路の入力端がそれぞれ第１および第２の入力端に接続されると共に、前記第１および第２のスイッチト・キャパシタ回路の前記第２のスイッチ手段と前記第５のスイッチ手段との接続点同士を接続し、前記第６のスイッチ手段と前記第７のスイッチ手段との接続点同士を接続し、且つ前記第２及び第６のスイッチを共有化すると共に、前記第１および第２の入力端に異なる電位の電圧源が接続されていることを特徴とするスイッチト・キャパシタ回路。
【請求項７】
２つのアナログ入力電圧源が第１および第２の入力端に接続された請求項６記載の第１および第２のスイッチト・キャパシタ回路と、
相補的な２つの入力端を備えており、前記第１のスイッチト・キャパシタ回路の第１の出力端および前記第２のスイッチト・キャパシタ回路の第２の出力端が一方の入力端に接続され、前記第１のスイッチト・キャパシタ回路の第２の出力端および前記第２のスイッチト・キャパシタ回路の第１の出力端が他方の入力端に接続される全差動演算増幅器と、
前記全差動演算増幅器の出力信号に関連する信号をディジタル信号に変換する量子化器とを備え、
前記第５及び第７のスイッチ手段が前記ディジタル信号に基づく相補的なディジタル信号によってその開閉が制御されることを特徴とするデルタ−シグマ変調器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタル・アナログ混在システム(mixed signal system) に関し、より詳しくは、アナログ・ディジタル（Ａ／Ｄ）変換器で用いられるスイッチト・キャパシタ回路およびスイッチト・キャパシタ回路を用いたデルタ−シグマ変調器に関する。
【０００２】
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願第０８／６３０，３９０号（１９９６年４月１０日出願）の明細書の記載に基づくものであって、当該米国特許出願の番号を参照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】
アナログ回路とディジタル回路の両方を同一モノリシック基板上に組み入れる集積回路は周知である。そのような集積回路として例えば、ディジタル信号とアナログ信号の両者間の変換を行う回路がある。アナログ信号からディジタル信号への変換を行う回路は、ここではＡ／Ｄ変換器と呼ぶ。一般的なＡ／Ｄ変換器はしばしばデルタ−シグマ変調器(delta-sigma modulator) を使用する。デルタ−シグマ変調器はアナログ入力信号をナイキスト・サンプル・レート(Nyquist sample rate) より大きいレートでオーバサンプルし、アナログ入力信号を１ビット・データ・ストリーム(one-bit data stream) へ変換する。
【０００４】
Ａ／Ｄ変換器内で使用されるデルタ−シグマ変調器は、量子化雑音(quantization noise)の雑音スペクトルを操作する働きをするので、１ビット・データに含まれる雑音電力の大部分は信号帯域幅外の高周波数域に移動する。これは、ノイズ・シェイピング(noise shaping) と呼ばれる。１ビット・データはディジタル・フィルタリングされ、この帯域外の量子化雑音を許容可能なレベルに減少させる。
【０００５】
Ａ／Ｄ変換器内で見られるデルタ−シグマ変調器は、スイッチト・キャパシタ回路を一般的に含む。スイッチト・キャパシタ回路は、入力信号ならびに量子化された１ビット・データにより選択された基準電圧源をサンプルする働きをする。サンプリングは、周期的に１つ以上のキャパシタを入力電圧および／または基準電圧で充電することを含む。サンプリングはしばしば「電荷ローディング(charge loading)」と名付けられる。
【０００６】
電荷ローディングした後、スイッチト・キャパシタは電荷を加算ノード(summing node)上に放電する。この動作により、サンプルしたアナログ入力信号はサンプルした基準電圧と加算され、加算ノードから積分器へ送られる。デルタ−シグマ変調器ループ内に含まれる場合、積分器は量子化雑音に対してハイパス効果を有している。このため、スイッチト・キャパシタ回路は積分器と組み合わされた時、ノイズ・シェイピング・フィルタとして働く。
【０００７】
Ａ／Ｄ変換器内のデルタ−シグマ変調器は、少なくとも３つの構成要素を含む。スイッチト・キャパシタ回路、積分器、および量子化器である。上記で説明したように、スイッチト・キャパシタ回路はアナログ入力信号をサンプルする機能と、１ビット・データに応じて基準電圧をサンプルするＤ／Ａ変換器の機能を有する。量子化器からの１ビット・データに基づき、正または負の基準電圧（Vref+ またはVref- ）のいずれか一方がサンプルされて、アナログ入力電圧（Ｖin）と積分器の入力端で加算される。
【０００８】
スイッチト・キャパシタ回路のＤ／Ａ変換機能は図１を参照することにより理解される。図１は、Ｄ／Ａ変換回路１０と積分器１２を組み合わせたスイッチト・キャパシタ積分器を示す図である。
【０００９】
スイッチト・キャパシタ回路１０の動作は、一般的に２相クロックφ１およびφ２により制御することができる。図２は、２相クロックφ１およびφ２のタイミング図を示す図であり、一般的にスイッチト・キャパシタ回路に適用できる。クロックφ１の論理高値の間、Vref+ およびVref- のサンプリングが起きる。サンプリング期間は、図２において符号１４および１６で示されている。サンプリング期間１４と１６との間に、クロックφ２が論理高値の期間１８があり、キャパシタＣｒにサンプルされた電荷が積分器１２に放電される。この放電期間は、積分期間と呼ばれる。
【００１０】
スイッチト・キャパシタ回路１０において、
【００１１】
【外１】
0003916721.tif 000002
【００１２】
で制御することにより、Ｄ／Ａ変換動作を行うことができる。１ビット・データＹが１の時Ｙのスイッチが閉じ、
【００１３】
【外２】
0003916721.tif 000003
【００１４】
が閉じる。
【００１５】
積分期間でＹ＝１（Ｙ）の時、キャパシタＣｒにサンプルされた基準電圧Vref+ が差動積分器１２の反転入力へ放電される。Ｙ＝１の間、第ｎ番目のサイクルにおける出力電圧値Vout+ は、Vref+   ×  Ｃｒ／Ｃｉ  ＋  Vout+ （ｎth-1）に等しい。  第ｎ番目のサイクルにおける反対の極性の出力電圧値Vout- は、同じようにVref-   ×  Ｃｒ／Ｃｉ  ＋  Vout- （ｎth-1）に等しい。これらの式から、積分器１２からの出力電圧Ｖout は、２Vref  ×  Ｃｒ／Ｃｉ  ＋  Ｖout （ｎth-1）に等しく、ここでＶout ＝Vout+   −  Vout- およびVref＝Vref+ −  Vref- である。Ｙ＝−１の時は、第ｎ番目のサイクルの出力電圧は、−２Vref  ×  Ｃｒ／Ｃｉ  ＋  Ｖout （ｎth-1）に等しい。このように、図１のスイッチト・キャパシタ積分器は１ビット・データＹで制御されるＤ／Ａ変換機能を有する。
【００１６】
図３は、スイッチト・キャパシタ積分器を示す図であり、スイッチト・キャパシタ積分器はアナログ入力信号Ｖin+ ／Ｖin- をサンプルする機能と１ビットＤ／Ａ変換機能を有する。スイッチト・キャパシタ回路２０は、アナログ入力信号Ｖin+ ／Ｖin- をサンプルするキャパシタＣｓと１ビット・スイッチト・キャパシタＤ／Ａ変換器１０ａを含む。
【００１７】
図４は、４相クロックφ１、φ１Ｄ、φ２、およびφ２Ｄのタイミング図を示す図である。図４に示される４相クロックは、ＦＥＴスイッチが開いた（オフになった）時に発生する制御端子の寄生容量(parasitic capacitance) による電荷注入(charge injection)の影響を減少させることを目的とする。この電荷注入は、しばしばＤＣオフセットやひずみの原因となる。詳細は、米国特許第４，６９８．５９６号を参照されたい（ここで参照することにより本明細書の一部を構成する）。
【００１８】
クロックφ１の立下がりからクロックφ１Ｄの立下がりまでの遅延２４を設けることにより、クロックφ１Ｄにより制御されたスイッチは常にクロックφ１により制御されたスイッチより後に「オフ」になる。スイッチ・オフ時の電荷注入量は、電圧に依存することが知られており、φ１により制御されたスイッチがグランドに接続されているため、このスイッチにおける電荷注入は等しく、電荷注入は全差動信号処理(fully-differential signal processing)により打ち消される。一方、クロックφ１Ｄにより制御されたスイッチの電荷注入は、キャパシタＣｒｐまたはＣｒｎの他端が開いているため、キャパシタＣｒｐまたはＣｒｎには注入されない。遅延２４が無い場合は、クロックφ１Ｄにより制御されたスイッチの電荷注入の差はＤＣオフセットを引き起こす。
【００１９】
ＤＣオフセットが遅延２４を用いて実質的に除去されたとしても、データ依存ローディングはさらに存在する。すなわち、回路１０ａの１ビットＤ／Ａ変換器に図４に示される４相クロックを用いた場合でも、積分器１２ａ内の差動増幅器の入力にオフセットが存在すると、基準電圧源Vref+ ／Vref- は１ビット・データに依存した電荷ローディングの影響を受ける。クロックφ２とφ２Ｄが高電圧値の間、キャパシタＣｒｐの電荷は、１ビット・データＹによって各々次式で表される。
【００２０】
【数１】
0003916721.tif 000004
【００２１】
ここで、＋Ｖofおよび−Ｖofは、図３に示される差動積分器(differential integrator) １２ａの入力端にあらわれるオフセット電圧である。積分器１２ａ内の差動増幅器では、主として製造上のバラツキ(manufacturing variations)のために入力ステージを完全に平衡に保つことはできない。積分器１２ａの２つの入力が互いに０入力信号に接続されると、出力は通常正または負電圧源のいずれかに飽和する。Ｖout を０へと戻すのに必要な入力電圧の差は入力オフセット電圧(input offset voltage)と呼ばれ、図３において＋Ｖofおよび−Ｖofで示されている。入力オフセット電圧を補正したとしても温度や時間と共にドリフト(drift) してしまう。入力オフセット電圧が存在する場合、キャパシタに保持される電荷は１ビット・データの状態Ｙ＝１またはＹ＝−１に依存する。このデータ依存をスイッチト・キャパシタの電荷依存性と呼び、この依存性は回路１０ａを制御する１ビット・データの関数である。スイッチト・キャパシタのデータ依存性は、次のサンプリング周期（すなわち、スイッチφ１Ｄおよびφ１が閉の間）で基準電圧源のデータ依存した電荷ローディングに変換される。
【００２２】
４相クロックは、ＤＣオフセットを防ぐための遅延２４があってもなお基準電圧源へのデータ依存ローディングを引き起こす。１ビット・データの値( Ｙ＝１またはＹ＝−１) への依存性は、基準電圧源における重要な問題の原因となる。これらの問題は主にVref変調として存在する。量子化雑音が存在する高周波端に近いサンプリング周波数ｆｓの半分の交流成分によるVrefの変調は、デルタ−シグマ変調器の高域の量子化雑音を通過帯域へ移動させる。入力電圧Ｖinが正確にフルスケール入力の範囲の中間にある場合は、１ビット・データ値Ｙのデューティ比(duty cycle)は５０％であり、周波数成分はｆｓ／２に近い。したがって、基準電圧Vrefの１ビット・データ依存した電荷ローディングはVrefをｆｓ／２で変調することを意味する。Vrefのデータ依存ローディングを最小化して帯域内雑音の増加を防ぐことが重要である。交流成分を基準電圧源に有することの問題は、以下の論文に記述されている：S.Harris著 "How to Achieve Optimum Performance from Delta-Sigma A/D and D/A Converters（デルタ−シグマＡ／Ｄ変換器およびＤ／Ａ変換器の最適動作を達成する方法）", J. Audio Eng., Soc.,  Vol. 41, No. 10 (October 1993), pp. 782-790 (ここで参照することにより本明細書の一部を構成する) 。
【００２３】
【発明が解決しようとする課題】
データ依存ローディングを基準電圧源から取り去る試みは、ほとんど失敗してきた。図５は、２つのオーバラップを用いる４相クロックの別のシーケンスを示す。オーバラップ２６はφ１Ｄとφ２との間のオーバラップであり、オーバラップ２８はφ１とφ２Ｄとの間のオーバラップである。図５の４相クロック、すなわち２つのオーバラップ２６と２８の必要性は、特開平１−４９３１１号に示されている（ここで参照することにより本明細書の一部を構成する) 。オーバラップ２６の存在は、基準電圧源のデータ依存ローディングを引き起こす。Ｙ＝−１の場合、スイッチト・キャパシタＣｒｐのオーバラップ２６における電荷は（Vref+   −  ＋Ｖof）  ×  Ｃｒｐに等しい。逆に、Ｙ＝１の場合、スイッチト・キャパシタＣｒｐのオーバラップ２６における電荷は（Vref+   −  −Ｖof）  ×  Ｃｒｐに等しい。
【００２４】
図５の４相クロックでは、基準電圧源はオーバラップ２６の結果として１ビット・データに依存した変調を受ける。したがって、４相クロックの利点を有するクロック・シーケンスであって基準電圧源上のデータ依存ローディングを引き起こさないクロック・シーケンスが所望されている。
【００２５】
【課題を解決するための手段】
上で略述された問題は、本発明のスイッチト・キャパシタ回路により解決されている。本発明のスイッチト・キャパシタ回路は、デルタ−シグマ変調器のフロント−エンドを構成し、アナログ入力信号をサンプルする。さらに、このスイッチト・キャパシタ回路はＤ／Ａ変換器として用いることができる。Ｄ／Ａ変換器の出力は、サンプルされたアナログ信号と積分器の入力端で加算される。積分器の出力は量子化器へ送られ、その出力はスイッチト・キャパシタ回路内のスイッチを制御するディジタル・データとして表される。このデルタ−シグマ変調器はアナログ入力信号を変換するのに用いられ、オーバサンプリング変調器またはデルタ−シグマ変調器に分類される。基準電圧源のデータ依存ローディング問題は本発明のスイッチト・キャパシタ回路、４相クロックのシーケンスを用いることにより避けられる。
【００２６】
基準電圧源のデータ依存ローディングは、積分期間に続くサンプリング周期との間にクロックφ１とクロックφ２Ｄのオーバラップを使用することにより、除去できる。したがって、本発明はスイッチト・キャパシタ回路、特にＤ／Ａ変換器回路内のスイッチを開閉するのに用いられる制御クロック信号のシーケンスに関する。クロックφ１とクロックφ２Ｄがオーバラップすることにより、基準電圧源Vrefの次のサンプリングに先だってキャパシタの両端がグランドに接続され、データ依存した電荷はすべて放電される。したがって、基準電圧源Vrefはデータ依存した電荷を「見る」ことがないので、ディジタル・データ依存性は除去される。
【００２７】
概して、本発明はデルタ−シグマ変調器への適用を意図している。このデルタ−シグマ変調器は、基準電圧に接続されているスイッチト・キャパシタ積分器を含む。キャパシタはスイッチト・キャパシタ積分器内に構成される。このキャパシタは、基準電圧をクロック信号の第１サンプリング周期と第２サンプリング周期の各々でサンプリングする。キャパシタはまた、サンプルされた基準電圧をクロック信号の積分期間にキャパシタから放電するように構成される。キャパシタはさらに、両極板が積分期間後で、第２サンプリング前にグランドに接続される。デルタ−シグマ変調器はさらに、スイッチト・キャパシタ積分器からの出力を受けるように結合した量子化器を含む。
【００２８】
請求項１記載の発明は、キャパシタの両端が第１および第２のスイッチ手段を介してそれぞれ入力端および出力端に接続されると共に、前記キャパシタの両端が第３および第４のスイッチ手段を介してそれぞれ第１および第２のグランド電位に接続され、前記第１および第３のスイッチ手段により前記入力端からの電荷をサンプルし、前記第２および第４のスイッチ手段により前記出力端に前記サンプルされた電荷を放電するスイッチト・キャパシタ回路において、前記第２のスイッチ手段が開の状態中に、前記第３のスイッチ手段が開から閉へ状態遷移した後に前記第１のスイッチ手段が開から閉へ状態遷移し、次に前記第３のスイッチ手段が閉から開へ状態遷移した後に前記第１のスイッチ手段が閉から開へ状態遷移することにより、前記入力端からの電荷をサンプルし、更に、前記第１のスイッチ手段が開の状態中に、前記第２のスイッチ手段が開から閉へ状態遷移した後に前記第４のスイッチ手段が開から閉へ状態遷移し、次に前記第２のスイッチ手段が閉から開へ状態遷移した後に前記第４のスイッチ手段が閉から開へ状態遷移することにより、前記出力端に前記サンプルされた電荷を放電し、前記第２のスイッチ手段は、前記第１のスイッチ手段が閉から開へ状態遷移した後に、開から閉へ状態遷移し、且つ、前記第４のスイッチ手段は、前記第３のスイッチ手段が開から閉へ状態遷移した後に、閉から開へ状態遷移する。
【００２９】
請求項２記載の発明は、請求項１において、前記第１、第２、第３および第４のスイッチ手段は、それぞれ第１、第２、第３および第４のクロック信号により開閉状態が制御されることができる。
【００３０】
請求項３記載の発明は、請求項１または２に記載のスイッチト・キャパシタ回路において、前記第２のスイッチ手段と前記キャパシタの一方の端子との間に第５のスイッチ手段を有し、前記第５のスイッチ手段は前記第２のスイッチ手段が閉の状態中に特定のディジタル信号により閉または開のいずれかの状態に制御されることができる。
【００３１】
請求項４記載の発明は、請求項３に記載のスイッチト・キャパシタ回路を複数設け、前記スイッチト・キャパシタ回路の前記第２のスイッチ手段と前記第５のスイッチ手段との接続点同士を接続し、且つ前記第２のスイッチを共有化すると共に、前記スイッチト・キャパシタ回路の入力端に異なる電位の電圧源が接続されているスイッチト・キャパシタ回路である。
【００３２】
請求項５記載の発明は、請求項１または２に記載のスイッチト・キャパシタ回路において、キャパシタの一方の端子が前記第２のスイッチ手段を介して第１の出力端に接続されていると共に第６のスイッチ手段を介して第２の出力端に接続され、前記第２のスイッチ手段と前記キャパシタの一方の端子との間に第５のスイッチ手段と前記第６のスイッチ手段と前記キャパシタの一方の端子との間に第７のスイッチ手段とを有し、前記第５及び第７のスイッチ手段は前記第２及び第６のスイッチ手段が閉の状態中に特定のディジタル信号により閉または開のいずれかの状態に制御され、前記第２または第６のスイッチ手段の一方を閉状態にすることにより前記キャパシタにサンプルされた電荷を前記第１または第２の出力端のいずれか一方に放電することができる。
【００３３】
請求項６記載の発明は、請求項５に記載された第１および第２のスイッチト・キャパシタ回路を並列に設け、前記第１および第２のスイッチト・キャパシタ回路の入力端がそれぞれ第１および第２の入力端に接続されると共に、前記第１および第２のスイッチト・キャパシタ回路の前記第２のスイッチ手段と前記第５のスイッチ手段との接続点同士を接続し、前記第６のスイッチ手段と前記第７のスイッチ手段との接続点同士を接続し、且つ前記第２及び第６のスイッチを共有化すると共に、前記第１および第２の入力端に異なる電位の電圧源が接続されているスイッチト・キャパシタ回路である。
【００３４】
請求項７記載の発明は、２つのアナログ入力電圧源が第１および第２の入力端に接続された請求項６記載の第１および第２のスイッチト・キャパシタ回路と、相補的な２つの入力端を備えており、前記第１のスイッチト・キャパシタ回路の第１の出力端および前記第２のスイッチト・キャパシタ回路の第２の出力端が一方の入力端に接続され、前記第１のスイッチト・キャパシタ回路の第２の出力端および前記第２のスイッチト・キャパシタ回路の第１の出力端が他方の入力端に接続される全差動演算増幅器と、前記全差動演算増幅器の出力信号に関連する信号をディジタル信号に変換する量子化器とを備え、前記第５及び第７のスイッチ手段が前記ディジタル信号に基づく相補的なディジタル信号によってその開閉が制御されるデルタ−シグマ変調器である。
【００３５】
【発明の実施の形態】
本発明の目的および利点は以下の詳細な説明を読むことおよび添付図面への参照により明らかとなる。
【００３６】
なお、本発明は種々の変更および代替の形態が可能であり、ここでの特定の実施の形態は図面上の例のために示されるものであって、詳細に説明される。しかし、ここでの図面および詳細な説明は本発明を開示された特定の形態に限定することを意図するものではなく、それどころか本発明は、特許請求の範囲に含まれるすべての変更、均等物を含むものであることを理解していただきたい。
【００３７】
図６から図８は、各々クロック・タイミング図、タイミング図を実現する回路例、およびこのタイミング図を用いるＡ／Ｄ変換器を示す図である。図６は本発明のクロック・シーケンスを示し、ここでオーバラップ３０が積分期間３２とサンプリング周期３４との間に挿入されている。積分期間３２では、スイッチト・キャパシタにサンプルされた基準電圧が積分器の入力部に放電される。この積分動作は、スイッチト・キャパシタに存在する電荷が放電されることにより行われ、この電荷は前のサンプリング周期３６で生じるものである。したがって積分期間３２はサンプリング周期３６と３４との間に設けられる。
【００３８】
図３および図６を組み合わせて参照すると、φ１と示されたスイッチとφ２Ｄと示されたスイッチは、φ１Ｄと示されたスイッチが閉じる前のオーバラップ３０の期間に閉じる。スイッチφ１とφ２Ｄが閉じることによりキャパシタＣｒｐのどのような残留電荷(residual charge) も完全に放電される。基準電圧源のサンプリングに先だって２つのキャパシタＣｒｐとＣｒｎから一切の残留電荷を除去することにより、一切のデータ依存ローディングを防ぐ。またオーバラップ３０によって、２つのキャパシタＣｒｐとＣｒｎの両極板が次のサンプリング・サイクル３４に先だって完全にグランドへ放電される。オーバラップ３０の必要な期間は、Ｃｒｐ／Ｃｒｎと関連するスイッチの抵抗のＲＣ時定数により決定される。
【００３９】
図３の回路１０ａは、ディジタル・データが３値（＋１、０、−１）の場合でもＤ／Ａ変換器動作を行うことができる。例えば、Ｙ＝＋１ではスイッチＹが閉じ、
【００４０】
【外３】
0003916721.tif 000005
【００４１】
が閉じる。さらに、
【００４２】
【外４】
0003916721.tif 000006
【００４３】
閉じない。この動作により３値のＤ／Ａ変換機能を実現する。このようなＤ／Ａ変換器では、Ｙ＝０では、キャパシタＣｒｐ、Ｃｒｎにサンプリングされた電荷が積分期間中に放電されないため残留電荷として残ってしまうことになる。したがって、図４のような従来方式の４相クロックでは基準電圧源はデータ依存した電荷ローディングの影響を受けてしまうことになる。図６の本発明のクロック・シーケンスにより、１ビット・データの場合と同じように３値データに依存したローディングを防ぐことができる。本発明によれば、図６中のオーバラップ３０により、積分期間中に放電されなかったＣｒｐ、Ｃｒｎの残留電荷は、次のサンプリングに先だってグランドに対して放電されるので、データ依存性をなくすことができる。
【００４４】
図７は、本発明のクロックφ１、φ１Ｄ、φ２、φ２Ｄを発生させる回路であり、反転および非反転状態のクロック信号ＣＬＫを入力する種々の論理ゲート４０ａ、４０ｂ、４０ｃおよび４０ｄが示されている。また、４０ａから４０ｄの各論理ゲートの一方は反転または非反転のＣＬＫ信号を入力し、他方は異なる論理ゲートからの遅延出力を入力する。遅延ブロック４２ａから４２ｉまでの遅延の量は、φ１Ｄの立ち上がりエッジがφ１から遅延し、φ２がφ１Ｄから遅延し、そしてφ２Ｄがφ２から遅延するというように選ばれる。論理ゲート４０ｅおよび４０ｆならびに遅延ブロック４２ｉおよび４２ｊにより、適当な遅延とデューティ比が提供される。さらにＣＬＫ信号は、論理結合されかつ遅延した信号をスイッチ４４ａから４４ｄにより選択するのに用いられる。図７の位相クロック発生回路３８は多くの方法で構成できる。
【００４５】
図８はＡ／Ｄ変換器４６を示す図である。Ａ／Ｄ変換器４６は加算ノード４８、積分器５０、量子化器５２、およびＤ／Ａ変換器５４を含む。図中、４８から５４はデルタ−シグマ変調器５６を表す。デルタ−シグマ変調器５６はフィードバック・ループを有しており、１ビット・データ５８の値はＤ／Ａ変換器５４を制御する。１ビット・データ５８は量子化器５２から高周波ｆｓのクロックで出力されている。１ビット・データ５８はＹ＝−１、Ｙ＝１を備えたディジタル値の列として表される。Ｙ値はVref+ またはVref- 電圧のいずれかが加算ノード４８へ供給されるかを決定する。
【００４６】
Ｄ／Ａ変換器５４はスイッチト・キャパシタ回路、たとえば図３の符号１０ａにより示されるような回路として表すことができる。Ｄ／Ａ変換器５４のＹ値ならびに図６に示される４相クロックによる制御によって、基準電圧源のデータ依存ローディングが実質的に除去されるという点で新規性を有するものである。
【００４７】
本開示についての利益を有する分野における当業者は、本発明がＡ／Ｄ変換器内に使用されるデルタ−シグマ変調器に応用が可能であると考えられる点を認めるであろう。さらにまた、記述された本発明の実施例は好適な実施の形態として得られるものであることも理解すべきである。種々の修正及び変更が本デルタ−シグマ変調器またはスイッチト・キャパシタ積分器に対してなされることが可能であり、次のサンプリングに先だってスイッチト・キャパシタに蓄えられたオフセット電圧を除去することができる。したがって、明細書および図面は限定的な意味にではなく説明上のものであると考えるべきである。
【００４８】
【発明の効果】
以上説明したように、本発明においては、基準電圧源のデータ依存ローディングを、積分期間に続くサンプリング周期との間にクロックφ１とクロックφ２Ｄのオーバラップを使用することにより、除去できる。
【００４９】
さらに、クロックφ１とクロックφ２Ｄがオーバラップすることにより、基準電圧源Vrefの次のサンプリングに先だってキャパシタの両端がグランドに接続され、データ依存した電荷はすべて放電することができる。したがって、基準電圧源Vrefはデータ依存した電荷を「見る」ことがないので、１ビット・データ依存性は除去することができる。
【図面の簡単な説明】
【図１】従来設計によるスイッチト・キャパシタ積分器の概略図である。
【図２】図１のスイッチト・キャパシタ積分器を制御するのに用いられる従来の２相クロックφ１とφ２のタイミング図である。
【図３】全差動積分器を用いた例示的スイッチト・キャパシタ積分器の説明図である。
【図４】図３のスイッチト・キャパシタ積分器を制御するのに用いられる従来の４相クロックφ１、φ１Ｄ、φ２、およびφ２Ｄのタイミング図である。
【図５】図３のスイッチト・キャパシタ積分器を制御するのに用いられる別の従来の４相クロックφ１、φ１Ｄ、φ２、およびφ２Ｄのタイミング図である。
【図６】図３のスイッチト・キャパシタ積分器を制御するのに用いられる本発明の４相クロックφ１、φ１Ｄ、φ２、およびφ２Ｄのタイミング図である。
【図７】本発明の４相クロックを発生させるクロック発生回路の実施例を示す概略図である。
【図８】本発明の４相クロックによるスイッチト・キャパシタ積分器を使用したＡ／Ｄ変換器のブロック図である。
【符号の説明】
１０，２０  スイッチト・キャパシタ回路
１２，５０  積分器
１４，１６，３４，３６  サンプリング周期
１８，３２  積分期間
２４  遅延
２６，２８，３０  オーバラップ
３８  例示的位相クロック発生回路
４６  Ａ／Ｄ変換器
４８  加算ノード
５２  量子化器
５４  Ｄ／Ａ変換器
５６  デルタ−シグマ変調器
５８  １ビット・データ・ストリーム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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