(57)【特許請求の範囲】
【請求項１】
半導体基板上の所定の領域にトンネル酸化膜、第１ポリシリコン膜、誘電体膜、第２ポリシリコン膜、タングステンシリサイド膜を積層して、フローティングゲートとコントロールゲートが積層されてなるスタックゲートを形成する段階と、
スパイクアニール法による急速熱窒化工程を行って前記タングステンシリサイド膜の表面を除いた前記スタックゲートの側面及び前記半導体基板上に窒化膜を形成する段階と、
不純物イオン注入工程を行って前記半導体基板上の所定の領域に接合領域を形成する段階とを含んでなることを特徴とするフラッシュメモリセルの製造方法。
【請求項２】
前記トンネル酸化膜は７５０〜８００℃の温度で湿式酸化工程で形成し、９００〜９１０℃の温度で窒素を用いて２０〜３０分間熱処理工程を行って形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項３】
前記第１ポリシリコン膜はＳｉＨ４ガスとＰＨ３ガス、或はＳｉ２Ｈ６ガスとＰＨ３ガスを用いて５００〜６２０℃の温度と０.１〜１Ｔｏｒｒの圧力で形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項４】
前記第１ポリシリコン膜は、ドープされたリンの濃度が１.０Ｅ２０〜３.０Ｅ２０ａｔｏｍｓ／ｃｃとなるように形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項５】
前記誘電体膜は下部酸化膜、窒化膜及び上部酸化膜を積層して形成したことを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項６】
前記下部酸化膜は８１０〜８５０℃の温度と１〜３Ｔｏｒｒの圧力でＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＮ２Ｏガス、或はＤＣＳガスとＮＯガスをソースガスとして用いたＬＰＣＶＤ法で形成したことを特徴とする請求項５記載のフラッシュメモリセルの製造方法。
【請求項７】
前記上部酸化膜は８１０〜８５０℃の温度と１〜３Ｔｏｒｒの圧力でＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＮ２Ｏガス、或はＤＣＳガスとＮＯガスをソースガスとして用いたＬＰＣＶＤ法で形成したことを特徴とする請求項５記載のフラッシュメモリセルの製造方法。
【請求項８】
前記第２ポリシリコン膜は５３０〜５５０℃の温度と１Ｔｏｒｒ以下の圧力でＳｉＨ４ガスまたはＳｉ２Ｈ６ガスとＰＨ３ガスを用いたＬＰＣＶＤ法で形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項９】
前記急速熱窒化工程は９００〜１０００℃の温度と１〜５Ｔｏｒｒの圧力で行うことを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１０】
前記急速熱窒化工程は１００〜１５０℃／ｓｅｃのスパイクアニールを用いて行うことを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【請求項１１】
前記窒化膜は５０Å以下の厚さに形成することを特徴とする請求項１記載のフラッシュメモリセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリセルの製造方法に関し、特に、半導体基板上の所定の領域に、フローティングゲート及びコントロールゲートが積層されてなるスタックゲートを形成した後、急速熱窒化工程を行ってスタックゲートの側面及び半導体基板上に窒化膜を形成することにより、リテンション特性を向上し且つしきい値電圧調節イオンの移動を防止することが可能なフラッシュメモリセルの製造方法に関する。
【０００２】
【従来の技術】
フローティングゲートとコントロールゲートが誘電体膜によって絶縁されたゲート構造を有するフラッシュメモリ素子は、ホットキャリアインジェクション(hot carrier injection)を用いてフローティングゲートに電荷を蓄える。ところで、ポリシリコン膜で形成されるフローティングゲートは、広範囲の温度変化と動作電圧によって、蓄えられた電荷の保全を維持することが不可能なリテンションフェール(retention fail)問題を誘発する。リテンションフェールは、主に酸化膜の欠陥によって誘発されるが、酸化膜の欠陥は、主に界面障壁(interface barrier)の高さ減少による電子漏れによって発生する。また、電子漏れは電極を形成するためのエッチング工程以後に誘電体膜として使用されるＯＮＯ膜のエッチング損傷によって主に発生する。そして、酸化工程を行った後、接合領域を形成するためのイオン注入工程を行う。ところで、イオン注入工程を行う際、電極の全面に形成された酸化膜へのイオン注入によるドーパントチャージによってゲート酸化膜の質が低下する。また、酸化工程によって接合領域が増加することにより、多量のホットキャリアインジェクションを用いてプログラムを行うフラッシュメモリ素子におけるプログラム速度の低下とセル電流の減少が発生する。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、リテンション特性を向上させることが可能なフラッシュメモリセルの製造方法を提供することにある。
【０００４】
本発明の他の目的は、プログラム速度及びセル電流が減少しないフラッシュメモリセルの製造方法を提供することにある。
【０００５】
本発明のさらに他の目的は、しきい値電圧調節イオンの移動を防止して、しきい値電圧が変化しないようにするフラッシュメモリセルの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明は、半導体基板上の所定の領域にトンネル酸化膜、第１ポリシリコン膜、誘電体膜、第２ポリシリコン膜、タングステンシリサイド膜を積層して、フローティングゲートとコントロールゲートが積層されてなるスタックゲートを形成する段階と、スパイクアニール法による急速熱窒化工程を行って前記タングステンシリサイド膜の表面を除いた前記スタックゲートの側面及び前記半導体基板上に窒化膜を形成する段階と、不純物イオン注入工程を行って前記半導体基板上の所定の領域に接合領域を形成する段階とを含むフラッシュメモリセルの製造方法を提案する。
【０００７】
本発明に係るフラッシュメモリセルの製造方法は、半導体基板上の所定の領域にトンネル酸化膜、第１ポリシリコン膜、誘電体膜、第２ポリシリコン膜、タングステンシリサイド膜を積層して、フローティングゲートとコントロールゲートが積層されてなるスタックゲートを形成する段階と、急速熱窒化工程を行って前記スタックゲートの側面及び前記半導体基板上に窒化膜を形成する段階と、不純物イオン注入工程を行って前記半導体基板上の所定の領域に接合領域を形成する段階とを含んでなることを特徴とする。
【０００８】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【０００９】
図１（ａ）〜図１（ｃ）は 本発明に係るフラッシュメモリセルの製造方法を説明するために順次示す素子の断面図である。
【００１０】
図１（ａ）を参照すると、半導体基板１１上の所定の領域に素子分離膜１２を形成してアクティブ領域及びフィールド領域を確定する。半導体基板１１にトリプルウェルを形成するための不純物イオン注入工程を行った後、しきい値電圧を調節するための不純物イオン注入工程を行う。全体構造上にトンネル酸化膜１３及び第１ポリシリコン膜１４を形成した後、フローティングゲートマスクを用いたリソグラフィ工程及びエッチング工程によって第１ポリシリコン膜１４及びトンネル酸化膜１３をパターニングする。全体構造上に誘電体膜１５を形成した後、その上に第２ポリシリコン膜１６及びトンネル酸化膜１７を形成する。次に、コントロールゲートマスクを用いたリソグラフィ工程及びエッチング工程によってタングステンシリサイド膜１７、第２ポリシリコン膜１６、誘電体膜１５、第１ポリシリコン膜１４及びトンネル酸化膜１３をパターニングする。これにより、フローティングゲートとコントロールゲートが積層されてなるスタックゲートが形成される。上記において、トンネル酸化膜１３は７５０〜８００℃の温度で湿式酸化工程で形成し、９００〜９１０℃の温度で窒素Ｎ２を用いて２０〜３０分間熱処理工程を行って形成する。また、第１ポリシリコン膜１４はＳｉＨ４ガスとＰＨ３ガス、或いはＳｉ２Ｈ６ガスとＰＨ３ガスを用いて５００〜６２０℃程度の温度と０.１〜１Ｔｏｒｒの圧力で形成し、リン（Ｐ）の濃度が１.０Ｅ２０〜３.０Ｅ２０ａｔｏｍｓ／ｃｃ程度となるように形成する。そして、誘電体膜１５は下部酸化膜、窒化膜及び上部酸化膜が積層されてなるＯＮＯ構造で形成する。下部酸化膜及び上部酸化膜は８１０〜８５０℃の温度と１〜３Ｔｏｒｒの圧力でＤＣＳ（ＳｉＨ２Ｃｌ２）ガスとＮ２Ｏガス、或いはＤＣＳガスとＮＯガスをソースガスとして用いたＬＰＣＶＤ法で蒸着する。窒化膜は８１０〜８５０℃の温度と１〜３Ｔｏｒｒの圧力でＳｉ３Ｎ４ガス及びＮ２Ｏガス、或いはＳｉ３Ｎ４ガス及びＮＯガスをソースガスとして用いたＬＰＣＶＤ法で蒸着する。一方、第２ポリシリコン膜１６は５３０〜５５０℃の温度と１Ｔｏｒｒ以下の圧力でＳｉＨ４またはＳｉ２Ｈ６などのシリコンソースガスとＰＨ２ガスを用いたＬＰＣＶＤ法で蒸着する。
【００１１】
図１（ｂ）を参照すると、急速熱窒化工程を行ってスタックゲートの側面と半導体基板１１上に窒化膜１８を形成する。この際、タングステンシリサイド膜１７には窒化膜１８を形成しない。急速熱窒化工程は９００〜１０００℃の温度と５〜１０Ｔｏｒｒの圧力で窒素ソースがポリシリコンの側面に及ぼすダメージを最小化するために、平均自由行程(mean free pass)が最小化されるように多量の窒素を流して行う。一方、急速熱窒化工程は、上昇温度比率に対する熱効果(thermal effect)を最小化するために１００〜１５０℃／ｓｅｃのスパイクアニールを用いて行う。この際、窒化膜は５０Åの厚さを超えないようにする。
【００１２】
図１（ｃ）を参照すると、不純物イオン注入工程を行って半導体基板１１上の所定の領域に接合領域１９を形成する。接合領域１９を形成するための不純物イオン注入工程は、砒素ＡｓまたはリンＰを用いて実施する。この際、前記不純物イオン注入工程は、多量のセル電流を得るために深い接合を要求することにより、砒素の場合には２０〜５０ＫｅＶのエネルギー、リンの場合には１５〜４０ＫｅＶのエネルギーで実施し、ポリシリコン膜側面のイオン注入による損傷を防止するために０°の傾斜をもって実施する。
【００１３】
【発明の効果】
上述したように、本発明によれば、急速熱窒化工程を行ってゲート電極を形成するためのエッチング工程で発生したエッチング損傷を最小化することができ、急速熱窒化工程を行ってファーネスのような長時間の後続熱工程で発生するしきい値電圧イオンが熱によって変化することを防止することができる。また、急速熱窒化工程を行ってゲート電極の側面及び半導体基板上に窒化膜を形成することにより、不純物イオン注入工程を行う際、既存の誘電体膜を構成する下部及び上部酸化膜と再酸化膜との間に発生したポリシリコン側面の酸化膜の質低下を防止することができるため、リテンション特性を向上させることができる。一方、接合領域を形成するための不純物イオン注入工程を行う際、一般的な酸化工程で形成されたゲート電極周囲の酸化膜へのイオン注入によって発生するゲート電極の質低下を障壁層として作用する薄い窒化膜を形成して防止することができ、急速熱窒化工程で工程時間を短縮することができる。
【図面の簡単な説明】
【図１】図１（ａ）〜図１（ｃ）は本発明に係るフラッシュメモリセルの製造方法を説明するために順次示す素子の断面図である。
【符号の説明】
１１  半導体基板
１２  素子分離膜
１３  トンネル酸化膜
１４  第１ポリシリコン膜
１５  誘電体膜
１６  第２ポリシリコン膜
１７  タングステンシリサイド膜
１８  窒化膜
１９  接合領域
【図１】
0003994049.tif 000002