(57)【特許請求の範囲】
【請求項１】
装置外部から入力したＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  ＮＥＴｗｏｒｋ）／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）高速伝送信号から低速伝送信号を取り出すデータ受信回路であって、
前記高速伝送信号を入力して記憶する記憶手段と、
前記記憶手段からデータを読み出すための第１の読み出しクロックを、装置外部からのマスタークロックを前記低速伝送信号に用いるクロック信号の周波数に分周することで生成する第１のクロック生成手段と、
前記記憶手段への書き込みクロックと、基準オシレータからの基準クロックとを入力し、前記書き込みクロックと後記第２のクロック生成手段の動作クロックの位相を比較し、比較結果から前記基準オシレータからの基準クロックを使って位相制御を行うことで第２の読み出しクロックを生成する第２のクロック生成手段と、
前記第１のクロック生成手段からの前記第１の読み出しクロックと、前記第２のクロック生成手段からの第２の読み出しクロックとを入力し、制御手段からの指示に基づいて前記記憶手段の読み出しクロックを選択し出力する選択手段と、
前記記憶手段へのデータの書き込みタイミングと読み出しタイミングとを監視し、書き込みタイミングに対する読み出しタイミングにずれが生じた場合に、異常を通知する位相監視手段と、
前記位相監視手段より異常を通知されると、前記記憶手段の読み出しクロックを前記第１の読み出しクロックから前記第２の読み出しクロックに変更するよう指示を出す前記制御手段と、
を有することを特徴とするデータ受信回路。
【請求項２】
前記位相監視手段は、
前記記憶手段への書き込みクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、読み出しクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスとの位相差が所定の基準値よりも大きい場合や小さい場合に、計数手段の計数値を加算し、該計数値を前記制御手段に通知することを特徴とする請求項１記載のデータ受信回路。
【請求項３】
前記データ受信回路は、
装置外部からの前記高速伝送信号を入力し、前記マスタークロックから生成される装置内クロックを用いて、ＳＯＮＥＴ／ＳＤＨフレームフォーマットのオーバヘッド部分のみクロックがない歯抜けクロックと、前記オーバヘッド部分のデータを取り除いたデータを生成して出力し、前記歯抜けクロックを前記記憶手段の書き込みクロックとして、前記オーバヘッド部分のデータを取り除いたデータを前記記憶手段に書き込む分離手段を有することを特徴とする請求項１または２記載のデータ受信回路。
【請求項４】
前記第２のクロック生成手段は、ＤＰＬＬ（ＤｉｇｉｔａｌＰｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路であることを特徴とする請求項１から３の何れか一項に記載のデータ受信回路。
【請求項５】
装置外部から入力したＳＯＮＥＴ／ＳＤＨ高速伝送信号から低速伝送信号を取り出すデータ受信回路のデータ受信方法であって、
前記高速伝送信号を記憶した記憶手段からデータを読み出すための第１の読み出しクロックを、装置外部からのマスタークロックを前記低速伝送信号に用いるクロック信号の周波数に分周することで生成する第１のクロック生成工程と、
前記記憶手段への書き込みクロックと、基準オシレータからの基準クロックとを入力し、後記第２の読み出しクロックを生成する生成手段の動作クロックと前記書き込みクロックとの位相を比較し、比較結果から前記基準オシレータからの基準クロックを使って位相制御を行うことで第２の読み出しクロックを生成する第２のクロック生成工程と、
前記記憶手段からデータを読み出すための読み出しクロックを前記第１の読み出しクロックと、前記第２の読み出しクロックとで選択する選択工程と、
前記選択工程にて選択された読み出しクロックを用いて前記記憶手段からデータを読み出す読み出し工程と、
前記記憶手段へのデータの書き込みタイミングと読み出しタイミングとを監視し、書き込みタイミングに対する読み出しタイミングにずれが生じた場合に、異常を通知する位相監視工程と、を有し、
前記選択工程は、前記位相監視工程より異常を通知されると、前記記憶手段の読み出しクロックを前記第１の読み出しクロックから前記第２の読み出しクロックに切り替えることを特徴とするデータ受信方法。
【請求項６】
前記位相監視工程は、
前記記憶手段への書き込みクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、読み出しクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスとの位相差が所定の基準値よりも大きい場合や小さい場合に、計数手段の計数値を加算し、該計数値を所定の閾値と比較することで異常を検出することを特徴とする請求項５記載のデータ受信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスタークロックを用いた完全同期ネットワークを構築している光伝送通信装置のデータ受信回路、及びこのデータ受信回路のデータ受信方法に関する。
【０００２】
【従来の技術】
５１．８４Ｍｂ／ｓ以上のＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  ＮＥＴｗｏｒｋ）／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）高速伝送信号を低速伝送信号にデスタッフするために、デスタッフ部にリタイミングクロック生成機能を持たせる構成が取られている。
【０００３】
図４を参照しながら従来のデータ受信回路の構成及び動作を説明する。
図４に示されるようにデータ受信回路は、高速伝送信号の分離処理（Ｄｅｍｕｌｔｉｐｌｅｘ処理）を外部のマスタークロックから供給された装置内クロック信号を用いて行うＤＭＵＸ部１０と、ＤＭＵＸ部１０から出力されたクロック、及びデータを入力し、デスタッフ処理を行い、平滑化されたクロック、データを生成するデスタッフ部１１と、デスタッフ部１１からの平滑化されたクロック、データによりバイポーラ信号からユニポーラ信号への信号変換を行うＵ／Ｂ部１２とを有している。
【０００４】
また、デスタッフ部１１には、装置内クロック信号から低速伝送信号に用いるクロック信号の周波数に分周したリタイミングクロックを生成するリタイミングクロック生成部１３と、リタイミングクロックを読み出しクロックとして、ＤＭＵＸ部から入力し保持していたデータを出力するバッファメモリ１４とを有する。
【０００５】
このようなリタイミングバッファ方式は、一般的にＩＴＵ−Ｔ  Ｇ．８１３、ＩＴＵ−Ｔ  Ｇ．８２３の低速伝送信号２．０４８Ｍｂ／ｓジッタ規格、及びワンダ規格に準拠するために用いられている方式であり、当然、バイトスタッフが起きない想定である。
【０００６】
【発明が解決しようとする課題】
しかしながら、実質はバイトスタッフィングを用いたＡＵ／ＴＵポインタ操作が行われることもあり、また、マスタークロックには障害、品質劣化等も考えられる。ＳＯＮＥＴ／ＳＤＨ網においては、高速側信号の周波数を調整するために、データ送信側でスタッフパルスを挿入（スタッフ）し、挿入したスタッフパルスをデータ受信側で除去（デスタッフ）する。このポインタ操作を行う結果として位相ギャップが発生する。
【０００７】
これらによって低速伝送信号がスリップ（入出力データ速度のずれによる位相変動によって入力データの２度読み又は欠落を招く現象）するのは避けられず、低速伝送信号断となる可能性もある。この低速伝送信号断は、上記構成のデータ受信回路では、マスタークロックを修復するしか方法がなく、長期間にわたり低速伝送信号断が継続してしまう。
【０００８】
本発明は上記事情に鑑みてなされたものであり、マスタークロックの障害発生時の低速伝送信号断を回避することができるデータ受信回路、データ受信方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
係る目的を達成するために請求項１記載の発明は、装置外部から入力したＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  ＮＥＴｗｏｒｋ）／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）高速伝送信号から低速伝送信号を取り出すデータ受信回路であって、高速伝送信号を入力して記憶する記憶手段と、記憶手段からデータを読み出すための第１の読み出しクロックを、装置外部からのマスタークロックを低速伝送信号に用いるクロック信号の周波数に分周することで生成する第１のクロック生成手段と、記憶手段への書き込みクロックと、基準オシレータからの基準クロックとを入力し、書き込みクロックと後記第２のクロック生成手段の動作クロックの位相を比較し、比較結果から基準オシレータからの基準クロックを使って位相制御を行うことで第２の読み出しクロックを生成する第２のクロック生成手段と、第１のクロック生成手段からの第１の読み出しクロックと、第２のクロック生成手段からの第２の読み出しクロックとを入力し、制御手段からの指示に基づいて記憶手段の読み出しクロックを選択し出力する選択手段と、記憶手段へのデータの書き込みタイミングと読み出しタイミングとを監視し、書き込みタイミングに対する読み出しタイミングにずれが生じた場合に、異常を通知する位相監視手段と、位相監視手段より異常を通知されると、記憶手段の読み出しクロックを第１の読み出しクロックから第２の読み出しクロックに変更するよう指示を出す制御手段と、を有することを特徴とする。
【００１０】
請求項２記載の発明は、請求項１記載の発明において、位相監視手段は、記憶手段への書き込みクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、読み出しクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスとの位相差が所定の基準値よりも大きい場合や小さい場合に、計数手段の計数値を加算し、該計数値を制御手段に通知することを特徴とする。
【００１１】
請求項３記載の発明は、請求項１または２記載の発明において、データ受信回路は、装置外部からの高速伝送信号を入力し、マスタークロックから生成される装置内クロックを用いて、ＳＯＮＥＴ／ＳＤＨフレームフォーマットのオーバヘッド部分のみクロックがない歯抜けクロックと、オーバヘッド部分のデータを取り除いたデータを生成して出力し、歯抜けクロックを記憶手段の書き込みクロックとして、オーバヘッド部分のデータを取り除いたデータを記憶手段に書き込む分離手段を有することを特徴とする。
【００１２】
請求項４記載の発明は、請求項１から３の何れか一項に記載の発明において、第２のクロック生成手段は、ＤＰＬＬ（Ｄｉｇｉｔａｌ  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路であることを特徴とする。
【００１３】
請求項５記載の発明は、装置外部から入力したＳＯＮＥＴ／ＳＤＨ高速伝送信号から低速伝送信号を取り出すデータ受信回路のデータ受信方法であって、高速伝送信号を記憶した記憶手段からデータを読み出すための第１の読み出しクロックを、装置外部からのマスタークロックを低速伝送信号に用いるクロック信号の周波数に分周することで生成する第１のクロック生成工程と、記憶手段への書き込みクロックと、基準オシレータからの基準クロックとを入力し、後記第２の読み出しクロックを生成する生成手段の動作クロックと書き込みクロックとの書き込みクロックと第２の読み出しクロックの位相を比較し、比較結果から基準オシレータからの基準クロックを使って位相制御を行うことで第２の読み出しクロックを生成する第２のクロック生成工程と、記憶手段からデータを読み出すための読み出しクロックを第１の読み出しクロックと、第２の読み出しクロックとで選択する選択工程と、選択工程にて選択された読み出しクロックを用いて記憶手段からデータを読み出す読み出し工程と、記憶手段へのデータの書き込みタイミングと読み出しタイミングとを監視し、書き込みタイミングに対する読み出しタイミングにずれが生じた場合に、異常を通知する位相監視工程と、を有し、選択工程は、位相監視工程より異常を通知されると、記憶手段の読み出しクロックを第１の読み出しクロックから第２の読み出しクロックに切り替えることを特徴とする。
【００１４】
請求項６記載の発明は、請求項５記載の発明において、位相監視工程は、記憶手段への書き込みクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、読み出しクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスとの位相差が所定の基準値よりも大きい場合や小さい場合に、計数手段の計数値を加算し、該計数値を所定の閾値と比較することで異常を検出することを特徴とする。
【００１５】
【発明の実施の形態】
次に、添付図面を参照しながら本発明のデータ受信回路、データ受信方法に係る実施の形態を詳細に説明する。図１〜図３を参照すると本発明のデータ受信回路、データ受信方法に係る実施の形態が示されている。
【００１６】
まず、図１を参照しながら本発明に係る実施形態の構成について説明する。本発明に係る第１の実施形態は、図１に示されるようにＤＭＵＸ部１、デスタッフ部２、Ｕ／Ｂ部３、位相監視部６、装置制御部９を有している。また、デスタッフ部２には、バッファメモリ４、ＤＰＬＬ（Ｄｉｇｉｔａｌ  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）５、リタイミングクロック生成部７、クロック切替部８を有している。
【００１７】
ＤＭＵＸ部１は、光伝送通信装置外部からの主に５１．８４Ｍｂ／ｓ以上のＳＯＮＥＴ／ＳＤＨ高速伝送信号と、外部マスタークロックから供給された装置内クロック信号とを入力する。ＤＭＵＸ部１は、入力した高速伝送信号の分離処理（Ｄｅｍｕｌｔｉｐｌｅｘ処理）を装置内クロック信号を用いて行う。この分離処理によって、図２（Ａ）に示されたＳＯＮＥＴ／ＳＤＨフレームフォーマットのオーバヘッド部分のみクロックがない歯抜けクロックと、図２（Ｂ）に示されたオーバヘッド部分のデータを取り除いたデータ（オーバヘッド部分には空のデータが存在する、ペイロード部分だけのデータ）を生成する。
【００１８】
デスタッフ部２は、ＤＭＵＸ部１から出力されるオーバヘッド部分のみクロックがない歯抜けクロック、及びオーバヘッド部分のデータを取り除いたデータと、基準オシレータ（以下、基準ＯＳＣと略す）からのクロックと、マスタークロック信号から生成された装置内クロック信号と、を入力して、デスタッフ処理を行う。デスタッフ処理により、平滑化されたクロック及びデータを生成する。
【００１９】
Ｕ／Ｂ部３は、デスタッフ部２からの平滑化されたクロック及びデータを用いてバイポーラ信号からユニポーラ信号への信号変換を行う。
【００２０】
また、デスタッフ部２内のバッファメモリ４は、ＤＭＵＸ部１から出力されたオーバヘッド部分のみクロックがない歯抜けクロックを書き込みクロック、オーバヘッド部分のデータを取り除いたデータを書き込みデータとして入力する。また、リタイミングクロック生成部７からのリタイミングクロック、またはＤＰＬＬ５からのＤＰＬＬクロックを読み出しクロックとしてデータを読み出す。
【００２１】
ＤＰＬＬ５は、ＤＭＵＸ部１からのオーバヘッド部分のみクロックがない歯抜けクロックと、基準ＯＳＣからの基準クロックとを入力して、書き込みクロック（歯抜けクロック）とＤＰＬＬクロックの位相を比較し、比較結果から基準ＯＳＣからの基準クロックを使って位相を制御することでＤＰＬＬクロックを生成する。
【００２２】
リタイミングクロック生成部７は、装置内クロック信号から低速伝送信号に用いるクロック信号の周波数に分周してリタイミングクロックを生成する。
【００２３】
クロック切替部８は、装置制御部９の制御により、バッファメモリ４の読み出しクロックを、ＤＰＬＬ５からのＤＰＬＬクロックと、リタイミングクロック生成部７からのリタイミングクロックとで切り替える。
【００２４】
位相監視部６の動作について図３を参照しながら説明する。
位相監視部６は、ライトクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、リードクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスの位相とを比較する。具体的には、ライトアドレスを分周して生成した判定信号の位相とリードアドレスの位相とを比較し、これらの位相が重なった場合にカウンタをカウントアップする。なお、判定信号は、図３に示されるようにライトアドレスの立ち上がりと共に立ち上がり、所定の間隔をおいて立ち下がるパルスと、このパルスの立ち下がりから所定の間隔をおいて立ち上がり、ライトアドレスの立ち上がりと共に立ち下がるパルスとからなる。また、カウンタのカウント値は装置制御部９に出力される。
【００２５】
図３に示すようにバイトスタッフィングによってライトクロックに位相ギャップができると（図３のライトクロックＢ）、リードアドレスの位相がライトアドレスの位相に対してずれることになり、ライトアドレスの位相とリードアドレスの位相とが近づいたり（図３のリードクロックＢ）、遠ざかったりする（図３のリードクロックＣ）。
【００２６】
装置制御部９は、位相監視部６からカウンタのカウント値を取得し、カウント値が閾値よりも大きくなった場合に、バッファメモリ４の読み出しクロックをリタイミングクロック生成部７のリタイミングクロックからＤＰＬＬ５のＤＰＬＬクロックに変更する指示を出す。また、装置制御部９は、光伝送通信装置全体のアラーム監視、状態変化の監視、コマンド実行制御等を行う。
【００２７】
次に、上記構成からなる本実施形態の動作手順について説明する。
光伝送通信装置外部から入力した５１．８４Ｍｂ／ｓ以上のＳＯＮＥＴ／ＳＤＨ高速信号は、ＤＭＵＸ部１で分離処理が施される。ＤＭＵＸ部１は、マスタークロックから供給された装置内クロック信号を用いて分離処理を行い、図２に示されたオーバヘッド部分のみクロックがない歯抜けクロックと、オーバヘッド部分のデータを取り除いたデータとを生成する。
【００２８】
ＤＭＵＸ部１で生成されたオーバヘッド部分のデータを取り除いたデータは、オーバヘッド部分のみクロックがない歯抜けクロックを書き込みクロックとしてバッファメモリ４に書き込まれる。
【００２９】
クロック切替部８は、マスタークロックに異常が発生していない通常状態においては、リタイミングクロック生成部７からのリタイミングクロックをバッファメモリ４の読み出しクロックとして出力する。
【００３０】
バッファメモリ４に書き込まれたデータは、リタイミングクロック生成部７からのリタイミングクロックを読み出しクロックとして読み出され、Ｕ／Ｂ部３でバイポーラ信号からユニポーラ信号に信号変換される。
【００３１】
また、位相監視部６は、バッファメモリ４へのデータの書き込みタイミングと読み出しタイミングとを常時監視している。位相監視部６は、書き込みクロックを分周することで生成したデータの書き込み開始位置を示すライトアドレスと、リードクロックを分周することで生成したデータの読み出し開始位置を示すリードアドレスの位相とを比較して、これらのパルスの位相が近づいたり、遠ざかった場合には、カウンタの値をカウントアップする。より具体的には、ライトアドレスを分周することで生成した、図３に示された判定信号を用いて、この判定信号の位相とリードアドレスの位相に重なり合う部分ができた場合に、カウンタをカウントアップする。カウンタのカウント値は、装置制御部９に出力される。
【００３２】
装置制御部９は、位相監視部６からカウンタのカウント値を取得し、カウント値が閾値よりも大きくなった場合に、バッファメモリ４の読み出しクロックをリタイミングクロック生成部７のリタイミングクロックからＤＰＬＬ５のＤＰＬＬクロックに変更する指示を出力する。
【００３３】
装置制御部９からの指示によりクロック切替部８は、バッファメモリ４の読み出しクロックを、リタイミングクロックからＤＰＬＬ５で生成されるＤＰＬＬクロックに切り替える。
【００３４】
このように本実施形態は、デスタッフ部２内のバッファメモリ４の書き込みタイミングと読み出しタイミングとを位相監視部６で監視し、カウント値を装置制御部９に送ることにより、装置制御部９では、スリップ障害が発生しているか否かが判断される。従って、スリップ障害が発生した場合には装置制御部９からクロック切替部８を制御し、リタイミングクロックからＤＰＬＬクロックへ即時に切り替えることで、低速伝送信号断を回避することができる。
【００３５】
なお、上述した実施形態は本発明の好適な実施の形態である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上述した実施形態では、低速伝送信号は２．０４８Ｍｂ／ｓとして説明しているが、１．５４４Ｍｂ／ｓのＤＳ１信号にも適用可能である。
【００３６】
【発明の効果】
以上の説明より明らかなように本発明は、記憶手段の書き込みタイミングと読み出しタイミングとを位相監視手段で監視し、計数値を制御手段に通知することにより、制御手段では、スリップ障害が発生しているか否かが判断される。従って、スリップ障害が発生した場合には制御手段から選択手段を制御し、第１の読み出しクロックから第２の読み出しクロックへ即時に切り替えることで、低速伝送信号断を回避することができる。
【図面の簡単な説明】
【図１】本発明に係る実施形態の構成を示すブロック図である。
【図２】ＤＭＵＸ部１の処理を説明するための図である。
【図３】位相監視部６の処理を説明するための図である。
【図４】従来のデータ受信回路の構成を示すブロック図である。
【符号の説明】
１  ＤＭＵＸ部
２  デスタッフ部
３  Ｕ／Ｂ部
４  バッファメモリ
５  ＤＰＬＬ
６  位相監視部
７  リタイミングクロック生成部
８  クロック切替部
９  装置制御部
【図１】
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【図２】
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【図３】
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【図４】
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