(57)【特許請求の範囲】
【請求項１】
互いに離れて配置された複数のシステム部分を有し、同期ディジタルシステムの動作速度を向上させ、少なくとも２つの該システム部分相互間でデータ伝達を可能にする方法であって、
基準周波数の基準信号を全ての前記システム部分に分配し、
各システム部分の内部クロック発振器から発せられる内部クロック信号の位相を、前記基準信号に合わせ、
前記少なくとも２つのシステム部分のうちの第１システム部分から第２システム部分へ伝達されるデータの時間遅れに依存した、該第２システム部分の該内部クロック信号の位相位置を、該第１システム部分の該内部クロック信号の位相位置に対応するよう、該時間遅れに基づいて調整し、該２つのシステム部分のそれぞれの前記内部クロック信号の位相を前記基準信号の位相に関係付け、２つのシステム部分の相互間でデータを伝達することを特徴とする方法。
【請求項２】
前記基準周波数は、各システム部分の前記内部クロック信号の周波数より低いことを特徴とする請求項１に記載の方法。
【請求項３】
システムの各システム部分の前記内部クロック信号の個々の位相位置は、該システムの構成が準備され、該システムが組み立てられた後は不変となるように調整されることを特徴とする請求項１または２に記載の方法。
【請求項４】
システムの各システム部分の前記内部クロック信号の個々の位相位置は、該システムが動作中に適応的に調整されることを特徴とする請求項１に記載の方法。
【請求項５】
同期ディジタルシステムの動作速度を向上させるデバイスであって、
互いに離れて配置された複数のシステム部分と、
基準周波数の基準信号を生成して、該基準信号を前記複数のシステム部分に送る基準周波数発振源と、
各システム部分毎のための内部クロック信号を発生する内部クロック発振器と、
各システム部分毎のため、前記基準周波数発振源と相互接続され、各システム部分の内部クロック発振器から発せられる内部クロック信号の位相を前記基準信号に合わせるクロック信号回路と、
少なくとも２つのシステム部分の相互間でデータを伝達する際、該２つのシステム部分のうちの第１システム部分から第２システム部分へ伝達されるデータの時間遅れに依存した、該第２システム部分の該内部クロック信号の位相位置を、該第１システム部分の該内部クロック信号の位相位置に対応するよう、該時間遅れに基づいて調整し、該２つのシステム部分のそれぞれの前記内部クロック信号の位相を前記基準信号の位相に関係付ける回路と、
を備えていることを特徴とするデバイス。
【請求項６】
前記内部クロック信号と前記基準信号とは、周波数が異なることを特徴とする請求項５に記載のデバイス。
【請求項７】
前記クロック信号回路は、当該システム部分に対する個別の、前記時間遅れに基づき調整された位相位置を書き込むことができるレジスタを有することを特徴とする請求項５または６に記載のデバイス。
【請求項８】
前記システム部分の少なくとも１つには、そのデータ入力端に少なくとも１つの調整可能な遅延回路が設けられることを特徴とする請求項５に記載のデバイス。
【請求項９】
少なくとも１つの他のシステム部分と通信を行う各システム部分の各クロック信号回路は、
前記基準周波数発振源に接続された入力端を有する制御可能な位相比較器と、
前記内部クロック信号の周波数と前記基準周波数の周波数との比を表す値Ｎで、該内部クロック信号の周波数を分周する分周回路と、
前記内部クロック信号の位相調整可能な位相調整手段とを備え、
前記分周回路と前記位相調整手段とは、前記内部クロック信号発振器と前記位相比較器の他の入力端との間に、前記内部クロック信号の位相を調整できるように接続されたことを特徴とする請求項５または６に記載のデバイス。
【請求項１０】
少なくとも１つの他のシステム部分と通信を行う各システム部分の各クロック信号回路は、
前記基準周波数発信源に接続された入力端を有する制御可能な位相比較器と、
前記内部クロック信号の周波数と前記基準周波数の周波数との比を表す値Ｎで、該内部クロック信号の周波数を分周する分周回路と、
前記内部クロック信号の位相調整可能な位相調整手段とを備え、
前記分周回路は、前記内部クロック発振器と前記位相比較器の他の入力端との間に、前記内部クロック信号の位相を調整できるように接続され、前記位相調整手段は、前記基準周波数発振源に接続された前記位相比較器の入力端に接続されることを特徴とする請求項５または６に記載のデバイス。
【請求項１１】
前記位相調整手段は、前記時間遅れに基づき調整された位相位置を書き込むことができるレジスタを有することを特徴とする請求項９または１０に記載のデバイス。
【請求項１２】
バンドパスまたはローパス型のフィルタが前記位相比較器と前記クロック信号発振器の位相調整入力端との間に接続されたことを特徴とする請求項９から１１のいずれか一項に記載のデバイス。
【請求項１３】
少なくとも１つのバッファメモリが前記システム部分のデータ入力端に接続され、これにより、当該システム部分の内部クロック信号と同期し、かつ位相が一致して、蓄積した入力信号を読み出すことを特徴とする請求項５に記載のデバイス。
【請求項１４】
少なくとも１つのバッファメモリは、前記システム部分のデータ出力端に接続され、これにより、当該システム部分が通信する他のシステム部分に適応したクロック信号と同期して、蓄積された信号が読み出されることを特徴とする請求項５に記載のデバイス。
【請求項１５】
前記バッファメモリは、通信する相手のシステム部分の内部クロック信号と異なる周波数の内部クロック信号が用いられるシステム部分にのみ設けることを特徴とする請求項１３または１４に記載のデバイス。
【発明の詳細な説明】
本発明は、請求の範囲１の前文に記載した型のプロセス、およびそのプロセスを実行するデバイスに関する。
例えばコンピュータのような大型の同期電気システムは、伝統的には、各々の所望の機能が逐次より小さい部分機能または動作に細分化されるように、構成されている。最終的に、各々１クロック周期内に実行することができる複数の動作の集合が得られる。その結果の後続の動作に対する伝達は、時間的には、同じクロック期間内に包含されるべきである。その代わりに当該伝達は後続のクロック期間内で実行することも可能であるが、この場合、そのシステムの性能は低下する。システムのすべての部分が同期して機能することを保証するためには、共通の基準信号すなわちクロック信号がシステム全体に分配される。この伝統的な構成は、そのシステムに対する上限の周波数が与えられ、この周波数はそのシステムの面積に反比例する、ということを意味する。
近年、システム性能の向上を可能とするために、より高い周波数（好ましくは数ＧＨｚのオーダー）の高速のシステムが熱望されている。この場合のクロックは、クロック信号の伝播時間がサイクル時間に比べて比較的短い或る伝播領域内で機能することができる。
３０ｃｍ×３０ｃｍの物理的なサイズを有するデジタルシステムの上限周波数を推定することは容易である。このようなシステムの例はポータブルＰＣ（パーソナルコンピュータ）であるが、本発明はコンピュータに限定されるものではなく、任意のデジタルシステムに適用できるものであることに留意されたい。誘電率ε＝５の回路基板上にシステムが組み立てられていると仮定すると、伝播速度は、ｖ＝ｃ／√ε（ここにｃは真空中の光の速度）となる。このとき、１つの隅にある１つの回路ブロックから真反対の隅にある回路ブロックまでの伝播時間は、導線が辺に沿って走るとすれば、Ｔｄ＝２Ｌ／ｖ（ここに、Ｌはシステムの辺の長さである）となる。この場合、Ｔｄは約４．５ｎｓである。あらゆるブロックに対して、現クロック周期の開始前に入力信号は安定であり、そのクロック周期内に動作が実行され次のブロックへ伝達されるものとする。この信号の伝播速度を考慮するだけで、クロック周期は約９ｎｓに制限されることになる。このことから、当該システムに対して、約１００ＭＨｚの最大理論クロック周波数が与えられる。この最大クロック周波数は、動作の実行に要する時間、部品の制限された駆動容量、ＲＣ遅延等によって１０〜４０ＭＨｚにまで低減させられることが屡々である。
構成部品は相当高い周波数（数ＧＨｚのオーダー）で動作可能であることが多いが、伝統的な構成方法および伝統的な想定の元では、その構成部品の性能には遙かに及ばないシステム性能となることが明らかである。
この問題は以前から知られており、その解決法が独国出願ＤＥ−Ａ１−４４    １２  ４１９において提案されている。これには、複数の部分回路に分割されうるシステムが開示されている。その各部分回路には少なくとも１個の信号バッファがある。この部分システムは、入力信号として基準クロック信号を受け、この基準クロック信号に同期したクロック信号に対する応答として駆動される直列接続部(sequentialconnection)を有する。この直列接続部からの出力信号は入力に帰還される。位相クロック接続により、タイミング信号は、クロック信号の位相制御を通して、直列接続部への基準クロック信号と同期化される。このことは、部分回路へクロック信号を直接与えるのが基準クロック信号源であり、位相シフトされるのが入力クロック信号である、ということを意味する。
位相ロックループ付きの自分自身のクロック信号発生器を内蔵した回路（例えば、内部レジスタを有するもの）が、米国特許ＵＳ−Ａ−５，２０４，５５５に開示されている。このクロック信号発生器は位相調整可能なものではない。このクロック信号発生器は、周囲から基準クロック信号を受けて、この基準クロック信号周波数をより高い（または低い）周波数に変換する。この構成の目的は、例えば内蔵のレジスタを周囲の回路よりも高速に動作することを可能とするためである。このような構成では位相シフト動作は不要である。
発明の目的
本発明の目的は、デジタルシステムの性能がそのシステムの構成部品の性能に近づくプロセスおよび／またはデバイスを提供することである。
本発明の他の目的は、大型のデジタルシステムにおいても、より高いクロック周波数で動作可能なプロセスおよび／またはデバイスを提供することである。
上述した目的は、主請求の範囲に記載された特徴を有する方法により実現される。本発明の他の特徴および他の改良、ならびにそのプロセスを実行するためのデバイスは、他の請求の範囲に記載されている。
したがって、本発明は、システム全体に対して同じ基準信号（例えばクロック信号）を共通の周波数基準としてシステムのあらゆる部分に分配するということを基本としている。しかしながら、その基準信号に対する共通の位相位置(common phase position)は存在しない。このことは、システム内には、基準信号がシステムの別の部分へ転送される転送時間に関する制限がないことを意味する。ただし、基準周波数の位相はそれ自体安定(phase-stable)である。基準周波数は、各部分のクロック周波数と同じである必要はなく、よって、高周波数である必要はなく、電力の要件、外乱に対する感度等のような多くの理由により、基準周波数は低い周波数のクロックとすることが適当である。しかしながら、各部分のクロック周波数は、基準信号の周波数の整数倍であることが望ましい。
回路基板、チップまたはチップの一部でありうるシステムの各部分には、位相ロックループ（ＰＬＬ）が備えられる。システムの各部分の位相位置は、その部分がその時点で通信しているシステムの部分との間で確実なポイント・ツー・ポイント通信が達成されるように、個別に調整可能である。簡単化のため、システム部分を以下ではブロックと呼ぶ。位相位置が調整可能であるべきポイント・ツー・ポイント接続の個数は、当該システムのブロック構造に依存する。
したがって、システムの構成部分は、お互いに対して整数個の周期の位相シフトをもって動作することが多いが、それらが相互に通信する際には同一の相対位相位置を有する。最初にデジタルシステムについて説明するとしても、アナログ的に動作するシステムも本発明に包含され、あるいは同様に、本システムは、例えばアナログセンサ信号のデジタル信号処理等を含むデジタルおよびアナログの両方の部分を有するハイブリッドシステムでもありうる。
接続が必要か否かに関わらずすべてのブロックが互いに接続されうるように構成されている従来のシステム構成と、本発明により形成されるシステム構成は異なる。本発明の方法が使用されるシステムの構成においては、異なるブロック間の通信チャンネルおよび協動関係は、システムの性能を最適化するためにシステム構成者が考慮しなければならない点である。
本発明による方法は、システムの各部分が非常に高いクロック周波数で動作することができる非常に大型のデジタルシステムの同期化を可能にする。しかし、基準信号は、好ましい、かなり低い周波数を有することができる。にもかかわらず、そのようなシステムは、数ＧＨｚのオーダー（例えば１〜５ＧＨｚ）のクロック周波数で同期的に動作することができる。従来使用されている方法は、今日では、システムのクロック周波数を約１０〜４０ＭＨｚに制限してしまう。本発明の原理を用いて構成されたシステムは、例えば、デジタルチップの製造と同じ基本技術を利用することにより、２０〜１００倍速く動作することができる。本発明による方法は、技術に依存せず、異なる型の集積回路を用い、ＣＭＯＳ，ＥＣＬ等のあらゆる技術により製造された回路基板の従来システム構成とともに利用することができる。
本発明は、多くの分野の用途、好ましくは、コンピュータ、画像処理、レーダー信号処理等のような計算主体の用途を有する。他の分野の用途は、電話交換機、遠隔通信等の大量のデータをソートしなければならない用途である。
【図面の簡単な説明】
次のような添付の図面を参照しながら、以下に本発明を詳細に説明する。
図１は、本発明によるデバイスの実施例を備えたシステムにおける幾つかの選択された部分を示し、
図２は、図１に示したブロックの１つを例示する代替実施例を示している。
図面の詳細な説明
図１から明らかなように、デジタルシステム１は、各々、例えばＧＨｚ領域の高周波数で動作するように意図された幾つかのブロックＡ〜Ｄを有する。
明確化のため、そのような少数の回路のみを示している。このシステムは、本発明の原理を用いながら他の回路と協動することができる、高周波数関連の異なる性能の回路を有することも可能である。例えば、異なる性能で外部通信を行うことができる。このシステムは、特にブロックＡおよびＤに接続された基準周波数信号源２を備えている。ブロックＡおよびＤは、互いに信号通信を行うように意図されている。これらのブロックは、各々、それら自身の内部クロック信号発振器５を備えており、これは、基準周波数信号源２からの信号に対して、異なるシステム部分毎に個別に位相調整される。これにより、通信を行っているシステム部分間の通信が同じ内部位相関係で実行されるとともに、異なる周期内で実行されるようにすることができる。
基準周波数信号源２自身は、図１に示されていない他のシステムから受信した外部信号により制御しうる。
ブロックＡからブロックＤへの通信は、２つの伝送チャンネルを介して実行しうる。その１つは、ブロックＢ経由であり、他方はブロックＣ経由である。基準周波数信号源２は、ブロックＢおよびＣにも接続されている。
ブロックＡは、例えばチップまたはチップの一部分としての複数の論理ブロック１Ａ〜ＮＡにより構成することができる。ブロックＡ内の内部通信は、システムが動作すべき所望の高クロック周波数（例えば数ＧＨｚ）で実行される。
同様に、ブロックＤは、好ましくは同じ高クロック周波数の内部通信を行うことができる複数の論理ブロック１Ｄ〜ＮＤにより構成することができる。異なるブロック内で異なるクロック周波数を有することも考えられるが、この場合、これらのブロックはその入力および／または出力において周波数を変更する能力を有する必要がある。それによって、送信された信号を受信側ブロックが処理できるように調整された送信周波数を送信通信で使用する。
基準周波数信号源２は、好ましくは、回路ブロックの高いクロック周波数よりも相当低いブロック周波数（例えば約１０ＭＨｚ）を有する。このようにして、システムは、比較的に、妨害に対して低感度となる。このシステムの電力消費は、信号源２の周波数が低いほど、低くなる。
本発明において、ブロックＡ〜Ｄの各々は、位相ロックループを装備している。図１に示した実施例では、位相ロックループは、基準周波数信号源２に入力端が接続された位相比較器３を有する。位相シフトされ、帰還され、分周された内部クロック周波数は、回路３の第２の入力端に接続される。位相比較器の出力信号は、フィルタ４を介してクロック信号発振器５に入力される。このクロック信号発振器５は、完全に安定な高クロック周波数を与えるように制御される。フィルタ４は、低速のバンドパスフィルタ、および当該ループ内のループ周波数近辺のフィルタである。このような制御は当該技術分野において周知であるので、これ以上詳細に説明はしない。好ましくは、電圧制御クロック信号発振器５（以下ではＶＣＯ(Voltage Controlled Oscillator)と呼ぶ）を用いる。
クロック信号発振器５は、基準信号源に対して位相ロックされた高動作周波数をもたらす。したがって、各ブロック内の各々個別のＶＣＯは、そのブロックに固有のある位相位置（時間位置）ΔＴを有する高周波数を生成する。本発明によるこのΔＴは、適応的にかつ個別的にサーボ調整され(servo-regulated)、よって、ＶＣＯの出力は分割回路７（分周器）に接続されることにより、基準周波数のＮ倍の周波数に位相ロックされる。回路７の出力は制御可能な位相調整回路６に接続される。この位相調整回路６は、当該部分ブロックに達する基準周波数の位相位置に対して、（ＶＣＯからの）高動作周波数の位相位置を変化させる。回路６の出力は位相比較器３の調整入力端に接続される。回路６および７は互いにその位置を交換することができる。その場合、ΔＴは、基準周波数信号源２の代わりにＶＣＯの波長に依存する。
代替的に、変更したブロックＤの部分図である図２に示すように、回路６および８は調整ループから外して、基準周波数信号源２に接続されている位相比較器３の入力端に接続することもできる。回路６および８の対応する機能を有する回路６０および８０は、基準周波数信号源２と、位相比較器３の下側入力端との間に接続されている。
位相調整回路６（または６０）は、レジスタを有する位相制御回路８（または８０）により制御される。これによって、システムの製造者は、個別に、例えばコンピュータの援助の基で、システム完成時に、互いに通信すべき異なるユニットの間で両位相が相互に対応するように、すべてのブロックのについてその位相位置を調整することができる。その結果、実際に各ブロックにおける位相位置を決定するのは、個々のレジスタ８（または８０）に書き込まれているデータである。異なるブロックに対する位相調整は、固定メモリの書き込み(burning-in)と対比することができる。このかわりに、当該調整は、システムの使用中に適応的に行うこともできる。機能”レジスタ”は必ずしも物理的もしくはデジタルレジスタである必要はなく、例えば、プロセッサ等におけるアルゴリズム、あるいは他の、例えばアナログ型の処理回路であってもよいことに留意されたい。
異なるクロックへの基準信号源２からの周波数Ｆｒｅｆはブロック間で相互に位相シフトされるが、ブロック内の位相調整回路３〜８は、基準周波数のある部分（例えば、基準周波数が方形波の場合、その側部(flank)）またはゼロトランジション(zero-transition)等に位相ロックされる。
ブロック間には数クロック信号周期分の差が存在し得るが、それらのブロックは同一の位相位置で動作することに留意されたい。位相制御回路８（または８０）内のレジスタは、位相調整回路６（または６０）の時間遅延を適応的に調整することにより、その位相位置を常にΔＴに維持する。このようにして、ＶＣＯ５からの高クロック信号は当該ブロックにおいて入力信号の位相に対して適正な位相位置にとどまる。
個々のチップからなる複数のブロックは、開発中に自然に位相ロックループを直接備えることができるが、位相ロックループは、例えば他のチップに接続可能な別個のチップという形のひとつの接続ユニットであってもよい。
システムの初期化時、確実なポイント・ツー・ポイント通信が得られるように位相ロックループのすべての遅延が調整される。ブロックＡからブロックＢを介してブロックＤへ、あるいは、ブロックＣを介してブロックＤへデータが伝送されるのにどれだけのクロック周期がかかるかは問題ではないことに留意されたい。ブロック間の接続は、転送時間が１またはそれ以上のクロック周期でありうる伝送線により行うことができる。位相ロックループ内の各遅延量は、総遅延量が整数となり確実な通信が行えるように調整される。
図１に示されるように、本システムは、並列伝送チャンネルを有することができる。このことはある種の複雑化を意味する。図１に示した両伝送チャンネルは、ブロックＢおよびＣ内で処理された対応する部分結果を同時にブロックＤの２つの通信入力端へ送信するために用いられるものとする。ブロックＢおよびＣは、模式的にＦＢ，ＦＣとして示した遅延手段において異なる手法で伝送信号を遅延させる。ブロックＢは、例えば、プロセッサであり、ブロックＣは書き込み可能なメモリ（ＲＡＭ）である。入力信号の遅延をこれに適応させることにより、ブロックＢおよびＣからブロックＤへのデータの時点間の時間差が較正で解消されなければならない。
各ブロックまたは、幾つかの選択されたブロックは、この目的のために、その通信入力端に、制御可能な遅延回路ＦＡ，ＦＢ，ＦＣ，ＦＤ１，ＦＤ２を有することができる。これらの各々は、レジスタ８（または８０）と同様に、コンピュータにおいて実施できる調整アルゴリズムの援助の基でシステムの構成者によって、システム内での適正な遅延量が得られるように調整することができる。これによって、幾つかの異なる方角から入ってくる、目的のブロックへの入力データを調整することにより、それらが同じ位相位置を持ち、また、同じクロック周波数位置（整数クロック周期の適正な数）を持つ（このことが重要である場合）。複数ステップおよび／または並列通信チャンネルの場合、例えば、同期データ伝送を保証する直列接続した遅延量を導入することも可能である。
上述したように、複数のブロックが異なる相互の周波数で動作することも可能である。このような場合、異なる動作周波数を持つブロックに対してバッファメモリを接続することができる。上述した遅延回路ＦＡ，ＦＢ等は、このバッファ回路により構成することができる。入力信号はこのバッファメモリに入力周波数で蓄積され、そのブロック自身の周波数でそのメモリから読み出される。この場合のこのバッファメモリは、遅延ユニットとして機能する。この場合、当該読み出しは、そのブロックに設定されている位相位置で実行される。この場合のこのようなブロックは、その出力端に同じ型のバッファメモリを有することもできる。これは、図２では、回路ＢＦＵで示されており、出力データはそのブロックの動作周波数で書き込まれるとともに、このブロックが通信する相手のブロックの周波数で読み出される。
しかしながら、システム内のほとんどのブロックは同一の高動作周波数で動作するのが通常であり、この場合、上記型のバッファメモリは異なる周波数のブロックに対してのみ配置される。もし、システムがおのおの個別の動作周波数を有する多数のブロックを備えるならば、ほとんどのブロックに対して上述した型のバッファメモリを、この場合それらの入力端に備えるのが実際的である。
各ブロックＡ〜Ｄ内の位相調整回路３〜８は、おそらくは接続可能なチップの形でそのブロックの一部に個別に接続され、もしくは回路に接続され、または、そのチップの製造過程でチップ上の個々の回路に接続されうる。個別に調整可能な遅延回路の関係は同じである。異なる位相調整回路および遅延回路の調整は、調整が狂った。もしくはシステムが変化したならば、本発明の特徴を有するシステムがサービス下に置かれた後に再実行されうることに留意されたい。この調整は、入力伝送信号とシステムの内部クロック信号との位相比較を通して、例えば、レジスタ８または位相調整回路６の（アルゴリズムに従った）サーボ調整により、実行することができる。このサーボ調整のための検出(sensing)は、例えば、図示した位相遅延回路内で実行することができる。前記調整は、システム内の任意のブロックから不調(malfunction)の警告信号が不調回路（malfunction circuit：図示せず）に与えられた後、外部から実行することもできる。システムが不調であることを検出する機能は、入力信号と内部クロック信号との間の上述した位相比較で実現可能であり、上述したサーボ調整の代わりに警告が発行される。構成部分システム（ブロックＡ〜Ｄ）の任意のひとつから警告を受信したとき動作を開始するエラー補正回路（図示せず）を全体システムに付加することも可能である。
【図１】
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【図２】
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