(57)【特許請求の範囲】
【請求項１】
端子配列が機能的に固定されているコネクタの各端子にそれぞれ接続され、その配列が固定されており、入力、出力および入出力のうちのいずれかの機能を有する複数の端子と、
前記複数の端子の配列順序を、前記コネクタの端子の配列順序に対して同一の配列順序またはその反対の配列順序に切り替える切替回路とを有するインターフェース制御装置であって、
前記切替回路は、前記端子の入力の機能と出力の機能の切り替えを行う回路と、前記端子の入力の機能と入出力の機能の切り替えを行う回路と、前記端子の出力の機能と入出力の機能の切り替えを行う回路とを含む複数の回路を有し、該回路により、前記複数の端子の持つ機能を切り替えることによって、前記複数の端子の配列順序を、前記コネクタの端子の配列順序に対して同一の配列順序またはその反対の配列順序に切り替えるよう構成されていることを特徴とするインターフェース制御装置。
【請求項２】
前記切替回路は、切替信号が入力される外部切替端子を有し、前記切替信号により、前記複数の端子の配列順序を切り替えるよう構成されている請求項１に記載のインターフェース制御装置。
【請求項３】
前記切替回路は、内部レジスタを有し、該内部レジスタの設定により、前記複数の端子の配列順序を切り替えるよう構成されている請求項１に記載のインターフェース制御装置。
【請求項４】
さらに、デコーダおよび／またはエンコーダとしての機能を有する請求項１ないし３のいずれかに記載のインターフェース制御装置。
【請求項５】
前記切替回路は、前記コネクタと、該コネクタの各端子にそれぞれ接続される端子を備えた内部回路との間に配置される請求項１ないし３のいずれかに記載のインターフェース制御装置。
【請求項６】
前記内部回路と一体型または分離型に構成されている請求項５に記載のインターフェース制御装置。
【請求項７】
端子配列が機能的に固定されているコネクタと、請求項１ないし６のいずれかに記載のインターフェース制御装置と、光ディスクを装着して回転させる回転駆動機構と、光学ヘッドとを有し、
前記光学ヘッドを介して前記光ディスクを記録および／または再生するよう構成されていることを特徴とする光ディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、端子の機能的な配列が固定されているコネクタを介して機器同士を接続する際に用いられるインターフェース制御装置、および、このインターフェース制御装置を利用する光ディスク装置に関するものである。
【０００２】
【従来の技術】
例えばＣＤ−ＲＯＭドライブ装置等の光ディスク装置とパーソナルコンピュータとを接続する際に使用されるコネクタの機能的な端子配列（ピン配列）は、ＡＴＡＰＩ（AT Attachment Packet Interface）やＳＣＳＩ（Small Computer System Interface ）等の標準化されたインターフェース規格によってあらかじめ決定されている。すなわち、コネクタの各端子（ピン）に接続されるべき信号の機能は決められており、標準化された規格との互換性を保つためにはコネクタの機能的な端子配列を自由に変更することはできない。
【０００３】
以下、インターフェース規格として、コネクタの端子数が４０本であるＡＴＡＰＩを使用した場合を例に挙げて説明を行う。
【０００４】
図１１（ａ）は、前述の光ディスク装置を制御するプリント配線基板（ＰＣＢ）等の制御基板を示す概念図、図１１（ｂ）および（ｃ）は、従来のインターフェースＬＳＩ（Ｉ／Ｆ  ＬＳＩ）の使用例を示す概念図である。
【０００５】
図１１（ａ）に示すように、コネクタ６２は、制御基板６１の一方の面、ここでは図１１（ａ）中上側の面に実装されている。このコネクタ６２に接続されるべき信号を発生したり処理する内部回路であるインターフェースＬＳＩ（Ｉ／ＦＬＳＩ）８４は、制御基板６１の一方の面（図１１（ａ）中実線で示す）、すなわちコネクタ６２が実装されている側の面（以下、単に「コネクタ６２側の面」と言う）、または他方の面（図１１（ａ）中２点鎖線で示す）、すなわちコネクタ６２が実装されていない側の面（以下、単に「コネクタ６２と反対側の面」と言う）のどちらにも配置することができる。
【０００６】
通常、従来のインターフェースＬＳＩ８４の端子配列は、コネクタ６２の端子の配列順序に対して同一の配列順序となるよう設計される。
【０００７】
したがって、図１１（ｂ）に示すように、インターフェースＬＳＩ８４を制御基板６１のコネクタ６２側の面に配置する場合には、コネクタ６２の１番の端子（ピン）に対してインターフェースＬＳＩ８４の１番の端子、以下同様に、２番の端子に対して２番の端子、・・・、４０番の端子に対して４０番の端子というように、インターフェースＬＳＩ８４の各端子とこれに各々対応するコネクタ６２の端子とを配線を交差させることなく接続することができる。
【０００８】
ところが、設計の都合上、インターフェースＬＳＩ８４を制御基板６１のコネクタ６２と反対側の面に配置させなければならない場合や、配置させたい場合がある。
【０００９】
このような場合には、図１１（ｃ）に示すように、コネクタ６２の１番の端子に対してインターフェースＬＳＩ８４の４０番の端子、以下同様に、２番の端子に対して３９番の端子、・・・、４０番の端子に対して１番の端子というように、インターフェースＬＳＩ８４の各端子とこれに各々対応するコネクタ６２の端子とを配線を交差させて接続する必要があり、現実的には、各パターン配線を交差させる際これらが導通しないように、制御基板６１に複数のスルーホール（図示せず）を形成して、半数以上の端子に対応するパターン配線を前記スルーホールを介して制御基板６１のコネクタ６２と反対側の面からコネクタ６０側の面に引き回して配線している。
【００１０】
このため、制御基板６１のパターン配線の設計に手間がかかるとともに、その設計に要する時間が増大する。
【００１１】
また、パターン配線の専有面積が増大して制御基板６１の面積が大きくなり、コストが増大するという欠点がある。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、制御基板上のどちらの面に配置しても、配線を交差させることなくコネクタに接続することができるインターフェース制御装置、および、これを利用する光ディスク装置を提供することにある。
【００１３】
【課題を解決するための手段】
このような目的は、下記（１）〜（７）の本発明により達成される。
【００１４】
（１）  端子配列が機能的に固定されているコネクタの各端子にそれぞれ接続され、その配列が固定されており、入力、出力および入出力のうちのいずれかの機能を有する複数の端子と、
前記複数の端子の配列順序を、前記コネクタの端子の配列順序に対して同一の配列順序またはその反対の配列順序に切り替える切替回路とを有するインターフェース制御装置であって、
前記切替回路は、前記端子の入力の機能と出力の機能の切り替えを行う回路と、前記端子の入力の機能と入出力の機能の切り替えを行う回路と、前記端子の出力の機能と入出力の機能の切り替えを行う回路とを含む複数の回路を有し、該回路により、前記複数の端子の持つ機能を切り替えることによって、前記複数の端子の配列順序を、前記コネクタの端子の配列順序に対して同一の配列順序またはその反対の配列順序に切り替えるよう構成されていることを特徴とするインターフェース制御装置。
【００１５】
（２）  前記切替回路は、切替信号が入力される外部切替端子を有し、前記切替信号により、前記複数の端子の配列順序を切り替えるよう構成されている上記（１）に記載のインターフェース制御装置。
【００１６】
（３）  前記切替回路は、内部レジスタを有し、該内部レジスタの設定により、前記複数の端子の配列順序を切り替えるよう構成されている上記（１）に記載のインターフェース制御装置。
【００１７】
（４）  さらに、デコーダおよび／またはエンコーダとしての機能を有する上記（１）ないし（３）のいずれかに記載のインターフェース制御装置。
【００１８】
（５）  前記切替回路は、前記コネクタと、該コネクタの各端子にそれぞれ接続される端子を備えた内部回路との間に配置される上記（１）ないし（３）のいずれかに記載のインターフェース制御装置。
【００１９】
（６）  前記内部回路と一体型または分離型に構成されている上記（５）に記載のインターフェース制御装置。
【００２０】
（７）  端子配列が機能的に固定されているコネクタと、上記（１）ないし（６）のいずれかに記載のインターフェース制御装置と、光ディスクを装着して回転させる回転駆動機構と、光学ヘッドとを有し、
前記光学ヘッドを介して前記光ディスクを記録および／または再生するよう構成されていることを特徴とする光ディスク装置。
【００２１】
【発明の実施の形態】
以下、本発明のインターフェース制御装置および光ディスク装置を添付図面に示す好適実施例に基づいて詳細に説明する。
【００２２】
図１は、本発明のインターフェース制御装置の実施例を示すブロック概念図である。
【００２３】
同図に示すように、インターフェース制御装置（インターフェース制御回路（ＩＣ））６０は、端子配列（ピン配列）が機能的に固定されているコネクタ６２を介して所定の機器同士を接続する際に用いられるものであり、プリント配線基板（ＰＣＢ）等の制御基板６１上に実装されたコネクタ６２と内部回路６３との間に配置して使用される切替回路６４を有している。
【００２４】
コネクタ６２は、既に述べたように、例えばＡＴＡＰＩ（AT Attachment Packet Interface）やＳＣＳＩ（Small Computer System Interface ）等の標準化されたインターフェース規格によって、その機能的な端子配列があらかじめ決定（固定）されているものである。
【００２５】
内部回路６３は、コネクタ６２の各端子に接続されるべき信号やそれに対応する信号を発生したり処理するために、制御基板６１上に実装されるマイクロプロセッサやデコーダ等の回路ブロックを概念的に示したものであり、コネクタ６２の各端子に各々対応して接続されるべき複数の端子を有する。この内部回路６３の各端子は、基本的に、内部回路６３の端子とこれに各々対応するコネクタ６２の端子とを、それぞれ、パターン配線を交差させることなく接続できるように、コネクタ６２の端子の配列順序に対して同一の配列順序に配置されている。
【００２６】
切替回路６４は、前記内部回路６３の端子の配列順序、すなわち、後述する第２の端子６６の配列順序（第２の端子６６の持つ機能の配列順序）を、これに各々対応するコネクタ６２の端子の配列順序に対して同一の配列順序またはその反対の配列順序に切り替える回路であり、内部回路６３の各端子に各々対応する第１の端子６５と、コネクタ６２の各端子に各々対応する第２の端子６６と、切替信号が入力される外部切替端子６７とを有している。なお、前記第２の端子６６がインターフェース制御装置６０の端子である。
【００２７】
前記切替信号は、外部切替端子６７を制御基板６１上で電源レベル（ハイレベル）またはグランドレベル（ローレベル）に接続することにより与えられ、切替回路６４は、前記切替信号のレベルに応じて内部回路６３の端子の配列順序、すなわち、第２の端子６６の配列順序（第２の端子６６の持つ機能の配列順序）を切り替える。例えば、本実施例の場合、切替回路６４は、切替信号がハイレベルであれば、内部回路６３の端子の配列順序、すなわち、第２の端子６６の配列順序（第２の端子６６の持つ機能の配列順序）を、これに各々対応するコネクタ６２の端子の配列順序に対して反対の配列順序に切り替え、ローレベルであれば、前記コネクタ６２の端子の配列順序に対して同一の配列順序に切り替える。
【００２８】
なお、本発明のインターフェース制御装置は、これに限定されず、例えば、外部切替端子６７を設ける代りに切替信号を保持する内部レジスタを設け、この内部レジスタに保持される切替信号としてハイレベルまたはローレベルを設定することにより、内部回路６３の端子の配列順序、すなわち、第２の端子６６の配列順序（第２の端子６６の持つ機能の配列順序）を切り替えるようにしてもよい。
【００２９】
ここで、前記切替回路６４について、ＡＴＡＰＩに準拠したインターフェース制御回路およびコネクタを用いた場合の一例を挙げて具体的に説明する。
【００３０】
図２は、インターフェース制御装置６０の端子配列を、ＡＴＡＰＩに準拠したコネクタの端子の配列順序に対して、同一の配列順序およびその反対の配列順序とした場合の両者の関係を示す対応表である。
【００３１】
既に述べたように、ＡＴＡＰＩに準拠したコネクタ６２の端子数は４０本であるが、図２に示す対応表には、信号として使用していない端子やグランド端子等の端子を除き、信号として有効な３１本の端子だけを示してある。すなわち、この対応表における端子番号は、インターフェース制御装置６０の前記有効な３１本の端子の配列順序を連続的に（連続番号で）示したものである。
【００３２】
対応表の左側の‘通常の端子配列’の部分は、インターフェース制御装置６０の端子配列（端子の持つ機能の配列順序）を、ＡＴＡＰＩに準拠したコネクタ６２の端子の配列順序と同一の配列順序（以下、単に「同一の配列順序」と言う）とした場合を示し、対応表の右側の‘切替え後の端子配列’の部分は、前記コネクタ６２の端子の配列順序に対して反対の配列順序（以下、単に「反対の配列順序」と言う）とした場合を示す。
【００３３】
この対応表に示すように、切替え後の端子配列における端子の配列順序は、通常の端子配列における端子の配列順序と反対になる。すなわち、切替え後の端子配列における１番〜３１番の端子の持つ機能は、それぞれ、通常の端子配列における３１番〜１番の端子の持つ機能と一致する。
【００３４】
ここで、対応表中の名称は、各々の端子配列の場合に各々の端子に割り当てられる信号の名称を示す。また、対応表中の形式は、端子の入出力の形式、例えばＩは入力端子、Ｉ／Ｏ［ＴＳ］はトライステート型の入出力端子、Ｏ［ＴＳ］はトライステート型の出力端子、Ｏ［ＯＣ］はオープンコレクタ型の出力端子であることを示す。
【００３５】
また、対応表中の切替え状態は、‘通常の端子配列’と‘切替え後の端子配列’との間の切替えのパターンを示す。
【００３６】
対応表に示すように、１番〜３１番の端子の持つ機能の配列順序をそれと反対の配列順序に切り替える場合、すなわち、１番〜３１番の端子をそれぞれ３１番〜１番の端子に切り替える場合、例えば１番の端子の機能（名称、形式）を名称「ＲＥＳＥＴ＿」、形式「Ｉ」から名称「ＤＡＳＰ＿」、形式「Ｏ［ＯＣ］」に切り替える必要がある。すなわち、入力端子Ｉをオープンコレクタ型の出力端子Ｏ［ＯＣ］に切り替える必要があり、対応表では、この場合を切替え状態１とする。
【００３７】
また、トライステート型の入出力端子Ｉ／Ｏ［ＴＳ］を入力端子Ｉ、トライステート型の出力端子Ｏ［ＴＳ］、オープンコレクタ型の出力端子Ｏ［ＯＣ］およびトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］に切り替える必要があり、対応表では、これらの場合をそれぞれ切替え状態２，３，４および５とする。
【００３８】
また、トライステート型の出力端子Ｏ［ＴＳ］をトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］に切り替える必要があり、対応表では、この場合を切替え状態６とする。
【００３９】
また、入力端子Ｉをトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］に切り替える必要があり、対応表では、この場合を切替え状態７とする。
【００４０】
また、オープンコレクタ型の出力端子Ｏ［ＯＣ］をトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］および入力端子Ｉに切り替える必要があり、対応表では、これらの場合をそれぞれ切替え状態８および９とする。
【００４１】
図３、図４、図５、図６および図７は、切替回路６４の構成例を示す回路図である。
【００４２】
これらの図に示すように、この切替回路６４は、図２に示す端子配列の対応表の切替え状態１〜９にしたがってその回路を構成した場合の一例を示すものである。
【００４３】
図３〜図７中左側の端子８５は、それぞれ、この切替回路６４の第１の端子６５に相当し、Ｉ，Ｏ，Ｉ／Ｏ（Ｉ）およびＩ／Ｏ（Ｏ）は、それぞれ、入力端子に対応する入力信号、出力端子に対応する出力信号、入出力端子に対応する入力信号および出力信号である。
【００４４】
また、図３〜図７中右側の端子８６は、それぞれ、切替回路６４の第２の端子６６に相当する。
【００４５】
また、ＨＴＮは、それぞれ、切替回路６４の外部切替端子６７に入力される切替信号であり、本実施例では、前述したように、この切替信号ＨＴＮがローレベルの場合に、端子配列を同一の配列順序にし、ハイレベルの場合に、端子配列を反対の配列順序にするよう構成されている。
【００４６】
また、Ａ，Ｂ，Ｃ，Ｄは、それぞれ、この切替回路６４の入出力を制御する制御信号である。
【００４７】
図３に示す切替回路は、切替え状態１に対応して入力端子Ｉをオープンコレクタ型の出力端子Ｏ［ＯＣ］に切り替えるもので、入力部となる入力バッファ６８およびＡＮＤゲート７１と、出力部となるＮＡＮＤゲート７２およびオープンコレクタ型の出力バッファ６９とを有する。
【００４８】
ここで、入力部において、ＡＮＤゲート７１には、切替信号ＨＴＮおよび入力バッファ６８を介して切替回路の端子８６からの入力信号が入力され、その出力は入力信号Ｉとして内部回路６３に入力される。
【００４９】
一方、出力部では、ＮＡＮＤゲート７２に切替信号ＨＴＮおよび出力信号Ｏが入力され、その出力は出力バッファ６９に入力される。すなわち、出力信号Ｏは、ＮＡＮＤゲート７２と出力バッファ６９を介して切替回路の端子８６から出力される。
【００５０】
この切替回路においては、まず、切替信号ＨＴＮをハイレベルとした時、入力部のＡＮＤゲート７１の出力、すなわち、内部回路６３に供給される入力信号Ｉは、切替回路の端子８６の電圧レベルに係らずローレベルに固定される。これに対し、出力部のＮＡＮＤゲート７２からは出力信号Ｏが出力され、この出力信号Ｏがローレベルの時は、出力バッファ６９によって切替回路の端子８６からオープンコレクタ型ローレベルが出力され、前記出力信号Ｏがハイレベルの時は、出力バッファ６９は切替回路の端子８６から電気的に切り離される。すなわち、切替回路（切替回路の端子８６）は、オープンコレクタ型の出力端子Ｏ［ＯＣ］として機能する。
【００５１】
一方、切替信号ＨＴＮをローレベルとした時、出力部のＮＡＮＤゲート７２からは出力信号Ｏの電圧レベルに係らずハイレベルの信号が出力され、出力バッファ６９は切替回路の端子８６から電気的に切り離される。これに対し、入力部のＡＮＤゲート７１からは、切替回路の端子８６からの入力信号が出力されて内部回路６３に供給される。すなわち、切替回路は、入力端子Ｉとして機能する。
【００５２】
なお、切替え状態９に対応してオープンコレクタ型の出力端子Ｏ［ＯＣ］を入力端子Ｉに切り替える場合には、図３に示す切替回路において、ＡＮＤゲート７１、ＮＡＮＤゲート７２に入力される切替信号ＨＴＮの極性（ハイレベル／ローレベル）を反転させたものとなるので、ここではその説明および図示を省略する。
【００５３】
図４に示す切替回路は、切替え状態２に対応してトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］を入力端子Ｉに切り替えるもので、入力部は、入力バッファ６８および２つのＡＮＤゲート７３，７４を有し、出力部は、ＡＮＤゲート７５およびトライステート型の出力バッファ７０を有する。
【００５４】
ここで、入力部において、ＡＮＤゲート７３には、切替信号ＨＴＮ、制御信号Ｂおよび入力バッファ６８を介して切替回路の端子８６からの入力信号が入力され、その出力は入力信号Ｉ／Ｏ（Ｉ）として内部回路６３に入力される。また、ＡＮＤゲート７４には、切替信号ＨＴＮおよび入力バッファ６８を介して切替回路の端子８６からの入力信号が入力され、その出力は入力信号Ｉとして内部回路６３に入力される。
【００５５】
一方、出力部では、ＡＮＤゲート７５に切替信号ＨＴＮおよび制御信号Ａが入力され、その出力は出力バッファ７０の出力制御入力端子に入力される。また、出力信号Ｉ／Ｏ（Ｏ）は、出力バッファ７０を介して切替回路の端子８６から出力される。
【００５６】
この切替回路においては、まず、切替信号ＨＴＮをハイレベルとした時、入力部のＡＮＤゲート７３の出力である入力信号Ｉ／Ｏ（Ｉ）はローレベルに固定される。また、入力部のＡＮＤゲート７４からは、切替回路の端子８６からの入力信号が出力されて内部回路６３に供給される。これに対し、出力部のＡＮＤゲート７５の出力はローレベルに固定され、出力バッファ７０は切替回路の端子８６から電気的に切り離される。すなわち、切替回路は、入力端子Ｉとして機能する。
【００５７】
一方、切替信号ＨＴＮをローレベルとした時、入力部のＡＮＤゲート７４の出力はローレベルに固定される。これに対し、入力部のＡＮＤゲート７３からは、制御信号Ｂがハイレベルの時に、切替回路の端子８６からの入力信号が出力され、入力信号Ｉ／Ｏ（Ｉ）として内部回路６３に供給される。また、制御信号Ｂがローレベルの時には、ＡＮＤゲート７３の出力である入力信号Ｉ／Ｏ（Ｉ）は、切替回路の端子８６からの入力信号に係らずローレベルに固定される。また、出力部のＡＮＤゲート７５からは制御信号Ａが出力され、出力バッファ７０の出力は制御信号Ａによって制御される。制御信号Ａがハイレベルの時に、出力バッファ７０すなわち切替回路の端子８６からは出力信号Ｉ／Ｏ（Ｏ）が出力され、制御信号Ａがローレベルの時に、出力バッファ７０は切替回路の端子８６から電気的に切り離される。すなわち、切替回路は、トライステート出力型の入出力端子Ｉ／Ｏ［ＴＳ］として機能する。
【００５８】
なお、切替え状態７に対応して入力端子Ｉをトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］に切り替える場合には、図４に示す切替回路において、ＡＮＤゲート７３，７４，７５に入力される切替信号ＨＴＮの極性を反転させたものとなるので、ここではその説明および図示を省略する。
【００５９】
図５に示す切替回路は、切替え状態３に対応してトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］をトライステート型の出力端子Ｏ［ＴＳ］に切り替えるもので、入力部は、入力バッファ６８およびＡＮＤゲート７６を有し、出力部は、２つのセレクタ７７，７８およびトライステート型の出力バッファ７０を有する。また、各々のセレクタ７７，７８は、それぞれ２つのＡＮＤゲート７９，８０およびＯＲゲート８２を有する。
【００６０】
ここで、入力部において、ＡＮＤゲート７６には、切替信号ＨＴＮ、制御信号Ｃおよび入力バッファ６８を介して切替回路の端子８６からの入力信号が入力され、その出力は入力信号Ｉ／Ｏ（Ｉ）として内部回路６３に入力される。
【００６１】
一方、出力部では、セレクタ７７のＡＮＤゲート７９，８０の一方の入力端子にはともに切替信号ＨＴＮが入力され、その他方の入力端子には、それぞれ制御信号ＡおよびＢが入力される。これらのＡＮＤゲート７９，８０の出力はＯＲゲート８２に入力され、ＯＲゲート８２の出力は出力バッファ７０の出力制御入力端子に入力される。また、セレクタ７８のＡＮＤゲート７９，８０の一方の入力端子にはともに切替信号ＨＴＮが入力され、その他方の入力端子には、それぞれ出力信号Ｉ／Ｏ（Ｏ）およびＯが入力される。同じく、これらのＡＮＤゲート７９，８０の出力はＯＲゲート８２に入力され、ＯＲゲート８２の出力は、出力バッファ７０を介して切替回路の端子８６から出力される。
【００６２】
この切替回路においては、まず、切替信号ＨＴＮをハイレベルとした時、入力部のＡＮＤゲート７６の出力である入力信号Ｉ／Ｏ（Ｉ）はローレベルに固定される。これに対し、出力部のセレクタ７７，７８からはそれぞれ制御信号Ｂおよび出力信号Ｏが出力される。この時の出力バッファ７０の動作は、図４に示す切替回路の動作説明において述べた通りである。すなわち、切替回路は、トライステート型の出力端子Ｏ［ＴＳ］として機能する。
【００６３】
一方、切替信号ＨＴＮをローレベルとした時、入力部のＡＮＤゲート７６からは、図４に示す切替回路の動作説明で述べたように、制御信号Ｃに応じて、切替回路の端子８６からの入力信号またはローレベルが出力される。また、出力部のセレクタ７７，７８からはそれぞれ制御信号Ａおよび出力信号Ｉ／Ｏ（Ｏ）が出力される。この時の出力バッファ７０の動作は、図４に示す切替回路の動作説明において述べた通りである。すなわち、切替回路は、トライステート出力型の入出力端子Ｉ／Ｏ［ＴＳ］として機能する。
【００６４】
なお、切替え状態６に対応してトライステート型の出力端子Ｏ［ＴＳ］をトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］に切り替える場合には、図５に示す切替回路において、ＡＮＤゲート７６およびセレクタ７７，７８のＡＮＤゲート７９，８０に入力される切替信号ＨＴＮの極性を反転させたものとなるので、ここではその説明および図示を省略する。
【００６５】
図６に示す切替回路は、切替え状態４に対応してトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］をオープンコレクタ型の出力端子Ｏ［ＯＣ］に切り替えるもので、入力部は、入力バッファ６８およびＡＮＤゲート７６を有し、出力部は、セレクタ７８、ＮＡＮＤゲート７２、ＡＮＤゲート７５、オープンコレクタ型の出力バッファ６９およびトライステート型の出力バッファ７０を有する。
【００６６】
ここで、入力部の構造は、図５に示す切替回路のそれと同じである。
【００６７】
一方、出力部において、ＮＡＮＤゲート７２および出力バッファ６９の構造は、ＮＡＮＤゲート７２の一方の入力端子にセレクタ７８のＯＲゲート８２の出力が入力される点を除いて図３に示す切替回路のそれと同じであり、ＡＮＤゲート７５および出力バッファ７０の構造は、ＡＮＤゲート７５の一方の入力端子に制御信号Ｂが入力される点を除いて図４に示す切替回路のそれと同じである。また、セレクタ７８の構造も図５に示す切替回路のそれと同じであり、ＯＲゲート８２の出力は、ＮＡＮＤゲート７２と出力バッファ６９を介して、または出力バッファ７０を介して切替回路の端子８６から出力される。
【００６８】
この切替回路における入力部の動作は、図５に示す切替回路の動作説明で述べた通りである。
【００６９】
まず、切替信号ＨＴＮをハイレベルとした時、出力部のセレクタ７８からは出力信号Ｏが出力され、ＮＡＮＤゲート７２からはこの出力信号Ｏが出力され、ＡＮＤゲート７５からはローレベルが出力される。この時、出力バッファ７０は切替回路の端子８６から電気的に切り離され、出力バッファ６９は、図３に示す切替回路の動作説明において述べたように動作する。すなわち、切替回路は、オープンコレクタ型の出力端子Ｏ［ＯＣ］として機能する。
【００７０】
一方、切替信号ＨＴＮをローレベルとした時、出力部のＮＡＮＤゲート７２およびＡＮＤゲート７５からはそれぞれハイレベルおよび制御信号Ｂが出力され、セレクタ７８からは出力信号Ｉ／Ｏ（Ｏ）が出力される。この時、出力バッファ６９は切替回路の端子８６から電気的に切り離され、出力バッファ７０は、図４に示す切替回路の動作説明において述べたように動作する。すなわち、切替回路は、トライステート出力型の入出力端子Ｉ／Ｏ［ＴＳ］として機能する。
【００７１】
なお、切替え状態８に対応してオープンコレクタ型の出力端子Ｏ［ＯＣ］をトライステート型の入出力端子Ｉ／Ｏ［ＴＳ］に切り替える場合には、図６に示す切替回路において、ＮＡＮＤゲート７２、ＡＮＤゲート７５，７６およびセレクタ７８のＡＮＤゲート７９，８０に入力される切替信号ＨＴＮの極性を反転させたものとなるので、ここではその説明および図示を省略する。
【００７２】
図７に示す切替回路は、切替え状態５に対応してトライステート型の入出力端子Ｉ／Ｏ１［ＴＳ］をトライステート型の入出力端子Ｉ／Ｏ２［ＴＳ］に切り替えるもので、入力部は、入力バッファ６８および２つのＡＮＤゲート７６，８３を有し、出力部は、２つのセレクタ７７，７８およびトライステート型の出力バッファ７０を有する。
【００７３】
ここで、入力部において、ＡＮＤゲート７６の構造は、出力信号Ｉ／Ｏ１（Ｉ）が出力される点を除いて図５に示す切替回路のそれと同じである。また、ＡＮＤゲート８３には、切替信号ＨＴＮ、制御信号Ｄおよび入力バッファ６８を介して切替回路の端子８６からの入力信号が入力され、その出力は入力信号Ｉ／Ｏ２（Ｉ）として内部回路６３に入力される。
【００７４】
一方、出力部の構造は、セレクタ７８のＡＮＤゲート７９，８０の一方の入力端子に、それぞれ出力信号Ｉ／Ｏ１（Ｏ）およびＩ／Ｏ２（Ｏ）が入力される点を除いて、図５に示す切替回路のそれと同じである。
【００７５】
この切替回路においては、まず、切替信号ＨＴＮをハイレベルとした時、入力部のＡＮＤゲート７６の出力である入力信号Ｉ／Ｏ１（Ｉ）はローレベルに固定される。また、ＡＮＤゲート８３からは、制御信号Ｄがハイレベルの時に、切替回路の端子８６からの入力信号が出力され、入力信号Ｉ／Ｏ２（Ｉ）として内部回路６３に供給される。これに対し、制御信号Ｄがローレベルの時には、ＡＮＤゲート８３の出力である入力信号Ｉ／Ｏ２（Ｉ）は、切替回路の端子８６からの入力信号に係らずローレベルに固定される。また、出力部のセレクタ７７，７８からはそれぞれ制御信号Ｂおよび出力信号Ｉ／Ｏ２（Ｏ）が出力される。この時の出力バッファ７０の動作は、図４に示す切替回路の動作説明において述べた通りである。すなわち、切替回路は、トライステート型の入出力端子Ｉ／Ｏ２［ＴＳ］として機能する。
【００７６】
一方、切替信号ＨＴＮをローレベルとした時、入力部のＡＮＤゲート７６は図５に示す切替回路のＡＮＤゲート７６と同じように動作し、ＡＮＤゲート８３の出力はローレベルに固定される。また、出力部のセレクタ７７，７８からはそれぞれ制御信号Ａおよび出力信号Ｉ／Ｏ１（Ｏ）が出力される。この時の出力バッファ７０の動作は、図４に示す切替回路の動作説明において述べた通りである。すなわち、切替回路は、トライステート出力型の入出力端子Ｉ／Ｏ１［ＴＳ］として機能する。
【００７７】
なお、トライステート型の入出力端子Ｉ／Ｏ２［ＴＳ］をトライステート型の入出力端子Ｉ／Ｏ１［ＴＳ］に切り替える場合には、図７に示す切替回路において、ＡＮＤゲート７６，８３およびセレクタ７７，７８のＡＮＤゲート７９，８０に入力される切替信号ＨＴＮの極性を反転させたものとなるので、ここではその説明および図示を省略する。
【００７８】
以上、切替回路６４の具体例を挙げてインターフェース制御装置６０を説明したが、このインターフェース制御装置６０を使用することにより、切替信号のレベルに応じて、内部回路６３の端子の配列順序を、これに各々対応するコネクタ６２の端子の配列順序に対して同一の配列順序またはその反対の配列順序に切り替えることができる。すなわち、切替回路６４の第２の端子６６の持つ機能の配列順序を、コネクタ６２の端子の配列順序に対して同一の配列順序またはその反対の配列順序に切り替えることができる。
【００７９】
したがって、このインターフェース制御装置６０によれば、図８（ａ）に示すように、インターフェース制御装置６０を制御基板６１のコネクタ６２が実装されている側の面（コネクタ６２側の面）に設置する場合には、内部回路６３の端子の配列順序、すなわち、切替回路６４の第２の端子６６の持つ機能の配列順序を、これに各々対応するコネクタ６２の端子の配列順序に対して同一の配列順序に切り替えることにより、切替回路６４の第２の端子６６とコネクタ６２の各々対応する端子同士をパターン配線を交差させることなく接続することができる。
【００８０】
また、図８（ｂ）に示すように、インターフェース制御装置６０を制御基板６１のコネクタ６２が実装されていない側の面（コネクタ６２と反対側の面）に設置する場合には、内部回路６３の端子の配列順序、すなわち、切替回路６４の第２の端子６６の持つ機能の配列順序を、これに各々対応するコネクタ６２の端子の配列順序に対して反対の配列順序に切り替えることにより、切替回路６４の第２の端子６６とコネクタ６２の各々対応する端子同士をパターン配線を交差させることなく接続することができる。
【００８１】
このため、制御基板６１の設計の自由度が向上されるとともに、制御基板６１上のパターン配線の設計が極めて容易となり、これにより、製品の開発期間を短縮することができる。
【００８２】
また、パターン配線による制御基板６１上の面積を削減することもでき、これにより、制御基板６１を小型化することができ、また、コストを低減することができるという利点がある。
【００８３】
本発明のインターフェース制御装置の用途は特に限定されず、例えば、ＣＤ−ＲＯＭドライブ装置等の各種の光ディスクを記録および／または再生する光ディスク装置や、ハードディスクドライブ装置等のように、機能的な端子配列が固定されているコネクタによって相互に接続される機器すべてに適用可能である。
【００８４】
なお、本発明のインターフェース制御装置では、内部回路６３とインターフェース装置の端子数や、内部回路６３とコネクタ６２の端子数は、必ずしも一致している必要はなく、インターフェース制御装置とコネクタ６２との間の端子の対応（端子の持つ機能の対応）がとれていればよい。
【００８５】
また、前記実施例では、インターフェース制御装置６０が、内部回路６３と分離型（別体）に構成されているが、本発明では、インターフェース制御装置が、内部回路６３と一体型（一体的）に構成されていてもよい。すなわち、インターフェース制御装置が、内部回路６３としての機能、例えば、デコーダおよび／またはエンコーダとしての機能を有していてもよい。
【００８６】
また、本発明のインターフェース制御装置は、ＡＴＡＰＩやＳＣＳＩ等のインターフェース規格に限定されず、コネクタ６２の機能的な端子配列があらかじめ決定（固定）されているすべてのインターフェース規格のものに適用可能であることは言うまでもない。
【００８７】
次に、本発明を適用する光ディスク装置を添付図面に示す一例を挙げて説明する。
【００８８】
図９は、本発明の光ディスク装置の実施例の回路構成（主要部）を示すブロック図、図１０は、本発明の光ディスク装置の実施例（ケーシングを取り除いた状態）を示す平面図である。
【００８９】
これらの図に示す光ディスク装置１は、光ディスク（ＣＤ−ＲＯＭ）２を再生する装置である。
【００９０】
光ディスク２には、螺旋状のトラックが形成されている。
【００９１】
光ディスク装置１は、光ディスク２を装着して回転させる回転駆動機構を有している。この回転駆動機構は、主に、ターンテーブル回転用のスピンドルモータ１１と、スピンドルモータ１１を駆動するドライバ２３と、スピンドルモータ１１の回転軸１２に固定され、光ディスク２が装着されるターンテーブル１３とで構成されている。
【００９２】
また、光ディスク装置１は、前記装着された光ディスク２（ターンテーブル１３）に対し、光ディスク２の径方向（ターンテーブル１３の径方向）、すなわち、図１０中の矢印Ａ方向に移動し得る光学ヘッド（光ピックアップ）３と、この光学ヘッド３を前記径方向に移動させる光学ヘッド移動機構と、制御手段９と、ＲＦアンプＩＣ４０と、サーボプロセッサ（ＤＳＰ）５１と、デコーダ５２と、メモリー（例えば、ＲＡＭ等）５３と、前述したインターフェース制御装置６０と、コネクタ６２と、これらを収納する図示しないケーシングとを有している。以下、前記光ディスク２の径方向を単に「径方向」と言う。
【００９３】
光学ヘッド３は、レーザダイオード（光源）５および分割フォトダイオード（受光部）６を備えた光学ヘッド本体（光ピックアップベース）３１と、対物レンズ（集光レンズ）３２とを有している。
【００９４】
対物レンズ３２は、光学ヘッド本体３１に設けられた図示しないサスペンジョンバネで支持され、光学ヘッド本体３１に対し、径方向および対物レンズ３２の光軸方向（光ディスク２（ターンテーブル１３）の回転軸方向）のそれぞれに移動し得るようになっている。対物レンズ３２がその中立位置（中点）からずれると、その対物レンズ３２は、前記サスペンジョンバネの復元力によって中立位置に向って付勢される。以下、前記対物レンズ３２の光軸方向を単に「光軸方向」と言い、前記光ディスク２の回転軸方向を単に「回転軸方向」と言う。
【００９５】
また、光学ヘッド３は、光学ヘッド本体３１に対し、対物レンズ３２を移動させるアクチュエータ４を有している。このアクチュエータ４は、光学ヘッド本体３１に対し、対物レンズ３２を径方向に移動させるトラッキングアクチュエータと、対物レンズ３２を光軸方向（回転軸方向）に移動させるフォーカスアクチュエータとで構成されている。
【００９６】
このアクチュエータ４、すなわち、トラッキングアクチュエータおよびフォーカスアクチュエータは、それぞれ、ドライバ２１により駆動される。
【００９７】
また、光学ヘッド本体３１には、後述するガイドシャフト１６に沿って摺動する３つの支持部（スライダ）３１１が形成されている。
【００９８】
光学ヘッド移動機構は、主に、スレッドモータ７と、スレッドモータ７を駆動するドライバ２２と、スレッドモータ７の回転軸８に固定されたリードスクリュー（ウォームギヤ）８１と、減速ギヤ１４と、ラックギヤ１５と、光学ヘッド３を案内する一対のガイドシャフト１６、１６と、前述した３つの支持部（スライダ）３１１とで構成されている。
【００９９】
前記減速ギヤ１４は、前記リードスクリュー８１と噛合するウォームホイール１４１と、このウォームホイール１４１に同心的に固定され、ウォームホイール１４１より小径のピニオンギヤ１４２とで構成されている。
【０１００】
また、前記ラックギヤ１５は、前記ピニオンギヤ１４２に噛合し、光学ヘッド本体３１に固定されている。
【０１０１】
前述したように、前記光学ヘッド３は、前記一対のガイドシャフト１６、１６に対し、支持部３１１により移動可能に支持されている。
【０１０２】
スレッドモータ７が駆動し、その回転軸８およびリードスクリュー８１が所定方向に回転すると、ウォームホイール１４１およびピニオンギヤ１４２が所定方向に回転し、ラックギヤ１５とピニオンギヤ１４２とにより、前記ピニオンギヤ１４２の回転運動が光学ヘッド３の直線運動に変換され、光学ヘッド３は、ガイドシャフト１６に沿って所定方向に移動する。
【０１０３】
また、スレッドモータ７の回転軸８およびリードスクリュー８１が前記と逆方向に回転すると、光学ヘッド３は、ガイドシャフト１６に沿って前記と逆方向に移動する。
【０１０４】
制御手段９は、通常、マイクロコンピュータ（ＣＰＵ）で構成され、光学ヘッド３（アクチュエータ４、レーザダイオード５等）、スレッドモータ７、スピンドルモータ１１、ＲＦアンプＩＣ４０、サーボプロセッサ５１、デコーダ５２、メモリー５３、インターフェース制御装置６０等、光ディスク装置１全体の制御を行う。
【０１０５】
そして、光ディスク装置１には、本発明のインターフェース制御装置６０およびコネクタ６２を介して外部装置（例えば、コンピュータ）が着脱自在に接続され、光ディスク装置１と外部装置との間で通信（送信および受信）を行うことができる。
【０１０６】
次に、光ディスク装置１の作用について説明する。
【０１０７】
光ディスク装置１は、光学ヘッド３を目的トラック（目的アドレス）に移動し、この目的トラックにおいて、フォーカス制御、トラッキング制御、スレッド制御および回転数制御（回転速度制御）等を行いつつ、光ディスク２からの情報（データ）の読み出し（再生）等を行う。
【０１０８】
再生の際は、レーザ光が、光学ヘッド３のレーザダイオード５から光ディスク２の所定のトラックに照射される。このレーザ光は、光ディスク２で反射し、その反射光は、光学ヘッド３の分割フォトダイオード６で受光される。
【０１０９】
この分割フォトダイオード６からは、受光量に応じた電流が出力され、この電流は、図示しないＩ−Ｖアンプ（電流−電圧変換部）で、電圧に変換され、光学ヘッド３から出力される。
【０１１０】
光学ヘッド３から出力された電圧（検出信号）は、ＲＦアンプＩＣ４０に入力され、このＲＦアンプＩＣ４０で、加算や増幅等を行うことにより、ＨＦ（ＲＦ）信号が生成される。このＨＦ信号は、光ディスク２に書き込まれているピットとランドに対応するアナログ信号である。
【０１１１】
ＨＦ信号は、サーボプロセッサ５１に入力され、このサーボプロセッサ５１で、２値化され、ＥＦＭ（Eight to Fourteen Modulation）復調され、所定形式のデータ（ＤＡＴＡ信号）にデコード（変換）されて、デコーダ５２に入力される。
【０１１２】
そして、このデータは、デコーダ５２で、通信（送信）用の所定形式のデータにデコードされ、本発明のインターフェース制御装置６０を介して、外部装置（例えば、コンピュータ）に送信される。
【０１１３】
以上のような再生動作におけるトラッキング制御、スレッド制御およびフォーカス制御は、次にようにして行われる。
【０１１４】
前述したように、光学ヘッド３の分割フォトダイオード６からの電流−電圧変換後の信号（電圧）は、ＲＦアンプＩＣ４０に入力される。
【０１１５】
ＲＦアンプＩＣ４０は、この分割フォトダイオード６からの電流−電圧変換後の信号に基づいて、トラッキングエラー信号（ＴＥ）（電圧）を生成する。
【０１１６】
トラッキングエラー信号は、対物レンズ３２の径方向のずれ量、すなわち、トラックの中心からの径方向における対物レンズ３２のずれの大きさおよびその方向（トラックの中心からのずれ量）を示す信号である。
【０１１７】
トラッキングエラー信号は、サーボプロセッサ５１に入力される。サーボプロセッサ５１では、このトラッキングエラー信号に対し、位相の反転や増幅等の所定の信号処理が行われ、これによりトラッキングサーボ信号（電圧）が生成される。このトラッキングサーボ信号に基づいて、ドライバ２１を介し、アクチュエータ４に所定の駆動電圧が印加され、このアクチュエータ４の駆動により、対物レンズ３２は、トラックの中心に向って移動する。すなわち、トラッキングサーボがかかる。
【０１１８】
このアクチュエータ４の駆動のみでは、対物レンズ３２をトラックに追従させることに限界があり、これをカバーすべく、ドライバ２２を介し、スレッドモータ７を駆動して光学ヘッド本体３１を前記対物レンズ３２が移動した方向と同方向に移動し、対物レンズ３２を中立位置に戻すように制御する（スレッド制御を行う）。
【０１１９】
また、ＲＦアンプＩＣ４０は、前記分割フォトダイオード６からの電流−電圧変換後の信号に基づいて、フォーカスエラー信号（ＦＥ）（電圧）を生成する。
【０１２０】
フォーカスエラー信号は、対物レンズ３２の光軸方向（回転軸方向）のずれ量、すなわち、合焦位置からの光軸方向（回転軸方向）における対物レンズ３２のずれの大きさおよびその方向（合焦位置からの対物レンズ３２のずれ量）を示す信号である。
【０１２１】
フォーカスエラー信号は、サーボプロセッサ５１に入力される。サーボプロセッサ５１では、このフォーカスエラー信号に対し、位相の反転や増幅等の所定の信号処理が行われ、これによりフォーカスサーボ信号（電圧）が生成される。このフォーカスサーボ信号に基づいて、ドライバ２１を介し、アクチュエータ４に所定の駆動電圧が印加され、このアクチュエータ４の駆動により、対物レンズ３２は、合焦位置に向って移動する。すなわち、フォーカスサーボがかかる。
【０１２２】
本発明の光ディスク装置は、前述したＣＤ−ＲＯＭドライブ装置に限らず、この他、例えば、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＡＭ等の記録・再生が可能な光ディスク（プリグルーブを有する光ディスク）を記録・再生する各種光ディスク装置、ＣＤ（コンパクトディスク）等の再生専用の光ディスクや、記録・再生が可能な光ディスクを再生する各種光ディスク装置に適用することができる。
【０１２３】
また、本発明の光ディスク装置は、複数種の光ディスクを記録および／または再生する各種光ディスク装置に適用することもできる。
【０１２４】
以上、本発明のインターフェース制御装置および光ディスク装置を、図示の実施例に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。
【０１２５】
例えば、前記実施例では、インターフェース制御装置がデコーダ等の内部回路と分離型（別体）に構成されているが、本発明の光ディスク装置では、インターフェース制御装置がデコーダ等の内部回路と一体型（一体的）に構成されていてもよい。すなわち、インターフェース制御装置がデコーダ等の内部回路としての機能を有していてもよい。
【０１２６】
【発明の効果】
以上説明したように、本発明のインターフェース制御装置および光ディスク装置によれば、インターフェース制御装置を制御基板のどちらの面に配置した場合であっても、インターフェース制御装置とコネクタの各々対応する端子同士を配線を交差することなく接続することができる。
【０１２７】
このため、制御基板の設計の自由度が向上されるとともに、制御基板上のパターン配線の設計が極めて容易なものとなる。
【０１２８】
これにより、製品の開発期間を短縮できる。また、パターン配線による制御基板上の面積を削減することができ、これにより、制御基板の小型化や低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明のインターフェース制御装置の実施例を示すブロック概念図である。
【図２】図１に示すインターフェース制御装置の端子配列を、ＡＴＡＰＩに準拠したコネクタの端子の配列順序に対して、同一の配列順序およびその反対の配列順序とした場合の両者の関係を示す対応表である。
【図３】図１に示すインターフェース制御装置の切替回路の構成例を示す回路図である。
【図４】図１に示すインターフェース制御装置の切替回路の構成例を示す回路図である。
【図５】図１に示すインターフェース制御装置の切替回路の構成例を示す回路図である。
【図６】図１に示すインターフェース制御装置の切替回路の構成例を示す回路図である。
【図７】図１に示すインターフェース制御装置の切替回路の構成例を示す回路図である。
【図８】図１に示すインターフェース制御装置の使用例を示す概念図である。
【図９】本発明の光ディスク装置の実施例の回路構成（主要部）を示すブロック図である。
【図１０】本発明の光ディスク装置の実施例（ケーシングを取り除いた状態）を示す平面図である。
【図１１】（ａ）は、制御基板を示す概念図、（ｂ）および（ｃ）は、従来のインターフェースＬＳＩの使用例を示す概念図である。
【符号の説明】
１              光ディスク装置
２              光ディスク
３              光学ヘッド
３１            光学ヘッド本体
３２            対物レンズ
３１１          支持部
４              アクチュエータ
５              レーザダイオード
６              分割フォトダイオード
７              スレッドモータ
８              回転軸
８１            リードスクリュー
９              制御手段
１１            スピンドルモータ
１２            回転軸
１３            ターンテーブル
１４            減速ギヤ
１４１          ウォームホイール
１４２          ピニオンギヤ
１５            ラックギヤ
１６            ガイドシャフト
２１〜２３      ドライバ
４０            ＲＦアンプＩＣ
５１            サーボプロセッサ
５２            デコーダ
５３            メモリー
６０            インターフェース制御装置
６１            制御基板
６２            コネクタ
６３            内部回路
６４            切替回路
６５            第１の端子
６６            第２の端子
６７            外部切替端子
６８            入力バッファ
６９、７０      出力バッファ
７１、７３〜７６、７９、８０、８３  ＡＮＤゲート
７２            ＮＡＮＤゲート
７７、７８      セレクタ
８２            ＯＲゲート
８４            インターフェースＬＳＩ
８５、８６    端子
【図１】
0003963051.tif 000002
【図２】
0003963051.tif 000003
【図３】
0003963051.tif 000004
【図４】
0003963051.tif 000005
【図５】
0003963051.tif 000006
【図６】
0003963051.tif 000007
【図７】
0003963051.tif 000008
【図８】
0003963051.tif 000009
【図９】
0003963051.tif 000010
【図１０】
0003963051.tif 000011
【図１１】
0003963051.tif 000012