(57)【特許請求の範囲】
【請求項１】
行状のゲートライン、列状の信号ライン及び両者が交差する部分に行列状に配された画素を有するパネルと、
該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、
該信号ラインに接続するとともに所定の周期のクロック信号に基づいて動作し、選択された行の画素に順次映像信号を書き込む水平駆動回路と、
該水平駆動回路の動作基準となる第１のクロック信号と、この第１のクロック信号に対して周期が同じでかつデューティ比が小さい第２のクロック信号を生成するクロック生成手段とからなり、
前記水平駆動回路は、前記第１のクロック信号に同期してシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される前記シフトパルスに応答してオンし前記第２のクロック信号に含まれているパルスを抜き取って順次サンプリングパルスを生成する第１のスイッチ群と、入力される映像信号を前記第１のスイッチ群の各スイッチによって生成された前記サンプリングパルスに応答して順次サンプリングし各信号ラインに供給する第２のスイッチ群とを有し、
前記クロック生成手段は、パネルの外部に配され該第２のクロック信号を外部から供給する外部クロック生成回路と、パネルの内部に形成され該第２のクロック信号を処理して該第２のクロック信号と周期が同じでかつデューティ比が異なる該第１のクロック信号を生成し該水平駆動回路に供給する内部クロック生成回路とに分かれており、
該外部クロック生成回路から該内部クロック生成回路に該第２のクロック信号を供給するための外部接続用端子がパネル上に設けられている一方、外部から第１のクロック信号を供給するための外部接続用端子が省かれていることを特徴とする表示装置。
【請求項２】
前記内部クロック生成回路は、該外部クロック生成回路から供給された第２のクロック信号を処理して該第１のクロック信号を生成するためＤ型フリップフロップを含むことを特徴とする請求項１記載の表示装置。
【請求項３】
前記Ｄ型フリップフロップは、複数のＮＡＮＤ素子で構成されていることを特徴とする請求項２記載の表示装置。
【請求項４】
前記外部クロック生成回路は、該第２のクロック信号のデューティ比を可変調整可能なことを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置に関し、特に水平駆動回路にいわゆるクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】
表示装置、例えば液晶セルを画素の表示エレメント（電気光学素子）に用いたアクティブマトリクス型液晶表示装置において、点順次駆動方式の水平駆動回路として、例えばクロックドライブ方式を採用した構成のものが知られている。このクロックドライブ方式の水平駆動回路の従来例を図１３に示す。図１３において、水平駆動回路１００は、シフトレジスタ１０１、クロック抜き取りスイッチ群１０２およびサンプリングスイッチ群１０３を有する構成となっている。
【０００３】
シフトレジスタ１０１は、ｎ段のシフト段(転送段)からなり、水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これにより、シフトレジスタ１０１の各シフト段からは、図１４のタイミングチャートに示すように、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＶｓ１〜Ｖｓｎが順次出力される。これらシフトパルスＶｓ１〜Ｖｓｎは、クロック抜き取りスイッチ群１０２の各スイッチ１０２-1〜１０２-nに与えられる。
【０００４】
クロック抜き取りスイッチ群１０２のスイッチ１０２-1〜１０２-nは、各一端が水平クロックＨＣＫＸ，ＨＣＫを入力するクロックライン１０４-1，１０４-2に交互に接続されており、シフトレジスタ１０１の各シフト段からシフトパルスＶｓ１〜Ｖｓｎが与えられることにより、順次オン状態となって水平クロックＨＣＫＸ，ＨＣＫを順に抜き取る。これら抜き取られた各パルスは、サンプリングパルスＶｈ１〜Ｖｈｎとしてサンプリングスイッチ群１０３の各スイッチ１０３-1〜１０３-nに与えられる。
【０００５】
サンプリングスイッチ群１０３のスイッチ１０３-1〜１０３-nは、映像信号ｖｉｄｅｏを伝送するビデオライン１０５に各一端が接続されており、クロック抜き取りスイッチ群１０２のスイッチ１０２-1〜１０２-nで抜き取られて順次与えられるサンプリングパルスＶｈ１〜Ｖｈｎに応答して順にオン状態になることによって映像信号ｖｉｄｅｏをサンプリングし、画素アレイ部（図示せず）の信号ライン１０６-1〜１０６-nに供給する。
【０００６】
【発明が解決しようとする課題】
上述した従来例に係るクロックドライブ方式の水平駆動回路１００では、水平クロックＨＣＫＸ，ＨＣＫがクロック抜き取りスイッチ群１０２の各スイッチ１０２-1〜１０２-nで抜き取られ、サンプリングスイッチ群１０３の各スイッチ１０３-1〜１０３-nに対してサンプリングパルスＶｈ１〜Ｖｈｎとして与えられるまでの伝送過程において、配線抵抗や寄生容量などに起因してパルスに遅延が生じる。
【０００７】
すると、この伝送過程でのパルスの遅延によって、サンプリングパルスＶｈ１〜Ｖｈｎの波形になまりが生じる。その結果、例えば２段目のサンプリングパルスＶｈ２に着目すると、特に図１５のタイミングチャートから明らかなように、２段目のサンプリングパルスＶｈ２とその前後の１段目，３段目のサンプリングパルスＶｈ１，Ｖｈ３との間に波形のオーバーラップが生じる。
【０００８】
ところで、一般的に、サンプリングスイッチ群１０３の各スイッチ１０３-1〜１０３-nがオンする瞬間に、ビデオライン１０５には信号ライン１０３-1〜１０３-nとの電位の関係から、図１５に示すように充放電ノイズが乗ってしまう。
【０００９】
このような状況下において、上述したように、サンプリングパルスＶｈ２が前後の段間でオーバーラップしていると、サンプリングパルスＶｈ２に基づく２段目のサンプリングタイミングでは、３段目のサンプリングスイッチ１０３-3がオンすることによって生じる充放電ノイズをサンプリングしてしまう。なお、サンプリングスイッチ１０３-1〜１０３-nは、サンプリングパルスＶｈ１〜Ｖｈｎが"Ｌ"レベルになるタイミングでビデオライン１０５の電位をサンプルホールドすることになる。
【００１０】
このとき、ビデオライン１０５に乗る充放電ノイズにばらつきが生じ、またサンプリングパルスＶｈ１〜Ｖｈｎの各々が"Ｌ"レベルになるタイミングにもばらつきが生じるため、サンプリングスイッチ１０３-1〜１０３-nによるサンプリング電位にもばらつきが生じる。その結果、このサンプリング電位のばらつきが表示画面上に縦スジとなって現れ、画品位を損なうことになる。
【００１１】
一方、点順次駆動方式のアクティブマトリクス型液晶表示装置では、高精細化に伴って特に水平方向の画素数が増えると、１系統で入力される映像信号ｖｉｄｅｏを、限られた水平有効期間内で全画素について順番にサンプリングするためのサンプリング時間を十分に確保するのが難しくなる。そこで、サンプリング時間を十分に確保するため、図１６に示すように、映像信号をｍ系統（ｍは２以上の整数）で並行して入力する一方、水平方向のｍ個の画素を単位としてｍ個のサンプリングスイッチを設け、１つのサンプリングパルスでｍ個のサンプリングスイッチを同時に駆動することによってｍ画素単位で順次書き込みを行う方式が採られることになる。
【００１２】
ここで、単位画素数ｍ以下の幅を持つ細い黒線を表示する場合を考える。このような黒線表示を行う場合に、映像信号ｖｉｄｅｏは、図１７（Ａ）に示すように、黒レベルの部分がパルス状になり、またそのパルス幅がサンプリングパルス（Ｂ）のパルス幅と等しい波形として入力される。このパルス状の映像信号ｖｉｄｅｏは矩形波が理想的であるが、映像信号ｖｉｄｅｏを伝送するビデオラインの配線抵抗や寄生容量などに起因して、図１７（Ｃ）に示すように、パルス波形の立ち上がりや立ち下がりがなまってしまう（映像信号ｖｉｄｅｏ′）。
【００１３】
このように、立ち上がりや立ち下がりがなまったパルス状の映像信号ｖｉｄｅｏ′をサンプリングパルスＶｈ１〜Ｖｈｎでサンプルホールドを行うと、本来ｋ段目のサンプリングパルスＶｈｋでパルス状の映像信号ｖｉｄｅｏ′をサンプルホールドする筈が、前段のサンプリングパルスＶｈｋ−１で映像信号ｖｉｄｅｏの立ち上がり部分をサンプルホールドしたり、あるいは次段のサンプリングパルスＶｈｋ＋１で映像信号ｖｉｄｅｏ′の立ち下がり部分をサンプルホールドすることになる。その結果、ゴーストが発生する。ここで、ゴーストとは、正規の画像からずれて重複して生じる望ましくない妨害像を言う。
【００１４】
サンプリングパルスＶｈｋに対する映像信号ｖｉｄｅｏ′（以下、単に映像信号ｖｉｄｅｏと記す）の位相関係は、映像信号ｖｉｄｅｏを処理する回路において、映像信号ｖｉｄｅｏの時間軸上の位置、即ちサンプルホールドポジションを調整することにより、図１８に示すように、例えばＳ／Ｈ＝０〜５の６段階に変更することができる。
【００１５】
ここで、サンプルホールドによるゴースト発生依存について述べる。先ず、Ｓ／Ｈ＝１のときについて考える。Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏとサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を図１９に示す。Ｓ／Ｈ＝１では、サンプリングパルスＶｈｋによってパルス状の映像信号ｖｉｄｅｏがサンプルホールドされることにより、ｋ段目の信号ラインに黒信号が書き込まれ、黒線が表示される。
【００１６】
しかし同時に、映像信号ｖｉｄｅｏの黒信号部（パルス部）がｋ−１段目のサンプリングパルスＶｈｋ−１とオーバーラップしているため、ｋ−１段目の信号ラインにも黒信号が書き込まれる。これにより、図２０に示すように、ｋ−１段目の位置、即ち水平スキャン手前方向にゴーストが発生してしまう。同様に、Ｓ／Ｈ＝０でも、ｋ−１段目のサンプリングパルスＶｈｋ−１と映像信号ｖｉｄｅｏの黒信号部とがオーバーラップしており、水平スキャン手前方向にゴーストが発生してしまう。
【００１７】
次に、Ｓ／Ｈ＝５のときについて考える。Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏとサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を図２１に示す。Ｓ／Ｈ＝５では、映像黒信号はｋ＋１段目のサンプリングパルスＶｈｋ＋１とオーバーラップしてしまう。ｋ＋１段目の信号ラインには、サンプリングスイッチがオンしたときに黒信号が書き込まれ、その後はグレーレベルまで戻ろうとする。しかし、オーバーラップ量が大きいため、信号ラインの電位はグレーレベルまでは戻りきらない。そのため、図２２に示すように、ｋ＋１段目の位置、即ち水平スキャン後ろ方向にゴーストが発生してしまう。
【００１８】
Ｓ／Ｈ＝１〜４でもＳ／Ｈ＝５のときと同様に、ｋ＋１段目のサンプリングパルスＶｈｋ＋１と映像黒信号部とはオーバーラップしており、サンプリングスイッチがオンしたときに信号ラインに黒信号が書き込まれる。しかし、Ｓ／Ｈ＝５のときに比べてオーバーラップ量が小さく、書き込まれる黒レベルが低いため、信号ラインの電位はグレーレベルまで戻りきることができる。したがって、ゴーストは発生しない。
【００１９】
上述したようなプロセスにて、映像信号ｖｉｄｅｏとサンプリングパルスとのオーバーラップに起因してゴーストが発生する。ここで、Ｓ／Ｈ＝２，３，４のように前後どちらにもゴーストが発生しないサンプルホールドポジションの数をゴーストに対するマージン（以下、ゴーストマージンと称す）とする。
【００２０】
このように、ビデオラインの配線抵抗や寄生容量などに起因して、パルス状の映像信号ｖｉｄｅｏの立ち上がりや立ち下がりに生じる波形のなまりの問題は避けられなくても、映像信号ｖｉｄｅｏを処理する回路部分において、最適なサンプルホールドポジションを設定することにより、ゴーストの発生を回避することができる。
【００２１】
しかしながら、ビデオラインの配線抵抗や寄生容量などに起因して、パルス状の映像信号ｖｉｄｅｏの立ち上がりや立ち下がりに波形のなまりが生じることにより、当該映像信号ｖｉｄｅｏのパルス波形部分が前段あるいは次段のサンプリングパルスとオーバーラップしてしまうため、その分だけゴーストマージンを大きくとれないことになる。上記の例では、ゴーストマージンがＳ／Ｈ＝２，３，４の３つとなる。
【００２２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、クロックドライブ方式にて水平駆動を行う際に完全ノンオーバーラップサンプリングを実現することで、オーバーラップサンプリングに起因する縦スジの発生を抑えるとともに、ゴーストマージンを大きく設定できるようにした表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
上述した本発明の目的を達成する為に以下の手段を講じた。即ち、本発明に係る表示装置は、行状のゲートライン、列状の信号ライン及び両者が交差する部分に行列状に配された画素を有するパネルと、該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、該信号ラインに接続するとともに所定の周期のクロック信号に基づいて動作し、選択された行の画素に順次映像信号を書き込む水平駆動回路と、該水平駆動回路の動作基準となる第１のクロック信号と、この第１のクロック信号に対して周期が同じでかつデューティ比が小さい第２のクロック信号を生成するクロック生成手段とからなり、前記水平駆動回路は、前記第１のクロック信号に同期してシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される前記シフトパルスに応答してオンし前記第２のクロック信号に含まれているパルスを抜き取って順次サンプリングパルスを生成する第１のスイッチ群と、入力される映像信号を前記第１のスイッチ群の各スイッチによって生成された前記サンプリングパルスに応答して順次サンプリングし各信号ラインに供給する第２のスイッチ群とを有し、前記クロック生成手段は、パネルの外部に配され該第２のクロック信号を外部から供給する外部クロック生成回路と、パネルの内部に形成され該第２のクロック信号を処理して該第２のクロック信号と周期が同じでかつデューティ比が異なる該第１のクロック信号を生成し該水平駆動回路に供給する内部クロック生成回路とに分かれており、該外部クロック生成回路から該内部クロック生成回路に該第２のクロック信号を供給するための外部接続用端子がパネル上に設けられている一方、外部から第１のクロック信号を供給するための外部接続用端子が省かれていることを特徴とする。
【００２４】
具体的には、前記内部クロック生成回路は、該外部クロック生成回路から供給された第２のクロック信号を処理して該第１のクロック信号を生成するためＤ型フリップフロップを含む。この場合、前記Ｄ型フリップフロップは、複数のＮＡＮＤ素子で構成されている。一方、前記外部クロック生成回路は、該第２のクロック信号のデューティ比を可変調整可能である。
【００２５】
上記の構成において、第１のスイッチ群の各スイッチは、シフトレジスタから第１のクロック信号に同期して順次出力されるシフトパルスに応答して第２のクロック信号を順に抜き取る。これにより、第２のスイッチ群には、第１のクロック信号よりもデューティ比が小さい第２のクロック信号がサンプリング信号として与えられる。そして、第２のスイッチ群の各スイッチは、これらサンプリング信号に応答して入力映像信号を順次サンプルホールドし、画素部の信号ラインに供給する。このとき、サンプリング信号のデューティ比が第１のクロック信号に比べて小さいことで、完全ノンオーバーラップサンプリングを実現できる。
【００２６】
特に本発明では、クロック生成手段を外部クロック生成回路と内部クロック生成回路とに分けている。外部クロック生成回路は第２のクロック信号を供給する一方、内部クロック生成回路は第１のクロック信号を生成する。これにより、外部からパネルに入力するクロック信号の数を減らすことができる。その分、パネルに形成する外部接続用の端子や配線を簡略化することが可能である。その際、外部クロック生成回路は第２のクロック信号のパルス幅を可変調整できる。これに対し、内部クロック生成回路はパルス幅が一定な第１のクロック信号を生成する。完全ノンオーバーラップサンプリングにより、縦スジの発生を抑えるとともに、ゴーストマージンを大きく設定する為には、第２のクロック信号のパルス幅を最適に設定する必要がある。その場合、外部クロック生成回路は比較的自由に回路構成を行なうことができ、パルス幅可変のクロック信号を生成する為には好適である。一方、水平駆動回路の動作に用いる第１のクロック信号はパルス幅を固定にして差し支えない。従って、第１のクロック信号を生成する内部クロック生成回路は比較的簡単な回路構成でよく、パネルに内蔵するには好適である。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明に係る表示装置の基本的な構成を示す模式的なブロック図である。図示する様に、本表示装置は画素アレイ部１５、垂直駆動回路１６及び水平駆動回路１７などを集積的に形成したパネル３３で構成されている。画素アレイ部１５は、行状のゲートライン１３、列状の信号ライン１２及び両者が交差する部分に行列状に配された画素１１とで構成されている。垂直駆動回路１６は左右に分かれて配されており、ゲートライン１３の両端に接続して、順次画素１１の行を選択する。水平駆動回路１７は信号ライン１２に接続するとともに所定の周期のクロック信号に基づいて動作し、選択された行の画素１１に順次映像信号を書き込む。更に本表示装置はクロック生成手段を備えており、水平駆動回路１７の動作基準となる第１のクロック信号ＨＣＫ，ＨＣＫＸと、この第１のクロック信号ＨＣＫ，ＨＣＫＸに対して周期が同じで且つデューティ比が小さい第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを生成する。尚、ＨＣＫＸはＨＣＫの反転信号である。同様に、ＤＣＫ１ＸはＤＣＫ１の反転信号であり、ＤＣＫ２ＸはＤＣＫ２の反転信号である。又、各信号ライン１２にはプリチャージ回路２０が接続しており、映像信号の書込みに先立ってプリチャージを行ない、画質を改善する。
【００２８】
本発明の特徴事項として、水平駆動回路１７はシフトレジスタと第１のスイッチ群と第２のスイッチ群とを有する。シフトレジスタは第１のクロック信号ＨＣＫ，ＨＣＫＸに同期してシフト動作を行い、各シフト段からシフトパルスを順次出力する。第１のスイッチ群は、シフトレジスタから順次出力されたシフトパルスに応じて第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを抜き取る。第２のスイッチ群は、外部から入力される映像信号を第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘに応答して順次サンプリングし、各信号ライン１２に供給する。係る構成により、完全ノンオーバーラップサンプリングを実現できる。
【００２９】
本発明の更なる特徴事項として、前述したクロック生成手段は外部クロック生成回路１８と内部クロック生成回路１９とに分かれている。外部クロック生成回路１８はパネル３３の外部にある駆動用のシステムボード（図示せず）に搭載されており、第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを外部からパネル３３に供給する。一方、内部クロック生成回路１９はパネル３３の内部に垂直駆動回路１６や水平駆動回路１７とともに形成されており、外部クロック生成回路１８から供給された第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを処理して、第１のクロック信号ＨＣＫ，ＨＣＫＸを生成している。内部的に生成された第１のクロック信号ＨＣＫ，ＨＣＫＸは第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘとともに、水平駆動回路１７に送られる。尚、外部クロック生成回路１８は、第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘのデューティ比を可変調整可能である。これに対し、内部クロック生成回路１９はデューティ比が固定された第１のクロック信号ＨＣＫ，ＨＣＫＸを生成する。
【００３０】
図２は、表示装置の参考例を示す模式的なブロック図である。本発明に係る表示装置と対比する為に、図１と対応する部分には対応する参照番号を付してある。図１に示した本発明の表示装置と異なる点は、第１のクロック信号ＨＣＫ，ＨＣＫＸと第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘが全て外部クロック生成回路１８から供給されていることであり、パネル３３には何ら内部クロック生成回路は内蔵されていない。図２に示した参考例の場合、外部クロック生成回路１８とパネル３３を接続する為に、最低６個の端子及びこれに関連した配線が必要である。これに対し、図１に示した本発明の表示装置では、外部接続用の端子は４個で済む。
【００３１】
図３は、表示装置の他の参考例を示す模式的なブロック図である。本発明に係る表示装置と対比する為に、図１と対応する部分には対応する参照番号を付してある。図１に示した本発明の表示装置と異なる点は、第１のクロック信号ＨＣＫ，ＨＣＫＸが外部クロック生成回路１８によって外部から供給される一方、第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘが内部クロック生成回路１９で内部的に生成されていることである。内部クロック生成回路１９は外部クロック生成回路１８から外部的に供給された第１のクロック信号ＨＣＫ，ＨＣＫＸを論理的に処理して、第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを形成している。内部クロック生成回路１９は比較的簡単な論理回路構成となっており、第２のクロック信号ＤＣＫのパルス幅を設定する為に、所定段数のインバータを用いている。即ち、直列接続されたインバータを介して第１のクロック信号ＨＣＫを遅延処理することで、第２のクロック信号ＤＣＫのパルス幅を設定している。第２のクロック信号のパルス幅はインバータの接続段数で決まる為、基本的に固定であり可変調整することはできない。但、図３に示した参考例の場合、外部接続用の端子は第１のクロック信号ＨＣＫ，ＨＣＫＸの分として２個で済む。
【００３２】
図２に示した参考例では、パネル外部のシステムボードにて第２のクロック信号（以下ＤＣＫパルスと呼ぶ場合がある）を作成するので、第１のクロック信号（以下ＨＣＫパルスと呼ぶ場合がある）に対するＤＣＫパルスの位相やＤＣＫパルス幅を自由に調整することができる。しかし、入力信号として第１のクロック信号ＨＣＫ，ＨＣＫＸの他に、第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘの４系統を追加する必要があり、接続用のパッド端子数が４つも増加してしまう。パネルサイズの小型化を困難にする為、パッド端子数の増加は望ましくない。又図３に示した参考例では、外部クロック生成回路１８から供給したＨＣＫパルスに基づき、パネル内部にてＤＣＫパルスを作るので、パッド端子数の増加はない。しかしながら、内部クロック生成回路１９のインバータの個数によりＤＣＫパルス幅が決まる為、ＤＣＫパルス幅の自由な調整は不可能である。縦スジやゴーストマージンに対する最適なＤＣＫパルス幅を求める為、その可変性が必要である。一方で、パッド端子数の増加は少ない方が望ましい。これらの要求に鑑み、図１に示した本発明の表示装置では、パッド端子数の増加を、従来のＨＣＫ，ＨＣＫＸ用の２個から、ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘ用の４個となって、パッド端子数の増加は２個に止めている。又、外部クロック生成回路１８で第２のクロック信号を供給するので、ＤＣＫパルス幅を自在に最適調整することができる。
【００３３】
図４は、図１に示した内部クロック生成回路１９の具体的な構成例を示すブロック図である。この内部クロック生成回路は、パネルの右上部に形成されており、ＤＣＫパルスからＨＣＫパルスを作り出している。図示する様に、本内部クロック生成回路は基本的にＤ型フリップフロップで構成されている。特に本例では、Ｄ型フリップフロップ５０は、４個のＮＡＮＤ素子５１〜５４で構成されている。Ｄ型フリップフロップ５０は入力端子Ｄ、クロック端子ＣＬＫ及び一対の出力端子Ｑ，ＱＸを有している。Ｄ型フリップフロップは、入力信号ＤをクロックパルスＣＬＫの立ち上がりで捉え、出力信号Ｑを得る構成となっている。他の出力信号ＱＸは、一方の出力信号Ｑの反転信号である。本例では、入力信号Ｄとして、外部クロック生成回路から供給された第２のクロック信号のうち、ＤＣＫ２Ｘ又はＤＣＫ１を用いている。又、クロックパルスＣＬＫとして、同じく外部クロック生成回路から供給された第２のクロック信号のうち、ＤＣＫ１及びＤＣＫ２をＯＲ素子５５でＯＲ処理した後、遅延回路６０で遅延処理したパルス波形を用いている。遅延回路６０はインバータ６１，６２，・・・，６ｎを直列接続したものである。
【００３４】
図５は、図４に示した内部クロック生成回路の動作説明に供する波形図である。外部から供給される第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘは所定のパルス幅を有し、互いに反対極性となっている。同様に、ＤＣＫ２，ＤＣＫ２Ｘも所定のパルス幅を有し、互いに反対極性となっている。ＤＣＫ１とＤＣＫ２は互いに位相が１８０度ずれている。本実施例では、ＤＣＫ１及びＤＣＫ２をＯＲ処理して、クロックパルスＣＬＫを求めている。ＤＣＫ１，ＤＣＫ２は互いに位相が１８０度ずれているので、クロックパルスＣＬＫの立ち上がりの間隔は、目的とするＨＣＫパルスの１／２周期と一致する様になっている。尚、ＨＣＫパルスはデューティ比が５０％であり、ＤＣＫパルスはＨＣＫパルスと周期が等しく、デューティ比が小さい。又、入力信号Ｄとして、本例ではＤＣＫ２Ｘを用いている。ここで、入力パルスＤの立ち上がりと、クロックパルスＣＬＫの立ち上がりが重ならない様に、あらかじめＣＬＫの方に遅延回路６０で遅延処理を施した後、Ｄ型フリップフロップ５０に入力している。前述した様に、Ｄ型フリップフロップは、入力信号ＤをクロックパルスＣＬＫの立ち上がりで捉え、出力端子Ｑに出力するものである。従って、出力信号Ｑは、周期がＤＣＫパルスと同じでデューティ比が５０％の信号となり、ＨＣＫパルスとして使うことができる。又、出力端子ＱＸにはＨＣＫパルスの反転信号であるＨＣＫＸが得られる。この様にして得られたＨＣＫパルスは水平駆動回路の動作に用いられる。ＤＣＫパルスは駆動用のシステムボードに搭載された外部クロック生成回路から供給している。システムボード側はＤＣＫパルス幅を可変できる。以上により、本発明に係る表示装置は、ＤＣＫパルス幅が可変で、パネルに供給する入力信号を４個に削減することができる。
【００３５】
図６は、例えば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成例を示す回路図である。ここでは、図面の簡略化のために、４行４列の画素配列の場合を例に採って示している。なお、アクティブマトリクス型液晶表示装置では、通常、各画素のスイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）が用いられている。
【００３６】
図６において、行列状に配置された４行４列分の画素１１の各々は、画素トランジスタである薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴのドレイン電極に画素電極が接続された液晶セルＬＣと、薄膜トランジスタＴＦＴのドレイン電極に一方の電極が接続された保持容量Ｃsとから構成されている。これら画素１１の各々に対して、信号ライン１２-1〜１２-4が各列ごとにその画素配列方向に沿って配線され、ゲートライン１３-1〜１３-4が各行ごとにその画素配列方向に沿って配線されている。
【００３７】
画素１１の各々において、薄膜トランジスタＴＦＴのソース電極（または、ドレイン電極）は、対応する信号ライン１２-1〜１２-4に各々接続されている。薄膜トランジスタＴＦＴのゲート電極は、ゲートライン１３-1〜１３-4に各々接続されている。液晶セルＬＣの対向電極および保持容量Ｃsの他方の電極は、各画素間で共通にＣsライン１４に接続されている。このＣsライン１４には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００３８】
以上により、画素１１が行列状に配置され、これら画素１１に対して信号ライン１２-1〜１２-4が各列ごとに配線されかつゲートライン１３-1〜１３-4が各行ごとに配線されてなる画素アレイ部１５が構成されている。この画素アレイ部１５において、ゲートライン１３-1〜１３-4の各一端は、画素アレイ部１５の例えば左側に配置された垂直駆動回路１６の各行の出力端に接続されている。
【００３９】
垂直駆動回路１６は、１フィールド期間ごとに垂直方向（行方向）に走査してゲートライン１３-1〜１３-4に接続された各画素１１を行単位で順次選択する処理を行う。すなわち、垂直駆動回路１６からゲートライン１３-1に対して走査パルスＶｇ１が与えられたときには１行目の各列の画素が選択され、ゲートライン１３-2に対して走査パルスＶｇ２が与えられたときには２行目の各列の画素が選択される。以下同様にして、ゲートライン１３-3，１３-4に対して走査パルスＶｇ３，Ｖｇ４が順に与えられる。
【００４０】
画素アレイ部１５の例えば上側には、水平駆動回路１７が配置されている。又、垂直駆動回路１６や水平駆動回路１７に対して各種のクロック信号を与える外部クロック生成回路（タイミングジェネレータ）１８が設けられている。この外部クロック生成回路１８では、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する垂直スタートパルスＨＳＴなどが生成される。加えて、外部クロック生成回路１８は、サンプリングパルスの基となるクロックパルスＤＣＫ１，ＤＣＫ２を生成している。
【００４１】
外部クロック生成回路１８とは別に、内部クロック生成回路１９が設けられている。この内部クロック生成回路１９は、外部クロック生成回路１８から供給されたＤＣＫ１，ＤＣＫ２に基づいて水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを生成する。図７のタイミングチャートに示す様に、水平クロックＨＣＫ，ＨＣＫＸは周期がＴ１でパルス幅がｔ１となっており、デューティ比はちょうど５０％である。これに対し、ＤＣＫ１，ＤＣＫ２は周期がＴ２でパルス幅がｔ２となっている。Ｔ１＝Ｔ２であり、ＨＣＫパルスとＤＣＫパルスは周期が等しい。一方、ｔ２はｔ１より小さく、ＤＣＫパルスのデューティ比はＨＣＫパルスのデューティ比より小さい。ここで、デューティ比とは、パルス波形においてパルス幅ｔとパルス繰返周期Ｔとの比である。
【００４２】
本例の場合は、水平クロックＨＣＫ，ＨＣＫＸのデューティ比（ｔ１／Ｔ１）が５０％であり、これよりもクロックＤＣＫ１，ＤＣＫ２のデューティ比（ｔ２／Ｔ２）が小さく、即ちクロックＤＣＫ１，ＤＣＫ２のパルス幅ｔ２が水平クロックＨＣＫ，ＨＣＫＸのパルス幅ｔ１よりも狭く設定されている。
【００４３】
水平駆動回路１７は、入力される映像信号ｖｉｄｅｏを１Ｈ（Ｈは水平走査期間）ごとに順次サンプリングし、垂直駆動回路１６によって行単位で選択される各画素１１に対して書き込む処理を行うためのものであり、本例ではクロックドライブ方式を採用し、シフトレジスタ２１、クロック抜き取りスイッチ群２２およびサンプリングスイッチ群２３を有する構成となっている。
【００４４】
シフトレジスタ２１は、画素アレイ部１５の画素列（本例では、４列）に対応した４段のシフト段（Ｓ／Ｒ段）２１-1〜２１-4からなり、水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これにより、シフトレジスタ２１の各シフト段２１-1〜２１-4からは、図８のタイミングチャートに示すように、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＶｓ１〜Ｖｓ４が順次出力される。
【００４５】
クロック抜き取りスイッチ群２２は、画素アレイ部１５の画素列に対応した４個のスイッチ２２-1〜２２-4からなり、これらスイッチ２２-1〜２２-4の各一端が、内部クロック生成回路１９を介して外部クロック生成回路１８からクロックＤＣＫ２，ＤＣＫ１を伝送するクロックライン２４-1，２４-2に交互に接続されている。すなわち、スイッチ２２-1，２２-3の各一端がクロックライン２４-1に、スイッチ２２-2，２２-4の各一端がクロックライン２４-2にそれぞれ接続されている。
【００４６】
クロック抜き取りスイッチ群２２の各スイッチ２２-1〜２２-4には、シフトレジスタ２１の各シフト段２１-1〜２１-4から順次出力されるシフトパルスＶｓ１〜Ｖｓ４が与えられる。クロック抜き取りスイッチ群２２の各スイッチ２２-1〜２２-4は、シフトレジスタ２１の各シフト段２１-1〜２１-4からシフトパルスＶｓ１〜Ｖｓ４が与えられると、これらシフトパルスＶｓ１〜Ｖｓ４に応答して順にオン状態となることにより、互いに逆相のクロックＤＣＫ２，ＤＣＫ１を交互に抜き取る。
【００４７】
サンプリングスイッチ群２３は、画素アレイ部１５の画素列に対応した４個のスイッチ２３-1〜２３-4からなり、これらのスイッチ２３-1〜２３-4の各一端が映像信号ｖｉｄｅｏを入力するビデオライン２５に接続されている。このサンプリングスイッチ群２３の各スイッチ２３-1〜２３-4には、クロック抜き取りスイッチ群２２の各スイッチ２２-1〜２２-4によって抜き取られたクロックＤＣＫ２，ＤＣＫ１がサンプリングパルスＶｈ１〜Ｖｈ４として与えられる。
【００４８】
サンプリングスイッチ群２３の各スイッチ２３-1〜２３-4は、クロック抜き取りスイッチ群２２の各スイッチ２２-1〜２２-4からサンプリングパルスＶｈ１〜Ｖｈ４が与えられると、これらサンプリングパルスＶｈ１〜Ｖｈ４に応答して順にオン状態となることにより、ビデオライン２５を通して入力される映像信号ｖｉｄｅｏを順次サンプリングし、画素アレイ部１５の信号ライン１２-1〜１２-4に供給する。
【００４９】
上記構成の本実施形態に係る水平駆動回路１７では、シフトレジスタ２１から順次出力されるシフトパルスＶｓ１〜Ｖｓ４をサンプリングパルスＶｈ１〜Ｖｈ４として用いるのではなく、サンプリングパルスＶｈ１〜Ｖｈ４に同期して、一対のクロックＤＣＫ２，ＤＣＫ１を交互に抜き取り、これらクロックＤＣＫ２，ＤＣＫ１を直接サンプリングパルスＶｈ１〜Ｖｈ４として用いるようにしている。これにより、サンプリングパルスＶｈ１〜Ｖｈ４のばらつきを抑えることができる。その結果、サンプリングパルスＶｈ１〜Ｖｈ４のばらつきに起因するゴーストを除去できることになる。
【００５０】
しかも、本実施形態に係る水平駆動回路１７においては、従来技術の場合のように、シフトレジスタ２１のシフト動作の基準となる水平クロックＨＣＫＸ，ＨＣＫを抜き取ってサンプリングパルスＶｈ１〜Ｖｈ４として用いるのではなく、水平クロックＨＣＫＸ，ＨＣＫに対して同じ周期でかつデューティ比の小さいクロックＤＣＫ２，ＤＣＫ１を別途生成し、これらクロックＤＣＫ２，ＤＣＫ１を抜き取ってサンプリングパルスＶｈ１〜Ｖｈ４として用いるようにしているので、次のような作用効果が得られる。
【００５１】
すなわち、クロックＤＣＫ２，ＤＣＫ１がクロック抜き取りスイッチ群２２の各スイッチ２２-1〜２２-4で抜き取られ、サンプリングスイッチ群２３の各スイッチ２３-1〜２３-4に与えられるまでの伝送過程において、配線抵抗や寄生容量などに起因してパルスに遅延が生じ、抜き取られたクロックＤＣＫ２，ＤＣＫ１の波形になまりが生じたとしても、特に図９のタイミングチャートから明らかなように、抜き取られたクロックＤＣＫ２，ＤＣＫ１の各々が前後のパルスとの間で完全ノンオーバーラップの波形となる。
【００５２】
そして、この完全ノンオーバーラップ波形のクロックＤＣＫ２，ＤＣＫ１をサンプリングパルスＶｈ１〜Ｖｈ４として用いることにより、サンプリングスイッチ群２３において、あるｋ段目に着目したとき、ｋ＋１段目のサンプリングスイッチがオンする前に必ずｋ段目のサンプリングスイッチによる映像信号ｖｉｄｅｏのサンプリングを完了することができる。
【００５３】
これにより、サンプリングスイッチ群２３の各スイッチ２３-1〜２３-4がオンする瞬間に、たとえビデオライン２５に充放電ノイズが乗るとしても、図８に示すように、次の段のスイッチングによって充放電ノイズが発生する以前に必ず自段のサンプリングが行われるため、充放電ノイズをサンプリングするのを防ぐことができる。その結果、水平駆動の際に、サンプリングパルス相互間での完全ノンオーバーラップサンプリングを実現できるため、オーバーラップサンプリングに起因する縦スジの発生を抑えることができる。
【００５４】
また、完全ノンオーバーラップサンプリングを実現できることで、ゴーストが発生しないゴーストマージンを従来よりも大きくとることもできる。以下に、この点について詳述する。図１０に、例えばＳ／Ｈ＝０〜５のサンプルホールドポジションをとる映像信号ｖｉｄｅｏと完全ノンオーバーラップのサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係を示す。
【００５５】
先ず、Ｓ／Ｈ＝１のときについて考える。Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏとサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を図１１に示す。Ｓ／Ｈ＝１では、ｋ−１段目のサンプリングパルスＶｈｋ−１と映像信号ｖｉｄｅｏの黒信号部（パルス部）とオーバーラップしない。したがって、サンプリングパルスＶｈｋによってパルス状の映像信号ｖｉｄｅｏをサンプリングした際に、ｋ段目の信号ラインにのみ黒信号が書き込まれるため、水平スキャン手前方向にゴーストは発生しない。
【００５６】
次に、Ｓ／Ｈ＝５のときについて考える。Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏとサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を図１２に示す。Ｓ／Ｈ＝５では、映像黒信号はｋ＋１段目のサンプリングパルスＶｈｋ＋１とオーバーラップしてしまう。ｋ＋１段目の信号ラインには、サンプリングスイッチがオンしたときに黒信号が書き込まれ、その後はグレーレベルまで戻ろうとする。しかし、オーバーラップ量が大きいために、信号ラインの電位はグレーレベルまでは戻りきらない。したがって、水平スキャン後ろ方向にゴーストが発生する。
【００５７】
Ｓ／Ｈ＝１〜４でもＳ／Ｈ＝５のときと同様に、ｋ＋１段目のサンプリングパルスＶｈｋ＋１と映像黒信号部とはオーバーラップしており、サンプリングスイッチがオンしたときに信号ラインに黒信号が書き込まれる。しかし、Ｓ／Ｈ＝５のときに比べてオーバーラップ量が小さく、書き込まれる黒レベルが低いため、信号ラインの電位はグレーレベルまで戻りきることができる。したがって、水平スキャン後ろ方向にゴーストは発生しない。
【００５８】
ここで、サンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１が相互にオーバーラップすることで、オーバーラップサンプリングとなる従来技術の場合と対比とすると、従来技術ではゴーストマージンがＳ／Ｈ＝２，３，４の３つであるのに対して、完全ノンオーバーラップサンプリングの本方式ではＳ／Ｈ＝２，３，４にＳ／Ｈ＝０，１の２つが加わって計５つがゴーストマージンとなり、ゴーストマージンを上げることができる。
【００５９】
なお、上記実施形態では、アナログ映像信号を入力とし、これをサンプリングして点順次にて各画素を駆動するアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、ディジタル映像信号を入力とし、これをラッチした後アナログ映像信号に変換し、このアナログ映像信号をサンプリングして点順次にて各画素を駆動するディジタルインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【００６０】
また、上記実施形態においては、各画素の表示エレメント（電気光学素子）として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとしてエレクトロルミネッセンス（ＥＬ:electroluminescence）素子を用いたアクティブマトリクス型ＥＬ表示装置など、水平駆動回路にクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置全般に適用可能である。
【００６１】
点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、例えば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、点順次駆動方式のアクティブマトリクス型表示装置において、クロックドライブ方式にて水平駆動を行う際に、水平走査の基準となる第１のクロック信号に対して周期が同じでかつデューティ比が小さい第２のクロック信号を用い、この第２のクロック信号を抜き取ってサンプリングパルスとして映像信号のサンプリングを行うようにしたことにより、完全ノンオーバーラップサンプリングを実現できるため、オーバーラップサンプリングに起因する縦スジの発生を抑えることができるとともに、ゴーストマージンを上げることができる。特に本発明によれば、外部から供給される第２のクロック信号を処理して第１のクロック信号を内部的に作成している。これにより、パネルに形成すべき端子の数及び配線の本数の増加を抑制することができる。又、外部から第２のクロック信号を供給するので、そのパルス幅を自在に最適調整することが可能である。これにより、縦スジなどの品質劣化やゴーストマージンに対する最適なＤＣＫパルス幅を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の基本的な構成を示すブロック図である。
【図２】表示装置の参考例を示す模式的なブロック図である。
【図３】表示装置の他の参考例を示す模式的なブロック図である。
【図４】図１に示した表示装置に組み込まれる内部クロック生成回路の具体的な構成例を示すブロック図である。
【図５】図４に示した内部クロック生成回路の動作説明に供するタイミングチャートである。
【図６】本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成例を示す回路図である。
【図７】水平クロックＨＣＫ，ＨＣＫＸとクロックＤＣＫ１，ＤＣＫ２とのタイミング関係を示すタイミングチャートである。
【図８】本実施形態に係るクロックドライブ方式水平駆動回路の動作説明のためのタイミングチャートである。
【図９】本実施形態に係るクロックドライブ方式水平駆動回路における映像信号のサンプリング動作時のタイミングチャートである。
【図１０】Ｓ／Ｈ＝０〜５のサンプルホールドポジションをとる映像信号ｖｉｄｅｏと完全ノンオーバーラップのサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係を示すタイミングチャートである。
【図１１】Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏと完全ノンオーバーラップのサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を示すタイミングチャートである。
【図１２】Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏと完全ノンオーバーラップのサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を示すタイミングチャートである。
【図１３】従来例に係るクロックドライブ方式水平駆動回路の構成の一例を示すブロック図図である。
【図１４】従来例に係るクロックドライブ方式水平駆動回路の動作説明のためのタイミングチャートである。
【図１５】従来例に係るクロックドライブ方式水平駆動回路における映像信号のサンプリング動作時のタイミングチャートである。
【図１６】映像信号をｍ系統で並行して入力する場合のサンプリングスイッチ群の構成を示す図である。
【図１７】パルス状の映像信号になまりが生じた状態を示す波形図である。
【図１８】Ｓ／Ｈ＝０〜５のサンプルホールドポジションをとる映像信号ｖｉｄｅｏとオーバーラップしたサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係を示すタイミングチャートである。
【図１９】Ｓ／Ｈ＝１のときの映像信号ｖｉｄｅｏとオーバーラップしたサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を示すタイミングチャートである。
【図２０】水平スキャン手前方向にゴーストが生じた状態を示す図である。
【図２１】Ｓ／Ｈ＝５のときの映像信号ｖｉｄｅｏとオーバーラップしたサンプリングパルスＶｈｋ−１，Ｖｈｋ，Ｖｈｋ＋１との位相関係および信号ラインの電位変化を示すタイミングチャートである。
【図２２】水平スキャン後ろ方向にゴーストが生じた状態を示す図である。
【符号の説明】
１１…画素、１２…信号ライン、１３…ゲートライン、１５…画素アレイ部、１６…垂直駆動回路、１７…水平駆動回路、１８…外部クロック生成回路、１９…内部クロック生成回路、２１…シフトレジスタ、２２…クロック抜き取りスイッチ群、２３…サンプリングスイッチ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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