(57)【特許請求の範囲】
【請求項１】
Ｒ−２Ｒ方式の梯子型抵抗回路網による複数ｎビットのＤＡＣを備えた半導体装置であって、
前記ＤＡＣは、複数の抵抗回路ユニットと、共通点と、前記複数の抵抗回路ユニット及び前記共通点の間を梯子型に接続する配線を有し、
その配線は、前記複数の抵抗回路ユニットと前記共通点との間の各々の配線抵抗値が略等しくなるようにレイアウトされていることを特徴とするＤＡＣを備えた半導体装置。
【請求項２】
前記配線は、前記複数の抵抗回路ユニットと前記共通点との間の各配線長が略等しくなるようにレイアウトされていることを特徴とする請求項１に記載のＤＡＣを備えた半導体装置。
【請求項３】
前記ＤＡＣは、定電流型ＤＡＣであることを特徴とする請求項１、２に記載のＤＡＣを備えた半導体装置。
【請求項４】
前記ＤＡＣは、さらに演算増幅器を有し、この演算増幅器の一方の入力端子に基準電圧が入力され、前記共通点が接続される出力端子にアナログ電圧が出力される、ことを特徴とする請求項３に記載のＤＡＣを備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｒ−２Ｒ方式の梯子型抵抗回路網による複数ｎビットのＤＡＣを備えた半導体装置に関する。
【０００２】
【従来の技術】
複数ｎビットのディジタル信号をアナログ信号に変換するディジタル・アナログ変換器（以下、ＤＡＣ）として、Ｒ−２Ｒ方式の梯子型抵抗回路網によるものが用いられている。
【０００３】
図６は、従来の、定電流型のＲ−２Ｒ方式梯子型抵抗回路網によるＤＡＣの回路構成を示す図であり、この図ではディジタル信号が１０ビットの例を示している。
【０００４】
図６において、各ビットに対応して定電流源Ｉ０〜Ｉ９と電流切替スイッチＳ０〜Ｓ９が設けられている。切替スイッチＳ９がＭＳＢビットに対応しており、切替スイッチＳ０がＬＳＢビットに対応している。各定電流源Ｉ０〜Ｉ９の電流値は等しい基準電流Ｉｒｅｆになるように設定されている。また、切替スイッチＳ０〜Ｓ９は、共通端子側がそれぞれ各定電流源Ｉ０〜Ｉ９に接続され、一方の切替接点‘１’がＲ−２Ｒ方式の梯子型抵抗回路網に接続される。
【０００５】
この梯子型抵抗回路網は、図のように、切替スイッチＳ０〜Ｓ９の切替接点‘１’間にそれぞれ抵抗１０〜１８（抵抗値Ｒ）が接続され、スイッチＳ１〜Ｓ８の切替接点‘１’に抵抗２１〜２８（抵抗値２Ｒ）の一端が接続され、スイッチＳ０の切替接点‘１’に抵抗２０（抵抗値Ｒ）の一端が接続される。それら切替接点‘１’に接続された抵抗２１〜２８（抵抗値２Ｒ）及び抵抗２０（抵抗値Ｒ）の各他端間が配線によって共通に接続される。
【０００６】
また、演算増幅器ＯＰ１が設けられ、その非反転入力端子（＋）に基準電圧Ｖｒｅｆが入力され、その反転入力端子（−）に切替スイッチＳ９の切替接点‘１’が接続される。そして、演算増幅器ＯＰ１の出力端子に、抵抗２０〜２８の他端が共通に接続され、この出力端子からＤＡＣの出力電圧Ｖｏｕｔが出力される。なお、切替スイッチＳ０〜Ｓ９の他方の切替接点‘０’は、演算増幅器ＯＰ１の出力端子に接続されている。
【０００７】
このＤＡＣの変換動作について、簡単に説明する。各切替スイッチＳ０〜Ｓ９が、入力される１０ビットのディジタル信号の対応するビットの‘１’、‘０’に応じて、切替接点‘１’側または切替接点‘０’側に切り替わる。
【０００８】
このときの出力電圧Ｖｏｕｔは、Vout=R×Iref{2×S9+1×S8+(1/2)×S7+(1/4)×S6+(1/8)×S5+(1/16)×S4+(1/32)×S3+(1/64)×S2+(1/128)×S1+(1/256)×S0}+Vref
となる。但し、各切替スイッチＳ０〜Ｓ９が切替接点‘１’側の時に、上式においてＳｉ＝１であり、切替接点‘０’側の時に、上式においてＳｉ＝０である。
【０００９】
ここで、抵抗値Ｒが１０．４ｋΩ、Ｉｒｅｆが４０μＡ、Ｖｒｅｆが１．６５Ｖと仮定すると、フルスケール時（即ち、切替スイッチＳ０〜Ｓ９が全て切替接点‘１’側）の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝１０．４ｋΩ×４０μＡ×（１０２３／２５６）＋１．６５Ｖ＝３．３１２Ｖ、となる。また、最小ステップ電圧１ＬＳＢは、１ＬＳＢ＝１０．４ｋΩ×４０μＡ×（１／２５６）＝１．６２５ｍＶ、となる。
【００１０】
従って、このＤＡＣでは、理想的な状態での計算上の出力電圧Ｖｏｕｔは、１０ビットのディジタル信号に応じて、基準電圧Ｖｒｅｆ（１．６５Ｖ）からフルスケール時の最大電圧（３．３１２Ｖ）まで、１ＬＳＢ（１．６２５ｍＶ）刻みで出力されることになる。
【００１１】
【発明が解決しようとする課題】
この従来のＤＡＣは、半導体装置として作り込まれるが、各ビットに応じて設けられた各梯子型抵抗回路ユニット間（即ち、抵抗２０〜２８間）及び共通点Ｋである出力端子間を接続する配線の配線距離が比較的長いので、図６中に括弧書きで示しているように、それぞれ配線抵抗として問題となる寄生抵抗Ｒｘが存在している。そして、共通点Ｋまでの配線抵抗Ｒｘの合計値が下位ビットほど大きいから、下位ビットになればなるほど配線抵抗Ｒｘの影響が大きくなる。なお、その他の配線にも同様な寄生抵抗が存在するが、説明の簡略化のために省略している。
【００１２】
また、各梯子型抵抗回路ユニット間の配線と共通点Ｋとの接続点を、例えば右側の抵抗２０側や中央部の抵抗２４側に変更したとしても、各ビットに対する共通点Ｋまでの配線抵抗が各配線でそれぞれ異なる。
【００１３】
このように、各ビットに対する配線抵抗Ｒｘの入り方が不均一になり、配線抵抗Ｒｘに発生する電圧降下の値が各ビット毎に異なるから、最小ステップ電圧１ＬＳＢの値がばらついたり、絶対精度の不足やリニアリティの不足を来したりする。
【００１４】
そこで、本発明は、各抵抗回路ユニット間及び共通点との間を接続する配線に発生する抵抗の影響を少なくして、より理想状態に近い特性を得ることができる、Ｒ−２Ｒ方式の梯子型抵抗回路網による複数ｎビットのＤＡＣを備えた半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の請求項１のＤＡＣを備えた半導体装置は、Ｒ−２Ｒ方式の梯子型抵抗回路網による複数ｎビットのＤＡＣを備えた半導体装置であって、前記ＤＡＣは、複数の抵抗回路ユニットと、共通点と、前記複数の抵抗回路ユニット及び前記共通点の間を梯子型に接続する配線を有し、その配線は、前記複数の抵抗回路ユニットと前記共通点との間の各々の配線抵抗値が略等しくなるようにレイアウトされていることを特徴とする。
【００１６】
本発明の請求項２のＤＡＣを備えた半導体装置は、請求項１のＤＡＣを備えた半導体装置において、前記配線は、前記複数の抵抗回路ユニットと前記共通点との間の各配線長が略等しくなるようにレイアウトされていることを特徴とする。
【００１７】
本発明の請求項３のＤＡＣを備えた半導体装置は、請求項１、２のＤＡＣを備えた半導体装置において、前記ＤＡＣは、定電流型ＤＡＣであることを特徴とする。
【００１８】
本発明の請求項４のＤＡＣを備えた半導体装置は、請求項３のＤＡＣを備えた半導体装置において、前記ＤＡＣは、さらに演算増幅器を有し、この演算増幅器の一方の入力端子に基準電圧が入力され、前記共通点が接続される出力端子にアナログ電圧が出力されることを特徴とする。
【００１９】
本発明のＤＡＣを備えた半導体装置によれば、各梯子型抵抗回路ユニット間及び共通点との間を接続する配線を、各梯子型抵抗回路ユニットと共通点との間の配線抵抗が等しくなるようにレイアウトされている。又、その配線抵抗を等しくするために配線の各配線長を等しくしている。これにより、各ビット毎に基準点までの配線抵抗の入り方が均等になり、配線抵抗の影響が低減されるから、各ビット毎に対応する１ＬＳＢの値のばらつきが低減される。この結果、ＤＡＣの特性をより理想状態に近くすることができる。
【００２０】
【発明の実施の形態】
以下、本発明のＤＡＣを備えた半導体装置の実施の形態について、図を参照して説明する。
【００２１】
図１は、本発明の第１の実施の形態に係る、ＤＡＣを備えた半導体装置の構成のレイアウト例を示す図である。図２は、図１の一部の配線及び抵抗のレイアウトを示す図である。また、図３は、本発明による特性のシミュレーション結果を従来のものと対比して示す図である。
【００２２】
図１において、ＤＡＣの構成要素は全て、従来の図６におけると同様である。しかし、図１においては、抵抗２１〜２８（抵抗値２Ｒ）及び抵抗２０（抵抗値Ｒ）の各他端ａ〜ｉの間と、これら各他端ａ〜ｉと共通点Ｋである演算増幅器ＯＰ１の出力端子との間を接続する配線のレイアウトが、大きく異なっている。
【００２３】
この配線のレイアウトは、抵抗２０〜２８の各他端ａ〜ｉと共通点Ｋとの間の配線長を全ての経路について等しくしている。勿論、この配線の幅や厚さなどは均一に構成されている。従って、抵抗２０〜２８の各他端ａ〜ｉと共通点Ｋとの間の配線の配線抵抗は、製造上の誤差等を除けば原理上全ての経路について等しくなる。
【００２４】
このレイアウトを個々に見てみると、抵抗２１の他端ｂ点と抵抗２２の他端ｃ点、抵抗２３の他端ｄ点と抵抗２４の他端ｅ点、抵抗２５の他端ｆ点と抵抗２６の他端ｇ点、抵抗２７の他端ｈ点と抵抗２８の他端ｉ点、が順次トーナメント形式に組み合わされて等配線長で接続される。一方、抵抗２０の他端ａは独立に引き出されて、トーナメント形式に組み合わされた各他端ｂ〜ｉからの配線と接続されている。
【００２５】
そして、抵抗２１の他端ｂ点乃至抵抗２８の他端ｉ点、及び抵抗２０の他端ａが共通点Ｋに対して全て等しい配線長になる点ｘから、共通点Ｋに接続されている。従って、点ｘから各他端ａ〜ｉまでの配線長は、全て等距離ｌ１の長さになっている。
【００２６】
各梯子型抵抗回路ユニット間（即ち、抵抗２０〜２８間）及び共通点Ｋである出力端子間を接続する配線に、それぞれ寄生する配線抵抗Ｒｘが発生することは避けられない。しかし、本発明のように、抵抗２１〜２８（抵抗値２Ｒ）及び抵抗２０（抵抗値Ｒ）の各他端ａ〜ｉの間と、これら各他端ａ〜ｉと共通点Ｋである演算増幅器ＯＰ１の出力端子との間を接続する配線を略同一になるようにレイアウトすることにより、各ビット毎に基準点Ｋまでの配線抵抗の入り方を均等にすることができる。
【００２７】
これにより、配線抵抗Ｒｘの影響が低減され、各ビット毎に対応する１ＬＳＢの値のばらつきが低減されるから、ＤＡＣの特性をより理想状態に近くすることができる。
【００２８】
更に、この図１に示されるＤＡＣの配線及び抵抗の実際のレイアウト例が図２に示されている。図２においては、図１のＤＡＣの一部、具体的には抵抗２５〜抵抗２８，抵抗１５〜抵抗１７及びその周辺の配線のレイアウトが示されている。
【００２９】
この図２で、斜線が付されている部分が金属配線部分であり、その厚みや幅は均一に作成されており、その単位長当たりの抵抗値は全ての配線部分で実質上同じである。Ｒ２８〜Ｒ２５で示されている部分が、不純物拡散層による抵抗を示している。
【００３０】
図２の各部分を、図１と対応させると、抵抗２７の他端ｈと抵抗２８の他端ｉとの間の配線が配線ｗ１であり、抵抗２５の他端ｆと抵抗２６の他端ｇとの間の配線が配線ｗ２である。以下同様であるが、対応する配線に符号ｗ３、ｗ４、ｗ５を付している。
【００３１】
また、図２における抵抗Ｒ２７（６個）が図１の抵抗２７（抵抗値２Ｒ）に対応し、図２における抵抗Ｒ１７（３個）が図１の抵抗１７（抵抗値Ｒ）に対応している。同様に、抵抗Ｒ２６（６個）が抵抗２６（抵抗値２Ｒ）に、抵抗Ｒ２５（６個）が抵抗２５（抵抗値２Ｒ）に対応し、また、抵抗Ｒ１６（３個）が抵抗１６（抵抗値Ｒ）に、抵抗Ｒ１５（３個）が抵抗１５（抵抗値Ｒ）に対応している。なお、図２で、抵抗群の下側の配線は、抵抗１５〜抵抗１７間の配線や、各切替スイッチＳ５〜Ｓ８の切替接点‘１’への配線である。なお、図２の配線及び抵抗のレイアウト例では、抵抗値Ｒが約１０．４ｋΩであり、各抵抗２０〜抵抗２８の他端間、例えば点ｈ−ｉ間の配線抵抗Ｒｘは約６００ｍΩである。また、Ｒ、２Ｒの各抵抗を複数の直線的な抵抗素子により構成しているのは、抵抗素子の曲がり角部分での抵抗値のばらつきを少なくするためである。
【００３２】
この図２のレイアウトのＤＡＣについて、ＬＰＥ（Layout Parasitic Extraction；寄生素子抽出）法に基づいてシミュレーションを行った。その結果が、下表及び図３に示されている。
【００３３】
0003879912.tif 000002
【００３４】
この表は、寄生抵抗がないとともに理想の定電流源を用いた場合の理想値、本発明ＤＡＣおよび、従来ＤＡＣにおけるシミュレーション結果を、ＬＳＢにおける値を１として、それに対する各ビット２〜ＭＳＢにおける出力の比を示している。
【００３５】
この表から変わるように、理想値に対して、従来ＤＡＣではその誤差が大きくなっているが、本発明ＤＡＣではその誤差は従来のものの誤差に比べて極めて小さくなっており、その特性が著しく改善されていることが分かる。
【００３６】
また、図３のシミュレーション結果は、同図（ａ）が本発明ＤＡＣに関するものであり、同図（ｂ）が従来ＤＡＣに関するものである。これらの図では、横軸に、微分直線性誤差εをとっており、縦軸にビットの個数をとっている。
【００３７】
微分直線性誤差εは、理想的なＤＡＣの１ＬＳＢの幅Ｖｓに対し、実際のＤＡＣの１ＬＳＢの幅Ｖｎを用いて、ε＝｛（Ｖｎ−Ｖｓ）／Ｖｓ｝×１００［％］によって求めている。また、このシミュレーションでは１０ビットのＤＡＣを例にしているから、縦軸の１ＬＳＢの総個数は１０２３個となる。
【００３８】
この図３を見ると、本発明ＤＡＣに関する同図（ａ）では、総個数１０２３個の微分直線性誤差εは、０％と数％の点に集中しておりばらつきが少なくなっている。従って、その分散σも２．２１０％と小さい。
【００３９】
一方、従来ＤＡＣに関する同図（ｂ）では、微分直線性誤差εは、０％の点にも存在するが、約プラス５％の点に大きく存在し、更にマイナスの方向に広く分散して存在する。従ってその分散σも４．６４４％と大きくなっている。
【００４０】
この図３での、微分直線性誤差εに関しての、本発明ＤＡＣと従来ＤＡＣとの対比からも、本発明ＤＡＣの特性が改善されていることが分かる。
【００４１】
図４は、本発明の第２の実施の形態に係る、ＤＡＣを備えた半導体装置のレイアウト的な構成を示す図である。
【００４２】
図４におけるＤＡＣは、図１のＤＡＣと同じく定電流型である。ただ、演算増幅器を用いないで、ＤＡＣを構成している。この演算増幅器を用いないことにより、図１の第１の実施の形態とは配線パターンを含めて、構成上で相違する点が生じている。
【００４３】
切替スイッチＳ９の切替接点‘１’側に抵抗２９（抵抗値Ｒ）の一端を接続し、その抵抗２９の他端を共通点Ｋに接続している。また、共通点Ｋをグランド電位に接地し、抵抗２９（抵抗値Ｒ）の一端から出力電圧Ｖｏｕｔを出力するようにしている。なお、切替スイッチＳ０〜Ｓ９の切替接点‘０’側をそれぞれ抵抗（抵抗値Ｒ）を介してグランド電位に接地している。これは、切替スイッチＳ０〜Ｓ９の切替に伴う電流源Ｉ０〜Ｉ９等への影響を避けるためのものである。その他のＤＡＣの構成要素は図１におけると同様である。
【００４４】
この、図４においては、抵抗２１〜２８（抵抗値２Ｒ）及び抵抗２０、２９（抵抗値Ｒ）の各他端ａ〜ｊの間と、これら各他端ａ〜ｊと共通点Ｋとの間を接続する配線のレイアウトが、一部異なっている。
【００４５】
この配線のレイアウトは、抵抗２０〜２９の各他端ａ〜ｊと共通点Ｋとの間の配線長を全ての経路について等しくし、この配線の幅や厚さなどは均一に構成されている。従って、抵抗２０〜２９の各他端ａ〜ｊと共通点Ｋとの間の配線の配線抵抗は、製造上の誤差等を除けば原理上全ての経路について等しくなる。
【００４６】
このレイアウトを個々に見てみると、抵抗２１の他端ｂ点と抵抗２２の他端ｃ点、抵抗２３の他端ｄ点と抵抗２４の他端ｅ点、抵抗２５の他端ｆ点と抵抗２６の他端ｇ点、抵抗２７の他端ｈ点と抵抗２８の他端ｉ点、が順次トーナメント形式に組み合わされて等配線長で接続される。一方、抵抗２０の他端ａ及び抵抗２９の他端ｊはそれぞれ独立に引き出されて、トーナメント形式に組み合わされた各他端ｂ〜ｉからの配線と接続されている。
【００４７】
そして、抵抗２１の他端ｂ点〜抵抗２８の他端ｉ点、及び抵抗２０の他端ａ、抵抗２９の他端ｊ、が共通点Ｋに対して全て等しくなる点ｘに接続することができるように、各他端ｂ〜ｉと点ｘとの間に配線を曲げた屈曲部Ｂｅｎｄを設けている。従って、点ｘから各他端ａ〜ｊまでの配線長は、全て等距離ｌ２の長さになっている。
【００４８】
この第２の実施の形態においても、抵抗２１〜２８（抵抗値２Ｒ）及び抵抗２０、２９（抵抗値Ｒ）の各他端ａ〜ｊの間と、これら各他端ａ〜ｊと共通点Ｋとの間を接続する配線を全て等距離の長さにレイアウトすることにより、各ビット毎に基準点Ｋまでの配線抵抗の入り方を均等にすることができる。従って、第１の実施の形態と同様に、配線抵抗Ｒｘの影響が低減され、各ビット毎に対応する１ＬＳＢの値のばらつきが低減される。
【００４９】
図５は、本発明の第３の実施の形態に係る、ＤＡＣを備えた半導体装置の構成を示す図である。
【００５０】
図５におけるＤＡＣは、図１及び図４のＤＡＣとは異なり、定電圧型である。電圧型ＤＡＣであるため、定電流源は無く、定電圧Ｖｓが外部から供給される。そして、１０ビットのディジタル信号に応じたアナログ出力電圧Ｖｏｕｔが出力される。
【００５１】
図５において、各ビットに対応して切替スイッチＳ０〜Ｓ９が設けられている。切替スイッチＳ９がＭＳＢビットに対応しており、切替スイッチＳ０がＬＳＢビットに対応している。これら切替スイッチＳ０〜Ｓ９は、共通端子側がＲ−２Ｒ方式の梯子型抵抗回路網のそれぞれ抵抗３０〜３９（抵抗値２Ｒ）の一端に接続される。そして、一方の切替接点‘１’が定電圧Ｖｓの入力端子に接続され、他方の切替接点‘０’がグランド電位に接地される。
【００５２】
また、抵抗３０〜３９（抵抗値２Ｒ）の他端間に、抵抗４０〜４８（抵抗値Ｒ）がそれぞれ接続される。さらに、抵抗３０の他端とグランド間及び抵抗３９の他端とグランド間に、抵抗５０（抵抗値２Ｒ）と抵抗５１（抵抗値２Ｒ）がそれぞれ接続される。
【００５３】
電圧型ＤＡＣでは、ディジタル信号によって対応する切替スイッチＳ０〜Ｓ９が動作し、ディジタル信号‘１’のとき切替接点‘１’側に、ディジタル信号‘０’のとき切替接点‘０’側に切替を行う。ディジタル信号によって任意の切替スイッチが選択されると、梯子型抵抗回路網の選択されたビットの抵抗に、基準電圧となる定電圧Ｖｓを加える。従って、アナログ出力電圧Ｖｏｕｔは、選択された抵抗の位置と出力抵抗で決定される。なお、この回路動作自体は良く知られているので、計算式は省略する。
【００５４】
さて、この図５において、配線のレイアウトは、切替スイッチＳ０〜Ｓ９の切替接点‘１’側と共通点Ｋ（この場合は定電圧Ｖｓの入力端子）との間の配線長を全ての経路について等しくし、この配線の幅や厚さなどは均一に構成されている。従って、切替接点‘１’側と共通点Ｋとの間の配線の配線抵抗は、やはり全ての経路について等しくなる。
【００５５】
このレイアウトを個々に見てみると、図のように、切替スイッチＳ０〜Ｓ３、Ｓ６〜Ｓ９の切替接点‘１’側のａ点〜ｄ点、ｇ点〜ｊ点が順次トーナメント形式に組み合わされて等配線長で接続される。一方、切替スイッチＳ４、Ｓ５の切替接点‘１’側のｅ点、ｆ点は、まず互いに中間点で接続された後に、他の点と同様に、共通点Ｋに対して全て等しくなる点ｘに接続することができるように、点ｘとの間に配線を曲げた屈曲部Ｂｅｎｄを設けている。従って、点ｘから各点ａ〜ｊまでの配線長は、全て等距離ｌ３の長さになっている。
【００５６】
この第３の実施の形態においては、各点ａ〜ｊと共通点Ｋとの間を接続する配線を全て等距離の長さにレイアウトすることにより、各ビット毎に基準点Ｋまでの配線抵抗の入り方を均等にすることができる。従って、定電圧型ＤＡＣであるが、第１、第２の実施の形態と同様に、配線抵抗Ｒｘの影響が低減され、各ビット毎に対応する１ＬＳＢの値のばらつきが低減される。
【００５７】
なお、配線パターンのレイアウトとしては、以上の各実施例における形状に限られず、各点ａ〜ｊ等と基準点Ｋとの間の配線長を等しくできるレイアウトであれば良く、種々のレイアウトが採用できる。
【００５８】
また、各スイッチの‘０’側の配線も同様なトーナメント型にすれば、さらに精度を向上することができる。
【００５９】
また、以上の説明は、同一の配線（幅、厚さが均一）の場合のみを示したが、配線幅や厚さが異なっていても略同一の配線抵抗値になるようなレイアウトにすれば、同様な効果が得られる。
【００６０】
【発明の効果】
本発明のＤＡＣを備えた半導体装置によれば、各梯子型抵抗回路ユニット間及び共通点との間を接続する配線を、各梯子型抵抗回路ユニットと共通点との間の配線抵抗が等しくなるようにレイアウトされている。又、その配線抵抗を等しくするために配線の各配線長を等しくしている。これにより、各ビット毎に基準点までの配線抵抗の入り方が均等になり、配線抵抗の影響が低減されるから、各ビット毎に対応する１ＬＳＢの値のばらつきが低減される。この結果、ＤＡＣの特性をより理想状態に近くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る、ＤＡＣを備えた半導体装置の構成を示す図。
【図２】図１の一部の配線及び抵抗のレイアウトを示す図。
【図３】本発明による特性のシミュレーション結果を従来のものと対比して示す図。
【図４】本発明の第２の実施の形態に係る、ＤＡＣを備えた半導体装置の構成を示す図。
【図５】本発明の第３の実施の形態に係る、ＤＡＣを備えた半導体装置の構成を示す図。
【図６】従来の定電流型のＲ−２Ｒ方式梯子型抵抗回路網によるＤＡＣの回路構成を示す図。
【符号の説明】
１０〜１８、２０、２９、４０〜４８  抵抗（抵抗値Ｒ）
２１〜２８、３０〜３９，５０，５１  抵抗（抵抗値２Ｒ）
Ｉ０〜Ｉ９  定電流源
Ｓ０〜Ｓ９  切替スイッチ
ＯＰ１  演算増幅器
Ｋ  共通点
Ｖｒｅｆ  基準電圧
Ｖｏｕｔ  出力電圧
Ｖｓ  定電圧
Ｉｒｅｆ  基準電流（定電流）
Ｒｘ  配線抵抗
【図１】
0003879912.tif 000003
【図２】
0003879912.tif 000004
【図３】
0003879912.tif 000005
【図４】
0003879912.tif 000006
【図５】
0003879912.tif 000007
【図６】
0003879912.tif 000008