(57)【特許請求の範囲】
【請求項１】
外部電源電圧を電源電圧として入力し、基準電圧と第１内部電源電圧との差を比較して前記第１内部電源電圧が前記基準電圧を維持するようにする内部電源電圧発生手段と、
前記第１内部電源電圧を電源電圧として入力してクロック信号を発生するクロック信号発生手段と、
前記第１内部電源電圧を電源電圧として入力し、前記クロック信号にしたがって、タイミングが制御された複数のクロック信号を発生するタイミング調節手段と、
前記外部電源電圧を電源電圧として入力し、前記タイミングが制御された複数のクロック信号に応じて前記外部電源電圧を昇圧して昇圧電圧を発生する昇圧手段と、
前記昇圧電圧を電源電圧として入力して、前記基準電圧と第２内部電源電圧の差を比較して、前記第２内部電源電圧が前記基準電圧よりも低い場合は出力電圧を増加させ、前記第２内部電源電圧が前記基準電圧よりも高い場合は前記出力電圧を減少させる差動比較手段と、
前記差動比較手段の出力信号に応じて前記外部電源電圧を変換して前記第２内部電源電圧を発生するドライバと、
を具備することを特徴とする半導体メモリ装置の内部電源電圧変換回路。
【請求項２】
前記ドライバはＮＭＯＳトランジスタから構成されることを特徴とする請求項１に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項３】
前記内部電源電圧発生手段は、
前記基準電圧と前記第１内部電源電圧を入力して、前記第１内部電源電圧が前記基準電圧よりも低い場合は出力電圧を減少させ、前記第１内部電源電圧が前記基準電圧よりも高い場合は前記出力電圧を増加させる差動比較器と、
前記差動比較器の出力電圧に応じて前記第１内部電源電圧を制御するＰＭＯＳドライバと、
を具備することを特徴とする請求項１に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項４】
前記差動比較器は、
前記外部電源電圧が印加されるソースを有する第１ＰＭＯＳトランジスタと、
前記外部電源電圧が印加されるソース並びに前記第１ＰＭＯＳトランジスタのゲートにそれぞれ連結されたゲート及びドレインを有する第２ＰＭＯＳトランジスタと、
前記基準電圧が印加されるゲート並びに前記第１ＰＭＯＳトランジスタのドレイン及び出力電圧発生端子に連結されたドレインを有する第１ＮＭＯＳトランジスタと、
前記第１内部電源電圧が印加されるゲート、前記第２ＰＭＯＳトランジスタのドレインに連結されたドレイン、及び前記第１ＮＭＯＳトランジスタのソースに連結されたソースを有する第２ＮＭＯＳトランジスタと、
前記第１及び第２ＮＭＯＳトランジスタの共通ソースと接地電圧との間に連結された第１定電流源と、
を具備することを特徴とする請求項３に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項５】
前記クロック信号発生手段は、前記第１内部電源電圧を電源電圧として構成された所定数の直列連結されたインバーターをリング状に連結してなる回路を含むことを特徴とする請求項１に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項６】
前記タイミング調節手段は、前記タイミングが制御された複数のクロック信号として第１、第２、第３及び第４クロック信号を発生し、
前記昇圧手段は、
前記第１クロック信号が印加されるドレイン並びにソースを有する第１ＮＭＯＳキャパシタと、
前記外部電源電圧が印加されるドレイン及びゲート並びに前記第１ＮＭＯＳキャパシタのソースに連結されたソースを有する第１ＮＭＯＳダイオードと、
前記外部電源電圧が印加されるドレイン並びに前記第１ＮＭＯＳキャパシタのゲートに連結されたゲートを有する第３ＮＭＯＳトランジスタと、
前記外部電源電圧が印加されるドレイン及びゲート並びに前記第３ＮＭＯＳトランジスタのソースに連結されたソースを有する第２ＮＭＯＳダイオードと、
前記第２クロック信号が印加されるドレイン及びソース並びに前記第３ＮＭＯＳトランジスタのソースに連結されたゲートを有する第２ＮＭＯＳキャパシタと、
前記第３クロック信号が印加されるドレイン並びにソースを有する第３ＮＭＯＳキャパシタと、
前記外部電源電圧が印加されるドレイン及びゲート並びに前記第３ＮＭＯＳキャパシタのゲートに連結されたソースを有する第３ＮＭＯＳダイオードと、
前記外部電源電圧が印加されるドレイン並びに前記第ＮＭＯＳダイオードのソースに連結されたゲートを有する第４ＮＭＯＳトランジスタと、
前記外部電源電圧が印加されるドレイン及びゲート並びに前記第４ＮＭＯＳトランジスタのソースに連結されたソースを有する第４ＮＭＯＳダイオードと、
前記第４クロック信号が印加されるドレイン及びソース並びに前記第４ＮＭＯＳダイオードのソースに連結されたゲートを有する第４ＮＭＯＳキャパシタと、
前記第２ＮＭＯＳキャパシタのゲートに連結されたドレイン、前記第４ＮＭＯＳキャパシタのゲートに連結されたゲート、及び昇圧電圧出力端子に連結されたソースを有する第５ＮＭＯＳトランジスタと、
前記昇圧電圧出力端子に連結されたゲート、接地電圧に連結されたソース、及びドレインを有する第５ＮＭＯＳキャパシタと、
を具備することを特徴とする請求項１に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項７】
前記差動比較手段は、
前記昇圧電圧が印加されるソース並びに互いに連結されたドレイン及びゲートを有する第３ＰＭＯＳトランジスタと、
前記昇圧電圧が印加されるソース、前記第３ＰＭＯＳトランジスタのゲートに連結されたゲート、及び出力電圧発生端子に連結されたドレインを有する第４ＰＭＯＳトランジスタと、
前記基準電圧が印加されるゲート並びに前記第３ＰＭＯＳトランジスタのドレインに連結されたドレインを有する第６ＮＭＯＳトランジスタと、
前記第１内部電源電圧が印加されるゲート、前記出力電圧発生端子に連結されたドレイン、及び前記第６ＮＭＯＳトランジスタのソースに連結されたソースを有する第７ＮＭＯＳトランジスタと、
前記第６及び第７ＮＭＯＳトランジスタの共通ソースと接地電圧間に連結された第２定電流源と、
を具備することを特徴とする請求項１に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項８】
外部電源電圧を電源電圧として入力して、基準電圧と第１内部電源電圧との差を比較して前記第１内部電源電圧が前記基準電圧を維持するようにする第１内部電源電圧発生手段と、
前記第１内部電源電圧を電源電圧として入力してクロック信号を発生するクロック信号発生手段と、
前記第１内部電源電圧を電源電圧として入力し、前記クロック信号にしたがって、タイミングが制御された複数のクロック信号を発生するタイミング調節手段と、
前記外部電源電圧を電源電圧として入力し、前記タイミングが制御された複数のクロック信号に応じて前記外部電源電圧を昇圧して昇圧電圧を発生する昇圧手段と、
前記昇圧電圧を電源電圧として入力して、前記基準電圧と第２内部電源電圧との差を比較して、前記第２内部電源電圧が前記基準電圧を維持するようにする第２内部電源電圧発生手段と、
を具備することを特徴とする半導体メモリ装置の内部電源電圧変換回路。
【請求項９】
前記第１内部電源電圧発生手段は、
前記基準電圧と前記第１電源電圧を入力して、前記第１内部電源電圧が前記基準電圧よりも低い場合は出力電圧を減少させ、前記第１内部電源電圧が前記基準電圧よりも高い場合は前記出力電圧を増加させる第１差動比較器と、
前記第１差動比較器の出力電圧に応じて前記第１内部電源電圧を制御するＰＭＯＳドライバと、
を具備することを特徴とする請求項８に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項１０】
前記第１差動比較器は、
前記外部電源電圧が印加されるソースを有する第１ＰＭＯＳトランジスタと、
前記外部電源電圧が印加されるソース並びに前記第１ＰＭＯＳトランジスタのゲートにそれぞれ連結されたゲート及びドレインを有する第２ＰＭＯＳトランジスタと、
前記基準電圧が印加されるゲート並びに前記第１ＰＭＯＳトランジスタのドレインと出力電圧発生端子に共通連結されたドレインを有する第１ＮＭＯＳトランジスタと、
前記第１内部電源電圧が印加されるゲート、前記第２ＰＭＯＳトランジスタのドレインに連結されたドレイン、及び前記第１ＮＭＯＳトランジスタのソースに連結されたソースを有する第２ＮＭＯＳトランジスタと、
前記第１及び第２ＮＭＯＳトランジスタの共通ソースと接地電圧との間に連結された第１定電流源と、
を具備することを特徴とする請求項８に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項１１】
前記クロック信号発生手段は、前記第１内部電源電圧を電源電圧として構成された所定数の直列連結されたインバーターをリング状に連結してなる回路を含むことを特徴とする請求項８に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項１２】
前記タイミング調節手段は、前記タイミングが制御された複数のクロック信号として第１、第２、第３及び第４クロック信号を発生し、
前記昇圧手段は、
前記第１クロック信号が印加されるドレイン並びにソースを有する第１ＮＭＯＳキャパシタと、
前記外部電源電圧が印加されるドレイン及びゲート並びに前記第１ＮＭＯＳキャパシタのソースに連結されたゲートを有する第１ＮＭＯＳダイオードと、
前記外部電源電圧が印加されるドレイン並びに前記第１ＮＭＯＳキャパシタのゲートに連結されたゲートを有する第３ＮＭＯＳトランジスタと、
前記外部電源電圧が印加されるドレイン及びゲート並びに前記第３ＮＭＯＳトランジスタのソースに連結されたソースを有する第２ＮＭＯＳダイオードと、
前記第２クロック信号が印加されるドレイン及びソース並びに前記第３ＮＭＯＳトランジスタのソースに連結されたゲートを有する第２ＮＭＯＳキャパシタと、
前記第３クロック信号が印加されるドレイン並びにソースを有する第３ＮＭＯＳキャパシタと、
前記外部電源が印加されるドレイン及びゲート並びに前記第３ＮＭＯＳキャパシタのゲートに連結されたソースを有する第３ＮＭＯＳダイオードと、
前記外部電源電圧が印加されるドレイン並びに前記第３ＮＭＯＳダイオードのソースに連結されたゲートを有する第４ＮＭＯＳトランジスタと、
前記外部電源電圧が印加されるドレイン及びゲート並びに前記第４ＮＭＯＳトランジスタのソースに連結されたソースを有する第４ＮＭＯＳダイオードと、
前記第４クロック信号が印加されるドレイン及びソース並びに第４ＮＭＯＳダイオードのソースに連結されたゲートを有する第４ＮＭＯＳキャパシタと、
前記第２ＮＭＯＳキャパシタのゲートに連結されたドレイン、前記第ＮＭＯＳキャパシタのゲートに連結されたゲート、及び昇圧電圧出力端子に連結されたソースを有する第５ＮＭＯＳトランジスタと、
前記昇圧電圧出力端子に連結されたゲート、接地電圧に連結されたソース、及びドレインを有する第５ＮＭＯＳキャパシタと、
を具備することを特徴とする請求項８に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項１３】
前記第２内部電源電圧発生手段は、
前記基準電圧と前記第２内部電源電圧を入力して、前記第２内部電源電圧が前記基準電圧よりも低い場合は出力電圧を増加させ、前記第２内部電源電圧が前記基準電圧よりも高い場合は前記出力電圧を減少させる第２差動比較器と、
前記第２差動比較器の出力電圧に応じて前記第２内部電源電圧を制御するＮＭＯＳドライバと、
を具備することを特徴とする請求項８に記載の半導体メモリ装置の内部電源電圧変換回路。
【請求項１４】
前記第２差動比較器は、
前記昇圧電圧が印加されるソース並びに互いに連結されたドレイン及びゲートを有する第３ＰＭＯＳトランジスタと、
前記昇圧電圧が印加されるソース、前記第３ＰＭＯＳトランジスタのゲートに連結されたゲート、及び出力電圧発生端子に連結されたドレインを有する第４ＰＭＯＳトランジスタと、
前記基準電圧が印加されるゲート並びに前記第３ＰＭＯＳトランジスタのドレインに連結されたドレインを有する第６ＮＭＯＳトランジスタと、
前記第２内部電源電圧が印加されるゲート、前記出力電圧発生端子に連結されたドレイン、及び前記第６ＮＭＯＳトランジスタのソースに連結されたソースを有する第７ＮＭＯＳトランジスタと、
前記第６及び第７ＮＭＯＳトランジスタの共通ソースと接地電圧間に連結された第２定電流源と、
を具備することを特徴とする請求項１３に記載の半導体メモリ装置の内部電源電圧変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係るもので、特に低電圧で動作するように構成された装置に適合し、安定な内部電源電圧を発生し得る半導体メモリ装置の内部電源電圧変換回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化、低消費電力化のために装置の動作電圧が低くなりつつあり、従って、半導体メモリ装置は、装置内部の素子が低電圧で動作するように製造される。従って、低電圧で動作するように製造された半導体メモリ装置に高い外部電源電圧が入力される場合、該電圧を低い電圧に変換するための内部電源電圧変換回路が必要である。勿論、外部電源電圧も次第に低くなっているが、外部電源電圧はやはり内部電源電圧よりも高い。
【０００３】
低電力電子工学に関する1994年のIEEEのシンポジウムにおいて、"low-dropout  on-chip voltage regulator for low-power circuits"という題目で公開された技術は、半導体メモリ装置の内部電源電圧変換回路がNMOSドライバを具備し、前記NMOSドライバのゲートに印加される制御信号の電圧を高めるために昇圧回路及び該昇圧回路を動作させるクロック信号発生回路を必要としている。
【０００４】
図５は、従来の半導体メモリ装置の内部電源電圧変換回路のブロック図であって、この内部電源電圧変換回路は、クロック信号発生回路10、昇圧回路12、差動比較回路14、及びNMOSトランジスタ16から構成されている。
【０００５】
前記クロック信号発生回路10は所定周波数のクロック信号を発生し、前記昇圧回路12は所定周波数のクロック信号に応じて昇圧された電圧Vpを出力する。前記差動比較回路14は昇圧された電圧Ｖｐを電源電圧として、基準電圧Vrefと内部電源電圧IVCの差を感知して昇圧された電圧を出力し、NMOSトランジスタ16は差動比較回路14の出力信号Voに応じてオンされ外部電源電圧VEXTを内部電源電圧IVCに変換させて出力する。
【０００６】
図６は、図５に示したクロック信号発生回路の実施例の回路図であって、このクロック信号発生回路は、 PMOSトランジスタP1,P2,P3,P4,P5を有し、各ソースには外部電源電圧VEXTが印加され、PMOSトランジスタP1のゲートには出力から帰還されるクロック信号CLKが印加され、PMOSトランジスタP2,P3,P4,P5のゲートには前段の出力信号がそれぞれ印加される。また、このクロック信号発生回路は、PMOSトランジスタP1,P2,P3,P4,P5のドレインにそれぞれドレインが連結されたNMOSトランジスタN1,N2,N3,N4,N5を有し、各ソースは接地電圧に連結され、 NMOSトランジスタN1のゲートには出力から帰還されるクロック信号CLKが印加され、 NMOSトランジスタN2,N3,N4,N5のゲートには前段の出力信号がそれぞれ印加される。前記PMOSトランジスタP1,P2,P3,P4,P5とNMOSトランジスタN1,N2,N3,N4,N5から構成されるインバーターを図中でそれぞれ符号20,21,22,23,24で示す。図６に示すクロック信号発生回路では、リングオシレータといわれる回路構成により５個のインバーターがリング状に構成されている。
【０００７】
以下、このような構成を有するクロック信号発生回路の動作を説明する。
【０００８】
図６に示した回路は、クロック信号CLKに応じて、外部電源電圧VEXTから接地電圧へ、そして接地電圧から外部電源電圧VEXTへ反復的に遷移するパルス信号CLKを発生する。即ち、図６のクロック信号発生回路は、PMOSトランジスタ及びNMOSトランジスタのゲートに外部電源電圧VEXT又は接地電圧が印加され、これらのトランジスタのゲートとソースとの間、ゲートとドレインとの間の電圧差が相当に大きいためにトランジスタが破壊されるおそれがある。
【０００９】
又、クロック信号発生回路に印加される外部電源電圧レベルの変動に起因して発生するクロック信号の周期が変動することもある。即ち、外部電源電圧レベルが高くなると周期が短くなり、外部電源電圧レベルが低くなると周期が長くなって、所定の周期を有するクロック信号を発生することができなくなるという問題点が発生する。
【００１０】
図７は、図５に示した昇圧回路の実施例の回路図であって、この昇圧回路は、タイミング調節回路30と昇圧部60からなっている。
【００１１】
前記タイミング調節回路30は、クロック信号CLKを受けてこれを遅延させるインバーター31,32、前記インバーター32の出力信号を遅延させるインバーター33,34,35,36及びインバーター39,40,41,42、クロック信号CLKとインバーター36,42の出力信号のそれぞれとの論理積の反転を演算するNANDゲート37,43、前記NANDゲート37の出力信号を反転させるインバーター38、前記NANDゲート43の出力信号を遅延させるインバーター44,45、クロック信号CLKを遅延させるインバーター46,47,48,49、クロック信号CLKとインバーター49の出力信号との論理積の反転を演算するNANDゲート50、前記NANDゲート50の出力信号を反転させるインバーター51、及び前記インバーター47の出力信号を反転し遅延させるインバーター52,53,54から構成されている。
【００１２】
前記タイミング調節回路30は、クロック信号CLKのパルス幅とタイミングを制御するための回路であって、インバーター31,32,33,34,35,36、NANDゲート37、及びインバーター38から構成された信号経路はクロック信号CLKのパルス幅を伸張し遅延させてクロック信号C1を発生し、インバーター31,32,39,40,41,42、NANDゲート43、及びインバーター44,45から構成された信号経路はクロック信号CLKのパルス幅を伸張し遅延及び反転させてクロック信号C2を発生し、インバーター46,47,48,49、NANDゲート50、及びインバーター51から構成された信号経路はクロック信号CLKのパルス幅を伸張し遅延させてクロック信号C3を発生し、インバーター46,47,52,53,54はクロック信号CLKを遅延し反転させてクロック信号C4を発生する。
【００１３】
即ち、出力クロック信号C1,C3が外部電源電圧VEXTレベルである時はクロック信号C2,C4は接地電圧レベルになり、クロック信号C1,C3が接地電圧レベルである時はクロック信号C1,C3は外部電源電圧VEXTレベルになる。
【００１４】
結局、図７のタイミング調節回路30を構成するPMOSトランジスタ及びNMOSトランジスタのゲートに外部電源電圧VEXTと接地電圧が直接印加されるため、これらのトランジスタのゲートとソースとの間、ゲートとドレインとの間の電圧差が相当に大きくなって、これによりトランジスタが破壊されるおそれがある。
【００１５】
又、タイミング調節回路３０に印加される外部電源電圧レベルの変動のため所定の周期を有するクロック信号が発生できないという問題点がある。
【００１６】
昇圧部60は、外部電源電圧VEXTが印加されるドレインとゲートを有するダイオード構成のNMOSトランジスタN6、クロック信号C1が印加されるドレイン及びソースと、NMOSトランジスタN6のソースに連結されたゲートを有するNMOSキャパシタN7、NMOSキャパシタN7のゲートに連結されたゲートと外部電源電圧VEXTが印加されるドレインを有するNMOSトランジスタN8、外部電源電圧VEXTが印加されるドレイン及びゲートと、NMOSトランジスタN8のソースに連結されたソースを有するダイオード構成のNMOSトランジスタN9、クロック信号C2が印加されるドレイン及びソースと、NMOSトランジスタN8のソースに連結されたゲートを有するNMOSキャパシタN10、外部電源電圧VEXTが印加されるドレインとソースを有するダイオード構成のNMOSトランジスタN11、クロック信号C3が印加されるドレイン及びソースと、NMOSトランジスタN11のソースに連結されたゲートを有するNMOSキャパシタN12、外部電源電圧VEXTが印加されるドレインとNMOSキャパシタN12のゲートに連結されたゲートを有するNMOSトランジスタN13、外部電源電圧VEXTが印加されるゲート及びドレインと、NMOSトランジスタN13のソースに連結されたソースを有するダイオード構成のNMOSトランジスタN14、クロック信号C4が印加されるソース及びドレインと、NMOSトランジスタN13のソースに連結されたゲートを有するダイオード構成のNMOSキャパシタN15、NMOSキャパシタN15のゲートに連結されたゲート、NMOSキャパシタN10のゲートに連結されたドレイン、及び昇圧電圧Vp出力端子に連結されたソースを有するNMOSトランジスタN16、そして、昇圧電圧Vp出力端子に連結されたゲートと共通連結されたソースとドレインを有するNMOSキャパシタN17から構成されている。
【００１７】
以下、このように構成された昇圧部６０の動作を説明する。
【００１８】
前記昇圧部60を構成するダイオード構成のNMOSトランジスタN6,N9,N11,N14のソースには、それぞれ外部電源電圧VEXTからNMOSトランジスタの閾電圧Vthを引いた電圧がそれぞれ印加される。即ちノードn1,n2,n3,n4には、それぞれ外部電源電圧VEXTからNMOSトランジスタの閾電圧Vthを引いた電圧が印加される。
【００１９】
クロック信号C1,C3が外部電源電圧VEXTレベルになり、クロック信号C2,C4が接地電圧レベルになると、NMOSキャパシタN7,N12によりノードn1,n3は、電圧VEXT-Vtn+VEXTレベルまで昇圧される。これにより、NMOSトランジスタN8,N13が完全にオンされてノードn2,n4に連結されたNMOSキャパシタN10,N15が外部電源電圧VEXTレベルに充電される。
【００２０】
次いで、クロック信号が遷移してクロック信号C1,C3が接地電圧レベルになり、クロック信号C2,C4が外部電源電圧VEXTレベルになると、ノードn1,n3は電圧VEXT-Vtnを維持し、NMOSキャパシタN10,N15によりノードn2,n4は電圧VEXT+VEXTレベルに昇圧される。これにより、NMOSトランジスタN16がオンされて、昇圧された電圧が昇圧電圧Vp出力端子に出力され、又、前記昇圧電圧VpによりNMOSキャパシタN17が充電される。上述のような動作をクロック信号の遷移に応じて反復して行うことにより、昇圧された電圧Vpを発生することができる。
【００２１】
図７に示した昇圧部60では、ダイオード構成のNMOSトランジスタにより外部電源電圧VEXTを所定レベルまで低下させてNMOSトランジスタのゲートに印加するように構成され、トランジスタのゲートとソースとの間、ゲートとドレインとの間に大きな電圧差が印加されないため、トランジスタの破壊の問題は発生しない。
【００２２】
図８は、図５に示した差動比較回路の実施例の構成を示す回路図であって、この差動比較回路は、昇圧電圧Vpが印加されるソース並びに共通連結されたゲートとドレインを有するPMOSトランジスタP6、昇圧電圧Vpが印加されるソースとPMOSトランジスタP6のゲートに連結されたゲートを有するPMOSトランジスタP7、PMOSトランジスタP6のドレインに連結されたドレインと基準電圧Vrefが印加されるゲートを有するNMOSトランジスタN17、PMOSトランジスタP7のドレインに連結されたドレインと内部電源電圧IVCが印加されるゲートとNMOSトランジスタN17のソースに連結されたソースを有するNMOSトランジスタN18、及びNMOSトランジスタN18のソースと接地電圧間に連結された定電流源70から構成されている。
【００２３】
以下、この差動比較回路の動作を説明する。
【００２４】
基準電圧Vrefと内部電源電圧IVCとを比較し、内部電源電圧IVCが基準電圧Vrefよりも低い場合は、NMOSトランジスタN17を通って流れる電流がNMOSトランジスタN18を通って流れる電流よりも大きくなって出力電圧Voが増加する。反対に、内部電源電圧IVCが基準電圧Vrefよりも高い場合は、NMOSトランジスタN17を通って流れる電流がNMOSトランジスタN18を通って流れる電流よりも小さくなって出力電圧Voが減少する。
【００２５】
従って、この差動比較回路は、内部電源電圧IVCが基準電圧Vrefよりも小さい場合は、NMOSトランジスタ16のゲートに印加される出力電圧Voを増加させて内部電源電圧IVCを基準電圧Vrefまで増加させ、内部電源電圧IVCが基準電圧Vrefよりも大きい場合は、NMOSトランジスタ16のゲートに印加される出力電圧Voを減少させて内部電源電圧IVCを基準電圧Vrefまで減少させる。
【００２６】
図８に示す差動比較回路では、該回路を構成するトランジスタのゲートに外部電源電圧VEXTが直接印加されるため、ゲートとソースとの間、ゲートとドレインとの間の電圧差が大きくなってトランジスタが破壊されるという問題は発生しない。
【００２７】
上述の図５に示した内部電源電圧変換回路の各部の動作を参考にして、図５に示した半導体メモリ装置の内部電源電圧変換回路の動作を説明する。クロック信号発生回路10は、外部電源電圧VEXTから接地電圧へ、そして接地電圧から外部電源電圧へ反復的に遷移するクロック信号CLKを発生する。昇圧回路12は、クロック信号CLKに応じて外部電源電圧VEXTを昇圧して昇圧電圧Vpを発生する。差動比較回路14は、基準電圧Vrefと内部電源電圧IVCの差を感知して出力電圧Voを発生する。NMOSトランジスタ16は出力電圧Voに応じて外部電源電圧VEXTのレベルを変換して内部電源電圧IVCを発生する。
【００２８】
【発明が解決しようとする課題】
しかるに、従来の内部電源電圧変換回路は、従来の半導体メモリ装置の内部電源電圧変換回路のトランジスタが低電圧で動作するように製造された場合、内部電源電圧変換回路を構成するクロック信号発生回路と昇圧回路に直接外部電源電圧が印加されるため、これらの回路を構成するトランジスタのゲートとソース、及びゲートとドレインとの間に相当に大きい電圧差が印加されるためトランジスタが破壊されるという問題点が発生した。
【００２９】
又、従来は、クロック信号発生回路とタイミング調節回路が、外部電源電圧の変動のために所定の周期を有するクロック信号を発生することができないという問題点があった。
【００３０】
本発明の目的は、昇圧回路及びクロック信号発生回路の電源電圧として外部電源電圧を直接印加せず、外部電源電圧を安定した電圧まで低下させて印加して、昇圧回路及びクロック信号発生回路を構成するトランジスタが破壊される問題点を防止し、安定な内部電源電圧を発生し得る半導体メモリ装置の内部電源電圧変換回路を提供することにある。
【００３１】
【課題を解決するための手段】
このような目的を達成するため、本発明に係る半導体メモリ装置の内部電源電圧変換回路は、外部電源電圧を電源電圧として入力し、基準電圧と第１内部電源電圧との差を比較して前記第１内部電源電圧が前記基準電圧を維持するようにする第１内部電源電圧発生手段と、前記第１内部電源電圧を電源電圧として入力してクロック信号を発生するクロック信号発生手段と、前記外部電源電圧を電源電圧として入力し前記クロック信号に応じて前記外部電源電圧を昇圧して昇圧電圧を発生する昇圧手段と、前記昇圧電圧を電源電圧として入力し前記基準電圧と第２内部電源電圧の差を比較して前記第２内部電源電圧が前記基準電圧を維持するようにする第２内部電源電圧発生手段とを具備することを特徴とする。
【００３２】
【発明の実施の形態】
以下、本発明の好適な実施の形態を説明する。
【００３３】
図１は、本発明の好適な実施の形態に係る半導体メモリ装置の内部電源電圧変換回路のブロック図である。この内部電源電圧変換回路は、図５に示した内部電源電圧変換回路に内部電源電圧発生回路18を追加して構成されている。内部電源電圧発生回路18は、クロック信号発生回路10と昇圧回路12の電源電圧に対して、より安定した内部電源電圧VINTを印加する。
【００３４】
即ち、図１に示した回路は、クロック信号発生回路10と昇圧回路12に外部電源電圧を直接印加するのではなく、安定な内部電源電圧VINTを印加して、これらの回路を構成するトランジスタのゲートとソースとの間並びにゲートとドレインとの間の電圧差を低くすることによりトランジスタが破壊されることを防止する。
【００３５】
又、図１に示した回路は、クロック信号発生回路10と昇圧回路12が外部電源電圧を入力してクロック信号を発生するのではなく、安定な内部電源電圧を入力してクロック信号を発生させることにより所定の周期を有するクロック信号を発生する。
【００３６】
図２は、図１に示した内部電源電圧発生回路の実施例の回路図であって、外部電源電圧VEXTが印加されるソースを有するPMOSトランジスタP8、外部電源電圧VEXTが印加されるソースと、PMOSトランジスタP8のゲートに連結されたゲートとドレインを有するPMOSトランジスタP9、PMOSトランジスタP8のドレインと出力電圧発生端子に連結されたドレインと基準電圧Vrefが印加されるゲートを有するNMOSトランジスタN19、PMOSトランジスタP9のドレインに連結されたドレインと内部電源電圧VINTが印加されるゲートとNMOSトランジスタN19のソースに連結されたソースを有するNMOSトランジスタN20、外部電源電圧VEXTが印加されるソースとNMOSトランジスタN19のドレインに連結されたゲートと内部電源電圧VINT発生端子に連結されたドレインを有するPMOSトランジスタP10、及びNMOSトランジスタN19のソースと接地電圧間に連結された定電流源70から構成されている。
【００３７】
以下、上述の構成を有する内部電源電圧発生回路の動作を説明する。
【００３８】
基準電圧Vrefと内部電源電圧VINTを比較して、内部電源電圧VINTが基準電圧Vrefよりも大きい場合は、NMOSトランジスタN20を通って流れる電流がNMOSトランジスタN19を通って流れる電流よりも大きいため、NMOSトランジスタN19のドレイン電圧が増加する。従って、PMOSトランジスタP10のゲートに印加される電圧が増加して内部電源電圧VINTを基準電圧Vrefまで減少させる。
【００３９】
反対に、内部電源電圧VINTが基準電圧Vrefよりも小さい場合は、NMOSトランジスタN20を通って流れる電流がNMOSトランジスタN19を通って流れる電流よりも小さいため、NMOSトランジスタN19のドレイン電圧が減少する。従って、PMOSトランジスタP10のゲートに印加される電圧が減少して内部電源電圧VINTを基準電圧Vrefまで増加させる。
【００４０】
図３は、図１に示したクロック信号発生回路の実施例の回路図であって、このクロック信号発生回路は、例えば図５に示したクロック信号発生回路と同様の構成を有する。但し、クロック信号発生回路を構成するインバーター20,21,22,23,24の電源電圧として外部電源電圧VEXTが印加されるのではなく、図２に示した内部電源電圧発生回路から出力される電圧VINTが印加される。なお、図３のクロック信号発生回路を構成する各インバーターの符号として、図６中の符号と同一の符号を付している。
【００４１】
図３に示したクロック信号発生回路は、内部電源電圧VINTから接地電圧へ、そして接地電圧から内部電源電圧VINTへ反復的に遷移するパルス信号CLKを発生する。従って、本発明の好適な実施の形態に係るクロック信号発生回路は安定な内部電源電圧を入力して、所定の周期を有するクロック信号を発生することができる。
【００４２】
図４は、図１に示した昇圧回路の実施例の回路構成を示すものであって、この昇圧回路は、例えば図７に示した昇圧回路と同様の構成を有する。但し、昇圧回路を構成するタイミング調節回路30の電源電圧として外部電源電圧VEXTが印加されるのではなく、内部電源電圧発生回路により発生された内部電源電圧VINTが印加される。なお、図４に示したインバーター及びNANDゲート等の符号として、図７中のインバーター及びNANDゲート等の符号と同一の符号を付している。
【００４３】
従って、本発明の好適な実施の形態に係るタイミング調節回路30は、安定な内部電源電圧を電源電圧として印加して所定の周期を有する安定のクロック信号を発生し得る。
【００４４】
図４に示す昇圧部60は、図７に示した昇圧部と同様の動作により昇圧電圧Vpを電圧VEXT+VINTまで昇圧することができる。即ち、図４に示した昇圧部30の出力昇圧電圧Vpは、図７に示した昇圧部の昇圧電圧VEXT+VEXTよりも低いレベルまで昇圧される。より具体的には、図4に示す昇圧部60に印加されるクロック信号C1,C2,C3,C4の"ハイ"レベルは、外部電源電圧VEXTではなく、それよりも電圧が低い内部電源電圧VINTであるため、その分だけ図4に示す昇圧部60の昇圧電圧Vpのレベルは、図７に示した昇圧部の昇圧電圧Vpのレベルよりも低くなる。
【００４５】
上述の本発明の好適な実施の形態に係る半導体メモリ装置の内部電源電圧変換回路の各部の動作の説明を参考にして、本発明の好適な実施の形態に係る内部電源電圧変換回路の全体的な動作を説明する。
【００４６】
内部電源電圧発生回路18は、外部電源電圧VEXTを電源電圧として、基準電圧Vrefと電圧VINTの差を感知して、電圧VINTが基準電圧Vrefを維持するように動作する。クロック信号発生回路10は、電圧VINTを入力して、電圧VINTから接地電圧へ、そして接地電圧から電圧VINTへ遷移するパルス信号CLKを発生する。昇圧回路12は、パルス信号CLKに応じて昇圧された電圧Vpを発生する。差動比較回路14は、基準電圧Vrefと内部電源電圧IVCの差を比較して、内部電源電圧IVCが基準電圧よりも低い場合は出力電圧Voを増加させ、内部電源電圧IVCが基準電圧よりも高い場合は出力電圧Voを減少させて安定な内部電源電圧を発生させる。
【００４７】
即ち、本発明の好適な実施の形態に係る半導体メモリ装置の内部電源電圧変換回路は、クロック信号発生回路と昇圧回路に外部電源電圧を直接印加するのではなく、外部電源電圧を所定レベルまで低下させた電圧を印加して、これによりトランジスタが破壊されるうという問題を防止し、又、安定な内部電源電圧を電源電圧として安定なクロック信号を発生して、これにより内部電源電圧を安定化させる。
【００４８】
【発明の効果】
本発明に係る半導体メモリ装置の内部電源電圧変換回路によれば、クロック信号発生回路と昇圧回路に外部電源電圧を直接印加するのではなく、外部電源電圧のレベルを所定レベルまで低下させた安定な電圧を印加することにより、クロック信号発生回路と昇圧回路を構成するトランジスタが破壊されることを防止することができるという効果がある。
【００４９】
又、本発明に係る半導体メモリ装置の内部電源電圧変換回路によれば、クロック信号発生回路と昇圧回路のタイミング調節回路に対して、外部電源電圧レベルを所定レベルまで低下させた安定な電圧、即ち電圧の変動が少ない電圧を電源電圧として印加することにより、所定の周期を有するクロック信号を発生させ、内部電源電圧を安定化することができるという効果がある。
【００５０】
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る半導体メモリ装置の内部電源電圧変換回路のブロック図である。
【図２】図１に示した内部電源電圧発生回路の実施例を示す回路図である。
【図３】図１に示したクロック信号発生回路の実施例を示す回路図である。
【図４】図１に示した昇圧回路の実施例を示す回路図である。
【図５】従来の半導体メモリ装置の内部電源電圧変換回路のブロック図である。
【図６】図５に示したクロック信号発生回路の実施例を示す回路図である。
【図７】図５に示した昇圧回路の実施例を示す回路図である。
【図８】図５に示した差動比較回路の実施例を示す回路図である。
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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