(57)【特許請求の範囲】
【請求項１】
（ａ）シリコン基板の活性領域上に微結晶を含むアモルファス相の酸化ハフニウム膜を堆積する工程と、
（ｂ）前記酸化ハフニウム膜の上に導電性ゲート電極層を堆積する工程と、
（ｃ）前記導電性ゲート電極層をパターニングしてゲート電極を形成する工程と、
（ｄ）前記ゲート電極の両側の活性領域内に不純物をイオン注入する工程と、
（ｅ）アニールにより、前記不純物を活性化するとともに、前記アモルファス相の前記酸化ハフニウム膜を多結晶相に変換する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ａ）において、前記シリコン基板が３５０℃〜４００℃に加熱されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
（ａ）シリコン基板の活性領域を酸溶液に接触させ、表面に水酸基を有する化学酸化膜を前記活性領域の表面に形成する工程と、
（ｂ）前記化学酸化膜の上にアモルファス相の酸化ハフニウム膜を堆積する工程と、
（ｃ）前記酸化ハフニウム膜の上に導電性ゲート電極層を堆積する工程と、
（ｄ）前記導電性ゲート電極層をパターニングしてゲート電極を形成する工程と、
（ｅ）前記ゲート電極の両側の活性領域内に不純物をイオン注入する工程と、
（ｆ）アニールにより、前記不純物を活性化するとともに、前記アモルファス相の前記酸化ハフニウム膜を多結晶相に変換する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に微細化された絶縁ゲート型トランジスタを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
超高速ＭＯＳ−ＬＳＩにおいては、高集積化、高速化が要求されている。そのため、絶縁ゲート型トランジスタの微細化が要求される。絶縁ゲート型トランジスタの微細化には、ゲート長を短縮すると共にゲート絶縁膜を薄くすることが必要である。しかし、従来用いられてきた酸化シリコンのゲート絶縁膜は、厚さ２ｎｍ以下になると、ゲート電極とシリコン基板間の直接トンネル電流を許容してしまう。
【０００３】
リーク電流を減少させるためには、ゲート絶縁膜を厚くすることが望まれる。誘電率の高い絶縁材料を用いれば、厚いゲート絶縁膜を用いて、薄い酸化シリコン膜と同等の効果を発揮させることができる。そこで、酸化シリコンよりも誘電率の大きな絶縁材料をゲート絶縁膜に用いる試みがなされている。
【０００４】
特開２０００−３０７０８３は、非晶質の酸化タンタル膜を堆積し、酸化性雰囲気において熱処理を行ない、非晶質の酸化タンタル膜を多結晶酸化タンタル膜に変換し、同時に多結晶酸化タンタル膜と半導体基板との間にシリコン酸化膜を形成する方法を提案している。
【０００５】
例えば、シリコン基板上に比誘電率が２０程度のアモルファス酸化タンタル膜を形成した後、８００℃、３分間程度の熱処理を行う。厚さ８ｎｍの多結晶酸化タンタル膜と厚さ約２．５ｎｍのシリコン酸化膜との積層ゲート絶縁膜は、シリコン酸化膜換算の膜厚が３．０〜３．５ｎｍになると記載されている。
【０００６】
特開２００１−１５７３９は、アモルファス状の高誘電率絶縁膜を高温の酸化雰囲気中で熱処理すると、高誘電率膜が結晶化する時に基板表面に垂直な柱状のグレインになり易く、グレインバウンダリーが表面から基板表面までを直接接続する構造となり、基板表面を酸化してしまう現象を説明し、この現象を低減するために、アモルファス状酸化金属層を堆積する工程と、酸化雰囲気中でアニールする工程と、を繰り返し行い、所望厚さの酸化金属層を得る方法を提案している。
【０００７】
必要な厚さのゲート絶縁膜を形成するための積層数を多くし、単位層の厚さを薄くするほど、グレインサイズは小さくなり、基板表面上のシリコン酸化膜の膜厚は薄くなることが報告されている。
【０００８】
【発明が解決しようとする課題】
誘電率の高い絶縁材料を用いて電界効果型トランジスタのゲート絶縁膜を形成すれば、酸化シリコン膜をゲート絶縁膜とした場合と較べ、厚いゲート絶縁膜を用いることができる。しかしながら、誘電率の高いゲート絶縁膜は、解決すべき新たな問題を有する。
【０００９】
本発明の目的は、実際の膜厚は十分あり、酸化シリコン換算膜厚が薄く、リーク電流の低いゲート絶縁膜を有する絶縁ゲート型トランジスタなどの半導体装置を製造することのできる半導体装置の製造方法を提供することである。
【００１０】
本発明の他の目的は、誘電率の高い絶縁材料を用い、特性の優れたゲート絶縁膜を形成した絶縁ゲート型トランジスタなどの半導体装置の製造方法を製造することのできる製造方法を提供することである
【００１３】
本発明の第１の観点によれば、（ａ）シリコン基板の活性領域上に微結晶を含むアモルファス相の酸化ハフニウム膜を堆積する工程と、（ｂ）前記酸化ハフニウム膜の上に導電性ゲート電極層を堆積する工程と、（ｃ）前記導電性ゲート電極層をパターニングしてゲート電極を形成する工程と、（ｄ）前記ゲート電極の両側の活性領域内に不純物をイオン注入する工程と、（ｅ）アニールにより、前記不純物を活性化するとともに、前記アモルファス相の前記酸化ハフニウム膜を多結晶相に変換する工程とを含むこと半導体装置の製造方法が提供される。
【００１４】
本発明の他の観点によれば、（ａ）シリコン基板の活性領域を酸溶液に接触させ、表面に水酸基を有する化学酸化膜を前記活性領域の表面に形成する工程と、（ｂ）前記化学酸化膜の上にアモルファス相の酸化ハフニウム膜を堆積する工程と、（ｃ）前記酸化ハフニウム膜の上に導電性ゲート電極層を堆積する工程と、（ｄ）前記導電性ゲート電極層をパターニングしてゲート電極を形成する工程と、（ｅ）前記ゲート電極の両側の活性領域内に不純物をイオン注入する工程と、（ｆ）アニールにより、前記不純物を活性化するとともに、前記アモルファス相の前記酸化ハフニウム膜を多結晶相に変換する工程とを含む半導体装置の製造方法が提供される。
【００１５】
【発明の実施の形態】
誘電率の高い絶縁材料として、酸化ハフニウム（ハフニア）、酸化ジルコンニウム（ジルコニア）、酸化タンタル、酸化イットリウム（イットリア）、酸化チタニウム（チタニア）、酸化ランタン、これらのシリケート、又はアルミレートが知られている。これらの材料の比誘電率は、約２０〜約１００である。より高誘電率の絶縁材料も存在するが、キャリアに対するバリア性も満たすものは少ない。
【００１６】
上述の材料は、結晶化し易い結晶性の材料であり、基板上にアモルファス相で膜を堆積しても、その後の熱処理によって容易に結晶化し、多結晶膜となる。絶縁ゲート型トランジスタのゲート絶縁膜は、形成後のソース／ドレイン領域形成用の不純物注入、活性化（アニール）工程を避けることは出来ない。
【００１７】
活性化工程においては、少なくとも５００℃以上、例えば１０５０℃、３秒間等の熱処理を受ける。従って、アモルファス相で堆積したゲート絶縁膜であっても、その後の熱処理によって多結晶化を避けることは困難である。
【００１８】
ゲート絶縁膜が多結晶化すると、多結晶の各グレインはそれぞれ独自の面方位を有する。面方位によって分極特性が異なるため、異なる面方位のゲート絶縁膜は、異なる閾値を誘導する。グレインが大きく、チャネル上に存在するグレイン数が少ない場合、グレインの面方位によってトランジスタの閾値がばらつくことになる。
【００１９】
アモルファス相の膜が多結晶化すると、結晶化工程においてマイグレーションが生じ、表面に凹凸が発生する。著しい場合には、絶縁膜が消滅し、基板表面が露出する場合もある。他の観点から見れば、ゲート絶縁膜の膜厚が不均一となる。膜厚が薄くなった部分にはリーク電流が流れ易くなる。ゲート電極が基板に及ぼす電界強度も局所的に異なってしまう。
【００２０】
特性の優れたゲート絶縁膜を形成するためは、表面の凹凸が少なく、分極特性が揃った高誘電率絶縁膜を形成することが望まれる。チャネル上で所望の面方位を有する単一グレインの高誘電率絶縁膜を形成することは困難である。従って、平均値として誘電特性の揃った絶縁膜を形成することが現実的な解決方法となろう。
【００２１】
図３（Ａ）は、通常の方法で高比誘電率のゲート絶縁膜を用いて形成した絶縁ゲート型トランジスタの断面構成を示す。シリコン基板５１の表面上に、高比誘電率の絶縁膜５２を例えば基板温度３００℃で化学気相堆積（ＣＶＤ）によって堆積する。この条件では、絶縁膜５２はアモルファス状の膜となる。絶縁膜５２の上に、多結晶シリコン層５３を形成する。多結晶シリコン層５３、絶縁膜５２をパターニングした後、ゲート電極をマスクとしてイオン注入を行ない、活性化アニールを行ってソース／ドレイン領域５４を形成する。活性化アニールは、例えば１０５０℃、３秒間のラピッドサーマルアニール（ＲＴＡ）によって行う。このＲＴＡの熱処理により、又はその他の熱処理によりアモルファス状態の絶縁膜５２は多結晶膜に変換される。ゲート絶縁膜をアモルファス相の膜で形成した場合、その後の熱処理により突然結晶化が始まり、大きなグレインが発生してしまう。
【００２２】
各グレインは、一定の面方位を有し、結晶化の工程でマイグレーションが生じ、、表面に凹凸が発生する。部分的に厚くなる所もあれば、薄くなる所もある。チャネル上のグレインの数が少なければ、これらのグレインの平均として得られる絶縁ゲートの誘電的特性もばらつき、閾値がばらついてしまう。
【００２３】
図３（Ｂ）は、各グレインの面方位がランダムに決まると考え、チャネル上のグレインの数による閾値Ｖｔｈのばらつきを求めたシュミュレーションの結果を示す。図３（Ｂ）において横軸はチャネル上のグレインの数を示し、縦軸はＶｔｈのばらつきを示す。
【００２４】
チャネルの形状は正方形を仮定した。閾値０．１Ｖ、０．２Ｖ、０．５Ｖの面方位が存在すると仮定した。チャネル上のグレインの数が少ないと、Ｖｔｈのばらつきは大きい。チャネル上のグレインの数が多くなるに従い、Ｖｔｈのバラツキは減少する。チャネル上のグレインの数が２５以上となると、Ｖｔｈのバラツキは５０ｍＶ以下となり、許容できる程度となる。従って、チャネル上に２５個以上のグレインが発生するように高比誘電率のゲート絶縁膜を形成することが望まれる。
【００２５】
図３（Ｃ）は、チャネル上のグレインの数を多くしたゲート絶縁膜５２を用いた絶縁ゲート型トランジスタの構成を概略的に示す。Ｓｉ基板５１の表面上に高比誘電率のゲート絶縁膜５２、例えば酸化ハフニウム膜が形成され、その上に多結晶シリコンのゲート電極５３が形成されている。ゲート電極の両側に、ソース／ドレイン領域５４が形成されている。ゲート絶縁膜５２は、小さなグレインを数多く含み、平均値として一定の閾値を発生させる。又、ゲート絶縁膜５２の表面は平坦である。
【００２６】
ゲート絶縁膜に大きなグレインを発生させないことにより、グレインの数を多くすることができる。又、小さなグレインの集まりを形成することにより、表面の凹凸を抑制することができる。
【００２７】
ゲート絶縁膜のグレインの数を多くするには、膜形成時に完全なアモルファス状態ではなく、微結晶を含むアモルファス相の膜を最初に形成することである。微結晶を多数含む場合、その後の熱処理により微結晶が成長核となり、各微結晶の周囲で結晶成長が始まる。このため、ゲート絶縁膜中に多数のグレインが発生する。
【００２８】
酸化ハフニウム膜の場合、基板温度３００℃で堆積を行なうと、アモルファス相の膜が形成される。基板温度を３５０℃〜４００℃に昇温すると、微結晶を含んだアモルファス膜が形成されるようになる。
【００２９】
このように、ＣＶＤを行なう際の基板温度を高めに設定することにより、完全なアモルファス相ではなく、微結晶を含んだアモルファス状態の膜が堆積できる。この傾向は、酸化ハフニウムに限らず、酸化ジルコンニウムにおいても確認された。
【００３０】
なお、アモルファス相で堆積し、熱処理により多結晶化した膜の性質は、アモルファス相の膜を形成する下地の条件によっても変化することが分った。以下、下地条件の異なる場合の測定結果を説明する。
【００３１】
シリコン表面の酸化膜を希フッ酸（ＨＦ）で除去した後、直ちに高比誘電率のゲート絶縁膜をアモルファス相で形成し、ゲート電極を形成し、熱処理を行った後、すなわちゲート絶縁膜が多結晶相に変換された後、ゲート電極をイオンエッチングで除去し、ゲート絶縁膜の状態を電子顕微鏡で観察した。
【００３２】
図４（Ａ）がその結果を示す。大きなグレインが多数含まれる多結晶膜が形成されており、膜の存在しない空所も多数認められる。絶縁膜の存在しない場所は、直接リーク電流の原因となり好ましくない。大きなグレインも閾値のバラツキを生じさせるであろう。
【００３３】
図４（Ｂ）は、シリコン表面を露出した後、熱酸化を行い、その上に高比誘電率のゲート絶縁膜をアモルファス相で形成し、熱処理後の、すなわちゲート絶縁膜が多結晶相に変換された後の絶縁膜を示す。グレインはさらに大きなものとなっているが、絶縁膜の存在しない空所は減少しているようである。閾値のバラツキが大きくなる、リーク電流も無視できない、ことが予想される。
【００３４】
図４（Ｃ）は、シリコン表面を露出した後、酸（ＨＣｌ＋Ｈ2Ｏ2）を用いて化学酸化膜を形成し、その上に高比誘電率のゲート絶縁膜を形成した場合の結果を示す。図４（Ａ）、（Ｂ）の場合と比べ、結果として得られる絶縁膜の組織（テキスチャ）が全く異なることが判る。なお、図４（Ｃ）の場合、写真ではグレインの形成が確認し難いがＸ線回折により結晶化されていることが確認されている。
グレインサイズが小さく、空所の存在しない高比誘電率のゲート絶縁膜を形成するためには、半導体表面に化学酸化膜を形成することが有効であると判る。
【００３５】
化学酸化膜は、表面にＯＨ基を有することが知られている。このＯＨ基により、小さなグレインを有する多結晶膜を形成するのに有効な効果が得られると考えられる。
【００３６】
このような効果は、酸化膜形成後、水蒸気による処理を行い、表面にＯＨ基を付着させることによっても得られるであろう。例えば、減圧（例えば数torr）下、７００℃程度で熱酸化を行うことにより、厚さ数Åの酸化膜を形成することができる。この酸化膜を水蒸気で処理することにより表面にＯＨ基を結合させることができる。
【００３７】
図１（Ａ）〜（Ｄ）、図２（Ｅ）〜（Ｈ）は、本発明の１実施例による半導体装置の製造方法の主要工程を示す断面図である。
図１（Ａ）に示すように、（１００）面を有するシリコン基板１１の表面上にバッファ酸化膜１２を熱酸化により形成した後、窒化シリコン膜１３をＣＶＤにより堆積する。窒化シリコン膜１３の上に、レジストパターン１４を形成し、素子分離領域を画定する開口を形成する。レジストパターン１４をマスクとし、窒化シリコン膜１３及びその下の酸化シリコン膜を例えばＦ系のエッチャント（例えばＣＦ4、ＣＨＦ3等を主エッチングガスとするエッチャント）を用いて選択的にエッチングする。パターニングされた窒化シリコン膜１３は、素子分離領域を画定するハードマスクとなる。
【００３８】
窒化シリコン膜及びその下の酸化シリコン膜をエッチングした後、エッチャントガスを変更し、例えば塩素系のエッチャント（ＢＣｌ3等を主エッチャントガスとするエッチャント）を用いてシリコンをエッチングする。このようにして、シリコン基板表面に素子分離領域を画定するシャロートレンチ１５が形成される。レジストパターン１４は、シリコンのエッチングの際に消滅するか、消滅しない場合にはエッチング後に除去する。
【００３９】
図１（Ｂ）に示すように、エッチングで形成したトレンチ１５の表面を熱酸化し、例えば厚さ１０ｎｍ程度のライナー酸化膜を形成し、表面のダメージを回復する。続いて、酸化シリコン膜１６ｐをＣＶＤで形成し、トレンチ内を埋め込む。
【００４０】
表面から化学機械研磨（ＣＭＰ）を行うことにより、基板表面上の酸化シリコン膜１６ｐ、窒化シリコン膜１３、バッファ酸化膜１２を除去し、シリコン基板１１を露出する。トレンチ１５内には、酸化シリコンノシャロートレンチアイソレーション（ＳＴＩ）１６が残る。露出したシリコンを清浄化するため、シリコン表面に一旦犠牲酸化膜を形成し、その犠牲酸化膜を除去する。
【００４１】
図１（Ｃ）に示すように、シリコン基板１１の表面を（ＨＣｌ＋Ｈ2Ｏ2）酸溶液と接触させ、露出したシリコン表面に化学酸化膜１７を形成する。化学酸化膜１７は、エリプソメータによる測定では厚さ約１０Åであった。化学酸化膜１７は、表面にＯＨ基を有する。なお、他の酸溶液によって化学酸化膜を形成することもできる。化学酸化膜の代りに熱酸化により薄い酸化膜を形成し、水蒸気中で処理を行うことにより表面にＯＨを付着させることもできる。
【００４２】
図１（Ｄ）に示すように、化学酸化膜１７を形成したシリコン基板表面上に、アモルファス相の酸化ハフニウム膜２１を堆積する。酸化ハフニウム膜の形成は、例えば以下の条件によって行なう。
【００４３】
原子層（ＡＬ）ＣＶＤ装置を用い、プロセスチャンバーの温度を３００℃に設定する。ＨｆＣｌ4を１９０℃に加熱して気化させ、気化したＨｆＣｌ4をプロセスチャンバーに供給する。プロセスチャンバーには、他にパージガスとして窒素ガス等の不活性ガス及び水蒸気が供給できる。
【００４４】
例えば、Ｈ2Ｏガスを流量８００ｓｃｃｍ、時間４００ｍｓｅｃプロセスチャンバーに流し、その後パージガスを１６００ｍｓｅｃ流してＨ2Ｏガスをパージする。続いて、ＨｆＣｌ4ガスを８００ｓｃｃｍパルス状に３００ｍｓｅｃ流す。続いてパージガスを３００ｍｓｅｃ流し、ＨｆＣｌ4をパージする。以上を１サイクルとする。
【００４５】
１サイクルは５秒であり、１分間に１２サイクルが行われる。この時成長速度は０．６ｎｍ／分であり、１サイクルに０．０５ｎｍの成長が行われる。このようなＡＬＣＶＤにより、酸化ハフニウム膜２１が堆積される。酸化ハフニウム膜２１の堆積後、多結晶シリコン層２３をＣＶＤで堆積する。多結晶シリコン膜２３の上にレジストパターンを形成し、レジストパターンをエッチングマスクとして多結晶シリコン膜２３、酸化ハフニウム膜２１（及び必要であればその下の化学酸化膜１７）のパターニングを行なう。
【００４６】
図２（Ｅ）は、パターニング後のゲート電極形状を示す。このゲート電極をマスクとし、イオン注入を行ない、低不純物濃度のＬＤＤ領域形成用イオン注入領域２４を形成する。
【００４７】
図２（Ｆ）に示すように、基板表面上に酸化シリコン膜を所定厚さ堆積し、異方性エッチングを行うことによりゲート電極側壁上にのみサイドウォールスペーサ２７を残す。ゲート電極及びサイドウォールスペーサをマスクとし、さらにイオン注入を行なって高濃度のソース／ドレイン領域形成用イオン注入領域２８を形成する。
【００４８】
図２（Ｇ）に示すように、例えば１０５０℃、３秒間のＲＴＡ処理を行うことによりイオン注入した不純物を活性化して不純物ドープ領域２９を形成する。不純物ドープ領域２９は、低濃度のＬＤＤ領域と高濃度のＨＤＤ領域を有する。
【００４９】
この熱処理により、アモルファス相の酸化ハフニウム膜は多結晶化する。下地を化学酸化膜とすると、小さなグレインの多結晶となる。なお、基板表面との界面部分には、アモルファス相（非晶質）の薄層が残る。
【００５０】
図２（Ｈ）に示すように、ゲート電極を埋め込むように、例えば酸化シリコン膜、低誘電率酸化シリコン膜等の層間絶縁膜３１を形成し、表面をＣＭＰにより平坦化する。層間絶縁膜３１にコンタクト孔３２をレジストマスクを用いて開口し、例えばブランケットタングステン膜をＣＶＤにより形成し、コンタクト孔３２内を埋め込む。その後、層間絶縁膜３１上のタングステン膜をＣＭＰ等により除去し、タングステンプラグ３３を形成する。その後、さらに層間絶縁膜、コンタクト孔及び／又は配線用溝形成、配線層形成の工程を繰り返すことにより、多層配線を形成する。
【００５１】
ゲート絶縁膜は、アモルファス層で堆積された酸化ハフニウム膜をその後の熱処理により多結晶化したものである。下地表面がＯＨ基を有する酸化膜表面であると小さなグレインで表面が平坦な多結晶膜となる。このため、特性が安定し、リーク電流の少ないゲート絶縁膜が形成される。
【００５２】
多結晶酸化ハフニウム膜の表面粗さＲａは、プロセス温度が３００℃の時、１．０〜１．１Åであった。プロセス温度を昇温していくと、３５０℃位から表面粗さが大きくなった。プロセス温度４００℃では、表面粗さＲａが１．４〜１．５Åとなった。下地処理をしない場合には、下地温度の昇温は、グレインの大きさを小さくするのに有効であるが、下地処理をした場合はプロセス温度の昇温は必ずしも相乗的ではないようである。但し目的によっては両者の採用が有効となることもあろう。
【００５３】
酸化ハフニウム膜の代りに酸化ジルコンニウム膜を用いることもできる。この場合、ソースガスとしては、ＺｒＣｌ4とＨ2Ｏとを用いればよい。その他、酸化タンタル、酸化イットリウム、酸化チタニウム、酸化ランタン、これらのシリケート、又はアルミネートを用いることも可能であろう。
【００５４】
下地の処理に代え、アモルファス相の絶縁層堆積時の基板温度を高くし、微結晶を含むアモルファス相の絶縁層を堆積してもよい。下地処理をした上、微結晶を含むアモルファス相の絶縁層を堆積してもよい。ＡＬＣＶＤの代りにＭＯＣＶＤ（有機金属ＣＶＤ）を用いてもよい。
【００５５】
以上実施例に沿った本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、高比誘電率でリーク電流の少ないゲート絶縁膜を有する絶縁ゲート型トランジスタが形成される。
【図面の簡単な説明】
【図１】  本発明の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図２】  本発明の実施例による半導体装置の製造方法の主要工程を示す断面図である。
【図３】  高比誘電率のゲート絶縁膜を多結晶化した状況を説明する断面図、チャネル上のグレインの数による閾値電圧のバラツキを示すグラフ、及びグレインサイズを小さくしたゲート絶縁膜を有するトランジスタの断面図である。
【図４】  下地状態を変化した時に形成される酸化ハフニウム膜の電子顕微鏡写真である。
【符号の説明】
１１  半導体基板
１２  バッファ酸化膜
１３  窒化シリコン膜
１４  レジストパターン
１５  シャロートレンチ
１６ｐ  酸化シリコン膜
１６  シャロートレンチアイソレーション（ＳＴＩ）
１７  化学酸化膜
２１  酸化ハフニウム膜
２３  多結晶シリコン膜
２４、２８  イオン注入領域
２９  ソース／ドレイン領域
３１  層間絶縁膜
３２  コンタクト孔
３３  プラグ
【図１】
0003962602.tif 000002
【図２】
0003962602.tif 000003
【図３】
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【図４】
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