(57)【特許請求の範囲】
【請求項１】
複数からなる第１のビット線対と、
複数のワード線と、
上記第１のビット線対のうちの一方と上記ワード線との交点に設けられた複数からなるダイナミック型メモリセルと、
上記第１のビット線対に対応した一対の入出力ノードを有し、第１導電型と第２導電型のＭＯＳＦＥＴで構成されたラッチ回路からなる増幅回路と、
上記ラッチ回路の一対の入出力ノードに対して共通に設けられた第２ビット線対と、
選択信号を受けて上記複数のラッチ回路の一対の入出力ノードと上記第２ビット線対とを接続する一対の第１導電型のスイッチＭＯＳＦＥＴとを備え、
上記スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ回路を構成する第１導電型のＭＯＳＦＥＴのしきい値電圧よりも絶対値的に小さくし、かつ、かかるスイッチＭＯＳＦＥＴをオフ状態にする選択信号のレベルを、かかるスイッチＭＯＳＦＥＴのソース電位よりも絶対値的に低い電位にしてなるメモリ回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記ラッチ回路は、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第１電圧と第２電圧に増幅するものであり、
上記増幅動作開始時において、上記ビット線が第１電圧又は第２電圧に到達するまでの間に上記第１電圧又は第２電圧よりも絶対値的に大きな動作電圧が与えられるオーバードライブ期間を有することを特徴とする半導体集積回路装置。
【請求項３】
複数からなる第１のビット線対と、
複数のワード線と、
上記第１のビット線対のうちの一方と上記ワード線との交点に設けられた複数からなるダイナミック型メモリセルと、
上記第１のビット線対に対応した一対の入出力ノードを有し、ソースに第１電圧が与えられる第１導電型とソースに第２電圧が与えられる第２導電型のＭＯＳＦＥＴで構成されたラッチ回路からなるセンスアンプと、
上記ラッチ回路の一対の入出力ノードに対して共通に設けられた第２ビット線対と、
選択信号を受けて上記複数のラッチ回路の一対の入出力ノードと上記第２ビット線対とを接続する一対の第１導電型のスイッチＭＯＳＦＥＴとを備え、
上記スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ回路を構成する第１導電型のＭＯＳＦＥＴのしきい値電圧よりも絶対値的に小さくし、かかるスイッチＭＯＳＦＥＴをオフ状態にする選択信号のレベルを、上記第２電圧を基準にして上記第１電圧よりも絶対値的に大きな電圧にしてなるメモリ回路を備えてなることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記ラッチ回路は、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第１電圧と第２電圧に増幅するものであり、
上記増幅動作開始時において、上記ビット線が第１電圧又は第２電圧に到達するまでの間に上記第１電圧又は第２電圧よりも絶対値的に大きな動作電圧が与えられるオーバードライブ期間を有することを特徴とする半導体集積回路装置。
【請求項５】
請求項３又は４において、
上記第１導電型はｎチャンネル型であり、上記第２導電型はｐチャンネル型であり、
上記第１電圧は回路の接地電位であり、
上記第２電圧は電源電圧であり、
上記スイッチＭＯＳＦＥＴをオフ状態にする選択信号のレベルは、接地電位よりも低い負電圧であることを特徴とする半導体集積回路装置。
【請求項６】
請求項３ないし５のいずれかにおいて、
上記メモリセルは、選択ＭＯＳＦＥＴと記憶キャパシタからなり、
上記選択ＭＯＳＦＥＴは、ｐ型のウェル領域に形成され、
上記ｐ型ウェル領域は、ｐ型基板に形成された深い深さのｎ型分離領域内に形成されて、負電圧が与えられるものであり、
上記ｎ型分離領域には上記第１電圧よりも高くされた昇圧電圧が与えられるものであり、
上記負電圧は、上記スイッチＭＯＳＦＥＴをオフ状態にする選択信号と、上記センスアンプのオーバードライブ及びワード線の非選択レベルにも併用されるものであり、
上記昇圧電圧は、上記ワード線の選択レベルと上記センスアンプのオーバードライブに用いられるものであることを特徴とする半導体集積回路装置。
【請求項７】
請求項３ないし６のいずれかにおいて、
上記第２電圧は、上記センスアンプを構成するｎチャンネル型ＭＯＳＦＥＴと同じＭＯＳＦＥＴを用いてゲート及びドレインに上記第２電圧を与えた場合における上記センスアンプのラッチ状態を反転させるのに要する時間が、上記センスアンプの読み出し増幅時間よりも長くなるような低電圧であることを特徴とする半導体集積回路装置。
【請求項８】
請求項３ないし７のいずれかにおいて、
上記スイッチＭＯＳＦＥＴのオン状態でのコンダクタンスは、上記センスアンプのオン状態のｐチャンネル型ＭＯＳＦＥＴのコンダクタンスに比べて書き込みマージンを確保するよう大きくされ、
上記スイッチＭＯＳＦＥＴのオン状態でのコンダクタンスは、上記センスアンプのｎチャンネル型ＭＯＳＦＥＴのオン状態でのコンダクタンスに比べて読み出しマージンを確保するよう小さいことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、主として低電圧で動作するダイナミック型ｒａｍ（ランダム・アクセス・メモリ）の高速な書込技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置間のインタフェースには標準的な電源電圧（例えば３．３Ｖ）が使用され続ける一方で、微細化が進むにしたがってＭＯＳＦＥＴの耐圧は低下していくため、ＬＳＩ（大規模半導体集積回路装置）の内部電源電圧は世代ごとに低電圧化される方向にある。内部電源電圧を低くしたダイナミック型ｒａｍの例として、特開平８−３１１７１号公報がある。
【発明が解決しようとする課題】
【０００３】
電源電圧が約３．３Ｖ程度の比較的高い場合には、ダイナミック型ｒａｍの動作速度は、メモリセルからの微小な読み出し電圧を電源電圧のような大きな電圧に増幅するための増幅時間、つまり、センスアンプの読み出し時間により律束されていた。しかしながら、電源電圧ｖｄｄを１．８Ｖあるいはそれ以下の１．０Ｖまで低下させてＣＭＯＳ回路の動作下限電圧付近まで低くすると、書き込み動作が上記読み出し動作よりも遅くなり、上記１．０Ｖまでも低くすると書き込みそのものが不能になることが本願発明者等の研究によって明らかとなった。
【０００４】
この発明の目的は、低電圧での動作マージンの確保と高速化を実現したダイナミック型ｒａｍを備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数からなるダイナミック型メモリセルが接続された第１のビット線対に対応した一対の入出力ノードを有し、ソースに第１電圧が与えらる第１導電型とソースに第２電圧が与えられる第２導電型のＭＯＳＦＥＴで構成されたラッチ回路からなるセンスアンプと、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードと上記第１ビット線の複数に対して共通に設けられた第２ビット線対を選択的に接続する一対の第１導電型のスイッチＭＯＳＦＥＴとを備え、上記スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ回路を構成する第１導電型のＭＯＳＦＥＴのしきい値電圧よりも絶対値的に小さくし、かかるスイッチＭＯＳＦＥＴをオフ状態にする選択信号のレベルを、上記第２電圧を基準にして上記第１電圧よりも絶対値的に大きな電圧にする。
【０００６】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に設けられるダイナミック型ｒａｍの一実施例のブロック図が示されている。この発明に係る半導体集積回路装置は、いわゆるＡＳＩＣ（アプリケーション・スペシファイド・インテグレーテッド・サーキッツ）すなわち特定用途ＩＣを構成するようにされる。半導体集積回路装置には、複数の回路ブロックが搭載されてＡＳＩＣ構成を容易ならしめるように、それぞれの回路ブロックが独立的な回路機能単位としてのいわゆるモジュールないしはマクロセルをなすようにされる。各機能単位は、それぞれその規模、構成が変更可能にされる。
【０００７】
半導体集積回路装置は、特に制限されないが、１．０ボルトのような低電源電圧ｖｄｄの基でも十分な動作特性を示すように、低電源電圧可能なＣＭＯＳ構造の半導体集積回路装置とされる。本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は一般的呼称に習っている。
【０００８】
ダイナミック型ｒａｍ（以下、単にｄｒａｍという）のメモリセル、すなわちダイナミック型メモリセルが、典型的には、電荷の形態をもって情報を蓄積する情報蓄積用キャパシタと、選択用ＭＯＳＦＥＴとからなるような少ない数の素子からなり、比較的小さいメモリセルサイズにされ得る。それ故に、ダイナミック型メモリは、大記憶容量であってもその全体のサイズを比較的小さくすることができ、上記システムＬＳＩ（半導体集積回路装置）における一つのモジュールないしは機能ユニットを構成する。
【０００９】
図示のｄｒａｍは、特に制限されないが、大記憶容量化に適合するようにバンク構成をとる。メモリバンク数は、その個数が例えば、最大１６をもって変更可能される。一つのメモリバンク、例えば第１番目のメモリバンクｂａｎｋ１は、メモリセルアレイ、センスアンプ及びセンスアンプと一体とされているような図示しないビット線プリチャージ回路と、タイミング発生回路及びカラムセレクタ、ロウデコーダ、及びカラムスイッチ回路からなる。
【００１０】
それら複数のメモリバンクに対して、アドレス信号及び制御信号のためのアドレスバス／制御バスＡＤＣＢが設定され、データ入出力のためのメモリ内部バス（Ｉ／Ｏ内部バス）ＩＯＢが設定されている。それらバスＡＤＣＢ、ＩＯＢに対して共通のメモリ入出力回路Ｍ−Ｉ／Ｏが設けられている。メモリ入出力回路Ｍ−Ｉ／Ｏは、内部バスＢＵＳに結合されるポートをその内部に持つ。同図の回路ブロックは、回路機能を中心にして示されており、カラムスイッチ回路がセンスアンプ列と直交する方向に配列されるよう示されているが、実際には後述するように上記センスアンプ列の各入出力ノードに対応して設けられる。それ故、上記内部バスＩＯＢは、メモリセルアレイ上をビット線と並行に延長されるよう形成される。
【００１１】
ｄｒａｍは、また、内部電源回路としての電圧変換回路ＩＭＶＣ、内部動作制御信号ｍｑ、ｐｍｑ、リセット信号ｒｅｓｂ、及び制御バスＣＢＵＳを介しての各種動作制御信号を受けるメモリ制御回路ＭＭＣ、及び電源初期化回路ＶＩＮＴＣを持つ。上記電圧変換回路ＩＭＶＣには、昇圧回路、負電圧発生回路のようなチャージポンプ回路も含まれる。
【００１２】
上記において、半導体集積回路装置を構成するためのデザインオートメーションにおける設計データの管理単位の都合などに応じて、より広い範囲の要素の集合をより少ない要素からなるとみなすこともできる。例えば、一つのメモリバンクにおけるメモリセルアレイ、センスアンプ、ロウデコーダ、及びカラムスイッチは、一つのメモリマットを構成するとみなすことができ、タイミング発生回路及びカラムセレクタはバンク制御回路を構成するとみなすことができる。この場合には、各メモリバンクは、より単純にメモリマットとバンク制御回路からなるとみなされることになる。
【００１３】
図示のｄｒａｍにおいて、上記メモリマットやその選択回路等は、独立のＣＭＯＳ型半導体集積回路装置として構成される公知のｄｒａｍのそれとほとんど同じにされる。つまり、この実施例のｄｒａｍは、独立のＣＭＯＳ型半導体集積回路装置として構成されるｄｒａｍにそのまま適用できる。それ故にその内部構成についての詳細な説明は避けることとするが、その概略を説明すると以下のようになる。
【００１４】
メモリセルアレイは、マトリクス配置された複数のダイナミック型メモリセルと、それぞれ対応するメモリセルの選択端子が結合される複数のワード線と、それぞれ対応するメモリセルのデータ入出力端子が結合される複数のビット線とを含む。メモリセルを構成する選択ＭＯＳＦＥＴは、後に図１４を用いて説明するようにｐ型単結晶シリコンからなるような半導体基板上に形成されたｐ型ウエル領域にｎ型ソース領域及びｎ型ドレイン領域が形成されたような構造をとる。
【００１５】
特に制限されないが、比較的低不純物濃度にされたｎ型分離用半導体領域によってｐ型半導体基板から電気的に分離されるようにされている。かかる分離領域は、深い深さのウェル領域とみなすことができ、後述するような昇圧電圧ｖｄｈのような正電位が与えられる。これにより、上記ｎ型分離用半導体領域は、α粒子などに起因してｐ型半導体基板中に発生するような望ましくないキャリヤから、ｐ型ウエル領域を保護するように作用する。
【００１６】
メモリセルが形成されるｐ型ウエル領域は、ｄｒａｍ内の内部電源回路としての電圧変換回路ＩＭＶＣによって形成される負電位の基板バイアス電圧ｖｄｌが与えられる。これによってメモリセルにおける選択用ＭＯＳＦＥＴのテーリング電流ないしはリーク電流が低減され、メモリセルにおける情報蓄積用容量の情報リークが軽減される。
【００１７】
ｐ型ウエル領域上には、酸化シリコン膜からなるような絶縁膜を介してメモリセルにおける情報蓄積用容量が形成される。情報蓄積用容量の一方の電極は、選択用ＭＯＳＦＥＴのソース領域とみなせる電極領域に電気的に結合される。複数のメモリセルのための複数の情報蓄積用容量のそれぞれの他方の電極は、いわゆるプレート電極と称される共通電極とされる。プレート電極は、容量電極として所定の電位ｖｐｌが与えられる。
【００１８】
情報蓄積用容量は、メモリセルアレイのサイズを小さいものとするよう比較的小さいサイズを持つことが望まれるとともに、それ自体で長い情報保持時間を持つように大きい容量値を持つことが望まれる。情報蓄積用容量は、大きい容量値を持つように、その電極間に挟まれる誘電体膜が、例えば酸化タンタルもしくは酸化シリコンのような比較的大きい誘電率を持つ材料から選択され、かつ単位面積当たりの容量を増大するように極めて薄い厚さとされる。複数の情報蓄積用容量のためのプレート電極電位ｖｐｌは、電圧変換回路ＩＭＶＣによって形成されるところの回路の電源電圧ｖｄｄの半分に等しいような中間電位にされる。
【００１９】
これによって、情報蓄積用容量の一方の電極に蓄積すべき情報に応じて電源電圧ｖｄｄレベルのようなハイレベルが供給された場合と、かかる一方の電極に回路の接地電位に等しいようなロウレベルが供給された場合とのどの場合であっても、プレート電極電位ｖｐｌが電源電圧ｖｄｄのほぼ半分の電位にされる。すなわち、誘電体膜に加わる電圧は、電源電圧ｖｄｄのほぼ半分のような小さい値に制限される。これによって誘電体膜は、その耐圧の低下が可能となり、また印加電圧の減少に伴う不所望なリーク電流の減少も可能となるので、その厚さを限界的な薄さまで薄くすることが可能となる。
【００２０】
タイミング発生及びカラムセレクタのようなタイミング発生及びカラムセレクタは、メモリ制御回路ＭＣＣ内のグローバル制御回路からの動作制御信号によって動作制御されるとともに、バスＡＤＣＢを介して供給されるバンク選択信号によって活性化ないしは選択され、メモリセルアレイのビット線のためのビット線プリチャージ回路、ロウデコーダ、センスアンプ、それ自身の内部におけるカラムセレクタ等の各種回路の動作制御のための各種内部タイミング信号を形成する。タイミング発生及びカラムセレクタにおけるカラムセレクタは、内部タイミング信号によってその動作が制御され、バスＡＤＣＢを介して供給されるカラムアドレス信号をデコードし、カラムスイッチ回路のような当該バンクにおけるカラムスイッチ回路を動作させるためのデコード信号を形成する。
【００２１】
ロウデコーダのようなロウデコーダは、タイミング発生及びカラムセレクタから供給されるタイミング信号によってその動作タイミングが制御され、バスＡＤＣＢを介して供給されるアドレス信号をデコードし、対応するメモリセルアレイにおけるワード線を選択する。
【００２２】
ビット線プリチャージ回路は、ロウデコーダが活性化される前のようなタイミングにおいてプリチャージタイミング信号によって動作され、対応するメモリセルアレイにおける各ビット線を電源電圧ｖｄｄのほぼ半分の電圧に等しいようなレベルにプリチャージする。
【００２３】
センスアンプは、ロウデコーダが活性化された後にタイミング発生及びカラムセレクタ回路から発生されるセンスアンプ用タイミング信号によって動作され、ロウデコーダによって選択されたメモリセルによってビット線に与えられた信号、すなわち読み出し信号を増幅する。センスアンプにおける各ビット線に対応される複数の単位センスアンプのそれぞれは、良く知られたＣＭＯＳ構成のセンスアンプと実質的に同じ構成にされる。
【００２４】
単位センスアンプのそれぞれは、ゲート・ドレインが交差接続された一対のｐチャンネル型ＭＯＳＦＥＴと、同様にゲート・ドレインが交差接続された一対のｎチャンネル型ＭＯＳＦＥＴとをもつ。一対のｐチャンネル型ＭＯＳＦＥＴのドレイン及び一対のｎチャンネル型ＭＯＳＦＥＴのドレインは対応する対のビット線に結合される。一対のｐチャンネル型ＭＯＳＦＥＴのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して動作電位が与えられる。同様に一対のｎチャンネル型ＭＯＳＦＥＴのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して回路の接地電位のような動作電位が与えられる。
【００２５】
上記動作電圧は、後に図１２等を用いて説明するようにビット線のハイレベルに対応した例えば電源電圧ｖｄｄと、それよりも電圧にされた昇圧電圧ｖｄｈとが用いられる。センスアンプが増幅動作を開始し、ハイレベルに立ち上げるべきビット線の電位が所望の電圧に到達するまでの一定期間、上記昇圧電圧ｖｄｈによってセンスアンプの増幅動作が行われるという、いわゆるオーバードライブ方式が採用される。同様に回路の接地電位ｖｓｓと、それよりも低い負電圧ｖｄｌとが用いられ、上記センスアンプが増幅動作を開始し、ロウレベルに立ち下げるべきビット線の電位が所望の電圧に到達するまでの一定期間、上記負電圧ｖｄｌによってセンスアンプの増幅動作が行われるという、いわゆるオーバードライブ方式を組み合わせてもよい。上記ビット線の電位が所望の電位ｖｄｄとｖｓｓ付近に到達すると、センスアンプの動作電圧は本来のビット線のハイレベルに対応した電源電圧ｖｄｄとｖｓｓに切り替えられる。
【００２６】
メモリセルアレイを挟んでの２つのセンスアンプ配置は、次のような構成を意味する。すなわち、後に図５と図６を用いて説明するようにメモリセルアレイの一方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の飛び飛びのビット線が結合され、メモリセルアレイの他方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の残りの飛び飛びのビット線が結合される。この構成は、センスアンプを構成する複数のＭＯＳＦＥＴを必要とされるサイズに応じて比較的大きいピッチをもって配置せざるを得ないときにおいて、メモリセルアレイにおける複数のビット線のピッチを微細化する上で効果的である。
【００２７】
カラムスイッチ回路は、対応するカラムセレクタから出力される選択信号によって動作される。カラムスイッチ回路によって、メモリセルアレイにおける複数のビット線の内のカラムセレクタによって指示されたビット線（又は第１ビット線）が選択され、メモリ内部バスＩＯＢ（グローバルビット線又は第２ビット線）に結合される。
【００２８】
メモリ入出力回路Ｍ−ＩＯは、半導体集積回路装置の内部バスＢＵＳに結合され、かかる内部バスＢＵＳからのアドレス信号及び制御信号を受け、それを内部のバスＡＤＣＢに伝送する。メモリ入出力回路Ｍ−ＩＯは、また、バスＢＵＳとメモリ内部バスＩＯＢとの間のメモリデータの入出力を行う。
【００２９】
メモリ制御回路ＭＣＣは、半導体集積回路装置の内部第１、第２動作制御信号ｍｑ、ｐｍｑ、及びリセット信号ｒｅｓｂを受け、それらの信号に応じた制御動作を行う。メモリ制御回路ＭＣＣは、特に制限されないが、第１動作制御信号ｍｑ及び第２動作制御信号ｐｍｑを受け、それに応じて内部動作制御信号ｂｂｃｚを形成する第１制御論理回路と、第１動作制御信号ｍｑ及びリセット信号ｒｅｓｂを受けそれに応じて実質的な初期化制御信号ｉｎｔｇｂを形成する第２制御論理回路とを持つ。
【００３０】
電圧変換回路ＩＭＶＣは、ｄｒａｍの電源端子ｖｄｄと基準電位端子ｖｓｓとの間に供給される電源電圧を受け、前述のようなメモリセルアレイのための基板バイアス電圧ｖｄｌ、プレート電圧ｖｐｌ及びワード線の選択レベル、センスアンプのオーバードライブ用の昇圧電圧ｖｄｈのような内部電圧を形成する。特に制限されないが、メモリセルアレイのための基板バイアス電圧ｖｄｌと昇圧電圧ｖｄｈは、モジュールとしてのｄｒａｍ内の該回路ＩＭＶＣ内において形成される。電源初期化回路ＶＩＮＴＣは、メモリ制御回路ＭＣＣによる動作制御のもとで、ｄｒａｍ回路の初期化を行う。
【００３１】
図２には、この発明に係るｄｒａｍのメモリセルアレイ部の一実施例の概略レイアウト図が示されている。この実施例では、メモリバンクが図面の横方向に４個設けられ例が示されている。各メモリバンクを構成するメモリセルアレイは、ワード線の延長方向に４分割される。つまり、１つのメモリバンクを構成するメモリセルアレイは、図面の縦方向に４分割されてなるアレイａｒｙを持つようにされる。上記ワード線の延長方向に４分割されたアレイは、その上下にローカルワードドライバｌｗｄが設けられる。前記のようにメモリバンクのメモリセルアレイは、センスアンプｓａにより挟まれる。したがって、上記各アレイａｒｙは、その左右にセンスアンプｓａが設けられ、その上下にローカルワードドライバｌｗｄが設けられる。
【００３２】
上記４つのアレイａｒｙ上を延長するようにメインワード線が設けられる。かかるメインワード線は、アレイａｒｙ列の下側に設けられた駆動回路ｄｒｉｖｅにより選択される。駆動回路ｄｒｉｖｅは、デコーダｄｅｃにより形成された選択信号を受けて、上記メインワード線の選択信号を形成する。デコーダｄｅｃは、またローカルワード線を選択する選択信号も形成する。アレイａｒｙ列の上側には、モニタ回路ｍｏｎが設けられ、メインワード線の選択／非選択レベルを検出する。
【００３３】
アレイａｒｙに設けられた複数のローカルワード線に対して、１つのメインワード線が割り当てられる。ローカルワードドライバｌｗｄは、上記メインワード線の信号と、１つのメインワード線に割り当てられた複数のローカルワード線の中の１つを選択するための選択信号とを受けて、各アレイａｒｙにおいて１本のローカルワード線を選択する。かかるローカルワード線にメモリセルのアドレス選択端子が接続される。
【００３４】
上記アレイａｒｙにおいては、横方向にビット線対が延長される。かかるビット線の延長方向と並行に前記ＩＯバスを構成するグローバルビット線（第２ビット線）が延長される。センスアンプｓａはカラム選択のスイッチＭＯＳＦＥＴを含み、カラム選択信号により上記グローバルビット線対に割り当てられた複数のビット線対のうちの一対を接続させる。アンプａｍｐは、上記グローバルビット線対に対応して設けられる書き込みアンプと読み出しアンプである。
【００３５】
上記のようなアレイａｒｙとセンスアンプｓａ、ローカルワードドライバｌｗｄ及び駆動回路ｄｒｉｖｅとモニタ回路ｍｏｎを構成するｎチャンネル型ＭＯＳＦＥＴが形成されるｐ型ウェルが共通化され、かかるｐ型ウェルとそれが形成される深い深さのｎ型分離領域との間のｐｎ接合が電圧ｖｄｈ−ｖｂｌ安定化のための容量として充当させることができる。
【００３６】
図３には、上記ｄｒａｍのコア部分のブロック図が示されている。同図において、メモリマットｍａｔは、それぞれ２５６Ｋビットの容量を持つメモリマットからなり、メモリマットｍａｔ［０］ないし［３］によって約Ｍビットの記憶容量を持つようにされる。かかるメモリマットｍａｔ［０］ないし［３］には、ｄｒａｍのメモリセルとローカルワードドライバ（local word driver)ｌｗｄ、センスアンプｓａ、及びそれらの制御を含む。
【００３７】
駆動回路（drive)はアドレスのデコーダ及びレベル変換回路を含む。回路ｓｑ及びｍｏｎはメモリマットｍａｔの上下に配置され、信号をやり取りすることでｄｒａｍ動作のシ―ケンスを制御する。ａｍｐは読み出し／書込アンプである。ワード線は、２５６本で構成され、ビット線は１０２４対で構成される。これにより、メモリマットｍａｔ［０］は、上記のように約２５６Ｋビットの記憶容量を持つ。グローバルビット線ｇｂは、上記複数のメモリマットｍａｔ［０］ないし［３］を貫通するように延長され、８本のビット線対に対して１本のグローバルビット線ｇｂが割り当てられる。上記のようにビット線が１０２４対で構成されるから、グローバルビット線ｇｂは、ｇｂ［０］〜ｇｂ［１２７］のような１２８対から構成される。
【００３８】
図４には、上記メモリマットｍａｔの一実施例の内部レイアウト図が示されている。ｌｗｄはローカルワードドライバ（local word driver)であり、ｓａｌ／ｓａｒは、メモリアレイａｒｙを挟むように左右（ｌ，ｒ）に設けられたセンスアンプであり、ｓｃｌ／ｓｃｒは、上記ローカルワードドライバｌｗｄ及びセンスアンプｓａｌ／ｓａｒの制御回路であり、上記センスアンプ列ｓａとローカルワードドライバとがクロスするエリエに設けられる。この実施例では、メモリアレイａｒｙは、上記ワード線の延長方向に４つに分割される。つまり、１０２４対のビット線が４組に分割され、それぞれのメモリアレイａｒｙでは、２５６対のビット線が設けられる。それ故、１つのメモリアレイａｒｙは、２５６×２５６＝６４Ｋビットの記憶容量を持つ。
【００３９】
図５と図６は、上記メモリアレイａｒｙの一実施例の回路図が示されている。図５は、図４のように４分割されたメモリアレイａｒｙ［０］〜［３］のうち、偶数［０］と［１］を示し、図６は奇数［１］と［３］を示している。図５と図６の相違は、ローカルワードドライバｌｗｄの配置に関係している。つまり、ローカルワードドライバｌｗｄは、端部のローカルワードドライバｌｗｄ［０］と［４］を除いて、それを挟むように上下に配置されたローカルワード線ｌｗを選択する。
【００４０】
それ故、０〜２５５からなるローカルワード線ｗｌのうち、図５においてメモリアレイａｒｙ下側に設けられたローカルワードドライバは、ローカルワード線ｗｌの０、３、４等を選択するものであり、図６ではメモリアレイａｒｙの上側に配置される。上記０〜２５５からなるローカルワード線ｗｌのうち、図５においてメモリアレイａｒｙ上側に設けられたローカルワードドライバは、ローカルワード線ｗｌの１、２、５、６等を選択するものであり、図６ではメモリアレイａｒｙの下側に配置される。
【００４１】
図５及び図６において、選択ＭＯＳＦＥＴと記憶キャパシタからなるメモリセルは各１２８個ずつビット線ｂｌ及びｂｌｂに接続され、１つのビット線対（ｂｌ／ｂｌｂ）には２５６個のメモリセルが接続される。ビット線ｂｌとｂｌｂは、各メモリアレイａｒｙに２５６対が配置される。この実施例では、各ビット線ｂｌの左右には加工精度を保つためにダミーメモリセル（ダミーワード線）が接続され、メモリアレイａｒｙの上下には同様な理由でダミービット線ｂｌが設けられる。電圧ｖｂｍはビット線ｂｌのプリチヤージ電位であり、空き拡散層処理に使われる。
【００４２】
図７と図８には、センスアンプ部の一実施例の回路図が示されている。図７は、図４のようなメモリアレイａｒｙを挟むように配置されたセンスアンプのうち左側ｓａｌ［１］を示し、図８は右側ｓａｒ［１］を示している。図７と図８の相違は、グローバルビット線ｇｂとビット線ｂｌとの接続を行なうカラムスイッチ回路である。つまり、一対のグローバルビット線ｇｂ［ｉ］，／ｇｂ［ｉ］に対して８対が割り当てられるビット線ｂｌ［０］，／ｂｌ［０］ないしｂｌ［７］，／ｂｌ［７］のうち、図７のセンスアンプ部に設けられたカラムスイッチによりビット線ｂｌ［０］，／ｂｌ［０］ないしｂｌ［６］，／ｂｌ［６］のような偶数番目のビット線対が接続され、図８のセンスアンプ部に設けられたカラムスイッチによりビット線ｂｌ［１］，／ｂｌ［１］ないしｂｌ［７］，／ｂｌ［７］のような奇数番目のビット線対が接続される。
【００４３】
したがって、図７と図８とは基本的には同じ回路であり、それ故、例示的に示された回路素子に付された回路記号は同一のものを用いている。図７を例にして説明すると、センスアンプのそれぞれは、ゲート・ドレインが交差接続された一対のｐチャンネル型ＭＯＳＦＥＴＱ４，Ｑ５と、同様にゲート・ドレインが交差接続された一対のｎチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７とをもつ。一対のｐチャンネル型ＭＯＳＦＥＴのドレイン及び一対のｎチャンネル型ＭＯＳＦＥＴのドレインは対応する対のビット線ｂｌ［６］，／ｂｌ［６］に結合される。一対のｐチャンネル型ＭＯＳＦＥＴＱ４，Ｑ５のソースは、共通ソース線ｃｓｐに接続され、センスアンプ用タイミング信号によって動作制御される図示しないスイッチＭＯＳＦＥＴを介して動作電位が与えられる。同様に一対のｎチャンネル型ＭＯＳＦＥＴのソースは、共通ソース線ｃｓｎに共通接続され、センスアンプ用タイミング信号によって動作制御される図示しないスイッチＭＯＳＦＥＴを介して回路の接地電位のような動作電位が与えられる。
【００４４】
本回路では、スタンバイ時のビット線対ｂｌ，／ｂｌはプリチャージ信号ｐｃｈが活性化する事でオン状態にされるＭＯＳＦＥＴＱ１〜Ｑ３によって、プリチャージ電圧ｖｂｍ、すなわち電源電圧ｖｄｄと回路の接地電位ｖｓｓの中間値になる。センスアンプは８個が最小の組であり、メモリアレイａｒｙの左右各４個ずつ配置され、上記グローバルビット線ｇｂ［ｉ］，／ｇｂ［ｉ］が割り当てられる。かかるグローバルビット線ｇｂ［ｉ］，／ｇｂ［ｉ］と上記８対のビット線ｂｌ［０］，／ｇｂ［０］〜ｂｌ［７］，／ｇｂ［７］とを選択的に接続するスイッチＭＯＳＦＥＴＱ８とＱ９は、上記センスアンプを構成するｎチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７のしきい値電圧に比べて低ｖｔのＭＯＳＦＥＴにより構成される。
【００４５】
図９には、この発明に係るｄｒａｍにおけるメモリセルからデータの入出力回路ａｍｐに至る信号伝達経路を説明するための回路図が示されている。メモリアレイ部は、２対のビット線ｂｌ［０］，／ｂｌ［０］とｂｌ［１］，／ｂｌ［１］が例示的に示され、一方のビット線ｂｌ［０］とｂｌ［１］とローカルワード線ｗｌとの交点にメモリセルが設けられる。センスアンプは、上記ビット線ｂｌ［１］，／ｂｌ［１］に対応して示されたＭＯＳＦＥＴＱ４〜Ｑ７からなるようなＣＭＯＳラッチ回路で構成され、かかるビット線ｂｌ［１］，／ｂｌ［１］にはプリチャージ回路を構成するＭＯＳＦＥＴＱ１〜Ｑ３が設けられる。
【００４６】
またセンスアンプを構成するｐチャンネル型ＭＯＳＦＥＴＱ４，Ｑ５とｎチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７との共通ソース線ｃｓｐとｃｓｎは、プリチャージ信号ｐｃｂが活性化されることによりオン状態にされるＭＯＳＦＥＴＱ１４とＱ１５により、ビット線ｂｌ［１］，／ｂｌ［１］等と同様にプリチャージ電圧電圧ｖｂｍが与えられる。
【００４７】
センスアンプ活性初期は、上記共通ソース線ｃｓｐは、ＭＯＳＦＥＴＱ１０のオン状態により電源電圧ｖｄｄ以上の昇圧電圧ｖｄｈまで駆動され、ビット線ｂｌ［１］又は／ｂｌ［１］が電源電圧ｖｄｄ近傍まで駆動された後、上記ＭＯＳＦＥＴＱ１０がオフ状態にされ、ＭＯＳＦＥＴＱ１１がオン状態にされて電源電圧ｖｄｄに設定される。また共通ソース線ｃｓｎは、ＭＯＳＦＥＴＱ１２のオン状態によりこれとは逆に回路の接地電位ｖｓｓ以下の負電圧ｖｄｌまで駆動され、ビット線／ｂｌ［１］又はｂｌ［１］が回路の接地電位ｖｓｓ近傍まで駆動された後、上記ＭＯＳＦＥＴＱ１２がオフ状態にされ、ＭＯＳＦＥＴＱ１３がオン状態にされて回路の接地電位ｖｓｓに設定される。このようなセンスアンプの動作制御は、信号ｓａ［０］〜［３］で行なわれ、かかる信号は後で述べる制御回路ｓｃで形成される。
【００４８】
カラム選択を行なうＭＯＳＦＥＴＱ８とＱ９は、本発明の１つの主眼点であるビット線ｂｌとグローバルビット線（共通ビット線又は入出力線）ｇｂｌの接続用のｎチャンネル型ＭＯＳＦＥＴであり、ディプレッションモードのような低ｖｔ（しきい値電圧）で構成され、そのゲートに印加される制御信号は電源電圧ｖｄｄのようなハイレベルと、リーク電流を抑えるために負電圧ｖｄｌのようなロウレベルとされる。
【００４９】
グローバルビット線ｇｂ［ｉ］と／ｇｂ［ｉ］には、書き込みアンプが設けられる。書き込みアンプは、書き込み信号ｄを受けるインバータ回路Ｎ１によりその反転信号を生成し、インバータ回路Ｎ２により反転して上記書き込み信号ｄと同相の信号を生成し、書き込み制御信号ｗａｃによって動作させられるクロックドインバータ回路ＣＮ１とＣＮ２により、上記グローバルビット線ｇｂ［ｉ］と／ｇｂ［ｉ］に書き込み信号が与えられる。
【００５０】
上記グローバルビット線ｇｂ［ｉ］と／ｇｂ［ｉ］は、また読み出し制御信号／ｒａｃを受ける前記カラム選択を行なうスイッチＭＯＳＦＥＴと同じく低しき値電圧にされたＭＯＳＦＥＴＱ１６とＱ１７を介して、ｐチャンネル型ＭＯＳＦＥＴＱ１８，Ｑ１９とｎチャンネル型ＭＯＳＦＥＴＱ２０，Ｑ２１からなるＣＭＯＳラッチ回路と、上記ｎチャンネル型ＭＯＳＦＥＴＱ２０とＱ２１の共通ソースに接地電位を供給するスイッチＭＯＳＦＥＴＱ２２からなるメインアンプの入力端子と接続される。上記スイッチＭＯＳＦＥＴＱ２２のゲートには、制御信号ｒａｃが供給される。そして、かかるメインアンプの出力信号は、上記制御信号ｒａｃをイネーブル信号とするラッチ回路ｆｆにより保持され、出力信号ｑが形成される。
【００５１】
図１０には、この発明に係るｄｒａｍの書き込み動作を説明するための説明図が示されている。ダイナミック型メモリセルは、記憶キャパシタに電荷があるか無いかの状態により２値の情報記憶を行なう。ワード線を選択してアドレス選択用のＭＯＳＦＥＴをオン状態にすると、上記キャパシタには、ビット線のプリチャージ電荷との結合に対応した電荷となる。したがって、ワード線の選択を行なうとそれと交差するビット線に設けられたセンスアンプを活性化し、メモリセルが接続されたビット線の電位をもとの記憶電荷に対応したハイレベル又はロウレベルに増幅して再書き込み（リフレッシュ）を行なう必要がある。
【００５２】
読み出し動作では、カラム選択動作により上記リフレッシュされたビット線のハイレベルとロウレベルをカラムスイッチを通して前記メインアンプに伝えて読み出すことになる。これに対して、書き込み動作では、上記メモリセルの記憶状態とは逆情報の書き込みで、上記センスアンプが増幅動作を完了し、ＣＭＯＳラッチ回路が安定した状態を、グローバルビット線ｇｂと／ｇｂからの書き込み信号に従って反転させる必要がある。例えば／ｂｌがハイレベルでｂｌがロウレベルのときに、グローバルビット線／ｇｂをロウレベルに、ｇｂをハイレベルにするメモリセルへの反転書き込み動作は、次のような（１）ないし（４）の各動作に分解することができる。
【００５３】
（１）ビット線／ｂｌの引き下げ
書き込み初期では、グローバルビット線／ｇｂｌへ流し出す電流で、ビット線ｂｌ電位を引き下げる。この時、センスアンプのｐチャンネル型ＭＯＳＦＥＴＱ５はオン状態に有り、カラム選択スイッチＭＯＳＦＥＴＱ８はこれに勝る駆動力でいわば「力任せに」駆動する。この動作はカラム選択スイッチＭＯＳＦＥＴＱ８とセンスアンプのｐチャンネル型ＭＯＳＦＥＴＱ５との間のコンダクタンス比率（カラム選択スイッチＭＯＳＦＥＴＱ８がＭＯＳＦＥＴＱ５に比べて２倍程度大きいコンダクタンス）で決まりが、これが書き込みマージンとなる。
【００５４】
書き込み動作のマージンの観点からは、上記比率は大きい程よいことが判るが、反面読み出しマージンを確保するため、言い換えるならば、グローバルビット線ｇｂとの接続によって、グローバルビット線ｇｂのプリチャージ電圧によって、上記センスアンプのラッチ状態（メモリセルの再書き込み状態）が反転させられてしまうのを防ぐために、カラム選択スイッチＭＯＳＦＥＴＱ８とセンスアンプのｎチャンネル型ＭＯＳＦＥＴＱ７と間には、一定の比率（センスアンプのｎチャンネル型ＭＯＳＦＥＴＱ７が上記ＭＯＳＦＥＴＱ８に比べて１．５〜２．０倍大きいコンダクタンス）が必要で在る。このとき、ハイレベルのグローバルビット線ｇｂから流し込んだ電流は、ＣＭＯＳラッチ回路のオン状態のｎチャンネル型ＭＯＳＦＥＴＱ６を通してそのまま共通ソース線ｃｓｎ（＝ｖｓｓ）へ流れ、ビット線ｂｌ電位の上昇には寄与しない。
【００５５】
（２）ビット線ｂｌの引き上げ１
上記ビット線／ｂｌ電位が十分にを引き下げられると、センスアンプのｎチャンネル型ＭＯＳＦＥＴＱ６がオン状態からオフ状態に切り換えられ、グローバルビット線ｇｂから流し込んだ電流で、ビット線ｂｌ電位が上げられる。この動作はビット線ｂｌが、カラム選択信号ｃｓの選択レベルからＭＯＳＦＥＴＱ９のしきい値電圧ｖｔ下がつたところでまで上昇させられる。
【００５６】
（３）ビット線ｂｌの引き上げ２
これに続き、最後はセンスアンプのｐチャンネル型ＭＯＳＦＥＴＱ４のみでビット線ｂｌを引き上げる。つまり、ビット線／ｂｌのロウレベルにより、ｐチャンネル型ＭＯＳＦＥＴＱ４がオン状態となって、ビット線ｂｌを共通ソース線ｃｓｐに与えられた動作電圧ｖｄｄに対応したハイレベルに引き上げる。
【００５７】
（４）メモリセルの蓄積ノードｓｎの引き上げ
メモリセルの蓄積ノードｓｎは、アドレス選択ＭＯＳＦＥＴがオン状態であるので、ビット線ｂｌの前記のような電位変化に対応して変化し、最終的には上記ビット線ｂｌの電源電圧ｖｄｄのようなハイレベルに対応した情報電荷が書き込まれる。
【００５８】
素子の微細化等によりＭＯＳＦＥＴのしきい値電圧ｖｔは、約０．４Ｖ程度のときに、電源電圧ｖｄｄを１Ｖ程度に低くすると、上記（２）の動作において、ビット線ｂｌの引き上げにおいて、ＭＯＳＦＥＴＭＯＳＦＥＴＱ７のしきい値電圧（０．４Ｖ）に到達しないおそれがある。つまり、ＭＯＳＦＥＴＱ９のしきい値電圧は、上記約０．４Ｖ程度であっても、ビット線ｂｌの電位上昇によりソース電位が高くなり、基板効果によって実効的なしきい値電圧が上記０．４Ｖよりも大きくなる。ＭＯＳＦＥＴＱ７とＱ５からなるＣＭＯＳインバータ回路のロジックスレッショルドは、上記のようにＭＯＳＦＥＴＱ７のコンダクタンスがＭＯＳＦＥＴＱ５のコンダクタンスよりも約４倍程度大きくなるので、電源電圧ｖｄｄの１／２（＝０．５Ｖ）よりも低くなるが、上記ＭＯＳＦＥＴＱ７のしきい値電圧ｖｔ（０．４Ｖ）よりも大きくなる。
【００５９】
上記グローバルビット線ｇｂのハイレベル（ｖｄｄ）によって、上記ＭＯＳＦＥＴＱ７とＱ５からなるＣＭＯＳインバータ回路を反転させるには、上記ロジックスレッショルドよりも高くなる必要があるが、上記ＭＯＳＦＥＴＱ９によるレベル損失分を考慮すると反転書き込みが不能となる可能性が高い。素子特性のバラツキや電源電圧ｖｄｄの変動分も考慮すると、上記の書き込み動作を保証することができない。
【００６０】
仮に、書き込み動作が可能であったとても、上記（３）の動作において、Ｐチャンネル型ＭＯＳＦＥＴＱ５によるビット線ｂｌの引き上げに時間がかかり、センスアンプｓａによるメモリセルからの読み出し時間に比べて書き込み時間が長くなって、かかる書き込み時間によりメモリサイクルが律束されて、動作速度が遅くなってしまうという問題が生じる。
【００６１】
書き込み速度を上げるには、単純に全体の駆動力を上げることが有効で在る。つまり、素子サイズの大きなものを用いる。しかし副作用として素子の占有面積が大きくなって、ダイナミック型メモリセルを用いることの意味を無くしてしまう。そこで、この実施例では、カラム選択を行なうＭＯＳＦＥＴＱ８，Ｑ９のしきい値電圧ｖｔを実効的に下げて、上記（３）の時間を短縮する対策を行なうようにするものである。
【００６２】
この実施例では、カラム選択用のスイッチＭＯＳＦＥＴＱ８，Ｑ９のしきい値電圧ｖｔをセンスアンプ等を構成する他の回路のＭＯＳＦＥＴよりも小さなしきい値電圧に設定する。つまり、電源電圧ｖｄｄによっても異なるが、前記の例では０．２ＶあるいはディプレッションモードのＭＯＳＦＥＴを用いるようにする。つまり、カラム選択のスイッチＭＯＳＦＥＴのみを、プロセス的に低ｖｔ化する。
【００６３】
書き込み動作と読み出し動作とのバランスを要求されるカラム選択時の特性は、電源電圧や温度の変動に対し比較的安定（同じ方向に変動し差が出ない）なプロセス調整であり、読み出しマージンの劣化が少ない。しかしながら、非選択状態のゲート電圧を回路の接地電位のようなロウレベルにすると、グローバルビット線ｇｂから非選択のビット線ｂｌとの間でリーク電流が発生する。仮に、非選択のビット線ｂｌが１０００対存在し、選択されたビット線ｂｌに１ｍＡ／μｍの電流を流したとすると、リーク電流が１μＡ／μｍであっても非選択の１０００対のビット線にも約１ｍＡ／μｍもの電流が流れて、雑音／信号が同程度となって読み出しを不能にしてしまし、書き込みでは書き込みアンプの電流供給能力が２倍必要になってしまう。
【００６４】
そこで、この実施例では図１１の波形図に示すように、カラム選択信号ｃｓの非選択レベルを降圧した負電圧ｖｄｌにするものである。つまり、選択レベルは、電源電圧ｖｄｄとし、非選択レベルを負電圧ｖｄｌとすることにより、上記選択状態での書き込みレベルの損失を小さくし、非選択状態でのリーク電流を低減させるものである。この場合、活性時の電圧は電源電圧ｖｄｄであり読み出しマージンを劣化させることは無い。また非活性時の降圧電位は、設計的に見てスイッチＭＯＳＦＥＴＱ８，Ｑ９等のリ―ク電流抑制が目的で下限は無い、これはワード線の昇圧された選択レベル同様の制限であり微妙な電圧制御は必要ない。
【００６５】
上記のカラム選択を行なうスイッチＭＯＳＦＥＴのしきい値電圧ｖｔを実効的に下げるには、図２２に示すように選択信号ｃｓを電源電圧ｖｄｄ以上に昇圧してもよい。つまり、メモリセルのからのフルリード／ライトを行なうためにワード線（ローカルワード線）をアドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧以上に高くする手法と同様である。このようなワード線の選択においては、設計的に要求されるワード線の昇圧電圧ｖｄｈは、下限（ｖｄｄ＋ｖｔ）のみで上限はない。
【００６６】
したがって、上記カラム選択動作のために、選択信号ｃｓの電源としてワード線の昇圧電圧ｖｄｈを利用することが便利であるが、この制御信号ｃｓの電圧レベルは、直接的に読み出しマージンに影響を及ぼす。つまり、制御信号ｃｓの電位が上昇すると、ＭＯＳＦＥＴＱ８，Ｑ９等の駆動力が上がり、読み出しマージンが劣化する。逆に、制御信号ｃｓの電位が上昇すると、ＭＯＳＦＥＴＱ８，Ｑ９等のしきい値電圧ｖｔによるレベル損失が生じて書込時間が長くなる。したがって、制御可能な範囲が極めて狭く、微妙な制御が要求されて書き込みと読み出しの動作マージンが悪化するという問題を有する。したがって、上記昇圧電圧ｖｃを用いる場合には、専用の安定化された昇圧電圧発生回路を形成する必要があるので回路規模が大きくなってしまう。
【００６７】
図１２には、この発明に係るｄｒａｍの読み出し動作の一例を示す波形図が示されている。入力されたアドレス信号ａｄｄを解読し、ローカルワード（以下、単にワード線という）線ｗｌが選択される。特に制限されないが、この実施例では、ワード線ｗｌの非選択レベルは、負電圧ｖｄｌにされる。この結果、メモリセルのアドレス選択ＭＯＳＦＥＴは、基板に与えられる負電圧（バックバイアス）と、上記のようなワード線の負電圧とによって、リーク電流が抑えられて情報保持時間を長くすることができる。
【００６８】
別の観点では、上記リーク電流を低減させるために、メモリセルのＭＯＳＦＥＴのゲート絶縁膜を厚く形成することなく、メモリセルのＭＯＳＦＥＴを他の周辺回路のＭＯＳＦＥＴと同じ構造とすることができる。これにより、プロセスの簡素化を図ることができる。特に、前記のようなシステムＬＳＩでは、プロセッサ等の標準的なＣＭＯＳプロセスに合わせてｄｒａｍが形成できるという利点が生じる。
【００６９】
ワード線の選択動作により、ビット線ｂｌと／ｂｌにはメモリセルの記憶電荷に対応した微小な電位差が発生し、センスアンプの駆動電圧ｃｓｎとｃｓｐによるオーバードライブによってビット線ｂｌと／ｂｌの電位差が拡大させられる。ビット線ｂｌと／ｂｌが電源電圧ｖｄｄと接地電位ｖｓｓまで拡大すると、上記駆動電圧ｃｓｎとｃｓｐは上記電圧ｖｄｄとｖｓｓに切り換えられる。
【００７０】
カラム選択動作によって、制御信号ｃｓが前記負電圧ｖｄｌのような非選択レベルから電源電圧ｖｄｄのような選択レベルに切り換えられると、スイッチＭＯＳＦＥＴがオン状態となって、選択されたビット線ｂｌ，／ｂｌとグローバルビット線ｇｂ，／ｇｂとを接続する。グローバルビット線ｇｂ，／ｇｂは、電源電圧ｖｄｄにプリチャージされているので、上記カラムの選択動作によって、ロウレベルにされたビット線／ｂｌがいったんもちあがるが、センスアンプによって回路の接地電位ｖｓｓのようなロウレベルに戻される。グローバルビット線ｇｂと／ｇｂの信号は、メインアンプにより増幅され、ラッチ回路を通して出力信号ｑが出力される。
【００７１】
図１３には、この発明に係るｄｒａｍの書き込み動作の一例を示す波形図が示されている。入力されたアドレス信号ａｄｄを解読してワードｗｌが選択され、ビット線ｂｌと／ｂｌにはメモリセルの記憶電荷に対応した微小な電位差が発生し、センスアンプの駆動電圧ｃｓｎとｃｓｐにより増幅される。ここまでは、上記のような読み出し動作と同一である。前記のようにｄｒａｍでは、ワード線の選択動作によってキャパシタの情報電荷が実質的に失われてしまうので、上記のようなセンスアンプの増幅動作によるビット線ｂｌと／ｂｌの電位をメモリセルのキャパシタに再書き込みされる。
【００７２】
カラム選択動作によって、制御信号ｃｓが前記負電圧ｖｄｌのような非選択レベルから電源電圧ｖｄｄのような選択レベルに切り換えられると、スイッチＭＯＳＦＥＴがオン状態となって選択されたビット線ｂｌ，／ｂｌとグローバルビット線ｇｂ，／ｇｂとを接続する。グローバルビット線ｇｂ，／ｇｂに、書き込みアンプから書き込み信号が伝えられると、それに従ってセンスアンプのラッチ状態が前記のように反転し、ビット線ｂｌと／ｂｌの電位が逆転して、メモリセルに書き込まれる。
【００７３】
図１４には、この発明に係る半導体集積回路装置の一実施例の概略素子構造断面図が示されている。同図では、層間絶縁膜等を省略し、ＭＯＳＦＥＴを構成するソース，ドレイン拡散層は、白塗りがｐ型を、黒塗りがｎ型を示している。同図においては、システムＬＳＩ等を構成する半導体集積回路装置のうちｄｒａｍのメモリセルエリアとセンスアンプ及びローカルワードドライバ部が示されている。
【００７４】
回路の接地電位ｖｓｓが与えられたｐ型の半導体基板ｐｓｕｂの表面に、深い深さのｎ型ウェル領域がｄｒａｍのメモリセルエリアとセンスアンプ及びローカルワードドライバ部の全体に形成される。つまり、この領域はｎ型分離領域ｎｉｓｏを構成するものである。上記ｎ型分離領域ｎｉｓｏには、ｐ型ウェル領域ｐｗｅｌが形成され、ここに上記メモリセルのアドレス選択ＭＯＳＦＥＴや、センスアンプ等のｎチャンネル型ＭＯＳＦＥＴが形成される。ｐチャンネル型ＭＯＳＦＥＴは、ｎ型ウェル領域ｎｗｅｌに形成される。
【００７５】
特に制限されないが、ｎ型ウェル領域ｎｗｅｌと上記分離領域ｎｉｓｏは、互いに接合することにより電気的に接続されており、上記ｎ型ウェル領域に形成されたオーミックコンタクト用のｎ型半導体領域を介して昇圧電圧ｖｄｈがバイアス電圧として上記ｎ型ウェル領域ｎｗｅｌ及び分離領域ｎｉｓｏに与えられる。上記ｐ型ウェル領域ｐｗｅｌには、オーミックコンタクト用のｐ型半導体領域を介して負電圧ｖｄｌがバイアス電圧として与えられる。上記バイアス電圧ｖｂｌは、メモリアレイを含む広い面積のｐ型ウェル領域ｐｗｅｌに給電されており、更に昇圧電圧ｖｂｈは上記ｐ型ウェル領域ｐｗｅｌを包括するような分離領域ｎｉｓｏに与えられる。したがって、この間の寄生容量は、電源ｖｄｈとｖｄｌ間の安定化容量として有効であり、前記図１に示したような電圧変換回路ＩＭＶＣでこれらの電圧ｖｄｈとｖｄｌを形成した場合に有効に働く。
【００７６】
図１５には、この発明に係る半導体集積回路装置の一実施例の概略素子構造断面図が示されている。同図では、前記同様に層間絶縁膜等を省略し、ＭＯＳＦＥＴを構成するソース，ドレイン拡散層は、白塗りがｐ型を、黒塗りがｎ型を示している。同図においては、システムＬＳＩ等を構成する半導体集積回路装置のうちアドレス選択回路あるいは他の論理回路等の部分が示されている。
【００７７】
上記ｎ型分離領域ｎｉｓｏには、ｐ型ウェル領域ｐｗｅｌが形成され、ここに上記ｎチャンネル型ＭＯＳＦＥＴが形成される。ｐチャンネル型ＭＯＳＦＥＴは、ｎ型ウェル領域ｎｗｅｌに形成される。上記ｎ型ウェル領域ｎｗｅｌと上記分離領域ｎｉｓｏは、互いに接合することにより電気的に接続されており、上記ｎ型ウェル領域に形成されたオーミックコンタクト用のｎ型半導体領域を介して電源電圧ｖｄｄがバイアス電圧として上記ｎ型ウェル領域ｎｗｅｌ及び分離領域ｎｉｓｏに与えられる。上記ｐ型ウェル領域ｐｗｅｌには、オーミックコンタクト用のｐ型半導体領域を介して回路の接地電位ｖｓｓがバイアス電圧として与えられる。
【００７８】
図１６には、前記図２及び図４等で示したローカルワードドライバｌｗｄの一実施例の回路図が示されている。駆動回路ｄｒｉｖｅから出力された主ワード線ｇｗｂとサブワード選択線ｆｘで特定の１本のローカルワード線ｌｗを駆動する。ドライバの形式はノア（ｎｏｒ）型であり、図１６（Ａ）、（Ｂ）のように奇数または偶数のローカルワードのみを駆動する１２８個が１列に配置される。偶数及び奇数のドライバは交互に配置され、お互いにメモリアレイａｒｙ上で補間関係となる。これらのノアゲート回路は、回路図に示されているように昇圧電圧ｖｄｈと負電圧ｖｄｌで動作するゲート回路であり、ローカルワード線ｌｗ及び主ワード線ｇｗｂの何れも回路の接地電位ｖｓｓ以下の負電圧ｖｄｌと電源電圧ｖｄｄ以上の昇圧電圧ｖｄｈの間で振幅する駆動信号が与えられる。
【００７９】
図１７には、上記ローカルワードドライバｌｗｄとセンスアンプｓａの駆動回路の一実施例の回路図が示されている。同図には、前記４の各クロスエリアｓｃｌ［１］〜［４］とｓｃｒ［１］〜［４］が４種類に分けられてそれぞれ示されている。センスアンプの共通ソース線ｃｓｐとｃｓｎに駆動電圧を与える駆動ＭＯＳＦＥＴはこの部分に分散配置される。これらの回路は、基本的には同じ回路であるので、クロスエリアｓｃｌ［１］と［３］を例にして以下説明する。
【００８０】
まず信号ｓａ［０］とｓａ［１］をゲートに受けるｐチャンネル型ＭＯＳＦＥＴＱ１０とｎチャンネル型ＭＯＳＦＥＴＱ１２により共通ソース線ｃｓｐ及びｃｓｎには昇圧電圧ｖｄｈ、降圧電圧ｖｄｌが供給されてセンスアンプｓａの増幅動作を加速する。ビット線ｂｌとｂｌｂの電位が電源電圧ｖｄｄ、ｖｓｓ近傍まで駆動された後、信号ｓａ［０］とｓａ［１］から信号ｓａ［２］とｓａ［３］に切り替えられ、上記ＭＯＳＦＥＴＱ１０とＱ１２がオフ状態になり、ＭＯＳＦＥＴＱ１１とＱ１３がオン状態となって、共通ソース線ｃｓｐは電源電圧ｖｄｄとなり、共通ソース線ｃｓｎは回路の接地電位ｖｓｓとなってセンスアンプが保持状態となる。上記回路に入力される信号ｓａ［０］〜ｓａ［３］の信号振幅は、ｖｄｈ−ｖｄｌである。
【００８１】
ローカルワードドライバｌｗｄを駆動するサブワード選択信号ｆｘは、ｖｄｈ−ｖｄｌ振幅で送られるが、カラムスイッチの制御信号ｃｓは、インバータ回路ｉｖのように区別されており、電源電圧ｖｄｄと降圧電圧ｖｄｌで動作するものが用いられ、ハイレベルが昇圧電圧ｖｄｈではなく電源電圧ｖｄｄとされ、ロウレベルは前記のように負電圧ｖｄｌにされる。
【００８２】
図１８には、この発明に係るｄｒａｍに用いられるレベル変換回路ｉｓの一実施例の回路図が示されている。ｄａｒｍに対する入力信号は、全て電源電圧ｖｄｄと回路の接地電位ｖｓｓからなる振幅で入力され、このブロックでｖｄｈ−ｖｄｌ振幅に変更される。それぞれの変換回路ｉｓは、２段構成となっており、１段目のＭＯＳＦＥＴＱ３０〜Ｑ３９からなる回路で上側の電位をｖｄｄからｖｄｈに変換し、その後２段目のＭＯＳＦＥＴＱ４０〜Ｑ４９からなる回路で下側の電位を回路の接地電位ｖｓｓから負電圧ｖｄｌに変換する。
【００８３】
図１９には、前記図３のモニタ回路ｍｏｎの一実施例の回路図が示されている。ＭＯＳＦＥＴＱ５０とＭＯＳＦＥＴＱ５１により、センスアンプの共通ソース線ｃｓｐの電圧を分圧し、その電圧がｖｄｄに達したことをインバータ回路のロジックスレッショルド電圧で判定し、信号ｂｉｔｓｅｎを形成する。この回路ｍｏｎと、図２０に示した回路ｓｑは、次の動作波形図を参照して説明する。
【００８４】
図２１には、この発明に係るｄｒａｍの全体の動作を説明するための波形図が示されている。この発明に係るｄｒａｍの動作シーケンスはメモリマットｍａｔの上下に配置された上記図１９と図２０に示した回路（ｓｑとｍｏｎ）間の信号のやり取りで行われる
【００８５】
信号ｃｌｏｓｅはｄｒａｍをプリチヤージ状態に遷移させる信号である。既にプリチャージ状態にあるメモリマットｍａｔに、この信号が入った場合は、何も行われない。信号ｏｐｅｎはマットを活性状態にする起動信号である。プリチャージ状態にあるメモリマットｍａｔにこの信号が入った場合、まず信号ｓｔａｔｕｓが論理１（ハイレベル）となる。これに続きプリチャージ信号ｐｃｂがハイレベル（非活性）になり、ビット線ｂｌのプリチャージ動作（イコライズ）を止める。
【００８６】
回路ｍｏｎはプリチャージ信号ｐｃｂがハイレベルとなったことを信号遠端（上側）で検出し、信号ｗｃを論理１のハイレベルとして、ワード線を活性化動作に入れる。つまり、信号ｗｃが活性化されるとモニター用ワード線ｍｇｗｂが論理０のロウレベル（活性化）にされ、この信号が上辺の回路ｍｏｎへ送られる。回路ｍｏｎにおいてｍｇｗｂの活性化が検出されるとｗｓｅｎ信号として下辺の回路ｓｑに返す。
【００８７】
回路ｓｑはこれを受けることで、ビット線ｂｌに信号が出たと認識し、センスアンプ活性信号を起動する。このとき起動されるセンスアンプはｓａ［０］とｓａ［１］であり、すなわちｖｄｈ、ｖｄｌの昇圧／降圧の駆動電圧を出力する。その後、回路ｍｏｎにてビット線ｂｌ動作を擬似的に確認する回路の動作を受け、ほぼビット線ｂｌが電源電圧ｖｄｄ又は回路の接地電位ｖｓｓ近くまで駆動されたことを予知し、ｂｉｔｓｅｎ信号を発行しセンスアンプ駆動信号を電源電圧と回路の接地電位ｖｄｄ−ｖｓｓ振幅に切り替える。これらの信号は先に述べたのメモリマットｍａｔを往復することで、ロウ（ｒｏｗ）系動作の終了信号ｒｅとなる。
【００８８】
活性状態にあるメモリマットｍａｔにｃｌｏｓｅ信号が入った場合は、まず信号ｓｔａｔｕｓが０となる。これに続き信号ｃｅを０（非活性）とし、カラム（column）動作をを止める。さらにモニターワード線の動作で、本体ワード線の非活性化を確認した後、信号ｗｃｓｅｎを下げ、続いてセンスアンプｓａを非活性化する。さらにセンスアンプの非活性化を確認後、ビット線ｂｌのプリチヤージを開始する。
【００８９】
カラム（column）は、読み出し／書込を行うため、信号ｃｓによるビット線ｂｌと共通ビット線ｇｂ間の接続要求信号である。この信号はｒｅ（ロウ系活性終了信号）と信号ｓｔａｔｕｓが活性の時のみ有効である。この信号が有効になった場合、ｃｅ信号が出され、アドレスａｙにより選ばれたカラム選択信号ｃｓが活性化する
【００９０】
読み出し動作は、電源電圧ｖｄｄにプリチャージされた共通ビット線ｇｂを、センスアンプで引き落とし信号量を取り出す。書込動作はカラム選択信号ｃｓの活性化と同時に共通ビット線ｇｂｌを電源電圧ｖｄｄ又は回路の接地電位ｖｓｓに駆動する。
【００９１】
この実施例では、上記のように回路ｍｏｎとｓｑの間で信号のやり取りによって、各回路の動作をモニタしつつ、プリチャージの終了、ワード線の選択、センスアンプのオーバードライブ期間等のタイミング発生するものであるので、素子のプロセスバラツキを考慮したワーストケースを考慮したタイミングマージンの設定が不要になる。それ故、回路動作の安定化と高速化を図ることができる。
【００９２】
図２３には、この発明に係るダイナミック型ｒａｍのメモリセルアレイの他の一実施例の説明図が示されている。この実施例では、センスアンプｓａを中心にして左右にビット線ｂｌと／ｂｌとがほぼ直線上に延長されるという、いわゆる１交点方式とされる。この構成では、ワード線とビット線の交点にメモリセルが設けられるので、メモリセルを集積度を前記のような折り返しビット線方式に比べて約１．５倍程度高くすることができる。
【００９３】
図２３（ａ）には、センスアンプｓａを挟むように形成された２つのメモリマットｍａｔ０とｍａｔ１のレイアウトが示され、図２３（ｂ）には、図２３（ａ）のＡ−Ａ’部分の素子断面構造が示されている。同図においては、上記メモリマットｍａｔ０とｍａｔ１間に設けられるセンスアンプｓａ領域のレイアウト及び断面は省略されている。
【００９４】
ＡＣＴはＭＯＳＦＥＴの活性領域であり、ＳＮＣＴはメモリセルの蓄積ノードＳＮと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴの上記蓄積ノードＳＮに対応したソース，ドレイン拡散層とを接続するコンタクト（接続部）であり、ＢＬＣＴはビット線ｂｌと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴのビット線ｂｌに対応したメモリセルの入出力端子に対応したソース，ドレイン拡散層とを接続するコンタクト（接続部）である。ＣＰは記憶キャパシタの容量絶縁膜を示す。ここで、第１層目金属層Ｍ１とビット線ＢＬは同じ配線層であり、１層目ポリシリコン層ＦＧとローカルワード線ｗｌも同じ配線層で構成される。
【００９５】
図２３（ｂ）に示すようにＳＡの両側に設けられるメモリマットｍａｔ０とｍａｔ１のプレート電極ＰＬをセンスアンプｓａ上で切らずに、プレート電極ＰＬを構成する電極それ自体で接続することにより、メモリマットｍａｔ０のプレート電極ＰＬとメモリマットｍａｔ１のプレート電極ＰＬ間の抵抗を大幅に低減することが可能になる。
【００９６】
メモリセルはＣＯＢ（Capacitor over Bitline）構造を用いている。すなわち、蓄積ノードＳＮをビット線ｂｌの上部に設ける。このことによって、プレート電極ＰＬはメモリマットｍａｔ中でビット線ｂｌと上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されることなく、１枚の平面状に形成することができるため、プレート電極ＰＬの抵抗を低減することが可能である。
【００９７】
この実施例では、図２３（ｂ）に示すように、プレート電極ＰＬがＰＬ（Ｄ）とＰＬ（Ｕ）のような積層構造とされ、かかるプレート電極ＰＬのシート抵抗値を下げることができ有利である。一例として、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積ノード）ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、記憶キャパシタＣＳの容量を高めることができる。ＲｕはポリＳｉに比べるとシート抵抗値が低いため、プレート電極ＰＬの抵抗値を下げることが出来る。
【００９８】
さらに、この構造にプレート電極ＰＬ（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗値をさらに下げることができる。このようにして、プレート電極ＰＬ自体の抵抗値を下げると、プレート電極ＰＬにのったノイズが打ち消される速度が高速化され、プレート電極ＰＬノイズが低減される。また、プレート電極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合も上記と同様の効果が得られる。
【００９９】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  複数からなるダイナミック型メモリセルが接続された第１のビット線対に対応した一対の入出力ノードを有し、ソースに第１電圧が与えらる第１導電型とソースに第２電圧が与えられる第２導電型のＭＯＳＦＥＴで構成されたラッチ回路からなるセンスアンプと、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードと上記第１ビット線の複数に対して共通に設けられた第２ビット線対を選択的に接続する一対の第１導電型のスイッチＭＯＳＦＥＴとを備え、上記スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ回路を構成する第１導電型のＭＯＳＦＥＴのしきい値電圧よりも絶対値的に小さくし、かかるスイッチＭＯＳＦＥＴをオフ状態にする選択信号のレベルを、上記第２電圧を基準にして上記第１電圧よりも絶対値的に大きな電圧にすることにより、低電圧での動作マージンの確保と高速化を実現したｄｒａｍを得ることができるという効果が得られる。
【０１００】
（２）  上記に加えて、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第１電圧と第２電圧に増幅する上記ＣＭＯＳラッチ回路に対し、上記増幅動作開始時において、上記ビット線が第１電圧又は第２電圧に到達するまでの間に上記第１電圧又は第２電圧よりも絶対値的に大きな動作電圧を与えられるオーバードライブ期間を設けることによっていっそうの高速化を実現できるという効果が得られる。
【０１０１】
（３）  複数からなる第１のビット線対と複数のワード線との交点に複数からなるダイナミック型メモリセルを設け、上記第１のビット線対に対応した一対の入出力ノードを有し、第１導電型と第２導電型のＭＯＳＦＥＴで構成されたラッチ回路からなる増幅回路を設け、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードを共通に設けられた第２ビット線対を接続する一対の第１導電型のスイッチＭＯＳＦＥＴを設け、上記スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ回路を構成する第１導電型のＭＯＳＦＥＴのしきい値電圧よりも絶対値的に小さくし、かつ、かかるスイッチＭＯＳＦＥＴをオフ状態にする選択信号のレベルを、かかるスイッチＭＯＳＦＥＴのソース電位よりも絶対値的に低い電位にすることによって、低電圧での動作マージンの確保と高速化を実現したｄｒａｍを得ることができるという効果が得られる。
【０１０２】
（４）  上記に加えて、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第１電圧と第２電圧に増幅する上記ＣＭＯＳラッチ回路に対し、上記増幅動作開始時において、上記ビット線が第１電圧又は第２電圧に到達するまでの間に上記第１電圧又は第２電圧よりも絶対値的に大きな動作電圧を与えられるオーバードライブ期間を設けることによっていっそうの高速化を実現できるという効果が得られる。
【０１０３】
（５）  複数からなる第１のビット線対と複数のワード線とのダイナミック型メモリセルを設けてメモリアレイを構成し、上記第１のビット線対に対応した一対の入出力ノードを有し、第１導電型と第２導電型のＭＯＳＦＥＴで構成されたラッチ回路からなるセンスアンプを設け、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードを共通に設けられた第２ビット線対を接続する一対の第１導電型のスイッチＭＯＳＦＥＴを設け、上記スイッチＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとを同一の構造とし、かつ、かかるスイッチＭＯＳＦＥＴをオン状態にする選択信号のレベルを、上記第１電圧を基準にして上記第２電圧よりも絶対値的に大きな電圧にすることにより、低電圧での動作マージンの確保と高速化を実現したｄｒａｍを得ることができるという効果が得られる。
【０１０４】
（６）  上記に加えて、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第１電圧と第２電圧に増幅する上記ＣＭＯＳラッチ回路に対し、上記増幅動作開始時において、上記ビット線が第１電圧又は第２電圧に到達するまでの間に上記第１電圧又は第２電圧よりも絶対値的に大きな動作電圧を与えられるオーバードライブ期間を設けることによっていっそうの高速化を実現できるという効果が得られる。
【０１０５】
（７）  複数からなる第１のビット線対と複数のワード線との交点にダイナミック型メモリセルを複数個設けてメモリアレイを構成し、上記第１のビット線対に対応し、ソースに第１電圧が与えらる第１導電型とソースに第２電圧が与えられる第２導電型のＭＯＳＦＥＴで構成されたラッチ回路からなるセンスアンプの一対の入出力ノードを対応させ、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードを共通に設けられた第２ビット線対を接続する一対の第１導電型のスイッチＭＯＳＦＥＴを設け、上記スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ回路を構成する第１導電型のＭＯＳＦＥＴのしきい値電圧よりも絶対値的に小さくし、かつ、かかるスイッチＭＯＳＦＥＴをオフ状態にする選択信号のレベルを、かかるスイッチＭＯＳＦＥＴのソース電位よりも絶対値的に低い電位にすることによって、低電圧での動作マージンの確保と高速化を実現したｄｒａｍを得ることができるという効果が得られる。
【０１０６】
（８）  上記に加えて、上記ワード線の選択動作によって上記一対のビット線対のうちの一方のビット線に上記メモリセルから読み出された電圧と、上記他方のビット線のプリチャージ電圧との電圧差を受けて電源電圧に対応した第１電圧と第２電圧にセンスアンプで増幅するとき、上記ビット線が第１電圧又は第２電圧に到達するまでの間に上記第１電圧又は第２電圧よりも絶対値的に大きな動作電圧が与えられるオーバードライブ期間を設けることによって、いっそうの高速化を図ることができるという効果が得られる。
【０１０７】
（９）  上記に加えて、上記第１導電型をｎチャンネル型とし、上記第２導電型はｐチャンネル型とし、上記第１電圧を電源電圧とし、上記第２電圧を回路の接地電位とし、上記スイッチＭＯＳＦＥＴをオフ状態にする選択信号のレベルを接地電位よりも低い負電圧とすることにより、高集積化を図りつつ高速化を実現することができるという効果が得られる。
【０１０８】
（１０）  上記に加えて、上記メモリセルを選択ＭＯＳＦＥＴと記憶キャパシタで構成し、上記選択ＭＯＳＦＥＴをｐ型のウェル領域に形成し、上記ｐ型ウェル領域をｐ型基板に形成された深い深さのｎ型分離領域内に形成して負電圧を与え、上記ｎ型分離領域には上記第１電圧よりも高くされた昇圧電圧を与えることにより、寄生容量を電圧の安定化容量として用いることができるとともに、上記負電圧を上記スイッチＭＯＳＦＥＴをオフ状態にする選択信号と、上記センスアンプのオーバードライブ及びワード線の非選択レベルと併用し、上記昇圧電圧を上記ワード線の選択レベルと上記センスアンプのオーバードライブに併用することによりにより回路の簡素化も図ることができるという効果が得られる。
【０１０９】
（１１）  上記に加えて、上記第１電圧を上記センスアンプを構成するｎチャンネル型ＭＯＳＦＥＴと同じＭＯＳＦＥＴを用いてゲート及びドレインに上記第１電圧を与えた場合における上記センスアンプのラッチ状態を反転させるのに要する時間が、上記センスアンプの読み出し増幅時間よりも長くなるような低電圧にすることにより、低消費電力化と高速化とを実現することができるという効果が得られる。
【０１１０】
（１２）  上記に加えて、上記スイッチＭＯＳＦＥＴのオン状態でのコンダクタンスを、上記センスアンプのオン状態のｐチャンネル型ＭＯＳＦＥＴのコンダクタンスに比べて書き込みマージンを確保するよう大きくし、上記スイッチＭＯＳＦＥＴのオン状態でのコンダクタンスを、上記センスアンプのｎチャンネル型ＭＯＳＦＥＴのオン状態でのコンダクタンスに比べて読み出しマージンを確保するよう小さくすることにより、動作の安定化を図ることができるという効果が得られる。
【０１１１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、カラム選択を行なうスイッチＭＯＳＦＥＴは、ｐチャンネル型のＭＯＳＦＥＴを用いるものであってもよい。この場合、そのしきい値電圧をセンスアンプを構成するｐチャンネル型ＭＯＳＦＥＴよりも小さくした場合には、ｖｓｓ−ｖｄｈのような信号振幅の制御信号ｃｓを供給すればよい。また、両者を同じしきい値電圧で構成した場合、制御信号ｃｓをｖｄｌ−ｖｄｄのような信号振幅にすればよい。ｄｒａｍを構成する各回路の具体的構成は、種々の実施形態を採ることができる。この発明は、システムＬＳＩに搭載されるｄｒａｍの他、汎用ｄｒａｍあるいはシンクロナスｄｒａｍ等に広く利用することができる。
【０１１２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数からなるダイナミック型メモリセルが接続された第１のビット線対に対応した一対の入出力ノードを有し、ソースに第１電圧が与えらる第１導電型とソースに第２電圧が与えられる第２導電型のＭＯＳＦＥＴで構成されたラッチ回路からなるセンスアンプと、選択信号を受けて上記複数のラッチ回路の一対の入出力ノードと上記第１ビット線の複数に対して共通に設けられた第２ビット線対を選択的に接続する一対の第１導電型のスイッチＭＯＳＦＥＴとを備え、上記スイッチＭＯＳＦＥＴのしきい値電圧を上記ラッチ回路を構成する第１導電型のＭＯＳＦＥＴのしきい値電圧よりも絶対値的に小さくし、かかるスイッチＭＯＳＦＥＴをオフ状態にする選択信号のレベルを、上記第２電圧を基準にして上記第１電圧よりも絶対値的に大きな電圧にすることにより、低電圧での動作マージンの確保と高速化を実現したｄｒａｍを得ることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に設けられるダイナミック型ｒａｍの一実施例を示すブロック図である。
【図２】この発明に係るｄｒａｍのメモリセルアレイ部の一実施例を示す概略レイアウト図である。
【図３】上記ｄｒａｍのコア部分の一実施例を示すブロック図である。
【図４】上記メモリマットｍａｔの一実施例を示す内部レイアウト図である。
【図５】上記メモリアレイａｒｙの一実施例を示す回路図である。
【図６】上記メモリアレイａｒｙの一実施例を示す回路図である。
【図７】上記センスアンプ部の一実施例を示す回路図である。
【図８】上記センスアンプ部の一実施例を示す回路図である。
【図９】この発明に係るｄｒａｍにおけるメモリセルからデータの入出力回路に至る信号伝達経路を説明するための回路図である。
【図１０】この発明に係るｄｒａｍの書き込み動作を説明するための説明図である。
【図１１】この発明に係るｄｒａｍの書き込み動作の一例を説明するための波形図である。
【図１２】この発明に係るｄｒａｍの読み出し動作の一例を示す波形図である。
【図１３】この発明に係るｄｒａｍの書き込み動作の一例を示す波形図である。
【図１４】この発明に係る半導体集積回路装置の一実施例を示す概略素子構造断面図である。
【図１５】この発明に係る半導体集積回路装置の一実施例を示す概略素子構造断面図である。
【図１６】前記図２及び図４等で示したローカルワードドライバｌｗｄの一実施例を示す回路図である。
【図１７】上記ローカルワードドライバｌｗｄとセンスアンプｓａの駆動回路の一実施例を示す回路図である。
【図１８】この発明に係るｄｒａｍに用いられるレベル変換回路ｉｓの一実施例を示す回路図である。
【図１９】前記図３のモニタ回路ｍｏｎの一実施例を示す回路図である。
【図２０】前記図３の制御回路ｓｑの一実施例を示す回路図である。
【図２１】この発明に係るｄｒａｍの全体の動作を説明するための波形図である。
【図２２】この発明に係るｄｒａｍの書き込み動作の他の一例を説明するための波形図である。
【図２３】この発明に係るダイナミック型ｒａｍのメモリセルアレイの他の一実施例の説明図である。
【符号の説明】
ＭＣＣ…メモリ制御回路、ＶＩＮＴＣ…電源初期化回路、ＩＭＶＣ…電圧変換回路、ＩＯＢ…Ｉ／Ｏ内部バス、ＡＤＢＣ…アドレスバス制御バス、ｄｒａｍ…ダイナミック型ランダム・アクセス・メモリ、
ｓａ…センスアンプ、ｌｗｄ…ローカルワードドライバ、ａｍｐ…入出力回路、ｍｏｎ…モニタ回路、ｄｒｉｖｅ…駆動回路、ａｒｙ…メモリアレイ、
Ｑ１〜Ｑ４９…ＭＯＳＦＥＴ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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