(57)【特許請求の範囲】
【請求項１】
（イ）第１の半導体基板に溝部を形成し、溝部内を絶縁材料で埋め込み、素子分離領域を形成した後、
（ロ）ソース部を形成すべき第１の半導体基板の領域の外側の領域であって表面から厚さ方向の一部に、金属若しくは金属化合物から成る第１の導電領域の一部を形成し、併せて、ドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって表面から厚さ方向の一部に、金属若しくは金属化合物から成る第２の導電領域の一部を形成し、次いで、
（ハ）全面に、窒化珪素又は酸化窒化珪素から成る絶縁層を形成し、その後、
（ニ）該絶縁層を介して第１の半導体基板を第２の半導体基板に貼り合わせ、次いで、第１の半導体基板の裏面から研磨を行い、第１の半導体基板に形成された溝部の底部を露出させた後、
（ホ）ソース部を形成すべき第１の半導体基板の領域の外側の領域であって、下方に第１の導電領域が既に形成された領域の残りの部分に、金属若しくは金属化合物から成る第１の導電領域を形成し、併せて、ドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって、下方に第２の導電領域が既に形成された領域の残りの部分に、金属若しくは金属化合物から成る第２の導電領域を形成し、その後、
（ヘ）露出した第１の半導体基板の領域上にゲート電極部を形成し、次いで、露出した第１の半導体基板の領域にソース部及びドレイン部を形成する、
ことを特徴とするトランジスタ素子の作製方法。
【請求項２】
前記工程（ロ）は、ソース部及びドレイン部を形成すべき第１の半導体基板の領域の外側の領域の表面上に、第１の半導体基板を構成する元素と反応する元素から成る金属層を形成した後、熱処理を施し、該金属層を構成する元素と第１の半導体基板を構成する元素とを反応させ、以て、金属化合物から成る第１の導電領域及び第２の導電領域を形成する工程から成ることを特徴とする請求項１に記載のトランジスタ素子の作製方法。
【請求項３】
金属層は遷移金属若しくは貴金属から成り、
前記（ロ）の工程は、
（Ａ）第１の半導体基板を構成する元素と金属層を構成する遷移金属若しくは貴金属とが反応し、且つ、第１の半導体基板を構成する元素から成る酸化物と金属層を構成する遷移金属若しくは貴金属とは反応しない温度で、金属層を構成する元素と第１の半導体基板を構成する元素とを反応させる第１の熱処理を行い、次いで、
（Ｂ）未反応の金属層を除去した後、
（Ｃ）更に金属層を構成する元素と第１の半導体基板を構成する元素とを反応させるために、第２の熱処理を行う、
過程から成ることを特徴とする請求項２に記載のトランジスタ素子の作製方法。
【請求項４】
金属化合物はシリサイドから成ることを特徴とする請求項２に記載のトランジスタ素子の作製方法。
【請求項５】
金属層は主にコバルトから成り、シリサイドは主にコバルトシリサイドから成ることを特徴とする請求項４に記載のトランジスタ素子の作製方法。
【請求項６】
前記工程（ホ）は、ソース部及びドレイン部を形成すべき第１の半導体基板の領域の外側の領域の露出面上に、第１の半導体基板を構成する元素と反応する元素から成る金属層を形成した後、熱処理を施し、該金属層を構成する元素と第１の半導体基板を構成する元素とを反応させ、以て、金属化合物から成る第１の導電領域及び第２の導電領域を形成する工程から成ることを特徴とする請求項１に記載のトランジスタ素子の作製方法。
【請求項７】
金属層は遷移金属若しくは貴金属から成り、
前記（ホ）の工程は、
（Ａ）第１の半導体基板を構成する元素と金属層を構成する遷移金属若しくは貴金属とが反応し、且つ、第１の半導体基板を構成する元素から成る酸化物と金属層を構成する遷移金属若しくは貴金属とは反応しない温度で、金属層を構成する元素と第１の半導体基板を構成する元素とを反応させる第１の熱処理を行い、次いで、
（Ｂ）未反応の金属層を除去した後、
（Ｃ）更に金属層を構成する元素と第１の半導体基板を構成する元素とを反応させるために、第２の熱処理を行う、
過程から成ることを特徴とする請求項６に記載のトランジスタ素子の作製方法。
【請求項８】
金属化合物はシリサイドから成ることを特徴とする請求項６に記載のトランジスタ素子の作製方法。
【請求項９】
金属層は主にコバルトから成り、シリサイドは主にコバルトシリサイドから成ることを特徴とする請求項８に記載のトランジスタ素子の作製方法。
【請求項１０】
前記工程（ヘ）の後に、ゲート電極部の側壁に絶縁材料から成るゲートサイドウオールを形成する工程を含むことを特徴とする請求項１に記載のトランジスタ素子の作製方法。
【請求項１１】
前記工程（ロ）は、ＣＶＤ法によって、ソース部及びドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって表面から厚さ方向の一部を、金属層に置換し、以て、金属から成る第１の導電領域の一部及び第２の導電領域の一部を形成する工程から成ることを特徴とする請求項１に記載のトランジスタ素子の作製方法。
【請求項１２】
前記工程（ホ）は、ＣＶＤ法によって、ソース部及びドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって、下方に第１の導電領域及び第２の導電領域が既に形成された領域の残りの部分を、金属層に置換し、以て、金属から成る第１の導電領域及び第２の導電領域を形成する工程から成ることを特徴とする請求項１に記載のトランジスタ素子の作製方法。
【請求項１３】
（イ）第１の半導体基板に溝部を形成し、溝部内を絶縁材料で埋め込み、素子分離領域を形成した後、
（ロ）ソース部を形成すべき第１の半導体基板の領域の外側の領域であって表面から厚さ方向の一部に、金属若しくは金属化合物から成る第１の導電領域の一部を形成し、併せて、ドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって表面から厚さ方向の一部に、金属若しくは金属化合物から成る第２の導電領域の一部を形成し、次いで、
（ハ）全面に、窒化珪素又は酸化窒化珪素から成る絶縁層を形成し、その後、
（ニ）該絶縁層を介して第１の半導体基板を第２の半導体基板に貼り合わせ、次いで、第１の半導体基板の裏面から研磨を行い、第１の半導体基板に形成された溝部の底部を露出させた後、
（ホ）露出した第１の半導体基板の領域上にゲート電極部を形成し、次いで、露出した第１の半導体基板の領域にソース部及びドレイン部を形成した後、ゲート電極部の側壁に絶縁材料から成るゲートサイドウオールを形成し、次いで、
（ヘ）ソース部を形成すべき第１の半導体基板の領域の外側の領域であって、下方に第１の導電領域が既に形成された領域の残りの部分に、金属若しくは金属化合物から成る第１の導電領域を形成し、併せて、ドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって、下方に第２の導電領域が既に形成された領域の残りの部分に、金属若しくは金属化合物から成る第２の導電領域を形成する、
ことを特徴とするトランジスタ素子の作製方法。
【請求項１４】
前記工程（ロ）は、ソース部及びドレイン部を形成すべき第１の半導体基板の領域の外側の領域の表面上に、第１の半導体基板を構成する元素と反応する元素から成る金属層を形成した後、熱処理を施し、該金属層を構成する元素と第１の半導体基板を構成する元素とを反応させ、以て、金属化合物から成る第１の導電領域及び第２の導電領域を形成する工程から成ることを特徴とする請求項１３に記載のトランジスタ素子の作製方法。
【請求項１５】
金属層は遷移金属若しくは貴金属から成り、
前記（ロ）の工程は、
（Ａ）第１の半導体基板を構成する元素と金属層を構成する遷移金属若しくは貴金属とが反応し、且つ、第１の半導体基板を構成する元素から成る酸化物と金属層を構成する遷移金属若しくは貴金属とは反応しない温度で、金属層を構成する元素と第１の半導体基板を構成する元素とを反応させる第１の熱処理を行い、次いで、
（Ｂ）未反応の金属層を除去した後、
（Ｃ）更に金属層を構成する元素と第１の半導体基板を構成する元素とを反応させるために、第２の熱処理を行う、
過程から成ることを特徴とする請求項１４に記載のトランジスタ素子の作製方法。
【請求項１６】
金属化合物はシリサイドから成ることを特徴とする請求項１４に記載のトランジスタ素子の作製方法。
【請求項１７】
金属層は主にコバルトから成り、シリサイドは主にコバルトシリサイドから成ることを特徴とする請求項１６に記載のトランジスタ素子の作製方法。
【請求項１８】
前記工程（ヘ）は、ソース部及びドレイン部を形成すべき第１の半導体基板の領域の外側の領域の露出面上に、第１の半導体基板を構成する元素と反応する元素から成る金属層を形成した後、熱処理を施し、該金属層を構成する元素と第１の半導体基板を構成する元素とを反応させ、以て、金属化合物から成る第１の導電領域及び第２の導電領域を形成する工程から成ることを特徴とする請求項１３に記載のトランジスタ素子の作製方法。
【請求項１９】
金属層は遷移金属若しくは貴金属から成り、
前記（ヘ）の工程は、
（Ａ）第１の半導体基板を構成する元素と金属層を構成する遷移金属若しくは貴金属とが反応し、且つ、第１の半導体基板を構成する元素から成る酸化物と金属層を構成する遷移金属若しくは貴金属とは反応しない温度で、金属層を構成する元素と第１の半導体基板を構成する元素とを反応させる第１の熱処理を行い、次いで、
（Ｂ）未反応の金属層を除去した後、
（Ｃ）更に金属層を構成する元素と第１の半導体基板を構成する元素とを反応させるために、第２の熱処理を行う、
過程から成ることを特徴とする請求項１８に記載のトランジスタ素子の作製方法。
【請求項２０】
金属化合物はシリサイドから成ることを特徴とする請求項１８に記載のトランジスタ素子の作製方法。
【請求項２１】
金属層は主にコバルトから成り、シリサイドは主にコバルトシリサイドから成ることを特徴とする請求項２０に記載のトランジスタ素子の作製方法。
【請求項２２】
前記工程（ロ）は、ＣＶＤ法によって、ソース部及びドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって表面から厚さ方向の一部を、金属層に置換し、以て、金属から成る第１の導電領域の一部及び第２の導電領域の一部を形成する工程から成ることを特徴とする請求項１３に記載のトランジスタ素子の作製方法。
【請求項２３】
前記工程（ヘ）は、ＣＶＤ法によって、ソース部及びドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって下方に第１の導電領域及び第２の導電領域が既に形成された領域の残りの部分を、金属層に置換し、以て、金属から成る第１の導電領域及び第２の導電領域を形成する工程から成ることを特徴とする請求項１３に記載のトランジスタ素子の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタ素子の作製方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、半導体製造プロセルの寸法ルールも微細化が進行している。そのため、素子分離技術においても、従来のＬＯＣＯＳ法では、バーズピークの影響により、微細化に対処できなくなりつつある。それ故、０．１μｍルールの半導体素子における素子分離技術として、ＳＯＩ（Semiconductor On Insulator）技術が注目されている。このＳＯＩ技術を用いたトランジスタ素子はα線に対する耐性が高い。また、バルクの半導体基板を用いて作製されたトランジスタ素子に問題となるソース・ドレイン部と半導体基板との間の寄生容量の発生がないため、トランジスタ素子の高速動作を得ることができる。このように、ＳＯＩ技術を用いたトランジスタ素子においては、高い信頼性と高速動作性を得ることができる。
【０００３】
以下、従来のＳＯＩ技術を用いたＭＯＳ型トランジスタの作製方法を、図１７及び図１８を参照して、簡単に説明する。
【０００４】
［工程−１０］
先ず、シリコンから成る第１の半導体基板１０の一方の面１０Ａに溝部２０を形成する（図１７の（Ａ）参照）。
【０００５】
［工程−２０］
次に、溝部２０内及び第１の半導体基板１０の一方の面１０Ａに酸化珪素から成る絶縁層１２１を堆積させ、更に、この絶縁層１２１上にポリシリコン層２３を堆積させた後、かかるポリシリコン層２３の表面を平坦化する（図１７の（Ｂ）参照）。
【０００６】
［工程−３０］
その後、第１の半導体基板１０の一方の面１０Ａの上方に形成されたポリシリコン層２３と、シリコンから成る第２の半導体基板１１とを貼り合わせる（図１７の（Ｃ）参照）。
【０００７】
［工程−４０］
次いで、第１の半導体基板１０の裏面側１０Ｂを研磨して、溝部２０の底面２０Ａを露出させる（図１７の（Ｄ）参照）。これによって、隣接する溝部２０の間にシリコンから成る半導体層３０が露出する。半導体層３０の各々は、溝部２０及び絶縁層１２１によって電気的に分離されている。尚、この半導体層３０は第１の半導体基板１０から構成されている。
【０００８】
［工程−５０］
その後、従来の方法にて半導体層３０にゲート電極部４１、ゲートサイドウオール４４、チャネル部４５、ソース部４６及びドレイン部４７を形成する（図１８の（Ａ）参照）。こうして、ＭＯＳ型トランジスタが作製される。
【０００９】
［工程−６０］
次に、全面に層間絶縁層６０を堆積させた後、ソース部４６及びドレイン部４７の上方の層間絶縁層６０に開口部６１を設け、かかる開口部６１内を含む層間絶縁層６０上に金属配線材料層６２を形成する（図１８の（Ｂ）参照）。これによってコンタクトホールが形成される。その後、金属配線材料層６２をパターニングし、配線を形成する。
【００１０】
【発明が解決しようとする課題】
ＳＯＩ構造を有するＭＯＳ型トランジスタは、ソース部４６、チャネル部４５、ドレイン部４７が絶縁層１２１上に形成されている。それ故、トランジスタ素子がオン状態で、正孔若しくは電子が半導体層３０中を移動するとき、正孔若しくは電子が移動する領域におけるシリコン原子はイオン化され、半導体層３０内（特にチャネル部４５内）に堆積する。このため、ソース部／ドレイン部間の耐圧劣化が発生し、あるいは又、ショートチャネル効果等の問題が発生する。尚、通常のＭＯＳ型トランジスタにおいては、ウエルが半導体基板を介して接地されているため、このような問題は発生しない。
【００１１】
この問題を解決する一手段として、ソース部及びドレイン部（以下、総称してソース・ドレイン部と呼ぶ場合もある）の表面をサリサイド構造とし、チャネル部に蓄積されたイオンをサリサイド構造を介して接地する技術が、例えば、文献 "SUPPRESSION OF LATCH IN SOI MOSFETs BY SILICIDATION OF SOURCE", L. J. McDAID, et al., ELECTRONICS LETTERS, 23rd May 1991, vol. 27 No. 11, pp1003-1005 に述べられている。 このサリサイド構造の形成は、上記の［工程−５０］において、ソース部４６及びドレイン部４７を形成した後、全面に金属層を堆積させる。そして、金属層を熱処理することによって、金属層を構成する元素とソース・ドレイン部を構成するＳｉとを反応させ、ソース・ドレイン部の表面にシリサイド層を形成する技術である。しかしながら、このようなサリサイド構造を形成しても、チャネル部に蓄積されたイオンは完全には接地されず、ソース部／ドレイン部間の耐圧向上は不十分である。
【００１２】
また、寸法ルールが０．５μｍの場合、必要とされる半導体層３０の厚さは約１００ｎｍであり、寸法ルールが０．３５μｍの場合、必要とされる半導体層３０の厚さは約７０ｎｍである。このように半導体層３０の厚さが薄くなるに従い、ソース部４６及びドレイン部４７のシート抵抗が増加するという問題もある。例えば、半導体層３０の厚さが約１００ｎｍの場合、シート抵抗は７０Ω／□程度であるが、半導体層３０の厚さが約７０ｎｍになると、シート抵抗は１００Ω／□以上にまで増加する。今後、半導体層３０の厚さが更に薄くなるに従い、ソース部４６及びドレイン部４７のシート抵抗が益々増加するといった問題がある。このようなシート抵抗の増加によりトランジスタ素子の寄生抵抗が増加し、素子特性が劣化する。
【００１３】
サリサイド構造を構成するシリサイド層をソース・ドレイン部に形成することで、ソース・ドレイン部の低抵抗化を図ることができる。しかしながら、チタンシリサイドを用いた場合、寸法ルールが０．５μｍ以下では、チタンシリサイドの形成時に凝集が生じ易く、形成されたチタンシリサイド層の抵抗値が上昇するという問題がある。チタンシリサイドの形成時に凝集が生じると、例えば、チタンシリサイドのバルクの抵抗率は１６μΩ・ｃｍ程度にまで上昇する。このような現象は、シリサイド層の厚さが薄くなっても生じる。即ち、半導体層３０の厚さが薄くなるに従い、形成すべきシリサイド層の厚さも薄くなる。それに伴い、シリサイド層のシート抵抗が上昇するといった問題もある。
【００１４】
また、コバルトシリサイドを形成する際、ソース・ドレイン部を構成するＳｉとＣｏとの安定した反応を促進させるために、ソース・ドレイン部上に、下からＴｉ（チタン）及びＣｏ（コバルト）の順に堆積させ、Ｃｏ／Ｔｉ層を熱処理することによって、還元材料としてのＴｉ層を介してＣｏとソース・ドレイン部を構成するＳｉとを反応させ、ソース・ドレイン部の表面にコバルトシリサイド層を形成する技術も知られている。しかしながら、例えば、ＳＯＩ構造においてＳｉ／ＳｉＯ2層構造が形成され、ＳｉＯ2層の上のシリコン半導体層とＣｏ／Ｔｉを全て反応させてシリサイド層を形成する場合、下地のＳｉＯ2層とも反応し、その結果、高抵抗のシリサイド層が形成され、あるいは又、部分的にボイドが発生するといった問題がある。
【００１５】
本出願人は、特願平６−１８９９１号（特開平７−２１１９１６号公報参照）において、絶縁層上に形成された半導体層にチャネル部、ソース部及びドレイン部が形成されたトランジスタ素子であって、（イ）ゲート電極部と、（ロ）該ゲート電極部の下に形成されたチャネル部と、（ハ）該チャネル部の一方の側に接して形成されたソース部と、（ニ）該ソース部の外側の半導体層に形成され、金属若しくは金属化合物から成る第１の導電領域と、（ホ）該チャネル部の他方の側に接して形成されたドレイン部と、（ヘ）該ドレイン部の外側の半導体層に形成され、金属若しくは金属化合物から成る第２の導電領域から成るトランジスタ素子及びその作製方法を提案した。
【００１６】
かかるトランジスタ素子は、ソース部及びドレイン部の外側に第１及び第２の導電領域が形成されているので、ソース部／ドレイン部間の耐圧劣化が発生するという問題を回避することができる。また、第１及び第２の導電領域が形成されているので、半導体層を薄くしても、ソース部及びドレイン部のシート抵抗を、従来のトランジスタ素子と比較して、２桁〜４桁低減することができ、トランジスタ素子の応答速度の向上を図ることができる。
【００１７】
しかしながら、第１及び第２の導電領域を形成する際、第１及び第２の導電領域を構成する元素と絶縁層を構成する元素とが反応し、その結果、第１の導電領域若しくは第２の導電領域にボイドが発生する場合があることが判明した。このように第１の導電領域若しくは第２の導電領域にボイドが発生すると、抵抗値にばらつきが生じ、トランジスタ素子の信頼性の低下を招く。
【００１８】
従って、本発明の目的は、ソース部／ドレイン部間の耐圧向上を図ることができ、しかも、寸法ルールの微細化に伴いチャネル部・ソース部・ドレイン部を形成すべき半導体層の厚さが薄くなってもソース部及びドレイン部のシート抵抗の増加を抑制することができ、更には、抵抗値のばらつき発生を抑制し得るＳＯＩ構造を有するトランジスタ素子の作製方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係るトランジスタ素子の作製方法は、
（イ）第１の半導体基板に溝部を形成し、溝部内を絶縁材料で埋め込み、素子分離領域を形成した後、
（ロ）ソース部を形成すべき第１の半導体基板の領域の外側の領域であって表面から厚さ方向の一部に、金属若しくは金属化合物から成る第１の導電領域の一部を形成し、併せて、ドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって表面から厚さ方向の一部に、金属若しくは金属化合物から成る第２の導電領域の一部を形成し、次いで、
（ハ）全面に、窒化珪素又は酸化窒化珪素から成る絶縁層を形成し、その後、
（ニ）該絶縁層を介して第１の半導体基板を第２の半導体基板に貼り合わせ、次いで、第１の半導体基板の裏面から研磨を行い、第１の半導体基板に形成された溝部の底部を露出させた後、
（ホ）ソース部を形成すべき第１の半導体基板の領域の外側の領域であって、下方に第１の導電領域が既に形成された領域の残りの部分に、金属若しくは金属化合物から成る第１の導電領域を形成し、併せて、ドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって、下方に第２の導電領域が既に形成された領域の残りの部分に、金属若しくは金属化合物から成る第２の導電領域を形成し、その後、
（ヘ）露出した第１の半導体基板の領域上にゲート電極部を形成し、次いで、露出した第１の半導体基板の領域にソース部及びドレイン部を形成する、
ことを特徴とする。
【００２０】
また、上記の目的を達成するための本発明の第２の態様に係るトランジスタ素子の作製方法は、
（イ）第１の半導体基板に溝部を形成し、溝部内を絶縁材料で埋め込み、素子分離領域を形成した後、
（ロ）ソース部を形成すべき第１の半導体基板の領域の外側の領域であって表面から厚さ方向の一部に、金属若しくは金属化合物から成る第１の導電領域の一部を形成し、併せて、ドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって表面から厚さ方向の一部に、金属若しくは金属化合物から成る第２の導電領域の一部を形成し、次いで、
（ハ）全面に、窒化珪素又は酸化窒化珪素から成る絶縁層を形成し、その後、
（ニ）該絶縁層を介して第１の半導体基板を第２の半導体基板に貼り合わせ、次いで、第１の半導体基板の裏面から研磨を行い、第１の半導体基板に形成された溝部の底部を露出させた後、
（ホ）露出した第１の半導体基板の領域上にゲート電極部を形成し、次いで、露出した第１の半導体基板の領域にソース部及びドレイン部を形成した後、ゲート電極部の側壁に絶縁材料から成るゲートサイドウオールを形成し、次いで、
（ヘ）ソース部を形成すべき第１の半導体基板の領域の外側の領域であって、下方に第１の導電領域が既に形成された領域の残りの部分に、金属若しくは金属化合物から成る第１の導電領域を形成し、併せて、ドレイン部を形成すべき第１の半導体基板の領域の外側の領域であって、下方に第２の導電領域が既に形成された領域の残りの部分に、金属若しくは金属化合物から成る第２の導電領域を形成する、
ことを特徴とする。
【００２１】
本発明の第１の態様あるいは第２の態様に係るトランジスタ素子の作製方法において、前記工程（ロ）は、ソース部及びドレイン部を形成すべき第１の半導体基板の領域の外側の領域の表面上に、第１の半導体基板を構成する元素と反応する元素から成る金属層を形成した後、熱処理を施し、該金属層を構成する元素と第１の半導体基板を構成する元素とを反応させ、以て、金属化合物から成る第１の導電領域及び第２の導電領域を形成する工程から成ることが好ましい。
【００２２】
本発明の第１の態様あるいは第２の態様に係るトランジスタ素子の作製方法においては、前記工程（ロ）で、第１の半導体基板の厚さ方向の全てにおいて第１及び第２の導電領域を形成するのではなく、第１の半導体基板の一方の面から或る程度の深さまでの第１の半導体基板に第１及び第２の導電領域を形成し、本発明の第１の態様に係るトランジスタ素子の作製方法にあっては工程（ホ）において、また、本発明の第２の態様に係るトランジスタ素子の作製方法にあっては工程（ヘ）において、更に、ソース部を形成すべき第１の半導体基板の領域の外側の領域に金属化合物から成る第１の導電領域の（厚さ方向の）残りの部分を形成し、併せて、ドレイン部を形成すべき第１の半導体基板の領域の外側の領域に金属化合物から成る第２の導電領域の（厚さ方向の）残りの部分を形成する。これらの工程においては、少なくともソース部の外側の第１の半導体基板及びドレイン部の外側の第１の半導体基板の他方の面上に、第１の半導体基板を構成する元素と反応する元素から成る金属層を堆積させた後、熱処理を施し、該金属層を構成する元素と第１の半導体基板を構成する元素とを反応させ、以て、金属化合物から成る第１の導電領域及び第２の導電領域の残りの部分を形成する。あるいは又、ＣＶＤ法によって、ソース部及びドレイン部の外側の領域の第１の半導体基板を金属層に置換し、以て、金属から成る第１の導電領域及び第２の導電領域を形成する。
【００２３】
本発明の第１の態様に係るトランジスタ素子の作製方法においては、前記工程（ヘ）の後に、ゲート電極部の側壁に絶縁材料から成るゲートサイドウオールを形成する工程が含まれていてもよい。この場合、前記工程（ロ）で、第１の半導体基板の厚さ方向の全てにおいて第１及び第２の導電領域を形成するのではなく、第１の半導体基板の一方の面から或る程度の深さまでの第１の半導体基板に第１及び第２の導電領域を形成し、ゲートサイドウオールを形成する工程に引き続き、ソース部の外側の第１の半導体基板に金属若しくは金属化合物から成る第１の導電領域を形成し、併せて、ドレイン部の外側の第１の半導体基板に金属若しくは金属化合物から成る第２の導電領域を形成する工程（ホ）が含まれる。この工程（ホ）においても、少なくともソース部の外側の第１の半導体基板及びドレイン部の外側の第１の半導体基板の他方の面上に、第１の半導体基板を構成する元素と反応する元素から成る金属層を堆積させた後、熱処理を施し、該金属層を構成する元素と第１の半導体基板を構成する元素とを反応させ、以て、金属化合物から成る第１の導電領域及び第２の導電領域を形成する。
【００２４】
本発明の第１若しくは第２の態様に係るトランジスタ素子の作製方法においては、第１の半導体基板と第２の半導体基板とが貼り合わされた構造を有し、絶縁層は、第２の半導体基板との貼り合わせ部分の近傍の第１の半導体基板に設けられている、所謂ボンドＳＯＩ構造を形成する。
【００２５】
尚、本発明の第１及び第２の態様に係るトランジスタ素子の作製方法においては、ソース部及びドレイン部の外側の第１の半導体基板の全ては、金属若しくは金属化合物から成る第１及び第２の導電領域によって置き換えられていることが好ましい。本発明においては、第１の導電領域及び第２の導電領域を、単層構造とするだけでなく、２層構造とすることもできる。この場合、各導電領域を構成する各層における金属若しくは金属化合物は同種であっても異種であってもよい。
【００２６】
本発明の第１及び第２の態様に係るトランジスタ素子の作製方法においては、金属層は遷移金属若しくは貴金属から成り、本発明の第１の態様に係るトランジスタ素子の作製方法の前記（ロ）の工程あるいは前記（ホ）の工程、本発明の第２の態様に係るトランジスタ素子の作製方法の前記（ロ）の工程あるいは前記（ヘ）の工程は、
（Ａ）第１の半導体基板を構成する元素と金属層を構成する遷移金属若しくは貴金属とが反応し、且つ、第１の半導体基板を構成する元素から成る酸化物と金属層を構成する遷移金属若しくは貴金属とは反応しない温度で、金属層を構成する元素と第１の半導体基板を構成する元素とを反応させる第１の熱処理を行い、次いで、
（Ｂ）未反応の金属層を除去した後、
（Ｃ）更に金属層を構成する元素と第１の半導体基板を構成する元素とを反応させるために、第２の熱処理を行う、
過程から成る態様とすることができる。また、金属化合物を、コバルトシリサイド、チタンシリサイド、タングステンシリサイド、ニッケルシリサイド、白金シリサイド、ジルコニウムシリサイド、ハフニウムシリサイド等から構成することが望ましいが、中でも、金属層を主にコバルトから構成し、シリサイドを主にコバルトシリサイドから構成することが好ましい。ここで、金属層を主にコバルトから構成し、あるいは、シリサイドを主にコバルトシリサイドから構成するとは、金属層中に他の金属若しくは金属化合物が含まれていてもよく、また、コバルトシリサイド中に他のシリサイド（例えば、チタンシリサイド）やその他の金属化合物が含まれていてもよいことを意味する。
【００２７】
本発明においては、第１及び第２の導電領域を構成する金属元素と反応し難い材料から成る絶縁層が形成されているので、金属層を構成する元素と第１の半導体基板を構成する元素とを反応させ、金属若しくは金属化合物から成る第１の導電領域及び第２の導電領域を形成したとき、形成された第１及び第２の導電領域にボイドが発生することを効果的に抑制することができる。
【００２８】
【実施例】
以下、図面を参照して、実施例及び参考例に基づき本発明を説明する。各実施例及び参考例においては、トランジスタ素子としてＭＯＳ型トランジスタを例にとり説明する。尚、参考例１及び参考例２は、参考のためのトランジスタ素子の作製方法に関する。即ち、ゲート電極部が形成された側の半導体層の面から第１及び第２の導電領域を形成する。参考例３は、本発明の第１の態様及び第２の態様に係るトランジスタ素子の作製方法を説明するための参考例に関する。即ち、ゲート電極部が形成される側とは反対側の半導体層の面から第１及び第２の導電領域を形成する。実施例１及び実施例２は、それぞれ、本発明の第１の態様及び第２の態様に係るトランジスタ素子の作製方法に関する。また、実施例３は、本発明の第１の態様及び第２の態様に係るトランジスタ素子の作製方法に関する。
【００２９】
（参考例１）
参考例１のトランジスタ素子は、図１に模式的な一部断面図を示すように、絶縁層２１上に形成された半導体層３０にチャネル部４５、ソース部４６及びドレイン部４７が形成された、ＳＯＩ構造を有するＭＯＳ型トランジスタであり、ゲート電極部４１が半導体層３０上に形成されている。即ち、第１の半導体基板１０と第２の半導体基板１１とが貼り合わされた、所謂ボンドＳＯＩ構造を有し、半導体層３０は第１の半導体基板１０から構成され、絶縁層２１は、第２の半導体基板１１との貼り合わせ部分の近傍の第１の半導体基板１０に設けられている。チャネル部４５は、ゲート電極部４１の下に形成されている。また、ソース部４６がチャネル部４５の一方の側に接して形成されており、ドレイン部４７がチャネル部４５の他方の側に接して形成されている。
【００３０】
参考例１のトランジスタ素子を特徴付ける要素は、ソース部４６の外側の半導体層３０に形成された、金属化合物から成る第１の導電領域５１と、ドレイン部４７の外側の半導体層３０に形成された、金属化合物から成る第２の導電領域５２である。参考例１におけるこれらの第１及び第２の導電領域５１，５２は、シリサイドから成る金属化合物、より具体的にはコバルトシリサイド（ＣｏＳｉ2）から構成されている。更に、絶縁層２１は、第１及び第２の導電領域を構成する金属元素（Ｃｏ）と反応し難い材料、具体的には窒化珪素（ＳｉＮ）から成る。第１の導電領域５１は、絶縁層２１とソース部４６によって囲まれている。一方、第２の導電領域５２は、絶縁層２１とドレイン部４７によって囲まれている。
【００３１】
参考例１においては、更に、ゲート電極部４１の側壁に絶縁材料（例えばＳｉＯ2）から成るゲートサイドウオール４４が形成されており、このゲートサイドウオール４４はソース部４６及びドレイン部４７を被覆している。
【００３２】
参考例１のトランジスタ素子は、以下に説明するトランジスタ素子の作製方法によって作製される。尚、ゲート電極部４１の側壁に絶縁材料から成るゲートサイドウオール４４を形成する工程を含む。
【００３３】
金属化合物（具体的にはコバルトシリサイド，ＣｏＳｉ2）から成る第１の導電領域５１及び第２の導電領域５２は、第１及び第２の導電領域を形成すべき半導体層３０の他方の面３０Ｂ上に、半導体層３０を構成する元素（具体的にはＳｉ）と反応する元素（具体的にはＣｏ）から成る金属層５０を堆積させた後、熱処理を施し、金属層を構成する元素（具体的にはＣｏ）と半導体層を構成する元素（具体的にはＳｉ）とを反応させることによって形成される。
【００３４】
以下、図２〜図５を参照して、参考例１のトランジスタ素子の作製方法を説明する。
【００３５】
［工程−Ａ−１０］
半導体層３０の一方の面上に絶縁層２１を形成する。具体的には、先ず、Ｓｉ（１００）から成る第１の半導体基板１０を準備する。そして、かかる第１の半導体基板１０の一方の面１０Ａにレジストを塗布・乾燥した後、フォトリソグラフィ技術を用いてレジストをパターニングする。次いで、このパターニングされたレジストをマスクとして第１の半導体基板１０をドライエッチングし、第１の半導体基板１０の一方の面１０Ａに溝部２０を形成した後、レジストを除去する。第１の半導体基板１０のエッチング条件を以下に例示する。
使用ガス        ：  ＳｉＣｌ4／Ｎ2＝１０／１０sccm
圧力            ：  １．３Ｐａ
マイクロ波パワー：  ８５０Ｗ
ＲＦパワー      ：  ２００Ｗ
【００３６】
その後、溝部２０内を含む第１の半導体基板１０の一方の面１０Ａ上に、窒化珪素（ＳｉＮ）から成る絶縁層２１をＬＰ−ＣＶＤ法にて堆積させる。こうして、図２の（Ａ）に示す構造を得ることができる。絶縁層２１の堆積条件を以下に例示する。この絶縁層２１は、後に説明する［工程−Ａ−８０］における第１及び第２の熱処理において、第１及び第２の導電領域５１，５２を構成する金属元素（具体的にはＣｏ）と反応し難い材料（具体的にはＳｉＮ）から成る。従って、第１の導電領域５１や第２の導電領域５２にボイドが発生することを、確実に防止することができる。
使用ガス：ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2＝９０／６００／１０００sccm
圧力    ：５３Ｐａ
温度    ：７００゜Ｃ
膜厚    ：５０ｎｍ
【００３７】
［工程−Ａ−２０］
その後、絶縁層２１上に酸化珪素（ＳｉＯ2）から成る第２の絶縁層２２をＣＶＤ法にて堆積させる。第２の絶縁層２２のＣＶＤ条件を以下に例示する。尚、溝部２０に埋め込まれた第２の絶縁層２２は、素子分離領域として機能する。
使用ガス：ＳｉＨ4／Ｏ2＝１００／１０００sccm
Ｎ2＝３０slm
圧力    ：１３Ｐａ
温度    ：４２０゜Ｃ
膜厚    ：０．４μｍ
【００３８】
あるいは又、以下の条件のバイアスＥＣＲ  ＣＶＤ法にて、絶縁層２１上に酸化珪素（ＳｉＯ2）から成る第２の絶縁層２２を堆積させてもよい。
使用ガス：ＳｉＨ4／Ｎ2Ｏ／Ａｒ＝１４／３５／７２sccm
圧力    ：０．０９３Ｐａ
温度    ：４００゜Ｃ
マイクロ波：１０００Ｗ
膜厚    ：０．４μｍ
【００３９】
［工程−Ａ−３０］
次いで、第２の絶縁層２２の上にポリシリコン層２３を、例えば以下の条件のＬＰ−ＣＶＤ法にて堆積させる。このポリシリコン層２３は、後の工程で第２の半導体基板１１を第１の半導体基板１０と貼り合わせる際の界面となり、第１の半導体基板１０と第２の半導体基板１１とを貼り合わせるための接着層としての機能を有する。
使用ガス：  ＳｉＨ4／Ｈ2／Ｎ2＝１００／４００／２００sccm
温度    ：  ６１０゜Ｃ
圧力    ：  ７０Ｐａ
膜厚    ：  ０．２μｍ
【００４０】
その後、ポリシリコン層２３の表面にレジストを塗布し、全面をエッチバックすることによって、ポリシリコン層２３を平坦化する。この状態を、図２の（Ｂ）に模式的な一部断面図で示す。エッチバックの条件を以下に例示する。
使用ガス        ：  Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６０／１０sccm
圧力            ：  １．３Ｐａ
マイクロ波パワー：  ８５０Ｗ
ＲＦパワー      ：  １５０Ｗ
【００４１】
次に、ポリシリコン層２３の表面を研磨し、かかるポリシリコン層２３の表面とシリコンから成る第２の半導体基板１１とを貼り合わせる（図２の（Ｃ）参照）。貼り合わせは、第１及び第２の半導体基板１０，１１を重ね合わせた状態で、例えば１１００゜Ｃ×３０分の熱処理を施すことによって行うことができる。
【００４２】
［工程−Ａ−４０］
その後、第１の半導体基板１０の裏面側１０Ｂから第１の半導体基板１０を研磨し、隣接する溝部２０の間にシリコン（より具体的には第１の半導体基板１０を構成していたシリコン）から成る半導体層３０を露出させる（図３の（Ａ）参照）。溝部２０の底面２０Ａまで研磨が進むと、溝部２０内に形成されたＳｉＮから成る絶縁層２１が露出する。ＳｉＮはＳｉより硬いので、ＳｉＮが研磨ストッパーとなり、半導体層３０が研磨され過ぎることを防ぐことができる。こうして、半導体層３０の一方の面３０Ａ上に絶縁層２１が形成された、ＳＯＩ構造を有する基板が作製される。
【００４３】
［工程−Ａ−５０］
次に、半導体層３０の他方の面３０Ｂ上にポリサイド構造を有するゲート電極部４１を形成する。そのために、半導体層３０の他方の面３０Ｂ上に、先ず、従来の方法を用いてＳｉＯ2から成るゲート酸化膜４０を形成する。その後、ゲート酸化膜４０上に不純物をドープしたポリシリコン膜（ＤＯＰＯＳ）４２をＣＶＤ法にて堆積させる。ポリシリコン膜４２は、例えば以下の条件で成膜することができる。
使用ガス：  ＳｉＨ4／ＰＨ3／Ｈｅ＝５００／０．３５／５０sccm
温度    ：  ５８０゜Ｃ
圧力    ：  ８０Ｐａ
膜厚    ：  ０．１５μｍ
【００４４】
次いで、ポリシリコン膜４２上にＷＳｉ2層４３をＣＶＤ法にて成膜する。ＷＳｉ2層４３は、例えば以下の条件で成膜することができる。
使用ガス：  ＷＦ6／ＳｉＨ4／Ｈｅ＝１０／１０００／３６０sccm
温度    ：  ３６０゜Ｃ
圧力    ：  ２７Ｐａ
膜厚    ：  ０．１５μｍ
【００４５】
その後、ＷＳｉ2層４３上にレジストを塗布し、レジストをパターニングし、ドライエッチングによって、ＷＳｉ2層４３、ポリシリコン膜４２を例えば下記の条件にてエッチングし、レジストを除去する。これによって、ゲート酸化膜４０、ポリシリコン膜４２及びＷＳｉ2層４３から構成されたゲート電極部４１が形成される（図３の（Ｂ）参照）。
使用ガス        ：  Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sccm
圧力            ：  １．３Ｐａ
マイクロ波パワー：  ７００Ｗ
ＲＦパワー      ：  １００Ｗ
【００４６】
［工程−Ａ−６０］
その後、半導体層３０にソース部４６及びドレイン部４７を形成し、ゲート電極部４１の下の半導体層３０にチャネル部４５を形成する。具体的には、レジストによるマスクを形成して、ｎ型又はｐ型のソース部４６／ドレイン部４７を、例えばイオン注入法にて形成した後（図４の（Ａ）参照）、１０００゜Ｃ×１０秒間のＲＴＡ（Rapid Thermal Annealing）処理を施し、イオン注入された不純物の活性化処理を行う。尚、イオン注入される領域は、半導体層３０のソース部４６及びドレイン部４７を形成すべき領域の外側に広がってもよい。イオン注入の条件を以下に例示する。
ｎ型ソース部／ドレイン部の形成
イオン    ：  Ａｓ
ドーズ量  ：  ５×１０14／ｃｍ2
加速電圧  ：  ３０ｋｅＶ
ｐ型ソース部／ドレイン部の形成
イオン    ：  ＢＦ2
ドーズ量  ：  １×１０14／ｃｍ2
加速電圧  ：  ３０ｋｅＶ
【００４７】
［工程−Ａ−７０］
次に、ゲート電極部４１の側壁に絶縁材料から成るゲートサイドウオール４４を形成する（図４の（Ｂ）参照）。具体的には、全面にＳｉＯ2から成る絶縁材料層を、以下に例示するＣＶＤ法にて堆積させる。
使用ガス：  ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１００sccm
温度    ：  ４２０゜Ｃ
膜厚    ：  ０．３５μｍ
【００４８】
その後、異方性ドライエッチングによって、絶縁材料から成るゲートサイドウオール４４を形成する。ドライエッチングの条件を、例えば以下のとおりとすることができる。
使用ガス    ：  Ｃ4Ｆ8＝５０sccm
圧力        ：  ２Ｐａ
ＲＦパワー  ：  １２００Ｗ
【００４９】
こうして、参考例１においては、ゲートサイドウオール４４によってソース部４６及びドレイン部４７が被覆される。この状態では、半導体層３０の内、露出した領域は、ゲートサイドウオール４４と溝部２０に挟まれた領域である。この領域に、次の工程で第１及び第２の導電領域を形成する。
【００５０】
［工程−Ａ−８０］
即ち、ソース部４６の外側の半導体層３０に金属化合物から成る第１の導電領域５１を形成し、併せて、ドレイン部４７の外側の半導体層３０に金属化合物から成る第２の導電領域５２を形成する。参考例１においては、そのために、第１及び第２の導電領域を形成すべき半導体層３０の他方の面３０Ｂ上に金属層５０を形成した後、金属層５０を構成する元素であるコバルト（Ｃｏ）と半導体層３０を構成する元素であるＳｉとを反応させる。即ち、金属層５０はコバルト（Ｃｏ）から成り、第１及び第２の導電領域５１，５２はコバルトシリサイド（ＣｏＳｉ2）から成る。
【００５１】
具体的には、先ず、スパッタ法にて全面にコバルトから成る金属層５０を堆積させる（図５の（Ａ）参照）。金属層５０の厚さは、Ｓｉから成る半導体層３０の膜厚分のＳｉ全てを反応させるのに必要な厚さ以上の厚さとする。例えば０．１μｍの厚さのＣｏから成る金属層５０の成膜条件を以下に例示する。
使用ガス  ：  Ａｒ＝１００sccm
圧力      ：  ０．４７Ｐａ
ＤＣパワー：  ８ｋＷ
膜厚      ：  ０．１μｍ
【００５２】
次に、金属層５０を構成する元素であるＣｏと半導体層３０を構成する元素であるＳｉとを反応させて、金属化合物（具体的にはコバルトシリサイド，ＣｏＳｉ2）を生成させる。金属層５０と反応する半導体層３０の領域は、ゲートサイドウオール４４と溝部２０で挟まれた領域であり、この領域に第１及び第２の導電領域が形成される。金属層５０を構成する元素と半導体層３０を構成する元素との反応は、以下の過程にて行うことが望ましいが、条件は以下の例示に限定されるものではない。
【００５３】
先ず、半導体層３０を構成する元素（具体的にはＳｉ）と金属層５０を構成する遷移金属（具体的にはＣｏ）とが反応し、且つ、半導体層３０を構成する元素（具体的にはＳｉ）から成る酸化物（具体的にはＳｉＯ2）と金属層５０を構成する遷移金属（具体的にはＣｏ）とが反応しない温度で、金属層５０を構成する元素と半導体層３０を構成する元素とを反応させることが望ましい。尚、この処理を第１の熱処理と呼ぶ。具体的には、窒素ガス（流量：５リットル／分）中で、例えば５５０゜Ｃ×３０秒の熱処理を行う。これによって、ＣｏＳｉXが生成される。
【００５４】
次に、未反応の金属層を、例えばアンモニア過水（ＮＨ4ＯＨとＨ2Ｏ2の混合水溶液）に１０分程度浸漬することによって除去する。この未反応の金属層は、溝部２０上、ゲートサイドウオール４４上及びゲート電極部４１上に堆積した金属層である。こうして、ソース部４６の外側の半導体層３０に金属化合物から成る第１の導電領域５１が形成され、併せて、ドレイン部４７の外側の半導体層３０に金属化合物から成る第２の導電領域５２が形成される。
【００５５】
その後、アルゴンガス雰囲気中で、例えば７００゜Ｃ×３０秒の第２の熱処理を行い、ＣｏＳｉXをＣｏＳｉ2とする。尚、これらの第１及び第２の熱処理においては、第１及び第２の導電領域５１，５２を構成する金属元素（具体的にはＣｏ）と反応し難い材料（具体的にはＳｉＮ）から成る絶縁層２１が形成されているので、第１の導電領域５１や第２の導電領域５２にボイドが発生することを、確実に防止することができる。その結果、第１及び第２の導電領域５１，５２の抵抗値にばらつきが生じることがなくなり、高い信頼性を有するトランジスタ素子を作製することができる。こうして、図１に示したトランジスタ素子が作製される。
【００５６】
［工程−Ａ−９０］
次に、ＳｉＯ2から成る層間絶縁層６０を、例えば以下の条件のＣＶＤ法にて全面に堆積させる。
使用ガス：  ＴＥＯＳ＝５０sccm
温度    ：  ７２０゜Ｃ
圧力    ：  ４０Ｐａ
膜厚    ：  ０．６μｍ
【００５７】
その後、必要に応じて、第１及び第２の導電領域５１，５２の上方の層間絶縁層６０に開口部６１を形成する。層間絶縁層６０の異方性エッチングの条件を以下に例示する。
使用ガス    ：  Ｃ4Ｆ8＝５０sccm
圧力        ：  ２Ｐａ
ＲＦパワー  ：  １２００Ｗ
【００５８】
［工程−Ａ−９５］
次いで、開口部６１を含む層間絶縁層６０上に金属配線材料層６２を堆積させる。（図５の（Ｂ）参照）。尚、参考例１においては、開口部６１内には所謂ブランケットタングステンＣＶＤ法でタングステンを埋め込む。また、層間絶縁層６０上にはアルミニウム系合金から成る金属配線材料を堆積させる。尚、図５の（Ｂ）には、配線層を構成する各種の層の図示は省略した。
【００５９】
具体的には、タングステンの開口部６１内への埋め込みに先立ち、先ず、開口部６１内を含む層間絶縁層６０上に、Ｔｉから成るコンタクト層及びＴｉＮから成るバリアメタル層を、例えばスパッタ法にて形成する。尚、コンタクト層は開口部６１内に埋め込まれたタングステンと第１及び第２の導電領域５１，５２との間のコンタクト抵抗を低減する目的で形成する。また、バリアメタル層は、開口部６１内に埋め込まれたタングステンが第１及び第２の導電領域５１，５２と反応することを防止する目的で形成する。その後、ブランケットタングステンＣＶＤ法にて、全面にタングステンを堆積させ、次に、層間絶縁層６０上に堆積したタングステンをエッチバックすることによって除去する。
コンタクト層の形成条件
使用ガス：  Ａｒ＝１００sccm
温度    ：  １５０゜Ｃ
膜厚    ：  ３０ｎｍ
圧力    ：  ０．４７Ｐａ
パワー  ：  ４ｋＷ
バリアメタル層の形成条件
使用ガス：  Ｎ2／Ａｒ＝７０／４０sccm
温度    ：  １５０゜Ｃ
膜厚    ：  ７０ｎｍ
圧力    ：  ０．４７Ｐａ
パワー  ：  ５ｋＷ
ブランケットタングステンＣＶＤ法の条件
使用ガス：  ＷＦ6／Ｈ2／Ｎ2／Ａｒ＝７５／５００／３００／２２００sccm
温度    ：  ４５０゜Ｃ
圧力    ：  １．１×１０4Ｐａ
膜厚    ：  ０．４μｍ
タングステンのエッチバック条件
使用ガス  ：  ＳＦ6＝５０sccm
圧力      ：  １．３Ｐａ
ＲＦパワー：  １５０Ｗ
【００６０】
次いで、Ｔｉ層を全面にスパッタ法にて形成し、その上に例えばＡｌ−Ｓｉ（１％）から成る金属配線材料をスパッタ法にて堆積させる。尚、Ｔｉ層は、金属配線材料と層間絶縁層６０との間の密着性及び濡れ性を改善させる目的で形成される。その後、金属配線材料及びＴｉ層をエッチングする。これによって、層間絶縁層６０上に所望のパターンを有する配線が形成される。この金属配線材料とＴｉ層から成る配線と、ソース部４６やドレイン部４７とは、タングステンが埋め込まれた開口部６１（即ち、コンタクトホール）並びに第１及び第２の導電領域５１，５２を介して電気的に接続されている。
Ｔｉ層の形成条件
使用ガス：  Ａｒ＝１００sccm
温度    ：  １５０゜Ｃ
膜厚    ：  ３０ｎｍ
圧力    ：  ０．４７Ｐａ
パワー  ：  ４ｋＷ
Ａｌ−Ｓｉ金属配線材料の成膜条件
使用ガス：  Ａｒ＝４０sccm
温度    ：  ３００゜Ｃ
膜厚    ：  ０．５μｍ
圧力    ：  ０．４７Ｐａ
パワー  ：  ２２．５ｋＷ
Ａｌ−Ｓｉ／Ｔｉ層のエッチング条件
使用ガス        ：  ＢＣｌ3／Ｃｌ2＝６０／９０sccm
圧力            ：  ０．０１６Ｐａ
マイクロ波パワー：  １０００Ｗ
ＲＦパワー      ：  ５０Ｗ
【００６１】
以上の参考例１のトランジスタ素子の作製方法を纏めると、以下のとおりとなる。
（１）  第１の半導体基板１０に溝部２０を形成し、溝部２０を含む第１の半導体基板１０の表面に絶縁層２１を形成する。この工程は、半導体層３０の一方の面３０Ａに絶縁層を形成する工程に相当する。絶縁層２１は、第１及び第２の導電領域を構成する金属元素と反応し難い材料から成り、窒化珪素（ＳｉＮ）又は酸化窒化珪素（ＳｉＯＮ）を挙げることができる。
（２）  この絶縁層２１の上に第２の絶縁層２２及びポリシリコン層２３を形成し、ポリシリコン層２３を平坦化した後、ポリシリコン層２３を介して第１の半導体基板１０と第２の半導体基板１１とを貼り合わせる。その後、第１の半導体基板１０の裏面から研磨を行い、第１の半導体基板１０に形成された溝部２０の底部を露出させる。これによって、所謂ＳＯＩ構造を有する基板が作製される。
（３）  露出した第１の半導体基板１０の領域上に（半導体層３０の他方の面３０Ｂ上に相当する）、ゲート電極部４１を形成する。
（４）  露出した第１の半導体基板１０の領域に（半導体層３０に相当する）、ソース部４６及びドレイン部４７を形成し、チャネル部４５をゲート電極部４１の下に形成する。
（５）  ゲート電極部４１の側壁に絶縁材料から成るゲートサイドウオール４４を形成する。
（６）  全面に金属層５０を形成した後、金属層５０を構成する元素と半導体層３０を構成する元素とを熱処理を施すことで反応させ、次いで、未反応の金属層を除去し、更に金属層５０を構成する元素と半導体層３０を構成する元素とを反応させるために、熱処理を施す。これによって、ソース部４６の外側の半導体層３０に金属化合物から成る第１の導電領域５１が形成され、併せて、ドレイン部４７の外側の半導体層３０に金属化合物から成る第２の導電領域５２が形成される。
【００６２】
（参考例２）
参考例１においては、第１の導電領域５１及び第２の導電領域５２をコバルトシリサイドから構成した。これに対して、参考例２においては、第１の導電領域５１及び第２の導電領域５２は、主にコバルトシリサイドから成り、チタンシリサイド及びＴｉＯXを含む。また、金属層は、上からコバルト（Ｃｏ）層及びチタン（Ｔｉ）層の２層構造から成る。具体的には、参考例２は、参考例１の［工程−Ａ−８０］が相違する。以下、かかる相違点のみを説明する。
【００６３】
参考例１の［工程−Ａ−８０］の代わりに、参考例２においては、ソース部４６の外側の半導体層３０に金属化合物から成る第１の導電領域５１を形成し、併せて、ドレイン部４７の外側の半導体層３０に金属化合物から成る第２の導電領域５２を形成するために、第１及び第２の導電領域を形成すべき半導体層３０の他方の面３０Ｂ上に、下からＴｉ及びＣｏから成る金属層５０を形成した後、金属層５０を構成する元素と半導体層３０を構成する元素とを反応させる。第１及び第２の導電領域５１，５２は主にコバルトシリサイド（ＣｏＳｉ2）から成り、その他、チタンシリサイド（ＴｉＳｉ2）及びＴｉＯXが含まれる。尚、チタンは、半導体層３０の表面に存在する自然酸化膜ＳｉＯ2中の酸素原子と反応し、第１及び第２の導電領域５１，５２の表面（頂面）にはＴｉＯXが形成される。
【００６４】
具体的には、先ず、以下に例示する条件で、スパッタ法にて、全面にＴｉ層を堆積させ、更に、その上にコバルト層を堆積させる。コバルト層の厚さは、Ｓｉから成る半導体層３０の膜厚分のＳｉ全てを反応させるのに必要な厚さ以上の厚さとする。
（Ｔｉ層の成膜）
使用ガス  ：  Ａｒ＝１００sccm
圧力      ：  ０．４７Ｐａ
温度      ：  １５０゜Ｃ
ＤＣパワー：  ４ｋＷ
膜厚      ：  １０μｍ
（Ｃｏ層の成膜条件）
使用ガス  ：  Ａｒ＝１００sccm
圧力      ：  ０．４７Ｐａ
温度      ：  １５０゜Ｃ
ＤＣパワー：  ８ｋＷ
膜厚      ：  ０．１μｍ
【００６５】
次に、金属層５０を構成するＣｏ／Ｔｉと半導体層３０を構成するＳｉとを反応させて、金属化合物（具体的には、主にコバルトシリサイド、ＣｏＳｉ2、その他、チタンシリサイド、ＴｉＳｉ2及びＴｉＯX）を生成させる。この工程は、具体的には、参考例１の［工程−Ａ−８０］における第１の熱処理の工程、未反応の金属層の除去工程、及び第２の熱処理の工程と同様とすることができるので詳細な説明は省略する。
【００６６】
（参考例３）
参考例３のトランジスタ素子の構造は、基本的には図１に示した参考例１と同様である。即ち、参考例３においては、第１の導電領域５１及び第２の導電領域５２を主にコバルトシリサイドから構成する。第１の導電領域５１及び第２の導電領域５２には、その他、チタンシリサイド（ＴｉＳｉ2）及びＴｉＯXが含まれる。参考例３においても、ゲート電極部４１の側壁に絶縁材料（例えばＳｉＯ2）から成るゲートサイドウオール４４が形成されている。
【００６７】
参考例３のトランジスタ素子は、参考例１あるいは参考例２と異なり、本発明の第１の態様に係るトランジスタ素子の作製方法に類似した作製方法によって作製される。尚、ゲート電極部４１の側壁に絶縁材料から成るゲートサイドウオール４４を形成する工程を含む。
【００６８】
金属化合物（具体的には、主にコバルトシリサイド，ＣｏＳｉ2）から成る第１の導電領域５１及び第２の導電領域５２は、ソース部及びドレイン部を形成すべき半導体層の領域の外側の領域の半導体層３０の一方の面３０Ａ上に、半導体層３０を構成する元素（具体的にはＳｉ）と反応する元素を有する金属層５０（具体的にはコバルト層及びチタン層）を形成した後、熱処理を施し、金属層５０を構成する元素（具体的にはコバルト及びチタン）と半導体層３０を構成する元素（具体的にはＳｉ）とを反応させることによって形成される。
【００６９】
以下、図６〜図９を参照して、参考例３のトランジスタ素子及びその作製方法を説明する。
【００７０】
先ず、半導体層３０のソース部を形成すべき領域の外側の領域に金属化合物から成る第１の導電領域５１を形成し、併せて、半導体層３０のドレイン部を形成すべき領域の外側の領域に金属化合物から成る第２の導電領域５２を形成する。金属化合物は主にコバルトシリサイド（ＣｏＳｉ2）から構成され、その他、チタンシリサイド（ＴｉＳｉ2）及びＴｉＯXが含まれる。
【００７１】
［工程−Ｃ−１０］
そのために、先ず、参考例１の［工程−Ａ−１０］の前段と同様のプロセスで、半導体層３０の一方の面３０Ａ上（具体的には、第１の半導体基板１０の一方の面１０Ａ上）に溝部２０を形成する。
【００７２】
［工程−Ｃ−２０］
その後、溝部２０内を含む第１の半導体基板１０の一方の面１０Ａ上に、窒化珪素（ＳｉＮ）層１００及び酸化珪素（ＳｉＯ2）層１０１を、順次、ＬＰ−ＣＶＤ法及びバイアスＥＣＲ−ＣＶＤ法で堆積させ、その後、平坦化処理を行い、溝部２０内にのみ、酸化珪素層１０１及び窒化珪素層１００を残す。これによって、素子分離領域が形成される。この状態を、図６の（Ａ）に模式的な一部断面図で示す。
（窒化珪素層の成膜条件）
使用ガス：ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2＝９０／６００／１０００sccm
圧力    ：５３Ｐａ
温度    ：７００゜Ｃ
膜厚    ：５０ｎｍ
（酸化珪素層の成膜条件）
使用ガス  ：ＳｉＨ4／Ｎ2Ｏ／Ａｒ＝１４／３５／７２sccm
マイクロ波：１０００Ｗ
温度      ：４００゜Ｃ
圧力      ：０．０９３Ｐａ
膜厚      ：０．４μｍ
【００７３】
［工程−Ｃ−３０］
次に、半導体層３０の一方の面３０Ａ上（具体的には、第１の半導体基板１０の一方の面１０Ａ上）に金属層５０を形成した後、金属層５０をパターニングし、第１及び第２の導電領域を形成すべき半導体層３０の一方の面３０Ａ上に金属層５０を残した後、金属層５０を構成する元素であるＣｏ／Ｔｉと半導体層３０を構成する元素であるＳｉとを反応させる。金属層５０は参考例２と同様にＣｏ／Ｔｉから成り、第１及び第２の導電領域５１，５２は主にコバルトシリサイド（ＣｏＳｉ2）から構成され、その他、チタンシリサイド（ＴｉＳｉ2）及びＴｉＯXが含まれる。
【００７４】
具体的には、先ず、参考例２と同様の条件のスパッタ法にて半導体層３０の一方の面３０Ａの全面にチタン及びコバルトを順次を堆積させ、金属層５０を形成する（図６の（Ｂ）参照）。金属層５０を構成するＣｏ層の厚さは、Ｓｉから成る半導体層３０の膜厚分のＳｉ全てを反応させるのに必要な厚さ以上の厚さ、例えば０．１μｍとすればよい。尚、図６の（Ｂ）及び（Ｃ）には、半導体層３０を明示するために第１の半導体基板１０に荒い斜線を付した。
【００７５】
次に、Ｃｏ／Ｔｉから成る金属層５０をパターニングして、第１及び第２の導電領域を形成すべき半導体層３０の一方の面３０Ａ上に金属層５０を残す（図６の（Ｃ）参照）。尚、溝部２０上の金属層は除去してもしなくともよい。即ち、チャネル部、ソース部及びドレイン部を形成すべき半導体層の領域の上方の金属層５０を除去する。金属層５０のドライエッチング条件を以下に例示する。
使用ガス        ：  ＢＣｌ3／Ｃｌ2＝６０／９０sccm
圧力            ：  ０．０１６Ｐａ
マイクロ波パワー：  １０００Ｗ
ＲＦパワー      ：  ５０Ｗ
【００７６】
その後、金属層５０を構成するＣｏ／Ｔｉと半導体層３０を構成するＳｉとを反応させて、金属化合物（具体的には、主にコバルトシリサイド、その他、チタンシリサイド及びＴｉＯXが含まれる）を生成させる。金属層５０と反応する半導体層３０の領域は、ソース部形成予定領域と溝部２０で挟まれた領域、並びにドレイン部形成予定領域と溝部２０で挟まれた領域であり、この領域に第１及び第２の導電領域５１，５２が形成される（図６の（Ｄ）参照）。金属層５０を構成する元素と半導体層３０を構成する元素との反応は、参考例１の［工程−Ａ−８０］と同様のプロセスにて行うことができるので、詳細な説明は省略する。
【００７７】
［工程−Ｃ−４０］
その後、例えばＳｉＨ2Ｃｌ2／Ｎ2Ｏ／Ｎ2を用いたＣＶＤ法にて全面に酸化窒化珪素（ＳｉＯＮ）から成る絶縁層２１をＬＰ−ＣＶＤ法にて堆積させる。この絶縁層２１は、［工程−Ｃ−３０］にて形成された第１及び第２の導電領域５１，５２を構成する金属元素（具体的にはＣｏ）と反応し難い材料（具体的にはＳｉＯＮ）から成る。そして、この絶縁層２１は、次の工程で形成される酸化珪素（ＳｉＯ2）から成る第２の絶縁層と、第１及び第２の導電領域５１，５２が反応することを防止する機能を有する。従って、第１の導電領域５１や第２の導電領域５２にボイドが発生することを、確実に防止することができる。
（酸化窒化珪素から成る絶縁層２１の成膜条件）
使用ガス：ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2／Ｏ2＝５０／２００／２００／５０sccm
圧力    ：６００Ｐａ
温度    ：４００゜Ｃ
膜厚    ：１００ｎｍ
【００７８】
［工程−Ｃ−５０］
その後、絶縁層２１上に、例えば膜厚０．４μｍの酸化珪素（ＳｉＯ2）から成る第２の絶縁層２２を、［工程−Ｃ−２０］にて例示したと同様の条件のバイアスＥＣＲ−ＣＶＤ法にて堆積させる。
【００７９】
［工程−Ｃ−６０］
次いで、参考例１の［工程−Ａ−３０］と同様の条件で第２の絶縁層２２の上にポリシリコン層２３を形成した後、エッチバック法にてポリシリコン層２３を平坦化し（図７の（Ａ）参照）、ポリシリコン層２３の表面とシリコンから成る第２の半導体基板１１とを貼り合わせる（図７の（Ｂ）参照）。その後、参考例１の［工程−Ａ−４０］と同様にして、第１の半導体基板１０の裏面側１０Ｂから第１の半導体基板１０を研磨し、隣接する溝部２０の間にシリコン（より具体的には第１の半導体基板１０を構成していたシリコン）から成る半導体層３０を露出させる（図８の（Ａ）参照）。こうして、半導体層３０の一方の面３０Ａ上に絶縁層２１が形成され、ＳＯＩ構造を有する基板が作製される。この基板の半導体層３０には、第１及び第２の導電領域５１，５２が形成されている。尚、第１の半導体基板１０の裏面側１０Ｂから第１の半導体基板１０を研磨したとき、第１及び第２の導電領域５１，５２、並びに溝部２０の底面に存在する窒化珪素（ＳｉＮ）が研磨ストッパーとなり、半導体層３０の削り過ぎを確実に防止することができる。
【００８０】
［工程−Ｃ−７０］
以降、参考例１の［工程−Ａ−５０］〜［工程−Ａ−７０］（この状態を、図８の（Ｂ）に示す）、［工程−Ａ−９０］及び［工程−Ａ−９５］を実行し、図９に示すＳＯＩ構造を有するＭＯＳ型トランジスタを完成させる。第１の導電領域５１Ａ，５１Ｂは、絶縁層２１、窒化珪素層１００及びソース部４６によって囲まれている。一方、第２の導電領域５２Ａ，５２Ｂは、絶縁層２１、窒化珪素層１００及びドレイン部４７によって囲まれている。図９は、開口部６１を含む層間絶縁層６０上に金属配線材料層６２を堆積させた状態を示している。尚、半導体層３０に形成すべきソース部４６及びドレイン部４７の幅は、金属層５０のパターニング及びゲート電極部４１のパターニングのそれぞれに用いた露光装置における限界合わせずれ量の合計の２倍以上の幅となるように設計することが好ましい。このような幅にしないと、露光装置における合わせずれによっては、ソース部４６又はドレイン部４７を形成すべき半導体層の領域が狭くなりすぎ、最悪の場合、ソース部４６又はドレイン部４７を形成すべき半導体層の領域が無くなってしまうからである。
【００８１】
以上の参考例３のトランジスタ素子の作製方法を纏めると、以下のとおりとなる。
（１）  第１の半導体基板１０に溝部２０を形成し、溝部２０内を絶縁材料で埋め込み、素子分離領域を形成する。
（２）  第１及び第２の導電領域５１，５２を形成すべき第１の半導体基板１０（半導体層３０に相当する）の領域の上に金属層５０を形成する。即ち、第１の半導体基板１０上に金属層５０を形成した後、チャネル部、ソース部及びドレイン部を形成すべき半導体層の領域の上方の金属層を除去する。そして、金属層５０を構成する元素と半導体層３０（第１の半導体基板１０）を構成する元素とを熱処理を施すことで反応させ、次いで、未反応の金属層を除去し、更に金属層５０を構成する元素と半導体層３０を構成する元素とを反応させるために、熱処理を施す。これによって、ソース部４６を形成すべき半導体層３０の領域の外側の領域に金属化合物から成る第１の導電領域５１が形成され、併せて、ドレイン部４７を形成すべき半導体層３０の領域の外側の領域に金属化合物から成る第２の導電領域５２が形成される。
（３）  全面に絶縁層２１を形成する。この工程は、半導体層３０の一方の面３０Ａ上に絶縁層２１を形成する工程に相当する。絶縁層２１は、絶縁層は、第１及び第２の導電領域５１，５２を構成する金属元素と反応し難い材料から成り、窒化珪素（ＳｉＮ）又は酸化窒化珪素（ＳｉＯＮ）を挙げることができる。
（４）  この絶縁層２１の上に第２の絶縁層２２及びポリシリコン層２３を形成し、ポリシリコン層２３を平坦化した後、ポリシリコン層２３と第２の半導体基板１１とを貼り合わせる。その後、第１の半導体基板１０の裏面から研磨を行い、第１の半導体基板１０に形成された溝部２０の底部を露出させる。これによって、所謂ＳＯＩ構造を有する基板が作製される。
（５）  露出した第１の半導体基板１０の領域上に（半導体層３０の他方の面３０Ｂ上に相当する）、ゲート電極部４１を形成する。
（６）  露出した第１の半導体基板１０の領域に（半導体層に相当する）、ソース部４６及びドレイン部４７を形成し、チャネル部４５をゲート電極部４１の下に形成する。更に、ゲート電極部４１の側壁に絶縁材料から成るゲートサイドウオール４４を形成する。
【００８２】
（実施例１）
実施例１は、参考例３の変形であり、本発明の第１の態様に係るトランジスタ素子の作製方法に関する。尚、実施例１のトランジスタ素子の作製方法における［工程−１００］、［工程−１１０］、［工程−１２０］、［工程−１３０］、［工程−１４０］、［工程−１５０］、［工程−１６０］は、それぞれ、参考例３における［工程−Ｃ−１０］、［工程−Ｃ−２０］、［工程−Ｃ−３０］、［工程−Ｃ−４０］、［工程−Ｃ−５０］、［工程−Ｃ−６０］、［工程−Ｃ−７０］に相当する。即ち、実施例１においては、先ず、参考例３の［工程−Ｃ−１０］〜［工程−Ｃ−６０］を実行する。尚、これらの工程で得られる半導体基板等の模式的な一部断面図を、図１０及び図１１に示す。尚、図１０の（Ａ）〜（Ｄ）及び図１１の（Ａ），（Ｂ）は、図６の（Ａ）〜（Ｄ）及び図７の（Ａ），（Ｂ）に対応している。実施例１においては、参考例３と異なり、半導体層３０の厚さ方向の全てにおいて、金属層５０Ａに基づき第１の導電領域５１Ａ及び第２の導電領域５２Ａを形成する必要がない。即ち、金属層５０Ａの厚さは、参考例３よりも薄くすることができる。
【００８３】
その後、半導体層３０の第１の導電領域５１Ａ及び第２の導電領域５２Ａの上方の部分（厚さ方向の残りの部分）をシリサイド化する。具体的には、参考例３の［工程−Ｃ−３０］と略、同様の工程を実行すればよい。即ち、半導体層３０の他方の面３０Ｂ上に金属層５０Ｂを形成した後（図１２の（Ａ）参照）、金属層５０Ｂをパターニングし、第１及び第２の導電領域を形成すべき半導体層３０の他方の面３０Ｂ上に金属層５０Ｂを残した後、金属層５０Ｂを構成する元素であるＣｏ／Ｔｉと半導体層３０を構成する元素であるＳｉとを反応させる。金属層５０Ｂは参考例３と同様にＣｏ／Ｔｉから成り、第１及び第２の導電領域５１，５２は主にコバルトシリサイドから構成され、その他、チタンシリサイド及びＴｉＯXが含まれる。第１の導電領域５１Ｂ及び第２の導電領域５２Ｂが形成された状態を図１２の（Ｂ）に示す。
【００８４】
その後、参考例１の［工程−Ａ−５０］、［工程−Ａ−６０］、［工程−Ａ−７０］を実行することによって、図１３の（Ａ）に示すＳＯＩ構造を得ることができる。更に、参考例１の［工程−Ａ−９０］、［工程−Ａ−９５］を実行することによって、図１３の（Ｂ）に示すＳＯＩ構造を有するＭＯＳ型トランジスタを完成させる。実施例１においては、半導体層３０の両面から第１及び第２の導電領域５１Ａ，５１Ｂ，５２Ａ，５２Ｂを形成するので、半導体層３０の厚さ方向の全てを確実に導電領域とすることができる。尚、実施例１においては、金属層５０Ａと金属層５０Ｂとを同種の金属から構成しても、異種の金属から構成してもよい。
【００８５】
以上の実施例１のトランジスタ素子の作製方法を纏めると、以下のとおりとなる。
（１）  第１の半導体基板１０に溝部２０を形成し、溝部２０内を絶縁材料で埋め込み、素子分離領域を形成する。
（２）  第１及び第２の導電領域５１Ａ，５２Ａを形成すべき第１の半導体基板１０（半導体層３０に相当する）の領域の上に金属層５０Ａを形成する。即ち、第１の半導体基板１０上に金属層５０Ａを形成した後、チャネル部、ソース部及びドレイン部を形成すべき半導体層の領域の上方の金属層を除去する。そして、金属層５０Ａを構成する元素と半導体層３０（第１の半導体基板１０）を構成する元素とを熱処理を施すことで反応させ、次いで、未反応の金属層を除去し、更に金属層５０Ａを構成する元素と半導体層３０を構成する元素とを反応させるために、熱処理を施す。これによって、ソース部４６を形成すべき半導体層３０の領域の外側の領域に（半導体層３０の厚さ方向に）部分的に金属化合物から成る第１の導電領域５１Ａが形成され、併せて、ドレイン部４７を形成すべき半導体層３０の領域の外側の領域に（半導体層３０の厚さ方向に）部分的に金属化合物から成る第２の導電領域５２Ａが形成される。
（３）  全面に絶縁層２１を形成する。この工程は、半導体層３０の一方の面３０Ａ上に絶縁層２１を形成する工程に相当する。絶縁層２１は、絶縁層は、第１及び第２の導電領域５１，５２を構成する金属元素と反応し難い材料から成り、窒化珪素（ＳｉＮ）又は酸化窒化珪素（ＳｉＯＮ）を挙げることができる。
（４）  この絶縁層２１の上に第２の絶縁層２２及びポリシリコン層２３を形成し、ポリシリコン層２３を平坦化した後、ポリシリコン層２３と第２の半導体基板１１とを貼り合わせる。その後、第１の半導体基板１０の裏面から研磨を行い、第１の半導体基板１０に形成された溝部２０の底部を露出させる。これによって、所謂ＳＯＩ構造を有する基板が作製される。
（５）  第１及び第２の導電領域５１Ｂ，５２Ｂを形成すべき第１の半導体基板１０（半導体層３０に相当する）の領域の上に金属層５０Ｂを形成する。即ち、第１の半導体基板１０（半導体層３０の他方の面３０Ｂ上に相当する）上に金属層５０Ｂを形成した後、チャネル部、ソース部及びドレイン部を形成すべき半導体層の領域の上方の金属層を除去する。そして、金属層５０Ｂを構成する元素と半導体層３０（第１の半導体基板１０）を構成する元素とを熱処理を施すことで反応させ、次いで、未反応の金属層５０Ｂを除去し、更に金属層５０Ｂを構成する元素と半導体層３０を構成する元素とを反応させるために、熱処理を施す。これによって、ソース部４６を形成すべき半導体層３０の領域の外側の領域の厚さ方向の残りの部分に金属化合物から成る第１の導電領域５１Ｂが形成され、併せて、ドレイン部４７を形成すべき半導体層３０の領域の外側の領域の厚さ方向の残りの部分に金属化合物から成る第２の導電領域５２Ｂが形成される。
（６）  露出した第１の半導体基板１０の領域上に（半導体層３０の他方の面３０Ｂ上に相当する）、ゲート電極部４１を形成する。
（７）  露出した第１の半導体基板１０の領域に（半導体層３０に相当し、第１の導電領域５１Ａ，５１Ｂとゲート電極部４１で挟まれた半導体層の領域に）、ソース部４６及びドレイン部４７を形成し、チャネル部４５をゲート電極部４１の下に形成する。更に、ゲート電極部４１の側壁に絶縁材料から成るゲートサイドウオール４４を形成する。
【００８６】
（実施例２）
実施例２も、参考例３の変形であり、本発明の第２の態様に係るトランジスタ素子の作製方法に関する。即ち、実施例２においては、先ず、参考例３の［工程−Ｃ−１０］〜［工程−Ｃ−６０］を実行する。但し、実施例２においても、参考例３と異なり、半導体層３０の厚さ方向の全てにおいて、金属層５０Ａに基づき第１の導電領域５１Ａ及び第２の導電領域５２Ａを形成する必要がない。即ち、金属層５０Ａの厚さは、参考例３よりも薄くすることができる。こうして、図１４の（Ａ）に示す構造を得ることができる。
【００８７】
実施例１においては、その後、半導体層３０の第１の導電領域５１Ａ及び第２の導電領域５２Ａの上方の部分（厚さ方向の残りの部分）をシリサイド化した。一方、実施例２においては、その後、参考例１の［工程−Ａ−５０］、［工程−Ａ−６０］、［工程−Ａ−７０］を実行することによって、図１４の（Ｂ）に示すＳＯＩ構造を得ることができる。
【００８８】
その後、半導体層３０の第１の導電領域５１Ａ及び第２の導電領域５２Ａの上方の部分（厚さ方向の残りの部分）をシリサイド化する。具体的には、参考例３の［工程−Ｃ−３０］と略、同様の工程を実行すればよい。即ち、半導体層３０上に全面に金属層５０Ｂを形成した後（図１５の（Ａ）参照）、金属層５０Ｂを構成する元素であるＣｏ／Ｔｉと半導体層３０を構成する元素であるＳｉとを反応させる。金属層５０Ｂは参考例３と同様にＣｏ／Ｔｉから成り、第１及び第２の導電領域５１，５２は主にコバルトシリサイドから構成され、その他、チタンシリサイド及びＴｉＯXが含まれる。第１の導電領域５１Ｂ及び第２の導電領域５２Ｂが形成された状態を図１５の（Ｂ）に示す。
【００８９】
その後、更に、参考例１の［工程−Ａ−９０］、［工程−Ａ−９５］を実行することによって、図１３の（Ｂ）に示したと同様のＳＯＩ構造を有するＭＯＳ型トランジスタを完成させる。実施例２においても、半導体層３０の両面から第１及び第２の導電領域５１Ａ，５１Ｂ，５２Ａ，５２Ｂを形成するので、半導体層３０の厚さ方向の全てを確実に導電領域とすることができる。尚、実施例２においても、金属層５０Ａと金属層５０Ｂとを同種の金属から構成しても、異種の金属から構成してもよい。
【００９０】
以上の実施例２のトランジスタ素子の作製方法を纏めると、以下のとおりとなる。
（１）  第１の半導体基板１０に溝部２０を形成し、溝部２０内を絶縁材料で埋め込み、素子分離領域を形成する。
（２）  第１及び第２の導電領域５１Ａ，５２Ａを形成すべき第１の半導体基板１０（半導体層３０に相当する）の領域の上に金属層５０Ａを形成する。即ち、第１の半導体基板１０上に金属層５０Ａを形成した後、チャネル部、ソース部及びドレイン部を形成すべき半導体層の領域の上方の金属層を除去する。そして、金属層５０Ａを構成する元素と半導体層３０（第１の半導体基板１０）を構成する元素とを熱処理を施すことで反応させ、次いで、未反応の金属層を除去し、更に金属層５０Ａを構成する元素と半導体層３０を構成する元素とを反応させるために、熱処理を施す。これによって、ソース部４６を形成すべき半導体層３０の領域の外側の領域に（半導体層３０の厚さ方向に）部分的に金属化合物から成る第１の導電領域５１Ａが形成され、併せて、ドレイン部４７を形成すべき半導体層３０の領域の外側の領域に（半導体層３０の厚さ方向に）部分的に金属化合物から成る第２の導電領域５２Ａが形成される。
（３）  全面に絶縁層２１を形成する。この工程は、半導体層３０の一方の面３０Ａ上に絶縁層２１を形成する工程に相当する。絶縁層２１は、絶縁層は、第１及び第２の導電領域５１，５２を構成する金属元素と反応し難い材料から成り、窒化珪素（ＳｉＮ）又は酸化窒化珪素（ＳｉＯＮ）を挙げることができる。
（４）  この絶縁層２１の上に第２の絶縁層２２及びポリシリコン層２３を形成し、ポリシリコン層２３を平坦化した後、ポリシリコン層２３と第２の半導体基板１１とを貼り合わせる。その後、第１の半導体基板１０の裏面から研磨を行い、第１の半導体基板１０に形成された溝部２０の底部を露出させる。これによって、所謂ＳＯＩ構造を有する基板が作製される。
（５）  露出した第１の半導体基板１０の領域上に（半導体層３０の他方の面３０Ｂ上に相当する）、ゲート電極部４１を形成する。
（６）  露出した第１の半導体基板１０の領域に（半導体層３０に相当する）、ソース部４６及びドレイン部４７を形成し、チャネル部４５をゲート電極部４１の下に形成する。更に、ゲート電極部４１の側壁に絶縁材料から成るゲートサイドウオール４４を形成する。
（７）  全面に金属層５０Ｂを形成した後、金属層５０Ｂを構成する元素と半導体層３０を構成する元素とを熱処理を施すことで反応させ、次いで、未反応の金属層を除去し、更に金属層５０Ｂを構成する元素と半導体層３０を構成する元素とを反応させるために、熱処理を施す。これによって、ソース部４６の外側の半導体層の領域の厚さ方向の残りの部分に金属化合物から成る第１の導電領域５１Ｂが形成され、併せて、ドレイン部４７の外側の半導体層の領域の厚さ方向の残りの部分に金属化合物から成る第２の導電領域５２Ｂが形成される。
【００９１】
（実施例３）
実施例３は実施例１の変形である。実施例３においては、参考例１の［工程−Ａ−８０］の代わりに、以下に例示する選択タングステンＣＶＤ法を実行し、半導体層３０をタングステンから成る金属層に置換する。これによって、金属から成る第１の導電領域がソース部の外側の半導体層に形成され、金属から成る第２の導電領域がドレイン部の外側の半導体層に形成される。
使用ガス：  ＷＦ6／Ｈ2／ＳｉＨ4＝１０／５００／１０sccm
温度    ：  ２６０゜Ｃ
圧力    ：  ２６．６Ｐａ
【００９２】
尚、選択タングステンＣＶＤ法を実行し、半導体層３０をタングステンから成る金属層に置換する操作は、参考例３の［工程−Ｃ−３０］、実施例１や実施例２における２回の［工程−１２０］に相当する工程に適用することもできる。
【００９３】
以上、本発明を好ましい実施例や参考例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例や参考例にて説明した各種条件は例示であり、適宜変更することができる。
【００９４】
図１６の（Ａ）に模式的な一部断面図を示すように、チャネル部４５が形成された半導体層３０の厚さを、ソース部４６及びドレイン部４７が形成された半導体層３０の厚さよりも薄くしてもよい。これによって、半導体層３０を薄くしても、コンタクトホールの形成時、導電領域がドライエッチングによって消失することを防止することができ、コンタクト抵抗の増加を防止することができる。このような構造を作製するためには、参考例１の［工程−Ａ−１０］と同様に、先ず、第１の半導体基板１０の一方の面１０Ａに溝部２０を形成し（図１６の（Ｂ）参照）、次に、再び第１の半導体基板１０の一方の面１０Ａにレジストを塗布・乾燥した後、フォトリソグラフィ技術を用いてレジストをパターニングする。次いで、このパターニングされたレジストをマスクとして第１の半導体基板１０をエッチングし、チャネル部形成予定領域の半導体層３０に凹部を形成する（図１６の（Ｃ）参照）。エッチングの条件は、溝部の形成条件と同様とすることができる。これによって、最終的には凹部の上方（図１６の（Ｃ）においては凹部の下方）にチャネル部４５が形成されるが、チャネル部４５が形成された半導体層３０の厚さを、ソース部４６及びドレイン部４７が形成された半導体層３０の厚さよりも薄くすることができる。
【００９５】
実施例においては、トランジスタ素子として専らＭＯＳ型トランジスタを例にとり説明したが、その他のトランジスタ素子として、バイポーラ型トランジスタ、ＴＦＴ、ＣＣＤを挙げることができる。金属層を構成する遷移金属として、コバルトの他にも、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｃｕ、Ｚｒ、Ｈｆを挙げることができる。金属化合物としては、シリサイド以外にも、ＴｉＷ、ＴｉＮ、ＴｉＢ、ＷＢを例示することができる。一方、金属層を構成する貴金属としては、Ｐｔ、Ａｕを挙げることができる。第２の絶縁層は、ＳｉＯ2以外にも、ＢＰＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ等の公知の絶縁材料、あるいはこれらの絶縁層を積層したものから構成することができる。配線層の構造も例示であり、適宜変更することができる。ゲートサイドウオール４４は、場合によっては設けなくともよい。
【００９６】
【発明の効果】
第１及び第２の導電領域を構成する金属元素と反応し難い材料から成る絶縁層が形成されているので、形成された第１及び第２の導電領域にボイドが発生することを効果的に抑制することができる。
【００９７】
しかも、本発明のトランジスタ素子においては、ソース部及びドレイン部の外側に第１及び第２の導電領域が形成されているので、トランジスタ素子がオン状態で、正孔若しくは電子が半導体層中を移動するとき、正孔若しくは電子が移動する領域におけるシリコン原子はイオン化されるが、チャネル部からソース部及びドレイン部を介して第１及び第２の導電領域に吸収され、チャネル部に堆積することがない。その結果、ソース部／ドレイン部間の耐圧劣化が発生するという問題を回避することができる。また、第１及び第２の導電領域が形成されているので、たとえ半導体層を薄くしても、ソース部及びドレイン部のシート抵抗を、従来のトランジスタ素子と比較して、２桁〜４桁低減することができ、トランジスタ素子の応答速度の向上を図ることができる。
【００９８】
従来、設計ルールが許す限りソース・ドレイン部を出来るだけ大きくし、ソース・ドレイン部の抵抗値を低く保つ。チタンシリサイドを形成する場合には、ソース・ドレイン部を細線効果が生じない程度の大きさとする必要がある。然るに、コバルトシリサイドを用いる場合、細線効果の問題を回避することができるので、ソース・ドレイン部の大きさを小さくすることができ、その結果、ソース・ドレイン部の抵抗値の低減やＭＯＳトランジスタの駆動能力の向上を図ることができる。
【図面の簡単な説明】
【図１】  参考例１のトランジスタ素子の模式的な一部断面図である。
【図２】  参考例１のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図３】  図２に引き続き、参考例１のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図４】  図３に引き続き、参考例１のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図５】  図４に引き続き、参考例１のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図６】  参考例３のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図７】  図６に引き続き、参考例３のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図８】  図７に引き続き、参考例３のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図９】  図８に引き続き、参考例３のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図１０】  実施例１のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図１１】  図１０に引き続き、実施例１のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図１２】  図１１に引き続き、実施例１のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図１３】  図１２に引き続き、実施例１のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図１４】  実施例２のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図１５】  図１４に引き続き、実施例２のトランジスタ素子の作製方法を説明するための、各工程における半導体基板等の模式的な一部断面図である。
【図１６】  参考例１のトランジスタ素子の変形例の模式的な一部断面図である。
【図１７】  従来のＳＯＩ技術を用いたＭＯＳ型トランジスタの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【図１８】  図１７に引き続き、従来のＳＯＩ技術を用いたＭＯＳ型トランジスタの作製方法を説明するための半導体基板等の模式的な一部断面図である。
【符号の説明】
１０，１１・・・シリコン半導体基板、２０・・・溝部、２１，２１Ａ・・・絶縁層、２２，２２Ａ・・・第２の絶縁層、２３・・・ポリシリコン層、３０・・・半導体層、４０・・・ゲート酸化膜、４１・・・ゲート電極部、４２・・・ポリシリコン膜、４３・・・ＷＳｉ2層、４４・・・ゲートサイドウオール、４５・・・チャネル部、４６・・・ソース部、４７・・・ドレイン部、５０，５０Ａ，５０Ｂ・・・金属層、５１，５１Ａ，５１Ｂ，５２，５２Ａ，５２Ｂ・・・導電領域、６０・・・層間絶縁層、６１・・・開口部、６２・・・金属配線材料層、１２０・・・素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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