(57)【特許請求の範囲】
【請求項１】
入力電圧と抵抗接続端子の電圧とを入力し、前記抵抗接続端子の電圧が前記入力電圧と同電位になるように電流制御信号を出力する制御手段と、
前記電流制御信号に基づいて第１の定電流を流す電流源用の第１のトランジスタを有し、前記第１のトランジスタが、第１電源ノードと前記抵抗接続端子との間に接続された第１の電流経路と、
前記抵抗接続端子と第２電源ノードとの間に接続され、所定の抵抗値によって基準電流を流す基準抵抗と、
前記電流制御信号に基づいて前記第１の定電流に対応した第２の定電流を流す電流源用の第２のトランジスタと、前記第２の定電流を導通／遮断する第２のスイッチ手段とを有し、前記第２のトランジスタ及び前記第２のスイッチ手段が、前記第１の電流経路に対して並列に接続された１つ又は複数の第２の電流経路と、
前記電流制御信号に基づいて前記第１の定電流に対応した第３の定電流を流す電流源用の第３のトランジスタと、前記第３の定電流を導通／遮断する第３のスイッチ手段とを有し、前記第３のトランジスタ及び前記第３のスイッチ手段が、前記第１電源ノードと駆動電流を出力する出力端子との間に直列に接続された第３の電流経路と、
前記電流制御信号に基づいて前記第２の定電流に対応した第４の定電流を流す電流源用の第４のトランジスタと、前記第４の定電流を導通／遮断する第４のスイッチ手段とを有し、前記第４のトランジスタ及び前記第４のスイッチ手段が、前記第３の電流経路に対して並列に接続された１つ又は複数の第４の電流経路と、
前記第２のスイッチ手段のオン／オフ状態を切替える第１の切替え信号と、前記第３のスイッチ手段のオン／オフ状態を切替えるデータ制御信号とに応じて、前記第４のスイッチ手段のオン／オフ状態を切替える第２の切替え信号を出力する切替え信号生成回路と、
を備えたことを特徴とする電流駆動型表示装置の駆動回路。
【請求項２】
前記制御手段は、演算増幅器で構成されていることを特徴とする請求項１記載の電流駆動型表示装置の駆動回路。
【請求項３】
前記第２及び第４のスイッチ手段は、外部から入力される前記第１の切替え信号に応じてオン／オフ状態の切替えが行われることを特徴とする請求項１又は２記載の電流駆動型表示装置の駆動回路。
【請求項４】
請求項１又は２記載の電流駆動型表示装置の駆動回路において、
前記基準抵抗又は前記入力電圧の変更時において該基準抵抗を流れる前記基準電流を検出し、この検出結果に対応して前記第１の切替え信号を発生する電流検出回路、を設けたことを特徴とする電流駆動型表示装置の駆動回路。
【請求項５】
前記出力端子には、発光素子が接続されることを特徴とする請求項１〜４のいずれか１項に記載の電流駆動型表示装置の駆動回路。
【請求項６】
前記出力端子には、前記データ制御信号に基づき前記第３のスイッチ手段に対して相補的にオン／オフ動作する第５のスイッチ手段を介して、前記第２電源ノードが接続されると共に、発光素子が接続されることを特徴とする請求項１〜４のいずれか１項に記載の電流駆動型表示装置の駆動回路。
【請求項７】
前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項５又は６記載の電流駆動型表示装置の駆動回路。
【請求項８】
前記トランジスタ及び前記スイッチ手段は、ＭＯＳトランジスタで構成されていることを特徴とする請求項１〜７のいずれか１項に記載の電流駆動型表示装置の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流が供給されることによって発光する有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）や発光ダイオード（以下「ＬＥＤ」という。）等を使用した電流駆動型表示装置の駆動回路、特に駆動電流のばらつきを抑えるための駆動回路に関するものである。
【０００２】
【従来の技術】
図２は、有機ＥＬ素子を使用した従来の電流駆動型表示装置の概略を示す回路図である。
この表示装置は、表示パネル１と、この表示パネル１のデータ線側を駆動するデータ線駆動回路１０と、走査線側を駆動する走査線駆動回路２０と、制御回路３０とで、主に構成されている。
【０００３】
表示パネル１は、複数本のデータ線ＳＥＧ１，ＳＥＧ２，…と、これと直交する複数本の走査線ＣＯＭ１，ＣＯＭ２，…とを有し、これらのデータ線ＳＥＧ１，ＳＥＧ２，…及び走査線ＣＯＭ１，ＣＯＭ２，…の交差箇所に、有機ＥＬ素子ＥＬ１１〜ＥＬ２２，…がそれぞれ接続されている。
【０００４】
データ線駆動回路１０は、制御電圧である入力電圧ＶＥＬを入力し、複数の出力端子１３−１，１３−２，…から一定の駆動電流を出力し、各データ線ＳＥＧ１，ＳＥＧ２，…に供給する回路である。
【０００５】
有機ＥＬ素子を使用した表示装置は、電流駆動の表示装置であり、この表示品質を保つために、駆動用ドライバ集積回路（以下「ドライバＩＣ」という。）を構成するデータ線駆動回路１０及び走査線駆動回路２０の内、特に、データ線駆動回路１０には、出力電流である駆動電流の定電流特性と、出力端子１３−１，１３−２，…間の駆動電流値の端子間ばらつきが小さいことが要求される。有機ＥＬ表示装置は、電流駆動の表示装置のため、表示パネル１の大きな配線抵抗の影響、又、オン（ここでは電流が流れる状態をいう。）する表示ピクセル（画素）の数の差による電流差の影響、特に大電流が流れる表示パネル１の陰極側である走査線側の電圧レベルが大きく変動し、駆動電流の定電流特性が悪いと表示に影響する。又、ＥＬ素子自体に掛かる電圧の温度依存性も大きく、表示パネル１の陽極側であるデータ線側の電位が大きく変動しても、電流値が変化しないような駆動電流の定電流特性を必要とする。さらに、ドライバＩＣ間の出力間電流ばらつきは、そのまま表示品質に影響する。
【０００６】
このような要求を満たすために、データ線駆動回路１０は、基準となる定電流を発生する定電流回路１１と、その発生した定電流を出力する出力回路１２とで構成されている。
【０００７】
定電流回路１１は、演算増幅器（以下「オペアンプ」という。）１１ａを有している。オペアンプ１１ａは、この反転入力端子に入力電圧ＶＥＬが入力され、非反転入力端子が抵抗接続端子１１ｄに接続され、出力端子から電流制御信号を出力する回路である。オペアンプ１１ａの出力端子には、電流電源用のＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１１ｂのゲートが接続され、このソースがデータ線用電源電位Ｖｓ（例えば、２０Ｖ）が接続されている。ＰＭＯＳ１１ｂは、抵抗接続端子１１ｄに流れる基準電流Ｉｒを制御する機能を有し、このドレインが、ＰＭＯＳ１１ｃを介して抵抗接続端子１１ｄに接続されている。ＰＭＯＳ１１ｃは、ゲートが接地電位ＧＮＤに接続されて常時オン状態になっており、出力回路１２側のスイッチ用トランジスタと条件を合わせるために設けられている。抵抗接続端子１１ｄは、外付けの基準抵抗１１ｅを介して接地電位ＧＮＤに接続されている。
【０００８】
出力回路１２は、出力端子１３−１，１３−２，…へ定電流を流すための電流源となるＰＭＯＳ１２ａ−１，１２ａ−２，…を有している。ＰＭＯＳ１２ａ−１，１２ａ−２，…は、ＰＭＯＳ１１ｂと同じ大きさのトランジスタであり、これらのゲートがオペアンプ１１ａの出力端子に接続され、ソースが電源電位Ｖｓに接続されている。各ＰＭＯＳ１２ａ−１，１２ａ−２，…のドレインは、スイッチ用の各ＰＭＯＳ１２ｂ−１，１２ｂ−２，…を介して、出力端子１３−１，１３−２，…にそれぞれ接続されている。各ＰＭＯＳ１２ｂ−１，１２ｂ−２，…は、ゲートに与えられる表示データ用の制御信号Ｄ１，Ｄ２，…により、オン／オフ動作する。
【０００９】
各出力端子１３−１，１３−２，…は、スイッチ用のＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１４−１，１４−２，…を介して、接地電位ＧＮＤに接続されている。各ＮＭＯＳ１４−１，１４−２，…は、ゲートに与えられる制御信号Ｄ１，Ｄ２，…によりオン／オフ動作し、ＰＭＯＳ１２ｂ−１，１２ｂ−２，…がオン状態のときにはオフ状態となり、ＰＭＯＳ１２ｂ−１，１２ｂ−２，…がオフ状態のときにはオン状態になって、出力端子１３−１，１３−２，…を接地電位ＧＮＤに接続する機能を有している。
【００１０】
走査線駆動回路２０は、表示データを切替えるためのアドレス用の制御信号Ｃ１，Ｃ２，…に基づき、各走査線ＣＯＭ１，ＣＯＭ２，…を接地電位ＧＮＤ又は走査線用電源電位Ｖｃ（例えば、２０Ｖ）に切替え接続する回路であり、各走査線ＣＯＭ１，ＣＯＭ２，…に接続されたＰＭＯＳ及びＮＭＯＳからなるＣＭＯＳ出力回路で構成されている。即ち、走査線ＣＯＭ１のノードＮ２１には、ＰＭＯＳ２１ａを介して電源電位Ｖｃが接続されると共に、ＮＭＯＳ２１ｂを介して接地電位ＧＮＤに接続されている。これらのＰＭＯＳ２１及びＮＭＯＳ２１ｂのゲートには、制御信号Ｃ１が入力される。走査線ＣＯＭ２のノードＮ２２には、ＰＭＯＳ２２ａを介して電源電位Ｖｃが接続されると共に、ＮＭＯＳ２２ｂを介して接地電位ＧＮＤが接続され、これらのＰＭＯＳ２２ａ及びＮＭＯＳ２２ｂのゲートに制御信号Ｃ２が入力される。以下同様に、他の走査線にも、ＰＭＯＳ及びＮＭＯＳからなるＣＭＯＳ出力回路が接続されている。
【００１１】
制御回路３０は、ＰＭＯＳ１２ｂ−１，１２ｂ−２，…及びＮＭＯＳ１４−１，１４−２，…を切替えるための制御信号Ｄ１，Ｄ２，…や、ＰＭＯＳ２１ａ，２２ａ，…及びＮＭＯＳ２１ｂ，２２ｂ，…を切替えるための制御信号Ｃ１，Ｃ２，…を出力したり、あるいはオペアンプ１１ａに与える入力電圧ＶＥＬ等を出力する回路である。
【００１２】
以上のように構成される図２の表示装置の動作を説明する。
まず、表示装置の全体の動作を説明する。
データ線駆動回路１０において、入力電圧ＶＥＬと基準抵抗１１ｅにより、表示パネル１に流れる電流が制御される。例えば、制御信号Ｄ１が“Ｌ”レベルのとき、ＰＭＯＳ１２ｂ−１がオン状態、ＮＭＯＳ１４−１がオフ状態になる。電流源用のＰＭＯＳ１２ａ−１から出力された一定の駆動電流は、オン状態のＰＭＯＳ１２ｂ−１を通して出力端子１３−１から出力され、表示パネル１のデータ線ＳＥＧ１へ送られる。
【００１３】
走査線駆動回路２０において、例えば、制御信号Ｃ１が“Ｈ”レベルのとき、ＰＭＯＳ２１ａがオフ状態、ＮＭＯＳ２１ｂがオン状態になる。ＮＭＯＳ２１ｂがオン状態になると、出力端子１３−１から出力された一定の駆動電流は、ＥＬ素子ＥＬ１１→走査線ＣＯＭ１→ノードＮ２１→ＮＭＯＳ２１ｂ→接地電位ＧＮＤへ流れる。ＥＬ素子ＥＬ１１に電流が流れると、このＥＬ素子ＥＬ１１が発光する。
【００１４】
制御信号Ｃ１が“Ｌ”レベルのときには、ＰＭＯＳ２１ａがオン状態、ＮＭＯＳ２１ｂがオフ状態になる。このとき、ＥＬ素子ＥＬ１１のアノードとカソード間に電位差が生じないので、このＥＬ素子ＥＬ１１に電流が流れず、発光しない。又、制御信号Ｄ１が“Ｈ”レベルのとき、ＰＭＯＳ１２ｂ−１がオフ状態、ＮＭＯＳ１４−１がオン状態になる。この状態でＰＭＯＳ２１ａがオン状態のとき、ＥＬ素子ＥＬ１１のアノードが接地電位ＧＮＤ、カソードが電源電位Ｖｃになって逆方向にバイアスされるので、このＥＬ素子ＥＬ１１に電流が流れず、発光しない。
【００１５】
次に、データ線駆動回路１０の詳細な動作を説明する。
定電流回路１１は、基準抵抗１１ｅに加わる電圧が入力電圧ＶＥＬと同電位になるように動作する。即ち、基準抵抗１１ｅに加わる電圧が入力電圧ＶＥＬより低い場合は、オペアンプ１１ａの出力電圧が低下し、ＰＭＯＳ１１ｂの駆動能力が大きくなり、抵抗接続端子１１ｄの電圧が高くなる。逆に、抵抗接続端子１１ｄの電圧が入力電圧ＶＥＬより高い場合は、ＰＭＯＳ１１ｂの駆動能力も小さくなり、該抵抗接続端子１１ｄの電圧が低くなる。この結果、ＰＭＯＳ１１ｂから基準抵抗１１ｅの経路に流れる基準電流Ｉｒは、該基準抵抗１１ｅの抵抗値をＲとすると、Ｉｒ＝ＶＥＬ／Ｒで決定される。
【００１６】
オペアンプ１１ａの出力端子に接続された出力回路１２内のＰＭＯＳ１２ａ−１，１２ａ−２，…は、ＰＭＯＳ１１ｂと同じ大きさのトランジスタであるため、該ＰＭＯＳ１１ｂに基準電流Ｉｒ＝ＶＥＬ／Ｒが流れるとき、このＰＭＯＳ１１ｂと同条件にあるＰＭＯＳ１２ａ−１，１２ａ−２，…にも、基準電流Ｉｒと同じ電流が流れる。制御信号Ｄ１，Ｄ２，…が“Ｌ”レベルのときには、ＰＭＯＳ１２ｂ−１，１２ｂ−２，…がオン状態になるので、基準電流Ｉｒに相当する一定の駆動電流が出力端子１３−１，１３−２，…から出力される。
【００１７】
このように、従来のデータ線駆動回路１０では、入力電圧ＶＥＬと基準抵抗１１ｅにより、表示パネル１に流れる電流を制御している。このデータ線駆動回路１０は、ＰＭＯＳ１１ｂ，１２ａ−１，１２ａ−２，…が全て同じトランジスタ特性をもっていることを前提にしている。しかし、ＩＣチップ内のトランジスタが全て同一のトランジスタ特性を示すわけでもなく、ＰＭＯＳ１１ｂ，１２ａ−１，１２ａ−２，…の閾値電圧Ｖｔｐ等に製造ばらつきが絡み、このときの出力端子１３−１，１３−２，…の出力電流が、次式のようになる。
Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｐ±ΔＶｔｐ）2 
但し、Ｉｄｓ；ＰＭＯＳのドレイン・ソース間電流
β；トランジスタゲイン
ΔＶｔｐ；ＰＭＯＳの閾値電圧Ｖｔｐのばらつき
ＰＭＯＳのドレイン・ソース間電流Ｉｄｓのばらつき幅は、ΔＶｔｐの影響が大きく、この電流Ｉｄｓのばらつきを小さくするためには、ゲート・ソース間電圧Ｖｇｓを大きくすることが１つの対策となる。
【００１８】
図４は、ＰＭＯＳのトランジスタ特性を示す図であり、横軸にドレイン・ソース間電圧Ｖｄｓ、縦軸にドレイン・ソース間電流Ｉｄｓがとられている。ドレイン・ソース間電圧Ｖｄｓの立上がり近辺の領域は、非直線性領域（比飽和領域）であり、該ドレイン・ソース間電圧Ｖｄｓが大きくなると、直線性領域（飽和領域）へ移行する。
【００１９】
ソース・ドレイン間の電流Ｉｄｓのばらつきを小さくするために、ゲート・ソース間電圧Ｖｇｓを大きくすることが１つの対策であるが、しかし、ゲート・ソース間電圧を上げることは、ＰＭＯＳの定電流領域である直線性領域の開始する電圧を上げることなる。図４のトランジスタ特性でいえば、ゲート・ソース間電圧Ｖｇｓが上がれば、定電流特性を示すドレイン・ソース間電圧Ｖｄｓも大きくなる。定電流領域を表示パネル１の表示電圧とする場合は、ドレイン・ソース間電圧Ｖｄｓの上昇が、出力回路１２の消費電力（Ｉｄｓ×Ｖｄｓ）を大きくすることになり、ＩＣ内で発熱の問題を起こし、ゲート・ソース間電圧Ｖｇｓを上げてばらつき対策とすることには制約がある。
出力電流のばらつきを減らすために、図３のようなデータ線駆動回路も提案されている。
【００２０】
図３は、従来の他のデータ線駆動回路を示す回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
このデータ線駆動回路では、ＰＭＯＳ１１ｂ，１２ｂ−１，１２ｂ−２，…と電源電位Ｖｓとの間に、抵抗１５−０，１５−１，１５−２，…を接続し、電流ばらつきを減らすようにしている。
【００２１】
例えば、出力端子１３−１の経路において、ＰＭＯＳ１２ｂ−１の閾値電圧ＶｔｐのばらつきΔＶｔｐが、基準のＰＭＯＳ１１ｂより＋側に振れると、この出力端子１３−１のビットだけ出力電流が減少する。出力電流が減ると、抵抗１５−１に加わる電圧も減少し（Ｒ×ΔＩ）（但し、Ｒ；抵抗１５−１の抵抗値、ΔＩ；出力端子１３−１の電流減少分）、この減少した分だけ出力電流を決定するＰＭＯＳ１２ｂ−１のゲート・ソース間電圧Ｖｇｓが上がったように働き、ばらつきを抑える効果がある。しかし、これらも限定的なものであり、出力電流が少なくて済むような構造の表示パネル１では、ゲート・ソース間電圧Ｖｇｓが低くなり、閾値電圧Ｖｔｐのばらつきの影響が大きくでる分を補正しきれない。
【００２２】
【発明が解決しようとする課題】
上述したように、従来の回路構成では、出力電流規格に幅がある場合、図２の回路構成のように、出力電流の大きいところでは定電流特性が始まる出力電圧（ドレイン・ソース間電圧Ｖｄｓ）が大きくなって出力回路１２の消費電力が増える。又、図３の回路構成のように、出力電流の小さいところではゲート・ソース間電圧Ｖｇｓが低くなり、ばらつきが大きくなる等の制約が大きかった。よって、各データ線ＳＥＧ１，ＳＥＧ２，…に供給される電流値は、互いに等しい一定値にはならず、互いにばらついてしまうことになる。結果として、ＥＬ素子ＥＬ１１，…の発光量がデータ線ＳＥＧ１，ＳＥＧ２，…毎にばらついてしまうという課題があった。
【００２３】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、電流駆動型表示装置の駆動回路において、入力電圧と抵抗接続端子の電圧とを入力し、前記抵抗接続端子の電圧が前記入力電圧と同電位になるように電流制御信号を出力する制御手段と、第１の電流経路と、基準抵抗と、第２、第３、第４の電流経路と、切替え信号生成回路とを備えている。
【００２４】
前記第１の電流経路は、前記電流制御信号に基づいて第１の定電流を流す電流源用の第１のトランジスタを有し、前記第１のトランジスタが、第１電源ノードと前記抵抗接続端子との間に接続された経路である。前記基準抵抗は、前記抵抗接続端子と第２電源ノードとの間に接続され、所定の抵抗値によって基準電流を流す抵抗である。前記第２の電流経路は、前記電流制御信号に基づいて前記第１の定電流に対応した第２の定電流を流す電流源用の第２のトランジスタと、前記第２の定電流を導通／遮断する第２のスイッチ手段とを有し、前記第２のトランジスタ及び前記第２のスイッチ手段が、前記第１の電流経路に対して並列に接続された１つ又は複数の経路である。
【００２５】
前記第３の電流経路は、前記電流制御信号に基づいて前記第１の定電流に対応した第３の定電流を流す電流源用の第３のトランジスタと、前記第３の定電流を導通／遮断する第３のスイッチ手段とを有し、前記第３のトランジスタ及び前記第３のスイッチ手段が、前記第１電源ノードと駆動電流を出力する出力端子との間に直列に接続された経路である。前記第４の電流経路は、前記電流制御信号に基づいて前記第２の定電流に対応した第４の定電流を流す電流源用の第４のトランジスタと、前記第４の定電流を導通／遮断する第４のスイッチ手段とを有し、前記第４のトランジスタ及び前記第４のスイッチ手段が、前記第３の電流経路に対して並列に接続された１つ又は複数の経路である。
【００２６】
又、前記切替え信号生成回路は、前記第２のスイッチ手段のオン／オフ状態を切替える第１の切替え信号と、前記第３のスイッチ手段のオン／オフ状態を切替えるデータ制御信号とに応じて、前記第４のスイッチ手段のオン／オフ状態を切替える第２の切替え信号を出力する回路である。
【００２７】
このような構成を採用したことにより、入力電圧と抵抗接続端子の電圧とが、制御手段に入力されると、該抵抗接続端子の電圧が、入力電圧と同電位になるように制御手段から電流制御信号が出力され、電流源用の第１、第２、第３及び第４のトランジスタに与えられる。第３の電流経路において、データ制御信号によって第３のスイッチ手段が導通状態になると、第１のトランジスタに流れる第１の定電流に対応した第３の定電流が、第３のトランジスタに流れる。第２の電流経路において、第１の切替え信号により第２のスイッチ手段が導通状態になると、第１のトランジスタに流れる第１の定電流に対応した第２の定電流が、第２のトランジスタに流れる。
【００２８】
この第２の電流経路の第２の定電流は、第１の電流経路の第１の定電流に加算され、この加算された電流が、抵抗接続端子に接続された基準抵抗へ流れる。これに対応して第４の電流経路において、第２の切替え信号により第４のスイッチ手段が導通し、第２のトランジスタに流れる第２の定電流に対応した第４の定電流が、第４のトランジスタに流れる。この第４の電流経路の第４の定電流は、第３の電流経路の第３の定電流に加算され、この加算された電流が出力端子から出力される。
【００２９】
要求される駆動電流の電流値が変更された場合、この電流値に対応して基準抵抗又は入力電圧を変更すると共に、第１及び第２の切替え信号によってそれぞれ第２及び第４のスイッチ手段のオン／オフ状態を切替えることにより、動作する電流経路の総数が変わる。これにより、各電流経路内のトランジスタは、常に最適条件で動作する。
【００３０】
第２の発明は、第１の発明の電流駆動型表示装置の駆動回路において、前記制御手段がオペアンプで構成されている。
【００３１】
第３の発明は、第１又は第２の発明の電流駆動型表示装置の駆動回路において、前記第２及び第４のスイッチ手段は、外部から入力される前記第１の切替え信号に応じてオン／オフ状態の切替えが行われる。
【００３２】
第４の発明は、第１又は第２の発明の電流駆動型表示装置の駆動回路において、前記基準抵抗又は前記入力電圧の変更時において該基準抵抗を流れる前記基準電流を検出し、この検出結果に対応して前記第１の切替え信号を発生する電流検出回路、を設けている。
【００３３】
これにより、基準抵抗又は入力電圧が変更されたときに、この変更後の基準抵抗を流れる基準電流が、電流検出回路で検出され、この検出結果に対応して第１の切替え信号が発生され、これに対応して第２及び第４のスイッチ手段のオン／オフ状態が切替えられる。
【００３４】
第５の発明は、第１〜第４の発明のいずれか１つの電流駆動型表示装置の駆動回路において、前記出力端子に発光素子が接続されている。
【００３５】
第６の発明は、第１〜第４の発明のいずれか１つの電流駆動型表示装置の駆動回路において、前記出力端子には、前記データ制御信号に基づき前記第３のスイッチ手段に対して相補的にオン／オフ動作する第５のスイッチ手段を介して、前記第２電源ノードが接続されると共に、発光素子が接続されている。
【００３６】
この第６の発明によれば、複数の発光素子に対して互いに等しい一定の駆動電流が供給される。この結果、複数の発光素子の発光量のばらつきが抑制される。
【００３７】
第７の発明は、第５又は第６の発明の電流駆動型表示装置の駆動回路において、発光素子を有機ＥＬ素子で構成している。
【００３８】
第８の発明は、第１〜第７の発明のいずれか１つの電流駆動型表示装置の駆動回路において、前記トランジスタ及び前記スイッチ手段は、ＭＯＳトランジスタで構成されている。
【００３９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す有機ＥＬ素子を使用した電流駆動型表示装置の概略の回路図であり、従来の図２中の要素と共通の要素には共通の符号が付されている。
この表示装置は、図１と同様の表示パネル１と、この表示パネル１のデータ線ＳＥＧ１，ＳＥＧ２，…に駆動電流を供給するデータ線駆動回路４０と、表示パネル１の走査線ＣＯＭ１，ＣＯＭ２，…を接地電位ＧＮＤ又は走査線用電源電位Ｖｃ（例えば、２０Ｖ）に切替えて接続するための走査線駆動回路５０と、制御信号Ｄ１１，Ｄ２１，…，Ｃ１，Ｃ２，…等を出力するための制御回路６０と、この制御回路６０の内部あるいは外部に設けられた切替え信号生成回路６１，６２，…とで、主に構成されている。
【００４０】
データ線駆動回路４０は、制御電圧である入力電圧ＶＥＬを入力して基準となる定電流を発生する定電流回路４１と、この発生した定電流を出力端子４３−１，４３−２，…から出力する出力回路４２とで構成されている。
【００４１】
定電流回路４１は、入力電圧ＶＥＬと抵抗接続端子４１ｄの電圧とを入力し、該抵抗接続端子４１ｄの電圧が、入力電圧ＶＥＬと同電位になるように電流制御信号を出力する制御手段（例えば、オペアンプ）４１ａを有している。オペアンプ４１ａは、この反転入力端子に入力電圧ＶＥＬが入力され、非反転入力端子が抵抗接続端子４１ｄに接続され、出力端子から電流制御信号を出力する回路である。オペアンプ４１ｄの出力端子には、第１の定電流を流す電流源用の第１のトランジスタ（例えば、ＰＭＯＳ）４１ｂ−１のゲートが接続され、このソースが第１電源ノードであるデータ線用電源電位Ｖｓ（例えば、２０Ｖ）のノードに接続されている。
【００４２】
ＰＭＯＳ４１ｂ−１のドレインには、第１のスイッチ手段（例えば、ＰＭＯＳ）４１ｃ−１のソースが接続されている。ＰＭＯＳ４１ｃ−１は、ゲートが接地電位ＧＮＤに接続されて常時オン状態になっており、他のスイッチ手段との条件を合わせるために設けられ、このソースが抵抗接続端子４１ｄに接続されている。これらのＰＭＯＳ４１ｂ−１及び４１ｃ−１により、第１の電流経路が構成されている。
【００４３】
抵抗接続端子４１ｄは、外付けの基準抵抗４１ｅを介して、第２電源ノード（例えば、接地電位ＧＮＤノード）に接続されている。基準抵抗４１ｅは、抵抗値Ｒを有し、この抵抗値Ｒによって基準電流Ｉｒ＝ＶＥＬ／Ｒを流す抵抗である。
【００４４】
オペアンプ４１ａの出力端子には、ＰＭＯＳ４１ｂ−１を流れる第１の定電流に対応した第２の定電流を流すための、電流源用の１つ又は複数の第２のトランジスタ（例えば、２つのＰＭＯＳ）４１ｂ−２，４１ｂ−３のゲートが接続されている。ＰＭＯＳ４１ｂ−２，４１ｂ−３のソースは、電源電位Ｖｓに接続され、これらのドレインに、第２の定電流を導通／遮断するための１つ又は複数の第２のスイッチ手段（例えば、２つのＰＭＯＳ）４１ｃ−２，４１ｃ−３のソースが接続されている。ＰＭＯＳ４１ｃ−２，４１ｃ−３は、電流決定に使用するトランジスタ数を制御するためのものであり、これらのドレインが抵抗接続端子４１ｄに接続され、第１の切替え信号Ｓ１，Ｓ２の“Ｌ”レベルによってオン状態、“Ｈ”レベルによってオフ状態になる。これらのＰＭＯＳ４１ｂ−２，４１ｂ−３，４１ｃ−２，４１ｃ−３により、第２の電流経路が構成されている。
【００４５】
切替え信号Ｓ１，Ｓ２が共に“Ｈ”レベルの場合は、ＰＭＯＳ４１ｃ−２，４１ｃ−３がオフ状態になり、ＰＭＯＳ４１ｂ−１のみで、基準抵抗４１ｅに流れる基準電流Ｉｒが決定される。切替え信号Ｓ１が“Ｌ”レベル、切替え信号Ｓ２が“Ｈ”レベルのときには、ＰＭＯＳ４１ｃ−２がオン状態、ＰＭＯＳ４１ｃ−３がオフ状態となり、ＰＭＯＳ４１ｂ−１，４１ｂ−２の合計電流により、基準抵抗４１ｅを流れる基準電流Ｉｒが決定される。切替え信号Ｓ１，Ｓ２が共に“Ｌ”レベルのときには、ＰＭＯＳ４１ｃ−２，４１ｃ−３がオン状態となり、ＰＭＯＳ４１ｂ−１，４１ｂ−２，４１ｂ−３の合計電流により、基準抵抗４１ｅを流れる基準電流Ｉｒが決定される。
【００４６】
出力回路４２は、ＰＭＯＳ４１ｂ−１を流れる第１の定電流に対応した第３の定電流を流すための、電流源用の第３のトランジスタ（例えば、ＰＭＯＳ）４２ａ−１１，４２ａ−２１，…を有し、これらのゲートがオペアンプ４１ａの出力端子に接続されている。ＰＭＯＳ４２ａ−１１，４２ａ−２１，…のソースは、電源電位Ｖｓに接続され、これらのドレインに、第３の定電流を導通／遮断するための第３のスイッチ手段（例えば、ＰＭＯＳ）４２ｂ−１１，４２ｂ−２１，…のソースが接続されている。ＰＭＯＳ４２ｂ−１１，４２ｂ−２１，…のドレインは、出力端子４３−１，４３−２，…に接続され、ゲートに与えられるデータ制御信号である制御信号Ｄ１１，Ｄ２１，…によりオン／オフ動作する。これらのＰＭＯＳ４２ａ−１１，４２ａ−２１，…，４２ｂ−１１，４２ｂ−２１，…により、第３の電流経路が構成されている。
【００４７】
オペアンプ４１ａの出力端子には、ＰＭＯＳ４１ｂ−２，４１ｂ−３，…を流れる第２の定電流に対応した第４の定電流を流すための、電流源用の１つ又は複数の第４のトランジスタ（例えば、２組のＰＭＯＳ）４２ａ−１２，４２ａ−１３と４２ａ−２２，４２ａ−２３のゲートが接続されている。これらのＰＭＯＳ４２ａ−１２，４２ａ−１３，４２ａ−２２，４２ａ−２３，…のソースは、電源電位Ｖｓに接続され、これらのドレインが、第４の定電流を導通／遮断するための第４のスイッチ手段（例えば、ＰＭＯＳ）４２ｂ−１２，４２ｂ−１３，４２ｂ−２２，４２ｂ−２３，…のソースに接続されている。ＰＭＯＳ４２ｂ−１２，４２ｂ−１３のドレインは、出力端子４３−１に接続され、ＰＭＯＳ４２ｂ−２２，４２ｂ−２３のドレインも、出力端子４３−２に接続されている。これらのＰＭＯＳ４２ａ−１２，４２ａ−１３，４２ａ−２２，４２ａ−２３，…，４２ｂ−１２，４２ｂ−１３，４２ｂ−２２，４２ｂ−２３，…により、第４の電流経路が構成されている。
【００４８】
ＰＭＯＳ４２ｂ−１２，４２ｂ−１３，４３ｂ−２２，４２ｂ−２３，…は、第２の切替え信号Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３，…によりオン／オフ動作し、該第２の切替え信号Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３が“Ｌ”レベルのときにオン状態となり、“Ｈ”レベルのときにオフ状態となり、オン状態のときにこれらを流れる電流を出力端子４３−１，４３−２側へ加算する機能を有している。
【００４９】
定電流回路４１側で２組のＰＭＯＳ４１ｂ−１，４１ｂ−２を使用する場合には、出力回路４２側のＰＭＯＳ４２ａ−１１，４２ａ−１２と４２ａ−２１，４２ａ−２２の２組を使用し、定電流回路４１側が３組のＰＭＯＳ４１ｂ−１，４１ｂ−２，４１ｂ−３を使用する場合は、出力回路４２側も３組のＰＭＯＳ４２ａ−１１，４２ａ−１２，４２ａ−１３と４２ａ−２１，４２ａ−２２，４２ａ−２３，…を使用し、出力端子４３−１，４３−２，…へ出力する駆動電流を制御する。これらのＰＭＯＳ４１ｂ−１〜４１ｂ−３，４２ａ−１１〜４２ａ−１３，４２ａ−２１〜４２ａ−２３，…は、所定の電流値範囲内で最適動作条件に設定されている。
【００５０】
出力回路４２の出力端子４３−１，４３−２，…には、表示パネル１のデータ線ＳＥＧ１，ＳＥＧ２，…が接続されると共に、第５のスイッチ手段（例えば、ＮＭＯＳ）４４−１，４４−２のドレインが接続されている。ＮＭＯＳ４４−１，４４−２，…は、ソースが接地電位ＧＮＤに接続され、ゲートに与えられる制御信号Ｄ１１，Ｄ２１，…によりオン／オフ動作し、ＰＭＯＳ４２ｂ−１１，４２ｂ−２１，…がオン状態のときにはオフ状態になり、ＰＭＯＳ４２ｂ−１１，４２ｂ−２１，…がオフ状態のときにはオン状態になって、出力端子４３−１，４３−２，…を接地電位ＧＮＤに接続するようになっている。
【００５１】
走査線駆動回路５０は、各走査線ＣＯＭ１，ＣＯＭ２，…側のノードＮ５１，Ｎ５２，…に接続されたＣＭＯＳ出力回路で構成されている。即ち、走査線ＣＯＭ１側のノードＮ５１には、ＣＭＯＳ出力回路を構成するＰＭＯＳ５１ａ及びＮＭＯＳ５１ｂのドレインが接続され、このＰＭＯＳ５１ａのソースが電源電位Ｖｃに接続され、ＮＭＯＳ５１ｂのソースが接地電位ＧＮＤに接続されている。ＰＭＯＳ５１ａ及びＮＭＯＳ５１ｂのゲートには、制御信号Ｃ１が与えられてオン／オフ動作する。走査線ＣＯＭ２側のノードＮ５２にも、ＣＭＯＳ出力回路を構成するＰＭＯＳ５２ａ及びＮＭＯＳ５２ｂのドレインが接続され、このＰＭＯＳ５２ａのソースが電源電位Ｖｃに接続され、ＮＭＯＳ５２ｂのソースが接地電位ＧＮＤに接続されている。このＰＭＯＳ５２ａ及びＮＭＯＳ５２ｂのゲートには、制御信号Ｃ２が与えられてオン／オフ動作する。
【００５２】
制御回路６０は、表示データ用の制御信号Ｄ１１，Ｄ２１，…や、表示データを切替えるためのアドレス用の制御信号Ｃ１，Ｃ２，…等を出力する回路である。
切替え信号生成回路６１，６２，…の内、切替え信号生成回路６１は、外部から入力される第１の切替え信号Ｓ１，Ｓ２と、制御回路６０から出力されるデータ制御信号である制御信号Ｄ１１とを入力し、ＰＭＯＳ４２ｂ−１２，４２ｂ−１３を切替えるための第２の切替え信号Ｄ１２，Ｄ１３を出力する回路である。切替え信号生成回路６１は、入力される切替え信号Ｓ１，Ｓ２及び制御信号Ｄ１１をそれぞれ反転する３つのインバータ６１ａ，６１ｂ，６１ｃと、これらの出力側に接続されて切替え信号Ｄ１２，Ｄ１３を出力する２つの２入力ＮＡＮＤゲート６１ｄ，６１ｅとで構成されている。この切替え信号生成回路６１では、切替え信号Ｓ１が“Ｌ”レベルの場合だけ、制御信号Ｄ１１と同時に切替え信号Ｄ１２が出力される。
【００５３】
切替え信号生成回路６２は、外部から入力される第１の切替え信号Ｓ１，Ｓ２と、制御回路６０から出力されるデータ制御信号である制御信号Ｄ２１とを入力し、ＰＭＯＳ４２ｂ−２２，４２ｂ−２３を切替えるための切替え信号Ｄ２２，Ｄ２３を出力する回路である。この切替え信号生成回路６２は、切替え信号生成回路６１と同様に、３つのインバータ６２ａ，６２ｂ，６２ｃと、２つの２入力ＮＡＮＤゲート６２ｄ，６２ｅとで構成されている。他の切替え信号生成回路も同様の回路である。
【００５４】
切替え信号生成回路６１，６２，…に入力する切替え信号Ｓ１，Ｓ２は、例えば、図１の表示装置内にデコード回路を設け、このデコード回路に接続された外部端子を用い、この外部端子を指定することにより該切替え信号Ｓ１，Ｓ２を入力したり、あるいは、バスに接続された制御レジスタにて切替え信号Ｓ１，Ｓ２の入力を制御する等、種々の構成を採用できる。
【００５５】
以上のように構成される図１の表示装置の動作を説明する。
まず、表示装置の全体の動作を説明する。
制御電圧である入力電圧ＶＥＬがデータ線駆動回路４０に入力されると、定電流回路４１において、入力電圧ＶＥＬと基準抵抗４１ｅとによって定電流が生成される。制御回路６０から出力される制御信号Ｄ１１，Ｄ２１，…，Ｃ１，Ｃ２，…の内、例えば、制御信号Ｄ１１が“Ｌ”レベルのとき、出力回路４２内のＰＭＯＳ４２ｂ−１１がオン状態、ＮＭＯＳ４４−１がオフ状態になる。すると、電流源用のＰＭＯＳ４２ａ−１１を流れる定電流が、オン状態のＰＭＯＳ４２ｂ−１１を通り、駆動電流として出力端子４３−１へ出力される。
【００５６】
このとき、制御信号Ｃ１が“Ｈ”レベルで、走査線駆動回路５０内のＰＭＯＳ５１ａがオフ状態、ＮＭＯＳ５１ｂがオン状態になっていれば、出力端子４３−１から出力された駆動電流は、データ線ＳＥＧ１→ＥＬ素子ＥＬ１１→走査線ＣＯＭ１→ノードＮ５１→ＮＭＯＳ５１ｂ→接地電位ＧＮＤへ流れる。ＥＬ素子ＥＬ１１に電流が流れると、これが発光する。
【００５７】
制御信号Ｃ１が“Ｌ”レベルで、ＰＭＯＳ５１ａがオン状態、ＮＭＯＳ５１ｂがオフ状態のときは、ＥＬ素子ＥＬ１１のアノードの電位とカソードの電位が同電位になり、電位差がないため、このＥＬ素子ＥＬ１１に電流が流れず、発光しない。又、制御信号Ｄ１１が“Ｈ”レベルで、ＰＭＯＳ４２ｂ−１１がオフ状態、ＮＭＯＳ４４−１がオン状態になると、ＰＭＯＳ４２ａ−１１に流れる定電流がＰＭＯＳ４２ｂ−１１で遮断される。出力端子４３−１は、オン状態のＮＭＯＳ４４−１によって接地電位ＧＮＤになるので、ＥＬ素子ＥＬ１１に電流が流れず、発光しない。
【００５８】
次に、データ線駆動回路４０の詳細な動作を説明する。
定電流回路４１は、基準抵抗４１ｅに加わる電圧が、入力電圧ＶＥＬと同電位になるように動作する。即ち、基準抵抗４１ｅに加わる電圧が入力電圧ＶＥＬより低い場合は、オペアンプ４１ａの出力電圧が低下し、ＰＭＯＳ４１ｂ−１の駆動能力が大きくなり、抵抗接続端子４１ｄの電圧が高くなる。逆に、抵抗接続端子４１ｄの電圧が入力電圧ＶＥＬより高い場合には、ＰＭＯＳ４１ｂ−１の駆動能力が小さくなり、抵抗接続端子４１ｄの電圧が下がる。この結果、ＰＭＯＳ４１ｂ−１から基準抵抗４１ｅの経路に流れる基準電流Ｉｒは、Ｉｒ＝ＶＥＬ／Ｒで決定される。
【００５９】
出力回路４２内のＰＭＯＳ４２ａ−１１，４２ａ−２１，…は、出力端子４３−１，４３−２，…に定電流を流すための電流源となるトランジスタであり、ＰＭＯＳ４１ｂ−１と同じ大きさのトランジスタである。ＰＭＯＳ４１ｂ−１に基準電流Ｉｒ＝ＶＥＬ／Ｒが流れるとき、このＰＭＯＳ４１ｂ−１と同条件にあるＰＭＯＳ４２ａ−１１，４２ａ−２１，…にも、基準電流Ｉｒと同じ電流が流れる。制御信号Ｄ１１，Ｄ２１，…が“Ｌ”レベルのときに、ＰＭＯＳ４２ｂ−１１，４２ｂ−２１，…がオン状態となり、同一の定電流が駆動電流として出力端子４３−１，４３−２，…から出力され、表示パネル１のデータ線ＳＥＧ１，ＳＥＧ２，…へ供給される。
【００６０】
例えば、各電流経路（ＰＭＯＳ４１ｂ−１からＰＭＯＳ４１ｃ−１の経路、ＰＭＯＳ４２ａ−１１からＰＭＯＳ４２ｂ−１１の経路、ＰＭＯＳ４２ａ−２１からＰＭＯＳ４２ｂ−２１の経路等）において、仮に、入力電圧ＶＥＬ＝６Ｖ、基準抵抗４１ｅの抵抗値Ｒ＝３０ｋΩの条件で、基準電流Ｉｒ＝２００μＡを流し、ＰＭＯＳのばらつき対策で各ＰＭＯＳのゲート長、ゲート幅、ゲート電圧、及び図４の定電流領域である直線性領域を最適値に設定しているとする。このとき、基準電流Ｉｒ＝２００μＡと同一の電流が、各出力端子４３−１，４３−２，…から出力され、データ線ＳＥＧ１，ＳＥＧ２，…へ供給される。
【００６１】
この条件で、各データ線ＳＥＧ１，ＳＥＧ２，…へ供給するための電流値を要求によって変更する場合、下記の表の電流値の関係に示すように、基準抵抗４１ｅを１０ｋΩのものに取替えれば、基準電流Ｉｒが６００μＡになり、これによって各出力端子４３−１，４３−２，…から６００μＡの駆動電流を出力できる。
【表１】
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【００６２】
各電流経路（ＰＭＯＳ４１ｂ−１からＰＭＯＳ４１ｃ−１の経路、ＰＭＯＳ４２ａ−１１からＰＭＯＳ４２ｂ−１１の経路、ＰＭＯＳ４２ａ−２１からＰＭＯＳ４２ｂ−２１の経路等）へ基準電流Ｉｒ＝６００μＡを流すと、各ＰＭＯＳ４１ｂ−１，４２ａ−１１，４２ａ−２１，…のゲート電圧が上昇し、図４に示すように、定電流領域である直線性領域の開始電圧も上昇する。これにより、各ＰＭＯＳ４１ｂ−１，４２ａ−１１，４２ａ−２１，…が最適動作条件からずれることになる。
【００６３】
そこで、これを防止するために、本実施形態では、切替え信号Ｓ１，Ｓ２が共に“Ｌ”レベルになるよう外部から制御する。すると、切替え信号生成回路６１，６２，…から出力される切替え信号Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３，…も“Ｌ”レベルになる。切替え信号Ｓ１，Ｓ２が“Ｌ”レベルになると、ＰＭＯＳ４１ｃ−２，４１ｃ−３がオン状態になると共に、切替え信号Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３，…の“Ｌ”レベルによってＰＭＯＳ４２ｂ−１２，４２ｂ−１３，４２ｂ−２２，４２ｂ−２３，…もオン状態になる。
【００６４】
これにより、各ＰＭＯＳ４１ｂ−１〜４１ｂ−３，４２ａ−１１〜４２ａ−１３，４２ａ−２１〜４２ａ−２３，…の電流経路にそれぞれ２００μＡが流れ、基準抵抗４１ｅに流れる基準電流Ｉｒが６００μＡになり、これと同一の電流値６００μＡが各出力端子４３−１，４３−２，…から出力されることになる。よって、最適に設定した各ＰＭＯＳ４１ｂ−１，…当り２００μＡの電流設定にすることができる。
【００６５】
本実施形態では、次のような効果がある。
本実施形態では、出力端子４３−１，４３−２，…から出力される駆動電流において、要求される電流値が変更された場合、これに対応して基準抵抗４１ｅの抵抗値を変えると共に、第１の切替え信号Ｓ１，Ｓ２及び第２の切替え信号Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３，…によって動作させる電流経路の数を変更するようにしている。このとき、各電流経路を流れる電流値が変更されるものの、各電流経路のＰＭＯＳ４１ｂ−１，…は常に最適条件で動作することになるので、データ線駆動回路４０全体としても最適条件で動作するという効果が得られる。従って、各出力端子４３−１，４３−２，…から出力される駆動電流のばらつきを抑制でき、互いに等しい一定電流を表示パネル１へ供給できる。この結果、ＥＬ素子ＥＬ１１，…の発光量がデータ線ＳＥＧ１，ＳＥＧ２，…毎にばらつくことを防止できる。
【００６６】
（第２の実施形態）
図５は、本発明の第２の実施形態を示すデータ線駆動回路の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
このデータ線駆動回路は、図１と同様の定電流回路４１、及び出力回路４２の他に、新たに、電流検出回路４５を設けている。電流検出回路４５は、要求される駆動電流の電流値が変更され、これに応じて基準抵抗４１ｅの抵抗値を変更したときに、該基準抵抗４１ｅを流れる基準電流Ｉｒを検出し、この検出結果に対応してＰＭＯＳ４１ｃ−２，４１ｃ−３のオン／オフ状態を切替えるための第１の切替え信号Ｓ１，Ｓ２を発生する回路である。
【００６７】
電流検出回路４５は、オペアンプ４１ａの出力端子にゲートが接続されたＰＭＯＳ４５ａを有し、このソースが電源電位Ｖｓに接続されている。ＰＭＯＳ４５ａは、ＰＭＯＳ４１ｂ−１と同一サイズであって同一条件で動作するトランジスタである。ＰＭＯＳ４５ａのドレイン側ノードＮ４５ｂには、抵抗４５ｂを介して接地電位ＧＮＤが接続されている。基準電圧Ｖｒと接地電位ＧＮＤとの間には、分圧抵抗４５ｃ，４５ｄ，４５ｅが直列に接続されている。
【００６８】
ノードＮ４５ｂと、分圧抵抗４５ｃ及び４５ｄの接続点のノードＮ４５ｄとは、電圧比較器であるコンパレータ４５ｆの入力端子に接続されている。ノードＮ４５ｂと、分圧抵抗４５ｄ及び４５ｅの接続点のノードＮ４５ｅとは、コンパレータ４５ｇの入力端子に接続されている。コンパレータ４５ｆ，４５ｇの出力端子は、ラッチ回路４５ｈの入力端子Ｄに接続されている。
【００６９】
ラッチ回路４５ｈは、ラッチ端子Ｌに入力されるロード（Load）信号Ｌｄが“Ｈ”レベルのときに、入力端子Ｄのデータをラッチする回路である。ロード信号Ｌｄは、インバータ４５ｉで反転され、ラッチ回路４５ｈの出力端子Ｑと、このインバータ４５ｉの出力端子とが、２入力ＮＡＮＤゲート４５ｊ，４５ｋの入力端子に入力され、このＮＡＮＤゲート４５ｊ，４５ｋから切替え信号Ｓ１，Ｓ２が出力されるようになっている。
【００７０】
この切替え信号Ｓ１，Ｓ２が、ＰＭＯＳ４１ｃ−２，４１ｃ−３のゲートに入力されると共に、切替え信号生成回路６１，６２，…に入力され、この切替え信号生成回路６１，６２，…で生成された切替え信号Ｄ１２，Ｄ１３，Ｄ２２，Ｄ２３，…が、ＰＭＯＳ４２ｂ−１２，４２ｂ−１３，４２ｂ−２２，４２ｂ−２３，…のゲートに与えられるようになっている。
【００７１】
次に、図５の動作を説明する。
要求される駆動電流の電流値が変更され、これに対応して基準抵抗４１ｅの抵抗値を変更すると、ＰＭＯＳ４１ｂ−１と同じ条件でＰＭＯＳ４５ａが動作し、変更された基準抵抗４１ｅに流れる基準電流Ｉｒと同じ大きさの電流が、抵抗４５ｂに流れる。抵抗４５ｂのノードＮ４５ｂには、電流値に比例した電圧が表れる。このノードＮ４５ｂの電圧と、基準電圧Ｖｒが分圧抵抗４５ｃ，４５ｄ，４５ｅで分圧されたノードＮ４５ｄ，Ｎ４５ｅの電圧とが、コンパレータ４５ｆ，４５ｇで比較される。この比較結果は、ロード信号Ｌｄが“Ｈ”レベルのときに、ラッチ回路４５ｈに保持される。
【００７２】
基準抵抗４１ｅに流れる基準電流Ｉｒが小さく、ノードＮ４５ｂの電圧が、基準電圧Ｖｒを分圧したノードＮ４５ｅ，ノードＮ４５ｄの電圧より低い場合は、コンパレータ４５ｆ，４５ｇから“Ｌ”レベルが出力され、これがラッチ回路４５ｈに取り込まれ、ＮＡＮＤゲート４５ｊ，４５ｋから“Ｈ”レベルの切替え信号Ｓ１，Ｓ２が出力される。この切替え信号Ｓ１，Ｓ２の“Ｈ”レベルにより、定電流回路４１内のＰＭＯＳ４１ｃ−２，４１ｃ−３がオフ状態になる。このように、基準抵抗４１ｅに流れる基準電流Ｉｒが小さい場合は、定電流回路４１においてＰＭＯＳ４１ｂ−１，４１ｃ−１の電流経路だけが動作する。
【００７３】
基準抵抗４１ｅの抵抗値を変更することにより、この基準抵抗４１ｅに流れる基準電流Ｉｒが大きくなり、抵抗４５ｂのノードＮ４５ｂの電圧が上がり、抵抗４５ｅのノードＮ４５ｅの電圧より高い電圧になると、コンパレータ４５ｇは“Ｈ”レベルを出力し、ＮＡＮＤゲート４５ｋから出力される切替え信号Ｓ１が“Ｌ”レベルに切替わる。すると、定電流回路４１内のＰＭＯＳ４１ｃ−２がオン状態になり、ＰＭＯＳ４１ｂ−２，４１ｃ−２の電流経路も動作する。切替え信号Ｓ１が“Ｌ”レベルになると、切替え信号生成回路６１，６２，…によって生成される切替え信号Ｄ１２，Ｄ２２，…も“Ｌ”レベルになり、ＰＭＯＳ４２ｂ−１２，４２ｂ−２２，…もオン状態になる。このため、ＰＭＯＳ４２ａ−１２，４２ｂ−１２の電流経路と、ＰＭＯＳ４２ａ−２２，４２ｂ−２２の電流経路も動作する。
【００７４】
基準抵抗４１ｅの抵抗値の変更によってさらに基準電流Ｉｒが大きくなり、抵抗４５ｂのノードＮ４５ｂの電圧が上がって、抵抗４５ｄのノードＮ４５ｄの電圧を上回るようになると、ＮＡＮＤゲート４５ｊから出力される切替え信号Ｓ２も“Ｌ”レベルになる。切替え信号Ｓ２が“Ｌ”レベルになると、定電流回路４１内のＰＭＯＳ４１ｃ−３がオン状態となり、ＰＭＯＳ４１ｂ−３，４１ｃ−３の電流経路も動作する。同時に、切替え信号生成回路６１，６２，…で生成される切替え信号Ｄ１３，Ｄ２３，…も“Ｌ”レベルになり、出力回路４２内のＰＭＯＳ４２ｂ−１３，４２ｂ−２３，…がオン状態になる。このため、ＰＭＯＳ４２ａ−１３，４２ｂ−１３の電流経路、ＰＭＯＳ４２ａ−２３，４２ｂ−２３の電流経路等も動作する。
【００７５】
このように、基準抵抗４１ｅに流れる基準電流Ｉｒが大きくなるにつれ、定電流回路４１はＰＭＯＳ４１ｂ−１，４１ｃ−１の組だけから、ＰＭＯＳ４１ｂ−２，４１ｃ−２の組、ＰＭＯＳ４１ｂ−３，４１ｃ−３の組へと動き始める。基準抵抗４１ｅに流れる基準電流Ｉｒは、全体ではＶＥＬ／Ｒによって変化するが、１つの電流経路に流れる電流は抑えられ、各電流経路では最適時に近い条件で動作させることが可能となる。
【００７６】
以上のように、本実施形態では、次の（ａ）、（ｂ）のような効果がある。
（ａ）第１の実施形態では、切替え信号Ｓ１，Ｓ２を外部から指定する必要があったが、この第２の実施形態では、電流検出回路４５によって内部で自動的に切替え信号Ｓ１，Ｓ２を生成するため、使用者側からみればコントロールを意識する必要がなくなり、使い勝手がよくなる。なお、要求される駆動電流の電流値を変更する場合、この駆動電流の電流値に対応して、電流検出回路４５に与える基準電圧Ｖｒを変更すればよい。
【００７７】
（ｂ）第１の実施形態及びこの第２の実施形態とも、駆動電流を変える方法として、基準抵抗４１ｅの抵抗値を変える方法について説明したが、基準電流Ｉｒ＝ＶＥＬ／Ｒの関係から、制御電圧である入力電圧ＶＥＬを変えてもよい。入力電圧ＶＥＬを変え、アナログ的に駆動電流の出力を制御する場合、第１の実施形態では、切替え信号Ｓ１，Ｓ２の入力の設定が若干難しい。これに対し、この第２の実施形態では、切替え信号Ｓ１，Ｓ２が内部の電流検出回路４５で生成されるので、アナログ的変化にも対応が容易である。
【００７８】
（利用形態）
本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の（イ）、（ロ）のようなものがある。
【００７９】
（イ）データ線駆動回路４０や走査線駆動回路５０等は、他のＭＯＳトランジスタ構成やバイポーラトランジスタ等で構成することも可能である。
【００８０】
（ロ）実施形態では、有機ＥＬ素子でのドットマトリクス型表示装置に適用した例を説明したが、駆動する発光素子は有機ＥＬ素子に限定されるものではなく、駆動回路が駆動する対象は、電流が供給されることによって表示状態に遷移する発光素子であれば、ＬＥＤ等の種々の発光素子を用いた表示装置等に適用できる。
【００８１】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、電流経路を複数設けておき、要求される駆動電流の電流値が変更された場合、この電流値に対応して基準抵抗又は入力電圧を変更すると共に、第１及び第２の切替え信号により第２及び第４のスイッチ手段のオン／オフ状態をそれぞれ切替えて、動作させる電流経路の総数を変更するようにしている。このとき、基準抵抗を流れる電流値は変更されるものの、各電流経路のトランジスタは、常に最適条件で動作することになるので、駆動回路全体としても最適条件で動作するという効果が得られる。従って、各出力端子から出力される駆動電流のばらつきを防止できる。
【００８２】
第２の発明によれば、制御手段をオペアンプで構成したので、電流制御信号の生成が容易になる。
【００８３】
第３の発明によれば、第２及び第４のスイッチ手段は、外部から入力される第１の切替え信号に応じてオン／オフ状態の切替えを行うようにしたので、駆動回路の回路構成を複雑にすることなく、要求される駆動電流の電流値の変更に容易に対応できる。
【００８４】
第４の発明によれば、電流検出回路によって第２及び第４のスイッチ手段のオン／オフ状態を切替えるための第１の切替え信号を生成するようにしたので、基準抵抗又は入力電圧の変更時の設定が内部で自動的に行える。しかも、入力電圧を変えてアナログ的に出力電流を制御する場合、電流検出回路によって自動的に第１の切替え信号が発生されるので、アナログ的変化に対する対応が容易になる。
【００８５】
第５〜第７の発明によれば、出力端子に有機ＥＬ素子等の発光素子が接続されるので、各出力端子から出力される駆動電流のばらつきを防止して、複数の発光素子の発光量のばらつきを的確に防止できる。
【００８６】
第８の発明によれば、トランジスタ及びスイッチ手段をＭＯＳトランジスタで構成したので、電圧でＭＯＳトランジスタをゲート制御でき、回路構成が簡単になる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態を示す電流駆動型表示装置の概略の回路図である。
【図２】  従来の電流駆動型表示装置の概略の回路図である。
【図３】従来の他のデータ線駆動回路の回路図である。
【図４】トランジスタ特性を示す図である。
【図５】本発明の第２の実施形態を示すデータ線駆動回路の回路図である。
【符号の説明】
１    表示パネル
４０    データ線駆動回路
４１    定電流回路
４１ａ    オペアンプ
４１ｂ−１〜４１ｂ−３，４１ｃ−１〜４１ｃ−３    ＰＭＯＳ
４１ｄ    抵抗接続端子
４１ｅ    基準抵抗
４２    出力回路
４２ａ−１１〜４２ａ−１３，４２ａ−２１〜４２ａ−２３，４２ｂ−１１〜４２ｂ−１３，４２ｂ−２１〜４２ｂ−２３    ＰＭＯＳ
４５    電流検出回路
５０    走査線駆動回路
６０    制御回路
６１，６２    切替え信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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