(57)【特許請求の範囲】
【請求項１】
バイアス回路により発生される第１基準電圧及び第２基準電圧を用いて、第１電源と第２電源との間の電圧レベルをもつ中間電圧を駆動回路から発生するように構成された半導体集積回路の中間電圧発生回路において、
前記駆動回路が、
前記第１電源をチャネルの一端に受けると共に、出力される中間電圧をゲートに受ける第１導電形の第１ＭＯＳトランジスタと、
前記第２電源をチャネルの一端に受けると共に、出力される中間電圧をゲートに受ける、前記第１導電形とは異なる第２導電形の第２ＭＯＳトランジスタと、
前記第１基準電圧をゲートに受け、チャネルの一端が前記第１ＭＯＳトランジスタのチャネルの他端に接続された第２導電形の第３ＭＯＳトランジスタと、
前記第２基準電圧をゲートに受け、チャネルの一端が前記第２ＭＯＳトランジスタのチャネルの他端に接続されると共に、チャネルの他端が前記第３ＭＯＳトランジスタのチャネルの他端に接続された第１導電形の第４ＭＯＳトランジスタと、
を備え、前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタの接続部から前記中間電圧を発生することを特徴とする中間電圧発生回路。
【請求項２】
前記バイアス回路が、
前記第２電源をゲートに受けると共に、前記第１電源をチャネルの一端に受ける第１導電形の第５ＭＯＳトランジスタと、
前記第１電源をゲートに受けると共に、前記第２電源をチャネルの一端に受ける第２導電形の第６ＭＯＳトランジスタと、
チャネルの一端及びゲートが前記第５ＭＯＳトランジスタのチャネルの他端に接続された第２導電形の第７ＭＯＳトランジスタと、
チャネルの一端及びゲートが前記第６ＭＯＳトランジスタのチャネルの他端に接続されると共に、チャネルの他端が前記第７ＭＯＳトランジスタのチャネルの他端に接続された第１導電形の第８ＭＯＳトランジスタと、
からなり、
前記第５ＭＯＳトランジスタと前記第７ＭＯＳトランジスタの接続部から前記第１基準電圧を発生し、前記第６ＭＯＳトランジスタと前記第８ＭＯＳトランジスタの接続部から前記第２基準電圧を発生することを特徴とする請求項１記載の中間電圧発生回路。
【請求項３】
前記バイアス回路が、
前記中間電圧をゲートに受けると共に、前記第１電源をチャネルの一端に受ける第１導電形の第５ＭＯＳトランジスタと、
前記中間電圧をゲートに受けると共に、前記第２電源をチャネルの一端に受ける第２導電形の第６ＭＯＳトランジスタと、
チャネルの一端及びゲートが前記第５ＭＯＳトランジスタのチャネルの他端に接続された第２導電形の第７ＭＯＳトランジスタと、
チャネルの一端及びゲートが前記第６ＭＯＳトランジスタのチャネルの他端に接続されると共に、チャネルの他端が前記第７ＭＯＳトランジスタのチャネルの他端に接続された第１導電形の第８ＭＯＳトランジスタと、
からなり、
前記第５ＭＯＳトランジスタと前記第７ＭＯＳトランジスタの接続部から前記第１基準電圧を発生し、前記第６ＭＯＳトランジスタと前記第８ＭＯＳトランジスタの接続部から前記第２基準電圧を発生することを特徴とする請求項１記載の中間電圧発生回路。
【請求項４】
バイアス回路により発生される第１基準電圧及び第２基準電圧を用いて、第１電源と第２電源との間の電圧レベルをもつ中間電圧を駆動回路から発生するように構成された半導体集積回路の中間電圧発生回路において、
前記駆動回路が、
前記第１電源をチャネルの一端に受けると共に前記第１基準電圧をゲートに受ける、第１導電形とは異なる第２導電形の第１ＭＯＳトランジスタと、
前記第２電源をチャネルの一端に受けると共に前記第２基準電圧をゲートに受ける前記第１導電形の第２ＭＯＳトランジスタと、
中間電圧をゲートに受け、チャネルの一端が前記第１ＭＯＳトランジスタのチャネルの他端に接続された第１導電形の第３ＭＯＳトランジスタと、
前記中間電圧をゲートに受け、チャネルの一端が前記第２ＭＯＳトランジスタの他端に接続されると共に、チャネルの他端が前記第３ＭＯＳトランジスタのチャネルの他端に接続された第２導電形の第４ＭＯＳトランジスタと、を備え、
前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタの接続部から中間電圧を発生することを特徴とする中間電圧発生回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体集積回路の定電圧発生回路に関し、特に、電源電圧と接地電圧との間のレベルとなる中間電圧を発生する中間電圧発生回路（half Vcc generator）に関するものである。
【０００２】
【従来の技術】
近年における半導体集積回路の超高集積化に伴い、メモリセルのサイズは極めて小さくなっており、それに合わせて電源電圧Ｖｃｃの電圧レベルも一段と低くなっている。また、１チップに集積された半導体集積回路において、素子の安定動作などを図るために、基板電圧発生回路、基準電圧発生回路、中間電圧発生回路など各種の定電圧発生回路を必要とするようになっていることは、すでによく知られた事実である。中でも特に中間電圧発生回路は、ビット線又はデータ線のプリチャージに関するためにその重要性が大きく、同時に安定した中間電圧を供給できるような回路構成を要求されている。
【０００３】
これに対する従来技術として、米国特許第４，６６３，５８４号にＣＭＯＳ工程を利用して実現した中間電圧発生回路が開示されている。この回路を図４に示して簡単に説明する。
【０００４】
同図に示す中間電圧発生回路は、電源電圧Ｖｃｃに対応して第１及び第２基準電圧を発生するバイアス回路４０と、このバイアス回路４０による第１及び第２基準電圧を基に中間電圧ＶM を発生する駆動回路５０とから構成されている。
【０００５】
バイアス回路４０は、ＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ１、ＰＭＯＳトランジスタＱ２、そしてＮＭＯＳトランジスタＱ６の順にその各チャネルを、第１電源である電源電圧Ｖｃｃと第２電源である接地電圧Ｖｓｓとの間に直列接続した構成とされている。トランジスタＱ５のゲートは接地電圧Ｖｓｓとされ、またそのソースは電源電圧Ｖｃｃを受ける。トランジスタＱ１のゲート及びドレインは、第１基準電圧を出力するノードｎ１にトランジスタＱ５のドレインと共に接続される。また、トランジスタＱ２のソースはノードｎ３にトランジスタＱ１のソースと共に接続される。このトランジスタＱ２のチャネルにはノードｎ３からバックバイアスが加えられている。そして、トランジスタＱ６のゲートは電源電圧Ｖｃｃを受け、そのドレインは第２基準電圧を出力するノードｎ２にトランジスタＱ２のゲート及びドレインと共に接続され、さらにソースは接地電圧Ｖｓｓとされる。尚、ＰＭＯＳトランジスタは第１導電形としてのＰ形チャネルを有するＦＥＴで、ＮＭＯＳトランジスタは第２導電形としてのＮ形チャネルを有するＦＥＴである。
【０００６】
駆動回路５０は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間にＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４を直列接続して構成されている。トランジスタＱ３のゲートは前記ノードｎ１に接続され、そしてそのドレインは電源電圧Ｖｃｃを受ける。また、トランジスタＱ４のゲートは前記ノードｎ２に接続され、そのソースはノードｎ４にトランジスタＱ３のソースと共に接続され、さらにそのドレインは接地電圧Ｖｓｓとされる。この駆動回路５０のノードｎ４から電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間の中間電圧ＶM が出力される。
【０００７】
図４に示す回路の動作特性は次のようになる。ノードｎ３の電圧が１／２Ｖｃｃであるとき、ノードｎ１の電圧は１／２Ｖｃｃ＋ＶTQ1 （ＶTQ1 はトランジスタＱ１のしきい電圧）であり、またノードｎ２の電圧は１／２Ｖｃｃ−ＶTQ2 （ＶTQ2 はトランジスタＱ２のしきい電圧）である。ノードｎ４の電圧がノードｎ１の電圧より低いとトランジスタＱ３の導通状態によりノードｎ４の電圧が高くなる方向へ調整される一方で、ノードｎ４の電圧がノードｎ２の電圧より高いとトランジスタＱ４の導通状態によりノードｎ４の電圧が低くなる方向へ調整される。したがって、ノードｎ４の電圧は１／２Ｖｃｃに調整される。
【０００８】
しかしながら、このような回路構成においては次のような問題がある。すなわち、図４に示す回路から出力される中間電圧ＶM が例えば内部回路の動作で電流消耗があって低くなった場合に、これを元の電圧に復元する能力に劣っている。この復元能力不足はチップの高速化に影響し、特に高集積の半導体集積回路において不具合が生じる。
【０００９】
図５に示すのはこのような問題を解決するようにした回路で、これは４ＭダイナミックＲＡＭに使用された技術である。その特徴は、図４に示した回路では常に導通しているトランジスタＱ５及びトランジスタＱ６を、出力される中間電圧ＶM に従ってバイアス回路を制御するようにした点にあり、パワーアップ時の動作速度と復元能力を改善している。その回路構成は、バイアス回路４１のトランジスタＱ５及びトランジスタＱ６の各ゲートを、中間電圧ＶM を出力するノードｎ４に接続したものとなっている。それ以外の部分は図４に示したバイアス回路４０と同様の構成である。
【００１０】
この図５に示す中間電圧発生回路の動作特性を、電圧−電流特性図を示した図３を参照して説明する。半導体チップがパワーアップされて電源電圧Ｖｃｃが立上がり、ノードｎ１の電圧がトランジスタＱ３のしきい電圧ＶT レベル以上になると、トランジスタＱ３がＯＮして中間電圧出力ノードｎ４の電圧が上昇する（図３に示すＶｃｃ１）。電源電圧Ｖｃｃが更に増加してＶｃｃ２になり、そのときノードｎ１とノードｎ２との間の電圧差がトランジスタＱ１及びトランジスタＱ２の各しきい電圧の和ＶTQ1 ＋ＶTQ2 より小さければ、バイアス回路４１はセットアップされない状態にある。そして、中間電圧出力ノードｎ４の電圧がトランジスタＱ６のしきい電圧ＶT レベル以上になると、トランジスタＱ６がＯＮしてノードｎ２が接地電圧Ｖｓｓとなり、トランジスタＱ４がＯＮする。すなわち、トランジスタＱ３及びトランジスタＱ４が同時に導通となり、電源電圧Ｖｃｃから接地電圧Ｖｓｓへ直流電流が発生する。この直流電流が図３中のＶｃｃ２から現れる点線で示されている。この場合、ノードｎ１の電圧は電源電圧Ｖｃｃであり、ノードｎ２の電圧は接地電圧Ｖｓｓである。
【００１１】
電源電圧Ｖｃｃが更に増加して、バイアス回路４１でダイオード機能を行うトランジスタＱ１とトランジスタＱ２とをＯＮさせ得る電圧になると、トランジスタＱ５、Ｑ１、Ｑ２、Ｑ６がすべて導通し、ノードｎ２は接地電圧Ｖｓｓではなく、トランジスタＱ５、Ｑ１、Ｑ２、Ｑ６のチャネル抵抗によって決定されるＤＣレベルを有することになる。さらに、ノードｎ１も電源電圧Ｖｃｃレベルではなく、所定のＤＣレベルを有する。この状態は、トランジスタＱ４のゲート−ソース間電圧ＶGS及びトランジスタＱ３のゲート−ソース間電圧ＶGSを減少させ、トランジスタＱ３及びトランジスタＱ４を介して流れる電流を減少させる。代わりにバイアス回路４１を介して電流が流れるが、全体的な電流は減少する。この現象は、図３に示したように、Ｖｃｃ３〜Ｖｃｃ４の間に現れる。
【００１２】
その後、電源電圧Ｖｃｃが更に増加してバイアス回路４１が完全にセットアップされると、ノードｎ１の電圧は１／２Ｖｃｃ＋ＶTQ1 レベル、ノードｎ２の電圧は１／２Ｖｃｃ−ＶTQ2 レベルを有することにより、トランジスタＱ３とトランジスタＱ４とがわずかな導通状態となる。これらトランジスタＱ３及びＱ４を介して流れる電流は格段に減少し、そしてバイアス回路４１を介して直流電流が流れるようになる。これは、図３中のＶｃｃ４以後の電流成分になる。
【００１３】
このような図５に示した中間電圧発生回路においては次のような問題を有している。半導体集積回路で一般に使用されるかなり低い電源電圧に対して、バイアス回路がセットアップされる前において駆動回路に過度な直流電流（図３中のＶｃｃ２〜Ｖｃｃ４）が流れるために、消費電力が大きくなり不具合の生じる可能性がある。加えて、メモリ装置に対して低電源電圧での動作が要求されるにもかかわらず、図３に示す点線に現れているように、低い電源電圧における消費電流の方が高い電源電圧における消費電流よりかえって大きくなるという好ましくない面をもっている。また、半導体集積回路においてはＥＳＤ（electrostatic  discharge）保護という問題があるが、図５に示した構成では、トランジスタＱ３及びトランジスタＱ４の各ドレイン端子に電源である電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが直接加えられるので、ＥＳＤ保護についての対策上、あまり好ましくない。
【００１４】
【発明が解決しようとする課題】
したがって本発明の目的は、低電源電圧でも安定で信頼性の高い動作を遂行できる中間電圧発生回路を提供することにある。また、本発明の他の目的は、低電源電圧においてバイアス回路がセットアップされる前に駆動回路に流れる過度な直流電流を抑制することができ、電力消費をより少なくし得る中間電圧発生回路を提供することにある。さらに、本発明のまた他の目的は、ＥＳＤ保護に優れた中間電圧発生回路を提供することにある。加えて、本発明のさらに他の目的は、ＥＳＤ保護に優れると共に、低電源電圧における直流電流の発生を最大限に抑制できる中間電圧発生回路を提供することにある。
【００１５】
【課題を解決するための手段】
このような目的を達成するために本発明は、第１基準電圧及び第２基準電圧を発生するバイアス回路を有した中間電圧発生回路について、駆動回路を、ソースに電源電圧を受け、ゲートが中間電圧出力ノードに接続された第１のＰＭＯＳトランジスタと、ソースに接地電圧を受けると共に、ゲートが中間電圧出力ノードに接続される第１のＮＭＯＳトランジスタと、ゲートに第１基準電圧を受け、ドレインが第１のＰＭＯＳトランジスタのドレインに接続されると共に、ソースが中間電圧出力ノードに接続された第２のＮＭＯＳトランジスタと、ゲートに第２基準電圧を受け、ドレインが第１のＮＭＯＳトランジスタのドレインに接続されると共に、ソースが中間電圧出力ノードに接続された第２のＰＭＯＳトランジスタと、から構成することを１つの特徴としている。
【００１６】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、図中の共通する部分には同じ符号を使用するものとする。
【００１７】
図１は、本発明による中間電圧発生回路の一実施例を示す回路図である。この図１に示す中間電圧発生回路は、電源電圧Ｖｃｃに対応して第１及び第２基準電圧を発生する図４に示したものと同様のバイアス回路４０と、中間電圧ＶM を発生する駆動回路５２とから構成される。
【００１８】
駆動回路５２は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に、ＰＭＯＳトランジスタＱ７、ＮＭＯＳトランジスタＱ３、ＰＭＯＳトランジスタＱ４、及びＮＭＯＳトランジスタＱ８を直列接続した構成とされている。トランジスタＱ７のソースは電源電圧Ｖｃｃを受けるよう接続され、そのゲートは中間電圧ＶM を出力するノードｎ４に接続される。また、トランジスタＱ３のゲートはバイアス回路４０のノードｎ１に接続され、そのドレインはトランジスタＱ７のドレインと接続される。トランジスタＱ４のゲートはバイアス回路４０のノードｎ２に接続される。そして、トランジスタＱ８のゲートはノードｎ４に接続され、またそのドレインはトランジスタＱ４のドレインと接続され、ソースは接地電圧Ｖｓｓとされる。尚、Ｐ形が本実施例における第１導電形で、Ｎ形が本実施例における第２導電形である。
【００１９】
この例の動作について図３を参照して説明する。トランジスタＱ５が導通しているので、電源電圧Ｖｃｃが増加してトランジスタＱ３のしきい電圧ＶT レベル以上になると、中間電圧出力ノードｎ４のレベルが上昇する。そして、中間電圧出力ノードｎ４がトランジスタＱ８をＯＮさせるレベルになると、トランジスタＱ７、Ｑ３、Ｑ４、Ｑ８を通じて電源電圧Ｖｃｃから接地電圧Ｖｓｓへ直流電流が流れるようになる。
【００２０】
このとき、バイアス回路４０がセットアップされない状態であっても、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に中間電圧ＶM により制御されるトランジスタＱ７、Ｑ８が設けられているので、直流電流（ＤＣ）の量は、図５に示した回路における直流電流の量より格段に減少する。これは、図３の電圧−電流グラフの中で実線で示されている。その後、バイアス回路４０がセットアップされると、図５に示した回路と同様に、駆動回路５２における直流電流は急激に減少し、バイアス回路４０を通じて直流電流が流れるようになる。
【００２１】
したがって、従来技術による中間電圧発生回路で発生していた過電流を防止することができ、さらに、この例の中間電圧発生回路の駆動回路５２には、トランジスタＱ３及びトランジスタＱ４の各ソースの電源接続部に対してトランジスタＱ７及びトランジスタＱ８が設けられているため、ＥＳＤ保護についてより優れたものとなっている。
【００２２】
図２は、図１の実施例において常に導通とされているトランジスタＱ５及びトランジスタＱ６を中間電圧ＶM によって制御するようにして、それにより中間電圧ＶM の復元能力を向上させた例の回路図である。この図２に示す中間電圧発生回路は、図５に示したものと同様のバイアス回路４１と、駆動回路５３とから構成される。
【００２３】
この実施例の回路では、例えば、出力される中間電圧ＶM レベルが最初より低くなると、トランジスタＱ５及びトランジスタＱ７の制御電圧が増加してトランジスタＱ３のゲート電圧及びドレイン電圧を増加させ、その結果、トランジスタＱ３を介して流れる電流量が増加して中間電圧ＶM が所定のレベルに戻るようになっている。反対に、出力される中間電圧ＶM レベルが高くなると、それに応じてトランジスタＱ６及びトランジスタＱ８が制御されることで、短時間で中間電圧ＶM が元に戻るようになっている。
【００２４】
ここで先の図３を参照して、本発明による中間電圧発生回路と従来の中間電圧発生回路とを対比させて電圧−電流関係を説明する。図中の一点鎖線は電源電圧Ｖｃｃの大きさに対して出力される中間電圧ＶM を示し、右側の縦軸（ｙ軸）に対応している。また、実線は電源電圧Ｖｃｃに対して本発明による中間電圧発生回路で流れる電流Ｉの大きさを、点線は電源電圧Ｖｃｃに対して従来技術による中間電圧発生回路で流れる電流Ｉをそれぞれ示し、左側の縦軸（ｙ軸）に対応している。このグラフから分かるように、出力される中間電圧ＶM は同じであるのに対し、低電源電圧において本発明の中間電圧発生回路での電流量は従来の中間電圧発生回路での電流量より少なくなる。したがって、本発明によれば、低電源電圧における電力消耗を減少させることができる。
【００２５】
以上の実施例では、ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８とを、駆動回路の電源電圧と接地電圧とに対しそれぞれ直接的に接続する例を示したが、本発明はこれに限られるものではない。例えば、駆動回路のＮＭＯＳトランジスタＱ３よりも中間電圧出力ノード側にＰＭＯＳトランジスタＱ７を設けたり、あるいは、ＰＭＯＳトランジスタＱ４よりも中間電圧出力ノード側にＮＭＯＳトランジスタＱ８を設けたりするようにしても、バイアス回路のセットアップ前における駆動回路の過電流発生を制御できる。
【００２６】
【発明の効果】
以上述べてきたように本発明による中間電圧発生回路は、低電源電圧においてバイアス回路セットアップ前に駆動回路で発生する過電流を抑制でき、低電源電圧での動作特性及び信頼性により優れている。また、本発明によれば、半導体集積回路におけるＥＳＤ保護の点でもより優れた中間電圧発生回路を提供できるようになる。
【図面の簡単な説明】
【図１】本発明による中間電圧発生回路の一実施例を示す回路図。
【図２】本発明による中間電圧発生回路の他の実施例を示す回路図。
【図３】本発明による中間電圧発生回路及び従来の中間電圧発生回路における電圧−電流特性を示すグラフ。
【図４】中間電圧発生回路の従来例を示す回路図。
【図５】中間電圧発生回路の他の従来例を示す回路図。
【符号の説明】
４０、４１  バイアス回路
５２、５３  駆動回路
Ｑ１、Ｑ３、Ｑ６、Ｑ８  ＮＭＯＳトランジスタ
Ｑ２、Ｑ４、Ｑ５、Ｑ７  ＰＭＯＳトランジスタ
ｎ４  中間電圧出力ノード
ＶM   中間電圧
Ｖｃｃ  電源電圧
Ｖｓｓ  接地電圧
【図１】
0003875285.tif 000002
【図２】
0003875285.tif 000003
【図３】
0003875285.tif 000004
【図４】
0003875285.tif 000005
【図５】
0003875285.tif 000006