(57)【特許請求の範囲】
【請求項１】
セル（２００）のアレイを含むメモリ装置を作る方法であって、
各セルは、第１（２０２）、第２（２０４）およびチャネル（２０６）半導体領域と、前記チャネル領域の上に載るトンネル誘電体（２１２）を含む選択的に充電可能なゲート構造（２１０）とを含み、
前記第１および第２の領域は、前記ゲート構造に印加されているゲートしきい値レベルに少なくとも等しい電圧に応答して導通状態にされることになる前記チャネル領域を介して制御される電流経路を規定し、
前記ゲート構造に所定電圧を印加することに応答して前記セルによって伝導される電流の、基準電流（ＩＲＥＦ）に対する比較は、前記セルの論理状態を示すように、前記ゲートしきい値レベルは前記ゲート構造上の電荷の関数であり、
前記基準電流は所定数の基準セル（４０２）によって発生され、
各セルは、前記ゲート構造から前記トンネル誘電体を介して前記第１の半導体領域にキャリアが移動して前記ゲート構造上の電荷を除去することにより放電が可能であり、
前記方法は、
アレイセルが論理状態を変化させるゲート電圧（Ｖｃｃｍｉｎ）においては、前記アレイセルのセル電流（ＩＤＳｃｅｌｌ）が所定のセンス比（Ｎ）で除算された基準セルのセル電流（ＩＤＳｒｅｆ）に等しいことを、アレイ内の２つのしきい値の異なるセルのそれぞれについてセル電流（ＩＤＳｃｅｌｌ）に対するゲート電圧（ＶＧ）の関係を表わす等式を用いて第１、第２のアレイセル毎に表現し、第１、第２のアレイセル毎に表現した２つの等式を解くことで、前記基準セルのしきい値電圧（ＶＴｒｅｆ）及び実際のセンス比（Ｎ）を求めるステップと、
前記求めた前記基準セルのしきい値電圧（ＶＴｒｅｆ）および実際のセンス比（Ｎ）に基づいて、前記アレイの前記セルおよび前記基準セルの前記トランスコンダクタンスを実質的に等しくしてアレイセルの過消去に対する妨害感受性を減ずるようアレイおよび／または基準セルを調整するステップとを含む、方法。
【請求項２】
前記２つの等式の各々は、
セル電流（ＩＤＳｃｅｌｌ）を、ゲート電圧（ＶＧ）からしきい値電圧（ＶＴｃｅｌｌ）を減じたドレインバイアス電圧（ＶＤＢ）の関数で表わした多項等式である、請求項１記載の方法。
【請求項３】
前記多項等式の係数を決定するために、前記第１または第２のアレイセルのセル電流（ＩＤＳｃｅｌｌ）対ゲート電圧（ＶＧ）の特性を測定し、前記測定された値を前記多項等式に当てはめるステップをさらに含む、請求項２記載の方法。
【請求項４】
前記第１および前記第２のアレイセルの前記しきい値電圧（ＶＴｃｅｌｌ１，ＶＴｃｅｌｌ２）を決定するために、前記第１および第２のアレイセルのセル電流（ＩＤＳｃｅｌｌ）に対するゲート電圧（ＶＧ）の特性をそれぞれ測定するステップをさらに含む、請求項２記載の方法。
【請求項５】
前記第１および前記第２のアレイセルが前記論理状態を変化させるゲート電圧（Ｖｃｃｍｉｎ１，Ｖｃｃｍｉｎ２）を決定するために、異なるゲート電圧を前記第１および第２のアレイセルに印加して読出すステップをさらに含む、請求項１記載の方法。
【請求項６】
前記調整するステップは、前記アレイの前記セルおよび前記基準セルのうちの少なくとも一方の幅対長さ比を調整するステップを含む、請求項１に記載の方法。
【請求項７】
前記調整するステップは、前記アレイの前記セルおよび前記基準セルのうちの少なくとも一方のゲートの長さを調整するステップを含む、請求項６に記載の方法。
【請求項８】
前記多項等式は４次等式である、請求項２に記載の方法。
【請求項９】
請求項１〜８のいずれかに従って作られるメモリ装置。
【請求項１０】
一連の行列状に配列されるセルのアレイを含み、各行は、関連のワード線が、
前記行内の各セルのゲート構造を電気的に接続し、各列は、関連のビット線が、前記列内の各セルの前記第２の半導体領域を電気的に接続し、前記アレイ内の各セルの前記第１の半導体領域は共通の線によって電気的に接続される、請求項９に記載の装置。
【発明の詳細な説明】
発明の背景
１．発明の分野
この発明は半導体装置に関するものであり、より特定的には、改善されかつより一様な動作特性を有するフラッシュＥＥＰＲＯＭ（電気的に消去可能なプログラマブルリードオンリメモリ）などの浮動ゲートメモリ装置の設計および製造に関する。
２．関連技術の説明
一般に、フラッシュＥＥＰＲＯＭ（電気的に消去可能なプログラマブルリードオンリメモリ）のようなメモリ装置は公知のものである。たとえば、図１、図２および図２Ａを参照して、フラッシュＥＥＰＲＯＭ１００は、１つ以上の高密度領域１０３および低密度周辺部１０６が形成される単一の基板１０２を一般に含む。高密度領域１０３は、典型的には、個々にアドレス指定可能な同一のメモリセルからなる、少なくとも１つのＭｘＮアレイコア１０４を含む（図２、図２Ａ）。低密度周辺部１０６は典型的には：好適な入力／出力（Ｉ／Ｏ）回路１０８と；たとえば１つ以上のｘ−デコーダ１１０およびｙ−デコーダ１１２等、個々のセルを選択的にアドレス指定するための好適な回路と；選択されたアドレス指定されたセルのソース、ゲートおよびドレインを所定の電圧またはインピーダンスに選択的に接続して、そのセル上において指定される動作、たとえばプログラミング、読出、消去等を実行するための、および必要な電圧を引き出してそのような動作を実行するための好適な回路１１４と；アドレス指定されたセルがプログラムされているか否か、つまり０であるかまたは１であるかを判断するためのセンス回路１１６とを含む。
次に図２および図２Ａを参照して、アレイ１０４における各セル２００は：基板１０２において（または分離ウェルにおいて）形成されるソース２０２、ドレイン２０４およびチャネル２０６半導体領域と；積層されるゲート（ワード線）構造２１０とを典型的には含む。ゲート構造２１０は好適には：チャネル２０６の上に載る基板１０２の表面上に形成される薄いゲート誘電体層２１２（広くには「トンネル酸化物」と称される）と；トンネル酸化物２１２の上に載る浮動ゲート２１４と；浮動ゲート２１４の上に載るインターポリ誘電体層２１６と；インターポリ誘電体層２１６の上に載る制御ゲート２１８とを含む。セル２００は一連の行列状に配置される。
この完成されたアレイにおいて、ある行におけるセル２００のそれぞれの制御ゲート２１８は、その行に関連づけられる共通のワード線（ＷＬ）と一体化して形成される。セルの列は、ある列における隣接するセルが共通の半導体領域をソースまたはドレイン領域として共有するように配置され：ある列の各セル（端部のセルを除く）のソース２０２は、隣接するセルのうちの一方、たとえばその列における先行するセルとの共通領域に形成され；同様に、そのセルのドレインは、他方の隣接するセル、たとえばその列における次の後続のセルのドレイン２０４との共通領域に形成される。セルの列における各セルのドレインは、その列内におけるセル２００の各ドレイン２０４に接続される上に載る金属層を含む導電ビット線（ＢＬ）（図２Ａ）によって接続される。さらに、行（およびしたがって行の対）における各セル２００のソースは、後述するように、基板１０２に形成される共通のソース線ＣＳ（図２）によって相互接続される。１本のワード線および１本のビット線で動作することによって、アレイ１０４内の任意の特定のセル２００を個々にアドレス指定（プログラミングおよび読出）することができる。
電流は、ゲート２１４、２１８によりチャネル２０６において発生される電界に従って、ソース２０２とドレイン２０４との間において選択的に導かれる。浮動ゲート２１４を適切に充電（プログラミング）または放電（消去）することにより、セル２００のしきい値電圧ＶT（つまり、ソースとドレインとの間の電流が所定のレベルを超えるようにするために制御ゲート２１８に印加されなければならない電圧ＶG）を選択的に変動させてセル２００をプログラムしてもよい。
個々のセル２００は、ホットエレクトロン注入としばしば称される、高エネルギ電子注入によって浮動ゲート２１４を充電することによりプログラムされる。ソース２００、ドレイン２０４および制御ゲート２１８に適切な電位を与えることによって、ホットエレクトロンがチャネルからトンネル誘電体２１２を介して注入されて、浮動ゲート２１４が負に充電される。浮動ゲート２１４を負の電位で充電すると、そのセルのしきい値電圧は第１の公称値ＶT1から第２の公称値ＶT2まで所定量Ｖσだけ上昇する。この結果、プログラムされたセル２００（ＶT＞ＶT2）は、浮動ゲート２１４上に電荷を全く有さないプログラムされないセル２００（ＶT＜ＶT1）と比べた場合、後の読出動作中において導かれる電流が実質的により少ない。
読出動作中、共通のソース線ｃｓは接地され、所定の電圧ＶDは（ビット線を介して）ドレインに印加され、所定の電圧ＶGは選択されたセル２００の制御ゲート２１８（その行のワード線）に印加される。選択されたセル２００がプログラムされていない場合（ＶT＜ＶT1）、ゲート電圧ＶGはそのセルのしきい値電圧ＶT1を超え、セル２００は比較的高い電流（所定の上側しきい値レベル、たとえば１００マイクロアンペアより上）を伝導する。一方、選択されたセル２００がプログラムされている場合（ＶT＞ＶT2）、ゲート電圧ＶGはそのセルのしきい値電圧ＶT2未満であり、そのセルは導通しないかまたはより少ない電流（所定の下側しきい値レベル、たとえば２０マイクロアンペアを下回る）を少なくとも伝導する。セルの状態は、典型的には、センス回路１１６において、現在の出力を、プログラムされていないセルからの電流の所定の百分率（センス比と称される）に等しい基準電流と比較することによってテストされ：その基準電流より大きいレベルでのセルによる伝導は、第１の状態、たとえば０または論理ローを示し；基準電流未満のレベルでの伝導は第２の状態、たとえば１または論理ハイを示す。
基準電流は、従来は、コアアレイ１０４の一部として形成されるセルのさらなる基準列１１４によって発生される。この基準列の「ビット線」はセンス回路１１６に接続され、セルのソースは共通のソース線ＣＳに接続されるのではなく接地される。基準セルの制御ゲートは、しかしながら、コアアレイワード線に接続される。したがって、基準列１１４のセルはプログラムされない（充電されない）ままであるため、選択された行の基準セルは、読出動作中にワード線（およびしたがって基準セルのゲート）に印加される所定電圧ＶGに応答して導通する。
センス回路１１６は、典型的には、「基準」抵抗性ネットワーク１１８と、「センス比」抵抗性ネットワーク１２０と、比較器（たとえばセンスアンプ）１２２とを含む。基準抵抗性ネットワーク１１８は所定の公称抵抗Ｒを表わし、一方センス比抵抗性ネットワーク１２０は基準抵抗の所定の倍数に等しい所定の公称抵抗（ｎＲ）を表わす。明瞭さを期すため、抵抗性ネットワークは図２においては単純な抵抗器として示されているが、実際にはそれらは、典型的には、与えられる制御信号に従って所定の公称抵抗を与える可変抵抗ネットワークを含む。
センス比抵抗性ネットワーク１２０は、選択されたビット線（アレイ１０４における選択された列のセルのドレイン）と所定電圧ＶDとの間で（たとえばＹデコーダ１１２を介して）効果的に接続される。基準抵抗性ネットワーク１１８は、基準列１１４のセルのドレインを接続する線と、選択されたビット線（アレイ１０４における選択された列のセルのドレイン）に印加される所定電圧源、たとえば同じ電圧ＶDとの間において効果的に接続される。基準抵抗性ネットワーク１１８と基準列１１４のセルのドレインを接続する線との間のジャンクチャ１２４は比較器１２２の一方の入力（たとえば非反転入力）に接続される。センス比抵抗性ネットワーク１２０と（たとえばＹデコーダ１１２を介する）選択されたビット線との間のジャンクチャ１２６は比較器１２２の他方（たとえば反転）入力に接続される。
読出モードでは、所定電圧ＶD（たとえば１〜１．５ボルト）から、センス比抵抗性ネットワーク１２０（およびＹデコーダ１１２）を介して、選択されたビット線まで、接続が確立され（およびしたがって、選択された列のセルのドレインで電圧が与えられ）る。アレイセルのソースは接地される。選択された列のセルのいずれかが導通状態である場合、電流はセンス比抵抗性ネットワーク１２０を通って流れる。
基準列１１４のセルはすべてプログラムされず（つまり浮動ゲート上において電荷を全く保持しない）、実際に、通常の動作においては決してプログラムされもしなければ消去されもしない。したがって、ワード線に所定電圧ＶGが印加されると、選択された基準セルは導通状態となり、電流は基準抵抗性ネットワーク１１８を通って流れる。
比較器１２２は、選択されたビット線および基準線における電流の相対的な大きさの指示を発生する。他のものがすべて等しい場合、電流の相対的な大きさは「センス比」、つまり抵抗性ネットワーク１２０と１１８との間の抵抗の倍数（ｎ）によって規定される。比較器１２２は、ｎで除算された基準電流よりもビット線電流が小さい（つまりＩBL＜（１／ｎ）ＩREF）場合にのみ、プログラムされたセルを示す。このようなメモリ装置は、１９９４年８月２日にヴァン・バスカーク（Van Buskirk）らに対して発行された、共通の譲受人に譲渡された米国特許第５，３３５，１９８号に記載されている。
コアアレイ１０４の一部を用いて基準電流を与えることは、基準列１１４のセルが、動作アレイが同じプロセスの一部である状態で形成されるため、結果としてその動作アレイ１０４のセルと実質的に同一である、という点で有利である。しかしながら、たとえば５１２のセルを含むかもしれないようなセルの完全な列を用いると、半導体基板上の貴重な空間が占領される。
このプログラミング手順と対照的に、フラッシュＥＥＰＲＯＭは典型的にはバルク消去され、したがって、アレイ１０４のセル２００全部（つまり共通のソース線ｃｓに接続される）は同時に消去される。適切な電位がソース２０２、ドレイン２０４および制御ゲート２１８に印加されると、浮動ゲート２１４からソース２０２（またはドレイン２０４）へファウラー−ノルドハイム（Ｆ−Ｎ）トンネルを介して電子トンネルが生ずる。たとえば、浮動ゲート２１４上におけるプログラミング中に蓄積される電子は、誘電体２１２の、浮動ゲート２１４がソース領域２０２と重なる領域（トンネル領域２０３と称される）を通ってトンネルする。Ｆ−Ｎトンネルはメモリアレイ１０４内のすべてのセル２００に対して同時に生じ、１回の「フラッシュ」または動作で全アレイ１０４を消去する。
各セル２００は共通のソース線ＣＳに接続されるため、アレイ１０４のすべてのセル２００は同じ時間の間消去される。理想的には、アレイ１０４の各セル２００は、消去すべき、つまり浮動ゲート２１４から電子を取除いて下側の選択されたしきい値電圧を達成すべき時間が同じであることを要する。しかしながら、アレイ１０４内のセル２００間の消去時間は大幅に異なる。この消去時間のばらつきのため、各セル２００は、アレイ１０４において最も低速のセルを消去するのに必要な時間の間消去されなければならない。しかしながら、より高速のセル２００をあまりに長い間消去すると過消去が引き起こされる。過消去は浮動ゲート２１４上に正の電荷を発生させ、これによって、セル２００のしきい値電圧ＶTが、ある場合には負のしきい値電圧（ＶT＜０）を確立する程度にまで、過剰に下げられる。この結果、過消去されたセル２００は、たとえ制御ゲート２１８が接地された場合（ＶG＝０ボルト）でも活性化され続けるかもしれず、したがって、セル２００は、過消去されたセル２００が読出のために選択されたセルであるか否かにかかわらず、読出動作中において常に導通する。加えて、プログラミングにより行なわれるしきい値電圧の増加Ｖσは、選択されたセル２００の制御ゲート２１８に与えられる所定電圧ＶGを超えるように過消去セルのしきい値電圧ＶTを上昇させるのに十分ではないかもしれず、したがって、たとえプログラムされた場合でも、その過消去されたセルは読出プロセス中におけるＶGの印加で導通して、誤った読出値を与える。
読出動作中に列の過消去セル２００によって導通される電流は「列漏洩電流」として知られている。列漏洩電流は、それ自身を、メモリの信頼性および耐久性を劣化または破壊することによって表わす。上で論じたように、選択されたセル２００のビット値は、その関連のビット線ＢＬで与えられるドレイン電流の大きさに依存する。列の各セル２００のドレイン２０４は、しかしながら、その関連のビット線ＢＬに接続される。理想的には、考えられ得る導通に対してバイアスされる列の唯一のセルは選択されたワード線ＷＬにあるセルであり；読出プロセス中は所定電圧ＶGがその選択されたワード線上のセルのゲートに印加され、他のすべてのゲートは接地される。選択されたセル２００がプログラムされていない場合、（所定電圧ＶGを基準セルに印加することにより発生される）基準電流を超える電流がビット線上に与えられ、たとえば０を示す。選択されたセルが「１」でプログラムされる場合には、セルのドレイン電流（および理想的にはビット線）は読出動作中は基準電流を下回る。しかしながら、そのビット線の電流は、ある列のすべてのセルからの累積的な電流の流れを反映する。したがって、その列のセルのいずれかが過消去されて、読出動作中に大きな電流を導通させると、そのビット線における電流の流れは基準電流を超えるかもしれない。その結果、読出動作は、その列のどのセルが選択されるかにかかわらず、またはその選択されたセルがプログラムされていようといまいと、論理０を発生させる。深刻な場合には、１つの過消去されたセルがその列全体を不能化する。他の場合には、セルの多くが僅かに過消去されるかもしれず、これによって、上側しきい値を超える累積的な列漏洩電流が与えられる。たとえば、５１２のセルの列の各セルが０．２マイクロアンペアを漏洩する場合、全列漏洩電流は１０２．４マイクロアンペアとなって基準電流（公称１００マイクロアンペア）を超え、したがって全列を不能化する。あまり深刻でない場合では、時間をかけてメモリの性能を単に劣化させて、その装置の信頼性および耐久性、つまりその装置が成功裏にプログラムされ消去され得るサイクル数を大幅に減ずるかもしれない。
過消去の問題を認識する。たとえば、上述のヴァン・バスカークらへの米国特許第５，３３５，１９８号には、セルがプログラムされるたびごとにプログラム検証を行なうステップを含む過消去訂正法が開示されている。セルのプログラミングは、所定の中間レベル電圧（たとえば５．５ｖ）がビット線（ドレイン）に印加される状態で、所定の相対的に高い電圧（たとえば１２ｖ）のパルスをワード線（ゲート）に印加することによって行なわれ；そのソースは接地された状態である。このプログラム検証は、本質的に、所定数のパルスをワード線に与え、次いで選択されたビット線からの電流を読み（比較器の出力を監視し）、ビット線電流ＩBLが基準レベル（（１／ｎ）ＩREF）下回るまでパルスをワード線に与え続けることを必要とする。ワード線に与えられるこのプログラミングパルスも、選択されたセルをプログラミングする（充電させる）ことに加えて、列の過消去されたビット（ドレインがビット線に接続されるセル）を正のしきい値電圧に向かって充電し戻す。不利なことに、プログラム検証の一部としてセルの列における過消去されたビットに充電することは、プログラミング動作においてかなりの遅延をもたらし得る。
小型化が空間においてさらにより重きをおくにつれて、セルのあるコラムの全体を用いずに基準電流を発生させることが望ましくなっている。さらに、（コアアレイワード線に接続される）コアアレイに関連して形成される基準セルのあるコラムの全体を用いることは、それがたとえば１９９１年１２月３１日に発行されたハダド（Hadad）らへの米国特許第５，０７７，６９１号に開示されるような単一の外部電圧装置、たとえば「５．０ボルトのみ」メモリ装置との関連において用いられる場合問題となる。より具体的には、従来の装置では、消去は、相対的に高い正の電圧をセルの共通ソースに印加し、ワード線（制御ゲート）を接地し、ドレイン（ビット線）を浮動させることによって行なわれる。基準アレイ１１４のセルのソースはこの共通ソースには接続されず（その代わりに接地される）ため、基準アレイ１１４は従来の消去プロセスの影響を受けない。しかしながら、単一外部電圧装置では、相対的に高い電圧をソースに与えて放電（消去）を実行する代わりに、典型的な電源電圧（たとえば＋５ボルト）のようなより低い電圧を、より高い大きさの負の電圧を選択されたセルの制御デート（ワード線）に印加することに関連させて、ソースに印加する。制御ゲートを通って流れる電流はほとんどないため、ゲート電圧はオンボードチャージポンプを用いて発生され得、したがって、第２のより高い電圧電源に対する必要性を取除く。しかしながら、基準アレイ１１４のセルの制御ゲートはコアアレイのワード線に接続されるため、その基準アレイは制御ゲート（たとえば−１０ボルトにある）とソース（たとえば０ボルトにある）との間に印加される負の電位を受けて、基準アレイセルの浮動ゲート上の電荷を変化させる可能性がある。したがって、単一外部電源装置では、基準アレイはその作製プロセスでは典型的にはコアアレイから遠ざけて配置されコアアレイとは別個に形成される。
しかしながら、基準セルがアレイセルから別個に形成されるため、アレイのセルからの基準セルの変動、基準電流はアレイ１０４のプログラムされないセルにより発生される電流を正確には反映しないかもしれない、と判断されている。このような偏差は過消去または消去不足を誤って引き起こし得る。したがって、設計値（たとえばアレイセル）からの基準セルにおける偏差を検出し、作製パラメータを変動させてその偏差を直すか、またはその偏差を動作において補償することが望ましい。しかしながら、基準セルの実際のしきい値電圧および実際のセンス比を測定する容易な方法はこれまでなかった。
ＷＯ−Ａ−９４／２８５４９は、メモリセルおよび基準セルを有するメモリ装置を開示している。基準ビット線に対するメモリビット線の抵抗の比、つまりセンス比が考慮されており、一例として１／２．５のセンス比が言及されている。
ＪＰ−０７−１８２８７５は、同様の特性を有する基準セルおよび消去セルを設けることを論じている。
発明の概要
この発明はセルのアレイを含むメモリ装置を作る方法を提供し、
各セルは、第１、第２およびチャネル半導体領域と、前記チャネル領域の上に載るトンネル誘電体を含む選択的に充電可能なゲート構造とを含み、
前記第１および第２の領域は、前記ゲート構造に印加されているゲートしきい値レベルに少なくとも等しい電圧に応答して導通状態にされることになる前記チャネル領域を介する制御される電流経路を規定し、
前記ゲート構造に所定電圧を印加することに応答して前記セルによって伝導される電流の、基準電流（ＩＲＥＦ）に対する比較は、前記セルの論理状態を示すように、前記ゲートしきい値レベルは前記ゲート構造上の電荷の関数であり、
前記基準電流は所定数の基準セルによって発生され、
各セルは、前記ゲート構造から前記トンネル誘電体を介して前記第１の半導体領域にキャリアが移動して前記ゲート構造上の電荷を除去することにより放電が可能であり、
前記方法は、
前記アレイの前記セルのトランスコンダクタンスを決定するステップと、
前記基準セルのトランスコンダクタンスを決定するステップと、
前記アレイの前記セルおよび前記基準セルの前記トランスコンダクタンスを実質的に等しくしてアレイセルの過消去に対する妨害感受性を減ずるようアレイおよび／または基準セルを調整するステップとを含む。
【図面の簡単な説明】
以下、この発明の好ましい例示的実施例を添付の図面を参照しながら説明する。図面において同様の表示は同様の要素を示す。
図１は、高密度回路領域と低密度回路領域とを有する従来のメモリ装置の概略上面図である。
図２は、先行技術メモリ装置のある部分の単純化された概略図である。
図２Ａは、セルアレイコア１０４の中間状態（部分的に完全な）のある部分の、部分的な、断面斜視図である。
図３は、この発明に従うメモリ装置の概略上面図である。
図４は、この発明に従うメモリ装置の部分的なブロック概略図である。
図５は、Ａｒｒａｙ＿ＶTモード動作の有効な構成を示す部分ブロック概略図である。
図６は、通常の読出モード動作におけるアレイセルおよび基準セルの制御ゲート電圧に対するドレイン−ソース電流（ＩDS）の二乗根のグラフである。
図７は、アレイセルのしきい値電圧が基準セルのしきい値電圧未満である場合の、通常読出モードにおけるアレイセルおよび基準セルのゲート制御電圧に対するドレイン−ソース電流（ＩDS）の二乗根のグラフである。
図８は、「Ｆｌｏｏｒ＿ＶT」モード動作におけるアレイセルおよび基準セルのそれぞれの制御ゲート電圧に対するドレイン−ソース電流（ＩDS）の二乗根のグラフである。
図９は、基準セルの浮動ゲート上の電荷を調整するための診断／訂正回路の概略ブロック図である。
好ましい例示的実施例の詳細な説明
ここで図３および図４を参照して、この発明に従うＥＥＰＲＯＭ４００は、先行技術と同様に、共通の基板に形成される、個々のセル２００からなる１つ以上の高密度コアアレイ１０４と低密度周辺部１０６とを含む。低密度周辺部１０６は典型的には：好適な入力／出力（Ｉ／Ｏ）回路１０８と；たとえば１つ以上のｘ−デコーダ１１０およびｙ−デコーダ１１２のような、たとえばＩ／Ｏ回路１０８を介して与えられる制御信号に応答して個々のセルを選択的にアドレス指定するための好適な回路と；たとえばＩ／Ｏ回路１０８を介して与えられる制御信号に応答して、選択されたアドレス指定されたセルのソース、ゲートおよびドレインを所定の電圧またはインピーダンスに選択的に接続してセル上において指定される動作、たとえばプログラミング、読出および消去を行ない、およびそのような動作を実行するよう必要な電圧を引き出すための好適な回路１１４と；アドレス指定されたセルがプログラミングされているか否かを判断するためのセンス回路１１６とを含む。
図４に示されるように、センス回路１１６は好適には、「基準」抵抗性ネットワーク１１８（所定の公称抵抗Ｒ）および「センス比」抵抗性ネットワーク１２０（所定の公称抵抗ｎＲ）、ならびに比較器（たとえばセンスアンプ）１２２を含む。繰返しになるが、抵抗性ネットワーク１１８および１２０は、明瞭性を期すため、図４においては単純な抵抗器として示されているが、実際にはそれらは、典型的には、それらに与えられる制御信号に従って所定の公称抵抗を与える可変抵抗ネットワークを含む。
先行技術と対照的に、ＥＥＰＲＯＭ４００は、低密度領域１０６において、好適にはコアアレイ１０４から遠ざけて配される１つ以上の別個の基準セル４０２を含む。単一の基準セル４０２または基準セル４０２のアレイを利用してもよい。典型的には、複数の基準セル４０２を用いて、個々のセルの特性におけるばらつきを平均化する。いずれの場合においても、遠ざけられたアレイは、コアアレイ１０４の或る列の全体に満たず、したがってチップ上において占める空間がより小さく、コアアレイから電気的に分離される。
この発明の別の局面に従うと、基準アレイ４０２がコアアレイ１０４から別個に形成されるにもかかわらず、基準アレイ４０２によって発生される基準電流は、アレイ１０４におけるプログラムされないセルによって発生される電流を正確に反映し、たとえば、基準セルのトランスコンダクタンスはコアアレイ１０４のセルのトランスコンダクタンスに等しくなることを保証するようなステップがとられる。コアアレイ１０４における２つのセルに対するソース／ドレイン電流対ゲート電圧（Ｉds対ＶG）曲線および実際のしきい値電圧が決定される。コアアレイ電流は状態変化が検出される（比較器１２２が状態を切換える）時点において基準アレイ電流に等しいことに注目して、基準アレイ４０２のセルに対するしきい値電圧ＶTREFおよび実際のセンス比を、その２つのアレイセルに対するＩds対ＶGを表わす等式を解くことによって計算する。しきい値電圧ＶTREFを次いで必要に応じて調整してもよく、チップの設計（たとえば基準セルのチャネル長）に調整して、基準アレイセルのトランスコンダクタンスＧｍの、設計値からの変動を訂正してもよい。
さらに特定的には、図３および図４を参照して、通常の読出モード動作では、Ｙデコーダ１１２は、選択されたワード（１つのバイト）の各ビット線（ＢＬ）を関連のセンス抵抗性ネットワーク１２０および比較器１２２に選択的に接続する。しかしながら、Ｉ／Ｏ回路１０８は、たとえば回路１１４からそれに与えられる所定の制御信号に応答して、ビット線の１つ以上を直接たとえばＥＥＰＲＯＭ４００のＩ／Ｏパッドに選択的に接続することにより、比較器１２２およびセンス抵抗性ネットワーク１２０をバイパスして、それぞれのビット線への外部アクセスを可能にするという効果を奏するよう構成される。同様に、Ｘデコーダ１１０も、たとえばＩ／Ｏ回路１０８および／または回路１１４からそれに与えられる所定の制御信号に応答して、それぞれのワード線（ＷＬ）の１つを直接外部ピン、たとえばＥＥＰＲＯＭ４００の電源ピンに選択的に接続することによって、それぞれのワード線への外部アクセスを可能にするよう構成される（またはさらなるデコーダ１１１が間に挿入される）。これにより、さまざまな解析モードでのＥＥＰＲＯＭ４００の動作が可能となる。
たとえば、図４および図５を参照して、ここでは「Ａｒｒａｙ＿ＶT」モードと時に称される、そのような１つ解析モードは、直接的なセル電流測定を容易にする。この「Ａｒｒａｙ＿ＶT」モードでは、共通のソース線は接地され、接続は、あたかも標準読出モードにあるかのように、選択されたワード線およびビット線に対して、デコーダ１１０および１１２によって行なわれるが、ただし、選択されたビット線およびワード線は所定の外部アクセス可能なピンに直接接続され、たとえば選択されたワード線は電源ピンに結合され、選択されたビット線はＩ／Ｏピンに結合される。出力ピン（ビット線）に電圧が印加され、装置への電流は僅かであり、一方、ワード線上のゲート電圧ＶG（電源ピンに印加される）はその選択されたセルのＩ／Ｖ特性を生じさせる。
ＥＥＰＲＯＭ１００が「Ａｒｒａｙ＿ＶT」モード構成にある場合、つまり、所定電圧ＶD（たとえば１〜１．５ボルト）が（センス抵抗１２０，Ｙデコーダ１１２およびビット線を介して）ドレインに与えられかつ共通ソース線が接地されている状態では、個々のセル２００のドレインとソースとの間で伝導される電流ＩDSは、セルの制御ゲート２１６に印加される電圧ＶG（つまりセルに関連づけられるワード線上の電圧）の関数である。一般に、セルはゲート電圧ＶGがしきい値ＶT（これは、先に注記したように、セルの浮動ゲート２１４上の電荷の関数である）に達すると導通し始め、その後、その電流は、電流経路における抵抗およびセルのトランスコンダクションの関数として増加する。
一般には、セルが導通し始めるゲート電圧（ＶT）は、過消去等のため、アレイ内のセル間で変動する（センス回路１１６が動作可能なシステムにある状態で）セルが状態を切換えるワード線に印加されるゲート電圧ＶCCMIN、つまり、基準電流に等しい電流をセルが発生させるゲート電圧も、同様に、過消去等のため、アレイ内のセル間で変動する。
セルによって伝導される電流ＩDSは、部分的に、セルを通る電流経路にある抵抗、たとえばセンス抵抗１２０または基準セル４０２の場合には基準抵抗１１８の関数である。通常の動作では、センス比抵抗性ネットワークの抵抗（ｎＲ）は基準ネットワークの抵抗（Ｒ）以上であり、換言すれば、センス比ｎは少なくとも１にある。したがって、コアセルのドレインからソースへの電流は、基準セルよりも速くゲート電圧の変化に応答して増大する結果となる。ここで図６を参照して、基準セルはそのゲートに電圧ＶTREFを印加されると導通し始め、導通は、曲線６００で概ね示される基準抵抗に概ね従う割合で増加する。理論上、プログラムされないアレイセルは、基準セルと同じしきい値電圧で導通し始める。しかしながら、実際には、不完全な消去からの残余の負の電荷、過消去により引き起こされる正の電荷、または基準セル４０２からの構造における偏差によって、コアアレイセル（Ｃ１）のしきい値電圧ＶTC1は基準アレイのそれから変動する。より特定的には、６０２で概ね示される、アレイ１０４のセルＣ１のＩDS対ＶG曲線では、導通は、ゲート電圧が第１のしきい値ＶTC1に達すると始まり、センス抵抗ネットワークの値（ＮＲ）に概ね従う割合でゲート電圧を増加するとともに増加する。したがって、アレイセルのしきい値電圧（ＶTC1）が基準セルのしきい値電圧ＶTREFより大きい場合、アレイセルＣ１が状態を変化する、認識できるゲート電圧ＶCCMINが存在する。
しかしながら、アレイセルのしきい値電圧が基準セルのしきい値電圧未満である場合には、認識できる切換点がない。図７を参照して、異なるセルＣ２は、ＩDS対ＶG曲線が曲線４０４によって示される状態で、電圧ＶTC2で導通し始めるが、これは基準しきい値（ＶTREF）未満である。このような場合、ＶCCminの実際の値を決定することができず、というのもアレイセルは最も低い比較点（ＶTREF）で既に導通しているからである。
これに応じて、「Ｆｌｏｏｒ＿ＶT」モードと称される内部診断モード動作が開発されている。このＦｌｏｏｒ＿ＶTモードでは、基準抵抗性ネットワークおよびセンス比抵抗性ネットワークの相対抵抗は、ゲート電圧の増加に応答する基準セルのソースドレイン電流の変化の割合がアレイセルのそれよりも高い状態で変動される。図８を参照して、Ｆｌｏｏｒ＿ＶTモードでは、ゲート電圧（ＶG）に対する基準電流（曲線８００）の変化の割合は、アレイセルＣｅｌｌ１およびＣｅｌｌ２（それぞれ曲線８０２および８０４）のそれよりも有意に高い。重要なことは、両方のセルＣｅｌｌ１およびＣｅｌｌ２の両方のセルのしきい値電圧はしきい値セルのしきい値電圧（ＶTREF）よりも低いが、各例において、認識可能な状態変化が、つまりＶCCMIN1およびＶCCMIN2に等しいゲート電圧で見られる。換言すれば、それらのゲート電圧で、電流の大きさは基準電流を下回って落ちる。
飽和レジームでは、セル（コアセルまたは基準セル）のドレイン電流ＩDSは、ドレインバイアスの弱関数である。ドレインバイアスは、しかしながら、読出モードでは（たとえばＶD＝１．５ボルトであり、ソースは接地され、ゲート電圧ＶGである場合）、ドレインバイアスは、印加されるゲート電圧（ＶG）と、そのセル上の電荷によって確立されるそのセルのしきい値電圧（ＶT）との間の差に等しい。先に注記したように、状態の変化点では、（ＶG＝ＶCCMIN）アレイセルの電流は、ＩDScellを（ＶCCmin−ＶTcell）の関数とし、ＩDSrefを（ＶCCmin−Ｖtref）の関数として、センス比（Ｎ）で除算された基準セルの電流に等しい：
ＩDScell＝（１／Ｎ）ＩDSref  等式１
この発明の１つの局面に従うと、コアセルのＩDS対ＶG曲線は、たとえば、ＶDBはＶGからＶTを減じたドレインバイアスに等しいとして、４次の多項式：ＩDS（ＶDB）＝α0+α1（ＶDB）＋α2（ＶDB）2＋α3（ＶDB）3＋α4（ＶDB）4  等式２
で表わされ得ることが定められている。すべてのセルのＩDSプロファイルは実質的に同一であり；それぞれの曲線は、形状においては実質的に同一であるが、しきい値電圧における変化によってシフトされる。
この４次多項式の係数の好適な決定は、ＥＥＰＲＯＭに対するＡｒｒａｙ＿ＶT動作モードを実行し、一連の印加されるゲート電圧にわたってセルのドレインソース電流（ＩDS）を測定し、次いで、従来の曲線当てはめ技法を用いて対応の４次多項等式を確立することによって行なわれる。実際には、この等式が一旦あるチップに対して決定されると、それはすべてのそのタイプのチップとともに用いられ得る。
ＩDSに対する多項式が一旦決定されると、状態変化に対応するゲート電圧ＶCCMIN、および電流の流れの開始に対応するしきい値電圧ＶTCellをアレイ１０４にある２つの異なるセル（Ｃｅｌｌ１およびＣｅｌｌ２）に対して決定し、同時にそれらセルに対する等式を解くことによって、基準しきい値電圧（ＶTREF）および実際のセンス比を決定し得る：
α0+α1*（ＶCCmin1−ＶTcell1＋α2*（ＶCCmin1−ＶTcell1）2＋α
3*（ＶCCmin1−ＶTcell1）3＋α4*（ＶCCmin1−ＶTcell1）4
＝（１／ｎ）［α0+α1*（ＶCCmin1−ＶTref）＋α2*（ＶCC
min1−ＶTref）2＋α3*（ＶCCmin1−ＶTref）3＋α4*（ＶCC
min1−ＶTref）4］  等式３
α0+α1*（ＶCCmin2−ＶTcell2＋α2*（ＶCCmin2−ＶTcell2）2＋α
3*（ＶCCmin2−ＶTcell2）3＋α4*（ＶCCmin2−ＶTcell2）4
＝（１／ｎ）［α0+α1*（ＶCCmin2−ＶTref）＋α2*（ＶCC
min2−ＶTref）2＋α3*（ＶCCmin2−ＶTref）3＋α4*（ＶCC
min2−ＶTref）4］  等式４
セルＣｅｌｌ１およびＣｅｌｌと２のしきい値電圧ＶTCell1、ＶTCell2は、それらのセルに対するＩDS対ＶG曲線から決定され得る。セルの状態変化電圧ＶCCMINの決定は、異なる印加されるゲート電圧でセルを読出し、そのセルが状態を変化するゲート電圧を判断することによって行なわれてもよい。次いで、連立等式３および４を解くことによって、基準セルのしきい値電圧ＶTrefおよびセンス比Ｎを決定し得る。
したがって、基準セルしきい値電圧ＶTrefの設計値からの偏差、およびセンス比が決定され得、訂正が行なわれ得る。たとえば、基準セルの浮動ゲート上に正または負の電荷をおくことによって、基準アレイセルしきい値電圧ＶTrefに、動的に調整を行ない得；基準アレイ４０２のセルを選択的に充電または放電させるよう規定を設けて、所望のレベルで基準しきい値電圧ＶTrefを確立してもよい。図３および図９を参照して、ＥＥＰＲＯＭ４００は、適切な電位をたとえば回路１１６によって各基準セルのソース９０２、ドレイン９０４および制御ゲート９１６に与えることによって基準セル４０２の浮動ゲート上の電荷を変動させる、ここでは「Reference Array訂正」モードと称される、動作の診断的／訂正モードにおいて動作するよう適合されてもよい。たとえば、適切な電位またはインピーダンス（たとえばＶD＝浮動、ＶG＝−１０ｖ、ＶS＝５ｖ）がソース９０２、ドレイン９０４および制御ゲート９１８に印加されて、電子トンネルを浮動ゲート９１４からソース９０２（またはドレイン９０４）へファウラー−ノルドハイム（Ｆ−Ｎ）トンネルを介して引き起こし得る。こうして、基準しきい値電圧Ｖtrefは初期値から下げられ得る。代替的に、（浮動ゲート電位をより正にするよう）電子をセル浮動ゲートからそのトンネル誘電体を介して除去することもできる。ホットエレクトロン注入を行なうための典型的な電圧は、ＶD＝５ｖ、ＶG＝１０ｖ、ＶS＝０ｖである。負の電位で浮動ゲート９１４を充電させることによって、基準しきい値電圧ＶTrefは所定量Ｖσだけ上昇する。
基準セルおよびコアセルのトランスコンダクタンス（ＧＭ）間の不一致も判断され得、チップ設計が訂正され得る。抽出されたＦｌｏｏｒ＿ＶTモードセンス比が設計値よりも小さい場合、基準セルのトランスコンダクタンスＧＭはコアセルＧＭよりも大きい。抽出されたＦｌｏｏｒ＿ＶTセンス比が設計値よりも大きい場合、基準トランスコンダクタンスはコアセルトランスコンダクタンスよりも小さい。
次いで、コアセルのトランスコンダクタンスを調整することができる。特定的には、セルのトランスコンダクタンスは、Ｗ＝チャネルの幅、μ＝チャネルの移動度、Ｌ＝チャネルの長さおよびＣOX＝トンネル酸化物のキャパシタンスとして、セルチャネルの幅対長さ比（これは次いでゲートの幅対長さ比により決定される）に比例する：
0003928022.tif 000002
したがって、セルのトランスコンダクタンスＧＭは、幅対長さ比または酸化物キャパシタンスを変動させることによって調整され得る。一般には、セルの幅対長さ比は作製プロセス中において容易に変えられる。
図面においては、さまざまな導体および接続を１本の線で示しているが、それらは限定された意味においてそのように示されるものではなく、当該技術分野において理解されるように複数の導体または接続を含んでもよい。同様に、本発明に直接関与しない、ＥＥＰＲＯＭ１００および４００のさまざまな構成要素、制御線、電源接続等は、明瞭さを期すために図面からは省略されている。さらに、上の記載は本発明の好ましい例示的実施例についてのものであり、この発明はその示される特定の形式に限定されるものではない。これらおよび他の修正を、クレームに表わされるように、この発明の範囲内で、要素の設計および構成において行なってもよい。
【図１】
0003928022.tif 000003
【図３】
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【図２】
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【図２Ａ】
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【図４】
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【図５】
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【図９】
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【図６】
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【図７】
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【図８】
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