(57)【特許請求の範囲】
【請求項１】
第１の方向に延伸される第１の電位及び第２の電位の供給線と、少なくとも二組のパストランジスタ回路と信号極性反転回路の対を有するパストランジスタ論理回路を具備するセルを有する半導体集積回路装置において、
上記パストランジスタ回路は、第１入力ノードと、第２入力ノードと、第３入力ノードと、パストランジスタ出力ノードと、該第１入力ノードと該パストランジスタ出力ノードとの間にソース・ドレイン経路が接続され、ゲートが該第３入力ノードに接続された第１の型または第２の型の第１電界効果型トランジスタと、該第２入力ノードと該パストランジスタ出力ノードとの間にソース・ドレイン経路が接続された第１の型または第２の型の第２電界効果型トランジスタとを有してなり、
上記信号極性反転回路は、上記パストランジスタ回路の第３入力ノードに接続される入力ノードと、上記パストランジスタ回路の第２電界効果型トランジスタのゲートに接続される出力ノードと、該出力ノードと第１の電位との間にドレイン・ソース経路が接続され、そのゲートが該入力ノードに接続される第１の型の電界効果型トランジスタと、該出力ノードと第２の電位との間にドレイン・ソース経路が接続され、そのゲートが該入力ノードに接続される第２の型の電界効果型トランジスタからなる回路を有してなり、
第１の組のパストランジスタ回路の電界効果型トランジスタのソース・ドレイン領域は、上記第１の方向の幅の広い部分と狭い部分とを有し、
第２の組のパストランジスタ回路の電界効果型トランジスタのソース・ドレイン領域は、上記第１の方向の幅の広い部分と狭い部分とを有し、
第１の組のパストランジスタ回路の電界効果型トランジスタのソース・ドレイン領域の幅の広い部分は、第２の組のパストランジスタ回路の電界効果型トランジスタのソース・ドレイン領域の幅の狭い部分と並んで配置されることを特徴とする半導体集積回路装置。
【請求項２】
矩形状のセルを複数含む半導体集積回路装置において、
上記セルのうち第１セルは、第１の型の第１ウェルと第２の型の第２ウェルとを有しており、
上記第１ウェルと上記第２ウェルとの境界線は、上記第１セルの第１辺に平行な第１の部分と、非平行な第２の部分とを有し、
上記第１のセルは、パストランジスタ回路と上記パストランジスタ回路で選択される信号を増幅する増幅回路とを有する半導体集積回路装置。
【請求項３】
請求項２において、
上記セルのうち第２セルは第１の型の第３ウェルと第２の型の第４ウェルを有し、ＣＭＯＳ回路で構成される論理ゲートを含んでおり、
上記第１セルと上記第２セルとは、上記第１セルの上記第１辺と交差する第２辺を境として隣接し、上記第３ウェルと上記第４ウェルの境界は上記第１セルの第１辺に平行であるとともに、上記隣接する箇所において、上記第１セルの第１ウェルと第２ウェルの境界線が、前記第２セルの第３ウェルと第４ウェルの境界線と一致する半導体集積回路装置。
【請求項４】
請求項３において、
上記第１セルは、入出力端子が一直線上に並ばないように配置され、上記第２セルは、入出力端子が一直線上に並ぶように配置されている半導体集積回路装置。
【発明の詳細な説明】
技術分野
本発明は，半導体集積回路に係わり，特に論理回路を一部に含む汎用プロセッサ，信号処理プロセッサ，画像処理プロセッサ等のＬＳＩへの応用が可能なものである。
背景技術
従来，大規模な論理回路を実現する際に，ゲートアレー，スタンダードセル（あるいはセルベース集積回路）等の方式が広く使われている。これらの集積回路においては，セルと呼ばれる部分回路をあらかじめ用意しておく。セルとは，マスクパターンのレイアウトが済んだ小規模の論理回路を意味し，通常，同一チップ上に複数配置される。セルに対しては，通常マスクレイアウトの他に入出力端子の位置や面積，動作速度，消費電力等が用意される。このセルに関する情報を集積回路設計支援用として記憶装置に格納したものがセルライブラリである。この様なセルを用いた設計方式にパストランジスタ回路と呼ばれる回路を組み合わせたものがこれまでに知られている。
パストランジスタ回路は，これまでに，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．ｓｃ−２２，  Ｎｏ．２，  Ａｐｒｉｌ  １９８７  ｐｐ２１６−ｐｐ２２２（以下，第１の従来技術と称する。）においてＤｉｆｆｅｒｅｎｔｉａｌ  Ｐａｓｓ−ｔｒａｎｓｉｓｏｒ  Ｌｏｇｉｃとして紹介されているものや，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．ｓｃ−２５，  Ｎｏ．  ２，  Ａｐｒｉｌ  １９９０  ｐｐ３８８−ｐｐ３９５（以下，第２の従来技術と称する。）においてＣｏｍｐｌｅｍｅｎｔａｌｙ  Ｐａｓｓ−ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃとして紹介されている。
またＣｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  １９９４  Ｄｉｇｅｓｔ  ｐｐ６０３−ｐｐ６０６（以下，第３の従来技術と称する。）には，パストランジスタ回路と上述のスタンダードセル方式とを組み合わせた回路設計手法が示されている。
さらに，１９９４年電子情報通信学会秋季大会講演論文集，基礎・境界分冊ｐｐ６４（以下，第４の従来技術と称する。）には，２分決定グラフと呼ばれる論理表現方法を利用してパストランジスタ回路とスタンダードセル方式を組み合わせた設計手法についても紹介されている。
また，特開平７−１３０８５６号公報（以下，第５の従来技術と称する。）には，パストランジスタ回路を用いた論理回路セルについて示されている。
発明の開示
図１０及び図１１は従来のCMOS論理回路のセルのレイアウトを説明するための平面図（ａ）と、その回路図（ｂ）である。p1001〜p1003、n1001〜n1003，p1101〜p1103、n1101〜n1103はトランジスタを示している。図１０や図１１に示される従来のゲートアレーやスタンダードセル方式で広く用いられて来たCMOS論理回路のセルのレイアウトでは，そのセル外部への信号引き出しのための入出力端子In1001〜In1003，In1101〜In1103，は直線上に規則的に配置されることが一般的である。これはCMOS論理回路の場合，相補的な関係にある第１の型の電界効果型トランジスタ（例えばＰチャネルMOS）と第２の型の電界効果型トランジスタ（例えばＮチャネルMOS）の間に存在する絶縁膜上（トランジスタを形成していない）領域でゲートを一部を拡大させることができるために，そこから電気的な導伝層により入出力端子（図１０におけるIn1001，In1002，In1003，Out10と図１１におけるIn1101，In1102，In1103，Out11）を取りだし易いためである。
一方、パストランジスタ論理回路セルは，ゲートが相補的信号に応答する二つのパストランジタ対一組以上と出力増幅回路で構成される。このように、論理回路部と増幅回路部が分離している点もパストランジスタ論理回路セルの大きな特色である。このようなパストランジスタ回路のセルレイアウトにおいて従来のCMOS論理回路のセルと同様に入出力端子を直線上に配置すると、電気的な導伝層に関するデザインルールの制約により，面積効率が悪化するという問題がある。従って、パストランジスタ論理回路セルにおいて、どのようにこれらの入出力端子を配置すればよいかについてはよく知られていなかった。
また上記のような構成のパストランジスタ論理回路セルをレイアウトする場合，出力増幅回路とパストランジスタ対とをどのように配置すればよいかという問題についてはこれまでよく知られていなかった。
また上記のような構成のパストランジスタ論理回路セルをCMOS論理回路セルと同一チップ上にレイアウトする場合，各トランジスタを取り囲むそれと逆の型の半導体領域（例えばPMOSトランジスタの場合のｎウエル）をどのようにセル内で配置すればよいかについてはよく知られていなかった。
また上記パストランジスタ論理回路セルの二つのパストランンジスタ対のそれぞれのゲートに与えられる相補的信号を生成するための回路を，セル内，およびセル外におけるレイアウトでどのような部分に配置するのがよいかについてもよく知られていなかった。
また上記パストランジスタ論理回路セルの二つのパストランンジスタ対のそれぞれのゲートに与えられる相補的信号を生成するための信号極性反転回路と上記出力増幅回路のそれぞれを構成する電界効果型トランジスタをレイアウトする際に，これらをどのような位置にどのような大きさの関係でレイアウトすればよいかについてはこれまでよく知られていなかった。
従って，本発明の目的は，パストランジスタ回路を用いたセルに関し，面積を小さくし，遅延時間を小さくし，セル外配線を容易にすることが可能な入出力端子，出力増幅回路，パストランジスタ対，ウェル領域，相補信号生成回路のレイアウト配置を有する半導体集積回路を提供することにある。
既に述べた目的を達成するため，本発明の半導体集積回路は、以下の思想でレイアウトされている。
本発明では、少なくとも一つのパストランジスタ回路で構成される論理を形成する部分と少なくとも一つの出力増幅回路を有するセルを用いることとする。ここにおいて，本発明の典型的な一例として、一つの出力増幅回路に対し，パストランジスタ回路が三つ存在する場合のパストランジスタ論理回路セルを説明する。後に図１〜図３の実施例で示すように、各パストランジスタ回路は，第１入力ノードと，第２入力ノードと第３入力ノードと，出力ノードと，第１入力ノードと出力ノードとの間にソース・ドレイン経路が接続された第１の型または第２の型の電界効果型トランジスタと，第２入力ノードと出力ノードとの間にソース・ドレイン経路が接続された第１の型または第２の型の電界効果型トランジスタとを有する。
ここで出力増幅回路は，入力ノードと，出力ノードと，出力ノードと第１の電位との間にドレイン・ソース経路が接続され，そのゲートが入力ノードに応答する第１の型の電界効果型トランジスタと，出力ノードと第２の電位との間にドレイン・ソース経路が接続され，そのゲートが入力ノードに応答する第２の型の電界効果型トランジスタからなる回路を有する。
パストランジスタ回路の出力ノードは出力増幅回路の入力に接続され，パストランジスタ回路の第３入力ノードにはセル外部からの入力信号が印加され，パストランジスタ回路の第１入力ノードおよび第２入力ノード全ての中で少なくとも二つにはセル外部からの入力信号が印加されている。
出力増幅回路の出力ノードはセル外部への出力信号として働く。本発明の思想の一つの側面では、セル外部からの入力信号およびセル外部への出力信号を引き出すための電気的な導伝層による各端子の配置に特徴がある。それは次のように配置されている。すなわち、第１の電位の供給線および第２の電位の供給線の走行する方向と直行する方向に座標系（座標軸）を定めた場合，この座標系で一定間隔ごとに位置する端子格子点を含むように端子が配置され，各端子の少なくとも一つがそれ以外の少なくとも二つ以上の端子が配置される格子座標と異なっている。
上述の如き本発明の半導体集積回路においては，電位供給線の走行方向と直行する方向に座標系を取った場合，入出力端子が同じ座標にはならない。いいかえれば、入出力端子が一列に並ぶことが無く、さらに具体的には電位供給線やセルの境界線（輪郭）と平行な方向に一列に並ぶことがない。このため，例えばパストランジスタのゲートへの入力とパストランジスタのソース・ドレインへの入力とが導伝層のスペースルールを座標系の方向で確保することにより、電位供給線の方向に関してセルのサイズを小さくすることができる。ここで、スペースルールとは、マスクの合わせずれやプロセス加工精度によるずれを見込んでのショートを起こさないようにするための最低距離のルールをいう。一般に電位供給線の走行する方向と直交する方向においては，セルの大きさはチップ内ブロックで使われるセル群全てについて共通に定められているから，電位供給線の方向のサイズを小さくできるということは，セルの面積を小さくすることができるということを意味する。さらに上層でセル間の配線を行う場合に，これらの入出力端子から配線を引き出す必要が生じるが，この場合にも入出力端子が同じ座標でないことで，各端子から縦方向のみならず，横方向への取りだしも可能となり，配線の自由度が高まるという利点もある。
本発明の好ましい形態によれば、第１の電位の供給線および第２の電位の供給線を走行する方向と直交する方向に座標系を定めた場合，パストランジスタ回路の第３入力ノードに印加される入力信号のためのセル外部からの端子をパストランジスタ回路の第１入力ノードおよび第２入力ノードに印加される入力信号のためのセル外部からの端子よりも座標系で大きい側または小さい側に寄せて配置する。
すなわち、上述の如き本発明の半導体集積回路においては，後に図１〜図３で例を説明するように、パストランジスタ回路のトランジスタのソース・ドレインから入力端子への引き出し配線と，ゲートから入力端子への引き出し配線が交差することがないため無理なくレイアウト可能であり，これによりセルのサイズを小さくすることができる。
さらに，本発明の別の好ましい態様では、出力増幅回路を成す二つの型の電界効果型トランジスタが第１の電位の供給線および第２の電位の供給線の走行する方向に座標系を定めた場合，その座標値が最も小さい側のセル境界かもしくはその座標値が最も大きい側のセル境界の少なくとも一方に寄せて配置される。
すなわち、上述の如き本発明の態様においては，出力増幅回路が電位供給線の走行方向に関してセル境界に寄せて配置されているため，パストランジスタ回路が複数存在した場合でも，出力増幅回路がこれら複数のパストランジスタ間の結線を妨げることがないために無理なく小さい面積にセルをレイアウトすることができる。
さらに，本発明の他の好ましい態様では、パストランジスタ回路が複数存在する場合、パストランジスタ回路を第１の電位の供給線および第２の電位の供給線の走行する方向に順次配置展開する。
これによれば、パストランジスタ回路が複数存在しても展開方向に柔軟に数を増加させることができるため，パストランジスタ回路の数が増加しても規則的にセルライブラリをレイアウトすることができる。これによりパストランジスタ論理回路セルのレイアウト設計にかかる時間を削減することが可能になる。
さらに，パストランジスタ回路が複数存在し，パストランジスタ回路が第１の電位の供給線および第２の電位の供給線の走行する方向に配置展開される際に、パストランジスタ回路を構成する電界効果型トランジスタのソース・ドレイン領域の、第１の電位の供給線および第２の電位の供給線の走行する方向の幅を，同一のソース・ドレイン領域内で場所により変化させる。すなわち、コンタクトのある部分では広く，コンタクトのない部分では狭くする。
上述の如き構成によれば、ソース・ドレイン領域の幅がコンタクトを含むソース・ドレインで規定される幅よりも単にトランジスタを構成するために必要なソース・ドレイン幅でレイアウトできるために，ソース・ドレイン間のスペースルール（SDスペースルールと呼ぶことにする）を適用する際に，隣合うパストランジスタ回路のソース・ドレイン領域が，コンタクトのない部分のソース・ドレイン領域に隣接するようにすることにより，電位供給線の走行方向のサイズを小さくすることができる。
さらに，上記のセルは、第１の型の電界効果型トランジスタと第２の型の電界効果型トランジスタを双対の関係に接続することにより論理を構成するCMOS論理回路セルと隣接配置させる場合には以下のような構成が好ましい。
すなわち、CMOS論理回路を構成する第１の型の電界効果型トランジスタを囲む第２の型の半導体領域と第２の型の電界効果型トランジスタを囲む第１の型の半導体領域の境界と，パストランジスタ論理回路を構成する第１の型の電界効果型トランジスタを囲む第２の型の半導体領域と第２の型の電界効果型トランジスタを囲む第１の型の半導体領域の境界とを，その接続部において直線的に接続されるように構成する。
上述の如き本発明の半導体集積回路においては，セルが隣接する場合にウェル境界が直線的に接続されるために，デザインルールで規定されるトランジスタを取り囲む領域の最小幅（これをウェル最小幅と呼ぶことにする）が単独のセルだけで満たさない場合でも，複数のセルを隣接配置させることによりこのルールを満たすことができるようになる。このため，結果的にセル面積を小さくすることができるようになる。もし，本発明の如き形態を用いなければ，パストランジスタ論理回路セルとCMOS論理回路セルとが同じチップ上の同じブロック内で隣接配置すると、例えば単独のセルでウェル最小幅のルールを満たすことができないものが一つだけ孤立配置された場所で、デザインルールエラーを起こしてしまう恐れがある。しかしながら，本発明の如きセルレイアウトを行えばこの問題が解決される。
さらに，後に図４と図５で説明するように、本発明の他の好ましい側面においては、パストランジスタ論理回路を構成する第１の型の電界効果型トランジスタを囲む第２の型の半導体領域（第２のウェルと呼ぶことにする）と第２の型の電界効果型トランジスタを囲む第１の型の半導体領域（第１のウェルと呼ぶ）の境界（ウェル境界と呼ぶことにする）をセル内部で第１の半導体側もしくは第２の半導体側に入れこみ、セル内部で非直線的となるように配置することを特徴とする。
これにより、パストランジスタ回路を構成する電界効果型トランジスタの領域をセル内で有効に確保することが可能となる。すなわち，CMOS論理回路セルでは通常第１の型のトランジスタと第２の型のトランジスタは双対の関係にあり，その個数は一致する。従って，直線的にひかれたウェル境界の両側にそれぞれ同じ個数のトランジスタを問題なくレイアウトすることができた。しかしながらパストランジスタ論理回路セルの場合には，パストランジスタ回路を構成するトランジスタと同じ型のトランジスタ数がそれと異なる型のトランジスタ数より多くなる。ところがセル境界が隣接するCMOS論理回路セルと直線的に接続されるべくセル内でも直線的にレイアウトすると，CMOS論理回路セルにとって適した第１のウェルと第２のウェルの配分比率になるとしても，一方の型が他方の型より多いパストランジスタ論理回路セルにとっては適さない配分比率になる。しかしながら，上述の如き本発明の実施形態を用いれば，セル内部でパストランジスタ回路を構成するトランジスタのための領域を広くとれるために，トランジスタ数の違いを首尾よく実現できるようになる。
さらに，後に図２で詳細に説明するように、本発明の半導体集積回路は、少なくとも一組のパストランジスタ回路と信号極性反転回路の対と，少なくとも一つの出力増幅回路とを有するパストランジスタ論理回路を具備するセルを用いる。この論理回路におけるパストランジスタ回路は，第１入力ノードと，第２入力ノードと第３の入力ノードと，出力ノードと，この第１入力ノードと出力ノードとの間にソース・ドレイン経路が接続された第１の型または第２の型の電界効果型トランジスタと，第２入力ノードと該出力ノードとの間にソース・ドレイン経路が接続された第１の型または第２の型の電界効果型トランジスタとを有してなる。
ここで信号極性反転回路は，例えば入力ノードと，出力ノードと，この出力ノードと第１の電位との間にドレイン・ソース経路が接続されそのゲートが入力ノードに応答する第１の型の電界効果型トランジスタと，出力ノードと第２の電位との間にドレイン・ソース経路が接続されたそのゲートが入力ノードに応答する第２の型の電界効果型トランジスタからなる回路を有してなる。
ここで出力増幅回路は，入力ノードと，出力ノードと，この出力ノードと第１の電位との間にドレイン・ソース経路が接続され，そのゲートが入力ノードに応答する第１の型の電界効果型トランジスタと，出力ノードと第２の電位との間にドレイン・ソース経路が接続され，そのゲートが入力ノードに応答する第２の型の電界効果型トランジスタからなる回路を有してなる。
そして、パストランジスタ回路の出力ノードは出力増幅回路の入力に接続される。このように、信号極性反転回路をセルの内部に挿入することにより，セル外部への信号取りだしである入力端子が一組のパストランジスタ回路と信号極性反転回路の対につき一つ減少することを意味する。これは信号極性反転回路をセル外部でレイアウトし，そこから一つのパストランジスタ回路の二つの入力端子に接続する場合に比べてセル外部での配線量が減少することを意味し，セル外部での配線混雑度が低減できるために配線が行い易く，効果的である。さらに一つのパストランジスタ回路の二つの入力端子に入力されるべき相補的信号は遅延時間の差が小さいことが望ましい。なぜなら，本来，上述のパストランジスタ回路はどちらか一方のみがオンすることを想定して作られているにもかかわらず，上記遅延時間の差が大きいと，ともにオンする場合やともにオフしてしまうといった場合が生じてしまうからである。今，上記相補的な信号が入る二つのパストランジスタのゲート入力が独立にセル外部へ引き出されていると，これらの二つの入力には別々の配線を用いて相補的信号が伝搬してくることが考えられる。そのような場合，別々の配線の長さが異なるといった理由により信号の到着時刻におおきな隔たりがある場合，上述のようなともにオン，またはともにオフといった望ましくない状況が起こりうる。しかしながら，上述の如き本発明の実施形態による半導体集積回路においては，信号極性反転回路をセルの内部に挿入されているため，二つのパストランジスタのゲート入力への遅延時間の差はたかだか信号極性反転回路の遅延時間のみで小さく抑えることが可能になる。
さらに，後に図１及び図２で構成を詳しく説明するように、少なくとも一組のパストランジスタ回路と信号極性反転回路の対と，少なくとも一つの出力増幅回路とを有するパストランジスタ論理回路を具備するセルにおいて，論理回路における信号極性反転回路は，入力ノードと，出力ノードと，出力ノードと第１の電位との間にドレイン・ソース経路が接続されそのゲートが該入力ノードに応答する第１の型の電界効果型トランジスタと，出力ノードと第２の電位との間にドレイン・ソース経路が接続されたそのゲートが入力ノードに応答する第２の型の電界効果型トランジスタからなる回路を有してなる。
論理回路における出力増幅回路は，入力ノードと，出力ノードと，出力ノードと第１の電位との間にドレイン・ソース経路が接続され，そのゲートが該入力ノードに応答する第１の型の電界効果型トランジスタと，該出力ノードと第２の電位との間にドレイン・ソース経路が接続され，そのゲートが該入力ノードに応答する第２の型の電界効果型トランジスタからなる回路を有してなる。
パストランジスタ回路の出力ノードは上記出力増幅回路の上記入力に接続され，出力増幅回路を構成する第１の型の電界効果型トランジスタは，信号極性反転回路を構成する第１の型の電界効果型トランジスタより大きなゲートチャネル幅を有し，出力増幅回路を構成する第２の型の電界効果型トランジスタは，信号極性反転回路を構成する第２の型の電界効果型トランジスタより大きなゲートチャネル幅を有する。
本発明の一側面は，信号極性反転回路を構成する電界効果型トランジスタのチャネル幅に対してどのように設計するのがよいかという指針を明確に与える。つまり，出力増幅回路により駆動されるセル外部回路はセルをレイアウトする時点では未知であり，外部でのファンアウトや配線容量を考慮すると比較的大きな負荷容量を駆動する場合を想定しなければならないのに対し，信号極性反転回路はセル内部のパストランジスタ回路のゲートを駆動するだけでよいことになる。もし信号極性反転回路を構成する電界効果型トランジスタのチャネル幅を出力増幅回路を構成する電界効果型トランジスタのチャネル幅より大きくしてしまうと，上記負荷容量の関係にもかかわらず，小さなトランジスタで大きな容量を駆動し，大きな容量で小さな負荷容量を駆動することになり，結果として全体の遅延時間が大きくなってしまうという問題がある。これに対し，信号極性反転回路を構成する電界効果型トランジスタのチャネル幅は出力増幅回路を構成する電界効果型トランジスタのチャネル幅より小さくレイアウトすることにより，それぞれが駆動する負荷容量に対する適切なトランジスタサイズとすることができ，遅延時間を小さくすることができる。
さらに本発明の好ましい態様では、パストランジスタ回路の出力ノードは出力増幅回路の入力に接続され，パストランジスタ回路を構成する電界効果型トランジスタは，第１の電位の供給線と第２の電位の供給線が走行する方向に対し垂直な方向に関し，信号極性反転回路を構成する第１の型および第２の型の電界効果型トランジスタの間に配置される。
このように配置することにより，ソース・ドレイン領域とそれを取り囲む半導体領域（ウェル，または基板）との間のレイアウト上のスペースルールを不必要に取ることなく，パストランジスタ回路間の結線と信号極性反転回路のソースへの給電線とを無理なく行えるため，結果的にセル面積を小さくすることができる。
さらに，好ましくは論理回路における出力増幅回路は，入力ノードと，出力ノードと，該出力ノードと第１の電位との間にドレイン・ソース経路が接続され，そのゲートが該入力ノードに応答する第１の型の第１電界効果型トランジスタと、出力ノードと第２の電位との間にドレイン・ソース経路が接続され，そのゲートが入力ノードに応答する第２の型の第２電界効果型トランジスタと，入力ノードと第１の電位との間にドレイン・ソース経路が接続され，そのゲートが出力ノードに応答する第１の型の第３電界効果型トランジスタとからなる回路を有する。そして、出力増幅回路において，その第３電界効果型トランジスタのドレインから第１電界効果型トランジスタおよび第２電界効果型トランジスタのゲートへの結線をゲート材料を用いて第１の電位供給線の下部を通すことにより実現する。
このように、ゲート材料を配線として用いることにより，電位供給線の下部を有効に利用できるために上記出力増幅回路の第１電界効果型トランジスタと第３電界効果型トランジスタの近傍での配線が混雑する場合に生じる配線困難になるという問題を解決できる。
本発明のその他の目的と新規な特徴は，以下の実施例から明らかとなろう。
【図面の簡単な説明】
図１は本発明の実施例による論理回路セルのレイアウト図。図２は本発明の実施例による論理回路セルの回路図。図３は本発明の実施例による論理回路セルのレイアウト図。図４は本発明の実施例による論理回路セルのレイアウト図。図５は本発明の実施例による論理回路セルの回路図。図６は本発明の実施例による論理回路セルのレイアウト図。図７は本発明の実施例による論理回路セルを複数配置したレイアウト図。図８は本発明の実施例による論理回路セルを複数配置し，結線したレイアウト図。図９は本発明の実施例による論理回路セルの断面線。図１０は従来のCMOS論理回路（３入力NAND）レイアウト図。図１１は従来のCMOS論理回路（３入力NOR）レイアウト図。図１２は本発明の実施例による論理回路セルを横反転して配置したレイアウト図。図１３は本発明の実施例による論理回路セルを縦反転して配置したレイアウト図。図１４は本発明の実施例による論理回路セルを縦反転して配置したレイアウト図。
発明を実施するための最良の形態
以下，本発明の実施例について，図面に沿って説明する。
図１は一つの出力増幅回路に対し，パストランジスタ回路が三つ存在する場合のパストランジスタ論理回路セルのレイアウトである。
図２は図１に対応する回路である。基本的に、ｎＭＯＳで構成される論理回路部分（ＰＣ２１〜ＰＣ２３）と、ＣＭＯＳで構成される入力増幅器（インバータ２０１〜２０３）および出力増幅器（ＢＣ２１）を有している。まずレイアウトと回路の対応を与えておく。
図３に図１と図２の間の対応を示す。図３のレイアウトは図１と同じであるが，レイアウトにはトランジスタおよび入出力端子が番号とともに示されている。これらと図２におけるトランジスタと入出力端子との対応は以下の通りである。
図２のp21は図３の301に対応し，図２のn21は図３の302に対応し，図２のn22は図３の303に対応し，図２のn23は図３の304に対応し，図２のn24は図３の307に対応し，図２のn25は図３の308に対応し，図２のn26は図３の311に対応し，図２のn27は図３の312に対応し，図２のOut2は図３の316に対応し，図２のIn21は図３の317に対応し，図２のIn22は図３の318に対応し，図２のIn23は図３の319に対応し，図２のIn24は図３の320に対応し，図２のIn25は図３の321に対応し，図２のIn26は図３の322に対応し，図２のIn27は図３の323に対応する。
また、図２のインバータ２０１は図３のトランジスタ３０５と３０６で構成され、図２のインバータ２０３は図３のトランジスタ３１３と３１４で構成され、図２のインバータ２０２は図３のトランジスタ３０９と３１０で構成され、図２のp22は図３の３１５に対応する。
本発明の半導体集積回路は、以下の思想でレイアウトされている。本発明では、少なくとも一つのパストランジスタ回路（図２のPC21，PC22，PC23）と少なくとも一つの出力増幅回路（図２のBC21）を有する論理回路を具備するセル（図１および図２）を用いることとする。ここにおいて，図１〜図３に示すように、論理回路におけるパストランジスタ回路（図２のPC21，PC22，PC23）は，第１入力ノードと，第２入力ノードと第３入力ノードと，出力ノードと，第１入力ノードと出力ノードとの間にソース・ドレイン経路が接続された第１の型または第２の型の電界効果型トランジスタ（図２ではｎ型であるn22，n24，n26）と，第２入力ノードと出力ノードとの間にソース・ドレイン経路が接続された第１の型または第２の型の電界効果型トランジスタ（図２ではｎ型であるn23，n25，n27）とを有する。
この論理回路における出力増幅回路（図２のBC21）は，入力ノードと，出力ノードと，出力ノードと第１の電位との間にドレイン・ソース経路が接続され，そのゲートが入力ノードに応答する第１の型の電界効果型トランジスタ（図２ではｐ型であるp21）と，出力ノードと第２の電位との間にドレイン・ソース経路が接続され，そのゲートが入力ノードに応答する第２の型の電界効果型トランジスタ（図２ではｎ型であるn21）からなる回路を有する。
また、パストランジスタ回路の出力ノードは出力増幅回路の入力に接続され，パストランジスタ回路の第３入力ノードにはセル外部からの入力信号が印加され，パストランジスタ回路の第１入力ノードおよび第２入力ノード全ての中で少なくとも二つ（図２のIn21，In22，In23，In24，In25，In26，In27のうちの少なくとも二つ）にはセル外部からの入力信号が印加されている。
出力増幅回路の出力ノード（図２のOut2）はセル外部への出力信号として働く。セル外部からの入力信号およびセル外部への出力信号を引き出すための電気的な導伝層（例えば金属配線１層目）による各端子は次のように配置されている。すなわち、第１の電位の供給線および第２の電位の供給線の走行する方向と直行する方向に座標系を定めた場合，この座標系で一定間隔ごとに位置する端子格子点を含むように配置され，各端子の少なくとも一つがそれ以外の少なくとも二つ以上の端子が配置される格子座標と異なる（図１の101，102，103等）。
上述の如き本発明の実施形態による半導体集積回路においては，電位供給線の走行方向と直行する方向に座標系を取った場合，入出力端子が同じ座標にはならない。このため，例えばパストランジスタのゲートへの入力とパストランジスタのソース・ドレインへの入力とが導伝層のスペースルールを上記座標系の方向（図１において縦方向）で確保することにより電位供給線の方向（図１において横方向）に関してセルのサイズを小さくすることができる。一般に電位供給線の走行する方向と直行する方向（図１において縦方向）においては，セルの大きさはチップ内ブロックで使われるセル群全てについて共通に定められているから，電位供給線の方向（図１において横方向）のサイズを小さくできることは，セルの面積を小さくすることができるということを意味する。さらに上層でセル間の配線を行う場合に，これらの入出力端子から配線を引き出す必要が生じるが，この場合にも入出力端子が同じ座標でないことで，各端子から縦方向のみならず，横方向への取りだしも可能となり，配線の自由度が高まるという利点もある。
さらに，パストランジスタ回路の上記第３入力ノードに印加される入力信号のためのセル外部からの端子（図１の101，図２のIn23に対応）をパストランジスタ回路の第１入力ノードおよび第２入力ノードに印加される入力信号のためのセル外部からの端子（図１の102もしくは103，図２のIn26とIn27に対応）よりも座標系で大きい側または小さい側に寄せて配置している。
このような半導体集積回路においては，パストランジスタ回路（例えば，図１の108，図２のPC23に対応）のトランジスタのソース・ドレインから入力端子（図１の102もしくは103）へのの引き出し配線と，ゲートから入力端子（図１の101）への引き出し配線が交差することがないため無理なくレイアウト可能であり，これによりセルのサイズを小さくすることができる。
さらに、本実施例では出力増幅回路を成す二つの型の電界効果型トランジスタ（図１の104，105）が第１の電位の供給線および第２の電位の供給線の走行する方向に座標系を定めた場合，その座標値が最も小さい側のセル境界かもしくはその座標値が最も大きい側のセル境界の少なくとも一方（図１では左側）に寄せて配置されることを特徴とする。
上述の如き本発明の実施形態による半導体集積回路においては，出力増幅回路が電位供給線の走行方向（図１の横方向）に関してセル境界に寄せて配置されているため（図１の104，105），上述のパストランジスタ回路が複数存在した場合（例えば図２のPC21，PC22，PC23）00でも，これら複数のパストランジスタ間の結線を妨げることがないために無理なく小さい面積にセルをレイアウトすることができる。
さらに本実施例では、パストランジスタ回路が複数存在する場合（例えば図２のPC21，PC22，PC23），これらパストランジスタ回路を第１の電位の供給線および第２の電位の供給線の走行する方向に配置展開する。図１では106，107，108の順に展開配置している。
上述の如き本発明の実施形態による半導体集積回路においては，出力増幅回路をセル端に配置してあり（図１の104，105），パストランジスタ回路が複数存在しても（例えば図２のPC21，PC22，PC23），展開方向に柔軟に数を増加させることができるため，パストランジスタ回路の数が増加しても規則的にセルライブラリをレイアウトすることができる。これによりパストランジスタ論理回路セルのレイアウト設計にかかる時間を削減することが可能になる。
また、本実施例ではパストランジスタ回路（図２のPC22，図１の107がこれに対応する）を構成する電界効果型トランジスタのソース・ドレイン領域の第１の電位の供給線および第２の電位の供給線の走行する方向の幅（図１の107における最も左側のソース・ドレイン領域）を，同一のソース・ドレイン領域内で場所により変化させる。すなわち、図１ではコンタクトのある上方部分では広く，コンタクトのない下方部分では狭くする。
このようにすると、ソース・ドレイン領域の幅がコンタクトを含むソース・ドレインで規定される幅よりも単にトランジスタを構成するために必要なソース・ドレイン幅でレイアウトできるために，ソース・ドレイン間のスペースルール（SDスペースルールと呼ぶことにする）を適用する際に，隣合うパストランジスタ回路のソース・ドレイン領域が，コンタクトのない部分のソース・ドレイン領域に隣接するようにすることにより，電位供給線の走行方向（図１で横方向）のサイズを小さくすることができる。
本実施例では、セルの中には少なくとも一組のパストランジスタ回路（図２のPC21，PC22，PC23）と信号極性反転回路（図２の201，202，203）の対と，少なくとも一つの出力増幅回路（図２のBC21）とを有する。この信号極性反転回路（201，202，203）は，入力ノードと，出力ノードと，該出力ノードと第１の電位との間にドレイン・ソース経路が接続されそのゲートが該入力ノードに応答する第１の型の電界効果型トランジスタと，該出力ノードと第２の電位との間にドレイン・ソース経路が接続されたそのゲートが該入力ノードに応答する第２の型の電界効果型トランジスタからなる回路を有している。
このように，信号極性反転回路をセルの内部に挿入することにより，セル外部への信号取りだしである入力端子が一組のパストランジスタ回路と信号極性反転回路の対につき一つ減少する。これは信号極性反転回路をセル外部でレイアウトし，そこから一つのパストランジスタ回路の二つの入力端子に接続する場合に比べてセル外部での配線量が減少することを意味し，セル外部での配線混雑度が低減できるために配線が行い易い。さらに一つのパストランジスタ回路の二つの入力端子に入力されるべき相補的信号は遅延時間の差が小さいことが望ましい。なぜなら，本来，上述のパストランジスタ回路はどちらか一方のみがオンすることを想定して作られているにもかかわらず，上記遅延時間の差が大きいと，ともにオンする場合やともにオフしてしまうといった場合が生じてしまうからである。今，上記相補的な信号が入る二つのパストランジスタのゲート入力が独立にセル外部へ引き出されていると，これらの二つの入力には別々の配線を用いて相補的信号が伝搬してくることが考えられる。そのような場合，別々の配線の長さが異なるといった理由により信号の到着時刻におおきな隔たりがある場合，上述のようなともにオン，またはともにオフといった望ましくない状況が起こりうる。しかしながら，上述の如き本発明の実施形態においては，信号極性反転回路をセルの内部に挿入されているため，二つのパストランジスタのゲート入力への遅延時間の差はたかだか信号極性反転回路の遅延時間のみで小さく抑えることが可能になる。
ここで、出力増幅回路を構成する第１の型の電界効果型トランジスタ104は，信号極性反転回路を構成する第１の型の電界効果型トランジスタ109より大きなゲートチャネル幅を有するようにする。また、出力増幅回路を構成する第２の型の電界効果型トランジスタ105は，信号極性反転回路を構成する第２の型の電界効果型トランジスタ110より大きなゲートチャネル幅を有することを特徴とする。ゲートチャネル幅は、例えば拡散層とゲート電極を構成するポリシリコン層とが重なる部分の、ポリシリコン層の長さ方向の長さとして定義できる。特性的には、出力増幅回路の利得は信号極性反転回路の利得よりも大きいようにする。
すなわち、出力増幅回路により駆動されるセル外部回路はセルをレイアウトする時点では未知であり，外部でのファンアウトや配線容量を考慮すると比較的大きな負荷容量を駆動する場合を想定しなければならないのに対し，信号極性反転回路はセル内部のパストランジスタ回路のゲートを駆動するだけでよいことになる。もし信号極性反転回路を構成する電界効果型トランジスタのチャネル幅を出力増幅回路を構成する電界効果型トランジスタのチャネル幅より大きくしてしまうと，上記負荷容量の関係にもかかわらず，小さなトランジスタで大きな容量を駆動し，大きな容量で小さな負荷容量を駆動することになり，結果として全体の遅延時間が大きくなってしまうという問題がある。これに対し，信号極性反転回路を構成する電界効果型トランジスタのチャネル幅は出力増幅回路を構成する電界効果型トランジスタのチャネル幅より小さくレイアウトすることにより，それぞれが駆動する負荷容量に対する適切なトランジスタサイズとすることができ，遅延時間を小さくすることができる。
本実施例においては、パストランジスタ回路の出力ノードは出力増幅回路の入力に接続され，パストランジスタ回路（図２のPC21）を構成する電界効果型トランジスタ（111）は，第１の電位の供給線と第２の電位の供給線が走行する方向に対し垂直な方向に関し，信号極性反転回路を構成する第１の型および第２の型の電界効果型トランジスタ（109と110）の間に配置される。
このように配置することにより，ソース，ドレイン領域とそれを取り囲む半導体領域（ウェル，または基板）との間のレイアウト上のスペースルールを不必要に取ることなく，パストランジスタ回路間の結線と信号極性反転回路のソースへの給電線とを無理なく行えるため，結果的にセル面積を小さくすることができる。今，パストランジスタ回路を構成する電界効果型トランジスタ（110）が第２の型であった場合に，このトランジスタを信号極性反転回路を構成する二つのトランジスタの間でなく上下に配置する場合を考えてみる。まず上方に配置する場合を考えてみる。これはそもそも第１の型のトランジスタの上下に第２の型のトランジスタが配置されることを意味するから，トランジスタを取り囲む半導体領域が第２の型の二つのトランジスタそれぞれで別個に確保する必要がある。一般にトランジスタのソース・ドレイン領域とそれを取り囲む半導体領域（ウェル，または基板）との間のレイアウト上のスペースルール（今，これをWELL-SD領域スペースルールと呼ぶことにする）は最小レイアウトルールと比較してかなり大きなものとなる。従って，このように配置するとパストランジスタを構成するトランジスタと信号極性反転回路の第１の型のトランジスタの間に少なくとも二つ分のこのWELL-SD領域が必要となり，さらに信号極性反転回路の第１の型のトランジスタの間と第２のトランジスタの間にさらに二つ分のWELL-SD領域スペースルールが必要になる。これによりセルの縦方向のサイズが大きくなってしまう問題がある。次に下方に配置する場合を考えてみる。この場合，パストランジスタ回路を構成する第２の型とトランジスタと信号極性反転回路を構成する第２の型のトランジスタは同じ半導体領域（ウェルまたは基板）の中に実現できるから，WELL-SD領域スペースルールは信号極性反転回路の第１の型のトランジスタと第２の型のトランジスタの間に二つ分必要なだけであり，上記の上方に配置する場合より望ましい。しかしながらこの場合には，信号極性反転回路を構成する第２の型のトランジスタのソースへの給電のための配線（ソース給電配線と呼ぶものとする）を第２の電位供給線からパストランジスタ回路を構成するトランジスタの上方まで引く必要がある。しかし，パストランジスタ回路が複数存在し，これらの間で互いに結線を行う必要がある場合を考えてみれば，この結線（例えば図１の112）と上記ソース給電配線（例えば図１の113）とが交差しないようにするためには，信号極性反転回路を構成する第２の型のトランジスタの上方を回してパストランジスタ回路間結線を行うか，もしくは二つの配線のどちらかを一つ上層の配線層で結線する必要がある。前者の場合には配線を大きく引き回す必要があるため配線が困難で，セル面積を大きくしてしまう。また後者の場合には，一般に上層の配線はセル外配線で用いられるために，セル内で使用するとセル外配線の自由度を著しく損なってしまうことになるため，やはり好ましくない。一方，上述の如き本発明の実施形態ではこれらの問題のどちらも解決できるために望ましい。
図１によって論理回路における出力増幅回路をさらに詳細に説明すると、入力ノードと，出力ノードと，該出力ノードと第１の電位との間にドレイン・ソース経路が接続され，そのゲートが入力ノードに応答する第１の型の第１電界効果型トランジスタ104と，出力ノードと第２の電位との間にドレイン・ソース経路が接続され，そのゲートが該入力ノードに応答する第２の型の第２電界効果型トランジスタ105と，入力ノードと第１の電位との間にドレイン・ソース経路が接続され，そのゲートが該出力ノードに応答する第１の型の第３電界効果型トランジスタ114とからなる回路を有している。この出力増幅回路において，その第３電界効果型トランジスタのドレインから第１電界効果型トランジスタおよび第２電界効果型トランジスタのゲートへの結線をゲート材料を用いて第１の電位供給線の下部を通す115ことによって行っている。
このようにゲート材料を配線として用いることにより，電位供給線の下部を有効に利用できるために上記出力増幅回路の第１電界効果型トランジスタと第３電界効果型トランジスタの近傍での配線が混雑する場合に生じる配線困難になるという問題を解決できる。
図４及び図５を用いて本発明の他の実施例を説明する。図４は、出力増幅回路が一つに対し，パストランジスタ回路が五つ存在する場合のパストランジスタ論理回路セルのレイアウトである。図５は図４に対応する回路である。まずレイアウトと回路の対応を与えておく。
図６で図４と図５の間の対応を示す。図６のレイアウトは図４と同じであるが，レイアウトにはトランジスタおよび入出力端子が番号とともに示されている。これらと図５におけるトランジスタと入出力端子との対応は以下の通りである。
図５のp51は図６の601に対応し，図５のp52は図６の602に対応し，図５のn51は図６の603に対応し，図５のn52は図６の604に対応し，図５のn53は図６の605に対応し，図５のn54は図６の606に対応し，図５のn55は図６の607に対応し，図５のn56は図６の608に対応し，図５のn57は図６の609に対応し，図５のn58は図６の610に対応し，図５のn59は図６の611に対応し，図５のn510は図６の612に対応し，図５のn511は図６の613に対応し，図５の501は図６の614および615に対応し，図５の502は図６の616および617に対応し，図５の503は図６の618および619に対応し，図５の504は図６の620および621に対応し，図５の505は図６の622および623に対応し，図５のOut5は図６の624に対応し，図５のIn51は図６の625に対応し，図５のIn52は図６の626に対応し，図５のIn53は図６の627に対応し，図５のIn54は図６の628に対応し，図５のIn55は図６の629に対応し，図５のIn56は図６の630に対応し，図５のIn57は図６の631に対応し，図５のIn58は図６の632に対応し，図５のIn59は図６の633に対応し，図５のIn510は図６の634に対応し，図５のIn511は図６の635にに対応する。
本実施例では、少なくとも一つのパストランジスタ回路（図５のPC51）と少なくとも一つの出力増幅回路（図５のBC51）を有する論理回路を具備するセル（図４および図５および図７の705）を有している。
論理回路におけるパストランジスタ回路（図５のPC51，PC52，PC53）は，第１入力ノードと，第２入力ノードと第３の入力ノードと，出力ノードと，第１入力ノードと出力ノードとの間にソース・ドレイン経路が接続された第１の型または第２の型の電界効果型トランジスタ（図５のn52，n54，n56）と，第２入力ノードと該出力ノードとの間にソース・ドレイン経路が接続された第１の型または第２の型の電界効果型トランジスタ（図２のn53，n55，n57）とを有している。
論理回路における出力増幅回路（図５のBC51）は，入力ノードと，出力ノードと，出力ノードと第１の電位との間にドレイン・ソース経路が接続され，そのゲートが入力ノードに応答する第１の型の電界効果型トランジスタ（図５のp51）と，出力ノードと第２の電位との間にドレイン・ソース経路が接続され，そのゲートが入力ノードに応答する第２の型の電界効果型トランジスタ（図５のn51）からなる回路を有している。
パストランジスタ回路の出力ノードは出力増幅回路の入力に接続されている。ここで、各セルは第１の型の電界効果型トランジスタと第２の型の電界効果型トランジスタを双対の関係に接続することにより論理を構成するCMOS論理回路セルと隣接配置されることを想定している（後に説明する図７の704と705の配置を参照）。
パストランジスタ論理回路を構成する第１の型の電界効果型トランジスタを囲む第２の型の半導体領域（第２のウェルと呼ぶことにする）と第２の型の電界効果型トランジスタを囲む第１の型の半導体領域（第１のウェルと呼ぶ）の境界（ウェル境界と呼ぶことにする）をセル内部で第１の半導体側もしくは第２の半導体側に入れこみ（図４の401），セル内部で非直線的となるように配置する。
上述の如き本発明の実施形態による半導体集積回路においては，パストランジスタ回路を構成する電界効果型トランジスタの領域をセル内で有効に確保することが可能となる。すなわち，CMOS論理回路セルでは通常第１の型のトランジスタと第２の型のトランジスタは双対の関係にあり，その個数は一致する。従って，直線的にひかれたウェル境界の両側にそれぞれ同じ個数のトランジスタを問題なくレイアウトすることができた。しかしながらパストランジスタ論理回路セルの場合には，パストランジスタ回路を構成するトランジスタと同じ型のトランジスタ数がそれと異なる型のトランジスタ数より多くなる。ところがセル境界が隣接するCMOS論理回路セルと直線的に接続されるべくセル内でも直線的にレイアウトすると，CMOS論理回路セルにとって適した第１のウェルと第２のウェルの配分比率になるとしても，一方の型が他方の型より多いパストランジスタ論理回路セルにとっては適さない配分比率になる。しかしながら，上述の如き本発明の実施形態を用いれば，セル内部でパストランジスタ回路を構成するトランジスタのための領域を広くとれるために，トランジスタ数の違いを首尾よく実現できる。
この実施例によるセルのレイアウト（図４）では，その入出力端子（402〜406）が，図面縦方向に関して同じ格子座標上を含むように配置されていない。CMOS論理回路セルでは全ての入出力が縦方向で同じ格子座標を含む（横方向の格子座標は当然異なっていてもよい）ようにしても，セル当たりの入出力端子の数が少ないために問題とはならない（図１０参照）が，パストランジスタ論理回路セルではセル当たりの入出力端子がCMOS論理回路セルに比べて多いため問題となる。今，入力端子402，403，404，405の４端子を図面縦方向に関し同じ格子座標を含むように配置使用とすると，少なくとも端子を取り囲む配線層のデザインルールで規定されるスペースルールが互いの間で必要になるため，少なくとも三つ分のスペースルールを横方向に必要になる。しかしながら，本実施例のように402と404，403と405のように縦方向に異なる格子座標をとるようにするとこれら四つの入力端子を配置するのに，上記スペースルール一つ分があれば十分である。従って，横方向のセルサイズを小さくすることが可能となる。
さらに本実施例の半導体集積回路では，パストランンジスタ回路を構成するトランジスタのソース・ドレイン領域への入力端子（図４の404，405）がゲートへの入力端子（図４の402，403）よりも図面下方に配置されている。このように配置することにより，パストランジスタ回路を構成しているトランジスタのソース・ドレインから引き出す配線とゲートから引き出す配線とが互いに交差することがなく無理なくレイアウトすることができるためにセル面積を小さくすることが可能となる。
さらに本実施例の半導体集積回路では，出力増幅回路（図４の407と408）がセルの端（横方向に関し）に配置されている。本実施例のように一つのセルにパストランジスタ回路が五つ存在するようなものでは，図５の回路に示すようにこれら五つのパストランジスタ間の結線が多くなる。このような場合に，出力増幅回路がセル端に配置されずにセルの中央に配置されるか，もしくは五つのパストランジスタ回路が配置される部分の中に配置されると，出力増幅回路内の結線（409）とパストランジスタ回路間の結線（410）とが交差しやすくなり，配線が困難になる。しかしながら本実施例ではこのような問題が回避されるのがわかる。
さらに本実施例の半導体集積回路では，出力増幅回路を右端に配置し，五つ存在するパストランジスタ回路がそれより右側に展開配置されている（411，412，413，414，415）。これはパストランジスタ回路が三つ存在する図１の場合と合わせて考えてみた場合，左側の出力増幅回路およびその右に配置される三つのパストランジスタ回路についてはほぼ同様であるが，その右にさらに二つのパストランジスタ回路が付加されているのがわかる。このような配置にすることにより，パストランジスタ回路が複数存在する場合でもレイアウトではより少ない数のパストランジスタ回路を持つセルに対して追加部分をレイアウトすれば済むことになる。従って，セルレイアウトに要する時間を著しく削減することが可能になる。
さらに本実施例の半導体集積回路では，パストランジスタ回路を構成する電界効果型トランジスタのソース・ドレイン領域の第１の電位の供給線および第２の電位の供給線の走行する方向の幅（例えば412における左側のソース・ドレイン領域）を，同一のソース・ドレイン領域内で場所により変化させている。これにより隣接するパストランジスタ回路のソース・ドレイン領域（411の右側のソース・ドレイン領域）とでは，コンタクトのない部分で隣接させることができ，これにより電位供給線の走行方向のサイズを小さくしている。
さらに本実施例の半導体集積回路では，先に述べたように第１の型のトランジスタを囲む半導体領域（第２型ウェルと呼ぶことにする）と第２の型のトランジスタを囲む半導体領域（第１型のウェルと呼ぶことにする）との境界（ウェル境界，401）がセルの内部で非直線的に折れ曲がっている。つまりこの場合第１型のウェルの領域が第２型のウェル領域より大きくなっている。今，このセルでは第１型のトランジスタは７個，第２型のトランジスタは１２個存在しており，第２型のトランジスタが第１型トランジスタより個数が多い。本発明の実施例では第１型のウェル領域を広くとることにより第２型のトランジスタをレイアウトする領域を広く確保することが可能になる。しかも隣接セルとの境界部分ではCMOS論理セルが持つウェル境界線と一致しておりセルを複数個隣接配置した際のウェル最小幅ルールも問題なく満たすことができる。
さらに本実施例の半導体集積回路では，パストランジスタ回路と組にして信号極性反転回路をセルの内部に挿入している。つまり図４においてパストランジスタ回路（412）に対して，その一方のトランジスタへのゲートへの相補信号を生成する信号極性反転回路（416と417で構成される）がセルの内部にある。このような形態にすることの利点についてはすでに述べたとおりである。
さらに本実施例の半導体集積回路は，パストランジスタ回路と組にして信号極性反転回路をセルの内部に挿入しているが，出力増幅回路を構成するトランジスタのチャネル幅が信号極性反転回路を構成するトランジスタのチャネル幅より大きい。すなわち，図４において第１の型の電界効果型トランジスタに関しては，407が416より大きく，第２の型の電界効果型トランジスタに関しては，408が417より大きい。このような形態にすることの利点についてもすでに述べたとおりである。
さらに本実施例の半導体集積回路は，パストランジスタ回路と組にして信号極性反転回路をセルの内部に挿入しているが，その信号極性反転回路を構成する第１の型のトランジスタ（416）と第２の型のトランジスタ（417）の間にパストランジスタ回路を構成しているトランジスタ（418）を配置している。このような形態にすることの利点についてもすでに述べたとおりである。
図７を用いて他の実施例を説明する。図７においては、少なくとも一つのパストランジスタ回路（例えば図２のPC21，PC22，PC23に示したものと同様でよい）と少なくとも一つの出力増幅回路（例えば図２のBC21に示したものと同様でよい）を有する論理回路を具備するセル701，703，705を有している。パストランジスタ回路の出力ノードは出力増幅回路の入力に接続されることも図２の例と同様である。
図７では，パストランジスタ論理回路セル701，703，705を，一般に用いられているCMOS論理回路セルと隣接配置した様子を示している。パストランジスタ論理回路セルのウェル707，710，712，713とCMOS論理回路セル708，709，711，714とウェル境界の接続部が直線的になっている。
図７に示すように、セル701と703あるいはセル705は、第１の型の電界効果型トランジスタと第２の型の電界効果型トランジスタを双対の関係に接続することにより論理を構成するCMOS論理回路セル702あるいはセル704，706と隣接配置される。ここで、CMOS論理回路を構成する第１の型の電界効果型トランジスタを囲む第２の型の半導体領域と第２の型の電界効果型トランジスタを囲む第１の型の半導体領域の境界708，709，711，714と，パストランジスタ論理回路を構成する第１の型の電界効果型トランジスタを囲む第２の型の半導体領域と第２の型の電界効果型トランジスタを囲む第１の型の半導体領域の境界707，710，712，713（これをウェル境界と呼ぶことにする）とを，その接続部において直線的に接続されるように実現する。
この例においては、セルが隣接する場合にウェル境界が直線的に接続されるために，デザインルールで規定されるトランジスタを取り囲む領域の最小幅（これをウェル最小幅と呼ぶことにする）が単独のセルだけで満たさない場合でも，複数のセルを隣接配置させることによりこのルールを満たすことができるようになる。よって、結果的にセル面積を小さくすることができるようになる。もし，本発明の如き実施形態を用いなければ，パストランジスタ論理回路セルとCMOS論理回路セルとが同じチップ上の同じブロック内で隣接配置すると、特定の場所（単独のセルで上記ウェル最小幅のルールを満たすことができないものが，一つだけ孤立配置された場所）でデザインルールエラーを起こしてしまう。しかしながら，本発明の如きセルレイアウトを行えばこの問題が解決される。
図８は，本発明のパストランジスタ論理回路セルを，一般に用いられているCMOS論理回路セルと隣接配置し，さらにこれらのセル間を上層の配線層を用いて結線した様子を示している。入力をIn、出力をOutで示している。図において四つの十字部分を先の図７に重ね合せることで，下層と上層との関係が明らかになる。ここでは，縦方向の配線に第２層目を用い，横方向の配線には第３層目を用いた例を示している。ここでは，CMOS論理回路セルの配線引き出しが縦方向のみであるのに対し，パストランジスタ論理回路セルでは，横方向への配線引き出しが行われている。
図９（ａ）は，図１と同じパストランジスタ論理回路セルを示している。このセルを901に示す線に沿って切断した際の断面図を模式的に表わしたものが図９（ｂ）および図９（ｃ）である。図９（ａ）の出力端子901に第２層目の配線引き出しを行っていないものが図９（ｂ）であり，配線引き出しを行ったものが図９（ｃ）である。図９（ｃ）の903が第２層目の配線引き出しである。
図１２は，パストランジスタ論理回路セル1201とパストランジスタ論理回路セルを横方向に反転したもの1202を隣接配置結線した場合を示している。この実施例では，1202は1201を横方向に反転しているが，反転するセルが他のパストランジスタ論理回路セルやCMOS論理回路セルであってもよいことは言うまでもない。
図１３は，パストランジスタ論理回路セル1301とパストランジスタ論理回路セルを縦方向に反転したもの1302を隣接配置結線した場合を示している。この実施例では，1302は1301を縦方向に反転しているが，反転するセルが他のパストランジスタ論理回路セルやCMOS論理回路セルであってもよいことは言うまでもない。
図１４は，パストランジスタ論理回路セル1401とパストランジスタ論理回路セルを縦方向に反転したもの1402を隣接配置結線した場合を示している。ただし図１３の実施例と異なるのは，縦反転するのと同時に，上下両セルのトランジスタを囲む半導体領域（ウェル）へのラッチアップ対策用の給電部分を重なりあうように配置したことである。このようにするとセル面積を図１３の場合より小さくできるという利点がある。
以上，本発明者によりなされた本発明の実施例を詳細に説明したが，本発明は上記の具体的な実施例に限定されるものでなく，その技術思想の範囲内で種々変更可能なことは言うまでもない。
例えば，パストランジスタ回路の電界効果トランジスタはシリコンのＭＯＳＦＥＴに限定されるものでなく，ＧａＡｓの化合物半導体によるＭＥＳＦＥＴを使用することができる。
また，本発明のパストランジスタ回路を有する論理回路は，汎用プロセッサ，信号処理プロセッサ，画像処理プロセッサ等のＬＳＩにおいて，例えば，ＲＩＳＣ型の命令を解読して命令実行ユニットを制御するためのランダムロジックに回路に適用されることによって，レイアウト面積の削減，配線量の削減，またこれに伴う消費電力，遅延時間の削減に効果があることは言うまでもない。るようにな
産業上の利用可能性
本発明によれば，面積が小さく，消費電力および遅延の低減が可能なパストランジスタ論理回路セルを有する半導体集積回路を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９（ａ）】
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【図９（ｂ）】
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【図９（ｃ）】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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