(57)【特許請求の範囲】
【請求項１】
入力クロックを再生して再生クロックを得るクロック再生回路において、
位相の比較に適するように前記入力クロックを分周した第１基準位相信号について基本クロックをカウントして定まる時刻値の複数周期にわたる平均時刻値を求める手段と、
前記再生クロックを前記基本クロックに近似した周波数に分周した分周再生クロックと前記基本クロックとの位相関係を示す位相角信号を求める手段と、
前記再生クロックを第１基準位相信号の周波数と同一に分周した第２基準位相信号について前記位相角信号を用い前記基本クロックをカウントして定まる時刻値を求める手段と、
該時刻値を前記平均時刻値と比較し、その差分信号によって前記再生クロックの発生を制御する手段とを有することを特徴とするクロック再生回路。
【請求項２】
入力クロックを再生して再生クロックを得るクロック再生回路において、
前記入力クロックを位相比較に適した分周比で分周して第１基準位相信号を求める第１分周器と、
安定した基本クロックを発生する基本クロック発生回路と、
前記基本クロックを連続カウントすることにより定まる時刻値を前記第１基準位相信号の周期毎に標本化して分周時刻値を求める計時回路と、
分周時刻値の傾きを複数周期にわたって平均化して平均分周時刻値を求める平滑化回路と、
前記再生クロックを分周して前記基本クロックの周波数に近似した分周再生クロック、および該分周再生クロックを分周して前記第１基準位相信号と同一周波数の第２基準位相信号を求める第２分周器と、
前記分周再生クロックと前記基本クロックの位相関係を示す位相角信号を求める位相検出回路と、
前記第２基準位相信号の周期毎の分周時刻値を前記位相角信号を用い前記基本クロックのカウント数で計測して求める精密計時回路と、
分周時刻値と前記平均分周時刻値との差分をとり差分信号を求める比較差分回路と、
前記差分信号を積分する積分回路と、
前記積分値をアナログの制御電圧に変換するＤ／Ａ変換器と、
前記制御電圧に応答して前記再生クロックを発生する電圧制御発信器とを備えたことを特徴とするクロック再生回路。
【請求項３】
前記平滑化回路は、前記分周時刻値を平滑化した分周周期を積分し、この積分値と現時点の分周時刻値とのずれを補正することにより前記平均分周時刻値を求めることを特徴とする請求項２に記載のクロック再生回路
【請求項４】
前記平滑化回路は、前記分周時刻値を平滑化した分周周期を積分し、この積分値と現時点の分周時刻値とのずれを比較し、両者の差が予め定めた値より大きいときには平滑化した分周時刻値でなく、現時点の分周時刻値をそのまま出力することを特徴とする請求項２に記載のクロック再生回路。
【請求項５】
前記平滑化回路は、入力クロックが断となったときには、直前までに得られた分周時刻値の平均の傾きを用いて平均分周時刻値を発生し、該平均分周時刻値を出力するクロックホールドオーバ機能を備えたことを特徴とする請求項２ないし請求項４のいずれかに記載のクロック再生回路。
【請求項６】
前記基本クロック発生回路は、前記分周再生クロックの周波数に対する比がおおよそ整数比（ｎ／ｍ）となる周波数の基本クロックを発生し、また前記位相検出回路は、前記分周再生クロックと前記基本クロックの立上りが一致する時を判定し、立上りが一致した時からの分周再生クロックの数および分周再生クロックと基本クロックの周波数比がｎ／ｍの関係であることを用いて前記分周再生クロックの周期毎の分周再生クロックの立上りと基本クロックとの位相関係を計算することを特徴とする請求項２ないし請求項５のいずれかに記載のクロック再生回路。
【請求項７】
前記整数比ｎ／ｍがｎ＝ｍ−１またはｎ＝ｍ＋１の値になるように構成した請求項６に記載のクロック再生回路。
【請求項８】
ｎまたはｍの値が２の指数乗となるようにことを特徴とするした請求６に記載のクロック再生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック再生回路に関し、特に伝送装置の位相同期信号である基準クロックを高精度で再生して再生クロックを発生するクロック再生回路に関する。
【０００２】
【従来の技術】
リングネットワーク等に使用されるデータ多重化伝送装置等では、安定した位相同期信号を得るためには、受信したデータに対する位相同期信号（基準クロック）にジッタやドリフトがあっても、基準クロックに同期した高精度のクロックを再生するクロック再生回路を備える必要がある。クロック再生回路は、基準クロックに障害が発生したときに、それまでの再生クロックを継続して発生するために、クロックホールドオーバ回路を備えることもある。
【０００３】
この種の従来技術の例として、特許第２８０８９６７号「クロックホールドオーバ回路」を挙げることができる。このクロックホールドオーバ回路は、基準クロックが正常である間は、基準クロックを分周した信号と、再生クロックを分周した信号とを位相比較する。比較による誤差信号は、積分器（ローパス・フィルタ）で高周波成分が除去されとともに、別途設けられる基準発信器が発生するクロックでカウントしてデジタル数値化される。Ｄ／Ａ変換器はディジタル値をＤ／Ａ変換し、この結果により得られたアナログ信号を制御電圧として、ＶＣＯ（Voltage Controlled Oscillator）のクロック周波数をフィードバック制御する。再生クロックはＶＣＯから得られるので、これにより、再生クロックは基準クロックに位相が一致し、基準クロックに同期したクロックを再生できる。
【０００４】
基準クロックが途絶えた異常時には、異常発生直前のＶＣＯの発振周波数を固定し、その発振周波数を表すカウンタの計数値をメモリに記憶する。そして、別途受けられる設けられるコンパレータは、メモリに記憶した計数値と、カウンタが計数するＶＣＯの発振周波数とを比較し、これによってＶＣＯの発振周波数を監視し、監視結果に基づいてＶＣＯの発振周波数を制御する。このように、電源変動や温度変化によってＶＣＯの発振周波数が変動しても、その変動に応答してＶＣＯの発振周波数を補正するため、周波数保持精度が向上するので、常に安定したクロックを再生することができるようになる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来技術では、カウンタは基準発信器が出力するクロックを計数することによってＶＣＯの発振周波数を計数するため、ＶＣＯの周波数制御の精度は、基準発信器から出力されるクロックの１周期の大きさに依存する。すなわち、位相比較誤差信号は基準発信器の１クロックの精度で量子化されるので、その量子化誤差を伴い、その大きさは、平均すれば基準発信器が出力するクロックの１周期の半分と見なせる。基準クロックを１／Ｍに分周した周期（基準クロックの１周期×Ｍ）で位相比較を行うとすると、この方式による周波数制御の精度は高々、（「基準発信器のクロックの１周期」／２Ｍ「基準クロックの１周期」）となる。
【０００６】
通常は、位相比較誤差がランダムに発生して積分器で平均化されるので、量子化雑音も十分平滑化されて小さくなるため位相比較の精度は高くなる。しかし、位相比較誤差がランダムではなくて平均化の周期より長い周期でゆっくりと変動する場合、あるいは基準クロックが途絶えてクロックホールドオーバーの動作状態となり積分器出力がホールド状態になった時は、量子化雑音が局部的にそのまま現れ、再生されたクロックは、量子化雑音が発生した近傍が局部的に粗い精度となってしまうという問題がある。
【０００７】
この問題を解消する一つの方法として、分周比Ｍの値を大きくすることが考えられるが、Ｍの値を大きくすると、位相比較器において位相比較を行う制御周期が長くなり、基準クロックが変動した時にその変動に追従する過渡特性が悪くなる。また、Ｍの値を大きくしても、ＰＬＬ（Phase Locked Loop）回路のＬＰＦ特性が十分低くなければ、量子化雑音が局部的に発生するため、再生されたクロックは、量子化雑音が発生した近傍が局部的に粗い精度となってしまうが、ＬＰＦ特性が低いと積分機能が劣化するので、位相比較誤差の高周波成分除去が不充分になり、位相比較誤差のデジタル数値化に誤差が生じることになる。
【０００８】
そこで、本発明の目的は、受信データに同期した高精度のクロックを再生するのに、過途応答特性がよくて引き込みが早く、かつ高精度・高安定のクロックを再生することができるクロック再生回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明のクロック再生回路は、入力クロックを再生して再生クロックを得るクロック再生回路において、位相の比較に適するように入力クロックを分周した第１基準位相信号について基本クロックをカウントして定まる時刻値の複数周期にわたる平均時刻値を求める手段と、再生クロックを基本クロックに近似した周波数に分周した分周再生クロックと基本クロックとの位相関係を示す位相角信号を求める手段と、再生クロックを第１基準位相信号の周波数と同一に分周した第２基準位相信号について位相角信号を用い前記基本クロックをカウントして定まる時刻値を求める手段と、該時刻値を平均時刻値と比較し、その差分信号によって再生クロックの発生を制御する手段とを有することを特徴とするものである。
【００１０】
より詳しくは、本発明のクロック再生回路は、入力クロックを再生して再生クロックを得るクロック再生回路であって、入力クロックを位相比較に適した分周比で分周して第１基準位相信号を求める第１分周器（図１の１０１）と、安定した基本クロックを発生する基本クロック発生回路（図１の１０７）と、基本クロックを連続カウントすることにより定まる時刻値を第１基準位相信号の周期毎に標本化して分周時刻値を求める計時回路（図１の１０２）と、分周時刻値の傾きを複数周期にわたって平均化して平均分周時刻値を求める平滑化回路（図１の１０３）と、再生クロックを分周して基本クロックの周波数に近似した分周再生クロック、および該分周再生クロックを分周して第１基準位相信号と同一周波数の第２基準位相信号を求める第２分周器（図１の１０９）と、分周再生クロックと基本クロックの位相関係を示す位相角信号を求める位相検出回路（図１の１１１）と、第２基準位相信号の周期毎の分周時刻値を位相角信号を用い基本クロックのカウント数で計測して求める精密計時回路（図１の１０８）と、分周時刻値と平均分周時刻値との差分をとり差分信号を求める比較差分回路（図１の１０４）と、差分信号を積分する積分回路（図１の１０５）と、積分値をアナログの制御電圧に変換するＤ／Ａ変換器（図１の１０６）と、制御電圧に応答して再生クロックを発生する電圧制御発信器（図１の１１０）とを備えたことを特徴とする。
【００１１】
この発明では、入力クロックの分周周期の位相を基本クロックのクロック数で計測し平滑化するので、分周周期のカウント値を平均化した高い精度の計測値が得られる。位相の値は平均化により高い精度（小数点以下の精度）で求めることができる。整数値でカウントしても、１００回の測定を行って平均化すれば、小数点以下２桁の精度で位相の値が得られる。そして、再生クロックの分周周期の位相は、位相検出手段の助けを借りて高い精度で得ることができるため、従来技術におけるように分周周期を特に長くしなくても、高い精度で位相比較が行えるため、高精度で安定した再生クロックは得ることができる。
【００１２】
また、パケット伝送では、再生するデータとクロックはバースト的になり、このバーストクロックから安定したデータ用クロクを発生するのはなかなか困難であるが、本発明では、バーストクロックを分周した分周周期を十分に平滑化して平均した分周周期を求めて、ジッタのほとんどない安定した平均分周周期を用いて再生クロックの周波数制御を行うため、バーストジッタを十分取り除いたクロックを再生できる。
【００１３】
また、本発明のクロック再生回路における平滑化回路は、分周時刻値を平滑化した分周周期を積分し、この積分値と現時点の分周時刻値とのずれを補正することにより平均分周時刻値を求めるように構成してもよい。
【００１４】
このような構成を採用することにより、分周時刻値を積分して求める平均分周時刻値が演算における量子化誤差の影響により、分周時刻値と次第にずれてくるのを補正することができるので、高精度の再生クロックを得ることができるようになる。
【００１５】
また、本発明のクロック再生回路における平滑化回路は、分周時刻値を平滑化した分周周期を積分し、この積分値と現時点の分周時刻値とのずれを比較し、両者の差が予め定めた値より大きいときには平滑化した分周時刻値でなく、現時点の分周時刻値をそのまま出力するように構成してもよい。
【００１６】
このような構成を採用することにより、入力クロックの周期が急に変化して分周時刻が大きく変わった場合、平均分周時刻値がその変化に追従するのには平均化の時間幅だけの時間がかかるが、平均分周時刻値と分周時刻値とのずれがある閾値を超える間は、分周時刻値をそのまま出力することにより、一時的にはクロックの安定度は落ちるが、過渡応答特性の良いクロックを再生できる。
【００１７】
また、本発明のクロック再生回路における平滑化回路は、入力クロックが断となったときには、直前までに得られた分周時刻値の平均の傾きを用いて平均分周時刻値を発生し、該平均分周時刻値を出力するクロックホールドオーバ機能を備えるようにしてもよい。
【００１８】
このような構成を採用することにより、小数点以下の精度で位相角信号を保持するため、入力クロックが断となっても、ホールド機能により継続して再生されたクロックは高い精度のものとなる。この場合、再生クロックの安定度は、ＶＣＯに依存するのではなく、基本クロックの安定度に依存することになる。ＶＣＯの周波数が変わっても基本クロックの周波数は特に限定されないので、１つの高安定度の高い基本クロックを準備しておけば、精度の低いＶＣＯを取り替えることによって、異なる周波数の場合でも、高精度で安定したクロック再生が可能となる。
【００１９】
また、本発明の本発明のクロック再生回路における基本クロック発生回路は、分周再生クロックの周波数に対する比がおおよそ整数比（ｎ／ｍ）となる周波数の基本クロックを発生し、また位相検出回路は、分周再生クロックと基本クロックの立上りが一致する時を判定し、立上りが一致した時からの分周再生クロックの数およびと基本クロックの周波数対分周再生クロックの周波数の比がｎ／ｍの関係であることを用いて分周再生クロックの周期毎の分周再生クロックの立上りと基本クロックとの位相関係を計算するようにしてもよい。
【００２０】
位相検出回路は、時々刻々、基本クロック（この説明ではクロックＡと記す）と分周再生クロック（この説明ではクロックＢと記す）の位相関係をディジタル処理によりで簡単に求めることが可能である。いま、２つのクロックＡ，Ｂの周波数の比は整数の比で近似でき、大略たとえばｎ／ｍで表されるとする。クロックＡの１周期をＴａ、クロックＢの１周期をＴｂとすると、ｎ×Ｔａはｍ×Ｔｂにほぼ等しくなる（ｎ×Ｔａ≒ｍ×Ｔｂ）。すなわち、クロックＡの立上りと、クロックＢの立上りが一致したとき、クロックＡのｎクロック後の立上りと、クロックＢのｍクロック後の立上りはほぼ一致する。従って、立上りが一致する同期（立上り一致周期）はおおよそｎ×Ｔａまたはｍ×Ｔｂで表せる。
【００２１】
２つのクロックの立上りが一致した後、クロックＡのｉクロック後の立上りの時間とクロックＢの位相関係は、ｉクロック後の立上の時間はｉ×Ｔａ≒ｉ×ｍ／ｎ×Ｔｂとなるので、整数を示すＩＮＴ関数と、余りを示すＭＯＤ関数を用いると、ｉ×ｍ／ｎの値は、整数値Ｘ＝ＩＮＴ（ｉ×ｍ／ｎ）と小数点以下の値Ｙ＝ＭＯＤ（ｉ×ｍ、ｎ）／ｎの合計値として表される。すなわち、ｉ×ｍ／ｎの値の整数部分ＸがＴｂのクロック数を、ｉ×ｍ／ｎの値の小数点以下の値ＹがクロックＢの１周期の中でのクロックＡの立上りに対応する位相（時点）を示す。
【００２２】
同様に、立上りが一致した後、クロックＢのｊクロック後の立上りとクロックＡの位相関係は、ｊクロック後の立上の時間はｊ×Ｔｂ≒ｊ×ｎ／ｍ×Ｔａとなるので、ｊ×ｎ／ｍの値が整数値Ｘ＝ＩＮＴ（ｊ×ｎ／ｍ）と小数点以下の値Ｙ＝ＭＯＤ（ｊ×ｎ、ｍ）／ｍの合計値として表されるとき、ｊ×ｎ／ｍの値の整数部分ｘがＴｂのクロック数を、ｊ×ｎ／ｍの値の小数点以下の値ＹがクロックＡの１周期の中でのクロックＢの立上りに対応する位相（時点）を示す。
【００２３】
すなわち、２つのクロックの立上りが一致した後のクロックＡまたはクロックＢのクロック数（ｉ又はｊ）が分かれば、クロックＡの立上りはクロックＢのどの位相（ＭＯＤ（ｉ×ｍ、ｎ）／ｎ×Ｔｂ）にあるか、またクロックＢの立上りはクロックＡのどの位相（ＭＯＤ（ｊ×ｎ、ｍ）／ｍ×Ｔａ）にあるかは、計算により簡単に高い精度（クロック周期の１／ｎ又は１／ｍ）で求めることができる。
【００２４】
クロックの立上りの一致は次のようにして求める。クロックＡをクロックＢで標本化して２値の値にする。立上り一致周期の間では、ｎ×Ｔａ＝ｍ×Ｔｂの関係が成り立つと見なせる。クロックＡとクロックＢの位相がαずれているとすると、クロックＢの立上りでクロックＡを標本化した時の標本点の位相（時点）は、ほぼα＋ｊ×ｎ／ｍ×Ｔａと表せる。
【００２５】
ここで、ｊの値が０〜（ｍ−１）間であるとき、クロックＢの立上りはクロックＡの立上りと一致した後はｍクロック後に再びクロックＡの立上りと一致することから、ｊ×ｎ／ｍ×Ｔａの小数点以下の部分の値（ＭＯＤ（ｊ×ｎ、ｍ）／ｍ×Ｔａ）は、ｍクロックの間は一致することはなく、０／ｍ×Ｔａから（ｍ−１）／ｍ×Ｔａのいずれかの値をとることになる。言い換えると、ｍクロックの間は（ＭＯＤ（ｊ×ｎ、ｍ）の値は一致することはない。これは、ｍクロックに初めてほぼ一致と見なせるｎとｍの関係を選択しているためであり、もしｍクロック以前に一致する時点が有れば、そのｍの値より小さい値で立上りが一致するｎとｍの値の関係があることになり、ｍの選定が誤りであったことになる。
【００２６】
従って、クロックＢの立上りで標本化されたクロックＡの値は、Ｔａの周期をｍ等分したいずれかの位相（位置）における標本値を示す。ｊ×ｎ／ｍ×Ｔａの小数点以下の位相値を並び替えれば、０／ｍ×Ｔａから（ｍ−１）／ｍ×Ｔａのいずれかの位相となり、その各位相に対応するクロックＡの標本値は、ｊ番目のクロックＢでクロックＡを標本化した標本値である。
【００２７】
クロックＡをクロックＢで標本化して２値の値にする。２値に標本化して、その標本値を順にｍ個のメモリアドレスに蓄えられる。このｍ個の標本点（i=０〜（ｍ−１））は、クロック周期Ｔａを基準として、整数値ｘ＝ＩＮＴ（ｊ×ｎ／ｍ）と小数点以下の値ｙ＝ＭＯＤ（ｊ×ｎ、ｍ）／ｍの合計値として表されるが、その小数点値Ｙが小さい順番の並び替順で標本値を読み出す。
【００２８】
すなわち，標本点はこのｍ個の標本点の並びを決められた順番で並び替えて読み出すと、入力クロックの一周期を基準クロックでｍ等分したｍ個の標本値を順に読み出すこととほぼ等化になる。正確には，ある整数倍Ｘ（ＩＮＴ（ｊ×ｎ／ｍ））のクロック周期だけ先の標本点であるが、クロック周期は判定を行う短い時間の間は一定と見なすことができ、整数倍周期先の位相角位置でも、１周期内とほぼ同じ位相角位置となると見なせる。１周期で並んだ標本値を読み出したとき、標本値が０から１に変化するところがクロックの立ち上がり点と判定できる。
【００２９】
この方法により、クロックＡとクロックＢの周波数の比がほぼｎ／ｍの場合とすると、クロックＢの立上りとクロックＡの位相はクロックＡの１周期（Ｔａ）のｍ等分の精度で位相を検出できる。ディジタル処理であるので、安定に位相角を求めることが可能である。
【００３０】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しながら説明する。
【００３１】
［適用される通信システム］
図２は、本発明が適用される通信システムの構成を示すブロック図である。
【００３２】
この通信システムは、同軸ケーブルで伝送されるＤＳ３系のデータ（周波数は44.736Mbps）を、光ケーブルによるＳＯＮＥＴ（ＳＴＭ−０）系の伝送路（周波数は51.84Mbps）を介してＳＯＮＥＴ系信号で送信し、受信側では送信側のＤＳ３のクロックに高精度で周波数同期したクロックを再生して再生クロックを発生し、再生クロックに同期したＤＳ３系信号を出力するものである。ＤＳ３系のクロックとＳＴＭ系のクロックは通常同期していないので、ＳＯＮＥＴ系とＤＳ３系との間でクロックを乗り換えるクロック再生回路が必要となる。
【００３３】
図２において、バイポーラのＤＳ３系信号がインタフェース回路１２１で２値のデータに変換され、多重化回路１２２へ供給される。多重化回路１２２ではＤＳ３系のデータ列をＳＯＮＥＴ（ＳＴＭ−０）系のデータ列に多重化する。ＳＴＭでは信号はオーバヘッド（ＯＨ）＋ペイロードのフレーム構成をしており、ＳＴＭ０の場合、90バイトの区間中3バイトがＯＨ、87バイトがペイロードとなる。制御信号が伝送されるオーバヘッドの部分は、伝送データを多重化することはできないので、データの伝送は均一の速度では送れない。
【００３４】
多重化回路１２２は、オーバヘッド期間にＤＳ３系のデータをバッファメモリに一旦蓄え、ペイロード部分でＤＳ３系のデータを多重化するが、ＤＳ３系のデータが空いている所は、あらかじめ定めたフォーマットでダミーデータをつけて、ＤＳ３系のデータ列がＳＯＮＥＴ系のデータ列のデータ速度になるように多重化する。そして、フレーム構成したＳＯＮＥＴ系のデータ列の信号を光信号に変換し、伝送クロック発生回路１２５が発生する伝送路クロック（51.84Mhz）に同期して送出する。
【００３５】
受信側の伝送クロック再生回路１２６は、受信した光信号から伝送路クロック（51.84Mhz）を再生し、分離回路１２３へ供給する。分離回路１２３は、伝送路から光信号を受けて、ペイロードの中でＤＳ３の有効データだけをインタフェース回路１２４へ供給するとともに、有効なデータタイミングの伝送路クロックをＤＳ３クロック再生回路１２７へ供給する。ＤＳ３クロック再生回路１２７は、バースト的な有効データの伝送路クロックを受けて、均一化した安定したＤＳ３のクロックを再生し、インタフェース回路１２４へ供給する。インタフェース回路１２４は、51.84Mhzの伝送路クロックにより光ケーブルで伝送されてきたＳＴＭ系のデータ列を、再生された44.736MhzのＤＳ３系クロックでＤＳ３系信号に変換して出力する。
【００３６】
［ＤＳ３クロック再生回路１２７］
図１は、本発明の第１実施例の構成を示すブロックであり、図２におけるＤＳ３クロック再生回路１２７の詳細を示す。
【００３７】
このＤＳ３クロック再生回路１２７は、前述のように、バースト的な有効データの伝送路クロックを受けて、均一化した安定したＤＳ３のクロックを再生し、インタフェース回路１２４へ供給する。そのために、ＤＳ３クロック再生回路１２７は、分周器１０１，計時回路１０２，平滑化回路１０３，比較差分回路１０４，積分回路１０５，Ｄ／Ａ変換器１０６，基本クロック発生回路１０７，精密計時回路１０８，分周器１０９，電圧制御発信器（ＶＣＯ）１１０および位相検出回路１１１で構成されている。
【００３８】
分周器１０１には、受信したＤＳ３の有効データに対応した有効バーストクロック（平均周波数は44.736Mhz）であるＳＯＮＥＴ系クロックが分離回路１２３から供給される。ＳＴＭ−０のフレームは、前述のように、90バイトの区間中、3バイトがオーバヘッドの区間でデータの区間は残り87バイトの区間であるため、3バイトの区間はデータが伝送されず、有効データを示すバーストクロックは3バイトの期間止まることになる。
【００３９】
また、ＤＳ３とＳＴＭとは同期していないので、3バイトの期間はＤＳ３のクロックに対してずれていくことになる。位相比較のため、分周器１０１は有効バーストクロックを位相比較に適した分周比で分周して基準位相信号を求める。例えば、44.736Mhzの有効バーストクロックを5592分周すると、周波数8Khzの基準位相信号が求まり、この基準位相信号を計時回路１０２へ供給する。
【００４０】
計時回路１０２は、基本クロック発生回路１０７が発生している基本クロックを連続カウントすることにより定まる時刻値を基準位相信号（8Khz）の周期毎に標本化して、周期毎の時刻値（以下「分周時刻値」と記す）を求め平滑化回路１０３へ供給する。基準位相信号の１分周周期の範囲で位相引き込み制御ができればよいので、分周時刻値を表すカウント値のためには、高々数周期が区別できるビット数があればよい。
【００４１】
いま、基本クロックの周波数を1.871281Mhzとすると、基準位相信号の周期毎の時刻値は約234だけ増加するので、１周期を区別するためのカウンタのビット数は9ビットということになる。この場合、カウンタは基本クロックについて0から511までのカウントを繰り返しており、計時回路１０２は基準位相信号の立上がり時のカウント値（0〜511のいずれか）を分周時刻値として平滑化回路１０３へ出力する。
【００４２】
但し、平滑化回路１０３では下記のように分周周期の平均化を行うが、平均化の対象となる周期の数周期前の分周時刻値を用いる場合には、平均化周期幅の数倍の時刻値が区別できるビット数が必要となる。例えば、1024周期にわたって平均化する場合には、計算上ではカウンタには更に10ビットを必要とし、そのビット数は合計で19ビットとなる。しかし、計時回路１０２の通常の構成では、基準位相周期信号の最大変位、従ってカウンタ値の最大変動幅は推定できるため、10ビットも必要とせず、その変動を区別できるだけのビット数で足りる。
【００４３】
平滑化回路１０３は、分周時刻値の傾き、すなわち基準位相信号の１周期である1/8ミリ秒当りのカウンタ値増分を複数周期にわたって平均化した平均分周時刻値を求め、比較差分回路１０４へ供給する。例えば、1024周期にわたって平均化するのであれば0.128秒間、1024回測定した分周時刻値の合計を1024で除算し、小数点以下10ビットの精度で平均分周時刻値を求める。また、128周期にわたって平均化するのであれば0.016秒間、128回測定した分周時刻値の合計を128で除算し、小数点以下8ビットの精度で平均分周時刻値を求める。なお、ジッタの他にワンダーが問題になる場合は平均化の周期を長くする。
【００４４】
比較差分回路１０４は、平準化回路１０３から供給された平均分周時刻値と、精密計時回路１０８から入力する再生クロックの精密な分周時刻値との差分を小数点以下の精度で比較し、その差分信号を積分回路１０５へ供給する。
【００４５】
積分回路１０５は比較誤差の差分信号を積分して制御信号を得てＤ／Ａ変換機１０６に出力する。積分は、予め定めた係数を差分信号に乗算して結果を加算して、基準位相信号の周期で動作するレジスタに累積していくことにより行う。係数は、差分信号が小さいときはＰＬＬのループ応答を良くするために大きく、差分信号が大きいときはあまり急激な変化が起きないように小さく設定される。
【００４６】
Ｄ／Ａ変換器１０６は、制御信号をアナログ信号に変換し、ＶＣＯ回路１１０へ供給し、ＶＣＯ１１０はこのアナログ信号によって電圧制御されて発振し、44.736Mhzの再生クロックを発生する。電圧制御は、比較差分回路１０４において、平準化回路１０３から供給された平均分周時刻値と精密計時回路１０８から入力する再生クロックの精密な分周時刻値とが一致するように行われる。
【００４７】
分周回路１０９はＶＣＯ１１０からの再生クロックを1/24に分周して1.864Mhzの分周再生クロックを得て位相検出回路１１１へ供給し、また分周再生クロックを1/233に分周して８Khzの基準位相信号を得て精密計時回路１０８へ供給する。ＶＣＯ１１０からの再生クロックのままでは、44.736Mhzと周波数が高いが、2Mhz程度のクロック速度にすると、それ以降の処理はプロセッサを用いてソフトウェアで容易に実現することが可能になる。また、位相検出回路１１１の構成上の負担も軽減できる。
【００４８】
位相検出回路１１１は、分周再生クロックの立上り点が基本クロックの１周期（360度）のどの位置にあるか、言い換えるといくらの位相角の所にあるかを検出し、360を1として小数点以下で示す信号、例えば8ビットによる0/256〜255/256の位相角信号として精密計時回路１０８へ供給する。
【００４９】
精密計時回路１０８は、分周器１０９から供給される８Khzの基準位相信号と、位相検出回路１１１から供給される分周再生クロックの位相角信号と、基本クロックで連続カウントしている時刻値とから、基準位相信号毎の再生クロックの精密な分周時刻値を小数点以下の精度で求めて比較差分回路１０４へ供給する。
【００５０】
基本クロック発生回路１０７は、分周再生クロックの周波数1.864Mhzのn/m=257/256倍に当る周波数1.871281Mhzの基本クロックを発生する発振器である。したがって、ＶＣＯ１１０に比べて高安定の基本クロックを発生し各部へ供給できる。Mの値は小数点以下の値が表現しやすいように２のべき乗に設定している。
【００５１】
［位相検出回路１１１の詳細］
図３は位相検出回路１１１の詳細な構成例を示す。
【００５２】
クロックの立上がり位相一致を検出するのに、基本クロックで分周再生クロックを標本化する構成と、分周再生クロックで基本クロックを標本化する方法が考えられるが、ここでは、後者を採用している。このてに、位相検出回路１１１は、レジスタ１３１，メモリ１３２，立上り判定回路１３３，ｍ分周器１３４，アドレス回路１３５、ｍ分周器１３６，ｎ乗算器１３７，余り計算器１３８および１／ｍ乗算器１３９から構成される。
【００５３】
基本クロックはレジスタ１３１へ、分周再生クロックはレジスタ１３１，２つのｍ分周器１３４，１３６およびアドレス回路１３５へ供給される。レジスタ１３１は1.871281Mhzの基本クロックを1.864Mhzの分周再生クロックで標本化し、クロックのロウ／ハイに対応した２値（0/1）に変換した標本値を出力し、メモリ１３２および立上り判定回路１３３へ供給する。
【００５４】
ｍ分周器１３４は分周再生クロックをｍ分周して0〜(m-1)のカウント値ｊを出力し、メモリ１３２およびアドレス回路１３５へ供給する。メモリ１３２はｍ分周器１３４からのカウント値ｊに対応した書込みアドレス（「アドレスｊ」と記す）に標本値を書き込む。アドレス回路１３５は、アドレス変換テーブルを備えており、分周再生クロックがロウの時はアドレスｊの標本値Ｄjと位相が前のアドレスｊｂ、分周再生クロックがハイの時はアドレスｊの標本値Ｄjと位相が後ろのアドレスｊａを時分割で出力する。
【００５５】
アドレス変換テーブルには、アドレスｊの値に対してＭＯＤ（ｊ×ｎ，ｍ）＝Ｙの時、ＭＯＤ（ｊｂ×ｎ，ｍ）＝Ｙ−１およびＭＯＤ（ｊａ×ｎ，ｍ）＝Ｙ＋１を満たすアドレスｊｂおよびアドレスｊａの値を予め計算して設定しておく。分割で出力されたアドレスｊｂおよびアドレスｊａはメモリ１３２へ供給される。ちなみに、ｎ=257、ｍ=256の場合、ｊ=1ならｊｂ=0、ｊａ=1となる。
【００５６】
メモリ１３２は、アドレスｊｂ，アドレスｊａから標本値Ｄjb，Ｄjaを出力し、立上り判定回路１３３へ供給する。立上り判定回路１３３は、３つの標本値Ｄjb，ＤｊおいよびＤjaが「０，１，１」となる時を基本クロックが立ち上る時と見なして、分周再生クロックと基本クロックの立上りが一致する位相と判定する。そして、通常は“１”の値をとっているが一致したときには“０”となる一致信号を出力してｍ分周器１３６へ供給する。
【００５７】
ｍ分周器１３６は、分周再生クロックをｍ分周して0〜(m-1)のカウント値ｊを出力してｎ乗算器１３７へ供給するカウンタであるが、一致信号が“０”となるときはカウンタ値が“０”にリセットされて再びカウントを始める。ｎ乗算器１３７は、入力されたカウント値ｊをｎ倍してｊ×ｎの値を求めて出力し、余り計算器１３８へ供給する。
【００５８】
余り計算器１３８はＭＯＤ（ｊ×ｎ，ｍ）の計算を行って余りを出力し、１／ｍ乗算器１３９へ供給する。ｎ=257、ｍ=256の場合には、ＭＯＤ（ｊ×ｎ，ｍ）＝ＭＯＤ（ｊ×256＋ｊ，256）＝ＭＯＤ（ｊ，256）であるので、ｊ＝1ならＭＯＤ（ｊ×ｎ，ｍ）＝1となる。１／ｍ乗算器１３９は、上述の余りを１／ｍ倍してＭＯＤ（ｊ×ｎ，ｍ）／ｍで示される位相差の値を求め、これを位相角信号として精密計時回路１０８に出力する。
【００５９】
なお、ＰＬＬ制御はある程度時間がかかってもよいので、分周再生クロックと基本クロックの立上り一致検出は、即時に判定する必要はなく、また一旦一致する時点が分かれば、定常状態では次に一致する時点がほぼ分かることから、一致する時点近傍の標本点の標本値のみをメモリ１３２に記憶してクロック立上り一致判定を行う構成にすれば回路が簡単にできる。予定していた一致時点近傍の標本点の範囲では、立上り一致点が見つからなかった時は、予定する一致時間近傍の位相を逐次ずらして一致点検出を行い、一致点が見つかるまで逐次位相をずらして一致点検出を行う。
【００６０】
また、精密計時回路１０８では分周周期毎の精密周期時刻を計算すればよいので、位相検出回路１１１は、基本クロック毎に連続して位相角信号を出力する必要はなく、分周周期毎の再生分周クロックと基本クロックの位相関係が分かる機能で足りる。
【００６１】
［位相検出回路１１１の簡単な例］
図４は位相検出回路１１１の簡単な構成を示すブロック図であり、シフトレジスタ１４０，立上り判定回路１４１およびｍ分周器１４２から成る。
【００６２】
この例では、基本クロック回路１０７の構成が簡単になるようにn/mの値が設定されている。すなわち、n/m＝257/256倍となっているので、分周再生クロックの周期は基本クロックの周期の257/256倍であり、従って分周再生クロックの立上り点、言い換えると分周再生クロックによる基本クロックの値の標本化は、基本クロックに対して257/256づつずれた時点で標本化することになる。１周期の中でみると、1/256づつずれた位相で基本クロックの標本化が行われる。従って、シフトレジスタ１４０は基本クロックの値を分周再生クロックで標本化するが、出力には1/m（1/256）ずつ異なる連続した位相の標本値が得られる。
【００６３】
立上り判定回路１４１は、連続する３つの標本値Ｄjb，Ｄｊ，Ｄjaが「０１１」の値をとるとき基本クロックが立ち上がったと見なし、分周再生クロックと基本クロックの立上りが一致する位相と判定して、通常は“１”の値をとっているが一致したときには“０”となる一致信号を出力してｍ分周器１４２へ供給する。ｍ分周器１４２は通常は0〜(m-1)の値を繰り返すｍ分周のカウンタであるが、一致信号が“０”となるときはカウンタ値がリセットされて再びカウントを始め、そのカウント値ｊを出力する。
【００６４】
一致が判定されるのはＤjaの標本値が求められた時であり、１クロック進んだ時であるので、リセットの値は“０”ではなく“１”にリセットされる。N=257、m=256と設定してあるため、ＭＯＤ（ｊ×ｎ，ｍ）の処理は、ＭＯＤ（ｊ×２５７，２５６）＝ｊとなりそのまま求まる。また1/mの乗算の計算は、1/256となり，これは信号を８ビットシフトすれば求まる。従って、ｍ分周器１４２のカウント値ｊは8ビット下にシフトして、基本クロックの周期を１として分周再生クロックと基本クロックの位相差を小数点以下の信号で表した信号として出力される。
【００６５】
n＝255、m=256となる基本クロック周波数を選べば、標本点が1/mずつ前にシフトする構成となり、位相検出回路は上述と同様に簡単に構成できる。
【００６６】
また、基本クロックには伝送路クロックを用いることもできる。ＤＳ３系クロック（44.736Mbps）と伝送路クロック（51.84Mbps）の場合の周波数比は、n/m=233/237で与えられる。
【００６７】
また、基本クロックはn/mの値に一致させる必要はなく、許容できる誤差の範囲の周波数であればクロックの有効桁数を少なくできる。許容できる誤差の範囲とは、周波数のずれによる１検出周期で発生する誤差が、クロック周期の1/mに比べて許容できる程度（数分の１）に小さい範囲である。
【００６８】
図５は、基本クロックと分周再生クロックの相関関係を説明する図である。
基本クロックの周期をＴａ、分周再生ロックの周期をＴｂとする。基本クロックと分周再生クロックの立上りが一致してから、ｋ番目（ｋ=0〜(m-1)）の分周再生クロックの立上りと基本クロックとの位相関係は次のようである。基本クロックの周期Ｔａで正規化すると（Ｔａ＝１とすると）、立上り一致時点からｋ番目までの時間はｋ×ｎ／ｍで表され、基本クロックの数ＸはＸ＝ＩＮＴ（ｋ×ｎ／ｍ）、位相差ＹはＹ＝ＭＯＤ（ｋ×ｎ，ｍ）／ｍとして求めることができる。ｋ×ｎ／ｍ＝Ｘ＋Ｙの関係があり、ｋ番目の分周再生クロックの立上り時点は、立上り一致時点から、基本クロックでＸ番目プラスＹの位相差である。位相差Ｙは基本クロックと分周再生クロックの位相のずれを示す。
【００６９】
基本クロックの標本値を順にｍ個のメモリアドレスに蓄えるとき、Ｙの値はｍの周期の間ではすべて異なる。その小数点値Ｙが小さい順番の並びになるようにして並び替えて読み出すと、すなわち標本点はこのｍ個の標本点の並びを決められた順番で並び替えて読み出すと、基本クロックの一周期を分周再生クロックでｍ等分したｍ個の標本値を順に読み出すこととほぼ等価になる。正確には、ある整数倍Ｘの周期だけ先の同じ位相となる時点の標本点であるが、クロック周期は判定を行う短い時間の間は一定と見なすことができるので、整数倍の周期先の位相角時点でも、最初の１周期内とほぼ同じ位相角時点となると見なせる。１周期で並んだ標本値を読み出したとき、標本値が“０”から“１”に変化するところがクロックの立上り点と判定できる。
【００７０】
［平滑化回路１０３］
図１に示した平滑化回路１０３は、周期毎に変動する分周時刻値から、直線近似を行って分周時刻値の平均の傾きとオフセット値を求め、これを基に次の周期の平均分周時刻値を算出する。図６はその第１の具体的な回路例を示し、遅延回路１６０，２つの減算器１６１，１６６，２つの係数回路１６２，１６７，２つの加算器１６３，１６５，積分器１６４およびレジスタ１６８から構成される。
【００７１】
図１に示した計時回路１０２から平滑化回路１０３に入力された分周時刻値は、遅延回路１６０および２つの減算器１６１，１６６へ供給される。遅延回路１６０は、128の分周周期だけ分周時刻値を遅延させる回路であり、現時点の分周時刻値より128分周周期前の分周時刻値を出力し減算器１６１へ供給する。減算器１６１は、現時点の分周時刻値から128周期前の分周時刻値を減算し、128周期の間の時間値（基本クロック周期を基準時間としてカウントされた時間値）を求める。係数回路１６２はこれを1/128倍（7ビット下にシフト）して平均化された分周時刻値を求めて加算器１６３へ供給する。
【００７２】
加算器１６３は平均された分周時刻値とレジスタ１６８から供給される１周期前の補正値を加算して積分器１６４へ供給する。積分器１６４はこれを積分して平均分周時刻値を求め加算器１６５へ供給し、加算器１６５は、係数回路１６７から供給される現周期の補正値を加算して、平滑化されたた平均分周時刻値として比較差分回路１０４に出力する。
【００７３】
減算器１６６は、計時回路１０２から入力する現時点の分周時刻値と、積分器１６４が出力する平均分周時刻値とのずれ（差分）を求め、係数回路１６７で予め定めた係数を乗算、例えば1/128倍（7ビット下にシフト）して、ずれの補正値としてレジスタ１６８および加算器１６５へ供給する。レジスタ１６８は分周周期のクロックで動作し、１クロック遅延して次の周期の補正値を出力する。
【００７４】
図７は平滑化回路１０３の第２の具体的な回路例を示す。この回路例は、入力された分周時刻値と平均周期時刻値とのずれ（差分）が予め定めた値より大きいときは、入力された分周時刻値をそのまま出力する機能を図６の例に追加した構成となっている。そのために、図６の例にスイッチ１６９および判定回路１７０が追加されている。
【００７５】
判定回路１７０は、減算器１６６が求めた分周時刻値と平均周期時刻値とのずれ（差分）の大きさが予め定めた閾値より大きいか否かを判定し、その結果により切替信号をスイッチ１６９へ供給する。スイッチ１６９は、切替信号に従って、入力された分周時刻値または加算器１６５が出力する平均分周時刻値を選択して比較差分回路１０４に出力する。
【００７６】
判定回路１７０は複数の閾値を持たせて、判定の結果により係数回路１６７における係数の大きさ（例えば1/128，1/16,1）を変更する構成とすれば、係数が１の時は、加算器１６５には入力された分周時刻値が供給されるので、スイッチ１６９は不要となる。
【００７７】
図８は平滑化回路１０３の第３の具体的な回路例を示す。この回路例は、図７の構成に、ホールドオーバー機能を追加した構成であり、図７における遅延回路１６０の代わりに遅延回路１７１が設けられている。
【００７８】
遅延回路１７１は、平均化する周期分のアドレスより十分大きなアドレスのメモリ容量（例えば２５６のアドレス）を有し、通常は分周時刻値を順次に書き込み、読み出しは、最新に書き込んだアドレスとそれから１２８前のアドレスの分周時刻値を時分割に読み出し、減算器１６１へ供給する。入力断の異常信号を受けた時は、上述の書込みを止め、読出しは、止めた時の書込みアドレスより一定値前、例えば９６のアドレスとそれから更に１２８前のアドレスの分周時刻値を時分割で読み出して減算器１６１へ供給する。
【００７９】
この結果、分周時刻値の入力が途絶えるという異常発生時においても、平均化のために必要な分周時刻値を確保できるため、支障無く平均分周時刻値を求めることができるのである。
【００８０】
図９は、本発明を適用したＡｄｄ  Ｄｒｏｐ  Ｍｕｘ（ＡＤＭ）装置を使ったリングネットワークシステムの構成を示し、クロック供給（ＤＣＳ）装置１９０と、６つのＡＤＭ装置１９１，１９２，１９３，１９４，１９５，１９６から構成される。ＡＤＭ装置１９１等は、ＳＤＨ（Synchronous Digital Hierarchy）等の基幹系から信号を得てリング内に伝送する、またはリング内から基幹回線に送るデータを幹線系に送出する。クロック供給装置１９０はＳＤＨ網に同期したクロックをＡＤＭ装置１９０にクロックを供給する。その他のＡＤＭ装置１９２〜１９６は、受信した信号からクロックを再生する。
【００８１】
ＡＤＭ装置が多段に接続されると、従来のクロック再生回路では、再生したクロックにジッタが残り、接続段数が増加すると再生クロックのジッタが増加する欠点があった。しかし、本発明のクロック再生装置を採用すると、多段に接続しても、安定したクロックを得ることができるができ、入力信号が断になった時でも、それまでと同じ周波数のクロクを安定して再生できる。
【００８２】
また、ＳＤＨ網に接続した系であることが分かっており、クロックは十分安定していると考えられるので、各ＡＤＭ装置１９１〜１９６に適用される本クロック再生回路の平滑化回路において分周時刻値を平均化する時間は十分大きくしておけば、充分に安定した平均分周時刻値が求められ、安定した再生クロックが得られる。バッファメモリがオーバフローする等の虞がある時は、平均分周時刻値ではなく、そのままの分周時刻値を用いて位相比較制御を行うことにより、入力クロックの急変等にも追従することが可能である。
【００８３】
【発明の効果】
本発明よれば、十分平滑化した分周時刻値を用いることにより細かい精度で安定した入力クロックの位相情報を得、一方、分周再生クロックの位相検出手段により分周再生クロックの細かい位相情報を得ることができため、位相比較を細かい精度で行なってＰＬＬ回路を制御することにより、基本クロックによるカウントの量子化雑音の影響をなくすことができ、安定した再生クロックを得ることができるようになる。
【００８４】
送信側の送信速度は一定でも、ＡＴＭ伝送やパケット伝送で伝送した信号を受信したとき、データとデータクロックがバースト的に発生するが、本発明によれば、安定した基本クロックを基に計時した分周時刻値を平滑化した平均分周時刻値は十分安定した一定値にできるので、送信側のクロックと同等に安定した再生クロックを得ることができるのである。
【００８５】
また、分周再生クロックの位相検出手段を用いているので、分周周期は特に長くする必要はなく、従ってＰＬＬ回路のＬＰＦ特性も特に低くする必要はないので、過渡応答特性が劣化することはない。
【図面の簡単な説明】
【図１】本発明のクロック再生回路の一実施例の構成を示すブロック図
【図２】本発明を適用した通信システムの構成を示すブロック図
【図３】図１における位相検出回路の第１の詳細例を示すブロック図
【図４】図１における位相検出回路の第２の詳細例を示すブロック図
【図５】本発明における基本クロックと分周再生クロックの相関関係を示す図
【図６】図１における平滑化回路の第１の詳細例を示すブロック図
【図７】図１における平滑化回路の第２の詳細例を示すブロック図
【図８】図１における平滑化回路の第３の詳細例を示すブロック図
【図９】本発明を適用したＡＤＭ装置を使ったリングネットワークシステムの構成を図
【符号の説明】
１０１，１０９          分周器
１０２                  計時回路
１０３                  平滑化回路
１０４                  比較差分回路
１０５                  積分回路
１０６                  Ｄ／Ａ変換器
１０７                  基本クロック発生回路
１０８                  精密計時回路
１１０                  ＶＣＯ
１１１                  位相検出回路
１２１，１２４          インタフェース回路
１２２                  多重化回路
１２３                  分離回路
１２５                  伝送クロック発生回路
１２６                  伝送クロック再生回路
１２７                  ＤＳ３クロック再生回路
１３１，１６８          レジスタ
１３２                  メモリ
１３３，１４１          立上り判定回路
１３４，１３６，１４２  ｍ分周器
１３５                  アドレス回路
１３７                  ｎ乗算器
１３８                  余り計算器
１３９                  １／ｍ乗算器、
１４０                  シフトレジスタ
１６０，１７１          遅延回路
１６１，１６６          減算器
１６２，１６７          係数回路
１６３，１６５          加算器
１６４                  積分器
１６９                  スイッチ
１７０                  判定回路
１９０                  ＤＣＳ装置、
１９１〜１９６          ＡＤＭ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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