(57)【特許請求の範囲】
【請求項１】
第１のデータ経路および第２のデータ経路を制御する装置であって、
各制御チェーンが、それぞれ、少なくとも３つの入力端子と１つの出力端子とを含む、直列接続された論理要素からなる一連のステージを含む、第１のデータ経路に結合された第１の制御チェーンと第２のデータ経路に結合された第２の制御チェーンとを備え、
３つの入力端子のうちの第１の入力端子が、前のステージの出力端子に接続され、３つの入力端子のうちの第２の入力端子が、次のステージの出力端子に接続され、３つの入力端子のうちの第３の入力端子が、待ち行列を通じて、第１の制御チェーンと第２の制御チェーンのうちの他方の制御チェーン内の対応するステージの出力端子に接続されることを特徴とする装置。
【請求項２】
待ち行列の長さが零であることを特徴とする請求項１に記載の装置。
【請求項３】
待ち行列が、３つの入力端子のうちの第３の入力端子を直接、第１の制御チェーンと第２の制御チェーンのうちの他方の制御チェーン内の対応するステージの出力端子に接続する配線接続を備えることを特徴とする請求項２に記載の装置。
【請求項４】
待ち行列の長さが１であることを特徴とする請求項１に記載の装置。
【請求項５】
待ち行列が、第１の制御チェーン内の論理要素の出力端子に接続された第１の入力ノードと、他方の制御チェーン内の論理要素の出力端子に接続された第２の入力ノードと、第２の制御チェーン内の論理要素の入力端子のうちの第３の入力端子に接続された出力ノードとを有する追加論理要素を備えることを特徴とする請求項４に記載の装置。
【請求項６】
待ち行列の長さが２であることを特徴とする請求項１に記載の装置。
【請求項７】
待ち行列が、第１の制御チェーンおよび第２の制御チェーン内の対応する論理要素間に直列接続された２つの追加論理要素を備えることを特徴とする請求項６に記載の装置。
【請求項８】
待ち行列が、長さｎを有し、第１の制御チェーンおよび第２の制御チェーン内の対応する論理要素間に直列接続されたｎ個の追加論理要素を備えることを特徴とする請求項１に記載の装置。
【請求項９】
論理要素がそれぞれ、Ｍｕｌｌｅｒ  Ｃ要素を備えることを特徴とする請求項１に記載の装置。
【請求項１０】
データ経路アレイ、すなわち第１の方向へ延びる第１のデータ経路セットと、第２の方向へ延びる第２のデータ経路セットを制御する装置であって、
各制御チェーンが、第１のセット内の各データ経路に結合され、制御要素と制御要素と交互する待ち行列とを備え、各制御要素が４つの入力端子を有し、第１の入力端子が、その論理要素をチェーン内の前の論理要素から分離する待ち行列に接続され、第２の入力端子が、その論理要素をチェーン内の次の論理要素から分離する待ち行列に接続された、第１の制御チェーン・セットと、
第１のセットの制御要素を追加待ち行列セットと共に使用し、第１のセットの各制御チェーン内のｎ番目の要素が順次接続され、追加待ち行列セットの待ち行列が、第２の制御チェーン・セット内の各制御要素を隣接する各制御要素から分離するように構成され、ｎ番目の要素の第３の入力端子が、そのｎ番目の論理要素を第１の制御チェーン・セットの前の制御チェーン内のｎ番目の論理要素から分離する待ち行列に接続され、ｎ番目の要素の第４の入力端子が、そのｎ番目の論理要素を第１の制御チェーン・セットの次の制御チェーン内のｎ番目の論理要素から分離する待ち行列に接続され、それによって各論理要素が待ち行列によって、隣接する各論理要素から分離される第２の制御チェーン・セットと
を備えることを特徴とする装置。
【請求項１１】
アレイが、第３の方向へ延びる第３のデータ経路セットを含み、装置がさらに、
第３のデータ経路セット内のデータ経路に接続され、それぞれ、制御要素と制御要素と交互する待ち行列とを含み、第１の制御チェーン・セットおよび第２の制御チェーン・セットのうちの少なくとも一方に接続された、第３の制御チェーン・セットを備えることを特徴とする請求項１０に記載の装置。
【請求項１２】
少なくとも３つの制御チェーンの各制御チェーン間で共用される少なくとも１つの論理要素を有する少なくとも３つのデータ経路からなる群を制御する装置であって、
第１のデータ経路に接続され、交互する一連の第１の論理要素と第１の待ち行列とを含む第１の制御チェーンと、
第２のデータ経路に接続され、交互する一連の第２の論理要素と第２の待ち行列とを含む第２の制御チェーンと、
第３のデータ経路に接続され、交互する一連の第３の論理要素と第３の待ち行列とを含む第３の制御チェーンと
を備え、第１、第２、第３の論理要素のうちの少なくとも１つの論理要素が、少なくとも３つの制御チェーンの各制御チェーンに接続された単一の論理要素で形成され、単一の論理要素が、それぞれ、少なくとも３つの制御チェーンの各制御チェーンにおけるすぐ前の待ち行列およびすぐ後の待ち行列に接続された、複数の入力端子を有し、かつ論理要素の入力端子に接続されたすべての待ち行列に共通に接続された出力端子を有することを特徴とする装置。
【請求項１３】
第１、第２、第３の論理要素の各論理要素が、Ｍｕｌｌｅｒ  Ｃ要素を備えることを特徴とする請求項１２に記載の装置。
【請求項１４】
少なくとも３つのデータ経路が、それぞれの異なる方向へ延びることを特徴とする請求項１２に記載の装置。
【発明の詳細な説明】
【０００１】
本出願は、「Ｃｏｕｎｔｅｒｆｌｏｗ  Ｐｉｐｅｌｉｎｅ  Ｐｒｏｃｅｓｓｏｒ」と題する１９９３年１０月２１日に出願された米国特許出願第０８／１４０６５５号の継続出願である、１９９５年６月７日に出願された米国特許出願第０８／４７７５３３号の一部継続出願である。
【０００２】
【発明の属する技術分野】
本発明は、先入れ先出し（ＦＩＦＯ）ディジタル要素に関し、詳細には、インタロック構成を有するＦＩＦＯ用の制御システムと、そのような制御システムどうしを相互接続する方法に関する。
【０００３】
【従来の技術】
ＦＩＦＯ処理セルまたはＦＩＦＯ処理要素は、周知のデータ処理ディジタル要素であり、多数の機能に使用することができる。たとえば、米国特許第５１８７８００号に記載された従来技術では、非同期パイプライン式データ・プロセッサが開示されている。このプロセッサは、一連のＦＩＦＯ制御要素に応答して動作する非同期ＦＩＦＯデータ経路処理装置を使用するものであった。
【０００４】
ＦＩＦＯ型データ経路を使用するシステムの設計で生じる１つの問題は、様々なパイプラインどうしの制御である。たとえば、２つ以上のＦＩＦＯデータ経路を使用するいくつかのディジタル・システムでは、２つのデータ経路内の情報が互いに所望の関係に維持されることが必須である。複数のＦＩＦＯデータ経路を通じて命令を処理する場合、命令が、入力時と同じ順序でデータ経路から現れることが重要である。
【０００５】
【発明が解決しようとする課題】
ある種のディジタル・プロセッサまたはその他のシステムでは、先入れ先出しデータ経路を使用することができる。複数のＦＩＦＯデータ経路を使用するこのようなプロセッサまたはその他のシステムでは、様々なＦＩＦＯデータ経路の動作が互いに調和またはインタロックすることが重要であることが多い。本発明は、ある経路内の命令またはデータが他の経路内の命令またはデータと所望の関係になるように複数のデータ経路を制御する技法を提供する。
【０００６】
【課題を解決するための手段】
好ましい実施態様では、第１のデータ経路および第２のデータ経路を制御する装置は、それぞれ、直列接続された一連のステージを含む、第１の制御チェーンと第２の制御チェーンとを含む。制御チェーン内の各ステージは、少なくとも３つの入力端子と出力端子とを有する論理要素を含む。１つの入力端子は、前のステージの出力端子に接続される。第２の入力端子は、次のステージの出力端子に接続され、第３の入力端子は、所望の長さの待ち行列を通じて、他の制御チェーン内の対応するステージの出力端子に接続される。このような相互接続によって、各ステージは、前のステージおよび次のステージだけでなく、他の制御チェーン内の対応するステージとも調和する。このように、制御チェーン同士が互いに調和する。制御チェーン間の待ち行列は零を含む所望の長さのものでよい。
【０００７】
【発明の実施の形態】
本発明では、相互接続された２つ（またはそれ以上）のＦＩＦＯデータ経路、すなわち互いに交叉接続された２つのＦＩＦＯデータ経路として形成された一連の処理セルを通じた単一方向の情報フローを考える。そのような２つのディジタル要素用の制御回路の好ましい実施形態を図２に示す。このような複数データ経路ＦＩＦＯを本明細書では複合ＦＩＦＯと呼ぶ。あるＦＩＦＯデータ経路内の情報が他のインタロックＦＩＦＯデータ経路内の内の指定された情報を「追い越す」のを防止するインタロック機構が設けられ、一方または他方または両方のＦＩＦＯデータ経路内を流れる情報が制限される。このインターロックによって、２つの並列ＦＩＦＯデータ経路内のデータ要素間の関係が制限される。
【０００８】
たとえば、Ｓｐｒｏｕｌｌ，Ｒ、Ｓｕｔｈｅｒｌａｎｄ，Ｉ、Ｍｏｌｎａｒ，Ｃ著「Ｃｏｕｔｅｒｆｌｏｗ  Ｐｉｐｅｌｉｎｅ  Ｐｒｏｃｅｓｓｏｒ  Ａｒｃｈｉｔｅｃｔｕｒｅ」（Ｓｕｎ  Ｍｉｃｒｏｓｙｓｔｅｍｓ  Ｌａｂｏｒａｔｏｒｉｅｓ，Ｉｎｃ．、Ｐｕｂｌｉｃａｔｉｏｎ  ＳＭＬＩＴＲ−９４−２５、１９９４年４月）と題する論文に記載されたように２つ以上のカウンターフロー・パイプラインを使用するシステムでは、どちらかまたは両方のカウンターフローＦＩＦＯパイプラインが、本明細書で説明する複合形を使用することができる。カウンターフロー複合ＦＩＦＯパイプラインを有するシステムでは、４つの異なるＦＩＦＯデータ経路を使用することができる。上向きに流れる２つのＦＩＦＯ用の制御システムは、下向きに流れる２つのＦＩＦＯ用の制御システムと同様にインターロックを使用する。インターロックと、関連する追加回路について下記で説明する。
【０００９】
前述のパイプライン・プロセッサには、複合ＦＩＦＯ用の制御システムに対する少なくとも２種類の用途がある。第１に、このような制御システムは、調停とデータ転送を並行して行うことができる。第２に、複数の命令パイプを有するパイプライン・プロセッサでは、インタロック制御システムは、命令ストリームを妥当な順序に維持するうえで助けとなり、すなわちあるプロセッサ内の命令が他のプロセッサ内の命令を追い越すのが妨げられる。
【００１０】
先入れ先出し（ＦＩＦＯ）ディジタル・パイプラインまたはデータ経路は良く知られている。図１は、処理装置のＦＩＦＯディジタル・データ経路とその制御回路を示す。データおよび命令は、処理セル（Ｐ．Ｃ．）の入力端子に導入され、ＦＩＦＯプロセッサに沿って伝搬し、最終的に、導入時と同じ順序で出力端子に現れる。各セルで、命令による所望の動作またはデータに対する所望の動作を実行することができる。制御装置は、相互接続された一連のＭｕｌｌｅｒ  Ｃ要素１０、２０などを使用して、プロセッサが情報を順次ＦＩＦＯを通過させ、準備が完了したときにしか先へ進まないようにする。Ｍｕｌｌｅｒ  Ｃ要素は、処理セルを順次活動化し、データ経路を通じて情報を処理する。
【００１１】
図１は、単一のＦＩＦＯデータ経路と単一のＦＩＦＯ制御経路を示す。図のような回路は、前述の「Ｃｏｕｎｔｅｒｆｌｏｗ  Ｐｉｐｅｌｉｎｅ  Ｐｒｏｃｅｓｓｏｒ  Ａｒｃｈｉｔｅｃｔｕｒｅ」に記載されたような事象駆動システムで使用することができる。図１に示したように、ＦＩＦＯ制御回路は例示のために、順次接続された４つのＭｕｌｌｅｒ  Ｃ要素１０、２０、２５、２８を含む。もちろん、Ｐ．Ｃ．セルの数などに応じて、これよりも多くの制御要素を使用することも、あるいはこれよりも少ない数の制御要素を使用することもできる。Ｍｕｌｌｅｒ  Ｃ要素は、たとえば入力端子１１、１２がそれぞれ事象を受け取った後にノード１３上に出力事象を生成する。１つの入力端子上のバブルは、最初、マスタ・クリア後に、要素が、事象がすでに受け取られている場合と同様に動作することを示す。もちろん、４つのＭｕｌｌｅｒ  Ｃ要素が示されているが、必要に応じた数の要素を使用することができる。要求入力信号Ｒおよび肯定応答出力信号ＡはチェーンＡの左端部に現れる。要求事象によって、情報は処理セルのチェーンに沿って伝搬し、右端部に現れる。各連続Ｍｕｌｌｅｒ  Ｃ要素からの肯定応答信号によって、前のＭｕｌｌｅｒ  Ｃ要素は次の要求入力信号を受け取り、その要求をチェーン内を伝搬させる。
【００１２】
図２は、２つのインタロックＦＩＦＯ制御チェーンを示す概略図を示す。図２の各Ｍｕｌｌｅｒ  Ｃ要素は、「データ経路へ」として指定された矢印で指定された２つのＦＩＦＯのうちの一方内の対応する処理セル（図示せず）に接続される。図２の上部を横切って水平に第１のＦＩＦＯ制御チェーンが延び、第２のＦＩＦＯ制御チェーンは下部を横切って水平に延びる。図２のチェーン間の接続によって、各ＦＩＦＯ制御チェーンは他方のチェーンに影響を与えることができる。上部チェーン、すなわちＦＩＦＯ制御Ｐは、要求入力端子ＲＰINと肯定応答端子ＡＰINとを有し、下部チェーンのＦＩＦＯ制御Ｑは、要求入力端子ＲＱINと肯定応答端子ＡＱINとを有する。ＦＩＦＯ制御Ｐは、Ｍｕｌｌｅｒ  Ｃ要素３０、３５、４０、４５を含み、ＦＩＦＯ制御ＱはＭｕｌｌｅｒ  Ｃ要素５０、５５、６０、６５を含む。ＦＩＦＯ制御チェーンＰは、情報がチェーンに沿ってさらに伝搬した後にのみ要素３０をイネーブルするために要素３５の出力端子３９から要素３０の入力端子３３への接続を含む。同様に、ＦＩＦＯ制御Ｐのすべての要素間で「ジグザグ」接続が延び、ＦＩＦＯ制御Ｑの各要素間で別の「ジグザグ」接続が延びる。
【００１３】
図２のインタロックＦＩＦＯ制御回路は、２つのＦＩＦＯ制御チェーンＰおよびＱをリンクするための追加接続も含む。このような追加接続は、２つのＦＩＦＯ制御チェーン間で延びるように示されている。たとえば、要素３０の出力ノード３４は要素５０の入力端子５２に結合される。同様に、要素５０の出力ノード５４は要素３０の入力端子３２に結合される。この相互接続を用いた場合、上部ＦＩＦＯ制御回路は、下部ＦＩＦＯのみと調和して、対応する被制御構成要素（図示せず）に沿ってデータを送ることができ、逆もまた同様である。図の接続を用いた場合、上部制御回路からの信号がないかぎり、下部制御回路は動作できない。下部ＦＩＦＯ制御回路からの信号がないかぎり、上部制御回路を再びトリガすることはできない。
【００１４】
たとえば、入力端子３１に存在する要求は、入力端子３２および３３上の信号によってイネーブルされたときに出力端子３４に渡される。出力信号３４は、要素３５に結合されるだけでなく、下部ＦＩＦＯ制御チェーン内の要素５０の入力端子５２にも結合される。したがって、下部ＦＩＦＯ制御チェーン内の要素５０は、入力端子５１上でイネーブル信号を受け取り、入力端子５２上で要素３０からの出力信号を受け取り、入力端子５３上で下流側要素からの肯定信号を受け取らないかぎり動作できない。これらの条件がすべて満たされた後、出力信号は線５４上に置かれる。この出力信号によって、要素３０は次の入力信号を受け取ることができる。このように、２つのＦＩＦＯ制御回路の動作の調和が図られる。
【００１５】
図２で、２つのＦＩＦＯ制御回路間の交叉接続のために、２つのＦＩＦＯ制御回路の動作に対して制約が課される。制御チェーン間の接続によって、下部ＦＩＦＯ制御回路が、上部制御回路を追い越す出力信号を供給することが防止される。したがって、上部チェーンによって制御されるＦＩＦＯデータ経路のあるステージにデータ要素Ｎが到着した場合、下部ＦＩＦＯ制御回路によって制御されるＦＩＦＯデータ経路の同じステージには最大でデータ要素Ｎまで到着している。ＦＩＦＯ制御回路間の他の接続によって、上部ＦＩＦＯ制御回路に同様であるがわずかに異なる制約が課される。下部ＦＩＦＯ制御回路でデータ要素Ｎに達した場合、上部ＦＩＦＯ制御回路では最大でデータ要素Ｎ＋１に達している。図の回路は、ＦＩＦＯ制御回路によって制御されるどちらかの経路内の命令が他方の経路内の命令を追い越すことを防止するので有利である。したがって、命令が２つの経路に交互に挿入される場合、命令は交互に現れ、前の命令を追い越すことはできない。しかし、重要なこととして、どちらの経路内の命令も、他方の経路内の直前の命令に追いつくことができる。したがって、一方の被制御データ経路での「ストール」は、回復不能に失われるサイクルではない。条件が満たされれば、ストールは、他方のデータ経路に「追いつく」ことができる。
【００１６】
図３は、２つの同じインタロックＦＩＦＯ制御チェーンを示すが、２つの制御チェーンに沿って通過する信号のシーケンスに余裕をもたせるように追加Ｍｕｌｌｅｒ  Ｃ要素が設けられている。２つのＦＩＦＯ回路を図２に示したように直接接続させるのではなく、図３に示したように、各制御チェーン間の回路に他のＭｕｌｌｅｒ  Ｃ要素が追加される。たとえば、要素３０の端子と要素５０の端子との間にＭｕｌｌｅｒ  Ｃ要素７０が接続される。図のように、追加された要素７０の入力端子７１は、要素３０から出力信号３４を受け取るように結合され、要素７０の入力端子７２は要素５０から出力信号５４を受け取る。要素７４の出力は、要素７０の入力端子５２と要素３０の入力端子３２の両方に結合される。図３に示した回路の利点は、２つのＦＩＦＯに沿って通過する制御信号のタイミングにより大きな余裕がもたらされることである。図３の場合、上部ＦＩＦＯ制御回路は、その被制御データ経路に、下部ＦＩＦＯ制御回路の被制御データ経路を最大で１要素だけ追い越させることができ、逆もまた同様である。
【００１７】
図２と図３を比較すると、２つのＦＩＦＯ間に任意の長さの待ち行列を置くことができることが分かる。図２で、待ち行列の長さは零であり、すなわち直接接続である。図３で、この接続方式では長さ１の待ち行列が与えられる。図４は、長さ零、長さ１の待ち行列と、長さ２の待ち行列を示す。長さ２の待ち行列では、図２の零要素または図３の単一要素の代わりに２つのＭｕｌｌｅｒ  Ｃ要素が使用される。
【００１８】
図４でＦＩＦＯ間に示したように待ち行列を導入すると、ＦＩＦＯ制御チェーン間でより粗な結合が可能になる。この待ち行列によって、上部ＦＩＦＯ制御回路はそれ自体のペースで進むことができるが、上部ＦＩＦＯ制御回路が動作するたびに待ち行列内に事象が置かれる。待ち行列が満杯になった場合、上部ＦＩＦＯ制御回路は動作することができなくなる。同様に、下部ＦＩＦＯ制御回路はそれ自体のペースで進むことができるが、そうできるのは、待ち行列から事象を得たときだけである。さらに、下部ＦＩＦＯ制御回路の各サイクルでは、待ち行列から要素が取り出され、待ち行列が空になると、下部ＦＩＦＯ制御回路はそれ以上先へ進むことができなくなる。
【００１９】
図３で、上部ＦＩＦＯ制御チェーンが何らかの理由でストールした場合、下部ＦＩＦＯ制御チェーンは上部ＦＩＦＯ制御チェーンに追いつくことができ（追い越すことはできない）、その時点で待ち行列が空になる。下部ＦＩＦＯ制御チェーンがストールした場合、上部ＦＩＦＯ制御チェーンは待ち行列の容量よりも１ステップだけ多く進むことができ、その後待ち行列が満杯になり、下部ＦＩＦＯ制御チェーンの次の動作が防止される。したがって、上部ＦＩＦＯ制御チェーンで要素Ｎに達した場合、下部ＦＩＦＯ制御チェーンでは最大で要素Ｎに達している。同様に、下部ＦＩＦＯ制御チェーンで要素Ｎに達した場合、上部ＦＩＦＯ制御チェーンでは最大で要素Ｎ＋Ｑ＋１に達している。ここで、Ｑは待ち行列の容量である。
【００２０】
図５は、二次元ＦＩＦＯ制御方式を示す。図５に示したＦＩＦＯ制御回路は、それぞれ４ステージの３つの水平ＦＩＦＯ制御チェーンと、それぞれ３ステージの４つの垂直ＦＩＦＯ制御チェーンを示す。第１の水平制御チェーンＥは、要素３０、３５、４０、４５と、介在する待ち行列Ｑ１、Ｑ２、Ｑ３とを含む。同様に、ＦＩＦＯ制御チェーンＦは、要素５０、５５、６０、６５で形成され、それに対して制御チェーンＧの要素は要素１００、１０５、１１０、１１５で形成される。図５には、回路によって制御されるＦＩＦＯデータ経路の二次元アレイは示されていない。もちろん、任意の数の水平ＦＩＦＯ制御チェーンを使用することができ、各チェーンは所望の長さのものでよい。図の各ステージ間にはＱ１、Ｑ２、Ｑ３、．．．Ｑ９として指定された待ち行列があり、各待ち行列は（零を含め）任意の長さのものでよい。各待ち行列は、図４に示した技法を使用することができる。水平ＦＩＦＯ  Ｅ、Ｆ、Ｇは、Ｈ、Ｊ、Ｋ、Ｌとして指定された４つの経路によって垂直に接続される。これらの経路は、前述の要素を使用し、待ち行列Ｑ１０、Ｑ１１、Ｑ１２、．．．Ｑ１７も使用する。水平待ち行列の場合と同様に、各垂直待ち行列は、所望の技法を使用して任意の長さにすることによって形成することができる。図２の構成を、水平経路と垂直経路の両方で長さ零の待ち行列を使用した結果得られるものとみなし、図３の構成を、水平経路で長さ零の待ち行列を使用し垂直経路では長さ１の待ち行列を使用した構成とみなすことができる。
【００２１】
図５に示した構成は、制御信号を水平方向と垂直方向の両方に通過させる。アレイ内の任意の点の信号は、その信号の右側または下方の信号に対して、その方向の待ち行列の長さよりも長い距離だけ先行することはできない。このような信号によって制御されるデータ経路は、経路ＥまたはＦまたはＧ上では左から右へ流れ、経路Ｈ、Ｊ、Ｋ、Ｌ上では上から下へ流れる。
【００２２】
図６はさらに、図１ないし５に関連して説明した待ち行列の概念を一般化したものである。図６は、図５に示した特性と同様な特性を有するＦＩＦＯ制御回路の三次元アレイの一部を示す。図６は実際上、任意の数の直交方向へ流れるＦＩＦＯデータ経路をリンクしたものである。そのような構造を視覚化するために、図５に示した回路であるが、互いに積み重ねられると共に、図の回路の隣および前方に並べられた複数の回路を考える。図６に示したように、３つの方向へ延びるＦＩＦＯ用にＦＩＦＯ制御回路が設けられる。待ち行列Ｑ２０およびＱ２１は水平次元で動作し、待ち行列Ｑ３０およびＱ３１は垂直方向で動作し、待ち行列Ｑ４０およびＱ４１は、図で斜めに示したように第３の次元（水平待ち行列および垂直待ち行列の平面の上下）で動作する。
【００２３】
前述の発明は、明確に理解していただくために一例としてある程度詳しく説明したが、添付の特許請求の範囲の範囲内である種の変更および修正を実施できることは明白である。
【図面の簡単な説明】
【図１】  単一のＦＩＦＯパイプラインおよび関連する制御回路を示すブロック図である。
【図２】  ２つのインタロックＦＩＦＯパイプライン用の制御回路を示す図である。
【図３】  ２つのパイプライン間に単一ステージ待ち行列を含む２つのインタロックＦＩＦＯパイプライン用の制御回路を示す図である。
【図４】  それぞれの異なる長さの待ち行列を構成するのに必要な回路を示す図である。
【図５】  二次元の複数のＦＩＦＯパイプライン用の制御回路を示す図である。
【図６】  三次元ＦＩＦＯデータ経路アレイ用の制御回路を示す図である。
【符号の説明】
１０、２０、２５、２８、３０、３５、４０、４５、５０、５５、６０、６５、７０、７４、１００、１０５、１１０、１１５  Ｍｕｌｌｅｒ  Ｃ要素
１１、１２、３２、３３、５２、５３、７１、７２  入力端子
１３  ノード
３４、５２、５４  出力ノード
３９  出力端子
５４  線
ＡＰＩＮ  肯定応答端子
Ｐ  ＦＩＦＯ制御回路
Ｑ  下部制御チェーンＦＩＦＯ制御回路
ＲＰＩＮ  要求入力端子
【図１】
0003887063.tif 000002
【図２】
0003887063.tif 000003
【図３】
0003887063.tif 000004
【図４】
0003887063.tif 000005
【図５】
0003887063.tif 000006
【図６】
0003887063.tif 000007