(57)【特許請求の範囲】
【請求項１】
多層配線プロセスで形成された複数の配線層からなり、前記プロセスでのフューズ救済機能を有する半導体集積回路装置であって、前記複数の配線層の異なる配線層に形成された複数のフューズからなる複数の階層フューズを設け、前記複数の階層フューズを、それぞれ、第１の内部回路ノードと第２の内部回路ノードとの間に設け、異なる配線層に形成された複数のフューズから特定のフューズのみを選択的に前記第１の内部回路ノードと第２の内部回路ノードとに接続するよう構成したことを特徴とする半導体集積回路装置。
【請求項２】
複数の階層フューズを、それぞれ、異なる配線層間で位置ずれがない状態に重ねて配置したことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
複数の階層フューズを、それぞれ、異なる配線層間で段違いに重ねて位置ずれした状態に配置したことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
複数の階層フューズを、それぞれ、異なる配線層間で階段状に重ねて位置ずれした状態に配置したことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
異なる配線層に形成された複数のフューズから、それらの一端を選択的に第１の内部回路ノードに接続するための第１のフューズ選択回路を備えたことを特徴とする請求項２から請求項４のいずれかに記載の半導体集積回路装置。
【請求項６】
異なる配線層に形成された複数のフューズから、それらの他端を選択的に第２の内部回路ノードに接続するための第２のフューズ選択回路を備えたことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
第１またはおよび第２のフューズ選択回路の選択接続を制御する論理信号を発生する論理信号発生回路を備えたことを特徴とする請求項５または請求項６に記載の半導体集積回路装置。
【請求項８】
論理信号発生回路からの論理信号の発生を制御する制御信号を発生する制御信号発生回路を備えたことを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
制御信号発生回路からの制御信号が、製造プロセスのマスク適用工程によって切り替えられることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
制御信号発生回路を、装置が電源オンされる時に発生するパワーオンリセット信号が入力され、そのパワーオンリセット信号に基づいて、制御信号を発生するよう構成したことを特徴とする請求項９に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層配線プロセスで形成され、そのプロセスでのフューズ救済機能を有する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
現在まで、半導体集積回路装置の高集積化と高性能化の進展は留まるところを知らず、今日では、大容量メモリコア（以下、メモリマクロと称す）とロジック回路とを混載したシステムＬＳＩ（以下、単に、システムＬＳＩと称す）の量産が本格化してきている。
【０００３】
このシステムＬＳＩを実現するため、一般に３層以上の多層配線プロセスが適用されるが、コスト、性能等を考慮した上で、それぞれのシステムＬＳＩの特徴を最大限に発揮するために、適用される微細化プロセスルールが同じであっても、製品によって使用される配線層数は異なったものとなる。
【０００４】
ここで問題となるのが、上記のようなシステムＬＳＩに搭載されるメモリマクロのフューズ形成層である。このメモリマクロには、欠陥メモリセルを冗長メモリセルに置き換える目的で、あるいは、内部電源回路で発生される電圧値を調整する等の目的で、内部配線を切断することによりその接続を切り換えるためのフューズ技術が広く採用されている。
【０００５】
これらのフューズをレーザートリマー等によって切断する場合、切断の対象となるフューズはチップの表面近傍に存在する方が切断されやすく、最上層の配線層で形成される必要があるが、前述のように、微細化プロセスルールが同じであっても、製品によって使用される配線層数が異なるため、メモリマクロのフューズ形成層をそれぞれの製品の最上層の配線層に合わせる必要がある。
【０００６】
図１６は第３配線層（以下、Ｍ３と記す）にフューズが形成された従来のメモリマクロにおけるフューズ部の断面構造を示す。このメモリマクロは、Ｍ３を最上層配線とする製品に適用されるものである。
【０００７】
Ｍ３において形成されたフューズ３Ｆの両端は、それぞれ、第３配線層−第２配線層間コンタクト（以下、Ｖ２と記す）を介して、第２配線層（以下、Ｍ２と記す）に接続され、再び、Ｖ２を介して、一端は、Ｍ３で形成された第１の内部回路ノードに接続され、他端は、Ｍ３で形成された第２の内部回路ノードに接続されている。
【０００８】
図１７は第４配線層（以下、Ｍ４と記す）にフューズが形成された従来のメモリマクロにおけるフューズ部の断面構造を示す。このメモリマクロは、Ｍ４を最上層配線とする製品に適用されるものである。この場合では、メモリマクロ自体はＭ３までの配線層で完結されるが、フューズ（ハッチング部分）が形成された層をＭ４として製品の最上層配線に合わせた構造になっている。
【０００９】
Ｍ４において形成されたフューズ４Ｆの両端は、それぞれ、第４配線層−第３配線層間コンタクト（以下、Ｖ３と記す）を介して、Ｍ３に接続され、さらにＶ２を介して、Ｍ２に接続され、再び、Ｖ２を介して、一端は、Ｍ３で形成された第１の内部回路ノードに接続され、他端は、Ｍ３で形成された第２の内部回路ノードに接続されている。
【００１０】
以上の図１６、図１７に示したように、それぞれのシステムＬＳＩ製品の最上層配線にフューズ形成層を合わせて、すなわち、チップ表面に最も近い配線層でフューズを形成することにより、レーザートリマー等によるフューズ切断をしやすくしている。
【００１１】
【発明が解決しようとする課題】
しかしながら上記のような従来の半導体集積回路装置では、それぞれのシステムＬＳＩ製品において、その製品に搭載されるメモリマクロが電気的に全く同一仕様のものである場合でも、それぞれの製品の最上層配線層に対応させたフューズ形成層を有するメモリマクロを、各ＬＳＩ製品毎に個々に準備する必要がある。
【００１２】
そのため、システムＬＳＩ製品のそれぞれに対応してメモリマクロの種類が増えることにより、設計および検証等の工数の増大化や、メモリマクロの種類管理の煩雑化を招くという問題点を有していた。
【００１３】
本発明は、上記従来の問題点を解決するもので、電気的に全く同一仕様のメモリマクロが搭載されるシステムＬＳＩ製品の場合、その全配線層が何層であっても、フューズ形成層がすべての配線層数に適切に対応するメモリマクロを構成することができ、メモリマクロの種類の増加を抑え、ＬＳＩ製品の設計および検証等の工数の増大化や、メモリマクロの種類管理の煩雑化を防止することができる半導体集積回路装置を提供する。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために本発明の半導体集積回路装置は、多層配線プロセスで形成された複数の配線層からなり、前記プロセスでのフューズ救済機能を有する半導体集積回路装置であって、前記複数の配線層の異なる配線層に形成された複数のフューズからなる複数の階層フューズを設け、前記複数の階層フューズを、それぞれ、第１の内部回路ノードと第２の内部回路ノードとの間に設け、異なる配線層に形成された複数のフューズから特定のフューズのみを選択的に前記第１の内部回路ノードと第２の内部回路ノードとに接続するよう構成したことを特徴とする。
【００１５】
以上により、ＬＳＩ製品の全配線層数が何層であっても、常に全配線層の最上層にフューズ形成層を存在させることができるとともに、フューズの切断情報により、それぞれが異なる配線層からなる複数のフューズの中から、回路的に有効となるフューズを選択することができ、非選択状態のフューズがダメージを受けたとしても、回路的には何ら影響を及ぼさないようにすることができる。
【００１６】
【発明の実施の形態】
本発明の請求項１記載の半導体集積回路装置は、多層配線プロセスで形成された複数の配線層からなり、前記プロセスでのフューズ救済機能を有する半導体集積回路装置であって、前記複数の配線層の異なる配線層に形成された複数のフューズからなる複数の階層フューズを設け、前記複数の階層フューズを、それぞれ、第１の内部回路ノードと第２の内部回路ノードとの間に設け、異なる配線層に形成された複数のフューズから特定のフューズのみを選択的に前記第１の内部回路ノードと第２の内部回路ノードとに接続するよう構成する。
【００１７】
この構成によると、ＬＳＩ製品の全配線層数が何層であっても、常に全配線層の最上層にフューズ形成層を存在させるとともに、フューズの切断情報により、それぞれが異なる配線層からなる複数のフューズの中から、回路的に有効となるフューズを選択することができ、非選択状態のフューズがダメージを受けたとしても、回路的には何ら影響を及ぼさないようにする。
請求項２記載の半導体集積回路装置は、請求項１に記載の複数の階層フューズを、それぞれ、異なる配線層間で位置ずれがない状態に重ねて配置した構成とする。
【００１８】
この構成によると、従来のような単一配線層で形成されたフューズ形成部の面積を増大させることなく、複数のフューズの配置を可能とする。
請求項３記載の半導体集積回路装置は、請求項１に記載の複数の階層フューズを、それぞれ、異なる配線層間で段違いに重ねて位置ずれした状態に配置した構成とする。
【００１９】
この構成によると、最上層の配線層に形成されたフューズがレーザートリマー等で切断された際に生じる下層フューズへのダメージを排除する。
請求項４記載の半導体集積回路装置は、請求項１に記載の複数の階層フューズを、それぞれ、異なる配線層間で階段状に重ねて位置ずれした状態に配置した構成とする。
【００２０】
この構成によると、最上層の配線層に形成されたフューズがレーザートリマー等で切断された際に生じる下層フューズへのダメージを排除するとともに、ひとつの階層フューズを構成する複数のフューズの全てが水平方向にずれて配置され、各ヒューズ端子と内部回路ノードへの接続レイアウトを容易化する。
【００２３】
請求項５記載の半導体集積回路装置は、請求項２から請求項４のいずれかに記載の異なる配線層に形成された複数のフューズから、それらの一端を選択的に第１の内部回路ノードに接続するための第１のフューズ選択回路を備えた構成とする。
【００２４】
この構成によると、それぞれが異なる配線層からなる複数のフューズの一端子群から特定の一端子を選択して、その一端子を第１の内部回路ノードと電気的に接続する。
【００２５】
請求項６記載の半導体集積回路装置は、請求項５に記載の異なる配線層に形成された複数のフューズから、それらの他端を選択的に第２の内部回路ノードに接続するための第２のフューズ選択回路を備えた構成とする。
【００２６】
この構成によると、それぞれが異なる配線層からなる複数のフューズの他端子群から特定の一端子を選択して、その一端子を第２の内部回路ノードと電気的に接続する。
【００２７】
請求項７記載の半導体集積回路装置は、請求項５または請求項６に記載の第１またはおよび第２のフューズ選択回路の選択接続を制御する論理信号を発生する論理信号発生回路を備えた構成とする。
【００２８】
この構成によると、フューズ選択回路を論理信号発生回路からの論理信号により制御する。
請求項８記載の半導体集積回路装置は、請求項７に記載の論理信号発生回路からの論理信号の発生を制御する制御信号を発生する制御信号発生回路を備えた構成とする。
【００２９】
この構成によると、論理信号発生回路を制御信号発生回路からの制御信号により制御する。
請求項９記載の半導体集積回路装置は、請求項８に記載の制御信号発生回路からの制御信号が、製造プロセスのマスク適用工程によって切り替えられる構成とする。
【００３０】
この構成によると、制御信号発生回路から発生する制御信号の論理を、製造プロセスのマスク適用工程によって決定する。
請求項１０記載の半導体集積回路装置は、請求項９に記載の制御信号発生回路を、装置が電源オンされる時に発生するパワーオンリセット信号が入力され、そのパワーオンリセット信号に基づいて、制御信号を発生するよう構成する。
【００３１】
この構成によると、製造プロセスのマスク適用工程によって論理が決定された制御信号発生回路からの制御信号を、ＬＳＩ製品への電源投入により自動的に発生する。
【００３２】
以下、本発明の実施の形態を示す半導体集積回路装置について、図面を参照しながら具体的に説明する。
図１は、本発明の実施の形態１の半導体集積回路装置において、階層フューズを選択的に接続する回路構成の概要を示すブロック図である。図１において、１はパワーオンリセット信号ＰＯＲが入力される制御信号発生回路、２は制御信号発生回路１から発生される制御信号、３は制御信号２によって制御される論理信号発生回路、４は論理信号発生回路３から発生される論理信号、５はそれぞれが異なる配線層からなる複数のフューズで構成された第１の階層フューズ、６Ｌは第１の階層フューズ５の一端子群、６Ｒは第１の階層フューズ５の他端子群、７Ｌは内部回路ノード（１１）と第１の階層フューズ５の一端子群６Ｌとの間に設置され、論理信号４によって制御される第１のフューズ選択回路（Ｌ）、７Ｒは内部回路ノード（２１）と第１の階層フューズ５の他端子群６Ｒとの間に設置され、論理信号４によって制御される第１のフューズ選択回路（Ｒ）である。
【００３３】
第１の階層フューズ５と、該第１の階層フューズ５の左右にそれぞれ配置された第１のフューズ選択回路（Ｌ）７Ｌおよび第１のフューズ選択回路（Ｒ）７Ｒとは、内部回路ノード（１１）と内部回路ノード（２１）との間に一直線状に配置され、同様に、これと平行して、第２の階層フューズと第２のフューズ選択回路（Ｌ）と第２のフューズ選択回路（Ｒ）とが、内部回路ノード（１２）と内部回路ノード（２２）との間に一直線状に配置されている。
【００３４】
さらに同様に、これと平行して、第ｎの階層フューズと第ｎのフューズ選択回路（Ｌ）と第ｎのフューズ選択回路（Ｒ）とが、内部回路ノード（１ｎ）と内部回路ノード（２ｎ）との間に一直線状に配置されている。
【００３５】
これら複数のフューズ選択回路（Ｌ）およびフューズ選択回路（Ｒ）は、すべて共通の論理信号４によって制御される構成になっている。
図２は、本発明の実施の形態２の半導体集積回路装置において、階層フューズを選択的に接続する回路構成の概要を示すブロック図である。図１との違いは、フューズ選択回路（Ｌ）が取り除かれ、回路が簡略化されたことであり、階層フューズの一端子群６Ｌと、内部回路ノード１１とを物理的かつ電気的に接続した構成になっている。それ以外は、図１の構成と同様である。
【００３６】
図３から図５は、本発明の実施の形態１および２の半導体集積回路装置における階層フューズの重なり構成を模式的に示した図である。
図３の模式図は、例えば第１〜第３の階層フューズの１つの階層フューズを構成する複数の配線層フューズが、階層的に水平方向の位置ずれがない状態で配置されている場合を示している。
【００３７】
図４の模式図は、例えば第１〜第３の階層フューズの１つの階層フューズを構成する複数の配線層フューズが、階層的に段違いに重ねて水平方向の位置をずらした状態で配置されている場合を示している。
【００３８】
図５の模式図は、例えば第１〜第３の階層フューズの１つの階層フューズを構成する複数の配線層フューズが、階層的に階段状に重ねて水平方向の位置をずらした状態で配置されている場合を示している。
【００３９】
以上の図３から図５に示したように、階層フューズの構成としては、いずれの構成であってもよい。
図６から図８は、本発明の実施の形態１の半導体集積回路装置における階層フューズ選択切り替えの概念を示す模式図である。この場合のメモリマクロは、最上層配線が第４層であるシステムＬＳＩ、最上層配線が第５層であるシステムＬＳＩ、最上層配線が第６層であるシステムＬＳＩのいずれにも搭載され得るものである。
【００４０】
図６の模式図は、メモリマクロが、第６層を最上層配線とするシステムＬＳＩに搭載された場合の階層フューズ選択切り替えの概念を示している。この場合、階層フューズ部には、第４層配線フューズ、第５層配線フューズ、第６層配線フューズの３本のフューズが存在するが、これらを含む階層フューズ部の左右それぞれに配置されたフューズ選択回路（Ｌ）およびフューズ選択回路（Ｒ）が、最上層配線フューズである第６層配線フューズの両端子をそれぞれ選択することにより、内部回路ノード（１）は、フューズ選択回路（Ｌ）、第６層配線フューズ、フューズ選択回路（Ｒ）を順に介して、内部回路ノード（２）に電気的に接続される。
【００４１】
これにより、フューズとして電気的に有効となるのは、最上層配線フューズである第６層配線フューズのみとなり、第４層配線フューズ、第５層配線フューズは、フューズとしての意味をなさないものとなる。
【００４２】
図７の模式図は、メモリマクロが、第５層を最上層配線とするシステムＬＳＩに搭載された場合の階層フューズ選択切り替えの概念を示している。この場合、階層フューズ部には、第４層配線フューズおよび第５層配線フューズの２本のフューズが存在するが、これらを含む階層フューズ部の左右それぞれに配置されたフューズ選択回路（Ｌ）およびフューズ選択回路（Ｒ）が、最上層配線フューズである第５層配線フューズの両端子をそれぞれ選択することにより、内部回路ノード（１）は、フューズ選択回路（Ｌ）、第５層配線フューズ、フューズ選択回路（Ｒ）を順に介して、内部回路ノード（２）に電気的に接続される。
【００４３】
これにより、フューズとして電気的に有効となるのは、最上層配線フューズである第５層配線フューズのみとなり、第４層配線フューズは、フューズとしての意味をなさないものとなる。
【００４４】
図８の模式図は、メモリマクロが、第４層を最上層配線とするシステムＬＳＩに搭載された場合の階層フューズ選択切り替えの概念を示している。この場合、階層フューズ部には、第４層配線フューズである１本のフューズのみが存在し、この階層フューズ部の左右それぞれに配置されたフューズ選択回路（Ｌ）およびフューズ選択回路（Ｒ）が、最上層配線フューズである第４層配線フューズの両端子をそれぞれ選択することにより、内部回路ノード（１）は、フューズ選択回路（Ｌ）、第４層配線フューズ、フューズ選択回路（Ｒ）を順に介して、内部回路ノード（２）に電気的に接続される。
【００４５】
これにより、第４層配線フューズが電気的に有効となる。
図９は本発明の実施の形態１の半導体集積回路装置における階層フューズの選択切り替え構成を示すブロック図である。図９において、Ｔｒ４Ｌ、Ｔｒ４Ｒ、Ｔｒ５Ｌ、Ｔｒ５Ｒ、Ｔｒ６Ｌ、Ｔｒ６Ｒは、それぞれＮｃｈＭＯＳトランジスタで、Ｔｒ４Ｌ、Ｔｒ５Ｌ、Ｔｒ６Ｌのソースは、内部回路ノード（１）に共通接続され、ドレインは、それぞれ順に第４層配線フューズの一端、第５層配線フューズの一端、第６層配線フューズの一端に接続されている。
【００４６】
また、Ｔｒ４Ｒ、Ｔｒ５Ｒ、Ｔｒ６Ｒのソースは、内部回路ノード（２）に共通接続され、ドレインは、それぞれ順に第４層配線フューズの他端、第５層配線フューズの他端、第６層配線フューズの他端に接続されている。
【００４７】
さらに、Ｔｒ４Ｌ、Ｔｒ４Ｒのゲートは、論理信号発生回路３からの論理信号Ｏ１に共通接続され、Ｔｒ５Ｌ、Ｔｒ５Ｒのゲートは、論理信号発生回路３からの論理信号Ｏ２に共通接続され、Ｔｒ６Ｌ、Ｔｒ６Ｒのゲートは、論理信号発生回路３からの論理信号Ｏ３に共通接続されている。
【００４８】
論理信号発生回路３は、ＮＡＮＤ素子とインバータ素子とで構成され、４本の制御信号Ａ、／Ａ、Ｂ、／Ｂが入力され、それらの制御信号に基づいて３本の論理信号Ｏ１、Ｏ２、Ｏ３が出力される。
【００４９】
図１０は図９に示した論理信号発生回路３（論理信号発生回路３としては実施の形態１および実施の形態２で共通構成）の動作機能表である。図１０において、論理信号発生回路３から出力される３本の論理信号Ｏ１、Ｏ２、Ｏ３のうち、１信号のみが、“Ｈ”となることを示している。なお、図９に示したフューズ選択回路および論理信号発生回路は、一構成例に過ぎず、例えば、フューズ選択回路の構成にＰｃｈＭＯＳトランジスタを使用してもよく、その場合には、論理信号発生回路３や、図１０の動作機能表も上記のものとは異なった形になることはいうまでもない。
【００５０】
図１１は本発明の半導体集積回路装置における制御信号発生回路１（制御信号発生回路１としては実施の形態１および実施の形態２で共通構成）の構成を示す回路ブロック図である。図１１において、ＳＷ＿Ａ、ＳＷ＿Ｂは、ともに製造プロセスのマスク適用工程でＯＮかＯＦＦかが決定されるスイッチであるが、スイッチＳＷ＿Ａは、第６配線層−第５配線層間コンタクト（以下、Ｖ５と記す）と、第６配線層（以下、Ｍ６と記す）のマスク適用がなされることによって、ＯＮ状態となるスイッチであり、ＳＷ＿Ｂは、第５配線層−第４配線層間コンタクト（以下、Ｖ４と記す）と、第５配線層（以下、Ｍ５と記す）のマスク適用がなされることによって、ＯＮ状態となるスイッチである。
【００５１】
すなわち、マスク適用がＭ４以降、Ｖ４、Ｍ５、Ｖ５、Ｍ６の順に進められる製造プロセスにおいて、Ｍ４工程を配線層の最終工程とする製品では、ＳＷ＿Ａ、ＳＷ＿Ｂは、ともにＯＦＦ状態であり、Ｍ５工程を配線層の最終工程とする製品では、ＳＷ＿ＡはＯＦＦ状態、ＳＷ＿ＢはＯＮ状態、Ｍ６工程を配線層の最終工程とする製品では、ＳＷ＿Ａ、ＳＷ＿Ｂは、ともにＯＮ状態となるような構成である。
【００５２】
また、上記の制御信号発生回路１には、パワーオンリセット信号ＰＯＲが入力されており、電源投入によって、制御信号発生回路１の出力信号である制御信号Ａ、／Ａ、Ｂ、／Ｂの論理が決定される。
【００５３】
図１２は図１１に示した制御信号発生回路１の動作機能表である。ＳＷ＿Ａ、ＳＷ＿ＢのＯＮ／ＯＦＦ状態によって、制御信号Ａ、／Ａ、Ｂ、／Ｂの論理が変わることを示している。
【００５４】
図１３から図１５は、ＳＷ＿ＡおよびＳＷ＿Ｂの状態が、製造プロセスのマスク適用工程で切り替わっていく様子を、それぞれのスイッチの断面構造で示したものである。図１３は、Ｍ４までが形成された状態を示し、ＳＷ＿Ａ、ＳＷ＿ＢはともにＯＦＦになっている。図１４は、Ｍ５までが形成された状態を示し、ＳＷ＿ＡはＯＦＦ、ＳＷ＿ＢはＯＮになっている。図１５は、Ｍ６までが形成された状態を示し、ＳＷ＿ＡおよびＳＷ＿ＢはともにＯＮになっている。
【００５５】
以上の各実施の形態では、メモリマクロにおけるフューズ形成層について説明してきたが、本発明は、メモリマクロにおけるフューズ形成層のみに限定されることなく、多層配線プロセスが適用される半導体集積回路装置の全てに適用可能である。
【００５６】
【発明の効果】
以上のように請求項１記載の発明によれば、ＬＳＩ製品の全配線層数が何層であっても、常に全配線層の最上層にフューズ形成層を存在させることができるとともに、フューズの切断情報により、それぞれが異なる配線層からなる複数のフューズの中から、回路的に有効となるフューズを選択することができ、非選択状態のフューズがダメージを受けたとしても、回路的には何ら影響を及ぼさないようにすることができる。
【００５７】
請求項２記載の発明によれば、従来のような単一配線層で形成されたフューズ形成部の面積を増大させることなく、複数のフューズを配置することができる。請求項３記載の発明によれば、最上層の配線層に形成されたフューズがレーザートリマー等で切断された際に生じる下層フューズへのダメージを排除することができる。
【００５８】
請求項４記載の発明によれば、最上層の配線層に形成されたフューズがレーザートリマー等で切断された際に生じる下層フューズへのダメージを排除するとともに、ひとつの階層フューズを構成する複数のフューズの全てが水平方向にずれて配置され、各ヒューズ端子と内部回路ノードへの接続レイアウトを容易化することができる。
【００６０】
請求項５記載の発明によれば、それぞれが異なる配線層からなる複数のフューズの一端子群から特定の一端子を選択して、その一端子を第１の内部回路ノードと電気的に接続することができる。
【００６１】
請求項６記載の発明によれば、それぞれが異なる配線層からなる複数のフューズの他端子群から特定の一端子を選択して、その一端子を第２の内部回路ノードと電気的に接続することができる。
【００６２】
請求項７記載の発明によれば、フューズ選択回路を論理信号発生回路からの論理信号により制御することができる。
請求項８記載の発明によれば、論理信号発生回路を制御信号発生回路からの制御信号により制御することができる。
【００６３】
請求項９記載の発明によれば、制御信号発生回路から発生する制御信号の論理を、製造プロセスのマスク適用工程によって決定することができる。
請求項１０記載の発明によれば、製造プロセスのマスク適用工程によって論理が決定された制御信号発生回路からの制御信号を、ＬＳＩ製品への電源投入により自動的に発生させることができる。
【００６４】
以上により、電気的に全く同一仕様のメモリマクロが搭載されるシステムＬＳＩ製品の場合、その全配線層が何層であっても、フューズ形成層がすべての配線層数に適切に対応するメモリマクロを構成することができ、メモリマクロの種類の増加を抑え、ＬＳＩ製品の設計および検証等の工数の増大化や、メモリマクロの種類管理の煩雑化を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体集積回路装置における階層フューズを選択的に接続する概要構成を示すブロック図
【図２】本発明の実施の形態２の半導体集積回路装置における階層フューズを選択的に接続する概要構成を示すブロック図
【図３】同実施の形態１および２における階層フューズの重なり構成を示す模式図１
【図４】同実施の形態１および２における階層フューズの重なり構成を示す模式図２
【図５】同実施の形態１および２における階層フューズの重なり構成を示す模式図３
【図６】同実施の形態１における階層フューズの選択切り替え概念を示す模式図１
【図７】同実施の形態１における階層フューズの選択切り替え概念を示す模式図２
【図８】同実施の形態１における階層フューズの選択切り替え概念を示す模式図３
【図９】同実施の形態１における階層フューズの選択切り替え構成を示すブロック図
【図１０】同実施の形態１および２における論理信号発生回路の動作機能の説明図
【図１１】同実施の形態１および２における制御信号発生回路の構成を示すブロック図
【図１２】同実施の形態１および２における制御信号発生回路の動作機能の説明図
【図１３】同実施の形態１および２における制御信号発生回路内のスイッチ部の状態切り替わりの説明図１
【図１４】同実施の形態１および２における制御信号発生回路内のスイッチ部の状態切り替わりの説明図２
【図１５】同実施の形態１および２における制御信号発生回路内のスイッチ部の状態切り替わりの説明図３
【図１６】従来の半導体集積回路装置における第３配線層によるフューズ部の断面構造図
【図１７】従来の半導体集積回路装置における第４配線層によるフューズ部の断面構造図
【符号の説明】
１    制御信号発生回路
２    制御信号
３    論理信号発生回路
４    論理信号
５    階層フューズ
６Ｌ    階層フューズの一端子群
６Ｒ    階層フューズの他端子群
７Ｌ    フューズ選択回路（Ｌ）
７Ｒ    フューズ選択回路（Ｒ）
【図１】
0003963636.tif 000002
【図２】
0003963636.tif 000003
【図３】
0003963636.tif 000004
【図４】
0003963636.tif 000005
【図５】
0003963636.tif 000006
【図６】
0003963636.tif 000007
【図７】
0003963636.tif 000008
【図８】
0003963636.tif 000009
【図９】
0003963636.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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