(57)【特許請求の範囲】
【請求項１】
外部からのコマンドをデコードするコマンドコントロール手段と、そのコマンドコントロール手段からの出力に応答して内部の制御処理を行う制御手段と、外部接続プロセッサからコピー開始時の１回のみ与えられるアドレス情報および外部接続の記憶装置から読み出したアドレス情報を入力する共用アドレス端子と、この共用アドレス端子を介して入力した前記プロセッサからのアドレス情報をコピー先アドレス情報とし、前記外部接続の記憶装置からのアドレスおよびデータサイズをそれぞれコピー元アドレス情報およびコピー領域情報として出力する第１の入力手段と、前記コピー元アドレス情報を保持するコピー元アドレス保持回路と、前記コピー先アドレス情報を保持するコピー先アドレス保持回路と、前記コピー領域情報を保持するコピー領域保持回路と、前記コピー元アドレス保持回路、前記コピー先アドレス保持回路および前記コピー領域保持回路からコピー先のアドレスおよびコピー元のアドレスを発生するアドレス発生回路と、前記コピー元のアドレスを前記アドレス端子に出力する第１の出力手段と、を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
コピー元である外部接続の記憶装置に対し回路電流を遮断して消費電流抑制用制御信号を制御回路から出力するための第２の出力手段をさらに有する請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記プロセッサがアドレスおよびデータバスを使用中の場合、前記プロセッサから出力する制御信号に応答して前記コピー先の不揮発性半導体記憶手段がコピー元の前記外部接続の記憶装置をアクセスすることを禁止するための前記制御信号の第２の入力手段を有する請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記プロセッサに対して前記制御回路からアドレスバスおよびデータバスの使用を要請するリクエスト信号を出力する第３の出力手段をさらに備え、
前記第２の入力手段は前記要請を許可するアクノリッジ信号を入力するとともに、前記アクノリッジ信号に応じて前記外部接続の記憶装置からコピー元のアドレス情報を読み出す機能を有する請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御手段から与えられる書き込み制御信号を出力するための第３の出力手段をさらに設け、前記書き込み制御信号を前記外部記憶装置の他の制御端子に与えるように構成し、前記不揮発性メモリから前記外部記憶装置へのコピーデータの書き込みが出来る機能を有する請求項４記載の不揮発性半導体記憶装置。
【請求項６】
コピー先の予め定める所定領域のメモリセルに対して所定のデータを書き込む前に、予め前記所定領域のメモリ消去を行ってからコピーを実行する機能を有する請求項１記載の不揮発性半導体記憶装置。
【請求項７】
予めコピーコマンドを設定し、そのコピーコマンドの実行に応答して、コピー元のアドレス、領域およびコピー先のアドレスをそれぞれ指定して保持した後に、その保持したアドレスを基に前記アドレス発生手段から発生したコピー元のアドレスを前記第１の出力手段を介してコピー元に出力し、その出力されたアドレスを受けて自動でコピー元からデータ読み出しを行う機能を有する請求項１記載の不揮発性半導体記憶装置。
【請求項８】
ＲＯＭライターを介さずに前記コピー元のメモリセルから前記コピー先のメモリセルに自動で１チップ分のデータのコピーを作成する機能を有する請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置、そのデータ書き込み制御方法およびプログラムに係わり、特にコピー元である外部接続の記憶装置からコピー先である内部の不揮発性半導体記憶手段への連続した記憶領域の書き込み処理を改善した不揮発性半導体記憶装置、そのデータ書き込み制御方法およびプログラムに関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するＬＳＩも大規模化しており、特に半導体記憶装置の分野ではその傾向が顕著である。
【０００３】
例えば、１チップに２５６メガビットの容量を有する半導体メモリとしてダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）やシンクロナス・ダイナミック・ランダムアクセス・メモリ（ＳＤＲＡＭ）も実用化されている。これらの揮発性半導体記憶装置に対し不揮発性半導体記憶装置の分野では、読み出し専用のリードオンリメモリ（ＲＯＭ）があり、さらには、電気的な書き換えが可能なＥＥＰＲＯＭ、フラッシュメモリがあり、何れも大容量化が進んでいる。フラッシュメモリは、ＥＥＰＲＯＭとしてブロックごとのデータまたは全ビットのデータを一括消去することができるフラッシュ型ＥＥＰＲＯＭのことである。
【０００４】
フラッシュメモリは大容量化に向いているので、コンピュータシステムや電子機器の制御プログラムの格納用という従来のＥＥＰＲＯＭ（ＵＶ−ＥＰＲＯＭ）的な使い方だけでなく、例えば、デジタルスチルカメラ、モバイル機器などで普及しているのも大容量という特徴を活かしているからである。
【０００５】
また、ＥＥＰＲＯＭでは１ｂｙｔｅ単位で消去、書き込みができるが、フラッシュメモリはブロック単位の消去と１ｂｙｔｅ単位での書き込みが可能、という違いがある。書き込み時間はフラッシュメモリの方が１０００倍程度速く、その高速な書き換え性能を活かして、ディスク的なデータ保存用途にも向いている。
【０００６】
このフラッシュメモリに対して書込みや消去などを行なう場合は、書込み命令や消去命令などの設定コマンドをフラッシュメモリに対して与え、フラッシュメモリは、このコマンドに従って動作を実行する。
【０００７】
一般的には、ある１つの機能動作に対して、動作モードのコマンドコードを入力するサイクルと、データ内容を入力するサイクルとの２回のコマンドサイクルにより指示を与えている。
【０００８】
本発明に関わるこの種の従来のフラッシュメモリへの書き込みは、内部で自動書き込みを行い、かつその書き込みデータを確認するためにベリファイ動作を行うが、メモリセルへの書き込みの時間が一定ではないので、終了の時間も不定である。
【０００９】
従来のフラッシュメモリへの書き込みを説明するためのタイミングチャートを示した図１３を参照すると、自動書き込みコマンドのデータとして、例えばＡＡｈ，５５ｈ、Ａ０ｈ、ＰＤの４つのサイクルで行われる。ここでは省略したが対応するアドレスはそれぞれ５５５５，２ＡＡＡ，５５５５，ＰＡとする。なお、ＰＤはプログラムデータ、ＰＡはプログラムアドレスである。
【００１０】
フラッシュメモリの動作状態を示すＲｅａｄｙ／Ｂｕｓｙ＃信号が論理レベルのハイレベル期間（Ｒｅａｄｙ）に読み出し期間であり、ロウレベルの期間（Ｂｕｓｙ＃）に書き込みが行われ、書き込み回数が予め決められた制限値に達した場合はメモリセルのデータとプログラムデータＰＤとが一致しないときでも書き込みを制限する必要がある。その書き込み期間は１１μＳ〜２００μＳ程度になり不定である。
【００１１】
よって、連続したアドレスへの書き込みを行う際は外部で終了判断を行い、終了を確認出来た時点で次のアドレスへの書き込みを行っていた。これは、終了判断、書き込みコマンド、更にコントロール回路に負荷がかかることになる。
【００１２】
また、近年マルチ・チップ・パッケージが提供されてきており、フラッシュメモリとＳＲＡＭの１パッケージ化も行われており、本発明による書き込み機能は有効になってくる。
【００１３】
本発明に関わるこの種の従来のフラッシュメモリの例が特開２００１−６３７９号公報に記載されている。同公報記載のフラッシュメモリの構成を示した図１４を参照すると、例えばセルブロックＣＢＬ０−ＣＢＬ３を４ブロックと、アドレスＡ０〜Ａ１９が供給されるアドレスバッファ９１０と、アドレスバッファ９１０を介してアドレスＡ０−Ａ１９をラッチするアドレスラッチ回路９１１とを有する。アドレスラッチ回路９１１は、それぞれのセルブロック毎に設けられ、各セルブロックに対応するアドレスが保持される。
【００１４】
さらに、所定のコントロール信号ＣＮＴとアドレスバッファ９１０およびデータ入出力バッファ９１６を介して与えられるコマンド信号とを入力するコマンド入力回路９１２と、入力された所定数ビットのコマンド信号が与えられる制御回路９１３とを有する。
【００１５】
制御回路９１３は、従来のフラッシュメモリが有している書き込み（プログラム）動作、消去動作、読み出し動作に加えて、後述する複写（コピー）動作、移動動作および統合動作を行うよう、内部回路を制御する。その他の構成要素はここでは省略する。
【００１６】
この従来例のフラッシュメモリは、例えばコピー動作の場合はコマンド入力回路９１２にデータ複写命令コマンドが入力される。続けて複写元のセルブロックのアドレスが入力される。
【００１７】
次に、データ複写命令コマンドが制御回路９１３に供給され、続けて複写元のセルブロックのアドレスが入力される。この複写先セルブロックのアドレスがアドレスラッチ回路９１１にラッチされる。
【００１８】
制御回路９１３内のシーケンスプログラムに従って、複写先セルブロックのデータが次々に読み出され、セルブロック内のデータが全ビット消去状態（データ１）にあるか否かがチェックされる。消去状態にない場合は、従来の消去動作命令によって、該当するセルブロックのデータの消去が行われる。
【００１９】
複写先のセルブロックが全て消去されると、複写元のセルブロックのデータが読み出される。読み出されたデータは、データラッチ回路９１５に保持され、保持された読み出しデータは、複写先のセルブロックに書き込まれる。
【００２０】
複写元セルブロックからのデータ読み出しと複写先のセルブロックへのデータの書き込みとが、セルブロック内の全てのビットに対して行われるまで繰り返される。
【００２１】
この複写動作は、複写先セルブロックの消去状態確認と、複写元と複写先セルブロック内のアドレスのインクリメントと、複写先セルブロックのインクリメントの制御を伴うが、それ以外は、従来の読み出し動作、消去動作、書き込み動作の組み合わせにより実現される、というものである。
【００２２】
【発明が解決しようとする課題】
上述したように、従来の不揮発性半導体メモリへの書き込みは、内部で自動書き込みを行い、かつその書き込みデータを確認するためにベリファイ動作を行うが、メモリセルへの書き込みの時間が一定ではないので、終了の時間も不定であるという問題がある。
【００２３】
また、連続したアドレスへの書き込みを行う際は外部で終了判断を行い、終了を確認出来た時点で次のアドレスへの書き込みを行っていたので、終了判断、書き込みコマンド、更にコントロール回路に負荷がかかるという問題があった。
【００２４】
さらに、２００１−６３７９号公報の例では、書き込み領域を指定する手段がないので、アドレスラッチ回路９１１は、それぞれのセルブロック毎に設けなければならず、構成要素が多くなり、チップサイズも大きくなる。
【００２５】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、フラッシュメモリが自己判断でコピー元アドレス情報を出力し、コピー元である外部接続の記憶装置へのアクセスを行い、その情報をコピー先のフラッシュメモリへ書き込み、その書き込み完了を自己判断して次のコピーアドレス情報を出力することにより、コピー時間短縮およびコピー元の記憶装置の負荷低減を実現することにある。
【００２６】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、コピー元の外部記憶手段からコピー先内部の不揮発性メモリへデータをコピーする際に、新に設けたコピーコマンドの実行に基づき保持したコピー領域情報と前記コピー元から読み出したアドレス情報とを比較し、一致するまでコピー元のコピー領域のデータをコピー先の対応する領域に自動でコピーする機能を有する書き込み制御手段を備えることを特徴とする。
【００２７】
本発明の不揮発性半導体記憶装置の他の特徴は、コピー元の外部記憶手段からコピー先内部の不揮発性メモリへデータをコピーする際に、新に設けたコピーコマンドの実行に基づくコピー動作時に、外部接続のプロセッサにより１度だけ指示するコピー元アドレスからコピーデータの読み出し動作を開始し、読み出した前記コピーデータをコピー先のアドレスに書き込み、書き込みが終わると前記コピー元アドレスを１つインクリメントして次のコピーデータを読み出し、その読み出しが終わると前記コピー先アドレスを１つインクリメントして読み出したコピーデータをコピー先に書き込む動作を、前記コピー領域保持情報の示す値まで繰り返す書き込み終了確認機能を有する書き込み制御手段を備えることにある。
【００２８】
また、前記外部接続のプロセッサが、前記コピー先および前記コピー元のメモリセルにアクセスする回数をコマンド実行時の１回に軽減しそれ以外の期間を他の任意の処理の実行に当てる手段として、前記書き込み制御手段を備える。
【００２９】
本発明の不揮発性半導体記憶装置のさらにまた他の特徴は、コピー元の外部記憶装置からコピー先内部の不揮発性メモリへ外部からのデータ書き込み終了確認信号および書き込みコマンドがともに供給されない条件下でデータコピーを実行する書込制御手段を備え、前記書込制御手段は、前記コピー元から前記コピー先への連続した記憶領域の書き込み実施時に、外部からのコピーコマンドに基づき、コピー元のアドレス情報、コピー先のアドレス情報およびコピー領域情報を保持情報としてそれぞれ内部の保持手段に保持するとともに、これらの保持情報に応答して前記コピー元から読み出したアドレス情報と前記コピー領域情報とを内部のアドレス発生手段で比較し、その比較結果を基に書き込みが終了したかを自己判断する機能を有する。
【００３０】
コピー元の外部記憶装置からコピー先の内部不揮発性メモリに外部からのデータ書き込み終了確認信号および書き込みコマンドがともに供給されない条件下でデータコピーを実行する書込制御手段を備え、前記制御消去手段は、コピー元からコピー先への連続した記憶領域の書き込み実施前にコピー先のデータ消去を実施する際、外部からのコピーコマンドに基づくコピー元のアドレス情報、コピー先のアドレス情報およびコピー領域情報を保持情報としてそれぞれ内部の保持手段に保持するとともに、これらの保持情報に応答して前記コピー元から読み出したアドレス情報と前記コピー領域情報とを内部のアドレス発生手段で比較し、その比較結果を基にデータ消去が終了したかを自己判断する機能を有することにある。
【００３１】
また、外部接続プロセッサからコピー開始時の１回のみ指示アドレスを入力しかつコピー元からコピーに必要なデータを読み出すためのアドレス情報を、最下位番地から順に出力する共用アドレス端子を備える。
【００３２】
本発明の不揮発性半導体記憶装置の他の特徴は、外部からのコマンドをデコードするコマンドコントロール手段と、そのコマンドコントロール手段からの出力に応答して内部の制御処理を行う制御手段と、外部接続プロセッサからコピー開始時の１回のみ与えられるアドレス情報および外部接続の記憶装置から読み出したアドレス情報を入力する共用アドレス端子と、この共用アドレス端子を介して入力した前記プロセッサからのアドレス情報をコピー先アドレス情報とし、前記外部接続の記憶装置からのアドレスおよびデータサイズをそれぞれコピー元アドレス情報およびコピー領域情報として出力する第１の入力手段と、前記コピー元アドレス情報を保持するコピー元アドレス保持回路と、前記コピー先アドレス情報を保持するコピー先アドレス保持回路と、前記コピー領域情報を保持するコピー領域保持回路と、前記コピー元アドレス保持回路、前記コピー先アドレス保持回路および前記コピー領域保持回路からコピー先のアドレスおよびコピー元のアドレスを発生するアドレス発生回路と、前記コピー元のアドレスを前記アドレス端子に出力する第１の出力手段と、を備えることにある。
【００３３】
また、コピー元である外部接続の記憶装置に対し回路電流を遮断して消費電流抑制用制御信号を制御回路から出力するための第２の出力手段をさらに有する。
【００３４】
また、前記プロセッサがアドレスおよびデータバスを使用中の場合、前記プロセッサから出力する制御信号に応答して前記コピー先の不揮発性半導体記憶手段がコピー元の前記外部接続の記憶装置をアクセスすることを禁止するための前記制御信号の第２の入力手段を有する。
【００３５】
さらに、コピー先の予め定める所定領域のメモリセルに対して所定のデータを書き込む前に、予め前記所定領域のメモリ消去を行ってからコピーを実行する機能を有する。
【００３６】
さらにまた、前記プロセッサに対して前記制御回路からアドレスバスおよびデータバスの使用を要請するリクエスト信号を出力する第３の出力手段をさらに備え、前記第２の入力手段は前記要請を許可するアクノリッジ信号を入力するとともに、前記アクノリッジ信号に応じて前記外部接続の記憶装置からコピー元のアドレス情報を読み出す機能を有する。
【００３７】
また、前記制御手段から与えられる書き込み制御信号を出力するための第３の出力手段をさらに設け、前記書き込み制御信号を前記外部記憶装置の他の制御端子に与えるように構成し、前記不揮発性メモリから前記外部記憶装置へのコピーデータの書き込みが出来る機能を有する。
【００３８】
さらに、コピー先の予め定める所定領域のメモリセルに対して所定のデータを書き込む前に、予め前記所定領域のメモリ消去を行ってからコピーを実行する機能を有する。
【００３９】
さらにまた、予めコピーコマンドを設定し、そのコピーコマンドの実行に応答して、コピー元のアドレス、領域およびコピー先のアドレスをそれぞれ指定して保持した後に、その保持したアドレスを基に前記アドレス発生手段から発生したコピー元のアドレスを前記第１の出力手段を介してコピー元に出力し、その出力されたアドレスを受けて自動でコピー元からデータ読み出しを行う機能を有する。
【００４０】
また、ＲＯＭライターを介さずに前記コピー元のメモリセルから前記コピー先のメモリセルに自動で１チップ分のデータのコピーを作成する機能を有する。
【００４１】
テスターによる前記コピー先へのデータ書き込みに代えて、前記コピー元のメモリセルから前記コピー先のメモリセルに自動で１チップ分のデータのコピーを作成する機能を有する。
【００４２】
本発明の不揮発性半導体記憶装置のデータ書き込み制御方法は、コピー元の外部記憶手段からコピー先内部の不揮発性メモリへデータをコピーする不揮発性半導体記憶装置のデータ書き込み制御方法において、予め設定したコピーコマンドに応答して、コピーデータが格納されたアドレスを示すコピー元アドレス情報、コピーデータのサイズを示すコピー領域情報およびコピー先のアドレスを示すコピー先アドレス情報からなる保持情報をコピー先の書き込み制御手段の保持手段に保持し、前記書き込み制御手段の指定するコピー元アドレスから前記コピーデータを読み出して前記コピー先の不揮発性メモリに自動で書き込む処理動作を前記コピー領域情報の値まで繰り返すことを特徴とする。
【００４３】
本発明の不揮発性半導体記憶装置のデータ書き込み制御方法の他の特徴は、コピー元の外部記憶手段からコピー先内部の不揮発性メモリへデータをコピーする不揮発性半導体記憶装置のデータ書き込み制御方法において、予め設定したコピーコマンドに応答して、コピーデータが格納されたアドレスを示すコピー元アドレス情報、コピーデータのサイズを示すコピー領域情報およびコピー先のアドレスを示すコピー先アドレス情報からなる保持情報がコピー先の書き込み制御手段の保持手段に保持され、コピー動作時に、コピーが完了したか否かを前記書き込み制御手段が自己判断し、その自己判断に基づき次のコピー処理で必要な情報を前記コピー元から呼び出すことにある。
【００４４】
本発明の不揮発性半導体記憶装置のデータ書き込み制御方法のまた他の特徴は、コピー元の外部記憶手段からコピー先内部の不揮発性メモリへデータをコピーする不揮発性半導体記憶装置のデータ書き込み制御方法において、コピー元アドレス情報、コピー先アドレス情報およびコピー領域情報をそれぞれ保持する書き込み制御手段の保持手段を用いて、コピー元からコピー先への連続した記憶領域の書き込みを実施する際、コピーするデータを前記保持手段で保持してから前記コピー先のメモリセルに対する書き込みを行い、書き込みが完了すると次のアドレスを読み出すための前記コピー元アドレス情報を出力して必要なコピーデータを読み出す処理動作を、前記コピー領域情報の値まで自動で繰り返し行うことにある。
【００４５】
本発明の不揮発性半導体記憶装置のデータ書き込み制御方法のさらにまた他の特徴は、コピー元の外部記憶手段からコピー先内部の不揮発性メモリへデータをコピーする不揮発性半導体記憶装置のデータ書き込み制御方法において、新に設けたコピーコマンドの実行に基づき、コピー元アドレス情報、コピー先アドレス情報およびコピー領域情報をそれぞれ保持する書き込み制御手段の保持手段を用いて、コピー領域情報と前記コピー元から読み出したアドレス情報とを比較し、一致するまでコピー元のコピー領域のデータをコピー先の対応する領域に自動でコピーすることにある。
【００４６】
本発明の不揮発性半導体記憶装置のデータ書き込み制御方法の他の特徴は、コピー元の外部記憶手段からコピー先内部の不揮発性メモリへデータをコピーする不揮発性半導体記憶装置のデータ書き込み制御方法において、新に設けたコピーコマンドの実行に基づき、コピー元アドレス情報、コピー先アドレス情報およびコピー領域情報をそれぞれ保持する書き込み制御手段の保持手段を用いて、前記コピー元から前記コピー先へデータをコピーする際に、外部接続のプロセッサにより１度だけ指示するコピー元アドレスからコピーデータの読み出し動作を開始し、読み出した前記コピーデータをコピー先のアドレスに書き込み、書き込みが終わると前記コピー元アドレスを１つインクリメントして次のコピーデータを読み出し、その読み出しが終わると前記コピー先アドレスを１つインクリメントして読み出したコピーデータをコピー先に書き込む動作を、前記コピー領域保持情報の示す値まで繰り返すことにある。
【００４７】
本発明の不揮発性半導体記憶装置のデータ書き込み制御方法のまた他の特徴は、コピー元の外部記憶手段からコピー先内部の不揮発性メモリへデータをコピーする不揮発性半導体記憶装置のデータ書き込み制御方法において、新に設けたコピーコマンドの実行に基づくコピー動作時に、外部接続のプロセッサからコピー開始時の１度だけ指示するコピー元アドレス情報、コピー先アドレス情報およびコピー領域情報をそれぞれ保持する書き込み制御手段の保持手段を用いて、前記コピーコマンドを実行する処理と、前記コピー元アドレス情報、前記コピー領域情報および前記コピー先アドレス情報を指定して保持する処理と、その保持処理後、前記書き込み制御手段から前記コピー元のアドレスを発生する処理と、その発生したアドレスに基づき自動で前記コピー元からコピーデータの読み出しを行う処理と、その読み出したコピーデータを前記不揮発性メモリの前記コピー先アドレス情報の指すアドレスに書き込みを行う処理と、その書き込み処理が終了すると前記コピー先および前記コピー元それぞれのアドレス値を１つインクリメントし、前記保持処理により保持された前記コピー領域情報と比較する処理と、比較結果が前記コピー領域情報の値内であれば前記コピー元からの読み出しを行い、さらに前記コピー先に書き込みを続ける処理と、前記比較結果が、前記コピー領域情報の値外であればコピー処理を終了する処理と、を有することにある。
【００４８】
本発明の不揮発性半導体記憶装置のデータ書き込み制御方法のまたさらに他の特徴は、コピー元の外部記憶手段からコピー先内部の不揮発性メモリへデータをコピーする不揮発性半導体記憶装置のデータ書き込み制御方法において、新に設けたコピーコマンドの実行に基づくコピー動作時に、外部接続のプロセッサからコピー開始時の１度だけ指示するコピー元アドレス情報、コピー先アドレス情報およびコピー領域情報をそれぞれ保持する書き込み制御手段の保持手段を用いて、前記コピーコマンドを入力する処理と、前記コピー元アドレス情報、前記コピー領域情報および前記コピー先アドレス情報を指定して保持する処理と、前記コピー先のデータを読み出して消去状態を確認するとともに、未消去状態であればデータを全て消去する処理と、データを全て消去した後、前記書き込み制御手段から前記コピー元アドレス情報を前記コピー元に出力してコピーデータの読み出しを行う処理と、その読み出した前記コピーデータを前記コピー先の前記保持手段で保持し、保持したコピーデータを前記不揮発性メモリの前記インクリメントされたコピー先アドレス情報の指すアドレスに書き込む処理と、前記コピー領域情報の指す領域への書き込みが全て終了するまで前記コピー元アドレス情報のインクリメントを繰り返して書き込む処理と、を有することにある。
【００４９】
【発明の実施の形態】
先ず本発明の不揮発性半導体記憶装置、ここではフラッシュメモリを例としてその第１の実施の形態を図面を参照しながら説明する。第１の実施の形態の主要部の構成をブロック図で示した図１を参照すると、フラッシュメモリ１００は、コピーされるデータが記憶されているコピー元の記憶装置、例えばＳＲＡＭ２００と当該システム全体を制御するプロセッサ３００とを外部に接続し、これらの装置間はアドレスバス４００およびデータバス５００で相互接続されている。
【００５０】
また、フラッシュメモリ１００からプロセッサ３００へはＲｅａｄｙ／Ｂｕｓｙ＃信号を出力する。このＲｅａｄｙ／Ｂｕｓｙ＃信号は、書き込み動作中はロウレベル（Ｂｕｓｙ＃）、書き込みを行っていないモードである非オートモード状態ではハイレベル（Ｒｅａｄｙ）に変化する。ここでの記号＃はロウレベルであることを示す。
【００５１】
フラッシュメモリ１００は、外部接続されたプロセッサ３００から指示されるコマンドをアドレスバス４００およびデータバス５００を介して入力しデコード出力するコマンドコントロール回路１１１と、そのコマンドコントロール回路１１１からの出力制御信号に応答して、書き込み、読み出しを自動で実行するために内部の制御処理を行う制御回路１１２とを有する。
【００５２】
また、フラッシュメモリ１００は、外部接続されたプロセッサ３００から入力するアドレス情報および外部接続のＳＲＡＭ２００へ出力するアドレス情報をそれぞれ入出力する共用アドレス端子１１３と、この共用アドレス端子１１３を介して与えられるプロセッサ３００からのアドレス情報を、制御回路１１２の出力する入力制御信号に応答してコピー先アドレス情報、コピー元アドレス情報およびコピー領域情報（データサイズ）として出力する入力手段１１４とを有する。
【００５３】
さらに、フラッシュメモリ１００は、入力手段１１４からコピー元アドレス情報を受け取り保持するコピー元アドレス保持回路１１５と、入力手段１１４からコピー先アドレス情報を受け取り保持するコピー先アドレス保持回路１１６と、入力手段１１４からコピー領域情報を受け取り保持するコピー領域保持回路１１７とを有する。
【００５４】
さらにまた、フラッシュメモリ１００は、アドレス発生回路１１８と出力手段１１９とコピー先となるフラッシュメモリ１２０とを有する。アドレス発生回路１１８は、コピー元アドレス保持回路１１５、コピー先アドレス保持回路１１６およびコピー領域保持回路１１７からコピー先アドレス情報、コピー元アドレス情報およびコピー領域情報（データサイズ）をそれぞれ受け取り、制御回路１１２の制御信号に応答して、コピー先の書き込みアドレスを発生するとともにコピー元の読み出しアドレスを出力する。
【００５５】
コピー先のフラッシュメモリ部１２０への書き込みが終了すると、制御回路１１２の制御信号に応答して、コピー先アドレス情報およびコピー元アドレス情報とコピー領域保持回路１１７に保持されているコピー領域情報とを比較し、比較結果が領域内であれば引き続きコピーアドレス情報を出力し、比較結果が領域外であればコピーアドレス情報の出力を止める。
【００５６】
出力手段１１９は、アドレス発生回路１１８から出力されるコピー元アドレス情報を共用アドレス端子１１３を介してコピー元のＳＲＡＭ２００に出力する。
【００５７】
ここで、上述した構成要素の機能を予め説明する。すなわち、コマンドコントロール回路１１１は、アドレスバス４００およびデータバス５００を用いて外部からコマンドを入力することによりフラッシュメモリ１００内部にモード信号を発生する。
【００５８】
制御回路１１２は、コマンドコントロール回路１１１から発生するモード信号を受け、フラッシュメモリ１００内部で各種自動動作やフラッシュメモリ１００の状態制御を行う。なお、フラッシュメモリでは、書き込み、消去は自動で行うが、その制御をここで示す制御回路で制御する。正常に書き込みが出来ているか、正常に消去が出来ているかの確認をしながらメモリセルに対して書き込みや消去を行う。
【００５９】
入力手段１１４は、外部からの信号を共通アドレス端子１１３を通じて受けとる。なお、制御回路１１２からの制御信号が非アクティブ状態であれば内部には取り込まず、アクティブ状態の時に取り込む。
【００６０】
コピー元アドレス保持回路１１５は、ＳＲＡＭ２００のアドレス空間開始値を保持する。コマンド入力時にアドレスを外部プロセッサ３００から入力する。フラッシュメモリ１００の自動コピーモードが開始すると、このアドレス値から出力を行いＳＲＡＭ２００からデータを読み出す。コピー領域で設定した値まで自動でインクリメントされる。
【００６１】
コピー先アドレス保持回路１１６は、フラッシュメモリ部１２０のアドレス空間開始値を保持し、コマンド入力時にアドレスを外部プロセッサ３００から入力する。フラッシュメモリ１００の自動コピーモードが開始すると、ＳＲＡＭ２００を読み出した後、このアドレス値からフラッシュメモリ部１２０に対して書き込みを行い、コピー領域で設定した値まで自動でインクリメントされる。
【００６２】
コピー領域保持回路１１７は、アドレスをインクリメントする回数（コピー領域）を保持する。
【００６３】
アドレス発生回路１１８は、まず、ＳＲＡＭ２００からコピーデータを読み出す際は、コピー元アドレスを出力する。ＳＲＡＭ２００からコピーデータの読み出しが完了すると、フラッシュメモリ部１２０に書き込むためのアドレスを出力する。フラッシュメモリ部１２０への書き込みが完了すると、ＳＲＡＭ２００を読み出すためにコピー元アドレスに１をインクリメントした値を出力する。
【００６４】
ＳＲＡＭ２００の読みだしが完了すれば、フラッシュメモリ部１２０に書き込むためにコピー先アドレスに１をインクリメントした値を出力する。これをコピー領域保持回路１１７で示す値まで繰り返す。
【００６５】
出力手段１１９は、フラッシュメモリ１００内部の信号を共用アドレス端子１１３を通じて外部へ出力する。なお、制御回路１１２からの制御信号が非アクティブ状態であれば外部には出力せず、アクティブ状態の時に出力する。
【００６６】
上述した構成を備える本発明のフラッシュメモリ１００は、外部接続のＳＲＡＭ２００からフラッシュメモリ部１２０へデータをコピーする際の書き込み動作において、書き込み完了を自己判断し、その判断に基づいて次に必要な情報（データ）を呼び出すものである。
【００６７】
その自己判断とは、コピーコマンドが実行されると、フラッシュメモリ１００は所望のコピー領域情報を記憶しておき、コピーが実行される度ごとに、実行するコピーアドレスと先に記憶したコピー領域情報とを比較し、その実行するコピーアドレスがコピー領域内かコピー領域外かを判断する。その結果コピー領域外なら書き込み完了と判断するものである。
【００６８】
次に、第１の実施の形態における動作を説明する。
【００６９】
第１の実施の形態を説明するためのタイミングチャートを示した図２を併せて参照すると、ここでは、ＳＲＡＭ２００に記憶された、所定の領域内のデータをフラッシュメモリ１００が内蔵するフラッシュメモリ部１２０の対応する領域にコピーする場合を示してあり、先ずプロセッサ３００からフラッシュメモリ１００に対してコピーコマンドとともにコピーアドレス情報がアドレスバス４００を介して与えられる。コマンドコントロール回路１１１は与えられたコマンドを解析して制御回路１１２に与える。
【００７０】
制御回路１１２は、与えられたコマンドに基づきＲｅａｄｙ／Ｂｕｓｙ＃信号をロウレベルに変化させてプロセッサ３００に書き込み状態であることを伝える。
【００７１】
一方、アドレス情報は共用アドレス端子１１３を介して入力手段１１４に与えられ、入力手段１１４は、制御回路１１２からの入力制御信号に応答して、アドレス情報をコピー元アドレス情報とコピー先情報とコピー領域情報とをそれぞれ抽出し、対応するコピー元アドレス保持回路１１５とコピー先アドレス保持回路１１６とコピー領域保持回路１１７とに振り分けて出力する。
【００７２】
それぞれの対応する情報を受けたコピー元アドレス保持回路１１５とコピー先アドレス保持回路１１６とコピー領域保持回路１１７とは、その受けた情報を保持するとともに、アドレス発生回路１１８に出力する。
【００７３】
アドレス発生回路１１８は、実線の矢印で示す経路で、コピー先アドレス情報をフラッシュメモリ部１２０に与えるとともに、点線の矢印で示す経路で、コピー元アドレス情報を出力手段１１９を介してＳＲＡＭ２００に与える。
【００７４】
ＳＲＡＭ２００は、与えられたコピー元アドレス情報（ＡＤＤ＝ｎ番地）に基づき対応するメモリセルに記憶されたＡＤＤ＝ｎ番地のデータを、コピーデータとしてデータバス５００を介してフラッシュメモリ１００に与える。
【００７５】
フラッシュメモリ１００は、与えられたコピーデータを、予め取り込んでいるコピー先アドレス情報（ＡＤＤ＝ｎ番地）に基づいて、フラッシュメモリ部１２０の対応するＡＤＤ＝ｎ番地のメモリセルに書き込むことで、コピー動作（データプログラム）を実行する。
【００７６】
ここではデータを連続してコピーする状態を示しているので、アドレス発生回路１１８では、コピーの度ごとにコピー元アドレス情報およびコピー先アドレス情報とコピー領域保持回路１１７に保持されているコピー領域情報とをそれぞれ比較する。
【００７７】
比較した結果、コピー元アドレス情報およびコピー先アドレス情報がまだコピー領域内のアドレスであればそれぞれのアドレスをインクリメントし、コピー元アドレス情報およびコピー先アドレス情報がコピー領域内のアドレス情報と一致するまでコピー動作を繰り返し、コピー元アドレス情報およびコピー先アドレス情報がコピー領域内のアドレスを越えるとデータコピーを終了する。
【００７８】
上述した動作を本発明のデータ書き込み制御方法としてフローチャートに示した図３を参照すると、まずプロセッサ３００がコピーコマンドを実行する（処理ステップＳ１０）。
【００７９】
続いてコピー元のＳＲＡＭ２００のコピー対象となるアドレスとコピー領域とコピー先のアドレスとをコマンドコントロール回路１１１で解析し、制御回路１１２で指定してコピー元アドレス保持回路１１５とコピー先アドレス保持回路１１６とコピー領域保持回路１１７とにそれぞれ保持する（処理ステップＳ１１〜Ｓ１２）。
【００８０】
その保持処理、つまり処理ステップＳ１１〜Ｓ１２を実行後、アドレス発生回路１１８からＳＲＡＭ２００に対してコピー元アドレス情報を発生する（処理ステップＳ１４）。
【００８１】
その発生したアドレスに基づき自動でコピー元のＳＲＡＭ２００のメモリセルからデータの読み出しを行う（処理ステップＳ１５）。
【００８２】
そのＳＲＡＭ２００から読み出したデータをコピー先のフラッシュメモリ部１２０に取り込み、その対応するコピー先のメモリアドレスへ書き込みを行う（処理ステップＳ１７）。
【００８３】
その書き込みが正しく行われたかの確認処理ステップＳ１７が終了すると保持処理ステップＳ１２により保持されたコピー領域と比較する（処理ステップＳ１８）。
【００８４】
比較結果がコピー領域内であればコピー元のＳＲＡＭ２００からの読み出しを行い、コピー先のフラッシュメモリ部１２０およびコピー元のＳＲＡＭ２００それぞれのアドレスをインクリメントし、さらに書き込みを続ける（処理ステップＳ１９）。比較結果が、コピー領域外であればコピー処理を終了する。
【００８５】
上述したように、ＳＲＡＭ２００からフラッシュメモリ１００のフラッシュメモリ部１２０へ連続した領域のコピーを実行する際に、コピー元のアドレス情報、コピー先のアドレス情報およびコピー領域をそれぞれ対応するコピー元アドレス保持回路１１５とコピー先アドレス保持回路１１６とコピー領域保持回路１１７に保持し、最下位番地から順に共用アドレス端子１１３を介してアドレスデータを出力し、ＳＲＡＭ２００からコピーに必要なデータを読み出す。そのデータをフラッシュメモリ１００内部でラッチした後、フラッシュメモリ部１２０のメモリセルに対して書き込みを行う。
【００８６】
この時、フラッシュメモリ部１２０のメモリセルへのデータ書き込みの一般的な特徴として、一度の書き込みではデータを保証できないため、書き込みが出来たかどうかの確認作業が内部的に必要となる（データプログラム）。
【００８７】
当該番地への書き込みが終わると、次の番地を読み出すために共用アドレス端子１１３からアドレス情報を出力し、ＳＲＡＭ２００から書き込みに必要なデータを読み出す。この動作をコピー領域に対して自動で行っている。
【００８８】
従って、フラッシュメモリ部１２０への書き込みには書き込み終了の確認後、次のアドレスへの書き込みが必要であったが、本発明を用いれば終了確認が必要無く、また確認および書き込みコマンドが不要なため、時間短縮という効果が得られる。
【００８９】
すなわち、書き込み完了を自己判断し、その判断結果に基づいて次に必要なデータの読み出しを行うので、内部の電源クールダウンや、外部からの書き込み終了判断、および外部からの書き込みコマンドが必要なくなり、コピー時間を短縮できるものである。
【００９０】
例えば、上述した本発明のコピー手段を備えない場合のコピー動作を示した図４を参照すると、コマンドの実行に伴い、モードフラグがアクティブ状態になると、内部昇圧がかかる。
【００９１】
さらに、書き込みベリファイが実行されるとともに、メモリセルへの書き込み信号がベリファイと交互にアクティブになる。メモリセルへの書き込みベリファイがパスし、書き込み終了判断信号がロウレベルとなると、内部昇圧信号がロウレベルとなり、内部昇圧を停止し同時に内部昇圧クールダウン信号がハイレベルとなり、内部クールダウンを開始する。
【００９２】
クールダウン期間が終了するとモードフラグがロウレベルとなり、外部へＲｅａｄｙとなったことを示す。この信号がＢｕｓｙ＃のハイレベルである。
【００９３】
再び内部昇圧クールダウンを実行してモードフラグをインアクティブにし、モードフラグがロウレベル、Ｒｅａｄｙ／Ｂｕｓｙ＃信号がハイレベルでＲｅａｄｙ状態になると、次のコマンドが実行されると再び同様な動作が繰り返される。
【００９４】
また、Ｒｅａｄｙ状態となったことを外部から判断する必要があり、その判断後に、次のコマンドを入力する。
【００９５】
それに対し、本発明による書き込み手段を用いた場合は、そのコピー動作を示した図５を参照すると、一度コマンドを実行すれば、書き込み終了を自己判断するので、その判断に従い、次のコピーデータを取り込みコピーする動作をくり返すことが出来ので、前述したように、内部の電源クールダウンや、外部からの書き込み終了判断、および外部からの書き込みコマンドが不要となり、コピー時間を短縮できるものである。
【００９６】
フラッシュメモリでは、一般的に、１アドレス書き込みに対する書き込み時間はおよそ１０μｓ程度である。したがって、コマンドサイクルが１００ｎｓの時であれば、書き込みには２サイクルのコマンドが必要なため２００ｎｓとなり、１アドレスあたり１／５０の時間を短縮出来る。もし、コマンドサイクルが１μｓのシステムであれば、１／５の時間を短縮出来る。
【００９７】
具体的な例で説明すると、例えば、４ＭＢｙｔｅの領域をＳＲＡＭ２００からフラッシュメモリに×１６モードで書き移したとする。
【００９８】
（書き込み完了判断）＋（コマンド実行時間）＝２００ｎｓとすれば、２Ｍ（回）×２００（ｎｓ）＝４．１９４Ｅ＋０８（ｎｓ）＝４１９（ｍｓ）の時間短縮となる。
【００９９】
さらに他の例で計算すると、コマンドサイクルが長いシステムの場合、１コマンドサイクル＝約１μｓほどかかるので、２Ｍ（回）×２（μｓ）＝４１９４３０４（μｓ）＝４（ｓ）の時間短縮となる。
【０１００】
また、コピー領域内のコピーを行っている期間は、図１におけるプロセッサ３００はフラッシュメモリ１００とＳＲＡＭ２００とにアクセスする必要が無く、他の処理を実行することが出来る。
【０１０１】
さらに、工場等で書き込みサービスを行う場合、ＲＯＭライターが必要であったが、本発明の機能を使うことにより、コピー元のフラッシュメモリを用意すれば、自動で１チップのコピーを作成することが出来る。
【０１０２】
さらにまた、ＲＯＭライターによる書き込み例の構成を示した図６の場合、コマンド発生装置６００とコピー先のフラッシュメモリ７００とコピー元のフラッシュメモリ８００とがアドレスバス４００とデータバス５００とを介してそれぞれ接続されている。
【０１０３】
コマンド発生装置６００から与えられるコピーコマンドに応答して、コピー先のフラッシュメモリ７００からコピー元のフラッシュメモリ８００へアドレスバス４００を介してコピーすべきデータが記憶されたアドレス情報を与えるとともに、Ｒｅａｄｙ状態にあったＲｅａｄｙ／Ｂｕｓｙ＃信号をＢｕｓｙ状態にしてコマンド発生装置６００に通知する。。
【０１０４】
フラッシュメモリ８００は、与えられたアドレス情報に基づき、記憶されているデータをデータバス５００を介してフラッシュメモリ７００に転送する。転送されたデータをフラッシュメモリ７００はメモリセルにコピーする。したがって、本発明の機能を使うことにより、ＲＯＭライターが不要となる。
【０１０５】
また、選別時等で、チェックパターンを書き込み、正常に動作したかのチェックが必要となる。その場合、従来はテスターで書き込みを行っており時間を要していた。
【０１０６】
すなわち、テスターによる書き込み例の構成を示した図７を参照すると、テスター９００とコピー先のフラッシュメモリ７００とコピー元のフラッシュメモリ８００とがアドレスバス４００とデータバス５００とを介してそれぞれ接続されている。
【０１０７】
テスター９００から与えられるコピーコマンドに応答して、コピー先のフラッシュメモリ７００からアドレスバス４００を介してコピー元のフラッシュメモリ８００へコピーすべきデータの記憶されたアドレス情報を与えるとともに、Ｒｅａｄｙ状態にあったＲｅａｄｙ／Ｂｕｓｙ＃信号をＢｕｓｙ状態にしてテスター９００に通知する。。
【０１０８】
フラッシュメモリ８００は、与えられたアドレス情報に基づき、記憶されているデータをデータバス５００を介してフラッシュメモリ７００に転送する。転送されたデータをフラッシュメモリ７００はメモリセルにコピーする。したがって、本発明の機能を使うことにより、コピー元のフラッシュメモリ８００を用意すれば、自動で１チップのコピーを作成することが出来、選別時間の削減が可能となる。
【０１０９】
次に本発明の第２の実施の形態を説明する。
【０１１０】
第２の実施の形態の構成を示した図８を参照すると、第１の実施の形態との相違点は、フラッシュメモリ１０１に、制御回路１１２から与えられる制御信号を出力するための出力手段１２１および外部出力端子１２２をさらに設け、制御信号をＳＲＡＭ２００の制御端子に与えるように構成したことである。その他の構成は第１の実施の形態と同様であるからここでの説明は省略する。
【０１１１】
この実施の形態は、外部接続の記憶装置、例えばＳＲＡＭ２００からの読み出しについてさらに工夫したものである。
【０１１２】
すなわち、コピー元である外部接続の記憶装置ＳＲＡＭ２００に対し回路電流を遮断して消費電流を抑制するための制御信号を制御回路１２０から出力し、出力手段１２１および外部出力端子１２２を介してＳＲＡＭ２００に与えることにより、所望のアクセス時のみ電流を与え、それ以外の時は回路電流を遮断するものである。
【０１１３】
上述した構成を適用することにより、ＳＲＡＭ２００へのアクセスは必要な時だけ行い、それ以外の時はＳＲＡＭ２００の消費電力を抑える。
【０１１４】
また、この第２の実施の形態においても前述したように、内部の電源クールダウンや、外部からの書き込み終了判断、および外部からの書き込みコマンドが不要となり、コピー時間を短縮できるものである。
【０１１５】
次に本発明の第３の実施の形態を説明する。
【０１１６】
第３の実施の形態の構成を示した図９を参照すると、第２実施の形態との相違点は、フラッシュメモリ１０２に、外部接続端子１２４とこの端子に入力端を接続し出力端をコマンドコントロール回路１１１に接続する入力手段１２３をさらに設け、外部のプロセッサ３００からコマンドコントロール回路１１１を制御するようにしたものである。その他の構成は第２の実施の形態と同様であるからここでの説明は省略する。
【０１１７】
上述した構成により、プロセッサ３００がアドレスバスおよびデータバスを使用中のときは、プロセッサ３００から入力手段１２３を介してコマンドコントロール回路１１１を制御することによって、コマンドコントロール回路１１１から制御回路１１２を制御し、さらに制御回路１１２から出力制御信号をアクティブ状態にして、出力手段１１９をインアクティブ状態に制御する。このインアクティブ状態により、コマンドコントロール回路１１１は制御回路１１２と協働して、フラッシュメモリ１０２からＳＲＡＭ２００へのアクセスを行わないように制御するものである。
【０１１８】
この第３の実施の形態においても前述したように、内部の電源クールダウンや、外部からの書き込み終了判断、および外部からの書き込みコマンドが不要となり、コピー時間を短縮できるものである。
【０１１９】
次に本発明の第４の実施の形態を説明する。
【０１２０】
第４の実施の形態の構成を示した図１０を参照すると、第３実施の形態との相違点は、フラッシュメモリ１０３が、制御回路１１２の制御信号出力端に入力端を接続する出力手段１２５と、その出力手段１２５の出力端に接続される外部接続端子１２６とをさらに備えたことである。その他の構成は第３の実施の形態と同様であるからここでの説明は省略する。
【０１２１】
上述した構成により、フラッシュメモリ１０３は、制御回路１１２からアドレスおよびデータのバスラインへの使用許可のリクエスト信号を出力すると、出力手段１２５および外部接続端子１２６を介してプロセッサ３００に通知する。リクエスト信号を受けたプロセッサ３００は所定のタイミングでアドレスおよびデータのバスラインの使用を許可するアクノリッジ信号を、外部接続端子１２４および入力手段１２３を介してコマンドコントロール回路１１１に返す。なお、ここでの外部接続端子１２４および入力手段１２３は、新たに設けてもよいが第２の実施の形態における外部のプロセッサ３００からコマンドコントロール回路１１１を制御するようにしたものを転用すればよい。
【０１２２】
アクノリッジ信号を受けたコマンドコントロール回路１１１は、制御回路１１２に対しコピー元アドレス情報を出力させるように制御信号を与える。
【０１２３】
制御回路１１２は出力制御信号を出力手段１１９に与えて出力手段１１９をアクティブ状態にし、アドレス発生回路１１８からコピー元アドレス情報をアドレスバス４００に出力させ、ＳＲＡＭ２００にアクセスすることによりコピーデータを読み出す。
【０１２４】
この第４の実施の形態においても前述したように、内部の電源クールダウンや、外部からの書き込み終了判断、および外部からの書き込みコマンドが不要となり、コピー時間を短縮できるものである。
【０１２５】
次に本発明の第５の実施の形態を説明する。
【０１２６】
第５の実施の形態の構成を示した図１１を参照すると、第４実施の形態との相違点は、フラッシュメモリ１０４に、制御回路１１２から与えられる書き込み制御信号を出力するための出力手段１２７および出力端子１２８をさらに設け、書き込み制御信号をＳＲＡＭ２００の他の制御端子に与えるように構成したことである。その他の構成は第１の実施の形態と同様であるからここでの説明は省略する。
【０１２７】
上述した構成により、前述した第４の実施形態における図１０では、フラッシュメモリ１０３からＳＲＡＭ２００へ読み出し制御信号を供給してＳＲＡＭ２００からの読み出しを行ったが、図１１のように新たにＳＲＡＭ２００への書き込み制御信号を設け、また、コピーコマンドもさらに追加し、フラッシュメモリ１０４からＳＲＡＭ２００への書き込みが出来るようにした。
【０１２８】
なお、ＳＲＡＭ２００への書き込み時間は一定であるため、フラッシュメモリ１０４からはアドレスとデータおよび書き込み制御信号を出力していけばよい。
【０１２９】
すなわち、制御回路１１２からアドレスおよびデータのバスラインへの使用許可のリクエスト信号を出力すると、出力手段１２５および外部接続端子１２６を介してプロセッサ３００に通知される。リクエスト信号を受けたプロセッサ３００は所定のタイミングでアドレスおよびデータのバスラインの使用を許可するアクノリッジ信号を、外部接続端子１２４および入力手段１２３を介してコマンドコントロール回路１１１に返す。
【０１３０】
アクノリッジ信号を受けたコマンドコントロール回路１１１は、制御回路１１２に対しフラッシュメモリ１０４からデータＳＲＡＭ２００に書き込ませるための書き込み制御信号を与える。
【０１３１】
制御回路１１２は出力制御信号を出力手段１１９に与えて出力手段１１９をアクティブ状態にし、アドレス発生回路１１８からＳＲＡＭ２００の書き込みアドレス情報をアドレスバス４００に出力させ、ＳＲＡＭ２００にアクセスすることによりＳＲＡＭ２００にコピーデータを書き込む。
【０１３２】
この第５の実施の形態においても前述したように、外部からの書き込みコマンドが不要となり、コピー時間を短縮できるものである。
【０１３３】
次に本発明の第６の実施の形態を説明する。
【０１３４】
第６の実施の形態のフローチャートを示した図１２を参照すると、第１の実施の形態のフローチャートとの相違点は、コピー先アドレス入力の処理Ｓ２３とコピー元アドレス出力の処理Ｓ２９との間に、コピー先の消去処理Ｓ２４〜Ｓ２８を設けたことである。
【０１３５】
すなわち、プロセッサ３００からコピーコマンドを入力する（処理ステップＳ２０）。そのコマンド入力後にコピー元アドレス情報入力、コピー領域（データサイズ）情報入力およびコピー先アドレス情報入力を行う（処理ステップＳ２１〜Ｓ２３）。
【０１３６】
次に、コピー先であるフラッシュメモリ部１２０のデータを読み出して消去状態を確認するとともに、未消去状態であれば所望するコピー領域のデータを全て消去する（処理ステップＳ２４〜Ｓ２８）。
【０１３７】
コピー領域のデータを全て消去した後、コピー先であるフラッシュメモリ１００自身の内蔵するアドレス発生回路１１８から、出力手段１１９，共用アドレス端子１１３を介して、コピー元アドレス情報をコピー元のＳＲＡＭ２００に出力してコピーすべきデータの読み出しを行う（処理ステップＳ２９、Ｓ３０）。
【０１３８】
その読み出したデータをコピー先であるフラッシュメモリ１００自身内部の保持手段、すなわち、コピー元アドレス保持回路１１５、コピー先アドレス保持回路１１６およびコピー領域保持回路１１７で保持する処理と、保持したデータをインクリメントされたコピー先のフラッシュメモリ１２０に書き込み、所定のコピー領域への書き込みが全て終了するまでコピー元アドレス情報のインクリメントを繰り返して書き込む（処理ステップＳ３１〜Ｓ３４）。
【０１３９】
上述した処理により、コピー元のアドレス、コピー領域およびコピー先のアドレスをそれぞれ指定して保持し、書き込みを行うものであるが、一般的に、フラッシュメモリにおいては、書き込みは“１”→“０”は可能であるが、“０”→“１”への書き込みは出来ない。
【０１４０】
したがって、上述の処理ステップＳ２４〜Ｓ２８に示すように、書き込む前に一旦コピー先の消去を行ってからコピーを行うようにした。
【０１４１】
【発明の効果】
上述したように、本発明の不揮発性半導体記憶装置およびそのデータ書き込み制御方法は、コピーコマンドが実行されると、フラッシュメモリ１００は所望のコピー領域情報を記憶しておき、コピーが実行される度ごとに、実行するコピーアドレスと先に記憶したコピー領域情報とを比較し、その実行するコピーアドレスがコピー領域内かコピー領域外かを判断するその判断に基づいて次に必要な情報（データ）を呼び出す。その結果コピー領域外なら書き込み完了と判断する書き込み完了の自己判断機能を有するので、内部の電源クールダウンや、外部からの書き込み終了判断、および外部からの書き込みコマンドが不要となり、コピー時間を短縮できるものである。
【０１４２】
また、領域のコピーを行っている期間、プロセッサはフラッシュメモリとＳＲＡＭにアクセスする必要が無く、他の処理を実行することが出来る。
【０１４３】
さらに、工場等で書き込みサービスを行う場合、ＲＯＭライターが必要であったが、本発明の機能を使うことにより、コピー元のフラッシュメモリを用意すれば、自動で１チップのコピーを作成することが出来る。
【０１４４】
さらにまた、本発明の機能を使用すればＲＯＭライターが必要無くなる。
【０１４５】
また、選別時等、チェックパターンを書き込み、正常に動作したかのチェックをテスタで行っていたが、本発明の機能を使うことにより、自動で１チップのコピーを作成することが出来、選別時間の削減が可能となる。
【図面の簡単な説明】
【図１】本発明における第１の実施の形態を示す構成図である。
【図２】第１の実施の形態を説明するためのタイミングチャートである。
【図３】本発明のデータ書き込み制御方法のフローチャートである。
【図４】本発明のコピー手段を備えない場合のコピー動作を示した図である。本発明における第２の実施形態の図である。
【図５】本発明による書き込み手段を用いた場合のコピー動作を示した図
【図６】ＲＯＭライターによる書き込み例の構成を示した図である。
【図７】テスターによる書き込み例の構成を示した図である。
【図８】第２の実施の形態の構成を示した図である。
【図９】第３の実施の形態の構成を示した図である。
【図１０】第４の実施の形態の構成を示した図である。
【図１１】第５の実施の形態の構成を示した図である。
【図１２】第６の実施の形態のフローチャートである。
【図１３】従来のフラッシュメモリへの書き込みを説明するためのタイミングチャートである。
【図１４】従来のフラッシュメモリの他の構成を示す図である。
【符号の説明】
１００，１２０，７００，８００    フラッシュメモリ
１１１    コマンドコントロール回路
１１２    制御回路
１１３    共用アドレス端子
１１４，１２３    入力手段
１１５    コピー元アドレス保持回路
１１６    コピー先アドレス保持回路
１１７    コピー領域保持回路
１１８    アドレス発生回路
１１９，１２１，１２５    出力手段
１２２，１２４，１２６    外部接続端子
２００    ＳＲＡＭ
３００    プロセッサ
４００    アドレスバス
５００    データバス
６００    コマンド発生装置
９００    テスター
【図１】
0003875139.tif 000002
【図２】
0003875139.tif 000003
【図３】
0003875139.tif 000004
【図４】
0003875139.tif 000005
【図５】
0003875139.tif 000006
【図６】
0003875139.tif 000007
【図７】
0003875139.tif 000008
【図８】
0003875139.tif 000009
【図９】
0003875139.tif 000010
【図１０】
0003875139.tif 000011
【図１１】
0003875139.tif 000012
【図１２】
0003875139.tif 000013
【図１３】
0003875139.tif 000014
【図１４】
0003875139.tif 000015