(57)【特許請求の範囲】
【請求項１】
１対の差動入力信号ラインと、
１対の差動出力信号ラインと、
入力端が前記１対の差動入力信号ラインと電気的に連結され、出力端が前記１対の差動出力信号ラインと電気的に連結され、前記１対の差動入力信号ライン及び第１基準信号ラインと電気的に連結された負荷回路を具備した電流増幅器を備え、
前記第１基準信号ラインを介して印加される所定の第１制御信号に応答して前記電流増幅器の利得を減少させ、
前記所定の第１の制御信号は、コラム選択ディスエーブル信号が活性化された時点から所定の時間後に、ハイレベルに活性化され、コラム選択信号のローレベル区間は活性化し続けた後、非活性化されることを特徴とするセンス増幅器。
【請求項２】
前記負荷回路は、
前記第１制御信号及び所定の第２制御信号に応答し、センスして増幅する期間に、前記負荷回路から前記１対の差動入力信号ラインに提供する負荷のインピーダンスは、前記第２制御信号が印加され前記第１制御信号が印加されない時、前記第２制御信号及び前記第１制御信号が共に印加される時における前記第１レベルより高い準位の第２レベルに増加することを特徴とする請求項１に記載のセンス増幅器。
【請求項３】
１対の差動入力信号ラインと、
１対の差動出力信号ラインと、
入力端が前記１対の差動入力信号ラインと電気的に連結され、出力端が前記１対の差動出力信号ラインと電気的に連結され、前記１対の差動出力信号ライン及び第２基準信号ラインと電気的に連結されたスイッチ部を具備した電流増幅器を備え、
前記第２基準信号ラインを介して印加される所定の第１制御信号に応答して前記電流増幅器の利得を減少させ、
前記所定の第１の制御信号は、コラム選択ディスエーブル信号が活性化された時点から所定の時間後に、ローレベルに非活性化され、コラム選択信号のローレベル区間は非活性化し続けた後、活性化されることを特徴とするセンス増幅器。
【請求項４】
前記スイッチ部は、
前記第１制御信号及びイネーブル信号に応答し、センスして増幅する期間に、前記スイッチ部から前記１対の差動出力信号ラインに提供する負荷のインピーダンスは、前記イネーブル信号が印加され前記第１制御信号が印加されない時、前記イネーブル信号及び前記第１制御信号が共に印加される時における第３レベルより高い準位の第４レベルに増加することを特徴とする請求項３に記載のセンス増幅器。
【請求項５】
１対の差動入力信号ラインと、
１対の差動出力信号ラインと、
入力端が前記１対の差動入力信号ラインと電気的に連結され、出力端が前記１対の差動出力信号ラインと電気的に連結され、前記１対の出力信号ライン及び第３基準信号ラインと電気的に連結された安定化回路を具備した電流増幅器を備え、
前記第３基準信号ラインを介して印加される所定の第１制御信号に応答して前記電流増幅器の利得を減少させ、
前記所定の第１の制御信号は、コラム選択ディスエーブル信号が活性化された時点から所定の時間後に、ローレベルに非活性化され、コラム選択信号のローレベル区間は非活性化し続けた後、活性化されるることを特徴とするセンス増幅器。
【請求項６】
前記安定化回路は、
前記第１制御信号に応答し、センスして増幅する期間に、前記安定化回路から前記１対の差動出力信号ラインに提供する負荷のインピーダンスは、前記第１制御信号が印加されると所定の第５レベルから所定の第６レベルに増加することを特徴とする請求項５に記載のセンス増幅器。
【請求項７】
入力データライン対と、
前記入力データライン対の信号レベル差を感知、増幅して電圧レベルとして出力する電流入力増幅部と、
前記電流入力増幅部から出力される電圧レベルを感知して周辺回路部に伝達可能な程度のレベルに増幅するラッチ増幅部とを備え、
前記電流入力増幅部は、
そのソースが前記入力データライン対の各ラインに連結され、そのゲートとドレーンとが相互クロスカップルされ、それぞれのドレーンが第１及び第２出力ノードに提供される第１及び第２出力トランジスタと、
電源電圧と前記第１及び前記第２出力トランジスタのソースと間に位置して前記電流入力増幅部に流れる電流量を調節する負荷部と、
その一端子が前記第１及び第２出力ノードに各々連結され、他端子が共通ソースノードに接続され、同じ電気的特性を有する第１及び第２ロード抵抗と、
前記共通ソースノードと接地電圧との間に形成され、前記半導体装置が読出モードに進入すれば活性化されるセンスアンプイネーブル信号により制御されるスイッチとを具備し、増幅初期と末期との増幅率が異なることを特徴とする半導体装置のデータ出力用増幅回路。
【請求項８】
前記負荷部は、
そのソースが前記電源電圧に連結され、そのドレーンが前記入力データライン対に各々連結され、第１制御信号によりゲートされる第１PMOSトランジスタグループと、
そのソースが前記電源電圧に連結され、そのドレーンが前記入力データライン対に各々連結され、第２制御信号によりゲートされる第２PMOSトランジスタグループとを含み、
前記第１PMOSトランジスタグループの各トランジスタと前記第２PMOSトランジスタグループの各トランジスタとは並列に連結され、
前記第１制御信号はコラム選択信号をディスエーブルするための信号であるコラム選択ディスエーブル信号の活性化時点で所定時間後に活性化され、前記活性化時点より所定時間後に自動的に非活性化される信号を用い、
前記第２制御信号は半導体装置の読出命令信号であることを特徴とする請求項７に記載の半導体装置のデータ出力用増幅回路。
【請求項９】
前記共通ソースノードの電圧レベルが前記増幅初期と前記増幅末期とにおいて異なることを特徴とする請求項７に記載の半導体装置のデータ出力用増幅回路。
【請求項１０】
前記電流入力増幅部は、前記共通ソースノードと接地電圧との間で前記スイッチに並列に連結され、制御信号によりゲートされるスイッチングトランジスタをさらに備え、
前記負荷部は、そのソースが前記電源電圧に連結され、そのドレーンが前記入力データライン対に各々連結され、命令読出信号の相補信号によりゲートされるPMOSトランジスタを含み、
前記制御信号は、コラム選択信号をディスエーブルするための信号であるコラム選択ディスエーブル信号の活性化時点から所定時間後に活性化され、前記活性化時点から所定時間後に自動的に非活性化される信号を用いることを特徴とする請求項９に記載の半導体装置のデータ出力用増幅回路。
【請求項１１】
前記電流入力増幅部は、前記第１及び第２出力ノードの間に連結され、制御信号により制御される出力電圧安定化回路部をさらに備え、
前記出力電圧安定化回路部の動作時には前記第１及び前記第２出力ノードの電圧レベルの差を所定範囲内に制限することを特徴とする請求項７に記載の半導体装置のデータ出力用増幅回路。
【請求項１２】
前記出力電圧安定化回路は、そのドレーンが前記第１及び前記第２出力ノードの何れか一方のノードに連結され、そのソースが前記第１及び前記第２出力ノードの残り一方のノードに連結され、前記制御信号によりゲートされるMOSトランジスタであり、
前記制御信号は、コラム選択信号をディスエーブルするための信号であるコラム選択ディスエーブル信号の活性化時点から所定時間後に活性化され、前記活性化時点から所定時間後に自動的に非活性化される信号を用いることを特徴とする請求項１１に記載の半導体装置のデータ出力用増幅回路。
【請求項１３】
入力データライン対と、
前記入力データライン対の信号レベル差を感知、増幅して電圧レベルとして出力する電流入力増幅部と、
前記電流入力増幅部から出力される電圧レベルを感知して周辺回路部に伝達可能な程度のレベルに増幅するラッチ増幅部とを備え、
前記電流入力増幅部は前記電流入力増幅部に流れる電流量を調節する負荷部を含み、
前記負荷部は増幅初期と末期との負荷量が異なることを特徴とする半導体装置のデータ出力用増幅回路。
【請求項１４】
前記付加部は、
前記増幅末期の負荷量を前記増幅初期の負荷量と異ならせるために、コラム選択ディスエーブル信号の活性化時点から所定時間後に活性化され、前記活性化時点から所定時間後に自動的に非活性化される信号を用いることを特徴とする請求項１３に記載の半導体装置のデータ出力用増幅回路。
【請求項１５】
入力データライン対と、
前記入力データライン対の信号レベル差を感知、増幅して電圧レベルとして出力する電流入力増幅部と、
前記電流入力増幅部から出力される電圧レベルを感知して周辺回路部に伝達可能な程度のレベルに増幅するラッチ増幅部とを備え、
前記電流入力増幅部は前記電流入力増幅部から出力される電圧レベルを制限するための出力電圧安定化回路部を含むことを特徴とする半導体装置のデータ出力用増幅回路。
【請求項１６】
前記出力電圧安定化回路は、そのドレーンが前記電流入力増幅部の出力ノードのうち何れか１つのノードに連結され、そのソースが前記電流入力増幅部の出力ノードのうち他の１つのノードに連結され、制御信号によりゲートされるMOSトランジスタであり、
前記制御信号は、コラム選択信号をディスエーブルするための信号であるコラム選択ディスエーブル信号の活性化時点から所定時間後に活性化され、前記活性化時点から所定時間後に自動的に非活性化される信号を用いることを特徴とする請求項１５に記載の半導体装置のデータ出力用増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、データを感知、増幅する半導体装置のデータ出力用増幅回路及びこれを備えるセンス増幅器に関する。
【０００２】
【従来の技術】
最近の半導体装置において、高性能及び小型化の要求によって、半導体装置の動作速度はさらに速くなり、コンパクト化の傾向にある。半導体装置が高速化されることによって、半導体装置の内部に貯蔵されている有効なデータの感知及び増幅は半導体装置の主な動作過程として一層考慮されなければならないようになる。
また、大部分の半導体装置は感知方法としてアナログ的な方式を使用するので、半導体装置の高速化による感知方法の最適化がさらに要求される。
【０００３】
【発明が解決しようとする課題】
従来の技術による半導体装置のデータ出力用増幅回路は半導体装置の動作時の増幅率が固定されているが、その一部は動作モードによって、増幅回路の増幅率が変わることもある。しかし、半導体装置の正常動作過程では増幅率が固定されている。したがって、データ出力用増幅回路に入力される入力電圧のレベル及び位相の変化による出力波形の安定度を確保し難い。一般に、半導体装置の高速動作によりデータ出力用増幅回路の周波数帯域は数百MHzの高周波帯域である。したがって、入力電圧及び入力ラインの抵抗と寄生キャパシタンスとによるインピーダンスなどを適切に考慮しなければならない。ところで、これら要素の不整合時においては、出力増幅率の減少または出力波形の発振などが発生することにより、半導体装置における動作速度の低下及び不良データの出力等の問題点が発生する。  また、半導体装置が小型化されることによって、データ出力用増幅回路に入力される入力信号の伝送線間の距離がさらに狭まり、隣接伝送線間での干渉による入力電圧のノイズが誘発される。したがって、データ出力用増幅回路の不良データの出力可能性が高まる問題点がある。
【０００４】
本発明の目的は、出力データの安定度を改善して半導体装置の誤動作を減らす半導体装置のデータ出力用増幅回路及びこれを備えるセンス増幅器を提供することである。
【０００５】
【課題を解決するための手段】
前記技術的課題を解決するための本発明に係るセンス増幅器の一実施例は、１対の差動入力信号ライン、１対の差動出力信号ライン及び電流増幅器を具備する。電流増幅器は、入力端が１対の差動入力信号ラインと電気的に連結され、出力端が１対の差動出力信号ラインに電気的に連結される。入力端及び/または出力端は印加される所定の第１制御信号に応答して電流増幅器の利得を減少させる。
【０００６】
電流増幅器の入力端は、１対の差動入力信号ライン及び第１基準信号ラインと電気的に連結された負荷回路を具備する。負荷回路は、第１制御信号及び所定の第２制御信号に応答する。センスして増幅する間に、負荷回路から１対の差動入力信号ラインに提供する負荷のインピーダンスは、第２制御信号が印加され第１制御信号が印加されない時における所定の第１レベルから第２制御信号及び第１制御信号が共に印加される時における第１レベルより高い準位の第２レベルに増加する。
【０００７】
出力端は、１対の差動出力信号ライン及び第２基準信号ラインと電気的に連結されたイネーブル回路を具備する。イネーブル回路は、第１制御信号及びイネーブル信号に応答する。センスして増幅する間に、イネーブル回路から１対の差動出力信号ラインに提供する負荷のインピーダンスは、イネーブル信号が印加され第１制御信号が印加されない時における所定の第３レベルからイネーブル信号及び第１制御信号が共に印加される時における第３レベルより高い準位の第４レベルに増加する。
【０００８】
出力端は、１対の出力信号ライン及び第３基準信号ラインと電気的に連結された安定化回路を具備する。安定化回路は第１制御信号に応答する。センスして増幅する期間に、安定化回路から１対の差動出力信号ラインに提供する負荷のインピーダンスは、第１制御信号が印加されると所定の第５レベルから所定の第６レベルに増加する。
【０００９】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するために、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照する。
【００１０】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施例を説明することによって、本発明の実施の形態を詳しく説明する。本明細書では、説明の便宜上、各図面を通じて同じ役割を行う信号及び構成要素には同じ符号及び番号を付する。
【００１１】
第１実施例
図１は本発明の第１実施例に係る半導体装置のデータ出力用増幅回路を示す図面である。図１を参照すれば、本発明の第１実施例に係る半導体装置のデータ出力用増幅回路は入力データライン対IN、INB、電流入力増幅部１１０及びラッチ増幅部１２０を具備する。
電流入力増幅部１１０はセンスアンプイネーブル信号SAENに応答し、入力データライン対IN、INBのデータを感知、増幅する。センスアンプイネーブル信号SAENは、半導体装置が読出モードに進入すれば活性化される信号である。
ラッチ増幅部１２０は電流入力増幅部１１０から出力されるデータの電圧レベル差を感知、増幅してラッチする。
【００１２】
図１に基づいて電流入力増幅部１１０とラッチ増幅部１２０とをさらに具体的に説明する。
まず、電流入力増幅部１１０は負荷部１１２、第１及び第２出力トランジスタPA１、PA２、第１及び第２ロード抵抗RA１、RA２及びスイッチSWAを具備する。負荷部１１２は電流入力増幅部１１０に流れる電流IA１、IA２の量を調節する役割をする。すなわち、負荷部１１２の負荷量により電流入力増幅部１１０に流れる電流IA１、IA２の量が変わる。
【００１３】
負荷部１１２は第１ないし第４ロードトランジスタPL１、PL２、PL３、PL４を含む。第１ないし第４ロードトランジスタPL１、PL２、PL３、PL４はPMOSトランジスタによって実現する。第１及び第２ロードトランジスタPL１、PL２のソースは相互共通接続され、電源電圧VCCに連結され、ドレーンは相互共通接続されて相補入力データラインINBに連結される。そして、第３及び第４ロードトランジスタPL３、PL４のソースは相互共通接続されて電源電圧VCCに連結され、ドレーンは相互共通接続されて入力データラインINに連結される。第１及び第４ロードトランジスタPL１、PL４の各ゲートでは第１制御信号XCONが印加され、第２及び第３ロードトランジスタPL２、PL３のゲートでは第２制御信号READBが印加される。
第１及び第４ロードトランジスタPL１、PL４は同じ電気的特性を有し、第２及び第３ロードトランジスタPL２、PL３も等しい電気的特性を有する。
【００１４】
第１及び第２出力トランジスタPA１、PA２はPMOSトランジスタにより実現でき、それぞれは同一な電気的特性を有する。第１及び第２出力トランジスタPA１、PA２のソースは入力データライン対INB、INに各々連結され、そのゲートとドレーンとはクロスカップルされる。そして、それぞれのドレーンは電流入力増幅部１１０の出力ノードNA２、NA１に接続される。
第１及び第２ロード抵抗RA１、RA２は図１に示すように、一端が各々出力ノードNA２、NA１に連結され、他端が共に共通ソースノードNCSに連結される。そして、第１及び第２ロード抵抗RA１、RA２は同一な抵抗値を有する。
スイッチSWAは、センスアンプイネーブル信号SAENによりゲートされるNMOSトランジスタにより実現する。NMOSトランジスタSWAのドレーンは共通ソースノードNCSに接続され、そのソースは接地電圧VSSに連結される。
【００１５】
前述したように構成される電流入力増幅部１１０における増幅率は電流入力増幅部１１０を構成するトランジスタの大きさと第１及び第２ロード抵抗により決定される。電流入力増幅部１１０の増幅率を高めるために、第１及び第２出力トランジスタPA１、PA２を大きくすれば、増幅率は増加するが、出力データCSAO、CSAOBの発振によって不良データが生じる恐れがある。したがって、現実的に第１及び第２出力トランジスタPA１、PA２の大きさは制限される。
したがって、十分な増幅率を保証しつつ出力データCSAO、CSAOBの発振を防止するために、本発明では電流入力増幅部１１０が入力データを感知、増幅する正常データの読出動作過程で増幅初期と増幅末期との増幅率を異ならせる。
【００１６】
第１実施例では、負荷部１１２の負荷量を調節する。すなわち、負荷部１１２のトランジスタのターンオン/ターンオフを調節することによって、究極的に電流入力増幅部１１０の増幅率を調節する。コラム選択信号CSLが“ハイ”レベルに活性化された後、電流入力増幅部１１０が感知、増幅した入力データIN、INBをラッチ増幅部１２０がラッチする増幅初期には、負荷部１１２の第１ないし第４ロードトランジスタPL１、PL２、PL３、PL４を全て使用し、十分な増幅率を保証する。そして、コラム選択信号CSLが“ロー”レベルに非活性化された後の増幅末期には、負荷部１１２の一部のトランジスタ、ここでは第１及び第４ロードトランジスタPL１、PL４をターンオフする。これにより、電流入力増幅部１１０の増幅率を一時的に低めることによって、出力データCSAO、CSAOBの発振可能性を防止する。
【００１７】
前述したように、電流入力増幅部の増幅率を２元化するために、第１及び第４ロードトランジスタPL１、PL４のゲートに入力される第１制御信号XCONと第２及び第３ロードトランジスタPL２、PL３のゲートに入力される第２制御信号READBとが別に提供される。すなわち、第１制御信号XCONにより制御される第１トランジスタグループと第２制御信号READBにより制御される第２トランジスタグループとに分けられる。これにより、負荷部１１２の負荷量が第１及び第２制御信号XCON、READBによって調節される。第１及び第２制御信号XCON、READBによる負荷部１１２の調節及びこれによる電流入力増幅部１１０の増幅率に対する調節過程については、本実施例の動作説明で再び詳しく説明する。
【００１８】
ラッチ増幅部１２０の構成を見ると、ラッチ増幅部１２０は第１ないし第４ロードトランジスタPM１、PM２、MN１、MN２、第１及び第２ドライビングトランジスタND１、ND２及びラッチスイッチSWLを具備する。
第１及び第２ロードトランジスタPM１、PM２はPMOSトランジスタにより実現され、そのソースは電源電圧VCCに連結され、そのドレーンはラッチノードNL１、NL２に連結される。そして、そのゲートとドレーンとはクロスカップルされる。第３及び第４ロードトランジスタMN１、MN２はNMOSトランジスタにより実現される。第３及び第４ロードトランジスタMN１、MN２のそれぞれのドレーンはラッチノードNL１、NL２に連結され、それぞれのソースは第１及び第２ドライビングトランジスタND１、ND２のドレーンに連結される。そして、そのゲートとドレーンとはクロスカップルされる。したがって、第１ロードトランジスタPM１のゲート、第３ロードトランジスタMN１のゲート、第２ロードトランジスタPM２のドレーン及び第４ロードトランジスタMN２のドレーンが単一ノードを形成して第１ラッチノードNL１となる。そして、第２ロードトランジスタPM２のゲート、第４ロードトランジスタMN２のゲート、第１ロードトランジスタPM１のドレーン及び第３ロードトランジスタNM３のドレーンが単一ノードを形成して第２ラッチノードNL２となる。
【００１９】
第１及び第２ドライビングトランジスタND１、ND２のゲートは電流入力増幅部１１０の出力ノードNA１、NA２に連結される。第１及び第２ドライビングトランジスタND１、ND２のドレーンは第２及び第４ロードトランジスタMN１、MN２のソースに各々連結され、そのソースは共通接続されてラッチスイッチSWLに連結される。
ラッチスイッチSWLはラッチ増幅部駆動信号LATCHによりゲートされるNMOSトランジスタにより実現される。ここで、NMOSトランジスタSWLのドレーンは前記第１及び第２ドライビングトランジスタND１、ND２のソースに共通接続され、そのソースは接地電圧VSSに連結される。ラッチスイッチSWLはラッチ増幅部１２０の動作を制御する。すなわち、ラッチ増幅部駆動信号LATCHが“ハイ”レベルに活性化されると、ラッチ増幅部１２０はイネーブルされ、“ロー”レベルに非活性化されるとディスエーブルされる。
【００２０】
図１及び図２に基づき、第１実施例に係る半導体装置のデータ出力用増幅回路の動作を詳しく説明する。図２は図１に示された半導体装置のデータ出力用増幅回路の主要信号の波形を示す信号波形図である。
半導体装置の読出命令信号の活性化と共に、センスアンプイネーブル信号SAENが“ハイ”レベルに活性化される。センスアンプイネーブル信号SAENが活性化されることによって、スイッチSWAがターンオンされる。そして、第２制御信号の相補読出命令信号READBに応答し、第２及び第３ロードトランジスタPL２、PL３がターンオンされる。この際、第１及び第４ロードトランジスタPL１、PL４も第１制御信号XCONによってターンオンされる。したがって、電源電圧VCCと接地VSSとの間に電流経路が形成される。
【００２１】
第２制御信号の相補読出命令信号READBは読出命令信号が“ハイ”レベルに活性化されると、“ロー”レベルになる読出命令信号の相補信号である。したがって、電流入力増幅部１１０が入力データIN、INBを感知、増幅する間では相補読出命令信号READBは“ロー”レベルであり、よって、第２及び第３ロードトランジスタPL２、PL３は電流入力増幅部１１０の増幅動作時、常にターンオン状態となる。本実施例では、第２制御信号が読出命令信号の相補信号READBであるが、読出命令信号が直ちに用いられることもある。
【００２２】
第１制御信号XCONは相補読出命令信号READBと増幅制御信号IOSEQの論理和ORである。増幅制御信号IOSEQはコラム選択信号CSLのディスエーブルを決定するコラム選択ディスエーブル信号CSLDが活性化された時点から所定の時間TD後に‘ハイ'レベルに活性化され、所定の時間TPの間活性化された後、自動的に‘ロー'レベルに非活性化されることを特徴とする。増幅制御信号IOSEQは‘ハイ'レベルに活性化された後、コラム選択信号CSLの‘ロー'レベル区間(区間a)では活性化し続けられることが望ましい。そして、増幅制御信号IOSEQは次のラッチ増幅部駆動信号LATCHの活性化時点(区間bの終わり時点)前に所定のマージンをおいて非活性化されることが望ましい。第１及び第４ロードトランジスタPL１、PL４は第１制御信号XCONが‘ハイ'レベルの間ではターンオフされる。
【００２３】
コラム選択信号CSLはビットライン増幅部１３０で増幅されたビットライン対BL、BLBのデータを入力データライン対IN、INBに出力するための信号である。コラム選択信号CSLの活性化により、入力データライ対IN、INBにビットライン増幅部の出力データが載せられることになる。例えば、入力データラインINと相補入力データラインINBに各々“ハイ”及び“ロー”レベルのデータが載せられたなら、電流入力増幅部１１０の電流経路が形成されることによって第１出力トランジスタPA１の抵抗値は増加し、第２出力トランジスタPA２の抵抗値は減少する。これにより、第１出力トランジスタPA１を通じて流れる第１電流IA１と第２出力トランジスタPA２を通じて流れる第２電流IA２との間に差が発生する。
第１及び第２ロード抵抗RA１、RA２は同じ電気的特性を有するので、第１及び第２ロード抵抗RA１、RA２の両端には第１及び第２電流値の差が反映された電圧値の差が発生する。第２電流IA２が第１電流IA１より増加するので、第２ロード抵抗RA２の両端電圧の第１出力ノードNA１の電圧レベルが第１ロード抵抗RA１の両端電圧の第２出力ノードNA２の電圧レベルに比べて若干増加する。すなわち、入力データIN、INBが感知、増幅され、出力ノードNA１、NA２に載せられる。
【００２４】
そうすると、出力ノードNA１、NA２に載せられたデータCSAO、CSAOBをラッチするために、ラッチ増幅部駆動信号LATCHが活性化される。ラッチ増幅部駆動信号LATCHが“ハイ”レベルに活性化されるとラッチ増幅部１２０がイネーブルされる。出力データCSAOの電圧レベルが相補出力データCSAOBの電圧レベルより高いので、第１ドライビングトランジスタND１がターンオンされて第１ドライビングトランジスタND１のドレーンの電圧レベルが低くなる。これにより、第３ロードトランジスタMN１がターンオンされ、第３ロードトランジスタMN１のドレーン、すなわち第２ラッチノードNL２の電圧レベルが低くなる。第２ラッチノードNL２の電圧レベルが低くなることによって第２ロードトランジスタPM２はさらにターンオンされ、第４ロードトランジスタMN２は第２ロードトランジスタPM２に比べて相対的に少なくターンオンされ、第１ラッチノードNL１の電圧レベルは高まる。このような感知、増幅動作により、究極的に第１ラッチノードNL１の電圧は電源電圧VCCレベルに増幅され、第２ラッチノードNL２の電圧は接地電圧VSSレベルに増幅される。ラッチノードNL１、NL２に載せられたデータLSAO、LSAOBが究極的にデータ出力用増幅回路の出力データとして出力され、周辺回路に伝えられる。
【００２５】
図２を再び参照すれば、前述したようなデータ出力用増幅回路の動作を通じて入力データが増幅されて出力される例が示されている。
図２では、第１、第２入力データINは‘/D'であり、第３入力データINは‘D'である場合である。ここで、説明の便宜上、‘D'は‘ハイ'レベルデータを意味し、‘/D'は‘ロー'レベルデータを意味するものと仮定する。コラム選択信号CSLが活性化される度に、入力データライン対IN、INBにデータが載せられる。電流入力増幅部１１０の増幅初期、すなわち増幅制御信号IOSEQが活性化されるまでは、増幅率が大きいので入力データINが十分に増幅され、電流入力増幅部１１０の出力信号CSAOとして出力される。そうして、増幅制御信号IOSEQが活性化されると、電流入力増幅部１１０の増幅率が減少するので、電流入力増幅部１１０の出力信号CSAOの発振は生じない。増幅末期の発振は連続的に出力される次のデータにエラーを発生させる。したがって、本実施例のように、増幅末期の増幅率を抑制することによって不良データの発生可能性が大きく減少する。図２のラッチ増幅部１２０の出力データLSAOを見ると、入力データINと同一な出力信号、‘/D'、‘/D'、‘D'が連続的にラッチされることがわかる。
【００２６】
このような本発明の効果は次の比較例を通じてさらに明白になる。
比較例
図３は図１に示された第１実施例に対応する比較例を説明するための図面であって、電流入力増幅部３１０の増幅率が固定されている半導体装置のデータ出力用増幅回路を示す。図３のデータ出力用増幅回路は入力データライン対IN、INB、電流入力増幅部３１０及びラッチ増幅部３２０を具備する。入力データライン対IN、INBとラッチ増幅部３２０の構成は、図１に示した入力データライン対IN、INB及びラッチ増幅部１２０と同一な構成を有する。
電流入力増幅部３１０は負荷部３１２を除いては図１に示した電流入力増幅部１１０と同様に、第１及び第２出力増幅部PA１、PA２、第１及び第２ロード抵抗RA１、RA２及びスイッチSWAを具備する。ここで、負荷部３１２は第１及び第２ロードトランジスタPL１、PL２を含む。第１及び第２ロードトランジスタPL１、PL２はPMOSトランジスタによって実現される。第１及び第２ロードトランジスタPL１、PL２のソースは相互共通接続され、電源電圧VCCに連結され、そのドレーンは各々入力データライン対INB、INに連結される。第１及び第２ロードトランジスタPL１、PL２の各ゲートには相補読出命令信号READBが印加される。
【００２７】
図３のデータ出力用増幅回路の動作は、図４を共に参照しつつ説明する。図４は図３に示された半導体装置のデータ出力用増幅回路の主要信号の波形を示す信号波形図である。
半導体装置の読出命令信号の活性化と共に、センスアンプイネーブル信号SAENが“ハイ”レベルに活性化される。センスアンプイネーブル信号SAENが活性化されることによって、スイッチSWAがターンオンされる。そして、相補読出命令信号READBに応答し、第１及び第２ロードトランジスタPL１、PL２がターンオンされる。したがって、第１及び第２ロードトランジスタPL１、PL２は電流入力増幅部３１０の増幅動作過程で常にターンオンされており、増幅率も固定的である。したがって、コラム選択信号CSLがディスエーブルされる増幅末期で、電流入力増幅部３１０の出力データCSAO、CSAOBが発振する可能性がある。特に、連続する入力データINが同一レベルである場合に出力データCSAOの発振が生じると、不良データが生じる恐れがある。
【００２８】
図４をさらに参照すれば、図２と同様に、第１、第２入力データINは‘/D'で、第３入力データINは‘D'である。ところが、出力データLSAOを見ると、最初の入力データを増幅する増幅末期から発振が生じ、不良データが発生することがわかる。したがって、第１実施例の場合は、比較例に比べて、データ出力用増幅回路の電流入力増幅部３１０の発振可能性が減る。したがって、データ出力用増幅回路の出力データのエラー可能性が減少される。
【００２９】
本発明のデータ出力用増幅回路は他の多様な形で実現できる。次いで、本発明の他の実施例を説明する。
他の実施例
図５は本発明の第２実施例に係る半導体装置のデータ出力用増幅回路を示す図面である。これを参照すれば、本発明の第２実施例に係る半導体装置のデータ出力用増幅回路は入力データライン対IN、INB、電流入力増幅部５１０及びラッチ増幅部５２０を具備する。
各構成要素の役割及び機能は第１実施例と同一なので、その詳細な説明は省略する。そして、入力データライン対IN、INBとラッチ増幅部５２０の構成は第１実施例の入力データライン対IN、INB及びラッチ増幅部１２０と同一なので、その詳細な説明は省略する。
【００３０】
電流入力増幅部５１０の構成を見ると、電流入力増幅部５１０は負荷部５１２、第１及び第２出力増幅部PA１、PA２、第１及び第２ロード抵抗RA１、RA２及びスイッチ部SWAを具備する。
負荷部５１２は第１及び第２ロードトランジスタPL１、PL２を含む。第１ないし第２ロードトランジスタPL１、PL２はPMOSトランジスタにより実現する。第１及び第２ロードトランジスタPL１、PL２のソースは相互共通接続され、電源電圧VCCに連結され、そのドレーンは各々入力データライン対INB、INに連結される。第１及び第２ロードトランジスタPL１、PL２の各ゲートには相補読出命令信号READBが印加される。
第１及び第２ロードトランジスタPL１、PL２は等しい電気的特性を有する。
第１及び第２出力トランジスタPA１、PA２はPMOSトランジスタにより実現でき、各々は同じ電気的特性を有する。第１及び第２出力トランジスタPA１、PA２のソースは入力データライン対INB、INに各々連結され、そのゲートとドレーンとはクロスカップルされる。そして、それぞれのドレーンは電流入力増幅部５１０の出力ノードNA２、NA１に接続される。
【００３１】
第１及び第２ロード抵抗RA１、RA２は図５に示すように、一端が各々出力ノードNA２、NA１に連結され、他端が各々共通ソースノードNCSに連結される。そして、第１及び第２ロード抵抗RA１、RA２は各々同一な抵抗値を有する。
スイッチ部SWAは、そのドレーンが共通ソースノードNCSに共通接続され、そのソースが接地電圧VSSに共通連結されるNMOSトランジスタの第１及び第２スイッチングトランジスタNW１、NW２により実現される。第１スイッチングトランジスタNW１はセンスアンプイネーブル信号SAENによりゲートされる。第２スイッチングトランジスタNW２は制御信号XCONによりゲートされる。ここで、制御信号XCONは相補読出命令信号READBと増幅制御信号IOSEQとの否定論理和NORの信号である。増幅制御信号IOSEQは第１実施例における増幅制御信号IOSEQと同様に、コラム選択信号CSLのディスエーブルを決定するコラム選択ディスエーブル信号CSLDが活性化された時点で所定の時間後に‘ハイ'レベルに活性化され、所定時間だけ活性化された後、自動的に‘ロー'レベルに非活性化されることを特徴とする。したがって、第２スイッチングトランジスタNW２は相補読出命令信号READBと増幅制御信号IOSEQとが共に‘ロー'レベルである増幅初期ではターンオンされ、増幅制御信号IOSEQが‘ハイ'レベルとなる増幅末期ではターンオフされる。
【００３２】
したがって、増幅初期と増幅末期とにおける共通ソースノードNCSの電圧が変わる。したがって、電流入力増幅部５１０の増幅初期では、第１及び第２スイッチングトランジスタNW１、NW２が共にターンオンされ、電流入力増幅部５１０の増幅率が大きい。そして、電流入力増幅部５１０の増幅末期では、第２スイッチングトランジスタNW２がターンオフされ、第１スイッチングトランジスタNW１のみがターンオン状態なので、増幅初期に比べて、電流入力増幅部５１０の増幅率が減少する。したがって、本実施例でも、第１実施例のように、電流入力増幅部５１０の増幅率が二元化されて、出力されるデータの発振可能性を大幅に減らせる。
【００３３】
図６は本発明の第３実施例に係る半導体装置のデータ出力用増幅回路を示す図面である。これを参照すれば、本発明の第３実施例に係る半導体装置のデータ出力用増幅回路は入力データライン対IN、INB、電流入力増幅部６１０及びラッチ増幅部６２０を具備する。
各構成要素の役割及び機能は第１実施例と同一なので、その詳細な説明は省略する。そして、入力データライン対IN、INBとラッチ増幅部６２０との構成は第１実施例の入力データライン対IN、INB及びラッチ増幅部１２０と同一なので、その詳細な説明は省略する。
【００３４】
電流入力増幅部６１０の構成を見ると、電流入力増幅部６１０は負荷部６１２、第１及び第２出力増幅部PA１、PA２、第１及び第２ロード抵抗RA１、RA２、出力電圧安定化回路部６１４及びスイッチSWAを具備する。これは、出力電圧安定化回路６１２を除いては図３の比較例の電流入力増幅部３１０の構成と同一である。
出力電圧安定化回路部６１２は、そのドレーンとソースとが各々出力ノードNA１、NA２に接続されるNMOSトランジスタNMにより実現する。出力電圧安定化回路部６１２のNMOSトランジスタNMのゲートには制御信号XCONが印加される。ここで、制御信号XCONは第２実施例の制御信号XCONのように相補読出命令信号READBと増幅制御信号IOSEQとの否定論理和NORの信号である。出力電圧安定化回路部６１２のNMOSトランジスタNMは相補読出命令信号READBと増幅制御信号IOSEQとが共に‘ロー'レベルである増幅初期にはターンオンされ、増幅制御信号IOSEQが'ハイ'レベルに活性されるとターンオフされる。
したがって、電流入力増幅部６１０の増幅初期では、出力電圧安定化回路部６１２のNMOSトランジスタNMがターンオンされ、出力ノードNA１、NA２の間の電圧差が制限される。したがって、出力ノードNA１、NA２の電圧レベルの過度な増幅が防止され、安定した増幅動作がなされる。
【００３５】
図７は第１ないし第３実施例において使われる増幅制御信号を生じる発生部の一例を示す図面である。これを参照すれば、増幅制御信号発生部７０はコラム選択ディスエーブル信号CSLDを受信する。増幅制御信号発生部７０は第１ないし第６インバータIV１ないしIV６、抵抗素子R１、R２、MOSトランジスタMN、MP及び否定論理積ゲートNDを具備する。
【００３６】
コラム選択ディスエーブル信号CSLDは第１及び第２インバータIV１、IV２を経てから分岐される。分岐された１つの信号DSは直接否定論理積ゲートNDに入力される。そして、分岐された他の１つの信号はパルス幅決定部７１０に入力される。パルス幅決定部７１０は増幅制御信号IOSEQのパルス幅、すなわち活性時間を決定する回路であって、第３ないし第５インバータIV３、IV４、IV５、抵抗R１、R２及びMOSトランジスタMN、MPを含む。MOSトランジスタMN、MPは各々キャパシタの役割をする。したがって、パルス幅決定部７１０は入力される信号を所定の時間だけ遅延し、反転して出力することになる。パルス幅決定部７１０の出力信号DELは否定論理積ゲートNDに入力される。したがって、増幅制御信号IOSEQはコラム選択ディスエーブル信号CSLDに比べてやや遅延されて活性化され、パルス幅決定部７１０における遅延時間だけのパルス幅、すなわち活性時間を有する。したがって、パルス幅決定部７１０における抵抗R１、R２及びMOSトランジスタMP、MNによるキャパシタンス値を調節することによって、増幅制御信号IOSEQの活性時間を調節できる。
【００３７】
本発明は図面に示された実施例に基づいて説明したが、これは例示的なものに過ぎず、当業者ならこれより多様な変形及び均等な他実施例が可能なことが理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【００３８】
【発明の効果】
前述したように本発明によれば、半導体装置のデータ出力用増幅回路の発振可能性が大幅に減少される。したがって、出力データの安定度が改善されて半導体装置の誤動作が防止できる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体装置のデータ出力用増幅回路を示す図面。
【図２】図１に示された半導体装置のデータ出力用増幅回路の主要信号の波形を示す信号波形図。
【図３】図１に示された実施例に対応する比較例を説明するための図面。
【図４】図３に示された半導体装置のデータ出力用増幅回路の主要信号の波形を示す信号波形図。
【図５】本発明の第２実施例に係る半導体装置のデータ出力用増幅回路を示す図面。
【図６】本発明の第３実施例に係る半導体装置のデータ出力用増幅回路を示す図面。
【図７】第１ないし第３実施例において使われる増幅制御信号の発生部を示す図面。
【符号の説明】
１１０    電流入力増幅部
１１２    負荷部
１２０    ラッチ増幅部
IN、INB    入力データライン対
PA１、PA２    第１及び第２出力トランジスタ
RA１、RA２    第１及び第２ロード抵抗
SWA    スイッチ
【図１】
0003979802.tif 000002
【図２】
0003979802.tif 000003
【図３】
0003979802.tif 000004
【図４】
0003979802.tif 000005
【図５】
0003979802.tif 000006
【図６】
0003979802.tif 000007
【図７】
0003979802.tif 000008