(57)【特許請求の範囲】
【請求項１】
入力信号をゲートで受け、該入力信号に応じた入力電流を出力する第１電流出力トランジスタと、
前記入力電流を受け、該入力電流と第１ノードに供給する出力電流との和を一定にする電流伝達回路と、
前記入力信号をゲートで受け、ソースが前記第１ノードに接続された第２電流出力トランジスタと、
前記第２電流出力トランジスタのドレインに定電流を供給する定電流源と、
前記入力信号をゲートで直接受ける第１トランジスタ、および前記第１ノードをゲートに接続した第２トランジスタで構成されたプッシュプル回路とを備え、
前記電流伝達回路は、
前記入力電流がドレインおよびゲートに供給される第１入力トランジスタと、ドレインが第２ノードに接続され、前記入力電流と同じ値の第１出力電流が流れる第１出力トランジスタとで構成された第１カレントミラー回路と、
ドレインおよびゲートが前記第２ノードに接続され、第２入力電流が流れる第２入力トランジスタと、ドレインが前記第１ノードに接続され、前記第２入力電流と同じ値の前記出力電流を前記第１ノードに供給する第２出力トランジスタとで構成された第２カレントミラー回路と、
前記第２ノードに定電流を供給する定電流源とを備え、
前記第１電流出力トランジスタの伝達コンダクタンスと、前記第１入力トランジスタの伝達コンダクタンスは、互いに等しく設定され、
前記第１出力電流と前記第２入力電流の和は、前記第２ノードに供給される前記定電流に等しいことを特徴とするプッシュプル増幅回路。
【請求項２】
請求項１記載のプッシュプル増幅回路において、
前記第１電流出力トランジスタの出力と前記電流伝達回路の入力との間に配置され、ゲートが定電圧源に接続された負荷トランジスタを備えていることを特徴とするプッシュプル増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、CMOSプロセスを使用して形成されたIC等に搭載されるプッシュプル増幅回路に関する。
【０００２】
【従来の技術】
図２は、従来の単一入力単一出力のプッシュプル増幅回路を示している。この回路は、オペアンプの出力段として使用できる。その場合、ｎチャネルトランジスタを入力とする差動増幅回路の出力を、プッシュプル増幅回路の入力とすることが望ましい。
プッシュプル増幅回路は、ｐチャネルＭＯＳＦＥＴ２１、２５（以下、単にpMOS２１、２５と称する）、ｎチャネルＭＯＳＦＥＴ２２、２３、２４、２６（以下、単にnMOS２２、２３、２４、２６と称する）、定電流源２７、位相補償用の容量２８、入力信号Vinを受ける入力端子IN、および出力信号を出力する出力端子OUTを有している。入力信号Vinは、pMOS２１、２５、およびnMOS２３に直接供給されている。pMOS２５およびnMOS２６によりプッシュプル回路（出力段）が構成されている。
【０００３】
pMOS２１は、ゲート電極、ソース電極、およびドレイン電極を、それぞれ入力端子IN、電源線VDD、ノードND21に接続している。以下、ゲート電極、ソース電極、およびドレイン電極を、単にゲート、ソース、ドレインと称する。nMOS２２は、ゲートおよびドレインをノードND21に接続し、ソースを接地線VSSに接続している。nMOS２３は、ゲート、ソース、およびドレインを、それぞれ入力端子IN、ノードND22、およびノードND23に接続している。nMOS２４は、ゲート、ソース、およびドレインを、それぞれノードND21、接地線VSS、およびノードND22に接続している。pMOS２５は、ゲート、ソース、およびドレインを、それぞれ入力端子IN、電源線VDD、および出力端子OUTに接続している。nMOS２６は、ゲート、ソース、およびドレインを、それぞれノードND22、接地線VSS、および出力端子OUTに接続している。電流源２７は、ノードND23に定電流I27を供給する。容量２８は、入力端子INと出力端子OUTとの間に挿入されている。
【０００４】
図２に示したプッシュプル増幅回路の出力段では、pMOS２５のゲートは、入力信号Vinを直接受けている。このため、入力信号Vinに対するpMOS２５のゲート電圧の電圧利得は、"１"である。これに対し、nMOS２６のゲートは、pMOS２１、nMOS２３とカレントミラー回路（nMOS２２、２４）を介して入力信号Vinを受けている。このため、入力信号Vinに対するnMOS２６のゲート電圧の電圧利得は、pMOS２５のゲート電圧の電圧利得と同じにははならない。
【０００５】
以下、入力信号Vinに対するnMOS２６のゲート電圧の電圧利得dVn/dVinを求める。ここで、pMOS２１の伝達コンダクタンスおよびドレイン・ソース間抵抗をgm21、Rds21、nMOS２２の伝達コンダクタンスおよびドレイン・ソース間抵抗をgm22、Rds22、nMOS２３の伝達コンダクタンスおよびドレイン・ソース間抵抗をgm23、Rds23、nMOS２４の伝達コンダクタンスおよびドレイン・ソース間抵抗をgm24、Rds24とする。また、nMOS２３のドレイン・接地間電圧（ノードND22の電圧）をV23、nMOS２４のゲート・ソース間電圧をVx、nMOS２６のゲート・ソース間電圧をVn、定電流源２７の内部抵抗をRds27とする。
【０００６】
まず、上記パラメータより、式（１）〜式（３）が成立する。
【数１】
0004015405.tif 000002
【数２】
0004015405.tif 000003
【数３】
0004015405.tif 000004
式（１）〜式（３）より、入力信号Vinに対するnMOS２６のゲート電圧Vnの電圧利得dVn/dVinは、式（４）で示される。
【０００７】
【数４】
0004015405.tif 000005
一般にgm・Rds＞＞１であることにより、式（４）を近似すると次式（５）が求められる。
【数５】
0004015405.tif 000006
さらに、カレントミラー回路を構成するnMOS２２のgm22とnMOS２４のgm24とが等しいとき、電圧利得dVn/dVinは、次式（６）となる。
【０００８】
【数６】
0004015405.tif 000007
【０００９】
【発明が解決しようとする課題】
ところで、出力段のnMOS２６のゲート電圧Vnは、nMOS２６の閾値電圧より少し高い程度の値になる場合がある。その場合、入力信号Vinとの電圧差Vin-Vn、すなわちnMOS２３のゲート・ソース間電圧を大きく取り得るようにする必要がある。つまり、nMOS２３のゲート長を長くするなどして、nMOS２３の閾値電圧を高く設定したり、nMOS２３の利得係数βを小さくしなければならない。その結果、gm23は小さくなる。式（６）で示したように、gm23が小さくなると、電圧利得dVn/dVinは、大きくなる。
【００１０】
したがって、図２に示したプッシュプル増幅回路では、出力段におけるpMOS２５までの利得（＝１）と、nMOS２６までの利得（式（６）に示した2・(gm21/gm23)+1）との差は、大きくなってしまう。この結果、pMOS２５が主に動作する出力端子OUTへの電流出力時と、nMOS２６が主に動作する出力端子OUTからの電流入力時とで、利得が変わるため、安定して動作するプッシュプル増幅回路を設計することが困難となってしまう。
【００１１】
また、ｎチャネルトランジスタ側の経路の利得が大きくなることで、例えば、プッシュプル増幅回路を出力段に使用するオペアンプ全体の利得が大きくなってしまう。この結果、位相補償用の容量２８の容量値が大きくなるという問題があった。一般のCMOSプロセスでは、ゲート絶縁膜を利用して容量を形成する。このため、容量値の増加は、プッシュプル増幅回路およびプッシュプル増幅回路を出力段に使用するオペアンプのレイアウト面積を増加させてしまう。
【００１２】
本発明の目的は、入力信号に対する出力段のプッシュプルトランジスタ間の利得差を小さくし、安定して動作するプッシュプル増幅回路を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１のプッシュプル増幅回路では、第１電流出力トランジスタは、入力信号をゲートで受け、入力信号に応じた入力電流を出力する。電流伝達回路は、入力電流を受け、この入力電流と第１ノードに供給する出力電流との和を一定にする。プッシュプル回路は、入力信号をゲートで直接受ける第１トランジスタと、第１ノードをゲートに接続した第２トランジスタとを有している。プッシュプル回路は入力信号に応答して、第１および第２トランジスタを交互に動作させることで出力信号を出力する。
【００１４】
このプッシュプル増幅回路では、入力信号を受ける第１電流出力トランジスタの電圧利得は、"１"以下になる。このため、入力信号に対する第２トランジスタのゲート電圧の利得を小さくできる。第１トランジスタと第２トランジスタとの電圧利得の差を小さくできるため、安定して動作するプッシュプル増幅回路を容易に設計できる。
【００１５】
また、プッシュプル増幅回路をオペアンプの出力段に使用した場合、差動増幅回路の出力をこの出力段に伝える回路の利得を小さくできる。このため、入力端子と出力端子との間に挿入される位相補償用の容量の容量値を小さくできる。この結果、プッシュプル増幅回路およびオペアンプのレイアウト面積（チップ面積）を削減でき、製造コストを削減できる。さらに、高域での利得が上がるため、広帯域で増幅が可能になる。
【００１６】
さらに、電流伝達回路は、第１カレントミラー回路と、第２カレントミラー回路と、第２ノードに定電流を供給する定電流源とを有している。第１カレントミラー回路は、入力電流がドレインおよびゲートに供給される第１入力トランジスタと、ドレインが第２ノードに接続され、入力電流と同じ値の第１出力電流を発生する第１出力トランジスタとで構成されている。第２カレントミラー回路は、ドレインおよびゲートが第２ノードに接続され、第２入力電流を発生する第２入力トランジスタと、ドレインが第１ノードに接続され、第２入力電流と同じ値の出力電流を第１ノードに供給する第２出力トランジスタとで構成されている。
【００１７】
第１カレントミラー回路において、第１入力トランジスタを流れるドレイン電流（入力電流）と、第１出力トランジスタを流れるドレイン電流（第１出力電流）とは同じ値になる。第２カレントミラー回路において、第２入力トランジスタを流れるドレイン電流（第２入力電流）と、第２出力トランジスタを流れるドレイン電流（第２出力電流）とは同じ値になる。
【００１８】
第１カレントミラー回路の第１出力トランジスタのドレインおよび第２カレントミラー回路の第２入力トランジスタのドレインは、ともに第２ノードに接続されている。このため、第１出力トランジスタを流れる第１出力電流と第２入力トランジスタを流れる第２入力電流の和は、定電流源により一定に保たれる。したがって、第１出力電流（＝入力電流）の増加に伴い、第２入力電流（＝第１ノードに供給される第２出力電流）は減少する。反対に、第１出力電流（＝入力電流）の減少に伴い、第２入力電流（＝第２出力電流）は増加する。このように、２つのカレントミラー回路を並列に接続するだけで、入力電流と出力電流の和が一定になる電流伝達回路を容易に構成できる。
【００１９】
請求項２のプッシュプル増幅回路では、ゲートが定電圧源に接続された負荷トランジスタが、第１電流出力トランジスタの出力と電流伝達回路の入力との間に配置されている。負荷トランジスタのゲートに定電圧源を直接接続することで、負荷トランジスタのゲート・ソース間電圧は一定になる。このため、常に飽和領域で動作する負荷トランジスタにより、第１電流出力トランジスタに供給される電源電圧が変動した場合にも、その変動が第１カレントミラー回路に影響することを防止できる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明のプッシュプル増幅回路の一実施形態を示している。プッシュプル増幅回路は、ｎチャネルＭＯＳＦＥＴ１、２、３、４、６、９、１１、１２（以下、単にnMOS１、２、３、４、６、９、１１、１２と称する）、ｐチャネルＭＯＳＦＥＴ５（以下、単にpMOS５と称する）、定電流源７、１０、位相補償用の容量８、定電圧源１３、入力信号Vinを受ける入力端子IN、および出力信号を出力する出力端子OUTを有している。入力信号Vinは、pMOS５およびnMOS３に直接供給されている。
【００２１】
この実施形態では、nMOS１により電流出力回路１４が構成されている。nMOS９（負荷トランジスタ）および定電圧源１３により負荷回路１５が構成されている。nMOS２、１１、１２、４および定電流源１０により電流伝達回路１６が構成されている。電流伝達回路１６は、nMOS２（第１入力トランジスタ）およびnMOS１１（第１出力トランジスタ）で構成される第１カレントミラー回路１６ａと、nMOS１２（第２入力トランジスタ）およびnMOS４（第２出力トランジスタ）で構成される第２カレントミラー回路１６ｂとを有している。また、pMOS５（第１トランジスタ）およびnMOS６（第２トランジスタ）によりプッシュプル回路１７（出力段）が構成されている。
【００２２】
nMOS１は、ゲート電極、ソース電極、およびドレイン電極を、それぞれ入力端子IN、ノードND1、電源線VDDに接続している。以下、ゲート電極、ソース電極、およびドレイン電極を、単にゲート、ソース、ドレインと称する。nMOS９は、ゲート、ソース、およびドレインを、それぞれ定電圧源１３、ノードND2、およびノードND1に接続している。nMOS２は、ゲートおよびドレインを、ノードND2に接続し、ソースを接地線VSSに接続している。nMOS１１は、ゲート、ソース、およびドレインを、それぞれノードND2、接地線VSS、およびノードND3に接続している。nMOS１２は、ゲートおよびドレインを、ノードND3に接続し、ソースを接地線VSSに接続している。
【００２３】
nMOS４は、ゲート、ソース、およびドレインを、それぞれノードND3、接地線VSS、およびノードND4に接続している。nMOS３は、ゲート、ソース、およびドレインを、それぞれ入力端子IN、ノードND4、およびノードND5に接続している。pMOS５は、ゲート、ソース、およびドレインを、それぞれ入力端子IN、電源線VDD、および出力端子OUTに接続している。nMOS６は、ゲート、ソース、およびドレインを、それぞれノードND4、接地線VSS、および出力端子OUTに接続している。
【００２４】
定電流源１０は、ノードND3に定電流I10を供給する。定電流源７は、ノードND5に定電流I7を供給する。容量８は、入力端子INと出力端子OUTとの間に挿入されている。
上述したプッシュプル増幅回路は、以下のように動作する。
まず、入力電圧Vinが増加すると、pMOS５のゲート・ソース間電圧Vgs5が小さくなり、pMOS５を流れる電流Id5は、減少する。nMOS１のゲート・ソース間電圧が大きくなるため、nMOS１を流れる電流Id1（入力電流）は増加する。第１カレントミラー回路１６ａのnMOS２には、入力電流Id1と同じ電流Id2が流れ、nMOS１１には、電流Id2と同じ電流Id11（第１出力電流）が流れる。すなわち、nMOS１１を流れる電流Id11も増加する。
【００２５】
ここで、nMOS９のゲートには、定電圧が供給されているため、ゲート・ソース間電圧は一定になり、nMOS９は、常に飽和領域で動作する。nMOS９により、電源電圧VDDの変動が第１カレントミラー回路１６ａに影響することを防止できる。
第１カレントミラー回路１６ａのnMOS１１のドレインおよび第２カレントミラー回路１６ｂのnMOS１２のドレインは、ともにノードND3（第２ノード）に接続されている。このため、nMOS１１を流れる電流Id11とnMOS１２を流れるId12（第２入力電流）の和は、定電流源１０により一定（=I10）に保たれる。したがって、電流Id11の増加に伴い、電流Id12は減少する。電流Id12の減少に伴い、第２カレントミラー回路１６ｂのnMOS４を流れる電流Id4（第２出力電流）も減少する。このように、２つのカレントミラー回路１６ａ、１６ｂを並列に接続することで、入力電流（Id1、Id2）と出力電流（Id4）の和が一定になる電流伝達回路１６を容易に構成できる。
【００２６】
入力電圧Vinが増加すると、nMOS３のゲート・ソース間電圧が大きくなるため、nMOS３を流れる電流Id3は増加する。電流Id4の減少と電流Id3の増加により、ノードND4（第１ノード）の電圧、すなわち、nMOS６のゲート・ソース間電圧Vgs6（=Vn）が大きくなる。そして、プッシュプル増幅回路の出力段であるnMOS６を流れる電流Id6が増加する。
【００２７】
入力電圧Vinが減少した場合、各トランジスタは、上述と反対の動作をする。その結果、pMOS５を流れる電流Id5は増加し、nMOS６を流れる電流Id6は減少する。このようにして、プッシュプル動作が行われる。
以下、入力信号Vinに対するnMOS６のゲート電圧の電圧利得dVn/dVinを求める。nMOS１の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm1、Rds1、およびId1、nMOS２の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm2、Rds2、およびId2、nMOS１１の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm11、Rds11、およびId11、nMOS１２の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm12、Rds12、およびId12、nMOS３の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm3、Rds3、およびId3、nMOS４の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm4、Rds4、およびId4、nMOS６の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm6、Rds6、およびId6、pMOS５の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm5、Rds5、およびId5とする。
【００２８】
また、nMOS２のドレイン・接地間電圧（ノードND2の電圧）をVgs2、nMOS１１のゲート・ソース間電圧をVgs11（=Vx）、nMOS１２のゲート・ソース間電圧をVgs12、nMOS３のゲート・ソース間電圧をVgs3、nMOS４のゲート・ソース間電圧をVgs4（=Vy）、nMOS４のドレイン・接地間電圧をV7、nMOS６のゲート・ソース間電圧をVgs6（=Vn）、pMOS５のゲート・ソース間電圧をVgs5、定電流源１０、７の内部抵抗をそれぞれRds10、Rds7とする。
【００２９】
まず、上記パラメータより、式（７）〜式（１０）が成立する。
【数７】
0004015405.tif 000008
【数８】
0004015405.tif 000009
【数９】
0004015405.tif 000010
【数１０】
0004015405.tif 000011
式（７）〜式（１０）より、入力信号Vinに対するnMOS６のゲート電圧Vnの電圧利得dVn/dVinは、式（１１）で示される。
【００３０】
【数１１】
0004015405.tif 000012
一般にgm・Rds＞＞１であることにより、式（１１）を近似すると次式（１２）が求められる。
【数１２】
0004015405.tif 000013
さらに、第１カレントミラー回路１６ａを構成するnMOS２のgm2とnMOS１１のgm11が等しく、第２カレントミラー回路１６ｂを構成するnMOS１２のgm12とnMOS４のgm4とが等しいとき、電圧利得dVn/dVinは、次式（１３）となる。
【００３１】
【数１３】
0004015405.tif 000014
式（１３）において、gm1とgm2が並列になっている。したがって、gm1・gm2/(gm1+gm2)は、gm1より小さい値になる。gm1=gm2とすると、式（１４）が求まる。
【数１４】
0004015405.tif 000015
式（１４）から明らかなように、入力信号Vinに対するnMOS６のゲート電圧Vnの電圧利得dVn/dVinは、従来の値（式（６））の半分になる。すなわち、入力信号Vinに対するプッシュプル回路１７のpMOS５およびnMOS６での入力電圧の利得差が小さくなる。
【００３２】
以上、本実施形態では、入力信号をゲートで受け、入力信号に応じた入力電流を出力するnMOS１を形成したので、入力信号に対するプッシュプル回路１７のnMOS６のゲート電圧の利得を小さくできる。プッシュプル回路１７において、pMOS５のゲート電圧の利得とnMOS６ゲート電圧の利得との差を小さくできるため、安定して動作するプッシュプル増幅回路を容易に設計できる。
【００３３】
プッシュプル増幅回路をオペアンプの出力段に使用した場合、オペアンプの差動増幅回路の出力をこの出力段に伝える回路の利得を小さくできる。このため、位相補償用の容量８の容量値を小さくできる。この結果、プッシュプル増幅回路およびオペアンプのレイアウト面積（チップ面積）を削減でき、製造コストを削減できる。さらに、高域の利得が上がるため、広帯域で増幅が可能になる。
【００３４】
第１および第２カレントミラー回路１６ａ、１６ｂを並列に接続して、電流伝達回路１６を構成したので、入力電流（Id1=Id2）と出力電流（Id4）の和が一定になる電流伝達回路１６を容易に構成できる。
ゲートが定電圧源１３に接続されたnMOS９を、電流出力回路１４の出力（ノードND1）と電流伝達回路１６の入力（ノードND2）との間に配置した。このため、電流出力回路１４に供給される電源電圧VDDが変動した場合にも、その変動が第１カレントミラー回路１６ａに影響することを防止できる。
【００３５】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３６】
【発明の効果】
請求項１のプッシュプル増幅回路では、安定して動作するプッシュプル増幅回路を容易に設計できる。プッシュプル増幅回路およびプッシュプル増幅回路を出力段に使用するオペアンプのレイアウト面積（チップ面積）を削減でき、製造コストを削減できる。さらに、高域の利得が上がるため、広帯域で増幅が可能になる。
また、入力電流と出力電流の和が一定になる電流伝達回路を容易に構成できる。
【００３７】
請求項２のプッシュプル増幅回路では、電流出力トランジスタに供給される電源電圧が変動した場合にも、その変動が第１カレントミラー回路に影響することを防止できる。
【図面の簡単な説明】
【図１】本発明のプッシュプル増幅回路の一実施形態を示す回路図である。
【図２】従来のプッシュプル増幅回路を示す回路図である。
【符号の説明】
１、２、３、４、６、９、１１、１２  nMOSトランジスタ
５  pMOSトランジスタ
７、１０  定電流源
８  容量
１３  定電圧源
１４  電流出力回路
１５  負荷回路
１６  電流伝達回路
１７  プッシュプル回路
IN  入力端子
OUT  出力端子
Vin  入力信号
【図１】
0004015405.tif 000016
【図２】
0004015405.tif 000017