(57)【特許請求の範囲】
【請求項１】
誘導性負荷に対する還流用閉回路に挿入された還流ダイオードであって、
還流ダイオードの逆回復動作時に、還流ダイオードに並列接続したＭＯＳトランジスタでのゲート・ドレイン間にコンデンサを接続するとともにゲート・ソース間に抵抗を接続した状態において、前記コンデンサと抵抗によりゲート・ソース間の電圧を、順方向から逆方向に電流が流れダイオードの逆回復過程に移った後のダイオード電流が反転してから一定時間、閾値電圧以上にするようにしたことを特徴とする還流ダイオード。
【請求項２】
第１導電型の半導体基板の第１の面での表層部において、第２導電型の還流ダイオード形成用不純物拡散領域が形成されるとともに、前記半導体基板の第１の面において前記還流ダイオード形成用不純物拡散領域に接するアノード電極が形成され、また、前記半導体基板の第２の面において当該基板に接するカソード電極が形成された還流ダイオードであって、
半導体基板の第１の面に第１導電型領域を露出させ、前記還流ダイオード形成用不純物拡散領域の一部の領域での表層部に第１導電型のＭＯＳトランジスタ用不純物拡散領域を形成し、前記露出させた第１導電型領域とＭＯＳトランジスタ用不純物拡散領域との間においてゲート絶縁膜を介してゲート電極を形成し、さらに、前記アノード電極を還流ダイオード形成用不純物拡散領域とＭＯＳトランジスタ用不純物拡散領域に接するようにしたことを特徴とする請求項１に記載の還流ダイオード。
【請求項３】
前記コンデンサは、ＭＯＳトランジスタの閾値電圧をＶｔｈ、前記コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足することを特徴とする請求項１または２に記載の還流ダイオード。
【請求項４】
前記コンデンサは、ＭＯＳトランジスタの閾値電圧をＶｔｈ、前記コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足することを特徴とする請求項１または２に記載の還流ダイオード。
【請求項５】
前記抵抗は、同抵抗の抵抗値をＲｍ、前記コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄとしたとき、
１×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１０-6
の関係を満足することを特徴とする請求項１または２に記載の還流ダイオード。
【請求項６】
還流ダイオードとなるボディダイオードを内蔵したパワーＭＯＳトランジスタを用いて、正負の電源ライン間に、直列接続した２つのパワーＭＯＳトランジスタを２組以上接続するとともに、各組での両パワーＭＯＳトランジスタ間に誘導性負荷を接続し、各組でのパワーＭＯＳトランジスタのゲート電圧を調整して各組での両パワーＭＯＳトランジスタを交互に作動させて前記誘導性負荷を駆動する負荷駆動回路において、
前記還流ダイオードの逆回復動作時に、前記各パワーＭＯＳトランジスタでのゲート端子とドレイン端子の間にコンデンサを接続するとともにゲート端子とソース端子との間に抵抗を接続した状態において、前記コンデンサと抵抗によりゲート・ソース間の電圧を、順方向から逆方向に電流が流れダイオードの逆回復過程に移った後のダイオード電流が反転してから一定時間、閾値電圧以上にするようにしたことを特徴とする負荷駆動回路。
【請求項７】
正負の電源ライン間に、直列接続した２つのパワーＭＯＳトランジスタを２組以上接続するとともに、各組での両パワーＭＯＳトランジスタ間に誘導性負荷を接続し、さらに、前記各パワーＭＯＳトランジスタに還流ダイオードを並列に接続し、各組でのパワーＭＯＳトランジスタのゲート電圧を調整して各組での両パワーＭＯＳトランジスタを交互に作動させて前記誘導性負荷を駆動する負荷駆動回路において、
前記還流ダイオードの逆回復動作時に、前記各パワーＭＯＳトランジスタでのゲート端子とドレイン端子の間にコンデンサを接続するとともにゲート端子とソース端子との間に抵抗を接続した状態において、前記コンデンサと抵抗によりゲート・ソース間の電圧を、順方向から逆方向に電流が流れダイオードの逆回復過程に移った後のダイオード電流が反転してから一定時間、閾値電圧以上にするようにしたことを特徴とする負荷駆動回路。
【請求項８】
正負の電源ライン間に、直列接続した２つのＩＧＢＴを２組以上接続するとともに、各組での両ＩＧＢＴ間に誘導性負荷を接続し、さらに、前記各ＩＧＢＴに還流ダイオードを並列に接続し、各組でのＩＧＢＴのゲート電圧を調整して各組での両ＩＧＢＴを交互に作動させて前記誘導性負荷を駆動する負荷駆動回路において、
前記還流ダイオードの逆回復動作時に、前記各ＩＧＢＴでのゲート端子とコレクタ端子の間にコンデンサを接続するとともにゲート端子とエミッタ端子との間に抵抗を接続した状態において、前記コンデンサと抵抗によりゲート・エミッタ間の電圧を、順方向から逆方向に電流が流れダイオードの逆回復過程に移った後のダイオード電流が反転してから一定時間、閾値電圧以上にするようにしたことを特徴とする負荷駆動回路。
【請求項９】
前記コンデンサは、パワーＭＯＳトランジスタまたはＩＧＢＴの閾値電圧をＶｔｈ、前記コンデンサの容量値をＣｍ、ドレイン端子またはコレクタ端子が電源電圧の時におけるゲート・ソース間容量値またはゲート・エミッタ間容量値をＣｇｓ、ドレイン端子またはコレクタ端子が電源電圧の時におけるゲート・ドレイン間容量値またはゲート・コレクタ間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足することを特徴とする請求項６〜８のいずれか１項に記載の負荷駆動回路。
【請求項１０】
前記コンデンサは、パワーＭＯＳトランジスタまたはＩＧＢＴの閾値電圧をＶｔｈ、前記コンデンサの容量値をＣｍ、ドレイン端子またはコレクタ端子が電源電圧の時におけるゲート・ソース間容量値またはゲート・エミッタ間容量値をＣｇｓ、ドレイン端子またはコレクタ端子が電源電圧の時におけるゲート・ドレイン間容量値またはゲート・コレクタ間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足することを特徴とする請求項６〜８のいずれか１項に記載の負荷駆動回路。
【請求項１１】
前記抵抗は、同抵抗の抵抗値をＲｍ、前記コンデンサの容量値をＣｍ、ドレイン端子またはコレクタ端子が電源電圧の時におけるゲート・ソース間容量値またはゲート・エミッタ間容量値をＣｇｓ、ドレイン端子またはコレクタ端子が電源電圧の時におけるゲート・ドレイン間容量値またはゲート・コレクタ間容量値をＣｇｄとしたとき、
１×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１０-6
の関係を満足することを特徴とする請求項６〜８のいずれか１項に記載の負荷駆動回路。
【請求項１２】
前記パワーＭＯＳトランジスタを作り込んだチップを金属板の上に搭載するとともに、前記チップでのパワーＭＯＳトランジスタのドレイン端子に電気的に接続された前記金属板とゲート用リードフレームとの間に前記コンデンサを構成するチップコンデンサを配置したことを特徴とする請求項６，８，９，１０，１１のいずれか１項に記載の負荷駆動回路。
【請求項１３】
直流電流ラインに誘導性負荷とスイッチング素子を直列に接続するとともに前記誘導性負荷に対し還流ダイオードを並列に接続した負荷駆動回路において、
還流ダイオードにＭＯＳトランジスタを並列に接続し、前記還流ダイオードの逆回復動作時に、当該ＭＯＳトランジスタのゲート端子とドレイン端子の間にコンデンサを接続するとともにゲート端子とソース端子の間に抵抗を接続した状態において、前記コンデンサと抵抗によりゲート・ソース間の電圧を、順方向から逆方向に電流が流れダイオードの逆回復過程に移った後のダイオード電流が反転してから一定時間、ＭＯＳトランジスタの閾値電圧以上にするようにしたことを特徴とする負荷駆動回路。
【請求項１４】
前記コンデンサは、ＭＯＳトランジスタの閾値電圧をＶｔｈ、前記コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足することを特徴とする請求項１３に記載の負荷駆動回路。
【請求項１５】
前記コンデンサは、ＭＯＳトランジスタの閾値電圧をＶｔｈ、前記コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足することを特徴とする請求項１３に記載の負荷駆動回路。
【請求項１６】
前記抵抗は、同抵抗の抵抗値をＲｍ、前記コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄとしたとき、
１×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１０-6
の関係を満足することを特徴とする請求項１３に記載の負荷駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、還流ダイオードおよび負荷駆動回路に関するものである。
【０００２】
【従来の技術】
インバータのスイッチング素子としてパワーＭＯＳＦＥＴを使用し誘導性負荷を駆動する場合、パワーＭＯＳＦＥＴは負荷を駆動するスイッチング素子の機能のほかに、この素子に内蔵されたボディダイオードを利用して還流ダイオードとしての機能を有することが多い。
【０００３】
しかし、この素子に内蔵されたボディダイオードのリカバリ特性（逆回復特性）は一般に性能が悪く、高いリカバリサージ電圧を発生し、またリンギングと呼ばれる発振現象が起こる。このために、素子破壊およびノイズ発生を引き起こし製品の性能を満足しない。このことについて詳しく説明する。図２６に示すように交流モータを駆動するための３相ブリッジ回路（インバータ）において、Ｕ、Ｖ、Ｗ相おのおのに２個ずつ計６個のパワートランジスタＴ１０１，Ｔ１０２，Ｔ１０３，Ｔ１０４，Ｔ１０５，Ｔ１０６が用意され、各トランジスタにはボディダイオード（還流ダイオード）Ｄ１０１，Ｄ１０２，Ｄ１０３，Ｄ１０４，Ｄ１０５，Ｄ１０６が内蔵されている。図２７にはトランジスタＴ１０１における周辺回路を示す。図２７において、制御回路１０１によりゲート駆動回路１００を介してトランジスタＴ１０１を駆動して負荷を通電状態にするとともに通電終了時にはゲート電位Ｖｇをモニターして所定のゲート電圧以下になると、トランジスＴ１１３をオンしてゲート端子とソース端子を短絡させる。
【０００４】
ここで、図２８のように負荷（コイル）に対し２つのトランジスタＴ１０１，Ｔ１０２をオン／オフすることにより通電する場合について考える。上側のトランジスタＴ１０１へのゲート信号ＳＧ１、下側のトランジスタＴ１０２へのゲート信号ＳＧ２、トランジスタＴ１０１，Ｔ１０２のゲート電圧Ｖｇ１，Ｖｇ２、上側のトランジスタＴ１０１のドレイン・ソース間電圧Ｖｄｓ１、下側のトランジスタＴ１０２のドレイン電圧Ｖｄ２、上側のトランジスタＴ１０１での還流ダイオードＤ１０１に流れる電流Ｉｆ、下側のトランジスタＴ１０２に流れる電流Ｉｄ２は図２９のようになる。
【０００５】
図２９において、ｔ１００，ｔ１０４がトランジスタＴ１０１のオフ指令タイミングであり、ｔ１０３がトランジスタＴ１０１のオン指令タイミングである。ｔ１０１，ｔ１０５がトランジスタＴ１０２のオン指令タイミングであり、ｔ１０２がトランジスタＴ１０２のオフ指令タイミングである。ｔ１００のタイミングでトランジスタＴ１０１にオフ指令が出された後のｔ１０１のタイミングでトランジスタＴ１０２にオン指令が出される。Ｖｇ１はｔ１００以降、減少し、Ｖｇ２はｔ１０１以降、上昇する。Ｉｆはｔ１０１以降、下降し、また、Ｉｄ２はｔ１０１以降、上昇する。Ｖｄ２はｔ１０１以降、減少する。そして、ダイオードに流れる電流Ｉｆがｔ２００のタイミングで０アンペアとなり、以降ダイオードの逆回復（リカバリ）過程に移り、ｔ２０１のタイミングで反転する。これ以降において、還流ダイオードは回路上ではコンデンサとして機能することになり、回路の寄生インダクタンス（図２８参照）との間でＬＣ発振を起こし、激しいサージ電圧を発生しながらダイオード電流Ｉｆは０アンペアに収束する。また、Ｖｄｓ１も発振する。
【０００６】
これを避けるために、ゲート抵抗（図２７の符号Ｒ１０１で表す）の調整またはゲート制御方法の改善等でスイッチング速度を落としサージ電圧を抑える手段（駆動トランジスタの性能調整）や、スナバ回路等を追加することでサージ電圧の抑制と発振防止を図る方法がとられるケースがあるが、性能の低下およびコストアップ、体格増大は避けられない。
【０００７】
一方、ボディダイオード自身のリカバリ特性を改善する検討もなされてはいるが、いずれもその複雑さから実用化には至っていない。
また、インバータを用いて交流モータをＰＷＭ制御するではなく、直流モータをＰＷＭ制御する場合においてもスイッチング動作時にサージ電圧やノイズが発生する。これを、図３０，３１，３２を用いて説明する。
【０００８】
図３０において、直流電源１５０のプラス端子とグランド間において、スイッチ１５１と誘導性負荷（直流モータ）１５２とパワーＭＯＳトランジスタ１５３とが直列に接続されている。パワーＭＯＳトランジスタ１５３には還流ダイオード１５４が内蔵されている。また、パワーＭＯＳトランジスタ１５３のゲート端子には抵抗１５５を介してゲート駆動回路１５６が接続されている。誘導性負荷１５２に対し還流ダイオード１５７が並列に接続されている。
【０００９】
還流ダイオード１５７の具体的構成としては、図３１に示すように、ｎ型シリコン基板１６０として、ｎ+シリコン基板１６１の上にｎ-エピタキシャル層１６２を形成したものを用いている。基板１６０の上面での表層部において、ｐ型不純物拡散領域１６３が形成されている。さらに、基板１６０の上面においてアノード電極１６４が形成され、アノード電極１６４はｐ型不純物拡散領域１６３に接している。また、基板１６０の下面においてカソード電極１６５が形成され、カソード電極１６５は基板１６０と接している。
【００１０】
図３０の回路構成とした場合においては、図３２のタイムチャートに示すごとく、パワーＭＯＳトランジスタ１５３をＰＷＭ信号にて高速スイッチングさせて誘導性負荷１５２を駆動する場合、スイッチング動作時にサージ電圧やノイズが発生する。特に、パワーＭＯＳトランジスタ１５３がオフからオン動作し、還流ダイオード１５７が逆回復動作を行う際には、リカバリサージと呼ばれる高いサージ電圧とリンギングと呼ばれる発振現象が発生し、素子破壊およびノイズ発生を引き起こしている。なお、図３２は、図３０でのトランジスタ１５３へのゲート信号ＳＧ１０、トランジスタ１５３のゲート電圧Ｖｇ１０、トランジスタ１５３に流れる電流Ｉｄ、還流ダイオード１５７に流れる電流Ｉｆ、トランジスタ１５３のドレイン電圧Ｖｄ、還流ダイオード１５７のアノード・カソード間電圧Ｖ１を示している。
【００１１】
この対策として、例えば特許文献１にて開示されているように、ＬやＣを回路に挿入してフィルタ回路およびサージ吸収回路を構成する方法、およびパワーＭＯＳトランジスタ１５３のスイッチング速度を遅くしてサージやノイズの発生を抑える方法がとられてきた。特に、還流ダイオード１５７の逆回復動作に伴うリカバリサージや発振現象に対しては、パワーＭＯＳトランジスタ１５３のスイッチング速度を遅くして対策するのがほとんどあった。しかし、この対策はパワーＭＯＳトランジスタ１５３のスイッチング損失が大きくなって発熱の増大を招き、放熱構造の大型化およびパワーＭＯＳトランジスタ１５３のサイズの大型化が必要となっていた。
【００１２】
一方、ダイオード自身のリカバリ特性を改善する方法も検討がなされている。上記サージ現象および発振現象を抑制するには、還流ダイオード１５７のリカバリ特性のソフト化が必要となる。５００〜１２００ボルトの高電圧定格を有する還流ダイオード１５７においては、素子内部のライフタイム制御を行うことでソフトリカバリダイオードを実現している。具体的には、図３１に示すようにＡｕ拡散層を形成したりＨｅや電子線を照射することにより素子内部のライフタイム制御を行う。しかし、６０〜２００ボルトの定格電圧を有する還流ダイオード１５７においては、その構造上リカバリ特性のソフト化は実現していない。このため、６０〜１００ボルトの定格電圧を必要とする自動車用の誘導負荷駆動回路においては、前記の対策（フィルタ回路・サージ吸収回路の形成やパワーＭＯＳトランジスタ１５３のスイッチング速度を遅らせること）がとられており、性能の低下およびコストアップ、体格増大は避けられなかった。
【００１３】
【特許文献１】
特開平９−４２０９６号公報
【００１４】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、新規な構成にて容易に還流ダイオードのリカバリ特性をソフト化してリカバリサージを抑制することができるようにすることにある。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明によれば、還流ダイオードの逆回復動作時にコンデンサと抵抗によりゲート・ソース間の電圧が、順方向から逆方向に電流が流れダイオードの逆回復過程に移った後のダイオード電流が反転してから一定時間、閾値電圧以上に上昇して、これにより、還流ダイオードのリカバリ特性がソフト化し、リカバリサージを抑制することができる。
【００１６】
請求項２に記載の発明によれば、還流ダイオードを形成したチップ内にＭＯＳトランジスタを容易に作り込むことができる。
請求項３に記載のように、コンデンサは、ＭＯＳトランジスタの閾値電圧をＶｔｈ、コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足させる。特に、請求項４に記載のように、
Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足させると、最適化を図る上で好ましい。
【００１７】
請求項５に記載のように、抵抗は、同抵抗の抵抗値をＲｍ、コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄとしたとき、
１×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１０-6
の関係を満足させると、最適化を図る上で好ましい。
【００１８】
請求項６，７に記載の発明によれば、各組での両パワーＭＯＳトランジスタのうちの負電極側のパワーＭＯＳトランジスタが負荷駆動のためのトランジスタ動作を行い（誘導性負荷に電流が流れ込み）、正極側のパワーＭＯＳトランジスタでの還流ダイオードが機能している局面において、還流ダイオードの逆回復動作時にコンデンサと抵抗によりゲート・ソース間の電圧が、順方向から逆方向に電流が流れダイオードの逆回復過程に移った後のダイオード電流が反転してから一定時間、閾値電圧以上に上昇して、これにより、還流ダイオードのリカバリ特性がソフト化し、リカバリサージを抑制することができる。
【００１９】
請求項８に記載の発明によれば、各組での両ＩＧＢＴのうちの負電極側のＩＧＢＴが負荷駆動のためのトランジスタ動作を行い（誘導性負荷に電流が流れ込み）、正極側のＩＧＢＴでの還流ダイオードが機能している局面において、還流ダイオードの逆回復動作時にコンデンサと抵抗によりゲート・エミッタ間の電圧が、順方向から逆方向に電流が流れダイオードの逆回復過程に移った後のダイオード電流が反転してから一定時間、閾値電圧以上に上昇して、これにより、還流ダイオードのリカバリ特性がソフト化し、リカバリサージを抑制することができる。
【００２０】
請求項９に記載のように、コンデンサは、コンデンサは、パワーＭＯＳトランジスタまたはＩＧＢＴの閾値電圧をＶｔｈ、コンデンサの容量値をＣｍ、ドレイン端子またはコレクタ端子が電源電圧の時におけるゲート・ソース間容量値またはゲート・エミッタ間容量値をＣｇｓ、ドレイン端子またはコレクタ端子が電源電圧の時におけるゲート・ドレイン間容量値またはゲート・コレクタ間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足させる、特に、請求項１０に記載のように、
Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足させると、最適化を図る上で好ましい。
【００２１】
また、請求項１１に記載のように、抵抗は、同抵抗の抵抗値をＲｍ、コンデンサの容量値をＣｍ、ドレイン端子またはコレクタ端子が電源電圧の時におけるゲート・ソース間容量値またはゲート・エミッタ間容量値をＣｇｓ、ドレイン端子またはコレクタ端子が電源電圧の時におけるゲート・ドレイン間容量値またはゲート・コレクタ間容量値をＣｇｄとしたとき、
１×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１０-6
の関係を満足させると、最適化を図る上で好ましい。
【００２２】
また、請求項１２に記載のように、パワーＭＯＳトランジスタを作り込んだチップを金属板の上に搭載するとともに、チップでのパワーＭＯＳトランジスタのドレイン端子に電気的に接続された金属板とゲート用リードフレームとの間に前記コンデンサを構成するチップコンデンサを配置すると、実用上好ましいものとなる。
【００２３】
請求項１３に記載の発明によれば、スイッチング素子が負荷駆動のための動作を行い（誘導性負荷に電流が流れ込み）、還流ダイオードが機能している局面において、還流ダイオードの逆回復動作時にコンデンサと抵抗によりゲート・ソース間の電圧が、順方向から逆方向に電流が流れダイオードの逆回復過程に移った後のダイオード電流が反転してから一定時間、閾値電圧以上に上昇して、これにより、還流ダイオードのリカバリ特性がソフト化し、リカバリサージを抑制することができる。
【００２４】
請求項１４に記載のように、コンデンサは、ＭＯＳトランジスタの閾値電圧をＶｔｈ、コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足させる、特に、請求項１５に記載のように、
Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足させると、最適化を図る上で好ましい。
【００２５】
また、請求項１６に記載のように、抵抗は、同抵抗の抵抗値をＲｍ、コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄとしたとき、
１×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１０-6
の関係を満足させると、最適化を図る上で好ましい。
【００２６】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００２７】
図１は、本実施形態における交流モータを駆動するための３相ブリッジ回路（インバータ）の電気的構成を示す。
図１において、直流電源Ｂによる正極ライン（Ｐライン）と負極ライン（Ｎライン）の間には、コンデンサＣが接続されている。また、同ＰラインとＮラインの間には、パワーＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｔ１とＴ２の直列回路と、パワーＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｔ３とＴ４の直列回路と、パワーＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｔ５とＴ６の直列回路が、それぞれ接続されている。トランジスタＴ１とＴ２との間、Ｔ３とＴ４との間、Ｔ５とＴ６との間には、スター結線された誘導性負荷Ｍが接続されている。
【００２８】
各パワーＭＯＳトランジスタＴ１〜Ｔ６にはそれぞれ還流ダイオードＤｆ１〜Ｄｆ６が並列に接続され、この還流ダイオードＤｆ１〜Ｄｆ６にはトランジスタＴ１〜Ｔ６に内蔵されたボディダイオードを用いている。図２には各パワーＭＯＳトランジスタＴ１〜Ｔ６における断面構造を示す。
【００２９】
図２において、同トランジスタはトレンチゲートタイプのｎチャネル縦型ＭＯＳＦＥＴである。ｎ+半導体基板２０上にはｎ-エピタキシャル層２１が形成されている。ｎ-エピタキシャル層２１の表層部にはｐウエル領域（ｐベース領域）２２が形成され、その下のｎ-エピタキシャル層２１がｎ-ドリフト層となる。ｐウエル領域２２の表層部にはｎソース領域２３が多数形成されている。また、ｎ-エピタキシャル層２１の上面にはトレンチ２４が形成され、ｎソース領域２３およびｐベース領域２２を貫通してｎ-エピタキシャル層２１に達している。トレンチ２４の内部にはゲート酸化膜（ゲート絶縁膜）２５を介してポリシリコンゲート電極２６が形成されている。ゲート電極２６は絶縁膜２７で被覆され、その上にはソース電極２８が形成され、ソース電極２８はｐベース領域２２の一部領域とｎソース領域２３の一部領域に接している。また、ｎ+半導体基板２０の裏面にはドレイン電極２９が形成されている。
【００３０】
図２において、ｎ-ドリフト層２１とｐウエル領域２２の界面（ｐｎ接合部）にボディダイオードが形成され、これが図１での還流ダイオードＤｆ１〜Ｄｆ６として機能する。
【００３１】
図１の説明に戻り、各パワーＭＯＳトランジスタＴ１〜Ｔ６のドレイン・ゲート間にはコンデンサＣ１〜Ｃ６が接続されている。さらに、各パワーＭＯＳトランジスタＴ１〜Ｔ６のゲート端子は抵抗Ｒ１〜Ｒ６を介してゲート駆動回路１〜６と接続されている。ゲート駆動回路１〜６と抵抗Ｒ１〜Ｒ６の間はダイオードＤ１〜Ｄ６およびトランジスタＴ１１〜Ｔ１６を介してパワーＭＯＳトランジスタＴ１〜Ｔ６のソース端子と接続されている。
【００３２】
各ゲート駆動回路１〜６は同一の構成をなしており、この回路構成を、Ｕ相での正極側（Ｐ側）のゲート駆動回路１で説明する。図３において、ゲート駆動回路１は、直列に接続したトランジスタＴ２１，Ｔ２２と抵抗Ｒ１１，Ｒ１２とダイオードＤ１１を備えている。パワーＭＯＳトランジスタＴ１のゲート端子は抵抗Ｒ１，Ｒ１２，Ｒ１１を介してトランジスタＴ２１，Ｔ２２の中間点に接続されている。
【００３３】
図１の各ゲート駆動回路１〜６は図３の制御回路１０とそれぞれ接続されている。図３において、制御回路１０はゲート駆動回路１〜６のトランジスタＴ２１，Ｔ２２のベース端子と接続されている。また、制御回路１０は前述のトランジスタＴ１１〜Ｔ１６のベース端子と接続されている。さらに、制御回路１０はパワーＭＯＳトランジスタＴ１〜Ｔ６のゲート電圧Ｖｇをモニターしており、パワーＭＯＳトランジスタＴ１〜Ｔ６のゲート電圧Ｖｇが所定値（具体的には３ボルト）以下になると、対応するトランジスタＴ１１〜Ｔ１６をオンするようになっている。
【００３４】
制御回路１０はパワーＭＯＳトランジスタＴ１〜Ｔ６をオン・オフ制御することにより誘導性負荷をＰＷＭ運転する。詳しくは、制御回路１０はゲート駆動回路１〜６のトランジスタＴ２１をオンすることにより、パワーＭＯＳトランジスタＴ１〜Ｔ６のゲート電圧Ｖｇを上昇させオンさせる。パワーＭＯＳトランジスタＴ１〜Ｔ６のオフはトランジスタＴ２２をオンさせてゲート電圧Ｖｇを下げるが、この際においてゲート電圧Ｖｇが３ボルト以下になったことを検知すると制御回路１０は対応するトランジスタＴ１１〜Ｔ１６をオンさせる。これにより、パワーＭＯＳトランジスタＴ１〜Ｔ６のゲート端子は抵抗（図３ではＲ１）とダイオード（図３ではＤ１）を介してソース端子に接続されることになる。
【００３５】
このように、図１のインバータ構成では各パワーＭＯＳトランジスタＴ１〜Ｔ６におけるボディダイオードは還流ダイオードＤｆ１〜Ｄｆ６として使用され、各パワーＭＯＳトランジスタＴ１〜Ｔ６が還流ダイオードとして機能している期間においては、パワーＭＯＳトランジスタＴ１〜Ｔ６のゲート端子は抵抗（トランジスタＴ１の場合は抵抗Ｒ１）を介してソース端子に接続されている状態で動作することになる。
【００３６】
図４には、パワーＭＯＳトランジスタを形成したチップ３０の実装構造を示す。
図４において、チップ３０が銅製基板３１の上面に実装され、かつ、パワーＭＯＳトランジスタのドレイン電極と銅製基板３１とが電気的に接続されている。銅製基板３１がパワーＭＯＳトランジスタのヒートシンクとして機能する。チップ３０と各リードフレーム３２とはボンディングワイヤ３３にて接続されている。ここで、銅製基板３１とゲート用リードフレーム３２ａとの間にはチップコンデンサ３４が搭載され、パワーＭＯＳトランジスタのドレイン端子とゲート端子の間に図１のコンデンサＣ１〜Ｃ６を配置した構成となっている。図４でのこれら部品は樹脂３５にてモールドされている。
【００３７】
次に、このように構成したインバータの作用について説明する。
図５には、インバータ構成でのＵ、Ｖ、Ｗ相のうちＵ相におけるブリッジ回路の概略図を示す。この図５を用いて、Ｕ相に電流が流れ込み、パワーＭＯＳトランジスタＴ２（Ｎ側）が負荷駆動トランジスタ動作を行い、パワーＭＯＳトランジスタＴ１（Ｐ側）が還流ダイオードとして機能している時について説明する。
【００３８】
トランジスタＴ１へのゲート信号ＳＧ１、トランジスタＴ２へのゲート信号ＳＧ２、トランジスタＴ１，Ｔ２のゲート電圧Ｖｇ１，Ｖｇ２、トランジスタＴ１のドレイン・ソース間電圧Ｖｄｓ１、トランジスタＴ２のドレイン電圧Ｖｄ２、トランジスタＴ１での還流ダイオードＤｆ１に流れる電流Ｉｆ、トランジスタＴ２に流れる電流Ｉｄ２は図６のようになる。
【００３９】
図６において、ｔ１，ｔ５がトランジスタＴ１のオフ指令タイミングであり、ｔ４がトランジスタＴ１のオン指令タイミングである。ｔ２，ｔ６がトランジスタＴ２のオン指令タイミングであり、ｔ３がトランジスタＴ２のオフ指令タイミングである。ここで、ｔ１のタイミングの直前においてはトランジスタＴ２がオフ状態、かつ、トランジスタＴ１がオン状態にあり、一定の還流電流（トランジスタ電流）が流れている。
【００４０】
この状態から、ｔ１のタイミングでトランジスタＴ１にオフ指令が出された後のｔ２のタイミングでトランジスタＴ２にオン指令が出される。ゲート電圧Ｖｇ１はｔ１以降、減少し、還流電流はトランジスタ電流からダイオード電流に切り替わる。その後、ゲート電圧Ｖｇ２はｔ２以降、上昇する。還流ダイオード電流Ｉｆはｔ２以降、下降し、また、ドレイン電流Ｉｄ２はｔ２以降、上昇する。ドレイン電圧Ｖｄ２はｔ２以降、減少する。そして、ダイオード電流Ｉｆがｔ１０のタイミングで０アンペアとなり、以降、ダイオードの逆回復（リカバリ）過程に移り、ｔ１１のタイミングで反転する。
【００４１】
ここで（ｔ１１のタイミングにおいて）、本実施形態においては図５のコンデンサＣ１と抵抗Ｒ１によりゲート・ソース間の電圧Ｖｇ１が所定時間だけ閾値電圧以上に持ち上げられ、これにより、図２９でのＬＣ発振を起こすことなく（激しいサージ電圧を発生することなく）、ダイオード電流Ｉｆは０アンペアに収束する。
【００４２】
以下、より詳しく説明する。
図１のインバータ構成のうち、Ｕ相に電流が流れ込み、パワーＭＯＳトランジスタＴ２（Ｎ側）が負荷駆動トランジスタ動作を行い、パワーＭＯＳトランジスタＴ１（Ｐ側）が還流ダイオードとして機能している局面での、ダイオードＤｆ１のリカバリ特性の評価を図７の評価回路にて測定した。
【００４３】
図７において、電源電圧３０ボルト、負荷インダクタンス１０μＨ、Ｕ相のＮ側のトランジスタＴ２はゲート抵抗値２７Ωにて、Ｖｇ＝１５ボルトとＶｇ＝０ボルトでオン／オフ動作を行い、Ｕ相のＰ側のトランジスタＴ１にはドレイン・ゲート間に１ｎＦのコンデンサＣ１を接続し、ゲート・ソース間には２０Ωの抵抗Ｒ１を接続して還流ダイオードＤｆ１のリカバリ特性を評価した。
【００４４】
使用したトランジスタ素子（トレンチゲート型ＤＭＯＳ）は、定格電圧が１００ボルト、定格電流が２００アンペア、チップの縦横サイズが１１ｍｍ×９ｍｍであり、その閾値電圧が３．２ボルトである。また、トランジスタにおけるゲート入力容量は２４ｎＦ（ドレイン電圧Ｖｄ＝３０Ｖ、ゲート電圧Ｖｇ＝０Ｖの時）、帰還容量Ｃｒｓｓは１．５ｎＦ（Ｖｄ＝３０Ｖ、Ｖｇ＝０Ｖの時）である。これより、図８のごとく、リカバリ評価回路におけるＵ相のＰ側のトランジスタＴ１での外付けコンデンサＣ１（＝１ｎＦ）と、外付け抵抗Ｒ１（＝２０Ω）と、素子内部のゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄに関して、ドレイン電圧が電源電圧（Ｖｄ＝３０Ｖ）のとき、ゲート・ソース間容量Ｃｇｓ＝２２．５ｎＦ、ゲート・ドレイン間容量Ｃｇｄ＝１．５ｎＦであることになる。
【００４５】
図９には、図７、図８の回路で評価した時のＵ相のＰ側のトランジスタＴ１でのダイオードリカバリ特性を示している。
図９において、横軸には時間をとり、縦軸にはダイオード電流Ｉｆとソース・ドレイン間電圧Ｖｄとゲート・ソース間電圧Ｖｇをとっている。横軸（時間軸）の一目盛りは２５０ｎｓｅｃ（２５０ｎｓｅｃ／ｄｉｖ）である。
【００４６】
図９のｔ２１のタイミングでは、Ｕ相のＰ側のボディダイオードＤｆ１に９０アンペアの順方向電流が流れている。そして、ｔ２２のタイミングでは、Ｕ相のＮ側のトランジスタＴ２がオンし始め、ボディダイオードＤｆ１に流れる電流Ｉｆは約−１００Ａ／μｓｅｃの変化率で減少している。さらに、ｔ２３のタイミングで、ボディダイオードＤｆ１に流れる電流Ｉｆは０アンペアとなり、以降、ダイオードＤｆ１の逆回復（リカバリ）過程に移行する。ｔ２１〜ｔ２３の期間においてトレンチゲート型ＤＭＯＳでは図１０に示すようにｎ-層にホールが移動するとともにｐ領域に電子が移動する。
【００４７】
図９のｔ２４のタイミングで、素子内部のキャリアが吐き出され空乏層が発生し、ソース・ドレイン間（電圧Ｖｄ）には急激な電圧上昇（約１０００Ｖ／μｓｅｃ）が発生する。この時、ゲート端子は図８のように容量と抵抗で結線されているために、図１５でＶｇｍａｘにて示すように、Ｖｇ＝｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄまで上昇し、その後、Ｖｇは図１５に示すように、（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）・Ｒｍの時定数Ｔでソース電位に向かって減少していく。ただし、Ｃｍはコンデンサの容量値、Ｃｇｓはドレイン端子が電源電圧の時におけるゲート・ソース間容量値、Ｃｇｄはドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値、Ｖｄｄは電源電圧、Ｒｍは抵抗の抵抗値である。また、図１５は図１４の回路で、４０ボルトをソース・ドレイン間に印加したときのＶｇの変化を示すものである。
【００４８】
上記設定の場合、図９のゲート電圧Ｖｇはｔ２４のタイミングで閾値電圧よりも約１ボルト高い４ボルトまで上昇し、約３００ｎｓｅｃ後において図９のｔ２５のタイミングで閾値電圧Ｖｔｈ（＝３．２ボルト）まで降下する。
【００４９】
図９のｔ２４〜ｔ２５の期間は、トランジスタのゲートがオンしゲート電圧に応じたドレイン電流が流れている状態（電流飽和領域）であり、ドレイン電圧Ｖｄの変動を伴わずに電流制御できる。このため、ダイオードのリカバリサージ電圧を低く（抑制）できる。
【００５０】
つまり、素子内部の動作として、図９のｔ２３〜ｔ２４においては図１１に示すようになり、図９のｔ２４においては図１２のように空乏層が距離Ｌ１だけ拡がり、図９のｔ２４〜ｔ２５においては図１３のようにドレイン電流が流れて空乏層が距離Ｌ２だけ拡り、空乏層の伸び縮みがなく、電圧の変化を伴なわない電流源として機能するため、ソフトリカバリが実現する。
【００５１】
また、外付けするコンデンサの容量はゲート入力容量２４ｎＦに対して１ｎＦ程度で十分効果が発揮され、トランジスタ動作する場合のスイッチング速度にはほとんど影響しない。
【００５２】
なお、今回の評価では、外付けコンデンサＣ１は１ｎＦ、ゲート抵抗Ｒ１は２０Ωであったが、別の素子で実施する場合は、素子のゲート入力容量と閾値電圧に応じてＣ１値とＲ１値を適切に選択すればよい。
【００５３】
以上のように、本実施形態によれば、比較的小容量のコンデンサの追加とゲート駆動のための構成の一部変更のみで、リカバリサージを大幅に抑制することが可能であり、コストアップ及び体格増大は極めて少ない。また、リカバリサージが大幅に抑制されるため、トランジスタのスイッチング速度（ターンオン）を低下することなく、損失の低減と高周波のＰＷＭ制御が可能となる。
【００５４】
次に、外付けコンデンサと外付け抵抗を設計する上での最適化について説明する。
今、図８をモデル化したものを図１４に示し、図１５のごとくパワーＭＯＳトランジスタにパルス電圧を印加した時のソース・ドレイン電圧Ｖｓｄについて考える。
【００５５】
コンデンサＣ１に関しては、パワーＭＯＳトランジスタの閾値電圧をＶｔｈ、コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足させる。特に、
Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足させる。これは、閾値電圧Ｖｔｈよりも高いゲート・ソース間の電圧を生成するための条件となる。
【００５６】
また、抵抗Ｒ１に関しては、同抵抗の抵抗値をＲｍ、コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄとしたとき、
１×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１０-6
の関係を満足させる。これは、ゲート・ソース間の電圧が閾値電圧Ｖｔｈよりも高い状態を所定時間、継続させるための条件となる。
【００５７】
次に、本実施形態の効果を確認するための比較例を説明する。
前述のごとく図２６のインバータの構成におけるＵ相のＰ側のゲート駆動回路が図２７に示されており、パワーＭＯＳトランジスタがダイオードとして機能しているタイミングでは、ゲート端子は抵抗を介さずにソース端子に直接、接続されている状態で動作することになる。図２６のインバータ構成のうち、Ｕ相に電流が流れ込み、トランジスタＴ１０２（Ｕ相のＮ側）が負荷駆動トランジスタ動作を行い、トランジスタＴ１０１（Ｕ相のＰ側）が還流ダイオードとして機能している局面での、ダイオードＤ１０１のリカバリ特性の評価を、図１６の評価回路にて測定した。
【００５８】
電源電圧３０ボルト、負荷インダクタンス１０μＨ、Ｕ相のＮ側のトランジスタＴ１０２はゲート抵抗２７ΩにてＶｇ＝１５ボルトとＶｇ＝０ボルトでオン／オフ動作を行い、Ｕ相のＰ側のトランジスタＴ１０１のゲート端子はソース端子と短絡させて還流ダイオードＤ１０１のリカバリ特性を評価した。
【００５９】
トランジスタ素子は定格電圧１００ボルト、定格電流２００アンペア、チップの縦横サイズは１１ｍｍ×９ｍｍのトレンチゲート型ＤＭＯＳを使用している。
図１７は、図１６の回路で評価した時のＵ相のＰ側のトランジスタＴ１０１のダイオードリカバリ特性を示している。図１７の波形はダイオード電流Ｉｆ、ソース・ドレイン間電圧Ｖｄ、ゲート・ソース間電圧Ｖｇを示しており、横軸（時間軸）は一目盛り２５０ｎｓｅｃ（２５０ｎｓ／ｄｉｖ）である。
【００６０】
ｔ２１のタイミングではＵ相のＰ側のボディダイオードに９０アンペアの順方向電流が流れている。ｔ２２のタイミングでＵ相のＮ側のトランジスタがオンし始め、ダイオードに流れる電流Ｉｆは約−１００Ａ／μｓｅｃの変化率で減少している。ｔ２３のタイミングでダイオードに流れる電流Ｉｆは０アンペアとなり、以降、ダイオードの逆回復（リカバリ）過程に移る。
【００６１】
ｔ２４のタイミングで素子内部のキャリアが吐き出され空乏層が発生し、ソース・ドレイン間に電源電圧が印加される。このｔ２４以降、Ｕ相のＰ側のトランジスタでのボディダイオードを流れる電流Ｉｆは、素子内部のキャリアの吐き出し・吸い込みによって担われ、空乏層の延び縮みによる電圧変化を伴う。つまり、回路上ではボディダイオードがコンデンサとして機能することになり、回路の寄生インダクタンスとの間でＬＣ発振を起こし、激しいサージ電圧を発生しながらダイオード電流Ｉｆが０アンペアに収束する。
【００６２】
このときの素子内部の動作状態としては、図１８，１９のように、図１７のｔ２４以降においては空乏層が距離Ｌ３，Ｌ４で表しているように拡大・縮小している。つまり、電流は空乏層の伸び縮みに伴なうキャリアの吐き出しを行い、電圧の変化を伴なう電流の出し入れが行われる。
【００６３】
従来では、このような不具合を解消すべく、つまり、リカバリサージ電圧をパワーＭＯＳＦＥＴの定格電圧以下に抑制するために、図２７のゲート抵抗Ｒ１０１を大きくすることで対応している。これは、パワーＭＯＳＦＥＴのスイッチング速度を遅くすることを意味し、インバータの損失増大を招き、またＰＷＭ抑制の動作周波数の上限も制限されることになり、製品性能の低下は避けられない。
【００６４】
これに対し本実施形態では、誘導性負荷を駆動し、還流ダイオードとしても機能する電界効果型トランジスタにおいて、ゲートとドレイン間にコンデンサを接続し、還流ダイオードの逆回復動作時に、抵抗を介してソース端子に接続されたゲート端子での電圧を一定時間、閾値電圧以上に上昇させて、リカバリ特性をソフト化し、リカバリサージを抑制することができる。
【００６５】
図１，３に対する変形例として、図２０，２１に示すように、パワーＭＯＳトランジスタのゲート・ドレイン間に接続するコンデンサＣ１に対し抵抗Ｒ１００を直列状態で挿入してもよい。また、抵抗Ｒ１００は、図２０のようにコンデンサＣ１に対しドレイン端子側に挿入しても、図２１のようにコンデンサＣ１に対しゲート端子側に挿入してもよい。
【００６６】
以上のように本実施形態においては下記の特徴を有する。
（イ）図１，３に示すように、還流ダイオードとなるボディダイオードＤｆ１〜Ｄｆ６を内蔵したパワーＭＯＳトランジスタＴ１〜Ｔ６を用いて、正負の電源ライン間に、直列接続した２つのパワーＭＯＳトランジスタＴ１，Ｔ２、Ｔ３，Ｔ４、Ｔ５，Ｔ６を２組以上接続するとともに、各組での両パワーＭＯＳトランジスタＴ１，Ｔ２、Ｔ３，Ｔ４、Ｔ５，Ｔ６間に誘導性負荷Ｍを接続し、各組でのパワーＭＯＳトランジスタＴ１〜Ｔ６のゲート電圧を調整して各組での両パワーＭＯＳトランジスタＴ１，Ｔ２、Ｔ３，Ｔ４、Ｔ５，Ｔ６を交互に作動させて誘導性負荷Ｍを駆動する負荷駆動回路において、各パワーＭＯＳトランジスタＴ１〜Ｔ６でのゲート端子とドレイン端子の間にコンデンサＣ１〜Ｃ６を接続するとともにゲート端子とソース端子との間に抵抗Ｒ１〜Ｒ６を接続し、還流ダイオードＤｆ１〜Ｄｆ６の逆回復動作時にコンデンサＣ１〜Ｃ６と抵抗Ｒ１〜Ｒ６により図６のｔ１１のタイミングからゲート・ソース間の電圧（図６ではＶｇ１）を、一定時間、閾値電圧以上にするようにした。よって、各組での両パワーＭＯＳトランジスタＴ１，Ｔ２、Ｔ３，Ｔ４、Ｔ５，Ｔ６のうちの負電極側のパワーＭＯＳトランジスタＴ２，Ｔ４，Ｔ６が負荷駆動のためのトランジスタ動作を行い（誘導性負荷Ｍに電流が流れ込み）、正極側のパワーＭＯＳトランジスタＴ１，Ｔ３，Ｔ５での還流ダイオードＤｆ１，Ｄｆ３，Ｄｆ５が機能している局面において、還流ダイオードＤｆ１，Ｄｆ３，Ｄｆ５の逆回復動作時にコンデンサＣ１，Ｃ３，Ｃ５と抵抗Ｒ１，Ｒ３，Ｒ５によりゲート・ドレイン間の電圧が一定時間、閾値電圧以上に上昇して、これにより、還流ダイオードＤｆ１，Ｄｆ３，Ｄｆ５のリカバリ特性がソフト化し、リカバリサージを抑制することができる。
（ロ）コンデンサＣ１〜Ｃ６の容量は、パワーＭＯＳトランジスタの閾値電圧をＶｔｈ、コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足し、
特に、
Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ
の関係を満足するようにした。よって、最適化を図る上で好ましい。
（ハ）抵抗Ｒ１〜Ｒ６は、同抵抗の抵抗値をＲｍ、コンデンサの容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄとしたとき、
１×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１０-6
の関係を満足するようにした。よって、最適化を図る上で好ましい。
（ニ）図４に示すように、パワーＭＯＳトランジスタを作り込んだチップ３０を銅製基板（金属板）３１の上に搭載するとともに、チップ３０でのパワーＭＯＳトランジスタのドレイン端子に電気的に接続された銅製基板（金属板）３１とゲート用リードフレーム３２ａとの間にコンデンサＣ１〜Ｃ６を構成するチップコンデンサ３４を配置したので、より小型化することができるとともに寄生インダクタンスの低減を図ることができる。
【００６７】
なお、還流ダイオードとなるボディダイオードを内蔵したパワーＭＯＳトランジスタを用いるのではなく、パワーＭＯＳトランジスタに外付の還流ダイオードを並列に接続する場合に適用してもよい。つまり、正負の電源ライン間に、直列接続した２つのパワーＭＯＳトランジスタを２組以上接続するとともに、各組での両パワーＭＯＳトランジスタ間に誘導性負荷を接続し、さらに、各パワーＭＯＳトランジスタに還流ダイオードを並列に接続し、各組でのパワーＭＯＳトランジスタのゲート電圧を調整して各組での両パワーＭＯＳトランジスタを交互に作動させて誘導性負荷を駆動する負荷駆動回路において、上述の（イ）の構成、つまり、各パワーＭＯＳトランジスタでのゲート端子とドレイン端子の間にコンデンサを接続するとともにゲート端子とソース端子との間に抵抗を接続し、還流ダイオードの逆回復動作時にコンデンサと抵抗によりゲート・ソース間の電圧を、一定時間、閾値電圧以上にするようにしてもよい。
【００６８】
また、パワーＭＯＳトランジスタＴ１〜Ｔ６の代わりにＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を用いてもよい。つまり、正負の電源ライン間に、直列接続した２つのＩＧＢＴを２組以上接続するとともに、各組での両ＩＧＢＴ間に誘導性負荷を接続し、さらに、各ＩＧＢＴに還流ダイオードを並列に接続し、各組でのＩＧＢＴのゲート電圧を調整して各組での両ＩＧＢＴを交互に作動させて誘導性負荷を駆動する負荷駆動回路において、各ＩＧＢＴでのゲート端子とコレクタ端子の間にコンデンサを接続するとともにゲート端子とエミッタ端子との間に抵抗を接続し、還流ダイオードの逆回復動作時にコンデンサと抵抗によりゲート・エミッタ間の電圧を、一定時間、閾値電圧以上にするようにしてもよい。また、パワーＭＯＳトランジスタＴ１〜Ｔ６の代わりにＩＧＢＴを用いた場合においては、ゲート・ソース間容量値はゲート・エミッタ間容量値となり、ゲート・ドレイン間容量値はゲート・コレクタ間容量値となる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００６９】
図２２には、第２の実施の形態における負荷駆動回路の構成を示す。
第１の実施形態においては負荷が交流モータであり駆動回路がインバータであったが、第２の実施形態においては負荷が直流モータであり、直接ＰＷＭ駆動するための回路構成としている。
【００７０】
図２２において、直流電源５０のプラス端子とグランド間において、スイッチ５１と誘導性負荷（直流モータ）５２とパワーＭＯＳトランジスタ（スイッチング素子）５３とが直列に接続されている。つまり、直流電流ラインに誘導性負荷５２とパワーＭＯＳトランジスタ５３が直列に接続されている。パワーＭＯＳトランジスタ５３には還流ダイオード５４が並列に接続されている。また、パワーＭＯＳトランジスタ５３のゲート端子には抵抗５５を介してゲート駆動回路５６が接続されている。そして、ゲート駆動回路５６によりパワーＭＯＳトランジスタ５３のゲート電圧が調整されてパワーＭＯＳトランジスタ５３がオンして誘導性負荷５２が通電駆動される。詳しくは、ゲート駆動回路５６からのＰＷＭ信号によりスイッチング動作を行い、誘導性負荷５２を通電駆動する。
【００７１】
一方、誘導性負荷５２に対し還流ダイオード５７が並列に接続されている。還流ダイオード５７に対しＭＯＳトランジスタ５８が並列に接続されている。ＭＯＳトランジスタ５８のゲート端子とドレイン端子の間にコンデンサ５９が接続されるとともに、ＭＯＳトランジスタ５８のゲート端子とソース端子の間に抵抗６０が接続されている。
【００７２】
図２２から分かるように、ＭＯＳトランジスタ５８のドレイン電位と還流ダイオード５７のカソード電位、およびＭＯＳトランジスタ５８のソース電位と還流ダイオード５７のアノード電位は同じになる。
【００７３】
図２２の還流ダイオード５７とＭＯＳトランジスタ５８はワンチップ内に集積化されている。その具体的構成を図２３に示す。
図２３において、ｎ型シリコン基板（第１導電型の半導体基板）７０として、ｎ+シリコン基板７１の上にｎ-エピタキシャル層７２を形成したものを用いている。基板７０の上面（第１の面）での表層部において、ｐ型不純物拡散領域７３，７４，７５が形成され、そのうちのｐ型不純物拡散領域７３，７５が第２導電型の還流ダイオード形成用不純物拡散領域となっている。また、基板７０の上面（第１の面）においてｐ型不純物拡散領域７３，７４，７５に接するアノード電極８０が形成されている。さらに、基板７０の下面（第２の面）において当該基板７０に接するカソード電極８１が形成されている。これにより、還流ダイオードが構成されている。
【００７４】
前記ｐ型不純物拡散領域７３，７４，７５が分離されており、この領域７３，７４，７５の間において基板７０の上面（第１の面）にｎ型領域（第１導電型領域）が露出している。ｐ型不純物拡散領域７４での表層部、ｐ型不純物拡散領域７３の右端部での表層部、およびｐ型不純物拡散領域７５の左端部での表層部においてｎ型領域７６が形成されている。つまり、ｐ型不純物拡散領域（７３，７４，７５）の一部の領域での表層部にｎ型領域（第１導電型のＭＯＳトランジスタ用不純物拡散領域）７６が形成されている。
【００７５】
さらに、ｐ型不純物拡散領域７３とｐ型不純物拡散領域７４との間の部位、および、ｐ型不純物拡散領域７４とｐ型不純物拡散領域７５との間の部位において基板７０の上にはゲート絶縁膜としてのゲート酸化膜７７を介してポリシリコンゲート電極７８が形成されている。つまり、露出させたｎ型領域（第１導電型領域）とＭＯＳトランジスタ用不純物拡散領域７６との間においてゲート絶縁膜としてのゲート酸化膜７７を介してポリシリコンゲート電極７８が形成されている。
【００７６】
これにより、ｐ型不純物拡散領域７４を中心にしてｐ型不純物拡散領域７３の右端部からｐ型不純物拡散領域７５の左端部までの範囲がＭＯＳＦＥＴ形成部となる。ポリシリコンゲート電極７８は層間絶縁膜７９で覆われている。基板７０の上面に形成したアノード電極８０は、ｐ型不純物拡散領域７３，７４，７５とＭＯＳトランジスタ用不純物拡散領域７６に接している。
【００７７】
このようにして、還流ダイオードを形成したチップ内にＭＯＳトランジスタを容易に作り込むことができる。
ポリシリコンゲート電極７８とカソード電極８１との間にはコンデンサ５９が接続される。また、ポリシリコンゲート電極７８とアノード電極８０（アノード端子）との間には抵抗６０が接続される。
【００７８】
なお、基板７０の上面（第１の面）でのチップ外周部の表層部において、ｎ型不純物拡散領域８２が形成されるとともに、基板７０の上面（第１の面）でのチップ外周部には配線８３がリング状に形成され、配線８３はｎ型不純物拡散領域８２と接している。配線８３はＥＱＲ（等電位リング）であり、裏面電極（カソード電極）８１と同じ電位にされ、ダイオードの安定性や耐久性の向上が図られている。
【００７９】
図２２のコンデンサ５９は、ＭＯＳトランジスタ５８の閾値電圧をＶｔｈ、コンデンサ５９の容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄ、電源電圧をＶｄｄとしたとき、
Ｖｔｈ＜｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ・・・（１）
好ましくは、
Ｖｔｈ＜０．８・｛（Ｃｍ＋Ｃｇｄ）／（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）｝・Ｖｄｄ・・・（２）
の関係を満足している。よって、最適化を図る上で好ましいものとなっている。
【００８０】
また、図２２の抵抗６０は、同抵抗６０の抵抗値をＲｍ、コンデンサ５９の容量値をＣｍ、ドレイン端子が電源電圧の時におけるゲート・ソース間容量値をＣｇｓ、ドレイン端子が電源電圧の時におけるゲート・ドレイン間容量値をＣｇｄとしたとき、
１×１０-7＜Ｒｍ・（Ｃｍ＋Ｃｇｄ＋Ｃｇｓ）＜５×１０-6
の関係を満足している。よって、最適化を図る上で好ましいものとなっている。
【００８１】
図２３において、ＭＯＳＦＥＴ部とダイオード部の面積比は１／１０から１／４０程度が望ましい。つまり、（１），（２）式において、Ｃｇｄ値とＣｇｓ値を小さくすることによりＣｍ値が小さくてよく、ＩＣ化したときに小さなチップでよいことになる。
【００８２】
図２４は、図２２でのトランジスタ５３へのゲート信号ＳＧ１０、トランジスタ５３，５８のゲート電圧Ｖｇ１０，Ｖｇ１１、トランジスタ５３に流れる電流Ｉｄ、還流ダイオード５７に流れる電流Ｉｆ、トランジスタ５３のドレイン電圧Ｖｄ、トランジスタ５８のドレイン・ソース間電圧Ｖｄｓ（還流ダイオード５７のアノード・カソード間電圧）についてのタイムチャートである。
【００８３】
パワーＭＯＳトランジスタ５３がオフからオン動作に移るとき（図２４のｔ２，ｔ６のタイミング）、還流ダイオード５７は逆回復動作を行う。この時、第１の実施形態で説明したのと同じ動作原理でリカバリ特性のソフト化が図られる。
【００８４】
詳しくは、還流ダイオード５７の逆回復動作時にコンデンサ５９と抵抗６０によりゲート・ソース間の電圧を、一定時間、ＭＯＳトランジスタ５８の閾値電圧以上にする。広義には、還流ダイオード５７は、誘導性負荷５２に対する還流用閉回路に挿入されたものであって、還流ダイオード５７に並列接続したＭＯＳトランジスタ５８でのゲート・ドレイン間にコンデンサ５９を接続するとともにゲート・ソース間に抵抗６０を接続し、還流ダイオード５７の逆回復動作時にコンデンサ５９と抵抗６０によりゲート・ソース間の電圧を、一定時間、閾値電圧以上にするようにしている。換言すれば、直流電流ラインに直列接続したスイッチング素子５３と還流ダイオード５７により誘導性負荷５２を駆動する負荷駆動回路において、還流ダイオード５７にＭＯＳトランジスタ５８を内蔵し、そのゲート端子とカソード端子の間にコンデンサ５９を接続するとともに、そのゲート端子を抵抗６０を介してアノード電極に接続し、還流ダイオード５７の逆回復動作時にコンデンサ５９と抵抗６０によりゲート・ソース間の電圧を、一定時間、閾値電圧以上にするようにしている。
【００８５】
これにより、パワーＭＯＳトランジスタ５３が負荷駆動のためのトランジスタ動作を行い（誘導性負荷５２に電流が流れ込み）、還流ダイオード５７が機能している局面において、還流ダイオード５７の逆回復動作時にコンデンサ５９と抵抗６０によりゲート・ソース間の電圧が一定時間、閾値電圧以上に上昇して、これにより、還流ダイオード５７のリカバリ特性がソフト化し、リカバリサージを抑制することができる。
【００８６】
このようにして、パワーＭＯＳトランジスタ５３のスイッチング速度を低下させることなく、還流ダイオード５７の逆回復動作時のリカバリサージと発振現象（リンギング）を抑制することができる。
【００８７】
図３０，３１，３２と比較するならば、図２２の構成とすることにより、６０〜２００ボルトの定格電圧を有する還流ダイオード５７において、新規な構成にて容易に還流ダイオード５７のリカバリ特性をソフト化して、パワーＭＯＳトランジスタ５３のスイッチング速度を低下させることなく、リカバリサージと発振現象を抑えることができる。
【００８８】
図２３のコンデンサ５９を図２５に示すようにチップ内に集積化してもよい。詳しくは、ＥＱＲ用の拡散領域８２を延長してコンデンサの対向電極とするとともにその上に薄い酸化膜（ゲート酸化膜）９０を介してポリシリコン膜（ポリシリコンゲート電極）９１を形成する。ポリシリコン膜（ポリシリコンゲート電極）９１はアルミ配線９２と接続する。ＥＱＲ８３はカソードと接続されている。
【００８９】
また、図２３のコンデンサ５９と抵抗６０とをチップ内に集積化してもよい。
【図面の簡単な説明】
【図１】第１の実施の形態における負荷駆動回路（インバータ）の構成図。
【図２】パワーＭＯＳトランジスタの縦断面図。
【図３】パワーＭＯＳトランジスタの周辺構成を示す図。
【図４】パワーＭＯＳトランジスタおよびコンデンサの実装構造を示す図。
【図５】Ｕ相におけるブリッジ回路を示す図。
【図６】作用説明のためのタイムチャート。
【図７】効果確認のためのＵ相におけるブリッジ回路を示す図。
【図８】パワーＭＯＳトランジスタでの等価回路図。
【図９】効果確認のためのタイムチャート。
【図１０】動作説明のためのパワーＭＯＳトランジスタの縦断面図。
【図１１】動作説明のためのパワーＭＯＳトランジスタの縦断面図。
【図１２】動作説明のためのパワーＭＯＳトランジスタの縦断面図。
【図１３】動作説明のためのパワーＭＯＳトランジスタの縦断面図。
【図１４】最適化のための説明図。
【図１５】最適化を説明するためのタイムチャート。
【図１６】比較のためのＵ相におけるブリッジ回路を示す図。
【図１７】比較のためのタイムチャート。
【図１８】動作説明のためのパワーＭＯＳトランジスタの縦断面図。
【図１９】動作説明のためのパワーＭＯＳトランジスタの縦断面図。
【図２０】別例の構成図。
【図２１】別例の構成図。
【図２２】第２の実施の形態における負荷駆動回路の構成図。
【図２３】チップの縦断面図。
【図２４】作用説明のためのタイムチャート。
【図２５】別例でのチップの一部における縦断面図。
【図２６】従来技術を説明するための負荷駆動回路（インバータ）の構成図。
【図２７】パワーＭＯＳトランジスタの周辺構成を示す図。
【図２８】従来技術を説明するためのＵ相におけるブリッジ回路を示す図。
【図２９】従来技術を説明するためのタイムチャート。
【図３０】従来技術を説明するための負荷駆動回路の構成図。
【図３１】チップの縦断面図。
【図３２】従来技術を説明するためのタイムチャート。
【符号の説明】
１〜６…ゲート駆動回路、１０…制御回路、５２…誘導性負荷、５３…パワーＭＯＳトランジスタ、５７…還流ダイオード、５８…ＭＯＳトランジスタ、５９…コンデンサ、６０…抵抗、７０…基板、７１…ｎ+シリコン基板、７２…ｎ-エピタキシャル層、７３…ｐ型不純物拡散領域、７４…ｐ型不純物拡散領域、７５…ｐ型不純物拡散領域、７６…ｎ型領域、７７…ゲート酸化膜、７８…ポリシリコンゲート電極、８０…アノード電極、８１…カソード電極、Ｂ…電源、Ｃ１〜Ｃ６…コンデンサ、Ｄｆ１〜Ｄｆ６…ボディダイオード（還流ダイオード）、Ｍ…誘導性負荷(誘導モータ)、Ｒ１〜Ｒ６…抵抗、Ｔ１〜Ｔ６…パワーＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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