(57)【特許請求の範囲】
【請求項１】
半導体基板上に、外部電源電圧からプラスとマイナスとに昇圧する昇圧回路と、不純物拡散層で構成された抵抗体を有し、この抵抗体に上記昇圧回路によるプラスとマイナスとの昇圧電位をそれぞれ接続して所定部位の電位を検出することによって上記昇圧回路が所望の電位を発生したかどうかを検証する検出回路とを、回路構成して内蔵したことを特徴とする半導体装置。
【請求項２】
第１導電型の上記半導体基板に、第１導電型のウェル領域と、上記第１導電型のウェル領域の下面および側面を囲むように第２導電型のウェル領域とが形成され、上記抵抗体を構成する上記不純物拡散層を上記第１導電型のウェル領域内に第２導電型で形成したことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の上記半導体基板に第２導電型のウェル領域が形成され、上記抵抗体を構成する上記不純物拡散層を上記第２導電型のウェル領域内に第１導電型で形成したことを特徴とする請求項１記載の半導体装置。
【請求項４】
上記半導体基板上に、ＥＥＰＲＯＭ(Electrically Erasable and Programmable ROM)が素子構成され、上記昇圧回路と上記検出回路とを上記ＥＥＰＲＯＭに内蔵したことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
上記半導体基板上に、ＤＩＮＯＲ（DIvided bit-line NOR）型フラッシュメモリが素子構成され、上記昇圧回路と上記検出回路とを上記ＤＩＮＯＲ型フラッシュメモリに内蔵したことを特徴とする請求項２記載の半導体装置。
【請求項６】
上記昇圧回路によるプラスの昇圧電位ＶＨが上記不純物拡散層の一方の端部に、上記昇圧回路によるマイナスの昇圧電位ＶＬが上記不純物拡散層の他方の端部にそれぞれ接続され、上記検出回路の動作時に、上記第１導電型のウェル領域に固定電位Ｖａが、上記第２導電型のウェル領域に固定電位Ｖｂが、上記半導体基板に固定電位Ｖｃがそれぞれ印加され、しかも上記不純物拡散層・上記第１導電型のウェル領域間、上記第１導電型と第２導電型とのウェル領域間、および上記第２導電型のウェル領域・上記半導体基板間のそれぞれの接合において、上記接合を形成する領域間の電位差が、順方向および逆方向の耐圧以下になるように上記固定電位Ｖａ、Ｖｂ、およびＶｃを設定したことを特徴とする請求項２記載の半導体装置。
【請求項７】
上記昇圧回路によるプラスの昇圧電位ＶＨが上記不純物拡散層の一方の端部に、上記昇圧回路によるマイナスの昇圧電位ＶＬが上記不純物拡散層の他方の端部にそれぞれ接続され、上記検出回路の動作時に、上記第２導電型のウェル領域に固定電位Ｖｄが、上記半導体基板に固定電位Ｖｅがそれぞれ印加され、しかも上記不純物拡散層・上記第２導電型のウェル領域間、および上記第２導電型のウェル領域・上記半導体基板間のそれぞれの接合において、上記接合を形成する領域間の電位差が、順方向および逆方向の耐圧より小さくなるように上記固定電位Ｖｄ、およびＶｅを設定したことを特徴とする請求項３記載の半導体装置。
【請求項８】
上記不純物拡散層・ウェル領域間の接合において、上記不純物拡散層の各点での上記ウェル領域との逆方向接合耐圧を、上記昇圧電位ＶＨ、ＶＬが上記不純物拡散層に接続時に上記不純物拡散層の各点にかかる異なる電位と、上記ウェル領域の固定電位ＶａあるいはＶｄとの電位差より大きくなるように形成したことを特徴とする請求項６記載の半導体装置。
【請求項９】
素子分離のためのフィールド酸化膜と、上記第１導電型のウェル領域内の全域にわたって形成されたアイソレーション層とを有し、上記アイソレーション層を、１Ｅ１７／ｃｍ3を越えない低い不純物濃度で形成したことを特徴とする請求項８記載の半導体装置。
【請求項１０】
素子分離のためのフィールド酸化膜と、上記第１導電型のウェル領域内の全域にわたって形成されたアイソレーション層とを有し、上記アイソレーション層を、不純物イオンの注入飛程のピークが、上記フィールド酸化膜底部から上記フィールド酸化膜の膜厚の１５〜２０％の深い位置に来るように形成したことを特徴とする請求項８記載の半導体装置。
【請求項１１】
素子分離のためのフィールド酸化膜と、上記第１導電型のウェル領域内に形成されたアイソレーション層とを有し、上記不純物拡散層をｎ型で形成した場合には、上記アイソレーション層を、上記昇圧電位ＶＨが接続される側の上記不純物拡散層端部と接する上記フィールド酸化膜端部の下層近傍に形成せず、また、上記不純物拡散層をｐ型で形成した場合には、上記アイソレーション層を、上記昇圧電位ＶＬが接続される側の上記不純物拡散層端部と接する上記フィールド酸化膜端部の下層近傍に形成しないことを特徴とする請求項８記載の半導体装置。
【請求項１２】
上記不純物拡散層をｎ型で形成した場合には、上記昇圧電位ＶＨが接続される上記不純物拡散層の端部から所定の領域において、また、上記不純物拡散層をｐ型で形成した場合には、上記昇圧電位ＶＬが接続される上記不純物拡散層の端部から所定の領域において、上記不純物拡散層に接してその下層に、上記不純物拡散層と同じ導電型で、より不純物濃度が低い第２の不純物拡散層を形成したことを特徴とする請求項８記載の半導体装置。
【請求項１３】
素子分離のためのフィールド酸化膜と、上記第１導電型のウェル領域内の全域にわたって形成されたアイソレーション層とを有し、上記不純物拡散層をｎ型で形成した場合には、上記昇圧電位ＶＨが接続される上記不純物拡散層における接続位置を、また、上記不純物拡散層をｐ型で形成した場合には、上記昇圧電位ＶＬが接続される上記不純物拡散層における接続位置を、上記不純物拡散層を他と分離する上記フィールド酸化膜から１μｍ離間したことを特徴とする請求項８記載の半導体装置。
【請求項１４】
素子分離のためのフィールド酸化膜と、上記第１導電型のウェル領域内の全域にわたって形成されたアイソレーション層とを有し、上記不純物拡散層をｎ型で形成した場合には、上記不純物拡散層における上記昇圧電位ＶＨが接続される側の端部が、また、上記不純物拡散層をｐ型で形成した場合には、上記不純物拡散層における上記昇圧電位ＶＬが接続される側の端部が、上記不純物拡散層を他と分離する上記フィールド酸化膜から所定の寸法離間するように形成したことを特徴とする請求項８記載の半導体装置。
【請求項１５】
上記不純物拡散層の一方の端部を、上記不純物拡散層を他と分離する上記フィールド酸化膜から１μｍ離間したことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
上記不純物拡散層をｎ型で形成し、しかも上記不純物拡散層と接する上記ウェル領域の固定電位ＶａあるいはＶｄを上記昇圧電位ＶＬと同電位に設定するか、あるいは、上記不純物拡散層をｐ型で形成し、しかも上記不純物拡散層と接する上記ウェル領域の固定電位ＶａあるいはＶｄを上記昇圧電位ＶＨと同電位に設定したことを特徴とする請求項６または７記載の半導体装置。
【請求項１７】
半導体基板上に、外部電源電圧からプラスとマイナスとに昇圧する昇圧回路と、不純物拡散層で構成された抵抗体を有し、この抵抗体に上記昇圧回路によるプラスとマイナスとの昇圧電位をそれぞれ接続して所定部位の電位を検出することによって上記昇圧回路が所望の電位を発生したかどうかを検証する検出回路とを、回路構成して内蔵した半導体装置の製造方法であって、上記抵抗体を構成する上記不純物拡散層を、半導体基板上に形成されるＭＯＳトランジスタのソース・ドレイン領域を構成する高濃度拡散層、あるいはＬＤＤ構造を構成する低濃度拡散層と同時に形成することを特徴とする半導体装置の製造方法。
【請求項１８】
第１導電型の半導体基板上に、外部電源電圧からプラスとマイナスとに昇圧する昇圧回路と、第２導電型の不純物拡散層で構成された抵抗体を有し、この抵抗体に上記昇圧回路によるプラスとマイナスとの昇圧電位をそれぞれ接続して所定部位の電位を検出することによって上記昇圧回路が所望の電位を発生したかどうかを検証する検出回路とを、回路構成して内蔵した半導体装置の製造方法であって、上記半導体基板の所定領域を、その下面および側面を囲むように第２導電型のウェル領域を形成することにより他と分離し、この分離された半導体基板の所定領域内に上記不純物拡散層から成る抵抗体を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、昇圧回路を内蔵する半導体記憶装置であるＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）に関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭなどの半導体記憶装置のセルへの書き込み、消去には高電圧が必要であるが、装置内に昇圧回路を内蔵することにより、高電圧の電源を外部に用意する必要はない。この様に、ある一定の外部電源電圧から昇圧回路によってプラスあるいはマイナスに昇圧するが、この時、所望の電位が発生したかどうかを、検出回路を用いて電位をモニターすることにより判定する。
例えば、1992 IEDM TECHNICAL DIGEST pp.599-602 "A NOVEL CELL STRUCTURE SUITABLE FOR A 3 VOLT OPERATION,SECTOR ERASE FLASH MEMORY",1995 ISSCC DIGEST of TECHNICAL PAPERS "A 3.3v-Only 16Mb DINOR Flash Memory"に記載される従来のＤＩＮＯＲ（DIvided bit-line NOR）型フラッシュメモリでは、図１５に示すような昇圧および検出の回路構成を有していた。
【０００３】
図１５に示すように、昇圧回路１ａ，１ｂから発生した電位を検出回路２の抵抗体３に接続し、抵抗体３の所定の箇所の電位を検出部４により検出する。
このＤＩＮＯＲ型フラッシュメモリでは、単一な３．３ｖの外部電源電圧（図示せず）から昇圧回路１ａ，１ｂによって１０ｖと−８ｖの電位を発生させる。昇圧回路１ａ，１ｂと抵抗体３との接続部をＡ，Ｂとすると、例えば、ＡＢ間を８．５：９．５に分割する点に検出部４を設けた場合、検出部４の電位が１．５ｖであれば、所望の電位が発生したことが確認できる。
この様な検出回路２に用いられる抵抗体３は、従来、メモリセルを構成するフローティングゲートあるいはコントロールゲートを形成する際に、同じ材料で同時に形成されていた。
【０００４】
【発明が解決しようとする課題】
検出回路２では、昇圧回路１ａ，１ｂでの昇圧電位の低下を防ぐために、消費電力を抑えるとともに昇圧回路１ａ，１ｂからの余分な電流リークを防止する必要があり、そのため、抵抗体３の抵抗値を比較的大きなものにして、検出回路２を流れる電流値を小さくすることが要求される。
しかしながら、従来のＥＥＰＲＯＭの検出回路２に用いられる抵抗体３は、上記の様にフローティングゲートあるいはコントロールゲートと同じ材料で構成されていたため、ポリシリコン膜、あるいはポリシリコン膜と高融点金属シリサイド膜との積層膜であるポリサイド膜から成るものであった。このため、シート抵抗値が小さく、例えば、厚さ１００ｎｍ、リン濃度７Ｅ２０／ｃｍ3のポリシリコン膜から成るフローティングゲート材では、シート抵抗値は約７０Ω／□と小さく、また、ＷＳｉ膜１００ｎｍとポリシリコン膜１００ｎｍとのポリサイド膜から成り、メモリセルのワード線としても用いられるコントロールゲート材では、シート抵抗値は約１２Ω／□と非常に小さい。
この様に、抵抗体３はシート抵抗値が小さい材料で構成されるため、抵抗を確保するために面積の増大を招き、近年の微細化、高集積化の要求には構造的に適さないものであった。
【０００５】
また、フローティングゲート材のポリシリコン膜から成る抵抗体３では、昇圧回路１ａ，１ｂや検出部４との接続のためにポリシリコン膜上の酸化膜をエッチングして接続孔を形成する際、オーバーエッチングにより、図１６に示すようにポリシリコン膜を突き抜けることもあった。図１６において、３ａは抵抗体３を構成するフローティングゲート材のポリシリコン膜、５はシリコン単結晶等から成る半導体基板（以下、基板と称す）、６は基板５に形成されたフィールド酸化膜、７はポリシリコン膜３ａ上に形成された酸化膜、８は酸化膜７に形成された接続孔、９はポリシリコン膜３ａに接続形成される配線層である。
フローティングゲート材のポリシリコン膜３ａは、例えば１００ｎｍ程度の薄膜であり、膜厚のばらつきにより特にフィールド酸化膜６上では薄くなる。このため、図１６に示すように、接続孔８形成時にオーバーエッチングにより容易にポリシリコン膜３ａの突き抜けが起こり、後工程で形成する配線層９とのコンタクト抵抗が増大したり、また、ポリシリコン膜３ａを突き抜けた後、下層のフィールド酸化膜６を容易にエッチングするため、部分的にさらに下層の基板５まで到達することもあり（図示せず）、その場合、ポリシリコン膜３ａと基板５とが短絡してしまうものであった。
【０００６】
この発明は、上記のような問題点を解消するために成されたものであって、昇圧回路とその電位検出のための検出回路とを内蔵する半導体記憶装置において、検出回路に用いる抵抗体の面積を縮小して、微細化、高集積化を図るとともに、昇圧回路の電位検出が信頼性良く安定して行える半導体装置の構造、およびそれに適した製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明の請求項１に係わる半導体装置は、半導体基板上に、外部電源電圧からプラスとマイナスとに昇圧する昇圧回路と、不純物拡散層で構成された抵抗体を有し、この抵抗体に上記昇圧回路によるプラスとマイナスとの昇圧電位をそれぞれ接続して所定部位の電位を検出することによって上記昇圧回路が所望の電位を発生したかどうかを検証する検出回路とを、回路構成して内蔵したものである。
【０００８】
この発明の請求項２に係わる半導体装置は、請求項１に記載の半導体装置において、第１導電型の上記半導体基板に、第１導電型のウェル領域と、上記第１導電型のウェル領域の下面および側面を囲むように第２導電型のウェル領域とが形成され、上記抵抗体を構成する上記不純物拡散層を上記第１導電型のウェル領域内に第２導電型で形成したものである。
【０００９】
この発明の請求項３に係わる半導体装置は、請求項１に記載の半導体装置において、第１導電型の上記半導体基板に第２導電型のウェル領域が形成され、上記抵抗体を構成する上記不純物拡散層を上記第２導電型のウェル領域内に第１導電型で形成したものである。
【００１０】
この発明の請求項４に係わる半導体装置は、請求項１〜３のいずれかに記載の半導体装置において、上記半導体基板上に、ＥＥＰＲＯＭが素子構成され、上記昇圧回路と上記検出回路とを上記ＥＥＰＲＯＭに内蔵したものである。
【００１１】
この発明の請求項５に係わる半導体装置は、請求項２に記載の半導体装置において、上記半導体基板上に、ＤＩＮＯＲ型フラッシュメモリが素子構成され、上記昇圧回路と上記検出回路とを上記ＤＩＮＯＲ型フラッシュメモリに内蔵したものである。
【００１２】
この発明の請求項６に係わる半導体装置は、請求項２に記載の半導体装置において、上記昇圧回路によるプラスの昇圧電位ＶＨが上記不純物拡散層の一方の端部に、上記昇圧回路によるマイナスの昇圧電位ＶＬが上記不純物拡散層の他方の端部にそれぞれ接続され、上記検出回路の動作時に、上記第１導電型のウェル領域に固定電位Ｖａが、上記第２導電型のウェル領域に固定電位Ｖｂが、上記半導体基板に固定電位Ｖｃがそれぞれ印加され、しかも上記不純物拡散層・上記第１導電型のウェル領域間、上記第１導電型と第２導電型とのウェル領域間、および上記第２導電型のウェル領域・上記半導体基板間のそれぞれの接合において、上記接合を形成する領域間の電位差が、順方向および逆方向の耐圧以下になるように上記固定電位Ｖａ、Ｖｂ、およびＶｃを設定したものである。
【００１３】
この発明の請求項７に係わる半導体装置は、請求項３に記載の半導体装置において、上記昇圧回路によるプラスの昇圧電位ＶＨが上記不純物拡散層の一方の端部に、上記昇圧回路によるマイナスの昇圧電位ＶＬが上記不純物拡散層の他方の端部にそれぞれ接続され、上記検出回路の動作時に、上記第２導電型のウェル領域に固定電位Ｖｄが、上記半導体基板に固定電位Ｖｅがそれぞれ印加され、しかも上記不純物拡散層・上記第２導電型のウェル領域間、および上記第２導電型のウェル領域・上記半導体基板間のそれぞれの接合において、上記接合を形成する領域間の電位差が、順方向および逆方向の耐圧より小さくなるように上記固定電位Ｖｄ、およびＶｅを設定したものである。
【００１４】
この発明の請求項８に係わる半導体装置は、請求項６に記載の半導体装置において、上記不純物拡散層・ウェル領域間の接合において、上記不純物拡散層の各点での上記ウェル領域との逆方向接合耐圧を、上記昇圧電位ＶＨ、ＶＬが上記不純物拡散層に接続時に上記不純物拡散層の各点にかかる異なる電位と、上記ウェル領域の固定電位ＶａあるいはＶｄとの電位差より大きくなるように形成したものである。
【００１５】
この発明の請求項９に係わる半導体装置は、請求項８に記載の半導体装置において、素子分離のためのフィールド酸化膜と、上記第１導電型のウェル領域内の全域にわたって形成されたアイソレーション層とを有し、上記アイソレーション層を、１Ｅ１７／ｃｍ3を越えない低い不純物濃度で形成したものである。
【００１６】
この発明の請求項１０に係わる半導体装置は、請求項８に記載の半導体装置において、素子分離のためのフィールド酸化膜と、上記第１導電型のウェル領域内の全域にわたって形成されたアイソレーション層とを有し、上記アイソレーション層を、不純物イオンの注入飛程のピークが、上記フィールド酸化膜底部から上記フィールド酸化膜の膜厚の１５〜２０％の深い位置に来るように形成したものである。
【００１７】
この発明の請求項１１に係わる半導体装置は、請求項８に記載の半導体装置において、素子分離のためのフィールド酸化膜と、上記第１導電型のウェル領域内に形成されたアイソレーション層とを有し、上記不純物拡散層をｎ型で形成した場合には、上記アイソレーション層を、上記昇圧電位ＶＨが接続される側の上記不純物拡散層端部と接する上記フィールド酸化膜端部の下層近傍に形成せず、また、上記不純物拡散層をｐ型で形成した場合には、上記アイソレーション層を、上記昇圧電位ＶＬが接続される側の上記不純物拡散層端部と接する上記フィールド酸化膜端部の下層近傍に形成しないものである。
【００１９】
この発明の請求項１２に係わる半導体装置は、請求項８に記載の半導体装置において、上記不純物拡散層をｎ型で形成した場合には、上記昇圧電位ＶＨが接続される上記不純物拡散層の端部から所定の領域において、また、上記不純物拡散層をｐ型で形成した場合には、上記昇圧電位ＶＬが接続される上記不純物拡散層の端部から所定の領域において、上記不純物拡散層に接してその下層に、上記不純物拡散層と同じ導電型で、より不純物濃度が低い第２の不純物拡散層を形成したものである。
【００２０】
この発明の請求項１３に係わる半導体装置は、請求項８に記載の半導体装置において、素子分離のためのフィールド酸化膜と、上記第１導電型のウェル領域内の全域にわたって形成されたアイソレーション層とを有し、上記不純物拡散層をｎ型で形成した場合には、上記昇圧電位ＶＨが接続される上記不純物拡散層における接続位置を、また、上記不純物拡散層をｐ型で形成した場合には、上記昇圧電位ＶＬが接続される上記不純物拡散層における接続位置を、上記不純物拡散層を他と分離する上記フィールド酸化膜から１μｍ離間したものである。
【００２２】
この発明の請求項１４に係わる半導体装置は、請求項８に記載の半導体装置において、素子分離のためのフィールド酸化膜と、上記第１導電型のウェル領域内の全域にわたって形成されたアイソレーション層とを有し、上記不純物拡散層をｎ型で形成した場合には、上記不純物拡散層における上記昇圧電位ＶＨが接続される側の端部が、また、上記不純物拡散層をｐ型で形成した場合には、上記不純物拡散層における上記昇圧電位ＶＬが接続される側の端部が、上記不純物拡散層を他と分離する上記フィールド酸化膜から所定の寸法離間するように形成したものである。
【００２３】
この発明の請求項１５に係わる半導体装置は、請求項１４に記載の半導体装置において、上記不純物拡散層の一方の端部を、上記不純物拡散層を他と分離する上記フィールド酸化膜から１μｍ離間したものである。
【００２４】
この発明の請求項１６に係わる半導体装置は、請求項６または７に記載の半導体装置において、上記不純物拡散層をｎ型で形成し、しかも上記不純物拡散層と接する上記ウェル領域の固定電位ＶａあるいはＶｄを上記昇圧電位ＶＬと同電位に設定するか、あるいは、上記不純物拡散層をｐ型で形成し、しかも上記不純物拡散層と接する上記ウェル領域の固定電位ＶａあるいはＶｄを上記昇圧電位ＶＨと同電位に設定したものである。
【００２５】
この発明の請求項１７に係わる半導体装置の製造方法は、半導体基板上に、外部電源電圧からプラスとマイナスとに昇圧する昇圧回路と、不純物拡散層で構成された抵抗体を有し、この抵抗体に上記昇圧回路によるプラスとマイナスとの昇圧電位をそれぞれ接続して所定部位の電位を検出することによって上記昇圧回路が所望の電位を発生したかどうかを検証する検出回路とを、回路構成して内蔵した半導体装置の製造方法であって、上記抵抗体を構成する上記不純物拡散層を、半導体基板上に形成されるＭＯＳトランジスタのソース・ドレイン領域を構成する高濃度拡散層、あるいはＬＤＤ構造を構成する低濃度拡散層と同時に形成するものである。
【００２６】
この発明の請求項１８に係わる半導体装置の製造方法は、第１導電型の半導体基板上に、外部電源電圧からプラスとマイナスとに昇圧する昇圧回路と、第２導電型の不純物拡散層で構成された抵抗体を有し、この抵抗体に上記昇圧回路によるプラスとマイナスとの昇圧電位をそれぞれ接続して所定部位の電位を検出することによって上記昇圧回路が所望の電位を発生したかどうかを検証する検出回路とを、回路構成して内蔵した半導体装置の製造方法であって、上記半導体基板の所定領域を、その下面および側面を囲むように第２導電型のウェル領域を形成することにより他と分離し、この分離された半導体基板の所定領域内に上記不純物拡散層から成る抵抗体を形成するものである。
【００２７】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図について説明する。図１は、この発明の実施の形態１による、ＥＥＰＲＯＭに内蔵される検出回路（昇圧回路の電位検出のための回路）の構造を示す断面図である。なお、図１（ａ）はデバイス構造を示す断面図であり、図１（ｂ）は回路構成を簡単に示す断面図である。
図１において、１０は例えばｐ型のシリコン単結晶等から成る半導体基板（以下、ｐ型基板と称す）、１１はｐ型基板１０内に形成された内部ｐ−ｗｅｌｌ領域、１１ａはｐ−ｗｅｌｌ領域１１の電極取り出し層、１２はｐ−ｗｅｌｌ領域１１の下面および側面を囲むようにｐ型基板１０内に形成されたｎ−ｗｅｌｌ領域、１２ａはｎ−ｗｅｌｌ領域１２内で特にｐ−ｗｅｌｌ領域１１の下層に形成されたボトムｎ−ｗｅｌｌ領域、１２ｂはｎ−ｗｅｌｌ領域１２の電極取り出し層、１３は素子分離のためのフィールド酸化膜、１４はｐ−ｗｅｌｌ領域１１内に形成された、素子分離の特性向上のためのアイソレーション層である。
【００２８】
１５はｐ−ｗｅｌｌ領域１１内に形成され、検出回路の抵抗体を構成する不純物拡散層としてのｎ型拡散層、１６は層間酸化膜、１７は層間酸化膜１６に形成された接続孔である。
また、１８は接続孔１７を埋め込んで形成された配線層で、特に、１８ａは例えば１０ｖのプラス電位を発生させる昇圧回路の発生電位を抵抗体であるｎ型拡散層１５の一方の端部に接続するための配線層、１８ｂは例えば−８ｖのマイナス電位を発生させる昇圧回路の発生電位を抵抗体であるｎ型拡散層１５の他方の端部に接続するための配線層、１８ｃはｎ型拡散層１５の所定の箇所（電位検出部）の電位検出のための配線層、１８ｄはｐ−ｗｅｌｌ領域１１の電極取り出し層１１ａに接続される配線層、１８ｅはｎ−ｗｅｌｌ領域１２の電極取り出し層１２ｂに接続される配線層である。
【００２９】
この実施の形態では、図１に示すように、検出回路の抵抗体をｎ型拡散層１５によって構成するものであり、昇圧回路からの発生電位をｎ型拡散層１５に接続して所定の箇所の電位を検出することにより、所望の電位が発生したかどうかを判定する。このｎ型拡散層１５は、イオン注入法によって形成され、例えば、ｐ型基板１０上に形成される他のｎ型拡散層（図示せず）と同時に形成される。例えば、ｎ型ＭＯＳトランジスタにおけるソース・ドレイン領域を構成するｎ型拡散層では、例えばリン等の不純物濃度１Ｅ２０／ｃｍ3でシート抵抗値は約１００Ω／□と高く、不純物濃度１Ｅ１８／ｃｍ3（ＬＤＤ構造における低濃度拡散層）でシート抵抗値は約１ｋΩ／□と非常に高い。
この様に、検出回路の抵抗体をｎ型拡散層１５で構成するため、従来のように、フローティングゲートあるいはコントロールゲートと同じ材料で構成される抵抗体に比べて、小さい面積で格段と高い抵抗が実現できる。また、抵抗体（ｎ型拡散層１５）の抵抗を高くできることにより、検出回路を流れる電流値を小さくすることができ、消費電力を抑えるとともに昇圧回路からの余分な電流リークが防止され、昇圧回路での昇圧電位の低下を防ぐことができる。
これにより、検出回路の面積が縮小されて微細化、高集積化が促進でき、しかも昇圧回路での昇圧電位の低下が防止できる信頼性の高いＥＥＰＲＯＭが得られる。
【００３０】
また、層間酸化膜１６をエッチングして抵抗体（ｎ型拡散層１５）に到達する接続孔１７を形成する際、ｎ型拡散層１５はエッチングレートが非常に小さく、しかも２００〜３００ｎｍ程度の深さを有するため、オーバーエッチングによってｎ型拡散層１５を突き抜けたりすることはない。このため、上層配線層１８ａ，１８ｂ，１８ｃとのコンタクト部において、安定したコンタクト抵抗が得られ、昇圧回路の電位検出が信頼性良く安定して行える。
【００３１】
またこの実施の形態では、ｎ型拡散層１５が内部に形成されたｐ−ｗｅｌｌ領域１１とｐ型基板１０とを分離するために、ｐ−ｗｅｌｌ領域１１をｎ−ｗｅｌｌ領域１２で囲んだトリプルウェル構造にしたものである。これにより、ｐ型基板１０にｎ型拡散層１５で構成された抵抗体を形成できる。
抵抗体をｐ型拡散層で構成する場合については後述するが、通常、ｐ型ＭＯＳトランジスタにおけるソース・ドレイン領域は、ｐ型不純物であるボロンの拡散係数が大きいためシングルドレイン構造であり、低濃度拡散層を有しない。すなわち、ソース・ドレイン領域の低濃度拡散層と同時に形成可能なｎ型拡散層１５で抵抗体を構成すれば、小さい面積で格段と高い抵抗が容易に実現できる。
【００３２】
またこの実施の形態は、ＥＥＰＲＯＭのうちＤＩＮＯＲ型フラッシュメモリに適用すると特に効果を有する。
図２は、ＤＩＮＯＲ型フラッシュメモリのメモリトランジスタの構造を示す断面図である。図において、１０、１１、１１ａ、１２、１２ａ、１２ｂ、および１３は図１で示したものと同じもの、１９はトンネル酸化膜と呼ばれる第１のゲート酸化膜、２０は第１のゲート酸化膜１９を介してｐ型基板１０上に形成されたフローティングゲート、２１はフローティングゲート２０上に形成された第２のゲート酸化膜、２２は第２のゲート酸化膜２１を介してフローティングゲート２０上に形成されたコントロールゲート、２３はソース・ドレイン領域である。なお、簡便のために層間酸化膜および配線層は省略する。
図２に示すように、ＤＩＮＯＲ型フラッシュメモリではトリプルウェル構造を用いている。このため、図１で示した様なトリプルウェル構造を用いた検出回路をＤＩＮＯＲ型フラッシュメモリに適用すると、プロセス上の整合性が良く、容易に製造できる。
【００３３】
また、ＤＩＮＯＲ型フラッシュメモリは、近年開発されたフラッシュメモリで、書き込み時の電子の注入機構を、チャネル・ホット・エレクトロン（ＣＨＥ）方式からファウラ−ノルドハイム（Ｆ−Ｎ）・トンネリング方式に変更することによって、低電圧、低電力と高速書き換えとを両立したもので、高集積化にも適した構造である。
この実施の形態による検出回路は、上述したように、抵抗体をｎ型拡散層１５で構成したため、面積が縮小されて微細化、高集積化に適した構造であって、また、抵抗体（ｎ型拡散層１５）の抵抗を高くできることにより、検出回路を流れる電流値を小さくすることができ、消費電力を抑えるとともに昇圧回路からの余分な電流リークが防止され、昇圧回路での昇圧電位の低下を防ぐ効果を有する、すなわち低電圧、低電力に適した構造である。したがって、この実施の形態による検出回路はＤＩＮＯＲ型フラッシュメモリに非常に適した構造と言う事ができ、このＤＩＮＯＲ型フラッシュメモリに適用することにより、上述した効果を確実に奏することができるとともに、さらに高性能で信頼性の高いＤＩＮＯＲ型フラッシュメモリが得られる。
【００３４】
またこの実施の形態では、ｐ−ｗｅｌｌ領域１１内にｎ型拡散層１５で構成された抵抗体を形成するため、ｐｎ接合が形成される。さらに、ｐ−ｗｅｌｌ領域１１とｎ−ｗｅｌｌ領域１２、ｎ−ｗｅｌｌ領域１２とｐ型基板１０においても、それぞれｐｎ接合が形成される。
従ってこの実施の形態を適用するに当たり、動作時に検出回路に印加される電圧によって接合での電流、すなわち、順方向電流および逆方向耐圧以上の電圧がかかることにより発生するアバランシェ電流、が流れることを防ぐ必要がある。なお逆方向リーク電流については、逆方向耐圧以下であれば十分に小さく問題にならない。
この様な接合における順方向および逆方向の電流防止について、図３に基づいて以下に示す。図３は、図１で示した検出回路において検出回路に印加される電圧および接合耐圧を説明する断面図であり、簡便のために、アイソレーション層１４、層間酸化膜１６、接続孔１７、および配線層１８の図示を省略する。
【００３５】
図において、ＶＨはプラス電位を発生させる昇圧回路の発生電位を表し、ｎ型拡散層１５の一方の端部に接続される。ＶＬはマイナス電位を発生させる昇圧回路の発生電位を表し、ｎ型拡散層１５の他方の端部に接続される。Ｖａはｐ−ｗｅｌｌ領域１１の電極取り出し層１１ａに印加され、ｐ−ｗｅｌｌ領域１１の固定電位となる電位、Ｖｂはｎ−ｗｅｌｌ領域１２の電極取り出し層１２ｂに印加され、ｎ−ｗｅｌｌ領域１２の固定電位となる電位、Ｖｃはｐ型基板１０の固定電位、２４はｎ型拡散層１５の電位検出部である。
また、２５はＶＨの電位がかかるｎ型拡散層１５とｐ−ｗｅｌｌ領域１１との接合（以下、接合▲１▼と称す）、２６はＶＬの電位がかかるｎ型拡散層１５とｐ−ｗｅｌｌ領域１１との接合（以下、接合▲２▼と称す）、２７はｐ−ｗｅｌｌ領域１１とｎ−ｗｅｌｌ領域１２との接合（以下、接合▲３▼と称す）、２８はｎ−ｗｅｌｌ領域１２とｐ型基板１０との接合（以下、接合▲４▼と称す）を表す。
【００３６】
ＢＶｊＸを接合Ｘにおける逆方向接合耐圧とすると、順方向および逆方向の電流防止のために、検出回路に印加される電圧は以下のように規定される。
接合▲１▼２５において、−０．６ｖ＜ＶＨ−Ｖａ＜ＢＶｊ▲１▼
接合▲２▼２６において、−０．６ｖ＜ＶＬ−Ｖａ＜ＢＶｊ▲２▼
接合▲３▼２７において、−０．６ｖ＜Ｖｂ−Ｖａ＜ＢＶｊ▲３▼
接合▲４▼２８において、−０．６ｖ＜Ｖｂ−Ｖｃ＜ＢＶｊ▲４▼
ここで、０．６ｖとは、ｐｎ接合の順方向に電流を流すために必要な一定の電圧である。
一般的な条件で形成した場合、ウェル間およびウェル・基板間の逆方向接合耐圧は約２５ｖ程度である。このため、ＢＶｊ▲３▼およびＢＶｊ▲４▼にそれぞれ２５ｖを代入し、また、ＤＩＮＯＲ型フラッシュメモリに適用した例として、ＶＨ＝１０ｖ，ＶＬ＝−８ｖとし、ｐ型基板１０は通常グランド電位にするためＶｃ＝０ｖとすると、上記式より、
−０．６ｖ＜Ｖｂ＜２５ｖ
Ｖａ＜−７．４ｖ
Ｖｂ−２５ｖ＜Ｖａ＜Ｖｂ＋０．６ｖ
が得られ、ＶａおよびＶｂの範囲は図４における斜線部分で表される。
【００３７】
また、ｎ型拡散層１５等の形成条件によって可変であるＢＶｊ▲１▼およびＢＶｊ▲２▼については、上記式より、
ＢＶｊ▲１▼＞１０ｖ−Ｖａ
ＢＶｊ▲２▼＞−８ｖ−Ｖａ
また、−２５．６ｖ＜Ｖａ＜−７．４ｖ
が得られ、ＢＶｊ▲１▼およびＢＶｊ▲２▼の範囲は、図５における斜線部分で表される。ＶＨの電位がかかるｎ型拡散層１５とｐ−ｗｅｌｌ領域１１との接合▲１▼２５において、１７．４ｖを越える特に高い逆方向接合耐圧ＢＶｊ▲１▼が要求されることがわかる。
【００３８】
ここで、ｐｎ接合における逆方向接合耐圧は、接合を形成するｐ型領域およびｎ型領域の不純物濃度を低減すると向上するものである。これは、接合に逆バイアスをかけた時に、不純物濃度を低減すると空乏層の幅が拡がるためである。
ｎ型拡散層１５を、例えば１Ｅ１８／ｃｍ3程度の低い不純物濃度で形成すれば、小さい面積で格段と高い抵抗が形成できるとともに、ｐ−ｗｅｌｌ領域１１との接合において、高い逆方向接合耐圧が実現できる。また、上記不純物濃度の値は、前述したようにソース・ドレイン領域のＬＤＤ構造における低濃度拡散層と同程度であり、すなわち、ｎ型拡散層１５をソース・ドレイン領域の低濃度拡散層と同時に形成すれば、上記効果が容易に実現できる。
【００３９】
ところで、ＶＨはｎ型拡散層１５の一方の端部に接続され、ＶＬはｎ型拡散層１５の他方の端部に接続されるものであるが、ｎ型拡散層１５における、ＶＨが印加される点からＶＬが印加される点まで、流れる電流、抵抗に応じて傾斜した電位を有する。このｎ型拡散層１５のそれぞれの点においてｐ−ｗｅｌｌ領域１１との接合Ｘが存在し、その点に応じた逆方向接合耐圧ＢＶｊＸが要求される。
すなわち、ｎ型拡散層１５のそれぞれの点において、その点の電位をＶｘ（−８ｖ≦Ｖｘ≦１０ｖ）とすると、その点におけるｐ−ｗｅｌｌ領域１１との逆方向接合耐圧ＢＶｊＸが、ＢＶｊＸ＞（Ｖｘ−Ｖａ）を満足するように、検出回路を構成する。
また、ＶＨの電位がかかるｎ型拡散層１５とｐ−ｗｅｌｌ領域１１との接合Ｉ２５において、最も高い逆方向接合耐圧が要求されるため、ｎ型拡散層１５の全ての点において一様に高い逆方向接合耐圧ＢＶｊＸ（ＢＶｊＸ＞１０ｖ−Ｖａ）を有するように、検出回路を構成しても良い。
【００４０】
実施の形態２．
上記実施の形態１では、トリプルウェル構造にしてｐ型基板１０にｎ型拡散層１５から成る抵抗体を形成したが、ｐ型基板１０内のｎ−ｗｅｌｌ領域内にｐ型拡散層から成る抵抗体を形成した例を図６に基づいて以下に示す。
図６（ａ）は、この発明の実施の形態２による、ＥＥＰＲＯＭに内蔵される検出回路の構造を示す断面図であり、図６（ｂ）は、検出回路に印加される電圧および接合耐圧を説明する断面図である。
図において、１０，１３，１６，および１７は、図１で示したものと同じもの、２９はｐ型基板１０内に形成されたｎ−ｗｅｌｌ領域、２９ａはｎ−ｗｅｌｌ領域２９の電極取り出し層、３０はｎ−ｗｅｌｌ領域２９内に形成され、検出回路の抵抗体を構成する不純物拡散層としてのｐ型拡散層、３１はｐ型基板１０の電極取り出し層、３２はｎ−ｗｅｌｌ領域２９内に形成された、素子分離特性向上のためのアイソレーション層である。また、３３は接続孔１７を埋め込んで形成された配線層で、特に、３３ａは例えば１０ｖのプラス電位を発生させる昇圧回路の発生電位ＶＨを抵抗体であるｐ型拡散層３０の一方の端部に接続するための配線層、３３ｂは例えば−８ｖのマイナス電位を発生させる昇圧回路の発生電位ＶＬを抵抗体であるｐ型拡散層３０の他方の端部に接続するための配線層、３３ｃはｐ型拡散層３０の所定の箇所（電位検出部）の電位検出のための配線層、３３ｄはｎ−ｗｅｌｌ領域２９の電極取り出し層２９ａに接続される配線層、３３ｅはｐ型基板１０の電極取り出し層３１に接続される配線層である。
【００４１】
また昇圧電位ＶＨはｐ型拡散層３０の一方の端部に接続され、昇圧電位ＶＬはｐ型拡散層３０の他方の端部に接続される。Ｖｄはｎ−ｗｅｌｌ領域２９の電極取り出し層２９ａに印加され、ｎ−ｗｅｌｌ領域２９の固定電位となる電位、Ｖｅはｐ型基板１０の電極取り出し層３１に印加され、ｐ型基板の固定電位となる電位、Ｖｃはｐ型基板１０の固定電位、３４はｐ型拡散層３０の電位検出部である。
また、３５はＶＨの電位がかかるｐ型拡散層３０とｎ−ｗｅｌｌ領域２９との接合（以下、接合▲１▼ａと称す）、３６はＶＬの電位がかかるｐ型拡散層３０とｎ−ｗｅｌｌ領域２９との接合（以下、接合▲２▼ａと称す）、３７はｎ−ｗｅｌｌ領域２９とｐ型基板１０との接合（以下、接合▲５▼と称す）を表す。
【００４２】
この実施の形態においても、検出回路の抵抗体を構成するｐ型拡散層３０はイオン注入法によって形成され、例えば、ｐ型基板１０上に形成される他のｐ型拡散層（図示せず）と同時に形成される。例えば、ｐ型ＭＯＳトランジスタにおけるソース・ドレイン領域を構成する、ボロン等の不純物によるｐ型拡散層では、シート抵抗値は約１２０Ω／□と高いものである。
このため、上記実施の形態１と同様に、フローティングゲートあるいはコントロールゲートと同じ材料で構成される従来の抵抗体に比べて、小さい面積で格段と高い抵抗が実現できる。また、抵抗体（ｐ型拡散層３０）の抵抗を高くできることにより、検出回路を流れる電流値を小さくすることができ、消費電力を抑えるとともに昇圧回路からの余分な電流リークが防止され、昇圧回路での昇圧電位の低下を防ぐことができる。さらに、層間酸化膜１６をエッチングして接続孔１７を形成する際、オーバーエッチングによる問題がなく、上層配線層３３とのコンタクト部において、安定したコンタクト抵抗が得られ、昇圧回路の電位検出が信頼性良く安定して行える。また、ＤＩＮＯＲ型フラッシュメモリに適用すると、一層有効であり、さらに高性能で信頼性の高いＤＩＮＯＲ型フラッシュメモリが得られる。
【００４３】
また、順方向および逆方向の電流防止のために、検出回路に印加される電圧は以下のように規定される。
接合▲１▼ａ３５において、−ＢＶｊ▲１▼ａ＜ＶＨ−Ｖｄ＜０．６ｖ
接合▲２▼ａ３６において、−ＢＶｊ▲２▼ａ＜ＶＬ−Ｖｄ＜０．６ｖ
接合▲５▼３７において、−ＢＶｊ▲５▼＜Ｖｅ（Ｖｃ）−Ｖｄ＜０．６ｖ
上記実施の形態１と同様に、ＢＶｊ▲５▼を２５ｖとし、またＶＨ＝１０ｖ，ＶＬ＝−８ｖとし、ｐ型基板１０は通常グランド電位にするためＶｅ＝Ｖｃ＝０ｖとすると、上記式より、
９．４ｖ＜Ｖｄ＜２５ｖ
ＢＶｊ▲１▼ａ＞Ｖｄ−１０ｖ
ＢＶｊ▲２▼ａ＞Ｖｄ＋８ｖ
が得られ、Ｖｄ、ＢＶｊ▲１▼ａおよびＢＶｊ▲２▼ａの範囲は、図７における斜線部分で表される。ＶＬの電位がかかるｐ型拡散層３０とｎ−ｗｅｌｌ領域２９との接合▲２▼ａ３６において、１７．４ｖを越える特に高い逆方向接合耐圧ＢＶｊ▲２▼ａが要求されることがわかる。
【００４４】
この場合も、ｐ型拡散層３０のそれぞれの点において、その点に応じて要求されるｎ−ｗｅｌｌ領域２９との逆方向接合耐圧を有するように、検出回路を構成するか、あるいは、ｐ型拡散層３０の全ての点において一様に高い逆方向接合耐圧ＢＶｊＸ（ＢＶｊＸ＞Ｖｄ＋８ｖ）を有するように、検出回路を構成しても良い。
【００４５】
実施の形態３．
上記実施の形態１で示した検出回路の構造について、ｎ型拡散層１５とｐ−ｗｅｌｌ領域１１との逆方向接合耐圧を向上させるための変形例を以下に示す。
ｎ型拡散層１５およびｐ−ｗｅｌｌ領域１１の一方または双方の不純物濃度を低減することによって逆方向接合耐圧を向上させることができる。ｐ−ｗｅｌｌ領域１１の不純物濃度の低減については、特に、ｐ型のアイソレーション層１４の不純物濃度を低減すると有効である。
図１に示すように、素子分離の分離特性を向上させるために形成される高濃度のアイソレーション層１４は、フィールド酸化膜１３に近接してその下層に、イオン注入法によって通常約５Ｅ１７／ｃｍ3程度の不純物濃度で形成されるものであるが、フィールド酸化膜１３の端部下層においては、アイソレーション層１４とｎ型拡散層１５の一方の端部とが近接される。ＶＨの電位がかかるｎ型拡散層１５の一方の端部とｐ−ｗｅｌｌ領域１１との接合▲１▼２５では、最も高い逆方向接合耐圧が要求されるが（図３参照）、その接合面に近接するアイソレーション層１４の不純物濃度を約１Ｅ１７／ｃｍ3を越えない程度に低減することによって、逆方向接合耐圧を、少なくとも約２〜３ｖ程度向上させることができる。
この様に、フィールド酸化膜１３に近接してその下層に形成されるアイソレーション層１４の不純物濃度を、約１Ｅ１７／ｃｍ3を越えない程度に低減することによって、効果的に逆方向接合耐圧を向上させることができる。
【００４６】
なお、フィールド酸化膜１３形成後に素子分離特性向上のためにイオン注入法により形成されるアイソレーション層１４は、フィールド酸化膜１３の下層のみに形成すれば十分であるが、フィールド酸化膜１３の寸法が微細な場合その領域のみに形成するのは困難であるため、フィールド酸化膜１３形成領域以外にも形成される。しかしフィールド酸化膜１３形成領域以外では、イオン注入の際フィールド酸化膜１３を介すること無く不純物が注入されるので、アイソレーション層１４は深い位置に形成されｎ型拡散層１５とｐ−ｗｅｌｌ領域１１との逆方向接合耐圧に悪影響を及ぼすことは無い。
【００４７】
実施の形態４．
次に、この発明の実施の形態４による検出回路について、図８に基づいて以下に示す。図に示すように、ＶＨの電位がかかるｎ型拡散層１５の一方の端部から所定の領域において、ｎ型拡散層１５に接してその下層に、ｎ型拡散層１５よりも不純物濃度が低い、第２の不純物拡散層としての第２のｎ型拡散層３８を形成するものである。これにより、高電位がかかり高い逆方向接合耐圧が要求される領域で、ｐ−ｗｅｌｌ領域１１と接合を形成するｎ型拡散層１５、３８の不純物濃度が低減できるため、効果的に逆方向接合耐圧を向上させることができる。
このとき、第２のｎ型拡散層３８の不純物濃度は、ｎ型拡散層１５の不純物濃度よりも一桁以上低いことが望ましい。例えば、ｎ型拡散層１５の不純物濃度を約１Ｅ２０／ｃｍ3程度に、第２のｎ型拡散層３８の不純物濃度を約１Ｅ１８／ｃｍ3程度にして、ソース・ドレイン領域の高濃度拡散層と同時にｎ型拡散層１５を形成し、ソース・ドレイン領域の低濃度拡散層と同時に第２のｎ型拡散層３８を形成すると、容易に逆方向接合耐圧の向上が可能になる。
【００４８】
実施の形態５．
次に、この発明の実施の形態５による検出回路について、図９に基づいて以下に示す。図に示すように、ｎ型拡散層１５においてＶＨの電位がかかる位置、すなわちＶＨの電位を接続するための接続孔１７（図１参照）の形成位置を、フィールド酸化膜１３から所定の寸法Ｌ１離間させたものである。これにより、フィールド酸化膜１３に接するｎ型拡散層１５の端部３９における電位が、ｎ型拡散層１５の拡散層抵抗によって低下する。
ｎ型拡散層１５の端部３９は、フィールド酸化膜１３に近接してその下層に形成されたアイソレーション層１４と近接するため、ｐ−ｗｅｌｌ領域１１との逆方向接合耐圧が若干低いものであるが、最も高い逆方向接合耐圧が要求されるＶＨの電位がかかる位置をフィールド酸化膜１３から所定の寸法Ｌ１離間させ、ｎ型拡散層１５の端部３９にかかる電位を低減させたため、逆方向接合耐圧に対するマージンが増大する。このとき、Ｌ１は約１μｍ程度であるのが望ましく、ｎ型拡散層１５の面積の増大を最小限に抑えて、ＶＨの電位がかかる位置での逆方向接合耐圧を、少なくとも２〜３ｖ程度向上させることができ、効果が確実に得られる。これにより、検出回路の抵抗体（ｎ型拡散層１５）としてｐ−ｗｅｌｌ領域１１との逆方向接合耐圧性能が向上する。
【００４９】
実施の形態６．
上記実施の形態５では、ＶＨの電位を接続するための接続孔１７の形成位置を、フィールド酸化膜１３から所定の寸法離間させたが、図１０に示すように、ｎ型拡散層１５を、ＶＨの電位がかかる一方の端部がフィールド酸化膜１３から所定の寸法Ｌ２離間するように形成しても良い。この場合も、ｎ型拡散層１５において最も高い逆方向接合耐圧が要求されるＶＨの電位がかかる位置を、フィールド酸化膜１３から所定の寸法Ｌ２離間させてアイソレーション層１４との近接を防いでいるので、検出回路の抵抗体（ｎ型拡散層１５）としてｐ−ｗｅｌｌ領域１１との逆方向接合耐圧性能が向上する。また上記実施の形態５と同様に、Ｌ２は約１μｍ程度であるのが望ましく、面積の増大を最小限に抑えて、逆方向接合耐圧を、少なくとも２〜３ｖ程度向上させることができ、上記効果が確実に得られる。
【００５０】
実施の形態７．
次に、この発明の実施の形態７による検出回路について、図１１に基づいて以下に示す。図に示すように、ＶＨの電位がかかるｎ型拡散層１５の端部とアイソレーション層１４との近接を防ぐために、上記ｎ型拡散層１５の端部と接するフィールド酸化膜１３の端部の下層近傍には、アイソレーション層１４を形成しないようにしても良い。これにより、高電位がかかり高い逆方向接合耐圧が要求される領域で、ｎ型拡散層１５と接合を形成するｐ−ｗｅｌｌ領域１１の不純物濃度が低減できるため、効果的に逆方向接合耐圧を向上させることができる。
【００５１】
実施の形態８．
また同様にＶＨの電位がかかるｎ型拡散層１５の端部とアイソレーション層１４との近接を防ぐために、図１２に示すように、アイソレーション層１４を深い位置に形成しても良い。
アイソレーション層１４の形成は、フィールド酸化膜１３を介して、フィールド酸化膜１３の膜厚の約１０％程度の深さに不純物イオン（ボロンイオン）の注入飛程のピークが来るようなエネルギーでイオン注入することにより行うのが一般的である。この実施の形態では、フィールド酸化膜１３の膜厚の約１５〜２０％程度の深さに不純物イオン（ボロンイオン）の注入飛程のピークが来るようにイオン注入を行って、アイソレーション層１４を形成する。これにより、要求される素子分離特性を満たしながら、ｎ型拡散層１５とｐ−ｗｅｌｌ領域１１との逆方向接合耐圧を少なくとも２〜３ｖ程度向上させることができる。
この様に、アイソレーション層１４を、フィールド酸化膜１３の膜厚の約１５〜２０％程度の深い位置に不純物イオン（ボロンイオン）の注入飛程のピークが来るように形成することにより、効果的に逆方向接合耐圧を向上させることができる。
【００５２】
実施の形態９．
さらにまた、ｎ型拡散層１５の形成領域全体にアイソレーション層１４を形成しないようにすることもできる。あるいは、図１３に示すように、ｐ−ｗｅｌｌ領域１１を、ｐ型不純物の注入を行わずにｐ型基板１０をｎ−ｗｅｌｌ領域１２で分離することにより、そのまま用いて形成することもできる。これによって、ｐ−ｗｅｌｌ領域１１の不純物濃度を低減し、ｎ型拡散層１５との逆方向接合耐圧を向上させることができる。
【００５３】
なお、上記実施の形態３〜９では上記実施の形態１で示した構造に適用した場合について示したが、ｎ型とｐ型を反転させても、また上記実施の形態２で示した構造に適用しても良く、同様の効果を奏する。ただし抵抗体を構成する不純物拡散層１５，３０をｐ型とする場合、最も高い逆方向接合耐圧が要求されるのは昇圧電位ＶＬが接続される位置であるため、上記実施の形態４〜７において不純物拡散層１５，３０をｐ型とする場合は、ＶＨおよびＶＨが接続される位置を、ＶＬおよびＶＬが接続される位置に置き換えて適用する。
【００５４】
実施の形態１０．
次に、この発明の実施の形態１０による検出回路について、図１４に基づいて以下に示す。この実施の形態では、ｐ−ｗｅｌｌ領域１１の固定電位Ｖａを電極取り出し層１１ａに接続する配線層１８ｄと、ＶＬをｎ型拡散層１５に接続する配線層１８ｂとを（図１参照）短絡させることによって、ＶａとＶＬとを同電位にしたものである。
これにより、ｐ−ｗｅｌｌ領域１１の固定電位Ｖａに対する配線および回路が削減でき、製造が容易になる。
【００５５】
なお、この実施の形態においてもｎ型とｐ型を反転させても良く、その場合、ＶａとＶＨとを同電位にする。また同様に上記実施の形態２で示した構造にも適用でき、その場合、ＶｄとＶＨ（またはＶＬ）とを同電位にする。この場合も、抵抗体（不純物拡散層）と接するウェル領域の固定電位Ｖａ（またはＶｄ）に対する配線および回路が削減でき、製造が容易になる。
【００５６】
【発明の効果】
以上のようにこの発明によると、検出回路の抵抗体を不純物拡散層で構成したため、小さい面積で格段と高い抵抗が実現できる。また検出回路を流れる電流値を小さくすることができ、消費電力を抑えるとともに昇圧回路からの余分な電流リークが防止され、昇圧回路での昇圧電位の低下を防ぐことができ、このため昇圧回路の電位検出が信頼性良く安定して行える。これにより、微細化、高集積化が促進でき、しかも昇圧回路および検出回路での信頼性の向上した半導体装置が得られる。
【００５７】
またこの発明によると、第１導電型の半導体基板に、第１導電型のウェル領域と、この第１導電型のウェル領域の下面および側面を囲むように第２導電型のウェル領域とが形成され、抵抗体を構成する不純物拡散層を第１導電型のウェル領域内に第２導電型で形成したため、微細化、高集積化が促進でき、しかも昇圧回路および検出回路での信頼性の向上した半導体装置が容易に、しかも確実に得られる。
【００５８】
またこの発明によると、第１導電型の半導体基板に第２導電型のウェル領域が形成され、抵抗体を構成する不純物拡散層を第２導電型のウェル領域内に第１導電型で形成したため、微細化、高集積化が促進でき、しかも昇圧回路および検出回路での信頼性の向上した半導体装置が容易に、しかも確実に得られる。
【００５９】
またこの発明によると、昇圧回路と検出回路とをＥＥＰＲＯＭに内蔵したため、微細化、高集積化が促進でき、しかも昇圧回路および検出回路での信頼性の向上したＥＥＰＲＯＭが得られる。
【００６０】
またこの発明によると、昇圧回路と検出回路とをＤＩＮＯＲ型フラッシュメモリに内蔵したため、低電圧、低電力と高速書き換えとを両立し、高集積化にも適した構造であるＤＩＮＯＲ型フラッシュメモリが、さらに高性能で信頼性の高いものとなる。
【００６１】
またこの発明によると、不純物拡散層・ウェル領域間、各ウェル領域間、およびウェル領域・半導体基板間のそれぞれの接合における接合を形成する領域間の電位差が、順方向および逆方向の耐圧以下になるようにウェル領域および半導体基板の固定電位を設定したため、微細化、高集積化が促進でき、しかも昇圧回路および検出回路での信頼性の向上した半導体装置が確実に得られる。
【００６２】
またこの発明によると、不純物拡散層・ウェル領域間、およびウェル領域・半導体基板間のそれぞれの接合における接合を形成する領域間の電位差が、順方向および逆方向の耐圧以下になるようにウェル領域および半導体基板の固定電位を設定したため、微細化、高集積化が促進でき、しかも昇圧回路および検出回路での信頼性の向上した半導体装置が確実に得られる。
【００６３】
またこの発明によると、不純物拡散層の各点でのウェル領域との逆方向接合耐圧を、昇圧電位ＶＨ、ＶＬが上記不純物拡散層に接続時に上記不純物拡散層の各点にかかる異なる電位と、上記ウェル領域の固定電位ＶａあるいはＶｄとの電位差より大きくなるように形成したため、微細化、高集積化が促進でき、しかも昇圧回路および検出回路での信頼性の一層向上した半導体装置がさらに確実に得られる。
【００６４】
またこの発明によると、アイソレーション層を、１Ｅ１７／ｃｍ3を越えない低い不純物濃度で形成したため、不純物拡散層とウェル領域との逆方向接合耐圧を効果的に向上させることができ、検出回路の信頼性が向上する。
【００６５】
またこの発明によると、アイソレーション層を、不純物イオンの注入飛程のピークが、フィールド酸化膜底部からこのフィールド酸化膜の１５〜２０％の深い位置に来るように形成したため、不純物拡散層とウェル領域との逆方向接合耐圧を効果的に向上させることができ、検出回路の信頼性が向上する。
【００６６】
またこの発明によると、上記不純物拡散層をｎ型で形成した場合には、上記アイソレーション層を、上記昇圧電位ＶＨが接続される側の上記不純物拡散層端部と接する上記フィールド酸化膜端部の下層近傍に形成せず、また、上記不純物拡散層をｐ型で形成した場合には、上記アイソレーション層を、上記昇圧電位ＶＬが接続される側の上記不純物拡散層端部と接する上記フィールド酸化膜端部の下層近傍に形成しないため、不純物拡散層とウェル領域との逆方向接合耐圧を効果的に向上させることができ、検出回路の信頼性が向上する。
【００６８】
またこの発明によると、上記不純物拡散層をｎ型で形成した場合には、上記昇圧電位ＶＨが接続される上記不純物拡散層の端部から所定の領域において、また、上記不純物拡散層をｐ型で形成した場合には、上記昇圧電位ＶＬが接続される上記不純物拡散層の端部から所定の領域において、不純物拡散層に接してその下層に、不純物拡散層と同じ導電型で、より不純物濃度が低い第２の不純物拡散層を形成したため、不純物拡散層とウェル領域との逆方向接合耐圧を効果的に向上させることができ、検出回路の信頼性が向上する。
【００６９】
またこの発明によると、上記不純物拡散層をｎ型で形成した場合には、上記昇圧電位ＶＨが接続される上記不純物拡散層における接続位置を、また、上記不純物拡散層をｐ型で形成した場合には、上記昇圧電位ＶＬが接続される上記不純物拡散層における接続位置を、不純物拡散層を他と分離するフィールド酸化膜から１μｍ離間したため、検出回路の抵抗体としてウェル領域との逆方向接合耐圧性能を効果的に向上させることができ、検出回路の信頼性が向上する。
【００７１】
またこの発明によると、上記不純物拡散層をｎ型で形成した場合には、上記不純物拡散層における上記昇圧電位ＶＨが接続される側の端部が、また、上記不純物拡散層をｐ型で形成した場合には、上記不純物拡散層における上記昇圧電位ＶＬが接続される側の端部が、不純物拡散層を他と分離するフィールド酸化膜から所定の寸法離間するように形成したため、検出回路の抵抗体としてウェル領域との逆方向接合耐圧性能を効果的に向上させることができ、検出回路の信頼性が向上する。
【００７２】
またこの発明によると、不純物拡散層の一方の端部を、不純物拡散層を他と分離するフィールド酸化膜から１μｍ離間したため、検出回路の抵抗体としてウェル領域との逆方向接合耐圧性能を効果的に確実に向上させることができ、検出回路の信頼性が一層向上する。
【００７３】
またこの発明によると、不純物拡散層をｎ型で形成し、しかも不純物拡散層と接するウェル領域の固定電位ＶａあるいはＶｄを昇圧電位ＶＬと同電位に設定するか、あるいは、不純物拡散層をｐ型で形成し、しかも不純物拡散層と接するウェル領域の固定電位ＶａあるいはＶｄを昇圧電位ＶＨと同電位に設定したため、不純物拡散層と接するウェル領域の固定電位ＶａまたはＶｄに対する配線および回路が削減でき、検出回路の形成が容易になる。
【００７４】
またこの発明によると、抵抗体を構成する不純物拡散層を、半導体基板上に形成されるＭＯＳトランジスタのソース・ドレイン領域を構成する高濃度拡散層、あるいはＬＤＤ構造を構成する低濃度拡散層と同時に形成するため、微細化、高集積化が促進でき、しかも昇圧回路および検出回路での信頼性の向上した半導体装置を容易に製造できる。
【００７５】
またこの発明によると、第１導電型の半導体基板を第２導電型のウェル領域を形成することにより分離し、ウェル領域に囲まれた半導体基板の所定領域内に抵抗体を構成する不純物拡散層を形成するため、不純物拡散層とウェル領域との逆方向接合耐圧を効果的に向上させることができて検出回路の信頼性が向上した半導体装置を容易に製造できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体装置の構造を示す断面図である。
【図２】  ＤＩＮＯＲ型フラッシュメモリのメモリトランジスタの構造を示す断面図である。
【図３】  この発明の実施の形態１による検出回路に印加される電圧および接合耐圧を説明する断面図である。
【図４】  この発明の実施の形態１による検出回路に印加される電圧を説明するグラフである。
【図５】  この発明の実施の形態１による検出回路の接合耐圧を説明するグラフである。
【図６】  この発明の実施の形態２による半導体装置の構造と印加される電圧および接合耐圧を示す断面図である。
【図７】  この発明の実施の形態２による検出回路に印加される電圧および接合耐圧を説明するグラフである。
【図８】  この発明の実施の形態４による半導体装置の構造を示す断面図である。
【図９】  この発明の実施の形態５による半導体装置の構造を示す断面図である。
【図１０】  この発明の実施の形態６による半導体装置の構造を示す断面図である。
【図１１】  この発明の実施の形態７による半導体装置の構造を示す断面図である。
【図１２】  この発明の実施の形態８による半導体装置の構造を示す断面図である。
【図１３】  この発明の実施の形態９による半導体装置の構造を示す断面図である。
【図１４】  この発明の実施の形態１０による半導体装置の構造を示す断面図である。
【図１５】  従来の半導体装置の昇圧および検出の回路構成を示す回路図である。
【図１６】  従来の半導体装置の問題点を説明する断面図である。
【符号の説明】
１０  半導体基板、１１  ｐ−ｗｅｌｌ領域、１２  ｎ−ｗｅｌｌ領域、
１３  フィールド酸化膜、１４  アイソレーション層、
１５  不純物拡散層としてのｎ型拡散層、２４  電位検出部、
２５，２６  ｎ型拡散層・ｐ−ｗｅｌｌ領域間の接合、
２７  ｐ−ｗｅｌｌ領域・ｎ−ｗｅｌｌ領域間の接合、
２８  ｎ−ｗｅｌｌ領域・半導体基板間の接合、２９  ｎ−ｗｅｌｌ領域、
３０  不純物拡散層としてのｐ型拡散層、３２  アイソレーション層、
３４  電位検出部、３５，３６  ｐ型拡散層・ｎ−ｗｅｌｌ領域間の接合、
３７  ｎ−ｗｅｌｌ領域・半導体基板間の接合、
３８  第２の不純物拡散層としての第２のｎ型拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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