(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
前記半導体基板の表面に形成した逆導電型の第１の埋め込み層と、
前記基板の上に形成した逆導電型のエピタキシャル層と、
前記埋め込み層及び前記逆導電型のエピタキシャル層を囲むようにＰＮ接合分離することで形成した島領域と、
前記島領域の前記逆導電型の第１の埋め込み層に接して埋め込まれた、一導電型のアノード埋め込み層と、
前記島領域の表面から前記アノード埋め込み層に達する一導電型のアノード導出領域と、
前記アノード導出領域で囲まれた逆導電型の領域の表面に形成した逆導電型のカソードコンタクト領域と、
前記エピタキシャル層の表面から前記逆導電型の第１の埋め込み層に達し、前記アノード埋め込み層を囲む逆導電型の導出領域と、
一端が前記逆導電型の導出領域に電気的に接続され、他端が前記アノード導出領域に電気的に接続される抵抗体とを具備し、
前記カソードコンタクト領域にカソード電極を配置し、前記抵抗体の一端にアノード電極を配置し、ダイオードを構成したことを特徴とする半導体集積回路。
【請求項２】
前記抵抗体は一導電型又は逆導電型の拡散領域であることを
特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記抵抗体は多結晶シリコン膜であることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記ダイオードと同一基板上に縦型の一導電のエミッタ及びコレクタと逆導電型のベースを有する第１のバイポーラトランジスタと逆導電のエミッタ及びコレクタと一導電型のベースを有する第２のバイポーラトランジスタとが一体化され、前記第１のバイポーラトランジスタのコレクタ埋め込み層と前記アノード埋め込み層とが同じ拡散工程にて形成された拡散領域であることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力トランジスタ保護に適したスパークキラーダイオードを内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】
例えば３相モータドライバは、図７のように直流電源ＶＣＣ、ＧＮＤ間に直列接続されたトランジスタ（Ｔｒ１−Ｔｒ２，Ｔｒ３−Ｔｒ４，Ｔｒ５−Ｔｒ６）が並列接続され、Ｔｒ１−Ｔｒ２，Ｔｒ３−Ｔｒ４およびＴｒ５−Ｔｒ６の間から取り出された出力端子をモータＭに接続した回路構成を具備する。
【０００３】
このように負荷が誘導性負荷の場合、モータの回転／停止に伴う正／逆方向の起電力が発生する。従来は、ＩＣ化された直列接続トランジスタのコレクタ・エミッタ間に保護ダイオードを接続し、前記逆方向起電力によって出力端子３がＧＮＤ電位より低く又はＶＣＣ電位より高くなった際にダイオード４がＯＮする事で前記起電力を固定電位へ逃がし、直列接続されたトランジスタを含むＩＣの内部を保護していた。特にダイオード４に数Ａもの大電流を流す場合は、ダイオード４として個別部品を用いて構成していた。
【０００４】
ところで、ユーザ側からすれば、機器の部品点数を減らす為にダイオード４もＩＣ化したいのは当然の要求である。しかし、数Ａもの大電流を流すダイオードを集積化すると、集積回路内で不可避的に発生する寄生トランジスタ効果によって寄生電流が流れ、無効電流が増えるほか最悪の場合はラッチアップに至るという危険性をはらんでいる。
【０００５】
そこで、寄生電流を防止する構造として例えば特開平６−１００４５９号公報に記載された構造が発案された。
図８を参照して、Ｐ型半導体基板１とＮ型半導体層２との間にＮ＋型の埋込み層３が設けられ、この埋込み層３を囲むようにＰ＋型の分離領域４が半導体層２表面から半導体基板１まで拡散され、１つのアイランド５を形成している。更に前記埋込み層３の上には一部重なるようにＰ＋型の埋込み層６が形成されている。このＰ＋型の埋込み層６を囲み、半導体層２表面からＮ＋型の埋込み層３に到達するＮ＋型の導出領域７が設けられ、この囲まれた領域にはＮ＋型の拡散領域８が形成されている。更には導出領域７で囲まれた領域に於いて、前記拡散領域８を囲み、半導体層２からＰ＋型の埋込み層６に到達するＰ＋型の導出領域９が設けられている。更には、前記拡散領域８にはカソード電極１０が、Ｐ＋型の導出領域９にはアノード電極１１が設けられ、この電極はＮ＋型の導出領域７と電気的に接続されている。
【０００６】
つまりＰ＋型の導出領域９とＰ＋埋込み層６がアノード領域、Ｎ＋型の拡散領域８と導出領域９で囲まれたＮ型の半導体領域がカソード領域となり、ダイオードが構成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、図８に示したダイオード素子ですら、基板１への漏れ電流を完全に防止することは不可能であることが明らかになった。
同図を参照して、基板１への漏れ電流の発生を説明する。ダイオードがＯＮ状態にあるとき、この素子では不可避的に発生する寄生ＮＰＮトランジスタＴＲ１がＯＮ状態になってアノード・カソード間に順方向電流が流れる。この電流値が数Ａにも達する時、寄生ＮＰＮトランジスタＴＲ１は飽和状態に突入し、ベースの電位が上昇する。寄生ＮＰＮトランジスタのベース電位が上昇することは、アノード埋め込み層６の電位が上昇することを意味し、この上昇によってアノード埋め込み層６とＮ＋埋め込み層３とのＰＮ接合がＯＮ状態となる。すると、これも不可避的に発生する寄生ＰＮＰトランジスタＴＲ２のベース・エミッタ接合がＯＮし、基板１をコレクタとする寄生ＰＮＰトランジスタＴＲ２のコレクタ電流によって基板１に漏れ電流が発生するのである。
【０００８】
この様な漏れ電流は、例えば、ダイオード素子に１Ａの電流を流すと、基板１への漏れ電流が数十ｍＡにもなることが確認された。
【０００９】
【課題を解決するための手段】
本発明は上記従来の課題に鑑み成されたもので、Ｎ＋導出領域はアノード電極に直接接続し、Ｐ＋導出領域は抵抗体を介してアノード電極に接続することにより、寄生トランジスタＴＲ１の飽和動作への突入を緩和し、もって基板への漏れ電流を小さくするように構成したものである。
【００１０】
【発明の実施の形態】
以下に本発明の１実施の形態を、図１を参照しながら詳細に説明する。
この集積回路は、共通のＰ型半導体基板２１上にＮＰＮトランジスタ２２、縦型ＰＮＰトランジスタ２３、およびダイオード２４を集積化した例である。
Ｐ型半導体基板２１の上にＮ型の第１と第２のエピタキシャル層２５、２６が積層されている。このエピタキシャル層２５、２６は、気相成長法によって形成されたものであり、合計膜厚が８〜１６μｍ程度被着されている。第１のエピタキシャル層２５と前記半導体基板２１との間には、Ｎ＋型の埋込み層２７が設けられている。各埋め込み層２７を囲むように、第１の第２のエピタキシャル層２５、２６を貫通するＰ＋型分離領域２８が形成されている。この分離領域２８によって、第１と第２のエピタキシャル層２５、２６が第１、第２、第３の島領域２９ａ、２９ｂ、２９ｃにＰＮ接合分離されている。
【００１１】
第１の島領域２９ａに形成したＮＰＮトランジスタ２２は、島領域２９ａをコレクタとして、Ｐ型のベース領域３０とＮ＋型のエミッタ領域３１を形成することにより構成される。そして、第２のエピタキシャル層２６表面からＮ＋埋め込み層２７に達するＮ＋コレクタ低抵抗領域３２を設けることで、このＮＰＮトランジスタの飽和抵抗を減じている。従ってこのトランジスタは高耐圧、大電流型であり、モータドライバー等の回路用途に適している。
【００１２】
第２の島領域２９ｂに形成した縦型ＰＮＰトランジスタ２３は、第１と第２のエピタキシャル層２５、２６の境界部分にＰ＋型のコレクタ埋め込み層３３を形成し、第２のエピタキシャル層２６表面からコレクタ埋め込み層３３に達するＰ＋コレクタ導出領域３４を形成し、コレクタ導出領域３４で囲まれたＮ型の領域の表面にＰ型のエミッタ領域３５を形成し、コレクタ導出領域３４で囲まれたＮ型の領域をベースにすることで構成される。前記ベース領域となる箇所にＮ型のウェル領域３６を形成して電界加速による高ｈｆｅ化とベース幅減による高ｆｔ化、および高耐圧化（ＶCEO）を図っても良い。また、ベースとなる箇所には電極を配置するためのＮ＋ベースコンタクト領域３７を配置した。更にはコレクタ導出領域３４を囲む領域に第２のエピタキシャル層２６表面からＮ＋埋め込み層２７に達するＮ＋型領域３８を形成してこれを囲み、図示せぬ電極により電源電位ＶＣＣあるいはエミッタ領域３５の電位を印加した。これはコレクタ導出領域３４をエミッタ、島領域２９ｂをベース、分離領域２８をコレクタとする寄生ＰＮＰトランジスタの発生を抑制するためであり、この縦型ＰＮＰトランジスタを大電流用途に適したＰＮＰトランジスタとすることができる。
【００１３】
第３の島領域２９ｃに形成したダイオード２４は、基本的に縦型ＰＮＰトランジスタ２３と同様の構造を具備する。即ち、第１と第２のエピタキシャル層２５、２６の間にＮ＋埋め込み層２７に達するようにＰ＋アノード埋め込み層３９を形成し、第２のエピタキシャル層２６表面からアノード埋め込み層３９に達するＰ＋アノード導出領域４０を形成し、アノード導出領域４０で囲まれたＮ型領域をカソードとすることでＰＮ接合ダイオードが構成される。この時、アノード導出領域４０で囲まれたＮ型層にＰ型のアノード領域５１を形成し、該アノード領域５１とアノード導出領域４０とを電極で短絡して、ＰＮ接合面積を増大した構成としても良い。これはＰＮＰトランジスタでいえば、エミッタ・コレクタ間を短絡して形成したダイオードということになる。但し前記囲まれたＮ型層にＮウェル領域３６は形成しない。これは高濃度接合になることによるＰＮ接合の逆方向リーク電流が増大することを防止するものである。また、カソードとなる領域の表面にはＮ＋カソードコンタクト領域５０を形成する。
【００１４】
更に縦型ＰＮＰトランジスタ２３と同じく、アノード埋め込み層３９とアノード導出領域４０を囲むように第２のエピタキシャル層２６表面から埋め込み層２７に達するＮ＋型の導出領域４１が設けられ、電極４２によってＮ＋コンタクト領域を介して電源電位ＶＣＣのような高電位側の固定電位が印加される。
そして、Ｐ＋アノード導出領域４０とＮ＋導出領域４１との間のＮ型領域内に、Ｐ型の抵抗領域４３からなる抵抗体４４が形成される。抵抗領域４３の一端はアノード電極４２によってＮ＋導出領域４１と同電位に短絡され、他端はアノード導出領域４０に重畳してアノード導出領域４０と同電位に接続される。尚、第２のエピタキシャル層２６の表面はシリコン酸化膜によって被覆され、酸化膜に穿たれたコンタクトホールを介して各種のアルミ電極が設けられる。
【００１５】
図２はダイオード２４を示す平面図である。Ｐ＋アノード導出領域４０とＮ＋導出領域４１との間のＮ型領域内に形成した抵抗領域４３は、抵抗体４４の本体となる抵抗領域４３と、抵抗領域４３に電極４２を接続するための共通領域４３'からなり、共通領域４３'上にコンタクトホールが設けら、電極４２がコンタクトする。抵抗領域４３は、互いに同じ抵抗値を示すような小領域に分割され、一端がコレクタ導出領域４０に重畳している。本実施の形態では、各々が３２Ωの抵抗値を有する４つの抵抗領域４３を設け、これを並列接続することで８Ωの抵抗体４４を形成した。尚、抵抗体４４の値については適宜設定が可能であり、また、抵抗領域４３をあらかじめ分割して配置しておけば、各々とアノード電極４２との接続の変更によって、例えば４本使用から２本使用によって１６Ωに増大する、というような設計変更を容易にすることができる。この時は図２の共通領域４３'は形成せず、アノード電極４２が各々の抵抗領域４３に接続するように設計する。
【００１６】
尚、抵抗体４４は、上記のＰ型拡散領域４３の他にも、Ｎ型拡散領域やポリシリコン抵抗体を用いることも可能である。
図３（Ａ）は、ダイオード２４の部分的拡大断面図、図３（Ｂ）は寄生トランジスタＴＲ１、ＴＲ２を示す等価回路図である。
寄生ＮＰＮトランジスタＴＲ１は、Ｎ＋埋め込み層２７をコレクタ、Ｐ＋アノード埋め込み層３９をベース、およびダイオード素子２４のカソードをエミッタとして構成される。寄生ＮＰＮトランジスタＴＲ１のベース・コレクタ間に抵抗領域４３による抵抗体４４が接続される。一方、寄生ＰＮＰトランジスタＴＲ２は、Ｐ型基板２１をコレクタ、Ｎ＋埋め込み層２７をベース、およびＰ＋アノード埋め込み層３９をエミッタとして構成される。寄生ＰＮＰトランジスタＴＲ２のエミッタは抵抗体４４の一端および寄生ＮＰＮトランジスタＴＲ１のベースに接続され、寄生ＰＮＰトランジスタＴＲ２のベースはアノード電極４２に接続され、コレクタは基板２１に接続される。基板２１には接合分離のために接地電位ＧＮＤが印加されている。
【００１７】
本発明によれば、寄生ＮＰＮトランジスタＴＲ１のコレクタ・ベース間に抵抗体４４を接続することによって、寄生ＮＰＮトランジスタのコレクタ（アノード）に対するベースの電位を、従来のものより低い電位に維持することができる。これにより、寄生ＮＰＮトランジスタＴＲ１の飽和動作への突入を緩和する。このことは、基板２１への漏れ電流を一定としたときに、ダイオード素子２４に従来より大きな順方向電流Ｉｆを流すことを可能にすることを意味する。例えば、ダイオードの順方向電流として１Ａを流したとき、従来の構造では基板２１への漏れ電流が１００ｍＡであったのに対し、本発明の構造（抵抗体４４を８Ωとした場合）では２０ｍＡまで低減することができた。
【００１８】
以下に上記の構造の製造方法を、図４を参照しながら工程順に説明する。
まず図４（Ａ）を参照して、基板となるＰ型の単結晶シリコン半導体基板２１を準備する。基板２１の表面を熱酸化して酸化膜を形成し、該酸化膜の上にレジストを塗布、露光、現像し該レジストパターンをマスクとして前記酸化膜をエッチングすることにより酸化膜パターンを形成する。前記レジストマスクの除去後、前記酸化膜パターンをマスクとして基板２１表面にアンチモンまたは砒素を初期拡散して複数のＮ＋埋め込み層２７を形成する。
【００１９】
図４（Ｂ）を参照して、拡散に使用した酸化膜を除去した後基板２１の上に膜厚２〜４μのＮ型の第１のエピタキシャル層２５をエピタキシャル成長させる。その第１のエピタキシャル層２５の表面にボロンを選択的に初期拡散してＰ＋型のコレクタ埋め込み層３３、アノード埋め込み層３９、分離領域２８ａを形成し、続いてアンチモン又はヒ素を選択的に初期拡散してコレクタ低抵抗領域３２ａ、導出領域３８ａ、４１ａを形成する。
【００２０】
図５（Ａ）を参照して、拡散に使用した酸化膜を除去して第１のエピタキシャル層２５表面を露出した後、全面に再度エピタキシャル成長法により膜厚８〜１０μの第２のエピタキシャル層２６を形成する。続いて第２のエピタキシャル層２６表面に選択的にリンを初期拡散してＮ＋コレクタ導出領域３２ｂ、縦型ＰＮＰトランジスタ２３のＮ＋導出領域３８ｂ、およびダイオード２４のＮ＋導出領域４１ｂを同時に形成する。
【００２１】
図５（Ｂ）を参照して、第２のエピタキシャル層２６表面に縦型ＰＮＰトランジスタ２３のＮウェル領域３６をイオン注入により形成し、基板２１全体に約１１００℃、３〜４時間の熱処理を加えることにより、Ｎ型ウェル領域３６他を熱拡散する。
図６（Ａ）を参照して、第２のエピタキシャル層２６表面からＰ＋分離領域２８ｂを形成し、第１と第２のエピタキシャル層２５、２６を複数の島領域２１ａ、２１ｂ、２１ｃに分離する。同時に縦型ＰＮＰトランジスタ２３のコレクタ導出領域３４とダイオード２４のアノード導出領域４０を形成する。Ｎ＋埋め込み層２７の不純物濃度のピークは基板２１表面にあり、Ｐ＋アノード埋め込み層３９の不純物濃度のピークは第１のエピタキシャル層２６表面に位置する。
【００２２】
図６（Ｂ）を参照して、第２のエピタキシャル層２６表面からボロンを拡散することによりＮＰＮトランジスタ２２のＰ型ベース領域３０と抵抗領域４３を形成し、更にボロンをイオン注入してＰ＋型のエミッタ領域３１を形成し、更にリン又は砒素を拡散してカソードコンタクト領域５０、ベースコンタクト領域３７、エミッタ領域３１を形成する。尚、縦型ＰＮＰトランジスタ２４のエミッタ形成と同時に、ダイオードのＮ型層表面にアノード領域５１を形成してアノード導出領域４０と短絡しても良い。
【００２３】
その後、集積回路の回路網を構成するためにアルミ材料による電極配線（図示せず）を形成する。
この様に、縦型ＰＮＰトランジスタ２３の工程を共用することにより、ダイオード２４を効率よく組み込むことができる。
ところで、縦型ＰＮＰトランジスタ２３のコレクタ埋め込み層３３は、トランジスタの飽和電圧を低減するために抵抗分を小さくしたいという要求がある。一方、ダイオード２４のアノード埋め込み層３９には、アノード埋め込み層の電位を下げるために抵抗分を大きくしたいという要求がある。これらの要求の差は、主に電流が流れる方向が反対であることに起因しており、その為に両者を共通の製造工程にて製造した場合には、どちらの特性を満足させるかによって他方の特性を満足できない可能性がある。
【００２４】
しかし、本発明によれば、抵抗体４４によってダイオード２４側の要求を満足させることができるので、縦型ＰＮＰトランジスタ２３側の要求に沿ってコレクタ埋め込み層３３のプロセス設計を行えるというメリットがある。
【００２５】
【発明の効果】
以上に説明したとおり、抵抗体４４を別途に設けることにより、寄生ＮＰＮトランジスタＴＲ１の飽和動作への突入を緩和し、もって基板２１への漏れ電流を低減できる効果がある。漏れ電流を低減することで、集積回路における誤動作、ラッチアップの防止を図ることができる。従って出力トランジスタのスパークキラーダイオードをも集積化できるので、電子機器の小型化、高密度化に寄与できるものである。
【００２６】
また、縦型ＰＮＰトランジスタ２３の構造を利用できるので、工程を複雑にすることなく、集積化できる利点を有する。更に、コレクタ埋め込み層３３とアノード埋め込み層３９とを同時に形成しても、両者の相反する要求を同時に満足できるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する為の断面図である。
【図２】図１の部分拡大平面図である。
【図３】図１の寄生トランジスタ動作を説明するための図である。
【図４】本発明の製造方法を説明するための断面図である。
【図５】本発明の製造方法を説明するための断面図である。
【図６】本発明の製造方法を説明するための断面図である。
【図７】モータドライブ回路を説明するための回路図である。
【図８】従来のダイオードを説明する為の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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