(57)【特許請求の範囲】
【請求項１】
複数の基本セルがマトリクス状に配列形成されたマスタースライスに対して、第１の方向に沿って形成されて前記複数の基本セルを横切る第１，第２の電源配線と、前記第１の方向またはこれと直交する第２の方向に沿って形成されて前記複数の基本セル同士及び／又は各々の前記基本セル内を接続する複数の信号配線とを、自動配置・配線装置により配置・配線するマスタースライス方式半導体集積回路の配置・配線方法において、
配線が形成される層毎にて、前記第１または前記第２の方向が優先配線方向として定義された前記自動配置・配線装置に、前記複数の信号配線及び前記第１，第２の電源配線と前記複数の基本セルとを接続する有効ピン位置の定義を登録する第１工程と、
前記複数の基本セル間の接続を定義したネットリストを、前記自動配置・配線装置に登録する第２工程と、
前記有効ピン位置の定義及び前記ネットリストの情報に従って、実際のピン位置の配置と、前記優先配線方向に基づく前記第１，第２の電源配線及び前記複数の信号配線の配線経路とを決定する第３工程と、
を有し、
前記第１工程は、
前記複数の基本セルを構成する各々のトランジスタの複数の構成層の一つと対応する領域であって、かつ、前記複数の基本セルが配列される格子グリッド上の位置にて、前記第１，第２の電源配線の間の領域の内外に、前記有効ピン位置を定義する工程を含み、
前記第３工程は、前記複数の構成層の一つと、前記複数の信号配線の中の二つの配線とを、決定された前記ピン位置にて接続させる工程を含み、前記二つの配線同士は、前記一つの構成層のみにて接続されることを特徴とするマスタースライス方式半導体集積回路の設計方法。
【請求項２】
請求項１において、
前記一つの構成層は拡散層であることを特徴とするマスタースライス方式半導体集積回路の設計方法。
【請求項３】
請求項２において、
前記第１工程は、前記拡散層上の位置に定義される前記有効ピン位置は、前記第１，第２の電源配線の間の領域の内外に、それぞれ複数設けられることを特徴とするマスタースライス方式半導体集積回路の設計方法。
【請求項４】
請求項２において、
前記第１工程は、前記拡散層上にある格子グリッドの交点の全てに前記有効ピン位置を定義することを特徴とするマスタースライス方式半導体集積回路の設計方法。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記基本セルは、複数のＰ型トランジスタと、複数のＮ型トランジスタとを含み、
前記基本セルは、前記複数のＰ型及びＮ型トランジスタに対してそれぞれゲート層が設けられた分離ゲート型にて構成されていることを特徴とするマスタースライス方式半導体集積回路の設計方法。
【請求項６】
請求項５において、
前記第１工程では、前記各々のゲート層に対して定義される前記有効ピン位置が、前記第１，第２の電源配線の間の領域の内外に、それぞれ１つずつ設けられることを特徴とするマスタースライス方式半導体集積回路の設計方法。
【請求項７】
請求項２乃至４のいずれかにおいて、
前記基本セルは、複数のＰ型トランジスタと、複数のＮ型トランジスタとを含み、
前記基本セルは、前記複数のＰ型及びＮ型トランジスタの各一つに対して共用される共通ゲート層を有する一体ゲート型にて構成されていることを特徴とするマスタースライス方式半導体集積回路の設計方法。
【請求項８】
請求項７において、
前記第１工程では、前記共通ゲート層の各々に対して定義される前記有効ピン位置が、前記第１，第２の電源配線の間の領域内に一つ、前記領域外であってかつ前記共通ゲート層の両端側にそれぞれ１つずつ設けられることを特徴とするマスタースライス方式半導体集積回路の設計方法。
【請求項９】
複数の基本セルがマトリクス状に配列形成されたマスタースライスに対して、第１の方向に沿って形成されて前記複数の基本セルを横切る第１，第２の電源配線と、前記第１の方向またはこれと直交する第２の方向に沿って形成されて前記複数の基本セル同士及び／又は各々の前記基本セル内を接続する複数の信号配線とを、自動配置・配線装置により配置・配線するマスタースライス方式半導体集積回路の配置・配線方法において、
配線が形成される層毎にて、前記第１または前記第２の方向が優先配線方向として定義された前記自動配置・配線装置に、前記複数の信号配線及び前記第１，第２の電源配線と前記複数の基本セルとを接続する有効ピン位置の定義を登録する第１工程と、
前記複数の基本セル間の接続を定義したネットリストを、前記自動配置・配線装置に登録する第２工程と、
前記有効ピン位置の定義及び前記ネットリストの情報に従って、実際のピン位置の配置と、前記優先配線方向に基づく前記第１，第２の電源配線及び前記複数の信号配線の配線経路とを決定する第３工程と、
を有し、
前記第１工程は、
前記複数の基本セルを構成する各々のトランジスタのゲート層と対応する領域であって、かつ、前記複数の基本セルが配列される格子グリッド上の位置にて、前記第１，第２の電源配線の間の領域の内外に、前記有効ピン位置を定義する工程を含むことを特徴とするマスタースライス方式半導体集積回路の設計方法。
【発明の詳細な説明】
技術分野
本発明は、ゲートアレイやエンベディッドアレイなどのマスタースライス方式半導体集積回路及びその設計方法に関し、特に配線資源を有効に利用するための改良に関する。
背景技術
ゲートアレイやエンベディッドアレイなどのマスタースライス方式半導体集積回路は、金属配線工程の前までの製造が終わっている未完成ウエハ（マスタースライス）を用いて製造される。このマスタースライスに、ユーザからの回路機能に従って配線と保護膜とを成膜することで、完成ウエハが得られる。未完成ウエハを在庫として所持しておくことで、ユーザへの半導体集積回路の納期が短縮される。
このマスタースライス方式半導体集積回路の製造にあたって、基本セルがマトリクス状に敷き詰められた未完成ウエハが予め用意されている。この未完成ウエハに対するスルーホール、金属配線層の配置・配線は、自動配置・配線装置（Ａｕｔｏｍａｔｉｃ  Ｐｌａｃｉｎｇ  ＆  Ｒｏｕｔｉｎｇ  Ａｐｐａｒａｔｕｓ）によって自動化されている。
金属配線層は、２層から３層、４層と多層化の傾向にある。この種の半導体集積回路では、最下層の第１目の金属配線は、基本セルを構成するＭＯＳトランジスタのゲートへの信号入力配線と、例えばソースへの給電配線と、例えばドレインからの信号出力配線等に用いられる。これらの配線は、コンタクトを介してゲート、ソースまたはドレインに接続される。また、第１層の金属配線は電位ＶＤＤ，ＶＳＳなどの電源電位が供給される電源配線として、あるいは基本セル内及び／又は基本セル間を接続する信号配線としても用いられる。他の第２，第３層等の金属配線は、主として信号配線として用いられる。
この金属配線には一般にアルミニウム層が用いられ、例えば２層の金属配線であれば第１層Ａｌ配線、第２層Ａｌ配線が用いられる。この第１，第２層Ａｌ配線が、自動配置・配線装置にて配線経路が決定される際には、第１，第２層Ａｌ配線にそれぞれ優先配線方向が割り当てられる。
ところで、複数層の金属配線層を有するマスタースライス方式半導体集積回路では、ライブラリーに登録された基本セルを利用して設計されるスタンダードセルなどと比較して、小チップ化が困難であった。
例えば第１優先配線方向に沿って形成される第１層の２本の電源配線層（ＶＤＤ，ＶＳＳ）の間の領域より、その外部に向けて信号配線を引き出して配線する場合について説明する。この場合、２本の電源配線層と信号配線層とを同じ第１層に形成するとショートしてしまう。このため、第１優先配線方向に沿って形成された電源配線層を跨ぐために、信号配線は第１層の信号線、第２層の信号線及び両者を結ぶビアを用いる他なかった。この第２層の信号線は、第１層の電源配線層を跨ぐためにのみ用いられ、その分、この領域に第２層の他の配線を施すことができなくなる。このため、第２層の他の配線は迂回させる必要も生じる。こうして、第２層の配線資産（ｒｏｕｔｉｎｇ  ｒｅｓｏｕｒｃｅ）が消費されてしまうのである。
仮に、説明の便宜上格子グリッドの横線×縦線＝１００×１００と仮定し、３層の金属配線の第１，３層の優先配線方向を横方向とし、第２層の優先配線方向を縦方向とする。この場合、横方向の配線は第１層、第３層で１００本ずつ計２００本の配線資産が確保されるのに対して、縦方向では第２層の１００本の配線資産しかない。
ここで、第１層の金属配線は、基本セルとの関係でその配置がほとんど決定され使用できる配線本数は自ずから定まる。よって、第２層及び第３層の配線をバランスよく配置すれば、チップを小さくすることができる。しかし、上述したように、第１層の配線を跨ぐために第２層の配線を使用すると、第２層の配線効率が悪化してしまう。
また、複数層同士をビアで接続して配線を迂回させたり、あるいは同一層内で配線を引き回して配線の迂回させることに起因して、その配線長が増長する。さらには、近年の半導体プロセスの微細化により配線幅が狭くなり、単位長さあたりの配線抵抗値が増大する傾向にある。この２つの要因により、配線抵抗が増大して、信号遅延が助長されてしまうという問題も生ずる。
これらの問題を解決するために、本発明者は金属配線層、特に第２金属配線層の配線資産が有効に利用できないという事実に着目した。
本発明の目的は、金属配線層の配線資産を有効に利用することで、配線効率を向上させ、小チップ化を可能とするマスタースライス方式半導体集積回路及びその設計方法を提供することにある。
本発明の他の目的は、金属配線層の配線資産を有効に利用して効率の良い配線を行うことで、配線抵抗の増大を抑えて信号遅延を極力低減させたマスタースライス方式半導体集積回路及びその設計方法を提供することにある。
発明の開示
本発明の一態様は、複数の基本セルがマトリクス状に配列形成されたマスタースライスに対して、第１の方向に沿って形成されて前記複数の基本セルを横切る第１，第２の電源配線と、前記第１の方向またはこれと直交する第２の方向に沿って形成されて前記複数の基本セル同士及び／又は各々の前記基本セル内を接続する複数の信号配線とを、自動配置・配線装置により配置・配線するマスタースライス方式半導体集積回路の配置・配線方法を定義している。
本発明方法は、
配線が形成される層毎にて、前記第１または前記第２の方向が優先配線方向として定義された前記自動配置・配線装置に、前記複数の信号配線及び前記第１，第２の電源配線と前記複数の基本セルとを接続する有効ピン位置の定義を登録する第１工程と、
前記複数の基本セル間の接続を定義したネットリストを、前記自動配置・配線装置に登録する第２工程と、
前記有効ピン位置の定義及び前記ネットリストの情報に従って、実際のピン位置の配置と、前記優先配線方向に基づく前記第１，第２の電源配線及び前記複数の信号配線の配線経路とを決定する第３工程と、
を有する。
前記第１工程は、
前記複数の基本セルを構成する各々のトランジスタの複数の構成層の一つと対応する領域であって、かつ、前記複数の基本セルが配列される格子グリッド上の位置にて、前記第１，第２の電源配線の間の領域の内外に、前記有効ピン位置を定義する工程を含む。
前記第３工程は、前記複数の構成層の一つと、前記複数の信号配線の中の二つの配線とを、決定された前記ピン位置にて接続させる工程を含み、前記二つの配線同士は、前記一つの構成層のみにて接続される。
本発明の一態様の方法により配線された半導体集積回路は、
複数の基本セルを構成する各々のトランジスタの複数の構成層の一つと、複数の信号線の中の二つの配線とを接続する２つのコンタクトと、
を有し、
この２つのコンタクトは、第１，第２の電源配線の間の領域の内外にそれぞれ１つずつ配置され、二つの配線同士は、一つの構成層のみにて接続される。
こうすると、信号配線が第１及び第２の電源配線を跨ぐ必要が無くなるため、その分、配線資産を有効に利用できる。また、第１及び第２の電源配線を跨ぐ信号配線が存在する従来と対比すれば、信号配線の配線長も短くなり、信号遅延の要因の一つを取り除くことができる。本発明の一態様では、第１及び第２の電源配線を跨いで接続するために、この第１，第２の電源配線とは異なる層に配置されたトランジスタの構成層の一つを、配線材として兼用している。
ここで、一つの構成層は拡散層とすることができる。拡散層は、表面に例えばＴｉシリサイドなどを有すればシート抵抗値は充分に小さく、配線材として兼用できる。
この場合、第１工程は、拡散層上の位置に定義される有効ピン位置を、第１，第２の電源配線の間の領域の内外に、それぞれ複数設けることが好ましい。さらには、第１工程は、拡散層上にある格子グリッドの交点の全てに有効ピン位置を定義することもできる。こうすると、コンタクトの位置の選択の幅が広がり、他の基本セルからの信号線を通すスペースを確保できる。
基本セルは、複数のＰ型トランジスタと、複数のＮ型トランジスタとを含み、
この基本セルを、複数のＰ型及びＮ型トランジスタに対してそれぞれゲート層が設けられた分離ゲート型にて構成することができる。
このとき、第１工程では、各々のゲート層に対して定義される有効ピン位置は、第１，第２の電源配線の間の領域の内外に、それぞれ１つずつ設けられることが好ましい。こうすると、例えばＰ型トランジスタのゲートに対して、第１，第２の電源配線の間の領域外にて信号線とコンタクトさせ、その領域内にてＰ，Ｎ型トランジスタの各ゲートを接続できる。
基本セルは、複数のＰ型トランジスタと、複数のＮ型トランジスタとを含み、
この基本セルを、複数のＰ型及びＮ型トランジスタの各一つに対して共用される共通ゲート層を有する一体ゲート型にて構成することもできる。
この場合、第１工程では、共通のゲート層の各々に対して定義される有効ピン位置を、第１，第２の電源配線の間の領域内に一つ、その領域外であってかつ共通のゲート層の両端側にそれぞれ１つずつ設けることが好ましい。
こうすると、第１または第２のゲートへの信号配線を、第１，第２の電源配線の間の領域外に配置したコンタクトに接続でき、第１及び第２の電源配線を跨ぐ信号線が不要となる。
本発明の他の態様に係る配置・配線方法は、前記第１工程は、
前記複数の基本セルを構成する各々のトランジスタのゲート層と対応する領域であって、かつ、前記複数の基本セルが配列される格子グリッド上の位置にて、前記第１，第２の電源配線の間の領域の内外に、前記有効ピン位置を定義する工程を含むことを特徴とする。
この方法により設計されるマスタースライス方式半導体集積回路は、
複数の基本セルが配列形成された基板と、
第１の方向に沿って形成されて前記複数の基本セルを横切る第１，第２の電源配線と、
前記第１の方向またはこれと直交する第２の方向に沿って形成されて前記複数の基本セル同士及び／又は各々の前記基本セル内を接続する複数の信号配線と、
前記複数の基本セルの一つを構成するトランジスタ群のゲート層の一つと、前記複数の信号線の中の一つ配線とを、第１，第２の電源配線間の領域外で接続するコンタクトと、
を有する。
この方法及びそれにより設計される回路によれば、複数の基本セルの一つを構成するトランジスタ群のゲート層の一つと、複数の信号線の中の一つ配線とを、第１，第２の電源配線間の領域外に設けたコンタクトにて接続できる。この場合も、ゲートへの信号配線を、第１，第２の電源配線の間の領域外に配置したコンタクトに接続でき、第１及び第２の電源配線を跨ぐ信号線が不要となる。
発明の最良な実施の形態
以下、本発明の実施の形態について、図面を参照して説明する。
（有効ピン位置の定義）
図１は、基本セル１１０がマトリクス状に配列されたマスタースライス１００上でのコンタクトの位置（有効ピン位置）の定義を図示したものである。なお、図１には、一つの基本セル１１０のみを示している。図１にはさらに、格子グリッド１２０が示されている。自動配置・配線装置では、この格子グリッド１２０上の位置にて、全てのピンの位置と配線の経路とが決定される。
図１に示す基本セル１１０は、２つのＰ型ＭＯＳトランジスタ１１１，１１２と、２つのＮ型ＭＯＳトランジスタ１１３，１１４にて構成される。これらのトランジスタ１１１〜１１４の構造を、図１のＤ−Ｄ’断面を示す図２をも参照して説明する。
Ｎ型ＭＯＳトランジスタ１１３，１１４の形成領域には、Ｐ型ウェル１３０が形成されている。Ｐ型ＭＯＳトランジスタ１１１，１１２は、ゲートとして機能するポリシリコン層１４０，１４１と、ソースまたはドレインとなるＰ型拡散領域１４２とを有する。同様に、Ｎ型ＭＯＳトランジスタ１１３，１１４は、ゲートとして機能するポリシリコン層１５０，１５１と、ソースまたはドレインとなるＰ型拡散領域１５２とを有する。
なお、図１のＤ−Ｄ’断面である図２に示すように、ポリシリコン層１４０の下にてゲート酸化膜として機能する図示しないＳｉＯ２膜が形成されている。Ｎ型ＭＯＳトランジスタ１１３，１１４も同様に、図示しないＳｉＯ２膜を有する。
また、以下の説明では、Ｎ型拡散領域１４２がゲート直下のチャネル領域で分断されるの３つの領域を、第１の拡散領域（例えばソース）１４２Ａ，第２の拡散領域（例えば共通ドレイン）１４２Ｂ，第３の拡散領域（例えばソース）１４２Ｃと称する。Ｐ型拡散領域１５２の３つの領域も、第１の拡散領域１５２Ａ，第２の拡散領域１５２Ｂ，第３の拡散領域１５２Ｃと称する。
マスタースライス１００は、上述した構成の基本セル１１０が複数形成された後に、図２に示す絶縁層１６０が形成されることで製造される。
次に、ユーザの回路機能を実現するために、このマスタースライス１００上に複数層の金属配線が施される。この金属配線を施すために、自動配置・配線装置を用いて、複数の配線層及びピン（コンタクト及びビア）の配置と配線とが決定される。
この自動配置・配線装置では、ライブラリーに登録される有効ピン位置に関する定義と、基本セル間の接続を定義したネットリストの情報とに基づいて、複数の配線層及びピンの配置と配線とが決定される。
図１は、そのライブラリー中のコンタクトに関する有効ピン位置の定義を、マスタースライス１００上に図示したものである。この有効ピン位置とは、信号配線に接続される入力ピン及び出力ピンと、電源配線に接続される電源ピンとの各有効ピン位置である。なお、図１には、電位ＶＤＤに設定される第１の電源配線１７０と、電位ＶＳＳに設定される第２の電源配線１７１の配置も参考のために図示されている。
なお、以下の説明では、図１にて四角で示す各々のピン定義部を、格子グリッド１２０上の座標にて示す。図１では全てのピン定義部に座標を付してはいないが、例えば、ピン定義Ａ２とは、縦ラインＡと横ライン２との交点に位置するピン定義部を示すものとする。
図１に示す通り、ゲートとしてのポリシリコン層１４０，１４１，１５０，１５１の各々には、ピン定義部Ａ１，Ｃ１，Ａ７，Ｃ７，Ａ８，Ｃ８，Ａ１４，Ｃ１４がそれぞれ設けられている。ピン定義部Ａ７，Ｃ７，Ａ８，Ｃ８，は、２本の第１，第２の電源配線１７０，１７１に挟まれた領域内に配置される。一方、第２のピン定義部Ａ１，Ｃ１，Ａ１４，Ｃ１４は、２本の第１，第２の電源配線１７０，１７１に挟まれた領域外に配置される。
図１に示すように、第１の拡散領域１４２Ａ，１５２Ａには、各５つのピン定義部Ａ２〜Ａ６，Ａ９〜Ａ１３が設けられている。このうち、ピン定義部Ａ５，Ａ６，Ａ９，Ａ１０は２本の第１，第２の電源配線１７０，１７１の間の領域内に配置され、ピン定義部Ａ４，Ａ１１は第１又は第２の電源線１７０，１７１と重なる位置に配置され、ピン定義部Ａ２，Ａ３，Ａ１２，Ａ１３は，２本の第１，第２の電源配線１７０，１７１の間の領域外に配置されている。
同様に、図１に示すように、第２の拡散領域１４２Ｂ，１５２Ｃ及び第３の拡散領域１４２Ｃ，１５２Ｃにも、各５つのピン定義部Ｂ２〜Ｂ６，Ｂ９〜Ｂ１３，Ｃ２〜Ｃ６，Ｃ９〜Ｃ１３がそれぞれ設けられている。
なお、図１に示す例では、第１〜第３の拡散領域１４２Ａ〜１４２Ｃ、１５２Ａ〜１５２Ｃと格子グリッドの交点とが重なる全ての位置にピン定義部を設けているが、当初から不要と思われるピン定義部は削除しても良い。ただし、複数のピン定義部の中の電源ピン定義部は、第１または第２の電源配線１７０，１７１と重なる位置に配置する必要があり、入力ピン及び出力ピン定義部は２本の第１，第２の電源配線１７０，１７１間の領域内及び領域外に配置することが好ましい。逆に使用頻度の低い有効ピン位置は、第１，第２の電源配線１７０，１７１と重複する第２の拡散領域１４２Ｂ，１５２Ｂ上のピン定義部Ｂ４，Ｂ１１である。ただし、第２の拡散領域１４２Ｂ，１５２Ｂをソースとして用いる場合には、ビン定義部Ｂ４，Ｂ１１を定義しておくことが必要である。
（自動配置・配線）
この定義を用いて、自動配置・配線装置により、半導体集積回路内での各基本セルの配置及び配線を行う手順について、図５に示すフローチャートを参照して説明する。
先ず、上述したピン定義部を含む全てのピン（コンタクト、ビア及び外部端子）の位置の定義がライブラリーに登録され（ステップ１）、そのライブラリーが自動配置・配線装置にインプットされる（ステップ２）。さらに、基本セル間の接続を定義したネットリストがインプットされる（ステップ３）。その後に、図１に示すマスタースライス１００に対するピンの配置及び配線が決定される（ステップ４）。このステップ４での自動配線は、各層毎に優先配線方向が決められており、その優先配線方向に従って実施される。
ここで、図５のステップ１にて実施されるライブラリーへの有効ピン位置の定義の登録の一例を、下記の表１に示す。なお、表１に示す座標は図３の格子グリッド上の座標である。
0003965911.tif 000002
0003965911.tif 000003
ここで、表１に示されたピンの定義は、表１中のいずれかのピンを、上述したネットリストに従って配線決定する際に任意に選択できることを示している。
（半導体集積回路の具体例）
図３は、上述したような有効ピン位置の定義を含むライブラリーの情報に基づいて設計された半導体集積回路の配置・配線の一例を示し、図４はその論理回路を示している。
図３に示す回路は、図４に示すように、２つのインバータ３１０，３２０の出力がナンドゲート３３０に入力され、ナンドゲート３３０の出力がインバータ３４０にて反転される論理回路である。
２つのインバータ３１０，３２０は、図３の第１基本セル列３００Ａ中の各一つの基本セルにてそれぞれ構成される。ナンドゲート３３０は、図３の第２基本セル列３００Ｂ中の一つの基本セルにて構成され、インバータ３４０は図３の第１基本セル列３００Ａ中の一つの基本セルにて構成される。
ここで、図３に示すハッチングが施された配線は第１層の金属配線であり、その優先配線方向は横方向である。図３に示すクロスハッチングが施された配線は第２層の金属配線であり、その優先配線方向は縦方向である。
図３に示す第１基本セル列３００Ａには、第１，第２の電源配線１７０Ａ，１７１Ａが、第１層金属層により横方向に沿って設けられている。第２基本セル列３００Ｂにも、第１，第２の電源配線１７０Ｂ，１７１Ｂが、第１層金属層により横方向に沿って設けられている。
第１の電源配線１７０Ａと、インバータ３１０，３２０及３４０とは、図１に示すピン定義部Ｂ４の位置に形成したコンタクトを介してそれぞれ接続されている。
第２の電源配線１７１Ａと、インバータ３１０，３２０及び３４０とは、図１に示すピン定義部Ｂ１１の位置に形成したコンタクトを介してそれぞれ接続されている。
また、インバータ３１０，３２０及び３４０を構成する第１基本セル列３００Ａ内のＰ型及びＮ型ＭＯＳトランジスタの各ゲート１４１，１５１は、図１に示すピン定義部Ｃ７，Ｃ８の位置に形成したコンタクトと、第１層金属配線にて形成された信号配線４００を介してそれぞれ接続されている（図３ではインバータ３１０についてのみ符号を付してある）。
また、インバータ３１０，３２０及び３４０を構成する第１基本セル列３００Ａ内のＰ型及びＮ型ＭＯＳトランジスタの各第３の拡散領域１４２Ｃ，１５２Ｃは、図１に示すピン定義部Ｃ６，Ｃ９の位置に形成したコンタクトと、第１層金属配線にて形成された信号配線４０１を介してそれぞれ接続されている（図３ではインバータ３１０についてのみ符号を付してある）。
第１の電源配線１７０Ｂとナンドゲート３３０とは、図１に示すピン定義部Ａ４，Ｃ４の位置に形成したコンタクトを介してそれぞれ接続されている。
第２の電源配線１７１Ｂとナンドゲート３３０とは、図１に示すピン定義部Ａ１１の位置に形成したコンタクト介してそれぞれ接続されている。
ナンドゲート３３０を構成する第２基本セル列３００Ｂ内のＰ型及びＮ型ＭＯＳトランジスタの各ゲート１４０，１５０は、図１に示すピン定義部Ａ７，Ａ８の位置に形成したコンタクトと、第１層金属配線にて形成された信号配線４０２を介して接続されている。
同様に、ナンドゲート３３０を構成する第２基本セル列３００Ｂ内のＰ型及びＮ型ＭＯＳトランジスタの各ゲート１４１，１５１は、図１に示すピン定義部Ｃ７，Ｃ８の位置に形成したコンタクトと、第１層金属配線にて形成された信号配線４０３を介して接続されている。
さらに、ナンドゲート３３０を構成する第２基本セル列３００Ｂ内のＰ型及びＮ型ＭＯＳトランジスタの第２，第３の拡散領域１４２Ｂ，１５２Ｃは、図１に示すピン定義部Ｂ６，Ｃ９の位置に形成したコンタクトと、第１層金属配線にて形成された信号配線４０４を介してそれぞれ接続されている。信号配線４０４がナンドゲート３３０の出力線である。
また、ナンドゲート３３０及びインバータ３４０を構成する第１，第２の基本セル列３００Ａ，３００Ｂ内の各基本セル同士は、図１に示すピン定義部Ｃ１４の位置に形成したコンタクト、第１層金属配線にて形成される信号配線、ビア、第２層金属配線にて形成される信号配線、ビア、第１層金属配線にて形成される信号配線、及び図１に示すピン定義部Ｂ２の位置に形成したコンタクトから成る配線群４０５を介して接続される。
次に、インバータ３１０，３２０及びナンドゲート３３０間の信号配線について説明する。
インバータ３１０の出力信号は、図１に示すピン定義部Ｃ１２の位置に形成したコンタクト、第１層の信号線、ビア、第２層の信号線、ビア、第１層の信号線、及び図１に示すピン定義部Ａ１の位置に形成したコンタクトから成る配線群４０６を介して、ナンドゲート３３０に入力される。
インバータ３２０の出力信号は、図１に示すピン定義部Ｃ１３の位置に形成したコンタクト、第１層の信号線、ビア、第２層の信号線、ビア、第１層の信号線、及び図１に示すピン定義部Ｃ１の位置に形成したコンタクトから成る配線群４０７を介して、ナンドゲート３３０に入力される。
（従来例の配線パターンと対比説明）
図７は、図３に示す配線パターンを有する論理回路と同一機能を有する論理回路の従来の配線パターンを示している。
図３と図７とを比較すると、両配線パターン間には下記の相違があることが分かる。
第１に、図３の配線パターンでは、第１，第２の電源配線１７０Ａ，１７１Ａ，１７０Ｂ，１７１Ｂを跨ぐ配線が１本もない。これに対して、図７の配線パターンでは、第２層金属配線により形成される５本の信号線５００〜５０４が、第１及び／又は第２の電源配線１７１Ａ，１７０Ｂを跨いでいる。
第２に、インバータ３１０，３２０とナンドゲート３３０とを接続する各信号線の配線長は、図３の配線パターンよりも図７の配線パターンの方が格段に長くなっている。
以上のことから、図７の従来例の配線パターンでは、第２層金属配線の資産が無駄に消費されていることが分かる。また、図７の配線パターンでは、特に第２層金属配線の配線長が格段に長くなることから、配線容量値、配線抵抗値が増大している。このため、配線幅が狭くなる微細プロセスの進歩と共に、信号遅延の問題が生ずることが分かる。インバータ３１０，３２０とナンドゲート３３０とを接続する各信号線は、一端より他端まで連続しているのに対して、図３では分断されている。
例えば、図３に示すインバータ３１０に接続された信号配線４０１，４０６間には金属配線は存在しない。このため、両信号配線４０１，４０６と接続されるＮ型ＭＯＳトランジスタの第３の拡散領域１５２Ｃが、配線材として兼用されている。インバータ３２０，３４０をそれぞれ構成する第１基本セル列３００Ａの基本セルでも、Ｎ型ＭＯＳトランジスタの第３の拡散領域１５２Ｃが、配線材として兼用されている。
同様に、ナンドゲート３３０を構成する第２基本セル列３００Ｂ中の基本セルでは、信号配線４０４，４０５間が、配線材として機能する第２の拡散領域１４２Ｂにて接続されている。
さらに、例えばナンドゲート３３０を構成する第２基本セル列３００Ｂ中の基本セルでは、Ｐ型及びＮ型ＭＯＳトランジスタのゲート１４０，１５０への信号入力は、縦一列に配置されたゲート１４０，１５０の各末端のコンタクトを介して行っている。図７では縦一列に配置されたゲート１４０，１５０のほぼ中間位置より信号入力させているのと異なる。このように、図３の配線パターンでは、ゲート１４０，１５０も配線材として有効に活用している。
なお、本発明は上記の実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
例えば、本発明はゲート分離型の基本セルに限らず、ゲート一体型の基本セルなど、種々の基本セルが搭載されたマスタースライスへの配置。配線に適用できる。
図６は、本発明を一体ゲート型の基本セルに適用した際の、有効ピン位置の定義を図面化したものである。図６に示す有効ピン位置の定義は、下記の表２の通りとなる。
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表２において、Ｐ型ＭＯＳトランジスタの第１のゲートとＮ型ＭＯＳトランジスタの第１のゲートの有効ピン位置の定義として、座標Ａ７は共用される。同様に、Ｐ型ＭＯＳトランジスタの第２のゲートとＮ型ＭＯＳトランジスタの第２のゲートの有効ピン位置の定義として、座標Ｃ７は共用される。
また、本発明は、コンタクトとビアとが平面位置にて重なるスタック可能な配線方法にも適用できる。この場合、第１，第２の電源配線１７０Ａ，１７１Ａを第２層金属配線で構成する場合に、スタック可能な配線方法を採用すると有効である。
【図面の簡単な説明】
図１は、基本セルがマトリクス状に配列されたマスタースライスでの有効ピン位置の定義を図示した本発明の実施の形態の説明図である。
図２は、図１のＤ−Ｄ’断面図である。
図３は、図１に示す有効ピン位置の定義を含むライブラリーの情報に基づいて設計された半導体集積回路の配置・配線の一例を示す回路配線図である。
図４は、図３の回路配線により実現される論理回路を示す論理回路図である。
図５は、自動配置・配線の実行手順を示すフローチャートである。
図６は、本発明を一体ゲート型の基本セルに適用した実施の形態の場合の有効ピン位置の定義を図面化した概略説明図である。
図７は、図３に示す配線パターンを有する論理回路と同一機能を有する論理回路の従来の配線パターンを示す説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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