(57)【特許請求の範囲】
【請求項１】
外部から供給されるアドレス信号に基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置してなる半導体記憶装置において、
前記複数の選択線の中で、一方の端に位置する少なくとも１本の第１の冗長選択線、および他方の端に位置する少なくとも１本の第２の冗長選択線と、
前記アドレス信号をデコードした複数のデコード信号線を、前記複数の選択線および前記冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部と、
前記複数の選択線および前記冗長選択線に対応して設けられる複数のヒューズを有し、前記複数の選択線内に欠陥が発生した場合に、該欠陥が発生した欠陥選択線に対応するヒューズ、および、前記冗長選択線に対応する冗長選択用ヒューズを切断するシフト冗長ヒューズ回路部と、
前記シフト冗長ヒューズ回路部からの出力結果に応じて、前記デコード信号線の少なくとも１本を前記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、前記デコード信号線の少なくとも１本を前記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うように、前記複数のスイッチ素子を制御するシフト冗長制御回路部とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記複数の選択線内の２本の選択線に欠陥が発生した場合に、前記シフト冗長ヒューズ回路部が、該欠陥が発生した２本の欠陥選択線に対応するヒューズ、および、前記冗長選択線に対応する冗長選択用ヒューズを切断し、前記シフト冗長制御回路部が、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うように、前記複数のスイッチ素子を制御する請求項１記載の半導体記憶装置。
【請求項３】
前記複数の選択線が左右方向に並んで配置されている場合、前記複数の選択線内の２本の選択線に欠陥が発生したときに、前記デコード信号線の少なくとも１本を左方向にシフトさせて前記第１の切替動作を行うと共に、前記デコード信号線の少なくとも１本を右方向にシフトさせて前記第２の切替動作を行うように構成される請求項２記載の半導体記憶装置。
【請求項４】
前記シフト冗長ヒューズ回路部からの出力結果が、前記欠陥選択線の各々に対応するヒューズ、および前記冗長選択用ヒューズが切断されているか否かを示す直流電圧のレベルにて出力される請求項２記載の半導体記憶装置。
【請求項５】
前記シフト冗長制御回路部が、前記シフト冗長ヒューズ回路部からの出力結果を受けて前記複数の選択線をいずれかの方向にシフトさせるためのシフト制御信号を出力するＮＡＮＤゲートと、該ＮＡＮＤゲートからのシフト制御信号を反転するインバータとを含む請求項２記載の半導体記憶装置。
【請求項６】
前記シフト冗長制御回路部が、前記シフト冗長ヒューズ回路部からの出力結果を受けて前記複数の選択線をいずれかの方向にシフトさせるためのシフト制御信号を出力するＮＯＲゲートと、該ＮＯＲゲートからのシフト制御信号を反転するインバータとを含む請求項２記載の半導体記憶装置。
【請求項７】
前記スイッチ部内の複数のスイッチ素子の各々が、前記第１の冗長選択線の方向へのシフト動作を行うモード、前記第２の冗長選択線の方向へのシフト動作を行うモード、または該シフト動作を行わないモードを選択することが可能な３方向性のスイッチ素子である請求項２記載の半導体記憶装置。
【請求項８】
前記複数のスイッチ素子の各々が、前記デコード信号線と前記欠陥選択線との接続を行わない非選択のモードを選択することが可能な請求項７記載の半導体記憶装置。
【請求項９】
前記シフト冗長ヒューズ回路部が、通常動作時に使用される通常選択用のヒューズ回路、冗長選択時に使用される冗長選択用ヒューズ回路、および、強制冗長時に使用される強制冗長用ヒューズ回路を有する請求項２記載の半導体記憶装置。
【請求項１０】
前記シフト冗長ヒューズ回路部が、強制冗長時に、予め定められた選択線に対応するヒューズを切断したように見せかける強制冗長用ヒューズ回路を有し、前記冗長選択線に不良がないか否かを確認するように構成される請求項２記載の半導体記憶装置。
【請求項１１】
前記強制冗長用ヒューズ回路に接続される選択線が、前記冗長選択線の隣以外の場所に配置される請求項１０記載の半導体記憶装置。
【請求項１２】
前記複数の選択線内の１本の選択線に欠陥が発生した場合に、前記シフト冗長ヒューズ回路部が、該欠陥が発生した１本の欠陥選択線に対応するヒューズ、および、前記冗長選択線に対応する冗長選択用ヒューズを切断し、前記シフト冗長制御回路部が、前記第１の切替動作または前記第２の切替動作のいずれか一方の切替動作を行うように、前記複数のスイッチ素子を制御する請求項１記載の半導体記憶装置。
【請求項１３】
前記複数の選択線が左右方向に並んで配置されている場合、前記複数の選択線内の１本の選択線に欠陥が発生したときに、前記デコード信号線の少なくとも１本を左方向にシフトさせて前記第１の切替動作を行うか、または、前記デコード信号線の少なくとも１本を右方向にシフトさせて前記第２の切替動作を行うように構成される請求項１２記載の半導体記憶装置。
【請求項１４】
前記シフト冗長ヒューズ回路部からの出力結果が、前記欠陥選択線に対応するヒューズ、および前記冗長選択用ヒューズが切断されているか否かを示す直流電圧のレベルにて出力される請求項１２記載の半導体記憶装置。
【請求項１５】
前記シフト冗長制御回路部が、前記シフト冗長ヒューズ回路部からの出力結果を受けて前記複数の選択線をいずれかの方向にシフトさせるためのシフト制御信号を出力するＮＡＮＤゲートと、該ＮＡＮＤゲートからのシフト制御信号を反転するインバータとを含む請求項１２記載の半導体記憶装置。
【請求項１６】
前記シフト冗長制御回路部が、前記シフト冗長ヒューズ回路部からの出力結果を受けて前記複数の選択線をいずれかの方向にシフトさせるためのシフト制御信号を出力するＮＯＲゲートと、該ＮＯＲゲートからのシフト制御信号を反転するインバータとを含む請求項１２記載の半導体記憶装置。
【請求項１７】
前記スイッチ部内の複数のスイッチ素子の各々が、前記冗長選択線の一方の方向へのシフト動作を行うモード、前記冗長選択線の他方の方向へのシフト動作を行うモード、または該シフト動作を行わないモードを選択することが可能な３方向性のスイッチ素子である請求項１２記載の半導体記憶装置。
【請求項１８】
前記複数のスイッチ素子の各々が、前記デコード信号線と前記欠陥選択線との接続を行わない非選択のモードを選択することが可能な請求項１７記載の半導体記憶装置。
【請求項１９】
前記シフト冗長ヒューズ回路部が、通常動作時に使用される通常選択用のヒューズ回路、冗長選択時に使用される冗長選択用ヒューズ回路、および、強制冗長時に使用される強制冗長用ヒューズ回路を有する請求項１２記載の半導体記憶装置。
【請求項２０】
前記シフト冗長ヒューズ回路部が、強制冗長時に、予め定められた選択線に対応するヒューズを切断したように見せかける強制冗長用ヒューズ回路を有し、前記冗長選択線に不良がないか否かを確認するように構成される請求項１２記載の半導体記憶装置。
【請求項２１】
前記強制冗長用ヒューズ回路に接続される選択線が、前記冗長選択線の隣以外の場所に配置される請求項２０記載の半導体記憶装置。
【請求項２２】
前記複数のメモリセルのブロック内で、前記シフト冗長ヒューズ回路部の出力レベルを評価して少なくとも一つのヒューズが切断されているか否かを判定することにより、前記冗長選択線が使用されているか否かを検出する請求項１から２１のいずれか一項に記載の半導体記憶装置。
【請求項２３】
前記複数のメモリセルの周期性と、前記選択線によって選択されるメモリセルブロックの周期性とが一致するようにデータの書き込みまたは読み出しを行う請求項１から２１のいずれか一項に記載の半導体記憶装置。
【請求項２４】
半導体チップ内で、前記複数の選択線と前記複数のヒューズとが同一のピッチにてレイアウトが行われる請求項１から２１のいずれか一項に記載の半導体記憶装置。
【請求項２５】
外部から供給されるアドレス信号に基づき、複数のセルアレイの各々に設けられる複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置してなる半導体記憶装置において、該複数のセルアレイの各々に対し、
前記複数の選択線の中で、一方の端に位置する少なくとも１本の第１の冗長選択線、および他方の端に位置する少なくとも１本の第２の冗長選択線と、
前記アドレス信号をデコードした複数のデコード信号線を、前記複数の選択線および前記冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部と、
前記複数の選択線内に欠陥が発生した場合に、前記複数の選択線の総数よりも少ない複数のヒューズの組み合わせに基づき、前記欠陥が発生した欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成するヒューズデコーダ回路と、
前記ヒューズデコーダ回路からのヒューズデコード信号に応じて、前記デコード信号線の少なくとも１本を前記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、前記デコード信号線の少なくとも１本を前記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うように、前記複数のスイッチ素子を制御するシフト冗長制御回路部とを備え、
隣接するセルアレイに対し、前記複数のヒューズを有するシフト冗長ヒューズ回路部を共有させるように構成されることを特徴とする半導体記憶装置。
【請求項２６】
前記シフト冗長ヒューズ回路部が、通常動作時に使用される通常選択用のヒューズ回路、冗長選択時に使用される冗長選択用ヒューズ回路、および、強制冗長時に使用される強制冗長用ヒューズ回路を有する請求項２５記載の半導体記憶装置。
【請求項２７】
前記の隣接するセルアレイに対し、前記通常選択用のヒューズ回路および前記強制冗長用ヒューズ回路を共有させる請求項２５記載の半導体記憶装置。
【請求項２８】
前記の隣接するセルアレイに対し、それぞれ独立に前記冗長選択用ヒューズ回路を設ける請求項２６記載の半導体記憶装置。
【請求項２９】
前記の隣接するセルアレイのいずれか一方の前記複数の選択線に対し、前記第１の切替動作を行うか、もしくは、前記第２の切替動作を行うか、もしくは、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うことが可能であり、または、前記の隣接するセルアレイの両方の前記複数の選択線に対し、前記第１の切替動作を行うか、もしくは、前記第２の切替動作を行うか、もしくは、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うことが可能である請求項２５から２８のいずれか一項に記載の半導体記憶装置。
【請求項３０】
外部から供給されるアドレス信号に基づき、複数のメモリセルブロックの各々を構成する複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の列選択線を配置してなる半導体記憶装置において、該複数のメモリセルブロックの各々は、複数の行ブロックに分割され、該複数のメモリセルブロックの各々に対し、
前記複数の列選択線の中で、一方の端に位置する少なくとも１本の第１の冗長選択線、および他方の端に位置する少なくとも１本の第２の冗長選択線と、
前記アドレス信号をデコードした複数のデコード信号線を、前記複数の列選択線および前記冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部と、
前記複数の列選択線の総数よりも少ない複数のヒューズ、および、前記冗長選択線に対応して設けられる複数の冗長選択用ヒューズを有するシフト冗長ヒューズ回路部と、
前記複数の列選択線内に欠陥が発生した場合に、前記複数のヒューズの組み合わせに基づき、前記欠陥が発生した欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成するヒューズデコーダ回路と、
前記ヒューズデコーダ回路からのヒューズデコード信号に応じて、前記デコード信号線の少なくとも１本を前記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、前記デコード信号線の少なくとも１本を前記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うように、前記複数のスイッチ素子を制御するシフト冗長制御回路部とを備え、
前記複数の行ブロックの論理アドレスに基づいて、前記複数の行ブロックの各々に対し独立に、前記第１の切替動作を行うか、または、前記第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うか、または、前記第１の切替動作および前記第２の切替動作のいずれも行わないように構成されることを特徴とする半導体記憶装置。
【請求項３１】
前記ヒューズデコーダ回路からの前記ヒューズデコード信号が、前記論理アドレスに基づいて生成される請求項３０記載の半導体記憶装置。
【請求項３２】
前記シフト冗長ヒューズ回路部が、通常動作時に使用される通常選択用のヒューズ回路、冗長選択時に使用される冗長選択用ヒューズ回路、および、強制冗長時に使用される強制冗長用ヒューズ回路を有する請求項３０または３１記載の半導体記憶装置。
【請求項３３】
外部から供給されるアドレス信号に基づき、複数のメモリセルブロックの各々を構成する複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の列選択線を配置してなる半導体記憶装置において、該複数のメモリセルブロックの各々は、複数の行ブロックに分割され、該複数のメモリセルブロックの各々に対し、
前記複数の列選択線の中で、一方の端に位置する少なくとも１本の第１の冗長選択線、および他方の端に位置する少なくとも１本の第２の冗長選択線と、
前記アドレス信号をデコードした複数のデコード信号線を、前記複数の列選択線および前記冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部と、
前記複数の列選択線および前記冗長選択線に対応して設けられる複数のヒューズを有し、前記複数の列選択線内に欠陥が発生した場合に、該欠陥が発生した欠陥選択線に対応するヒューズ、および、前記冗長選択線に対応する冗長選択用ヒューズを切断するシフト冗長ヒューズ回路部と、
前記シフト冗長ヒューズ回路部からの出力結果に応じて、前記デコード信号線の少なくとも１本を前記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、前記デコード信号線の少なくとも１本を前記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うように、前記複数のスイッチ素子を制御するシフト冗長制御回路部とを備え、
前記複数の行ブロックの論理アドレスに基づいて、前記複数の行ブロックの各々に対し独立に、前記第１の切替動作を行うか、または、前記第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うか、または、前記第１の切替動作および前記第２の切替動作のいずれも行わないように構成されることを特徴とする半導体記憶装置。
【請求項３４】
前記シフト冗長ヒューズ回路部からの前記出力結果が、前記論理アドレスに基づいて生成される請求項３３記載の半導体記憶装置。
【請求項３５】
前記シフト冗長ヒューズ回路部が、通常動作時に使用される通常選択用のヒューズ回路、冗長選択時に使用される冗長選択用ヒューズ回路、および、強制冗長時に使用される強制冗長用ヒューズ回路を有する請求項３３または３４記載の半導体記憶装置。
【請求項３６】
外部から供給されるアドレス信号に基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置し、該複数の選択線の中で、一方の端に位置する選択線を少なくとも１本の第１の冗長選択線とし、かつ、他方の端に位置する選択線を少なくとも１本の第２の冗長選択線とし、
前記アドレス信号をデコードした複数のデコード信号線を、前記複数の選択線および前記冗長選択線に切替可能に接続し、
前記複数の選択線内に欠陥が発生した場合に、複数のヒューズを有するシフト冗長ヒューズ回路部内で、該欠陥が発生した欠陥選択線に対応するヒューズ、および、前記冗長選択線に対応する冗長選択用ヒューズを切断し、
前記シフト冗長ヒューズ回路部からの出力結果に応じて、前記デコード信号線の少なくとも１本を前記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、前記デコード信号線の少なくとも１本を前記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うことを特徴とするシフト冗長方法。
【請求項３７】
外部から供給されるアドレス信号に基づき、複数のセルアレイの各々に設けられる複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置し、該複数の選択線の中で、一方の端に位置する選択線を少なくとも１本の第１の冗長選択線とし、かつ、他方の端に位置する選択線を少なくとも１本の第２の冗長選択線とし、
前記アドレス信号をデコードした複数のデコード信号線を、前記複数の選択線および前記冗長選択線に切替可能に接続し、
隣接するセルアレイに対し、複数のヒューズを有するシフト冗長回路部を共有させ、
前記複数の選択線内に欠陥が発生した場合に、前記複数のヒューズの組み合わせに基づき、前記欠陥が発生した欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成し、
前記の隣接するセルアレイのいずれか一方またはその両方に対し、前記ヒューズデコーダ回路からのヒューズデコード信号に応じて、前記デコード信号線の少なくとも１本を前記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、前記デコード信号線の少なくとも１本を前記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うことを特徴とするシフト冗長方法。
【請求項３８】
外部から供給されるアドレス信号に基づき、複数のメモリセルブロックの各々を構成する複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の列選択線を配置し、該複数のメモリセルブロックの各々は、複数の行ブロックに分割され、前記複数の列選択線の中で、一方の端に位置する列選択線を少なくとも１本の第１の冗長選択線とし、かつ、他方の端に位置する列選択線を少なくとも１本の第２の冗長選択線とし、
前記アドレス信号をデコードした複数のデコード信号線を、前記複数の列選択線および前記冗長選択線に切替可能に接続し、
前記複数の列選択線内に欠陥が発生した場合に、複数のヒューズを有するシフト冗長ヒューズ回路部内で、該複数のヒューズの組み合わせに基づき、前記欠陥が発生した欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成し、
前記複数の行ブロックの論理アドレスに基づいて、前記複数の行ブロックの各々に対し独立に、前記デコード信号線の少なくとも１本を前記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、前記デコード信号線の少なくとも１本を前記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うか、または、前記第１の切替動作および前記第２の切替動作のいずれも行わないようにすることを特徴とするシフト冗長方法。
【請求項３９】
外部から供給されるアドレス信号に基づき、複数のメモリセルブロックの各々を構成する複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の列選択線を配置し、該複数のメモリセルブロックの各々は、複数の行ブロックに分割され、前記複数の列選択線の中で、一方の端に位置する列選択線を少なくとも１本の第１の冗長選択線とし、かつ、他方の端に位置する列選択線を少なくとも１本の第２の冗長選択線とし、
前記アドレス信号をデコードした複数のデコード信号線を、前記複数の選択線および前記冗長選択線に切替可能に接続し、
前記複数の列選択線内に欠陥が発生した場合に、複数のヒューズを有するシフト冗長ヒューズ回路部内で、該欠陥が発生した欠陥選択線に対応するヒューズ、および、前記冗長選択線に対応する冗長選択用ヒューズを切断し、
前記複数の行ブロックの論理アドレスに基づいて、前記複数の行ブロックの各々に対し独立に、前記デコード信号線の少なくとも１本を前記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、前記デコード信号線の少なくとも１本を前記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、前記第１の切替動作と前記第２の切替動作の双方の切替動作を行うか、または、前記第１の切替動作および前記第２の切替動作のいずれも行わないようにすることを特徴とするシフト冗長方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線の一部に欠陥が発生した場合に、冗長選択線を使用して欠陥を救済するためのシフト冗長機能を備えた半導体記憶装置およびシフト冗長方法に関する。近年のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やフラッシュメモリ等のような大容量の半導体記憶装置においては、欠陥なく半導体チップを製造することは極めて困難である。半導体チップの製造後に、このような欠陥が発生していることが見い出された場合、この半導体チップは最悪廃棄しなければならず、チップ製造の歩留りが低下するおそれがある。このような事態を回避するために、半導体チップ内に予め設けられた冗長選択線等の冗長回路要素を利用することにより欠陥を救済する対策を講じることが不可欠になる。
【０００２】
さらに、近年の大容量の半導体記憶装置に対しては、高速動作かつ低消費電力動作が要求されるようになっている。このため、上記のような冗長回路要素を利用した冗長方式においては、▲１▼冗長置き換え処理が速く、高速アクセスが実現されること、▲２▼低消費電力であること、および、▲３▼半導体チップ上の欠陥を効率良く救済できることが要求される。
【０００３】
【従来の技術】
半導体チップ内の冗長回路要素を利用した冗長方式として、現在さまざまな方式が採用されているが、この中のシフト冗長方式は、アクセス速度が速い、消費電流（消費電力）が小さい等の特徴を有しており、近年の大容量の半導体記憶装置に対し有効な手段と考えられる。
【０００４】
図９４は、一般の冗長機能を備えた半導体記憶装置の構成を示すブロック図である。
【０００５】
例えばＤＲＡＭ等の半導体記憶装置においては、図９４に示すように、マトリックス状に配置された複数のメモリセル６００に対し、外部から供給されるデコード信号に基づいて動作する行デコーダ８００と、列デコーダ７００が設けられている。これらの行デコーダ８００および列デコーダ７００は、それぞれ、ロー選択線（行選択線ともよばれる）ＷＬおよびカラム選択線（列選択線ともよばれる）ＣＬに接続されており、上記デコード信号のアドレス信号Ａｄｄ（Ａ０〜Ａｎ）に基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うために使用される。
【０００６】
一般の冗長方式においては、欠陥が発生したロー選択線またはカラム選択線（以下、特に断らない限り、単に選択線と称する）を、予め用意している欠陥救済用の冗長選択線に置き換えることによって冗長を実行する。
【０００７】
実際には、冗長判定回路８４０により、アドレス信号Ａｄｄのアドレスが入力される毎に、入力されたアドレスと、予め検出され記憶されている欠陥選択線のアドレスとを比較し、入力されたアドレスが欠陥選択線のアドレスに一致するか否か（一致／不一致）を判定している。また一方で、アドレス信号Ａｄｄのアドレスは、冗長判定回路８４０を経由することなく、行デコーダ８００に順次入力される。冗長判定回路８４０により、ある一つの入力アドレスが、欠陥選択線のアドレスに一致しないと判定された場合、行デコーダ８００は、この判定結果を受けて上記入力アドレスに対応する選択線（ロー選択線）を選択する動作を行う。ある一つの入力アドレスが、欠陥選択線のアドレスに一致すると判定された場合、行デコーダ８００は、上記入力アドレスに対応する選択線は選択せず冗長選択線を選択する動作を行う。このようにして、冗長判定回路８４０は、入力される全てのアドレスに対し、入力アドレスと欠陥選択線のアドレスとの一致／不一致を判定する。
【０００８】
さらに、冗長判定回路７４０により、アドレス信号Ａｄｄのアドレスが入力される毎に、入力されたアドレスと、予め検出され記憶されている欠陥選択線のアドレスとを比較し、入力されたアドレスが欠陥選択線のアドレスに一致するか否か（一致／不一致）を判定している。また一方で、アドレス信号Ａｄｄのアドレスは、冗長判定回路７４０を経由することなく、列デコーダ７００に順次入力される。冗長判定回路７４０により、ある一つの入力アドレスが、欠陥選択線のアドレスに一致しないと判定された場合、列デコーダ７００は、この判定結果を受けて上記入力アドレスに対応する選択線（カラム選択線）を選択する動作を行う。ある一つの入力アドレスが、欠陥選択線のアドレスに一致すると判定された場合、列デコーダ７００は、上記入力アドレスに対応する選択線は選択せず冗長選択線を選択する動作を行う。このようにして、冗長判定回路７４０は、入力される全てのアドレスに対し、入力アドレスと欠陥選択線のアドレスとの一致／不一致を判定する。
【０００９】
ここで、カラム選択線ＣＬ（選択線ｓ０〜ｓｎ、冗長選択線ｓｊ０）に欠陥が発生した場合の図９４の動作をより詳しく説明する。冗長判定回路７４０から出力される冗長イネーブル（活性化）信号ＪＥＮが“Ｌ（Low ）”レベルならば（すなわち、入力アドレスと欠陥選択線のアドレスとが不一致になっていると判定された場合）、列デコーダ７００は、アドレス信号Ａｄｄの入力アドレスを通常どおりデコードし、選択線ｓ０〜ｓｎの中から目的の選択線を選択する。また一方で、冗長判定回路７４０から出力される冗長イネーブル信号ＪＥＮが“Ｈ（High）”レベルならば（すなわち、入力アドレスと欠陥選択線のアドレスとが一致すると判定された場合）、列デコーダ７００は、入力アドレスから選択されるべき選択線を非選択状態にして冗長選択線ｓｊ０を選択する。
【００１０】
また一方で、ロー選択線ＷＬに欠陥が発生した場合の図９４の動作をより詳しく説明する。冗長判定回路８４０から出力される冗長イネーブル（活性化）信号ＪＥＮが“Ｌ”レベルならば（すなわち、入力アドレスと欠陥選択線のアドレスとが不一致になっていると判定された場合）、行デコーダ８００は、アドレス信号Ａｄｄの入力アドレスを通常どおりデコードし、複数の選択線の中から目的の選択線を選択する。また一方で、冗長判定回路８４０から出力される冗長イネーブル信号ＪＥＮが“Ｈ”レベルならば（すなわち、入力アドレスと欠陥選択線のアドレスとが一致すると判定された場合）、行デコーダ８００は、入力アドレスから選択されるべき選択線を非選択状態にして冗長選択線を選択する。
【００１１】
前述したように、アドレス信号Ａｄｄは、冗長判定回路７４０（または冗長判定回路８４０）の冗長判定動作に関係なく列デコーダ７００（または行デコーダ８００）に順次入力される。それゆえに、冗長判定回路７４０（または８４０）による判定結果として出力される冗長イネーブル信号ＪＥＮは、アドレス信号Ａｄｄが列デコーダ７００（または行デコーダ８００）に入力されるタイミングよりも遅れて列デコーダ７００（または行デコーダ８００）に入力されることになる（ただし、図９４のディレイ回路７２０、８２０がない場合）。ここで、アドレス信号Ａｄｄが列デコーダ７００（または行デコーダ８００）に入力される経路を時間的に遅らせない場合、本来冗長されるべき選択線（すなわち、非選択状態にすべき選択線）が、ある一時期選択されてしまうことになる。このような事態を回避するために、アドレス信号Ａｄｄが列デコーダ７００に供給される経路にディレイ回路７２０を設ける方法（または、アドレス信号Ａｄｄが行デコーダ８００に供給される経路にディレイ回路８２０を設ける方法）、またはこれに準じた方法により、冗長判定回路７４０（または冗長判定回路８４０）の冗長判定結果を待ってからアドレス信号をデコードする必要がある。このディレイ回路による遅延時間のために、データの書き込みまたは読み出しの際のアクセス時間が余計にかかり、高速アクセスが困難になる。さらに、アドレス信号Ａｄｄが入力される毎に、冗長判定回路７４０（または冗長判定回路８４０）を動作させることが必要であり、このために消費電流（消費電力）が増大する。
【００１２】
これに対し、従来のシフト冗長機能を備えたシフト冗長方式においては、上記のような欠陥選択線を冗長選択線に直接置き換える方式とは異なり、複数のスイッチ素子を動作させて欠陥選択線より上位（または下位）の選択線のアドレスを１ビット下位（または上位）にシフトさせるようにしている。このようなシフト冗長方式では、複数のスイッチ素子により、列デコーダ７００（または行デコーダ８００）から出力されるデコード信号とカラム選択線ＣＬ（またはロー選択線）との接続関係が一度決定されれば、２度と変わることはない。したがって、アドレス信号Ａｄｄのアドレスが入力される毎に、冗長判定回路を動作させて入力アドレスと欠陥選択線のアドレスとの一致／不一致を判定する必要がなくなる。この結果、従来のシフト冗長方式を利用した半導体装置においては、アクセス速度が比較的速くなり、消費電流が小さくなる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のシフト冗長方式では、１ビット分、すなわち、１本の選択線の分しかデコード信号線をシフトさせる（すなわち、１ビットのシフト冗長を行う）ことしかできないので、選択線同士のショート等に起因する２本以上の欠陥選択線が存在した場合、このような欠陥選択線を救済することが不可能であった。
【００１４】
それゆえに、従来のシフト冗長方式を使用した場合でも、半導体チップ上の欠陥を効率良く救済することができないので、チップ製造の歩留まりをそれほど高くすることができないといった問題が生じてきた。
【００１５】
さらに、複数のメモリセルを含むセルアレイが複数個配置された半導体チップにおいては、一般に、各々のセルアレイに対応して独立に冗長判定回路等を設けるようにしているので、１つのセルアレイ内の選択線（ロー選択線またはカラム選択線）の総数に対してしか冗長の自由度を確保することができなかった。
【００１６】
さらにまた、複数の行ブロックにわたって配置されたカラム選択線に対しシフト冗長を行う場合に、上記のカラム選択線のシフト冗長を行うか否かが全ての行ブロックに対し一様に決まっていた。このため、全ての行ブロックの冗長が行われなかったり、全ての行ブロックで同じカラム選択線に対するシフト冗長が行われたりするので、行ブロック単位での冗長を行うことができず、冗長の自由度が制限される傾向にあった。
【００１７】
本発明は上記問題点に鑑みてなされたものであり、選択線同士のショート等が存在して２本以上の欠陥選択線が生じた場合に、このような欠陥選択線を救済することが可能であると共に、冗長の自由度を比較的大きくすることが可能なシフト冗長方式の半導体記憶装置およびシフト冗長方法を提供することを目的とするものである。
【００１８】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体記憶装置は、外部から供給されるアドレス信号に基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置しており、上記複数の選択線の中で、一方の端に位置する少なくとも１本の第１の冗長選択線、および他方の端に位置する少なくとも１本の第２の冗長選択線と、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の選択線および上記冗長選択線に切替可能に接続するためのスイッチ回路（後述の図１および図２のスイッチ部２にほぼ対応する）とを備えている。
【００１９】
このような構成において、上記複数の選択線内に欠陥が発生した場合に、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うようにしている。ここで、「デコード信号線をシフトさせる」とは、選択線とデコード信号線との接続の状態をシフトさせることを意味する。
【００２０】
好ましくは、上記複数の選択線内の２本の選択線に欠陥が発生した場合に、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うように構成される。
【００２１】
さらに、好ましくは、上記複数の選択線が左右方向に並んで配置されている場合、上記複数の選択線内の２本の選択線に欠陥が発生したときに、上記デコード信号線の少なくとも１本を左方向にシフトさせて上記第１の切替動作を行うと共に、上記デコード信号線の少なくとも１本を右方向にシフトさせて上記第２の切替動作を行うように構成される。すなわち、本発明の半導体記憶装置では、第１の冗長選択線の方向、および第２の冗長選択線の方向にデコード信号線をシフトさせることにより、２ビットのシフト冗長を行うように構成される。
【００２２】
さらに、好ましくは、上記複数の選択線内の１本の選択線に欠陥が発生した場合に、上記第１の切替動作または上記第２の切替動作のいずれか一方の切替動作を行うように構成される。
【００２３】
さらに、好ましくは、上記複数の選択線が左右方向に並んで配置されている場合、上記複数の選択線内の１本の選択線に欠陥が発生したときに、上記デコード信号線の少なくとも１本を左方向にシフトさせて上記第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を右方向にシフトさせて上記第２の切替動作を行うように構成される。すなわち、本発明の半導体記憶装置では、第１の冗長選択線の方向、または第２の冗長選択線のいずれかの方向にシフトさせることにより、従来の場合と同じように、１ビットのシフト冗長を行うことも可能なように構成される。
【００２４】
また一方で、本発明の半導体装置は、外部から供給されるアドレス信号に基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置し、上記複数の選択線の中で、一方の端に位置する少なくとも１本の第１の冗長選択線、および他方の端に位置する少なくとも１本の第２の冗長選択線と、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の選択線および上記冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部と、上記複数の選択線および上記冗長選択線に対応して設けられる複数のヒューズを有し、上記複数の選択線内に欠陥が発生した場合に、上記欠陥が発生した欠陥選択線に対応するヒューズ、および、上記冗長選択線に対応する冗長選択用ヒューズを切断するシフト冗長ヒューズ回路部と、上記シフト冗長ヒューズ回路部からの出力結果に応じて、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うように、上記複数のスイッチ素子を制御するシフト冗長制御回路部とを備える。
【００２５】
好ましくは、上記複数の選択線内の２本の選択線に欠陥が発生した場合に、上記シフト冗長ヒューズ回路部が、上記欠陥が発生した２本の欠陥選択線に対応するヒューズ、および、上記冗長選択線に対応する冗長選択用ヒューズを切断し、上記シフト冗長制御回路部が、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うように、上記複数のスイッチ素子を制御するようになっている。
【００２６】
さらに、好ましくは、上記複数の選択線内の１本の選択線に欠陥が発生した場合に、上記シフト冗長ヒューズ回路部が、上記欠陥が発生した１本の欠陥選択線に対応するヒューズ、および、上記冗長選択線に対応する冗長選択用ヒューズを切断し、上記シフト冗長制御回路部が、上記第１の切替動作または上記第２の切替動作のいずれか一方の切替動作を行うように、上記複数のスイッチ素子を制御するようになっている。
【００２７】
さらに、図１〜図４を参照しながら、本発明の半導体記憶装置の基本的な回路構成について述べることとする。
【００２８】
図１は、本発明の原理構成を示すブロック図、図２は、本発明の基本原理を説明するための模式図、図３は、本発明のシフト冗長回路の基本概念を示すブロック図、そして、図４は、図３の各部の信号レベルを示す図である。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表す。
【００２９】
図１に示すように、本発明の半導体記憶装置は、外部から供給されるアドレス信号Ａｄｄをデコードするデコーダ回路５を有する。さらに、上記半導体記憶装置では、このデコーダ回路５から出力されるデコード信号Ｓｄｅｃのアドレスに基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線ｓｌ０〜ｓｌ（ｎ−１）（ｎは２以上の任意の正の整数）を配置すると共に、上記複数の選択線に欠陥がない場合は、上記デコード信号Ｓｄｅｃが転送される複数のデコード信号線のいずれにも接続されない２本の冗長選択線ｓｌｊ０、ｓｌｊ１を、上記複数の選択線の中で一方の端の位置、および他方の端の位置にそれぞれ配置している。
【００３０】
さらに、図１においては、上記複数のデコード信号線と、上記複数の選択線および冗長選択線との接続関係を制御するシフト冗長回路１を設けている。このシフト冗長回路１は、上記複数のデコード信号線を、上記複数の選択線および冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部２と、上記複数の選択線および上記冗長選択線に対応して設けられる複数のヒューズを有し、上記複数の選択線に欠陥が発生した場合に、これらの欠陥が発生した欠陥選択線に対応するヒューズ、および、上記冗長選択線に対応する冗長選択用ヒューズを切断するシフト冗長ヒューズ回路部４とを備えている。ここで、シフト冗長ヒューズ回路部４から出力された信号は、シフト冗長制御回路部３に入力される。さらに、このシフト冗長制御回路部３から出力された信号は、スイッチ部２を制御するためのシフト制御信号として使用される。
【００３１】
さらに、図１のシフト冗長回路１は、上記シフト冗長ヒューズ回路部４からの出力結果に応じて、上記欠陥選択線を上記デコード信号線のいずれにも接続させない非選択状態にし、上記複数の選択線の中で一方の端（例えば、左端）に位置する第１の冗長選択線ｓｌｊ０の方向に、１本の選択線の分（すなわち、１ビット分）だけ上記複数のデコード信号線をシフトさせたり、上記複数の選択線の中で他方の端（例えば、右端）に位置する第２の冗長選択線ｓｌｊ１の方向に、１本の選択線の分だけ上記複数のデコード信号線をシフトさせたりするように、上記複数のスイッチ素子の切替動作を制御するシフト冗長制御回路部３を備えている。すなわち、図１の半導体記憶装置は、第１の冗長選択線の方向、もしくは、第２の冗長選択線の方向、またはその両方の方向にシフトさせることにより、１ビットまたは２ビットのシフト冗長を行うように構成される。
【００３２】
好ましくは、本発明の半導体記憶装置では、上記シフト冗長ヒューズ回路部４からの出力結果が、上記欠陥選択線に対応するヒューズ、および上記冗長選択用ヒューズが切断されているか否かを示す直流電圧のレベルにて出力されるようになっている。
【００３３】
さらに、好ましくは、上記シフト冗長制御回路部３は、上記シフト冗長ヒューズ回路部４からの出力結果を受けて、上記複数の選択線をいずれかの方向にシフトさせるためのシフト制御信号を出力するＮＡＮＤゲート（否定論理積ゲート）と、このＮＡＮＤゲートからのシフト制御信号を反転するインバータとを含む。
【００３４】
さらに、好ましくは、上記シフト冗長制御回路部３は、上記シフト冗長ヒューズ回路部４からの出力結果を受けて、上記複数の選択線をいずれかの方向にシフトさせるためのシフト制御信号を出力するＮＯＲゲート（否定論理和ゲート）と、このＮＯＲゲートからのシフト制御信号を反転するインバータとを含む。
【００３５】
さらに、好ましくは、本発明の半導体記憶装置では、上記スイッチ部２内の複数のスイッチ素子の各々が、上記第１の冗長選択線ｓｌｊ０の方向へのシフト動作（すなわち、左方向シフト）を行うモード、上記第２の冗長選択線の方向へのシフト動作（すなわち、右方向シフト）を行うモード、またはシフト動作を行わないモード（すなわち、シフトなし）を選択することが可能な３方向性のスイッチ素子である。
【００３６】
さらに、好ましくは、上記複数のスイッチ素子の各々は、上記デコード信号線と上記欠陥選択線との接続を行わない非選択のモードを選択することが可能である。
【００３７】
さらに、好ましくは、本発明の半導体記憶装置では、上記シフト冗長ヒューズ回路部４が、通常動作時に使用される通常選択用のヒューズ回路、冗長選択時に使用される冗長選択用ヒューズ回路、および、強制冗長時に使用される強制冗長用ヒューズ回路を有する。
【００３８】
さらに、好ましくは、本発明の半導体記憶装置では、上記シフト冗長ヒューズ回路部４が、強制冗長時に、予め定められた選択線に対応するヒューズを切断したように見せかける強制冗長用ヒューズ回路を設け、上記冗長選択線に不良がないか否かを確認するように構成される。
【００３９】
さらに、好ましくは、本発明の半導体記憶装置では、上記強制冗長ヒューズ回路に接続される選択線が、上記冗長選択線の隣以外の場所に配置される。
【００４０】
また一方で、本発明の半導体記憶装置におけるシフト冗長回路１は、上記複数のデコード信号線を、上記複数の選択線および冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部２と、上記複数の選択線および上記冗長選択線にそれぞれ対応して設けられる複数のヒューズを有し、上記複数の選択線内の１本の選択線に欠陥が発生した場合に、これらの欠陥が発生した欠陥選択線に対応するヒューズ、および、上記冗長選択線に対応する冗長選択用ヒューズを切断するシフト冗長ヒューズ回路部４とを備えている。
【００４１】
さらに、上記のシフト冗長回路１は、上記シフト冗長ヒューズ回路部からの出力結果に応じて、上記欠陥選択線を上記デコード信号線のいずれにも接続させない非選択状態にし、上記複数の選択線の中でいずれか一方の端に位置する冗長選択線の方向に、１本の選択線の分だけ上記複数のデコード信号線をシフトさせるように、上記複数のスイッチ素子の切替動作を制御するシフト冗長制御回路部３を備えている。すなわち、図１の半導体記憶装置は、第１の冗長選択線の方向、または第２の冗長選択線のいずれかの方向にシフトさせることにより、１ビットのシフト冗長を行うこともできる。
【００４２】
さらに、好ましくは、本発明の半導体記憶装置では、上記複数のメモリセルのブロック内で、上記シフト冗長ヒューズ回路部４の出力レベルを評価して少なくとも一つのヒューズが切断されているか否かを判定することにより、上記冗長選択線が使用されているか否かを検出するようにしている。
【００４３】
さらに、好ましくは、本発明の半導体記憶装置では、上記複数のメモリセルの周期性が変わらないように（すなわち、メモリセルのトポロジが変わらないように）するために、１本の選択線により選択されるメモリセルブロックの周期性を上記メモリセルの周期性に一致させるようにしている。
【００４４】
さらに、好ましくは、本発明の半導体記憶装置では、半導体チップ内で、上記複数の選択線と上記複数のヒューズとが同一のピッチにてレイアウトが行われるようになっている。
【００４５】
さらに、本発明の第１の好ましい実施態様において、外部から供給されるアドレス信号に基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置してなる半導体記憶装置が、上記複数の選択線の中で、一方の端に位置する少なくとも１本の第１の冗長選択線、および他方の端に位置する少なくとも１本の第２の冗長選択線と、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の選択線および上記冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部と、上記複数の選択線内に欠陥が発生した場合に、上記欠陥が発生した欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成するヒューズデコーダ回路と、上記ヒューズデコーダ回路からのヒューズデコード信号に応じて、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うように、上記複数のスイッチ素子を制御するシフト冗長制御回路部とを備える。
【００４６】
好ましくは、上記複数の選択線内の２本の選択線に欠陥が発生した場合に、上記ヒューズデコーダ回路が、上記欠陥が発生した２本の欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成し、上記シフト冗長制御回路部が、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うように、上記複数のスイッチ素子を制御するようになっている。
【００４７】
さらに、本発明の第１の好ましい実施態様に係る半導体記憶装置では、上記ヒューズデコーダ回路による上記欠陥選択線の各々に対応するヒューズのアドレスの指定は、上記複数の選択線の総数よりも少ない複数のヒューズの組み合わせにより行われる。
【００４８】
さらに、本発明の第１の好ましい実施態様に係る半導体記憶装置では、上記ヒューズデコーダ回路は、それぞれ異なる上記複数のヒューズの組み合わせにより生成される信号をデコードする２個のヒューズデコーダ部を有する。
【００４９】
さらに、本発明の第２の好ましい実施態様において、上記複数の選択線内の１本の選択線に欠陥が発生した場合に、上記ヒューズデコーダ回路が、上記欠陥が発生した１本の欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成し、上記シフト冗長制御回路部が、上記第１の切替動作または上記第２の切替動作のいずれか一方の切替動作を行うように、上記複数のスイッチ素子を制御するようになっている。
【００５０】
さらに、本発明の第２の好ましい実施態様に係る半導体記憶装置では、上記ヒューズデコーダ回路による上記欠陥選択線に対応するヒューズのアドレスの指定は、上記複数の選択線の総数よりも少ない複数のヒューズの組み合わせにより行われる。
【００５１】
さらに、本発明の第２の好ましい実施態様に係る半導体記憶装置では、上記ヒューズデコーダ回路は、それぞれ異なる上記複数のヒューズの組み合わせにより生成される信号をデコードする２個のヒューズデコーダ部を有する。
【００５２】
さらに、本発明の第３の好ましい実施態様において、外部から供給されるアドレス信号に基づき、複数のセルアレイの各々に設けられる複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置してなる半導体記憶装置が、上記複数のセルアレイの各々に対し、上記複数の選択線の中で、一方の端に位置する少なくとも１本の第１の冗長選択線、および他方の端に位置する少なくとも１本の第２の冗長選択線と、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の選択線および上記冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部と、上記複数の選択線内に欠陥が発生した場合に、上記複数の選択線の総数よりも少ない複数のヒューズの組み合わせに基づき、上記欠陥が発生した欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成するヒューズデコーダ回路と、上記ヒューズデコーダ回路からのヒューズデコード信号に応じて、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うように、上記複数のスイッチ素子を制御するシフト冗長制御回路部とを備え、隣接するセルアレイに対し、上記複数のヒューズを有するシフト冗長ヒューズ回路部を共有させるように構成される。
【００５３】
さらに、本発明の第３の好ましい実施態様に係る半導体記憶装置では、上記シフト冗長ヒューズ回路部が、通常動作時に使用される通常選択用のヒューズ回路、冗長選択時に使用される冗長選択用ヒューズ回路、および、強制冗長時に使用される強制冗長用ヒューズ回路を有しており、上記の隣接するセルアレイに対し、上記通常選択用のヒューズ回路および上記強制冗長用ヒューズ回路を共有させるように構成される。
【００５４】
さらに、本発明の第３の好ましい実施態様に係る半導体記憶装置では、上記の隣接するセルアレイに対し、それぞれ独立に上記冗長選択用ヒューズ回路を設けるようにしている。
【００５５】
さらに、本発明の第３の好ましい実施態様に係る半導体記憶装置では、上記の隣接するセルアレイのいずれか一方の複数の選択線に対し、上記第１の切替動作を行うか、もしくは、上記第２の切替動作を行うか、もしくは、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うことが可能であり、または、上記の隣接するセルアレイの両方の複数の選択線に対し、上記第１の切替動作を行うか、もしくは、上記第２の切替動作を行うか、もしくは、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うことが可能である。
【００５６】
さらに、本発明の第４の好ましい実施態様において、外部から供給されるアドレス信号に基づき、複数のメモリセルブロックの各々を構成する複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の列選択線を配置してなる半導体記憶装置が、上記複数のメモリセルブロックの各々は、複数の行ブロックに分割され、これらの複数のメモリセルブロックの各々に対し、上記複数の列選択線の中で、一方の端に位置する少なくとも１本の第１の冗長選択線、および他方の端に位置する少なくとも１本の第２の冗長選択線と、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の列選択線および上記冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部と、上記複数の列選択線の総数よりも少ない複数のヒューズ、および、上記冗長選択線に対応して設けられる複数の冗長選択用ヒューズを有するシフト冗長ヒューズ回路部と、上記複数の列選択線内に欠陥が発生した場合に、上記複数のヒューズの組み合わせに基づき、上記欠陥が発生した欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成するヒューズデコーダ回路と、上記ヒューズデコーダ回路からのヒューズデコード信号に応じて、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うように、上記複数のスイッチ素子を制御するシフト冗長制御回路部とを備え、上記複数の行ブロックの論理アドレスに基づいて、上記複数の行ブロックの各々に対し独立に、上記第１の切替動作を行うか、または、上記第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うか、または、上記第１の切替動作および上記第２の切替動作のいずれも行わないように構成される。
【００５７】
好ましくは、上記ヒューズデコーダ回路からのヒューズデコード信号は、上記論理アドレスに基づいて生成される。
【００５８】
さらに、本発明の第５の好ましい実施態様において、外部から供給されるアドレス信号に基づき、複数のメモリセルブロックの各々を構成する複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の列選択線を配置してなる半導体記憶装置が、上記複数のメモリセルブロックの各々は、複数の行ブロックに分割され、これらの複数のメモリセルブロックの各々に対し、上記複数の列選択線の中で、一方の端に位置する少なくとも１本の第１の冗長選択線、および他方の端に位置する少なくとも１本の第２の冗長選択線と、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の列選択線および上記冗長選択線に切替可能に接続するための複数のスイッチ素子を含むスイッチ部と、上記複数の列選択線および上記冗長選択線に対応して設けられる複数のヒューズを有し、上記複数の列選択線内に欠陥が発生した場合に、上記欠陥が発生した欠陥選択線に対応するヒューズ、および、上記冗長選択線に対応する冗長選択用ヒューズを切断するシフト冗長ヒューズ回路部と、上記シフト冗長ヒューズ回路部からの出力結果に応じて、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うように、上記複数の行ブロックの論理アドレスに基づいて、上記複数の行ブロックの各々に対し独立に、上記第１の切替動作を行うか、または、上記第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うか、または、上記第１の切替動作および上記第２の切替動作のいずれも行わないように構成される。
【００５９】
好ましくは、上記シフト冗長ヒューズ回路部からの出力結果は、上記論理アドレスに基づいて生成される。
【００６０】
また一方で、本発明の第１のシフト冗長方法においては、外部から供給されるアドレス信号に基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置し、これらの複数の選択線の中で、一方の端に位置する選択線を少なくとも１本の第１の冗長選択線とし、かつ、他方の端に位置する選択線を少なくとも１本の第２の冗長選択線とし、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の選択線および上記冗長選択線に切替可能に接続し、上記複数の選択線内に欠陥が発生した場合に、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うようにしている。
【００６１】
好ましくは、本発明の第１のシフト冗長方法では、上記複数の選択線内の２本の選択線に欠陥が発生した場合に、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うようにしている。
【００６２】
さらに、好ましくは、本発明の第１のシフト冗長方法では、上記複数の選択線内の１本の選択線に欠陥が発生した場合に、上記第１の切替動作または上記第２の切替動作のいずれか一方の切替動作を行うようにしている。
【００６３】
さらに、本発明の第２のシフト冗長方法においては、外部から供給されるアドレス信号に基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置し、これらの複数の選択線の中で、一方の端に位置する選択線を少なくとも１本の第１の冗長選択線とし、かつ、他方の端に位置する選択線を少なくとも１本の第２の冗長選択線とし、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の選択線および上記冗長選択線に切替可能に接続し、上記複数の選択線内に欠陥が発生した場合に、複数のヒューズを有するシフト冗長ヒューズ回路部内で、上記欠陥が発生した欠陥選択線に対応するヒューズ、および、上記冗長選択線に対応する冗長選択用ヒューズを切断し、上記シフト冗長ヒューズ回路部からの出力結果に応じて、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うようにしている。
【００６４】
さらに、本発明の第３のシフト冗長方法においては、外部から供給されるアドレス信号に基づき、複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置し、これらの複数の選択線の中で、一方の端に位置する選択線を少なくとも１本の第１の冗長選択線とし、かつ、他方の端に位置する選択線を少なくとも１本の第２の冗長選択線とし、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の選択線および上記冗長選択線に切替可能に接続し、上記複数の選択線内に欠陥が発生した場合に、上記欠陥が発生した欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成し、このヒューズデコード信号に応じて、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うようにしている。
【００６５】
さらに、本発明の第４のシフト冗長方法においては、外部から供給されるアドレス信号に基づき、複数のセルアレイの各々に設けられる複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の選択線を配置し、これらの複数の選択線の中で、一方の端に位置する選択線を少なくとも１本の第１の冗長選択線とし、かつ、他方の端に位置する選択線を少なくとも１本の第２の冗長選択線とし、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の選択線および上記冗長選択線に切替可能に接続し、隣接するセルアレイに対し、複数のヒューズを有するシフト冗長回路部を共有させ、上記複数の選択線内に欠陥が発生した場合に、上記複数のヒューズの組み合わせに基づき、上記欠陥が発生した欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成し、上記の隣接するセルアレイのいずれか一方またはその両方に対し、上記ヒューズデコーダ回路からのヒューズデコード信号に応じて、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うようにしている。
【００６６】
さらに、本発明の第５のシフト冗長方法においては、外部から供給されるアドレス信号に基づき、複数のメモリセルブロックの各々を構成する複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の列選択線を配置し、これらの複数のメモリセルブロックの各々は、複数の行ブロックに分割され、上記複数の列選択線の中で、一方の端に位置する列選択線を少なくとも１本の第１の冗長選択線とし、かつ、他方の端に位置する列選択線を少なくとも１本の第２の冗長選択線とし、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の列選択線および上記冗長選択線に切替可能に接続し、上記複数の列選択線内に欠陥が発生した場合に、複数のヒューズを有するシフト冗長ヒューズ回路部内で、上記複数のヒューズの組み合わせに基づき、上記欠陥が発生した欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成し、上記複数の行ブロックの論理アドレスに基づいて、上記複数の行ブロックの各々に対し独立に、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うか、または、上記第１の切替動作および上記第２の切替動作のいずれも行わないようにしている。
【００６７】
さらに、本発明の第６のシフト冗長方法においては、外部から供給されるアドレス信号に基づき、複数のメモリセルブロックの各々を構成する複数のメモリセルから特定のメモリセルを選択してデータの書き込みまたは読み出しを行うための複数の列選択線を配置し、上記複数のメモリセルブロックの各々は、複数の行ブロックに分割され、上記複数の列選択線の中で、一方の端に位置する列選択線を少なくとも１本の第１の冗長選択線とし、かつ、他方の端に位置する列選択線を少なくとも１本の第２の冗長選択線とし、上記アドレス信号をデコードした複数のデコード信号線を、上記複数の選択線および上記冗長選択線に切替可能に接続し、上記複数の列選択線内に欠陥が発生した場合に、複数のヒューズを有するシフト冗長ヒューズ回路部内で、上記欠陥が発生した欠陥選択線に対応するヒューズ、および、上記冗長選択線に対応する冗長選択用ヒューズを切断し、上記複数の行ブロックの論理アドレスに基づいて、上記複数の行ブロックの各々に対し独立に、上記デコード信号線の少なくとも１本を上記第１の冗長選択線の方向にシフトさせる第１の切替動作を行うか、または、上記デコード信号線の少なくとも１本を上記第２の冗長選択線の方向にシフトさせる第２の切替動作を行うか、または、上記第１の切替動作と上記第２の切替動作の双方の切替動作を行うか、または、上記第１の切替動作および上記第２の切替動作のいずれも行わないようにしている。
【００６８】
つぎに、図２の模式図により、本発明の２ビットのシフト冗長動作の概略を説明する。図２において、ｃｌｊ０およびｃｌｊ１は、シフト冗長動作時に使用される冗長選択用選択線（例えば、冗長選択用カラム選択線）を示し、ｃｌ０〜ｃｌ６３は、通常動作時に使用される通常選択用の選択線（例えば、カラム選択線）を示す。これらの選択線は、スイッチ部２内の複数のスイッチ素子を介して半導体チップの外部より与えられるアドレス信号をデコードしたデコード信号線ｄ０〜ｄ６３と接続している。シフト冗長処理前または選択線等に欠陥が存在しない場合、ｃｌ０とｄ０、ｃｌ１とｄ１、…ｃｌ６２とｄ６２、ｃｌ６３とｄ６３が接続されるように、スイッチ素子によって制御される。選択線ｃｌ＃とデコード信号線ｄ＃（＃：０〜６３）が接続されるような場合をＮＳ（Non-Shift ：シフトなし）とよぶ。
【００６９】
図２の模式図は、２本の選択線ｃｌ２、ｃｌ５７に欠陥が存在し、かつ、これらの欠陥に対しシフト冗長を行う場合を説明するためのものである。デコード信号線ｄ０、ｄ１およびｄ２は、冗長選択線ｃｌｊ０、選択線ｃｌ０、および選択線ｃｌ１にそれぞれ接続される（ＳＬ（Shift Left）：左方向シフト）。選択線ｃｌ２，ｃｌ５７は、どのデコード信号線にも接続されず、常に非選択状態となる。選択線ｃｌ３〜ｃｌ５６は、ＮＳの状態になっており、選択線、ｃｌ５８〜ｃｌ６３、および冗長選択線ｃｌｊ１は、デコード信号線ｄ５７〜ｄ６３にそれぞれ接続される（ＳＲ（Shift Right ：右方向シフト）。
【００７０】
さらに、図３および図４により、２ビットのシフト冗長機能を備えた本発明のシフト冗長用スイッチ回路の基本概念を説明する。図３において、ｆｊ０、ｆｊ１、およびｆ０〜ｆ６３はシフト冗長ヒューズ回路部４内の各々のヒューズ回路を示す。通常選択用のヒューズ回路ｆ０〜ｆ６３は、ヒューズを切断した場合に低電圧レベル（“Ｌ”レベル）を出力し、切断しない場合には高電圧レベル（“Ｈ”レベル）を出力する。また一方で、冗長選択用ヒューズ回路ｆｊ０、ｆｊ１は、それとは逆に、ヒューズを切断した場合に“Ｈ”レベルを出力し、切断しない場合には“Ｌ”レベルを出力する。この場合、１ビットのシフト冗長に対し、欠陥選択線に対応するヒューズ回路のヒューズと、冗長選択線に対応する冗長選択用ヒューズ回路のヒューズの２本が切断される。各ヒューズ回路のヒューズと、複数の選択線の各々は、同一ピッチ（例えば、３、２μｍ）にて半導体チップ上に配置され、一対一に対応している。
【００７１】
シフト冗長制御回路部３は、これらのヒューズ回路の出力結果を受けてスイッチ部２の各々のスイッチ素子を制御する回路であり、各々のヒューズ回路に接続されたシフト制御回路は、ＮＡＮＤゲート３−１、３−３およびインバータ３−２、３−４が図３のように接続された回路により構成されている。この場合、ＮＡＮＤゲート３−１、３−３の代わりに、ＮＯＲゲートを使用することもできる（詳細は後述する）。ここでは、シフト冗長制御回路部３内の複数のシフト制御回路は、一方の入力信号ｕｉｎと一方の出力信号ｕｏｕｔ、および、他方の入力信号ｌｉｎと他方の出力信号ｌｏｕｔを接続することによって図３のように直列接続されている。上記のシフト冗長制御回路部３の中で、一方の端に位置するシフト制御回路および他方の端に位置するシフト制御回路の入力信号ｕｉｎ、ｌｉｎは、それぞれ高電圧側の電源に接続されており、“Ｈ”レベルの電圧が入力される。
【００７２】
スイッチ部２内の各々のスイッチ素子の切替動作は、シフト冗長制御回路部３から出力される出力信号ｕｏｕｔ、ｌｏｕｔの“Ｈ”レベルおよび“Ｌ”レベルの組み合わせにより制御される。ヒューズを切断しない場合（図４の（ａ）のデフォルトの状態を参照）、出力信号ｕｏｕｔ、ｌｏｕｔの出力レベルは全て“Ｌ”レベルになる。さらに、このとき、シフト冗長ヒューズ回路４において、冗長選択線以外の選択線に対応するヒューズ回路の出力は“Ｈ”レベルになり、冗長選択線に対応するヒューズ回路の出力は“Ｌ”レベルになる。この場合は、シフト冗長動作はない（すなわち、シフトなしＮＳ）と判断する。
【００７３】
ここで、例えば、ヒューズｆ１と冗長選択用ヒューズｆｊ０を切断した場合（すなわち、選択線ｃｌ１に欠陥が存在し、冗長用選択線ｃｌｊ０を使用する場合）、図４の（ｂ）の１ビットのシフト冗長による選択線の状態から明らかなように、デコード信号線ｄ０、ｄ１は、冗長用選択線ｃｌｊ０および選択線ｃｌ０にそれぞれ接続される（すなわち、左方向シフトＳＬ）o それ以外は、シフトなしＮＳとなる。このとき、シフト冗長制御回路部３においてヒューズｆ０および冗長選択用ヒューズｆｊ０からの信号が入力される位置の出力信号ｕｏｕｔのみ“Ｈ”レベルになっており、それ以外の位置の出力信号は全て“Ｌ”レベルになるため、出力信号ｕｏｕｔ＝“Ｈ”で出力信号ｌｏｕｔ＝“Ｌ”の状態を左方向シフトＳＬと判定する。さらに、このとき、シフト冗長ヒューズ回路４において、選択線ｃｌ０に対応するヒューズ回路（ヒューズｆ０）の出力は“Ｈ”レベルのままであるが、冗長選択線ｃｌｊ０に対応するヒューズ回路（切断した冗長選択用ヒューズｆｊ０）の出力は“Ｌ”レベルになる。
【００７４】
さらに、シフト冗長制御回路部３は、欠陥が存在する選択線ｃｌ１に対しては、いずれのデコード信号線も接続されない非選択状態になるように、スイッチ部１内の対応するスイッチ素子の切替制御を行う。このとき、シフト冗長制御回路部３において、選択線ｃｌ１に対応するヒューズｆ１からの信号が入力される位置の出力信号ｕｏｕｔは“Ｌ”レベルで出力信号ｌｏｕｔは“Ｌ”になっている。さらに、このとき、シフト冗長ヒューズ回路４において、欠陥が存在する選択線ｃｌ１に対応するヒューズ回路（切断したヒューズｆ１）の出力は“Ｌ”レベルになる。
【００７５】
同様にして、冗長選択用ヒューズ回路ｆｊ０、ｆｊ１のヒューズと、通常選択用のヒューズ回路ｆ１、ｆ６１のヒューズを切断した場合、デコード信号線ｄ０、ｄ１は、冗長選択線ｃｌｊ０、および選択線ｃｌ０にそれぞれ接続され（左方向シフトＳＬ）、デコード信号線ｄ２〜ｄ６０は、選択線ｃｌ２〜ｃｌ６０にそれぞれ接続され（シフトなしＮＳ）、デコード信号線ｄ６１、ｄ６２およびｄ６３は、それぞれ選択線ｃｌ６２、ｃｌ６３、および冗長選択線ｃｌｊ１にそれぞれ接続される（右方向シフトＳＲ）。このときの出力信号ｕｏｕｔ、ｌｏｕｔは、図４の（ｃ）の２ビットのシフト冗長による選択線の状態から明らかなように、出力信号ｕｏｕｔ＝“Ｌ”で出力信号ｌｏｕｔ＝“Ｈ”の状態を右方向シフトＳＲと判定すればよいことがわかる。さらに、このとき、シフト冗長ヒューズ回路４において、選択線ｃｌ０、ｃｌ６２およびｃｌ６３にそれぞれ対応するヒューズ回路の出力は“Ｈ”レベルのままであるが、冗長選択線ｃｌｊ０、ｃｌｊ１にそれぞれ対応するヒューズ回路（切断した冗長選択用ヒューズｆｊ０、ｃｌｊ１）の出力は“Ｌ”レベルになる。
【００７６】
さらに、シフト冗長制御回路部３は、欠陥が存在する選択線ｃｌ１、ｃｌ６１に対しては、いずれのデコード信号線も接続されない非選択状態になるように、スイッチ部１内の対応するスイッチ素子の切替制御を行う。このとき、シフト冗長制御回路部３において、選択線ｃｌ１、ｃｌ６１にそれぞれ対応するヒューズｆ１、ｆ６１からの信号が入力される位置の出力信号ｕｏｕｔは“Ｌ”レベルで出力信号ｌｏｕｔ＝“Ｌ”になっている。さらに、このとき、シフト冗長ヒューズ回路４において、欠陥が存在する選択線ｃｌ１、ｃｌ６１にそれぞれ対応するヒューズ回路（切断したヒューズｆ１、ｆ６１）の出力は、いずれも“Ｌ”レベルになる。
【００７７】
要約すれば、本発明によれば、選択線同士のショート等が存在して２本以上の欠陥選択線が生じた場合に、一方の冗長選択線の方向、および他方の冗長選択線の方向にデコード信号線をシフトさせることにより、２ビットのシフト冗長を行って欠陥選択線を救済することが可能になる。また一方で、１本の欠陥選択線が生じた場合には、従来のシフト冗長方式と同じように、２本の冗長選択線のいずれか一方の方向にデコード信号線をシフトさせることにより、１ビットのシフト冗長を行って欠陥選択線を救済することも可能である。
【００７８】
さらに、本発明によれば、半導体チップ内で隣接する２つのセルアレイに対し通常選択用のヒューズ回路および強制冗長用ヒューズ回路を共有させ、それぞれのセルアレイに対応するように冗長選択用ヒューズ回路を独立に設けることにより、隣接する２つのセルアレイの選択線の総数に対し２ビットまたは１ビットのシフト冗長を行うことが可能になる
さらにまた、本発明によれば、複数の行ブロックにわたって配置されたカラム選択線に対しシフト冗長を行う場合に、シフト冗長の対象となる列選択線のアドレスに対し行ブロックのアドレスの論理を組み込むことによって、複数の行ブロックにわたって駆動されるカラム選択線が、それぞれの行ブロックに対応する行ブロックのアドレスの論理を受けることになり、行ブロック単位での冗長を行うことが可能になる。
【００７９】
かくして、本発明では、１ビットのシフト冗長、および２ビットのシフト冗長のいずれも行えるので、低消費電力および高速アクセスを実現すると共に、半導体チップ上の欠陥を効率良く救済することが可能になる。さらに、隣接する２つのセルアレイに対し通常選択用のヒューズ回路および強制冗長用ヒューズ回路を共有させたり、行ブロックのアドレスの論理を組み込んで行ブロック単位での冗長を行ったりすることによって、冗長の自由度を比較的大きくすることが可能になる。
【００８０】
【発明の実施の形態】
以下、添付図面（図５〜図９３）を参照しながら、本発明の好ましい実施の形態（以後、実施例とよぶこととする）を説明する。
【００８１】
図５は、本発明の第１の実施例における選択線駆動回路の構成を示す回路図である。この選択線駆動回路は、図１のスイッチ部２内の各々のスイッチ素子に対応する回路要素を含むものであり、選択線の負荷が大きくなった場合に当該選択線を駆動して所定の出力電圧を供給する機能も有する。
【００８２】
図５において、ｓｃｕには、シフト冗長制御回路部の各々のシフト制御回路における出力信号ｕｏｕｔが入力され、ｓｃｌには、上記の各々のシフト制御回路における出力信号ｌｏｕｔが入力される。ｃｆｓは、ヒューズ回路の出力信号を表し（図８にて後述するヒューズ回路の出力信号ｃｆｓｚと一対一に対応する）、ｐｃｌｌ、ｐｃｌｍおよびｐｃｌｒは、それぞれ、デコード信号線ｄ（＃−１）、ｄ＃、およびｄ（＃＋１）からのデコード信号に相当する。ｃｌｚ０００は任意の１本の選択線（例えば、カラム選択線）を示し、Ｖｃｌｚは、高電圧側の電源の電源電圧Ｖｉｉ（内部電圧）に等しい。Ｖｓｓは低電圧側の電源の電源電圧、すなわち、アース電位を示す。
【００８３】
図５に示す選択線駆動回路は、ヒューズ回路の出力信号ｃｆｓをインバータ１０により反転した信号、シフト制御回路の一方の出力信号ｕｏｕｔ、およびシフト制御回路の他方の出力信号ｌｏｕｔを３つの入力信号とするＮＯＲゲート（否定論理和ゲート）１１と、３つのインバータ１２、１４および１６と、３つのトランスファゲート１３、１５および１７からなる３方向性のスイッチ素子と、Ｐチャネル型トランジスタ１８と、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタからなる出力ドライバ（もしくは、選択線駆動回路部）１９とを備えている。
【００８４】
さらに詳しく説明すると、シフト制御回路の出力信号ｕｏｕｔおよびｌｏｕｔが共に“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｈ”レベルである場合、シフト冗長動作を行わないモードが選択されて第２番目のトランスファゲート１５がオン状態になる。シフト制御回路の出力信号ｕｏｕｔおよびｌｏｕｔがそれぞれ“Ｈ”レベルおよび“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｈ”レベルである場合、一方の方向へのシフト冗長動作を行うモードが選択されて第１番目のトランスファゲート１３がオン状態になる。シフト制御回路の出力信号ｕｏｕｔおよびｌｏｕｔがそれぞれ“Ｌ”レベルおよび“Ｈ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｈ”レベルである場合、他方の方向へのシフト冗長動作を行うモードが選択されて第３番目のトランスファゲート１７がオン状態になる。
【００８５】
ここでは、デコード信号ｐｃｌｌ、ｐｃｌｍおよびｐｃｌｒがそれぞれ転送されるデコード信号線ｄ（＃−１）、ｄ＃、およびｄ（＃＋１）から選択線ｃｌｚ０００までのパスが、半導体チップのアクセス時間に影響するが、シフト冗長動作に関係した回路素子は一段のトランスファゲート１３、１５および１７のみなので、高速アクセス性に優れていることがわかる。
【００８６】
また一方で、シフト制御回路の出力信号ｕｏｕｔおよびｌｏｕｔが共に“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓが“Ｌ”レベルである場合、３個のトランスファゲート１３、１５および１７のいずれもオフ状態になる。このときに、Ｐチャネル型トランジスタ１８がオン状態になって“Ｈ”レベルの電圧が出力ドライバ１９に入力される。この出力ドライバ１９はインバータの構成になっているので、同出力ドライバ１９の出力電圧は“Ｌ”レベルになる。すなわち、この出力ドライバ１９に接続された選択線が欠陥選択線である場合、この欠陥選択線を常に非選択状態にすることができる。
【００８７】
図６は、本発明の第１の実施例におけるシフト制御回路の構成を示す回路図である。図６のシフト制御回路は、図１のシフト冗長制御回路部３内の各々のシフト制御回路に対応するものである。
【００８８】
図６において、ｕｏｕｔはシフト冗長制御回路部の各々のシフト制御回路における一方の出力信号を示し、ｌｏｕｔは上記の各々のシフト制御回路における他方の出力信号を示す。ｃｆｓはヒューズ回路の出力信号を示し、図８にて後述するヒューズ回路の出力信号ｃｆｓｚと一対一に対応している。上記のシフト制御回路は、各々のヒューズ回路の出力結果を受けて各々のスイッチ素子を制御する回路であり、ＮＡＮＤゲート３０、３２、およびインバータ３１、３３が図６のように接続された回路により構成されている。一方の入力信号ｕｉｎと一方の出力信号ｕｏｕｔ、および、他方の入力信号ｌｉｎと他方の出力信号ｌｏｕｔを接続することによって、図３に示したような複数のシフト制御回路の直列接続によるシフト冗長制御回路部が構成される。
【００８９】
図７は、本発明の第１の実施例におけるデコーダ回路の構成を示す回路図である。図７のデコーダ回路は、デコード信号ｐｃｌ０００ｚ〜ｐｃｌ００７ｚ（すなわち、図２中のｄ＃に対応）を出力するデコーダ回路である。図中、ｃａａ＃ｚ、ｃａｂ＃ｚおよびｃａｃ＃ｚは選択アドレスのプリデコード信号（すなわち、図１中のアドレス信号Ａｄｄに対応）を示す。
【００９０】
第１のプリデコード信号ｃａａ０ｚ〜ｃａａ７ｚは、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタからなるインバータ６４〜６７およびインバータ５０〜５３にそれぞれ供給される。Ｎチャネル型トランジスタ６２のゲートに入力される第２のプリデコード信号ｃａｂ０ｚは、Ｐチャネル型トランジスタ６８、７０、７２および７４、ならびに５４、５６、５８および６０のゲートにそれぞれ供給される。Ｎチャネル型トランジスタ６３のゲートに入力される第３のプリデコード信号は、Ｐチャネル型トランジスタ６９、７１、７３および７５、ならびに５５、５７、５９および６１のゲートにそれぞれ供給される。
【００９１】
図８は、本発明の第１の実施例における通常選択用のヒューズ回路の構成を示す回路図である。図８の通常選択用のヒューズ回路（ただし、強制冗長時に冗長される選択線用のヒューズ回路は除く）は、図１のシフト冗長ヒューズ回路部４内の選択線ｃｌ０、ｃｌ２〜ｃｌ６１、およびｃｌ６３に使用されるヒューズ回路に対応するものである。
【００９２】
図８において、ｓｔｔｘは、例えば、電源投入時、電源が立ち上がるまでは“Ｈ”レベルであり、電源が立ち上がった後は“Ｌ”レベルになる制御信号で、ｃｆｓｚはヒューズ回路の出力信号である。図８に示すヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ４１およびＮチャネル型トランジスタ４２と、Ｎチャネル型トランジスタ４４と、２つのインバータ４３、４５とを備えている。ヒューズ４０が切断されていない場合、電源が立ち上がった後は、ヒューズ回路の出力信号ｃｆｓｚは“Ｈ”レベルになる。ヒューズ４０が切断されている場合、ヒューズ回路の出力信号ｃｆｓｚは“Ｌ”レベルになる。
【００９３】
図９は、本発明の第１の実施例における冗長選択用ヒューズ回路の構成を示す回路図である。図９の冗長選択用ヒューズ回路は、図１のシフト冗長ヒューズ回路部４内の冗長選択線ｃｌｊ０、ｃｌｊ１に使用される冗長選択用ヒューズ回路に対応するものである。
【００９４】
図９において、ｆｔｐｚは、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図９に示す冗長選択用ヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ４１ｒおよびＮチャネル型トランジスタ４３ｒと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ４２ｒおよびＮチャネル型トランジスタ４４ｒと、Ｎチャネル型トランジスタ４５ｒと、インバータ４６ｒとを備えている。ヒューズ４０ｒが切断されておらず、かつ、強制冗長を行わない場合（制御信号ｆｔｐｚ＝“Ｌ”）場合、冗長選択用ヒューズ回路の出力信号ｃｆｓｊｚは“Ｌ”レベルになる。また一方で、ヒューズ４０ｒを実際に切断した場合、冗長選択用ヒューズ回路の出力信号ｃｆｓｊｚは“Ｈ”レベルになる。
【００９５】
さらに、図９において、ヒューズ４０ｒが切断されておらず、かつ、強制冗長を行った場合（制御信号ｆｔｐｚ＝“Ｈ”）、Ｐチャネル型トランジスタ４２ｒがオフ状態になり、Ｎチャネル型トランジスタ４４ｒがオン状態になってノードｎ０３が“Ｌ”レベルになる。この結果、冗長選択用ヒューズ回路の出力信号ｃｆｓｊｚは“Ｈ”レベルになる。この場合は、ヒューズ４０ｒが見かけ上切断された状態になり、後述の図１０の強制冗長選択用ヒューズ回路と共に強制冗長を行うことによって、冗長選択線に不良がないか否かを確認することができる。
【００９６】
図８の通常選択用のヒューズ回路、および図９の冗長選択用ヒューズ回路のいずれにおいても、冗長の対象とする選択線に対応するヒューズ回路のヒューズと、冗長選択線に対応する冗長選択用ヒューズ回路のヒューズとを切断している。
【００９７】
図１０は、本発明の第１の実施例における強制冗長選択用ヒューズ回路の構成を示す回路図である。本回路は、図１のシフト冗長ヒューズ回路部４内の強制冗長選択線ｃｌ１、ｃｌ６２に使用される強制冗長用ヒューズ回路に対応するものである。
【００９８】
図１０において、ｆｔｐｚは、前述したように、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図１０に示す強制冗長用ヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ４１ｆおよびＮチャネル型トランジスタ４３ｆと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ４２ｆおよびＮチャネル型トランジスタ４４ｆと、Ｎチャネル型トランジスタ４５ｆと、２つのインバータ４６ｆ、４７ｆとを備えている。強制冗長時のヒューズ４０ｆを切断したように見せかけた場合、強制冗長ヒューズ回路の出力信号ｃｆｓｊｚは“Ｌ”レベルになる。この状態で、シフト冗長の対象とする選択線に対応するヒューズを切断する前に、冗長選択線に不良がないか否かを確認することが可能である。
【００９９】
さらに詳しく説明すると、強制冗長を行う場合には、Ｐチャネル型トランジスタ４２ｆおよびＮチャネル型トランジスタ４４ｆの各々のゲートに対し、“Ｈ”レベルの制御信号ｆｔｐｚを入力する。このようにすれば、Ｐチャネル型トランジスタ４２ｆがオフ状態になり、Ｎチャネル型トランジスタ４４ｆがオン状態になってインバータ４６ｆの入力レベルが“Ｌ”レベルになる。この結果、インバータ４７ｆの出力レベルが“Ｌ”レベルになり、“Ｌ”レベルの出力信号ｃｆｓｊｚが生成されることになる。
【０１００】
また一方で、強制冗長を行わない場合には（制御信号ｆｔｐｚ＝“Ｌ”）、Ｐチャネル型トランジスタ４２ｆがオン状態になり、Ｎチャネル型トランジスタ４４ｆがオフ状態になってインバータ４６ｆの入力レベルが“Ｈ”レベルになる。この結果、インバータ４７ｆの出力レベルが“Ｈ”レベルになり、“Ｈ”レベルの出力信号ｃｆｓｊｚが生成されることになる。さらに、ヒューズ４０ｆを実際に切断した場合、Ｎチャネル型トランジスタ４５ｆがオフ状態になってインバータ４６ｆの入力レベルが“Ｌ”レベルになる。この結果、インバータ４７ｆの出力レベルが“Ｌ”レベルになり、“Ｌ”レベルの出力信号ｃｆｓｊｚが生成されることになる。
【０１０１】
図１１〜図１６は、それぞれ、本発明の第１の実施例における各回路間のつながりを示す回路図のその１〜その６を示すものである。ここでは、前述の図５の選択線駆動回路、図６のシフト制御回路、図８の通常選択用のヒューズ回路、図９の冗長選択用ヒューズ回路、および図１０の強制冗長選択用ヒューズ回路からなる複数の子回路を互いに結線することによって、６４本の選択線ｃｌｚ（１）〜ｃｌｚ（６４）、および２本の冗長選択線ｃｌｊｚ（０）、ｃｌｊｚ（１）を配置してなる半導体記憶装置（親回路）を形成した場合を例示している。
【０１０２】
図１１および図１２は、このような親回路の左端部を示し、図１３および図１２は上記親回路の中央部を示し、図１５および図１６は、上記親回路の右端部を示している。図１１〜図１６においては、強制冗長選択用ヒューズ回路を含む複数のヒューズ回路（例えば、第１のヒューズ回路６０−１〜第６４のヒューズ回路６０−６４）が、複数のシフト制御回路（例えば、第１のシフト制御回路７０−１〜第６４のシフト制御回路７０−６４）にそれぞれ接続されている。さらに、これらの複数のシフト制御回路が、複数の選択線駆動回路（例えば、第１の選択線駆動回路８０−１〜第６４の選択線駆動回路８０−６４）に接続されている。さらに、図７に示したデコーダ回路のデコード信号線は、複数の選択線駆動回路に接続されており、上記デコーダ回路から出力されるデコード信号ｐｃｌ０００ｚ〜ｐｃｌ０６３ｚは、上記複数の選択線駆動回路にそれぞれ入力される（各々の選択線駆動回路にて、デコード信号ｐｃｌｍに入力される）。なお、前述したように、複数の選択線駆動回路の各々は、スイッチ部２（図１参照）内の各々のスイッチ素子に対応する回路要素を含むものである。
【０１０３】
さらに、図１１において、左端に位置する冗長選択用ヒューズ回路６０ｒ１が、冗長選択用シフト制御回路７０ｒ１に接続されており、この冗長選択用シフト制御回路７０ｒ１は、冗長選択線駆動回路８０ｒ１に接続されている。また一方で、図１６において、右端に位置する冗長選択用ヒューズ回路６０ｒ２が、冗長選択用シフト制御回路７０ｒ２に接続されており、この冗長選択用シフト制御回路７０ｒ２は、冗長選択線駆動回路８０ｒ２に接続されている。
【０１０４】
さらに、図１１〜図１６より、強制冗長方式を実行する際に、強制冗長の対象となる強制冗長選択線は、ｃｌｚ（１）とｃｌｚ（６２）であることがわかる。シフト冗長を行う場合、まず冗長選択線に不良がないか否かを試験する必要がある。このときに、強制冗長方式を実行することによって、ヒューズを切断せずに電気的に冗長選択線を選択することが可能であるが、このような強制冗長方式では、冗長選択線に対してディスターブ試験を行う場合、すなわち、隣の選択線を繰り返し選択したときの影響を試験する場合がある。この場合には、冗長選択線に隣接した選択線を強制冗長の対象にしてしまうと、上記のような試験ができないため、それ以外の選択線を強制冗長の対象にする必要がある。
【０１０５】
それゆえに、本発明の第１の実施例では、冗長選択線から一つ隣の選択線ｃｌｚ（１）およびｃｌｚ（６２）を強制冗長の対象としている。当然のことながら、他の選択線ｃｌｚ（２）〜ｃｌｚ（６１）も可能な対象であるが、図１０に示した強制冗長選択用ヒューズ回路は、通常選択線用のヒューズ回路（図８参照）と異なるため、同じくヒューズ回路の構成が若干異なる冗長選択線に近い場所に配置したほうが、回路レイアウト上都合が良い。
【０１０６】
好ましくは、本発明の第１の実施例では、半導体チップのメモリセルの周期性が変わらないように（すなわち、メモリセルのトポロジが変わらないように）するために、１本の選択線により選択されるメモリセルブロックの周期性をメモリセルの周期性に一致させるようにしている。
【０１０７】
図１７は、本発明の第１の実施例におけるシフト制御回路の回路レイアウトを示す図であり、図１８は、本発明の第１の実施例におけるヒューズ回路の回路レイアウトを示す図である。図１７および図１８は、本発明の第１の実施例のシフト制御回路およびヒューズ回路の回路パターンを半導体チップ上に形成した場合の概略的な回路パターンの一部を拡大したものである。
【０１０８】
図１７および図１８の回路パターンにおいては、１層目のＮチャネル型トランジスタ用ポリシリコンパターン（ここでは、ｎ−ＣＨ用ポリシリコンパターンと略記する）２００と、１層目のＰチャネル型トランジスタ用ポリシリコンパターン（ここでは、ｐ−ＣＨ用ポリシリコンパターンと略記する）２１０と、２層目のポリシリコンパターン２２０と、アルミニウム（Ａｌ）等からなる１層目のメタル配線パターン３００と、同じくアルミニウム等からなる２層目のメタル配線パターン３１０とが形成される。１層目のｎ−ＣＨ用ポリシリコンパターンを使用してＮチャネル型トランジスタ（ｎ−ＣＨトランジスタ）２３０が形成され、２層目のｐ−ＣＨ用ポリシリコンパターンを使用してＰチャネル型トランジスタ（ｐ−ＣＨトランジスタ）２４０が形成される。また一方で、異なる層のパターンの接続は、多数のスルーホール２４５を介して行われる。
【０１０９】
さらに、図１８において、複数のカラム選択線を構成するカラム選択線パターンと複数のヒューズ４００は、同一ピッチで描かれており、かつ、ヒューズとカラム選択線パターンは一対一に対応しているため、シフト冗長の処理がなされている選択線が一目でわかるようになっている。また一方で、シフト制御回路は、ヒューズを切断することによって一度電気的に状態が決まれば、その状態（直流レベル）を保持する機能を有しているのみなので、信号処理の高速化は全く要求されない。したがって、図１７および図１８の回路パターンでは、２層目のメタル配線パターン３１０のような抵抗の低いメタル配線を、シフト冗長処理用の制御信号の転送に使用する必要がなくなる。それゆえに、２層目のメタル配線パターン３１０の下の領域に、シフト冗長処理に使用される他の配線パターンを効率良く配置することができるようになり、半導体チップ上の回路の占有面積の節減が図れる。
【０１１０】
図１９は、本発明の第２の実施例における選択線駆動回路の構成を示す回路図である。この選択線駆動回路は、図１のスイッチ部２内の各々のスイッチ素子に対応する回路要素を含むものであり、選択線の負荷が大きくなった場合に当該選択線を駆動して所定の出力電圧を供給する機能も有する。
【０１１１】
図１９において、ｓｃｕ、ｓｃｌには、シフト冗長制御回路部の各々のシフト制御回路（図２０にて後述する）における出力信号ｕｏｕｔ、ｌｏｕｔを反転したレベルの出力信号が入力される。ｃｆｓｘはヒューズ回路の出力信号を表し、ｐｍｗｌｌ、ｐｍｗｌｍおよびｐｍｗｌｒは、それぞれ、デコード信号線ｄ（＃−１）、ｄ＃、およびｄ（＃＋１）からのデコード信号に相当する。ｍｗｌ００ｘは任意の１本の選択線（例えば、メインワード選択線）を示し、前述の第１の実施例の場合とは逆に、“Ｌ”レベルにて選択状態になる。図１９のＶｐｐは、内部電源の電源電圧の一つ（すなわち、選択線の“Ｈ”レベル）を表し、Ｖｎｗｌは選択線の“Ｌ”レベル用の電源の電源電圧を表す。一般に、電源電圧Ｖｐｐは、正の電圧レベルになっており、電源電圧Ｖｎｗｌは、負の電圧レベルになっている。
【０１１２】
さらに、図１９において、ｂｗｄｘは選択信号の一部であり、動作時には“Ｌ”レベルの信号パルスが印加される。ｂｋｅｚも選択信号の一部であり、動作時には“Ｈ”レベルの信号パルスが印加され、デコード信号のデコード結果をサンプリングするために使用される。ｗｂｉｚは、試験時に選択線を無条件に全て選択するための制御信号であり、通常“Ｌ”レベルになっている。ｗｌｒｓｘは選択線のリセット信号であり、選択された選択線を非選択状態にする場合に“Ｈ”レベルになる。
【０１１３】
図１９に示す選択線駆動回路は、シフト制御回路の出力信号ｓｃｕ、ｓｃｌ、およびヒューズ回路の出力信号ｃｆｓｘがそれぞれ入力される３つのＰチャネル型トランジスタ１０ａ、１２ａおよび１１ａと、３つのＮチャネル型トランジスタ１３ａ〜１５ａとを備えている。これらのＰチャネル型トランジスタ１０ａ、１２ａおよび１１ａと、Ｎチャネル型トランジスタ１３ａ〜１５ａは、３入力のＮＯＲゲートを構成する。さらに、図１９の選択線駆動回路は、３つのデコード信号ｐｍｗｌｌ、ｐｍｗｌｍおよびｐｍｗｌｒがそれぞれソース（またはドレイン）に入力される３つのＮチャネル型トランジスタ１７ａ、１６ｂおよび１６ａを備えている。これらのＮチャネル型トランジスタ１７ａ、１６ｂおよび１６ａからなるトランスファゲートは、３方向性のスイッチ素子として機能する。
【０１１４】
さらに、図１９の選択線駆動回路において、選択信号ｂｋｅｚは、Ｎチャネル型トランジスタ１８ａのゲートに供給され、選択線のリセット信号ｗｌｒｓｘは、Ｐチャネル型トランジスタ１９ａおよびＮチャネル型トランジスタ２２ａのゲートに供給される。さらに、上記ＮＯＲゲートからの出力信号は、Ｎチャネル型トランジスタ１６ｂのゲートに入力される。さらに、Ｎチャネル型トランジスタ１６ｂのドレインは、Ｎチャネル型トランジスタ１８ａのソースに接続される。さらに、Ｎチャネル型トランジスタ１８ａのドレインは、Ｐチャネル型トランジスタ２０ａおよびＮチャネル型トランジスタ２１ａの各々のゲートに接続される。上記のＰチャネル型トランジスタ１９ａと、Ｐチャネル型トランジスタ２０ａおよびＮチャネル型トランジスタ２１ａと、Ｎチャネル型トランジスタ２２ａとは、選択信号ｂｋｅｚおよびリセット信号ｗｌｒｓｘを入力信号とする２入力のＮＯＲゲートを構成する。
【０１１５】
さらに、図１９の選択線駆動回路において、上記のＰチャネル型トランジスタ２０ａおよびＮチャネル型トランジスタ２１ａの各々のドレイン（ノードｎ０２）は、Ｐチャネル型トランジスタ２３ａおよびＮチャネル型トランジスタ２４ａの各々のゲートに接続される。これらのＰチャネル型トランジスタ２３ａおよびＮチャネル型トランジスタ２４ａは一つのインバータを構成し、このインバータから任意の１本の選択線ｍｗｌ００ｘへ、“Ｌ”レベルまたは“Ｈ”レベルの信号が供給される。
【０１１６】
さらに、図１９の選択線駆動回路において、制御信号ｗｂｉｚは、Ｐチャネル型トランジスタ２５ａのゲートと、Ｎチャネル型トランジスタ２７ａのゲートに入力される。さらに、上記のＰチャネル型トランジスタ２０ａおよびＮチャネル型トランジスタ２１ａの各々のドレイン（ノードｎ０２）は、Ｐチャネル型トランジスタ２６ａのゲートと、Ｎチャネル型トランジスタ２８ａのゲートに接続される。また一方で、選択信号ｂｗｄｘは、Ｎチャネル型トランジスタ２７ａのソースと、Ｎチャネル型トランジスタ２８ａのソースに入力される。上記のＰチャネル型トランジスタ２５ａと、Ｐチャネル型トランジスタ２６ａおよびＮチャネル型トランジスタ２８ａと、Ｎチャネル型トランジスタ２７ａとは、制御信号ｗｂｉｚおよび選択信号ｂｗｄｘを入力信号とする２入力のＮＯＲゲートを構成する。
【０１１７】
図１９の選択線駆動回路においても、前述の第１の実施例の選択線駆動回路（図５）の場合と同じように、シフト制御回路の出力信号ｓｃｕおよびｓｃｌがそれぞれ“Ｈ”レベルおよび“Ｌ”レベルで、ヒューズ回路の出力信号ｃｆｓｘが“Ｌ”レベルである場合、一方の方向へのシフト冗長動作を行うモードが選択される。これに対し、シフト制御回路の出力信号ｓｃｕおよびｓｃｌがそれぞれ“Ｌ”レベルおよび“Ｈ”レベルで、ヒューズ回路の出力信号ｃｆｓｘが“Ｌ”レベルである場合、他方の方向へのシフト冗長動作を行うモードが選択される。
【０１１８】
図２０は、本発明の第２の実施例における通常選択用のシフト制御回路の構成を示す回路図、図２１は、本発明の第２の実施例における左端用冗長シフト制御回路の構成を示す回路図、そして、図２２は、本発明の第２の実施例における右端用冗長シフト制御回路の構成を示す回路図である。換言すれば、図２０は通常選択用のシフト制御回路、図２１は左端に位置する冗長選択用シフト制御回路、図２２は、右端に位置する冗長選択用シフト制御回路を示すものである。
【０１１９】
図２０〜図２２においても、ｃｆｓｘはヒューズ回路の出力信号を示す。上記のシフト制御回路は、前述の第１の実施例（図６）の場合とほぼ同じ機能を有する。シフト制御回路の入力信号ｌｉｎは左隣の出力信号ｌｏｕｔと接続し、シフト制御回路の他の入力信号ｕｉｎは右隣の出力信号ｕｏｕｔと接続し、左端の入力信号ｌｉｎおよび右端の入力信号ｕｉｎには、“Ｌ”（電圧Ｖｎｗｌ）レベルが入力される。ただし、ここでは、各々のシフト制御回路は、前述の第１の実施例（図６）の場合と異なり、ＮＯＲゲートとインバータにより構成されている。
【０１２０】
より詳しくいえば、図２０の通常選択用のシフト制御回路の入力信号ｌｉｎの側に設けられたＮＯＲゲートは、２つのＰチャネル型トランジスタ３０ａ、３１ａと、２つのＮチャネル型トランジスタ３２ａ、３３ａにより構成される。さらに、出力信号ｌｏｕｔの側に設けられたインバータ３４ａは、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタにより構成される。また一方で、図２０のシフト制御回路の入力信号ｕｉｎの側に設けられたＮＯＲゲートは、２つのＰチャネル型トランジスタ３８ａ、３９ａと、２つのＮチャネル型トランジスタ３６ａ、３７ａにより構成される。さらに、出力信号ｕｏｕｔの側に設けられたインバータ３５ａは、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタにより構成される。
【０１２１】
入力信号ｕｉｎの側に設けられたＮＯＲゲート内のＮチャネル型トランジスタ３６ａのドレインから出力される出力信号ｓｃｕは、図１９の選択線駆動回路の他方の入力信号として使用される。また一方で、入力信号ｌｉｎの側に設けられたＮＯＲゲート内のＮチャネル型トランジスタ３３ａのドレインから出力される出力信号ｓｃｌは、図１９の選択線駆動回路の一方の入力信号として使用される。これらの出力信号ｓｃｕ、ｓｃｌは、前述の第１の実施例の場合（出力信号ｕｏｕｔ、ｌｏｕｔによりスイッチ素子の動作を制御する）と異なり、図１９のＮチャネル型トランジスタ１７ａ、１６ｂおよび１６ａからなる３方向性のスイッチ素子の動作を制御するために使用される。
【０１２２】
図２１の左端の冗長選択用シフト制御回路の構成は、図２０の通常選択用のシフト制御回路の構成とほぼ同じであるが、出力信号ｕｏｕｔを転送するためのインバータが設けられていない点が異なる。
【０１２３】
より詳しくいえば、図２１の左端の冗長選択用シフト制御回路の入力信号ｌｉｎの側に設けられたＮＯＲゲートは、２つのＰチャネル型トランジスタ７０ａ、７１ａと、２つのＮチャネル型トランジスタ７２ａ、７３ａにより構成される。さらに、出力信号ｌｏｕｔの側に設けられたインバータ７４ａは、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタにより構成される。また一方で、図２１の冗長選択用シフト制御回路の入力信号ｕｉｎの側に設けられたＮＯＲゲートは、２つのＰチャネル型トランジスタ７７ａ、７８ａと、２つのＮチャネル型トランジスタ７５ａ、７６ａにより構成される。
【０１２４】
図２２の右端の冗長選択用シフト制御回路の構成は、図２０の通常選択用のシフト制御回路の構成とほぼ同じであるが、出力信号ｌｏｕｔを転送するためのインバータが設けられていない点が異なる。
【０１２５】
より詳しくいえば、図２２の左端の冗長選択用シフト制御回路の入力信号ｌｉｎの側に設けられたＮＯＲゲートは、２つのＰチャネル型トランジスタ８０ａ、８１ａと、２つのＮチャネル型トランジスタ８２ａ、８３ａにより構成される。また一方で、図２２の冗長選択用シフト制御回路の入力信号ｕｉｎの側に設けられたＮＯＲゲートは、２つのＰチャネル型トランジスタ８５ａ、８６ａと、２つのＮチャネル型トランジスタ８４ａ、８７ａにより構成される。さらに、出力信号ｕｏｕｔの側に設けられたインバータ８８ａは、Ｐチャネル型トランジスタおよびＮチャネル型トランジスタにより構成される。
【０１２６】
図２３は、本発明の第２の実施例における通常選択用のヒューズ回路の構成を示す回路図、図２４は、本発明の第２の実施例における冗長選択用ヒューズ回路の構成を示す回路図、そして、図２５は、本発明の第２の実施例における強制冗長用ヒューズ回路の構成を示す回路図である。
【０１２７】
図２３においては、ヒューズ回路の出力信号ｃｆｓｘがシフト制御回路のＮＯＲゲートに入力されているため、ヒューズが切断されていない場合、通常選択用のヒューズ回路は、前述の第１の実施例（図８）の場合と異なり、“Ｌ”レベルの信号を出力する。また一方で、ヒューズが切断されている場合、“Ｈ”レベルの信号を出力する。
【０１２８】
図２４においては、冗長選択用ヒューズ回路は、ヒューズが切断されておらず、かつ、強制冗長を行わない場合、“Ｈ”レベルの信号を出力する。さらに、ヒューズが切断されている場合、“Ｌ”レベルの信号を出力する。また一方で、強制冗長を行った場合、冗長選択用ヒューズが見かけ上切断された状態になり、“Ｌ”レベルの信号を出力する。
【０１２９】
図２５においては、強制冗長用ヒューズ回路は、ヒューズが切断されておらず、かつ、強制冗長を行わない場合、“Ｌ”レベルの信号を出力する。さらに、強制冗長を行った場合、強制冗長用ヒューズが見かけ上切断された状態になり、“Ｈ”レベルの信号を出力する。また一方で、強制冗長用ヒューズを実際に切断した場合、“Ｈ”レベルの信号を出力する。
【０１３０】
図２３〜図２５において、ｓｔｔｘｂ、ｆｔｐｚｂは、その電圧レベルが異なるのみで、前述の第１の実施例（図８）のｓｔｔｘ、ｆｔｐｚとほぼ同じ機能を有する。
【０１３１】
より詳しくいえば、図２３に示す通常選択用のヒューズ回路は、制御信号ｓｔｔｘｂがゲートに入力されるＰチャネル型トランジスタ４１ａおよびＮチャネル型トランジスタ４２ａと、２つのＮチャネル型トランジスタ４３ａ、４５ａと、Ｐチャネル型トランジスタ４４ａとを備えている。ヒューズ４０ａが切断されていない場合、電源が立ち上がった後は、ヒューズ回路の出力信号ｃｆｓｘは“Ｌ”レベルになる。ヒューズ４０が切断されている場合、ヒューズ回路の出力信号ｃｆｓｘは“Ｈ”レベルになる。
【０１３２】
図２４に示す冗長選択用ヒューズ回路は、制御信号ｓｔｔｘｂがゲートに入力されるＰチャネル型トランジスタ５１ｒおよびＮチャネル型トランジスタ５４ｒと、制御信号ｆｔｐｚｂがゲートに入力されるＰチャネル型トランジスタ５２ｒおよびＮチャネル型トランジスタ５３ｒと、２つのＮチャネル型トランジスタ５５ｒ、５７ｒと、Ｐチャネル型トランジスタ５６ｒと、インバータ５８ｒとを備えている。ヒューズ５０ｒが切断されておらず、かつ、強制冗長を行わない場合、Ｎチャネル型トランジスタ５５ｒがオン状態になってヒューズ回路の出力信号ｃｆｓｘは“Ｈ”レベルになる。ヒューズ４０ｒが切断されている場合、Ｎチャネル型トランジスタ５５ｒがオフ状態になってヒューズ回路の出力信号ｃｆｓｘは“Ｌ”レベルになる。また一方で、強制冗長を行った場合、すなわち、制御信号ｆｔｐｚｂが“Ｈ”レベルになっている場合、Ｎチャネル型トランジスタ５３ｒがオン状態になってヒューズ回路の出力信号ｃｆｓｘは“Ｌ”レベルになる。
【０１３３】
図２５に示す強制冗長用ヒューズ回路は、制御信号ｓｔｔｘｂがゲートに入力されるＰチャネル型トランジスタ５１ｆおよびＮチャネル型トランジスタ５４ｆと、制御信号ｆｔｐｚｂがゲートに入力されるＰチャネル型トランジスタ５２ｆおよびＮチャネル型トランジスタ５３ｆと、Ｎチャネル型トランジスタ５５ｆと、インバータ５６ｆとを備えている。ヒューズ５０ｆが切断されておらず、かつ、強制冗長を行わない場合、Ｐチャネル型トランジスタ５２ｆがオン状態になってＮチャネル型トランジスタ５５ｆがオフ状態になり、ヒューズ回路の出力信号ｃｆｓｘは“Ｌ”レベルになる。さらに、強制冗長を行った場合、すなわち、制御信号ｆｔｐｚｂが“Ｈ”レベルになっている場合、Ｎチャネル型トランジスタ５３ｆがオン状態になってヒューズ回路の出力信号ｃｆｓｘは“Ｈ”レベルになる。この状態で、シフト冗長の対象とする選択線に対応するヒューズを切断する前に、冗長選択線に不良がないか否かを確認することが可能である。また一方で、ヒューズを５０ｆを実際に切断した場合、Ｎチャネル型トランジスタ５５ｆがオン状態になってヒューズ回路の出力信号ｃｆｓｘは“Ｈ”レベルになる。
【０１３４】
図２６は、本発明の第２の実施例におけるデコーダ回路の構成を示す回路図でる。図２６のデコーダ回路は、デコード信号ｄ＃（すなわち、デコード信号ｐｍｗｌｘ）を出力するデコーダ回路である。
【０１３５】
図中、ｒａａ００ｚおよびｒａｂ００ｚは、アドレスを表すプリデコード信号を示す。第１のプリデコード信号ｒａａ００ｚは、Ｎチャネル型トランジスタ９０ａのゲートに供給される。第２のプリデコード信号ｒａｂ００ｚは、Ｎチャネル型トランジスタ９１ａのゲートに供給される。
【０１３６】
図２７は、図１９の選択線駆動回路の動作を説明するためのタイミングチャートである。
【０１３７】
図２７に示すように、第１のプリデコード信号ｒａａ００ｚおよび第２のプリデコード信号ｒａｂ００ｚのいずれも“Ｈ”レベル、つまり、アドレスで選択されるデコード信号ｐｍｗｌｘのみが“Ｌ”レベルになり、かつ、選択線のリセット信号ｗｌｒｓｘが“Ｌ”レベルであって、選択信号ｂｋｅｚが“Ｈ”レベルである場合を想定する。ここで、第１のプリデコード信号ｒａａ００ｚおよび第２のプリデコード信号ｒａｂ００ｚのいずれも“Ｈ”レベル、つまり、アドレスで選択されるデコード信号ｐｍｗｌｘのみが“Ｌ”レベルになったときには、デコード信号ｐｍｗｌｘの信号線に接続された選択線駆動回路（図１９参照）のノードｎ０１の電圧レベルのみが“Ｌ”レベルになる。この状態では、選択線ｍｗｌ００ｘが選択されて“Ｌ”レベルの信号が出力される。
【０１３８】
また一方で、選択線のリセット信号ｗｌｒｓｘが“Ｈ”レベルになったときに、選択線ｍｗｌ００ｘが非選択状態になって“Ｈ”レベルの信号が出力される。なお、この場合、制御信号ｗｂｉｚおよび選択信号ｂｗｄｘは、いずれも“Ｌ”レベルになっている。
【０１３９】
図２８〜図３３は、それぞれ、本発明の第２の実施例における各回路間のつながりを示す回路図のその１〜その６を示すものである。ここでは、前述の図１９の選択線駆動回路、図２０〜図２２のシフト制御回路、図２３〜図２５のヒューズ回路、および図２６のデコーダ回路からなる複数の子回路を互いに結線することによって、６４本の選択線ｍｗｌ（０）〜ｍｗｌ（６３）（例えば、メインワード選択線）、および２本の冗長選択線ｍｗｌｊｚ（０）、ｍｗｌｊｚ（１）を配置してなる半導体記憶装置（親回路）を形成した場合を例示している。
【０１４０】
図２８および図２９は、このような親回路の左端部を図示し、図３０および図３１は上記親回路の中央部を示し、図３２および図３３は、上記親回路の右端部を示している。図２８〜図３３においては、複数のデコーダ回路（例えば、第１のデコーダ回路５２−１〜第６４のデコーダ回路５２−６４）が、複数の選択線駆動回路（例えば、第１の選択線駆動回路８２−１〜第６４の選択線駆動回路８２−６４）にそれぞれ接続されており、複数のデコーダ回路の各々から出力されるデコード信号ｐｍｗｌｘは、複数の選択線駆動回路の各々に入力される。
【０１４１】
さらに、複数のヒューズ回路（例えば、第１のヒューズ回路６２−１〜第６４のヒューズ回路６２−６４）が、複数のシフト制御回路（例えば、第１のシフト制御回路７２−１〜第６４のシフト制御回路７２−６４）にそれぞれ接続されている。さらに、これらの複数のシフト制御回路が、複数の選択線駆動回路にそれぞれ接続されている。
【０１４２】
さらに、図２８において、左端に位置する冗長選択用ヒューズ回路６２ｒ１が、冗長選択用シフト制御回路７２ｒ１に接続されており、この冗長選択用シフト制御回路７２ｒ１は、冗長選択線駆動回路８２ｒ１に接続されている。また一方で、図３３において、右端に位置する冗長選択用ヒューズ回路６２ｒ２が、冗長選択用シフト制御回路７２ｒ２に接続されており、この冗長選択用シフト制御回路７２ｒ２は、冗長選択線駆動回路８２ｒ２に接続されている。
【０１４３】
さらに、図２８〜図３３より、強制冗長方式を実行する際に、強制冗長の対象となる強制冗長選択線は、ｍｗｌ（１）とｍｗｌ（６２）であることがわかる。シフト冗長を行う場合、まず冗長選択線に不良がないか否かを試験する必要がある。このときに、強制冗長方式を実行することによって、ヒューズを切断せずに電気的に冗長選択線を選択することが可能であるが、このような強制冗長方式では、冗長選択線に対してディスターブ試験を行う場合、すなわち、隣の選択線を繰り返し選択したときの影響を試験する場合がある。この場合には、冗長選択線に隣接した選択線を強制冗長の対象にしてしまうと、上記のような試験ができないため、それ以外の選択線を強制冗長の対象にする必要がある。
【０１４４】
それゆえに、本発明の第２の実施例においても、前述の第１の実施例の場合と同じように、冗長選択線から一つ隣の選択線ｍｗｌｚ（１）およびｍｗｌ（６２）を強制冗長の対象としている。
【０１４５】
図３４は、本発明の第２の実施例におけるシフト制御回路の回路レイアウトを示す図であり、図３５は、本発明の第１の実施例におけるヒューズ回路の回路レイアウトを示す図である。図３４および図３５は、本発明の第２の実施例のシフト制御回路およびヒューズ回路の回路パターンを半導体チップ上に形成した場合の概略的な回路パターンの一部を拡大したものである。
【０１４６】
図３４および図３５の回路パターンにおいては、１層目のＮチャネル型トランジスタ用ポリシリコンパターン（ここでは、ｎ−ＣＨ用ポリシリコンパターンと略記する）２５０と、１層目のＰチャネル型トランジスタ用ポリシリコンパターン（ここでは、ｐ−ＣＨ用ポリシリコンパターンと略記する）２６０と、２層目のポリシリコンパターン２７０と、アルミニウム等からなる１層目のメタル配線パターン３５０と、同じくアルミニウム等からなる２層目のメタル配線パターン３６０とが形成される。１層目のｎ−ＣＨ用ポリシリコンパターンを使用してＮチャネル型トランジスタ（ｎ−ＣＨトランジスタ）２８０が形成され、２層目のｐ−ＣＨ用ポリシリコンパターンを使用してＰチャネル型トランジスタ（ｐ−ＣＨトランジスタ）２９０が形成される。また一方で、異なる層のパターンの接続は、多数のスルーホール２９５を介して行われる。
【０１４７】
さらに、図３５において、複数のメインワード選択線を構成するメインワード選択線パターンと複数のヒューズ４５０は、同一ピッチで描かれており、かつ、ヒューズとカラム選択線パターンは一対一に対応しているため、シフト冗長の処理がなされている選択線が一目でわかるようになっている。また一方で、シフト制御回路は、ヒューズを切断することによって一度電気的に状態が決まれば、その状態を保持する機能を有しているのみなので、信号処理の高速化は全く要求されない。したがって、図３４および図３５の回路パターンでも、前述の図１７および図１８の場合と同じように、２層目のメタル配線パターン３６０のような抵抗の低いメタル配線を、シフト冗長処理用の制御信号の転送に使用する必要がなくなる。それゆえに、２層目のメタル配線パターン３６０の下の領域に、シフト冗長処理に使用される他の配線パターンを効率良く配置することができるようになる。
【０１４８】
図３６は、本発明の実施例に適用される冗長ブロック検出回路の一構成例を示す回路図である。
【０１４９】
半導体チップを実装したパッケージについて不良解析を行う際、シフト冗長を行った場所が顕微鏡等により特定できないので、上記のようなシフト冗長処理がなされているブロックを電気的に検出しなければならない場合がある。このために、図３６に示したような冗長ブロック検出回路を使用してシフト冗長処理がなされているブロックを検出する方法が有効である。
【０１５０】
図３６において、ｔｅｓｚは冗長ブロック検出のテストを行う際に“Ｈ”レベルになる信号であり、ｂｌｋｚは上記テストを行う際の最小単位のブロックの選択信号である。この場合、該当するブロックの選択信号ｂｌｋｚが“Ｈ”レベルとなる。本発明の実施例に係るシフト冗長方式では、冗長選択線を使用する場合に上記冗長選択線に対応するヒューズを切断するため、このヒューズを切断した状態を判定基準にすることによって冗長ブロック検出が可能となる。
【０１５１】
例えば、図３６の冗長選択用ヒューズ回路の出力信号ｃｆｓｊｚは、対応するヒューズを切断すると“Ｈ”レベルの信号を出力する（図９参照）。この出力信号ｃｆｓｊｚは、Ｎチャネル型トランジスタ１０２を介して半導体チップ内に供給される。上記の出力信号を図３６の“ｃｆｓｊｚ”の端子に入力すると、選択されたブロックでシフト冗長処理を行っている場合、トランジスタ１０３を介して電源に接続されたライン上に転送される信号ｐｊｄｃｘが“Ｌ”レベルになり、インバータ１０４を通して出力されるインバート信号ｊｄｃｚが“Ｈ”レベルになる。例えば、このインバート信号ｊｄｃｚを外部に出力したり、出力データＤＱやアドレス信号Ａｄｄのピンにリーク電流が流れるようにしたりすること等によって、所望の動作が行われる。
【０１５２】
図３７〜図３９は、それぞれ、本発明の第３の実施例の全体的な回路構成を示すブロック図のその１〜その３を示すものである。
【０１５３】
前述の第１および第２の実施例では、シフト冗長処理を行うために、複数の選択線に対し一対一対応でヒューズを設ける必要がある。それゆえに、選択線の数が増加するにつれてヒューズの数も増大する。例えば、６４本の選択線が配置された半導体記憶装置においては、６４本の選択線、および冗長選択線にそれぞれ対応する合計６６個のヒューズを半導体チップ上にレイアウトしなければならない。
【０１５４】
図３７〜図３９の第３の実施例では、上記の点を考慮し、複数のヒューズの組み合わせにより生成される信号をデコードすることによって必要なヒューズの数を節減するようにしている。例えば、６４本の選択線にそれぞれ対応するヒューズデコード信号を生成する場合、６本（２6 ＝６４）のヒューズを組み合わせることによって６４通りのヒューズデコード信号が生成されるので、２本の冗長選択用ヒューズを含めても１４本のヒューズを用意すればよいことになる。この場合も、前に示した例と同様に、強制冗長用ヒューズを生成するための回路（すなわち、強制冗長用ヒューズ回路５００−２、５００−８）を設けている。これらの強制冗長用ヒューズ回路は、冗長選択線に欠陥があるか否かを、ヒューズを切らないで確認するための機能を有する。
【０１５５】
さらに詳しく説明すると、上記の第３の実施例では、それぞれヒューズを有する１０個のヒューズ回路５００−３〜５００−７、および５００−９〜５００−１３と、２個の冗長選択用ヒューズ回路５００−１、５００−１４と、２個の強制冗長用ヒューズ回路５００−２、５００−８とを設けている。さらに、一方の冗長選択用ヒューズ回路５００−１から出力される信号ｊｆｓ０ｘ、一方の強制冗長用ヒューズ回路５００−２から出力される信号ｆｓ００ｘ、およびヒューズ回路５００−３〜５００−７から出力される信号ｆｓ０１ｘ〜ｆｓ０５ｘをもとに、相補形式のヒューズ信号ｃｆａ００ｘ／ｃｆａ００ｚ、ｃｆａ０１ｘ／ｃｆａ０１ｚ、ｃｆｂ００ｘ／ｃｆｂ００ｚ、ｃｆｂ０１ｘ／ｃｆｂ０１ｚ、ｃｆｃ００ｘ／ｃｆｃ００ｚ、およびｃｆｃ０１ｘ／ｃｆｃ０１ｚを生成するヒューズ信号生成回路５１０−１〜５１０−６を設けている。
【０１５６】
さらに、上記の第３の実施例では、ヒューズ信号生成回路５１０−１〜５１０−６の出力側に、ヒューズプリデコーダ回路５２０−１〜５２０−１２を設けている。これらのヒューズプリデコーダ回路は、ヒューズ信号生成回路により生成された相補形式のヒューズ信号を適当に組み合わせることにより、１２種のヒューズプリデコード信号ｆａａ００ｘ〜ｆａａ０３ｘ、ｆａｂ００ｘ〜ｆａｂ０３ｘ、およびｆａｃ００ｘ〜ｆａｃ０３ｘを出力するものである。
【０１５７】
さらに、上記の第３の実施例では、他方の強制冗長用ヒューズ回路５００−８から出力される信号ｆｓ１５ｘ、ヒューズ回路５００−９〜５００−１３から出力される信号ｆｓ１０ｘ〜ｆｓ１４ｘ、および他方の冗長選択用ヒューズ回路５００−１４から出力される信号ｊｆｓ１ｘをもとに、相補形式のヒューズ信号ｃｆａ１０ｘ／ｃｆａ１０ｚ、ｃｆａ１１ｘ／ｃｆａ１１ｚ、ｃｆｂ１０ｘ／ｃｆｂ１０ｚ、ｃｆｂ１１ｘ／ｃｆｂ１１ｚ、ｃｆｃ１０ｘ／ｃｆｃ１０ｚ、およびｃｆｃ１１ｘ／ｃｆｃ１１ｚを生成するヒューズ信号生成回路５１０−７〜５１０−１２を設けている。
【０１５８】
さらに、上記の第３の実施例では、ヒューズ信号生成回路５１０−７〜５１０−１２の出力側に、ヒューズプリデコーダ回路５２０−１３〜５２０−２４を設けている。これらのヒューズプリデコーダ回路は、ヒューズ信号生成回路により生成された相補形式のヒューズ信号を適当に組み合わせることにより、別の１２種のヒューズプリデコード信号ｆａａ１０ｘ〜ｆａａ１３ｘ、ｆａｂ１０ｘ〜ｆａｂ１３ｘ、およびｆａｃ１０ｘ〜ｆａｃ１３ｘを出力するものである。
【０１５９】
さらに、上記の第３の実施例では、第１のグループのヒューズプリデコーダ回路５２０−１〜５２０−１２から出力される１２種のヒューズプリデコード信号と、第２のグループのヒューズプリデコーダ回路５２０−１３〜５２０−２４から出力される１２種のヒューズプリデコード信号とを組み合わせることにより、選択線の総数に対応する６４通りのヒューズデコード信号ｆａ００ｘ〜ｆａ６３ｘを生成するヒューズデコーダ回路５３０−１〜５３０−ｍ（ｍは２以上の任意の正の整数、ここでは、ｍ＝６４）を設けている。これらのヒューズデコーダ回路により生成されたヒューズデコード信号ｆａ００ｘ〜ｆａ６３ｘは、前述の第１および第２の実施例とほぼ同じ構成のシフト制御回路５４０−２〜５４０−ｍ＋１に入力され、必要に応じてシフト冗長が行われる。なお、冗長選択用ヒューズ回路５００−１、５００−１４の出力信号ｆａｊ０ｘ、ｆａｊ１ｘは、それぞれ、冗長選択用のシフト制御回路５４０−１、５４０−ｍ＋２にそのまま入力される。
【０１６０】
図４０は、本発明の第３の実施例における冗長選択用ヒューズ回路の構成を示す回路図、図４１は、本発明の第３の実施例における強制冗長用ヒューズ回路の構成を示す回路図、そして、図４２は、本発明の第３の実施例における通常選択用のヒューズ回路の構成を示す回路図である。
【０１６１】
図４０〜図４２に示す冗長選択用ヒューズ回路、強制冗長用ヒューズ回路、および通常選択用のヒューズ回路の構成は、前述の第１の実施例の構成（図８〜図１０）とほぼ同じである。
【０１６２】
図４０において、ｓｔｔｘは、例えば、電源投入時、電源が立ち上がるまでは“Ｈ”レベルであり、電源が立ち上がった後は“Ｌ”レベルになる制御信号である。ｆｔｐｚは、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図４０に示す冗長選択用ヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ４０１ｒおよびＮチャネル型トランジスタ４０３ｒと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ４０２ｒおよびＮチャネル型トランジスタ４０４ｒと、Ｎチャネル型トランジスタ４０５ｒと、２つのインバータ４０６ｒ、４０７ｒとを備えている。強制冗長処理を行わない場合、ヒューズ回路の出力信号ｊｆｓｘ（図３７および図３９の出力信号ｊｆｓ０ｘ、ｊｆｓ１ｘに対応する）は“Ｈ”レベルになる。強制冗長処理を行った場合（すなわち、ヒューズ４００ｒを切断したように見せかけた場合）、冗長選択用ヒューズ回路の出力信号ｊｆｓｘは“Ｌ”レベルになる。ただし、シフト制御回路に対しては、強制冗長処理を行わない場合に“Ｌ”レベルの出力信号ｆａｊｘ（図３７および図３９の出力信号ｆａｊ０ｘ、ｆａｊ１ｘに対応する）が供給される。
【０１６３】
図４１において、ｆｔｐｚは、前述したように、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図４１に示す強制冗長用ヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ４０１ｆおよびＮチャネル型トランジスタ４０３ｆと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ４０２ｆおよびＮチャネル型トランジスタ４０４ｆと、Ｎチャネル型トランジスタ４０５ｆと、２つのインバータ４０６ｆ、４０７ｆとを備えている。ここでは、ヒューズ４００ｆを強制冗長の対象とし、このヒューズ４００ｆを切断したように見せかけた場合、強制冗長用ヒューズ回路の出力信号ｆｓｘ（図３７および図３８の出力信号ｆｓ００ｘ、ｆｓ１５ｘに対応する）は“Ｌ”レベルになる。この状態で、冗長選択線に不良がないか否かを確認することが可能である。
【０１６４】
図４２に示すヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ４１ｂおよびＮチャネル型トランジスタ４２ｂと、Ｎチャネル型トランジスタ４３ｂと、２つのインバータ４４ｂ、４５ｂとを備えている。電源が立ち上がって制御信号ｓｔｔｘが“Ｌ”レベルになった場合、ヒューズ４０ｂが切断されていないときは、Ｎチャネル型トランジスタ４３ｂがオフ状態になってヒューズ回路の出力信号ｆｓｘ（ｆｓ＃ｘ）は“Ｈ”レベルになる。ヒューズ４０ｂを切断したときは、Ｎチャネル型トランジスタ４３ｂがオン状態になってヒューズ回路の出力信号ｆｓｘは“Ｌ”レベルになる。
【０１６５】
図４３は、本発明の第３の実施例におけるヒューズ信号生成回路の構成を示す回路図である。図４３に示すヒューズ信号生成回路は、インバータ５１２と、２つのＮＯＲゲート５１１、５１３により構成される。このヒューズ信号生成回路においては、通常選択用のヒューズ回路の出力信号ｆｓ＃ｘと、冗長選択用ヒューズ回路の出力信号ｊｆｓｘに基づき、相補形式のヒューズ信号ｃｆａ＃ｘ／ｃｆａ＃ｚが生成される。
【０１６６】
図４４は、本発明の第３の実施例におけるヒューズプリデコーダ回路の構成を示す回路図である。図４４に示すヒューズプリデコーダ回路は、ＮＡＮＤゲート５２１により構成される。このＮＡＮＤゲート５２１では、それぞれ異なるヒューズ信号生成回路により生成された２つのヒューズ信号（例えば、ヒューズ信号ｃｆａ００ｘ、ｃｆａ０１ｘ）を入力することにより、複数種のヒューズプリデコード信号（ｆａａ＃ｘ、ｆａｂ＃ｘまたはｆａｃ＃ｘ）を生成するようにしている。
【０１６７】
図４５は、本発明の第３の実施例におけるヒューズデコーダ回路の構成を示す回路図である。図４５に示すヒューズデコーダ回路は、３つのＮＯＲゲート５３１、５３２および５３３により構成される。このヒューズデコーダ回路では、異なるヒューズプリデコーダ回路により生成されたヒューズプリデコード信号を適当に組み合わせることにより、アドレスを指定するためのヒューズデコード信号（例えば、ｆａ＃ｘ）を生成するようにしている。
【０１６８】
上記の第３の実施例によれば、半導体記憶装置の複数の選択線に対してシフト冗長を行う場合に必要なヒューズの数を大幅に節減することができるようになり、半導体チップの面積の節減が図れる。
【０１６９】
図４６は、選択線に欠陥がない場合における図４２のヒューズ回路のシミュレーション動作を示す電圧波形図、図４７は、選択線に欠陥がない場合における図４４のヒューズプリデコーダ回路のシミュレーション動作を示す電圧波形図、図４８は、２シフト冗長（２ビットのシフト冗長動作）を実行した場合における図４２のヒューズ回路のシミュレーション動作を示す電圧波形図、そして、図４９は、２シフト冗長を実行した場合における図４４のヒューズプリデコーダ回路のシミュレーション動作を示す電圧波形図である。
【０１７０】
図４６に示すように、複数の選択線に欠陥が存在しない場合（デフォルトの状態になっている場合）、全ての通常選択用のヒューズ回路の出力信号ｆｓ００ｘ〜ｆｓ１５ｘが“Ｈ”レベルになると共に、両端に位置する冗長選択用ヒューズ回路の出力信号が“Ｈ”レベルになって、全ての出力信号が“Ｈ”レベルになる。
【０１７１】
図４６から明らかなように、複数の選択線に欠陥が存在しない場合、全ての選択線が選択される状態になる。この場合の出力信号ｆｓ００ｘ〜ｆｓ１５ｘは、２つの冗長選択用ヒューズ回路の出力信号ｊｆｓ０ｘ、ｊｆｓ１ｘと共に、“Ｈ”レベルになっている。また一方で、図４７から明らかなように、ヒューズプリデコーダ回路の出力信号ｆａ１８ｘ、ｆａ１９ｘ、…およびｆａ４３ｘは、全て“Ｈ”レベルになっている。また、複数の選択線に欠陥が存在しない場合、図４７から明らかなように、２つの冗長選択用ヒューズ回路からそれぞれ出力される冗長選択用の信号ｆａｊ０ｘ、ｆａｊ１ｘは、“Ｌ”レベルになっている。
【０１７２】
また一方で、２本以上の選択線に欠陥が発生した場合、図４８に示すように、これらの欠陥が発生したアドレスに対応するヒューズ回路の出力信号が、確実に“Ｌ”レベルになることがわかる。さらに、図４９に示すように、ヒューズプリデコーダ回路の出力信号ｆａ１８ｘ、ｆａ１９ｘ、…およびｆａ４３ｘの中で、上記欠陥が発生したアドレスに対応する出力信号が、確実に“Ｌ”レベルになることがわかる。
【０１７３】
ついで、本発明のシフト冗長方式を半導体チップに適用した場合に、前述の第１〜第３の実施例よりも冗長の自由度を大きくするための具体的な手法、およびこのような手法を用いて構成される第４〜第６の実施例について説明する。
【０１７４】
図５０は、本発明のシフト冗長方式の半導体装置が適用される半導体チップの概略的構成を示す図、図５１は、各々のセルアレイに対し独立にヒューズ回路、強制冗長用ヒューズ回路および冗長選択用ヒューズ回路を設ける場合の図５０のＡ部の構成を拡大して示す図、そして、図５２は、メモリセルブロック内の複数の行ブロックに対し一様にカラム選択線のシフト冗長を行う場合の図５０のＢ部の構成を拡大して示す図である。
【０１７５】
図５０に示す半導体チップ６は、４つのバンク（列方向の２列のバンク♯０、♯１、および、列方向の２列のバンク♯２、♯３）により構成される。それぞれのバンクは半分に分割され（以下、半バンクと称する）、チップ短辺側の両側８箇所に配置される。一つのバンク（例えば、バンク♯０）内の一対の半バンクには、複数のメモリセルを含むセルアレイＮｏ．０（参照番号６−０により示す）およびセルアレイＮｏ．１（参照番号６−１により示す）がそれぞれ設けられている。これらのセルアレイＮｏ．０およびセルアレイＮｏ．１の両端部には、複数のデコーダ信号線が配置された列デコ−ダＮｏ．０（参照番号７−０により示す）および列デコ−ダＮｏ．１（参照番号７−１により示す）がそれぞれ設けられている。さらに、一対の半バンクの中央部には、メインワードデコーダ７−２が設けられている。
【０１７６】
前述の第３の実施例等に係る半導体記憶装置においては、図５１（図５０のＡ部を拡大した図）に示すように、一対の半バンクの一方に配置されたロー選択線ｒ０〜ｒ６３に対応して、セルアレイＮｏ．０側の通常選択用のヒューズ回路（単に、ヒューズ回路と略記することもある）および強制冗長用ヒューズ回路８−０が設けられている。さらに、冗長選択線ｒｊ０、ｒｊ１に対応して、セルアレイＮｏ．０側の冗長選択用ヒューズ回路８ｊ−０が設けられている。また一方で、一対の半バンクの他方に配置されたロー選択線ｒ０〜ｒ６３に対応して、セルアレイＮｏ．１側の通常選択用のヒューズ回路（単に、ヒューズ回路と略記することもある）および強制冗長用ヒューズ回路８−１が設けられている。さらに、冗長選択線ｒｊ０、ｒｊ１に対応して、セルアレイＮｏ．１側の冗長選択用ヒューズ回路８ｊ−１が設けられている。換言すれば、図５１に示すようなシフト冗長方式の半導体記憶装置においては、半導体チップ内の一つ一つのセルアレイに対応して、独立に通常選択用のヒューズ回路、強制冗長用ヒューズ回路および冗長選択用ヒューズ回路を用意していた。
【０１７７】
したがって、図５１に示すような半導体記憶装置では、一つのセルアレイの選択線（ここでは、ロー選択線）の総数に対して２ビットまたは１ビットのシフト冗長を行うのみであった。より具体的にいえば、図５１のシフト冗長方式の半導体記憶装置では、一つのセルアレイの６４本の選択線に対してしか冗長の自由度を確保することができないので、冗長選択用ヒューズ回路内の冗長選択用ヒューズに対する自由度が制限される。
【０１７８】
また一方で、図５０に示す半導体チップ６の各々の半バンク内で、複数のメモリセルを含むメモリセルブロックが、複数の行ブロック（図５２では、４つの行ブロック）に分割されている場合を想定する。前述の第１〜第３の実施例等に係る半導体記憶装置においては、図５２（図５０のＢ部を拡大した図）に示すように、各々の半バンク内の４つの行ブロックにわたって配置されたカラム選択線（図５２では、選択線ｃｌ０〜ｃｌ６３により表す）のシフト冗長を行う場合に、列デコーダ（例えば、列デコーダＮｏ．１）の入力アドレスＣＡ♯のみを使用していた。この場合には、複数の行ブロックにわたって駆動されるカラム選択線のシフト冗長を行うか否かが、全ての行ブロックに対し一様に決まってしまうことになる。
【０１７９】
このため、図５２のケース１のように、カラム選択線による冗長を行わないケースでは、スイッチ部２（ここでは、簡単のために、第２の行ブロック６ｒ−１および第３の行ブロック６ｒ−２のスイッチ部２−１、２−２のみを示す）内のスイッチ素子が切替動作を行わず、全ての行ブロック６ｒ−０〜６ｒ−３について冗長が行われないことになる。また一方で、ケース２のように、カラム選択線による２ビットのシフト冗長を行うケースでは、全ての行ブロックについて同じカラム選択線に対するシフト冗長が行われることになる。このため、行ブロック単位での冗長を行うことができず、冗長の自由度が制限される。
【０１８０】
図５３は、隣接するセルアレイに対しヒューズ回路および強制冗長用ヒューズ回路を共有させる場合の図５０のＡ部の構成を拡大して示す図である。図５３に示すシフト冗長方式は、図５１に基づいて説明したような「一つのセルアレイに対してしか冗長の自由度を確保することができないために、冗長の自由度が制限される」という不都合な事態を解消するために考え出されたものである。
【０１８１】
図５３においては、隣接する２つのセルアレイ（セルアレイＮｏ．０およびセルアレイＮｏ．１）に対し共有のヒューズ回路および強制冗長用ヒューズ回路８ｃを設けることにより、通常選択用のヒューズ回路および強制冗長用ヒューズ回路を共有させるようにしている。また一方で、隣接する２つのセルアレイに対し、それぞれ独立に冗長選択線用ヒューズ回路（ここでは、セルアレイＮｏ．０側の冗長選択用ヒューズ回路８ｊ−０と、セルアレイＮｏ．１側の冗長選択用ヒューズ回路８ｊ−１）を設けるようにしている。このような構成によって、隣接する２つのセルアレイの選択線の総数１２８本に対し２ビットまたは１ビットのシフト冗長を行うことが可能になり、図５１のシフト冗長方式に比べて冗長選択線用ヒューズに対する自由度を大きくすることができる。なお、この場合、上記の隣接する２つのセルアレイのいずれか一方の選択線に対し２ビットまたは１ビットのシフト冗長を行うことも可能である。
【０１８２】
図５４は、メモリセルブロック内の各々の行ブロック単位でカラム選択線のシフト冗長を行う場合の図５０のＢ部の構成を拡大して示す図である。図５４に示すシフト冗長方式は、図５２に基づいて説明したような「行ブロック単位での冗長を行うことができず、冗長の自由度が制限される」という不都合な事態を解消するために考え出されたものである。
【０１８３】
図５４においては、カラム選択線のシフト冗長を行う場合に、列デコーダ（例えば、列デコーダＮｏ．１）の入力アドレスＣＡ♯と、行ブロックのアドレスＲＡ０，ＲＡ１の論理とを組み合わせることにより、複数の行ブロック６ｒ−０〜６ｒ−３にわたって駆動されるカラム選択線は、それぞれの行ブロックに対応する行ブロックのアドレスの論理を受けることにより行ブロック単位での冗長を行うことが可能になる。
【０１８４】
より具体的にいえば、図５４のケース１のように、第２の行ブロック６ｒ−１が選択されたときは、行ブロックのアドレスＲＡ０，ＲＡ１のアドレスの論理により行ブロック６ｒ−１のみでスイッチ部２−１内のスイッチ素子の切替動作を行わせることによって１ビットのシフト冗長を実行することが可能になる。また一方で、ケース２のように、第３の行ブロック６ｒ−２が選択されたときは、行ブロックのアドレスＲＡ０，ＲＡ１の論理により行ブロック６ｒ−２のみでスイッチ部２−２内のスイッチ素子の切替動作を行わせることによって２ビットのシフト冗長を実行することが可能になる。このような構成によって、複数の行ブロックの各々に対し独立に、２ビットのシフト冗長を行うか、または、１ビットのシフト冗長を行うか、または、シフト冗長を行わないようにすることが可能になり、図５２のシフト冗長方式に比べて冗長の自由度を大きくすることができる。
【０１８５】
図５５〜図６０は、それぞれ、本発明の第４の実施例の全体的な回路構成を示すブロック図のその１〜その６を示すものである。
【０１８６】
図５５〜図６０に示す第４の実施例は、前述の第３の実施例に示したような「複数のヒューズの組み合わせにより、欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成する構成」に、図５２の「隣接する２つのセルアレイに対し通常選択用のヒューズ回路および強制冗長用ヒューズ回路を共有させ、上記セルアレイの各々に対し独立に冗長選択線用ヒューズ回路を設ける構成」を適用することにより、冗長の自由度を比較的大きくするようにしたものである。
【０１８７】
上記の第４の実施例の特徴的な点は、隣接する２つのセルアレイＮｏ．０、Ｎｏ．１に対し、図５９〜図６２に示す通常選択用のヒューズ回路６０１−３〜６０１−７、および６０１−９〜６０１−１３と、強制冗長用ヒューズ回路６０１〜２、６０１〜８を共有させ、上記の２つのセルアレイに対し、それぞれ独立に冗長選択線用ヒューズ回路を設ける構成になっていることである。さらに、隣接する２つのセルアレイＮｏ．０、Ｎｏ．１に対し、ヒューズ信号生成回路を共有させる構成にもなっている。上記のヒューズ回路、強制冗長用ヒューズ回路およびヒューズ信号生成回路以外の主たる構成要素、例えば、ヒューズプリデコーダ回路、ヒューズデコーダ回路およびシフト制御回路は、前述の第３の実施例と同様に、各々のセルアレイに対し独立に設けている。
【０１８８】
さらに、上記の第４の実施例においても、前述の第３の実施例と同じように、複数のヒューズの組み合わせにより生成される信号をデコードすることによって必要なヒューズの数を節減するようにしている。例えば、６４本の選択線にそれぞれ対応するヒューズデコード信号を生成する場合、６本（２6 ＝６４）のヒューズを組み合わせることによって６４通りのヒューズデコード信号が生成されるので、２本の冗長選択用ヒューズを含めて１４本のヒューズを用意すればよい。この場合、強制冗長用ヒューズを生成するための回路（すなわち、強制冗長用ヒューズ回路６０１−２、６０１−８）は、冗長選択線に欠陥があるか否かを、ヒューズを実際に切らないで確認するための機能を有している。
【０１８９】
さらに詳しく説明すると、上記の第４の実施例では、隣接するセルアレイＮｏ．０およびセルアレイＮｏ．１に対し、通常選択用のヒューズをそれぞれ有する１０個のヒューズ回路６０１−３〜６０１−７、および６０１−９〜６０１−１３と、２個の強制冗長用ヒューズ回路６０１−２、６０１−８とを設けている。さらに、隣接するセルアレイの一方のセルアレイＮｏ．０に対し、２個の冗長選択用ヒューズ回路６０１−１、６０１−１４を設けると共に、他方のセルアレイＮｏ．１に対し、２個の冗長選択用ヒューズ回路６０２−１、６０２−１４を設けている。
【０１９０】
さらに、上記の第４の実施例では、セルアレイＮｏ．０側の一方の冗長選択用ヒューズ回路６０１−１から出力される信号ｊｒｆｓｒ０ｘのレベルを反転して増幅する冗長選択用ヒューズ信号増幅回路６１０−１と、同セルアレイ側の他方の冗長選択用ヒューズ回路６０１−１４から出力される信号ｊｒｆｓｒ１ｘのレベルを反転して増幅する冗長選択用ヒューズ信号増幅回路６１０−１４とを設けている。また一方で、セルアレイＮｏ．１側の一方の冗長選択用ヒューズ回路６０２−１から出力される信号ｊｒｆｓｌ０ｘのレベルを反転して増幅する冗長選択用ヒューズ信号増幅回路６１１−１と、同セルアレイ側の他方の冗長選択用ヒューズ回路６０２−１４から出力される信号ｊｒｆｓｌ１ｘのレベルを反転して増幅する冗長選択用ヒューズ信号増幅回路６１１−１４とを設けている。
【０１９１】
さらに、上記の第４の実施例では、セルアレイＮｏ．０側およびセルアレイＮｏ．１側に対し共有の一方の強制冗長用ヒューズ回路６０１−２から出力される信号ｒｆｓ００ｘ、およびヒューズ回路６０１−３〜６０１−７から出力される信号ｒｆｓ０１ｘ〜ｒｆｓ０５ｘをもとに、相補形式のヒューズ信号ｒｆａ００ｘ／ｒｆａ００ｚ、ｒｆａ０１ｘ／ｒｆａ０１ｚ、ｒｆｂ００ｘ／ｒｆｂ００ｚ、ｒｆｂ０１ｘ／ｒｆｂ０１ｚ、ｒｆｃ００ｘ／ｒｆｃ００ｚ、およびｒｆｃ０１ｘ／ｒｆｃ０１ｚを生成するヒューズ信号生成回路６１０−２〜６１０−７を設けている。
【０１９２】
さらに、上記の第４の実施例では、ヒューズ信号生成回路６１０−２〜６１０−７の出力側であってセルアレイＮｏ．０側に、ヒューズプリデコーダ回路６２０−１〜６２０−１２を設けている。これらのヒューズプリデコーダ回路は、ヒューズ信号生成回路により生成された相補形式のヒューズ信号を適当に組み合わせることにより、セルアレイＮｏ．０用の１２種のヒューズプリデコード信号ｒｆａａ０００ｘ〜ｒｆａａ００３ｘ、ｒｆａｂ０００ｘ〜ｒｆａｂ００３ｘ、およびｒｆａｃ０００ｘ〜ｒｆａｃ００３ｘを出力するものである。また一方で、ヒューズ信号生成回路６１０−２〜６１０−７の出力側であってセルアレイＮｏ．１側に、ヒューズプリデコーダ回路６２１−１〜６２１−１２を設けている。これらのヒューズプリデコーダ回路は、ヒューズ信号生成回路により生成された相補形式のヒューズ信号を適当に組み合わせることにより、セルアレイＮｏ．１用の１２種のヒューズプリデコード信号ｒｆａａ１００ｘ〜ｒｆａａ１０３ｘ、ｒｆａｂ１００ｘ〜ｒｆａｂ１０３ｘ、およびｒｆａｃ１００ｘ〜ｒｆａｃ１０３ｘを出力するものである。
【０１９３】
さらに、上記の第４の実施例では、セルアレイＮｏ．０側およびセルアレイＮｏ．１側に対し共有の他方の強制冗長用ヒューズ回路６０１−８から出力される信号ｒｆｓ１５ｘ、およびヒューズ回路６０１−９〜６０１−１３から出力される信号ｒｆｓ１４ｘ〜ｒｆｓ１０ｘをもとに、相補形式のヒューズ信号ｒｆｃ１１ｘ／ｒｆｃ１１ｚ、ｒｆｃ１０ｘ／ｒｆｃ１０ｚ、ｒｆｂ１１ｘ／ｒｆｂ１１ｚ、ｒｆｂ１０ｘ／ｒｆｂ１０ｚ、ｒｆａ１１ｘ／ｒｆａ１１ｚ、およびｒｆａ１０ｘ／ｒｆａ１０ｚを生成するヒューズ信号生成回路６１０−８〜６１０−１３を設けている。
【０１９４】
さらに、上記の第４の実施例では、ヒューズ信号生成回路６１０−８〜６１０−１３の出力側であってセルアレイＮｏ．０側に、ヒューズプリデコーダ回路６２０−１３〜６２０−２４を設けている。これらのヒューズプリデコーダ回路は、ヒューズ信号生成回路により生成された相補形式のヒューズ信号を適当に組み合わせることにより、セルアレイＮｏ．０用の別の１２種のヒューズプリデコード信号ｒｆａｃ０１０ｘ〜ｒｆａｃ０１３ｘ、ｒｆａｂ０１０ｘ〜ｆａｂ０１３ｘ、およびｒｆａａ０１０ｘ〜ｒｆａａ０１３ｘを出力するものである。また一方で、ヒューズ信号生成回路６１０−８〜６１０−１３の出力側であってセルアレイＮｏ．１側に、ヒューズプリデコーダ回路６２１−１３〜６２１−２４を設けている。これらのヒューズプリデコーダ回路は、ヒューズ信号生成回路により生成された相補形式のヒューズ信号を適当に組み合わせることにより、セルアレイＮｏ．１用の別の１２種のヒューズプリデコード信号ｒｆａａ１１０ｘ〜ｒｆａａ１１３ｘ、ｒｆａｂ１１０ｘ〜ｒｆａｂ１１３ｘ、およびｒｆａｃ１１０ｘ〜ｒｆａｃ１１３ｘを出力するものである。
【０１９５】
ここで、セルアレイＮｏ．０側の一方の冗長選択用ヒューズ回路６０１−１内のヒューズが切断されているか否かを示す冗長選択用ヒューズ信号ｒｆａｊｒ０ｘが、冗長選択用ヒューズ信号増幅回路６１０−１からヒューズプリデコーダ回路６２０−１〜６２０−４へ供給される。さらに、セルアレイＮｏ．０側の他方の冗長選択用ヒューズ回路６０１−１４内のヒューズが切断されているか否かを示す冗長選択用ヒューズ信号ｒｆａｊｒ１ｘが、冗長選択用ヒューズ信号増幅回路６１０−１４からヒューズプリデコーダ回路６２０−２１〜６２０−２４へ供給される。また一方で、セルアレイＮｏ．１側の一方の冗長選択用ヒューズ回路６０２−１内のヒューズが切断されているか否かを示す冗長選択用ヒューズ信号ｒｆａｊｌ０ｘが、冗長選択用ヒューズ信号増幅回路６１１−１からヒューズプリデコーダ回路６２１−１〜６２１−４へ供給される。さらに、セルアレイＮｏ．１側の他方の冗長選択用ヒューズ回路６０２−１４内のヒューズが切断されているか否かを示す冗長選択用ヒューズ信号ｒｆａｊｌ１ｘが、冗長選択用ヒューズ信号増幅回路６１１−１４からヒューズプリデコーダ回路６２１−２１〜６２１−２４へ供給される。
【０１９６】
さらに、上記の第４の実施例では、セルアレイＮｏ．０側において、第１のグループのヒューズプリデコーダ回路６２０−１〜６２０−１２から出力される１２種のヒューズプリデコード信号と、第２のグループのヒューズプリデコーダ回路６２０−１３〜６２０−２４から出力される１２種のヒューズプリデコード信号とを組み合わせることにより、選択線の総数に対応する６４通りのヒューズデコード信号ｒｆａ０００ｘ〜ｒｆａ０６３ｘを生成するヒューズデコーダ回路６３０−１〜６３０−ｍ（ｍは２以上の任意の正の整数、ここでは、ｍ＝６４）を設けている。これらのヒューズデコーダ回路により生成されたヒューズデコード信号ｆａ０００ｘ〜ｆａ０６３ｘは、前述の第１〜第３の実施例とほぼ同じ構成のシフト制御回路６４０−２〜６４０−ｍ＋１に入力され、必要に応じてシフト冗長が行われる。なお、セルアレイＮｏ．０側の冗長選択用ヒューズ回路６０１−１、６０１−１４の出力信号ｊｒｆｓｒ０ｘ、ｊｒｆｓｒ１ｘは、それぞれ、冗長選択用ヒューズ信号増幅回路によりレベルを反転された後に、冗長選択用のシフト制御回路６４０−１、６４０−ｍ＋２に入力される。
【０１９７】
また一方で、上記の第４の実施例では、セルアレイＮｏ．１側において、第１のグループのヒューズプリデコーダ回路６２１−１〜６２１−１２から出力される１２種のヒューズプリデコード信号と、第２のグループのヒューズプリデコーダ回路６２１−１３〜６２１−２４から出力される１２種のヒューズプリデコード信号とを組み合わせることにより、選択線の総数に対応する６４通りのヒューズデコード信号ｒｆａ１００ｘ〜ｒｆａ１６３ｘを生成するヒューズデコーダ回路６３１−１〜６３１−ｍ（ｍは２以上の任意の正の整数、ここでは、ｍ＝６４）を設けている。これらのヒューズデコーダ回路により生成されたヒューズデコード信号ｒｆａ０００ｘ〜ｒｆａ１６３ｘは、前述の第１〜第３の実施例とほぼ同じ構成のシフト制御回路６４１−２〜６４１−ｍ＋１に入力され、必要に応じてシフト冗長が行われる。なお、セルアレイＮｏ．１側の冗長選択用ヒューズ回路６０２−１、６０２−１４の出力信号ｊｒｆｓｒ０ｘ、ｊｒｆｓｒ１ｘは、それぞれ、冗長選択用ヒューズ信号増幅回路によりレベルを反転された後に、冗長選択用のシフト制御回路６４１−１、６４１−ｍ＋２に入力される。
【０１９８】
図５５〜図６０に示すような第４の実施例において、隣接する２つのセルアレイの両方にて２ビットのシフト冗長を行いたい場合は、全ての冗長選択用ヒューズ回路のヒューズを切断し、さらに、欠陥が発生した欠陥選択線に対応するように複数のヒューズ回路のヒューズを切断する。すなわち、各々のセルアレイにおいて、切断した冗長選択ヒューズ回路のヒューズと、切断した通常選択用の回路のヒューズとを組み合わせることによりシフト冗長を行うようにしている。
【０１９９】
さらに、片方のセルアレイのみにて２ビットのシフト冗長を行いたい場合は、上記セルアレイに対応する冗長選択用ヒューズ回路のヒューズを２本とも切断し、もう一方のセルアレイに対応する冗長選択用ヒューズ回路のヒューズを残しておく。さらにまた、片方のセルアレイで１シフトの冗長を行いたい場合は、上記セルアレイに対応するヒューズ回路のヒューズを１本だけ切断する。このようなシフト冗長方式により、２つのセルアレイ分の１２８本の選択線に対し２ビットまたは１ビットのシフト冗長を行うことが可能になるので、前述の第３の実施例のような６４本の選択線に対し２ビットまたは１ビットのシフト冗長を行う場合に比べ、冗長選択用のヒューズに対する冗長の自由度が大きくなる。
【０２００】
図６１は、本発明の第４の実施例における冗長選択用ヒューズ回路の構成を示す回路図、図６２は、本発明の第４の実施例における強制冗長用ヒューズ回路の構成を示す回路図、そして、図６３は、本発明の第４の実施例における通常選択用のヒューズ回路の構成を示す回路図である。図６１〜図６３に示すヒューズ回路においては、選択線の“Ｈ”レベル用の電源の電源電圧としてＶｉｉ（内部電圧）が使用され、選択線の“Ｌ”レベル用の電源の電源電圧としてＶｎｗｌが使用される。
【０２０１】
図６１〜図６３に示す冗長選択用ヒューズ回路、強制冗長用ヒューズ回路および通常選択用のヒューズ回路の構成は、前述の第３の実施例に対し出力信号の論理が反転しているのみで、この第３の実施例の構成と実質的に同じである。
【０２０２】
図６１において、ｓｔｔｘは、例えば、電源投入時、電源が立ち上がるまでは“Ｈ”レベルであり、電源が立ち上がった後は“Ｌ”レベルになる制御信号である。ｆｔｐｚは、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図６１に示す冗長選択用ヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ６０４ｒおよびＮチャネル型トランジスタ６０６ｒと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ６０５ｒおよびＮチャネル型トランジスタ６０７ｒと、Ｎチャネル型トランジスタ６０８ｒと、インバータ６０９ｒとを備えている。ヒューズ６０３ｒを切断していない場合、Ｎチャネル型トランジスタ６０８ｒがオフ状態になって冗長選択用ヒューズ回路の出力信号ｊｒｆｓｘ（図５８および図６０のセルアレイＮｏ．０側の出力信号ｊｒｆｓｒ０ｘ、ｊｒｆｓｒ１ｘ、および、セルアレイＮｏ．１側の出力信号ｊｒｆｓｌ０ｘおよびｊｒｆｓｌ１ｘに対応する）は“Ｌ”レベルになる。ヒューズ６０３ｒを切断した場合、Ｎチャネル型トランジスタ６０８ｒがオン状態になって冗長選択用ヒューズ回路の出力信号ｊｒｆｓｘは“Ｈ”レベルになる。ただし、この冗長選択用ヒューズ回路の出力信号ｊｒｆｓｘのレベルは、後述の図６４の冗長選択用ヒューズ信号増幅回路により反転された後にシフト制御回路に入力されるので、ヒューズ６０３ｒを切断していない場合に“Ｈ”レベルの出力信号がシフト制御回路に供給され、ヒューズ６０３ｒを切断した場合に“Ｌ”レベルの出力信号がシフト制御回路に供給されることになる。
【０２０３】
図６１において、電源が立ち上がって制御信号ｓｔｔｘが“Ｌ”レベルになった場合、強制冗長処理を行わないときは、Ｎチャネル型トランジスタ６０８ｒがオフ状態になって冗長選択用ヒューズ回路の出力信号ｊｒｆｓｘは“Ｌ”レベルになる。強制冗長処理を行ったときは、Ｎチャネル型トランジスタ６０８ｒがオン状態になって冗長選択用のヒューズ回路の出力信号ｊｒｆｓｘは“Ｈ”レベルになる。すなわち、強制冗長処理を行ったときは、冗長選択用ヒューズ回路のヒューズ６０３ｒを切断したときと同じ結果になる。
【０２０４】
さらに、図６２において、ｆｔｐｚは、前述したように、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図６１に示す強制冗長用ヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ６０４ｆおよびＮチャネル型トランジスタ６０６ｆと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ６０５ｆおよびＮチャネル型トランジスタ６０７ｆと、Ｎチャネル型トランジスタ６０８ｆと、インバータ６０９ｆとを備えている。ここでは、ヒューズ６０３ｆを強制冗長の対象とし、このヒューズ６０３ｆを切断したように見せかけた場合、強制冗長用ヒューズ回路の出力信号ｒｆｓｘ（図５８および図５９の出力信号ｒｆｓ００ｘ、ｒｆｓ１５ｘに対応する）は“Ｈ”レベルになる。この状態で、冗長選択線に不良がないか否かを確認することが可能である。
【０２０５】
図６３に示すヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ６０４およびＮチャネル型トランジスタ６０５と、Ｎチャネル型トランジスタ６０６と、インバータ６０７とを備えている。電源が立ち上がって制御信号ｓｔｔｘが“Ｌ”レベルになった場合、ヒューズ６０３が切断されていないときは、Ｎチャネル型トランジスタ６０６がオフ状態になってヒューズ回路の出力信号ｒｆｓｘ（ｒｆｓ＃ｘ）は“Ｌ”レベルになる。ヒューズ６０３を切断したときは、Ｎチャネル型トランジスタ６０６がオン状態になってヒューズ回路の出力信号ｒｆｓｘは“Ｈ”レベルになる。
【０２０６】
図６４は、本発明の第４の実施例における冗長選択用ヒューズ信号増幅回路の構成を示す回路図であり、図６５は、本発明の第４の実施例におけるヒューズ信号生成回路の構成を示す回路図である。
【０２０７】
図６４に示す冗長選択用ヒューズ信号増幅回路は、インバータ６１２により構成される。この冗長選択用ヒューズ信号増幅回路においては、シフト制御回路およびヒューズプリデコーダ回路に対し、正しい論理の冗長選択用ヒューズ信号ｒｆａｊｘ（図５５、図５７、図５８および図６０のセルアレイＮｏ．０側の冗長選択用ヒューズ信号ｒｆａｊｒ０ｘ、ｒｆａｊｒ１ｘ、および、セルアレイＮｏ．１側の冗長選択用ヒューズ信号ｒｆａｊｌ０ｘおよびｒｆａｊｌ１ｘに対応する）を供給するするために、冗長選択用ヒューズ回路の出力信号ｊｒｆｓｘのレベルをインバータ６１２により反転して増幅するようにしている。
【０２０８】
また一方で、図６５に示すヒューズ信号生成回路は、インバータ６１３により構成される。このヒューズ信号生成回路においては、通常選択用のヒューズ回路の出力信号ｒｆｓ＃ｘそのもの（ｒｆａ＃ｘ）と、この出力信号ｒｆｓ＃ｘをインバータ６１３により反転して得られる信号（ｒｆａ＃ｚ）が出力される。すなわち、上記のヒューズ信号生成回路では、相補形式のヒューズ信号ｒｆａ＃ｘ／ｒｆａ＃ｚが生成される。
【０２０９】
図６６は、本発明の第４の実施例における第１のヒューズプリデコーダ回路の構成を示す回路図であり、図６７は、本発明の第４の実施例における第２のヒューズプリデコーダ回路の構成を示す回路図である。
【０２１０】
図６６に示す第１のヒューズプリデコーダ回路は、ＮＯＲゲート６２２により構成される。このＮＯＲゲート６２２では、それぞれ異なるヒューズ信号生成回路により生成された２つのヒューズ信号ｒｆａ０ｙ、ｒｆａ１ｙ（例えば、ヒューズ信号生成回路６１０−２、６１０−３から出力されるヒューズ信号ｒｆａ００ｘ／ｒｆａ００ｚ、ｒｆａ０１ｘ／ｒｆａ０１ｚの任意の２つに対応する）が入力されると共に、冗長選択用ヒューズ回路内のヒューズが切断されているか否かを示す冗長選択用ヒューズ信号ｒｆａｊｘが入力される。さらに、ＮＯＲゲート６２２では、ヒューズ信号ｒｆａ０ｙ、ｒｆａ１ｙおよび冗長選択用ヒューズ信号ｒｆａｊｘの３つの入力信号の否定論理和を演算することにより、ヒューズプリデコード信号ｒｆａａ＃ｘが出力される。
【０２１１】
ここで、冗長選択用ヒューズ回路内のヒューズが切断されていない場合、前述したように、冗長選択用ヒューズ回路の出力信号ｊｒｆｓｘのレベルを反転して得られる冗長選択用ヒューズ信号ｒｆａｊｘ信号は、“Ｈ”レベルになる。したがって、ＮＯＲゲート６２２から出力されるヒューズプリデコード信号ｒｆａａ＃ｘは、２つのヒューズ信号ｒｆａ０ｙ、ｒｆａ１ｙのレベルに関係なく“Ｌ”レベルになる。この場合は、上記のヒューズプリデコード信号ｒｆａａ＃ｘにより、セルアレイ内の当該冗長選択用ヒューズ回路が配置される側ではシフト冗長を行わない旨が伝えられることになる。
【０２１２】
また一方で、冗長選択用ヒューズ回路内のヒューズを切断した場合、冗長選択用ヒューズ回路の出力信号ｊｒｆｓｘのレベルを反転して得られる冗長選択用ヒューズ信号ｒｆａｊｘ信号は、“Ｌ”レベルになる。したがって、この場合は、セルアレイ内の当該冗長選択用ヒューズ回路が配置される側でシフト冗長が行わわれることになり、２つのヒューズ信号ｒｆａ０ｙ、ｒｆａ１ｙの組み合わせに基づいて、“Ｈ”レベルまたは“Ｌ”レベルのヒューズプリデコード信号ｒｆａａ＃ｘが出力される。
【０２１３】
図６７に示すヒューズプリデコーダ回路は、ＮＯＲゲート６２３により構成される。このＮＯＲゲート６２３では、それぞれ異なるヒューズ信号生成回路により生成された２つのヒューズ信号ｒｆｂ０ｙ、ｒｆｂ１ｙ（例えば、ヒューズ信号生成回路６１０−４、６１０−５から出力されるヒューズ信号ｒｆｂ００ｘ／ｒｆｂ００ｚ、ｒｆｂ０１ｘ／ｒｆｂ０１ｚの任意の２つに対応する）またはｒｆｃ０ｙ、ｒｆｃ１ｙを入力することにより、複数種のヒューズプリデコード信号（ｒｆａｂ＃ｘまたはｒｆａｃ＃ｘ）を生成するようにしている。
【０２１４】
図６８は、本発明の第４の実施例におけるヒューズデコーダ回路の構成を示す回路図である。図６８に示すヒューズデコーダ回路は、３つのＮＡＮＤゲート６３２、６３３および６３４により構成される。このヒューズデコーダ回路では、上記の３つのＮＡＮＤゲートを用いて、異なるヒューズプリデコーダ回路により生成されたヒューズプリデコード信号（例えば、ｒｆａａ０＃ｘ、ｒｆａｂ０＃ｘ、ｒｆａｃ０＃ｘ、ｒｆａａ１＃ｘ、ｒｆａｂ１＃ｘ、およびｒｆａｃ０＃ｘ）を適当に組み合わせることにより、欠陥選択線に対応するヒューズのアドレスを指定するためのヒューズデコード信号（例えば、ｒｆａ＃ｘ）を生成するようにしている。
【０２１５】
図６９は、本発明の第４の実施例におけるシフト制御回路の構成を示す回路図である。図６９に示すような各々のシフト制御回路は、前述の第２の実施例の場合と同じように、ＮＯＲゲートとインバータにより構成されている。
【０２１６】
図６９において、ｒｆａ＃ｘは、ヒューズデコーダ回路から供給されるヒューズデコード信号ｒｆａ０００ｘ〜ｒｆａ０６３ｘの任意の一つを表している。上記のシフト制御回路は、前述の第２の実施例（図２０）の場合とほぼ同じ機能を有する。シフト制御回路の入力信号ｌｉｎは左隣の出力信号ｌｏｕｔと接続し、シフト制御回路の他の入力信号ｕｉｎは右隣の出力信号ｕｏｕｔと接続し、左端の入力信号ｌｉｎおよび右端の入力信号ｕｉｎには、“Ｌ”（電圧Ｖｎｗｌ）レベルが入力される。
【０２１７】
より詳しくいえば、図６９の通常選択用のシフト制御回路の入力信号ｌｉｎの側には、ＮＯＲゲート６４２が設けられており、出力信号ｌｏｕｔの側には、インバータ６４３が設けられている。また一方で、図６９のシフト制御回路の入力信号ｕｉｎの側には、ＮＯＲゲート６４４が設けられており、出力信号ｕｏｕｔの側には、インバータ６４５が設けられている。
【０２１８】
入力信号ｕｉｎの側に設けられたＮＯＲゲート６４４から出力される出力信号ｓｃｕは、選択線駆動回路（第４の実施例には図示していない：例えば、第２の実施例に係る図１９参照）の他方の入力信号として使用される。また一方で、入力信号ｌｉｎの側に設けられたＮＯＲゲート６４２から出力される出力信号ｓｃｌは、選択線駆動回路の一方の入力信号として使用される。これらの出力信号ｓｃｕ、ｓｃｌは、スイッチ部内の３方向性のスイッチ素子の動作を制御するために使用される。
【０２１９】
図７０〜図７２は、それぞれ、本発明の第５の実施例の全体的な回路構成を示すブロック図のその１〜その３を示すものである。
【０２２０】
図７０〜図７２に示す第５の実施例は、前述の第３の実施例に示したような「複数のヒューズの組み合わせにより、欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成する構成」に、図５４の「複数の行ブロックにわたって配置されたカラム選択線のシフト冗長を行う場合、シフト冗長の対象となるカラム選択線のアドレスと行ブロックのアドレスの論理とを組み合わせることにより、行ブロック単位での冗長を行うことが可能になる構成」を適用することにより、冗長の自由度を比較的大きくするようにしたものである。
【０２２１】
上記の第５の実施例の特徴的な点は、複数の行ブロックにわたって配置されたカラム選択線のシフト冗長を行う機能を備えた半導体記憶装置（図５２にて説明済み）において、上記複数の行ブロックの各々に対し冗長を行うか否かを決定するためのヒューズを有する冗長行ブロック選択回路７７０−１〜７７０−４および７７０−１４〜７７０−１７と、これらの冗長行ブロック選択回路からの出力に基づき上記複数の行ブロックのアドレスの論理を生成する行アドレス論理回路７８０−１、７８０−１４とを設ける構成になっていることである。上記の冗長行ブロック選択回路および行アドレス論理回路以外の主たる構成要素、例えば、ヒューズ回路、ヒューズプリデコーダ回路、ヒューズデコーダ回路およびシフト制御回路は、前述の第５の実施例に対し出力信号の論理が反転しているのみで、この第５の実施例の構成と実質的に同じである。
【０２２２】
さらに、上記の第５の実施例においても、前述の第４の実施例と同じように、複数のヒューズの組み合わせにより生成される信号をデコードすることによって必要なヒューズの数を節減するようにしている。例えば、６４本のカラム選択線にそれぞれ対応するヒューズデコード信号を生成する場合、６本のヒューズを組み合わせることによって６４通りのヒューズデコード信号が生成されるので、２本の冗長選択用ヒューズを含めて１４本のヒューズを用意すればよい。この場合、後述の強制冗長用ヒューズを生成するための回路（すなわち、強制冗長用ヒューズ回路７０１−２、７０１−８）は、冗長選択線に欠陥があるか否かを、ヒューズを実際に切らないで確認するための機能を有している。
【０２２３】
さらに詳しく説明すると、上記の第５の実施例では、通常選択用のヒューズをそれぞれ有する１０個のヒューズ回路７０１−３〜７０１−７、および７０１−９〜７０１−１３と、２個の冗長選択線用のヒューズ回路７０１−１、７０１−１４と、２個の強制冗長用ヒューズ回路７０１−２、７０１−８とを設けている。さらに、一方の冗長選択用ヒューズ回路７０１−１から出力される信号ｊｃｆｓｒ０ｘのレベルを反転して増幅する冗長選択用ヒューズ信号増幅回路７１０−１と、他方の冗長選択用ヒューズ回路７０１−１４から出力される信号ｊｃｆｓｒ１ｘのレベルを反転して増幅する冗長選択用ヒューズ信号増幅回路７１０−１４とを設けている。
【０２２４】
さらに、上記の第５の実施例では、一方の強制冗長用ヒューズ回路７０１−２から出力される信号ｃｆｓ００ｘ、およびヒューズ回路７０１−３〜７０１−７から出力される信号ｃｆｓ０１ｘ〜ｃｆｓ０５ｘをもとに、相補形式のヒューズ信号ｃｆａ００ｘ／ｃｆａ００ｚ、ｃｆａ０１ｘ／ｃｆａ０１ｚ、ｃｆｂ００ｘ／ｃｆｂ００ｚ、ｃｆｂ０１ｘ／ｃｆｂ０１ｚ、ｃｆｃ００ｘ／ｃｆｃ００ｚ、およびｃｆｃ０１ｘ／ｃｆｃ０１ｚを生成するヒューズ信号生成回路７１０−２〜７１０−７を設けている。
【０２２５】
さらに、上記の第５の実施例では、ヒューズ信号生成回路７１０−２〜７１０−７の出力側に、ヒューズプリデコーダ回路７２０−１〜７２０−１２を設けている。これらのヒューズプリデコーダ回路は、ヒューズ信号生成回路により生成された相補形式のヒューズ信号を適当に組み合わせることにより、１２種のヒューズプリデコード信号ｃｆａａ０００ｘ〜ｃｆａａ００３ｘ、ｃｆａｂ０００ｘ〜ｃｆａｂ００３ｘ、およびｃｆａｃ０００ｘ〜ｃｆａｃ００３ｘを出力するものである。
【０２２６】
さらに、上記の第５の実施例では、他方の強制冗長用ヒューズ回路７０１−８から出力される信号ｃｆｓ１５ｘ、およびヒューズ回路７０１−９〜７０１−１３から出力される信号ｃｆｓ１４ｘ〜ｃｆｓ１０ｘをもとに、相補形式のヒューズ信号ｃｆｃ１１ｘ／ｃｆｃ１１ｚ、ｃｆｃ１０ｘ／ｃｆｃ１０ｚ、ｃｆｂ１１ｘ／ｃｆｂ１１ｚ、ｃｆｂ１０ｘ／ｃｆｂ１０ｚ、ｃｆａ１１ｘ／ｃｆａ１１ｚ、およびｃｆａ１０ｘ／ｃｆａ１０ｚを生成するヒューズ信号生成回路７１０−８〜７１０−１３を設けている。
【０２２７】
さらに、上記の第５の実施例では、ヒューズ信号生成回路７１０−８〜７１０−１３の出力側に、ヒューズプリデコーダ回路７３０−１３〜７３０−２４を設けている。これらのヒューズプリデコーダ回路は、ヒューズ信号生成回路により生成された相補形式のヒューズ信号を適当に組み合わせることにより、別の１２種のヒューズプリデコード信号ｃｆａｃ０１０ｘ〜ｃｆａｃ０１３ｘ、ｃｆａｂ０１０ｘ〜ｆａｂ０１３ｘ、およびｃｆａａ０１０ｘ〜ｃｆａａ０１３ｘを出力するものである。
【０２２８】
ここで、一方の冗長選択用ヒューズ回路７０１−１内のヒューズが切断されているか否かを示す冗長選択用ヒューズ信号ｃｆａｊｒ０ｘが、冗長選択用ヒューズ信号増幅回路７１０−１からヒューズプリデコーダ回路７３０−１〜７３０−４へ供給される。さらに、他方の冗長選択用ヒューズ回路７０１−１４内のヒューズが切断されているか否かを示す冗長選択用ヒューズ信号ｃｆａｊｒ１ｘが、冗長選択用ヒューズ信号増幅回路７１０−１４からヒューズプリデコーダ回路７３０−２１〜７３０−２４へ供給される。
【０２２９】
さらに、上記の第５の実施例では、第１のグループのヒューズプリデコーダ回路７３０−１〜７３０−１２から出力される１２種のヒューズプリデコード信号と、第２のグループのヒューズプリデコーダ回路７３０−１３〜７３０−２４から出力される１２種のヒューズプリデコード信号とを組み合わせることにより、カラム選択線の総数に対応する６４通りのヒューズデコード信号ｃｆａ０００ｘ〜ｃｆａ０６３ｘを生成するヒューズデコーダ回路７５０−１〜７５０−ｍ（ｍは２以上の任意の正の整数、ここでは、ｍ＝６４）を設けている。これらのヒューズデコーダ回路により生成されたヒューズデコード信号ｃｆａ０００ｘ〜ｃｆａ０６３ｘは、前述の第１〜第４の実施例とほぼ同じ構成のシフト制御回路７６０−２〜７６０−ｍ＋１に入力され、必要に応じてシフト冗長が行われる。なお、２つの冗長選択用ヒューズ回路７０１−１、７０１−１４の出力信号ｊｃｆｓｒ０ｘ、ｊｃｆｓｒ１ｘは、それぞれ、冗長選択用ヒューズ信号増幅回路によりレベルを反転された後に、冗長選択用のシフト制御回路７６０−１、７６０−ｍ＋２に入力される。
【０２３０】
図７０〜図７２に示すような第５の実施例において、一つのメモリセルブロック内の複数の行ブロックにわたって配置されたカラム選択線に対しシフト冗長を行う場合に、シフト冗長の対象となるカラム選択線のアドレスに対し行ブロックのアドレスＲＡ１、ＲＡ２の論理を組み込むことによって、複数の行ブロックにわたって駆動されるカラム選択線が、それぞれの行ブロックに対応する行ブロックのアドレスの論理を受けることになり、行ブロック単位での冗長を行うことが可能になる。
【０２３１】
図７３は、本発明の第５の実施例における冗長選択用ヒューズ回路の構成を示す回路図、図７４は、本発明の第５の実施例における強制冗長用ヒューズ回路の構成を示す回路図、そして、図７５は、本発明の第５の実施例における通常選択用のヒューズ回路の構成を示す回路図である。図７３〜図７５に示すヒューズ回路においては、選択線の“Ｈ”レベル用の電源の電源電圧としてＶｉｉ（内部電圧）が使用され、選択線の“Ｌ”レベル用の電源の電源電圧として、アース電位のＶｓｓが使用される。
【０２３２】
図７３〜図７５に示す冗長選択用ヒューズ回路、強制冗長用ヒューズ回路および通常選択用のヒューズ回路の構成は、前述の第４の実施例に対し出力信号の論理が反転している点と、２つの冗長選択用ヒューズ回路の各々に冗長イネーブル信号ｓｆｔｅｚ（図８４にて後述するｓｆｔｅに対応する）が入力される点を除けば、前述の第４の実施例の構成と実質的に同じである。
【０２３３】
図７３において、ｓｔｔｘは、例えば、電源投入時、電源が立ち上がるまでは“Ｈ”レベルであり、電源が立ち上がった後は“Ｌ”レベルになる制御信号である。ｆｔｐｚは、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図７３に示す冗長選択用ヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ７０３ｒおよびＮチャネル型トランジスタ７０５ｒと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ７０４ｒおよびＮチャネル型トランジスタ７０６ｒと、Ｎチャネル型トランジスタ７０７ｒと、インバータ７０８ｒと、ＮＡＮＤゲート７０９ｒとを備えている。ヒューズ７０２ｒを切断していない場合、Ｎチャネル型トランジスタ７０７ｒがオフ状態になって冗長選択用ヒューズ回路の出力信号ｊｃｆｓｘ（図７０および図７２の出力信号ｊｃｆｓｒ０ｘ、ｊｃｆｓｒ１ｘに対応する）は“Ｈ”レベルになる。ヒューズ７０２ｒを切断した場合Ｎチャネル型トランジスタ７０７ｒがオン状態になり、冗長イネーブル信号ｓｆｔｅが“Ｈ”レベルになっているときに冗長選択用ヒューズ回路の出力信号ｊｃｆｓｘは“Ｌ”レベルになる。ただし、この冗長選択用ヒューズ回路の出力信号ｊｃｆｓｘのレベルは、後述の図７６の冗長選択用ヒューズ信号増幅回路により反転された後にシフト制御回路に入力されるので、ヒューズ７０２ｒを切断していない場合に“Ｌ”レベルの出力信号がシフト制御回路に供給され、ヒューズ７０２ｒを切断した場合（ただし、冗長イネーブル信号ｓｆｔｅが“Ｈ”レベル）に“Ｈ”レベルの出力信号がシフト制御回路に供給されることになる。
【０２３４】
さらに、図７３において、電源が立ち上がって制御信号ｓｔｔｘが“Ｌ”レベルになった場合、強制冗長処理を行わないときは、Ｎチャネル型トランジスタ７０７ｒがオフ状態になって冗長選択用ヒューズ回路の出力信号ｊｃｆｓｘは“Ｈ”レベルになる。強制冗長処理を行ったときは、Ｎチャネル型トランジスタ７０７ｒがオン状態になってインバータ７０８ｒからの出力信号が“Ｈ”レベルになる。ここで、冗長イネーブル信号ｓｆｔｅが“Ｈ”レベルになっている場合のみ、冗長選択用ヒューズ回路の出力信号ｊｃｆｓｘは“Ｌ”レベルになる。すなわち、冗長イネーブル信号ｓｆｔｅが“Ｈ”レベルになっているという条件下で強制冗長を行ったときは、冗長選択用ヒューズ回路のヒューズ７０２ｒを切断したときと同じ結果になる。
【０２３５】
図７４において、ｆｔｐｚは、前述したように、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図７４に示す強制冗長用ヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ７０３ｆおよびＮチャネル型トランジスタ７０５ｆと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ７０４ｆおよびＮチャネル型トランジスタ７０６ｆと、Ｎチャネル型トランジスタ７０７ｆと、２つのインバータ７０８ｆ、７０９ｆとを備えている。ここでは、ヒューズ７０２ｆを強制冗長の対象とし、このヒューズ７０２ｆを切断したように見せかけた場合、強制冗長用ヒューズ回路の出力信号ｃｆｓｘ（図７０および図７１の出力信号ｃｆｓ００ｘ、ｃｆｓ１５ｘに対応する）は“Ｌ”レベルになる。この状態で、冗長選択線に不良がないか否かを確認することが可能である。
【０２３６】
図７５に示すヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ７０３およびＮチャネル型トランジスタ７０４と、Ｎチャネル型トランジスタ７０５と、２つのインバータ７０６、７０７とを備えている。電源が立ち上がって制御信号ｓｔｔｘが“Ｌ”レベルになった場合、ヒューズ７０２が切断されていないときは、Ｎチャネル型トランジスタ７０５がオフ状態になってヒューズ回路の出力信号ｃｆｓｘ（ｃｆｓ＃ｘ）は“Ｈ”レベルになる。ヒューズ７０２を切断したときは、Ｎチャネル型トランジスタ７０５がオン状態になってヒューズ回路の出力信号ｃｆｓｘは“Ｌ”レベルになる。
【０２３７】
図７６は、本発明の第５の実施例における冗長選択用ヒューズ信号増幅回路の構成を示す回路図であり、図７７は、本発明の第５の実施例におけるヒューズ信号生成回路の構成を示す回路図である。
【０２３８】
図７６に示す冗長選択用ヒューズ信号増幅回路は、インバータ７１１により構成される。この冗長選択用ヒューズ信号増幅回路においては、シフト制御回路およびヒューズプリデコーダ回路に対し、正しい論理の冗長選択用ヒューズ信号ｃｆａｊｘ（図７０および図７２の冗長選択用ヒューズ信号ｃｆａｊｒ０ｘ、ｃｆａｊｒ１ｘに対応する）を供給するために、冗長選択用ヒューズ回路の出力信号ｊｃｆｓｘのレベルをインバータ７１１により反転して増幅するようにしている。
【０２３９】
また一方で、図７７に示すヒューズ信号生成回路は、インバータ７１２により構成される。このヒューズ信号生成回路においては、通常選択用のヒューズ回路の出力信号ｃｆｓ＃ｘそのもの（ｃｆａ＃ｘ）と、この出力信号ｃｆｓ＃ｘをインバータ７１２により反転して得られる信号（ｃｆａ＃ｚ）が出力される。すなわち、上記のヒューズ信号生成回路では、相補形式のヒューズ信号ｃｆａ＃ｘ／ｃｆａ＃ｚが生成される。
【０２４０】
図７８は、本発明の第５の実施例における第１のヒューズプリデコーダ回路の構成を示す回路図であり、図７９は、本発明の第５の実施例における第２のヒューズプリデコーダ回路の構成を示す回路図である。
【０２４１】
図７８に示す第１のヒューズプリデコーダ回路は、ＮＡＮＤゲート７３１により構成される。このＮＡＮＤゲート７３１では、それぞれ異なるヒューズ信号生成回路により生成された２つのヒューズ信号ｃｆａ０ｙ、ｃｆａ１ｙ（例えば、ヒューズ信号生成回路７１０−２、７１０−３から出力されるヒューズ信号ｃｆａ００ｘ／ｃｆａ００ｚ、ｃｆａ０１ｘ／ｃｆａ０１ｚの任意の２つに対応する）が入力されると共に、冗長選択用ヒューズ回路内のヒューズが切断されているか否かを示す冗長選択用ヒューズ信号ｃｆａｊｘが入力される。さらに、ＮＡＮＤゲート７３１では、ヒューズ信号ｃｆａ０ｙ、ｃｆａ１ｙおよび冗長選択用ヒューズ信号ｃｆａｊｘの３つの入力信号の否定論理積を演算することにより、ヒューズプリデコード信号ｃｆａａ＃ｘが出力される。
【０２４２】
ここで、冗長選択用ヒューズ回路内のヒューズが切断されていない場合、前述したように、冗長選択用ヒューズ回路の出力信号ｊｃｆｓｘのレベルを反転して得られる冗長選択用ヒューズ信号ｃｆａｊｘ信号は、“Ｌ”レベルになる。したがって、ＮＡＮＤゲート６２２から出力されるヒューズプリデコード信号ｃｆａａ＃ｘは、２つのヒューズ信号ｃｆａ０ｙ、ｃｆａ１ｙのレベルに関係なく“Ｈ”レベルになる。この場合は、上記のヒューズプリデコード信号ｃｆａａ＃ｘにより、メモリセルブロック内の当該冗長選択用ヒューズ回路が配置される側ではシフト冗長を行わない旨が伝えられることになる。
【０２４３】
また一方で、冗長選択用ヒューズ回路内のヒューズを切断した場合、冗長選択用ヒューズ回路の出力信号ｊｃｆｓｘのレベルを反転して得られる冗長選択用ヒューズ信号ｃｆａｊｘ信号は、“Ｈ”レベルになる。したがって、この場合は、セルアレイ内の当該冗長選択用ヒューズ回路が配置される側でシフト冗長が行わわれることになり、２つのヒューズ信号ｃｆａ０ｙ、ｃｆａ１ｙの組み合わせに基づいて、“Ｈ”レベルまたは“Ｌ”レベルのヒューズプリデコード信号ｃｆａａ＃ｘが出力される。
【０２４４】
図７９に示すヒューズプリデコーダ回路は、ＮＡＮＤゲート７３２により構成される。このＮＡＮＤゲート７３２では、それぞれ異なるヒューズ信号生成回路により生成された２つのヒューズ信号ｃｆｂ０ｙ、ｃｆｂ１ｙ（例えば、ヒューズ信号生成回路７１０−４、７１０−５から出力されるヒューズ信号ｃｆｂ００ｘ／ｃｆｂ００ｚ、ｃｆｂ０１ｘ／ｃｆｂ０１ｚの任意の２つに対応する）またはｃｆｃ０ｙ、ｃｆｃ１ｙを入力することにより、複数種のヒューズプリデコード信号（ｃｆａｂ＃ｘまたはｃｆａｃ＃ｘ）を生成するようにしている。
【０２４５】
図８０は、本発明の第５の実施例におけるヒューズデコーダ回路の構成を示す回路図である。図８０に示すヒューズデコーダ回路は、３つのＮＯＲゲート７５１、７５２および７５３により構成される。このヒューズデコーダ回路では、上記の３つのＮＯＲゲートを用いて、異なるヒューズプリデコーダ回路により生成されたヒューズプリデコード信号（例えば、ｃｆａａ０＃ｘ、ｃｆａｂ０＃ｘ、ｃｆａｃ０＃ｘ、ｃｆａａ１＃ｘ、ｃｆａｂ１＃ｘ、およびｃｆａｃ１＃ｘ）を適当に組み合わせることにより、欠陥選択線に対応するヒューズのアドレスを指定するためのヒューズデコード信号（例えば、ｃｆａ＃ｘ）を生成するようにしている。
【０２４６】
図８１は、本発明の第５の実施例におけるシフト制御回路の構成を示す回路図である。図８１に示すような各々のシフト制御回路は、前述の第４の実施例の場合と異なり、ＮＡＮＤゲートとインバータにより構成されている。
【０２４７】
図８１において、ｃｆａ＃ｘは、ヒューズデコーダ回路から供給されるヒューズデコード信号ｃｆａ０００ｘ〜ｃｆａ０６３ｘの任意の一つを表している。上記のシフト制御回路は、前述の第１の実施例（図６）の場合とほぼ同じ機能を有する。シフト制御回路の入力信号ｌｉｎは左隣の出力信号ｌｏｕｔと接続し、シフト制御回路の他の入力信号ｕｉｎは右隣の出力信号ｕｏｕｔと接続し、左端の入力信号ｌｉｎおよび右端の入力信号ｕｉｎには、“Ｈ”（電圧Ｖｉｉ）レベルが入力される。
【０２４８】
より詳しくいえば、図８１の通常選択用のシフト制御回路の入力信号ｌｉｎの側には、ＮＡＮＤゲート７６１が設けられており、出力信号ｌｏｕｔの側には、インバータ７６２が設けられている。また一方で、図８１のシフト制御回路の入力信号ｕｉｎの側には、ＮＡＮＤゲート７６３が設けられており、出力信号ｕｏｕｔの側には、インバータ７６４が設けられている。
【０２４９】
インバータ７６４から出力される出力信号ｕｏｕｔは、選択線駆動回路（第５の実施例には図示していない：例えば、第１の実施例に係る図５参照）の他方の入力信号（図５の信号ｓｃｕ）として使用される。また一方で、インバータ７６２から出力される出力信号ｌｏｕｔは、選択線駆動回路の一方の入力信号（図５の信号ｓｃｌ）として使用される。これらの出力信号ｕｏｕｔ、ｌｏｕｔは、スイッチ部内の３方向性のスイッチ素子の動作を制御するために使用される。
【０２５０】
ついで、本発明の第５の実施例において特徴的な構成要素である８つの冗長行ブロック選択回路７７０−１〜７７０−４（図７０）および７７０−１４〜７７０−１７（図７２）と、２つの行アドレス論理回路７８０−１（図７０）、７８０−１４（図７２）の具体的な構成例とその動作について説明する。
【０２５１】
図８２は、本発明の第５の実施例にて各々のメモリセルブロック内に存在する４つの行ブロックの状態の一例を示す図、図８３は、本発明の第５の実施例における冗長行ブロック選択回路の構成を示す回路図、図８４は、本発明の第５の実施例における行アドレス論理回路の構成を示す回路図、そして、図８５は、図８４の行アドレス論理回路の動作を説明するためのタイミングチャートである。
【０２５２】
ここでは、図８２に示すような、各々のメモリセルブロック内に存在する４つの行ブロック６ｒ−０〜６ｒ−３について説明する。行ブロックのアドレスＲＡ０、ＲＡ１の論理がそれぞれ“０”（例えば、“Ｌ”レベル）、“０”のときに第１の行ブロック６ｒ−０が選択され、行ブロックのアドレスＲＡ０、ＲＡ１の論理がそれぞれ“１”（例えば、“Ｈ”レベル）、“０”のときに第２の行ブロック６ｒ−１が選択される。さらに、行ブロックのアドレスＲＡ０、ＲＡ１の論理がそれぞれ“０”、“１”のときに第３の行ブロック６ｒ−２が選択され、行ブロックのアドレスＲＡ０、ＲＡ１の論理がそれぞれ“１”、“１”のときに第４の行ブロック６ｒ−３が選択される。
【０２５３】
図８３に示す各々の冗長行ブロック選択回路（７７０−１〜７７０−４および７７０−１４〜７７０−１７のいずれか一つ）は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ７７２およびＮチャネル型トランジスタ７７３と、Ｎチャネル型トランジスタ７７４と、２つのインバータ７７５、７７６とを備えている。電源が立ち上がって制御信号ｓｔｔｘが“Ｌ”レベルになった場合、ヒューズ７７１が切断されていないときは、Ｎチャネル型トランジスタ７７４がオフ状態になって出力信号ｆ０〜ｆ３は“Ｈ”レベルになる。ヒューズ７７１を切断したときは、Ｎチャネル型トランジスタ７７４がオン状態になって出力信号ｆ０〜ｆ３は“Ｌ”レベルになる。
【０２５４】
図８４に示す行アドレス論理回路７８０−１または７８０−１４は、４つの行ブロックのアドレスＲＡ０、ＲＡ１の２種類の論理と、これらのアドレスＲＡ０、ＲＡ１の論理をインバータ７８１、７８２によりそれぞれ反転した２種類の論理から、２種類の論理を選択して得られる４通りの組み合わせをそれぞれ入力信号とする４つのＮＯＲゲート７８３、７８５、７８７および７８９を備えている。この場合、行ブロックのアドレスＲＡ０、ＲＡ１の論理に基づいて選択される行ブロックに対応して、４つのＮＯＲゲート７８３、７８５、７８７および７８９のいずれか一つの出力信号が“Ｈ”レベルになる。例えば、行ブロックのアドレスＲＡ０、ＲＡ１の論理がそれぞれ“０”、“０”のときには、第１番目のＮＯＲゲート７８３の出力信号のみが“Ｈ”レベルになると共に、その他のＮＯＲゲートの出力信号は全て“Ｌ”レベルになり、第１の行ブロック６Ｒ−０が選択される。同様にして、行ブロックのアドレスＲＡ０、ＲＡ１の論理に応じて第２番目〜第４番目のＮＯＲゲートの出力信号が“Ｈ”レベルになり、第２〜第４の行ブロック６ｒ−１〜６ｒ−３が選択される。
【０２５５】
さらに、これらのＮＯＲゲート７８３、７８５、７８７および７８９の出力側に、４つのＮＡＮＤゲート７８４、７８６、７８８および７９０がそれぞれ設けられている。これらのＮＡＮＤゲート７８４、７８６、７８８および７９０の各々には、ＮＯＲゲート７８３、７８５、７８７および７８９からそれぞれ出力される出力信号の一つと、上記の冗長行ブロック選択回路からの出力信号ｆ０〜ｆ３の一つが入力される。さらに、上記のＮＡＮＤゲート７８４、７８６、７８８および７９０の出力側に、ＮＡＮＤゲート７９１が設けられている。選択された行ブロックに対しシフト冗長を行う場合、この行ブロックに対応する冗長行ブロック選択回路内のヒューズを切断しないようにするので、当該冗長行ブロック選択回路の出力信号（ｆ０〜ｆ３のいずれか一つ）が“Ｈ”レベルになる。このため、当該冗長行ブロック選択回路からの“Ｈ”レベルの出力信号と、選択された行ブロックに対応するＮＡＮＤゲートの“Ｈ”レベルの出力信号とを入力信号に持つＮＯＲゲートの出力信号が、“Ｌ”レベルになる。この“Ｌ”レベルの出力信号は、ＮＡＮＤゲート７９１を通して、“Ｈ”レベルの出力信号として出力される。
【０２５６】
さらに、上記ＮＡＮＤゲート７９１の出力側に、選択された行ブロックに対しシフト冗長を行うべきか否かに関するデータを保持するためのデータラッチ部を含む冗長行ブロックデータ保持回路７９２が設けられている。この冗長行ブロックデータ保持回路７９２は、ＮＡＮＤゲート７９１の出力信号のレベルを反転するインバータ７９４と、サンプリングパルスやＮＡＮＤゲート７９１の出力信号やインバータ７９４の出力信号を入力信号に持つ２つのＮＡＮＤゲート７９３、７９５と、２つのＮＡＮＤゲート７９６、７９７からなるデータラッチ部とを備えている。このデータラッチ部から、選択された行ブロックに対しシフト冗長を行うことを可能にする冗長イネーブル信号ｓｆｔｅが出力される。
【０２５７】
まず、図８２に示すように、第１の行ブロック６ｒ−０に対してのみシフト冗長を行わず、その他の行ブロック対してシフト冗長を行う場合には、出力信号ｆ０を出力する冗長行ブロック選択回路内のヒューズを切断して出力信号ｆ０を“Ｌ”レベルにする。その他の冗長行ブロック選択回路のヒューズは切断しない（出力信号ｆ１〜ｆ３は“Ｈ”レベルになる）。
【０２５８】
つぎに、第１の行ブロック６ｒ−０が選択されると（ＲＡ０＝“０”、ＲＡ１＝“０”）、第１番目のＮＯＲゲート７８３の出力信号は“Ｈ”レベルになり、第１番目のＮＡＮＤゲート７８４の出力信号は“Ｈ”レベルになる（ノードｎ００が“Ｈ”レベル）。その他のＮＯＲゲートの出力信号は全て“Ｌ”レベルになるので、第２番目〜第４番目ＮＡＮＤゲートの出力信号は全て“Ｈ”レベルになる（ノードｎ０１〜ｎ０３が“Ｈ”レベル）。この結果、ＮＡＮＤゲート７９１の入力信号が全て“Ｈ”であるので、ＮＡＮＤゲート７９１は“Ｌ”レベルの出力信号を出力する（ノードｎ０４が“Ｌ”レベル）。ノードｎ０４の“Ｌ”レベルの信号は、冗長行ブロックデータ保持回路を通過し、同じ“Ｌ”レベルの冗長イネーブル信号ｓｆｔｅとして出力される。冗長イネーブル信号ｓｆｔｅが“Ｌ”レベルのときは、冗長選択用ヒューズ回路のヒューズの状態によらず、冗長選択用ヒューズ回路の出力信号は“Ｈ”レベルになり、選択された第１の行ブロック６ｒ−０ではシフト冗長を行わない。
【０２５９】
さらに、第３の行ブロック６ｒ−２が選択されると（ＲＡ０＝“０”、ＲＡ１＝“１”）、第３番目のＮＯＲゲート７８７の出力信号が“Ｈ”レベルになるので、第３番目のＮＡＮＤゲート７８８の出力信号は“Ｌ”レベルになる。また一方で、その他のＮＯＲゲートの出力信号は全て“Ｌ”レベルになるので、第１番目のＮＡＮＤゲート７８４、第２番目のＮＡＮＤゲート７８６、および第４番目のＮＡＮＤゲート７９０の出力信号は全て“Ｈ”レベルになる。すなわち、ノードｎ０２が“Ｌ”レベルでノードｎ００、ｎ０１およびｎ０３が“Ｈ”レベルなので、ＮＡＮＤゲート７９１は“Ｈ”レベルの出力信号を出力し（ｎ０４が“Ｈ”レベル）、冗長イネーブル信号ｓｆｔｅは“Ｈ”レベルになる。冗長イネーブル信号ｓｆｔｅが“Ｈ”レベルのときは、冗長選択用ヒューズ回路のヒューズの状態に応じて冗長選択線用ヒューズ回路の出力信号のレベルが決まるので、冗長選択用ヒューズ回路のヒューズを切断することにより、選択された第３の行ブロック６ｒ−２に対するシフト冗長を行うことができる。
【０２６０】
同様にして、第２の行ブロックおよび第３の行ブロックに対しシフト冗長を行わず、第１の行ブロックおよび第４の行ブロックに対しシフト冗長を行うこともできる。この場合は、出力信号ｆ１、ｆ２を出力する冗長行ブロック選択回路のヒューズをそれぞれ切断して出力信号ｆ１、ｆ２を“Ｌ”レベルにし、出力信号ｆ０、ｆ３を出力する冗長行ブロック選択回路のヒューズはそれぞれ切断せずに出力信号ｆ０とｆ３を“Ｈ”レベルにする。
【０２６１】
ここで、第２の行ブロックまたは第３の行ブロックが選択されたときは、第１番目〜第４番目のＮＡＮＤゲート７８４、７８６、７８８および７９０の出力信号が全て“Ｈ”レベルになるので（ｎ００〜ｎ０３が“Ｈ”レベル）、ＮＡＮＤゲート７９１は“Ｌ”レベルの出力信号を出力し（ｎ０４が“Ｌ”レベル）、冗長イネーブル信号ｓｆｔｅも“Ｌ”レベルになり、選択された行ブロックではシフト冗長を行わない。
【０２６２】
さらに、第１の行ブロックまたは第４の行ブロックが選択されたときは、第１番目のＮＡＮＤ７８４または第４番目のＮＡＮＤゲート７９０のいずれか一方が“Ｌ”レベルの出力信号を出力するので、ＮＡＮＤゲート７９１は“Ｈ”レベルの出力信号を出力する（ｎ０４が“Ｈ”レベル）。それゆえに、冗長イネーブル信号ｓｆｔｅも“Ｈ”レベルになり、選択された行ブロックにてシフト冗長を行うことができる。
【０２６３】
上記の冗長行ブロック選択回路７７０−１〜７７０−４および７７０−１４〜７７０−１７と、行アドレス論理回路７８０−１、７８０−１４の機能を簡単にまとめると、次のようになる。
【０２６４】
シフト冗長を行わない行ブロックに対応する冗長行ブロック選択回路内のヒューズを予め切断しておくと、このシフト冗長を行わない行ブロックが選択されたときには冗長イネーブル信号ｓｆｔｅも“Ｌ”レベルになり、選択された行ブロックではシフト冗長を行わない。それとは逆に、シフト冗長を行う行ブロックに対応する冗長行ブロック選択回路のヒューズを切断せずに残しておくと、このシフト冗長を行う行ブロックが選択されたときには冗長イネーブル信号ｓｆｔｅが“Ｈ”レベルになり、選択された行ブロックにてシフト冗長を行う。
【０２６５】
さらに、図８５のタイミングチャートに基づき、行アドレス論理回路７８０−１内の冗長行ブロックデータ保持回路７９２の動作について説明する。
【０２６６】
図８４に示すノードｎ０１〜ｎ０３を“Ｈ”レベルのままにし（図８５の（ｂ））、ノードｎ００を“Ｌ”レベルのままにした状態で（図８５の（ａ））、ノードｎ０４を“Ｈ”レベルにしておきたい場合（図８５の（ｃ））、すなわち、シフト冗長を行いたい場合、ノードｎ００が一時的に“Ｈ”レベルになってしまうと、ノードｎ０４もその影響を受けて一時的に“Ｌ”レベルになってしまう。
【０２６７】
冗長行ブロックデータ保持回路７９２は、このような事態になるのを防止するために設けられたものである。ここでは、図８５の（ｄ）のようなタイミングでパルスを出す信号（サンプリングパルス）の立ち上りにより、ノードｎ００が一時的に“Ｈ”レベルになる前の状態をラッチし、このようにしてラッチした状態を冗長イネーブル信号ｓｆｔｅとして出力するようにしている（図８５の（ｅ）。このときの冗長イネーブル信号ｓｆｔｅのレベルは、前述したように、ノードｎ０４のレベルと同じものになり、ノードｎ０４が“Ｈ”レベルであれば、冗長イネーブル信号ｓｆｔｅも“Ｈ”レベルになり、ノードｎ０４が“Ｌ”レベルであれば、冗長イネーブル信号ｓｆｔｅも“Ｌ”レベルになる。それゆえに、特定の行ブロックを選択するような行ブロックのアドレスの信号が入ったときにはシフト冗長を行い、それ以外の行ブロックのアドレスの信号が入ったときにはシフト冗長を行わないといったような選択が可能になり、冗長の自由度が比較的大きくなる。
【０２６８】
図８６および図８７は、それぞれ、本発明の第６の実施例の全体的な回路構成を示すブロック図のその１とその２を示すものである。
【０２６９】
図８６および図８７に示す第６の実施例は、前述の第１の実施例に示したような「複数の選択線（ここでは、カラム選択線）および冗長選択線に１対１に対応してヒューズ回路および冗長選択用ヒューズ回路を設ける構成」に、図５４の「複数の行ブロックにわたって配置されたカラム選択線のシフト冗長を行う場合、シフト冗長の対象となるカラム選択線のアドレスと行ブロックのアドレスの論理とを組み合わせることにより、行ブロック単位での冗長を行うことが可能になる構成」を適用することにより、冗長の自由度を比較的大きくするようにしたものである。
【０２７０】
上記の第６の実施例の特徴的な点は、前述の第５の実施例の場合と同じように、複数の行ブロックにわたって配置されたカラム選択線のシフト冗長を行う機能を備えた半導体記憶装置において、上記複数の行ブロックの各々に対し冗長を行うか否かを決定するためのヒューズを有する冗長行ブロック選択回路８５０−１〜８５０−４（図８６）および８５０−６４〜８５０−６７（図８７）と、これらの冗長行ブロック選択回路からの出力に基づき上記複数の行ブロックのアドレスの論理を生成する行アドレス論理回路８６０−１（図８６）、８６０−６４（図８７）とを設ける構成になっていることである。上記の冗長行ブロック選択回路および行アドレス論理回路以外の主たる構成要素、例えば、冗長選択用ヒューズ回路、ヒューズ回路およびシフト制御回路は、前述の第１の実施例の構成と実質的に同じである。
【０２７１】
さらに詳しく説明すると、上記の第６の実施例では、カラム選択線に１対１に対応して、通常選択用のヒューズをそれぞれ有する６２個のヒューズ回路８１０−０、８１０−２〜８１０−６１、および８１０−６３と、２個の強制冗長用ヒューズ回路８１０−１、８１０−６２とを設けている。さらに、２本の冗長選択線にそれぞれ対応して、２個の冗長選択用ヒューズ回路８１０−ｒ０、８１０−ｒ１を設けている。
【０２７２】
さらに、強制冗長用ヒューズ回路を含む複数（計６４個）のヒューズ回路は、１対１対応で、前述の第１の実施例とほぼ同じ構成の複数のシフト制御回路（計６４個）８３０−０〜８３０−６３にそれぞれ接続されている。通常選択用のヒューズ回路により生成される出力信号ｃｆｓ０００、ｃｆｓ００２〜ｃｆｓ０６１、およびｃｆｓ０６３と、強制冗長用ヒューズ回路により生成される出力信号ｃｆｓ００１、ｃｆｓ０６２は、複数のシフト制御回路８３０−０〜８３０−６３にそれぞれ入力される。２個の冗長選択用ヒューズ回路８１０−ｒ０、８１０−ｒ１の出力信号ｃｆｓｒｊ０、ｃｆｓｒｊ１もまた、冗長選択用のシフト制御回路８３０−ｒ０、８３０−ｒ１にそれぞれ入力される。
【０２７３】
図８６および図８７に示すような第６の実施例においても、前述の第５の実施例の場合と同じように、一つのメモリセルブロック内の複数の行ブロックにわたって配置されたカラム選択線に対しシフト冗長を行う場合に、シフト冗長の対象となるカラム選択線のアドレスに対し行ブロックのアドレスＲＡ０、ＲＡ１の論理を組み込むことによって、複数の行ブロックにわたって駆動されるカラム選択線が、それぞれの行ブロックに対応する行ブロックのアドレスの論理を受けることになり、行ブロック単位での冗長を行うことが可能になる。
【０２７４】
図８８は、本発明の第６の実施例における冗長選択用ヒューズ回路の構成を示す回路図、図８９は、本発明の第６の実施例における強制冗長用ヒューズ回路の構成を示す回路図、そして、図９０は、本発明の第６の実施例における通常選択用のヒューズ回路の構成を示す回路図である。図８８〜図９０に示すヒューズ回路においては、選択線の“Ｈ”レベル用の電源の電源電圧としてＶｉｉ（内部電圧）が使用され、選択線の“Ｌ”レベル用の電源の電源電圧として、アース電位のＶｓｓが使用される。
【０２７５】
図８８〜図９０に示す冗長選択用ヒューズ回路、強制冗長用ヒューズ回路および通常選択用のヒューズ回路の構成は、前述の第５の実施例に対し出力信号の論理が一部反転している点と、２つの冗長選択用ヒューズ回路の各々に冗長イネーブル信号ｓｆｔｅｚ（図９３にて後述するｓｆｔｅに対応する）が入力される点を除けば、前述の第５の実施例の構成と実質的に同じである。
【０２７６】
図８８において、ｓｔｔｘは、例えば、電源投入時、電源が立ち上がるまでは“Ｈ”レベルであり、電源が立ち上がった後は“Ｌ”レベルになる制御信号である。ｆｔｐｚは、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図８８に示す冗長選択用ヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ８１２ｒおよびＮチャネル型トランジスタ８１４ｒと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ８１３ｒおよびＮチャネル型トランジスタ８１５ｒと、Ｎチャネル型トランジスタ８１６ｒと、インバータ８１７ｒと、ＮＡＮＤゲート８１８ｒと、出力側のインバータ８１９とを備えている。ヒューズ８１１ｒを切断していない場合、Ｎチャネル型トランジスタ８１６ｒがオフ状態になって冗長選択用ヒューズ回路の出力信号ｃｆｓｒｊｘ（図８６および図８７の出力信号ｃｆｓｒｊ０、ｃｆｓｒｊ１に対応する）は“Ｌ”レベルになる。ヒューズ８１１ｒを切断した場合、Ｎチャネル型トランジスタ８１６ｒがオン状態になり、冗長イネーブル信号が“Ｈ”レベルになっているときに冗長選択用ヒューズ回路の出力信号ｃｆｓｒｊｘは“Ｈ”レベルになる。この冗長選択用ヒューズ回路の出力信号ｃｆｓｒｊｘのレベルは、シフト制御回路にそのまま伝えられる。
【０２７７】
さらに、図８８において、電源が立ち上がって制御信号ｓｔｔｘが“Ｌ”レベルになった場合、強制冗長を行わないときは、Ｎチャネル型トランジスタ８１６ｒがオフ状態になって冗長選択用ヒューズ回路の出力信号ｃｆｓｒｊｘは“Ｌ”レベルになる。強制冗長を行ったときは、Ｎチャネル型トランジスタ８１６ｒがオン状態になってインバータ８１７ｒからの出力信号が“Ｈ”レベルになる。ここで、冗長イネーブル信号ｓｆｔｅが“Ｈ”レベルになっている場合のみ、ＮＡＮゲート８１８ｒの出力信号が“Ｌ”レベルになるので、冗長選択用ヒューズ回路の出力信号ｃｆｓｒｊｘは“Ｈ”レベルになる。すなわち、冗長イネーブル信号ｓｆｔｅが“Ｈ”レベルになっているという条件下で強制冗長を行ったときは、冗長選択用ヒューズ回路のヒューズ８１１ｒを切断したときと同じ結果になる。
【０２７８】
図８９において、ｆｔｐｚは、前述したように、強制冗長を行う際に“Ｈ”レベルになる制御信号である。図８９に示す強制冗長用ヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ８１２ｆおよびＮチャネル型トランジスタ８１４ｆと、制御信号ｆｔｐｚが入力されるＰチャネル型トランジスタ８１３ｆおよびＮチャネル型トランジスタ８１５ｆと、Ｎチャネル型トランジスタ８１６ｆと、２つのインバータ８１７ｆ、８１８ｆとを備えている。ここでは、ヒューズ８１１ｆを強制冗長の対象とし、このヒューズ８１１ｆを切断したように見せかけた場合、強制冗長用ヒューズ回路の出力信号ｃｆｓｘ（図８６および図８７の出力信号ｃｆｓ００１、ｃｆｓ０６２に対応する）は“Ｌ”レベルになる。この状態で、冗長選択線に不良がないか否かを確認することが可能である。
【０２７９】
図９０に示すヒューズ回路は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ８１２およびＮチャネル型トランジスタ８１３と、Ｎチャネル型トランジスタ８１４と、２つのインバータ８１５、８１６とを備えている。電源が立ち上がって制御信号ｓｔｔｘが“Ｌ”レベルになった場合、ヒューズ８１１が切断されていないときは、Ｎチャネル型トランジスタ８１４がオフ状態になってヒューズ回路の出力信号ｃｆｓｘ（図８６および図８７の出力信号ｃｆｓ０００、ｃｆｓ００２〜ｃｆｓ０６１、およびｃｆｓ０６３に対応する）は“Ｈ”レベルになる。ヒューズ８１１を切断したときは、Ｎチャネル型トランジスタ８１６がオン状態になってヒューズ回路の出力信号ｃｆｓｘは“Ｌ”レベルになる。
【０２８０】
図９１は、本発明の第６の実施例におけるシフト制御回路の構成を示す回路図である。図９１に示すような各々のシフト制御回路は、前述の第５の実施例の場合と同じように、ＮＡＮＤゲートとインバータにより構成されている。
【０２８１】
図９１において、ｃｆｓは、前述のように、ヒューズ回路による生成される出力ｃｆｓ０００〜ｃｆｓ００６３の任意の一つを表している。上記のシフト制御回路は、前述の第１の実施例（図６）の場合とほぼ同じ機能を有する。シフト制御回路の入力信号ｌｉｎは左隣の出力信号ｌｏｕｔと接続し、シフト制御回路の他の入力信号ｕｉｎは右隣の出力信号ｕｏｕｔと接続し、左端の入力信号ｌｉｎおよび右端の入力信号ｕｉｎには、“Ｈ”（電圧Ｖｉｉ）レベルが入力される。
【０２８２】
より詳しくいえば、図９１の通常選択用のシフト制御回路の入力信号ｌｉｎの側には、ＮＡＮＤゲート８３１が設けられており、出力信号ｌｏｕｔの側には、インバータ８３２が設けられている。また一方で、図９１のシフト制御回路の入力信号ｕｉｎの側には、ＮＡＮＤゲート８３３が設けられており、出力信号ｕｏｕｔの側には、インバータ８３４が設けられている。
【０２８３】
インバータ８３４から出力される出力信号ｕｏｕｔは、選択線駆動回路（第６の実施例には図示していない：例えば、第１の実施例に係る図５参照）の他方の入力信号（図５の信号ｓｃｕ）として使用される。また一方で、インバータ８３２から出力される出力信号ｌｏｕｔは、選択線駆動回路の一方の入力信号（図５の信号ｓｃｌ）として使用される。これらの出力信号ｕｏｕｔ、ｌｏｕｔは、スイッチ部内の３方向性のスイッチ素子の動作を制御するために使用される。なお、冗長選択用のシフト制御回路８３０−ｒ０、８３０−ｒ１の構成も、通常選択用のシフト制御回路の構成とほぼ同じなので、ここでは、その冗長選択用のシフト制御回路の詳細な説明を省略する。
【０２８４】
ついで、本発明の第６の実施例において特徴的な構成要素である冗長行ブロック選択回路８５０−１〜８５０−４（図８６）および８５０−６４〜８５０−６７（図８７）と、行アドレス論理回路８６０−１（図８６）、８６０−６４（図８７）の具体的な構成例について説明する。
【０２８５】
図９２は、本発明の第６の実施例に実施例における冗長行ブロック選択回路の構成を示す回路図であり、図９３は、本発明の第６の実施例における行アドレス論理回路の構成を示す回路図である。これらの冗長行ブロック選択回路および行アドレス論理回路の構成は、前述の第５の実施例の構成とほぼ同じなので、ここでは、前述の第５の実施例の場合よりも上記回路の説明を簡略化することとする。
【０２８６】
上記の第６の実施例においても、各々のメモリセルブロック内に存在する４つの行ブロック６ｒ−０〜６ｒ−３について説明する。行ブロックのアドレスＲＡ０、ＲＡ１の論理がそれぞれ“０”、“０”のときに第１の行ブロック６ｒ−０が選択され、行ブロックのアドレスＲＡ０、ＲＡ１の論理がそれぞれ“１”、“０”のときに第２の行ブロック６ｒ−１が選択される。さらに、行ブロックのアドレスＲＡ０、ＲＡ１の論理がそれぞれ“０”、“１”のときに第３の行ブロック６ｒ−２が選択され、行ブロックのアドレスＲＡ０、ＲＡ１の論理がそれぞれ“１”、“１”のときに第４の行ブロック６ｒ−３が選択される。
【０２８７】
図９２に示す各々の冗長行ブロック選択回路（８５０−１〜８５０−４、８５０−６４〜８５０−６７のいずれか一つ）は、制御信号ｓｔｔｘが入力されるＰチャネル型トランジスタ８５２およびＮチャネル型トランジスタ８５３と、Ｎチャネル型トランジスタ８５４と、２つのインバータ８５５、８５６とを備えている。電源が立ち上がって制御信号ｓｔｔｘが“Ｌ”レベルになった場合、ヒューズ８５１が切断されていないときは、Ｎチャネル型トランジスタ８５４がオフ状態になって出力信号ｆ０〜ｆ３は“Ｈ”レベルになる。ヒューズ８５１を切断したときは、Ｎチャネル型トランジスタ８５４がオン状態になって出力信号ｆ０〜ｆ３は“Ｌ”レベルになる。
【０２８８】
図９３に示す行アドレス論理回路８６０−１または８６０−６４は、４つの行ブロックのアドレスＲＡ０、ＲＡ１の２種類の論理と、これらのアドレスＲＡ０、ＲＡ１の論理をインバータ８６１、８６２によりそれぞれ反転した２種類の論理から、２種類の論理を選択して得られる４通りの組み合わせをそれぞれ入力信号とする４つのＮＯＲゲート８６３、８６５、８６７および８６９を備えている。この場合、行ブロックのアドレスＲＡ０、ＲＡ１の論理に基づいて選択される行ブロックに対応して、４つのＮＯＲゲート８６３、８６５、８６７および８６９のいずれか一つの出力信号が“Ｈ”レベルになる。
【０２８９】
さらに、これらのＮＯＲゲート８６３、８６５、８６７および８６９の出力側に、４つのＮＡＮＤゲート８６４、８６６、８６８および８７０がそれぞれ設けられている。これらのＮＡＮＤゲート８６４、８６６、８６８および８７０の各々には、ＮＯＲゲート８６３、８６５、８６７および８６９からそれぞれ出力される出力信号の一つと、上記の冗長行ブロック選択回路からの出力信号ｆ０〜ｆ３の一つが入力される。さらに、上記のＮＡＮＤゲート８６４、８６６、８６８および８７０の出力側に、ＮＡＮＤゲート８７１が設けられている。選択された行ブロックに対しシフト冗長を行う場合、この行ブロックに対応する冗長行ブロック選択回路内のヒューズを切断しないようにするので、当該冗長行ブロック選択回路の出力信号（ｆ０〜ｆ３のいずれか一つ）が“Ｈ”レベルになる。このため、当該冗長行ブロック選択回路からの“Ｈ”レベルの出力信号と、選択された行ブロックに対応するＮＡＮＤゲートの“Ｈ”レベルの出力信号とを入力信号に持つＮＯＲゲートの出力信号が、“Ｌ”レベルになる。この“Ｌ”レベルの出力信号は、ＮＡＮＤゲート８７１を通して、“Ｈ”レベルの出力信号として出力される。
【０２９０】
さらに、上記ＮＡＮＤゲート８７１の出力側に、選択された行ブロックに対しシフト冗長を行うべきか否かに関するデータを保持するためのデータラッチ部を含む冗長行ブロックデータ保持回路８７２が設けられている。この冗長行ブロックデータ保持回路８７２は、ＮＡＮＤゲート８７１の出力信号のレベルを反転するインバータ８７４と、サンプリングパルスやＮＡＮＤゲート８７１の出力信号やインバータ８７４の出力信号を入力信号に持つ２つのＮＡＮＤゲート８７３、８７５と、２つのＮＡＮＤゲート８７６、８７７からなるデータラッチ部とを備えている。このデータラッチ部から、選択された行ブロックに対しシフト冗長を行うことを可能にする冗長イネーブル信号ｓｆｔｅが出力される。
【０２９１】
まず、第１の行ブロック６ｒ−０に対してのみシフト冗長を行わず、その他の行ブロック対してシフト冗長を行う場合には、出力信号ｆ０を出力する冗長行ブロック選択回路内のヒューズを切断して出力信号ｆ０を“Ｌ”レベルにする。その他の冗長行ブロック選択回路のヒューズは切断しない（出力信号ｆ１〜ｆ３は“Ｈ”レベルになる）。
【０２９２】
つぎに、第１の行ブロック６ｒ−０が選択されると（ＲＡ０＝“０”、ＲＡ１＝“０”）、第１番目のＮＯＲゲート８６３の出力信号は“Ｈ”レベルになり、第１番目のＮＡＮＤゲート８６４の出力信号は“Ｈ”レベルになる（ノードｎ００が“Ｈ”レベル）。その他のＮＯＲゲートの出力信号は全て“Ｌ”レベルになるので、第２番目〜第４番目ＮＡＮＤゲートの出力信号は全て“Ｈ”レベルになる（ノードｎ０１〜ｎ０３が“Ｈ”レベル）。この結果、ＮＡＮＤゲート８７１の入力信号が全て“Ｈ”レベルになるので、ＮＡＮＤゲート８７１は“Ｌ”レベルの出力信号を出力する（ノードｎ０４が“Ｌ”レベル）。ノードｎ０４の“Ｌ”レベルの信号は、冗長行ブロックデータ保持回路を通過し、同じ“Ｌ”レベルの冗長イネーブル信号ｓｆｔｅとして出力される。冗長イネーブル信号ｓｆｔｅが“Ｌ”レベルのときは、インバータ８５６を通過した冗長選択用ヒューズ回路の出力信号は、冗長選択用ヒューズ回路のヒューズの状態によらず“Ｌ”レベルになり、選択された第１の行ブロック６ｒ−０ではシフト冗長を行わない。
【０２９３】
さらに、第３の行ブロック６ｒ−２が選択されると（ＲＡ０＝“０”、ＲＡ１＝“１”）、第３番目のＮＯＲゲート８６７の出力信号は“Ｈ”レベルになるので、第３番目のＮＡＮＤゲート８６８の出力信号は“Ｌ”レベルになる。また一方で、その他のＮＯＲゲートの出力信号は全て“Ｌ”レベルになるので、第１番目のＮＡＮＤゲート８６４、第２番目のＮＡＮＤゲート８６６、および第４番目のＮＡＮＤゲート８７０の出力信号は全て“Ｈ”レベルになる。すなわち、ノードｎ０２が“Ｌ”レベルでノードｎ００、ｎ０１およびｎ０３が“Ｈ”レベルなので、ＮＡＮＤゲート８７１は“Ｈ”レベルの出力信号を出力し（ｎ０４が“Ｈ”レベル）、冗長イネーブル信号ｓｆｔｅは“Ｈ”レベルになる。冗長イネーブル信号ｓｆｔｅが“Ｈ”レベルのときは、冗長選択用ヒューズ回路のヒューズの状態に応じて冗長選択線用ヒューズ回路の出力信号のレベルが決まるので、冗長選択用ヒューズ回路のヒューズを切断することにより、選択された第３の行ブロック６ｒ−２に対するシフト冗長を行うことができる。
【０２９４】
同様にして、第２の行ブロックおよび第３の行ブロックに対しシフト冗長を行わず、第１の行ブロックおよび第４の行ブロックに対しシフト冗長を行うこともできる。この場合は、出力信号ｆ１、ｆ２を出力する冗長行ブロック選択回路のヒューズをそれぞれ切断して出力信号ｆ１、ｆ２を“Ｌ”レベルにし、出力信号ｆ０、ｆ３を出力する冗長行ブロック選択回路のヒューズはそれぞれ切断せずに出力信号ｆ０とｆ３を“Ｈ”レベルにする。
【０２９５】
ここで、第２の行ブロックまたは第３の行ブロックが選択されたときは、第１番目〜第４番目のＮＡＮＤゲート８６４、８６６、８６８および８７０の出力信号が全て“Ｈ”レベルになるので（ｎ００〜ｎ０３が“Ｈ”レベル）、ＮＡＮＤゲート８７１は“Ｌ”レベルの出力信号を出力し（ｎ０４が“Ｌ”レベル）、冗長イネーブル信号ｓｆｔｅも“Ｌ”レベルになり、選択された行ブロックではシフト冗長を行わない。
【０２９６】
さらに、第１の行ブロックまたは第４の行ブロックが選択されたときは、第１番目のＮＡＮＤ８６４または第４番目のＮＡＮＤゲート８７０のいずれか一方が“Ｌ”レベルの出力信号を出力するので、ＮＡＮＤゲート８７１は“Ｈ”レベルの出力信号を出力する（ｎ０４が“Ｈ”レベル）。それゆえに、冗長イネーブル信号ｓｆｔｅも“Ｈ”レベルになり、選択された行ブロックにてシフト冗長を行うことができる。
【０２９７】
図９３に示すノードｎ０１〜ｎ０３を“Ｈ”レベルのままにし、ノードｎ００を“Ｌ”レベルのままにした状態で、ノードｎ０４を“Ｈ”レベルにしておきたい場合、すなわち、シフト冗長を行いたい場合、ノードｎ００が一時的に“Ｈ”レベルになってしまうと、ノードｎ０４もその影響を受けて一時的に“Ｌ”レベルになってしまう。
【０２９８】
冗長行ブロックデータ保持回路８７２は、このような事態になるのを防止するために設けられたものである。ここでは、サンプリングパルスの立ち上りにより、ノードｎ００が一時的に“Ｈ”レベルになる前の状態をラッチし、このようにしてラッチした状態を冗長イネーブル信号ｓｆｔｅとして出力するようにしている。このときの冗長イネーブル信号ｓｆｔｅのレベルは、前述したように、ノードｎ０４のレベルと同じものになり、ノードｎ０４が“Ｈ”レベルであれば、冗長イネーブル信号ｓｆｔｅも“Ｈ”レベルになり、ノードｎ０４が“Ｌ”レベルであれば、冗長イネーブル信号ｓｆｔｅも“Ｌ”レベルになる。それゆえに、上記の第６の実施例によれば、特定の行ブロックを選択するような行ブロックのアドレスの信号が入ったときにはシフト冗長を行い、それ以外の行ブロックのアドレスの信号が入ったときにはシフト冗長を行わないといったような選択が可能になり、前述の第５の実施例の場合と同様に、冗長の自由度が比較的大きくなる。
【０２９９】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、第１に、複数の選択線内の２本の選択線に欠陥が発生した場合に、複数の選択線の中で一方の端に位置する第１の冗長選択線の方向に、１ビット分だけ複数のデコード信号線をシフトさせると共に、上記選択線の中で他方の端に位置する第２の冗長選択線の方向に、１ビット分だけ複数のデコード信号線をシフトさせるようにスイッチの切替動作を制御しているので、選択線同士のショート等が存在して２本以上の欠陥選択線が生じた場合に、一方の冗長選択線の方向、および他方の冗長選択線の方向にシフトさせることにより、低消費電力および高速アクセスによる２ビットのシフト冗長を行って欠陥選択線を効率良く救済することが可能になる。
【０３００】
さらに、本発明の半導体記憶装置によれば、第２に、複数の選択線内の１本の選択線に欠陥が発生した場合に、複数の選択線の中でいずれか一方の端に位置する冗長選択線の方向に、１ビット分だけ複数のデコード信号線をシフトさせるようにスイッチ素子の切替動作を制御しているので、１本の欠陥選択線が生じた場合には、従来のシフト冗長方式と同じように、２本の冗長選択線のいずれか一方の方向にシフトさせることにより、１ビットのシフト冗長を行って欠陥選択線を救済することも可能である。
【０３０１】
さらに、本発明の半導体記憶装置によれば、第３に、シフト冗長ヒューズ回路部から、ヒューズが切断されているか否かを示す直流電圧のレベルにて出力されるようになっているので、信号処理の高速化を必要とせず、半導体チップ上の回路レイアウトが比較的簡単になり、半導体チップの占有面積の節減が図れる。
【０３０２】
さらに、本発明の半導体記憶装置によれば、第４に、シフト冗長制御回路部が、ヒューズ回路からの出力結果を受けてシフト冗長を行うためのシフト制御信号を出力するＮＡＮＤゲートもしくはＮＯＲゲートと、インバータにより構成することができるので、簡単な回路構成によりシフト冗長制御回路を構成することが可能になる。
【０３０３】
さらに、本発明の半導体記憶装置によれば、第５に、複数の選択線に接続されるスイッチ素子の各々が、左方向へのシフト冗長を行うモード、右方向へのシフト冗長を行うモードまたはシフト冗長を行わないモードを選択することが可能な３方向性のスイッチ素子により構成されるので、簡単な回路構成によりスイッチ素子を構成することが可能になる。
【０３０４】
さらに、本発明の半導体記憶装置によれば、第６に、予め定められた選択線に対応するヒューズを切断したように見せかける強制冗長ヒューズ回路を設けているので、冗長選択線を切断する前に冗長選択線に不良がないか否かを確認することができるようになり、冗長選択線に対する隣の選択線の影響等を簡単に試験することが可能になる。
【０３０５】
さらに、本発明の半導体記憶装置によれば、第７に、複数のメモリセルのブロック内で、冗長判定用のヒューズ回路の出力レベルを評価して一部のヒューズが切断されているか否かを判定することにより、シフト冗長処理がなされているか否かを検出するようにしているので、半導体記憶装置をチップ上に実装してパッケージ等を製造した後でも、シフト冗長処理がなされたブロックを容易に検出することが可能になる。
【０３０６】
さらに、本発明の半導体記憶装置によれば、第８に、シフト冗長処理を行った場合に、複数のメモリセルのブロックの順番が変わらないように、各々のブロック内のメモリセルを選択してデータの書き込みまたは読み出しを行うようにしている。
【０３０７】
さらに、本発明の半導体記憶装置によれば、第９に、半導体チップ内で、複数の選択線と複数のヒューズとが同一のピッチにてレイアウトが行われるようにしているので、シフト冗長処理がなされている選択線を一目で確認することができるようになる。
【０３０８】
さらに、本発明の半導体記憶装置によれば、第１０に、複数の選択線内の２本の選択線に欠陥が発生した場合に、これらの選択線の総数よりも少ない複数のヒューズの組み合わせにより、２本の欠陥選択線の各々に対応するヒューズのアドレスを指定してヒューズデコード信号を生成するようにしているので、半導体チップ上のヒューズの実装数が減少し、半導体チップ上のヒューズの占有面積の節減が図れる。
【０３０９】
さらに、本発明の半導体記憶装置によれば、第１１に、複数の選択線内の１本の選択線に欠陥が発生した場合に、これらの選択線の総数よりも少ない複数のヒューズの組み合わせにより、１本の欠陥選択線に対応するヒューズのアドレスを指定してヒューズデコード信号を生成するようにしているので、従来よりも少ない数のヒューズを使用して１ビットのシフト冗長を行い、欠陥選択線を救済することも可能である。
【０３１０】
さらに、本発明の半導体記憶装置によれば、第１２に、半導体チップ内で隣接する２つのセルアレイに対し通常選択用のヒューズ回路および強制冗長用ヒューズ回路を共有させ、それぞれのセルアレイに対応するように冗長選択用ヒューズ回路を独立に設けることにより、隣接する２つのセルアレイの選択線の総数に対し２ビットまたは１ビットのシフト冗長を行うことができるので、冗長選択用のヒューズに対する冗長の自由度を大きくすることが可能になる。
【０３１１】
さらに、本発明の半導体記憶装置によれば、第１３に、半導体チップ内で隣接する２つのセルアレイに対し通常選択用のヒューズ回路および強制冗長用ヒューズ回路を共有させ、それぞれのセルアレイに対応するように冗長選択用ヒューズ回路を独立に設けているので、上記の隣接するセルアレイのいずれか一方の選択線に対し、２ビットまたは１ビットのシフト冗長を行うと共に、上記セルアレイの両方の選択線に対し、２ビットまたは１ビットのシフト冗長を行うこともできるようになり、各セルアレイ毎にシフト冗長を行う方式に比べてシフト冗長の自由度を大きくすることが可能になる。
【０３１２】
さらに、本発明の半導体記憶装置によれば、第１４に、複数の行ブロックにわたって配置されたカラム選択線に対しシフト冗長を行う場合に、シフト冗長の対象となるカラム選択線のアドレスに対し行ブロックのアドレスの論理を組み込むことによって、上記カラム選択線がそれぞれの行ブロックに対応する行ブロックのアドレスの論理を受けることになり、行ブロック単位でのシフト冗長を行うことで冗長の自由度を比較的大きくすることが可能になる。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の基本原理を説明するための模式図である。
【図３】本発明のシフト冗長回路の基本概念を示すブロック図である。
【図４】図３の各部の信号レベルを示す図である。
【図５】本発明の第１の実施例における選択線駆動回路の構成を示す回路図である。
【図６】本発明の第１の実施例におけるシフト制御回路の構成を示す回路図である。
【図７】本発明の第１の実施例におけるデコーダ回路の構成を示す回路図である。
【図８】本発明の第１の実施例における通常選択用のヒューズ回路の構成を示す回路図である。
【図９】本発明の第１の実施例における冗長選択用ヒューズ回路の構成を示す回路図である。
【図１０】本発明の第１の実施例における強制冗長用ヒューズ回路の構成を示す回路図である。
【図１１】本発明の第１の実施例における各回路間のつながりを示す回路図（その１）である。
【図１２】本発明の第１の実施例における各回路間のつながりを示す回路図（その２）である。
【図１３】本発明の第１の実施例における各回路間のつながりを示す回路図（その３）である。
【図１４】本発明の第１の実施例における各回路間のつながりを示す回路図（その４）である。
【図１５】本発明の第１の実施例における各回路間のつながりを示す回路図（その５）である。
【図１６】本発明の第１の実施例における各回路間のつながりを示す回路図（その６）である。
【図１７】本発明の第１の実施例におけるシフト制御回路の回路レイアウトを示す図である。
【図１８】本発明の第１の実施例におけるヒューズ回路の回路レイアウトを示す図である。
【図１９】本発明の第２の実施例における選択線駆動回路の構成を示す回路図である。
【図２０】本発明の第２の実施例における通常選択用のシフト制御回路の構成を示す回路図である。
【図２１】本発明の第２の実施例における左端用冗長シフト制御回路の構成を示す回路図である。
【図２２】本発明の第２の実施例における右端用冗長シフト制御回路の構成を示す回路図である。
【図２３】本発明の第２の実施例における通常選択用のヒューズ回路の構成を示す回路図である。
【図２４】本発明の第２の実施例における冗長選択用ヒューズ回路の構成を示す回路図である。
【図２５】本発明の第２の実施例における強制冗長用ヒューズ回路の構成を示す回路図である。
【図２６】本発明の第２の実施例におけるデコーダ回路の構成を示す回路図である。
【図２７】図１９の選択線駆動回路の動作を説明するためのタイミングチャートである。
【図２８】本発明の第２の実施例における各回路間のつながりを示す回路図（その１）である。
【図２９】本発明の第２の実施例における各回路間のつながりを示す回路図（その２）である。
【図３０】本発明の第２の実施例における各回路間のつながりを示す回路図（その３）である。
【図３１】本発明の第２の実施例における各回路間のつながりを示す回路図（その４）である。
【図３２】本発明の第２の実施例における各回路間のつながりを示す回路図（その５）である。
【図３３】本発明の第２の実施例における各回路間のつながりを示す回路図（その６）である。
【図３４】本発明の第２の実施例におけるシフト制御回路の回路レイアウトを示す図である。
【図３５】本発明の第２の実施例におけるヒューズ回路の回路レイアウトを示す図である。
【図３６】本発明の実施例に適用される冗長ブロック検出回路の一構成例を示す回路図である。
【図３７】本発明の第３の実施例の全体的な回路構成を示すブロック図（その１）である。
【図３８】本発明の第３の実施例の全体的な回路構成を示すブロック図（その２）である。
【図３９】本発明の第３の実施例の全体的な回路構成を示すブロック図（その３）である。
【図４０】本発明の第３の実施例における冗長選択用ヒューズ回路の構成を示す回路図である。
【図４１】本発明の第３の実施例における強制冗長用ヒューズ回路の構成を示す回路図である。
【図４２】本発明の第３の実施例における通常選択用のヒューズ回路の構成を示す回路図である。
【図４３】本発明の第３の実施例におけるヒューズ信号生成回路の構成を示す回路図である。
【図４４】本発明の第３の実施例におけるヒューズプリデコーダ回路の構成を示す回路図である。
【図４５】本発明の第３の実施例におけるヒューズデコーダ回路の構成を示す回路図である。
【図４６】選択線に欠陥がない場合における図４２のヒューズ回路のシミュレーション動作を示す電圧波形図である。
【図４７】選択線に欠陥がない場合における図４４のヒューズプリデコーダ回路のシミュレーション動作を示す電圧波形図である。
【図４８】２シフト冗長を実行した場合における図４２のヒューズ回路のシミュレーション動作を示す電圧波形図である。
【図４９】２シフト冗長を実行した場合における図４４のヒューズプリデコーダ回路のシミュレーション動作を示す電圧波形図である。
【図５０】本発明のシフト冗長方式の半導体装置が適用される半導体チップの概略的構成を示す図である。
【図５１】各々のセルアレイに対し独立にヒューズ回路、強制冗長用ヒューズ回路および冗長選択用ヒューズ回路を設ける場合の図５０のＡ部の構成を拡大して示す図である。
【図５２】メモリセルブロック内の複数の行ブロックに対し一様にカラム選択線のシフト冗長を行う場合の図５０のＢ部の構成を拡大して示す図である。
【図５３】隣接するセルアレイに対しヒューズ回路および強制冗長用ヒューズ回路を共有させる場合の図５０のＡ部の構成を拡大して示す図である。
【図５４】メモリセルブロック内の各々のブロック単位でカラム選択線のシフト冗長を行う場合の図５０のＢ部の構成を拡大して示す図である。
【図５５】本発明の第４の実施例の全体的な回路構成を示すブロック図（その１）である。
【図５６】本発明の第４の実施例の全体的な回路構成を示すブロック図（その２）である。
【図５７】本発明の第４の実施例の全体的な回路構成を示すブロック図（その３）である。
【図５８】本発明の第４の実施例の全体的な回路構成を示すブロック図（その４）である。
【図５９】本発明の第４の実施例の全体的な回路構成を示すブロック図（その５）である。
【図６０】本発明の第４の実施例の全体的な回路構成を示すブロック図（その６）である。
【図６１】本発明の第４の実施例における冗長選択用ヒューズ回路の構成を示す回路図である。
【図６２】本発明の第４の実施例における強制冗長用ヒューズ回路の構成を示す回路図である。
【図６３】本発明の第４の実施例における通常選択用のヒューズ回路の構成を示す回路図である。
【図６４】本発明の第４の実施例における冗長選択用ヒューズ信号増幅回路の構成を示す回路図である。
【図６５】本発明の第４の実施例におけるヒューズ信号生成回路の構成を示す回路図である。
【図６６】本発明の第４の実施例における第１のヒューズプリデコーダ回路の構成を示す回路図である。
【図６７】本発明の第４の実施例における第２のヒューズプリデコーダ回路の構成を示す回路図である。
【図６８】本発明の第４の実施例におけるヒューズデコーダ回路の構成を示す回路図である。
【図６９】本発明の第４の実施例におけるシフト制御回路の構成を示す回路図である。
【図７０】本発明の第５の実施例の全体的な回路構成を示すブロック図（その１）である。
【図７１】本発明の第５の実施例の全体的な回路構成を示すブロック図（その２）である。
【図７２】本発明の第５の実施例の全体的な回路構成を示すブロック図（その３）である。
【図７３】本発明の第５の実施例における冗長選択用ヒューズ回路の構成を示す回路図である。
【図７４】本発明の第５の実施例における強制冗長用ヒューズ回路の構成を示す回路図である。
【図７５】本発明の第５の実施例における通常選択用のヒューズ回路の構成を示す回路図である。
【図７６】本発明の第５の実施例における冗長選択用ヒューズ信号増幅回路の構成を示す回路図である。
【図７７】本発明の第５の実施例におけるヒューズ信号生成回路の構成を示す回路図である。
【図７８】本発明の第５の実施例における第１のヒューズプリデコーダ回路の構成を示す回路図である。
【図７９】本発明の第５の実施例における第２のヒューズプリデコーダ回路の構成を示す回路図である。
【図８０】本発明の第５の実施例におけるヒューズデコーダ回路の構成を示す回路図である。
【図８１】本発明の第５の実施例におけるシフト制御回路の構成を示す回路図である。
【図８２】本発明の第５の実施例にて各々のメモリセルブロック内に存在する４つの行ブロックの状態の一例を示す図である。
【図８３】本発明の第５の実施例における冗長行ブロック選択回路の構成を示す回路図である。
【図８４】本発明の第５の実施例における行アドレス論理回路の構成を示す回路図である。
【図８５】図８４の行アドレス論理回路の動作を説明するためのタイミングチャートである。
【図８６】本発明の第６の実施例の全体的な回路構成を示すブロック図（その１）である。
【図８７】本発明の第６の実施例の全体的な回路構成を示すブロック図（その２）である。
【図８８】本発明の第６の実施例における冗長選択用ヒューズ回路の構成を示す回路図である。
【図８９】本発明の第６の実施例における強制冗長用ヒューズ回路の構成を示す回路図である。
【図９０】本発明の第６の実施例における通常選択用のヒューズ回路の構成を示す回路図である。
【図９１】本発明の第６の実施例におけるシフト制御回路の構成を示す回路図である。
【図９２】本発明の第６の実施例における冗長行ブロック選択回路の構成を示す回路図である。
【図９３】本発明の第６の実施例における行アドレス論理回路の構成を示す回路図である。
【図９４】一般の冗長機能を備えた半導体記憶装置の構成を示すブロック図である。
【符号の説明】
１…シフト冗長回路
２…スイッチ部
２−１、２−２…スイッチ部
３…シフト冗長制御回路部
３−１、３−３…ＮＡＮＤゲート
３−２、３−４…インバータ
４…シフト冗長ヒューズ回路部
５…デコーダ回路
６…半導体チップ
６−０…セルアレイＮｏ．０
６−１…セルアレイＮｏ．１
６ｒ−０〜６ｒ−３…複数の行ブロック
７−０…列デコーダＮｏ．０
７−１…列デコーダＮｏ．１
７−２…メインワードデコーダ
８−０…セルアレイＮｏ．０側のヒューズ回路および強制冗長用ヒューズ回路
８−１…セルアレイＮｏ．１側のヒューズ回路および強制冗長用ヒューズ回路
８ｃ…共有のヒューズ回路および強制冗長用ヒューズ回路
８ｊ−０…セルアレイＮｏ．０側の冗長選択用ヒューズ回路
８ｊ−１…セルアレイＮｏ．１側の冗長選択用ヒューズ回路
１０…インバータ
１１…ＮＯＲゲート
１２、１４および１６…インバータ
１３、１５および１７…トランスファゲート
１８…Ｐチャネル型トランジスタ
１０ａ〜１２ａ…Ｐチャネル型トランジスタ
１３ａ〜１８ａ…Ｎチャネル型トランジスタ
１９ａ、２０ａ…Ｐチャネル型トランジスタ
２１ａ、２２ａ…Ｎチャネル型トランジスタ
２３ａ…Ｐチャネル型トランジスタ
２４ａ…Ｎチャネル型トランジスタ
２５ａ、２６ａ…Ｐチャネル型トランジスタ
２７ａ、２８ａ…Ｎチャネル型トランジスタ
３０、３２…ＮＡＮＤゲート
３１、３３…インバータ
３０ａ、３１ａ…Ｐチャネル型トランジスタ
３２ａ、３３ａ…Ｎチャネル型トランジスタ
３４ａ、３５ａ…インバータ
３６ａ、３７ａ…Ｎチャネル型トランジスタ
３８ａ、３９ａ…Ｐチャネル型トランジスタ
４０…ヒューズ
４１…Ｐチャネル型トランジスタ
４２、４４…Ｎチャネル型トランジスタ
４３、４５…インバータ
４０ａ…ヒューズ
４１ａ、４４ａ…Ｐチャネル型トランジスタ
４２ａ、４３ａおよび４５ａ…Ｎチャネル型トランジスタ
４０ｂ…ヒューズ
４１ｂ…Ｐチャネル型トランジスタ
４２ｂ、４３ｂ…Ｎチャネル型トランジスタ
４４ｂ、４５ｂ…インバータ
５０〜５３…インバータ
５２−１〜５２−６４…選択線デコーダ回路
５４〜６１…Ｐチャネル型トランジスタ
６０−１〜６０−６４…ヒューズ回路
６０ｒ１、６０ｒ２…冗長選択用ヒューズ回路
６２、６３…Ｎチャネル型トランジスタ
６２−１〜６２−６４…ヒューズ回路
６２ｒ１、６２ｒ２…冗長選択用ヒューズ回路
６４〜６７…インバータ
６８〜７５…Ｐチャネル型トランジスタ
７０−１〜７０−６４…シフト制御回路
７０ｒ１、７０ｒ２…冗長選択用シフト制御回路
７２−１〜７２−６４…シフト制御回路
７２ｒ１、７２ｒ２…冗長選択用シフト制御回路
８０−１〜８０−６４…選択線駆動回路
８０ｒ１、８０ｒ２…冗長選択線駆動回路
８２−１〜８２−６４…選択線駆動回路
８２ｒ１、８２ｒ２…冗長選択線駆動回路
９０ａ、９１ａ…Ｎチャネル型トランジスタ
５００−１、５００−１４…冗長選択用ヒューズ回路
５００−２、５００−８…強制冗長用ヒューズ回路
５００−３〜５００−７、５００−９〜５００−１３…ヒューズ回路
５１０−１〜５１０−１２…ヒューズ信号生成回路
５１１、５１３…ＮＡＮＤゲート
５１２…インバータ
５２０−１〜５２０−２４…ヒューズプリデコーダ回路
５２１…ＮＡＮＤゲート
５３０−１〜５３０−ｍ…ヒューズデコーダ回路
５３１〜５３３…ＮＯＲゲート
５４０−１〜５４０−ｍ＋２…シフト制御回路
６００…メモリセル
６０１−１、６０１−１４…冗長選択用ヒューズ回路
６０１−２、６０１−８…強制冗長用ヒューズ回路
６０１−３〜６０１−７、６０１−９〜６０１−１３…ヒューズ回路
６０２−１、６０２−１４…冗長選択用ヒューズ回路
６１０−１、６１０−１４…冗長選択用ヒューズ信号増幅回路
６１０−２〜６１０−１３…ヒューズ信号生成回路
６１２、６１３…インバータ
６２０−１〜６２０−２４…ヒューズプリデコーダ回路（セルアレイＮｏ．０側）
６２１−１〜６２１−２４…ヒューズプリデコーダ回路（セルアレイＮｏ．１側）
６２２、６２３…ＮＯＲゲート
６３０−１〜６３０−ｍ…ヒューズデコーダ回路（セルアレイＮｏ．０側）
６３１−１〜６３１−ｍ…ヒューズデコーダ回路（セルアレイＮｏ．１側）
６３２〜６３４…ＮＡＮＤゲート
６４０−１〜６４０−ｍ＋２…シフト制御回路（セルアレイＮｏ．０側）
６４１−１〜６４１−ｍ＋２…シフト制御回路（セルアレイＮｏ．１側）
６４２、６４４…ＮＯＲゲート
５４３〜６４５…インバータ
７００…列デコーダ
７０１−１、７０１−１４…冗長選択用ヒューズ回路
７０１−２、７０１−８…強制冗長用ヒューズ回路
７０１−３〜７０１−７、７０１−９〜７０１−１３…ヒューズ回路
７１０−１、７１０−１４…冗長選択用ヒューズ信号増幅回路
７１０−２〜７１０−１３…ヒューズ信号生成回路
７１１、７１２…インバータ
７２０…ディレイ回路
７３０−１〜７３０−２４…ヒューズプリデコーダ回路
７３１、７３２…ＮＡＮＤゲート
７４０…冗長判定回路
７５０−１〜７５０−ｍ…ヒューズデコーダ回路
７５１〜７５３…ＮＯＲゲート
７６０−１〜７６０−ｍ＋２…シフト制御回路
７６１、７６３…ＮＡＮＤゲート
７６２、７６４…インバータ
７７０−１〜７７０−４、および７７０−１４〜７７０−１７…冗長行ブロック選択回路
７８０−１、７８０−１４…行アドレス論理回路
７９２…冗長行ブロックデータ保持回路
８００…行デコーダ
８１０−ｒ０、８０１−ｒ１…冗長選択用ヒューズ回路
８１０−１、８１０−６２…強制冗長用ヒューズ回路
８１０−０、８１０−２〜８１０−６１、および８１０−６３…ヒューズ回路
８２０…ディレイ回路
８３０−０〜８３０−６３…シフト制御回路
８３１、８３３…ＮＡＮＤゲート
８３２、８３４…インバータ
８４０…冗長判定回路
８５０−１〜８５０−４、および８５０−６４〜８５０−６７…冗長行ブロック選択回路
８６０−１、８６０−６４…行アドレス論理回路
８７２…冗長行ブロックデータ保持回路
ｓｌ０〜ｓｌ（ｎ−１）…選択線
ｓｌｊ０、ｓｌｊ１…冗長選択線
ｃｌ０〜ｃｌ６３…選択線
ｃｌｊ０、ｃｌｊ１…冗長選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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