(57)【特許請求の範囲】
【請求項１】
半導体基板の一方の面に配線パターンを形成する第１の工程と、前記半導体基板に前記一方の面のスクライブラインに沿って所定深さの溝を形成する第２の工程と、前記半導体基板の前記一方の面に保持部材を貼り付ける第３の工程と、前記半導体基板の他方の面を前記溝に達するまで研削して前記半導体基板を半導体素子ごとに分割する第４の工程と、前記半導体素子の少なくとも前記他方の面および周側面に導電膜を形成する第５の工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の工程は、隣接する前記半導体素子の前記一方の面に形成したＥＱＲ電極同士を接続する接続パターンを形成する処理を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保持部材に半導体からなる部材を用いることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３の工程は、前記半導体基板の前記配線パターンを形成した領域のみに接着剤を塗布して行なうことを特徴とする請求項１ないし請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第５の工程は、前記半導体素子の少なくとも前記他方の面および周側面に金属を蒸着させる処理を含むことを特徴とする請求項１ないし請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第５の工程は、前記半導体素子の少なくとも前記他方の面および周側面に金属メッキを施す処理を含むことを特徴とする請求項１ないし請求項４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、半導体装置およびその製造法に係り、特に電源回路等に利用されるＩＧＢＴ型の構成を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＩＧＢＴ型の半導体装置は、近年、バイポーラパワートランジスタとパワーＭＯＳＦＥＴとの双方の長所を併せ持つ半導体装置として、その利用が広がっている。図２１は、従来技術に係るＩＧＢＴ型の半導体装置を示す断面図である。図中、１０１は半導体装置、１１０はＰ＋型層、１１１はＮ−型層、１１２はＰウェル層、１１３はＮ＋型拡散領域、１１４はゲート絶縁膜、１１５はゲート電極膜、１１６は下地酸化膜、１１７は層間絶縁膜、１１８はエミッタ電極膜、１２０は金属膜、１３０はシリコン基板である。
【０００３】
半導体装置１０１は、シリコン基板１３０の内部に、Ｐ＋型層１１０、Ｎ−型層１１１、Ｐウェル層１１２とを積層形成し、さらにＰウェル層１１２の内部にＮ＋型拡散領域１１３を形成している。また、シリコン基板１３０の表面には、Ｎ−型層１１１、Ｐウェル層１１２およびＮ＋型拡散領域１１３に跨るようにゲート絶縁膜１１４を形成し、さらに、ゲート絶縁膜１１４上には、ゲート電極膜１１５を形成している。
【０００４】
くわえて、Ｎ＋型拡散領域１１３の一部と、ゲート絶縁膜１１４およびゲート電極膜１１５の側面と、ゲート電極膜１１５との表面にかけて下地酸化膜１１６を形成しており、さらに下地酸化膜１１６上に層間絶縁膜１１７を形成している。また、層間絶縁膜１１７の表面と、層間絶縁膜１１７に覆われていないＰウェル層１１２およびＮ＋型拡散領域１１３との表面にエミッタ電極膜１１８を形成している。また、シリコン基板１３０の裏面、すなわちＰ＋型層１１０の表面には、コレクタ電極となる金属膜１２０を形成している。したがって、この半導体装置は、Ｐ＋型層１１０、Ｎ−型層１１１、Ｐウェル層１１２およびＮ＋型拡散領域１１３を積層して形成することによってＩＧＢＴとしての構成を有している。
【０００５】
以上の構成において、ゲート電極膜１１５とエミッタ電極膜１１８との間に所定閾値以上の電圧を印加すると、Ｐウェル層１１２のゲート絶縁膜１１４との境界領域に反転層が形成されてチャネルとなる。そして、金属膜１２０からエミッタ電極膜１１８へこのチャネルを通って電流が流れる。
【０００６】
さらに、以上の半導体装置の製造方法の概略について、半導体基板の分割工程を中心に説明する。図１５〜図２０は、従来技術に係るＩＧＢＴ型の半導体装置の製造方法の概略を示す説明図（ａ）〜従来技術に係るＩＧＢＴ型の半導体装置の製造方法の概略を示す説明図（ｆ）である。これらの図中、１０１は半導体装置、１２０は金属膜、１３０はシリコン基板、１３１は配線パターン、１３２は研削砥石、１３３は保持部材、１３４はブレード、１３５は溝である。
【０００７】
まず、図１５に示すように、シリコン基板１３０の内部にＰウェル層１１２等を形成し、さらにエミッタ電極膜１１８を含む配線パターン１３１を形成する。次に、図１６に示すように、シリコン基板１３０を裏面、すなわち配線パターン１３１を形成していない面から研削砥石１３２で研削してシリコン基板１３０が所定の厚みになるようにする。
【０００８】
次に、図１７に示すように、蒸着等の手段によってシリコン基板１３０の裏面に金属膜１２０を形成する。さらに、図１８に示すように、金属膜１２０の表面に保持部材１３３を貼り付ける。なお、保持部材１３３としては、一般に粘着テープが利用される。
【０００９】
続けて、図１９に示すように、ブレード１３４でシリコン基板１３０をスクライブラインに沿って保持部材１３３に達する溝１３５を形成する。最後に、図２０に示すように、半導体装置１０１から保持部材１３３を剥離して、半導体装置１０１をそれぞれ別個の状態にする。
【００１０】
ところで、上述のようなＩＧＢＴ型の半導体装置は、ゲート電圧を零または負電圧にすることによってターンオフするが、ターンオフしてからＮ−型層１１１内部のキャリアが排除されるまで、ＭＯＳＦＥＴ型のものよりもかなりの時間を要し、ターンオフ時のスイッチング特性はＭＯＳＦＥＴ型のものよりも劣っている。
【００１１】
【発明が解決しようとする課題】
本発明は、上述の課題を解決するために、ターンオフ時のスイッチング特性がＭＯＳＦＥＴ型に近いＩＧＢＴ型の半導体装置およびその製造方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
上記課題を解決するための手段として、本発明は、一方の面にゲート電極およびエミッタ電極を形成してなる半導体装置において、前記半導体装置の前記一方の面の縁辺またはその近傍に形成してなるＥＱＲ電極と、前記半導体装置の少なくとも他方の面および周側面にコレクタ電極として形成されるとともに、前記ＥＱＲ電極と短絡してなる導電膜とを有することを特徴とするものとした。
【００１３】
したがって、本発明に係る半導体装置は、ＥＱＲ電極とコレクタ電極である導電膜を短絡した構成にしたので、コレクタ電極である導電膜からエミッタ電極へ流れる電流の一部を導電膜に分流させることができる。
【００１４】
また、本発明は、一方の面にゲート電極およびエミッタ電極を形成してなる半導体装置において、前記半導体装置の周側面に露出してなるチャネルストッパ領域と、前記半導体装置の少なくとも他方の面および周側面にコレクタ電極として形成されるとともに、前記チャネルストッパ領域と短絡してなる導電膜とを有することを特徴とするものとした。
【００１５】
したがって、本発明に係る半導体装置は、チャネルストッパ領域とコレクタ電極である導電膜を短絡した構成にしたので、コレクタ電極である導電膜からエミッタ電極へ流れる電流の一部を導電膜に分流させることができる。
【００１６】
さらに、本発明は、一方の面にゲート電極およびエミッタ電極を形成してなる半導体装置において、前記半導体装置の内部に、第１導電型になされた第１導電層上に積層して形成されるとともに、該第１導電型とは反対の第２導電型に形成してなる第２導電層と、前記半導体装置の少なくとも他方の面および周側面にコレクタ電極として形成されるとともに、前記第２導電層と短絡してなる導電膜とを有することを特徴とするものとした。
【００１７】
したがって、本発明に係る半導体装置は、第２導電層とコレクタ電極である導電膜を短絡した構成にしたので、コレクタ電極である導電膜からエミッタ電極へ流れる電流の一部を導電膜に分流させることができる。
【００１８】
また、本発明は、半導体装置の製造方法において、半導体基板の一方の面に配線パターンを形成する第１の工程と、前記半導体基板に前記一方の面のスクライブラインに沿って所定深さの溝を形成する第２の工程と、前記半導体基板の前記一方の面に保持部材を貼り付ける第３の工程と、前記半導体基板の他方の面を前記溝に達するまで研削して前記半導体基板を半導体素子ごとに分割する第４の工程と、前記半導体素子の少なくとも前記他方の面および周側面に導電膜を形成する第５の工程を有することを特徴とするものとした。
【００１９】
したがって、本発明に係る半導体装置の製造方法は、半導体基板を半導体素子ごとに分割した後、半導体素子の少なくとも他方の面および周側面に導電膜を形成するので、半導体素子の少なくとも他方の面および周側面に導電膜を同時に形成することができる。
【００２０】
また、前記第１の工程は、隣接する前記半導体素子の前記一方の面に形成したＥＱＲ電極同士を接続する接続パターンを形成する処理を含むようにできる。このようにすれば、半導体基板に一方の面のスクライブラインに沿って所定深さの溝を形成すると、溝の形成時に接続パターンを切断することになり、ＥＱＲ電極の端部の位置を半導体素子の縁辺に一致させることができる。したがって、この後に半導体素子の周側面に導電膜を形成すると、半導体装置の側面に付着した導電膜がＥＱＲ電極の端部にも付着するので、ＥＱＲ電極と導電膜とを容易に接続することができる。
【００２１】
さらに、前記保持部材に半導体からなる部材を用いることができる。このようにすれば、半導体からなる部材は、その形状が変形しにくいので、半導体基板を保持部材に貼り付けたときに、保持部材が変形して半導体基板の配線パターンを形成していない領域と保持部材とが付着することを防止できる。よって、配線パターンを形成していない領域と保持部材との間に間隙ができ、導電膜を形成するときに導電膜をこの間隙内に形成することができるので、導電膜をＥＱＲ電極の端部にも付着させることが容易にできる。
【００２２】
くわえて、前記第３の工程は、前記半導体基板の前記配線パターンを形成した領域のみに接着剤を塗布して行なうようにできる。このようにすれば、配線パターンを形成していない領域は、保持部材と接着されないので、配線パターンを形成していない領域と保持部材との間に間隙ができる。したがって、導電膜を形成するときに導電膜をこの間隙の中に形成することができる。
【００２３】
また、前記第５の工程は、前記半導体素子の少なくとも前記他方の面および周側面に金属を蒸着させる処理を含むようにすることができる。したがって、半導体素子の少なくとも他方の面および周側面に導電膜を同時に形成することが容易にできる。
【００２４】
さらに、前記第５の工程は、前記半導体素子の少なくとも前記他方の面および周側面に金属メッキを施す処理を含むようにすることができる。したがって、半導体素子の少なくとも他方の面および周側面に導電膜を同時に形成することが容易にできる。
【００２５】
【発明の実施の形態】
以下に、本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置を示す断面図である。図中、１は半導体装置、１０はＰ＋型層、１１はＮ−型層、１２はＰウェル層、１３はＮ＋型拡散領域、１４はゲート絶縁膜、１５はゲート電極膜、１６は下地酸化膜、１７は層間絶縁膜、１８はエミッタ電極膜、１９は接続パターン部、２０は導電膜、２１は第１金属膜、２２は第２金属膜、２３は周側面部、２４はチャネルストッパ領域、２５はＥＱＲ電極膜、２６は酸化膜、２７は層間絶縁膜、２８は主要配線パターン、３０はシリコン基板である。
【００２６】
半導体装置１は、Ｎ−型のシリコン基板３０の表面から内奥に広がるＰウェル層１２を形成している。また、Ｐウェル層１２内には、Ｎ＋型拡散領域１３を２つ形成している。また、Ｐウェル層１２およびＮ＋型拡散領域１３は、これらで１つのセルを形成しており、このセルがシリコン基板３０の表面に多数配置されている。さらに、Ｎ−型のシリコン基板３０の裏面側にＰ＋型層１０を形成している。なお、シリコン基板３０のＰ＋型層１０、Ｐウェル層１２およびＮ＋型拡散領域１３を形成していない部分は、Ｎ−型層１１となる。なお、１つのＰウェル層１２内に形成されるＮ＋型拡散領域１３は、２つに限られるものではなく、１つまたは３つ以上形成しても良い。また、Ｐ＋型層１０およびＰウェル層１２、ならびにＮ＋型拡散領域１３および後述するチャネルストッパ領域２４は、それぞれホウ素（Ｂ）およびヒ素（Ａｓ）などの不純物を注入して形成される。
【００２７】
さらに、シリコン基板３０の裏面、すなわちＰ＋型層１０を形成した側の面と半導体装置１の周側面部２３とには、導電膜２０を形成している。導電膜２０は、ニッケル（Ｎｉ）からなる第１金属膜２１と、銀（Ａｇ）からなる第２金属膜２２からなっている。また、これらの金属膜の端部は後述するＥＱＲ電極膜２５と後述するチャネルストッパ領域２４とに電気的に接続されている。よって、導電膜２０は、コレクタ電極としての機能を有するとともに、コレクタ電極とＥＱＲ電極膜２５およびチャネルストッパ領域２４を短絡する役割も果たす。
【００２８】
なお、導電膜２０は、周側面部２３を完全に覆うように形成されていても良く、ＥＱＲ電極膜２５と電気的に接続されていれば、半導体装置１の周側面部２３の一部にのみ形成されていても良い。また、導電膜２０は、ＥＱＲ電極膜２５の一部または全部を覆うように形成されても良い。さらに、導電膜２０の構成は、２層に限られるものではなく、１層または３層以上に形成しても良い。くわえて、導電膜２０の材質は、上述のものに限られるものではなく、チタン（Ｔｉ）、アルミニウム（Ａｌ）、金（Ａｕ）など他の金属を用いても良く、導電性有機材料などの非金属材料を用いても良い。また、２種類または３種類以上の金属を組み合わせて３層以上の金属膜で構成させるものとしても良く、金属と非金属材料とを組み合わせて、２層以上の導電膜を形成しても良い。
【００２９】
さらに、電気的導通が確実に確保できるならば、チャネルストッパ領域２４のみに接続するようにしても良い。くわえて、導電膜２０を２層以上で構成する場合には、一部の層のみをＥＱＲ電極膜２５に電気的に接続するようにしても良い。このように、導電膜２０の構成を２層、さらに３層以上にすれば、半導体装置１の製造工程が複雑にはなるが、様々な電気的特性を有する半導体装置を製造することが可能になる。また、半導体装置１の周側面部２３に絶縁膜を形成し、Ｐ＋型層１０、Ｎ−型層１１およびチャネルストッパ領域２４と導電膜２０とを絶縁しても良い。
【００３０】
そして、シリコン基板３０上には、Ｎ−型層１１、Ｐウェル層１２およびＮ＋型拡散領域１３のそれぞれ一部に跨るように、シリコン酸化膜からなるゲート絶縁膜１４が形成されている。ゲート絶縁膜１４上には、ゲート電極膜１５を積層形成している。また、Ｎ＋型拡散領域１３の一部とゲート電極膜１５との上には、シリコン酸化膜からなる下地酸化膜１６を形成しており、さらに下地酸化膜１６上には、ＰＳＧ（Ｐｈｏｓｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）からなる層間絶縁膜１７を形成している。
【００３１】
くわえて、Ｐウェル層１２およびＮ＋型拡散領域１３と、層間絶縁膜１７とに跨るように、エミッタ電極膜１８を形成している。また、エミッタ電極膜１８は、シリコン基板３０上の図示しないボンディングパッドと一体に形成されており、ゲート電極膜１５に接続された図示しないボンディングパッドなどとともに、後述する図４の配線パターン３１を形成している。
【００３２】
また、シリコン基板３０の端部の表面付近には、半導体装置１の通電時に、Ｎ−型層１１内を拡散した空乏層がシリコン基板３０の端部にまで到達することを防止するために、Ｎ＋＋の性状を持つチャネルストッパ領域２４を形成している。また、チャネルストッパ領域２４上には、チャネルストッパ領域２４の一部を覆うように、シリコン酸化膜からなる酸化膜２６を形成している。さらに、酸化膜２６上には、ＰＳＧからなる層間絶縁膜２７を形成している。くわえて、チャネルストッパ領域２４と層間絶縁膜２７とに跨るように、かつエミッタ電極膜１８とは離隔させて、空乏層の拡がりを抑えるＥＱＲ（Ｅｑｕｉ−ｐｏｔｅｎｔｉａｌ  Ｒｉｎｇ）電極膜２５を形成している。なお、Ｐウェル層１２とチャネルストッパ領域２４との間には、図示しないガードリング領域が形成されており、通電時に空乏層をシリコン基板３０の表面に沿って拡大させる作用を持つ。
【００３３】
以上のように、Ｐ＋型層１０、Ｎ−型層１１、Ｐウェル層１２およびＮ＋型拡散領域１３は、ＰＮＰＮの接合をなしてＩＧＢＴ型を構成している。また、導電膜２０は、チャネルストッパ領域２４およびＥＱＲ電極膜２５と短絡されており、Ｐウェル層１２、Ｎ＋型拡散領域１３およびチャネルストッパ領域２４とでＮＰＮ接合をなしてＭＯＳＦＥＴ型を形成している。したがって、半導体装置１は、ＩＧＢＴ型の構成を持つとともに、ＭＯＳＦＥＴ型の構成も併せ持つものである。
【００３４】
以上の構成において、ゲート電極膜１５とエミッタ電極膜１８との間に所定閾値以上の電圧を印加すると、従来技術に係るＩＧＢＴ型の半導体装置と同様に、Ｐウェル層１２のゲート絶縁膜１４との境界領域に反転層が形成されてチャネルとなる。したがって、電流は、導電膜２０からＰ＋型層１０、Ｎ−型層１１、Ｐウェル層１２およびＮ＋型拡散領域１３を通ってエミッタ電極膜１８へ向かって流れる。ところが、半導体装置１は、ＭＯＳＦＥＴ型の構成も持っているから、同時に半導体装置１の周側面部２３に形成された導電膜２０を経由して、チャネルストッパ領域２４またはＥＱＲ電極膜２５を通ってチャネルストッパ領域２４、Ｎ−型層１１、Ｐウェル層１２およびＮ＋型拡散領域１３を通ってエミッタ電極膜１８へ分流するルートも生じる。なお、わずかながら導電膜２０からＮ−型層１１へも流れる。
【００３５】
さらに、ゲート電極膜１５とエミッタ電極膜１８との間の電圧を零または負電圧にすると、Ｎ−型層１１内部のキャリアは、導電膜２０へ向かって排除されると同時に、チャネルストッパ領域２４へも排除される。特に、導電膜２０とエミッタ電極膜１８との間の電圧が例えば０．５Ｖ以下など低い状態にあるときには、導電膜２０とＮ−型層１１とのショットキー接合のＶＦの大きさ、およびＮ−型層１１とＰウェル層１２とのＰＮジャンクションのＶＦの大きさから、ほとんどの電流は、導電膜２０から、チャネルストッパ領域２４またはＥＱＲ電極膜２５を通ってチャネルストッパ領域２４、Ｎ−型層１１、Ｐウェル層１２およびＮ＋型拡散領域１３を経由して流れることになる。
【００３６】
したがって、半導体装置１は、そのターンオフ時、ＭＯＳＦＥＴ型としての機能をよく発現させて、従来技術に係るＩＧＢＴ型の半導体装置よりもテール電流の立下り時間、すなわちターンオフ後に低い値の電流が尾を引くように流れ続ける時間を短縮できるという特長を有する。
【００３７】
続けて、本発明の第１の実施の形態に係る半導体装置の製造工程について説明する。図４〜図８は、本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）〜本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。これらの図中、１０は半導体装置、２０は導電膜、２３は周側面部、２８は主要配線パターン、３０はシリコン基板、３１は配線パターン、３２は研削砥石、３３は保持部材、３４はブレード、３５は溝である。
【００３８】
まず、図４に示すように、シリコン基板３０の内部にＰ＋型層１０、Ｐウェル層１２、Ｎ＋型拡散領域１３、チャネルストッパ領域２４などを形成するともに、ゲート絶縁膜１４、ゲート電極膜１５、下地酸化膜１６、層間絶縁膜１７、エミッタ電極膜１８、酸化膜２６、層間絶縁膜２７、ＥＱＲ電極膜２５などを形成する。これらの形成を終えた段階で、シリコン基板３０の表面には、後述する工程で分離される半導体装置ごとに、エミッタ電極膜１８やボンディングパッドなどの主要配線パターン２８、およびＥＱＲ電極膜２５を含む配線パターン３１が形成される。なお、主要配線パターン２８の間の配線パターンが形成されていない部位には、当該部分を保護するために、ポリイミドなどの樹脂膜を形成することが好ましい。
【００３９】
次に、図５に示すように、ブレード３４でシリコン基板３０をスクライブラインに沿ってハーフカットし、溝３５を形成する。続けて、図６に示すように、シリコン基板の表面に保持部材３３を貼り付ける。この際に、接着剤は以下のように塗布することが好ましい。図９は、接着剤の塗布方法を示す説明図であり、（Ａ）は第1の塗布方法を示す断面図であり、（Ｂ）は第２の塗布方法を示す断面図であり、（Ｃ）は第３の塗布方法を示す断面図である。図中、３６は接着剤である。その他の符号は図６のものと同じである。
【００４０】
図９（Ａ）に示すように、接着剤の塗布方法としては、接着剤を保持部材３３の全面に塗布した後に、シリコン基板３０を保持部材３３に貼り付ける。この他の方法として、図９（Ｂ）に示すように、配線パターン３１のみに接着剤を塗布し、配線パターン３１と保持部材３３のみが接着されるようにしても良い。この場合、ＥＱＲ電極膜２５の外周面を接着剤が覆わないようにすることが好ましい。これは、後述する工程において、導電膜２０を形成してＥＱＲ電極膜２５と導電膜２０とを接続する際に、ＥＱＲ電極膜２５の外周面に接着剤が付着していると、ＥＱＲ電極膜２５と導電膜２０との間に接着剤が介在してこれらが電気的に接続されないことが想定されるからである。なお、十分な接着強度が得られるならば、図９（Ｃ）に示すように、ＥＱＲ電極膜２５を除く主要配線パターン２８のみに接着剤を塗布するようにしても良い。図９（Ｂ）および（Ｃ）に示した方法によれば、接着剤の塗布処理が図９（Ａ）に示したものよりも複雑になるが、不要な部分に接着剤を塗布しないので、ＥＱＲ電極膜２５と導電膜２０とを電気的に接続することがより確実にできる。
【００４１】
また、保持部材３３としては、チッ化アルミニウム（ＡｌＮ）や、シリコン（Ｓｉ）、金属と樹脂との混合材などの硬質な材料を用いることが好ましい。この理由は、上記の場合と同様に、樹脂シートなど柔軟性に富む材料を使用した場合、ＥＱＲ電極膜２５の外周面を覆うように保持部材３３が付着してしまい、後述する工程において、ＥＱＲ電極膜２５と導電膜２０とが電気的に接続されないからである。
【００４２】
次に、図７に示すように、シリコン基板３０を裏面、すなわち配線パターン３１を形成していない面から研削砥石３２で研削し、シリコン基板３０が所定の厚みになるようにする。このとき、溝３５は裏面側に露出して、シリコン基板３０が半導体装置ごとに分割された状態になる。
【００４３】
続けて、図８に示すように、金属を蒸着することによって、半導体装置１の裏面と周側面２３に導電膜２０を形成する。この際、まずニッケルを蒸着することによって第１金属膜２１を形成し、次に銀を蒸着することによって第２金属膜２２を形成する。なお、図８では、導電膜２０がＥＱＲ電極膜２５の端面に接続された状態を示したが、導電膜２０がＥＱＲ電極膜２５の一部または全部を覆うようにしても良い。また、第１金属膜２１および第２金属膜２２のいずれか一方、または両方をメッキ法によって形成しても良い。また、例えば、第２金属膜２２に代えて導電性有機材料を用いる場合には、第１金属膜２１上にその導電性有機材料を塗布するようにしても良い。この後、半導体装置１を保持部材３３から剥離することによって、半導体装置１の製造工程を終える。
【００４４】
以上の工程によれば、シリコン基板３０をハーフカットした後、裏面研削を行なうことによってシリコン基板３０を分割し、続けて金属を蒸着することによって導電膜２０を形成するので、導電膜２０を半導体装置の裏面および周側面２３に形成することが容易にできる。
【００４５】
続けて、本発明の第１の実施の形態に係る半導体装置の別の製造工程について説明する。図１０〜図１４は、本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）〜本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。これらの図中、１９は接続パターン部、２９は周辺パターンである。その他の符号は、すべて図４〜図８で用いたものと同じである。
【００４６】
まず、図１０に示すように、シリコン基板３０の内部にＰウェル層１２、Ｎ＋型拡散領域１３、チャネルストッパ領域２４などを形成する。さらに、ゲート絶縁膜１４、ゲート電極膜１５、下地酸化膜１６、層間絶縁膜１７、エミッタ電極膜１８、酸化膜２６、層間絶縁膜２７、ＥＱＲ電極膜２５などを順次形成して行く。このとき、隣接するＥＱＲ電極膜２５同士をつなぐ接続パターン部１９を設け、隣接するＥＱＲ電極膜２５同士と接続パターン部１９とを周辺パターン２９として一体に形成する。
【００４７】
次に、図１１に示すように、ブレード３４でシリコン基板３０をスクライブラインに沿ってハーフカットし、溝３５を形成する。このとき、周辺パターン２９の接続パターン部１９が切除されて、溝３５の側壁上にＥＱＲ電極膜２５の端部が現れる。続けて、図１２に示すように、シリコン基板の表面に保持部材３３を貼り付ける。なお、接着剤の塗布方法は、図９に示したものと同じである。
【００４８】
次に、図１３に示すように、シリコン基板３０を裏面、すなわち配線パターン３１を形成していない面から研削砥石３２で研削し、シリコン基板３０を半導体装置ごとに分割する。このとき、ＥＱＲ電極膜２５の端面は、半導体装置１の周側面に一致している。さらに、図１４に示すように、ニッケルと銀を蒸着することによって、第１金属膜および第２金属膜２２を形成して導電膜２０とする。以上の工程によれば、第１の実施の形態の場合と同様に、導電膜２０を形成することが容易にできるとともに、導電膜２０とＥＱＲ電極膜２５との接続が容易にできる利点がある。
【００４９】
ところで、ＥＱＲ電極膜２５を図１に示したように形成した場合、第１金属膜２１および第２金属膜２２を蒸着するときに、金属がＥＱＲ電極膜２５の端面付近に付着しにくい場合がある。しかし、この製造工程においては、後述する図２に示すＥＱＲ電極膜２５のように、ＥＱＲ電極膜２５の端面が半導体装置１の周側面に一致しているので、導電膜２０がＥＱＲ電極膜２５の端面に確実に付着する。なお、この製造工程においても、メッキ法によって導電膜２０を形成しても良い。また、導電膜２０をＥＱＲ電極膜２５の一部または全部を覆うように形成しても良い。
【００５０】
次に、本発明の第２の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図２は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。図中の符号は、すべて図１において用いたものと同じである。図２の半導体装置１においては、Ｐ＋型層１０を形成しないで、Ｎ−型層１１、Ｐウェル層１２およびＮ＋型拡散領域１３がＮＰＮの接合をなすようにしている。また、導電膜２０とＮ−型層１１と接合に着目すると、これらでショットキ・ダイオードを構成しており、導電膜２０、Ｎ−型層１１、Ｐウェル層１２およびＮ＋型拡散領域１３によって、ＩＧＢＴ型と近似した特性を示すようになされている。また、ＥＱＲ電極膜２５は、後述する方法により、鉛直方向においてその端面の位置がシリコン基板３０の端面の位置と一致するように形成されている。なお、その他の構成は、すべて図１に示したものと同じである。
【００５１】
本発明の第２の実施の形態においては、本発明の第１の実施の形態と同様の作用効果を奏するが、導電膜２０がコレクタ電極と第１の実施の形態におけるＰ＋型層１０との機能を併せ持つので、本発明の第１の実施の形態よりも製造工程数を少なくすることが可能になる。
【００５２】
さらに、本発明の第３および第４の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図３は、本発明の第３および第４の実施の形態に係る半導体装置を示す断面図であり、（Ａ）は本発明の第３の実施の形態に係る半導体装置を示す断面図であり、（Ｂ）は本発明の第４の実施の形態に係る半導体装置を示す断面図である。図中の符号は、すべて図１に示したものと同じである。
【００５３】
本発明の第１および第２の実施の形態に係る半導体装置においては、導電膜２０とＥＱＲ電極膜２５とを接続したが、導電膜２０を半導体装置１の周側面部２３の全部または一部にのみ設け、ＥＱＲ電極膜２５と接続しない構成にすることも可能である。本発明の第３の実施の形態に係る半導体装置は、図３（Ａ）に示した通りのものであり、図示を省略した部分は、本発明の第１の実施の形態に係る半導体装置と同じである。この実施の形態においては、導電膜２０をチャネルストッパ領域２４の部位まで形成しており、ＥＱＲ電極膜２５とは接続されていない。したがって、導電膜２０とチャネルストッパ領域２４との接続の確実性という点においては、第１および第２の実施の形態に係る半導体装置よりも劣るが、導電膜２０をＥＱＲ電極膜２５と接続しないので、製造工程の管理が容易になる。
【００５４】
また、本発明の第４の実施の形態に係る半導体装置は、図３（Ｂ）に示した通りのものであり、図示を省略した部分は、本発明の第１の実施の形態に係る半導体装置と同じである。この実施の形態においては、導電膜２０をＮ−型層１１の部位まで形成しており、ＥＱＲ電極膜２５およびチャネルストッパ領域２４とは接続されていない。この実施の形態においては、導電膜２０をチャネルストッパ領域２４の部位まで形成しており、ＥＱＲ電極膜２５およびチャネルストッパ領域２４とは接続されていない。したがって、導電膜２０からＥＱＲ電極膜２５およびチャネルストッパ領域２４へ流れる電流はなく、導電膜２０からＮ−型層１１へ流れるわずかな電流のみとなる。したがって、導電膜２０は、ＭＯＳＦＥＴを形成するための電路としては、第１、第２および第３の実施の形態に係る半導体装置よりも劣る。しかし、導電膜２０の形成範囲が狭いので、製造工程の管理が最も容易になる。
【００５５】
【発明の効果】
以上のように、本発明は、半導体装置の裏面および周側面に導電膜を形成し、ＥＱＲ電極と接続するようにしたので、ＩＧＢＴ型とＭＯＳＦＥＴ型との両方の構成を有する半導体装置を形成することができ、ターンオフ時のスイッチング特性がＭＯＳＦＥＴ型に近いＩＧＢＴ型の半導体装置およびその製造方法を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置を示す断面図である。
【図３】本発明の第３および第４の実施の形態に係る半導体装置を示す断面図であり、（Ａ）は本発明の第３の実施の形態に係る半導体装置を示す断面図であり、（Ｂ）は本発明の第４の実施の形態に係る半導体装置を示す断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｂ）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｃ）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｄ）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）である。
【図９】接着剤の塗布方法を示す説明図であり、（Ａ）は第1の塗布方法を示す断面図であり、（Ｂ）は第２の塗布方法を示す断面図であり、（Ｃ）は第３の塗布方法を示す断面図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ａ）。
【図１１】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｂ）。
【図１２】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｃ）。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｄ）。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造工程を説明する断面図（ｅ）。
【図１５】従来技術に係るＩＧＢＴ型の半導体装置の製造方法の概略を示す説明図（ａ）である。
【図１６】従来技術に係るＩＧＢＴ型の半導体装置の製造方法の概略を示す説明図（ｂ）である。
【図１７】従来技術に係るＩＧＢＴ型の半導体装置の製造方法の概略を示す説明図（ｃ）である。
【図１８】従来技術に係るＩＧＢＴ型の半導体装置の製造方法の概略を示す説明図（ｄ）である。
【図１９】従来技術に係るＩＧＢＴ型の半導体装置の製造方法の概略を示す説明図（ｅ）である。
【図２０】従来技術に係るＩＧＢＴ型の半導体装置の製造方法の概略を示す説明図（ｆ）である。
【図２１】従来技術に係るＩＧＢＴ型の半導体装置を示す断面図である。
【符号の簡単な説明】
１      半導体装置
１０    Ｐ＋型層
１１    Ｎ−型層
１２    Ｐウェル層
１３    Ｎ＋型拡散領域
１４    ゲート絶縁膜
１５    ゲート電極膜
１６    下地酸化膜
１７    層間絶縁膜
１８    エミッタ電極膜
１９    接続パターン部
２０    導電膜
２１    第１金属膜
２２    第２金属膜
２３    周側面部
２４    チャネルストッパ領域
２５    ＥＱＲ電極膜
２６    酸化膜
２７    層間絶縁膜
２８    主要配線パターン
２９    周辺パターン
３０    シリコン基板
３１    配線パターン
３２    研削砥石
３３    保持部材
３４    ブレード
３５    溝
３６    接着剤
１０１  半導体装置
１１０  Ｐ＋型層
１１１  ゲート電極膜
１１２  Ｐウェル層
１１３  Ｎ＋型拡散領域
１１４  ゲート絶縁膜
１１５  ゲート電極膜
１１６  下地酸化膜
１１７  層間絶縁膜
１１８  エミッタ電極膜
１２０  金属膜
１３０  シリコン基板
１３１  配線パターン
１３２  研削砥石
１３３  保持部材
１３４  ブレード
１３５  溝
【図１】
0003941915.tif 000002
【図２】
0003941915.tif 000003
【図３】
0003941915.tif 000004
【図４】
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【図５】
0003941915.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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