(57)【特許請求の範囲】
【請求項１】
列制御コマンドの供給からデータの入出力が開始されるまでのクロックサイクル数を示すレイテンシが異なる複数の動作モードを有し、
行制御コマンドの供給に応じて動作しワード線を制御する行制御回路と、前記列制御コマンドの供給に応じて動作しビット線を制御する列制御回路と、前記行制御コマンドおよび前記列制御コマンドを順次に受ける入力回路とを備え、
前記行制御コマンドの供給を受けた後、前記列制御回路が動作するまでの時間は、前記動作モードによらず一定であり、前記列制御回路を動作させる前記列制御コマンドを受けた後、前記列制御回路が動作するまでの時間は、前記動作モードに応じて異なることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記列制御回路を動作させる前記列制御コマンドは、読み出し動作を実行する読み出しコマンドおよび書き込み動作を実行する書き込みコマンドの少なくともいずれかであり、該コマンドは、クロック信号に同期して供給され、
前記動作モードは、前記レイテンシの設定に応じて切り替えられることを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
読み出し動作または書き込み動作の終了後、前記ビット線を所定の電圧にするプリチャージ動作がそれぞれ実行され、
前記読み出し動作を実行する読み出しコマンドまたは前記書き込み動作を実行する書き込みコマンドを受けた後、前記プリチャージ動作が開始されるまでの時間は、前記動作モードに応じて異なることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
前記コマンドは、前記ビット線を所定の電圧にするプリチャージ動作を実行するプリチャージコマンドを含み、
前記プリチャージコマンドを受けた後、前記プリチャージ動作が開始されるまでの時間は、前記動作モードに応じて異なることを特徴とする半導体メモリ。
【請求項５】
請求項３または請求項４記載の半導体メモリにおいて、
前記ワード線は、前記プリチャージ動作の開始に同期して非活性化されることを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
読み出し動作または書き込み動作の終了後、前記ビット線を所定の電圧にするプリチャージ動作がそれぞれ実行され、
前記行制御コマンドの供給を受けた後、前記プリチャージ動作が開始されるまでの時間は、前記動作モードによらず一定であることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
複数の遅延回路を有し、前記動作モードに応じて所定の該遅延回路を選択し前記時間を変更するタイミング調整回路を備え、
前記遅延回路の遅延時間は、微調整可能であることを特徴とする半導体メモリ。
【請求項８】
請求項７記載の半導体メモリにおいて、
前記遅延回路の遅延時間を微調整するヒューズを備えたことを特徴とする半導体メモリ。
【請求項９】
請求項８記載の半導体メモリにおいて、
前記遅延回路の遅延時間を微調整する試験回路を備えたことを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリのアクセス時間を短縮する技術に関する。特に、本発明は、コラムアドレスに対応する回路を、レイテンシに応じて最適に動作させる技術に関する。
【０００２】
【従来の技術】
図１１は、一般的なSDRAM（Synchronous DRAM）のセンスアンプおよびその周辺を示している。
図において、相補のビット線BL、/BLには、センスアンプ２、プリチャージ回路４、nMOSトランジスタ（以下、単にnMOSと称する）からなるコラムスイッチ６ａ、６ｂが接続されている。
【０００３】
センスアンプ２は、２つのCMOSインバータ２ａの入力と出力とを互いに接続して形成されている。CMOSインバータ２ａのnMOSのソースは、nMOS２ｂを介して接地線VSSに接続されている。nMOS２ｂのゲートは、センスアンプイネーブル信号LEZで制御されている。CMOSインバータ２ａのpMOSトランジスタ（以下、単にpMOSと称する）のソースは、pMOS２ｃを介して電源線VDDに接続されている。pMOS２ｃのゲートは、センスアンプイネーブル信号LEXで制御されている。CMOSインバータ２ａの出力は、それぞれビット線/BL、BLに接続されている。
【０００４】
プリチャージ回路４は、ビット線BL、/BLをイコライズするnMOS４ａと、ビット線BL、/BLをそれぞれプリチャージ線VPRに接続するnMOS４ｂ、４ｃで構成されている。nMOS４ａ、４ｂ、４ｃのゲートは、プリチャージ信号PREを受けている。
コラムスイッチ６ａ、６ｂのソース・ドレインの一方は、それぞれビット線BL、/BLに接続され、他方は、データバスDBZ、DBXにそれぞれ接続されている。コラムスイッチ６ａ、６ｂのゲートは、コラム線選択信号CLZに接続されている。
【０００５】
ビット線BL、/BLは、nMOS８ａ、８ｂを介して、センスアンプ２の両側に配置されたメモリアレイに接続されている。nMOS８ａ、８ｂのゲートは、アイソレーション信号ISO、/ISOによりそれぞれ制御されている。nMOS８ａ、８ｂは、一方が導通するとき、他方が非導通になる。
次に、SDRAMの読み出し動作を説明する。
【０００６】
図１２は、CASレイテンシが“１”の場合のSDRAMの読み出し動作を示している。CASレイテンシは、読み出しコマンドRDが供給されてから読み出しデータが出力されるまでのクロックサイクル数である。CASレイテンシは、例えば、SDRAMを搭載するシステムのクロック周波数に応じて設定される。この例では、クロック信号CLKの周波数は、100MHz（周期＝10ns）にされている。
【０００７】
まず、クロック信号CLKに同期してアクティブコマンドACTVを示すコマンド信号CMDおよび図示しない行アドレス信号が供給される（図１２（ａ））。アクティブコマンドACTVの受け付けにより、行アドレスに対応する制御回路が動作し、ワード線選択信号WLが活性化（高レベル）される（図１２（ｂ））。ここで、ワード線選択信号WLは、メモリアレイに形成されたメモリセルのトランスファゲートを制御するワード線上に伝達される信号である。ワード線選択信号WLの活性化により、メモリセルがビット線BL（または/BL）に接続され、メモリセルに保持されているデータがビット線にBL（または/BL）上に伝達される（図１２（ｃ））。
【０００８】
ワード線選択信号WLの活性化から所定の時間後に、センスアンプイネーブル信号LEZ、LEXが、活性化（それぞれ、高レベル、低レベル）される（図１２（ｄ））。センスアンプイネーブル信号LEZ、LEXの活性化により、センスアンプ２が活性化され、ビット線BL、/BLに伝達された読み出しデータが増幅される（図１２（ｅ））。ここで、アクティブコマンドACTVが供給された後、センスアンプイネーブル信号LEZ、LEXが活性化されるまでの期間T1は、制御回路の動作時間に依存し、クロック信号CLKの周波数に依存しない。
【０００９】
センスアンプイネーブル信号LEZ、LEXの活性化からの期間T2は、読み出しデータがセンスアンプ２により十分に増幅され、安定して読み出されるために必要な期間である。この期間T2内にコラム線選択信号CLZが活性化されると、増幅された読み出しデータは、データバスDBZ、DBXの寄生容量等の影響を受け、破壊される場合がある。このため、コラム線選択信号CLZは、後述するように期間T2の後に活性化されなくてはならない。なお、期間T2は、制御回路の動作時間に依存し、クロック信号CLKの周波数に依存しない。すなわち、クロック信号CLKの周波数が変わっても、期間T2は変わらない。
【００１０】
アクティブコマンドACTVの受け付け後、次のクロック信号CLKに同期して読み出しコマンドRDを示すコマンド信号CMDおよび図示しないアドレス信号AD（列アドレス）が供給される（図１２（ｆ））。読み出しコマンドRDの受け付けにより、列アドレスに対応する制御回路が動作し、コラム線選択信号CLZが活性化（高レベル）される（図１２（ｇ））。ここで、読み出しコマンドRDが供給された後、コラム線選択信号CLZが活性化されるまでの期間T3は、制御回路の動作時間に依存し、クロック信号CLKの周波数に依存しない。読み出しデータを正しく読み出すために、コラム線選択信号CLZは、期間T2の後に活性化される。コラム線選択信号CLZの活性化により、ビット線BL、/BL上に増幅された読み出しデータがデータバスDBZ、DBXに伝達される（図１２（ｈ））。そして、読み出しコマンドRDの受け付け後の次のクロック信号CLK信号（図中、番号“１”を付したクロック信号CLKの立ち上がり）に同期して読み出しデータが入出力端子DQから出力される（図１２（ｉ））。ACTVコマンドが供給されてから読み出しデータが出力されるまでのアクセス時間tRAC（/RAS Access time from Clock）は、17nsである。
【００１１】
図１３は、CASレイテンシが“２”の場合のSDRAMの読み出し動作を示している。クロック信号CLKの周波数は、図１２に比べ高くされている。この例では、クロック信号CLKの周波数は、150MHz（周期＝6.7ns）にされている。
アクティブコマンドACTVの受け付けから、ワード線選択信号WLおよびセンスアンプイネーブル信号LEZ、LEXの活性化までの動作（図１３（ａ）〜（ｅ））は、図１２と同一であるため、説明を省略する。
【００１２】
図中の期間T3’は、アクティブコマンドACTVの受け付け後、次のクロック信号CLKに同期して読み出しコマンドRDが供給された場合におけるクロック信号CLKの立ち上がりからコラム線選択信号CLZの活性化までの期間を示している。この場合、コラム線選択信号CLZの立ち上がりタイミングは、期間T2に含まれてしまう。このため、読み出しコマンドRDは、アクティブコマンドACTVの受け付け後、２番目のクロック信号CLK（図中、番号“０”を付したクロック信号CLKの立ち上がり）に同期して供給されなくてはならない（図１３（ｆ））。
【００１３】
読み出しコマンドRDの受け付けにより、列アドレスに対応する制御回路が動作し、クロック信号CLKの立ち上がりから期間T3後、コラム線選択信号CLZが活性化（高レベル）される（図１３（ｇ））。ビット線BL、/BL上で増幅された読み出しデータは、図１２と同様にデータバスDBZ、DBXに伝達される（図１３（ｈ））。そして、読み出しコマンドRDの受け付け後、次のクロック信号CLK信号（図中、番号“１”を付したクロック信号CLKの立ち上がり）に同期して読み出しデータが入出力端子DQから出力される（図１３（ｉ））。このときのアクセス時間tRACは、23nsであり、図１２に比べ長い。
【００１４】
【発明が解決しようとする課題】
このように、従来のSDRAMでは、クロック信号CLKの周波数が高いほうが、アクセス時間tRACが長くなってしまうという問題があった。この結果、クロック信号CLKの周波数が高いほうが、データのバス占有率が低くなると言う問題があった。バス占有率は、所定の期間において有効なデータがシステム上のデータバス上に伝達されている比率である。バス占有率が低いとSDRAMを搭載するシステム全体の性能が低下してしまう。
【００１５】
本発明の目的は、半導体メモリのアクセス時間を短縮することにある。
本発明の別の目的は、バス占有率を向上できる半導体メモリを提供することにある。
【００１６】
【課題を解決するための手段】
請求項１の半導体メモリは、列制御コマンドの供給からデータの入出力が開始されるまでのクロックサイクル数を示すレイテンシが異なる複数の動作モードを有し、行制御回路と、列制御回路と、入力回路とを備えている。行制御回路は、行制御コマンドの供給に応じて動作し、ワード線を制御する。列制御回路は、列制御コマンドの供給に応じて動作し、ビット線を制御する。入力回路は、行制御コマンドおよび前記列制御コマンドを順次に受ける。行制御コマンドの供給を受けた後（メモリ動作の開始）、列制御回路が動作するまでの時間は、動作モードによらず一定である。また、列制御回路を動作させるコマンドを受けた後、列制御回路が動作するまでの時間は、動作モードに応じて変えられる。このため、行制御回路の動作の開始後に列制御回路が動作を開始する半導体メモリにおいて、動作モードに応じて列制御回路を最適なタイミングで動作でき、それぞれの動作モードにおいて、メモリセルへのアクセス時間を最短にできる。この結果、半導体メモリを搭載するシステムのバス占有率を向上できる。
【００１７】
請求項２の半導体メモリでは、列制御回路を動作させるコマンドは、読み出しコマンドおよび書き込みコマンドの少なくともいずれかである。読み出しコマンドの供給により読み出し動作が実行され、書き込みコマンドの供給により書き込み動作が実行される。これ等コマンドは、クロック信号に同期して供給される。また、動作タイミングの変更、すなわち動作モードの切り替えは、レイテンシを所定の値に設定することで行われる。ここで、レイテンシは、読み出しコマンドまたは書き込みコマンドの供給からデータの入出力が開始されるまでのクロックサイクル数を示す値である。このため、データの入出力の開始タイミング（動作モード）に応じて、列制御回路の動作タイミングを最適に設定できる。
【００１８】
請求項３の半導体メモリでは、読み出し動作および書き込み動作の終了後、ビット線を所定の電圧にするプリチャージ動作がそれぞれ実行される。そして、読み出し動作を実行する読み出しコマンドまたは書き込み動作を実行する書き込みコマンドを受けた後、プリチャージ動作が開始されるまでの時間は、動作モードに応じて変えられる。このため、動作モードに応じてプリチャージ動作を最適なタイミングで実行できる。この結果、次のメモリ動作を早く開始でき、単位時間当たりのデータの入出力回数を増大できる。すなわち、半導体メモリを搭載するシステムのバス占有率を向上できる。特に、読み出し動作および書き込み動作の終了後、プリチャージ動作を自動的に実行する半導体メモリに適用すると顕著な効果が得られる。
【００１９】
請求項４の半導体メモリは、ビット線を所定の電圧にするプリチャージ動作を実行するプリチャージコマンドを有している。そして、プリチャージコマンドを受けた後、プリチャージ動作が開始されるまでの時間は、動作モードに応じて変えられる。このため、動作モードに応じてプリチャージ動作を最適なタイミングで実行でき、半導体メモリを搭載するシステムのバス占有率を向上できる。
【００２０】
請求項５の半導体メモリでは、ワード線は、プリチャージ動作の開始に同期して非活性化される。このため、ビット線へのデータの読み出しの停止後またはビット線へのデータの書き込みの停止後、プリチャージ動作を、最適なタイミングかつ最小の時間で開始できる。
【００２１】
請求項６の半導体メモリでは、読み出し動作および書き込み動作の終了後、ビット線を所定の電圧にするプリチャージ動作がそれぞれ実行される。そして、行制御コマンドの供給を受けた後、プリチャージ動作が開始されるまでの時間は、一定にされる。このため、動作モードに応じてプリチャージ動作を最適なタイミングで実行できる。この結果、次のメモリ動作を早く開始でき、単位時間当たりのデータの入出力回数を増大できる。すなわち、半導体メモリを搭載するシステムのバス占有率を向上できる。
【００２２】
請求項７の半導体メモリは、複数の遅延回路を有するタイミング調整回路を備えている。そして、所定の遅延回路を選択されることで、列制御回路を動作させるコマンドを受けた後、列制御回路が動作するまでの時間が変更される。さらに、タイミング調整回路は、動作モードに応じて遅延回路の遅延時間を微調整する。このため、半導体メモリの製造条件の変動等によりばらつく遅延回路の特性を、製造後に調整できる。
【００２３】
請求項８の半導体メモリでは、ヒューズの溶断により、遅延回路の遅延時間が微調整される。このため、製造された各半導体メモリに応じて、遅延回路の遅延時間が最適に設定できる。この結果、半導体メモリの製造後に、各動作モードの動作タイミングを最適にできる。
請求項９の半導体メモリでは、まず、試験工程において、試験回路が動作され、遅延回路の遅延時間が微調整される。この後、試験結果に基づいて所定のヒューズが溶断され、遅延回路の遅延時間が設定される。この結果、ホトマスクの変更、製造プロセスの変更を行うことなく、各動作モードの動作タイミングを、常に最適にできる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。各図面において太線で示した信号線は、複数本で構成されることを示している。また、太線が接続されたブロックの一部は、複数の回路で構成されている。
図１は、本発明の半導体メモリの第１の実施形態を示している。従来技術で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２５】
この半導体メモリは、シリコン基板上にCMOSプロセス技術を使用してSDRAMインタフェースを備えたFCRAM（Fast Cycle RAM）として形成されている。すなわち、このFCRAMは、アドレス信号ADを、行アドレスと列アドレスとに分けて順次に受け（アドレスマルチプレクス方式）、行アドレスに対応してワード線を選択し、列アドレスに対応して読み出し動作または書き込み動作を実行する。
【００２６】
FCRAMは、入出力回路１０、制御回路１２、および複数のメモリアレイ含むメモリコア１４を有している。入出力回路１０は、クロックバッファ１６、コマンドデコーダ１８を有している。クロックバッファ１６は、外部から供給されるクロック信号CLKを増幅し、内部クロック信号ICLKとして出力している。コマンドデコーダ１８は、外部から供給されるコマンド信号CMDの入力回路として動作する。コマンドデコーダ１８は、コマンド信号CMDを解読し、内部コマンド信号ICMDとして出力している。入出力回路１０は、クロック信号CLK、コマンド信号CMD、アドレス信号ADを受け、制御回路１２に内部クロック信号ICLK、内部コマンド信号ICMD、内部アドレス信号IADを出力し、データ入出力信号DQおよび内部データ入出力信号IDQを入出力している。なお、符号DQは、データ入出力端子の名称としても使用する。
【００２７】
制御回路１２は、モードレジスタ２０、CLZ発生回路２２、コラムデコーダ２４を有している。CLZ発生回路２２、コラムデコーダ２４は、読み出しコマンドRD、書き込みコマンドWR等（列制御コマンド）の供給に応じてビット線BL、/BLを制御する列制御回路として動作する。制御回路１２は、図示した以外に、アクティブコマンドACTV等（行制御コマンド）の供給に応じてワード線を制御する行制御回路として動作する。制御回路１２は、内部クロック信号ICLK、内部コマンド信号ICMD、内部アドレス信号IAD（行アドレスまたは列アドレス）を受け、ワード線選択信号WL、センスアンプイネーブル信号LEZ、LEX、プリチャージ信号PRE、コラム線選択信号CLZを出力し、内部データ入出力信号IDQおよびデータ信号DBZ、DBXを入出力している。符号DBZ、DBXは、データバスの名称としても使用する。
【００２８】
モードレジスタ２０は、外部から設定されるCASレイテンシを保持する機能を有している。モードレジスタ２０は、CASレイテンシが“１”に設定されたとき、レイテンシ信号CL1を活性化し、CASレイテンシが“２”に設定されたとき、レイテンシ信号CL2を活性化する。
CLZ発生回路２２は、内部コマンド信号ICMDおよびレイテンシ信号CL1、CL2を受けタイミング信号CLZ0を出力している。コラムデコーダ２４は、タイミング信号CLZ0および内部アドレス信号IAD（列アドレス）を受け、所定のコラム線選択信号CLZを活性化している。
【００２９】
メモリコア１４は、メモリセルMC、センスアンプ２、プリチャージ回路４、およびコラムスイッチ６を有している。センスアンプ２、プリチャージ回路４、コラムスイッチ６、およびビット線BL、/BLの構成は、図１０と同一であるため、説明を省略する。メモリセルMCは、データを保持するキャパシタと、このキャパシタにデータを伝達するトランスファMOSとで構成されている。キャパシタは、一端がビット線BL（または/BL）に接続され、他端がプレート電極に接続されている。トランスファMOSのゲートは、ワード線選択信号WLを伝達するワード線に接続されている。
【００３０】
図２は、CLZ発生回路２２の詳細を示している。
CLZ発生回路２２は、直列に接続された遅延回路２２ａ、２２ｂ、およびパルス発生回路２２ｃの間にスイッチ回路SW1、SW2、SW3を配置して構成されている。遅延回路２２ａは、内部コマンド信号ICMD（読み出しコマンドRDまたは書き込みコマンドWR）を受け、受けた信号を所定の時間遅延させて出力している。遅延回路２２ｂは、遅延回路２２ａからの信号をスイッチ回路SW2を介して受け、受けた信号を所定の時間遅延させて出力している。パルス発生回路２２ｃは、遅延回路２２ａまたは遅延回路２２ｂからの信号を、それぞれスイッチ回路SW1、SW3を介して受け、活性化タイミングの異なるタイミング信号CLZ0を生成している。
【００３１】
スイッチ回路SW1は、モードレジスタ２０から出力されるレイテンシ信号CL1が活性化されたときにオンする。スイッチ回路SW2、SW3は、モードレジスタ２０から出力されるレイテンシ信号CL2が活性化されたときにオンする。このため、CASレイテンシが“１”に設定されているとき、タイミング信号CLZ0は、遅延回路２２ａのみの遅延時間に依存して生成される。CASレイテンシが“２”に設定されているとき、タイミング信号CLZ0は、両遅延回路２２ａ、２２ｂの遅延時間に依存して生成される。すなわち、CLZ発生回路２２は、タイミング信号CLZ0（コラム選択線信号CLZ）の生成タイミングを変えるタイミング調整回路として動作する。読み出しコマンドRDまたは書き込みコマンドWRが供給されてから、タイミング信号CLZ0が活性化されるまでの時間は、可変であり、CASレイテンシが大きいほど長くなる。なお、遅延回路２２ｂの遅延時間は、後述する図４における期間DIFと同一にされている。
【００３２】
次に、上述したSDRAMの読み出し動作を説明する。
なお、CASレイテンシが“１”の場合の読み出し動作は、図１２（従来）と同一であるため、説明を省略する。このときのアクセス時間tRACは17nsである。
図３は、CASレイテンシが“２”の場合のSDRAMの読み出し動作を示している。クロック信号CLKの周波数は、図１３（従来）と同一の150MHz（周期＝6.7ns）にされている。
【００３３】
アクティブコマンドACTVの受け付けから、ワード線選択信号WLおよびセンスアンプイネーブル信号LEZ、LEXの活性化までの動作（図３（ａ）〜（ｅ））は、上述した図１２と同一であるため、説明を省略する。
アクティブコマンドACTVの受け付け後、次のクロック信号CLKに同期して読み出しコマンドRDを示すコマンド信号CMDおよび図示しないアドレス信号AD（列アドレス）が供給される（図３（ｆ））。すなわち、クロック信号CLKの周波数が高い場合にも、読み出しコマンドRDは、アクティブコマンドACTVの受け付け後、次のクロック信号CLKに同期して供給可能である。読み出しコマンドRDの受け付けにより、列アドレスに対応する制御回路が動作する。ここで、CASレイテンシが“２”の場合、図２に示したCLZ発生回路２２は、遅延回路２２ａ、２２ｂを使用してタイミング信号CLZ0を活性化する。このため、コラム線選択信号CLZは、読み出しコマンドRDを受け付けたクロック信号CLKの立ち上がりから期間T4後に活性化される（図３（ｇ））。期間T4と期間T3との差は、遅延回路２２ｂの遅延時間に相当する。期間T4は、コラム線選択信号CLZが、期間T2の後に活性化されるように設定されている。このため、センスアンプ２により十分増幅された読み出しデータが、コラムスイッチ６を介してデータバスDBZ、DBXに伝達される（図３（ｈ））。そして、読み出しコマンドRDの受け付け後、次のクロック信号CLK信号（図中、番号“１”を付したクロック信号CLKの立ち上がり）に同期して読み出しデータが入出力端子DQから出力される（図３（ｉ））。このときのアクセス時間tRACは、クロック信号CLKの周波数が100MHzのときと同じ17nsであり、従来（図１３）に比べ、６ns短縮されている。アクセス時間tRACが短縮されるため、FCRAMを搭載するシステムのバス占有率が向上される。
【００３４】
図４は、期間T3と期間T4との関係を示している。
図において、期間DIFは、周波数が100MHzと150MHzとにおけるクロック信号CLKの周期の差を示している。そして、クロック信号CLKの周波数が高い場合の期間T4は、期間T3＋期間DIFにされている。このため、ACTVコマンドの受け付けからコラム線選択信号CLZの活性化までの期間は、クロック信号CLKの周波数に依存せず、常に一定になる。したがって、コラム線選択信号CLZは、クロック信号CLKの周波数に依存せず、常に期間T2の後に活性化され、その活性化タイミングは同一になる。
【００３５】
以上、本実施形態のFCRAMでは、設定されたレイテンシに応じて、コラム選択信号CLZを最適なタイミングで活性化することができ、アクセス時間tRACを最短にできる。この結果、FCRAMを搭載するシステムのバス占有率を向上できる。
図５は、本発明の半導体メモリの第２の実施形態における主要部の詳細を示している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３６】
この実施形態では、CLZ発生回路２２の遅延回路２２ａ、２２ｂの遅延時間をそれぞれ微調整するヒューズ回路２６ａ、２６ｂが形成されている。ヒューズ回路２６ａ、２６ｂ以外構成は、第１の実施形態と同一である。
ヒューズ回路２６ａ、２６ｂは、ポリシリコン等からなる複数のヒューズ（図示せず）を有している。ヒューズ回路２６ａ（または２６ｂ）は、これ等ヒューズの溶断に応じて、複数のヒューズ信号FUSa（またはFUSb）のいずれかを活性化する。遅延回路２２ａ、２２ｂの遅延時間は、活性化されたヒューズ信号FUSa、FUSbに応じてそれぞれ微調整される。すなわち、遅延回路２２ａ、２２ｂは、遅延時間がプログラム可能な可変遅延回路として動作する。そして、動作周波数に応じて図１に示したコラム線選択信号CLZが最適なタイミングで活性化されるようにヒューズが溶断される。
【００３７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ヒューズを溶断することで、製造条件の変動等によりばらついた遅延回路２２ａ、２２ｂの特性を、製造後に調整できる。遅延回路２２ａ、２２ｂの特性のばらつきは、製造条件の変動の他、ウエハ上でのチップの位置、製造ロット内でのウエハの位置に依存して発生する。この結果、ホトマスクの変更、製造プロセスの変更を行うことなく、常に最適なタイミングのコラム線選択信号CLZを生成できる。
【００３８】
図６は、本発明の半導体メモリの第３の実施形態の主要部を示している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、図５に示した構成にさらに試験回路２８が追加されている。
【００３９】
試験回路２８は、例えば、プローブ試験時に活性化される試験信号TESTを受けて、複数の活性化信号ACTaのいずれか、および活性化信号ACTbのいずれかを活性化する。活性化信号ACTa、ACTbは、それぞれヒューズ信号FUSa、FUSbに対応する信号である。試験回路２８を動作させることで、ヒューズを溶断することなく遅延回路２２ａ、２２ｂの遅延時間が微調整できる。すなわち、遅延回路２２ａ、２２ｂの遅延時間は、ヒューズ信号FUSa、FUSbまたは活性化信号ACTa、ACTbに応じてそれぞれ微調整される。
【００４０】
この実施形態では、まず、FCRAMの製造後、複数のFCRAMがつながっているウエハの状態で、動作試験（プローブ試験）が実行される。この際、活性化信号ACTa、ACTbを順次に活性化させ動作試験を実行することで、FCRAMが最適に動作するコラム線選択信号CLZのタイミングが明らかになる。この後、第４の実施形態と同様に、最適な活性化信号ACTa、ACTbに対応するヒューズが溶断される。そして、FCRAMは、パッケージ状態に組み立てられ、最終の動作試験が実行された後、出荷される。
【００４１】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、FCRAMの特性評価の結果に基づいてヒューズを溶断した。このため、製造条件の変動等によりばらついた遅延回路２２ａ、２２ｂの特性を、製造後の試験工程で調整できる。この結果、ホトマスクの変更、製造プロセスの変更を行うことなく、常に最適なタイミングのコラム線選択信号CLZを生成できる。
【００４２】
図７は、本発明の半導体メモリの第４の実施形態の主要部を示している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態は、行アドレスに対応する制御回路を動作させるための基本信号である行制御信号RASZを生成するRASZ発生回路３０に特徴を有している。RASZ発生回路３０以外の構成は、第１の実施形態と同一である。
【００４３】
RASZ発生回路３０は、直列に接続された遅延回路３０ａ、３０ｂ、およびパルス発生回路３０ｃの間にスイッチ回路SW4、SW5、SW6を配置して構成されている。遅延回路３０ａ、３０ｂ、およびスイッチ回路SW4、SW5、SW6の配置・接続関係は、図２に示した遅延回路２２ａ、２２ｂ、スイッチ回路SW1、SW2、SW3と同一である。遅延回路３０ａは、内部コマンド信号ICMD（読み出しコマンドRDまたは書き込みコマンドWR）を受け、受けた信号を所定の時間遅延させて出力している。遅延回路３０ｂは、遅延回路３０ａからの信号をスイッチ回路SW5を介して受け、受けた信号を所定の時間遅延させて出力している。パルス発生回路３０ｃは、内部コマンド信号（アクティブコマンドACTV）を受け、行制御信号RASZを活性化し、遅延回路３０ａまたは遅延回路３０ｂからの信号を、それぞれスイッチ回路SW4、SW6を介して受け、所定のタイミングで行制御信号RASZを非活性化している。行制御信号RASZは、ワード線選択信号WLおよびプリチャージ信号PREを生成するために使用される。
【００４４】
次に、この実施形態のFCRAMの読み出し動作を説明する。
図８は、CASレイテンシが“１”の場合のFCRAMの読み出し動作を示している。この例では、クロック信号CLKの周波数は、100MHz（周期＝10ns）にされている。
アクティブコマンドACTVの受け付けから、ワード線選択信号WLおよびセンスアンプイネーブル信号LEZ、LEXの活性化までの動作（図８（ａ）〜（ｅ））は、図１２と同一であるため、説明を省略する。なお、ワード線選択信号WLの活性化およびプリチャージ信号PREの非活性化（リセット）は、行制御信号RASZ（図７）に対応して行われる。
【００４５】
アクティブコマンドACTVの受け付け後、次のクロック信号CLKに同期して読み出しコマンドRDAを示すコマンド信号CMDおよび図示しないアドレス信号AD（列アドレス）が供給される（図８（ｆ））。読み出しコマンドRDAは、読み出し動作の後、自動的にプリチャージ動作を実行するコマンドである（オートプリチャージコマンド）。読み出しコマンドRDAの受け付けにより、列アドレスに対応する制御回路が動作し、コラム線選択信号CLZが活性化（高レベル）される（図８（ｇ））。コラム線選択信号CLZの活性化により、ビット線BL、/BL上に増幅された読み出しデータがデータバスDBZ、DBXに伝達される（図８（ｈ））。そして、読み出しコマンドRDの受け付けの次のクロック信号CLK信号（図中、番号“１”を付したクロック信号CLKの立ち上がり）に同期して読み出しデータが入出力端子DQから出力される（図８（ｉ））。
【００４６】
この後、図示しない行制御信号RASZの非活性化に対応して、ワード線選択信号WLが非活性化され、さらにプリチャージ信号PREが活性化（セット）される（図８（ｊ、ｋ））。プリチャージ信号PREの活性化は、コラム線選択信号CLZの非活性化から期間T5の経過後に行われる。なお、RASZの非活性化タイミングは、図７に示した遅延回路３０ａのみの遅延時間に依存して生成される。プリチャージ信号PREの活性化により、ビット線BL、/BLがイコライズされる（図８（ｌ））。
【００４７】
図９は、CASレイテンシが“２”の場合のFCRAMの読み出し動作を示している。この例では、クロック信号CLKの周波数は、150MHz（周期＝6.7ns）にされている。
アクティブコマンドACTVの受け付けから、ワード線選択信号WLおよびセンスアンプイネーブル信号LEZ、LEXの活性化までの動作（図９（ａ）〜（ｅ））は、図３と同一であるため、説明を省略する。なお、ワード線選択信号WLの活性化およびプリチャージ信号PREの非活性化（リセット）は、行制御信号RASZ（図７）に対応して行われる。
【００４８】
アクティブコマンドACTVの受け付け後、次のクロック信号CLKに同期して読み出しコマンドRDAを示すコマンド信号CMDおよび図示しないアドレス信号AD（列アドレス）が供給される（図９（ｆ））。読み出しコマンドRDAの受け付けにより、図３と同様に、列アドレスに対応する制御回路が動作し、コラム線選択信号CLZは、読み出しコマンドRDAを受け付けたクロック信号CLKの立ち上がりから期間T4後に活性化される（図９（ｇ））。コラム線選択信号CLZの活性化により、ビット線BL、/BL上に増幅された読み出しデータがデータバスDBZ、DBXに伝達される（図９（ｈ））。そして、読み出しコマンドRDの受け付け後の次のクロック信号CLK信号（図中、番号“１”を付したクロック信号の立ち上がり）に同期して読み出しデータが入出力端子DQから出力される（図９（ｉ））。
【００４９】
この後、図示しない行制御信号RASZの非活性化に対応して、ワード線選択信号WLが非活性化され、さらにプリチャージ信号PREが活性化（セット）される（図９（ｊ、ｋ））。なお、行制御信号RASZの非活性化タイミングは、図７に示した両遅延回路３０ａ、３０ｂの遅延時間に依存して生成される。そして、プリチャージ信号PREの活性化は、図８と同様に、コラム線選択信号CLZの非活性化から期間T5の経過後に行われる。コラム線選択信号CLZの生成タイミングは、第１の実施形態と同様、クロック信号CLKの周波数に依存せず同一である。このため、ワード線選択信号WLおよびコラム線選択信号CLZの非活性化タイミングは、クロック信号CLKの周波数に依存せず、常に同一になる。この後、プリチャージ信号PREの活性化により、ビット線BL、/BLがイコライズされる（図９（ｌ））。
【００５０】
行制御信号RASZの非活性化タイミングを図８と同一にした場合のプリチャージ信号PREの立ち上がりタイミングを破線で示している。ビット線BL、/BLは、プリチャージ信号PREの非活性化によりイコライズされる。このため、本発明を適用しない場合、プリチャージ信号PREの非活性化がコラム線選択信号CLZの非活性化より前に行われ、誤った読み出しデータがデータバスDBZ、DBXに伝達される可能性がある。すなわち、誤動作の原因になる。
【００５１】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリチャージ信号PREを、クロック信号CLKの周波数に依存せず、常にコラム線選択信号CLZの非活性化タイミングに合わせて活性化した。このため、誤ったデータが読み出されることを防止できる。
図１０は、本発明の半導体メモリの第５の実施形態を示している。従来技術および第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５２】
この実施形態では、RASZ発生回路３２が、上述した第４の実施形態のRASZ発生回路３０と相違している。
RASZ発生回路３２は、図７に示したRASZ発生回路３０から遅延回路３０ａ、３０ｂ、およびスイッチ回路SW4、SW5、SW6を除いて構成されている。パルス発生回路３０ｃは、タイミング信号CLZ0をインバータ３２ａで反転した信号および内部コマンド信号（アクティブコマンドACTV）を受け、行制御信号RASZを生成している。行制御信号RASZは、アクティブコマンドACTVの活性化に基づいて活性化され、タイミング信号CLZ0の非活性化に基づいて非活性化される。すなわち、この実施形態では、行制御信号RASZの非活性化タイミングは、CLZ発生回路２２を利用して生成される。
【００５３】
この実施形態においても、上述した第１および第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、CLZ発生回路２２を利用することで行制御信号RASZを非活性化したので、RASZ発生回路３２の構成を簡易にできる。
なお、上述した実施形態では、本発明をFCRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をSDRAM、またはシステムLSIのDRAMコアに適用してもよい。
【００５４】
上述した実施形態では、読み出し動作時に、動作周波数に応じてコラム線選択信号CLZの生成タイミングを変更した例について説明した。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、書き込み動作時に、コラム線選択信号CLZの生成タイミングを変更してもよい。
例えば、書き込み動作時に、動作周波数に応じてコラム線選択信号CLZの生成タイミングを変更してもよい。この場合、書き込みコマンドWRの供給タイミングを遅らせなくても、書き込みデータがビット線BL、/BLに十分に伝達された後、コラム線選択信号CLZを非活性化できる。したがって、メモリセルに十分な信号量の書き込みデータを書き込むことができる。
【００５５】
また、書き込み動作後に自動的にプリチャージ動作を実行する書き込みコマンドWRAにおいて、動作周波数に応じてコラム線選択信号CLZおよびプリチャージ信号PREの活性化タイミングを変更してもよい。この場合、CASレイテンシに応じて、常に、コラム線選択信号CLZの非活性化後にプリチャージ信号PREを活性化できる。したがって、誤ったデータがメモリセルMCに書き込まれることを防止できる。
【００５６】
上述した第４の実施形態では、本発明をオートプリチャージ動作時に適用した例について説明した。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明を外部から供給されるプリチャージコマンドに基づくプリチャージ動作に適用してもよい（請求項４に対応する）。
さらに、第４の実施形態（または第５の実施形態）に、第２の実施形態のヒューズ回路２６ａ、２６ｂを適用して、遅延回路２２ａ、２２ｂ、３０ａ、３０ｂ（または遅延回路２２ａ、２２ｂ）の微調整を行ってもよい。その際、第３の実施形態の試験回路２８を付加してもよい。
【００５７】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  動作タイミングが異なる複数の動作モードを有し、
ワード線を制御する行制御回路と、ビット線を制御する列制御回路と、複数のコマンドを順次に受ける入力回路とを備え、
前記列制御回路を動作させる前記コマンドを受けた後、前記列制御回路が動作するまでの時間は、前記動作モードに応じて異なることを特徴とする半導体メモリ。
【００５８】
（付記２）  付記１記載の半導体メモリにおいて、
前記列制御回路を動作させる前記コマンドは、読み出し動作を実行する読み出しコマンドおよび書き込み動作を実行する書き込みコマンドの少なくともいずれであり、該コマンドは、クロック信号に同期して供給され、
前記動作モードは、前記読み出しコマンドまたは前記書き込みコマンドの供給からデータの入出力が開始されるまでのクロックサイクル数を示すレイテンシの設定に応じて切り替えられることを特徴とする半導体メモリ。
【００５９】
（付記３）  付記２記載の半導体メモリにおいて、
前記列制御回路が動作するまでの前記時間は、前記レイテンシが大きいほど長いことを特徴とする半導体メモリ。
（付記４）  付記１記載の半導体メモリにおいて、
読み出し動作および書き込み動作の終了後、前記ビット線を所定の電圧にするプリチャージ動作がそれぞれ実行され、
前記読み出し動作を実行する読み出しコマンドおよび前記書き込み動作を実行する書き込みコマンドを受けた後、前記プリチャージ動作が開始されるまでの時間は、前記動作モードに応じて異なることを特徴とする半導体メモリ。
【００６０】
（付記５）  付記１記載の半導体メモリにおいて、
前記コマンドは、前記ビット線を所定の電圧にするプリチャージ動作を実行するプリチャージコマンドを含み、
前記プリチャージコマンドを受けた後、前記プリチャージ動作が開始されるまでの時間は、前記動作モードに応じて異なることを特徴とする半導体メモリ。
【００６１】
（付記６）  付記４または付記５記載の半導体メモリにおいて、
前記ワード線は、前記プリチャージ動作の開始に同期して非活性化されることを特徴とする半導体メモリ。
（付記７）  動作タイミングが異なる複数の動作モードを有し、
行制御コマンドの供給に応じて動作しワード線を制御する行制御回路と、列制御コマンドの供給に応じて動作しビット線を制御する列制御回路と、前記行制御コマンドおよび前記列制御コマンドを順次に受ける入力回路とを備え、
前記行制御コマンドの供給を受けた後、前記列制御回路が動作するまでの時間は、動作モードによらず一定であることを特徴とする半導体メモリ。
【００６２】
（付記８）  付記７記載の半導体メモリにおいて、
読み出し動作および書き込み動作の終了後、前記ビット線を所定の電圧にするプリチャージ動作がそれぞれ実行され、
前記行コマンドの供給を受けた後、前記プリチャージ動作が開始されるまでの時間は、動作モードによらず一定であることを特徴とする半導体メモリ。
【００６３】
（付記９）  付記１または付記７記載の半導体メモリにおいて、
複数の遅延回路を有し、前記動作モードに応じて所定の該遅延回路を選択し前記時間を変更するタイミング調整回路を備え、
前記遅延回路の遅延時間は、微調整可能であることを特徴とする半導体メモリ。
（付記１０）  付記９記載の半導体メモリにおいて、
前記遅延回路の遅延時間を微調整するヒューズを備えたことを特徴とする半導体メモリ。
【００６４】
（付記１１）  付記１０記載の半導体メモリにおいて、
前記遅延回路の遅延時間を微調整する試験回路を備えたことを特徴とする半導体メモリ。
付記３の半導体メモリでは、読み出しコマンドまたは書き込みコマンドの供給を受けた後、列制御回路が動作するまでの時間は、レイテンシが大きいほど長くされている。このため、設定されたレイテンシに応じて、列制御回路の動作タイミングを最適に設定できる。
【００６５】
【発明の効果】
請求項１の半導体メモリでは、それぞれの動作モードにおいて、メモリセルへのアクセス時間を最短にできる。この結果、半導体メモリを搭載するシステムのバス占有率を向上できる。
請求項２の半導体メモリでは、データの入出力の開始タイミング（レイテンシ）に応じて、列制御回路の動作タイミングを最適に設定できる。
【００６６】
請求項３および請求項４の半導体メモリでは、動作モードに応じてプリチャージ動作を最適なタイミングで実行できる。この結果、次のメモリ動作を早く開始でき、単位時間当たりのデータの入出力回数を増大できる。すなわち、半導体メモリを搭載するシステムのバス占有率を向上できる。
【００６７】
請求項５の半導体メモリでは、ビット線へのデータの読み出しの停止後またはビット線へのデータの書き込みの停止後、プリチャージ動作を、最適なタイミングかつ最少の時間で開始できる。
【００６８】
請求項６の半導体メモリでは、動作モードに応じてプリチャージ動作を最適なタイミングで実行できる。この結果、次のメモリ動作を早く開始でき、単位時間当たりのデータの入出力回数を増大できる。すなわち、半導体メモリを搭載するシステムのバス占有率を向上できる。
請求項７の半導体メモリでは、半導体メモリの製造条件の変動等によりばらつく遅延回路の特性を、製造後に調整できる。
【００６９】
請求項８の半導体メモリでは、製造された各半導体メモリに応じて、遅延回路の遅延時間が最適に設定できる。この結果、半導体メモリの製造後に、各動作モードの動作タイミングを最適にできる。
請求項９の半導体メモリでは、ホトマスクの変更、製造プロセスの変更を行うことなく、各動作モードの動作タイミングを、常に最適にできる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１のCLZ発生回路の詳細を示すブロック図である。
【図３】第１の実施形態における読み出し動作を示すタイミング図である。
【図４】期間T3、T4の関係を示すタイミング図である。
【図５】本発明の半導体メモリの第２の実施形態の主要部を示すブロック図である。
【図６】本発明の半導体メモリの第３の実施形態の主要部を示すブロック図である。
【図７】本発明の半導体メモリの第４の実施形態の主要部を示すブロック図である。
【図８】第４の実施形態における読み出し動作およびプリチャージ動作を示すタイミング図である。
【図９】第４の実施形態における読み出し動作およびプリチャージ動作を示すタイミング図である。
【図１０】本発明の半導体メモリの第５の実施形態の主要部を示すブロック図である。
【図１１】従来のSDRAMのセンスアンプおよびその周辺を示す回路図である。
【図１２】従来のSDRAMの読み出し動作を示すタイミング図である。
【図１３】従来のSDRAMの読み出し動作を示すタイミング図である。
【符号の説明】
２  センスアンプ
４  プリチャージ回路
６  コラムスイッチ
１０  入出力回路
１２  制御回路
１４  メモリコア
１６  クロックバッファ
１８  コマンドデコーダ
２０  モードレジスタ
２２  CLZ発生回路
２２ａ、２２ｂ  遅延回路
２２ｃ  パルス発生回路
２４  コラムデコーダ
２６ａ、２６ｂ  ヒューズ回路
２８  試験回路
３０  RASZ発生回路
３０ａ、３０ｂ  遅延回路
３０ｃ  パルス発生回路
３２  RASZ発生回路
３２ａ  インバータ
ACTa、ACTb  活性化信号
AD  アドレス信号
BL、/BL  ビット線
CL1、CL2  レイテンシ信号
CLK  クロック信号
CLZ  コラム線選択信号
CLZ0  タイミング信号
CMD  コマンド信号
DBZ、DBX  データ信号
DQ  データ入出力信号
FUSa、FUSb  ヒューズ信号
IAD  内部アドレス信号
ICLK  内部クロック信号
ICMD  内部コマンド信号
IDQ  内部データ入出力信号
LEZ、LEX  センスアンプイネーブル信号
MC  メモリセル
PRE  プリチャージ信号
RD  読み出しコマンド
SW1、SW2、SW3  スイッチ回路
SW4、SW5、SW6  スイッチ回路
WL  ワード線選択信号
WR  書き込みコマンド
【図１】
0004015346.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004015346.tif 000007
【図７】
0004015346.tif 000008
【図８】
0004015346.tif 000009
【図９】
0004015346.tif 000010
【図１０】
0004015346.tif 000011
【図１１】
0004015346.tif 000012
【図１２】
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【図１３】
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