(57)【特許請求の範囲】
【請求項１】
多重化伝送部分と、非多重化伝送部分とを含むページングシステムにおいて、
前記多重化伝送部分は、
ページング信号を第１送信局に伝送する第１中央制御所と、
前記第１中央制御所が出力するページング信号を多重化する多重化部と、
前記多重化部が多重化した多重化信号を、多重分離し、原ページング信号を得て、このページング信号を前記第１送信局に供給する分離部と、
前記ページング信号で変調した電波を送信する前記第１送信局と、
を含み、
前記非多重化伝送部分は、
少なくともページング信号と制御信号とを含むアナログ信号を第２送信局に伝送する第２中央制御所と、
前記第２中央制御所が出力する前記アナログ信号をディジタル信号に変換し、当該ディジタル信号を時間遅延させ、遅延後の前記ディジタル信号を原アナログ信号に変換し、この原アナログ信号を前記第２送信局に伝送する遅延手段と、
前記ページング信号で変調した電波を送信する前記第２送信局と、
を含み、
前記遅延手段の遅延時間は、前記多重化部における多重化処理の処理時間と、前記分離部における多重分離化処理の処理時間との和に等しいことを特徴とするページングシステム。
【請求項２】
請求項１に記載のページングシステムにおいて、
前記遅延手段は、
前記第２中央制御所が出力する前記アナログ信号をディジタル信号に変換する符号化手段と、
前記ディジタル信号を格納する記憶手段と、
前記ディジタル信号を所定のタイミングで前記記憶手段に書き込むライト制御手段と、
前記ディジタル信号を前記所定のタイミングより所定時間遅れて前記記憶手段から読み出すことで、前記ディジタル信号を時間遅延させるリード制御手段と、
前記リード制御手段が読み出した前記ディジタル信号を復号し、原アナログ信号を得て、この原アナログ信号を前記第２送信局に送信する復号化手段と、
を含むことを特徴とするページングシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多重化装置における伝送遅延時間の補正に関し、特に、ページングシステムにおける伝送遅延時間の補正装置に関する。
【０００２】
【従来の技術】
図５には、従来のページングシステムの構成図が示されている。ページングシステムは、この図に示されているように、複数の中央制御所１０ａ、１０ｂと、いずれかの中央制御所１０ａ、１０ｂから伝送されてきたページング信号を送信する第１送信局１２ａ、第２送信局１２ｂとから構成されている。中央制御所１０ａ、１０ｂは、この図においては２カ所しか示されていないが、一般に複数の中央制御所が集合して、ページングメッセージの交換等を行う中央制御部３０を構成している。送信局としては、第１送信局１２ａと、第２送信局１２ｂとが示されており、それぞれ対応する中央制御所１０ａ、１０ｂに接続されている。
【０００３】
中央制御所１０ａ、１０ｂは、図に示すように監視制御装置親機１４ａ、１４ｂと、中央制御装置１６ａ、１６ｂと、制御卓１００ａ、１００ｂとからそれぞれ構成されている。監視制御装置親機１４ａ、１４ｂは、ページングメッセージデータの管理、及び送信局１２ａ、１２ｂの管理を行う。監視制御装置親機１４ａ、１４ｂは、ＳＶ１４ａ、１４ｂと称されることも多い。尚、具体的な送信局の監視／制御は、制御卓１００ａ、１００ｂからＳＶ１４ａ、１４ｂ経由で行われる。
【０００４】
中央制御装置１６ａ、１６ｂは、ページングメッセージデータを所定のフォーマット（符号構成）のページング信号に変換する装置であり、例えばＰＯＣＳＡＧ（Ｐｏｓｔ  Ｏｆｆｉｃｅ  Ｃｏｄｅ  Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ  Ａｄｖｉｓｏｒｙ  Ｇｒｏｕｐ）信号への変換を行う。ＰＯＣＳＡＧ信号は、諸外国の他、我が国におけるいわゆるＮＣＣ（Ｎｅｗ  Ｃｏｍｍｏｎ  Ｃａｒｒｉｅｒ）によって広く利用されているページング信号のフォーマットである。中央制御装置１６ａ、１６ｂは、ＰＣＴ１６ａ、１６ｂと称されることも多い。個のページング信号は、上記ＳＶ１４ａ、１４ｂ経由で行われる。
【０００５】
送信局１２ａ、１２ｂは、監視制御装置子機１８ａ、１８ｂと、送信機２０ａ、２０ｂと、アンテナ２２ａ、２２ｂとからそれぞれ構成される。本文では監視制御装置子機１８ａと、送信機２０ａと、アンテナ２２ａとから構成される送信局１２ａを、特に第１送信局１２ａと呼ぶ。また、監視制御装置子機１８ｂと、送信機２０ｂと、アンテナ２２ｂとからそれぞれ構成される送信局１２ｂを、本文では特に第２送信局１２ｂと呼ぶ。
【０００６】
監視制御装置子機１８ａ、１８ｂは、中央制御所１０ａ、１０ｂが伝送してくるページング信号を受信する装置であり、ページング信号の他、中央制御所１０ａ、１０ｂから送信されてくる制御信号（制御卓１００ａ、１００ｂがＳＶ１４ａ、１４ｂを介して出力する）も受信する。さらに、監視制御装置子機１８ａ、１８ｂは、ページング信号に対する遅延補正用バッファを備えている。この遅延補正用バッファの遅延時間は、制御信号に基づいて設定される。具体的には、上記制御卓１００ａ、１００ｂがＳＶ１４ａ、１４ｂを介して出力する制御信号に基づき、監視制御装置子機１８ａ、１８ｂはその内部の補正遅延用バッファの遅延時間を設定しているのである。
【０００７】
監視制御装置子機１８ａ、１８ｂは、ページング信号を前記遅延補正用バッファを用いて所定時間遅延させた後、送信機２０ａ、２０ｂにページング信号を供給する。送信機２０ａ、２０ｂは、いわば変調装置や電力増幅装置を含むものであり、供給されたページング信号を所定の伝送周波数の電磁波に変調してアンテナ２２ａ、２２ｂから放出するのである。尚、監視制御装置子機１８ａ、１８ｂは、ＳＶＳ１８ａ、１８ｂと称されることも多い。また、送信機２０ａ、２０ｂは、ＴＸ２０ａ、２０ｂと称されることも多い。
【０００８】
尚、中央制御所１０ａ、１０ｂと、送信局１２ａ、１２ｂとの間は一般に専用線を用いて接続されている。図５に示されている例においては、ページング信号を伝送するための４本の４ＷＳ／Ｒ線と、制御信号を伝送するための１本の４ＷＳ／Ｒ線と、を用いて中央制御所１０と送信局１２との間が接続されている。ここで、４ＷＳは、４  Ｗｉｒｅ  Ｓｅｎｄを表し、４ＷＲは、４  Ｗｉｒｅ  Ｒｅｃｅｉｖｅを表す。
【０００９】
図に示されるように、中央制御所１０ａ、１０ｂ内のＰＣＴ１６ａ、１６ｂが生成したＰＯＣＳＡＧ信号は、ＳＶ１４ａ、１４ｂによって第１送信局１２ａ、第２送信局１２ｂに対して分配される。もし、第１送信局１２ａ、第２送信局１２ｂにおいて、タイミングが合致しない場合には、電波の干渉が発生し、誤呼び出しや、メッセージエラーが発生する場合がある。
【００１０】
一般に各中央制御所１０ａ、１０ｂは、ＰＣＴ１６ａ、１６ｂが出力したＰＯＣＳＡＧ信号を分配することによって、同一のタイミングでページングデータを各送信局１２ａ、１２ｂに送り出す。しかし、全ての中央制御所１０ａ、１０ｂが同期してメッセージを出力しても、中央制御所１０ａ、１０ｂと送信局１２ａ、１２ｂとの間の伝送遅延は各地域によって大きく異なっている。そのため、全ての中央制御所１０ａ、１０ｂから一斉に同時にメッセージが出力されると、送信局１２ａ、１２ｂにメッセージが到着する時刻は、送信局１２ａ、１２ｂによって大きく異なる。
【００１１】
そのため、到着時刻の差を吸収するために、一般に送信局１２ａ、１２ｂのＳＶＳ１８ａ、１８ｂには、伝送遅延時間を補正するための遅延補正用バッファが内蔵されている。そして、中央制御所１０ａから送信局１２ａまでの伝送時間が長い送信局１２ａのＳＶＳ１８ａは、遅延補正用バッファに短い遅延時間を設定する。一方、中央制御所１０ｂから送信局１２ｂまでの伝送時間が短い送信局１２ｂのＳＶＳ１８ｂは、遅延補正用バッファに長い遅延時間を設定するのである。
【００１２】
このようにして、中央制御所１０ａ、１０ｂと送信局１２ａ、１２ｂとを結ぶ専用線による伝送遅延時間と遅延補正用バッファによる遅延時間との和の時間が、全ての送信局１２ａ、１２ｂに対して等しく設定されるのである。
【００１３】
以上のようにして、中央制御所１０ａ、１０ｂから同時に送信されたメッセージが同時にＴＸ２０ａ、２０ｂ（送信機２０ａ、２０ｂ）において変調・増幅の対象とされる。その結果全ての送信局１２ａ、１２ｂから同時にそのページングメッセージの電磁波が放射されるのである。
【００１４】
この際、ＳＶＳ１８ａ、１８ｂの遅延補正用バッファに設定される遅延時間は、ＳＶ１４ａ、１４ｂにより決定される。ＳＶ１４ａ、１４ｂは、遅延時間計測用の信号を制御信号用の４ＷＳ／Ｒ線によって送信し、ＳＶＳ１８ａ、１８ｂはこの信号を受信すると、そのまま返送する。ＳＶ１４ａ、１４ｂは、信号を送信してから、返送されて戻ってきた信号が受信されるまでの時間を計測し、計測した時間の１／２を伝送時間と判断するのである。
【００１５】
そして、例えば４０ｍｓｅｃから伝送時間を減算した時間を、ＳＶＳ１４ａ、１４ｂに設定することを指示する制御信号をＳＶＳ１８ａ、１８ｂに送信するのである。ＳＶＳ１８ａ、１８ｂは、指示された遅延時間を遅延補正用バッファに設定するのである。この結果遅延補正用バッファはその遅延時間の時間遅延装置として動作し、中央制御所１０ａ、１０ｂからＴＸ２０ａ、２０ｂまでの遅延時間は、全て４０ｍｓｅｃに設定されることになり、全てのＴＸ２０ａ、２０ｂから同時に１つのメッセージの電磁波が放射されることになる。
【００１６】
なお、４０ｍｓｅｃを例にして説明したが、この値は、ＳＶＳ１８ａ、１８ｂにおいて実現できる最大の遅延時間であり、専用線による伝送路の最大（と予想される）遅延時間である。
【００１７】
【発明が解決しようとする課題】
上で述べたようなページングシステムにおいて、中央制御所１０ａ、１０ｂと送信局１２ａ、１２ｂとの間の通信に多重化装置を利用することが提案されている。この多重化装置は、複数のページングのメッセージを多重化して１本の伝送路で伝送できるため、安価な通信コストでページングシステムの運用をすることができる。
【００１８】
さて、このような多重化装置を導入した場合、信号の多重化処理及び多重分離処理において、信号処理のための時間が必要となる。そのため多重化・多重分離のために新たに２４０ｍｓｅｃ程度の遅延時間が発生する。
【００１９】
現在使用されているＳＶ１４ａ、１４ｂにおいては、計測可能な遅延時間は、伝送路の遅延時間の２倍程度であり、この値はＳＶＳ１８ａ、１８ｂの有する遅延補正用バッファの最大遅延量の２倍程度でもある。これは、遅延補正用バッファの最大遅延量が伝送路の最大遅延量と同程度に設定されているからである。
【００２０】
したがって、上述したような２４０ｍｓｅｃ程度の遅延時間が新たに発生した場合には、現在広く利用されているＳＶ１４ａ、１４ｂでは、伝送遅延時間を計測することは困難である。計測可能な最大時間が上述したように８０ｍｓｅｃ（伝送路の片道の遅延時間の２倍）程度であるため、タイムアウトしてしまい、ＳＶＳ１８ａ、１８ｂから返送されてくるべき信号が、戻ってこないと判断されてしまう。
【００２１】
しかしながら、ＳＶ１４ａ、１４ｂの計測可能な時間は、ＳＶ１４ａ、１４ｂに搭載されているタイマーのビット数を増やしたり、バッファの容量を増やす等の多少の改造を施すことによって、比較的容易に増加することができる。そのため、既存のＳＶ１４ａ、１４ｂの設備をそのまま利用しつつ、多重化装置を利用する事はそれほど困難なことではないと考えられる。
【００２２】
ページングシステムの全ての送信局１２ａ、１２ｂに対して多重化装置が利用されれば、全ての伝送遅延時間が一律に、単に２４０ｍｓｅｃ程度増えるだけであり、伝送遅延時間が正確に計測さえできれば、各アンテナ２２ａ、２２ｂからは、同時にメッセージの電磁波が放射される。但し、各ＳＶＳ１８ａ、１８ｂの遅延補正用バッファに設定すべき遅延量は、２８０ｍｓｅｃから計測して求めた片方向の遅延時間を減算して求める。
【００２３】
多重化装置が全ての送信局１２ａ、１２ｂに対して一斉に導入されれば、ページングシステムに多重化装置を導入することはこのようにして可能であると考えられるが、一般には全ての送信局１２ａ、１２ｂに対して同時に多重化装置を導入することは困難であることが多い。これはページングシステムが大規模なものであればあるほど顕著となる。特にページングシステムは、広いエリアをカバーしている場合が多く、全ての送信局１２ａ、１２ｂに対し多重化装置を導入することは使用する回線コストと装置コストとを比較した場合、回線距離や使用周波数の数等によっては、メリットのない局も多い。
【００２４】
その結果、ページングシステムに対する多重化装置の導入は、全ての送信局に対して行われるのではなく、部分的に行われるケースが発生する。
【００２５】
このように、部分的に多重化装置が導入された場合、多重化装置が導入されている送信局１２と、導入されず従来の構成のままの送信局１２とが混在しなければならない。このとき、多重化装置が導入された送信局１２は、多重化装置が導入されない送信局１２より、多重化装置の分だけ伝送路の遅延時間量が大きいのである。したがって、多重化装置が導入されていない側の送信局の遅延補正用バッファの遅延時間を増やす必要がある。ところが、上述したように現在使用されているＳＶＳ１８ａ、１８ｂの遅延補正用バッファの最大遅延量は４０ｍｓｅｃ程度であり、２４０ｍｓｅｃ程度ある多重化装置・多重分離化装置の遅延量に相当するだけの遅延量を実現することはそのままではできない。
【００２６】
ＳＶＳ１８ａ、１８ｂの遅延補正用バッファの最大遅延量を増加させるには、ＳＶ１４ａ、１４ｂが指示する補正時間を伝送するフレーム情報の変更を行い、長い補正時間に対応させる必要がある。さらに、遅延補正用バッファの容量を増やす必要等もある。そのため、ＳＶ１４の計測時間を長くするほど簡単に、この最大遅延時間量を増やすことはできない。
【００２７】
このため、ページングシステムにおける多重化装置の導入は、ＳＶＳ１８ａ、１８ｂの大幅な変更等を伴うため、コストも必要となり、また技術的にも繁雑な作業が必要であった。
【００２８】
本発明は、かかる課題に鑑みなされたものであり、その目的は、多重化装置を導入しない側の伝送路に、多重化装置と同等の遅延時間を実現する手段を設けることによって、ＳＶＳ１８ａ、１８ｂに特別な変更を加えなくとも、多重化装置の導入を容易にすることである。
【００２９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、多重化伝送部分と、非多重化伝送部分とを含むページングシステムにおいて、以下の手段を有するものである。
【００３０】
まず、 前記多重化伝送部分は、ページング信号を多重化する多重化部を備えた部分であり、以下の手段を有する。
【００３１】
すなわち、ページング信号を第１送信局に伝送する第１中央制御所と、前記第１中央制御所が出力するページング信号を多重化する多重化部と、前記多重化部が多重化した多重化信号を、多重分離し、原ページング信号を得て、このページング信号を前記第１送信局に供給する分離部と、前記ページング信号で変調した電波を送信する前記第１送信局と、を含むのである。
【００３２】
次に、前記非多重化伝送部分は、多重化部を備えていない部分である。ページングシステム全体に一度に多重化装置が導入されない場合は、多重化装置の多重化部を備えていない部分が生じる。そして、本発明においては、この非多重化伝送部分に、多重化装置の多重化部と同様の遅延時間を実現する時間遅延手段を備えたものである。
【００３３】
具体的には、少なくともページング信号と制御信号とを含むアナログ信号を第２送信局に伝送する第２中央制御所と、前記第２中央制御所が出力する前記アナログ信号をディジタル信号に変換し、当該ディジタル信号を時間遅延させ、遅延後の前記ディジタル信号を原アナログ信号に変換し、この原アナログ信号を前記第２送信局に伝送する遅延手段と、前記ページング信号で変調した電波を送信する前記第２送信局と、を含んでいる。
【００３４】
そして、本発明は、前記遅延手段の遅延時間は、前記多重化部における多重化処理の処理時間と、前記分離部における多重分離化処理の処理時間との和に等しいことを特徴とするページングシステムである。
【００３５】
このため、多重化装置を備えた部分と備えていない部分との伝送遅延時間が見かけ上等しくなるのである。
【００３６】
第２の本発明は、ページングシステムにおける中央制御部の出力するページング信号を時間遅延させてから送信局に伝送する時間遅延装置において、前記時間遅延装置の遅延時間量は、ページングシステム用多重化装置内の多重化部における多重化処理時間と、ページングシステム用多重分離化装置内の分離部における多重分離化処理時間との和に等しいことを特徴とするページングシステム用時間遅延装置である。
【００３７】
上記第１の本発明は、ページングシステム全体に関するものであるが、この第２の本発明は、ページングシステムに用いられ、多重化装置や多重分離化装置の多重化部・分離部における多重処理・多重分離処理の処理時間と同様の遅延時間を実現する時間遅延装置である。
【００３８】
第３の本発明は、ページングシステムにおける中央制御部の出力するページング信号及び制御信号を時間遅延させてから送信局に伝送し、前記送信局の出力する監視信号を時間遅延させてから前記中央制御部に伝送する時間遅延装置において、伝送路上の信号をディジタル信号に変換する符号化手段と、前記ディジタル信号を格納する記憶手段と、前記ディジタル信号を所定のタイミングで前記記憶手段に書き込むライト制御手段と、前記ディジタル信号を前記所定のタイミングより所定時間遅れて前記記憶手段から読み出すリード制御手段と、前記リード制御手段が読み出した前記ディジタル信号を復号し、伝送路上の原信号を得て、この原信号を前記伝送路上に送信する復号化手段と、を含むことを特徴とするページングシステム用時間遅延装置である。
【００３９】
この第３の本発明は、符号化・復号化手段を用いて、ディジタル信号に変換して時間遅延を実現している。そのため、ＦＳＫデータや、このＦＳＫデータを多重化した信号についても正確な時間遅延を実現できる。
【００４０】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図面に基づいて説明する。
【００４１】
実施の形態１．
図１には、本実施の形態にかかるページングシステムの構成概念を表す構成ブロック図が示されている。この図においては、説明の便宜上中央制御部３０は、２個の中央制御所１０ａ、１０ｂから構成されているものとする。もちろん、一般的には中央制御部３０は、多数の中央制御所１０から構成されているが、説明を理解しやすくするために、２個の中央制御所１０ａ、１０ｂのみを含むものとして説明を行う。以下、本文では、中央制御所１０ａからアンテナ２２ａに至る伝送経路をＡ側、中央制御所１０ｂからアンテナ２２ｂに至る伝送経路をＢ側、とそれぞれ呼ぶ。
【００４２】
まず、Ａ側において、中央制御所１０ａは、ＳＶ１４ａを備えており、また、このＳＶ１４ａに接続するＰＣＴ１６ａ、制御卓１００ａを含んでいる。このＡ側においては、後述するように多重化装置ＭＵＸ４０を用いて多重化処理が行われている。これに対しＢ側においては多重化装置ＭＵＸ４０による多重化処理は行われてはいない。本実施の形態は、多重化装置がＡ側にのみ導入され、Ｂ側においてはまだ導入されていない場合を想定している。
【００４３】
このような場合は、上述したように、Ａ側とＢ側とでは、遅延時間が大幅に異なってしまい。ページングシステムとして良好に動作させることは困難であったのである。これに対し、本実施の形態においては、Ｂ側の信号に、多重化・多重化分離処理に相当するだけの遅延時間を与えることにより、ページングシステム全体として良好に動作する事を可能としている。
【００４４】
さて、Ａ側におけるＰＣＴ１６ａの出力するＰＯＣＳＡＧ信号は、ＳＶ１４ａを介して多重化装置ＭＵＸ４０に供給されており、多重化装置ＭＵＸ４０は、複数のページング信号（ＰＯＣＳＡＧのフォーマットの信号）を多重化し１個の多重化信号に変換する。この多重化信号は専用線を介して、第１送信局１２ａに伝送される。
【００４５】
第１送信局１２ａにおいては、多重化信号は多重分離化装置ＭＵＸ４２において多重分離される。この結果、多重分離化装置ＭＵＸ４２は複数の原ページング信号（ＰＯＣＳＡＧのフォーマットの信号）を出力する。
【００４６】
多重分離化装置ＭＵＸ４２が出力する複数のページング信号は、従来のページングシステムと同様に、ＳＶＳ１２ａに供給され、さらに、ＴＸ２０ａにおいてそのページングメッセージを含む電磁波がアンテナ２２ａからページャー２４に対して放射される。
【００４７】
一方、Ｂ側においては、中央制御所１０ｂは、Ａ側と同じくＳＶ１４ｂを備えており、このＳＶ１４ｂにはＰＣＴ１６ｂ及び制御卓１００ｂが接続されている。
【００４８】
このＢ側においては、上記Ａ側と異なり、多重化装置ＭＵＸ４０は備えられていない。そして、中央制御所１０ｂのＰＣＴ１６ｂの出力するページング信号（ＰＯＣＳＡＧ信号）は、ページングシステム用遅延装置ＤＬＹ４４に供給されており、ページングシステム用遅延装置ＤＬＹ４４は、ページング信号を所定時間遅延させてから出力する。この遅延されたページング信号は専用線を介して、第２送信局１２ｂに伝送される。
【００４９】
本実施の形態において特徴的なことは、このページングシステム用遅延装置ＤＬＹ４４の遅延時間が、多重化装置ＭＵＸ４０及び多重分離化装置ＭＵＸ４２における多重化・多重分離化の処理時間にほぼ等しく設定されていることである。例えば、多重化・多重分離化の処理時間に２４０ｍｓｅｃ程度必要である場合には、ページングシステム用遅延装置ＤＬＹ４４の遅延時間も２４０ｍｓｅｃ程度に設定される。
【００５０】
第２送信局１２ｂは、従来の第２送信局１２ｂと同様の構成である。複数のページング信号は、従来のページングシステムと同様に、ＳＶＳ１２ｂに供給され、さらに、ＴＸ２０ｂにおいてそのページングメッセージを含む電磁波がアンテナ２２ｂからページャー２４に対して放射される。
【００５１】
なお、本実施の形態におけるＳＶ１４ａ、１４ｂは、従来のＳＶ１４ａ、１４ｂとほぼ同様の構成であるが、計測可能な最大遅延時間が、従来より４００ｍｓｅｃ程度増加させてある。上述したように、このような計測可能時間の増大化自体は比較的簡易に行える改造である。また、本実施の形態におけるＳＶ１４ａ、１４ｂは、計測した遅延時間を１／２する事により、片道分の遅延時間を計測することは従来と同様であるが、この計測値はほぼ２４０ｍｓｅｃ程度従来より大きくなることが予想される。したがって、およそ２８０ｍｓｅｃ（多重化・多重分離化処理による遅延時間（２４０ｍｓｅｃ）＋伝送路最大遅延時間（４０ｍｓｅｃ））から、この計測によって得られた片道分の遅延時間を減算し、この減算によって得た時間をＳＶＳ１８ａ、１８ｂに設定するのである。この動作はＡ側でもＢ側でも全く同様である。減算によって得られた値は、従来と同様に伝送路最大遅延時間（４０ｍｓｅｃ）以下の値となることが期待されるため、本実施の形態においては、ＳＶＳ１８ａ、１８ｂの構成は何ら変更する必要がない。
【００５２】
以上述べたように、本実施の形態においては、多重化装置ＭＵＸ４０を導入することにより発生する多重化装置ＭＵＸ４０の多重化部及び分離部の装置遅延時間と同等の遅延時間を与える装置を、多重化しない送信局に対し設置した。その結果、多重化装置ＭＵＸ４０を導入しない第２送信局１２ｂと、多重化装置ＭＵＸ４０を導入する第１送信局１２ａとの間での同期精度を保証できるようになる。
【００５３】
実施の形態２．
上記実施の形態１においては、多重化装置ＭＵＸ４０を導入しない側に、ページングシステム用遅延装置ＤＬＹ４４を設けた。このページングシステム用遅延装置ＤＬＹ４４は、所望の遅延時間が実現できればどのような遅延装置でもかまわない。所望の遅延時間が実現できれば、その遅延時間が変更できなくともよく、固定遅延時間の装置でも良い。
【００５４】
しかし、実際には多重化装置ＭＵＸ４０・多重分離化装置ＭＵＸ４２等の多重化処理・多重分離処理時間の総和時間と遅延時間とをなるべく合致させるために、可変遅延時間の遅延装置を用いるのが好ましい。
【００５５】
さらに、上述した図１に示すように、ページングシステム用遅延装置ＤＬＹ４４は、ページング信号だけでなく、ＳＶ１４から送信される制御信号や、ＳＶＳ１８が返送する監視信号等も同様に遅延させなければならない。この制御信号や監視信号は、複数のＳＶＳ１８に対して一本の伝送線で送信される場合もある。一本の伝送路で伝送するために、例えば周波数分割による周波数多重化が行われる場合が多い。
【００５６】
図６にはこのような周波数多重化によって、５個のＳＶＳ１８分の監視信号及び制御信号がＦＳＫデータ信号として一本の伝送路上に載っている場合の例を示す構成図が示されている。
【００５７】
５個のＳＶＳ１８ｃ、１８ｄ、１８ｅ、１８ｆ、１８ｇ分の制御信号、監視信号を１本の伝送路に流すためには、１０種類の周波数によるＦＳＫとする必要がある。すなわちＳＶＳ１８ｃに対する制御信号は周波数ｆＨ１、ｆＬ１で伝送される。ここで、周波数ｆＨ１は、ディジタルデータの「１」を表し、周波数ｆＬ１は「０」を表す。同様にして、ＳＶＳ１８ｄに対する制御信号は周波数ｆＨ２、ｆＬ２で伝送される。ＳＶＳ１８ｅに対する制御信号は周波数ｆＨ３、ｆＬ３で伝送される。ＳＶＳ１８ｆに対する制御信号は周波数ｆＨ４、ｆＬ４で伝送される。そして、ＳＶＳ１８ｇに対する制御信号は周波数ｆＨ５、ｆＬ５で伝送される。尚、各ＳＶＳ１８からＳＶに対して返送される監視信号は、周波数ｆＨ６、ｆＬ６をを用いて伝送している。
【００５８】
以上のようにして１０種類の周波数によるＦＳＫが利用されている。このようなＦＳＫによる監視信号の伝送は従来から知られている技術である。したがって、ページングシステム用遅延装置ＤＬＹ４４はこのようなＦＳＫ信号も遅延させることができることが望まれる。
【００５９】
以上の理由から、ページングシステム用遅延装置ＤＬＹ４４は、その遅延時間を可変できることが望ましい。さらに、多重化装置ＭＵＸ４０が導入された場合にも利用できるようにＦＳＫ多重化信号の遅延をも行えることが望ましい。
【００６０】
以上のような観点の下に、ＦＳＫ多重化信号を遅延できるページングシステム用遅延装置ＤＬＹあって、可変遅延時間を実現できる装置を本実施の形態２においては提案する。
【００６１】
本実施の形態にかかるページングシステム用遅延装置ＤＬＹ４４の構成ブロック図が図２に示されている。
【００６２】
この図に示すように、本ページングシステム用遅延装置ＤＬＹ４４は、ＰＣＭコーデック６０を用いて、複数の周波数から成るアナログ信号をディジタル信号に変換している。得られたＰＣＭデータは、遅延バッファ６２に書き込まれ、一定時間後に書き込まれた順番と同じ順番で読み出される。読み出されたＰＣＭデータは、再びＰＣＭコーデック６０に供給され、ＰＣＭコーデック６０は、ＰＣＭデータを元のアナログ信号に変換し、伝送路に戻す。このような動作により、ＦＳＫ信号を５個多重した信号でも遅延させることが可能となる。
【００６３】
なお、ＰＣＭコーデック６０におけるアナログ信号のサンプリングタイミングを決定するクロック信号や、ＰＣＭデータを入出力するタイミングを表す同期信号は、ＰＣＭコーデック制御回路によって作成される。同期信号は、ＰＣＭコーデック６０だけでなく、遅延時間制御回路６６にも供給される。遅延時間制御回路６６は、遅延バッファの読み書きのアドレス及びタイミングを決定する回路であり、書き込みや読み出しのタイミングを決定するために、上記同期信号が必要なのである。遅延時間制御回路６６におけるＰＣＭデータの書き込みから読み出しまでの時間が、遅延時間となるが、この遅延時間は遅延時間設定器６８によって設定される。遅延時間設定器６８としては、所定の遅延時間を記憶する所定のレジスタや、利用者が設定するディジタルスイッチ等が用いられる。遅延時間制御回路６６は、これらレジスタやディジタルスイッチの値を読みとり、その値が表す遅延時間を実現するように、ＰＣＭデータの書き込み時刻からＰＣＭデータの読み出し時刻までの時間差を決定するのである。
【００６４】
以下、ページングシステム用遅延装置ＤＬＹ４４の動作を詳細に説明する。ページングシステム用遅延装置ＤＬＹ４４の詳細な回路図が図３に示されている。この図に示すように、伝送路上のＦＳＫデータは、まず、ＦＳＫインターフェース７０ａを介して、ＰＣＭコーデック６０に供給される。ＰＣＭコーデック６０は、近年は１チップ化され、１個のＬＳＩで構成される場合が多い。ＦＳＫデータは、このＰＣＭコーデック６０のＰＣＭＩＮ端子から入力され、ＰＣＭコーデック６０内部のＡ／ＤコンバータでＰＣＭディジタル信号に変換される。本実施の形態においては、このＡ／Ｄコンバータのサンプリング周波数は８ＫＨｚであり、変換後のディジタルデータのビット数は８ビットである。変換されたディジタルデータは、ＰＣＭコーデック６０のＯＵＴ端子から外部にシリアルに出力される。これら信号の様子は後にタイミングチャートで説明する。
【００６５】
ＦＳＫデータに対するサンプリング周波数はＰＣＭコーデック６０のＲＳＹＮＣ端子に供給されるクロック信号により決定される。換言すればこのＲＳＹＮＣ端子にはサンプリングクロックが入力されるのである。このＦＳＫデータに対するサンプリングクロックは、ディジタルデータを外部に読み出す際の同期信号でもある。この同期信号のタイミングで、１サンプリングが終了したこと（又は開始したこと）を外部から知ることができ、そのタイミングで８ビットのディジタルデータの区切りを知ることができる。上述したように、ＯＵＴ端子からはシリアルにデータが出力されるため、８ビット毎に区切って受信する必要があるのである。
【００６６】
また、ＰＣＭコーデック６０のＲＣＬＫ端子には、ＯＵＴ端子から出力されるディジタルデータの各ビットの送信タイミングを表すクロック信号が供給される。ＰＣＭコーデック６０は、このＲＣＬＫ端子から供給されるクロック信号に基づき、ＯＵＴ端子からディジタルデータを１ビットずつ出力していくのである。
【００６７】
本実施の形態においてはディジタルデータは１サンプリング当たり８ビットで量子化されているため、明らかにこのＲＣＬＫ端子に供給されるクロック信号は、ＲＳＹＮＣ端子に供給される同期信号（ＦＳＫデータに対するサンプリングクロック）の８倍の周波数の信号である。本実施の形態においては、例えばＲＳＹＮＣ端子に供給される同期信号（ＦＳＫデータに対するサンプリングクロックに等しい）は、８ＫＨｚであり、ＲＣＬＫ端子に供給されるクロック信号（いわばビットクロックと言えよう）はその８倍の６４ＫＨｚである。これらのクロック信号、同期信号の関係については後にタイミングチャートで説明する。
【００６８】
また、これらのＲＬＣＫ端子に供給されるクロック信号や、ＲＳＹＮＣ端子に供給される同期信号は、ＰＣＭコーデック制御回路６４によって生成される。図３に示すように、このＰＣＭコーデック制御回路６４は、クロック生成回路７２と、このクロック生成回路７２に接続されている水晶７４から構成される。
【００６９】
このようにして、ＰＣＭコーデック６０からは圧縮された６４ｋｂｐｓのデータが出力される。このデータは時間遅延を与えるための遅延バッファ６２に書き込まれる。図３に示すようにこの遅延バッファ６２は、シリアルパラレル変換器７６ａ、７６ｂ、７６ｃと、デュアルポートメモリ７８ａ、７８ｂ、７８ｃと、パラレルシリアル変換器８０ａ、８０ｂ、８０ｃと、から構成される。
【００７０】
本実施の形態においては、データの読み出しと書き込みを同時に行うために、デュアルポートメモリ７８ａ、７８ｂ、７８ｃを使用するが、一般にデュアルポートメモリは、書き込みや読み出しの単位が複数ビットであることが多いため、シリアルパラレル変換器７６ａ、７６ｂ、７６ｃを用いて、一旦パラレル信号にしてからデータの書き込みを行っている。
【００７１】
本実施の形態においては、ＦＳＫデータをサンプリングしたデータだけでなく、上記ＲＣＬＫ端子のクロック信号や、ＲＳＹＮＣ端子の同期信号までデュアルポートメモリ７８ｂ、７８ｃに書き込んでいる。これらの信号は原ＦＳＫデータに戻す際に利用される。従って、上記ＲＣＬＫ端子のクロック信号や、ＲＳＹＮＣ端子の同期信号もパラレル信号に変換するために専用のシリアルパラレル変換器７６ｂ、７６ｃがそれぞれの信号に対して備えられている。
【００７２】
本実施の形態においては、デュアルポートメモリ７８ａ、７８ｂ、７８ｃに対する書き込みは、ＲＣＬＫ端子の６４ＫＨｚのクロック信号より更に高い周波数の書き込みタイミングで行われている。例えば本実施の形態においては８００ＫＨｚのクロック信号でデュアルポートメモリ７８ａ、７８ｂ、７８ｃに対する書き込みが行われている。この８００ＫＨｚのクロック信号は本実施の形態においてはＳＡＭＰＬＣＬＫと呼ばれる。また、この信号はクロック生成回路７２によって生成される。
【００７３】
図３に示すように、３個のデュアルポートメモリ７８ａ、７８ｂ、７８ｃが備えられており、デュアルポートメモリ７８ａにはＦＳＫデータをサンプリングしたデータが格納される。また、デュアルポートメモリ７８ｂには、ＲＣＬＫ端子に供給されるクロック信号をサンプリングしたデータが格納される。また、デュアルポートメモリ７８ｃには、ＲＳＹＮＣ端子に供給される同期信号をサンプリングしたデータが格納される。これらクロック信号や同期信号は、ＦＳＫデータをサンプリングしたデータから元のＦＳＫデータを復元する際にＰＣＭコーデックで利用される。
【００７４】
遅延時間設定器６８によって設定された遅延時間に従って、読み出しアドレスは書き込みアドレスより所定アドレス分だけずらされている。遅延時間制御回路６６は、図３に示すようにライトアドレス生成回路８２と、リードアドレス生成回路８４と、から構成されている。クロック生成回路７２が出力する８００ＫＨｚのＳＡＭＰＬＣＬＫの１／８の周期で、ライトアドレスは順次インクリメントされ、ＦＳＫデータをサンプリングしたデータ等が順次デュアルポートメモリ７８に書き込まれ、ライトアドレスから一定アドレス分だけ遅れているリードアドレスに従って、デュアルポートメモリ７８からのＦＳＫデータ等の読み出しが行われる。なお、１／８としたのは、シリアルパラレル変換器７６が出力するデータが８ビットのパラレル信号の場合である。もし、シリアルパラレル変換器７６が出力するデータが１６ビットのパラレル信号の場合は、ＳＡＭＰＬＣＬＫの１／１６の周期で、データの読み出し、又は、データの書き込みが行われなければならない。
【００７５】
このライトアドレスとリードアドレスの差が遅延時間に相当する。上記ＳＡＭＰＬＣＬＫは８００ＫＨｚであるため、その周期は１．２５μｓｅｃである。そのため、一度に書き込むデータ量が８ビットである場合（シリアルパラレル変換器の出力するパラレルデータのビット数が８ビットの場合）は、２００ｍｓｅｃ程度の遅延時間を実現するためにはにはアドレスは２００００アドレスずらす必要がある。このようなアドレスのずらしは、ライトアドレス生成回路８２と、リードアドレス生成回路８４との協調動作により実現される。
【００７６】
さて、一定時間経過後にデュアルポートメモリ７８ａ、７８ｂ、７８ｃから読み出されたＦＳＫデータ、ＲＣＬＫ端子のクロック信号、ＲＳＹＮＣ端子の同期信号は、パラレルシリアル変換器８０ａ、８０ｂ、８０ｃによって、元のＰＣＭコーデック６０が出力した形態、またはＰＣＭコーデック６０に供給された形態に復元される。
【００７７】
ＰＣＭコーデック６０は、ＯＵＴ端子から出力した形態でＦＳＫデータのサンプリングデータを受信する。この受信に際しては、ＲＣＬＫ端子に供給されていたクロック信号や、ＲＳＹＮＣ端子に供給されていた同期信号等も、ＦＳＫデータのサンプリングデータと同期してＰＣＭコーデック６０に供給される。
【００７８】
ＰＣＭコーデック６０においては、その内部のＤ／Ａコンバータが、ディジタルデータを原ＦＳＫデータに変換する。このようにして得られた原ＦＳＫデータは、ＦＳＫインターフェース７０ａを介して入力されたときより所定の遅延時間だけ遅れた信号である。この原ＦＳＫデータはＦＳＫインターフェース７０ｂを介して伝送路に出力される。ＦＳＫインターフェース７０ａ、７０ｂは、トランスやアンプ等から構成されるが、この構成自体は従来からよく知られた構成である。
【００７９】
さて、ページングシステム用遅延装置ＤＬＹ４４の各部の信号の様子をタイムチャートを用いて簡単に説明する。図４には、図３に示されている各部の信号の様子を表すタイムチャートが示されている。この図に示すように、ＲＣＬＫ端子に供給されるクロック信号は６４ＫＨｚであり、ＰＣＭコーデック６０はこのクロック信号に同期して１ビットずつデータを出力する。ＲＳＹＮＣ端子に供給される同期信号は８ＫＨｚであり、この信号のたち下がりに同期して１サンプルに相当する８ビットのデータがＤ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０の順でＰＣＭコーデック５０のＯＵＴ端子からシリアルに出力される。
【００８０】
そして、上述したように、所定時間遅延されてＲＣＬＫ端子に供給されたクロック信号、ＲＳＹＮＣ端子に供給された同期信号、及びＰＣＭコーデック６０の出力信号の３個の信号が、所定時間遅延の後、再びＰＣＭコーデック６０に供給されるのである。
【００８１】
以上のようにして、本実施の形態によれば、ＰＣＭコーデックを用いて時間遅延手段を構成しているため、ＦＳＫデータが複数多重化された信号に対しても時間遅延を与えることができる。
【００８２】
【発明の効果】
以上述べたように、本発明によれば、多重化伝送部分と非多重化伝送部分との時間遅延を等しくすることができるため、多重化装置の導入をページングシステム全体に関して一度に行う必要がなく、円滑なページングシステムの運用をすることができる。
【００８３】
また、本発明によれば、第１の本発明に用いられる時間遅延装置が得られる。
【００８４】
また、本発明によれば、多重化ＦＳＫデータ等に関しても正確に時間遅延することができるため、制御信号や監視信号についても正確な時間遅延を実現可能な装置が得られる。
【図面の簡単な説明】
【図１】  本発明の好ましい実施の形態に係るページングシステムの構成ブロック図である。
【図２】  ページングシステム用遅延装置ＤＬＹの構成ブロック図である。
【図３】  ページングシステム用遅延装置ＤＬＹの回路図である。
【図４】  ページングシステム用遅延装置ＤＬＹの信号のタイミングチャートである。
【図５】  従来のページングシステムの構成図である。
【図６】  周波数多重化によって、５個の監視信号や制御信号が１本の伝送路上に載っている場合のページングシステムの構成図である。
【符号の説明】
１０ａ，１０ｂ，１０ｃ  中央制御所、１２ａ  第１送信局、１２ｂ  第２送信局、１４ａ，１４ｂ，１４ｃ  監視制御装置親機、１６ａ，１６ｂ，１６ｃ  中央制御装置、１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ，１８ｆ，１８ｇ  監視制御装置子機、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ  送信機、２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ  アンテナ、２４  ページャー、３０  中央制御部、４０  多重化装置ＭＵＸ、４２  多重分離化装置ＭＵＸ、４４  ページングシステム用遅延装置ＤＬＹ、５０  制御信号用伝送線、６０  ＰＣＭコーデック、６２  遅延バッファ、６４  ＰＣＭコーデック制御回路、６６  遅延時間制御回路、６８  遅延時間設定器、７０ａ，７０ｂ  ＦＳＫインターフェース、７２  クロック生成回路、７４  水晶、７６ａ，７６ｂ，７６ｃ  シリアルパラレル変換器、７８ａ，７８ｂ，７８ｃ  デュアルポートメモリ、８０ａ，８０ｂ，８０ｃ  パラレルシリアル変換器、８２  ライトアドレス生成回路、８４  リードアドレス生成回路、１００ａ，１００ｂ  制御卓。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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