(57)【特許請求の範囲】
【請求項１】
集積回路を形成する方法であって、
半導体基板上の絶縁層上に、半導体素子層を有する半導体ウエハを用意するステップと、
前記素子層内のトランジスタ・ボディ位置に、所定分量のイオンを注入するステップであって、前記イオンの注入が、前記イオンの分布が前記ボディ位置から前記絶縁層を通じて、前記基板内に広がるように行われるステップと、、
前記イオンの注入により電気的に弱化させた前記絶縁層の材料が破壊され、導電性となるように、前記素子層と前記基板との間に電圧を印加し、導電パスを形成するステップと、
前記素子層内にトランジスタを形成し、前記トランジスタを相互接続して、前記集積回路を形成するステップと
を含む方法。
【請求項２】
前記素子層がシリコンであり、前記絶縁層が酸化物である、請求項１記載の方法。
【請求項３】
前記イオンが周期表の第３列から選択される、請求項２記載の方法。
【請求項４】
前記イオンが周期表の第４列から選択される、請求項２記載の方法。
【請求項５】
前記イオンがＳｉ、Ｇａ、Ｇｅ、Ｉｎ、Ｓｎ、Ｔｌ、Ａｕ及びＰｂを含むグループから選択される、請求項２記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はボディ・コンタクトを有するＳＯＩ集積回路に関する。
【０００２】
【従来の技術】
ＳＯＩ集積回路における周知の問題は、ＮＦＥＴ及びＰＦＥＴのボディ内での、それぞれ正孔及び電子の蓄積であり、これはトランジスタの駆動を変化させる。標準的なソリューションは、トランジスタ・ボディとのコンタクトを形成することにより、電荷を消失させるグラウンドへのパスを提供することである。しかしながら、大部分のボディ・コンタクトは、貴重なシリコン・エリアを消費する。例えばコンタクトは、酸素をソース及びドレインの下側にだけ選択的に注入することにより、または埋込み酸化物（ＳｉＯ2）を通じて孔をエッチングし、それに導体を充填することにより形成される。選択的注入は高価であり、時間を要し、既存技術による小形状のトランジスタにとっては好適でない。更に、トランジスタを正確な位置に配置するために、何らかのアライメント基準を設けることが必要である。トランジスタ・ボディの下側に孔をエッチングし、絶縁体を充填するには、多くの追加の処理ステップが要求され高価となる。トランジスタ・ボディ内のシリコンの品質が、この処理の間に悪化する。
【０００３】
【発明が解決しようとする課題】
本発明はトランジスタ・ボディの下方に、埋込み絶縁体を通じて、シリコン基板に達する導電パスを確立することにより、ボディ・コンタクトを形成する方法に関する。
【０００４】
【課題を解決するための手段】
本発明の特徴は、トランジスタ・ボディを通じて、埋込み絶縁体内にイオンを注入し、続いて酸化物を破壊するのに十分な電圧を印加することにより、トランジスタ・ボディと基板との間に導電パスを確立することである。
【０００５】
【発明の実施の形態】
図１を参照すると、浅トレンチ分離（ＳＴＩ）メンバ３５と境界を接する半導体活性領域３０（例えばシリコン）が断面図で示されている。活性領域３０は絶縁層２０上に配置される。構造全体はバルク基板１０により支持され、これは例えばｐ型にドープされる。例えば、絶縁層２０は酸素注入に続き、高温アニーリング（〜１３００℃）を施すことにより形成され、これは学問的にＳＩＭＯＸ法（Separation by IMplantation of OXygen：酸素注入による分離を意味する）と呼ばれる。
【０００６】
トランジスタは活性領域３０内に形成され、そのボディは絶縁層２０を通じて、基板１０に接続される。本発明に従い形成される導電パスにより、動作中にトランジスタ・ボディから電荷を消失させるパスが提供される。
【０００７】
図２は、酸化物層（ＳｉＯ2）４０及びレジスト層５０を付着し、レジスト内にアパーチャ５２を形成した結果を示す。レジスト及び酸化物の合計の厚さは、注入されるイオンが素子層３０に達するのを阻止するように選択される。例えば、酸化物層４０は約５００ｎｍの厚さを有し、レジスト５０は約１０００ｎｍの厚さを有する。酸化物及びレジストは、最大２００ｋｅＶのエネルギで注入されるイオンが、アパーチャの外側のシリコンに達するのを阻止することができる。
【０００８】
図３は、酸化物４０内にアパーチャ５４をエッチングし、アパーチャを通じて、埋込み酸化物（ＢＯＸ）内及びその下方、すなわち参照番号２５で示されるイオン注入領域に、所定分量のイオンを注入した結果を示す。必要に応じて、イオンのエネルギが可変され、イオン注入領域が酸化物全体に広がる。イオン・エネルギの値は、素子層３０及びＢＯＸ２０の厚さに依存する。およそ１０13／ｃｍ2程度の添加により、２．６ｎｍの厚さの（高度な完全性の）ゲート酸化物内で、電気的降伏電界が（約１８ＭＶ／ｃｍから約１３ＭＶ／ｃｍに）著しく低下することが判明している。添加量は、注入される領域の厚さに依存する。ＳＩＭＯＸウエハは接着ウエハに好適である。なぜなら、それらは導電パスに寄与する相当量の無反応シリコンを有するからである。好適には、酸化物４０を通じるエッチングが方向性イオン・エッチングであり、アパーチャがまっすぐな壁を有する。
【０００９】
インジウムが酸化物の降伏電圧を十分下げることが判明しているが、当業者であれば容易に自己の選択を行うことができよう。低い降伏電圧を生成するのに好適な他のイオンには、少なくともＳｉと同じ重量のイオン、特に周期表の第３列及び第４列に含まれるＧａ、Ｔｉ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ、Ａｕ及びＦｅなどがある。
【００１０】
必要に応じて、トランジスタ・ボディがウェルを通じて、ウエハ表面上のコンタクトに接続される。こうした構造が図６に示され、そこではｐウェル１５及びｎウェル１１５が、ボディ・コンタクト２５及び１２５をそれぞれ有する。ボディ・コンタクト２５はｐ型イオン（例えばＢ）を用いて形成され、ボディ・コンタクト１２５はｎ型イオン（例えばＰ、ＡｓまたはＳｂ）を用いて形成される。
【００１１】
ｐウェル１５は、素子層３０内のｐ型注入領域４９と接触する追加のコンタクト２６を有する。ｐ型注入領域４９は、バイアス源に接続される垂直コンタクト・メンバ４９'を有する。同様に、ｎウェル１１５は、ＢＯＸ２０を通じるコンタクト１２６、素子層３０内のｎ型注入領域１４９、及びコンタクト・メンバ１４９'を有する。従って、両方のウェルは要望通りにバイアスされ、例えば、ウェル１５は負またはグラウンドに、一方ウェル１１５は正にバイアスされる。
【００１２】
注入により酸化物を電気的に弱化させた後、トランジスタの処理が継続する。第１の方法は、マスキング酸化物を用いて、ボディ・コンタクト２５上に自己整合型ゲートを形成する。図４を参照すると、アパーチャ５４の底部にゲート酸化物４２が成長され、ポリシリコンの層が付着され、化学・機械研磨により研磨される。酸化物４０の上面が研磨停止として使用され、ゲート４５が形成される。この処理の別の代替方法は、コンタクト２５の注入後、付着レジスト及び酸化物層４０を除去する。次に、従来プロセスによりトランジスタが形成される。ＢＯＸ弱化のためのリソグラフィが、基準としてのＳＴＩリソグラフィ・マークと位置合わせされるので、同じ基準がゲート画定のために使用される。これは電気的に弱化されたＢＯＸ領域が、ＮＦＥＴ及びＰＦＥＴのボディの直下に現れることを可能にする。この第２の方法は自己整合型でないが、ボディとのコンタクト２５のアライメントが厳格でない。
【００１３】
図５は、完成されたトランジスタを示し、ゲート４５、側壁４７、ソース／ドレイン４８、及びボディ・コンタクト２５を有する。ゲート、ソース及びドレイン上にケイ化物を形成し、トランジスタを接続するために相互接続及び層間絶縁膜を形成する他の従来のステップは、ここではまとめて"回路の完成"（completing the circuit）と呼ばれる。同様に、パッド酸化物及び窒化物の形成、及びＳＴＩ、しきい値調整インプラントの形成などの従来の予備ステップは、"基板の準備"（preparing the substrate）と呼ばれる。
【００１４】
イオン注入後の好都合なときに、適切な電圧が酸化物を破壊するために印加される。この電圧はＢＯＸに渡り、ＢＯＸの"弱化"領域の降伏値より高いが、未注入ＢＯＸ領域の降伏電圧よりも小さい電界を生成すべきである。これはプラズマ電圧が破壊に寄与するようなバイアス条件で、ウエハをプラズマに露出することにより行われる。或いは、コンタクトを提供するために、金属の一時層が付着またはめっきされ（または導電液が上面に被覆される）、他のコンタクトが基板に付着される。ＢＯＸの厚さが１００ｎｍの場合、電圧の大きさは好適には約５０Ｖ以下であるが、イオン添加の大きさやイオン種などに応じて変化する。
【００１５】
ここで使用される用語"破壊"（break down）は、酸化物の絶縁特性が失われ、酸化物が"リーク状態"（leaky）（約１０6Ω以下）になることを意味する。これは導体である必要はなく、単に正孔が定常状態で消失するように、十分なリークを有すればよい。
【００１６】
好適には、この弱化注入は、ゲート酸化物を注入の被害から保護するために、ゲート酸化物が成長される前に行われる。
【００１７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００１８】
（１）集積回路を形成する方法であって、
半導体基板上の絶縁層上に、半導体素子層を有する半導体ウエハを用意するステップと、
前記素子層内のトランジスタ・ボディ位置に、所定分量のイオンを注入するステップであって、前記イオンの注入が、前記イオンの分布が前記ボディ位置から前記絶縁層を通じて、前記基板内に広がるように行われ、
前記絶縁層の材料が破壊され、導電性となるように、前記素子層と前記基板との間に電圧を印加するステップと、
トランジスタを形成し、前記トランジスタを接続して、前記集積回路を形成するステップと
を含む方法。
（２）前記素子層がシリコンであり、前記絶縁層が酸化物である、前記（１）記載の方法。
（３）前記イオンが周期表の第３列から選択される、前記（２）記載の方法。
（４）前記イオンが周期表の第４列から選択される、前記（２）記載の方法。
（５）前記イオンがＳｉ、Ｇａ、Ｇｅ、Ｉｎ、Ｓｎ、Ｔｌ、Ａｕ及びＰｂを含むグループから選択される、前記（２）記載の方法。
（６）トランジスタ・ボディのＮＦＥＴがｐ型にドープされ、前記トランジスタ・ボディの下方の前記基板の領域が、ｐ型にドープされる、前記（２）記載の方法。
（７）トランジスタ・ボディのＰＦＥＴがｎ型にドープされ、前記トランジスタ・ボディの下方の前記基板の領域が、ｎ型にドープされる、前記（２）記載の方法。
【図面の簡単な説明】
【図１】本発明に従うトランジスタ構造を提供するために用意される、浅トレンチ分離メンバと境界を接する半導体活性領域を有する構造を示す図である。
【図２】酸化物層及びレジスト層を付着し、レジスト内にアパーチャを形成した結果の構造を示す断面図である。
【図３】酸化物内にアパーチャをエッチングし、アパーチャを通じて、埋込み酸化物（ＢＯＸ）内及びその下方に、所定分量のイオンを注入した結果の構造を示す断面図である。
【図４】アパーチャの底部にゲート酸化物が成長され、ポリシリコンの層が付着され、研磨されて、ゲートが形成された構造の断面図である。
【図５】完成されたトランジスタを示す図である。
【図６】基板内に形成されるウェルへのバイアス電圧の印加を示す図である。
【符号の説明】
１０  バルク基板
２０  絶縁層（ＢＯＸ）
２５、１２５  イオン注入領域（ボディ・コンタクト）
２６、１２６  コンタクト
３０  活性領域（素子層）
３５  ＳＴＩメンバ
４０  酸化物層
４２  ゲート酸化物
４５  ゲート
４７  側壁
４８  ソース／ドレイン
４９  ｐ型注入領域
４９'、１４９'  垂直コンタクト・メンバ
５０  レジスト層
１４９  Ｎ型注入領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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