(57)【特許請求の範囲】
【請求項１】
半導体基板上に少なくとも１つの前記半導体基板と同じ導電型の島状半導体層を形成する工程と、
前記島状半導体層の側壁上にトンネル絶縁膜とゲート絶縁膜とを高さ方向に並べて形成する工程と、
前記トンネル絶縁膜と前記ゲート絶縁膜との側壁上に、前記トンネル絶縁膜及び前記ゲート絶縁膜のそれぞれに対応させて高さ方向に分割された第１導電膜からなるサイドウォールスペーサを形成する工程と、
前記分割された第１導電膜に対して自己整合的に前記半導体基板と逆導電型の不純物を前記島状半導体層表面及び前記半導体基板表面に導入して不純物拡散層を形成する工程と、
前記トンネル絶縁膜の側壁上に対応する電荷蓄積層としての前記第１導電膜の側壁部分に層間絶縁膜及び第２導電膜からなる制御ゲートを形成する工程とを含むことにより、
前記半導体基板と、チャネル層としての少なくとも１つの前記島状半導体層、前記島状半導体層の側壁の周囲の全部又は一部に形成された前記トンネル絶縁膜、前記電荷蓄積層及び前記制御ゲートから構成される少なくとも１つのメモリセル、並びに、チャネル層としての少なくとも１つの前記島状半導体層、前記島状半導体層の側壁の周囲の全部又は一部に形成された前記ゲート絶縁膜及びゲート電極としての前記第１導電膜から構成され、前記少なくとも１つのメモリセルの端部に配置されて前記少なくとも１つのメモリセルを選択するための選択トランジスタとを有し、前記少なくとも１つのメモリセル及び前記選択トランジスタが前記不純物拡散層により前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板上に少なくとも１つの前記半導体基板と同じ導電型の島状半導体層を形成する工程と、
前記島状半導体層の側壁上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の側壁上に積層絶縁膜からなる電荷蓄積層を形成する工程と、
前記電荷蓄積層の側壁上に、高さ方向に分割された第１導電膜からなる制御ゲートをサイドウォール状に形成する工程と、
前記分割された第１導電膜に対して自己整合的に前記半導体基板と逆導電型の不純物を前記島状半導体層表面及び前記半導体基板表面に導入して不純物拡散層を形成する工程とを含むことにより、
前記半導体基板と、チャネル層としての少なくとも１つの前記島状半導体層、前記島状半導体層の側壁の周囲の全部又は一部に形成された前記トンネル絶縁膜、前記電荷蓄積層及び前記制御ゲートから構成され、１つの前記島状半導体層に対して複数設けられたメモリセルとを有し、前記複数のメモリセルが前記不純物拡散層により前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。
【請求項３】
半導体基板上に少なくとも１つの前記半導体基板と同じ導電型の島状半導体層を形成する工程と、
前記島状半導体層と前記半導体基板との境界領域の前記島状半導体層表面の一部及び前記半導体基板表面に前記半導体基板と逆導電型の不純物を導入して不純物拡散層を形成する工程と、
前記島状半導体層の側壁上に、積層絶縁膜からなる電荷蓄積層を介して、高さ方向に分割された第２導電膜からなる制御ゲートをサイドウォール状に形成する工程とを含むことにより、
前記半導体基板と、チャネル層としての少なくとも１つの前記島状半導体層、前記島状半導体層の側壁の周囲の全部又は一部に形成された前記電荷蓄積層及び前記制御ゲートから構成され、１つの前記島状半導体層に対して複数設けられたメモリセルとを有し、前記複数のメモリセルが前記不純物拡散層により前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。
【請求項４】
さらに、前記メモリセルを１つの前記島状半導体層に対して複数備え、前記複数のメモリセルが各々互いに電気的に分離されるように、前記島状半導体層内で、前記半導体基板表面に対して水平な方向に前記半導体基板と逆導電型の不純物拡散層がつながるように前記不純物を拡散する工程を含む請求項１に記載の半導体記憶装置の製造方法。
【請求項５】
さらに、前記複数のメモリセルが各々互いに電気的に分離されるように、前記島状半導体層内で、前記半導体基板表面に対して水平な方向に前記半導体基板と逆導電型の不純物拡散層がつながるように前記不純物を拡散する工程を含む請求項２に記載の半導体記憶装置の製造方法。
【請求項６】
前記島状半導体層を複数のマトリクス状に形成し、さらに前記島状半導体層の側壁を酸化して酸化膜を形成した後、該酸化膜を除去することにより、一方向における前記島状半導体層の幅を前記島状半導体層間の距離よりも小さくする請求項１〜５のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項７】
前記第１導電膜をサイドウォール状に加工する際、前記島状半導体層に側して前記第１導電膜直下に形成されるチャネル層が、前記島状半導体層の垂直方向に隣接するチャネル層と互いに電気的に接続される程度に前記第１導電膜を互いに近接して配置するように、前記第１導電膜を２以上に分割する請求項１または２に記載の半導体記憶装置の製造方法。
【請求項８】
さらに、隣接する前記分割された第１導電膜間の領域に、前記島状半導体層に側して前記第１導電膜直下に形成されるチャネル層を前記島状半導体層の垂直方向に隣接するチャネル層と電気的に接続させるための電位を前記島状半導体層に対して印加するゲート電極形成用第３導電膜を配置する工程を含む請求項２に記載の半導体記憶装置の製造方法。
【請求項９】
前記積層絶縁膜からなる電荷蓄積層を形成する工程において、前記島状半導体層側壁の一部の領域に前記積層絶縁膜からなる電荷蓄積層を形成するとともに、前記一部の領域の上部または下部に位置する他の一部の領域に前記メモリセルを選択するための選択トランジスタのゲート絶縁膜を形成し、前記第１導電膜を前記電荷蓄積層及び前記ゲート絶縁膜上に形成する請求項２、５〜８のいずれか１つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷蓄積層と制御ゲートを有するメモリトランジスタを備える半導体記憶装置の製造方法に関する。
【０００２】
【従来技術】
ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートを有し、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のデバイスが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子を注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層または基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【０００３】
以上の動作において、電子注入と放出、すなわち書き込みと消去を効率よく行うためには、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合の関係が重要である。すなわち浮遊ゲートと制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
しかし、近年の半導体技術の進歩、とくに微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化が急速に進んでいる。したがってメモリセル面積が小さくて、しかも、浮遊ゲートと制御ゲート間の容量をいかに大きく確保するかが重要な問題となっている。
【０００４】
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか、または浮遊ゲートと制御ゲートの対向面積を大きくすることが必要である。
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
したがって、十分な容量を確保するためには、浮遊ゲートと制御ゲートのオーバラップ面積を一定値以上確保することが必要となる。これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る上で障害となる。
【０００５】
これに対し、特許第２８７７４６２号公報に記載されるＥＥＰＲＯＭは、半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層の側壁を利用してメモリ・トランジスタが構成される。すなわちメモリ・トランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層、溝底部に形成された共通ソース拡散層及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層と制御ゲートをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となる。また、制御ゲート線と交差する方向の複数のメモリ・トランジスタのドレイン拡散層に接続されたビット線が設けられる。上述したメモリ・トランジスタの電荷蓄積層と制御ゲートが柱状半導体層の下部に形成される。また、１トランジスタ／１セル構成では、メモリ・トランジスタが過消去の状態、すなわち、読出し電位が０Ｖであってしきい値が負の状態になると、非選択でもセル電流が流れることになり、不都合である。これを確実に防止するために、メモリ・トランジスタに重ねて、柱状半導体層の上部にその周囲の少くとも一部を取り囲むようにゲート電極が形成された選択ゲート・トランジスタが設けられている。
これにより、従来例であるＥＥＰＲＯＭのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。
【０００６】
図２０２では、柱状シリコン層２が円柱状である場合、すなわち上面が円形である場合を示している。この柱状シリコン層の外形は円柱状でなくてもよい。以下、従来例を図面を参照して説明する。
図２０２は、従来のＥＥＰＲＯＭの平面図であり、図２０３は図２０２のＡ−Ａ’、Ｂ−Ｂ’断面図である。なお、図２０２では、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
従来例では、ｐ型シリコン基板１の上に格子縞状の溝３により分離された複数の柱状ｐ型シリコン層２がマトリクス配列され、これら各柱状シリコン層２がそれぞれメモリセル領域となっている。各シリコン層２の上面にドレイン拡散層１０が形成され、溝３の底部に共通ソース拡散層９が形成され、溝３の底部に所定厚みの酸化膜４が埋込み形成されている。また、柱状シリコン層２の周囲を取り囲むように、柱状シリコン層２の下部に、トンネル酸化膜５を介して浮遊ゲート６が形成され、さらにその外側に層間絶縁膜７を介して制御ゲート８が形成されて、メモリ・トランジスタが構成される。ここで、制御ゲート８は、図２０２及び図２０３（ｂ）に示すように、一方向の複数のメモリセルについて連続的に配設されて、制御ゲート線すなわちワード線WL（WL1,WL2,…）となっている。そして柱状シリコン層２の上部には、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜３１を介してゲート電極３２が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極３２は、メモリセルの制御ゲート８と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
【０００７】
このように、メモリ・トランジスタ及び選択ゲート・トランジスタが、溝の内部に重ねられた状態で埋込み形成される。制御ゲート線は、その一端部をシリコン層表面にコンタクト部１４として残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部１５を残して、これらにそれぞれワード線WL及び制御ゲート線CGとなるAl配線１３、１６をコンタクトさせている。
溝３の底部には、メモリセルの共通ソース拡散層９が形成され、各柱状シリコン層２の上面には各メモリセル毎のドレイン拡散層１０が形成されている。このように形成されたメモリセルの基板上はＣＶＤ酸化膜１１により覆われ、これにコンタクト孔が開けられて、ワード線WLと交差する方向のメモリセルのドレイン拡散層１０を共通接続するビット線BL（BL1,BL2,…）となるＡｌ配線１２が配設されている。制御ゲート線のパターニングの際に、セルアレイの端部の柱状シリコン層位置にＰＥＰによるマスクを形成しておいてその表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部１４を残し、ここにビット線ＢＬと同時に形成されるＡｌ膜によってワード線となるＡｌ配線１３をコンタクトさせている。
【０００８】
このような図２０３（ａ）に対応する構造を得るための具体的な製造工程例を図２０４（ａ）〜図２０７（ｇ）を参照して説明する。
高不純物濃度のｐ型シリコン基板１に低不純物濃度のp-型シリコン層２をエピタキシャル成長させたウェハを用い、その表面にマスク層２１を堆積し、公知のＰＥＰ工程によりフォトレジスト・パターン２２を形成して、これを用いてマスク層２１をエッチングする（図２０３（ａ））。
そして、マスク層２１を用いて、反応性イオンエッチング法によりシリコン層２をエッチングして、基板１に達する深さの格子縞状の溝３を形成する。これにより、シリコン層２は、柱状をなして複数の島に分離される。その後ＣＶＤ法によりシリコン酸化膜２３を堆積し、これを異方性エッチングにより各柱状シリコン層２の側壁に残す。そしてｎ型不純物をイオン注入によって、各柱状シリコン層２の上面にそれぞれドレイン拡散層１０を形成し、溝底部には共通ソース拡散層９を形成する（図２０４（ｂ））。
その後、等方性エッチングにより各柱状シリコン層２の周囲の酸化膜２３をエッチング除去した後、必要に応じて斜めイオン注入を利用して各シリコン層２の側壁にチャネルイオン注入を行う。チャネルイオン注入に代えて、ＣＶＤ法によりボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。そしてＣＶＤシリコン酸化膜４を堆積し、これを等方性エッチングによりエッチングして、溝３の底部に所定厚みの酸化膜を埋め込む。
【０００９】
次いで、熱酸化によって各シリコン層２の周囲に、例えば１０ｎｍ程度のトンネル酸化膜５を形成した後、第１層多結晶シリコン膜を堆積する。この第１層多結晶シリコン膜を異方性エッチングによりエッチングして、柱状シリコン層２の下部側壁に残して、シリコン層２を取り囲む形の浮遊ゲート６を形成する（図２０５（ｃ））。
続いて、各柱状シリコン層２の周囲に形成された浮遊ゲート６の表面に層間絶縁膜７を形成する。この層間絶縁膜７は、例えば、ＯＮＯ膜とする。具体的には浮遊ゲート６の表面を所定厚み酸化した後、プラズマＣＶＤ法によりシリコン窒化膜を堆積してその表面を熱酸化することにより、ＯＮＯ膜を形成する。そして第２層多結晶シリコン膜を堆積して異方性エッチングによりエッチングすることにより、やはり柱状シリコン層２の下部に制御ゲート８を形成する（図２０５（ｄ））。このとき制御ゲート８は、柱状シリコン層２の間隔を、図２０２の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成される。そして不要な層間絶縁膜７及びその下のトンネル酸化膜２をエッチング除去した後、ＣＶＤシリコン酸化膜１１１を堆積し、これをエッチングして溝３の途中まで、すなわちメモリセルの浮遊ゲート７及び制御ゲート８が隠れるまで埋め込む（図２０６（ｅ））。
その後、露出した柱状シリコン層２の上部に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成し、第３層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてＭＯＳトランジスタのゲート電極３２を形成する（図２０６（ｆ））。このゲート電極３２も制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート８の場合に比べて難しい。これは、メモリ・トランジスタ部は２層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって確実にゲート電極３２を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜についてはマスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しの技術を利用すればよい。
なお、制御ゲート線及び選択ゲート線はそれぞれ異なる端部において、柱状シリコン層上面にコンタクト部１４、１５が形成されるように、多結晶シリコン膜のエッチングに際してマスクを形成しておく。
最後にＣＶＤシリコン酸化膜１１２を堆積して、必要なら平坦化処理を行った後、コンタクト孔を開けて、Ａｌの蒸着、パターニングにより、ビット線ＢＬとなるＡｌ配線１２、制御ゲート線ＣＧとなるＡｌ配線１３及びワード線ＷＬとなるＡｌ配線１６を同時に形成する（図２０７（ｇ））。
【００１０】
図２０８（ａ）は、この従来例のＥＥＰＲＯＭの１メモリセルの要部断面構造を、図２０８（ｂ）は等価回路を示している。
図２０８（ａ）及び（ｂ）を用いて、この従来例のＥＥＰＲＯＭの動作を簡単に説明する。
まず、書込みにホットキャリア注入を利用する場合の書込みは、選択ワード線WLに十分高い正電位を与え、選択制御ゲート線CG及び選択ビット線BLに所定の正電位を与える。これにより選択ゲート・トランジスタQsを介して正電位をメモリ・トランジスタQcのドレインに伝達して、メモリ・トランジスタQcでチャネル電流を流して、ホットキャリア注入を行う。これにより、そのメモリセルのしきい値は正方向に移動する。
消去は、選択制御ゲートCGを０Ｖとし、ワード線WL及びビット線BLに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去の場合には、共通ソースに高い正電位を与えてソース側に電子を放出させることもできる。これにより、メモリセルのしきい値は負方向に移動する。
読出し動作は、ワード線WLにより選択ゲート・トランジスタQsをオンし、制御ゲート線CGの読出し電位を与えて、電流の有無により“０”、“１”判別を行う。電子注入にＦＮトンネリングを利用する場合には、選択制御ゲート線CG及び選択ワード線WLに高い正電位を与え、選択ビット線BLを０Ｖとして、基板から浮遊ゲートに電子を注入する。
また、この従来例によれば、選択ゲート・トランジスタがあるため、過消去状態になっても誤動作しないＥＥＰＲＯＭが得られる。
【００１１】
ところで、この従来例では、図２０８（ａ）に示したように、選択ゲート・トランジスタQsとメモリ・トランジスタQcの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。したがって、図２０３（ａ）及び（ｂ）の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“Ｈ”レベル電位を伝達するために、この分離酸化膜厚が３０〜４０ｎｍ程度であることが必要になる。
このような微小間隔は、先の製造工程で説明したＣＶＤ法による酸化膜埋込みのみでは実際上は困難である。したがって、ＣＶＤ酸化膜による埋込みは浮遊ゲート６及び制御ゲート８が露出する状態とし、選択ゲート・トランジスタ用のゲート酸化の工程で同時に浮遊ゲート６及び制御ゲート８の露出部に薄い酸化膜を形成する方法が望ましい。
また、従来例によれば、格子縞状の溝底部を分離領域として、柱状シリコン層が配列され、この柱状シリコン層の周囲を取り囲むように形成された浮遊ゲートをもつメモリセルが構成されるから、メモリセルの占有面積が小さい、高集積化ＥＥＰＲＯＭが得られる。しかも、メモリセル占有面積が小さいにも拘らず、浮遊ゲートと制御ゲート間の容量は十分大きく確保することができる。
なお、従来例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向のそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線がマスクなしで自動的に得られる。
【００１２】
これに対して、例えば、柱状シリコン層の配置を対称的にした場合には、ＰＥＰ工程を必要とする。
具体的に説明すれば、第２層多結晶シリコン膜を厚く堆積して、ＰＥＰ工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。
ついで、第３層多結晶シリコン膜を堆積して、従来例で説明したと同様に側壁残しのエッチングを行う。また、柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては従来例のように自動的に連続する制御ゲート線が形成できないこともある。
このような場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。
また、従来例では浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばＭＮＯＳ構造の場合にも有効である。
【００１３】
図２０９は、ＭＮＯＳ構造のメモリセルを用いた場合の図２０３（ａ）に対応する断面図である。電荷蓄積層となる積層絶縁膜２４は、トンネル酸化膜とシリコン窒化膜の積層構造、またはその窒化膜表面にさらに酸化膜を形成した構造とする。
図２１０は、上記従来例において、メモリ・トランジスタと選択ゲート・トランジスタを逆にした例、すなわち、柱状シリコン層２の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成した図２０３（ａ）に対応する断面図である。共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式が用いる場合に採用することができる。
図２１１は、一つの柱状シリコン層に複数のメモリセルを構成した従来例である。先の従来例と対応する部分には先の従来例と同一符号を付して詳細な説明は省略する。この従来例では、柱状シリコン層２の最下部に選択ゲート・トランジスタQs1を形成し、その上に３個のメモリ・トランジスタQc1、Qc2、Q3cを重ね、さらにその上に選択ゲート・トランジスタQs2を形成している。この構造は基本的に先に説明した製造工程を繰り返すことにより得られる。
図２１０及び図２１１で説明した従来例においても、メモリ・トランジスタとして浮遊ゲート構造に代えて、ＭＮＯＳ構造を用いることができる。
【００１４】
以上述べたように従来技術によれば、格子縞状溝によって分離された柱状半導体層の側壁を利用して、電荷蓄積層と制御ゲートをもつメモリ・トランジスタを用いたメモリセルを構成することにより、制御ゲートと電荷蓄積層間の容量を十分大きく確保して、しかもメモリセル占有面積を小さくして高集積化を図ったＥＥＰＲＯＭを得ることができる。
【００１５】
【発明が解決しようとする課題】
しかし、一つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線ＣＧに読出し電位を与えて、電流の有無により“０”、“１”判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルにおいては基板からのバックバイアス効果により閾値の変動が顕著となる。これにより直列に接続するメモリセルの個数がデバイス上制約されるため、大容量化を行った際に問題となる。
【００１６】
また、従来例では柱状半導体層に対して自己整合に電荷蓄積層および制御ゲートが形成されるが、セルアレイの大容量化を考えた場合、柱状半導体層は最小加工寸法にて形成することが好ましい。ここで電荷蓄積層として浮遊ゲートを用いた場合、浮遊ゲートと制御ゲートおよび基板との間の容量結合の関係は、柱状半導体層外周の面積と浮遊ゲート外周の面積、柱状半導体層と浮遊ゲートを絶縁するトンネル酸化膜厚、浮遊ゲートと制御ゲートを絶縁する層間絶縁膜厚で決まる。従来例では柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層および制御ゲートを有し、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することを目的としているが、柱状半導体層を最小加工寸法にて形成した場合で且つ、トンネル酸化膜厚と層間絶縁膜厚を固定とした場合、電荷蓄積層と制御ゲートの間の容量は単純に浮遊ゲート外周の面積、つまり浮遊ゲートの膜厚で決まる。したがって、これ以上、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量を増大させることは困難である。言い換えれば、メモリセルの占有面積を増加させずに、浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることは困難である。
【００１７】
本発明は上記課題に鑑みなされたものであり、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量比をより一層増大させるとともに、製造プロセスに起因する各メモリセルトランジスタの熱履歴の遍歴を最小限に抑えることでメモリセルの特性のばらつきを抑える半導体記憶装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明によれば、半導体基板上に少なくとも１つの島状半導体層を形成する工程と、
該島状半導体層表面にトンネル絶縁膜を形成する工程と、
該トンネル絶縁膜上に、高さ方向に分割された第１導電膜からなるサイドウォールスペーサを形成する工程と、
該分割された第１導電膜に対して自己整合的に不純物を導入して不純物拡散層を形成する工程と、
該第１導電膜上に層間容量膜及び第二導電膜を形成する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法が提供される。
【００１９】
また、本発明によれば、半導体基板上に少なくとも１つの島状半導体層を形成する工程と、
該島状半導体層表面にトンネル絶縁膜を形成する工程と、
該トンネル絶縁膜上に積層絶縁膜からなる電荷蓄積層を形成する工程と、
該電荷蓄積層上に、高さ方向に分割された第１導電膜からなるサイドウォールスペーサを形成する工程と、
該分割された第１導電膜に対して自己整合的に不純物を導入して不純物拡散層を形成する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法。
【００２０】
さらに、半導体基板上に少なくとも１つの島状半導体層を形成する工程と、
該島状半導体層表面の一部に不純物を導入して不純物拡散層を形成する工程と、
該島状半導体層表面に、絶縁膜を介して、高さ方向に分割された第１導電膜からなるサイドウォールスペーサを形成する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有し、該メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造する半導体記憶装置の製造方法が提供される。
【００２１】
【発明の実施の形態】
本発明の半導体記憶装置は、半導体基板面の垂線方向に電荷蓄積層および制御ゲートとなる第三の電極を有する複数のメモリセルを直列に接続し、該メモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、該島状半導体層に配置された不純物拡散層をメモリセルのソースもしくはドレインとし、該不純物拡散層により半導体基板と島状半導体層が電気的に分離しており、前記制御ゲートが一方向の複数の島状半導体層について連続的に、且つ、半導体基板面に対し水平方向に配置されてなる第三の配線である制御ゲート線を有し、該制御ゲート線と交差する方向に不純物拡散層と電気的に接続し、且つ、半導体基板面に対し水平方向に配置されてなる第四の配線であるビット線を有する。
【００２２】
メモリセルアレイの平面図における実施の形態
本発明の半導体記憶装置におけるメモリセルアレイの平面図を図１〜図１１に基づいて説明する。
図１〜図８は、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図であり、図９は電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造であるメモリセルアレイを、図１０は電荷蓄積層としてＭＩＳキャパシタを有するＤＲＡＭ構造であるメモリセルアレイを、図１１は電荷蓄積層としてＭＩＳトランジスタを有するＳＲＡＭ構造であるメモリセルアレイを示す平面図である。なお、これらの図においては、メモリセルを選択するためのゲート電極（以下「選択ゲート」と記す）として第二の配線又は第五の配線である選択ゲート線、第三の配線である制御ゲート線、第四の配線であるビット線及び第一の配線であるソース線のレイアウトを含めて説明する。
【００２３】
まず、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図について説明する。
図１は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は、基板面に対し平行に配置されているメモリセルアレイを示す。また、第四の配線層８４０と交差する方向であるＡ―Ａ’方向と第四の配線層８４０方向であるＢ―Ｂ’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図１ではＡ―Ａ’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成されて第二の配線層となる。
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図１のＡ―Ａ’方向に接続するメモリセルのＡ’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図１のＡ―Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層８４０とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図１では、第二の配線層及び第三の配線層と交差する方向に第四の配線層８４０が形成されている。
また、第一の配線層と電気的に接続するための端子は、島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体部に被覆されてなる第二の導電膜で形成されている。第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部９１０、第二のコンタクト部９２１、９２４、第三のコンタクト部９３２、９３３と接続している。
【００２４】
図１では、第一のコンタクト部９１０を介して第一の配線層８１０が半導体記憶装置上面に引き出されている。なお、メモリセルを形成する円柱状の島状半導体部の配列は図１のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があれば、メモリセルを形成する円柱状の島状半導体部の配列は限定されない。
第一のコンタクト部９１０に接続されてなる島状半導体部は、図１ではＡ―Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部又は全てに配置してもよいし、第四の配線層８４０と交差する方向であるＡ―Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置していてもよい。また、第二のコンタクト部９２１や９２４、第三のコンタクト部９３２、９３３に接続されてなる第二の導電膜で被覆される島状半導体部は、第一のコンタクト部９１０が配置されない側の端部に配置してもよいし、第一のコンタクト部９１０が配置される側の端部に連続して配置してもよいし、第四の配線層８４０と交差する方向であるＡ―Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置していてもよいし、第二のコンタクト部９２１や９２４、第三のコンタクト部９３２などを分割して配置してもよい。第一の配線層８１０や第四の配線層８４０は、所望の配線が得られれば幅や形状は問わない。
【００２５】
また、島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には分離されているが、絶縁膜を介して接する状態であることを有する。例えば図１では、第一のコンタクト部９１０が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜が第四の配線層８４０と交差する方向であるＡ―Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき、該島状半導体部側面に形成される第一および第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【００２６】
図１では、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の導電膜５２１〜５２４の上に形成しているが、各々接続できるのならば、第二及び第三の配線層の形状は問わない。
なお、図１では、選択ゲート・トランジスタ及び第三の電極である多結晶シリコン膜５３０は複雑になるため省略している。また、製造工程例に用いる断面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断面、Ｃ―Ｃ’断面、Ｄ―Ｄ’断面、Ｅ―Ｅ’断面、Ｆ―Ｆ’断面を併記している。
【００２７】
図２は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交せずに交差した点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は、基板表面に対し平行に配置されているメモリセルアレイを示す。
また、第四の配線層８４０と交差する方向であるＡ―Ａ’方向と図中のＢ―Ｂ’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図２ではＡ―Ａ’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成されて第二の配線層となる。
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図２のＡ―Ａ’方向に接続するメモリセルのＡ’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図２のＡ―Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層８４０とは、メモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図２では、第二の配線層及び第三の配線層と交差する方向に第四の配線層８４０が形成されている。
また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体部に被覆されてなる第二の導電膜で形成されている。第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部９１０、第二のコンタクト部９２１、９２４、第三のコンタクト部９３２、９３３と接続している。
【００２８】
さらに、図２では、第一のコンタクト部９１０を介して第一の配線層８１０が半導体記憶装置上面に引き出されている。なお、メモリセルを形成する円柱状の島状半導体部の配列は、図２のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定しない。
なお、第一のコンタクト部９１０に接続されてなる島状半導体部は、図２ではＡ―Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部又は全てに配置してもよいし、第四の配線層８４０と交差する方向であるＡ―Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置していてもよい。また、第二のコンタクト部９２１や９２４、第三のコンタクト部９３２、９３３に接続されてなる第二の導電膜で被覆される島状半導体部は、第一のコンタクト部９１０が配置されてない側の端部に配置してもよいし、第一のコンタクト部９１０が配置される側の端部に連続して配置してもよいし、第四の配線層８４０と交差する方向であるＡ―Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置していてもよいし、第二のコンタクト部９２１や９２４、第三のコンタクト部９３２などを分割して配置してもよい。第一の配線層８１０や第四の配線層８４０は所望の配線が得られれば幅や形状は問わない。
また、島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部は、第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には分離されているが、絶縁膜を介して接する状態であることを有する。例えば図２では、第一のコンタクト部９１０が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、該第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、該第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、該第二の導電膜は第四の配線層８４０と交差する方向であるＡ―Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。該島状半導体部側面に形成される第一および第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【００２９】
図２では、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の導電膜２５２１〜２５２４の上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。また、選択ゲート・トランジスタは複雑になるため省略している。さらに、製造工程例に用いる断面、すなわちＡ―Ａ’断面、 Ｂ―Ｂ’断面を併記している。
【００３０】
図３及び図４は、図１及び図２に対し、メモリセルを形成する島状半導体部の断面形状が四角形であった場合の例として、図３と図４とで配置している向きがそれぞれ異なっている例をそれぞれ示している。なお、島状半導体部の断面形状は円形や四角形に限らない。例えば楕円形や六角形又は八角形などでもよい。ただし、島状半導体部の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角をもつものであっても、フォト工程やエッチング工程などにより角が丸みを帯び、島状半導体部の断面形状が円形や楕円形に近づく。図３及び図４では、選択ゲート・トランジスタは複雑になるため省略している。
【００３１】
図５は、図１に対し、メモリセルを形成する島状半導体部に直列に形成するメモリセルの数を２つとし、選択ゲート・トランジスタを形成しない場合の例を示している。図５では、製造工程例に用いる断面、すなわちＡ―Ａ’断面、 Ｂ―Ｂ’断面を併記している。
【００３２】
図６は、図１に対し、メモリセルを形成する島状半導体部の断面形状が円形でなく、楕円であるときの例として、楕円の長軸の向きがＢ―Ｂ’方向である例を示す。
【００３３】
図７は、図６に対し、楕円の長軸の向きがＡ―Ａ’方向である場合を示す。この楕円の長軸の向きはＡ―Ａ’方向及びＢ―Ｂ’方向に限らず、どの方向に向いていてもよい。また、図６及び図７では、選択ゲート・トランジスタは複雑になるため省略している。
【００３４】
図８は、図２に対し、コンタクトをとる領域で第二の導電膜である多結晶シリコン５２１〜５２４を階段状に形成し、所望の配線層より上部にある絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した際の例として、隣接する第二、第三の配線層の引き出し部に共通のコンタクト部を形成している。また、各配線層に独立のコンタクト部を形成してもよい。図８では、製造例に用いる断面、すなわちＨ―Ｈ’断面、 Ｉ１−Ｉ１’断面〜Ｉ５―Ｉ５’断面を併記している。
なお、図１〜図８に示した配置及び構造は種々組み合わせて用いることができる。
【００３５】
図９は、例えばＭＯＮＯＳ構造のように電荷蓄積層に積層絶縁膜を用いた場合の例を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜に代わったこと以外は図１と同様である。図９では、製造工程例に用いる断面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断面を併記している。また、図９では、選択ゲート・トランジスタは複雑になるため省略している。
【００３６】
図１０は、例えばＤＲＡＭのように電荷蓄積層としてＭＩＳキャパシタを用いた場合の例を示しており、電荷蓄積層が浮遊ゲートからＭＩＳキャパシタに代えて、ビット線とソース線が平行に配置されること以外は図１と同様である。図１０では、製造工程例に用いる断面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断面を併記している。
【００３７】
図１１は、例えばＳＲＡＭのように電荷蓄積層としてＭＩＳトランジスタを用いた場合の例を示している。図１１はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための不純物拡散層３７２１からなる第一の配線層、制御ゲート３５１４からなる第三の配線層、ビット線となる第四の配線層は基板表面に対し平行に配置されているメモリセルアレイを示す。第二の導電膜３５１２および第三の導電膜３５１３からなる第二の配線層３８４０は、基板表面に対して垂直方向及び水平方向の二方向に配線されている。各々接続できるのならば第二、第三及び第四の配線層の形状は問わない。また、図１１では、製造工程例に用いる断面、すなわち、Ｊ１−Ｊ１’断面、Ｊ２−Ｊ２’断面、Ｋ１−Ｋ１’断面およびＫ２−Ｋ２’断面を併記している。なお、図１１では、複雑になるため第一の配線層３７１０、第一の配線層３８５０およびこれら配線層と電気的に接続するための端子、第５の配線層３８５０は省略した。また、島状半導体層３１１０と各配線層を区別するため、島状半導体層の形状を円形にしているが、この限りでなく、その逆であってもよい。
【００３８】
メモリセルアレイの断面図における実施の形態
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を、図１２〜図３９に示す。これらのうち、偶数の図面は図１のＡ−Ａ’断面図、奇数の図面はＢ−Ｂ’断面図を示す。
【００３９】
本発明の半導体記憶装置は、ｐ型シリコン基板１００上に複数の柱状をなした島状半導体層１１０がマトリクス配列され、これら各島状半導体層１１０の上部と下部に選択ゲートとなる第二の電極又は第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、図１２〜図３９では、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造である。
すなわち、島状半導体層間の溝底部に所定厚みの第八の絶縁膜であるシリコン酸化膜４６０が配置され、島状半導体層１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚を介して選択ゲート５００が配置されて選択ゲート・トランジスタとし、該選択ゲート・トランジスタ上方に島状半導体層１１０の周囲を取り囲むように、島状半導体層側壁に第三の絶縁膜であるシリコン酸化膜４２０を介して浮遊ゲート５１０が配置され、さらにその外側に複層膜からなる層間絶縁膜６１０を介して制御ゲート５２０が配置されてメモリ・トランジスタとした構造となっている。さらに、該メモリ・トランジスタを同様に複数個配置した上方に、選択ゲートとなる第五の電極５００を有するトランジスタを配置する。
【００４０】
また、選択ゲート５００および制御ゲート５２０は、図１および図１３に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線又は第五の配線である選択ゲート線および第三の配線である制御ゲート線となっている。メモリセルの活性領域が半導体基板に対してフローテイング状態となるように、半導体基板表面にメモリセルのソース拡散層７１０が配置され、さらに、各々のメモリセルの活性領域がフローテイング状態となるように拡散層７２０が配置され、各島状半導体層１１０の上面には各メモリセル毎のドレイン拡散層７２５が配置されている。このように配置されたメモリセルの間にはドレイン拡散層７２５の上部が露出されるように第八の絶縁膜である酸化膜４６０が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層７２５を共通接続するビット線となるＡｌ配線８４０が配設されている。なお、図１２では、Ａｌ配線８４０はアライメントズレが生じた状態で配置しているが、アライメントズレなく配置していることが好ましい（以下同じ）。
拡散層７２０の不純物濃度分布は、均一であるよりも、例えば、不純物を島状半導体層１１０に導入し、熱拡散処理を行うことにより、島状半導体層１１０の表面から内側へ進む方向につれて徐々に濃度が薄くなることが好ましい。これにより拡散層７２０と島状半導体層１１０との接合耐圧が向上し、かつ寄生容量も減少する。また、同様にソース拡散層７１０の不純物濃度分布についても半導体基板１００の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなることが好ましい。これによりソース拡散層７１０と半導体基板１００との接合耐圧が向上し、かつ第一の配線層における寄生容量も減少する。
【００４１】
図１２及び図１３では、選択ゲート・トランジスタのゲート絶縁膜の膜厚がメモリ・トランジスタのゲート絶縁膜の膜厚と等しい場合の例を示す。
図１４及び図１５は、図１２及び図１３に対し、層間絶縁膜６１０を単層膜で形成した場合の例を示す。
図１６及び図１７は、図１２及び図１３に対し、メモリセルにおいて、制御ゲート５２０の半導体基板に水平方向の膜厚が浮遊ゲート５１０の水平方向の膜厚より厚く、第三の配線層の低抵抗化が容易に行える場合の例を示す。
図１８及び図１９は、図１２及び図１３に対し、第三の絶縁膜であるシリコン酸化膜４２０の表面が、島状半導体層１１０の周囲よりも外側へ位置する場合の例を示す。
図２０及び図２１は、図１２及び図１３に対し、選択ゲート・トランジスタのゲートを一回の導電膜の堆積で形成せず、複数回、例えば２回の導電膜の堆積により形成する場合の例を示す。
図２２及び図２３は、図１２及び図１３に対し、メモリセルの制御ゲート５２０と浮遊ゲート５１０の材料が異なる場合の例を示す。
図２４及び図２５は、図１２及び図１３に対し、メモリセルの制御ゲート５２０の外周の大きさと選択ゲート・トランジスタのゲート５００の外周の大きさが異なる場合の例を示す。
図２６及び図２７は、選択ゲート・トランジスタのゲート絶縁膜の膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい場合の例を示す。
図２８及び図２９は、図２６及び図２７に対し、第三の絶縁膜であるシリコン酸化膜４２０及び第十三の絶縁膜であるシリコン酸化膜４８０の表面が島状半導体層１１０の周囲よりも外側へ位置する場合の例を示す。
【００４２】
図３０及び図３１は、各トランジスタの間には拡散層７２０が配置されない場合の例を示す。
図３２及び図３３は、拡散層７２０が配置されず、さらにメモリ・トランジスタおよび選択ゲート・トランジスタのゲート電極である５００、５１０、５２０の間に配置する第三の電極である多結晶シリコン膜５３０を形成した場合の例を示す。
図３４及び図３５は、図３２及び図３３に対し、第三の電極である多結晶シリコン膜５３０の底部や上端の位置がそれぞれ選択ゲート・トランジスタのゲート５００の上端の位置と異なる場合の例を示す。
図３６及び図３７は、半導体基板１００と島状半導体層１１０とが接続されるようにソース拡散層７１０を配置し、且つ隣り合うトランジスタの活性領域が接続されるように拡散層７２０を配置した場合において、読み出し又は消去時に与えられるソース拡散層７１０の電位と半導体基板１００に与えられる電位による電位差によりソース拡散層７１０と半導体基板又は島状半導体層１１０とからなるＰＮ接合の半導体基板１００又は島状半導体層１１０側に形成される空乏層により島状半導体層１１０と半導体基板１００とが電気的にフローテイング状態になり、かつ拡散層７２０の電位と島状半導体層１１０に与えられる電位による電位差により拡散層７２０と島状半導体層１１０とからなるＰＮ接合の島状半導体層１１０側に形成される空乏層により隣り合うトランジスタの活性領域が電気的に分離される場合の例を示す。
図３８及び図３９は、島状半導体層１１０はソース拡散層７１０によりフローテイング状態となっているが、各々のメモリセルの活性領域は拡散層７２０により電気的に分離されていない場合の例を示す。
【００４３】
電荷蓄積層として積層絶縁膜を有する半導体記憶装置の断面図を、図４０〜図５１に示す。これらのうち、偶数の図面は図９のＡ−Ａ’断面図、奇数の図面はＢ−Ｂ’断面図を示す。
図４０〜図５１の半導体記憶装置は、電荷蓄積層が浮遊ゲートから積層絶縁膜に代わったこと以外は図１２〜図３５の半導体記憶装置と同様である。
また、図４２及び図４３は、図４０及び図４１に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が厚い場合を示す。
図４４及び図４５は、図４０及び図４１に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が薄い場合の例を示す。
電荷蓄積層としてＭＩＳキャパシタ有する半導体記憶装置の断面図を図５２〜図５７に示す。これらのうち、偶数の図面は図１０のＡ−Ａ’断面図、奇数の図面はＢ−Ｂ’断面図を示す。
【００４４】
図５２〜図５７の半導体記憶装置は、電荷蓄積層が浮遊ゲートからＭＩＳキャパシタに代わり、拡散層の配置がメモリキャパシタの側部に位置することおよび第四の配線であるビット線と第一の配線ソース線が平行に配置されること以外は、図１２〜図２９と同様である。
電荷蓄積層としてＭＩＳトランジスタ有する半導体記憶装置の断面図を図５８〜図６１に示す。これらは、それぞれ図１１のＪ１−Ｊ１’、Ｊ２−Ｊ２’、Ｋ１−Ｋ１’およびＫ２−Ｋ２’の断面図を示す。
図５８〜図６１の半導体記憶装置は、ｐ型シリコン基板３１００上に複数の柱状をなした島状半導体層３１１０がマトリクス配列され、図５８及び図６０に示すように、これら各島状半導体層３１１０の上部と下部にＭＩＳトランジスタを２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造となっている。つまり、島状半導体層３１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚３４３１を介してメモリゲート３５１１が配置され、該メモリゲート・トランジスタ上方に島状半導体層３１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚３４３４を介して制御ゲートとなる第三の電極３５１４が配置された構造となっている。
また、制御ゲート３５１４は、図６０に示すように、一方向の複数のトランジスタについて連続的に配設されて、第三の配線である制御ゲート線となっている。さらに、図５８及び図６０に示すように、半導体基板面には、トランジスタの活性領域が半導体基板に対してフローテイング状態となるように下段に配置されるトランジスタの電気的に共通である第一の不純物拡散層３７１０が配置され、各々のトランジスタの活性領域がフローテイング状態となるように島状半導体層３１１０に不純物拡散層３７２１が配置される。各々の島状半導体層３１１０の上面には各メモリセル毎の不純物拡散層３７２４が配置されている。これにより、各々トランジスタが島状半導体層３１１０に沿って直列に接続した構造となる。
さらに、図５８及び図６０に示すように、制御ゲート線と交差する方向のメモリセルの第二の不純物拡散層３７２４を接続するビット線となる第四の配線層３８４０が配設されている。この例では、一対の島状半導体層で構成される４つのトランジスタおよび２つの高抵抗素子によりメモリセルを構成しており、図５８及び図６０に示すように、メモリゲートである第一の導電膜３５１１と対向する島状半導体層に配置されてなる第二の不純物拡散層３７２１が第二の導電膜３５１２および第三の導電膜３５１３を介して互いに接続されることにより構成される。
【００４５】
また、図５９及び図６１に示すように、それぞれの島状半導体層３１１０に配置されてなる第二の不純物拡散層３７２１に接続されてなる第三の導電膜３５１３は、高抵抗素子となる不純物拡散層からなる第二の配線層３１２０と接続され、各々第二の配線層３１２０は電気的に共通な電極である第五の配線に接続されている。第四の配線層３８４０方向に隣接するメモリセルの電気的に共通である第一の不純物拡散層３７１０は、分離絶縁膜である、例えば第十一の絶縁膜であるシリコン酸化膜３４７１で電気的に分割されている。
このように配置されたメモリセルおよび配線の間には、例えば第三の絶縁膜である酸化膜３４２０が配置されて互いに絶縁されている。この例では、ｐ型島状半導体層側壁に形成された４つのトランジスタおよび２つの高抵抗素子によりメモリセルを構成したが、高抵抗素子に代えてｎ型半導体上に形成されたトランジスタでもよく、所望の機能を有することができれば構造はこれに限らない。
【００４６】
メモリセルアレイの動作原理における実施の形態
上記半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、電荷蓄積層として浮遊ゲートを有するメモリセルアレイを一例に、読み出し、書きこみ、消去について説明する。
【００４７】
まず、読み出し動作について説明する。
半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個(Ｌは正の整数)、直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線がメモリセルの第３の電極と接続し、第１の配線と第３の配線とが平行に配置した場合の読出し手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図６２に示し、メモリセルの書込みの定義を、例えばメモリセルの閾値を0.5V以上、消去の定義を、例えばメモリセルの閾値を−0.5V以下とした場合について述べる。
読出し方法の一例として、図７５に、読出しにおける各電極に与える電位のタイミングの一例を示す。例えば、島状半導体層がＰ型半導体で形成される読み出し動作は、全ての第1の配線（1-1〜1-N）に０Ｖを与え、選択セルを含む島状半導体層に接続する第四の電極と接続する第４の配線（4-i） (iは1≦i≦Mの正の整数)に３Ｖを与え、これ以外の第４の配線（≠4-i）に０Ｖを与え、選択セルに接続する第三の電極と接続する第３の配線（3-j-h）(jは1≦j≦Nの正の整数、hは1≦h≦Lの正の整数)に０Ｖを与え、第３の配線（3-j-h）を除く第３の配線（≠3-j-h）には３Ｖを与え、第二の電極と接続する第２の配線（2-j）に３Ｖを与え、第五の電極と接続する第５の配線（5-j）に３Ｖを与え、第２の配線（2-j）を除く第２の配線（≠2-j）若しくは第５の配線（5-j）を除く第５の配線（≠5-j）の少なくともどちらか一方に０Ｖを与えることで、第４の配線（4-i）を流れる電流もしくは第1の配線（1-j）に流れる電流により“０”、“１”を判定する。
このように複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわちしきい値が負の状態である場合に、非選択セルが読み出しゲート電圧０Ｖでセル電流の流れる現象の防止を行うことができる。
【００４８】
また、電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×２個の第３の配線はメモリセルの第３の電極と接続している場合において、第1の配線を第３の配線と平行に配置したときの読み出し手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図６３に示し、メモリセルの書込みの定義を、例えばメモリセルの閾値を4V以上、消去の定義を、例えばメモリセルの閾値を0.5V以上3V以下とした場合について述べる。
読出し方法の一例として、図７８に、読出しにおける各電極に与える電位のタイミングの一例を示す。例えば島状半導体層がＰ型半導体で形成される読み出し動作は、全ての第1の配線（1-1〜1-N）に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線（4-i） (iは1≦i≦Mの正の整数)に３Ｖを与え、前記以外の第４の配線（≠4-i）に０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線（3-j-1）に５Ｖを与え、第３の配線（3-j-2）には０Ｖを与え、第３の配線（3-j-1）及び第３の配線（3-j-1）を除く第３の配線（≠3-j-1、≠3-j-2）には０Ｖを与えることで、第４の配線（4-i）を流れる電流もしくは第1の配線（1-j) (jは1≦j≦Nの正の整数)に流れる電流により“０”、“１”を判定する。
【００４９】
次に、書き込み動作について説明する。
ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個(Ｌは正の整数)、直列に接続した島状半導体層を有し、島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が該島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線はメモリセルの第３の電極と接続している場合において、第1の配線を第３の配線と平行に配置し、Ｆ−Ｎトンネリング電流(以下Ｆ−Ｎ電流と称す)を用いた書込み手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図６２に示す。また、図７６に、書込みにおける各電極に与える電位のタイミングの一例を示す。選択セルの電荷蓄積層に負の電荷を一定量以上蓄積することを書込みとする場合、例えば島状半導体層がＰ型半導体で形成される書込み動作は、選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に０Ｖを与え(jは1≦j≦Nの正の整数)、それ以外の第1の配線(≠1-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に０Ｖを与え、これ以外の第４の配線(≠4-i)に３Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線(3-j-h)(hは1≦h≦Lの正の整数)に２０Ｖを与え、第３の配線の(3-j-h)を除く第３の配線(≠3-j-h)には３Ｖを与え、選択セルを含む島状半導体層に接続する第２の電極に接続する第２の配線(2-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第５の電極に接続する第５の配線(5-j)に１Ｖを与え、第２の配線(2-j)を除く第２の配線(≠2-j)と第５の配線(5-j)を除く第５の配線(≠5-j)に０Ｖを与えることで、選択セルのチャネル部と制御ゲート間のみに高電位が印可される状態をつくり、Ｆ-Ｎトンネリング現象によりチャネル部より電荷蓄積層へ電子を注入する。なお第４の配線(4-i)を除く第４の配線(≠4-i)に３Ｖを与えることにより選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタはカットオフし、第３の配線(3-j-h)と接続する非選択セルの拡散層と第４の配線(≠4-i)との電気的経路は寸断されチャネルが形成されず書込みは行われない。
【００５０】
また、選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタをカットオフさせずに書込みを行う一例として、図８１に、各電極に与える電位のタイミングの一例を示す。選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に０Ｖを与え(jは1≦j≦Nの正の整数)、これ以外の第1の配線第1の配線(≠1-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に０Ｖを与え、これ以外の第４の配線(≠4-i)に７Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線(3-j-h)(hは1≦h≦Lの正の整数)に２０Ｖを与え、第３の配線の(3-j-h)を除く第３の配線(≠3-j-h)には７Ｖを与え、選択セルを含む島状半導体層に接続する第２の電極に接続する第２の配線(2-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第５の電極に接続する第５の配線(5-j)に２０Ｖを与え、第２の配線(2-j)を除く第２の配線(≠2-j)と第５の配線(5-j)を除く第５の配線(≠5-j)に０Ｖを与えることで、選択セルのチャネル部と制御ゲート間に２０Ｖ程度の電位差を発生させ、Ｆ-Ｎトンネリング現象によりチャネル部より電荷蓄積層へトンネル電子を注入する。
なお、第３の配線(3-j-h)に接続する非選択セルのチャネル部と制御ゲート間には１３Ｖ程度の電位差が発生するが、選択セルの書込み時間内にこのセルの閾値を変動させるほどの十分な電子の注入は行われなれず、よってこのセルの書込みは実現しない。
【００５１】
さらに、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×２個の第３の配線は、メモリセルの第３の電極と接続している場合において、第1の配線を第３の配線と平行に配置し、チャネルホットエレクトロン(以下ＣＨＥと称す)を用いた書込み手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図６３に示し、図７９に、書込みにおける各電極に与える電位のタイミングの一例を示す。選択セルの電荷蓄積層に負の電荷を一定量以上蓄積することを書込みとする場合、例えば島状半導体層がＰ型半導体で形成される書込み動作は、選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に０Ｖを与え(jは1≦j≦Nの正の整数)、これ以外の第1の配線(≠1-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に１２Ｖを与え、これ以外の第４の配線(≠4-i)に０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線(3-j-1)に１２Ｖを与え、第３の配線の(3-j-1)を除く第３の配線(≠3-j-1)には５Ｖを与えることで、選択セルの高電位側拡散層近傍にＣＨＥを発生させ、かつ、第３の配線(3-j-1)に印可される高電位により選択セルの電荷蓄積層へ発生した電子を注入させる。
【００５２】
以下に、消去動作について説明する。
ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個(Ｌは正の整数)、直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)、備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が該島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線はメモリセルの第３の電極と接続している場合において、第1の配線を第３の配線と平行に配置し、Ｆ−Ｎトンネリング電流（以下Ｆ−Ｎ電流と称す）を用いた消去手法の一例について述べる。
上記メモリセルアレイ構造の等価回路を図６４に示す。図７７に、消去における各電極に与える電位のタイミングの一例を示す。消去単位は1ブロックあるいはチップ一括で行う。選択セルの電荷蓄積層の電荷の状態を変化させ、選択セルの閾値を下げることを消去とする場合、例えば島状半導体層がＰ型半導体で形成される消去動作は、選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に２０Ｖを与え(jは1≦j≦Nの正の整数)、これ以外の第1の配線第1の配線(≠1-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に２０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線(3-j-h)(hは1≦h≦Lの正の整数)に０Ｖを与え、第３の配線(3-j-h)を除く第３の配線には０Ｖを与え、選択セルを含む島状半導体層に接続する第２の電極に接続する第２の配線(2-j)に２０Ｖを与え、選択セルを含む島状半導体層に接続する第５の電極に接続する第５の配線(5-j)に２０Ｖを与え、第２の配線(2-j)を除く第２の配線(≠2-j)と第5の配線(5-j)を除く第5の配線(≠5-j)の両方に０Ｖを与えることで、選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象により引き抜く。
また、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×２個の第３の配線はメモリセルの第３の電極と接続している場合において、第1の配線を第３の配線と平行に配置し、Ｆ−Ｎ電流を用いた消去手法の一例について述べる。
【００５３】
上記メモリセルアレイ構造の等価回路を図６３に示し、図８０に、消去における各電極に与える電位のタイミングの一例を示す。
選択セルの電荷蓄積層の電荷の状態を変化させ、選択セルの閾値を下げることを消去とする場合、例えば島状半導体層がＰ型半導体で形成される消去動作は、選択セルを含む島状半導体層に接続する第1の電極に接続する第1の配線(1-j)に３Ｖを与え(jは1≦j≦Nの正の整数)、これ以外の第1の配線(≠1-j)に０Ｖを与え、選択セルを含む島状半導体層に接続する第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)は開放状態にし、これ以外の第４の配線(≠4-i)は開放状態あるいは０Ｖを与え、選択セルに接続する第３の電極に接続する第３の配線(3-j-1)に−１２Ｖを与え、第３の配線(3-j-2)に５Ｖを与え、その他の第３の配線には０Ｖを与えることで、選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象により引き抜く。
なお、上記メモリセルアレイの動作原理は、Ｎ型半導体で形成される島状半導体層の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。また、上述の読出し、書込み及び消去の各動作は第1の配線を第３の配線と平行に配置した場合について述べたが、第1の配線を第４の配線と平行に配置した場合及び第1の配線をアレイ全体で共通にした場合においても、同様にそれぞれに対応する電位を与えることにより動作させることが可能である。
【００５４】
以下に、電荷蓄積層として浮遊ゲートを有するメモリセル以外のものの動作原理について説明する。
図６５及び図６６は、図９及び図４０〜図４９で示されるＭＯＮＯＳ構造のメモリセルアレイの一部分を示す等価回路図である。図６５は、一つの島状半導体層１１１０に配置されるＭＯＮＯＳ構造のメモリセルアレイの等価回路図を示す。図６６は、複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図６５で示される各島状半導体層１１１０に配置される各回路素子の電極と各配線の接続関係を示す。
ゲート電極として第１２の電極１２を備えるトランジスタとゲート電極として第１５の電極１５を備えるトランジスタを選択ゲート・トランジスタとして有し、選択ゲート・トランジスタの間に電荷蓄積層として積層絶縁膜を有し、制御ゲート電極として第１３の電極(13-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばＬ個、直列に接続した島状半導体層１１０において、第１４の電極１４が島状半導体層１１１０の各々の一方の端部に接続し、他方の端部には第１１の電極１１が接続する。
このような島状半導体層１１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第１４の配線が各々の島状半導体層１１１０に備える上述の第１４の電極１４とそれぞれ接続する。また、半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ×Ｌ本の第１３の配線は各々のメモリセルの上述の第１３の電極(13-h)(hは1≦h≦Lの正の整数)と接続する。また、第１４の配線と交差する方向に配置される複数本、例えばＮ本の第１１の配線が各々の島状半導体層１１１０に備える上述の第１１の電極１１と接続し、かつ、第１１の配線を第１３の配線と平行に配置する。また、半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ本の第１２の配線は各々のメモリセルの上述の第１２の電極１２と接続し、かつ、同様に半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ本の第１５の配線は各々のメモリセルの上述の第１５の電極１５と接続する。
【００５５】
図６７及び図６８は、図１０及び図５２〜図５７で示されるＤＲＡＭ構造のメモリセルアレイの一部分を示す等価回路図である。図６７は、一つの島状半導体層１１１０に配置されるＤＲＡＭ構造のメモリセルアレイの等価回路図を示す。図６８は、複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図６５で示される各島状半導体層１１１０に配置される各回路素子の電極と各配線の接続関係を示す。
【００５６】
一つのトランジスタと一つのＭＩＳキャパシタとを直列に接続することで一つのメモリセルが構成される。このメモリセルの一方の端部には第２３の電極２３が接続し、もう一方の端部には第２１の電極２１が接続し、かつゲート電極として第２２の電極２２を備えるメモリセルを、例えば２組、図６７に示されるように接続し、一つの島状半導体層１１１０から２つの第２１の電極(２１-１)、(２１−２)及び２つの第２２の電極(２２-１)、(２２-２)がそれぞれ備えられ、島状半導体層１１１０の一方の端部に第２３の電極２３が備えられる。
このような島状半導体層１１１０を複数個、例えばＭ×Ｎ個(M,Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第２３の配線が各々の島状半導体層１１１０に備える上述の第２３の電極２３とそれぞれ接続する。また、半導体基板に平行で、かつ第２３の配線２３と交差する方向に配置される複数本、例えば２×Ｎ本の第２２の配線は各々のメモリセルの上述の第２２の電極(２２-１)、(２２-２)と接続する。また、第２３の配線と交差する方向に配置される複数本、例えば２×Ｎ本の第２１の配線が各々のメモリセルの上述の第２１の電極(２１-１)、(２１−２)と接続する。
なお、図６７及び図６８では、一つの島状半導体層１１１０にメモリセルが２組配置される場合の一例を示したが、一つの島状半導体層１１１０に配置するメモリセルの数は３組以上でも、あるいは１組だけでもよい。
【００５７】
また、他の配置の一例として、島状半導体層１１１０の底部から順に、トランジスタ、ＭＩＳキャパシタ、ＭＩＳキャパシタ、トランジスタを配置した例を以下に説明する。
図６９及び図７０は、図１１及び図４９〜図５２で示されるＤＲＡＭ構造のメモリセルアレイの一部分を示す等価回路図である。図６９は、一つの島状半導体層１１１０に配置されるＤＲＡＭ構造のメモリセルアレイの等価回路図を示す。図６８は、複数の島状半導体層１１１０が配置されるメモリセルアレイにおいて、図６５で示される各島状半導体層１１１０に配置される各回路素子の電極と各配線の接続関係を示す。
メモリセルの構成は上記と同様に、一つのトランジスタと一つのＭＩＳキャパシタが直列に接続することで一つのメモリセルが構成され、このメモリセルの一方の端部には第２３の電極２３が接続し、もう一方の端部には第２１の電極２１が接続し、かつゲート電極として第２２の電極２２接続する。このメモリセルを、例えば２組、図６９に示されるように接続し、一つの島状半導体層１１１０から２つの第２１の電極(２１-１)、(２１−２)及び２つの第２２の電極(２２-１)、(２２-２)がそれぞれ備えられ、島状半導体層１１１０の一方の端部に第２３の電極２３が備えられ、もう一方の端部に第２４の電極２４が備えられる。
このような島状半導体層１１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第２３の配線が各々の島状半導体層１１１０に備える上述の第２３の電極２３とそれぞれ接続する。また、同様に半導体基板に平行に配置される複数本、例えばＭ本の第２４の配線が各々の島状半導体層１１１０に備える上述の第２４の電極２４とそれぞれ接続する。また、半導体基板に平行で、かつ第２３の配線２３及び第２４の配線２４と交差する方向に配置される複数本、例えば２×Ｎ本の第２２の配線は各々のメモリセルの上述の第２２の電極(２２-１)、(２２-２)と接続する。また、同様に第２３の配線２３及び第２４の配線２４と交差する方向に配置される複数本、例えば２×Ｎ本の第２１の配線が各々のメモリセルの上述の第２１の電極(２１-１)、(２１−２)と接続する。
【００５８】
また、図７１及び図７２は、各トランジスタ間に拡散層１７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である１５００、１５１０、１５２０の間に配置する第三の導電膜である多結晶シリコン膜１５３０を形成した場合の図３３〜図３５及び図４７及び図４８で示されるメモリセルアレイの等価回路図である。
図７１は、一つの島状半導体層１１１０に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第三の導電膜である多結晶シリコン膜１５３０が形成される場合のメモリセルアレイの等価回路図を示し、図７２は、島状半導体層１１１０が複数配置される場合の等価回路を示す。
ゲート電極として第３２の電極３２を備えるトランジスタとゲート電極として第３５の電極３５を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３３の電極（33-h）(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばＬ個、直列に配置し、かつ、各トランジスタの間にゲート電極として第３６の電極を備えるトランジスタを配置した島状半導体層１１１０において、第３４の電極３４がこの島状半導体層１１１０の各々の一方の端部に接続し、他方の端部には第３１の電極３１が接続し、かつ複数の第３６の電極が全て一つに接続し第３６の電極３６として島状半導体層１１１０に備えられる。このような島状半導体層１１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第３４の配線が各々の島状半導体層１１１０に備える上述の第３４の電極３４とそれぞれ接続する。また、半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ×Ｌ本の第３３の配線は各々のメモリセルの上述の第３３の電極(３３-ｈ)と接続する。第３４の配線と交差する方向に配置される複数本、例えばＮ本の第３１の配線が各々の島状半導体層１１１０に備える上述の第３１の電極３１と接続し、かつ、第３１の配線を第３３の配線と平行に配置する。また、半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ本の第３２の配線は各々のメモリセルの上述の第３２の電極３２と接続し、かつ、同様に半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ本の第３５の配線は各々のメモリセルの上述の第３５の電極３５と接続する。各々の島状半導体層１１１０に備える上述の第３６の電極３６は、第３６の配線によって全て一つに接続する。
なお、各々の島状半導体層１１１０に備える上述の第３６の電極３６は第３６の配線によって全て一つに接続しなくてもよく、第３６の配線によってメモリセルアレイを２つ以上に分割して接続してもよい。つまり各々の第３６の電極を、例えばブロック毎に接続するような構造をとってもよい。
【００５９】
図７３及び図７４は、図１１及び図５８〜図６１で示されるＳＲＡＭ構造をとるメモリセルアレイの一部分を示す等価回路図であり、メモリセルを構成するトランジスタはＮＭＯＳのみで構成される例を示している。
図７３は、隣接する２つの島状半導体層１１１０に配置される1つのＳＲＡＭ構造のメモリセルの等価回路図を示し、図７４は、このメモリセルが複数配置される場合の等価回路をそれぞれ示している。
ゲート電極として第４３の電極及び第４５の電極を備えるトランジスタをそれぞれ直列に配置した島状半導体層１１０が２つ隣接して配置され、かつ、これら４個のトランジスタが図７３に示されるように互いに接続する。
【００６０】
詳しくは、第４３の電極(４３-２)をゲート電極とするトランジスタの第４６の電極(４６-２)と第４５の電極(４５-１)が接続し、第４３の電極(４３-１)をゲート電極とするトランジスタの第４６の電極(４６-１)と第４５の電極(４５-２)が接続する。また、この隣接する２つの島状半導体層１１１０において、一つの島状半導体層１１１０の一方の端部に第４４の電極(４４-１)が接続し、もう一つの島状半導体層１１１０の一方の端部に第４４の電極(４４-２)が接続する。この２つの島状半導体層１１１０において、第４４の電極(４４-１)及び(４４-２)が接続しない他方の端部には共通な電極として第４１の電極４１が接続する。さらに、２個の高抵抗素子がこれら４個のトランジスタと図７３に示されるように接続し、トランジスタと接続しない側の端部には共通な電極として第４２の電極４２が接続する。
このような島状半導体層１１１０を複数個、例えば２×Ｍ×Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、これらメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えば２×Ｍ本の第４４の配線が各々の島状半導体層１１１０に備える上述の第４４の電極(４４-１)、(４４-２)とそれぞれ接続する。また、半導体基板に平行で、かつ、第４４の配線４４と交差する方向に配置される複数本、例えばＮ本の第４３の配線は各々のメモリセルの上述の第４３の電極(４３-１)、(４３-２)と接続する。第４４の配線と交差する方向に配置される複数本、例えばＮ本の第４１の配線が各々の島状半導体層１１１０に備える上述の第４１の電極４１と接続する。なお、第４１の配線は各々の島状半導体層１１１０に備える上述の第４１の電極４１に全て共通に接続を行ってもよい。各々の高抵抗素子の上述の第４２の電極４２は第４２の配線によって全て一つに接続してもよい。
なお、メモリセルを構成するトランジスタはＰＭＯＳのみで構成してもよいし、上述の高抵抗素子に代えて、第４３あるいは第４５の電極をゲート電極とするトランジスタと反対の型のトランジスタと置き換えてもよい。
【００６１】
以下に、選択ゲートトランジスタと選択ゲートトランジスタに隣接するメモリセルおよび隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルおよびメモリセル同士の間隔が約３０ｎｍ以下と、選択トランジスタとメモリセルおよびメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造の半導体記憶装置の動作原理について述べる。
隣接する素子が十分接近していると、選択ゲートトランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子のチャネルは繋がることになる。この状態は選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
また、選択ゲートトランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第三の導電膜が配置された構造の半導体記憶装置の動作原理について述べる。第三の導電膜は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。すなわち、第三の導電膜とこの絶縁膜と島状半導体層はＭＩＳキャパシタを形成している。第三の導電膜に島状半導体層とこの絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第三の導電膜にチャネルを形成し得る電位が与えられている場合、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。また、第三の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がＰ型半導体の場合、電荷蓄積層から電子を引き抜くのは、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
【００６２】
メモリセルアレイの製造方法における実施の形態
製造例１
この製造例で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタを下部から上部へ加工形成される。
【００６３】
このような半導体記憶装置は以下の製造方法により形成することができる。  なお、図８２〜図９１及び図９２〜図１０１は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
まず、半導体基板であるｐ型シリコン基板１００の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜３１０を２００〜２０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１1をマスクとして用いて（図８２及び図９２）、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングする。
そして、第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いて、反応性イオンエッチングにより、例えば半導体基板であるｐ型シリコン基板１００を２０００〜２００００ｎｍ程度エッチングして、格子縞状である第一の溝部２１０を形成する。これにより、半導体基板であるｐ型シリコン基板１００は、柱状をなして、複数の島状半導体層１１０に分離される。
その後、島状半導体層１１０の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜４１０を１０〜１００ｎｍ形成する（図８３及び図９３）。島状半導体層１１０が最小加工寸法で形成されていた場合、熱酸化膜４１０の形成により島状半導体層１１０の大きさが小さくなる。つまり、最小加工寸法以下に形成される。
次に、例えば等方性エッチングにより各島状半導体層１１０周囲の第二の絶縁膜である熱酸化膜４１０をエッチング除去した後（図８４及び図９４）、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代えて、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては、島状半導体層１１０の表面を第二の絶縁膜である熱酸化膜４１０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定しない。
【００６４】
つづいて、第五の絶縁膜として、例えばシリコン酸化膜４３１を格子縞状である第一の溝部２１０にＣＶＤ法により５０〜５００ｎｍ堆積し、格子縞状である第一の溝部２１０を所望の深さまでエッチバックし、第五の絶縁膜であるシリコン酸化膜４３１を所望の深さまで埋め込む。この際、第五の絶縁膜であるシリコン酸化膜４３１は、第二の絶縁膜である熱酸化膜４１０をエッチング除去せずに堆積し、所望の深さまでエッチバックを行ってもよい。
その後、例えばＣＶＤ法を用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第十三の絶縁膜として、例えばシリコン酸化膜４８１を形成する。この際、トンネル酸化膜はＣＶＤ酸化膜に限らず、熱酸化膜又は窒素酸化膜でもよい。
つづいて、第一の導電膜として、例えば多結晶シリコン膜５１１を５０〜２００ｎｍ程度堆積した後、第一の導電膜である多結晶シリコン膜５１１を、例えば反応性イオンエッチングによりサイドウオール状に所望の高さだけ残存させる（図８５及び図９５）。
次に、第五の絶縁膜として、例えばシリコン酸化膜４３２をＣＶＤ法により５０〜５００ｎｍ堆積した後、例えば等方エッチングにより第五の絶縁膜であるシリコン酸化膜４３２をエッチバックし、先のサイドウオール状に残存させた第一の導電膜である多結晶シリコン膜５１１が完全に埋没するよう埋め込む。
【００６５】
その後、例えば熱酸化法を用いて１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、シリコン酸化膜４２２を形成する。第三の絶縁膜であるシリコン酸化膜４２２は第十三の絶縁膜であるシリコン酸化膜４８１と同様に熱酸化膜に限らず、ＣＶＤ酸化膜又は窒素酸化膜でもよく、第十三の絶縁膜であるシリコン酸化膜４８１と同種の材料でなくてもよい。また、第三の絶縁膜であるシリコン酸化膜４２２及び第十三の絶縁膜である４８１の膜厚は任意に設定でき、第三の絶縁膜であるシリコン酸化膜４２２は第十三の絶縁膜であるシリコン酸化膜４８１の膜厚より薄くても、厚くでも、同等でもよい。
つづいて、第一の導電膜として、例えば多結晶シリコン膜５１２を５０〜２００ｎｍ程度堆積した後、第一の導電膜である多結晶シリコン膜５１２を、例えば反応性イオンエッチングによりサイドウオール状に所望の高さだけ残存させる（図８６及び図９６）。同様に繰り返すことで、第五の絶縁膜として、例えばシリコン酸化膜４３３を、第一の導電膜である多結晶シリコン膜５１２が埋没するよう埋め込み、その後、各島状半導体層１１０の周囲に１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２３を形成し、その側面に第一の導電膜として、例えば多結晶シリコン膜５１３を配置させる。同様に第五の絶縁膜として、例えばシリコン酸化膜４３４を第一の導電膜である多結晶シリコン膜５１３が埋没するよう埋め込んだ後、各島状半導体層１１０の周囲に１０ｎｍ程度のトンネル酸化膜となる第十三の絶縁膜として、例えばシリコン酸化膜４８４を形成し、その側面に第一の導電膜として、例えば多結晶シリコン膜５１４を配置させる（図８７及び図９７）。
【００６６】
次いで、等方性エッチングにより第五の絶縁膜であるシリコン酸化膜４３４、４３３、４３２、４３１を除去し、分割した第一の導電膜である多結晶シリコン膜５１１〜５１４および第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０、半導体基板１００に不純物導入を行う。例えば固層気相拡散を用いて７１０〜７２４のＮ型不純物拡散層として砒素１×１０18〜１×１０21／ｃｍ3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図８８及び図９８）。例えば、０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、燐を１×１０13〜１×１０15／ｃｍ2程度のドーズが挙げられる。その後、熱処理を施すことにより不純物拡散層７１０〜７２４を拡散させ島状半導体層１１０のｐ型領域を電気的にフローティング状態とする（図８９及び図９９）。第一の配線層となる不純物拡散層７１０の濃度分布は半導体基板となる、例えばｐ型シリコン基板１００に向かって緩やかな勾配を保つことが好ましい。また、第一の導電膜である多結晶シリコン膜５１１〜５１４の不純物の導入は、第一の導電膜である多結晶シリコン膜５１０の成膜時に行ってもよいし、島状半導体層１１０に不純物導入を行う際に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【００６７】
その後、第十一の絶縁膜として、例えばシリコン酸化膜４７１をＣＶＤ法により５０〜５００ｎｍ堆積し、異方性エッチングおよび等方性エッチングにより第一の導電膜である多結晶シリコン膜５１１の側部を埋設するように第十一の絶縁膜であるシリコン酸化膜４７１を埋めこむ。
次いで、第十二の絶縁膜として、例えばシリコン窒化膜３４０を５〜５０ｎｍ堆積し、サイドウオールを形成する（図９０及び図１００）。
つづいて、第一の導電膜である多結晶シリコン膜５１１の側部を露出する程度に第十一の絶縁膜であるシリコン酸化膜４７１をエッチバックして、第二の導電膜として、例えば多結晶シリコン膜５２１を１５〜１５０ｎｍ堆積する。
その後、第二の導電膜である多結晶シリコン膜５２１をエッチバックし、第二の導電膜である多結晶シリコン膜５２１と自己整合で第十一の絶縁膜であるシリコン酸化膜４７１及び半導体基板であるｐ型シリコン基板１００を、例えば異方性エッチングにより第二の溝部２２０を形成し、不純物拡散層７１０を分離する。つまり、第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
つづいて、第一の導電膜である多結晶シリコン膜５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２１をエッチバックし、選択ゲートとする。その際、島状半導体層１１０の間隔を、図１のＡ―Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【００６８】
その後、第八の絶縁膜として、例えばシリコン酸化膜４６２をＣＶＤ法により５０〜５００ｎｍ堆積し、異方性エッチングおよび等方性エッチングにより少なくとも第二の導電膜である多結晶シリコン膜５２１が埋没するように第八の絶縁膜であるシリコン酸化膜４６２を埋めこみ、等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜３４０のサイドウオールを除去し、露出した第一の導電膜である多結晶シリコン膜５１２〜５１４の表面に層間絶縁膜６１２を形成する。この層間絶縁膜６１２は、例えばＯＮＯ膜とする。具体的には熱酸化法により多結晶シリコン膜表面に５〜１０ｎｍのシリコン酸化膜と、ＣＶＤ法により５〜１０ｎｍのシリコン窒化膜と、５〜１０ｎｍのシリコン酸化膜を順次堆積する。
つづいて、同様に第二の導電膜として、例えば多結晶シリコン膜５２２を１５〜１５０ｎｍ堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜５１２の側部に層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２２を配置させる。このとき、図１のＡ―Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
その後、第八の絶縁膜として、例えばシリコン酸化膜４６３をＣＶＤ法により５０〜５００ｎｍ堆積し、異方性エッチングおよび等方性エッチングにより少なくとも第二の導電膜である多結晶シリコン膜５２２が埋没するように第八の絶縁膜であるシリコン酸化膜４６３を埋めこみ、同様に繰り返すことで第一の導電膜である多結晶シリコン膜５１３の側部に層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２３を配置させる。最上段第一の導電膜である多結晶シリコン膜５１４においては最下段第一の導電膜である多結晶シリコン膜５１１と同様に第一の導電膜である多結晶シリコン膜５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２４をエッチバックする。第二の導電膜である多結晶シリコン膜５２４の上層に第十の絶縁膜となる、例えばシリコン酸化膜４６５を１００〜５００ｎｍ堆積し、エッチバックもしくはＣＭＰ法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。
次いで、公知の技術により層間絶縁膜を形成し、コンタクトホールおよびメタル配線を形成する（図９１及び図１０１）。
【００６９】
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、各々のメモリセルの活性領域を半導体基板に対してフローテイング状態とすることにより、基板からのバックバイアス効果がなくなり、読み出し動作の際、直列に接続された両端に位置するメモリセルの閾値の変動がなくなる。
さらに、活性領域面である島状半導体層１１０の側面を酸化し、該酸化膜４１０を除去し、柱状に加工された島状半導体層１１０を最小加工寸法以下で形成することにより、メモリセルの占有面積を増加させずに浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることが可能となり、メモリセルの書き込み、消去が容易になる。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
この製造例では第一の絶縁膜であるシリコン窒化膜３１０、第十二の絶縁膜であるシリコン窒化膜３４０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
【００７０】
本発明で用いている絶縁膜は、酸化膜及び窒化膜に限らなくてもよいし、第二の溝部２２０に埋めこむ絶縁膜のように、酸化膜及び窒化膜を入れ替えても差し支えないところは入れ替えてもよい。
なお、この製造例は、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合には、フォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【００７１】
製造例２
この製造例で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタを下部から上部へと加工形成される。
【００７２】
このような半導体記憶装置は以下の製造方法により形成することができる。  なお、図１０２〜図１１５及び図１１６〜図１２９は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
まず、半導体基板となる、例えばｐ型シリコン基板１００の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜３１０を２００〜２０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１１をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングし、つづいて反応性イオンエッチングにより、例えばｐ型シリコン基板１００を１００〜５０００ｎｍ程度エッチングして、Ｂ−Ｂ’方向に沿って格子縞状の第一の溝部２１０を形成する（図１０２及び図１１６）。ｐ型シリコン基板１００をエッチングする際は、レジストＲ１１を除去し、第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いてエッチングしてもよい。
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１２をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングし、Ａ―Ａ’方向に沿って格子縞状の溝２１１を形成する（図１０３及び図１１７）。
次いで、反応性イオンエッチングによりｐ型シリコン基板１００を２０００〜２００００ｎｍ程度エッチングして、格子縞状の溝２１２を形成する（図１０４及び図１１８）。これにより半導体基板であるｐ型シリコン基板１００は、柱状をなして、複数の島状半導体層１１０に分離される。この際Ｂ−Ｂ’に沿う方向の格子縞状の溝２１２は、Ａ―Ａ’に沿う方向の格子縞状の溝２１２よりも深くなるよう形成する。
【００７３】
次に、製造例１と同様に、各島状半導体層１１０の側壁にチャネルイオン注入を行う。この不純物導入の方法及び導入時期は製造例１と同様に限定されない。
つづいて、島状半導体層１１０の表面を、例えば酸化することで第二の絶縁膜として熱酸化膜４１０を１０〜１００ｎｍ形成する。島状半導体層１１０が最小加工寸法で形成されていた場合、熱酸化膜４１０の形成により島状半導体層１１０の大きさが小さくなる。つまり、最小加工寸法以下に形成される。その後、第五の絶縁膜として、例えばシリコン酸化膜４３１を格子縞状の溝２１２にＣＶＤ法により５０〜５００ｎｍ堆積する。Ａ―Ａ’に沿う方向の格子縞状の溝２１２よりも同等又は深くに第五の絶縁膜であるシリコン酸化膜４３１を埋めこんだ後、島状半導体層１１０の分離部下底に対して不純物導入を行う（図１０５及び図１１９）。例えばイオン注入法により、０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、砒素１×１０13〜１×１０16／ｃｍ2程度のドーズを行う。その後、熱処理を施すことにより先に導入した不純物を拡散させ、不純物拡散層７１０を形成する。この不純物拡散層７１０はその後に特別な分離工程を必要とせず、そのまま第一の配線層として形成される。
その後、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第十三の絶縁膜としてシリコン酸化膜４８１を形成する（図１０６及び図１２０）。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜又は窒素酸化膜でもよい。
つづいて、第一の導電膜として、例えば多結晶シリコン膜５１１を５０〜２００ｎｍ程度堆積した後、第一の導電膜である多結晶シリコン膜５１１を、例えば反応性イオンエッチングによりサイドウオール状に所望の高さだけ残存させる（図１０７及び図１２１）。その際、島状半導体層１１０の間隔を、図１のＡ―Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【００７４】
次いで、例えば熱酸化法を用いて各島状半導体層１１０の周囲及び第一の導電膜である多結晶シリコン膜５１１の周囲に、第七の絶縁膜として、例えばシリコン酸化膜４５１を１０〜３０ｎｍ程度形成し、その後、第五の絶縁膜として、例えばシリコン酸化膜４３２をＣＶＤ法により５０〜５００ｎｍ堆積し（図１０８及び図１２２）、先のサイドウオール状に残存させた第一の導電膜である多結晶シリコン膜５１１が完全に埋没するよう埋め込む（図１０９及び図１２３）。この際、第一の導電膜である多結晶シリコン膜５１１の上端部における第五の絶縁膜であるシリコン酸化膜４３２の膜厚は２０〜３０ｎｍ以下となるように設定する。
その後、例えば熱酸化法を用いて、１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜としてシリコン酸化膜４２２を形成する。この際、第十三の絶縁膜であるシリコン酸化膜４８１と同様、熱酸化膜に限らず、ＣＶＤ酸化膜又は窒素酸化膜でもよく、第十三の絶縁膜であるシリコン酸化膜４８１と同種の材料でなくてもよい。第三の絶縁膜であるシリコン酸化膜４２２及び第十三の絶縁膜であるシリコン酸化膜４８１の膜厚は任意に設定でき、第三の絶縁膜であるシリコン酸化膜４２２は、第十三の絶縁膜であるシリコン酸化膜４８１の膜厚より薄くしてもよいし、厚くしてもよいし、同等であってもよい。なお、第七の絶縁膜であるシリコン酸化膜４５１は形成しなくてもよいが、その際、第三の絶縁膜であるシリコン酸化膜４２２については第四の絶縁膜であるシリコン酸化膜４３２と接する付近での膜厚の不均一性が危惧されるため、予め第七の絶縁膜であるシリコン酸化膜４５１を形成させておくことが望ましい。
【００７５】
つづいて、第一の導電膜として、例えば多結晶シリコン膜５１２を５０〜２００ｎｍ程度堆積した後、第一の導電膜である多結晶シリコン膜５１２を、例えば反応性イオンエッチングによりサイドウオール状に所望の高さだけ残存させる。
その後、層間絶縁膜６１２を形成する（図１１０及び図１２４）。この層間絶縁膜６１２は、例えばＯＮＯ膜とする。ＯＮＯ膜は、製造例１と同様に形成することができる。
つづいて、第二の導電膜として、例えば多結晶シリコン膜５２２を１５〜１５０ｎｍ堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜５１２の側部に層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２２を配置させる（図１１１及び図１２５）。このとき、図１のＡ―Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
次いで、例えば熱酸化法を用いて各島状半導体層１１０の周囲及び第二の導電膜である多結晶シリコン膜５２２の周囲に、第七の絶縁膜として、例えばシリコン酸化膜４５２を１０〜３０ｎｍ程度形成し、その後、第五の絶縁膜として、例えばシリコン酸化膜４３３をＣＶＤ法により５０〜５００ｎｍ堆積する（図１１２及び図１２６）。同様に繰り返すことで第三の配線層の上、２０〜３０ｎｍ以下の位置に、トンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２３を各島状半導体層１１０の表面で形成し、その側部に第一の導電膜となる多結晶シリコン膜５１３を配置させ、かつ第二の導電膜となる多結晶シリコン膜５２３を、層間絶縁膜６１３を介して第一の導電膜である多結晶シリコン膜５１３の側部に配置させる。
【００７６】
つづいて、例えば熱酸化法を用いて各島状半導体層１１０の周囲及び第二の導電膜である多結晶シリコン膜５２３の周囲に、第七の絶縁膜としてシリコン酸化膜４５３を１０〜３０ｎｍ程度形成し、その後、第五の絶縁膜として、例えばシリコン酸化膜４３４をＣＶＤ法により５０〜５００ｎｍ堆積し（図１１３及び図１２７）、エッチバックする。この際、第二の導電膜である多結晶シリコン膜５２３の上端における、第五の絶縁膜であるシリコン酸化膜４３４の膜厚は２０〜３０ｎｍ以下にする。
その後、トンネル酸化膜となる第十三の絶縁膜としてシリコン酸化膜４８４を各島状半導体層１１０の表面で形成し、その側部に第一の導電膜となる多結晶シリコン膜５１４を配置させる。第一の導電膜となる多結晶シリコン膜５１４の上層に第五の絶縁膜として、例えばシリコン酸化膜４３５をＣＶＤ法により５０〜５００ｎｍ堆積し（図１１４及び図１２８）、エッチバックもしくはＣＭＰ法などにより島状半導体層１１０の上部を露出させ、そこへ不純物導入を行い、熱処理により不純物拡散層７２４を形成する。不純物導入に関しては、例えばイオン注入法による砒素のドーピングや、またＣＶＤ法により砒素を含む酸化膜を堆積し、その酸化膜からの砒素拡散を利用してもよい。
つづいて、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する（図１１５及び図１２９）。
その後、公知の技術により層間絶縁膜を形成し、コンタクトホールおよびメタル配線を形成する。
【００７７】
この製造例によっても、製造例１と同様の効果が得られる。さらに製造工程が少なくなり、島状半導体層の必要な高さを小さくすることができプロセスばらつきが抑制される。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、各々のメモリセルの活性領域を半導体基板に対してフローテイング状態とすることにより、基板からのバックバイアス効果がなくなり、読み出し動作の際、直列に接続された両端に位置するメモリセルの閾値の変動がなくなる。
さらに、活性領域面である島状半導体層１１０の側面を酸化し、該酸化膜４１０を除去し、柱状に加工された島状半導体層１１０を最小加工寸法以下で形成することにより、メモリセルの占有面積を増加させずに浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることが可能となり、メモリセルの書き込み，消去が容易になる。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【００７８】
この製造例では、第一の絶縁膜であるシリコン窒化膜３１０、第十二の絶縁膜であるシリコン窒化膜３４０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
また、本発明で用いている絶縁膜は酸化膜及び窒化膜でなくてもよく、第二の溝部２２０に埋めこむ絶縁膜のように酸化膜及び窒化膜を入れ替えても差し支えないところは入れ替えてもよい。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合には、フォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、第七の絶縁膜であるシリコン酸化膜４５２〜４５３は先に述べた第七の絶縁膜であるシリコン酸化膜４５１と同様の理由により形成しなくてもよいが、第三の絶縁膜であるシリコン酸化膜４２３及び第十三の絶縁膜であるシリコン酸化膜４８４の膜厚均一性向上のために形成させておくことが望ましい。
【００７９】
さらに、この製造例では、ある段のメモリセルあるいは制御ゲートが完全に完成してから上段のメモリセルあるいは制御ゲートの形成を開始しているが、製造例１と同様、予めトンネル酸化膜と浮遊ゲートを全段分形成し、その後各段ごとに第二の配線層あるいは層間絶縁膜と第三の配線層を形成してもよい。より具体的には、第一の導電膜である多結晶シリコン膜５１１〜５１４を形成する際（図８５〜図８７及び図９５〜図９７）、各第一の導電膜である多結晶シリコン膜５１１〜５１４のスペースの間隔が２０〜３０ｎｍ以下となるように設定し、不純物拡散層７２１、７２２、７２３、７２４を導入しない（図８８及び図９８）こと以外は製造例１と同様に行うことができる。
第一の配線層の形成方法も、製造例１と同様、第二の導電膜である多結晶シリコン膜５２１と自己整合で半導体基板であるｐ型シリコン基板１００に第二の溝部２２０を形成し（図１０１）、第一の配線層の分離部を形成してもよい。
【００８０】
製造例３
この製造例で形成する半導体記憶装置は、酸化膜が挿入された半導体基板、例えばＳＯＩ基板の酸化膜上の半導体部を、柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的に共通とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタを下部から上部へと加工形成される。
【００８１】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１３０〜図１３６及び図１３７〜図１４３は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線およびＢ−Ｂ′線断面図である。
基板としてＳＯＩ基板１０１を用い、その表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜３１０を２００〜２０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１１をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングし、つづいて反応性イオンエッチングによりＳＯＩ基板１０１表面を１０〜５０００ｎｍエッチングして、Ｂ−Ｂ’方向に沿って格子縞状の第一の溝部２１０を形成する（図１３０及び図１３７）。ＳＯＩ基板１０１をエッチングする際はレジストＲ１１を除去し、第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いてエッチングしてもよい。
【００８２】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１２をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングし、Ａ―Ａ’方向に沿って格子縞状の溝２１１を形成する（図１３１及び図１３８）。
次いで、反応性イオンエッチングによりＳＯＩ基板１０１を２０００〜２００００ｎｍ程度エッチングして、格子縞状の溝２１２を形成する（図１３２及び図１３９）。これによりＳＯＩ基板１０１表面のｐ型シリコン部は、柱状をなして複数の島状半導体層１１０に分離される。この際Ｂ−Ｂ’に沿う方向には島状半導体層１１０の分離部にＳＯＩ基板１０１の絶縁層部を露出させ、Ａ―Ａ’に沿う方向にはＳＯＩ基板１０１表面のp型シリコン部が残存するようにする。
次に、製造例１と同様に、各島状半導体層１１０の側壁にチャネルイオン注入を行う。この不純物導入の方法及び導入時期は、製造例１と同様に限定されない。
つづいて、島状半導体層１１０の表面を、例えば酸化することで第二の絶縁膜として、例えば熱酸化膜４１０を１０〜１００ｎｍ形成する。この時、島状半導体層１１０が最小加工寸法で形成されていた場合、熱酸化膜４１０の形成により島状半導体層１１０の大きさが小さくなる。つまり、最小加工寸法以下に形成される。このように第二の絶縁膜である熱酸化膜４１０を形成した後、島状半導体層１１０の分離部のＡ―Ａ’に沿う方向に残存するＳＯＩ基板１０１表面のp型シリコン部に対して第二の絶縁膜である熱酸化膜４１０越しに不純物導入を行う（図１３３及び図１４０）。例えばイオン注入法により、０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、砒素１×１０13〜１×１０16／ｃｍ2程度のドーズを行う。その後、熱処理を施すことにより先に導入した不純物を拡散させ、不純物拡散層７１０を形成する（図１３４及び図１４１）。この不純物拡散層７１０は、その後に特別な分離工程を必要とせず、そのまま第一の配線層として形成される。
【００８３】
次いで、第五の絶縁膜として、例えばシリコン酸化膜４３１を格子縞状の溝２１２にＣＶＤ法により５０〜５００ｎｍ堆積する。格子縞状の溝２１２の所望の深さまで第五の絶縁膜であるシリコン酸化膜４３１を埋めこんだ後、例えばＣＶＤ法を用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第十三の絶縁膜としてシリコン酸化膜４８１を形成する（図１３５及び図１４２）。この際、トンネル酸化膜はＣＶＤ酸化膜に限らず、熱酸化膜もしくは窒素酸化膜でもよい。
以降の工程は、製造例２（図１０７〜図１１５及び図１２１〜図１２９）に準じて行うことができる。
【００８４】
この製造例によっても、製造例２と同様の効果が得られ、さらに、第一の配線層となる不純物拡散層７１０の接合容量が抑制される。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、各々のメモリセルの活性領域を半導体基板に対してフローテイング状態とすることにより、基板からのバックバイアス効果がなくなり、読み出し動作の際、直列に接続された両端に位置するメモリセルの閾値の変動がなくなる。
さらに、活性領域面である島状半導体層１１０の側面を酸化し、該酸化膜４１０を除去し、柱状に加工された島状半導体層１１０を最小加工寸法以下で形成することにより、メモリセルの占有面積を増加させずに浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることが可能となり、メモリセルの書き込み、消去が容易になる。
【００８５】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
この製造例では、第一の絶縁膜であるシリコン窒化膜３１０、第十二の絶縁膜であるシリコン窒化膜３４０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
本発明で用いている絶縁膜は、酸化膜及び窒化膜に限らなくてもよいし、第二の溝部２２０に埋めこむ絶縁膜のように酸化膜及び窒化膜を入れ替えても差し支えないところは入れ替えてもよい。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合には、フォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【００８６】
製造例４
この製造例で形成する半導体記憶装置は、製造例１において、第十三の絶縁膜であるゲート酸化膜４８１、４８４及び第三の絶縁膜であるトンネル酸化膜４２２、４２３を島状半導体層１１０の熱酸化で形成する際、図１４５及び図１４７に示すように上部のメモリセル及び選択ゲートになる程、島状半導体層１１０の径が減少する。
例えば、第十三の絶縁膜であるゲート酸化膜４８１を島状半導体層１１０の熱酸化で形成した場合、島状半導体層１１０の側面は第十三の絶縁膜であるシリコン酸化膜４８１となって消費されており、第五の絶縁膜であるシリコン酸化膜除去時に第一の導電膜である多結晶シリコン膜５１１に覆われない領域の第十三の絶縁膜であるシリコン酸化膜４８１は除去される。よって、図１４４及び図１４６に示すように、島状半導体層１１０上部の径の減少が起こる。上の段のメモリセル及び選択ゲートはこの径の減少した島状半導体層１１０に形成していくことから、メモリセル及び選択ゲートは上部になる程島状半導体層１１０の径が減少した形状となる。
また、図１４５及び図１４７のように、半導体基板１００に対して垂直な方向に直列にメモリセルを配置できる構造であるならば島状１１０の形状は特に限定されない。
【００８７】
製造例５
この製造例で形成する半導体記憶装置は、半導体基板を例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として積層絶縁膜を複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタを下部から上部へと加工形成される。
【００８８】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１４８及び図１４９は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図９のＡ−Ａ’及びＢ−Ｂ’断面図である。
この製造例では、製造例１に対し、第三の絶縁膜であるシリコン酸化膜４２２、４２３を形成せず、かわりに積層絶縁膜６２２、６２３をそれぞれ形成し、また、第二の導電膜である多結晶シリコン５２１〜５２４を形成せず、図９のＡ−Ａ’線方向に対して第一の導電膜である多結晶シリコン５１１〜５１４がそれぞれ連続するように堆積膜厚及びエッチング量を調整し、かつ第一の配線層を分離するための第二の溝２２０が第一の導電膜である多結晶シリコン５１１に対して自己整合で異方性エッチングする（図１４８及び図１４９）。
また、第一の導電膜である多結晶シリコン膜５１１〜５１４の不純物の導入は、多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【００８９】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【００９０】
製造例６
この製造例で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にゲート酸化膜を複数形成し、電荷蓄積層としてＭＩＳキャパシタとなるゲート及び選択ゲートを形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部から順にトランジスタ、ＭＩＳキャパシタ、トランジスタ、ＭＩＳキャパシタを配置し、且つ、トランジスタのゲート絶縁膜厚がＭＩＳキャパシタのゲート絶縁膜厚と等しい構造である。
【００９１】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１５０〜図１５１及び図１５２〜図１５３は、ＤＲＡＭのメモリセルアレイを示す図１０のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
この製造例では、製造例１に対し、不純物拡散層７１０を形成せず、また第二の導電膜である多結晶シリコン５２１〜５２４を形成せず、図９のＡ−Ａ’線方向に対して第一の導電膜である多結晶シリコン５１１〜５１４がそれぞれ連続するよう形成し、かつ、島状半導体層１１０に形成する不純物拡散層７２６、７２７を、図１５０及び図１５２に示すように分布させることにより実現する。
なお、図１５０及び図１５２に対し、島状半導体層１１０の上部から順にトランジスタ、ＭＩＳキャパシタ、ＭＩＳキャパシタ、トランジスタを配置する場合は、不純物拡散層７１０を形成し、図１０のＢ−Ｂ′線方向について不純物拡散層を分離するための第二の溝２２０を形成し、かつ、島状半導体層１１０に形成する不純物拡散層７２６、７２７を、図１５１及び図１５３に示すように分布させることにより実現する。
この製造例では、一つのトランジスタと一つのＭＩＳキャパシタによって構成されるメモリセルが各島状半導体層１１０に二つ配置される場合の例を示したが、各島状半導体層１１０にメモリセルを一つ配置してもよいし、三つ以上配置してもよい。また、第一の導電膜である多結晶シリコン膜５１１〜５１４の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【００９２】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【００９３】
製造例７
この製造例で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタを下部から上部へと加工形成する。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１５４及び図１５５は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
【００９４】
この製造例では、製造例１に対し、第十三の絶縁膜であるシリコン酸化膜４８１及び４８４を形成せず、かわりに第三の絶縁膜であるシリコン酸化膜４２２、４２３と等しい膜厚である第三の絶縁膜であるシリコン酸化膜４２１及び４２４をそれぞれ形成することにより実現する（図１５４及び図１５５）。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【００９５】
製造例８
この製造例で形成する半導体記憶装置は、酸化膜が挿入された半導体基板、例えばＳＯＩ基板の半導体部上に島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きく、各々のトランジスタを下部から上部へと加工形成される。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１５６及び図１５７は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
【００９６】
この製造例では、製造例１に対し、半導体基板１００を用いず、かわりに酸化膜が挿入された半導体基板、例えばＳＯＩ基板１０１を用いることにより実現する（図１５６及び図１５７）。
この製造例によっても、製造例１と同様の効果が得られる。さらに、第一の配線層となる不純物拡散層７１０の接合容量が抑制もしくは除外される。
また、基板としてＳＯＩ基板を用いることは、本発明における全ての製造例において適応できる。
【００９７】
製造例９
半導体基板１００と島状半導体層１１０が不純物拡散層によって分離されず、不純物拡散層と半導体基板１００もしくは島状半導体層１１０の接合に存在する空乏層により電気的に分離する半導体記憶装置の製造方法を以下に示す。なお、図１５８及び図１５９は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
図１５８及び図１５９においては、島状半導体層１１０と半導体基板１００とが構造上接続している状態であるが、この製造例では、例えば読み出し又は消去時に第一の配線層である不純物拡散層７１０に与えられる電位と島状半導体層１１０または半導体基板１００に与えられる電位との電位差により、第一の配線層である不純物拡散層７１０と島状半導体層１１０または半導体基板１００とで形成するＰＮ接合の島状半導体層１１０または半導体基板１００側に形成される空乏層により島状半導体層１１０と半導体基板１００とが電気的に分離される。
つまり、島状半導体層１１０または半導体基板１００側に形成される空乏層の幅をＷとした時、図１５８及び図１５９に示した第一の配線層である不純物拡散層７１０のスペースSa1もしくはSb1の少なくともどちらか一方がＷの２倍以下であれば電気的に分離される。Ｎ型半導体層である不純物拡散層７２１〜７２３も第一の配線層である不純物拡散層７１０と同様にSa2もしくはSb2、Sa3もしくはSb3、Sa4もしくはSb4のそれぞれの少なくともどちらか一方がＷの２倍以下であれば、各トランジスタの活性領域が電気的に分離される。
また、読み出し時および消去時に上記の状態でもよいし、消去時にのみ上記の状態でもよい。書き込み時に上記の状態になってもよい。種々組み合わせて上記の状態としてもよい。
この製造例は、本発明の半導体記憶装置のどの形態に適用してもよい。
【００９８】
製造例１０
この製造例１０で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、メモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造で、各々のトランジスタを下部から上部へと加工形成される。
【００９９】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１６０及び図１６１は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
この製造例では、第一の導電膜である多結晶シリコン５１３、５１４及び第三の絶縁膜であるシリコン酸化膜４２３、第十三の絶縁膜であるシリコン酸化膜４８４を形成せず、不純物拡散層７１０を分離した後、第一の導電膜である多結晶シリコン５１１の側部に層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン５２１を配置し、同様に第一の導電膜である多結晶シリコン５１２の側部に層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン５２２を配置すること以外は、製造例１と同様に行うことにより、島状半導体層にメモリ・トランジスタを２個配置する、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図１６０及び図１６１）。
【０１００】
製造例１１
この製造例で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続し、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい構造であり、各々のメモリ・トランジスタの活性領域に電位を伝達すべく各々のトランジスタの間に伝達ゲートを配置する。
【０１０１】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１６２及び図１６３は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
この製造例では、第二の導電膜である多結晶シリコン膜５２１、５２２、５２３、５２４を形成させた後、第三の導電膜である多結晶シリコン膜５３０によるゲート電極の形成を行う工程が追加されたこと以外は、製造例１と同様に行うことができる。
つまり、第二の導電膜である多結晶シリコン膜５２１、５２２、５２３、５２４を形成させた後、第一の導電膜である多結晶シリコン膜５２１と５２２の間の島状半導体層１１０が露出し得る程度に第五の絶縁膜であるシリコン酸化膜４２４〜４２２、層間絶縁膜６１２、６１３を等方性エッチングにより除去する。その後、例えば熱酸化膜法を用いて第十六の絶縁膜である酸化膜４００を選択ゲートおよびメモリセル間の島状半導体層１１０表面および第一、第二の導電膜である多結晶シリコン膜５１１、５１２、５１３、５１４、５２１、５２２、５２３、５２４の露出部に形成し、第三の導電膜である多結晶シリコン膜５３０を全面に堆積する。
【０１０２】
次いで、第二の導電膜である多結晶シリコン膜５２３と５２４のスペース部が露出しない程度に第三の導電膜である多結晶シリコン膜５３０を異方性エッチングによりエッチバックする。
その後は、製造例１と同様に行い、半導体記憶装置を完成させる（図１６２及び図１６３）。
【０１０３】
製造例１２
第一の配線層の方向と第四の配線層の方向が平行である構造を得るための具体的な製造例を以下示す。なお、図１６４及び図１６５は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
この製造例は、不純物拡散層７１０を分離するための第二の溝２２０を第一の導電膜である多結晶シリコン５１１に対して自己整合的に形成せず、例えば公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより図１のＡ−Ａ’線方向に不純物拡散層７１０が分離されるように第二の溝部２２０を形成すること以外は、製造例１と同じである。これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図１６４及び図１６５）。
【０１０４】
また、第一の導電膜である多結晶シリコン膜５１１〜５１４および第二の導電膜である多結晶シリコン膜５２１〜５２４の不純物の導入は、多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくはサイドウオール形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０１０５】
製造例１３
第一の配線層がメモリアレイに対し電気的に共通である構造を得るための具体的な製造例を示す。なお、図１６６及び図１６７は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
この製造例では、半導体基板１００に第二の溝部２２０を形成せず、製造例１からこれに関わる工程を省略したのと同じである。
これにより、少なくともアレイ内の第一の配線層が分割されずに共通となり、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図１６６及び図１６７）。
【０１０６】
製造例１４
島状半導体層を形成する手法において、第四の配線層８４０と接続される半導体層１１０の上端部に位置する不純物拡散層７２4の分布領域を、島状半導体層１１０の上端部に配置される選択ゲート・トランジスタのゲート長を短くしないまま半導体基板に対し垂直な方向に大きくする場合の具体的な製造工程例を示す。なお、図１６８及び図１６９は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
この製造例では、製造例１において、第四の配線層８４０と接続される半導体層７２４が高くなるよう形成することにより実現する（図１６８及び図１６９）。このとき、第十の絶縁膜であるシリコン酸化膜４６５の膜厚を厚く設定でき、第二の導電膜である多結晶シリコン膜５２４と第四の配線層８４０との絶縁性が向上する。あるいは不純物拡散層７２４を露出させる際、露出面積を大きく設定できるため、不純物拡散層７２４と第四の配線層８４０との接触抵抗が減少する。
【０１０７】
製造例１５
島状半導体層を形成する手法においてトランジスタのゲートの垂直な方向の長さが互いに異なる場合の具体的な製造例を示す。なお、図１７０〜図１７１及び図７１２〜図１７３は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
メモリセルのゲートもしくは選択ゲートとなる第一の導電膜である多結晶シリコン膜５１１〜５１４は、半導体基板１００に対して垂直な方向においては、図１７０及び図１７２に示すように、選択ゲート長が異なっていてもよい。
また、図１７１及び図１７３に示すように、第一の導電膜である多結晶シリコン膜５１２、５１３のメモリセルのゲート長が異なっていても、第一の導電膜である多結晶シリコン膜５１１〜５１４の垂直な方向の長さが同じ長さでなくてもよい。
【０１０８】
製造例１６
この製造例で形成する半導体記憶装置は、半導体基板を加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜および電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続し、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい構造で、島状半導体層の形状が円柱状ではなく、各々のトランジスタを下部から上部へと加工形成される。
【０１０９】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図１７４〜図１７５及び図１７６〜図１７７は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
反応性イオンエッチングにより島状半導体層１１０を形成する際、島状半導体層１１０の上端部と下端部の外形が異なった場合、図１７４及び図１７６に示すようになる。
また、島状半導体層１１０の上端部と下端部の水平方向の位置がずれた場合、図１７５及び図１７７に示すようになる。
例えば、上面からの島状半導体層１１０の形が円形を呈している場合、前者は円錐形を呈しており、後者は斜め円柱を呈している構造となる。また、半導体基板１００に対して垂直な方向に直列にメモリセルを配置できる構造であるならば、島状半導体層１１０の形状は特に限定しない。
【０１１０】
製造例１７
島状半導体層を形成する手法において、島状半導体層１１０の底部の形状についての具体的な製造例を示す。なお、図１７８〜図１８１及び図１８２〜図１８５は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
格子縞状の第一の溝部２１０の底部形状は、図１８０及び図１８４、図１８１及び図１８５に示すような直線状の傾斜構造を呈してもよい。
また、格子縞状の第一の溝部２１０の底部形状は、図１７８及び図１８２、図１７９及び図１８３に示すように、丸みを帯びた傾斜構造を呈してもよい。
ここで、第一の導電膜となる多結晶シリコン膜５１１の下端部が第一の溝部２１０の底部の傾斜部に差しかかっても差しかからなくてもよい。
【０１１１】
製造例１８
島状半導体層を形成した後各々のトランジスタを下部から上部へと加工形成する手法において、浮遊ゲートの側面及び上面を層間絶縁膜を介して制御ゲートが被覆される構造を得るための具体的な製造例を示す。なお、図１８６及び図１８７は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
この製造例では、製造例１に対し、第二の導電膜となる多結晶シリコン膜５２２及び５２３を堆積後、それぞれ第一の導電膜である多結晶シリコン５１２、５１３の上端部まで、例えば等方性エッチングによりエッチバックすることにより実現する（図１８６及び図１８７）。
これにより、第一の導電膜である多結晶シリコン膜５１２においては層間容量膜６１２を介して第二の導電膜である多結晶シリコン膜５２２と接する面積が増大し、第一の導電膜である多結晶シリコン膜５１３においては層間容量膜６１３を介して第二の導電膜である多結晶シリコン膜５２３と接する面積が増大するため、それぞれのメモリセルにおけるカップリングレシオが向上する。
【０１１２】
製造例１９
島状半導体層を形成した後各々のトランジスタを下部から上部へと加工形成する手法において、第一、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造例を示す。なお、図１８８〜図１９３は、ＥＥＰＲＯＭのメモリセルアレイを示す図８のＨ―Ｈ’線、Ｉ１−Ｉ１’線、Ｉ２−Ｉ２’線、Ｉ３−Ｉ３’線、Ｉ４−Ｉ４’線、Ｉ５−Ｉ５’線断面図であり、これらは埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設されたとが電気的に結合する部位９２１、９３２、９３３、９３４、９１０がそれぞれ確認できる位置での断面図を示している。
【０１１３】
配線層引き出し部における埋設される各々の第一及び第二、第三の配線層を図１８８〜図１９３のように、階段状に配置し、各々の配線層の端部から所望の配線層以外の配線層と交わらないように第一及び第二、第三のコンタクト９２１、９３２、９３３、９３４、９１０を開口した後、第十五の絶縁膜として、例えばシリコン酸化膜４９２を１０〜１００ｎｍ堆積し、つづいて堆積膜厚分程度エッチバックすることにより、配線層引き出し部に形成したコンタクトの内壁に第十五の絶縁膜であるシリコン酸化膜４９２のサイドウオールを形成し、その後、メタルあるいは導電膜をコンタクト部に埋め込むことにより、第一の配線層及び第二、第三の各配線層を半導体装置上面へ引き出す。
なお、第一及び第二、第三のコンタクト９２１、９３２、９３３、９３４、９１０を形成せず、例えば導電膜を半導体装置上面へ引き出すような配置を行うことにより同様の効果を得るようにしてもよい。
【０１１４】
また、配線層引き出し部に形成したコンタクトの内壁に第十五の絶縁膜であるシリコン酸化膜４９２のサイドウオールを形成しなくてもよい。配線層引き出し部に形成したコンタクトの内壁に第十五の絶縁膜であるシリコン酸化膜４９２のサイドウオールを形成する際は、第十五の絶縁膜であるシリコン酸化膜４９２はシリコン酸化膜に限らず、シリコン窒化膜でもよく、絶縁膜であれば限定されない。
配線層を引き出すためのコンタクトは、図１８８〜図１９３に示すように、隣接するＡ―Ａ’方向に連続するメモリセルの配線層引き出し部に共通して形成してもよいし、各々の配線層引き出し部に形成してもよい。
以上の方法により第一の配線層及び第二、第三の配線層を半導体上面へ引き出すことは、本発明における全ての実施例において適応できる。
【０１１５】
実施例２０
島状半導体層を形成した後各々のトランジスタを下部から上部へと加工形成する際、島状半導体層１１０に被覆される多結晶シリコン膜の形状についての具体的な製造例を示す。なお、図１９４〜図１９５及び図１９６〜図１９７は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
島状半導体層１１０に被覆される第一の導電膜である多結晶シリコン膜５１０は、図１９４及び図１９６、図１９５及び図１９７に示すように、第一の溝部２１０の底部形状に沿って均一に堆積された構造を呈してもよい。また、第一の溝部２１０の底部形状によっては、部分的に不均一に堆積された構造を呈していてもよい。
【０１１６】
製造例２１
島状半導体層を形成した後各々のトランジスタを下部から上部へと加工形成する際、島状半導体層１１０の形成後、第一の絶縁膜であるシリコン窒化膜３１０の形状についての具体的な製造例を示す。なお、図１９８〜図１９９及び図２００〜図２０１は、ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’線およびＢ−Ｂ’線断面図である。
製造例１（図８２及び図９２）において、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて、反応性イオンエッチングによりマスク層３１０をエッチングし、マスク層３１０を用いて反応性イオンエッチングによりｐ型半導体基板１００を２０００〜２００００ｎｍエッチングして格子縞状の第一の溝部２１０を形成する際、マスク層３１０は島状半導体層１１０の外形より小さくても（図１９８及び図２００）、大きくても（図１９９及び図２０１）よく、マスク層３１０の形状は特に限定されない。
【０１１７】
なお、上記製造例に示すように、半導体基板を加工することにより形成した島状半導体層１１０の側面に各々のトランジスタを下部から上部へと加工形成する本発明の実施の形態について述べてきたが、種々組み合わせて用いてもよい。
また、半導体基板面の垂線方向に電荷蓄積層および制御ゲートを有する複数のメモリセルを直列に接続し、該メモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、該島状半導体層に配置された不純物拡散層をメモリセルのソースもしくはドレインとし、該不純物拡散層により半導体基板と島状半導体層が電気的に分離しており、前記制御ゲートが一方向の複数の島状半導体層について連続的に、且つ、半導体基板面に対し水平方向に配置されてなる制御ゲート線を有し、該制御ゲート線と交差する方向に不純物拡散層と電気的に接続し、且つ、半導体基板面に対し水平方向に配置されてなるビット線を有する本発明の実施の形態について述べてきたが、種々組み合わせて用いてもよい。
【０１１８】
【発明の効果】
本発明の半導体記憶装置の製造方法によれば、島状半導体層の垂直方向における基板のバックバイアス効果の回避又はばらつきを防止することが可能となり、ビットラインとソースライン間に直列に接続するメモリセルを複数形成することが可能となる半導体記憶装置を効率よく製造することができる。これにより、基板からのバックバイアス効果に起因する読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきの発生を防止した、高性能なデバイスを作成することが可能となる。
また、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存することなく、より微細化を図ることが可能となる。
【０１１９】
さらに、大容量化が可能となる。例えば、メモリトランジスタを備える半導体基板円柱の直径を最小加工寸法で形成し、互いの半導体基板柱とのスペース幅の最短距離を最小加工寸法で構成した場合、半導体基板円柱当りのメモリトランジスタの段数が２段であれば、従来の２倍の容量が得られる。つまり、半導体基板円柱当りのメモリトランジスタ段数倍の大容量化が行える。一般的に段数が多ければ多いほど大容量化が実現する。これによりビット当りのセル面積が縮小し、チップの縮小化及び低コスト化が図れる。しかも、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持することができる。
【０１２０】
また、各メモリセルは、島状半導体層を取り囲むように配置するため、駆動電流の向上及びＳ値の増大が実現したデバイスを製造することができる。
さらに、円形のパターンを用いて半導体基板を柱状に加工した後、該半導体基板側面を犠牲酸化することで、基板表面のダメージ、欠陥及び凹凸を取り除くことで、良好な活性領域面として用いることができる。この際、酸化膜厚を制御することで柱の直径を操作することが可能となり、トンネル酸化膜の表面積と浮遊ゲートと制御ゲートの層間容量膜の表面積できまる浮遊ゲートと制御ゲート間の容量の増大が容易に行える。
【０１２１】
また、円形のパターンを用いることで、活性領域面に局所的な電界集中の発生が回避でき、電気的制御が容易に行える。さらに、柱状の半導体基板にトランジスタのゲート電極を取り囲むように配置することで駆動電流の向上及びＳ値の増大が実現する。各メモリセルの活性領域を基板に対してフローテイング状態となるように不純物拡散層を形成することで基板からのバックバイアス効果が無くなり読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなる。
トンネル酸化膜及び浮遊ゲート堆積後、浮遊ゲート側壁に絶縁膜のサイドウォールを垂直方向に複数形成することで、浮遊ゲートの加工が一括で行える。つまり、トンネル酸化膜は各々のメモリセルに対して同質のものが得られる。これらの手法を用いることにより、メモリセルの特性ばらつきが抑制され、デバイスの性能のばらつきが抑制され、制御が容易となり低コスト化実現する。
【図面の簡単な説明】
【図１】  本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図である。
【図２】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図３】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図４】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図５】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図６】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図７】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図８】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図９】  電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造であるメモリセルアレイを示す平面図である。
【図１０】  電荷蓄積層としてＭＩＳキャパシタを有するＤＲＡＭ構造であるメモリセルアレイを示す平面図である。
【図１１】  電荷蓄積層としてＭＩＳトランジスタを有するＳＲＡＭ構造であるメモリセルアレイを示す平面図である。
【図１２】  本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１３】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１４】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１５】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１６】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１７】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１８】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１９】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２０】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２１】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２２】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２３】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２４】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２５】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２６】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２７】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２８】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２９】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３０】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３１】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３２】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３３】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３４】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３５】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３６】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３７】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３８】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３９】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図４０】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４１】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４２】  電荷蓄積層として積層絶縁膜を有する別の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４３】  電荷蓄積層として積層絶縁膜を有する別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４４】  電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４５】  電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４６】  電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４７】  電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図４８】  電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図４９】  電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図５０】  電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応する断面図である。
【図５１】  電荷蓄積層として積層絶縁膜を有するさらに別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する断面図である。
【図５２】  電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１１におけるＡ−Ａ’断面図に対応する断面図である。
【図５３】  電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１１におけるＢ−Ｂ’断面図に対応する断面図である。
【図５４】  電荷蓄積層としてＭＩＳキャパシタを有する別の半導体記憶装置の図１１におけるＡ−Ａ’断面図に対応する断面図である。
【図５５】  電荷蓄積層としてＭＩＳキャパシタを有する別の半導体記憶装置の図１１におけるＢ−Ｂ’断面図に対応する断面図である。
【図５６】  電荷蓄積層としてＭＩＳキャパシタを有するさらに別の半導体記憶装置の図１１におけるＡ−Ａ’断面図に対応する断面図である。
【図５７】  電荷蓄積層としてＭＩＳキャパシタを有するさらに別の半導体記憶装置の図１１におけるＢ−Ｂ’断面図に対応する断面図である。
【図５８】  電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１２におけるJ1−J1′断面図に対応する断面図である。
【図５９】  電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１２におけるJ２−J２′断面図に対応する断面図である。
【図６０】  電荷蓄積層としてＭＩＳトランジスタを有する別の半導体記憶装置の図１２におけるK1−K1′断面図に対応する断面図である。
【図６１】  電荷蓄積層としてＭＩＳトランジスタを有する別の半導体記憶装置の図１２におけるK２−K２′断面図に対応する断面図である。
【図６２】  本発明の半導体記憶装置の等価回路図である。
【図６３】  本発明の半導体記憶装置の別の等価回路図である。
【図６４】  本発明の半導体記憶装置のさらに別の等価回路図である。
【図６５】  本発明のＭＯＮＯＳ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図６６】  本発明のＭＯＮＯＳ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図６７】  本発明のＤＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図６８】  本発明のＤＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図６９】  本発明のＤＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図７０】  本発明のＤＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図７１】  本発明の半導体記憶装置のさらに別の等価回路図である。
【図７２】  本発明の半導体記憶装置のさらに別の等価回路図である。
【図７３】  本発明のＳＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図７４】  本発明のＳＲＡＭ構造のメモリセルアレイを有する半導体記憶装置のさらに別の等価回路図である。
【図７５】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図７６】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図７７】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図７８】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図７９】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図８０】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図８１】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図８２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１００】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０２】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０３】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０４】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０５】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０６】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０７】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０８】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０９】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１０】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１１】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１２】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１３】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１４】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１５】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１６】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１７】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１８】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１９】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２０】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２１】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２２】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２３】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２４】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２５】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２６】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２７】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２８】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２９】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３０】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３１】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３２】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３３】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３４】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３５】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３６】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３７】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３８】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３９】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４０】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４１】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４２】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４３】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４８】  本発明の半導体記憶装置の製造例５を示す断面（図９のＡ−Ａ’線）工程図である。
【図１４９】  本発明の半導体記憶装置の製造例５を示す断面（図９のＢ−Ｂ’線）工程図である。
【図１５０】  本発明の半導体記憶装置の製造例６を示す断面（図９のＡ−Ａ’線）工程図である。
【図１５１】  本発明の半導体記憶装置の製造例６を示す断面（図９のＡ−Ａ’線）工程図である。
【図１５２】  本発明の半導体記憶装置の製造例６を示す断面（図９のＢ−Ｂ’線）工程図である。
【図１５３】  本発明の半導体記憶装置の製造例６を示す断面（図９のＢ−Ｂ’線）工程図である。
【図１５４】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５５】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５６】  本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５７】  本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５８】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５９】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６０】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６１】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６２】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６３】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６４】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６５】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６６】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６７】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６８】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６９】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１７０】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７１】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７２】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１７３】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１７４】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７５】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７６】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１７７】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１７８】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７９】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１８０】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１８１】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１８２】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８３】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８４】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８５】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８６】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図１８７】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８８】  本発明の半導体記憶装置の製造例１９を示す断面（図８のＨ−Ｈ’線）工程図である。
【図１８９】  本発明の半導体記憶装置の製造例１９を示す断面（図８のI1−I1′線）工程図である。
【図１９０】  本発明の半導体記憶装置の製造例１９を示す断面（図８のI2−I2′線）工程図である。
【図１９１】  本発明の半導体記憶装置の製造例１９を示す断面（図８のI3−I3′線）工程図である。
【図１９２】  本発明の半導体記憶装置の製造例１９を示す断面（図８のI4−I4′線）工程図である。
【図１９３】  本発明の半導体記憶装置の製造例１９を示す断面（図８のI5−I5′線）工程図である。
【図１９４】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９５】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９６】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９７】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９８】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９９】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図２００】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０１】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０２】  従来のＥＥＰＲＯＭを示す平面図である。
【図２０３】  図２０２のＡ−Ａ’及びB−Ｂ’断面図である。
【図２０４】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図２０５】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図２０６】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図２０７】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図２０８】  従来のＥＥＰＲＯＭの平面図及び対応する等価回路図である。
【図２０９】  従来のMNOS構造のメモリセルの断面図である
【図２１０】  従来の別のMNOS構造のメモリセルの断面図である
【図２１１】  一つの柱状シリコン層に複数のメモリセルを形成した半導体装置の断面図である。
【符号の説明】
１００、３１００  シリコン基板（半導体基板）
１０１  ＳＯＩ半導体基板（半導体基板）
１１０、３１１０  島状半導体層
２１０、２２０  溝部
４００、４１０、４２０、４３１、４３２、４４１、４４２、４４３、４５０、４６０、４６１、４６２、４６３、４６４、４６５、４７１、４８１、４８４、４９０、４９１、４９２、４９１、４９２、４９５、４９９、３４２０、３４３１、３４３４、３４７１  シリコン酸化膜
３１０、３２１、３２２、３２３、３２４、３３１、３４０、３４１、３４２、３４３、３５０、３５１、３５２、３５３  シリコン窒化膜
５００、５１０、５１１、５１２、５１３、５１４、５２０、５２１、５２２、５２３、５２４、５３０、３５１１、３５１２、３５１３、３５１４  多結晶シリコン膜
６１２、６１３  層間絶縁膜
６２２、６２３  積層絶縁膜
７１０、７２１、７２２、７２３、７２４、７２５、７２６、７２７、３７１０、３７２１、３７２４  不純物拡散層
８１０、８２１、８２４、８３２、８３３、８４０、３８４０、３８５０  配線層
９１０、９２１、９３２、９３３、９２４  コンタクト部
Ｒ１、Ｒ１１、Ｒ１２  レジスト
【図１】
0003963678.tif 000002
【図２】
0003963678.tif 000003
【図３】
0003963678.tif 000004
【図４】
0003963678.tif 000005
【図５】
0003963678.tif 000006
【図６】
0003963678.tif 000007
【図７】
0003963678.tif 000008
【図８】
0003963678.tif 000009
【図９】
0003963678.tif 000010
【図１０】
0003963678.tif 000011
【図１１】
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【図１２】
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【図１３】
0003963678.tif 000014
【図１４】
0003963678.tif 000015
【図１５】
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【図１６】
0003963678.tif 000017
【図１７】
0003963678.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
0003963678.tif 000033
【図３３】
0003963678.tif 000034
【図３４】
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【図３５】
0003963678.tif 000036
【図３６】
0003963678.tif 000037
【図３７】
0003963678.tif 000038
【図３８】
0003963678.tif 000039
【図３９】
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【図４０】
0003963678.tif 000041
【図４１】
0003963678.tif 000042
【図４２】
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【図４３】
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【図４４】
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【図４５】
0003963678.tif 000046
【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
0003963678.tif 000051
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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