(57)【特許請求の範囲】
【請求項１】
被測定クロック周波数が基準クロック周波数を含む所定周波数範囲に含まれるか否かを検出するクロック周波数比較回路であって、
基準クロックを計数する基準クロック計数器と、
被測定クロックを計数する被測定クロック計数器と、
前記基準クロック計数器の出力を遅延させるための２Ｍ個（Ｍは自然数）の遅延フリップフロップを含む基準クロック遅延回路と、
前記被測定クロック計数器の出力を遅延させるためのＭ個の遅延フリップフロップを含む被測定クロック遅延回路と、
前記基準クロック遅延回路の出力と前記基準クロック計数器の出力とで構成されるウインドウ内で、前記被測定クロック遅延回路の出力が変化するか否かを検出する検出回路と、を備えたことを特徴とするクロック周波数比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ通信やデータ処理等を行うための回路における再生クロック周波数の誤差を検出する回路に関する。
【０００２】
【従来の技術】
従来のクロック周波数比較回路には、基準クロックと被測定クロックを周波数ミキサに入力し、論理ゲートを使って、被測定クロックの周波数が、基準クロック周波数を含む所定の周波数範囲に入っているか否かを検出するものがあった。
【０００３】
たとえば、図５に示すように、特開平４−２３３４７６号公報に開示されたクロック周波数比較回路は、基準クロックＦＡと被測定クロックＦＢとをディジタル周波数ミキサ回路１００に入力している。そして、基準クロックＦＡのｎ分周回路１０１の出力と、ディジタル周波数ミキサ回路１００の出力とが、比較器１０２で比較される。また、基準クロックＦＡの２分周回路１０５の出力と、被測定クロックＦＢの３分周回路１０６の出力とが比較器１０３で比較される。さらに、基準クロックＦＡの２分周回路１０５の出力と被測定クロックＦＢとが比較器１０４で比較される。そして、これらの３つの比較回路１０２，１０３，１０４の出力を入力する論理積回路１１３から、被測定クロックＦＢの周波数が基準クロックＦＡの周波数を含む±（１００／ｎ）％の範囲内に含まれるか否かを示す信号を出力するようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来のクロック周波数比較回路を構成する３つの比較回路１０２，１０３，１０４はそれ自体複雑な論理ゲートを使っており、クロック周波数比較回路全体としても回路規模が大きくなる。更には、被測定クロックが含まれる周波数範囲が、分周比ｎに対して±（１００／ｎ）％となるので、比較周波数範囲を変えるには、分周比ｎの異なる分周回路１０１を用意しなければならない。
【０００５】
そこで、本発明は、複雑な論理ゲートを使わずに、簡単な回路により高精度でクロック周波数を比較することができ、また、クロック周波数を比較する比較周波数範囲を容易により細かく設定できるクロック周波数比較回路を提供することを課題としている。
【０００６】
【課題を解決するための手段】
上記の課題を解決するための請求項１の発明のクロック周波数比較回路は、被測定クロック周波数が基準クロック周波数を含む所定周波数範囲に含まれるか否かを検出するクロック周波数比較回路であって、基準クロックを計数する基準クロック計数器と、被測定クロックを計数する被測定クロック計数器と、前記基準クロック計数器の出力を遅延させるための２Ｍ個（Ｍは自然数）の遅延フリップフロップを含む基準クロック遅延回路と、前記被測定クロック計数器の出力を遅延させるためのＭ個の遅延フリップフロップを含む被測定クロック遅延回路と、前記基準クロック遅延回路の出力と前記基準クロック計数器の出力とで構成されるウインドウ内で、前記被測定クロック遅延回路のの出力が変化するか否かを検出する検出回路と、を備えている。
【０００７】
この請求項１の発明により、被測定クロック計数器の出力を被測定クロックパルスのＭ個分遅延させ、また、基準クロック計数器の出力を基準クロックパルスの２Ｍ個分遅延させることにより、被測定クロックパルスの個数の計数値が基準クロックパルスの個数の計数値を基準として±Ｍ個以内の誤差に収まっているか否かを検知している。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
まず、図１は本発明のクロック周波数比較回路の原理図である。なお、図１においては、どの配線も交差する点において相互に電気接続されてはいない。
【０００９】
図１のクロック周波数比較回路は、基準クロックＣＳを計数する基準クロック計数器１０と、被測定クロックＣＸを計数する被測定クロック計数器２０と、基準クロック計数器１０の出力信号ＳＳを基準クロックの１パルス分だけ遅延させる第１遅延フリップフロップ３０と、第１遅延フリップフロップ３０のＱ端子出力信号ＳＳ１を基準クロックの１パルス分だけ遅延させる第２遅延フリップフロップ３１と，被測定クロック計数器２０の出力信号ＳＸを被測定クロックの１パルス分だけ遅延させる遅延フリップフロップ４０と、検出ウインドウを構成する検出回路１５０と、を有している。
【００１０】
さらに、上記検出回路１５０は、遅延フリップフロップ４０のＱ端子出力信号ＳＸ１を自身のＤ端子に入力するとともに遅延フリップフロップ３１のＱ端子出力信号ＳＳ２を自身のＣ端子に入力して自身のＱＮ端子から信号ＳＬＯＷＮを出力する遅れ検出遅延フリップフロップ５０と、遅延フリップフロップ４０のＱ端子出力信号ＳＸ１を自身のＤ端子に入力するとともに基準クロック計数器１０の出力信号ＳＳを自身のＣ端子に入力して自身のＱ端子から信号ＦＡＳＴを出力する進み検出遅延フリップフロップ６０と、遅れ検出遅延フリップフロップ５０が出力する信号ＳＬＯＷＮと進み検出遅延フリップフロップ６０が出力する信号ＦＡＳＴの論理和を求める論理和回路７０と、を有している。
【００１１】
さて、図１に示されたクロック周波数比較回路の機能は、（Ｎ＋１）桁（Ｎは自然数）の基準クロック計数器とＮ桁の被測定クロック計数器を用いて、基準クロックの第（２N-1 ＋１）番目のパルスに対して、被測定クロックの同じく第（２N-1 ＋１）番目のパルスが所定期間内に計数されるか否かを検出することである。たとえば、基準クロックの第（２N-1 ＋１）番目のパルスと、被測定クロックの同じく第（２N-1 ＋１）番目のパルスが、同時刻に立ち上がれば、基準クロック周波数と被測定クロック周波数は等しい。具体的には、この図１の回路の機能は、被測定クロックの（２N-1 ＋１）番目のパルスの立ち上がりが、基準クロック計数器１０の第Ｎ桁出力信号ＳＳの立ち上がりと、これを基準クロックパルスの２個分遅延した信号ＳＳ２の立ち上がりとで定まる期間内に存在するかどうかを検出することである。なお、基準クロックの第（２N-1 ＋１）番目のパルスの立ち上がりは上記ウインドウ期間の中央にある。
【００１２】
そこで、図１のクロック周波数比較回路の各構成要素を説明する。
基準クロック計数器１０は、基準クロックＣＳを入力し、計数結果を出力する（Ｎ＋１）桁の計数器である。計数方式は、２進法、ＢＣＤ、１０進、１６進等どのようなものであってもよい。また、基準クロック計数器１０は、（Ｎ＋１）桁を計数し終えると直ちに全桁をゼロにクリアして計数を再開するリングカウンタである。なお、基準クロック計数器の桁数を（Ｎ＋１）としたのは、この（Ｎ＋１）桁の信号の立ち上がりを利用して被測定クロック計数器を一定期間クリアしたままにするためである。
【００１３】
従って、基準クロック計数器の桁数も被測定クロック計数器も同じＮ桁とし、上記クリア信号を別途生成することとしてもよい。この場合には、上記クリア信号は、たとえば、基準クロック計数器の第Ｎ桁出力信号の立ち下がりで上記一定期間「Ｈ」となるようなパルスであればよく、このようなパルスは容易に生成可能である。なお、説明を簡単にするために以下では、基準計数器の桁数は（Ｎ＋１）桁とする。
【００１４】
被測定クロックカウンタ２０も同様に、被測定クロックＣＳを入力し、計数結果を出力するＮ桁の計数器である。計数方式は、２進法、ＢＣＤ、１０進、１６進等どのようなものであってもよい。また、被測定クロック計数器２０は、Ｎ桁を計数し終えると直ちに全桁をゼロにクリアして計数を再開するリングカウンタである。ただし、被測定クロック計数器２０は、基準クロック計数器１０の第（Ｎ＋１）桁の信号ＣＲで全桁をゼロにクリアされるようになっている。すなわち、基準クロック計数器１０の第（Ｎ＋１）桁の信号ＣＲが「Ｌ」から「Ｈ」に変わると、それ以降、信号ＣＲが「Ｈ」から「Ｌ」に変わるまで、被測定クロック計数器２０の全桁はゼロのままとなる。
【００１５】
遅延フリップフロップ３０は、基準クロック計数器１０の第Ｎ桁出力信号ＳＳを基準クロックＣＳの１パルス分だけ遅延させるために、自身のＤ端子に基準クロック計数器１０の第Ｎ桁出力信号ＳＳを入力するとともに、自身のＣ端子に基準クロックＣＳを入力し、自身のＱ端子から遅延出力信号ＳＳ１を出力する。なお、遅延フリップフロップ３０のＱＮ端子は非接続とする。ここに、遅延フリップフロップ３０は、Ｄ端子に入力された信号をＣ端子に入力された信号の立ち上がりに同期させてＱ端子から出力するフリップフロップである。従って、遅延フリップフロップ３０のＱ端子出力信号ＳＳ１は基準クロック計数器１０の第Ｎ桁出力信号ＳＳより基準クロックの１パルス分だけ遅延している。
【００１６】
同様に、遅延フリップフロップ３１も、遅延フリップフロップ３０のＱ端子出力信号ＳＳ１を基準クロックＣＳの１パルス分だけ遅延させるために、自身のＤ端子に遅延フリップフロップ３０のＱ端子出力信号ＳＳ１を入力するとともに、自身のＣ端子に基準クロックＣＳを入力し、自身のＱ端子から遅延出力信号ＳＳ２を出力する。なお、遅延フリップフロップ３１のＱＮ端子は非接続とする。ここに、遅延フリップフロップ３１は、遅延フリップフロップ３０と同様に、Ｄ端子に入力された信号をＣ端子に入力された信号の立ち上がりに同期させてＱ端子から出力するフリップフロップである。従って、遅延フリップフロップ３１のＱ端子出力信号ＳＳ２は遅延フリップフロップ３０の出力信号ＳＳ１より基準クロックの１パルス分だけ遅延している。故に、信号ＳＳ２は、信号ＳＳより、基準クロックの２パルス分だけ遅延している。
【００１７】
一方、遅延フリップフロップ４０は、被測定クロック計数器２０の第Ｎ桁出力信号ＳＸを被測定クロックの１パルス分だけ遅延させるために、自身のＤ端子に被測定クロック計数器２０の第Ｎ桁出力信号ＳＸを入力するとともに、自身のＣ端子に被測定クロックＣＸを入力し、自身のＱ端子から遅延出力信号ＳＸ１を出力する。なお、遅延フリップフロップ４０のＱＮ端子は非接続とする。ここに、遅延フリップフロップ４０は、遅延フリップフロップ３０及び３１と同様に、Ｄ端子に入力された信号をＣ端子に入力された信号の立ち上がりに同期させてＱ端子から出力するフリップフロップである。従って、遅延フリップフロップ４０のＱ端子出力信号ＳＸ１は被測定クロック計数器２０の第Ｎ桁出力信号ＳＸより被測定クロックの１パルス分だけ遅延している。
【００１８】
遅れ検出遅延フリップフロップ５０は、信号ＳＸ１の立ち上がりがウインドウ信号ＳＳ２の立ち上がりより早いか否かを検出するため、上記の遅延フリップフロップ４０のＱ端子出力信号ＳＸ１をＤ端子に入力するとともに上記の遅延フリップフロップ３１のＱ端子出力信号ＳＳ２をＣ端子に入力し、ＱＮ端子から出力ＳＬＯＷＮを出力する。なお、遅れ検出遅延フリップフロップ５０のＱ端子は非接続とする。また、遅れ検出遅延フリップフロップ５０は、ほかの遅延フリップフロップと同様に、Ｄ端子に入力された信号をＣ端子に入力された信号の立ち上がりに同期させてＱ端子から出力するフリップフロップである。
【００１９】
一方、進み検出遅延フリップフロップ６０は、信号ＳＸ１の立ち上がりがウインドウ信号ＳＳの立ち上がりより早いか否かを検出するため、上記の遅延フリップフロップ４０のＱ端子出力信号ＳＸ１をＤ端子に入力するとともに基準クロック計数器の第Ｎ桁出力信号ＳＳをＣ端子に入力し、Ｑ端子から出力ＦＡＳＴを出力する。なお、進み検出遅延フリップフロップ６０のＱ端子は非接続とする。また、進み検出遅延フリップフロップ６０は、ほかの遅延フリップフロップと同様に、Ｄ端子に入力された信号をＣ端子に入力された信号の立ち上がりに同期させてＱ端子から出力するフリップフロップである。
【００２０】
上述した遅れ検出フリップフロップ５０と進み検出フリップフロップ６０は、被測定クロックが基準クロックを含む所定周波数範囲内に存在するか否かを検出するためのウインドウを構成している。ここにいうウインドウとは、ある所定期間であって、被測定クロックがその期間内で変化するか否かを検出するための期間をいう。
【００２１】
すなわち、図１における周波数比較回路のウインドウは、進み検出フリップフロップ６０のＣ端子に入力される信号ＳＳが立ち上がる時刻と、遅れ検出フリップフロップ５０のＣ端子に入力される信号ＳＳ２が立ち上がる時刻とで定まる期間である。そして、被測定クロックパルスの（２N-1 ＋１）個目の立ち上がりである信号ＳＸ１の立ち上がりがこのウインドウの中に存在するか否かが検出される。  具体的には、図１における周波数比較回路のウインドウの幅は基準クロックパルスの２個分ある。従って、被測定クロックパルスの（２N-1 ＋１）個目の立ち上がりである信号ＳＸ１の立ち上がりがこのウインドウの中に存在すれば、計数された被測定クロックのパルス数は、（（２N-1 ＋１）−１）個より大きく、（（２N-1 ＋１）＋１）個より小さいということになるから、被測定クロック周波数は、基準クロック周波数を含む±１００／（２N-1 ＋１）％の周波数範囲内に入っているということになる。なお、基準クロック周波数と被測定クロック周波数が等しい場合は、被測定クロックパルスの（２N-1 ＋１）個目の立ち上がりである信号ＳＸ１の立ち上がりは、ウインドウの中心に位置する。
【００２２】
論理和回路７０は、信号ＳＸ１の立ち上がりがウインドウ内にあるとき「Ｌ」を出力し、ウインドウ外にあるときは「Ｈ」を出力するため、進み検出フリップフロップ６０のＱ端子出力信号ＦＡＳＴと、遅れ検出フリップフロップ５０のＱＮ端子出力ＳＬＯＷＮとを入力し、これらの論理和信号ＤＥＴを出力する。
【００２３】
以上、図１を参照して、本発明の周波数比較回路の構成を説明した。
次に、図２及び図３を参照して、本発明の周波数比較回路の動作を説明する。図２は、上述した図１の周波数比較回路のタイムチャートである。ここでは、簡単のために、基準クロック計数器は１０は２進３桁のリングカウンタであるとしている。また、基準クロックと被測定クロックは同一であるとしている。従って、計数される基準クロックのパルスの個数は（２2-1 ＋１）個すなわち３個であり、検出回路１５０の遅れ検出遅延フリップフロップ５０及び６０に共通に入力される信号ＳＸ１の立ち上がりは、被測定クロックの第（２2-1 ＋１）個目すなわち３個目のパルスの立ち上がりである。検知回路１５０は、この場合、基準クロックの第（（２2-1 ＋１）−１）個目すなわち２個目のパルスの立ち上がりと基準クロックの第（（２2-1 ＋１）＋１）個目すなわち４個目のパルスの立ち上がりとでウインドウを構成し、被測定クロックの（２2-1 ＋１）個目すなわち３個目のパルスの立ち上がりがウインドウ内にあるか否かを検知するものである。従って、この場合、被測定クロック周波数が、基準クロック周波数を含む±１００／（２2-1 ＋１）％すなわち±３３．３％以内に入っているか否かが検知される。
【００２４】
以下、図２を参照して、上述した図１の周波数比較回路の各信号について説明する。
時刻ｔ０においてすべての計数器及び遅延フリップフロップがリセットされ、測定が開始される。
【００２５】
３桁２進基準クロック計数器１０の最低位桁（２0 ）出力信号は基準クロックパルスを７個数えると８個目のパルスで再びゼロから計数し直す。以下これを繰り返す。また、２1 桁の出力信号ＳＳは、基準クロックの２個目及び６個目のパルスの立ち上がりと同時に立ち上がる。さらに、２2 桁の出力信号ＣＲは基準クロックの４個目のパルスの立ち上がりとともに立ち上がる。信号ＳＳ１及び信号ＳＳ２は、図２に示す通り、信号ＳＳをそれぞれ基準クロックの１パルス分及び２パルス分遅延させたものである。
【００２６】
一方、被測定クロック計数器２０の最低位桁（２0 ）出力信号は被測定クロックＣＸの１個目及び３個目のパルスの立ち上がりと同時に立ち上がるが、被測定クロックＣＸの４個目のパルスが立ち上がる時刻ｔ１からリングカウンタである基準クロック計数器１０にクリアが解除される時刻ｔ２までの期間は「Ｌ」のままである。これは、ｔ１からｔ２までの期間は信号ＣＲが「Ｈ」となり、被測定クロック計数器２０がクリアされたままになるからである。従って、２1 桁の出力信号ＳＸは、被測定クロックの２個目のパルスの立ち上がりで立ち上がり、４個目のパルスの立ち上がりで立ち下がる。そして、時刻ｔ１からｔ２までは「Ｌ」のままである。また、時刻ｔ２以降、被測定クロック計数器２０の最低位桁（２0 ）出力信号と２1 桁の出力ＳＸは、時刻ｔ１からｔ２までの波形を繰り返す。信号ＳＸ１は、図２に示す通り、遅延フリップフロップ４０により、信号ＳＸを被測定クロックの１パルス分だけ遅延させたものである。
【００２７】
以上の信号ＳＳ、ＳＳ２，ＳＸ１が検知回路１５０に入力されて、被測定クロックＣＸがウインドウ内に入っているか否かが検知される。正確には、ウインドウは信号ＳＳの立ち上がりと信号ＳＳ２の立ち上がりとで構成されており、信号ＳＸ１の立ち上がりがウインドウ内にある時、被測定クロックはウインドウ内に入っている。
【００２８】
図２では、基準クロックＣＳの周波数と被測定クロックＣＸの周波数が等しいとしているから、被測定クロックはウインドウの中央にある。すなわち、図２を参照すると、ウインドウは時刻ｔ３からｔ１の期間に設定されており、信号ＳＸ１はウインドウの中央、すなわち、時刻（ｔ１＋ｔ３）／２で立ち上がっている。これから分かるように、被測定クロックＣＸの周波数が基準クロックＣＳの周波数より低ければ、信号ＳＸ１の立ち上がりは時刻ｔ１に近づく。一方、被測定クロックＣＸの周波数が基準クロックＣＳの周波数より高ければ、信号ＳＸ１の立ち上がりは時刻ｔ３に近づくことになる。
【００２９】
なお、両者の周波数が等しい場合、図２に示す通り、信号ＦＡＳＴもＳＬＯＷＮも「Ｌ」のままであるので、その論理和を出力する論理和回路７０の出力ＤＥＴは「Ｌ」である。
【００３０】
次に、図３を参照して、被測定クロックＣＸがウインドウの外にある場合について説明する。
図３の（Ａ）は被測定クロックＣＸの周波数がが基準クロックＣＳの周波数より大きい場合のタイムチャートである。この場合、信号ＳＸ１は時刻ｔ３より早く立ち上がる。従って、信号ＦＡＳＴは時刻ｔ３からｔ４までの間「Ｈ」になる一方で、信号ＳＬＯＷＮは「Ｈ」のままである。従って、信号ＦＡＳＴと信号ＳＬＯＷＮの論理和は常に「Ｈ」である。
【００３１】
これに対して、図３の（Ｂ）は被測定クロックＣＸの周波数がが基準クロックＣＳの周波数より小さい場合のタイムチャートである。この場合、信号ＳＸ１は時刻ｔ１より遅く立ち上がる。従って、信号ＦＡＳＴは時刻ｔ３からｔ４までの間「Ｌ」になる一方で、信号ＳＬＯＷＮは「Ｈ」のままである。従って、信号ＦＡＳＴと信号ＳＬＯＷＮの論理和は常に「Ｈ」である。
【００３２】
以上、図２及び図３を参照して説明した通り、論理和回路７０の出力信号ＤＥＴは、被測定クロックＣＸがウインドウ内に入っている時は「Ｌ」となり、ウインドウから外れている時は「Ｈ」となる。この信号ＤＥＴを利用して、ブザーを鳴らしたり、ＬＥＤを点灯したりして、被測定クロックＣＸが所定周波数範囲から外れていることを警告することができる。
【００３３】
図４は周波数比較範囲可変の本発明のクロック周波数比較回路の回路図である。なお、図４においては、どの配線も交差する点において相互に電気接続されてはいない。
【００３４】
この図４の回路は、図１の周波数比較回路の基準クロック遅延フリップフロップを２Ｍ個とし、被測定遅延フリップフロップをＭ個としたものである。
【００３５】
すなわち、図４のクロック周波数比較回路は、基準クロックＣＳを計数する基準クロック計数器１１と、被測定クロックＣＸを計数する被測定クロック計数器２１と、基準クロック計数器１１の第Ｎ桁出力信号ＳＳを基準クロックの（２Ｍ）パルス分だけ遅延させる基準クロック遅延回路３５と、被測定クロック計数器２０の出力ＳＸを被測定クロックのＭパルス分だけ遅延させる被測定クロック遅延回路４５と、検出ウインドウを構成する検出回路１５０と、を含んで構成されている。
【００３６】
ここに、基準クロック計数器１１は（Ｎ＋１）個の遅延フリップフロップを縦列接続した２進（Ｎ＋１）桁のリングカウンタである。同様に、被測定クロック計数器２１はＮ個の遅延フリップフロップを縦列接続した２進Ｎ桁のリングカウンタである。なお、両カウンタとも、２進以外の、たとえば１０進等のカウンタであってよい。また、２つの計数器を同じＮ桁とし、被測定クロック計数器をクリアする信号を別途生成してもよいことは既に述べたとおりである。
【００３７】
基準クロック遅延回路３５は、（２Ｍ）個の遅延フリップフロップを縦列接続したものである。同様に、被測定クロック遅延回路４５は、Ｍ個の遅延フリップフロップを縦列接続したものである。
【００３８】
検出回路１５０の構成は図１の検出回路と同じである。
リセット信号ＲＥＳＥＴは、すべての回路素子を初期にリセットするための信号である。
【００３９】
また、論理和回路８０は、リセット信号ＲＥＳＥＴと基準クロック計数器２１の第（Ｎ＋１）桁出力信号ＣＲとを入力し、その論理和を出力する。これは、信号ＲＥＳＥＴと信号ＣＲのいずれによっても被測定クロック計数器２１をリセットまたはクリアできるようにするためである。
【００４０】
以上のように構成された図４の周波数比較回路の検知回路１５０の入力は、基準クロック計数器１１の第Ｎ桁出力信号ＳＳ、基準クロック遅延回路３５の出力信号ＳＳ２Ｍ、及び、被測定クロック遅延回路の出力信号ＳＸＭである。具体的には、信号ＳＳは、基準クロック計数器１１の＃Ｎの遅延フリップフロップのＱ端子出力であり、信号ＳＳ２Ｍは、基準クロック遅延回路の＃２Ｍの遅延フリップフロップののＱ端子出力であり、信号ＳＸＭは、被測定クロック遅延回路の＃Ｍの遅延フリップフロップのＱ端子出力である。
【００４１】
従って、検知回路１５０のウインドウは信号ＳＳの立ち上がりと信号ＳＳ２Ｍの立ち上がりとで構成されており、ウインドウ幅は基準クロックのパルスの個数に換算して（２Ｍ）個分である。故に、信号ＳＸＭの立ち上がりがこのウインドウ内に存在すれば、測定期間内に計数される基準クロックのパルスの個数は（２N-1 ＋１）個±Ｍ個以内であることになる。言い換えると、この場合の周波数比較範囲は±１００Ｍ／（２N-1 ＋１）％である。すなわち、周波数比較範囲は、計数器の桁数に関係した数Ｎだけでなく、ウインドウ幅を決定する遅延フリップフロップの個数に関係した数Ｍにも依存する。
【００４２】
そこで、図４において、図示しないスイッチにより、検知回路１５０の入力を、基準クロック計数器１１の第Ｎ桁出力信号ＳＳ、基準クロック遅延回路３５の出力信号ＳＳ２Ｋ（１≦Ｋ≦Ｍ）、及び、被測定クロック遅延回路の出力信号ＳＸＫとすれば、周波数比較範囲が、±１００Ｋ／（２N-1 ＋１）％となるから、周波数比較範囲を容易に変更することができる。すなわち、図示しないスイッチの機能は、具体的には、被測定クロック遅延回路４５の＃Ｋの遅延フリップフロップのＱ端子出力を、遅れ検出遅延フリップフロップ５０及び６０のそれぞれのＤ端子に接続することと、基準クロック遅延回路３５の＃２Ｋの遅延フリップフロップのＱ端子出力を、遅れ検出遅延フリップフロップ５０のＣ端子にクロック入力として接続すること、のみで足りる。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、複雑で大規模のゲート回路を用いることなく、ほとんど遅延フリップフロップのみで周波数クロック比較回路が構成できるので、従来に比べて回路構成が簡単である。従って、ＬＳＩ化が容易である。  また、基準クロック遅延回路を（２Ｍ）個の遅延フリップフロップで構成し、被測定クロック遅延回路をＭ個の遅延フリップフロップで構成しておけば、基準クロック遅延回路から２Ｋ番目（１≦Ｋ≦Ｍ）の遅延フリップフロップを選択し、被測定クロック遅延回路からＫ番目の遅延フリップフロップを選択することにより、容易に細かく周波数比較範囲を変更することができる。
【図面の簡単な説明】
【図１】本発明のクロック周波数比較回路の原理図である。
【図２】本発明のクロック周波数比較回路のタイムチャートである。
【図３】被測定クロック周波数がウインドウ外にある場合の本発明のクロック周波数比較回路のタイムチャートである。
【図４】周波数比較範囲可変の本発明のクロック周波数比較回路の回路図である。
【図５】従来のクロック周波数比較回路の回路図である。
【符号の説明】
１０、１１  基準クロック計数器
２０、２１  被測定クロック計数器
３０        第１遅延フリップフロップ
３１        第２遅延フリップフロップ
３５        基準クロック遅延回路
４０        遅延フリップフロップ
４５        被測定クロック遅延回路
５０        遅れ検出遅延フリップフロップ
６０        進み検出遅延フリップフロップ
７０        検知信号出力用論理和回路
【図１】
0003965473.tif 000002
【図２】
0003965473.tif 000003
【図３】
0003965473.tif 000004
【図４】
0003965473.tif 000005
【図５】
0003965473.tif 000006