(57)【特許請求の範囲】
【請求項１】
複数枚のプリント基板を接続可能な接続基板を備え、該接続基板を介して前記プリント基板間で信号ラインが展開されるユニットにおいて、同期信号を分配するための信号分配装置であって、
信号を出力するプリント基板と入力された信号を後段のプリント基板に出力するｎ枚（ｎは整数）のプリント基板とを接続する信号分配手段と、
前記入力された信号を後段のプリント基板に出力するｎ枚のプリント基板は、
入力された信号を所定の時間遅延させるためのｎ個の信号遅延手段と、
前記ｎ個の信号遅延手段から出力されるｎ個の遅延信号からｎ枚のプリント基板間で同期される同期信号を１つ選択する同期信号選択手段と、
を備えることを特徴とする信号分配装置。
【請求項２】
前記同期信号選択手段には、各プリント基板の接続位置を定義する位置確認信号がさらに入力されることを特徴とする請求項１記載の信号分配装置。
【請求項３】
前記入力された信号を後段のプリント基板に出力するｎ枚のプリント基板において、
最上段のプリント基板はｎ個の信号遅延手段を備え、次段のプリント基板は（ｎ−１）個の信号遅延手段を備え、以下プリント基板の段数が１つ下がる毎に信号遅延手段の数が１つ減ることを特徴とする請求項１記載の信号分配装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数枚のプリント基板で構成されるユニットにおいて、ユニット全体をシフト回路にて構成・動作させる場合のための回路に関するものである。
【０００２】
【従来の技術】
複数のプリント基板によって構成され、シフト回路で動作するユニットにおいて、そのユニット構成の概略図は図５に示す通りである。この図５において、各プリント基板は、バックボード１０に対してコネクタ１１によって垂直に接続され、バックボード１０上のパターン配線による接続でプリント基板間のインターフェイスを行い、１つのユニットを構成している。
【０００３】
このユニットにおいて、ある１枚のプリント基板から複数枚のプリント基板へ、シフト動作で同一信号を展開する場合においての従来の信号分配方式を図６に示す。
図６において、バックボード（ＢａｃｋＢｏａｄ：以下Ｂ．Ｂと呼ぶ）１０、信号を出力するプリント基板をＭａｓｔｅｒ２０、信号を受けるｎ枚のプリント基板をＳｌａｖｅ３０・４０・・・とした場合、Ｂ．Ｂ１０上の信号パターンは、Ｍａｓｔｅｒ２０の出力をＳｌａｖｅ−Ｐ１に接続し、次にＳｌａｖｅ−Ｐ２に接続し、とＳｌａｖｅの枚数方向にＭａｓｔｅｒ２０に近いプリント基板から芋蔓式に配線を行っていた。
【０００４】
また、従来の方式で同一信号が展開されるタイムチャートは、図７に示す通りであり、Ｍａｓｔｅｒ２０から出力されるデータ信号ｔは、Ｓｌａｖｅ−Ｐ１のインターフェイス１０１を介して、データ信号ｔ１−０として、データ信号ｔより少し遅れてＳｌａｖｅＰ−１のフリップフロップ（ＦＦ）に入力される。また、データ信号ｔは、次のインターフェイス１０２を介して、データ信号ｔ２−０として、データ信号ｔ１−０より少し遅れてＳｌａｖｅＰ−２のＦＦに入力される。
【０００５】
以下、順々にデータ信号ｔｎ−０がわずかな遅れを伴って後段のＳｌａｖｅへと伝達されていく。そして、それぞれのＦＦに入力されたデータ信号ｔｎ−１は、同期を取るためのクロック信号の制御により同一タイミングにて出力される。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来のユニットにあっては、以下の様な問題点があった。
１つは、Ｍａｓｔｅｒ２０の１つの出力端にｎ個のＳｌａｖｅの入力端が負荷として接続するため、Ｍａｓｔｅｒ２０の出力においては高駆動能力が必要であり、その負荷により波形のなまり（減衰）が大きくなることである。
２つには、Ｓｌａｖｅの枚数が増えれば、Ｐ１〜Ｐｎ間の距離が長くなるため、Ｂ．Ｂ１０上のパターン長増加によりプリント基板間の遅延差が大きくなる。
またＭａｓｔｅｒ２０から遠いプリント基板（Ｐｎ側）では入力段ＦＦのセットアップが足りなくなり、正しいデータをラッチできずＦＦの出力が不安定となり、シフト動作を実現できない。
３つには、Ｂ．Ｂ１０上のパターンが長いため、反射により波形の悪化する。
【０００７】
以上のように、複数のプリント基板間のインターフェイスにおいて、ある１プリント基板のＭａｓｔｅｒ２０からＢ．Ｂ１０を介して複数のＳｌａｖｅプリント基板へ、同一信号をシフトで出力する場合、Ｂ．Ｂ１０上のパターン配線を従来のような芋蔓配線で行った場合、Ｓｌａｖｅプリント基板の枚数が増えることにより、波形の悪化（反射・減衰）や遅延の増加、あるはシフト回路のタイミング設計が困難になる等の問題があった。
【０００８】
本発明の課題は、多数のプリント基板を実装するユニットにおいて、Ｂ．Ｂ１０上の配線長による波形の悪化、遅延等の影響の受けにくい信号分配装置を提供することである。
【０００９】
【課題を解決するための手段】
請求項１記載の発明は、複数枚のプリント基板（例えば、図１に示すＳｌａｖｅ３０〜７０）を接続可能な接続基板（例えば、図１に示すＢａｃｋ  Ｂｏａｒｄ１０）を備え、該接続基板を介して前記プリント基板間で信号ラインが展開されるユニット（例えば、図１に示すユニット１）において、同期信号を分配するための信号分配装置であって、信号を出力するプリント基板と入力された信号を後段のプリント基板に出力するｎ枚（ｎは整数）のプリント基板とを接続する信号分配手段（例えば、図１に示すＢａｃｋ  Ｂｏａｒｄ１０）と、前記入力された信号を後段のプリント基板に出力するｎ枚のプリント基板は、入力された信号を所定の時間遅延させるためのｎ個の信号遅延手段（例えば、図１に示すフリップフロップ３１〜３６）と、前記ｎ個の信号遅延手段から出力されるｎ個の遅延信号からｎ枚のプリント基板間で同期される同期信号を１つ選択する同期信号選択手段（例えば、図１に示すセレクタ８１〜８５）と、を備えることを特徴としている。
【００１０】
この請求項１記載の発明によれば、複数枚のプリント基板を接続可能な接続基板を備え、接続基板を介してプリント基板間で信号ラインが展開されるユニットにおいて、同期信号を分配するための信号分配装置であって、信号分配手段により、信号を出力するプリント基板と入力された信号を後段のプリント基板に出力するｎ枚（ｎは整数）のプリント基板とを接続し、入力された信号を後段のプリント基板に出力するｎ枚のプリント基板は、ｎ個の信号遅延手段により、入力された信号を所定の時間遅延させ、同期信号選択手段により、この信号遅延手段から出力されるｎ個の遅延信号からｎ枚のプリント基板間で同期される同期信号を１つ選択する。
【００１１】
したがって、この請求項１記載の発明によって、多数のプリント基板を実装するユニットにおいて、データを受けるプリント基板内にプリント基板枚数分の信号遅延回路とそれぞれの信号遅延手段の出力信号から同期信号を選択できる同期信号選択回路を設けることにより、接続プリント基板上の配線長を短くして、波形の悪化や遅延等の影響を受けにくい回路を構成できる。あるいは、各プリント基板同士は１対１の接続となるため、配線長は短いままでより多くのプリント基板を接続することができる。
【００１２】
請求項２記載の発明は、請求項１記載の信号分配装置において、前記同期信号選択手段には、各プリント基板の接続位置を定義する位置確認信号がさらに入力されることを特徴としている。
【００１３】
この請求項２記載の発明によれば、請求項１記載の信号分配装置において、前記同期信号選択手段には、各プリント基板の接続位置を定義する位置確認信号がさらに入力される。
【００１４】
したがって、プリント基板の位置を入れ替えた場合でも、それぞれ任意の信号遅延回路からの出力信号を同期信号として同期信号選択回路において選択でき、任意のプリント基板を所望の接続位置に接続させることができるので、回路設計が容易になる。
【００１５】
請求項３記載の発明は、請求項１記載の信号分配装置において、前記入力された信号を後段のプリント基板に出力するｎ枚のプリント基板において、最上段のプリント基板はｎ個の信号遅延手段を備え、次段のプリント基板は（ｎ−１）個の信号遅延手段を備え、以下プリント基板の段数が１つ下がる毎に信号遅延手段の数が１つ減ることを特徴としている。
【００１６】
この請求項３記載の発明によれば、請求項１記載の信号分配装置において、入力された信号を後段のプリント基板に出力するｎ枚のプリント基板において、最上段のプリント基板はｎ個の信号遅延手段を備え、次段のプリント基板は（ｎ−１）個の信号遅延手段を備え、以下プリント基板の段数が１つ下がる毎に信号遅延手段の数が１つ減る。
【００１７】
したがって、実装されるプリント基板の接続位置が固定される場合は、接続位置に応じてプリント基板内の信号遅延回路の数を減らすことができ、回路規模を小さくして、コストを低くできる。
【００２１】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。図１は、本発明を適用した信号分配装置の一実施の形態の内部構成を示すブロック図である。また、図２は、本発明を適用した回路の各信号の状態を示すタイムチャートである。
【００２２】
まず、構成を説明する。
図１において、ユニット１は、Ｍａｓｔｅｒ２０、ＢａｃｋＢｏａｄ（以下Ｂ．Ｂ）１０、および複数のＳｌａｖｅ３０〜７０から構成される。
Ｍａｓｔｅｒ２０は、Ｂ．Ｂ１０とインターフェイスを介して接続されており、各Ｓｌａｖｅから同一信号を出力させるための信号データを出力する。
【００２３】
Ｂ．Ｂ１０は、Ｍａｓｔｅｒ２０と各Ｓｌａｖｅとをインターフェイスを介して接続する。Ｂ．Ｂ１０とＭａｓｔｅｒ２０とは、１つのインターフェイスを介して接続されており、Ｂ．Ｂ１０と各Ｓｌａｖｅはそれぞれ２つのインターフェイスを介して接続されている。
【００２４】
ｎ枚のＳｌａｖｅ３０〜７０は、それぞれ２つのインターフェイスを有しており、このインターフェイスを介してＢ．Ｂ１０と接続されている。また、Ｓｌａｖｅ３０〜７０は、ｎ個のフリップフロップ（ＦＦ）を内部に有しており、それぞれのＦＦから出力されるデータのうち、有効なデータを選択するセレクタを１つ有している。
【００２５】
例えば、ｎ＝４のときのユニット２の内部構成を示すブロック図を図３に示す。なお、図１で示された部材と同一の部材に対しては同一の符号が付してある。ｎ＝４のとき、Ｓｌａｖｅは４枚実装され、Ｓｌａｖｅ３０、４０、５０、６０は、それぞれ内部に４個づつのＦＦを有する。それぞれのＦＦにはセレクタ８１、８２、８３、８４が接続されており、このセレクタには、ＦＦからのデータ信号の入力とともに、同期を取るためのセルイネーブル信号が図示しない外部のコントローラから入力される。
【００２６】
次に、本実施の形態の動作を説明する。
図３において、Ｍａｓｔｅｒ２０の最終段ＦＦ２１から出力されるデータ信号ｔは、インターフェイスを介してＳｌａｖｅ３０に入力される。そして、ＦＦ３１に入力されると、ＦＦ３１によってデータ信号ｔ１−０は１段シフトされ、データ信号ｔ１−１として、次のＦＦ３２とバッファｏｕｔ１へ出力される。
【００２７】
ＦＦ３２に出力されたデータ信号ｔ１−１は、ＦＦ３２によって、さらに１段シフトされ、合計２段シフトされたデータ信号ｔ１−２としてＦＦ３３へ出力される。
ＦＦ３３に入力されたデータ信号ｔ１−２は、ＦＦ３３によって１段シフトされ、合計３段シフトされたデータ信号ｔ１−３としてＦＦ３４に出力される。
そして、データ信号ｔ１−３は、ＦＦ３４によってさらに１段シフトされ、合計４段シフトされたデータ信号ｔ１−４として、セレクタ８１に入力される。
【００２８】
なお、それぞれのＦＦ３１〜３４から出力されるデータ信号ｔ１−０〜ｔ１−４は、全てセレクタ８１に出力され、図示しない外部コントローラから出力されるセルイネーブル信号によって、有効なデータ信号が選択される。
【００２９】
バッファｏｕｔ１に出力されたデータ信号ｔ１−１は、プリント基板外部に出力され、インターフェイスを介してデータ信号ｔ２−０として、Ｓｌａｖｅ４０へ入力される。そして、ＦＦ４１に入力されると、ＦＦ４１によってデータが１段シフトされ、データ信号ｔ２−１として次のＦＦ４２とバッファｏｕｔ２へ出力される。
【００３０】
ここで、ＦＦ４２に出力されたデータ信号ｔ２−１は、Ｓｌａｖｅ３０と同様の動作によって残りのＦＦによって順々にシフトされ、データ信号ｔ２−１〜ｔ２−４としてそれぞれセレクタ８２に入力される。
【００３１】
バッファｏｕｔ２に出力されたデータ信号ｔ２−１は、プリント基板外部に出力され、インターフェイスを介して、データ信号ｔ３−０としてＳｌａｖｅ５０へ入力される。そして、ＦＦ５１に入力されると、ＦＦ５１によってデータが１段シフトされ、データ信号ｔ３−１として次のＦＦ５２とバッファｏｕｔ３へ出力される。
【００３２】
ここで、ＦＦ５２に出力されたデータ信号ｔ３−１は、Ｓｌａｖｅ３０と同様の動作によって残りのＦＦによって順々にシフトされ、データ信号ｔ３−１〜ｔ３−４としてそれぞれセレクタ８３に入力される。
【００３３】
バッファｏｕｔ３に出力されたデータ信号ｔ３−１は、プリント基板外部に出力され、インターフェイスを介して、データ信号ｔ４−０としてＳｌａｖｅ６０へ入力される。そして、ＦＦ６１に入力されると、ＦＦ６１によってデータが１段シフトされ、データ信号ｔ４−１として次のＦＦへ入力される。
【００３４】
ここで、次のＦＦに出力されたデータ信号ｔ４−１は、Ｓｌａｖｅ３０と同様の動作によって残りのＦＦによって順々にシフトされ、データ信号ｔ４−１〜ｔ４−４としてそれぞれセレクタ８４に入力される。
【００３５】
そして、各セレクタ８１〜８４において、図示しない外部コントローラから入力されるセルイネーブル信号により、それぞれ有効なデータ信号が選択される。
【００３６】
まず、Ｓｌａｖｅ３０内のセレクタ８１においては、プリント基板内部においてＦＦ３１〜ＦＦ３４の４つのＦＦを介して、合計４段シフトされたデータ信号ｔ１−４が有効として選択される。
【００３７】
Ｓｌａｖｅ４０内のセレクタ８２においては、プリント基板外部のＦＦ３１によって１段シフトされ、さらにプリント基板内部のＦＦ４１〜ＦＦ４３の３つのＦＦを介して、合計４段シフトされたデータ信号ｔ２−３が有効として選択される。
【００３８】
Ｓｌａｖｅ５０内のセレクタ８３においては、プリント基板外部のＦＦ３１、ＦＦ４１によって２段シフトされ、さらにプリント基板内部のＦＦ５１、５２の２つのＦＦを介して、合計４段シフトされたデータ信号ｔ３−２が有効として選択される。
【００３９】
Ｓｌａｖｅ６０内のセレクタ８４においては、プリント基板外部のＦＦ３１、４１、５１によって３段シフトされ、さらにプリント基板内部のＦＦ６１を１つ介して、合計４段シフトされたデータ信号ｔ４−１が有効として選択される。
【００４０】
したがって、各Ｓｌａｖｅ内でＦＦを介してシフトされたデータをセレクタによって選択することにより、同期化されたデータ信号をそれぞれのＳｌａｖｅから出力することができる。
【００４１】
図４は、ｎ＝４のときの回路の各信号の状態を示すタイムチャートである。図４において、上記セレクタ８１〜８４によって選択されるデータ信号ｔ１−４、ｔ２−３、ｔ３−２、ｔ４−１は、クロック信号（ＣＬＫ）のタイミングＴ４の立ち上がりにおいて、同時にデータＤ０をシフトしており、セルイネーブル信号の制御により、所定のタイミングにてデータＤ０を出力する。
【００４２】
以上のように、本実施の形態によれば、多数のプリント基板を実装するユニット１において、データを受けるプリント基板内にプリント基板枚数分のＦＦを備えたシフト回路と、それぞれのＦＦからの出力信号を同期信号として選択するセレクタ回路を設けることにより、Ｂ．Ｂ１０上の配線長を短くして、波形の悪化や遅延等の影響を受けにくい回路が構成できる。また、Ｂ．Ｂ１０上の配線パターンは、各プリント基板同士１対１の接続となるため、配線長を考慮せずにより多くのプリント基板を接続することができる。
【００４３】
なお、セレクタ８１〜８４のそれぞれに各プリント基板の接続位置に応じた位置確認信号（ＣＡＲＤＥＮ）を図示しない外部のコントローラから入力させ、これをセレクタのイネーブル信号として用いることで、プリント基板の位置を入れ替えた場合でも、それぞれ任意のＦＦからの出力信号を同期信号として選択できる。これにより、任意のプリント基板を所望の接続位置に接続させることができ、回路設計が容易になる。
【００４４】
あるいは、各プリント基板の実装位置が決まっている場合は、それぞれのシフト段数も固定となるので、プリント基板内の回路を減らすことができる。具体的には、図３のブロック図において、Ｓｌａｖｅ３０は４つのＦＦ、Ｓｌａｖｅ４０は３つのＦＦ、Ｓｌａｖｅ５０は２つのＦＦ、Ｓｌａｖｅ６０は１つのＦＦによって構成されていればよい。これにより、プリント基板内の回路規模を縮小して、低コストを実現できる。
その他、本実施の形態の趣旨を逸脱しない範囲で任意に変更可能である。
【００４５】
【発明の効果】
請求項１記載の発明の信号分配装置によれば、接続プリント基板上の配線長を短くして、波形の悪化や遅延等の影響を受けにくい回路を構成できる。あるいは、各プリント基板同士１対１の接続となるため、配線長は短いままでより多くのプリント基板を接続することができる。
【００４６】
請求項２記載の発明の信号分配装置によれば、プリント基板の位置を入れ替えた場合でも、それぞれ任意の信号遅延回路からの出力信号を同期信号として同期信号選択回路において選択でき、任意のプリント基板を所望の接続位置に接続させることができるので、回路設計が容易になる。
【００４７】
請求項３記載の発明の信号分配装置によれば、実装されるプリント基板の接続位置が固定される場合は、接続位置に応じてプリント基板内の信号遅延回路の数を減らすことができ、回路規模を小さくして、コストを低くできる。
【図面の簡単な説明】
【図１】本発明を適用した実施の形態の回路を示すブロック図である。
【図２】本実施の形態の回路の各信号の状態図である。
【図３】ｎ＝４のときの回路を示すブロック図である。
【図４】ｎ＝４のときの回路の各信号の状態図である。
【図５】複数のプリント基板から構成されるユニットの概略構成図である。
【図６】従来の信号分配方式によって構成される回路を示すブロック図である。
【図７】従来の信号分配方式によって構成される回路の各信号の状態図である。
【符号の説明】
１、２、１００  ユニット
１０  Ｂａｃｋ  Ｂｏａｒｄ
２０  Ｍａｓｔｅｒ  Ｂｏａｄ
３０、４０、５０、６０、７０  Ｓｌａｖｅ  Ｂｏａｒｄ
３１、３２、３３、３４、３５、３６、４１、４２、４３、４４、４５、５１、５２、５３、５４、６１、６２、６３、６４、７１  フリップフロップ
８１、８２、８３、８４、８５  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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