(57)【特許請求の範囲】
【請求項１】
セル領域に形成される第１トレンチ、及び、第２トレンチを有する半導体基板と、
前記第１及び第２トレンチの内側壁に形成される第１側壁酸化膜と、
前記第２トレンチ内の第１側壁酸化膜の上部に形成される第２側壁酸化膜と、
第１トレンチ内の第１側壁酸化膜に形成される第１緩衝用ライナと、
第１トレンチの第１緩衝用ライナ及び第２トレンチ内の第２側壁酸化膜の表面に形成される第２緩衝用ライナと、
前記第１及び第２トレンチの内部に埋め込まれたそれぞれの絶縁物とを含むことを特徴とする浅いトレンチアイソレーション構造を有する半導体装置。
【請求項２】
前記第１側壁酸化膜はおよそ２０ないし５０Åの厚みを有することを特徴とする請求項１に記載の浅いトレンチアイソレーション構造を有する半導体装置。
【請求項３】
前記第２側壁酸化膜はおよそ５０ないし１００Åの厚みを有することを特徴とする請求項２に記載の浅いトレンチアイソレーション構造を有する半導体装置。
【請求項４】
前記第１及び第２緩衝用ライナはシリコン窒化膜またはシリコン窒酸化膜であることを特徴とする請求項１に記載の浅いトレンチアイソレーション構造を有する半導体装置。
【請求項５】
前記絶縁物は高密度プラズマ絶縁膜またはテトラエチルオルトシリケート膜であることを特徴とする請求項１に記載の浅いトレンチアイソレーション構造を有する半導体装置。
【請求項６】
メモリ素子が形成されるセル領域、並びに、Ｐ型チャネル電界効果トランジスタ及びそれ以外の回路素子が形成される非セル領域に形成されるトレンチが備わった半導体基板と、
前記トレンチの内側表面に形成される第１側壁酸化膜と、
非セル領域においてＰ型チャネル電界効果トランジスタ間を分離する一つまたはそれ以上のトレンチの第１側壁酸化膜上に形成される第２側壁酸化膜と、
Ｐ型チャネル電界効果トランジスタ間を分離する一つまたはそれ以上の前記トレンチを除外した、前記セル領域及び前記非セル領域に形成されたトレンチの第１側壁酸化膜上に形成される第１緩衝用ライナと、
前記第１緩衝用ライナ及び前記第２側壁酸化膜の上部に形成される第２緩衝用ライナと、前記トレンチ内部にそれぞれ埋め込まれた絶縁物とを含むことを特徴とする浅いトレンチアイソレーション構造を有する半導体装置。
【請求項７】
第１側壁酸化膜はおよそ２０ないし５０Åの厚みを有することを特徴とする請求項６に記載の浅いトレンチアイソレーション構造を有する半導体装置。
【請求項８】
前記第２側壁酸化膜はおよそ５０ないし１００Åの厚みを有することを特徴とする請求項７に記載の浅いトレンチアイソレーション構造を有する半導体装置。
【請求項９】
前記第１及び第２緩衝用ライナはシリコン窒化膜またはシリコン窒酸化膜であることを特徴とする請求項６に記載の浅いトレンチアイソレーション構造を有する半導体装置。
【請求項１０】
前記絶縁物は高密度プラズマ絶縁膜またはテトラエチルオルトシリケート膜であることを特徴とする請求項６に記載の浅いトレンチアイソレーション構造を有する半導体装置。
【請求項１１】
メモリ素子が形成されるセル領域、並びに、Ｐ型チャネル電界効果トランジスタ及びそれ以外の回路素子が形成される非セル領域に形成されるトレンチを有する半導体基板を提供する段階と、
前記トレンチの内側表面に第１側壁酸化膜を形成する段階と、
前記第１側壁酸化膜の上部に第１緩衝用ライナを形成する段階と、
前記Ｐ型チャネル電界効果トランジスタ間を分離する一つまたはそれ以上のトレンチの第１緩衝用ライナを除去し、第１側壁酸化膜領域を露出させる段階と、
前記第１側壁酸化膜の露出された領域の上部に選択的に第２側壁酸化膜を形成する段階と、
前記第１緩衝用ライナの上部及び第２側壁酸化膜の上部に第２緩衝用ライナを形成する段階と、
前記トレンチ内部が埋め込まれるように絶縁膜を蒸着する段階と、
前記結果物を平坦化して浅いトレンチアイソレーション膜を形成する段階とを含むことを特徴とする浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項１２】
前記第１側壁酸化膜及び第２側壁酸化膜は熱酸化方式で形成することを特徴とする請求項１１に記載の浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項１３】
前記第１及び第２緩衝用ライナはシリコン窒化膜またはシリコン窒酸化膜で形成されることを特徴とする請求項１１に記載の浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項１４】
メモリ素子が形成されるセル領域、並びに、Ｐ型チャネル電界効果トランジスタ及びそれ以外の回路素子が形成される非セル領域を含む半導体基板を提供する段階と、
前記半導体基板の上部にセル領域及び非セル領域を限定しつつ、各領域に素子間を分離させるための予定領域が露出されるように遮断パターンを形成する段階と、
前記遮断パターンをマスクとして、露出された半導体基板の素子分離予定領域を所定深さだけエッチングし、トレンチを形成する段階と、
前記トレンチそれぞれの内側表面に第１側壁酸化膜を形成する段階と、
前記第１側壁酸化膜の上部に第１緩衝用ライナを形成する段階と、
前記トレンチのうちＰ型チャネル電界効果トランジスタ間を分離する一つまたはそれ以上のトレンチを含む選択領域に形成された第１緩衝用ライナを除去し、第１側壁酸化膜を露出させる段階と、
露出された第１側壁酸化膜の表面に選択的に第２側壁酸化膜を形成する段階と、
前記第１緩衝用ライナの上部及び第２側壁酸化膜の上部に第２緩衝用ライナを形成する段階と、
前記トレンチ内部が十分に埋め込まれるように絶縁物を蒸着する段階と、
前記絶縁物、緩衝用ライナ及び遮断パターンを平坦化し、浅いトレンチアイソレーション膜を形成する段階とを含むことを特徴とする浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項１５】
前記第１側壁酸化膜及び第２側壁酸化膜は熱酸化方式で形成することを特徴とする請求項１４に記載の浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項１６】
前記第１及び第２緩衝用ライナはシリコン窒化膜またはシリコン窒酸化膜で形成されることを特徴とする請求項１４に記載の浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項１７】
前記選択領域の第１緩衝用ライナは等方性エッチング方式で除去されることを特徴とする請求項１４に記載の浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項１８】
前記選択領域はコアまたは周辺領域であることを特徴とする請求項１４に記載の浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項１９】
前記遮断パターンを形成する段階は、前記半導体基板の上部にパッド酸化膜を形成する段階と、
前記パッド酸化膜の上部にシリコン窒化膜を形成する段階と、
前記シリコン窒化膜及びパッド酸化膜を前記予定領域が露出されるようにパターニングする段階とを含むことを特徴とする請求項１４に記載の浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項２０】
前記シリコン窒化膜を形成する段階後に、前記シリコン窒化膜の上部に反射防止膜を形成する段階と前記予定領域が露出されるように反射防止膜をパターニングする段階とをさらに含むことを特徴とする請求項１９に記載の浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項２１】
第１及び第２トレンチを有する半導体基板を提供する段階と、
第１及び第２トレンチの内側表面に第１側壁酸化膜を形成する段階と、
前記第２トレンチ内の第１側壁酸化膜の上部に第２側壁酸化膜を形成する段階と、
前記第１トレンチ内の第１側壁酸化膜の上部に第１緩衝用ライナを形成する段階と、
前記第１トレンチの第１緩衝用ライナ及び第２トレンチの第２側壁酸化膜の上部に第２緩衝用ライナを形成する段階と、
前記第１及び第２トレンチの内部に絶縁物を埋め込む段階と、
前記結果物を平坦化し、浅いトレンチアイソレーション膜を形成する段階とを含み、前記第１トレンチはセル領域に形成されることを特徴とする浅いトレンチアイソレーション構造を有する半導体装置の製造方法。
【請求項２２】
前記第２トレンチはコア領域または周辺領域に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項２３】
前記第１トレンチは第２トレンチより狭いことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は浅いトレンチアイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）構造を有する半導体装置及びその製造方法に係り、より具体的には隣接するＰチャンネル電界効果トランジスタ（Ｐ−ＣｈａｎｎｅｌＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：Ｐ−ＦＥＴ）間の漏れ電流を減らせるＳＴＩ構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体技術の進歩と時を合わせて半導体装置の高速化、高集積化が進んでいる。これにより、パターンに対する微細化の必要性がますます高まっており、パターンの仕様にも高精密化が要求されている。これは半導体装置において、広い領域を占める素子分離領域にも適用される。
【０００３】
従来の半導体装置の素子分離膜としては、ＬＯＣＯＳ酸化膜がほどんど利用されていた。しかし、ＬＯＣＯＳ方式の素子分離膜はその端部にクチバシ状のバーズビークが生じ、アクティブ領域の面積を減らしつつ漏れ電流を生じる短所を有する。
【０００４】
現在では狭い幅を有しつつ、優れた素子分離特性を有するＳＴＩ構造が提案され、このようなＳＴＩ構造を有する半導体装置について図１を参照して説明する。
【０００５】
図１を参照れば、半導体基板１０の上部に素子分離領域を露出させるための遮断パターン（図示せず）を形成する。この時、半導体基板１０はセル領域、コア領域及び周辺領域に区分され、遮断パターンとしては酸化膜とシリコン窒化膜との積層膜が利用されうる。遮断パターンをマスクとして、露出された半導体基板１０を所定の深さにエッチングする。これにより、半導体基板１０内にトレンチｔ1、ｔ2が形成される。ここで、例えばｔ1はセル領域に形成されるトレンチであり、ｔ2はコア領域及び周辺領域においてＰ−ＦＥＴ領域を限定するためのトレンチである。ここで、トレンチｔ1、ｔ2を形成するためのエッチング工程としては、例えばプラズマガスを利用した乾式エッチング方式が利用される。
【０００６】
この時、トレンチｔ1、ｔ2を形成するための乾式エッチング工程により、トレンチｔ1、ｔ2の内側表面にシリコン格子欠陥及びダメージが生じうる。従来にはこのようなシリコン格子欠陥及びダメージを減らすために、トレンチｔ1、ｔ2の内側表面を熱酸化し、側壁酸化膜１２を形成している。また、このような側壁酸化膜１２の形成で、トレンチｔ1、ｔ2の角部分に生じる尖点が除去される。
【０００７】
その後、側壁酸化膜１２の表面にシリコン窒化膜ライナ１４を形成する。この時、シリコン窒化膜はライナ公知のように、シリコンよりなった半導体基板１０と、その後トレンチｔ1、ｔ2内に埋め込まれるシリコン酸化膜間の熱膨張係数差によるストレス発生を防止する役割を果たす。
【０００８】
トレンチｔ1、ｔ2が十分に埋め込まれるべく、半導体基板１０の結果物上部に絶縁物、例えば高密度プラズマ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ：ＨＤＰ）絶縁膜を蒸着する。次いで、ＨＤＰ絶縁膜と遮断パターンを半導体基板１０の表面が露出されるように化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）し、トレンチｔ1、ｔ2内にＨＤＰ絶縁膜を埋め込む。これにより、ＳＴＩ膜１６が完成される。
【０００９】
しかし、従来のＳＴＩ構造を有する半導体装置は次のような問題点を有する。
【００１０】
図２Ａ及び図２Ｂを参照し、一般的に高集積半導体ＭＯＳトランジスタのホットキャリアは大きいエネルギを有しているので、薄膜のゲート酸化膜２２に飛び上がったり、側壁酸化膜１２を貫通してＳＴＩ膜１６に侵入しやすい。ここで、ＳＴＩ膜１６に侵入するホットキャリアはほどんど負電荷、すなわち電子３０であり、ＳＴＩ膜１６内のシリコン窒化膜ライナ１４及びシリコン窒化膜ライナ１４と側壁酸化膜１２の界面に容易にトラップされる。この時、側壁酸化膜１２が前述のように非常に薄膜であるため、電子３０は非常に稠密にトラップされる。このように、ＳＴＩ膜１６の端部に電子３０が密集すれば、ＭＯＳトランジスタが形成される半導体基板１０の正電荷、すなわちホール３２がＳＴＩ膜１６の外周に誘起される。この時、電子３０がシリコン窒化膜ライナ１４及びシリコン窒化膜ライナ１４と側壁酸化膜１２の界面に非常に稠密にトラップされているので、半導体基板１０内のホール３２もこれと対応するように非常に稠密に集まる。
【００１１】
ここで、Ｎ型チャンネル電界効果トランジスタ（Ｎ−Ｃｈａｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：Ｎ−ＦＥＴ）は、図２Ａに示されたように、主キャリアが電子３０であるので、たとえＳＴＩ膜１６の外周にホール３２が密集していても、電子３０が主キャリアとして作用するｎ型接合領域２６ａ、２６ｂ間にパスが形成されない。
【００１２】
しかし、Ｐ−ＦＥＴは公知されたように、主キャリアがホール３２であるので、図２Ｂに示されたように、ＳＴＩ膜１６の外周に密集、配列されたホール３２がＳＴＩ膜１６を挟んで分離されたｐ型接合領域２８ａ、２８ｂ間を連結させる電流パスＩとして作用する。これにより、ＳＴＩ膜１６により素子分離されても、隣接するＰ−ＦＥＴ間には進行性スタンバイカレントのような漏れ電流が生じ、Ｐ−ＦＥＴ特性が劣化する。ここで、図面符号２４はＭＯＳ−ＦＥＴのゲート電極を示す。
【００１３】
さらに、ＳＴＩ膜１６とアクティブ領域の界面（以下、境界面と称する）に位置されるＰ−ＦＥＴの場合は、薄膜の側壁酸化膜１２を挟んでＰ−ＦＥＴのチャンネル領域（図示せず）と電子とがトラップされたシリコン窒化膜ライナ１４が対立する。従って、シリコン窒化膜ライナ１４にトラップされた電子により、境界面に位置するＰ−ＦＥＴのチャンネル領域に容易にホールが誘起され、Ｐ−ＦＥＴのターンオン時に誘起されたホールがターンオフ時に、容易に除去されずに残留する。これにより、境界面に形成されるＰ−ＦＥＴのチャンネル長さが漸進的に減り、スレショルド電圧及び降伏電圧が低下する。従って、Ｐ−ＦＥＴの特性が変化する。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、ＳＴＩ膜周辺の半導体装置の漏れ電流を最小化できるＳＴＩ構造を有する半導体装置を提供することである。
【００１５】
本発明の他の目的は、前記のＳＴＩ構造を有する半導体装置の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
前記本発明の目的を達成するために、本発明の一実施形態による半導体装置は、セル領域に形成される第１トレンチ及び第２トレンチを有する半導体基板、前記第１及び第２トレンチの内側壁に形成される第１側壁酸化膜、前記第２トレンチ内の第１側壁酸化膜の上部に形成される第２側壁酸化膜、第１トレンチ内の第１側壁酸化膜に形成される第１緩衝用ライナ、第１トレンチの第１緩衝用ライナ及び第２トレンチ内の第２側壁酸化膜の表面に形成される第２緩衝用ライナ及び前記第１及び第２トレンチの内部に埋め込まれたそれぞれの絶縁物を含む。
【００１７】
また、本発明の他の実施形態による半導体装置は、メモリ素子が形成されるセル領域及びＰ−ＦＥＴ及びそれ以外の回路素子が形成される非セル領域に形成される多数のトレンチが備わった半導体基板と、前記多数のトレンチの内側表面に形成される第１側壁酸化膜と、非セル領域においてＰ−ＦＥＴ間を分離する一つまたはそれ以上のトレンチの第１側壁酸化膜上に形成される第２側壁酸化膜と、前記非セル領域においてＰ−ＦＥＴ間を分離する一つまたはそれ以上のトレンチを除外した多数のトレンチの第１側壁酸化膜上に形成される第１緩衝用ライナと、前記第１緩衝用ライナ及び前記第２側壁酸化膜の上部に形成される第２緩衝用ライナ及び前記多数のトレンチ内部にそれぞれ埋め込まれた絶縁物を含む。
【００１８】
また、本発明の一実施形態による半導体装置の製造方法は次の通りである。まず、メモリ素子が形成されるセル領域及びＰ−ＦＥＴ及びそれ以外の回路素子が形成される非セル領域に形成される多数のトレンチを有する半導体基板を提供する。このような半導体基板の多数のトレンチの内側表面に第１側壁酸化膜を形成した後、前記第１側壁酸化膜の上部に第１緩衝用ライナを形成する。次いで、前記Ｐ−ＦＥＴ間を分離する一つまたはそれ以上のトレンチの第１緩衝用ライナを除去し、第１側壁酸化膜領域を露出させる。その後、前記第１側壁酸化膜の露出された領域の上部に選択的に第２側壁酸化膜を形成した後、前記第１緩衝用ライナの上部及び第２側壁酸化膜の上部に第２緩衝用ライナを形成する。次いで、前記多数のトレンチ内部が埋め込まれるように絶縁膜を蒸着し、前記結果物を平坦化してＳＴＩ膜を形成する段階を含む。
【００１９】
また、本発明の他の実施形態による半導体装置の製造方法は次の通りである。まず、メモリ素子が形成されるセル領域及びＰ−ＦＥＴ及びそれ以外の回路素子が形成される非セル領域を含む半導体基板を提供する。このような半導体基板の上部にセル領域、非セル領域を限定しつつ、各領域に素子間を分離させるための予定領域が露出されるように遮断パターンを形成する。次に、前記遮断パターンをマスクとして利用し、露出された半導体基板の素子分離予定領域を所定深さだけエッチングし、多数のトレンチを形成する。次いで、前記多数のトレンチそれぞれの内側表面に第１側壁酸化膜を形成し、前記多数の第１側壁酸化膜の上部に第１緩衝用ライナを形成する。その後、前記多数のトレンチのうちＰ−ＦＥＴ間を分離する一つまたはそれ以上のトレンチを含む選択領域に形成された第１緩衝用ライナを除去し、第１側壁酸化膜を露出させる。その後、露出された第１側壁酸化膜の表面に選択的に第２側壁酸化膜を形成した後、前記第１緩衝用ライナの上部及び第２側壁酸化膜の上部に第２緩衝用ライナを形成する。次いで、前記多数のトレンチ内部が十分に埋め込まれるように絶縁物を蒸着し、前記絶縁物、緩衝用ライナ及び遮断パターンを平坦化し、ＳＴＩ膜を形成する。
【００２０】
また、本発明のさらに他の実施形態による半導体装置の製造方法は次の通りである。まず、第１及び第２トレンチを有する半導体基板が提供される。このような半導体基板の第１及び第２トレンチの内側表面に第１側壁酸化膜を形成した後、第２トレンチ内の第１側壁酸化膜の上部に第２側壁酸化膜を形成する。その後、前記第１トレンチ内の第１側壁酸化膜の上部に第１緩衝用ライナを形成し、前記第１トレンチの第１緩衝用ライナ及び第２トレンチの第２側壁酸化膜の上部に第２緩衝用ライナを形成する。その後、前記第１及び第２トレンチの内部に絶縁物を埋め込み、前記結果物を平坦化し、ＳＴＩ構造物を形成する。この時、前記第１トレンチは前記セル領域に形成される。
【００２１】
本発明によれば、コア領域及び周辺領域のうち、特にＰ−ＦＥＴ間を分離させるＳＴＩ膜は相対的に厚い側壁酸化膜を有するように形成され、セル領域に形成されるＳＴＩ膜は相対的に厚い緩衝用ライナを有するように形成される。
【００２２】
コア領域及び周辺領域のうち、特にＰ−ＦＥＴ間を分離させるＳＴＩ膜の側壁酸化膜が相対的に厚く形成されるにつれ、緩衝用ライナ及び緩衝用ライナと側壁酸化膜の界面にトラップされる電子が広く分布し、外周面には電子から誘起されたホールもまた広く分布し、電流パスが形成されない。これにより、隣接するＰ−ＦＥＴ間に漏れ電流が生じない。
【００２３】
あわせて、セル領域に形成されるＳＴＩ膜の緩衝用ライナが相対的に厚く形成されるにつれ、セル領域に生じる欠陥が膜の内部に侵入することが厚膜の緩衝用ライナにより遮断される。これにより、絶縁特性にすぐれるＳＴＩ膜が提供される。
【００２４】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明する。
【００２５】
ここで、本発明の実施形態はさまざまな他の形態に変形でき、本発明の範囲が後述する実施形態に限られるものと解釈されてはならない。本発明の実施形態は当業界にて平均的な知識をする者に本発明をより完全に説明するために提供されるものである。従って、図面での要素の形状はより明確な説明を強調するために誇張されており、図面上において同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の「上」にあると記載される場合に、ある層は前記他の層または半導体基板に直接接触して存在できもし、またはその間に第３の層が介在できもする。
【００２６】
＜実施形態１＞
まず、図３Ａを参照し、半導体基板１００の上部にパッド酸化膜１０２とシリコン窒化膜１０４とを順次的に積層する。ここで、半導体基板１００は所定の不純物を含んだシリコン基板であり、メモリ素子が形成されるセル領域及びＰ−ＦＥＴが要求されるコア領域及び周辺領域に区分される。あわせて、図面にてＡ１はセル領域を示し、Ａ２はコア領域または周辺領域を示す。また、パッド酸化膜１０２はおよそ７０ないし１６０Åの厚みに形成され、シリコン窒化膜１０４はおよそ１３００ないし１６００Åの厚みに形成される。その次に、半導体基板１００の素子分離予定領域が露出されるように、シリコン窒化膜１０４及びパッド酸化膜１０２を公知のフォトリソグラフィ工程を利用してエッチングし、遮断パターンを形成する。ここで、「素子分離予定領域」はセル領域、コア領域及び周辺領域を限定しつつ、各領域の素子間を分離するための領域を示す。その後、遮断パターンをマスクとし、半導体基板１００をおよそ０．１ないし１．５μｍの深さにエッチングし、第１及び第２トレンチ１０６ａ、１０６ｂを形成する。この時、第１及び第２トレンチ１０６ａ、１０６ｂはＳＴＩ膜を形成するための浅いトレンチである。ここで、第１トレンチ１０６ａはセル領域Ａ１において素子間を分離させるためのトレンチであり、第２トレンチ１０６ｂはコアまたは周辺領域Ａ２において素子間を分離させるためのトレンチである。あわせて、第１トレンチ１０６ａは素子が密集したセル領域Ａ１に形成されるので、コアまたは周辺領域Ａ２に形成される第２トレンチ１０６ｂより幅狭である。この時、第１及び第２トレンチ１０６ａ、１０６ｂを形成するためのエッチング工程は、プラズマを利用した乾式エッチング工程が利用され、このような乾式エッチング工程で、トレンチ１０６ａ、１０６ｂの表面にシリコン格子欠陥及びダメージのような漏れ電流源が生じうる。あわせて、トレンチ１０６ａ、１０６ｂの角部分には尖点が存在しうる。
【００２７】
その次に、図３Ｂに示されたように、第１及び第２トレンチ１０６ａ、１０６ｂの内部に生じた格子欠陥及びダメージを治しつつ尖点部位を除去できるように、第１及び第２トレンチ１０６ａ、１０６ｂの内側表面を熱酸化し、トレンチ１０６ａ、１０６ｂの内部に第１側壁酸化膜１０８を形成する。ここで、第１側壁酸化膜１０８は２０ないし２４０Åの厚み、一層望ましくは半導体装置の高集積度を勘案して２０ないし５０Åの厚みに形成される。その後、第１側壁酸化膜１０８が形成された半導体基板１００の結果物上部に第１緩衝用ライナ１１０を形成する。ここで、第１緩衝用ライナ１１０はシリコンよりなった半導体基板１００と、その後トレンチ１０６ａ、１０６ｂの内部に埋め込まれる酸化膜間に熱膨張係数の差により生じるストレスを緩衝させる役割を果たし、アクティブ領域に生じる欠陥がトレンチ１０６ａ、１０６ｂの内部に広がることを遮断する役割を果たす。このような第１緩衝用ライナ１１０としてはシリコン窒化膜またはシリコン窒酸化膜が利用され、例えば５０ないし１００Åの厚みに形成される。
【００２８】
図３Ｃを参照し、公知のフォトリソグラフィ工程により、セル領域Ａ１を覆うようにフォトレジストパターン１１２を形成する。これにより、コア領域及び周辺領域Ａ２が露出される。その後、露出されたコア領域及び周辺領域Ａ２の第１緩衝用ライナ１１０を除去し、コア領域及び周辺領域Ａ２の第１側壁酸化膜１０８をオープンさせる。この時、第１緩衝用ライナ１１０は等方性にエッチングされうるように、例えば燐酸溶液により湿式エッチングする。あわせて、第１緩衝用ライナ１１０は等方性乾式エッチング方式でもエッチングされうる。
【００２９】
その後、図３Ｄに示されたように、フォトレジストパターン１１２を公知の方式で除去する。その次に、半導体基板１００の結果物を熱酸化し、コア及び周辺領域Ａ２の第１側壁酸化膜１０８の上部に第２側壁酸化膜１１４を形成する。この時、半導体基板１００の全面を熱酸化しても、セル領域Ａ１はシリコン窒化膜またはシリコン窒酸化膜よりなった第１緩衝用ライナ１１０が覆われているので、第１緩衝用ライナ１１０の表面に酸化膜が成長せずに、露出された第１側壁酸化膜１０８の上部にだけ成長する。ここで、第２側壁酸化膜１１４は、例えば５０ないし１５０Åの厚みに形成される。その後、半導体基板１００の結果物上部に第２緩衝用ライナ１１６を形成する。ここで、第２緩衝用ライナ１１６はおよそ５０ないし１５０Åの厚みに形成される。これにより、セル領域Ａ１において側壁酸化膜１０８は単一層に形成されておよそ２０ないし５０Åの厚みを有し、緩衝用ライナ１１０、１１６は２層に形成され、およそ１００ないし２００Åの厚みを有する。一方、コア及び周辺領域Ａ２において側壁酸化膜１０８、１１４は２層に形成されておよそ７０ないし２００Åの厚みを有し、緩衝用ライナ１１６は単一層に形成され、およそ５０ないし１００Åの厚みを有する。すなわち、セル領域Ａ１は緩衝用ライナが他の領域に比べて相対的に厚く形成され、コア及び周辺領域Ａ２は側壁酸化膜がセル領域に比べて相対的に厚く形成される。
【００３０】
その後、図３Ｅを参照し、第１及び第２トレンチ１０６ａ、１０６ｂが十分に埋め込まれるように、半導体基板１００の上部に絶縁膜をおよそ５，０００ないし７，０００Åの厚みに形成する。この時、絶縁膜としては層間埋込み特性にすぐれるＨＤＰ絶縁膜またはテトラエチルオルトシリケート（ＴＥＯＳ；Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜が利用されうる。その後、絶縁膜、第１及び第２緩衝用ライナ１１０、１１６、シリコン窒化膜１０４及びパッド酸化膜１０２を半導体基板１００の表面が露出されるまでＣＭＰする。これにより、第１及び第２トレンチ１０６ａ、１０６ｂ内に絶縁膜が埋め込まれ、第１及び第２ＳＴＩ膜１２０ａ、１２０ｂが完成される。ここで、ＣＭＰ工程により第１及び第２ＳＴＩ膜１２０ａ、１２０ｂの表面にリセスが生じることを防止するために、ＣＭＰ工程前に、およそ９００℃以上の温度において高温熱処理を実施できる。これにより、絶縁膜の膜質がより緻密になるので、ＣＭＰ工程時に容易に除去されない。
【００３１】
このように、本実施形態によれば、コア及び周辺領域Ａ２に形成される第２ＳＴＩ膜の側壁酸化膜がセル領域の側壁酸化膜より相対的に厚く形成される。これにより、図４Ａに示されたように、ライナ１１６及びライナ１１６と側壁酸化膜１０８、１１４の界面で電子２００がランダムに捕獲され、電子により誘起されるホール２０２もＳＴＩ膜１０２ｂの周辺にランダムに配列される。このように、ホール２０２がランダムに配列されるにつれ、連続的に電流パスが形成されず、隣接するＰ−ＦＥＴの接合領域間に漏れ電流が生じない。
【００３２】
また、本実施形態によれば、セル領域Ａ１に形成される第１ＳＴＩ膜１０２ａの緩衝用ライナを相対的に厚く形成する。これにより、図４Ｂに示されたように、厚い緩衝用ライナ１１０、１１６により、Ｎ−ＦＥＴ領域に生じた欠陥がＳＴＩ膜１２０ａの内部に侵入するのが防止される。この時、Ｐ−ＦＥＴ領域でも工程中に欠陥が生じることもある。しかし、Ｐ−ＦＥＴが形成される領域は素子がまばらに配置されるコア領域及び周辺領域に形成されるので、Ｐ−ＦＥＴ領域に欠陥が生じても、その欠陥がＳＴＩ膜１２０ｂの内部に伝わらない。
【００３３】
＜実施形態２＞
本実施形態はＳＴＩ膜の製造方法は前述の実施形態１と同一であり、ＳＴＩ膜の位置だけ異なる。
【００３４】
すなわち、本実施形態において、側壁酸化膜が相対的に厚く形成された第２ＳＴＩ膜１２０ｂは、コア領域及び周辺領域のうちでも、特にＰ−ＦＥＴ間を分離するための領域にだけ形成される。あわせて、緩衝用ライナが相対的に厚く形成された第１ＳＴＩ膜１２０ａはセル領域だけではなく、コア領域及び周辺領域においてＰ−ＦＥＴ以外の回路素子を分離するための領域に形成される。
【００３５】
この時、製造方法は前述した実施形態１とほとんど同一でありうる。ただ、緩衝用ライナを除去するためのフォトレジストパターン形成時に、フォトレジストパターンをＰ−ＦＥＴ間を限定するトレンチだけ露出されるように形成する。それ以外の工程は実施形態１と同一である。ここで、未説明の符号Ａ３はセル領域とコア及び周辺領域においてＰ−ＦＥＴを除外したそれ以外の素子が形成される領域を示し、Ａ４はＰ−ＦＥＴ間を限定する領域を示す。
【００３６】
本実施形態の通り形成しても前述の実施形態１と同じ効果をおさめることができる。
【００３７】
＜実施形態３＞
ここで、本実施形態はトレンチを形成した以後の工程は前述の実施形態１と同一であり、トレンチ形成以前の工程だけ異なる。あわせて、本実施形態は実施形態１と同じ部分については同じ符号を付する。
【００３８】
図６を参照し、半導体基板１００の上部にパッド酸化膜１０２とシリコン窒化膜１０４とを順次的に積層する。その後、シリコン窒化膜１０４の上部に、後続のフォトリソグラフィ工程時に、シリコン窒化膜１０４の反射を防止するための反射防止膜２５０を蒸着する。この時、反射防止膜２５０としてはシリコン窒酸化膜（ＳｉＯＮ）膜が利用されうる。また、反射防止膜２５０は６００ないし７００Åの厚みに形成されうる。
【００３９】
その次に、半導体基板１００の素子分離予定領域が露出されるように、反射防止膜２５０、シリコン窒化膜１０４及びパッド酸化膜１０２を公知のフォトリソグラフィ工程を利用してエッチングする。その後、シリコン窒化膜１０４をマスクとし、半導体基板１００をおよそ０．１ないし１．５μｍの深さにエッチングし、第１及び第２トレンチ１０６ａ、１０６ｂを形成する。ここで、第１トレンチ１０６ａはセル領域Ａ１またはセル領域と、コア及び周辺領域のうちＰ−ＦＥＴ間を分離する領域を除外した領域Ａ３に形成される。また、第２トレンチ１０６ｂはコア及び周辺領域Ａ２またはコア及び周辺領域のうちＰ−ＦＥＴ間を分離する領域Ａ４に形成される。
【００４０】
このように、トレンチを限定するためのパターンを形成する時、シリコン窒化膜１０４の上部に反射防止膜２５０を形成するにつれ、フォトリソグラフィ工程時のノッチング現象が防止される。
【００４１】
【発明の効果】
以上にて説明した通り、本発明によれば、コア領域及び周辺領域またはコア領域及び周辺領域のうち、特にＰ−ＦＥＴ間を分離するＳＴＩ膜は相対的に厚い側壁酸化膜を有するように形成され、セル領域に形成されるＳＴＩ膜は相対的に厚い緩衝用ライナを有するように形成される。
【００４２】
コア領域及び周辺領域のうち、特にＰ−ＦＥＴ間を分離するＳＴＩ膜の側壁酸化膜が相対的に厚く形成されるにつれ、緩衝用ライナ及び緩衝用ライナと側壁酸化膜の界面にトラップされる電子が広く分布し、外周面には電子から誘起されたホールもまた広く分布し、電流パスが形成されない。これにより、隣接するＰ−ＦＥＴ間の漏れ電流パスが生じない。また、境界面に位置するＰ−ＦＥＴのスレショルド電圧及び降伏電圧特性が低下しない。
【００４３】
あわせて、セル領域に形成されるＳＴＩ膜の緩衝用ライナが相対的に厚く形成されるにつれ、セル領域に生じる欠陥がＳＴＩ膜の内部に侵入することが厚膜の緩衝用ライナにより遮断される。これにより、絶縁特性にすぐれるＳＴＩ膜を提供できる。
【図面の簡単な説明】
【図１】  従来のＳＴＩ構造を有する半導体装置を説明するための断面図である。
【図２Ａ】  従来のＳＴＩ構造により分離されたＮ−ＦＥＴを示した断面図である。
【図２Ｂ】  従来のＳＴＩ構造により分離されたＰ−ＦＥＴを示した断面図である。
【図３Ａ】  本発明の実施形態１によるＳＴＩ構造を有する半導体装置の製造方法を説明するための第１の工程の断面図である。
【図３Ｂ】  本発明の実施形態１によるＳＴＩ構造を有する半導体装置の製造方法を説明するための第２の工程の断面図である。
【図３Ｃ】  本発明の実施形態１によるＳＴＩ構造を有する半導体装置の製造方法を説明するための第３の工程の断面図である。
【図３Ｄ】  本発明の実施形態１によるＳＴＩ構造を有する半導体装置の製造方法を説明するための第４の工程の断面図である。
【図３Ｅ】  本発明の実施形態１によるＳＴＩ構造を有する半導体装置の製造方法を説明するための第５の工程の断面図である。
【図４Ａ】  本実施形態によるＳＴＩ構造により分離されたＰ−ＦＥＴの一部を示した断面図である。
【図４Ｂ】  本実施形態によるＳＴＩ構造により分離されたＮ−ＦＥＴの一部を示した断面図である。
【図５】  本発明の実施形態２を説明するためのＳＴＩ構造を有する半導体装置の断面図である。
【図６】  本発明の実施形態３を説明するためのＳＴＩ構造を有する半導体装置の断面図である。
【符号の説明】
１００   基板
１０６ａ   第１トレンチ
１０６ｂ   第２トレンチ
１０８   第１側壁酸化膜
１１０   第１緩衝用ライナ
１１４   第２側壁酸化膜
１１６   第２緩衝用ライナ
１２０ａ   第１ＳＴＩ膜
１２０ｂ   第２ＳＴＩ膜
Ａ１   セル領域
Ａ２   コアまたは周辺領域
【図１】
0003917415.tif 000002
【図２Ａ】
0003917415.tif 000003
【図２Ｂ】
0003917415.tif 000004
【図３Ａ】
0003917415.tif 000005
【図３Ｂ】
0003917415.tif 000006
【図３Ｃ】
0003917415.tif 000007
【図３Ｄ】
0003917415.tif 000008
【図３Ｅ】
0003917415.tif 000009
【図４Ａ】
0003917415.tif 000010
【図４Ｂ】
0003917415.tif 000011
【図５】
0003917415.tif 000012
【図６】
0003917415.tif 000013