(57)【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配列され、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を含むメモリセルアレイと、
前記第１信号電極を選択的に制御するための第１駆動回路と、前記第２信号電極を選択的に制御するための第２駆動回路と、信号検出回路と、を含む周辺回路部と、を有し、
前記メモリセルアレイおよび前記周辺回路部は、異なる層に配置され、
前記第１駆動回路、前記第２駆動回路および前記信号検出回路のそれぞれの少なくとも一部は、前記メモリセルアレイの領域と平面的に重なり、かつ、
前記メモリセルアレイは、絶縁性基板に所定パターンで形成された凹部および凸部を有し、該凹部の底面および該凸部の上面にそれぞれ前記第１信号電極が配置され、該第１信号電極が形成された前記絶縁性基板上に、前記強誘電体層および前記第２信号電極が積層された、強誘電体メモリ装置。
【請求項２】
ＦＳＡ（Fluidic Self-Assembly）を用いて周辺回路チップおよびメモリセルアレイチップを積層した状態で実装する方法であって、以下の工程（ａ）〜（ｄ）を含む、強誘電体メモリ装置の製造方法。
（ａ）実装基体に所定パターンの凹部を単数もしくは複数形成する工程、
（ｂ）前記凹部の形状に対応する所定形状を有する、前記周辺回路チップおよび前記メモリセルアレイチップを形成する工程、
（ｃ）前記実装基体の表面に、前記周辺回路チップまたは前記メモリセルアレイチップを混合した液体を供給して、前記凹部に前記周辺回路チップまたは前記メモリセルアレイチップをはめこむ工程、および
（ｄ）前記実装基体の表面に、前記メモリセルアレイチップまたは前記周辺回路チップを混合した液体を供給して、前記工程（ｃ）で前記凹部にはめ込まれたチップと異なる、前記メモリセルアレイチップまたは前記周辺回路チップを前記凹部にはめ込む工程。
【請求項３】
実装基体上に、所定形状を有する複数の凹部が所定パターンで配置され、
メモリセルアレイおよび周辺回路部は、それぞれ別のチップに形成されてメモリセルアレイチップおよび周辺回路チップを構成し、
前記メモリセルアレイチップおよび前記周辺回路チップは、両者が積層された状態で前記凹部の形状と対応する所定形状を有し、
前記凹部内に、前記周辺回路チップおよび前記メモリセルアレイチップが積層された、強誘電体メモリ装置。
【請求項４】
請求項３において、
前記周辺回路チップ上に前記メモリセルアレイチップが、あるいは前記メモリセルアレイチップ上に前記周辺回路チップが、積層された、強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置、特に、セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリクス型の強誘電体メモリ装置およびその製造方法に関する。
【０００２】
【背景技術】
通常、半導体メモリにおいては、メモリセルアレイと、メモリセルに選択的に情報の書き込みもしくは読み出しを行うための周辺回路とは、同一基板上に形成されている。したがって、メモリセルアレイと周辺回路とは、平面的にみて同一面にレイアウトされる。その結果、チップ面積が大きくなり、メモリセルの集積度に限界がある。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、メモリセルの集積度を格段に向上させ、しかもチップ面積を小さくすることができる強誘電体メモリ装置およびその製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
本発明に係る強誘電体メモリ装置は、
メモリセルがマトリクス状に配列され、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を含むメモリセルアレイと、
前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部と、を含み、
前記メモリセルアレイおよび前記周辺回路部は、異なる層に配置される。
【０００５】
この強誘電体メモリ装置によれば、メモリセルアレイと周辺回路部とを異なる層に、たとえば両者を積層する状態で配置することにより、メモリセルアレイと周辺回路部とを同一平面に配置する場合に比べて、格段にレイアウトの面積を小さくできる。したがって、デバイスのサイズを小さくすることができ、しかもメモリセルの集積度を大幅に高めることができる。
【０００６】
この強誘電体メモリ装置において、前記第１信号電極とは行選択もしくは列選択のための電極であり、第２信号電極とは、第１信号電極が行選択のための電極の場合は列選択のための電極であり、第１信号電極が列選択のための電極の場合は行選択のための電極である。
【０００７】
前記メモリセルアレイおよび前記周辺回路部を異なる層に配置する態様としては、以下のものが例示される。これらの態様の具体的な作用効果については、後述する。
【０００８】
（１）  前記メモリセルアレイおよび前記周辺回路部は、単一の半導体基板上に、前記周辺回路部および前記メモリセルアレイの順に積層される。すなわち、半導体基板上に、ＭＯＳトランジスタなどの電子デバイスを含む周辺回路部を形成し、この周辺回路部上にメモリセルアレイを形成することができる。
【０００９】
（２）  前記メモリセルアレイおよび前記周辺回路部は、それぞれ別のチップに形成されてメモリセルアレイチップおよび周辺回路チップを構成する。そして、実装基体上に、前記周辺回路チップおよび前記メモリセルアレイチップの順に、あるいは前記メモリセルアレイチップおよび前記周辺回路チップの順に、積層される。
【００１０】
この態様の場合、前記実装基体はチップ収容のための凹部を有し、該凹部に前記周辺回路チップおよび前記メモリセルアレイチップが積層された状態で実装されることができる。さらに、周辺回路部およびメモリセルアレイをチップとすることにより、前記実装基体は、その材質として、半導体、ガラスまたはプラスチックを用いることができ、実装基体の材質の選択性が広がる。
【００１１】
また、前記メモリセルアレイは、種々の対応をとることができ、以下に幾つかを例示する。これらの態様の作用効果については後述する。
【００１２】
（１）  前記メモリセルアレイは、基板上に、強誘電体または強誘電体に類似する結晶構造を有する材料からなる下地層を形成し、この下地層の上に、前記第１信号電極、前記強誘電体層および前記第２信号電極が積層されることができる。
【００１３】
（２）  前記メモリセルアレイは、絶縁性基板、該絶縁性基板の溝内に設けられた前記第１信号電極、前記強誘電体層および前記第２信号電極を含み、前記第１信号電極が形成された前記絶縁性基板上に、前記強誘電体層および前記第２信号電極が積層されることができる。ここで、絶縁性基板とは、少なくとも前記第１信号電極が形成される表面部分が絶縁性を有する基板を意味し、導電性材料による基板の表面部のみに絶縁性を持たせたものでもよい。
【００１４】
（３）  前記メモリセルアレイは、絶縁性基板に所定パターンで形成された凹部および凸部を有し、該凹部の底面および該凸部の上面にそれぞれ前記第１信号電極が配置され、該第１信号電極が形成された前記絶縁性基板上に、前記強誘電体層および前記第２信号電極が積層されることができる。
【００１５】
（４）  前記メモリセルアレイは、絶縁性基板上に、前記第１信号電極、前記強誘電体層および前記第２信号電極が積層され、前記強誘電体層は、前記第１信号電極と前記第２信号電極との交差領域に配置され、隣接する強誘電体層の相互間には該強誘電体層と異なる誘電体層が設けられることができる。前記誘電体層は、前記強誘電体層より誘電率の小さい材質からなることが望ましい。
【００１６】
さらに、本発明に係る強誘電体メモリ装置は、単位ブロック化された複数のメモリデバイスを所定パターンで配列することができる。以下に、その態様の例を記載する。
【００１７】
（１）  上述した本発明に係る強誘電体メモリ装置を単位ブロックとして、該単位ブロックを複数所定パターンで配列した、強誘電体メモリ装置がさらにアレイ化された強誘電体メモリ装置。
【００１８】
このような強誘電体メモリ装置は、例えば、実装基体上に、所定形状を有する複数の凹部が所定パターンで配置され、
メモリセルアレイおよび周辺回路部は、それぞれ別のチップに形成されてメモリセルアレイチップおよび周辺回路チップを構成し、
前記メモリセルアレイチップおよび前記周辺回路チップは、両者が積層された状態で前記凹部の形状と対応する所定形状を有し、
前記凹部内に、前記周辺回路チップおよび前記メモリセルアレイチップが積層された構造を有することができる。この場合、前記周辺回路部チップと前記メモリセルアレイチップの積層の順序は特に限定されず、前記周辺回路チップ上に前記メモリセルアレイチップが積層され、あるいは前記メモリセルアレイチップ上に前記周辺回路チップが、積層されていてもよい。
【００１９】
（２）  少なくともメモリセルアレイを単位ブロックとして、該単位ブロックを複数所定パターンで配列した、メモリセルアレイがさらにアレイ化された強誘電体メモリ装置。この場合、前記単位ブロックの相互間に、少なくとも周辺回路部の一部が配置されることができる。
【００２０】
さらに、本発明に係る強誘電体メモリ装置は、絶縁性基板上に、複数組のメモリセルアレイと周辺回路部とを積層した構造を有することができる。この場合、前記メモリセルアレイおよび前記周辺回路部は、それぞれ別のチップに形成されてメモリセルアレイチップおよび周辺回路チップを構成することができる。
【００２１】
本発明に係る強誘電体メモリ装置は、以下の工程（ａ），（ｂ）を含む、強誘電体メモリ装置の製造方法によって得ることができる。
【００２２】
（ａ）半導体基板上に、メモリセルに選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を形成する工程、および
（ｂ）前記周辺回路部の上に、少なくとも、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を形成して、メモリセルがマトリクス状に配列されたメモリセルアレイを形成する工程。
【００２３】
さらに、本発明に係る強誘電体メモリ装置は、ＦＳＡ（Fluidic Self-Assembly）を用いて周辺回路チップおよびメモリセルアレイチップを積層した状態で実装する方法であって、以下の工程（ａ）〜（ｄ）を含む、強誘電体メモリ装置の製造方法によって得ることができる。
【００２４】
（ａ）実装基体に所定パターンの凹部を単数もしくは複数形成する工程、
（ｂ）前記凹部の形状に対応する所定形状を有する、前記周辺回路チップおよび前記メモリセルアレイチップを形成する工程、
（ｃ）前記実装基体の表面に、前記周辺回路チップまたは前記メモリセルアレイチップを混合した液体を供給して、前記凹部に前記周辺回路チップまたは前記メモリセルアレイチップをはめこむ工程、および
（ｄ）前記実装基体の表面に、前記メモリセルアレイチップまたは前記周辺回路チップを混合した液体を供給して、前記工程（ｃ）で前記凹部にはめ込まれたチップと異なる、前記メモリセルアレイチップまたは前記周辺回路チップを前記凹部にはめ込む工程。
【００２５】
【発明の実施の形態】
［第１の実施の形態］
（デバイス）
図１は、本実施の形態に係る強誘電体メモリ装置を模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【００２６】
本実施の形態の強誘電体メモリ装置１０００は、メモリセルアレイ２００と、周辺回路部１００とを有する。そして、メモリセルアレイ２００と周辺回路部１００とは、異なる層に形成されている。この例では、下層に周辺回路部１００が、上層にメモリセルアレイ２００が形成されている。
【００２７】
メモリセルアレイ２００は、行選択のための第１信号電極（ワード線）３０と、列選択のための第２信号電極（ビット線）３４とが直交するように配列されている。なお、信号電極は、上記の逆でもよく、第１信号電極がビット線、第２信号電極がワード線でもよい。そして、図２に示すように、第１信号電極３０と第２信号電極３４との間には強誘電体層３２が配置されている。従って、第１信号電極３０と第２信号電極３４との交差領域において、それぞれ強誘電体キャパシタからなるメモリセルが構成されている。そして、第１信号電極３０、強誘電体層３２および第２信号電極３４を覆うように、絶縁層からなる第１保護層３６が形成されている。さらに、第２配線層４０を覆うように第１保護層３６上に絶縁性の第２保護層３８が形成されている。第１信号電極３０および第２信号電極３４は、それぞれ第２配線層４０によって周辺回路部１００の第１配線層２０と電気的に接続されている。
【００２８】
周辺回路部１００は、図１に示すように、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、例えば、第１信号電極３０を選択的に制御するための第１駆動回路５０と、第２信号電極３４を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路５４とを含む。
【００２９】
また、周辺回路部１００は、図２に示すように、半導体基板１０上に形成されたＭＯＳトランジスタを含む。ＭＯＳトランジスタ１２は、ゲート絶縁層１２ａ，ゲート電極１２ｂおよびソース／ドレイン領域１２ｃを有する。各ＭＯＳトランジスタ１２は素子分離領域１４によって分離されている。ＭＯＳトランジスタ１２が形成された半導体基板１０上には、第１層間絶縁層１６が形成されている。さらに、各ＭＯＳトランジスタ１２は、所定のパターンで形成された第１配線層２０によって電気的接続がなされている。第１配線層２０上には、第２層間絶縁層１８が形成されている。そして、周辺回路部１００とメモリセルアレイ２００とは、第２配線層４０によって電気的に接続されている。
【００３０】
次に、本実施の形態の強誘電体メモリ装置１０００における書き込み，読み出し動作の一例について述べる。
【００３１】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ0」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００３２】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００３３】
以上の構成の強誘電体メモリ装置によれば、単一の半導体基板１０上に周辺回路部１００およびメモリセルアレイ２００とが積層されることで、周辺回路部とメモリセルアレイとを同一面に配置した場合に比べてチップ面積を大幅に小さくすることができ、メモリセルの集積度を高めることができる。
【００３４】
（デバイスの製造方法）
次に、上述した強誘電体メモリ装置の製造方法の一例について述べる。図３および図４は、強誘電体メモリ装置１０００の製造工程を模式的に示す断面図である。
【００３５】
図３に示すように、公知のＬＳＩプロセスを用いて、周辺回路１００を形成する。具体的には、半導体基板１０上にＭＯＳトランジスタ１２を形成する。例えば、半導体基板１０上の所定領域にトレンチ分離法，ＬＯＣＯＳ法などを用いて素子分離領域１４を形成し、ついでゲート絶縁層１２ａおよびゲート電極１２ｂを形成し、その後、半導体基板１０に不純物をドープすることでソース／ドレイン領域１２ｃを形成する。ついで、第１層間絶縁層１６を形成した後、コンタクトホールを形成し、その後、所定パターンの第１配線層２０を形成する。ついで、第１配線層２０が形成された第１層間絶縁層１６上に、第２層間絶縁層１８を形成する。このようにして駆動回路５０，５２および信号検出回路５４などの各種回路を含む周辺回路部１００が形成される。
【００３６】
ついで、図４および図２に示すように、周辺回路部１００上にメモリセルアレイ２００を形成する。具体的には、周辺回路部１００の第２層間絶縁層１８上に、所定パターンで配列する第１信号電極３０を形成する。ついで、第１信号電極３０が形成された第２層間絶縁層１８上に、強誘電体層３２を形成する。さらに、強誘電体層３２上に、所定パターンで配列する第２信号電極３４を形成する。ついで、図２に示すように、第２信号電極３４が形成された強誘電体層３２上に、絶縁層からなる第１保護層３６が形成され、さらに第１保護層３６の所定領域にコンタクトホールが形成され、その後、所定パターンの第２配線層４０が形成される。第２配線層４０は、周辺回路部１００とメモリセルアレイ２００とを電気的に接続している。さらに最上層に、絶縁層からなる第２保護層３８を形成する。このようにして、メモリセルアレイ２００が形成される。
【００３７】
メモリセルアレイ２００の形成方法は特に限定されず、公知の方法ならびに材料を用いることができる。例えば、第１信号電極３０および第２信号電極３４は、スパッタリング、蒸着、などの方法によって成膜され、ＲＩＥ、スパッタエッチング、プラズマエッチングなどの方法によってエッチングすることにより、パターニングできる。
【００３８】
第１信号電極３０および第２信号電極３４の材質としては、特に限定されないが、たとえばＩｒ，ＩｒＯx，Ｐｔ，ＲｕＯx，ＳｒＲｕＯx，ＬａＳｒＣｏＯxを挙げることができる。第１信号電極３０および第２信号電極３４は、それぞれ、単一の層あるいは複数の層が積層された構造を有することができる。
【００３９】
強誘電体層の材質としては、たとえばＰＺＴ（ＰｂＺｒzＴｉ1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げることができる。強誘電体層の成形方法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法を挙げることができる。
【００４０】
［第２の実施の形態］
（デバイス）
図５は、本実施の形態に係る強誘電体メモリ装置を模式的に示す断面図である。本実施の形態の強誘電体メモリ装置２０００は、周辺回路部とメモリセルアレイとがそれぞれ別のチップを構成している点で、第１の実施の形態と異なる。すなわち、強誘電体メモリ装置２０００は、実装基体３００の所定位置に形成された凹部３１０内に、周辺回路チップ１００Ａとメモリセルアレイチップ２００Ａとが積層する状態ではめ込まれている。
【００４１】
メモリセルアレイチップ２００Ａは、図６に示すように、基板４００上に、強誘電体層などからなる下地層４１０が形成されている。このような下地層４１０を形成することにより、キャパシタを構成する強誘電体層３２の結晶成長を容易にし、その結晶性を良好にすることができる。したがって、下地層４１０の材質としては、強誘電体層３２と結晶構造ならびに組成の似たものを選択することが好ましい。例えば、強誘電体層３２の材質としてＰＺＴを使った場合には、ＰＺＴ、ＰｂＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3などが、また、強誘電体層３２の材質としてＳＢＴを使った場合には、ＳＢＴ、ＳｒＴｉＯ3、ＳｒＴａＯ6、ＳｒＳｎＯ3などが、下地層の材質として好ましい。
【００４２】
下地層４１０上には、第１信号電極３０が所定のパターンで形成されている。第１信号電極３０が形成された下地層４１０上には、強誘電体層３２が形成されている。さらに、強誘電体層３２上には、第２信号電極３４が所定のパターンで形成されている。したがって、第１信号電極３０と第２信号電極３４との交叉領域において、それぞれ強誘電体キャパシタからなるメモリセルが構成されている。そして、最上層には図示しない保護層が適宜形成されている。
【００４３】
なお、図６に示したメモリセルアレイチップ２００Ａにおいては、下地層４１０を設けたが、この下地層４１０は必要に応じて設けられる層であり、基板４００の種類によっては下地層を設けなくてもよい。
【００４４】
周辺回路チップ１００Ａは、第１の実施の形態と同様に、メモリセルアレイチップ２００Ａのメモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、たとえば第１信号電極３０を選択的に制御するための第１駆動回路と、第２信号電極３４を選択的に制御するための第２駆動回路と、センスアンプなどの信号検出回路とを含む。
【００４５】
そして、周辺回路チップ１００Ａは、第１の実施の形態の説明で用いた図３に示すように、半導体基板１０上に形成されたＭＯＳトランジスタ１２を含む。ＭＯＳトランジスタ１２は、ゲート絶縁層１２ａ，ゲート電極１２ｂおよびソース／ドレイン領域１２ｃを有する。各ＭＯＳトランジスタ１２は素子分離領域１４によって分離されている。ＭＯＳトランジスタ１２が形成された半導体基板１０上には、第１層間絶縁層１６が形成されている。さらに、各ＭＯＳトランジスタ１２は、所定のパターンで形成された第１配線層２０によって電気的接続がなされている。第１配線層２０上には、第２層間絶縁層（保護層）１８が形成されている。
【００４６】
図５に示す例においては、周辺回路チップ１００Ａの上面より実装基体３００の凹部３１０の壁面に沿って第１の接続配線層６０が形成されている。そして、周辺回路チップ１００Ａおよび第１の接続配線層６０を覆うように絶縁層３２０が形成されている。さらに、絶縁層３２０の所定領域に形成されたコンタクト部を介して第１の接続配線層６０とメモリセルアレイチップ２００Ａとを電気的に接続するための第２の接続配線層６２が形成されている。したがって、周辺回路チップ１００Ａとメモリセルアレイチップ２００Ａとは、第１および第２接続配線層６０，６２によって電気的に接続されている。
【００４７】
本実施の形態において、実装基体３００の凹部３１０に周辺回路チップ１００Ａとメモリセルアレイチップ２００Ａとを実装する方法として、公知の実装方法を用いることができる。以下に、この公知の実装方法について説明する。
【００４８】
この実装方法は、ＦＳＡ(Fluidic Self-Assembly)法と呼ばれる。ＦＳＡ法は、１０〜数百ミクロンの大きさおよび所定の形状を有する電子デバイス（以下、「機能デバイス」という）を液体中に分散させ、機能デバイスとほぼ同じ大きさおよび形状の穴あるいは嵌合部（凹部３１０に相当する）を含む基体（実装基体３００に相当する）の表面にこの分散液を流し込み、この機能デバイスを当該穴あるいは嵌合部に嵌めこむことにより、機能デバイスを基体に実装する技術である。ＦＳＡ法については、たとえば、インフォメーションディスプレイ誌（S.Drobac.ＩＮＦＯＲＭＡＴＩＯＮ  ＤＩＳＰＬＡＹ  ＶＯＬ．１１（１９９９）１２〜１６頁）、米国特許第５，５４５，２９１号明細書、米国特許第５，７８３，８５６号明細書、米国特許第５，８２４，１８６号明細書、および米国特許第５，９０４，５４５号明細書等に開示されている。
【００４９】
次に、ＦＳＡ法を用いた半導体装置の実装工程の一例について簡単に説明する。
【００５０】
（１）まず、単結晶シリコンからなり、数百〜数百万個の電子デバイスを含むウエハを、エッチングによって数千〜数百万個の機能ブロックに分割する。分割により得られる機能ブロックは所定の３次元形状を有し、各々が所定の機能を有する。また、電子デバイスは、たとえばトランジスタのように単純な構造のものであっても、あるいはＩＣのように複雑な構造を有するであってもよい。
【００５１】
（２）前述した機能ブロックとは別に、これらの機能ブロックを嵌め込む基体を形成する。この基体には、打刻やエッチング、あるいはレーザ等を用いて、機能ブロックを嵌め込むための穴を形成する。この穴は、機能ブロックの大きさおよび形状に一致するように形成される。
【００５２】
（３）次に、前述の工程により形成した機能ブロックを液体中に分散させ、この分散液を（２）の工程で形成した基体の表面に流す。この工程により、機能ブロックは基体表面を通過しながら、基体に設けられた穴に落ちて自己整合的に嵌まる。穴に嵌まらなかった機能ブロックは、分散液中から回収され、クリーニングされた後、同じくクリーニングされた液体中に再度分散させられ、別の新たな基体表面に流される。以上の工程が繰り返される間、機能ブロックと分散液は再利用され続ける。
【００５３】
（４）基体に形成された穴に嵌合した機能ブロックは、一般的なメタライズ法等で電気配線され、最終的な電気回路の一部として機能する。以上の工程により、機能ブロックが半導体装置に実装される。
【００５４】
このＦＳＡ法によれば、大量の機能ブロックを一度に基体に実装することができるため、ディスプレイなどの装置の低価格化を図ることができ、かつ生産スピードを向上させることができる。また、あらかじめ検査により駆動可能な良品のみを機能ブロックとして用いて実装を行なうことができるため、装置の信頼性を高めることができる。また、機能ブロックを嵌合するための基体は、ガラス、プラスチック、シリコン等の様々な材料を用いることができ、基体に用いる材料の選択の自由度が高い。同様に、機能ブロックに用いる材料も、シリコン、ゲルマニウム−シリコン、ガリウム−砒素、インジウム−リン等、機能ブロックに必要な機能に合わせて選択することができる。このように、ＦＳＡ法は電子デバイスの実装方法の一つとして、優れた作用および効果が期待される。
【００５５】
（デバイスの製造方法）
本実施の形態の強誘電体メモリ装置２０００は、上述した公知のＦＳＡ法を適用して製造することができる。具体的には、まず、実装基体３００の凹部３１０の底部にＦＳＡ法によって周辺回路チップ１００Ａをはめ込む。ついで、周辺回路チップ１００Ａの表面および実装基体３００の表面に沿って所定のパターンを有する第１の接続配線層６０を形成する。ついで、平坦化層としても機能する絶縁層３２０を形成する。ついで、絶縁層３２０の壁面で構成される上側の凹部３１２内に、ＦＳＡ法によってメモリセルアレイチップ２００Ａをはめ込む。ついで、第１の接続配線層６０とメモリセルアレイチップ２００Ａとを接続するための第２の接続配線層６２を形成する。
【００５６】
（変形例）
図１０は、第２の実施の形態に係る強誘電体メモリ装置の変形例を模式的に示す断面図である。この例の強誘電体メモリ装置３０００は、周辺回路チップ１００Ａとメモリセルアレイチップ２００Ａとの接続構造が図５に示すメモリ装置と異なっている。具体的には、実装基体３００に形成された凹部３１０内に、周辺回路チップ１００Ａとメモリセルアレイチップ２００Ａとを絶縁層を介さずに積層する構造を有する。そして、周辺回路チップ１００Ａとメモリセルアレイチップ２００Ａとは、メモリセルアレイチップ２００Ａに形成されたコンタクト配線層６４を介して電気的に接続されている。なお、図１０において、符号６６は取り出し配線層を示している。
【００５７】
本実施の形態に係る強誘電体メモリ装置によれば、周辺回路チップ１００Ａとメモリセルアレイチップ２００Ａとが積層されることで、周辺回路部とメモリセルアレイとを同一面に配置した場合に比べて、チップ面積を大幅に小さくすることができ、メモリセルの集積度を高めることができる。さらに、本実施の形態の強誘電体メモリ装置によれば、周辺回路部とメモリセルアレイとを別チップで形成することができるため、両者の製造プロセスを完全に分離することができる。その結果、それぞれのチップに適した製造プロセスを採用することができ、高性能で歩留まりの高いメモリ装置を形成することができる。また、実装基体として、ガラスやプラスチックなどの材料を選択することで、メモリ装置のコストを低くすることができる。
【００５８】
［第３の実施の形態］
（メモリセルアレイの変形例）
次に、メモリセルアレイの変形例について、図７〜図９を参照しながら説明する。
【００５９】
（１）第１の変形例
図７は、メモリセルアレイ２００Ｂの要部を示す断面図である。このメモリセルアレイ２００Ｂは、絶縁性基板４００と、この絶縁性基板４００に形成された溝内に設けられた第１信号電極３０と、強誘電体層３２と、第２信号電極３４とを有する。この例において特徴的なことは、第１信号電極３０がいわゆるダマシン法によって形成されていることである。たとえば、第１信号電極３０は、酸化シリコン層からなる絶縁性基板４００に所定パターンの溝を形成した後、この溝内にたとえば白金などの金属をメッキによって充填し、その後ＣＭＰ法によって金属層を研磨し平坦化することにより形成される。
【００６０】
このようにダマシン法によって第１信号電極を形成することにより、絶縁性基板４００上に段差のない状態で強誘電体層３２を形成できるので、強誘電体層３２が容易に形成できる。また、第１信号配線３０の高さを大きくすることによりその抵抗を小さくできるので、高速の書き込み，読み出しが可能となる。
【００６１】
（２）第２の変形例
図８は、メモリセルアレイ２００Ｃの要部を模式的に示す断面図である。この例では、絶縁性基板４００に所定パターンの凹部４１０と凸部４２０とが形成されている。そして、凹部４１０の底面および凸部４２０の上面に、それぞれ第１信号電極３０ａおよび３０ｂが形成されている。これらの第１信号電極３０ａ，３０ｂが形成された絶縁性基板４００上には強誘電体層３２が形成され、さらに強誘電体層３２上には所定パターンの第２信号電極３４が形成されている。この構造のメモリセルアレイ２００Ｃにおいては、強誘電体キャパシタが上下方向に離れた状態で交互に形成されていることから、平面的に見て隣接する第１信号電極３０ａと第１信号電極３０ｂとの間にスペースをとる必要がない。そのため、メモリセルを極めて高い集積度で配置することができる。
【００６２】
（３）第３の変形例
図９は、メモリセルアレイ２００Ｄの要部を模式的に示す断面図である。この例においては、キャパシタを構成するための強誘電体層３２は第１信号電極３０と第２信号電極３４との交叉領域にのみ形成されている。そして、隣接する強誘電体層３２の相互間には他の誘電体層、例えば誘電率のより小さい誘電体から構成される層３５が配置されている。このような構造のメモリセルアレイ２００Ｄによれば、第１信号電極３０および第２信号電極３４のそれぞれの浮遊容量を小さくすることができ、高速な書き込みおよび読み出しが可能となる。
【００６３】
以上、メモリセルアレイの変形例について述べたが、図６〜図９に示す構造は、第１の実施の形態および第２の実施の形態のいずれにも適用することができる。すなわち、これらの変形例に係るメモリセルアレイ２００Ａ〜２００Ｄを第１の実施の形態に適用する場合には、絶縁性基板４００は、周辺回路部１００を構成する最上の層間絶縁層（例えば、図２に示す第２層間絶縁層１８）に相当する。
【００６４】
［第４の実施の形態］
図１１は、本実施の形態に係る強誘電体メモリ装置を模式的に示す平面図である。この強誘電体メモリ装置４０００は、例えば第１の実施の形態に係る強誘電体メモリ装置１０００を単位ブロック１０００Ａとし、これを複数個配列した点に特徴を有する。このように強誘電体メモリ装置を分割した状態で配置することにより、信号電極の配線長を適正なものにすることができ、その結果高速の書き込み，読み出しが可能となる。単位ブロックとしては、第１の実施の形態のメモリ装置と同様の構成を有する単位ブロック１０００Ａの代わりに、第２の実施の形態に係るメモリ装置２０００，３０００を単位ブロック２０００Ａ，３０００Ａとすることもできる。
【００６５】
［第５の実施の形態］
図１２は、本実施の形態の強誘電体メモリ装置を模式的に示す平面図である。この例の強誘電体メモリ装置５０００は、メモリセルアレイを単位ブロック化する点で第４の実施の形態と類似する。すなわち、この例では、メモリセルアレイの単位ブロック５００を複数個配列し、メモリセルアレイの単位ブロック５００の相互間に周辺回路部６００を形成している。この実施の形態においても、第４の実施の形態と同様に、メモリセルアレイをブロック化することにより、信号電極の配線長を適正にすることができ、高速の書き込み，読み出しが可能となる。
【００６６】
［第６の実施の形態］
図１３は、本実施の形態に係る強誘電体メモリ装置を模式的に示す図である。この例の強誘電体メモリ装置６０００は、絶縁性基板４００上に、複数の周辺回路部（たとえば周辺回路チップ１００Ａ）とメモリセルアレイ（たとえばメモリセルアレイチップ２００Ａ）とが交互に積層されている。このように、絶縁性基板４００上に複数組のメモリ装置を積層することで、メモリセルの高集積化をさらに達成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る強誘電体メモリ装置を模式的に示す平面図である。
【図２】図１のＡ−Ａに沿った一部分を模式的に示す断面図である。
【図３】図１および図２に示す強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図４】図１および図２に示す強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図５】本発明の第２の実施の形態に係る強誘電体メモリ装置を模式的に示す断面図である。
【図６】図５に示す強誘電体メモリ装置のメモリセルアレイチップの要部を示す断面図である。
【図７】メモリセルアレイの変形例を示す断面図である。
【図８】メモリセルアレイの変形例を示す断面図である。
【図９】メモリセルアレイの変形例を示す断面図である。
【図１０】本発明の第２の実施の形態に係る強誘電体メモリ装置の変形例を示す断面図である。
【図１１】本発明の第４の実施の形態に係る強誘電体メモリ装置を模式的に示す平面図である。
【図１２】本発明の第５の実施の形態に係る強誘電体メモリ装置を模式的に示す平面図である。
【図１３】本発明の第６の実施の形態に係る強誘電体メモリ装置を模式的に示す図である。
【符号の説明】
１０  半導体基板
１２  ＭＯＳトランジスタ
１４  素子分離領域
１６  第１層間絶縁層
１８  第２層間絶縁層
２０  第１配線層
３０  第１信号電極
３２  強誘電体層
３４  第２信号電極
３６  第１保護層
３８  第２保護層
４０  第２配線層
５０  第１駆動回路
５２  第２駆動回路
５４  信号検出回路
１０００，２０００，３０００，４０００，５０００，６０００  強誘電体メモリ装置
２００，２００Ｂ，２００Ｃ，２００Ｄ  メモリセルアレイ
２００Ａ  メモリセルアレイチップ
１００  周辺回路
１００Ａ  周辺回路チップ
３００  実装基体
３１０，３１２  凹部
５００，１０００Ａ，２０００Ａ，３０００Ａ  単位ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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