(57)【特許請求の範囲】
【請求項１】
与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、
第１の期間に、前記デジタル信号に基づいて、電荷保持用電源電圧に対応する電荷を保持する第１の容量素子及び第２の容量素子と、
第２の期間に、前記第１の容量素子を演算増幅器の入力端子と出力端子との間に接続する第１のスイッチ部と、
前記第２の期間に、前記第２の容量素子を前記演算増幅器の入力端子と保持電荷転送用電源との間に接続する第２のスイッチ部と、を備えることを特徴とするＤ／Ａ変換器。
【請求項２】
前記第１の容量素子及び／又は第２の容量素子は、複数の容量素子からなることを特徴とする請求項１記載のＤ／Ａ変換器。
【請求項３】
前記第１及び第２の容量素子は、全て同一の容量値であることを特徴とする請求項１又は２記載のＤ／Ａ変換器。
【請求項４】
前記第２の容量素子の容量値は、前記第１の容量素子の容量値の２倍であることを特徴とする請求項１又は２記載のＤ／Ａ変換器。
【請求項５】
前記演算増幅器の出力端子と入力端子との間に、ローパス特性を有するように容量素子を設けたことを特徴とする請求項１乃至４の何れかに記載のＤ／Ａ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、オーディオ機器等の分野での信号処理に用いられる、デジタル信号をアナログ信号に変換するＤ／Ａ変換器に関し、特に、低消費電力で高いＳＮ比を有するスイッチト・キャパシタ型のＤ／Ａ変換器に関する。
【０００２】
【従来の技術】
従来、スイッチト・キャパシタ型のＤ／Ａ変換器として数々のものが提案されている。例えば、本出願人が先に出願した特開平１１−０５５１２１号公報に記載のスイッチト・キャパシタ型のＤ／Ａ変換器４０においては、図６に示すように、出力端子と反転入力端子とが容量素子Ｃfbで接続されると共に、非反転入力端子が接地されている演算増幅器１００と、容量素子Ｃ１〜Ｃｉと、容量素子Ｃ1 〜Ｃi と演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢと、各容量素子Ｃ1 〜Ｃi の右側の端子、つまり、前記スイッチＳＢと接続される側の端子に接続されるスイッチＳＵ１〜ＳＵi と、容量素子Ｃ1 〜Ｃi の左側の端子を２種類の基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、各容量素子Ｃ１〜Ｃｉの左側の端子と演算増幅器１００の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。
【０００３】
そして、クロックφ１がハイレベルのときデジタルデータＳｘ（ｘ＝１〜ｉ）の極性に応じて容量素子Ｃ1 〜Ｃi の左側の端子を基準電圧Ｖｒ＋及びＶｒ−の何れかに接続して、容量素子Ｃ1 〜Ｃi に、基準電圧Ｖｒ＋又はＶｒ−に応じた電荷を保持させ、クロックφ２がハイレベルのときに容量素子Ｃ1 〜Ｃi を演算増幅器１００の出力端子と反転入力端子との間に並列に接続するようにしている。
【０００４】
【発明が解決しようとする課題】
一般に、この種のスイッチト・キャパシタ型Ｄ／Ａ変換器は、図７に示すように、例えば、オーディオ分野のコンパクトディスク（ＣＤ）で用いられる１６ビットデジタル信号等の高ビットデジタル入力信号を、アナログ出力信号に変換するようにした信号変換装置１０において用いられる。この信号変換装置１０は、例えば図７に示すように、高ビットデジタル入力信号を、デジタルフィルタ１１で６４倍から１２８倍程度に補間し、さらに、補間処理されたデジタル信号をデジタルデルタシグマ変調器１２でビット数の少ない（低分解能）デジタル信号に変換し、さらに、信号制御回路１３で、次段のスイッチト・キャパシタ型Ｄ／Ａ変換器１５を制御できる適切な形態のデジタルデータに変換し、Ｄ／Ａ変換器１５でアナログ出力信号を得るようにしている。
【０００５】
前記デジタルフィルタ１１からのデジタル信号を、デジタルデルタシグマ変調器１２でビット数の少ないデジタル信号に変換する場合には、必要周波数帯域のシェーピングノイズを排除し、高いＳ／Ｎ比を達成するため、一般に、二次以上の高次のデルタシグマ変調器が用いられる。
このような、高次のデルタシグマ変調器においては、フィードバックループゲインＧを大きく設定しないと、内部演算情報が膨れ上がり、有限ビット幅のデジタル演算回路あるいは有限ビット幅の演算情報保持レジスタでは、スケールオーバーして対応ができなくなる。
【０００６】
したがって、デルタシグマ変調器では、入力信号に対して、“１”より大きな倍率の値、例えば、１．５倍〜３倍程度の値を、フィードバックループゲインＧとして設定し、内部演算情報が膨れ上がることを防止している。このため、デルタシグマ変調器から出力される信号成分は、出力のフルスケールに対して、１／Ｇの信号となっている。
【０００７】
このようなデジタルシグマ変調器から出力される信号を、上述の図６に示すＤ／Ａ変換器４０でアナログ信号に変換する場合、基準電位が例えばＶref であり、これをデジタルデータにしたがって、プラス極性あるいはマイナス極性で各容量素子Ｃ１〜Ｃｉにおいて電荷保持し、次の期間にこれら容量素子Ｃ１〜Ｃｉを演算増幅器１００の入出力間に接続する動作を行うと、演算増幅器１００の出力信号の最大振幅は２・Ｖref ／Ｇとなる。
【０００８】
前記Ｄ／Ａ変換器１５では、例えば回路の制約等によって前記基準電位Ｖref の最大値が決定されてしまうため、前記デジタルシグマ変調器１２の制約等によってフィードバックループゲインＧの最小値が決まってしまうと、出力信号の振幅が決まる。
前記出力信号の最大振幅をより大きくできれば、演算増幅器１００のノイズも出力信号に対して小さくなるので、Ｓ／Ｎ比を向上させるためにも、出力信号の最大振幅をより大きくすることの可能なＤ／Ａ変換器が望まれていた。
【０００９】
そこで、この発明は、上記従来の未解決の問題に着目してなされたものであり、出力信号の最大振幅がより大きなＤ／Ａ変換器を提供することを目的としている。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係るＤ／Ａ変換器は、与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、第１の期間に、前記デジタル信号に基づいて、電荷保持用電源電圧に対応する電荷を保持する第１の容量素子及び第２の容量素子と、第２の期間に、前記第１の容量素子を演算増幅器の入力端子と出力端子との間に接続する第１のスイッチ部と、前記第２の期間に、前記第２の容量素子を前記演算増幅器の入力端子と保持電荷転送用電源との間に接続する第２のスイッチ部と、を備えることを特徴としている。
【００１１】
また、請求項２に係るＤ／Ａ変換器は、前記第１の容量素子及び／又は第２の容量素子は、複数の容量素子からなることを特徴としている。
また、請求項３に係るＤ／Ａ変換器は、前記第１及び第２の容量素子は、全て同一の容量値であることを特徴としている。
また、請求項４に係るＤ／Ａ変換器は、前記第２の容量素子の容量値は、前記第１の容量素子の容量値の２倍であることを特徴としている。
【００１２】
さらに、請求項５に係るＤ／Ａ変換器は、前記演算増幅器の出力端子と入力端子との間に、ローパス特性を有するように容量素子を設けたことを特徴としている。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
まず、第１の実施の形態を説明する。
図１は、本発明におけるスイッチト・キャパシタ型のＤ／Ａ変換器５０の回路構成図である。なお、前記図６に示す従来のＤ／Ａ変換器４０と同一部には同一符号を付与している。
【００１４】
このＤ／Ａ変換器５０は、出力端子と反転入力端子とが容量素子Ｃfbで接続されると共に、非反転入力端子が接地されている演算増幅器１００と、容量素子Ｃ１〜Ｃｅ（第１の容量素子群Ｇｒ１という。）及び容量素子Ｃｆ〜Ｃｉ（第２の容量素子群Ｇｒ２という。）と、容量素子Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉと演算増幅器１００の反転入力端子との間に接続されたスイッチＳＢと、各容量素子Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉの右側の端子、つまり、前記スイッチＳＢと接続される側の端子に接続されたスイッチＳＵ１〜ＳＵｅ及びＳＵｆ〜ＳＵｉと、前記容量素子Ｃ１〜Ｃｅの左側の端子を、２種類の基準電位である基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続するスイッチＳＵＧ１〜ＳＵＧｅと、同じく容量素子Ｃ１〜Ｃｅの左側の端子と前記演算増幅器１００の出力端子との間に接続されたスイッチＳＹ１〜ＳＹｅと、前記容量素子Ｃｆ〜Ｃｉの他方の端子を、３種類の基準電圧である、基準電位（Ｖｒ＋、Ｖｒ−）及び接地電位の何れかに接続するスイッチＳＵＧｆ〜ＳＵＧｉと、２種類のクロックφ１及びφ２を供給するクロック供給部２００とを備えている。
【００１５】
前記クロック供給部２００から供給される２種類のクロックφ１及びφ２は、図２に示すように、それぞれ、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルのとき他方はローレベルとなって、互いのクロックのハイレベル部分は重複しないようになっている。
前記スイッチＳＵ１〜ＳＵｅ及びＳＵｆ〜ＳＵｉはクロックφ１がハイレベルであるとき閉状態となり、これ以外のときには開状態となる。これを図１においては、“φ１”で表している。
【００１６】
前記スイッチＳＵＧ１〜ＳＵＧｅは、入力される、１ビットのデータからなるデジタルデータＳ１〜Ｓｅの極性（＋１又は−１）に応じて、前記容量素子Ｃ１〜Ｃｅの左側の端子を基準電圧（Ｖｒ＋、Ｖｒ−）の何れかに接続する。具体的には、ｘ番目のデジタルデータをＳｘで表すものとすると、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ＋に接続し、クロックφ１がローレベルであり且つデジタルデータＳｘの極性が“−１”であるときには、基準電圧Ｖｒ−に接続する。そして、これを、前記図１中では、“Ｓｘ・φ１”及び“Ｓｘｂ・φ１”で表している。なお、前記“ｂ”は、論理反転を表している。
【００１７】
ここで、前記デジタルデータＳｘの極性は、そのデータ値が“１”であるとき“＋１”、データ値が“０”であるとき“−１”とする。
前記スイッチＳＵＧｆ〜ＳＵＧｉは、入力される、２ビットの信号からなるデジタルデータＳｆ〜Ｓｉの極性に応じて、基準電圧Ｖｒ＋、Ｖｒ−及び接地電位の何れかに接続する。なお、前記デジタルデータＳｆ〜Ｓｉの極性は、そのデータ値が“１１”であるとき“＋１”、データ値が“０１”であるとき“−１”、データ値が“００”であるとき“０”とする。
【００１８】
そして、前記スイッチＳＵＧｆ〜ＳＵＧｉは、クロックφ１がハイレベルであり且つデジタルデータＳｘの極性が“＋１”であるときには、基準電圧Ｖｒ＋に接続し（図１においては、これを“Ｓｘ・φ１”で表す。）、クロックφ１がハイレベルであり且つデジタルデータＳｘが“−１”であるときには、基準電圧Ｖｒ−に接続する（図１においては、これを“Ｓｘｂ・φ１”で表す。）。さらに、クロックφ１又はクロックφ２がハイレベルであり且つデジタルデータＳｘが“０”であるとき、接地電位に接続する（図１においては、これを“Ｓｘｃ・φ１＋φ２”で表す。）。
【００１９】
前記スイッチＳＢ及びスイッチＳＹ１〜ＳＹｅは、クロックφ２がハイレベルのとき閉状態となり、これ以外のときには開状態となるスイッチである。なお、図１においてこれを“φ２”で表している。
次に、上記第１の実施の形態の動作を説明する。
まず、クロックφ１がハイレベルの時には、スイッチＳＵ１〜ＳＵｅ及びＳＵｆ〜ＳＵｉが閉状態となり、容量素子Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉの右側、つまり、前記演算増幅器１００の反転入力端子と接続される側の端子が接地される。さらに、スイッチＳＵＧ１〜ＳＵＧｅの動作によって、デジタルデータＳ１〜Ｓｅの極性（＋１又は−１）に応じて、容量素子Ｃ１〜Ｃｅの左側の端子が基準電圧Ｖｒ＋又はＶｒ−に接続され、容量素子Ｃ１〜Ｃｅはそれぞれ基準電圧に対応する電荷を保持する。
【００２０】
また、スイッチＳＵＧｆ〜ＳＵＧｉの動作によって、デジタルデータＳｆ〜Ｓｉの極性（＋１、−１、０）に応じて、容量素子Ｃｆ〜Ｃｉの左側の端子が基準電位Ｖｒ＋、Ｖｒ−、又は接地電位に接続され、容量素子Ｃｆ〜Ｃｉは、それぞれ基準電圧に応じた電荷を保持する。なお、接地電位に接続した場合には電荷量は零となる。
【００２１】
この状態からクロックφ２がハイレベルになると、スイッチＳＵ１〜ＳＵｅが開状態となると共に、スイッチＳＹ１〜ＳＹｅが閉状態となって、容量素子Ｃ１〜Ｃｅが、演算増幅器１００の出力端子（出力電位ＯＵＴ）と反転入力端子との間に並列に接続される。
また、クロックφ２がハイレベルになると、スイッチＳＵＧｆ〜ＳＵＧｉのうち、基準電位Ｖｒ＋又はＶｒ−に接続されるスイッチは開状態となり、接地電位に接続されるスイッチは閉状態となる。これによって、容量素子Ｃｆ〜Ｃｉに、クロックφ１がハイレベルである期間に保持された電荷が、演算増幅器１００の帰還容量素子Ｃfbに転送つまり、積分される。
【００２２】
すると、容量素子Ｃ１〜Ｃｅ及びＣfbの間で、電荷の分配が起こり、電荷保存則より、次式（１）が成立することになる。
なお、ここでは、説明を容易にするため、Cfb の値を零として説明する。また、容量素子の総数はｉとし、第１の容量素子群Ｇｒ１に属する素子数はｅ個、第２の容量素子群Ｇｒ２に属する素子数は（ｉ−ｅ）個とする。
【００２３】
0003965475.tif 000002
前記（１）式において、Ｃ１〜Ｃｅ及びＣｆ〜Ｃｉが同一の容量値であるとすると、前記（１）式は、次式（２）で表すことができる。
【００２４】
0003965475.tif 000003
したがって、（２）式によれば、図１に示したスイッチト・キャパシタ型Ｄ／Ａ変換器５０はｉビットのリニアレベル型のＤ／Ａ変換器となる。
この実施の形態によれば、以下に示すような効果を得ることができる。
【００２５】
前記図６に示す、従来のｉビットのリニアレベル型のＤ／Ａ変換器４０では、出力電位ＯＵＴは、次式（３）で表される。
0003965475.tif 000004
前記（２）及び（３）式から、（２）式における出力電位ＯＵＴは（３）式における出力電位ＯＵＴのｉ／ｅ倍であり、前記ｅ及びｉは、ｅ＜ｉであるので、これは１倍よりも大きいことがわかる。つまり、基準電圧Ｖｒ＋、Ｖｒ−及びデジタルデータＳ１〜Ｓｉに基づき得られるアナログの出力電位ＯＵＴの最大振幅は（２）式、すなわち図１に示すＤ／Ａ変換器５０の方が大きい。したがって、Ｄ／Ａ変換器５０は、その出力電位ＯＵＴの最大振幅が、より大きいことがわかる。
【００２６】
また、このように、出力電位ＯＵＴの最大振幅をより大きくすることができるから、演算増幅器１００のノイズを出力信号に対して小さくすることができる。よって、特に出力信号値が小さい場合には、演算増幅器１００の出力信号に対してノイズを相対的に小さくすることができるから、効果的である。
また、容量素子Ｃ１〜Ｃｉの容量を十分に大きくし、サンプリングされる容量素子から発生されるいわゆるｋＴ／Ｃノイズが十分に小さな場合には、出力信号（出力電位ＯＵＴ）の最大振幅と演算増幅器１００で発生されるノイズとの比がＳ／Ｎ比となるため、Ｓ／Ｎ比をより向上させることができることがわかる。
【００２７】
また、演算増幅器１００の出力端子と反転入力端子との間に接続されている容量素子Ｃfbは、クロックφ１がハイレベルのときに、前回のタイミングでのＤ／Ａ変換の結果を電圧として保持するようにしているから、演算増幅器１００が常に正常な動作レンジ内で動作することを維持し、演算増幅器１００の出力が予測できないような電圧値となり、演算増幅器１００の動作が動作レンジ外となるのを防止することができる。
【００２８】
また、このような容量素子Ｃfbは、前述の本出願が先に出願した特開平１１−０５５１２１号公報で説明されているようなローパス特性をスイッチトキャパシタ回路に与える。したがって、容量素子Ｃfbの容量値が大きいほど高周波数領域での信号減衰特性を向上させることができるが、通常出力したい低周波数領域についてはフラットな特性とすることが可能であり、容量素子Ｃfbは、この場合の低周波信号に対するＤ／Ａ変換精度には何ら影響を及ぼさない。
【００２９】
図３は、図１に示すＤ／Ａ変換器５０を、前記図７に示すＤ／Ａ変換器１５に適用し、デジタルデルタシグマ変調器１２からのデジタル信号として、“０”から“１５”までの１６値をとる場合の各スイッチ動作を示したものである。
図３において、容量値の等しい１５個の容量素子Ｃ１〜Ｃ１５は、スイッチ制御を行うための１５本のデジタルデータＳ１〜Ｓ１５によって制御される。このデジタルデータＳ１〜Ｓ１５は、デジタルデルタシグマ変調器１２からの１６値のデジタル信号を、信号制御回路１３で、スイッチ制御を行うためのデジタルデータＳ１〜Ｓ１５に変換したものである。
【００３０】
なお、前記信号制御回路１３においては、前記デジタルデータＳ１〜Ｓ１５を、例えば、予め用意したＲＯＭを用いて発生させたり論理回路を用いて発生させるようにすればよい。
そして、各容量素子Ｃ１〜Ｃ１５は、それぞれ対応する数字（サフィックス）のデジタルデータＳ１〜Ｓｉによって動作制御され、例えば、容量素子Ｃ１はデジタルデータＳ１によって制御され、容量素子Ｃ２はデジタルデータＳ２によって制御され、容量素子Ｃ１５はデジタルデータＳ１５によって制御される。
【００３１】
図３中、記号“＋”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（以後、クロックφ１期間という。）で、容量素子Ｃｘは“Ｖｒ＋”に対応した電荷を保持し、クロックφ２がハイレベルである期間（以後、クロックφ２期間という。）で、容量素子Ｃｘが演算増幅器１００の入出力間に接続されるように動作することを示す。また、記号“−”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子Ｃｘは“Ｖｒ−”に対応した電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、容量素子Ｃｘが演算増幅器１００の入出力間に接続されるように動作することを示す。
【００３２】
また、記号“１＋”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子Ｃｘは“Ｖｒ＋”に対応した電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、反転入力端子を介して演算増幅器１００に積分されるように動作することを示す。また、記号“１−”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子Ｃｘは“Ｖｒ−”に対応した電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、反転入力端子を介して演算増幅器１００に積分されるように動作することを示す。さらに、“０”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子Ｃｘは零電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、反転入力端子を介して演算増幅器１００に積分されるように動作することを示すが、実質的には、演算増幅器１００への入力はないことを表す。
【００３３】
そして、図３において容量素子Ｃ４〜Ｃ１２は、前記図１に示す第１の容量素子群Ｇｒ１に属し、容量素子Ｃ１〜Ｃ３及びＣ１３〜Ｃ１５は、前記第２の容量素子群Ｇｒ２に属している。
そして、テジタル値“１５”を表すデジタル信号の場合には、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５を全て“１１”、Ｓ４〜Ｓ１２を全て“１”に設定し、“１４”の場合には、そのうちデジタルデータＳ１及びＳ１５のみを“００”に設定する。また、“１３”の場合には、デジタルデータＳ１、Ｓ２、Ｓ１４、Ｓ１５のみを“００”に設定するようになっている。
【００３４】
また、デジタル値“１２”〜“３”の間は、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５を全て“００”に設定し、デジタルデータＳ４〜Ｓ１２は、全て“１”の状態から、デジタル値が減少する毎に、デジタルデータの昇順に順次“０”に設定し、デジタル値が“１２”のときには全て“１”、“１１”のときにはＳ４のみ“０”、“１２”のときには、Ｓ４及びＳ５のみ“０”、“４”のときには、Ｓ４からＳ１１を“０”、Ｓ１２を“１”、“３”のときにデジタルデータＳ４〜Ｓ１２を全て“０”に設定するようになっている。
【００３５】
さらに、デジタル値“２”から“０”の間は、デジタルデータＳ４からＳ１２を全て“０”とし、デジタル値“２”の場合には、デジタルデータＳ３及びＳ１３を“１０”、“１”の場合には、デジタルデータＳ２、Ｓ３、Ｓ１３，Ｓ１４を“１０”、そして、“０”のときには、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５を全て“１０”に設定するようになっている。
【００３６】
したがって、例えば、デジタル値“９”の場合には、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５は“００”、Ｓ４〜Ｓ６は“０”、Ｓ７〜Ｓ１２は“１”に設定されることになる。
このように設定されたデジタルデータＳ１〜Ｓ１５が各スイッチＳＵＧ１〜ＳＵＧ１５に入力されると、クロックφ１期間に、デジタルデータＳ４〜Ｓ６で制御される３個の容量素子Ｃ４〜Ｃ６は基準電圧Ｖｒ−に対応する電荷を保持し、デジタルデータＳ７〜Ｓ１２で制御される６個の容量素子Ｃ７〜Ｃ１２は基準電圧Ｖｒ＋に対応する電荷を保持する。そして、クロックφ２期間になると、これら９個の容量素子が、演算増幅器１００の入出力間に接続される。
【００３７】
このとき、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５で制御される６個の容量素子Ｃ１〜Ｃ３及びＣ１３〜Ｃ１５は、クロックφ１期間に零電荷を保持し、クロックφ２期間にこれらは演算増幅器１００に積分されるが、実質積分される電荷は零である。
したがって、図３の“「＋」個数”、“「−」個数”、“差し引き”の各欄に示すように、クロックφ１期間に６個の容量素子が基準電圧Ｖｒ＋に対応する電荷を保持し、３個の容量素子が基準電圧Ｖｒ−に対応する電荷を保持するから、クロックφ１期間には差し引き３個の容量素子がＶｒ＋に対応する電荷を保持し、クロックφ２期間に９個の容量素子で電荷の分配が起こることと、等価な動作となる。
【００３８】
また、例えば、デジタル値“１５”の場合には、デジタルデータＳ１〜Ｓ３及びＳ１３〜Ｓ１５は“１０”、Ｓ４〜Ｓ１２は“０”と設定される。
したがって、クロックφ１期間に、１５個の容量素子Ｃ１〜Ｃ１５は全て基準電圧Ｖｒ−に対応する電荷を保持し、クロックφ２期間に、６個の容量素子Ｃ１〜Ｃ３及びＣ１３〜Ｃ１５は、演算増幅器１００に積分され、また９個の容量素子Ｃ４〜Ｃ１２は演算増幅器１００の入出力間に並列に接続される。
【００３９】
これはすなわち、クロックφ１がハイレベルである期間に差し引き１５個の容量素子がＶｒ＋に対応する電荷を保持し、クロックφ２がハイレベルである期間に９個の容量素子Ｃ４〜Ｃ１２で電荷の分配が起こることと、等価な動作となる。
一方、図４は、前記図６に示す従来のＤ／Ａ変換器４０において、同様にして、“０”〜“１５”までのデジタル値をとる場合の動作を示したものである。
【００４０】
図６に示すＤ／Ａ変換器４０の場合、デジタル値“１５”を表すデジタル信号の場合には、図４に示すように、デジタルデータＳ１〜Ｓ１５を全て“１”に設定し、“１４”の場合には、デジタルデータＳ１を“０”、“１３”の場合には、デジタルデータＳ１、Ｓ２のみを“０”に設定し、以後、デジタル値が減少する毎に、デジタルデータを、その昇順に順次“０”に設定し、“１”のときＳ１からＳ１４を“０”、“０”のときにデジタルデータＳ１〜Ｓ１５を全て“０”に設定するようになっている。
【００４１】
例えば、図４において、デジタル値“９”の場合には、デジタルデータＳ１〜Ｓ６は“０”、Ｓ７〜Ｓ１５は“１”と設定される。
したがって、デジタル値“９”の場合には、クロックφ１期間に、６個の容量素子Ｃ１〜Ｃ６が基準電圧Ｖｒ−に対応する電荷を保持し、９個の容量素子Ｃ７〜Ｃ１５が基準電圧Ｖｒ＋に対応する電荷を保持し、クロックφ２期間に、１５個の容量素子Ｃ１〜Ｃ１５が演算増幅器１００の入出力間に接続される。
【００４２】
これはすなわち、クロックφ１期間に、差し引き３個の容量素子がＶｒ＋に対応する電荷を保持し、クロックφ２期間に、１５個の容量素子で電荷の分配が起こることと、等価な動作となる。
同様に、デジタル値“１５”の場合には、デジタルデータＳ１〜Ｓ１５は“１”に設定されるから、クロックφ１期間に、１５個の容量素子Ｃ１〜Ｃ１５は全て基準電圧Ｖｒ＋に対応する電荷を保持し、クロックφ２期間に、１５個の容量素子Ｃ１〜Ｃ１５が演算増幅器１００の入出力間に並列に接続され、クロックφ１期間に、１５個の容量素子がＶｒ＋に対応する電荷を保持し、クロックφ２期間に、１５個の容量素子で電荷の分配が起こることと、等価な動作となる。
【００４３】
このように、図３の場合には差し引き後の電荷を９個の容量素子で分配するのに対し、図４の場合には差し引き後の電荷を１５個の容量素子で分配しているから、図３の方が、そのアナログ信号出力は、１．５（９／６）倍大きくなることがわかる。
次に、本発明の第２の実施の形態を説明する。
【００４４】
この第２の実施の形態におけるＤ／Ａ変換器は、上記第１の実施の形態と同様の構成であるが、第２の容量素子群Ｇｒ２に属する容量素子Ｃｆ〜Ｃｉは、その容量値が第１の容量素子群Ｇｒ１に属する容量素子Ｃ１〜Ｃｅの２倍となっている。つまり、第１の容量素子群Ｇｒ１に属する容量素子の容量値をＣ* とすると、第２の容量素子群Ｇｒ２に属する容量素子の容量値は２・Ｃ* である。
【００４５】
図５は、このように容量値が設定された第１の容量素子群Ｇｒ１に属する容量素子Ｃ４〜Ｃ１２、第２の容量素子群Ｇｒ２に属する容量素子Ｃ１〜Ｃ３を用いて、上記第１の実施の形態と同様に、“０”〜“１５”までの１６値をとる場合の動作を示したものである。
図５中、記号“＋”、“−”及び“０”は上記第１の実施の形態と同様である。記号“２＋”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子は“Ｖｒ＋”に対応した電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、反転入力端子を介して演算増幅器１００に積分されるように動作することを示す。また、記号“２−”は、デジタルデータＳｘは、クロックφ１がハイレベルである期間（クロックφ１期間）で、容量素子は“Ｖｒ−”に対応した電荷を保持し、クロックφ２がハイレベルである期間（クロックφ２期間）で、反転入力端子を介して演算増幅器１００に積分されるように動作することを示す。
【００４６】
そして、図５において、容量素子Ｃ４〜Ｃ１２が前記第１の容量素子群Ｇｒ１に属し、容量素子Ｃ１〜Ｃ３が前記第２の容量素子群Ｇｒ２に属している。
図５の場合、デジタル値“１５”を表すデジタル信号の場合には、デジタルデータＳ１〜Ｓ３を全て“１１”、Ｓ４〜Ｓ１２を全て“１”に設定し、“１４”の場合には、デジタルデータＳ１のみを“００”に設定する。また、“１３”の場合には、デジタルデータＳ１及びＳ２のみを“００”に設定する。
【００４７】
そして、デジタル値“１２”〜“３”の間は、デジタルデータＳ１〜Ｓ３を全て“００”に設定し、デジタルデータＳ４〜Ｓ１２を、全て“１”の状態から、デジタル値が減少する毎に、デジタルデータを、その昇順に順次“０”に設定し、デジタル値“１１”のときにデジタルデータＳ４のみ“０”、“１０”のときＳ４及びＳ５のみ“０”、“４”のときＳ４〜Ｓ１１を“０”、“３”のときにデジタルデータＳ４〜Ｓ１２が全て“０”となるように設定するようになっている。
【００４８】
さらに、デジタル値“２”〜“０”の場合には、デジタルデータＳ４〜Ｓ１２を全て“０”とし、デジタル値“２”の場合にはデジタルデータＳ３を“１０”、“１”の場合には、デジタルデータＳ２及びＳ３を“１０”、そして、“０”のときには、デジタルデータＳ１〜Ｓ３を全て“１０”に設定するようになっている。
【００４９】
図５において、例えば、デジタル値“９”の場合、デジタルデータＳ１〜Ｓ３は“００”、Ｓ４〜Ｓ６は“０”、Ｓ７〜Ｓ１２は“１”と設定される。
したがって、図５の“「＋」個数”、“「−」個数”、“差し引き”の各欄に示すように、クロックφ１期間において、デジタルデータＳ４〜Ｓ６で制御される３個の容量素子Ｃ４〜Ｃ６は基準電圧Ｖｒ−に対応する電荷を保持し、デジタルデータＳ７〜Ｓ１２で制御される６個の容量素子Ｃ７〜Ｃ１２は基準電圧Ｖｒ＋に対応する電荷を保持する。そして、クロックφ２期間になると、これら９個の容量素子Ｃ４〜Ｃ１２が、演算増幅器１００の入出力間に接続される。このとき、デジタルデータＳ１〜Ｓ３で制御される３個の容量素子Ｃ１〜Ｃ３は、クロックφ１期間に零電荷を保持し、クロックφ２期間にこれらは演算増幅器１００に積分されるが、実質積分される電荷は零である。
【００５０】
これはすなわち、クロックφ１期間に差し引き３個の容量素子がＶｒ＋に対応する電荷を保持し、クロックφ２期間に９個の容量素子Ｃ４〜Ｃ１２で電荷の分配が起こることと、等価な動作となる。
また、例えば、デジタル値“１５”の場合には、デジタルデータＳ１〜Ｓ３は“１０”、Ｓ４〜Ｓ１２は“０”と設定される。
【００５１】
したがって、クロックφ１期間に、１２個の容量素子Ｃ１〜Ｃ１２は全て基準電圧Ｖｒ＋に対応する電荷を保持し、クロックφ２期間に、３個の容量素子Ｃ１〜Ｃ３の電荷は、演算増幅器１００に積分され、また９個の容量素子Ｃ４〜Ｃ１２は演算増幅器１００の入出力間に並列に接続される。
よって、クロックφ１期間に、１２個の容量素子Ｃ１〜Ｃ１２がＶｒ＋に対応する電荷を保持し、そのうち、３つの容量素子Ｃ１〜Ｃ３は、他の容量素子Ｃ４〜Ｃ１２の２倍の容量を有するから、クロックφ２期間に、第１の容量素子群Ｇｒ１に属する１５個の容量素子が保持するＶｒ＋に対応する電荷を、９個の容量素子Ｃ４〜Ｃ１２で分配することと、等価な動作となる。
【００５２】
したがって、この第２の実施の形態の場合も、上記第１の実施の形態と同等の作用効果を得ることができると共に、第２の実施の形態の場合、第２の容量素子群Ｇｒ２に属する容量素子数を削減することができるという効果を得ることができる。
また、上記第１及び第２の実施の形態においては、図３及び図５に示すように、出力電位ＯＵＴの信号レベルが小さくなるときのデジタル信号値は、信号値“６”〜“９”付近の、Ｄ／Ａ変換器５０の取り得る範囲の中央付近に分散している。このように、第２の容量素子群Ｇｒ２に属するＣ１〜Ｃ３、Ｃ１３〜Ｃ１５が零電荷を積分する領域では、前述の特開平１１−０５５１２１号公報で説明されているように、電荷の分配は容量素子間で受動的に行われるため、演算増幅器１００が電荷供給を行ったりする必要はなく、演算増幅器１００の消費電力を極めて低消費電力に抑えることができる。特にオーディオ分野においては、このように無信号出力時の消費電流を少なくすることが望ましいことから、オーディオ分野において効果的である。
【００５３】
なお、上記各実施の形態においては、第２の容量素子群Ｇｒ２の容量素子においては、その一端をスイッチＳＵＧｘによって予め設定した電位、上記各実施の形態においては、接地電位に接続して零電荷を積分するようにした場合について説明したが、これに限らず、例えば、予め設定した電位に接続するためのスイッチをオフ状態にし、実質電荷の積分を行わないようにすることも可能である。
【００５４】
また、上記各実施の形態において、前記容量素子のいくつかを、２の巾乗の重み付けした値とすることも可能である。
また、上記各実施の形態において、全差動型の演算増幅器を用いて、容量素子及びスイッチを設け、デジタルデータを反転させた相似な形で配置し、Ｄ／Ａ変換器を実現することも可能である。
【００５５】
また、上記各実施の形態において、容量素子のいくつかを設定された時刻毎に位置シャッフルしたり、また、デジタルデータＳｘの出力先をシャッフルする等、いわゆる、ダイナミックエレメントマッチング（ＤＥＭ）を信号制御回路１３に適用し、等値であるはずの複数個の容量素子の製造ばらつきなどによる誤差成分を拡散するようにしてもよい。
【００５６】
例えば、前記図３に示す動作を行う場合には、第２の容量素子群Ｇｒ２に属する６個の容量素子Ｃ１〜Ｃ３及びＣ１３〜Ｃ１５と、第１の容量素子群Ｇｒ１に属する９個の容量素子Ｃ４〜Ｃ１２とについて、それぞれ同一の容量素子群の中で全体或いはその一部分をシャッフルしながら、Ｄ／Ａ変換するようにすればよい。
【００５７】
つまり、例えば前記容量素子Ｃ４〜Ｃ１２をシャッフルする場合には、各容量素子Ｃ４〜Ｃ１２に識別番号を付与しておく。そして、ある時点ｔ１で指定されたテジタル信号値に応じて特定される、容量素子Ｃ４〜Ｃ１２のうちの「＋」動作をすべき容量素子数を検出し、識別番号の例えば昇順に、検出した容量素子数に相当する容量素子を「＋」動作させ、残りの容量素子は「−」動作させる。
【００５８】
そして、次の時点ｔ２では、同様にして、指定されたデジタル信号値に応じた「＋」動作をすべき容量素子数を検出し、時点ｔ１で「＋」動作を行った容量素子の次の識別番号に相当する容量素子から順に、検出した容量素子数分の容量素子を「＋」動作させ、残りを「−」動作させる。
この処理を繰り返し行い、最終の識別番号が付与された容量素子まで「＋」動作を行った場合には、最初の識別番号が付与された容量素子に戻るようにする。このようにすることによって、容量素子Ｃ４〜Ｃ１２内において、容量素子を容易にシャッフルすることができる。
【００５９】
なお、上記第２の実施の形態においては、第２の容量素子群Ｇｒ２の容量素子の容量値を、第１の容量素子群Ｇｒ１の容量素子の容量値の２倍となるように設定した場合について説明したが、これに限るものではなく、Ｄ／Ａ変換器５０の出力電圧として所望の値が得られるように任意に設定するようにすればよい。
なお、上記各実施の形態において、第１の期間がクロックφ１がハイレベルである期間に対応し、第２の期間がクロックφ２がハイレベルである期間に対応し、基準電圧Ｖｒ＋、Ｖｒ−が電荷保持用電源電圧に対応し、スイッチＳＵＧｆ〜ＳＵＧｉにおける接地電位の供給元が保持電荷転送用電源に対応し、容量素子Ｃ１〜Ｃｅが第１の容量素子に対応し、容量素子Ｃｆ〜Ｃｉが第２の容量素子に対応し、ＳＹ１〜ＳＹｅ及びＳＢが第１のスイッチ部に対応し、スイッチＳＵＧｆ〜ＳＵＧｉ及びＳＢが第２のスイッチ部に対応し、容量素子Ｃfbがローパス特性を有するように設けた容量素子に対応している。
【００６０】
【発明の効果】
本発明の請求項１に係るＤ／Ａ変換器によれば、第１の期間に、第１及び第２の容量素子がデジタル信号に基づいて電荷保持用電源電圧に対応する電荷を保持し、第２の期間に第１の容量素子を演算増幅器の入力端子と出力端子との間に接続し、且つ第２の容量素子を演算増幅器の入力端子と保持電荷転送用電源との間に接続するようにしたから、第１及び第２の容量素子で保持した電荷を第１の容量素子のみにおいて分配したことと同等の動作を行うことになる。よって、第１の容量素子のみを有する場合に比較して、演算増幅器の出力電圧すなわちＤ／Ａ変換器の出力電圧の最大振幅をより増大させることができ、出力電圧に対する演算増幅器のノイズを小さくすることができるから、Ｓ／Ｎ比をより向上させることができる。
【００６１】
また、請求項２に係るＤ／Ａ変換器によれば、第１の容量素子、第２の容量素子、或いは、第１及び第２の容量素子を複数の容量素子で構成するようにしたから、電荷を保持させる容量素子の組み合わせ数を代えることによって、複数種の出力電圧を得ることができる。
また、請求項３に係るＤ／Ａ変換器によれば、第１及び第２の容量素子を全て同一の容量値にしたから、リニアレベル型のＤ／Ａ変換機能を実現することができる。
【００６２】
また、請求項４に係るＤ／Ａ変換器によれば、第２の容量素子の容量値を、第１の容量素子の容量値の２倍となるようにしたから、第２の容量素子の素子数を低減させることができる。
さらに、請求項５に係るＤ／Ａ変換器によれば、演算増幅器の出力端子と入力端子との間に、ローパス特性を有するように容量素子を設けたから、ローパス特性を有するＤ／Ａ変換器を実現することができる。
【図面の簡単な説明】
【図１】本発明におけるＤ／Ａ変換器の一例を示す回路図である。
【図２】図１のＤ／Ａ変換器に供給するクロックのタイミングチャートである。
【図３】第１の実施の形態の動作説明に供する説明図である。
【図４】従来のＤ／Ａ変換器の動作説明に供する説明図である。
【図５】第２の実施の形態の動作説明に供する説明図である。
【図６】従来のＤ／Ａ変換器の一例を示す回路図である。
【図７】Ｄ／Ａ変換器を備えた信号変換装置の一例を示すブロック図である。
【符号の説明】
１０    信号変換装置
４０    Ｄ／Ａ変換器
５０    Ｄ／Ａ変換器
１００  演算増幅器
２００  クロック供給部
Ｃ１〜Ｃｉ  容量素子
Ｃfb    容量素子
Ｇｒ１  第１の容量素子群
Ｇｒ２  第２の容量素子群
ＳＢ    スイッチ
ＳＵ１〜ＳＵｉ      スイッチ
ＳＵＧ１〜ＳＵＧｅ  スイッチ
ＳＵＧｆ〜ＳＵＧｉ  スイッチ
ＳＹ１〜ＳＹｉ      スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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