(57)【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記メモリセルと結合するワード線と、
前記メモリセルと結合するプレート線と、
前記メモリセルとそれぞれ結合する複数のビット線と、
第１グローバル・プレート線と、
第２グローバル・プレート線と、
前記第１グローバル・プレート線と第２グローバル・プレート線を活性化/被活性化させるためのローカルプレート線デコーダと、
ドレインが前記第１グローバル・プレート線と結合し、ゲートが前記ワード線と結合して、ソースが前記プレート線と結合し、前記ワード線の電位に基づき前記プレート線の一端を前記第１グローバル・プレート線と結合する第1スイッチ回路と、
ゲートが前記第２グローバル・プレート線と結合し、ソースが接地電位と結合し、ドレインが前記プレート線に結合し、前記第２グローバル・プレート線の電位に基づき前記プレート線の一端を接地電位と結合する第２スイッチ回路と、
を備えることを特徴とするランダムアクセスメモリデバイス。
【請求項２】
前記メモリセルは、ゲートと、強誘電体コンデンサとを含むアクセストランジスタを有し、前記ゲートは、前記ワード線に結合し、前記強誘電体コンデンサは、前記アクセストランジスタを介して対応する前記ビット線と結合する第1プレートと、前記プレート線と結合する第２プレートとを含むことを特徴とする請求項1に記載のランダムアクセスメモリデバイス。
【請求項３】
前記ランダムアクセスメモリデバイスは、強誘電体ランダムアクセスメモリであることを特徴とする請求項１に記載のランダムアクセスメモリデバイス。
【請求項４】
複数のメモリブロックを有するメモリセルアレイと、前記メモリブロックとそれぞれ結合する複数のワード線と、前記ワード線の何れかを選択するためのローデコーダと、を備えるランダムアクセスメモリデバイスであって、
前記メモリブロックは、
前記ワード線とそれぞれ結合する複数のメモリセルと、
前記メモリセルとそれぞれ結合する複数のプレートセグメントと、
前記メモリセルとそれぞれ結合し、前記メモリセルがそれぞれ対応する前記ワード線と前記ビット線の交差点にある複数のビット線と、
第１グローバル・プレート線と、
第２グローバル・プレート線と、
前記第１グローバル・プレート線と前記第２グローバル・プレート線を活性化/非活性化させるためのローカルプレート線デコーダと、
ドレインが前記第１グローバル・プレート線と結合し、ゲートが前記複数のワード線のうち一と結合し、ソースが前記複数のプレートセグメントのうち一と結合し、それぞれ各前記ワード線の電位に基づき各プレートセグメントの一端を各前記第１グローバル・プレート線と結合する複数の第１スイッチ回路と、
ゲートが前記第２グローバル・プレート線と結合し、ソースが接地電位と結合し、ドレインが前記複数のプレートセグメントのうちの一と結合し、それぞれ前記第２グローバル・プレート線の電位に基づき各前記プレートセグメントの一端を接地電位とそれぞれ結合する複数の第２スイッチ回路と、
を有することを特徴とするランダムアクセスメモリデバイス。
【請求項５】
各前記メモリセルは、ゲートと、強誘電体コンデンサとを含むアクセストランジスタを有し、前記ゲートは、前記ワード線に結合し、前記強誘電体コンデンサは、前記アクセストランジスタを介して対応する前記ビット線と結合する第1プレートと、前記プレート線と結合する第２プレートとを含むことを特徴とする請求項４に記載のランダムアクセスメモリデバイス。
【請求項６】
前記ランダムアクセスメモリデバイスは、強誘電体ランダムアクセスメモリであることを特徴とする請求項４に記載のランダムアクセスメモリデバイス。
【請求項７】
複数のメモリセルを有するメモリセルアレイと、前記メモリセルと結合するワード線と、前記メモリセルと結合するプレート線と、前記メモリセルとそれぞれ結合する複数のビット線と、第１グローバル・プレート線と、第２グローバル・プレート線と、前記第１グローバル・プレート線と前記第２グローバル・プレート線を活性化/非活性化させるためのローカルプレート線デコーダと、ドレインが前記第１グローバル・プレート線と結合し、ゲートが前記ワード線と結合し、ソースが前記プレート線と結合し、前記ワード線の電位に基づいて前記プレート線の一端を前記第１グローバル・プレート線と結合する第１スイッチ回路と、および、ゲートが前記第２グローバル・プレート線と結合し、ソースが接地電位と結合し、ドレインが前記プレート線と結合し、前記第２グローバル・プレート線の電位に基づいて前記プレート線の一端を接地電位に結合する第２スイッチ回路と、を備えるランダムアクセスメモリの駆動方法であって、
前記ワード線を非活性化することにより前記第1スイッチ回路をオフにし、前記プレート線と前記第１グローバル・プレート線を非結合とするステップと、
前記第２グローバル・プレート線を活性化することにより前記第２スイッチ回路をオンにして、前記プレート線を接地電位にまで充電するステップと、
前記第２グローバル・プレート線を非活性化することにより前記第２スイッチ回路をオフにして、前記プレート線と前記接地電位を非結合とするステップと、
前記ワード線を活性化することにより前記第1スイッチ回路をオンにし、前記プレート線と前記第１グローバル・プレート線を結合するステップと、
前記第１グローバル・プレート線を活性化することによりプレート線の電位をプレート線に供給するステップと、
を含むことを特徴とするランダムアクセスメモリデバイスの駆動方法。
【請求項８】
前記ビット線の何れかを駆動することにより、対応する前記メモリセルにアクセスするステップと、をさらに含むことを特徴とする請求項７に記載のランダムアクセスメモリデバイスの駆動方法。
【請求項９】
前記メモリセルは、ゲートと、強誘電体コンデンサとを含むアクセストランジスタを有し、前記ゲートは、前記ワード線に結合し、前記強誘電体コンデンサは、前記アクセストランジスタを介して対応する前記ビット線と結合する第1プレートと、前記プレート線と結合する第２プレートとを含むことを特徴とする請求項７に記載のランダムアクセスメモリデバイスの駆動方法。
【請求項１０】
前記ランダムアクセスメモリデバイスは、強誘電体ランダムアクセスメモリであることを特徴とする請求項７に記載のランダムアクセスメモリデバイスの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ランダムアクセスメモリデバイス（random access memory device）及びその駆動方法に関し、特にプレート線を有する不揮発性強誘電体ランダムアクセスメモリデバイス及びその駆動方法に係る。
【０００２】
【従来の技術】
米国特許第5,751,626号「FERROELECTRIC MEMORY USING FERROELECTRIC REFERENCE CELLS」に開示された技術内容から分かるように、強誘電体ランダムアクセスメモリデバイスは、強誘電体コンデンサ（ferroelectric capacitor）を利用して電荷を保存する。一般的に、各メモリセルは、各強誘電体コンデンサに保存された電荷電極性（electrical polarization）に基づきそれぞれの論理状態（logic state）を記憶する。強誘電体コンデンサは、二つのプレートと、プレートの間に存在する誘電体層（dielectric）とを有する。強誘電体コンデンサのプレートは、強誘電体物質、たとえばジルコニウムチタン酸鉛（lead zirconate titanate, PZT）から構成されるので、電位を強誘電体コンデンサのプレートに供給すると、プレートにおける強誘電体物質が分極され、電界の方向に従う。なお、強誘電体コンデンサの一つのプレートは、アクセストランジスタを介してビット線と結合（あるいは接続）し、強誘電体コンデンサのもう一つのプレートは、プレート線と結合する。
【０００３】
なお、強誘電体コンデンサの極性の切り換えには十億分の一秒で十分であるので、強誘電体ランダムアクセスメモリデバイスのプログラミングに必要な時間は、その他の不揮発性メモリ、例えばEPROM(Erasable Programmable Read Only Memory)、EEPROM(Electrically Erasable Programmable Read Only Memory)、またはflash EEPROMなどのプログラミングに必要な時間より少ない。
【０００４】
従来の強誘電体ランダムアクセスメモリデバイスにおいて、電位差を強誘電体コンデンサのプレート間に供給することにより、それぞれメモリデバイスのメモリセルからデータを読み出しまたはメモリデバイスのメモリセルにデータを書き込むので、強誘電体ランダムアクセスメモリデバイスにおけるデコーダは、同時に一組のワード線とプレート線を選択して駆動する。さらに、メモリデバイスのメモリセルの密度が高ければ高いほど、メモリセルの強誘電体コンデンサも増加するが、各強誘電体コンデンサがプレート線と結合しているので、結合し過ぎる強誘電体コンデンサは、プレート線のＲＣ遅延をおこし、さらにメモリデバイスのアクセス速度を低下させる。
【０００５】
上述のＲＣ遅延の問題を解決するために、プレートセグメント（segmented plate line）の構造を利用してメモリデバイスのプレート線を設計することにより、プレート線に変わるのに必要な時間を短縮させるとともに、消耗する電気量も減少させる。
【０００６】
また、アクセス動作を行っている際に、デコーダに選択されなかったプレートセグメントは、フローティング状態にあるので、デコーダに選択されたプレートセグメントとビット線は、上記のフローティング状態のプレートセグメントと結合して、さらに上記のフローティングしているプレートセグメントに周辺ノイズ（peripheral noise）と信号結合（signal coupling）を起こさせる。上述のように、デコーダに選択されたプレートセグメントの影響を受けたため、データのアクセスの過程で、デコーダに選択されなかったプレートセグメントが結合した強誘電体コンデンサの極性方向が変更されて、さらにデコーダに選択されなかったプレートセグメントが結合した強誘電体コンデンサに保存されたデータが破壊されてしまう可能性がある。
【０００７】
図１を参照すると、上記の問題を解決するために、プレートセグメントＰＬi（i=0〜n）の一端に簡略なプルダウン回路（pull down circuit）１０を設置する。図1に示すように、プルダウン１０は、ＰＭＯＳトランジスタ１０１と、第１ＮＭＯＳトランジスタ１０２と、第２ＮＭＯＳトランジスタ１０３と、を備える。プレートセグメントＰＬ0の一端と電気的に接続されたプルダウン回路１０を例に説明すると、ＰＭＯＳトランジスタ１０１の一方ソース/ドレイン（source/drain）は、第１ＮＭＯＳトランジスタ１０２の一方のソース/ドレインと電気的に接続し、ＰＭＯＳトランジスタ１０１と第１ＮＭＯＳトランジスタ１０２のゲートは、ワード線ＷＬ0と電気的に接続しており、ＰＭＯＳトランジスタ１０１の他方のソース/ドレインは、電圧源ＶDDと電気的に接続し、第１ＮＭＯＳトランジスタ１０２の他方のソース/ドレインは、接地端ＧＮＤと電気的に接続し、第２ＮＭＯＳトランジスタ１０３のゲートは、ＰＭＯＳトランジスタ１０１と第１ＮＭＯＳトランジスタ１０２の間に電気的に接続し、第２ＮＭＯＳトランジスタ１０３の二つのソース/ドレインは、それぞれプレート線ＰＬ0の一端及び接地端ＧＮＤに電気的に接続している。さらに、プレート線ＰＬ0の他端は、ＮＭＯＳトランジスタ１０４を介してグローバル・プレート線ＧＰＬと電気的に接続し、ＮＭＯＳトランジスタ１０４のゲートは、ワード線ＷＬ0と電気的に接続している。なお、図１に示された回路の詳細な内容についてはIEEE JSSC "A 3.3V, 4Mb Nonvolatile Ferroelectric RAM with Selectively Driven Double-Pulsed Plate Read/Write"に開示されたので、ここでは特に詳しく述べない。
【０００８】
なお、データのアクセスを行っていないときには、すべてのワード線ＷＬi(i=0〜n)とプレート線ＰＬiは、共にローレベルであり、データのアクセスを行っているときは、ワード線ＷＬ0はハイレベルまで上がるとともにＮＭＯＳトランジスタ１０４を導通させるため、グローバル・プレート線ＧＰＬは、プレート線ＰＬ0を駆動することができる。なお、ワード線ＷＬiは、プルダウン回路１０を駆動するため、ワード線ＷＬiの負荷が増加して、プルダウン回路１０の設置が回路の面積を増加させる。
【０００９】
また、上記の問題を解決するために、アメリカ特許第6201727号には、もうひとつの回路構成が開示されている。図２に示すように、各プレートセグメントＰＬＳi(i=0〜n)の一端は、ＮＭＯＳトランジスタ２４を介してそれぞれ対応するワード線ＷＬiと電気的に接続し、各プレートセグメントＰＬＳiの他端は、ＮＭＯＳトランジスタ２６を介してそれぞれ接地される。ＮＭＯＳトランジスタ２４とＮＭＯＳトランジスタ２６は、それぞれスイッチ制御信号ＳＥＬとスイッチ制御信号ＰＲＣＨＧを介して、導通と非導通を制御される。
【００１０】
【発明が解決しようとする課題】
図３には、全ての制御信号のタイミングチャートを示す。先ず、データのアクセスが行われないときには、スイッチ制御信号ＰＲＣＨＧがハイレベルであるため、ＮＭＯＳトランジスタ２６が導通され、プレートセグメントＰＬＳiを接地させる。一方、データのアクセスが行われるときには、スイッチ制御信号ＳＥＬの電位が上がりワード線ＷＬiが活性化され、次いで、プレートセグメントＰＬＳiがワード線ＷＬiにより活性化されるので、ワード線ＷＬiとプレートセグメントＰＬＳiの負荷が高くなるため、ワード線ＷＬiとプレートセグメントＰＬＳiの電位を高速で上昇させる（ramp up）ことができず、ひいてはメモリデバイスのデータアクセスの速度を制限する。
【００１１】
つまり、図1に示すように、プレート線のプルダウン回路がかなりの面積を占めるので、回路の面積を増加させ、さらに、図２に示すように、プレート線がワード線により駆動されるので、ワード線とプレート線の電位を高速で上昇させることができず、メモリデバイスのアクセスの速度を低下させる。ここで、回路アレンジの面積を減少させ、ワード線とプレート線の電位を高速で上昇させる強誘電体ランダムアクセスメモリデバイスを提供することは、重要な課題となっている。
【００１２】
本発明は、上記の課題を鑑みてなされたものであり、プルダウン回路の占める面積を減少することにより回路アレンジの面積を減少させたランダムアクセスメモリデバイス及びその駆動方法を提供することを目的とする。
【００１３】
本発明は、ワード線とプレート線の電位を高速で上昇させる強誘電体ランダムアクセスメモリデバイス及びその駆動方法を提供することをもう一つの目的とする。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係わるランダムアクセスメモリデバイスは、複数のメモリセルと、ワード線と、プレート線と、複数のビット線と、第１グローバル・プレート線と、第２グローバル・プレート線と、第1スイッチ回路と、第２スイッチ回路と、を備える。本発明において、ワード線、プレート線及びビット線は、それぞれ前記メモリセルと結合する。第１スイッチ回路は、ワード線の電位に基づきプレート線の一端を第１グローバル・プレート線と結合し、第２スイッチ回路は、第２グローバル・プレート線の電位に基づきプレート線の一端を基準電位と結合する。
【００１５】
また、本発明のもう一つの実施の形態に係わるランダムアクセスメモリデバイスは、メモリセルアレイと、複数のワード線と、ローデコーダと、を備える。メモリセルアレイは、複数のメモリブロックを含む。前記ワード線は、それぞれ前記メモリブロックに結合する。ローデコーダは、前記ワード線の何れかを選択するために用いられる。本発明において、メモリブロックは、複数のメモリセルと、複数のプレートセグメントと、複数のビット線と、第１グローバル・プレート線と、第２グローバル・プレート線と、ローカルプレート線デコーダ（local plate line decoder）と、複数の第1スイッチ回路と、複数の第２スイッチ回路と、を備える。前記ワード線、プレート線及びビット線は、それぞれ前記メモリセルと結合しており、前記メモリセルがそれぞれ対応するワード線とビット線の交差点にある。ローカルプレート線デコーダは。第１グローバル・プレート線と第２グローバル・プレート線の活性化/非活性化に用いられ、前記第1スイッチ回路は、それぞれ各ワード線の電位に基づき、各プレートセグメントの一端を各第１グローバル・プレート線と結合し、前記第２スイッチ回路は、それぞれ各第２グローバル・プレート線の電位に基づき各プレートセグメントの一端を基準電位に結合する。
【００１６】
また、本発明に係わるランダムアクセスメモリデバイスの駆動方法は、ワード線を非活性化することにより第1スイッチ回路をオフにして、プレート線と第１グローバル・プレート線を非結合（decouple）とするステップと、第２グローバル・プレート線を活性化することにより第２スイッチ回路をオンにしてプレート線を基準電位にまで充電するステップと、第２グローバル・プレート線を非活性化することにより第２スイッチ回路をオフにしてプレート線と基準電位を非結合とするステップと、ワード線を活性化することにより第1スイッチ回路をオンにしてプレート線と第１グローバル・プレート線を結合するステップと、第１グローバル・プレート線を活性化することによりプレート線の電位をプレート線に供給するステップとを含む。
【００１７】
本発明のランダムアクセスメモリデバイスによれば、二つのスイッチ回路のみを利用してプレート線の充電と放電を制御しているので、回路アレンジの面積を減少させることができる。また、本発明のランダムアクセスメモリデバイスによれば、第１グローバル・プレート線を利用してプレート線を充電するので、ワード線の負荷を軽減することができ、さらにワード線とプレート線の電位を高速で上昇させることができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態に係わるランダムアクセスメモリデバイスを説明する。
【００１９】
図４を参照すると、本発明の実施の形態に係わるランダムアクセスメモリデバイスは、メモリセルアレイと、複数のワード線ＷＬi（i=0〜ｎ）と、ローデコーダ４０と、を備える。本実施の形態において、メモリセルアレイは、複数のメモリセルを有する複数のメモリブロック３００a〜３００bに分けされる各ワード線ＷＬiは、それぞれメモリブロック３００a〜３００bにおけるメモリセルと結合する。ローデコーダ４０は、ワード線ＷＬiの何れかを選択し活性化させる。
【００２０】
図４に示すように、メモリブロック３００aは、複数のメモリセルと、複数のプレートセグメントＰＬＳiと、複数のビット線ＢＬj(j=0〜ｍ)と、第１グローバル・プレート線ＦＧＰＬと、第２グローバル・プレート線ＳＧＰＬと、ローカルプレート線デコーダ３８と、複数の第1スイッチ回路３４と、複数の第２スイッチ回路３６と、を備える。本実施の形態において、各メモリセルは、アクセストランジスタ３０と強誘電体コンデンサ３２とを有し、ワード線ＷＬi、プレートセグメントＰＬＳi、ビット線ＢＬjは、それぞれこれらのメモリセルと結合している。更に詳しくは、ワード線ＷＬiは、それぞれ各アクセストランジスタ３０のゲートと結合し、プレートセグメントＰＬＳiは、それぞれ各強誘電体コンデンサ３２の第1プレート（図示せず）と結合し、ビット線ＢＬjは、それぞれ各アクセストランジスタ３０のソース/ドレインと結合し、各アクセストランジスタ３０を介してそれぞれ各強誘電体コンデンサ３２の第２プレート（図示せず）と結合している。図４に示すように、ワード線ＷＬiの方向とビット線ＢＬjの方向は、互いに垂直であり、また前記メモリセルは、それぞれ対応するワード線ＷＬiとビット線ＢＬjの交差点にある。さらに、本発明の実施の形態に係わるランダムアクセスメモリデバイスは、更に、ビット線ＢＬjを解読して前記メモリセルがビット線ＢＬjを介して出力された信号を検出するセンスアンプ/コラムデコーダ（sense amplifier/ column decoder）４２を備える。
【００２１】
ローカルプレート線デコーダ３８は、第１グローバル・プレート線ＦＧＰＬと第２グローバル・プレート線ＳＧＰＬを活性化/非活性化するために用いられる。なお、本発明の実施の形態に係わるランダムアクセスメモリデバイスは、更に、メモリブロック３００a〜３００bのローカルプレート線デコーダ３８とそれぞれ結合することにより、第１グローバル・プレート線ＦＧＰＬと第２グローバル・プレート線ＳＧＰＬを活性化/非活性化するのに必要な電位を供給するグローバル・プレート線ＧＰＬを備える。
【００２２】
第1スイッチ回路３４は、例えばＮＭＯＳトランジスタであり、そのゲートが、対応するワード線ＷＬiと結合することによりワード線ＷＬiの電位を受けとり、その二つのソース/ドレインが、それぞれ第１グローバル・プレート線と、対応するプレートセグメントＰＬＳiと結合する。このため、ワード線ＷＬiは、対応する第1スイッチ回路３４の導通を制御するが、第１グローバル・プレート線ＦＧＰＬは、対応するプレートセグメントＰＬＳiを駆動するために用いられる。つまり、ワード線ＷＬiは、アクセストランジスタ３０を充電するだけでよいので、ワード線ＷＬiの負荷を有効的に低下させることができる。
【００２３】
第２スイッチ回路３６も、例えばＮＭＯＳトランジスタであり、そのゲートが第２グローバル・プレート線ＳＰＧＬと結合し、その二つのソース/ドレインがそれぞれ対応するプレートセグメントＰＬＳiと基準電位とに結合している。このため、第２グローバル・プレート線ＳＧＰＬは、対応する第２スイッチ回路３６の導通を制御し、第２スイッチ回路３６が導通しているときは、プレートセグメントＰＬＳiは、基準電位まで放電される（discharge）。本実施の形態において、基準電位は、接地端ＧＮＤである。
【００２４】
本発明の内容を更に分かりやすくするため以下実施例を挙げて、本発明の実施の形態に係わるランダムアクセスメモリデバイスの駆動方法のステップを説明する。
【００２５】
本実施例において、本発明のランダムアクセスメモリデバイスは、例えば、プレート線ＰＬ、又はビット線ＢＬなどにより駆動される。プレート線ＰＬ駆動を例にすると、図５に示すように、本発明の実施の形態に係わるランダムアクセスメモリデバイスが駆動されると、ワード線ＷＬi、第１グローバル・プレート線ＦＧＰＬ、第２グローバル・プレート線ＳＧＰＬ、プレートセグメントＰＬＳi、センスアンプ、ビット線ＢＬj及び基準ビット線/ＢＬiの電位は、読み出したいデータのメモリセルのアドレスに基づいてそれぞれが制御信号を出力する。
【００２６】
図６を参照すると、ステップ６０１からステップ６０３は、本発明のランダムアクセスメモリデバイスがデータアクセス操作を行う前の処理過程である。
【００２７】
先ず、ステップ６０１では、ワード線ＷＬiを非活性化することにより第1スイッチ回路３４をオフにするため、プレートセグメントＰＬＳiと第１グローバル・プレート線ＦＧＰＬは、非結合（decouple）を形成する。図５に示すように、ワード線ＷＬ0の電位は、操作開始の時点ではローレベルであり、プレートセグメントＰＬＳ0と互いに結合している第1スイッチ回路３４のゲートに入力されるので、第1スイッチ回路３４の二つのソース/ドレインが導通できないため、第１グローバル・プレート線ＦＧＰＬとプレートセグメントＰＬＳ0は非結合となる。
【００２８】
ステップ６０２では、第２グローバル・プレート線ＳＧＰＬが活性化されることにより第２スイッチ回路３６をオンにするため、プレートセグメントＰＬＳiは、基準電位まで充電される。本実施の形態において、第２グローバル・プレート線ＳＧＰＬの電位は、ハイレベルであり、プレートセグメントＰＬＳ0と互いに結合している第２スイッチ回路３６のゲートに入力されるので、第２スイッチ回路３６の二つのソース/ドレインは導通され、プレートセグメントＰＬＳ0を接地端ＧＮＤと結合させる。つまり、プレートセグメントＰＬＳ0の電位が除かれるようにする。
【００２９】
ステップ６０３では、第２グローバル・プレート線ＳＧＰＬを非活性化することにより第２スイッチ回路３６をオフにして、プレートセグメントＰＬＳiと基準電位を非結合とする。本実施の形態において、第２グローバル・プレート線ＳＧＰＬの電位は、ハイレベルからローレベルへと変わるため、第２スイッチ回路３６の二つのソース/ドレインが導通できないので、プレートセグメントＰＬＳ0と接地端ＧＮＤは非結合となる。
【００３０】
なお、ステップ６０４からステップ６０６は、本発明のランダムアクセスメモリデバイスがデータアクセスの操作を行う処理過程である。
【００３１】
ステップ６０４では、ワード線ＷＬiが活性化されることにより第1スイッチ回路３４をオンにし、プレートセグメントＰＬＳiと第１グローバル・プレート線ＦＧＰＬを結合する。更に詳細しくは、ローデコーダ４０が受信したアドレス信号を解読して、その後アクセスしたいメモリセルのワード線、例えばワード線ＷＬ0を選択し、ハイレベルまで充電する。このため、本発明によるランダムアクセスメモリデバイスにおいて、ワード線ＷＬ0は、ワード線ＷＬ0と対応するアクセストランジスタ３０及び第1スイッチ回路３４のゲートを同時に駆動することができ、さらにワード線ＷＬ0と対応するアクセストランジスタ３０及び第1スイッチ回路３４を導通することができるので、プレートセグメントＰＬＳiが第１グローバル・プレート線ＦＧＰＬと結合する。
【００３２】
ステップ６０５では、第１グローバル・プレート線ＦＧＰＬを活性化することにより、プレートセグメントＰＬＳiがプレート線電位を有するようにする。本実施の形態において、第１グローバル・プレート線ＦＧＰＬの電位は、ローレベルからハイレベルへ上がり、しかも第1スイッチ回路３４が導通されてプレートセグメントＰＬＳiと第１グローバル・プレート線ＦＧＰＬを結合させるので、プレートセグメントＰＬＳ0はハイレベルまで充電される、つまり、プレートセグメントＰＬＳ0は、ハイレベルのプレート線電位を有する。
【００３３】
ステップ６０６では、センスアンプ/コラムデコーダ４２は、受信したアドレス信号に基づいて活性化し、この際、プレートセグメントＰＬＳiは、ビット線ＢＬiと基準ビット線/ＢＬiのうち一つをより高い電位まで駆動して、もう一つをより低い電位まで駆動する。例えば、図５に示すように、プレートセグメントＰＬＳ0は、ビット線ＢＬ0と基準ビット線/ＢＬ0をそれぞれより高い電位とより低い電位に駆動することができるので、センスアンプ/コラムデコーダ４２は、感度増幅信号（sense amplifier signal）ＳＡＥの制御に基づき、対応するメモリセルにアクセスすることができる。
【００３４】
なお、上記のランダムアクセスメモリデバイス駆動方法は、一例であり、各ステップの前後順序は絶対的なものではない。図５を例にすると、第１グローバル・プレート線ＦＧＰＬの電位の上昇と第２グローバル・プレート線ＳＧＰＬの電位の下降は、それぞれステップ６０２とステップ６０３において行っているが、同時に行っても良い。
【００３５】
また、上記の回路構成は、本発明の一実施の形態に過ぎず、本発明のランダムアクセスメモリデバイスは、例えば、複数のメモリセルと、ワード線と、プレート線と、複数のビット線と、第１グローバル・プレート線と、第２グローバル・プレート線と、第1スイッチ回路と、第２スイッチ回路と、を備えていることもできる。この場合、ワード線、プレート線とビット線は、それぞれメモリセルと結合し、第1スイッチ回路は、ワード線の電位に基づきプレート線の一端を第１グローバル・プレート線と結合し、第２スイッチ回路は、第２グローバル・プレート線の電位に基づきプレート線の一端を基準電位と結合する。
【００３６】
以上、本発明の実施例を図面を参照して詳述してきたが、具体的な構成は、この実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても、本発明に含まれる。
【図面の簡単な説明】
【図１】従来のランダムアクセスメモリデバイスの回路構成を示す概略図である。
【図２】もう一つの従来のランダムアクセスメモリデバイスの回路構成を示す概略図である。
【図３】図２に示された回路構成における全ての制御信号のタイミングチャートを示す概略図である。
【図４】本発明の実施の形態に係わるランダムアクセスメモリデバイスの回路構成を示す概略図である。
【図５】図４に示された回路構成における全ての制御信号のタイミングチャートの概略図である。
【図６】本発明の実施の形態に係わるランダムアクセスメモリデバイスの駆動方法を示す概略図である。
【符号の説明】
１０  プルダウン回路
１０１  ＰＭＯＳトランジスタ
１０２  第１ＮＭＯＳトランジスタ
１０３  第２ＮＭＯＳトランジスタ
１０４  ＮＭＯＳトランジスタ
２４  ＮＭＯＳトランジスタ
２６  ＮＭＯＳトランジスタ
３０  アクセストランジスタ
３００a〜３００b  メモリブロック
３２  強誘電性コンデンサ
３４  第1スイッチ回路
３６  第２スイッチ回路
３８  ローカル・プレート線デコーダ
４０  ローデコーダ
４２  センスアンプ/コラムデコーダ
６０１〜６０６  ランダムアクセスメモリデバイスの駆動方法のステップ
ＢＬj  ビット線
/ＢＬi  基準ビット線
ＦＧＰＬ  第１グローバル・プレート線
ＧＮＤ  接地端
ＧＰＬ  グローバル・プレート線
ＰＬi  プレート線
ＰＬＳi  プレートセグメント
ＰＲＣＨＧ  スイッチ制御信号
ＳＡＥ  感度増幅信号
ＳＥＬ  スイッチ制御信号
ＳＰＧＬ  第２グローバル・プレート線
ＶDD  電圧源
ＷＬi  ワード線
【図１】
0003965079.tif 000002
【図２】
0003965079.tif 000003
【図３】
0003965079.tif 000004
【図４】
0003965079.tif 000005
【図５】
0003965079.tif 000006
【図６】
0003965079.tif 000007