(57)【特許請求の範囲】
【請求項１】
第１のオーミック電極を昇圧電圧出力端に接続され、第２のオーミック電極に電源電圧を昇圧してなる昇圧電圧が供給され、昇圧電圧出力時に導通、昇圧電圧非出力時に非導通とされる負荷充電用トランジスタと、
第１のオーミック電極を前記昇圧電圧出力端に接続され、昇圧電圧非出力時に導通、昇圧電圧出力時に非導通とされる耐圧補償用トランジスタと、
第１のオーミック電極を前記耐圧補償用トランジスタの第２のオーミック電極に接続され、第２のオーミック電極を接地され、昇圧電圧非出力時に導通、昇圧電圧出力時に非導通とされる第１の負荷放電用トランジスタとを有してなる昇圧電圧供給回路において、
前記耐圧補償用トランジスタは、その電流駆動能力を前記第１の負荷放電用トランジスタよりも大とされていると共に、
第１のオーミック電極を前記耐圧補償用トランジスタの第２のオーミック電極に接続され、第２のオーミック電極を接地され、チャネル幅を前記第１の負荷放電用トランジスタのチャネル幅よりも大とされ、前記第１の負荷放電用トランジスタに遅延して負荷放電動作を行うように制御される第２の負荷放電用トランジスタを付加している
ことを特徴とする昇圧電圧供給回路。
【請求項２】
前記耐圧補償用トランジスタは、そのチャネル幅を前記第１の負荷放電用トランジスタよりも大とする
ことを特徴とする請求項１記載の昇圧電圧供給回路。
【請求項３】
前記第１の負荷放電用トランジスタは、導通時、制御電極に電源電圧が印加されることにより、前記耐圧補償用トランジスタは、その電流駆動能力を前記第１の負荷放電用トランジスタよりも大とされている
ことを特徴とする請求項１記載の昇圧電圧供給回路。
【請求項４】
第１のオーミック電極を昇圧電圧出力端に接続され、第２のオーミック電極に電源電圧を昇圧してなる昇圧電圧が供給され、昇圧電圧出力時に導通、昇圧電圧非出力時に非導通とされる負荷充電用トランジスタと、
第１のオーミック電極を前記昇圧電圧出力端に接続され、昇圧電圧非出力時に導通、昇圧電圧出力時に非導通とされる耐圧補償用トランジスタと、
第１のオーミック電極を前記耐圧補償用トランジスタの第２のオーミック電極に接続され、第２のオーミック電極を接地され、昇圧電圧非出力時に導通、昇圧電圧出力時に非導通とされる第１の負荷放電用トランジスタとを有してなる昇圧電圧供給回路において、
前記耐圧補償用トランジスタの制御電極に電源電圧よりも高く、昇圧電圧よりも低い電圧が印加されると共に、前記耐圧補償用トランジスタは、その電流駆動能力を前記第１の負荷放電用トランジスタよりも大とされ、かつ、
第１のオーミック電極を前記耐圧補償用トランジスタの第２のオーミック電極に接続され、第２のオーミック電極を接地され、チャネル幅を前記第１の負荷放電用トランジスタのチャネル幅よりも大とされ、前記第１の負荷放電用トランジスタに遅延して負荷放電動作を行うように制御される第２の負荷放電用トランジスタを付加している
ことを特徴とする昇圧電圧供給回路。
【請求項５】
前記耐圧補償用トランジスタは、そのチャネル幅を前記第１の負荷放電用トランジスタよりも大とする
ことを特徴とする請求項４記載の昇圧電圧供給回路。
【請求項６】
前記第１の負荷放電用トランジスタは、導通時、制御電極に電源電圧が印加されることにより、前記耐圧補償用トランジスタは、その電流駆動能力を前記第１の負荷放電用トランジスタよりも大とされている
ことを特徴とする請求項４記載の昇圧電圧供給回路。
【請求項７】
前記負荷充電用トランジスタは、制御電極に接地電圧又は昇圧電圧が印加されるｐチャネル絶縁ゲート形電界効果トランジスタであり、
前記耐圧補償用トランジスタは、ｎチャネル絶縁ゲート形電界効果トランジスタであり、
前記第１の負荷放電用トランジスタは、制御電極に昇圧電圧又は接地電圧が印加されるｎチャネル絶縁ゲート形電界効果トランジスタであり、
前記第２の負荷放電用トランジスタは、制御電極に昇圧電圧又は接地電圧が印加されるｎチャネル絶縁ゲート形電界効果トランジスタである
ことを特徴とする請求項１、２又は４記載の昇圧電圧供給回路。
【請求項８】
高レベルを電源電圧、低レベルを接地電圧とする第１の制御信号を、高レベルを昇圧電圧、低レベルを接地電圧とする第２の制御信号にレベル変換するレベル変換回路を有し、
前記第２の制御信号が出力される前記レベル変換回路の制御信号出力端を前記負荷充電用トランジスタ及び前記第１の負荷放電用トランジスタの制御電極に接続すると共に、前記制御信号出力端を遅延素子を介して前記第２の負荷放電用トランジスタに接続している
ことを特徴とする請求項１、２又は４記載の昇圧電圧供給回路。
【請求項９】
前記レベル変換回路は、
第１のオーミック電極に昇圧電圧が印加される第１、第２のｐチャネル絶縁ゲート形電界効果トランジスタと、
第１のオーミック電極を前記第１のｐチャネル絶縁ゲート形電界効果トランジスタの第２のオーミック電極及び前記第２のｐチャネル絶縁ゲート形電界効果トランジスタの制御電極に接続され、制御電極に電源電圧が印加され、第２のオーミック電極に前記第１の制御信号が印加される第１のｎチャネル絶縁ゲート形電界効果トランジスタと、
第１のオーミック電極を前記第２のｐチャネル絶縁ゲート形電界効果トランジスタの第２のオーミック電極及び前記第１のｐチャネル絶縁ゲート形電界効果トランジスタの制御電極に接続され、制御電極に電源電圧が印加される第２のｎチャネル絶縁ゲート型電界効果トランジスタと、
出力端を前記第２のｎチャネル絶縁ゲート形電界効果トランジスタの第２のオーミック電極に接続され、入力端に前記第１の制御信号が印加されるインバータとを有し、
前記第２のｐチャネル絶縁ゲート形電界効果トランジスタの第２のオーミック電極に前記第２の制御信号を得るようにされている
ことを特徴とする請求項８記載の昇圧電圧供給回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、昇圧電源から出力される、電源電圧を昇圧してなる昇圧電圧を所定の回路に供給するための昇圧電圧供給回路に関する。
【０００２】
近年、半導体装置においては、微細化に伴い、装置内のトランジスタの耐圧が小さくなっており、このため、ホットキャリアによるトランジスタの劣化問題が重要視されている。
【０００３】
特に、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）においては、メモリセルへのデータの書込み時に電源電圧以上の高い電圧を必要とすることから昇圧電源が必要となるが、この昇圧電源から出力される昇圧電圧を所定の回路に供給するための昇圧電圧供給回路においては、ホットキャリアによるトランジスタの劣化は深刻な問題である。
【０００４】
【従来の技術】
図７は従来のＤＲＡＭが備えている昇圧電圧供給回路の一例を負荷と共に示す回路図である。
【０００５】
図７中、ＳＶＣは昇圧電源から出力される、電源電圧ＶＣＣを昇圧してなる昇圧電圧、ＣＴＬは高レベルを電源電圧ＶＣＣ、低レベルを接地電圧ＶＳＳとする制御信号、１は昇圧電圧供給回路、２は昇圧電圧供給回路１の負荷である。
【０００６】
また、昇圧電圧供給回路１において、３は制御信号ＣＴＬの高レベルの電圧を昇圧電圧ＳＶＣにレベル変換するレベル変換回路であり、４、５はｐＭＯＳトランジスタ、６、７はｎＭＯＳトランジスタ、８はインバータである。
【０００７】
また、９は昇圧電圧ＳＶＣを負荷２に対して出力する出力回路であり、１０はレベル変換回路３の出力によりオン（導通）、オフ（非導通）が制御される負荷充電用のｐＭＯＳトランジスタ、１１はレベル変換回路３の出力によりオン、オフが制御される負荷放電用のｎＭＯＳトランジスタである。
【０００８】
また、１２はｎＭＯＳトランジスタ１１がオンとされた場合に、ｎＭＯＳトランジスタ１１のドレイン・ソース間に加わる電圧を緩和し、ｎＭＯＳトランジスタ１１のホットキャリアによる劣化防止を図るための耐圧補償用のｎＭＯＳトランジスタであり、ゲートに電源電圧ＶＣＣが印加される。
【０００９】
また、図８は昇圧電圧供給回路１の動作を示すタイムチャートであり、制御信号ＣＴＬの電圧波形、ノード１３の電圧変化（レベル変換回路３の出力の変化）、ノード１４の電圧変化（出力回路９の出力の変化）、ノード１５の電圧変化を示している。
【００１０】
即ち、この昇圧電圧供給回路１においては、制御信号ＣＴＬ＝接地電圧ＶＳＳとされている場合には、インバータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジスタ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノード１３の電圧＝昇圧電圧ＳＶＣとなっている。
【００１１】
この結果、出力回路９においては、ｐＭＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１１＝オンとなり、ノード１４、１５の電圧＝接地電圧ＶＳＳとなっている。
【００１２】
この状態から、制御信号ＣＴＬ＝電源電圧ＶＣＣにされると、レベル変換回路３においては、インバータ８の出力＝接地電圧ＶＳＳ、ｐＭＯＳトランジスタ４＝オン、ｐＭＯＳトランジスタ５＝オフとなり、ノード１３の電圧＝接地電圧ＶＳＳとなる。
【００１３】
この結果、出力回路９においては、ｐＭＯＳトランジスタ１０＝オン、ｎＭＯＳトランジスタ１１＝オフとなり、ｐＭＯＳトランジスタ１０を介して負荷２に昇圧電圧ＳＶＣが供給され、ノード１４の電圧＝昇圧電圧ＳＶＣ、ノード１５の電圧＝ＳＶＣ−ＶＴＨ（ｎＭＯＳトランジスタ１２のスレッショルド電圧）となる。
【００１４】
この状態から、制御信号ＣＴＬ＝接地電圧ＶＳＳにされると、レベル変換回路３においては、インバータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジスタ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノード１３の電圧＝ＳＶＣとなる。
【００１５】
この結果、出力回路９においては、ｐＭＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１１＝オンとなり、負荷２に蓄積されていた電荷がｎＭＯＳトランジスタ１２、１１を介して放電され、ノード１４の電圧は、昇圧電圧ＳＶＣから接地電圧ＶＳＳに下降し、ノード１５の電圧は、ＶＣＣ−ＶＴＨから接地電圧ＶＳＳに下降する。
【００１６】
【発明が解決しようとする課題】
ここに、この昇圧電圧供給回路１においては、ｎＭＯＳトランジスタ１１＝オンとされた場合、ｎＭＯＳトランジスタ１２、１１間に蓄積されていた電荷は、ｎＭＯＳトランジスタ１１により放電され、ノード１５の電圧は、直ちに、接地電圧ＶＳＳに下降するが、ノード１４の電圧は、負荷２の容量が大きい場合には、なかなか、接地電圧ＶＳＳに下降しない。
【００１７】
このため、図８に示す時刻Ｔ１においては、ｎＭＯＳトランジスタ１２のドレイン・ソース間に略昇圧電圧ＳＶＣが印加されてしまい、ｎＭＯＳトランジスタ１１のホットキャリアによる劣化防止を図るために設けたｎＭＯＳトランジスタ１２がホットキャリアにより劣化してしまうという問題点があった。
【００１８】
特に、シンクロナスＤＲＡＭのような高速ＤＲＡＭにおいては、ｎＭＯＳトランジスタ１２のホットキャリアによる劣化問題は深刻であり、その対策が急務とされている。
【００１９】
本発明は、かかる点に鑑み、負荷放電用のトランジスタのホットキャリアによる劣化防止を図るために設けられる耐圧補償用のトランジスタのホットキャリアによる劣化防止を図り、信頼性を確保することができるようにした昇圧電圧供給回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明による昇圧電圧供給回路は、第１のオーミック電極を昇圧電源に接続され、第２のオーミック電極を昇圧電圧出力端に接続され、昇圧電圧出力時に導通、昇圧電圧非出力時に非導通とされる負荷充電用トランジスタと、第１のオーミック電極を昇圧電圧出力端に接続され、昇圧電圧非出力時に導通、昇圧電圧出力時に非導通とされる耐圧補償用トランジスタと、第１のオーミック電極を耐圧補償用トランジスタの第２のオーミック電極に接続され、第２のオーミック電極を接地され、昇圧電圧非出力時に導通、昇圧電圧出力時に非導通とされる負荷放電用トランジスタとを有してなる昇圧電圧供給回路において、耐圧補償用トランジスタは、その電流駆動能力を負荷放電用トランジスタよりも大とされるものである。
【００２１】
【作用】
本発明においては、負荷充電用トランジスタ＝オン、負荷放電用トランジスタ＝オフとされる場合、負荷に対する充電が行われ、昇圧電圧出力端の電圧＝昇圧電圧となる。
【００２２】
この状態から、負荷充電用トランジスタ＝オフ、負荷放電用トランジスタ＝オンとされる場合には、負荷に蓄積されている電荷は、耐圧補償用トランジスタ及び負荷放電用トランジスタを介して放電され、昇圧電圧出力端の電圧＝接地電圧とされる。
【００２３】
この場合、耐圧補償用トランジスタは、その電流駆動能力を負荷放電用トランジスタよりも大とされているので、耐圧補償用トランジスタの第２のオーミック電極の電圧は、比較的ゆっくりと下降すると共に、昇圧電圧出力端の電圧は、耐圧補償用トランジスタの第２のオーミック電極の電圧に追随して下降することになり、耐圧補償用トランジスタの第１、第２のオーミック電極間に昇圧電圧が印加されることはない。
【００２４】
【実施例】
以下、図１〜図６を参照して、本発明の第１実施例〜第４実施例について説明する。なお、図１、図３、図５、図６において、図７に対応する部分には同一符号を付し、その重複説明は省略する。
【００２５】
第１実施例・・図１、図２
図１は本発明の第１実施例の昇圧電圧供給回路を負荷と共に示す回路図であり、図１中、１７は第１実施例の昇圧電圧供給回路である。
【００２６】
この第１実施例の昇圧電圧供給回路１７は、図７に示す従来の昇圧電圧供給回路１が設ける出力回路９と構成の異なる出力回路１８を設け、その他については、図７に示す従来の昇圧電圧供給回路１と同様に構成したものである。
【００２７】
ここに、出力回路１８は、ｎＭＯＳトランジスタ１１のホットキャリアによる劣化防止を図るための耐圧補償用のｎＭＯＳトランジスタとして、ソース・ドレインの対向長、即ち、チャネル幅をｎＭＯＳトランジスタ１１よりも大とするｎＭＯＳトランジスタ１９を設け、その他については、図７に示す従来の昇圧電圧供給回路１が設ける出力回路９と同様に構成したものである。
【００２８】
また、図２は第１実施例の昇圧電圧供給回路１７の動作を示すタイムチャートであり、制御信号ＣＴＬの電圧波形、ノード１３の電圧変化（レベル変換回路３の出力の変化）、ノード１４の電圧変化（出力回路１８の出力の変化）、ノード１５の電圧変化を示している。
【００２９】
即ち、この第１実施例の昇圧電圧供給回路１７においては、制御信号ＣＴＬ＝接地電圧ＶＳＳとされている場合には、インバータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジスタ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノード１３の電圧＝昇圧電圧ＳＶＣとなっている。
【００３０】
この結果、出力回路１８においては、ｐＭＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１１＝オンとなり、ノード１４、１５の電圧＝接地電圧ＶＳＳとなっている。
【００３１】
この状態から、制御信号ＣＴＬ＝電源電圧ＶＣＣにされると、レベル変換回路３においては、インバータ８の出力＝接地電圧ＶＳＳ、ｐＭＯＳトランジスタ４＝オン、ｐＭＯＳトランジスタ５＝オフとなり、ノード１３の電圧＝接地電圧ＶＳＳとなる。
【００３２】
この結果、出力回路１８においては、ｐＭＯＳトランジスタ１０＝オン、ｎＭＯＳトランジスタ１１＝オフとなり、ｐＭＯＳトランジスタ１０を介して負荷２に昇圧電圧ＳＶＣが供給され、ノード１４の電圧＝昇圧電圧ＳＶＣ、ノード１５の電圧＝ＳＶＣ−ＶＴＨ（ｎＭＯＳトランジスタ１９のスレッショルド電圧）となる。
【００３３】
この状態から、制御信号ＣＴＬ＝接地電圧ＶＳＳにされると、レベル変換回路３においては、インバータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジスタ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノード１３の電圧＝昇圧電圧ＳＶＣとなる。
【００３４】
この結果、出力回路１８においては、ｐＭＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ１１＝オンとなり、負荷２に蓄積されていた電荷がｎＭＯＳトランジスタ１９、１１を介して放電され、ノード１４の電圧は、昇圧電圧ＳＶＣから接地電圧ＶＳＳに下降し、ノード１５の電圧は、ＶＣＣ−ＶＴＨから接地電圧ＶＳＳに下降する。
【００３５】
ここに、ｎＭＯＳトランジスタ１９は、そのチャネル幅をｎＭＯＳトランジスタ１１よりも大とされ、その電流駆動能力をｎＭＯＳトランジスタ１１よりも大とされているので、ｎＭＯＳトランジスタ１１＝オンとされた場合、ノード１５にはｎＭＯＳトランジスタ１１によって接地側に引き抜かれる電荷と同等の電荷がｎＭＯＳトランジスタ１９により供給される。
【００３６】
この結果、ノード１５の電圧は比較的ゆっくりと下降すると共に、ノード１４の電圧はノード１５の電圧に追随して下降することになり、ｎＭＯＳトランジスタ１９のドレイン・ソース間に昇圧電圧ＳＶＣが印加されることはない。
【００３７】
したがって、この第１実施例の昇圧電圧供給回路によれば、ｎＭＯＳトランジスタ１１のホットキャリアによる劣化防止を図るために設けられるｎＭＯＳトランジスタ１９のホットキャリアによる劣化防止を図り、信頼性を確保することができる。
【００３８】
第２実施例・・図３、図４
図３は本発明の第２実施例の昇圧電圧供給回路を負荷と共に示す回路図であり、図３中、２１は第２実施例の昇圧電圧供給回路である。
【００３９】
この第２実施例の昇圧電圧供給回路２１は、図７に示す従来の昇圧電圧供給回路１が設ける出力回路９と構成の異なる出力回路２２を設け、その他については、図７に示す従来の昇圧電圧供給回路１と同様に構成したものである。
【００４０】
この出力回路２２は、負荷放電用のｎＭＯＳトランジスタとして、ｎＭＯＳトランジスタ２３、２４を設けると共に、ｎＭＯＳトランジスタ２４のゲート電圧を制御する抵抗２５を設け、その他については、図７に示す従来の昇圧電圧供給回路１が設ける出力回路９と同様に構成したものである。
【００４１】
ここに、ｎＭＯＳトランジスタ２３は、そのチャネル幅をｎＭＯＳトランジスタ１２よりも小とし、電流駆動能力をｎＭＯＳトランジスタ１２よりも小とするものであり、ドレインをｎＭＯＳトランジスタ１２のソースに接続され、ゲートをノード１３に接続され、ソースを接地されている。
【００４２】
また、ｎＭＯＳトランジスタ２４は、そのチャネル幅をｎＭＯＳトランジスタ２３よりも大とし、電流駆動能力をｎＭＯＳトランジスタ２３よりも大とするものであり、ドレインをｎＭＯＳトランジスタ１２のソースに接続され、ゲートを抵抗２５を介してノード１３に接続され、ソースを接地されている。
【００４３】
また、図４は第２実施例の昇圧電圧供給回路２１の動作を示すタイムチャートであり、制御信号ＣＴＬの電圧波形、ノード１３の電圧変化（レベル変換回路３の出力の変化）、ノード１４の電圧変化（出力回路２２の出力の変化）、ノード１５の電圧変化を示している。
【００４４】
即ち、この第２実施例の昇圧電圧供給回路２１においては、制御信号ＣＴＬ＝接地電圧ＶＳＳとされている場合には、インバータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジスタ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノード１３の電圧＝昇圧電圧ＳＶＣとなっている。
【００４５】
この結果、出力回路２２においては、ｐＭＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ２３、２４＝オンとなり、ノード１４、１５の電圧＝接地電圧ＶＳＳとされている。
【００４６】
この状態から、制御信号ＣＴＬ＝電源電圧ＶＣＣにされると、レベル変換回路３においては、インバータ８の出力＝接地電圧ＶＳＳ、ｐＭＯＳトランジスタ４＝オン、ｐＭＯＳトランジスタ５＝オフとなり、ノード１３の電圧＝接地電圧ＶＳＳとなる。
【００４７】
この結果、出力回路２２においては、ｐＭＯＳトランジスタ１０＝オン、ｎＭＯＳトランジスタ２３、２４＝オフとなり、ｐＭＯＳトランジスタ１０を介して負荷２に昇圧電圧ＳＶＣが供給され、ノード１４の電圧＝昇圧電圧ＳＶＣ、ノード１５の電圧＝ＶＣＣ−ＶＴＨ（ｎＭＯＳトランジスタ１２のスレッショルド電圧）となる。
【００４８】
この状態から、制御信号ＣＴＬ＝接地電圧ＶＳＳにされると、レベル変換回路３においては、インバータ８の出力＝電源電圧ＶＣＣ、ｐＭＯＳトランジスタ４＝オフ、ｐＭＯＳトランジスタ５＝オンとなり、ノード１３の電圧＝昇圧電圧ＳＶＣとなる。
【００４９】
このノード１３の昇圧電圧ＳＶＣは、ｐＭＯＳトランジスタ１０及びｎＭＯＳトランジスタ２３のゲートには直ちに印加されるが、ｎＭＯＳトランジスタ２４には抵抗２５によって遅延されて印加される。
【００５０】
この結果、出力回路２２においては、まず、ｐＭＯＳトランジスタ１０＝オフ、ｎＭＯＳトランジスタ２３＝オンとなり、負荷２に蓄積されていた電荷がｎＭＯＳトランジスタ１２、２３を介して放電され始め、ノード１４の電圧は、昇圧電圧ＳＶＣから接地電圧ＶＳＳに向かって下降し、ノード１５の電圧は、ＶＣＣ−ＶＴＨから接地電圧ＶＳＳに向かって下降する。
【００５１】
その後、ｎＭＯＳトランジスタ２４＝オンとされ、負荷２に残存している電荷がｎＭＯＳトランジスタ１２、２４を介して放電され、ノード１４の電圧は、接地電圧ＶＳＳに下降し、ノード１５の電圧は、接地電圧ＶＳＳに下降する。
【００５２】
ここに、ｎＭＯＳトランジスタ２３は、そのチャネル幅をｎＭＯＳトランジスタ１２よりも小とされ、その電流駆動能力をｎＭＯＳトランジスタ１２よりも小とされているので、ｎＭＯＳトランジスタ２３＝オンとされた場合、ノード１５にはｎＭＯＳトランジスタ２３によって接地側に引き抜かれる電荷と同等の電荷がｎＭＯＳトランジスタ１２により供給される。
【００５３】
この結果、ノード１５の電圧は比較的ゆっくりと下降すると共に、ノード１４の電圧はノード１５の電圧に追随して下降することになり、ｎＭＯＳトランジスタ１２のドレイン・ソース間に昇圧電圧ＳＶＣが印加されることはない。
【００５４】
したがって、この第２実施例の昇圧電圧供給回路によれば、ｎＭＯＳトランジスタ２３のホットキャリアによる劣化防止を図るために設けられるｎＭＯＳトランジスタ１２のホットキャリアによる劣化防止を図り、信頼性を確保することができる。
【００５５】
ここに、ｎＭＯＳトランジスタ２３は、そのチャネル幅をｎＭＯＳトランジスタ１２よりも小とされ、その電流駆動能力をｎＭＯＳトランジスタ１２よりも小とされているので、ｎＭＯＳトランジスタ１２、２３による放電は、その速度が遅いものとなってしまう。
【００５６】
しかし、ｎＭＯＳトランジスタ２４は、そのチャネル幅をｎＭＯＳトランジスタ２３よりも大とされ、その電流駆動能力をｎＭＯＳトランジスタ２３よりも大とされており、ｎＭＯＳトランジスタ１２、２４による放電の速度は、ｎＭＯＳトランジスタ１２、２３による放電の速度よりも速いものとされている。
【００５７】
そして、この第２実施例の昇圧電圧供給回路２１においては、放電時には、まず、ｎＭＯＳトランジスタ１２、２３による放電を途中まで行わせ、ノード１４の電圧がある程度下がってから、ｎＭＯＳトランジスタ１２、２４による放電を行わせるようにしているので、チャネル幅をｎＭＯＳトランジスタ１２よりも小とするｎＭＯＳトランジスタ２３を設けることによる放電時間の遅延を短くすることができる。
【００５８】
第３実施例・・図５
図５は本発明の第３実施例の昇圧電圧供給回路を負荷と共に示す回路図であり、図５中、２７は第３実施例の昇圧電圧供給回路である。
【００５９】
この第３実施例の昇圧電圧供給回路２７は、図７に示す従来の昇圧電圧供給回路１が設ける出力回路９と構成の異なる出力回路２８を設け、その他については、図７に示す従来の昇圧電圧供給回路１と同様に構成したものである。
【００６０】
ここに、出力回路２８は、昇圧電源とＶＣＣ電源との間に、昇圧電圧ＳＶＣを分圧する抵抗２９、３０からなる分圧回路を設け、ｎＭＯＳトランジスタ１２のゲートに昇圧電圧ＳＶＣよりも低く、電源電圧ＶＣＣよりも高い電圧を供給し、ｎＭＯＳトランジスタ１２の電流駆動能力をｎＭＯＳトランジスタ１１よりも大となるようにしたものである。
【００６１】
この結果、ｎＭＯＳトランジスタ１１＝オンとされた場合、ノード１５の電圧は比較的ゆっくりと下降すると共に、ノード１４の電圧はノード１５の電圧に追随して下降することになり、ｎＭＯＳトランジスタ１２のドレイン・ソース間に昇圧電圧ＳＶＣが印加されることはない。
【００６２】
したがって、この第３実施例の昇圧電圧供給回路によれば、ｎＭＯＳトランジスタ１１のホットキャリアによる劣化防止を図るために設けられるｎＭＯＳトランジスタ１２のホットキャリアによる劣化防止を図り、信頼性を確保することができる。
【００６３】
なお、この第３実施例においても、第２実施例の場合のように、ｎＭＯＳトランジスタ２４及び抵抗２５を付加してもよく、このようにする場合には、放電時間の短縮化を図ることができる。
【００６４】
第４実施例・・図６
図６は本発明の第４実施例の昇圧電圧供給回路を負荷と共に示す回路図であり、図６中、３３は第４実施例の昇圧電圧供給回路である。
【００６５】
この第４実施例の昇圧電圧供給回路３３は、図７に示す従来の昇圧電圧供給回路１が設ける出力回路９と構成の異なる出力回路３４を設け、その他については、図７に示す従来の昇圧電圧供給回路１と同様に構成したものである。
【００６６】
ここに、出力回路３４は、ｎＭＯＳトランジスタ１１のゲートをノード１３に接続せず、インバータ８の出力端に接続し、その他については、図７に示す出力回路９と同様に構成したものである。
【００６７】
この第４実施例においては、ｎＭＯＳトランジスタ１１がオンとされる場合には、ｎＭＯＳトランジスタ１１のゲートに対して電源電圧ＶＣＣが印加されるので、ｎＭＯＳトランジスタ１１の電流駆動能力は、ｎＭＯＳトランジスタ１２よりも小となる。
【００６８】
この結果、ｎＭＯＳトランジスタ１１＝オンとされた場合、ノード１５の電圧は比較的ゆっくりと下降すると共に、ノード１４の電圧はノード１５の電圧に追随して下降することになり、ｎＭＯＳトランジスタ１２のドレイン・ソース間に昇圧電圧ＳＶＣが印加されることはない。
【００６９】
したがって、この第４実施例の昇圧電圧供給回路３３によれば、ｎＭＯＳトランジスタ１１のホットキャリアによる劣化防止を図るために設けられるｎＭＯＳトランジスタ１２のホットキャリアによる劣化防止を図り、信頼性を確保することができる。
【００７０】
なお、この第４実施例においても、第２実施例の場合のように、ｎＭＯＳトランジスタ２４及び抵抗２５を付加してもよく、このようにする場合には、放電時間の短縮化を図ることができる。
【００７１】
【発明の効果】
以上のように、本発明によれば、耐圧補償用トランジスタの電流駆動能力を負荷放電用トランジスタよりも大としたことにより、負荷放電用トランジスタがオンとされた場合、耐圧補償用トランジスタと負荷放電用のトランジスタとの接続点の電圧は、比較的ゆっくりと下降すると共に、昇圧電圧出力端の電圧は、耐圧補償用のトランジスタと負荷放電用のトランジスタとの接続点の電圧に追随して下降することになり、耐圧補償用トランジスタの第１、第２のオーミック電極間に昇圧電圧が印加されることはないので、耐圧補償用トランジスタのホットキャリアによる劣化防止を図り、信頼性を確保することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の昇圧電圧供給回路を負荷と共に示す回路図である。
【図２】本発明の第１実施例の昇圧電圧供給回路の動作を示すタイムチャートである。
【図３】本発明の第２実施例の昇圧電圧供給回路を負荷と共に示す回路図である。
【図４】本発明の第２実施例の昇圧電圧供給回路の動作を示すタイムチャートである。
【図５】本発明の第３実施例の昇圧電圧供給回路を負荷と共に示す回路図である。
【図６】本発明の第４実施例の昇圧電圧供給回路を負荷と共に示す回路図である。
【図７】従来のＤＲＡＭが備えている昇圧電圧供給回路の一例を負荷と共に示す回路図である。
【図８】図７に示す従来の昇圧電圧供給回路の動作を示すタイムチャートである。
【符号の説明】
ＳＶＣ  昇圧電圧
ＣＴＬ  制御信号
ＶＣＣ  電源電圧
ＶＳＳ  接地電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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