(57)【特許請求の範囲】
【請求項１】
電気的に書き込み及び消去が可能な複数の不揮発性メモリセルの電流通路が直列接続された複数のＮＡＮＤ型セルからなるブロックを複数備えたメモリセルアレイと、
前記複数のブロックに含まれる前記複数の不揮発性メモリセルをブロック毎に同時に消去するブロック消去回路と、
１つのブロックに含まれる前記不揮発性メモリセルの消去回数であって、前記ブロック消去回路により同時に消去される前記不揮発性メモリセルの消去回数を記憶する消去回数記憶部と、
前記不揮発性メモリセルの記憶データの読み出し時に、前記消去回数記憶部に記憶された消去回数の増加に伴って読み出し時間を延長する読み出し時間設定回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、前記消去回数記憶部は、消去回数に応じてインクリメントされる消去回数カウンタを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１又は請求項２に記載の不揮発性半導体記憶装置において、前記消去回数記憶部は、前記複数のブロックの一部のブロックに割り当てられており、前記一部のブロックに他のブロックの消去回数が記憶されることを特徴とする不揮発性半導体記憶装置。
【請求項４】
電気的に書き込み及び消去が可能な複数の不揮発性メモリセルの電流通路が直列接続された複数のＮＡＮＤ型セルからなるブロックを複数備えたメモリセルアレイと、
前記複数のブロックに含まれる前記複数の不揮発性メモリセルをブロック毎に同時に消去するブロック消去回路と、
消去ベリファイ読み出しにおいて、前記消去ブロックに含まれる全ての不揮発性メモリセルが十分消去されたと判断されるまで繰り返される消去動作及びベリファイ動作の回数を記憶する消去ベリファイ回数記憶部と、
前記不揮発性メモリセルの記憶データの読み出し時に、前記消去ベリファイ回数記憶部に記憶された消去回数の増加に伴って読み出し時間を延長する読み出し時間設定回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項５】
電気的に書き込み及び消去が可能な複数の不揮発性メモリセルの電流通路が直列接続された複数のＮＡＮＤ型セルからなるブロックを複数備えたメモリセルアレイと、
前記複数のブロック毎の消去回数を記憶する消去回数記憶部と、
前記メモリセルのデータをビット線を介してセンスし、増幅するセンスアンプ回路と、
前記センスアンプ回路に接続され、前記消去回数記憶部に記憶された消去回数の増加に伴って、ページ読み出しの際に前記ビット線を充電する時間を長くする電流供給回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置において、前記不揮発性メモリセルの記憶データの読み出し時に、前記消去回数記憶部に記憶された消去回数に基づいて読み出し時間を設定する読み出し時間設定回路を更に備えたことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６に記載の不揮発性半導体記憶装置において、前記読み出し時間設定回路は、前記消去回数記憶部に記憶されている消去回数の増加に伴ってページ読み出し時間を延長することを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項５から請求項７のいずれかに記載の不揮発性半導体記憶装置において、前記不揮発性メモリセルを行列状に配置してメモリセルアレイが構成され、前記メモリセルアレイは通常のデータを記憶するデータ記憶領域とメモリセルが過去に消去された回数に関係する所定の数値を記憶する消去回数記憶領域とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置において、各ブロック内の前記メモリセルが過去に消去された回数に関係する所定の数値を各ブロック毎に記憶することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１から請求項４又は請求項６から請求項９のいずれかに記載の不揮発性半導体記憶装置において、前記読み出し時間設定回路は、所定の時間の基本パルスを発生するパルス発生回路と、このパルスの発生回数をカウントするカウンタ回路と、このカウンタ回路の出力と過去の消去回数に対応した所定の数とを比較し、その比較結果が一致すれば読み出し終了信号を出力し、一致しなければ、パルス発生回路から次の基本パルスを発生させるための信号を出力する比較回路を備えることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
電気的に書き込み及び消去が可能な複数の不揮発性メモリセルの電流通路が直列接続された複数のＮＡＮＤ型セルが行列状に配置され、通常のデータを記憶するデータ記憶領域と過去に何回消去されたかを記憶する消去回数記憶領域とを有するメモリセルアレイと、
ロウアドレス信号が供給されるロウアドレスバッファと、
このロウアドレスバッファの出力信号をデコードして上記メモリセルアレイにおける不揮発性メモリセルをページ毎に選択するロウデコーダと、
上記行デコーダによって選択された不揮発性メモリセルからのページ読み出しデータを増幅してラッチするセンスアンプレジスタ回路と、
カラムアドレス信号が供給されるカラムアドレスバッファと、
このカラムアドレスバッファの出力信号をデコードして上記センスアンプレジスタ回路を制御するカラムデコーダと、外部から入力された制御信号に基づいて上記ロウデコーダ、カラムデコーダ、及びセンスアンプレジスタ回路を制御する制御回路と、
前記消去回数記憶領域に記憶された消去回数の増加に伴って上記センスアンプレジスタ回路のページ読み出し動作を延長する消去動作制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電気的に書き込み及び消去が可能な不揮発性半導体記憶装置及びその消去方法に関する。
【０００２】
【従来の技術】
近年、フローティングゲート構造を有するセルトランジスタを用いた各種のフラッシュメモリが提案されている。この種のフラッシュメモリでは、基板とフローティングゲートとの間に１０ｎｍ程度の薄い絶縁膜を介在させ、この絶縁膜を介してフローティングゲートに電子を注入したり引き抜いたりすることにより書き込みと消去を行う。フラッシュメモリとしては、ＮＯＲ型とＮＡＮＤ型が既に開発されている。ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型に比べてメモリセルのサイズを小さくすることができ、コストが安くなるという利点を有している。また、ＮＡＮＤ型フラッシュメモリは、書き込み時の書き込み電流が少ないため、数ｋビットのメモリセルを同時に書き込むことが可能であり、書き込みスピードが速いという特徴がある。上記ＮＡＮＤ型フラッシュメモリに関しては種々の文献が知られているが、例えば本出願人によるＵ．Ｓ．Ｐ．５，２９７，０２９には、読み出し、書き込み、及び消去等の基本動作が記載されている。
【０００３】
図１０は、上述したＮＡＮＤ型フラッシュメモリにおけるメモリセルとその周辺の読み出し動作に関係する回路部を概略的に示す回路図である。
ＮＡＮＤ型フラッシュメモリでは、複数個のメモリセルＭＣ１〜ＭＣｎの電流通路が直列に接続され、この直列接続された電流通路のソース端とドレイン端にそれぞれソースセレクトゲート（選択トランジスタ）ＳＴ１とドレインセレクトゲート（選択トランジスタ）ＳＴ２が接続されてそれぞれが構成された複数のＮＡＮＤ束１１を有している。このＮＡＮＤ束１１における電流通路のソース端は電源Ｖssに、ドレイン端はビット線ＢＬにそれぞれ接続される。このビット線ＢＬと電圧供給源ＶＰＲとの間には、信号ＳＡでオン／オフ制御されるプリチャージトランジスタＰＴの電流通路が接続されている。また、上記ビット線ＢＬには、信号ＳＢでオン／オフ制御されるトランジスタＤＴの電流通路の一端が接続され、このトランジスタＤＴの電流通路の他端はインバータＩＮＶ１とＩＮＶ２とで構成されたセンスアンプレジスタ回路１２に接続されている。
【０００４】
また、図示しないが、上記ビット線ＢＬには複数のＮＡＮＤ束が行方向に接続され、また列方向には複数本のビット線が配置され、これら各々のビット線に複数のＮＡＮＤ束が行方向に接続されている。そして、各ビット線には図１０と同様にプリチャージトランジスタＰＴ、トランジスタＤＴ及びセンスアンプレジスタ回路１２がそれぞれ接続されている。
【０００５】
ＮＡＮＤ束１１内の各メモリセルＭＣ１〜ＭＣｎのコントロールゲートには、ビット線ＢＬと直交する方向に配置されたワード線ＷＬ１〜ＷＬｎが行毎に接続されており、各選択トランジスタＳＴ１，ＳＴ２のゲートには、選択線ＳＧＳ，ＳＧＤが行毎に接続されている。これら選択線ＳＧＳ，ＳＧＤに電源電圧Ｖccが印加されることにより、選択トランジスタＳＴ１，ＳＴ２がオン状態となり、列方向に配置されたＮＡＮＤ束の一群が選択される。また、選択されたワード線ＷＬｍ（ｍは１〜ｎのどれか）には０Ｖ、ＮＡＮＤ束の中の非選択のワード線には電源電圧Ｖcc、換言すれば選択されたメモリセルのコントロールゲートに０Ｖ、非選択のメモリセルのコントロールゲートに電源電圧Ｖccがそれぞれ印加される。これによって、選択されたメモリセルのしきい値電圧が正の場合にはメモリセルが導通状態となり、負の場合にはメモリセルが非導通状態となる。一方、非選択のＮＡＮＤ束のメモリセルのコントロールゲート、並びに非選択の選択トランジスタのゲートにはそれぞれ０Ｖが供給される。
【０００６】
上記のような構成において、読み出し動作は図１１のタイミングチャートに示すように行われる。
まず、読み出し開始時（時刻ｔ０）に信号ＳＡが“Ｈ”レベルとなり（このとき信号ＳＢは“Ｌ”レベル）、プリチャージトランジスタＰＴがオン状態、トランジスタＤＴはオフ状態となり、ビット線ＢＬが電圧供給源ＶＰＲでプリチャージされる。その後、時刻ｔ１に信号ＳＡが“Ｌ”レベルとなってプリチャージトランジスタＰＴがオフしてから、時刻ｔ２に信号ＳＢが“Ｈ”レベルとなってトランジスタＤＴがオンするまでの期間に、選択されたメモリセルのしきい値電圧に応じて（選択されたメモリセルが書き込み状態か消去状態かに応じて）ビット線ＢＬの電位が変化する。時刻ｔ２に信号ＳＢが“Ｈ”レベルとなると、トランジスタＤＴがオンしてビット線ＢＬとセンスアンプレジスタ回路１２が接続され、ビット線ＢＬの電位が増幅されてセンスアンプレジスタ回路１２にラッチされる。
【０００７】
選択されたメモリセルＭＣｍのフローティングゲートに電子が注入されていたとき（書き込み状態）には、このメモリセルＭＣｍのしきい値電圧が高くなっており、メモリセルＭＣｍはオフ状態を維持する。従って、ビット線ＢＬから選択されたＮＡＮＤ束を介して電源Ｖssには電流が流れず、ビット線ＢＬの電位は低下しない。これに対し、フローティングゲートから電子が引き抜かれていたとき（消去状態）には、選択されたメモリセルＭＣｍのしきい値電圧が低くなっているのでＭＣｍはオン状態となる（このとき非選択のメモリセルもオンしている）。従って、ビット線ＢＬから選択されたＮＡＮＤ束を介して電源Ｖssに電流が流れ、ビット線ＢＬの電位が低下する。上記ビット線ＢＬの時刻ｔ２における電位は、センスアンプレジスタ回路１２に供給され、選択されたメモリセルＭＣｍの記憶データとしてラッチされる。
ここでは、上述したセンスアンプレジスタ回路１２にメモリセルＭＣｍの記憶データがラッチされるまでの動作をページ読み出し動作と定義する。
【０００８】
通常、各ビット線ＢＬにはそれぞれセンスアンプレジスタ回路１２が接続され、１６ＭビットのＮＡＮＤ型ＥＥＰＲＯＭの場合には、約２０００個のセンスアンプレジスタ回路１２が配置される。このセンスアンプレジスタ回路１２に記憶されたメモリセルのデータを外部に読み出す動作はシリアル読み出し動作と呼ばれており、センスアンプレジスタ回路１２に接続されたカラムゲートトランジスタ（図示せず）を選択的にオンすることにより、所定の番地のセンスアンプレジスタ回路１２の内容を外部に読み出すことができるようになっている。
【０００９】
ところで、上述したようなＮＡＮＤ型フラッシュメモリにおいては、書き込みと消去動作を繰り返すと、フローティングゲート下の絶縁膜中に電子がトラップされ、消去後のメモリセルのしきい値電圧が浅くなってくる（０Ｖに近付いてくる）ことが知られている。図１２は、書き込み及び消去回数に対するメモリセルの消去後におけるしきい値電圧の依存性を調べたものである。図１２によれば、書き込み及び消去回数が１０万回程度から消去動作後のメモリセルのしきい値電圧が上昇して十分深く消去できなくなり、１００万回程度になるとその傾向が顕著になってくる。従って、もし、１００万回の書き込み及び消去後に１０万回以下と同じレベルのしきい値電圧まで消去しようとすると消去時間を長くする必要がある。このため、従来のＮＡＮＤ型フラッシュメモリでは、メモリセルの酸化膜の摩耗領域まで書き込みと消去を繰り返すと消去時間が大幅に長くなり、実際には１００万回まで使用できないという問題があった。
【００１０】
図１３は、メモリセルの消去後のしきい値電圧とページ読み出し時間との関係を示している。
通常、ビット線は数ｐＦ程度の容量を持っており、この容量に蓄えられた電荷を放電するスピードで読み出し時間は決定される。この放電スピードは消去状態のメモリセルのしきい値電圧に依存する。よって、読み出しスピードを遅く設定すれば、少ないセル電流でも数ｐＦのビット線容量を放電することが可能であり、浅いしきい値電圧のメモリセルでも消去状態と判定される。逆に読み出しスピードを速く設定すると、ビット線容量の放電に大きなセル電流が必要になり、消去状態とみなされるためには、深いしきい値電圧が必要となる。
【００１１】
前述のように１００万回の書き込みと消去後であっても消去時間が長くならないようにするためには、浅いしきい値電圧のメモリセルでも消去状態とみなされるように、読み出し時間を長く設定すれば良い。しかしながら、予め１００万回の書き込みと消去後の浅いしきい値電圧に合わせて読み出しスピードを遅くすると、メモリチップに対するアクセス時間が長くなり、ＮＡＮＤ型フラッシュメモリのパフォーマンスが悪くなるという問題があった。
【００１２】
【発明が解決しようとする課題】
上記のように従来の不揮発性半導体記憶装置及びその消去方法は、書き込みと消去動作を繰り返すと消去後のメモリセルのしきい値電圧が浅くなり、消去時間が大幅に長くなるという問題があった。
【００１３】
本発明の目的は、書き込みと消去動作の回数に応じた最適な消去が行え、消去回数の増加に伴って消去時間が長くなるのを抑制できる不揮発性半導体記憶装置及びその消去方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じた。
本発明の第１局面に係る不揮発性半導体記憶装置は、電気的に書き込み及び消去が可能な複数の不揮発性メモリセルの電流通路が直列接続された複数のＮＡＮＤ型セルからなるブロックを複数備えたメモリセルアレイと、前記複数のブロックに含まれる前記複数の不揮発性メモリセルをブロック毎に同時に消去するブロック消去回路と、１つのブロックに含まれる前記不揮発性メモリセルの消去回数であって、前記ブロック消去回路により同時に消去される前記不揮発性メモリセルの消去回数を記憶する消去回数記憶部と、前記不揮発性メモリセルの記憶データの読み出し時に、前記消去回数記憶部に記憶された消去回数の増加に伴って読み出し時間を延長する読み出し時間設定回路とを具備することを特徴とする。本第１局面によれば、不揮発性半導体記憶装置が過去に行った消去動作の回数を消去回数記憶部に記憶し、この消去回数にしたがって読み出し時間設定回路で読み出し時間を制御するので、不揮発性半導体記憶装置の書き込み及び消去回数に応じて読み出し時間を設定でき、消去時間が長くなるのを抑制できる。
【００１５】
上記の第１局面に係る不揮発性半導体記憶装置において、好ましい実施態様は以下の通りである。
（１）前記消去回数記憶部は、消去回数に応じてインクリメントされる消去回数カウンタを備えること。
（２）前記消去回数記憶部は、前記複数のブロックの一部のブロックに割り当てられており、前記一部のブロックに他のブロックの消去回数が記憶されること。
【００１６】
本発明の第２局面に係る不揮発性半導体記憶装置は、電気的に書き込み及び消去が可能な複数の不揮発性メモリセルの電流通路が直列接続された複数のＮＡＮＤ型セルからなるブロックを複数備えたメモリセルアレイと、前記複数のブロックに含まれる前記複数の不揮発性メモリセルをブロック毎に同時に消去するブロック消去回路と、消去ベリファイ読み出しにおいて、前記消去ブロックに含まれる全ての不揮発性メモリセルが十分消去されたと判断されるまで繰り返される消去動作及びベリファイ動作の回数を記憶する消去ベリファイ回数記憶部と、前記不揮発性メモリセルの記憶データの読み出し時に、前記消去ベリファイ回数記憶部に記憶された消去回数の増加に伴って、ページ読み出しの際に読み出し時間を延長する読み出し時間設定回路とを具備することを特徴とする。本構成によれば、不揮発性メモリセルが十分消去されたと判断されるまで繰り返される消去動作とベリファイ動作の回数を消去ベリファイ回数記憶部に記憶し、この消去ベリファイ回数記憶部に記憶された消去動作とベリファイ動作の回数に基づいて読み出し時間設定回路で読み出し時間を設定するので、消去に要する時間に応じて読み出し時間を設定でき、消去時間が長くなるのを抑制できる。
【００１８】
本発明の第３局面に係る不揮発性半導体記憶装置は、電気的に書き込み及び消去が可能な複数の不揮発性メモリセルの電流通路が直列接続された複数のＮＡＮＤ型セルからなるブロックを複数備えたメモリセルアレイと、前記複数のブロック毎の消去回数を記憶する消去回数記憶部と、前記メモリセルのデータをビット線を介してセンスし、増幅するセンスアンプ回路と、前記センスアンプ回路に接続され、前記消去回数記憶部に記憶された消去回数の増加に伴って、ページ読み出しの際に前記ビット線を充電する時間を長くする電流供給回路とを備えたことを特徴とする。
【００１９】
本発明の第３局面に係る不揮発性半導体記憶装置において、好ましい実施態様は、以下の通りである。
（１）前記不揮発性メモリセルの記憶データの読み出し時に、前記消去回数記憶部に記憶された消去回数に基づいて読み出し時間を設定する読み出し時間設定回路を更に備えたこと。
（２）前記不揮発性メモリセルの記憶データの読み出し時に、前記消去回数記憶部に記憶された消去回数に基づいて読み出し時間を設定する読み出し時間設定回路を更に備えたこと。
（３）前記読み出し時間設定回路は、前記消去回数記憶部に記憶されている消去回数の増加に伴ってページ読み出し時間を延長すること。
【００２０】
上記の第１から第３局面に係る不揮発性半導体記憶装置において、好ましい実施態様は以下の通りである。
（１）前記不揮発性メモリセルを行列状に配置してメモリセルアレイが構成され、前記メモリセルアレイは通常のデータを記憶するデータ記憶領域とメモリセルが過去に消去された回数に関係する所定の数値を記憶する消去回数記憶領域とを備えること。メモリセルアレイの一部に消去回数記憶領域を設けて消去回数を記憶しているので、回路規模の増大を抑制できる。
（２）各ブロック内の前記メモリセルが過去に消去された回数に関係する所定の数値を各ブロック毎に記憶すること。ブロック毎に消去回数を記憶するようにしたので、消去回数の多いブロックと少ないブロックとに合わせて、読み出し時間をブロック毎にきめ細かに制御できる。
（３）前記読み出し時間設定回路が、所定の時間の基本パルスを発生するパルス発生回路と、このパルスの発生回数をカウントするカウンタ回路と、このカウンタ回路の出力と過去の消去回数に対応した所定の数とを比較し、その比較結果が一致すれば読み出し終了信号を出力し、一致しなければ、パルス発生回路から次の基本パルスを発生させるための信号を出力する比較回路を備えること。
（４）前記読み出し時間設定回路が、前記消去回数記憶部に記憶されている消去回数の増加に伴ってページ読み出し時間を延長すること。不揮発性メモリセルが劣化し始め、消去回数が多くなったときに、ページ読み出し時間を延長しているので、消去時間が長くなるのを抑制できる。
【００２１】
発明の第４局面に係る不揮発性半導体記憶装置は、電気的に書き込み及び消去が可能な複数の不揮発性メモリセルの電流通路が直列接続された複数のＮＡＮＤ型セルが行列状に配置され、通常のデータを記憶するデータ記憶領域と過去に何回消去されたかを記憶する消去回数記憶領域とを有するメモリセルアレイと、ロウアドレス信号が供給されるロウアドレスバッファと、このロウアドレスバッファの出力信号をデコードして上記メモリセルアレイにおける不揮発性メモリセルをページ毎に選択するロウデコーダと、上記行デコーダによって選択された不揮発性メモリセルからのページ読み出しデータを増幅してラッチするセンスアンプレジスタ回路と、カラムアドレス信号が供給されるカラムアドレスバッファと、このカラムアドレスバッファの出力信号をデコードして上記センスアンプレジスタ回路を制御するカラムデコーダと、外部から入力された制御信号に基づいて上記ロウデコーダ、カラムデコーダ、及びセンスアンプレジスタ回路を制御する制御回路と、前記消去回数記憶領域に記憶された消去回数の増加に伴って上記センスアンプレジスタ回路のページ読み出し動作を延長する消去動作制御回路とを具備することを特徴とする。不揮発性半導体記憶装置が過去に行った消去動作の回数をメモリセルアレイの一部に設けた消去回数記憶領域に記憶し、この消去回数に従って消去動作制御回路でセンスアンプレジスタ回路のページ読み出し時間を長くしているので、不揮発性メモリセルが劣化し始め、消去回数が多くなっても消去時間が長くなるのを抑制できる。
【００２２】
また、上記の不揮発性半導体記憶装置において、電源電圧を昇圧して高電圧、中間電圧、及び書き込み禁止ドレイン電圧を生成し、前記メモリセルアレイに供給する電圧生成回路を更に具備することが好ましい。電圧生成回路を設けているので、チップ内部で種々の動作に必要な電圧を生成できる。
【００２４】
不揮発性半導体記憶装置が過去に行った消去動作の回数に対応した所定の値を記憶し、この所定値に従って読み出し時間を制御するので、不揮発性半導体記憶装置が所定の回数以上の書き込み及び消去動作を行った場合に、読み出し時間を延長して消去時間が長くなるのを防止できる。
【００２５】
【発明の実施の形態】
図面を参照して本発明の実施の形態を説明する。
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図１には、メモリセルアレイ１３と、ロウデコーダ１４と、ロウアドレスバッファ１５と、センスアンプレジスタ回路１６と、カラムデコーダ１７と、カラムアドレスバッファ１８と、入出力回路１９と、制御回路２０と、消去動作制御回路２１と、コマンドレジスタ２２と、コマンドデコーダ２３と、電圧生成回路２４とが示されている。
【００２６】
メモリセルアレイ１３は、例えば電流通路が直列に接続されたｎ個のメモリセルと、これら直列接続された電流通路のソース端とドレイン端にそれぞれ設けられたソースセレクトゲート，ドレインセレクトゲート（選択トランジスタ）で１つのＮＡＮＤ束が形成され、このＮＡＮＤ束が行列状に配置されて構成されている。
【００２７】
ロウアドレスバッファ１５には、上記入出力回路１９からロウアドレス信号（ページアドレス）ＲＡddが供給される。このロウアドレスバッファ１５に取り込まれたロウアドレス信号ＲＡddはロウデコーダ１４でデコードされ、このデコード信号がワード線及び選択線を介してメモリセルアレイ１３に供給される。これによって、メモリセルアレイ１３中の１つのＮＡＮＤ束、及びこれらＮＡＮＤ束中の１行（１ページ）のメモリセルが選択される。
【００２８】
カラムアドレスバッファ１８には、上記入出力回路１９からカラムアドレス信号ＣＡddが供給される。このカラムアドレスバッファ１８に取り込まれたカラムアドレス信号ＣＡddはカラムデコーダ１７でデコードされ、このデコード信号でセンスアンプレジスタ回路１６が駆動される。メモリセルアレイ１３からビット線を介してセンスアンプレジスタ回路１６に読み出されたデータは、入出力回路１９を介してページ単位で出力される。
【００２９】
コマンドレジスタ２２には入出力回路１９を介して外部から種々のコマンドが入力され、このコマンドレジスタ２２に取り込まれたコマンドがコマンドデコーダ２３でデコードされて制御回路２０に供給される。この制御回路２０には外部から種々の制御信号が入力されており、これら制御信号と上記コマンドデコーダ２３から供給されたコマンドとに基づいて、上記センスアンプレジスタ回路１６、ロウデコーダ１４、カラムデコーダ１７、電圧生成回路２４等が制御される。
【００３０】
電圧生成回路２４は、電源電圧を昇圧して高電圧ＶPP（約２０Ｖ）、中間電圧ＶPI（約１０Ｖ）、及び書き込み禁止ドレイン電圧ＶDPI （約１０Ｖ）を生成し、チップ内部に供給する。
【００３１】
本発明では、制御回路２０に消去動作制御回路２１が設けられている。この消去動作制御回路２１は、消去回数カウンタで計数した消去回数に応じてセンスアンプレジスタ回路１６を制御することによりページ読み出し時間を制御し、所定の回数以上の書き込み及び消去動作を行うと、ページ読み出し時間を延長する。
【００３２】
図２は、図１に示したメモリセルアレイ１３の構成例を示すブロック図である。
メモリセルアレイ１３は、データ記憶領域と消去回数記憶領域とを備えている。データ記憶領域は、通常のデータを記憶する領域でありＮ個のブロックに分割されている。消去回数記憶領域は、上記データ記憶領域の対応する各ブロックが過去に何回消去されたかを記憶する。
【００３３】
図３は、図２における１つのブロックに着目して詳細な構成例を示す回路図である。
データ記憶領域と消去回数記憶領域の基本的なメモリセル構成は通常のＮＡＮＤ型フラッシュメモリと同じであり、記憶するデータが異なるだけである。すなわち、データ記憶領域の各ビット線ＢＬ１，ＢＬ２，…にはそれぞれ、選択トランジスタＳＴ１、メモリセルＭＣ１〜ＭＣｎ及び選択トランジスタＳＴ２の電流通路が直列接続されて構成されたＮＡＮＤ束２６−１，２６−２，…が接続されている。また、消去回数記憶領域のビット線ＢＬａ，ＢＬｂにも同様にそれぞれ、選択トランジスタＳＴ１、メモリセルＭＣ１〜ＭＣｎ及び選択トランジスタＳＴ２の電流通路が直列接続されて構成されたＮＡＮＤ束２６ａ，２６ｂが接続されている。同一行に配置された上記各選択トランジスタＳＴ１のゲートには選択線ＳＧＳが接続され、同一行に配置された上記各メモリセルＭＣ１〜ＭＣｎのコントロールゲートにはワード線ＷＬ１〜ＷＬｎが接続され、同一行に配置された上記各選択トランジスタＳＴ２には選択線ＳＧＤが接続されている。そして、上記選択線ＳＧＳ、ワード線ＷＬ１〜ＷＬｎ及び選択線ＳＧＤはそれぞれ、ロウデコーダ１４によって駆動される。
【００３４】
上記各ビット線ＢＬ１，ＢＬ２，…、ＢＬａ，ＢＬｂにはそれぞれ、インバータＩＮＶ１とＩＮＶ２とからなるセンスアンプレジスタ回路１６−１，１６−２，…、１６ａ，１６ｂが接続されている。上記消去回数記憶領域のセンスアンプレジスタ回路１６ａ，１６ｂの出力は消去動作制御回路２１に供給される。この消去動作制御回路２１は、一時記憶部２７、データ入力制御回路２８及びフラグデータ変換回路２９から構成されている。一時記憶部２７には、センスアンプレジスタ回路１６ａ，１６ｂの出力が供給される。この一時記憶部２７の出力信号は、上記データ入力制御回路２８に供給される。データ入力制御回路２８は、状態フラグのフラグデータを変換するフラグデータ変換回路２９の出力信号と、上記一時記憶部２７の出力信号とに基づいてセンスアンプレジスタ回路１６を制御するもので、所定の回数以上の書き込み及び消去動作を行うとページ読み出し時間を延長するようになっている。
【００３５】
上記の第１の実施の形態では、メモリセルアレイ１３の１つのブロック内の消去回数記憶領域に２つのＮＡＮＤ束を割り当てている。１つのＮＡＮＤ束が１６ビットのメモリセルにより構成されているとすると、２ＮＡＮＤ束の３２ビットのうちの２ビットを読み出し時間制御データ記憶用として割り当て、残りのうち２０ビットを消去回数記憶用に割り当てる。消去回数記憶用の２０ビットは消去する度に書き換えられ、この中には消去回数が２進情報として記憶される。また読み出し時間制御データ記憶用の２ビット（読み出し用２ビット）には、上記消去回数から算出される読み出し時間を規定するためのフラグが記憶される。例えば図３に示した例では、読み出し用の２ビットにメモリセルＭＣａとＭＣｂを使用して４つの情報を記憶している。ブロック消去回数が１０万回までを状態１、１０万回から３０万回までを状態２、３０万回から１００万回までを状態３、１００万回以上を状態４に割り当て、この状態１から４までをメモリセルＭＣａとＭＣｂのデータの状態に対応づけることにより、消去回数を記憶している。
【００３６】
次に、このように構成された不揮発性半導体記憶装置を使用して、消去回数を記憶する方法と読み出し時の制御方法について説明する。
図４は、ブロック消去を行う場合の内部動作のシーケンスを示すフローチャートである。
通常、ＮＡＮＤ型フラッシュメモリでは外部から入出力回路１９を介して入力されたコマンドをコマンドレジスタ２２で受け付け、コマンドデコーダ２３でデコードして制御回路２０に供給し（ステップＡ１）、外部から入出力回路１９を介して消去アドレスを入力してそのロウアドレスをロウアドレスバッファ１５にラッチすることにより消去ブロックを選択する（ステップＡ２）。
選択されたブロックに記憶されている消去回数の情報を読み出すため、まずページ読み出し動作を行い、センスアンプレジスタ回路１６ａ，１６ｂに読み出しデータをラッチする。この動作を繰り返して１ページ目からＮページ目までの計３２ビットデータを読み出す。ページ読み出し情報は、この情報を一時的に記憶しておくための一時記憶部２７に毎回転送され、消去動作が終了するまでこの一次記憶部２７に保持される。この動作を消去ブロック分繰り返すことにより、各消去ブロックの消去回数記憶領域のデータは、一時記憶部２７に全て転送される（ステップＡ３）。
次に、ＮＡＮＤ型フラッシュの場合、高電圧パルスを５ｍｓｅｃ程度メモリセルに印加して消去を行う（ステップＡ４）。消去動作後、選択されたブロック内の全てのメモリセルのしきい値電圧が所定の負のしきい値電圧まで消去されたか否かベリファイモード動作でチェックする（ステップＡ５）。もし、ベリファイの結果全てのメモリセルが所定のしきい値電圧まで消去されていればフラグ信号が出力され、ベリファイ動作は終了する。これに対し、消去不十分のメモリセルがある場合には、ステップＡ４に戻って再度消去動作が行われ、ベリファイを行って十分な消去状態となるまで消去とベリファイが繰り返される。ベリファイの結果十分な消去状態になったことが検知されると、一時記憶部２７に保持されている選択ブロックの消去回数を１つインクリメントし（ステップＡ６）、消去されたブロックの消去回数記憶領域に書き戻す消去回数記憶動作が行われる（ステップＡ７）。この場合、消去回数記憶用の２０ビットには、１つインクリメントされた消去回数情報が書き込まれ、読み出し用の２ビット（メモリセルＭＣａ，ＭＣｂ）には消去回数に応じた状態フラグが記憶される。
図３に示すフラグデータ変換回路は、この１つインクリメントされた消去回数記憶情報に基づきフラグデータを生成する回路で、フラグデータ変換回路２９の出力データと、１つインクリメントされた消去回数情報がデータ入力制御回路２８に入力される。データ入力制御回路２８の出力データに基づき、消去回数記憶領域のセンスアンプレジスタのデータがセットされ、消去回数及び読み出し時間制御データが消去回数記憶領域に記憶される。
【００３７】
次に、読み出しシーケンスを図５のフローチャートを参照して説明する。
読み出しコマンドの入力後（ステップＢ１）、読み出しを行いたいページアドレスが外部から入力される（ステップＢ２）。まず始めに、このページアドレスが含まれるブロックのＮページに記憶されている状態フラグのデータを読み出す（ステップＢ３）。
このメモリセルＭＣａとＭＣｂに記憶されている状態フラグの値に基づきページ読み出し時間が決定される（ステップＢ４）。たとえば状態フラグが“１”の場合には消去回数は１０万回以下であるため、消去セルは所定のしきい値電圧Ｖthまで十分消去されており、ページ読み出し時間はＴｒに設定する。状態フラグが２の場合には消去回数は３０万回以下であるからページ読み出し時間を２倍の２Ｔｒに設定することにより、浅いしきい値電圧のメモリセルでも“１”データとみなされるようにする。また状態フラグが３，４の場合にはそれぞれ、ページ読み出し時間を５Ｔｒ，１０Ｔｒに設定することにより、より浅いしきい値電圧のメモリセルでも“１”データとみなせるようになる。
その後、ステップＢ４で設定されたページ読み出し時間に基づいてページ読み出し動作（ステップＢ５）、シリアル読み出し動作（ステップＢ６）が行われる。
【００３８】
図６は上述した状態フラグの値に応じてページ読み出し時間を設定する回路の一つの構成例を示しており、図７は図６に示した回路における各信号のタイミングチャートである。
この回路は、各ブロックから読み出された状態フラグが入力される時間制御回路３１、ページ読み出し開始信号Ａが入力されるディレイ回路３２、このディレイ回路３２による遅延信号がカウンタインクリメント信号Ｂとして供給されるカウンタ回路３３、及び上記時間制御回路３１と上記カウンタ回路３３の出力信号とを比較し、上記ディレイ回路３２のトリガ信号Ｃまたはページ読み出し終了信号Ｄを出力する比較回路３４から構成されている。
【００３９】
ディレイ回路３２は、ページ読み出し開始信号Ａによりトリガされて内部信号が高レベルとなり、所定の時間Ｔｒ後にこの内部信号が低レベルになるように構成されている。この内部信号が低レベルとなるのを受けて、ディレイ回路３２からカウンタインクリメント信号（パルス信号）Ｂが出力される。この信号Ｂによりカウンタ回路３３の計数値がインクリメントされる。カウンタ回路３３からカウント回数が出力される。
時間制御回路３１は、ステップＢ３で読み出され一時記憶部２７に記憶された状態フラグの値によってページ読み出し時間Ｔｒを制御するための数値を出力する回路であり、状態フラグが“１”の場合は“１”を、状態フラグが“２”の場合は“２”を、また状態フラグが３，４の場合にはそれぞれ５，１０を出力する。カウンタ回路３３のカウント出力とこの時間制御回路３１の値とが比較回路３４により比較され、一致していなければ再度ディレイ回路３２を起動させるためのトリガ信号Ｃが出力される。また、一致していればこの比較回路３４からトリガ信号Ｃの代わりにページ読み出し終了信号Ｄが出力されてビット線のデータ読み出しが終了し、ビット線ＢＬのレベルがセンスアンプレジスタ回路１６にラッチされる。例えば、図６に示すように、状態フラグＮが４回の場合には、カウンタ回路３３の出力Ｍが１０になった段階でページ読み出し終了信号Ｄが出力される。
【００４０】
図８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置及びその消去方法について説明するためのもので、消去シーケンスを示すフローチャートである。本実施形態の構成は、第１の実施形態と同様であるので、図示及び説明を省略する。
【００４１】
第１の実施の形態では消去回数記憶領域に過去に行った消去回数を記憶してページ読み出し時間を設定したのに対し、本第２の実施の形態では消去に要した時間（ブロック内の全てのメモリセルが完全消去になるまでの時間）をモニタすることでページ読み出し時間を設定している。すなわち、コマンド入力後（ステップＣ１）、消去回数を一時的に記憶する内部カウンタに計数値Ｎとして“１”をセットする（ステップＣ２）。その後、消去ブロックのアドレスを入力して消去ブロックを選択する（ステップＣ３）。
所定の時間消去動作が行われ（ステップＣ４）、その後全てのメモリセルが消去されたかベリファイが行われる（ステップＣ５）。このベリファイ動作で、消去不十分のメモリセルが検知されると、内部カウンタが１つインクリメントされ（ステップＣ６）、再消去が行われる。この消去及びベリファイ動作は、全てのメモリセルが消去されるまで行われる。ベリファイ動作で全てのメモリセルが消去されたと判断されると、内部カウンタの計数値Ｎに基づく所定の値が不揮発性の記憶部に記憶される（ステップＣ７）。
この不揮発性の記憶部としては、通常のデータ記憶領域に隣接したメモリセルを使用しても良いし、またデータ記憶領域以外の周辺回路内に不揮発性のメモリを配置して実現しても良い。この所定の値は例えば以下のように設定される。
書き込みと消去回数が１０万回よりも少なければ、１回の消去でメモリセルのしきい値電圧は十分深くなるので、１回目のベリファイによって十分な消去状態が検知され、内部カウンタの計数値Ｎは“１”を示す。また書き込み及び消去の回数が１０万回以上で３０万回より少なければ消去回数は２回必要となり、内部カウンタの計数値Ｎは２を示す。さらに書き込み及び消去の回数が３０万回以上で１００万回より少なければ、消去回数は３回から５回程度必要となり、１００万回以上では消去回数は６回以上必要となる。このため計数値Ｎが“１”の場合は、不揮発性の記憶部に“１”を記憶し、“２”の場合は“２”を記憶する。またＮが３から５の場合は５を記憶し、６以上の場合は１０を記憶する。読み出し時にこの不揮発性の記憶部のデータを読み出し、図６に示した時間制御回路３１の出力信号の代わりにこの読み出しデータを与えることにより、ページ読み出し時間をブロック毎の消去の回数に応じて設定できる。
【００４２】
このような構成並びに消去方法では、消去が行われた合計の回数は計数していないが、ブロック内の全てのメモリセルが完全な消去状態になるまでに一定の時間で何回の消去動作が行われたかを計数することによって、消去が行われた合計回数を予想できるので前述した第１の実施の形態と同様な作用効果が得られる。
【００４３】
図９に上記の第１及び第２の実施形態において、センス方式として電流検出型のセンス方式を採用した場合の第３の実施形態に係る概略構成を示す。なお、図９において、図１０と同じ部分には、同じ符号を付し、詳細な説明は省略する。
【００４４】
図９ではビット線とセンスノードＡの間にはゲートに所定の定電圧ＣＶが供給されたｎチャネルトランジスタＮＴが挿入されている。このトランジスタＮＴは、ノードＡの増幅用トランジスタとして機能する。また、ノードＡにはｎチャネルトランジスタＰＴがメモリセルに流れる電流を制御する負荷トランジスタとして接続される。また、ノードＡとセンスアンプレジスタ回路１２との間には、図１０と同様にトランジスタＤＴが接続されている。
【００４５】
従来ではプリチャージトランジスタＰＴのオン・オフのみを制御していたが、本発明では、バイアス電圧設定回路１７によって負荷トランジスタＰＴのゲートに印加する電圧を変化させることによって、負荷トランジスタＰＴに流れる電流を制御している。負荷トランジスタＰＴに流れる電流とメモリセルに流れる電流のバランスによりノードＡの電位が決定されるので、負荷トランジスタＰＴに流れる電流を変化させてメモリセルＭＣのしきい値の変化に対応することができる。
【００４６】
例えば、負荷トランジスタＰＴのゲート電圧を制御して負荷トランジスタＰＴに流れる電流をＩ２に制御した場合、消去状態のメモリセルＭＣに流れる電流Ｉ１がＩ２より多ければノードＡの電位は低レベルとなる。また逆にメモリセルＭＣにデータが書き込まれてメモリセルＭＣに流れる電流Ｉ１がＩ２より小さくなればノードＡの電位は高レベルとなる。この場合、負荷トランジスタＰＴに流れる電流をできるだけ小さくすればメモリセルＭＣに流れる電流が小さくとも消去状態と判定することが可能となる。ただし負荷トランジスタＰＴの電流Ｉ２を小さく設定するとビット線ＢＬの容量を充電する時間も長くなるため、ぺ一ジ読み出し時間も長くなる問題がある。
【００４７】
この問題を解決するため、本実施形態では負荷トランジスタＰＴのゲート電圧を制御するバイアス電圧設定回路１７によるバイアス電圧を、書き込み／消去回数の結果により制御している。バイアス電圧設定回路１７には、第１及び第２の実施形態に示す状態フラグのデータが入力され、バイアス電圧設定回路１７はその状態フラグのデータに基づいて負荷トランジスタＰＴのゲート電圧を変化させることによって、負荷トランジスタＰＴの電流値Ｉ２を制御する。書き込み／消去回数が少ないうちは負荷トランジスタＰＴの電流値Ｉ２は大きめに設定されるが、書き込み／消去回数が所定の値以上になると、負荷トランジスタＰＴの電流値Ｉ２は小さめに設定される。すなわち、バイアス電圧設定回路１７によって、書き込み／消去回数が少ないうちは負荷トランジスタＰＴの電流値Ｉ２が大きめに設定されるようにゲート電圧が設定されるが、書き込み／消去回数が所定の値以上になると、負荷トランジスタＰＴの電流値Ｉ２が小さくなるようにゲート電圧が設定される。また、同時に、ページ読み出し時間も第１、第２の実施形態と同様に長く設定される。この結果書き込み／消去回数が増えても消去時間が延びる問題が解決される。
【００４８】
なお、上記の実施形態では、書き込み及び消去の回数が３０万回以下ではページ読み出し時間Ｔｒを２倍、また１００万回以下では５倍、更に１００万回以上で１０倍に設定した例について説明したが、実際にはこの値はメモリセルの酸化膜厚、酸化膜質等により変化するため、それぞれのデバイスで最適化することが好ましい。
【００４９】
上述したように、本発明によれば、不揮発性メモリセルが劣化して十分消去できなくなっても消去時間を短く抑えることが可能であり、不揮発性半導体記憶装置の寿命を延ばすことができる。
本発明は、上記の発明の実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲で種々変形して実施できるのは勿論である。
【００５０】
【発明の効果】
上記のように、本発明によれば、書き込みと消去動作の回数に応じた最適な消去が行え、消去回数の増加に伴って消去時間が長くなるのを抑制できる不揮発性半導体記憶装置及びその消去方法が得られる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図。
【図２】  図１に示したメモリセルアレイの構成例を示すブロック図。
【図３】  図２における１つのブロックに着目して詳細な構成例を示す回路図。
【図４】  ブロック消去を行う場合の内部動作のシーケンスを示すフローチャート。
【図５】  読み出しシーケンスを示すフローチャート。
【図６】  状態フラグの値によりページ読み出し時間を設定する回路の構成例を示す回路図。
【図７】  図６に示した回路における各信号のタイミングチャート。
【図８】  本発明の第２の実施の形態に係る不揮発性半導体記憶装置及びその消去方法について説明するためのもので、消去シーケンスを示すフローチャート。
【図９】  本発明の第１及び第２の実施形態において、センス方式として電流検出型のセンス方式を採用した場合の第３の実施形態の概略構成を示す図。
【図１０】  ＮＡＮＤ型フラッシュメモリにおけるメモリセルとその周辺の読み出し動作に関係する回路部を概略的に示す回路図。
【図１１】  図１０に示した回路における読み出し動作を説明するためのタイミングチャート。
【図１２】  書き込み及び消去回数に対するメモリセルの消去後におけるしきい値電圧の依存性を示す図。
【図１３】  メモリセルの消去後のしきい値電圧とページ読み出し時間との関係を示す図。
【符号の説明】
１３…メモリセルアレイ
１４…ロウデコーダ
１５…ロウアドレスバッファ
１６…センスアンプレジスタ回路
１６−１，１６−２，１６ａ，１６ｂ…センスアンプレジスタ
１７…カラムデコーダ
１８…カラムアドレスバッファ
１９…入出力回路
２０…制御回路
２１…消去動作制御回路
２２…コマンドレジスタ
２３…コマンドデコーダ
２４…電圧生成回路
２６−１，２６−２，２６ａ，２６ｂ…ＮＡＮＤ束
２７…一時記憶回路
２８…データ入出力回路
２９…フラグデータ変換回路
３１…時間制御回路
３２…ディレイ回路
３３…カウンタ回路
３４…比較回路
ＭＣ１〜ＭＣｎ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ（セレクトゲートトランジスタ）
ＷＬ１〜ＷＬｎ…ワード線
ＳＧＳ，ＳＧＤ…選択線
ＢＬ１，ＢＬ２，ＢＬａ，ＢＬｂ…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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