(57)【特許請求の範囲】
【請求項１】
第1及び第2の入力端子、並びに出力端子を備えるオペアンプと、
アナログ信号入力端子と上記第1の入力端子との間に接続されているサンプリングスイッチ手段と、
上記出力端子と上記第1の入力端子との間に接続されている第1の帰還スイッチ手段と、
上記出力端子と上記第2の入力端子との間に接続されている第2の帰還スイッチ手段と、
上記第2の入力端子と基準電位との間に接続されているコンデンサと、
を有し、
上記サンプリングスイッチ手段及び上記第2の帰還スイッチ手段が導通状態であり、上記第1の帰還スイッチ手段が非導通状態である第1の動作モードのときに、上記第1の入力端子が非反転入力端子、上記第2の入力端子が反転入力端子としてそれぞれ機能して、上記アナログ信号入力端子に入力するアナログ信号に応じた電圧値を上記コンデンサに蓄積し、
上記サンプリングスイッチ手段及び上記第2の帰還スイッチ手段が非導通状態であり、上記第1の帰還スイッチ手段が導通状態である第2の動作モードのときに、上記第1の入力端子が反転入力端子、上記第2の入力端子が非反転入力端子としてそれぞれ機能して、上記コンデンサに蓄積した上記アナログ信号に応じた電圧値を出力するサンプルアンドホールド回路。
【請求項２】
上記オペアンプが、
制御端子が上記第1及び第2の入力端子にそれぞれ接続されている第1及び第2の入力トランジスタと、
上記第1及び第2の入力トランジスタに電流を供給する電流源と、
を有する請求項1に記載のサンプルアンドホールド回路。
【請求項３】
第1及び第2の入力端子、並びに出力端子を備えるオペアンプと、
アナログ信号入力端子と上記第1の入力端子との間に接続されているサンプリングスイッチ手段と、
上記出力端子と上記第1の入力端子との間に接続されている第1の帰還スイッチ手段と、
上記出力端子と上記第2の入力端子との間に接続されている第2の帰還スイッチ手段と、
上記第2の入力端子と基準電位との間に接続されているコンデンサと、
を有し、
上記サンプリングスイッチ手段及び上記第2の帰還スイッチ手段が導通状態であり、上記第1の帰還スイッチ手段が非導通状態である第1の動作モードのときに、上記アナログ信号入力端子に入力するアナログ信号に応じた電圧値を上記コンデンサに蓄積し、
上記サンプリングスイッチ手段及び上記第2の帰還スイッチ手段が非導通状態であり、上記第1の帰還スイッチ手段が導通状態である第2の動作モードのときに、上記コンデンサに蓄積した上記アナログ信号に応じた電圧値を出力するサンプルアンドホールド回路であって、
上記オペアンプが、
電源電圧と基準電位との間に直列に接続されている第1の入力トランジスタ及び第1の負荷トランジスタと、
電源電圧と基準電位との間に直列に接続されている第2の入力トランジスタ及び第2の負荷トランジスタと、
上記第1の入力トランジスタと上記第1の負荷トランジスタとの接続点と上記第1の負荷トランジスタの制御端子と上記第2の負荷トランジスタの制御端子との接続点との間に接続されている第1のスイッチ手段と、
上記第2の入力トランジスタと上記第2の負荷トランジスタとの接続点と上記第1の負荷トランジスタの制御端子と上記第2の負荷トランジスタの制御端子との接続点との間に接続されている第2のスイッチ手段と、
を有し、
上記第1及び第2の入力トランジスタの制御端子が上記第1及び第2の入力端子にそれぞれ接続されており、
上記第1の動作モードにおいては上記第1のスイッチ手段が非導通状態、上記第2のスイッチが導通状態となり、第2の動作モードにおいては上記第1のスイッチ手段が導通状態、上記第2のスイッチ手段が非導通状態となるサンプルアンドホールド回路。
【請求項４】
上記オペアンプが、
電源電圧と基準電位との間に接続されている出力トランジスタと、
上記第１の入力トランジスタと上記第１の負荷トランジスタとの接続点と上記出力トランジスタの制御端子との間に接続されている第３のスイッチ手段と、
上記第２の入力トランジスタと上記第２の負荷トランジスタとの接続点と上記出力トランジスタの制御端子との間に接続されている第４のスイッチ手段と、
を更に有し、
上記第１の動作モードにおいては上記第１及び第４のスイッチ手段が非導通状態、上記第２及び第３のスイッチが導通状態となり、上記第２の動作モードにおいては上記第１及び第４のスイッチ手段が導通状態、上記第２及び第３のスイッチ手段が非導通状態となる請求項３に記載のサンプルアンドホールド回路。
【請求項５】
上記各スイッチ手段がＭＯＳトランジスタで構成されている請求項３又は４のいずれか１項記載のサンプルアンドホールド回路。
【請求項６】
上記サンプリングスイッチ手段、並びに上記第１及び第２の帰還スイッチ手段がＭＯＳトランジスタにより構成されている請求項１乃至５のいずれか１項記載のサンプルアンドホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オペアンプ及びオペアンプを用いるサンプルアンドホールド回路に関する。
【０００２】
【従来の技術】
従来より、時間とともに変化しているアナログ信号のある時点の電圧を保持するために、サンプルアンドホールド回路が用いられている。
図６(ａ)において符号１２０は、従来技術のサンプルアンドホールド回路であり、アナログ信号出力回路１１０とに接続されている。
【０００３】
このサンプルアンドホールド回路１２０は、サンプリングスイッチ３１０と、コンデンサ３０９と、オペアンプ１０１とを有しており、コンデンサ３０９の一端は接地され、他端がオペアンプ１０１の非反転入力端子Ｔ101に接続されており、コンデンサ３０９に現れる電圧が、非反転入力端子Ｔ101に入力されるように構成されている。
【０００４】
サンプリングスイッチ３１０は、前段のアナログ信号出力回路１１０とオペアンプ１０１との間に配置され、オン状態になったときに、アナログ信号出力回路１１０から出力されたアナログ信号Ｖaを伝達し、コンデンサ３０９と非反転入力端子Ｔ101とが互いに接続された部分に入力させるように構成されている。
【０００５】
また、オペアンプ１０１の反転入力端子Ｔ102には、出力端子Ｔ103(サンプルアンドホールド回路の出力端子Ｔh)が接続されており、出力端子Ｔ103からの出力電圧Ｖdが反転入力端子Ｔ102に帰還され、オペアンプ１０１がボルテージフォロワとして動作するようになっている。
【０００６】
上記アナログ信号Ｖaが、図６(ｂ)に示すように、時刻ｔ11で出力された後、時刻ｔ12で一定電圧になり、時刻ｔ15で一定電圧が維持されなくなるものとすると、先ず、一定電圧になる時刻ｔ12で、サンプリングスイッチ３１０をオンさせ、アナログ信号Ｖaによってコンデンサ３０９を充電(又は放電)させる。
【０００７】
図６(ｂ)の符号Ｖcは、コンデンサ３０９の電圧を示しており、時刻ｔ12後、時刻ｔ13でコンデンサ３０９の充電(又は放電)が終了し、その電圧Ｖcが本来のアナログ信号Ｖaと同じ電圧になったものとする。
【０００８】
このとき、オペアンプ１０１はボルテージフォロワの動作をしているので、オペアンプ１０１の出力端子Ｔ103からは、コンデンサ３０９に現れる電圧が出力されるが、コンデンサ３０９の充電終了後は、出力端子Ｔ103からアナログ信号Ｖaと同じ電圧の出力電圧Ｖdが出力される。
【０００９】
アナログ信号Ｖaの一定電圧が維持されなくなる時刻ｔ15に達する前の時刻ｔ14でサンプリングスイッチ３１０をオフさせ、コンデンサ３０９をアナログ信号出力回路１１０から切り離すと、その時刻ｔ14以降は、アナログ信号Ｖaの値が変化してもコンデンサ３０９の電圧Ｖcは一定電圧を維持し、従って、オペアンプ１０１の出力電圧Ｖdにも変化がない。このように、サンプルアンドホールド回路１２０を用いれば、時刻ｔ14以後は、アナログ電圧Ｖaと同じ電圧が保持される。
【００１０】
このようなサンプルアンドホールド回路１２０においては、コンデンサ３０９の充放電の速さはアナログ信号出力回路１１０の駆動能力によるものが大きい。従ってサンプリングスピードを速くしようとすると、充放電時間を短くする必要があるため、アナログ信号出力回路１１０に大きな駆動能力が要求されるという事情があった。
【００１１】
また実際のオペアンプ１０１は、図６(ｃ)に示すように、理想的な動作をする理想オペアンプ１５０と、オフセット電圧Ｖofの原因となる等価電源１６０とから構成されているものとみなすことができる。
【００１２】
ここでは等価電源１６０が、理想オペアンプ１５０の非反転入力端子(＋)側に接続されているものとすると、理想オペアンプ１５０の非反転入力端子(＋)に入力される電圧は、現実のオペアンプ１０１の非反転入力端子Ｔ101に入力される電圧に、オフセット電圧Ｖofが加算された電圧が入力されることになる。
【００１３】
このため、実際のオペアンプ１０１の非反転入力端子Ｔ101に電圧Ｖcが入力されている場合、理想オペアンプ１５０には Ｖc＋Ｖof の大きさの電圧が入力されるため、ボルテージホロワの出力端子Ｔ103の電圧Ｖdは、実際には、
Ｖd＝Ｖc＋Ｖof
となってしまい、入力するアナログ信号Ｖaとは異なる電圧(Ｖa＋Ｖof)が保持、出力されるという問題がある。
【００１４】
このようなオフセット電圧Ｖofは、一般には、オペアンプ１０１の入力段を構成するトランジスタの製造工程上の不均一性に起因しており、従って、オフセット電圧Ｖofは程度の差こそあれ、一般的なオペアンプにはほとんど生じるものであり、上述の如きサンプリング誤差は避けられないものであると考えられていた。
【００１５】
【発明が解決しようとする課題】
本発明は、このような従来の技術の課題を解決するために創作されたものであり、その目的は、オフセット電圧の影響を消去できるオペアンプと、そのオペアンプを用いた高精度のサンプルアンドホールド回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載のサンプルアンドホールド回路は、第1及び第2の入力端子、並びに出力端子を備えるオペアンプと、アナログ信号入力端子と上記第1の入力端子との間に接続されているサンプリングスイッチ手段と、上記出力端子と上記第1の入力端子との間に接続されている第1の帰還スイッチ手段と、上記出力端子と上記第2の入力端子との間に接続されている第2の帰還スイッチ手段と、上記第2の入力端子と基準電位との間に接続されているコンデンサとを有し、上記サンプリングスイッチ手段及び上記第2の帰還スイッチ手段が導通状態であり、上記第1の帰還スイッチ手段が非導通状態である第1の動作モードのときに、上記第1の入力端子が非反転入力端子、上記第2の入力端子が反転入力端子としてそれぞれ機能して、上記アナログ信号入力端子に入力するアナログ信号に応じた電圧値を上記コンデンサに蓄積し、上記サンプリングスイッチ手段及び上記第2の帰還スイッチ手段が非導通状態であり、上記第1の帰還スイッチ手段が導通状態である第2の動作モードのときに、上記第1の入力端子が反転入力端子、上記第2の入力端子が非反転入力端子としてそれぞれ機能して、上記コンデンサに蓄積した上記アナログ信号に応じた電圧値を出力する。
【００１７】
また、請求項２に記載のサンプルアンドホールド回路は、上記オペアンプが、制御端子が上記第1及び第2の入力端子にそれぞれ接続されている第1及び第2の入力トランジスタと、上記第1及び第2の入力トランジスタに電流を供給する電流源とを有する。
【００１８】
更には、請求項３に記載のサンプルアンドホールド回路は、第1及び第2の入力端子、並びに出力端子を備えるオペアンプと、アナログ信号入力端子と上記第1の入力端子との間に接続されているサンプリングスイッチ手段と、上記出力端子と上記第1の入力端子との間に接続されている第1の帰還スイッチ手段と、上記出力端子と上記第2の入力端子との間に接続されている第2の帰還スイッチ手段と、上記第2の入力端子と基準電位との間に接続されているコンデンサとを有し、上記サンプリングスイッチ手段及び上記第2の帰還スイッチ手段が導通状態であり、上記第1の帰還スイッチ手段が非導通状態である第1の動作モードのときに、上記アナログ信号入力端子に入力するアナログ信号に応じた電圧値を上記コンデンサに蓄積し、上記サンプリングスイッチ手段及び上記第2の帰還スイッチ手段が非導通状態であり、上記第1の帰還スイッチ手段が導通状態である第2の動作モードのときに、上記コンデンサに蓄積した上記アナログ信号に応じた電圧値を出力するサンプルアンドホールド回路であって、上記オペアンプが、電源電圧と基準電位との間に直列に接続されている第1の入力トランジスタ及び第1の負荷トランジスタと、電源電圧と基準電位との間に直列に接続されている第2の入力トランジスタ及び第2の負荷トランジスタと、上記第1の入力トランジスタと上記第1の負荷トランジスタとの接続点と上記第1の負荷トランジスタの制御端子と上記第2の負荷トランジスタの制御端子との接続点との間に接続されている第1のスイッチ手段と、上記第2の入力トランジスタと上記第2の負荷トランジスタとの接続点と上記第1の負荷トランジスタの制御端子と上記第2の負荷トランジスタの制御端子との接続点との間に接続されている第2のスイッチ手段とを有し、上記第1及び第2の入力トランジスタの制御端子が上記第1及び第2の入力端子にそれぞれ接続されており、上記第1の動作モードにおいては上記第1のスイッチ手段が非導通状態、上記第2のスイッチが導通状態となり、第2の動作モードにおいては上記第1のスイッチ手段が導通状態、上記第2のスイッチ手段が非導通状態となる。
請求項４に記載のサンプルアンドホールド回路は、請求項３に記載のサンプルアンドホールド回路であって、上記オペアンプが、電源電圧と基準電位との間に接続されている出力トランジスタと、上記第１の入力トランジスタと上記第１の負荷トランジスタとの接続点と上記出力トランジスタの制御端子との間に接続されている第３のスイッチ手段と、上記第２の入力トランジスタと上記第２の負荷トランジスタとの接続点と上記出力トランジスタの制御端子との間に接続されている第４のスイッチ手段と、を更に有し、上記第１の動作モードにおいては上記第１及び第４のスイッチ手段が非導通状態、上記第２及び第３のスイッチが導通状態となり、上記第２の動作モードにおいては上記第１及び第４のスイッチ手段が導通状態、上記第２及び第３のスイッチ手段が非導通状態となる。
【００１９】
請求項５に記載のサンプルアンドホールド回路は、請求項３又は４のいずれか１項記載のサンプルアンドホールド回路であって、上記各スイッチ手段がＭＯＳトランジスタで構成されている。
【００２０】
また、請求項６に記載のサンプルアンドホールド回路は、請求項１乃至５のいずれか１項記載のサンプルアンドホールド回路であって、上記サンプリングスイッチ手段、並びに上記第１及び第２の帰還スイッチ手段がＭＯＳトランジスタにより構成されている。
【００２１】
一般に、オペアンプでは入力段に一対(第１及び第２)の入力トランジスタが設けられており、それら一対の入力トランジスタの制御端子にそれぞれ接続されている第１及び第２の入力端子の一方は反転入力端子として機能し、他方は非反転入力端子として機能するように構成されている。
【００２２】
このようなオペアンプでは、例えば一方の入力トランジスタの(電流)駆動能力が他方の入力トランジスタの駆動能力よりも高い場合、駆動能力が高い入力トランジスタに対してオフセット電圧が加算された状態になる。
【００２３】
本発明のオペアンプは、第１及び第２の入力端子の反転／非反転の関係を切り替えられるように構成されているので、非反転入力側にオフセット電圧が加算された状態を反転入力側にオフセット電圧が加算された状態に切り替えられる。
【００２４】
従って、一方の状態(動作モード)ではオフセット電圧が出力電圧を大きくする方向に働いていた場合でも、他方の状態(動作モード)では、オフセット電圧は出力電圧を小さくする方向に働くので、例えばオペアンプの両方の状態の出力を合計することで、出力電圧からオフセット電圧の影響を消去できるようになる。
【００２５】
また、オペアンプが、一対(第１及び第２)の負荷トランジスタを負荷として差動入力信号を増幅するように構成されている場合、負荷トランジスタの特性の不均一性もオフセット電圧の原因になる。例えば一対の入力トランジスタに対し、基準電流が流れる負荷トランジスタと、基準電流の大きさに応じた参照電流が流れる負荷トランジスタとがそれぞれ接続され、参照電流が流れる方の入力トランジスタから差動増幅された信号が取り出されている場合、入力トランジスタと負荷トランジスタとの接続状態を変えずに、基準電流が流れていた負荷トランジスタに参照電流を流し、参照電流が流れていた負荷トランジスタに基準電流を流すようにすると、一対の入力トランジスタの制御端子にそれぞれ接続されている一対の入力端子の反転／非反転の関係を切り替えることが可能になる。
【００２６】
この場合、一対の入力トランジスタと一対の負荷トランジスタとの間の接続状態は変わらないので、負荷トランジスタが原因でオフセット電圧が生じていた場合でも、オフセット電圧は、一方の状態では出力電圧を大きくする方向、他方の状態では小さくする方向に働くので、例えば両方の状態の出力電圧を合計することで出力電圧からオフセット電圧の影響を消去することが可能になる。
【００２７】
一対の負荷トランジスタを負荷にする場合、一方の負荷トランジスタをダイオード接続にし、他方の負荷トランジスタとカレントミラー回路を構成させて一対の入力トランジスタにそれぞれ接続させるが、各負荷トランジスタの入出力端子(例えばＭＯＳトランジスタの場合はゲート端子とドレイン端子、バイポーラトランジスタの場合はベース端子とコレクタ端子)の間にそれぞれスイッチを設けておき、その入出力端子間を短絡させられるようにしておくと、所望の負荷トランジスタをダイオード接続にし、その負荷トランジスタに基準電流を流すことが可能になる。
【００２８】
この場合、参照電流が流れるのは非ダイオード接続の負荷トランジスタであり、その負荷トランジスタに接続された入力トランジスタ側からオペアンプの出力電圧が得られるため、後段の回路との間にスイッチを設けておき、参照電流が流れる入力トランジスタを後段の回路に接続し、電流増幅を行うようにするとよい。
【００２９】
以上に説明したオペアンプと、当該オペアンプの一方の入力端子とアナログ信号入力端子との間に接続されているサンプリングスイッチと、上記オペアンプの他方の入力端子と接地との間に接続されているコンデンサと、上記一方の入力端子と上記オペアンプの出力端子との間に接続されている第１の帰還スイッチと、上記他方の入力端子と上記出力端子との間に接続されている第２の帰還スイッチとを有するサンプルアンドホールド回路において、上記一対の入力端子における反転／非反転の関係を切り替えるときに、上記第１及び第２の帰還スイッチの一方のみを導通状態とするように構成すると、何れの状態でも負帰還をかけることができる。
【００３０】
この場合、サンプル動作時には、オペアンプの出力電流でコンデンサを充放電するようにしておくと、入力インピーダンスが高いサンプルアンドホールド回路を構成できるので、サンプルアンドホールド回路に対してアナログ信号を出力する回路の負担(出力駆動能力)を小さくでき、且つサンプルアンドホールド回路の動作速度、即ちサンプル・ホールド動作を速くすることができる。
【００３１】
【発明の実施の形態】
以下、本実施形態のオペアンプをサンプルアンドホールド回路に用いた場合について説明する。
図１(ａ)において、符号８は液晶表示装置に用いられるアナログ信号出力回路であり、サンプルアンドホールド回路１０に接続されている。
【００３２】
サンプルアンドホールド回路１０は、本実施形態のオペアンプ１と、サンプリングスイッチ３１と、第１、第２の帰還スイッチ３２、３３と、サンプル及びホールド用のコンデンサ９とを有している。
【００３３】
オペアンプ１は、第１、第２の入力端子Ｔ1、Ｔ2と、出力端子Ｔoとを有しており、出力端子Ｔoは、サンプルアンドホールド回路１０全体の出力端子Ｔoutに直結されている。その出力端子Ｔo(Ｔout)から出力された信号は、後段の図示しない液晶表示パネルに対する駆動信号として出力される。
【００３４】
また、出力端子Ｔoは、第１、第２の帰還スイッチ３２、３３を介して、第１、第２の入力端子Ｔ1、Ｔ2に接続できるように構成されており、オペアンプ１の出力電圧を、第１の入力端子Ｔ1と第２の入力端子Ｔ2のいずれにも帰還できるように構成されている。
【００３５】
第２の入力端子Ｔ2は、第２の帰還スイッチ３３に接続されている他、一端が接地電位Ｖssに接続されたコンデンサ９の他端に接続されており、第２の入力端子Ｔ2には、コンデンサ９に現れる電圧が入力されるように構成されている。
【００３６】
他方、第１の入力端子Ｔ1には、サンプリングスイッチ３１を介して、アナログ信号出力回路８の出力端子が接続されている。
【００３７】
アナログ信号出力回路８の出力端子からは、図１(ｂ)に示すように、時刻ｔ1で立ち上がり始め、時刻ｔ2で一定電圧になり、時刻ｔ5で立ち下がるようなアナログ信号Ｖa1が出力されているものとし、サンプリングスイッチ３１がオン状態になると、第１の入力端子Ｔ1にアナログ信号Ｖa1が入力され、オフ状態になると、サンプルアンドホールド回路１０は、アナログ信号出力回路８から切り離され、アナログ信号Ｖa1は入力されなくなる。
【００３８】
オペアンプ１は、後記詳述するように、第１、第２の入力端子Ｔ1、Ｔ2の極性を交換できるが、初期状態では、第１の入力端子Ｔ1が非反転入力端子になっており、第２の入力端子Ｔ2が反転入力端子になっているものとし、上記のアナログ信号Ｖa1をサンプル・ホールドする場合を説明する。
【００３９】
時刻ｔ1でアナログ信号Ｖa1が立ち上がった後、時刻ｔ2で第１の帰還スイッチ３２がオフ状態、第２の帰還スイッチ３３がオン状態になった場合、オペアンプ１の出力電圧Ｖd1が第２の入力端子Ｔ2に帰還されるようになる。このとき、同時にサンプリングスイッチ３１がオン状態になっていると、オペアンプ１の非反転入力端子(第１の入力端子Ｔ1)に、アナログ信号Ｖa1が入力される。このときのサンプルアンドホールド回路１０は、図２(ａ)の回路図で表される。
【００４０】
この図２(ａ)の状態では、オペアンプ１は負帰還動作をしており、アナログ信号Ｖa1を電流増幅し、コンデンサ９を充放電させるが、オペアンプ１は、第１、第２の入力端子(非反転入力端子と反転入力端子)Ｔ1、Ｔ2間の電圧が等しくなったところで安定し、その結果、コンデンサ９の電圧は第１の入力端子Ｔ1の電圧と等しくなる(サンプル動作)。
【００４１】
時刻ｔ2後は、アナログ信号Ｖa1が一定電圧になるから、オペアンプ１が理想的な動作をすれば、時刻ｔ2後は、コンデンサ９の電圧はアナログ信号Ｖa1の電圧と等しくなるが、実際には、オペアンプ１の出力電圧Ｖd1には誤差があり、コンデンサ９の電圧はアナログ信号Ｖa1と等しくはならない。
【００４２】
オペアンプ１の誤差の原因は後述するように内部回路の不均一性に起因するが、ここでは、図２(ａ)に示すように、その大きさを等価電源６０で表し、その等価電源６０と理想的な動作をする理想オペアンプ５０とでオペアンプ１が構成されているものとする。
【００４３】
ここで、等価電源６０を、その正電圧側を理想オペアンプ５０の非反転入力側に接続して表すと、理想オペアンプ５０の非反転入力には、正のオフセット電圧Ｖofが重畳されることになる。
【００４４】
この場合、等価電源６０の負電圧側にアナログ信号Ｖa1が入力されることになるから、理想オペアンプ５０の非反転入力には、アナログ信号Ｖa1にオフセット電圧Ｖofが重畳された電圧(Ｖa1＋Ｖof)が入力される。
【００４５】
このオペアンプ１では、理想オペアンプ５０の非反転入力と反転入力との電圧が等しくなったところで安定するから、時刻ｔ3でコンデンサ９の電圧が安定したものとすると、その時刻ｔ3でのコンデンサ９に現れる電圧は、(Ｖa1＋Ｖof)の大きさになる。
【００４６】
次いで、アナログ信号Ｖa1が立ち下がり始める時刻ｔ5よりも前の時刻ｔ4にて、サンプリングスイッチ３１をオフ状態にし、後記詳述するように、オペアンプ１の入力極性を切り替え、第１の入力端子Ｔ1を反転入力端子、第２の入力端子Ｔ2を非反転入力端子にすると共に、第２の帰還スイッチ３３をオフ状態、第１の帰還スイッチ３２をオン状態にすると、オペアンプ１の出力電圧は非反転入力端子に負帰還される。このときのサンプルアンドホールド回路１０は、図２(ｂ)の回路図で表される。
【００４７】
このときの接続状態では、コンデンサ９に充放電はなく、コンデンサ９に現れる電圧(Ｖa1＋Ｖof)は、理想オペアンプ５０の非反転入力に入力されているから、オペアンプ１の出力端子Ｔoには、理想オペアンプ５０の反転入力の電圧と非反転入力の電圧が等しくなるような電圧が現れる(ホールド動作)。
【００４８】
この場合も上述の等価電源６０の影響があり、後述するように、時刻ｔ4でオペアンプ１の極性が交換された後も、等価電源６０は、第１の入力端子Ｔ1に負電圧側が接続された状態になるから、理想オペアンプ５０の反転入力には正のオフセット電圧Ｖofが重畳されることになる。その結果、理想オペアンプ５０の非反転入力端子と反転入力端子が、電圧(Ｖa1＋Ｖof)で等しくなると、オペアンプ１の出力端子Ｔoには、その電圧(Ｖa1＋Ｖof)からオフセット電圧Ｖofを差し引いた電圧Ｖa1が現れる。
【００４９】
図１(ｂ)の時刻ｔ4から時刻ｔ5の間の出力端子Ｔoの電圧変化はその状態を示しており、時刻ｔ5でのオペアンプ１の出力端子Ｔoの電圧、即ち、サンプルアンドホールド回路１０の出力端子Ｔoutの出力電圧は、アナログ信号Ｖa1と等しくなるから、時刻ｔ5以降、後段に接続される回路には、正確なアナログ信号Ｖa1が出力されることになる。
【００５０】
以上説明したように、上記のサンプルアンドホールド回路１０によれば、出力電圧から、オフセット電圧Ｖofの影響を消去できるようになっており、また、サンプル動作時には、コンデンサ９がオペアンプ１によって充電されるため、前段のアナログ信号出力回路８の電流駆動能力が低い場合でも、コンデンサ９を高速に充放電させることができ、そのため、サンプリングに要する時間が短くなっている。
【００５１】
次に、上記のように入力極性の切り替えが可能な、本発明の一実施形態のオペアンプ１について説明する。
図３(ａ)を参照し、符号１は上述した本実施形態のオペアンプであり、少なくとも差動増幅回路２と電流増幅回路３とを有している。
【００５２】
差動増幅回路２は、定電流回路４と、一対の入力トランジスタ２１、２２と、一対の負荷トランジスタ２３、２４と第１〜第４の短絡スイッチ４１〜４４とで構成されており、電流増幅回路３は、定電流回路５と出力トランジスタ２５とで構成されている。
【００５３】
一対の入力トランジスタ２１、２２は、それぞれｐチャネルＭＯＳトランジスタで構成されており、各入力トランジスタ２１、２２のゲート端子(入力端子)が、上述の第１、第２の入力端子Ｔ1、Ｔ2に直結されている。
【００５４】
一対の負荷トランジスタ２３、２４は、それぞれｎチャネルＭＯＳトランジスタで構成されており、それらのドレイン端子(出力端子)は、一対の入力トランジスタ２１、２２のドレイン端子とそれぞれ接続されている。
【００５５】
一対の入力トランジスタ２１、２２のソース端子は、定電流回路４に共通に接続されており、他方、一対の負荷トランジスタ２３、２４のソース端子は接地電位Ｖssに共通に接続され、定電流回路４から供給された電流が、各入力トランジスタ２１、２２を介して、負荷トランジスタ２３、２４に流れるように構成されている。
【００５６】
第１、第２の短絡スイッチ４１、４２は、各負荷トランジスタ２３、２４のドレイン端子とゲート端子との間にそれぞれ接続されており、該第１、第２の短絡スイッチ４１、４２の所望のものをオン状態にすることにより、一対の負荷トランジスタ２３、２４のうちの一方をダイオード接続、他方を非ダイオード接続にし、カレントミラー回路を構成できるようにされている。
【００５７】
電流増幅回路３の出力トランジスタ２５はｎチャネルＭＯＳトランジスタで構成されており、ドレイン端子が定電流回路５に接続されると共に、出力端子Ｔoに接続されており、ゲート端子に入力された電圧を電流増幅し、出力端子Ｔoから取り出せるように構成されている。
【００５８】
出力トランジスタ２５のソース端子は接地電位Ｖssに接続され、他方、ゲート端子(入力端子)と、各入力トランジスタ２１、２２のドレイン端子(及び各負荷トランジスタ２３、２４のドレイン端子)との間には、第３、第４の短絡スイッチ４３、４４が設けられている。この第３、第４の短絡スイッチ４３、４４のうちの所望のものをオン状態にすることにより、一対の入力トランジスタ２１、２２のうちの所望のものを、出力トランジスタ２５のゲート端子に接続できるように構成されている。
【００５９】
上記の構成のオペアンプ１は、第１〜第４の短絡スイッチ４１〜４４のオン／オフ状態によって、極性が２種類に規定される。
第１の極性は、サンプリング動作を行うときに用いられるものであり、サンプリングスイッチ３１がオン状態、第１の帰還スイッチ３２がオフ状態、第２の帰還スイッチ３３がオン状態となっている。
【００６０】
このときのオペアンプ１の各スイッチ４１〜４４は、図３(ｂ)の符号ｔaで示す組合せに従っており、第１、第３の短絡スイッチ４１、４３はオフ状態、第２、第４の短絡スイッチ４２、４４はオン状態になっている。
【００６１】
このときのオペアンプ１の内部接続状態は、図４(ａ)の回路図で表される。図４(ａ)を参照すると、一方の負荷トランジスタ２４がダイオード接続になり、他方の負荷トランジスタ２３が非ダイオード接続になり、その非ダイオード接続になった負荷トランジスタ２３のドレイン端子が、出力トランジスタ２５のゲート端子に接続されている。
【００６２】
この回路図中、ダイオード接続の負荷トランジスタ２４には、ダイオード接続にされた場合の特性に依存する基準電流Ｉ1が流れるから、その負荷トランジスタ２４に接続された入力トランジスタ２２には、同じ大きさの基準電流Ｉ1が流れる。
【００６３】
他方、負荷トランジスタ２３、２４はカレントミラー構成になっているため、カレントミラーが理想的であり、出力トランジスタ２５へ流れる電流を無視すると、非ダイオード接続の負荷トランジスタ２３と、その負荷トランジスタ２３に接続された入力トランジスタ２１には、基準電流Ｉ1と同じ大きさの参照電流Ｉ2が流れる。
【００６４】
この場合、定電流回路４からは、符号Ｉで表される一定電流が供給されているから、基準電流Ｉ1と参照電流Ｉ2はＩ／２の大きさになる。この状態では各トランジスタ２１〜２４は所定の動作点に置かれ、第１、第２の入力端子に印加された差動信号を増幅し、出力トランジスタ２５から出力できるようになる。
【００６５】
ここで、例えば第１、第２の入力端子Ｔ1、Ｔ2間の電位差がゼロの状態を基準とし、第１の入力端子Ｔ1に正電圧が印加されたものとすると、その正電圧は、入力トランジスタ２１によって反転して出力され、出力トランジスタ２５に入力されると該出力トランジスタ２５によって再度反転され、出力端子Ｔoから出力される。従って、第１の入力端子Ｔ1に入力された電圧は、同極性で出力される。
【００６６】
他方、第２の入力端子Ｔ2に正電圧が印加された場合、入力トランジスタ２１から同極性の信号が出力され、その信号が出力トランジスタ２５で反転して出力されるから、出力端子Ｔoからは、逆極性の信号が出力される。従って、第２の入力端子Ｔ2に入力された電圧は逆極性で出力される。
【００６７】
以上より、図４(ａ)のオペアンプ１の極性は、第１の入力端子Ｔ1が非反転入力端子となり、第２の入力端子Ｔ2が反転入力端子となる(その極性は、図２(ａ)に示したオペアンプ１の極性と同一である)。
【００６８】
ところで、オペアンプ１が図２(ａ)に示したような負帰還動作を行っている場合、オペアンプ１が理想的であれば、第１、第２の入力端子Ｔ1、Ｔ2間の電位を等しくするように動作するが、理想的でない場合には、第１、第２の入力端子Ｔ1、Ｔ2間に誤差電圧が発生する。
【００６９】
例えば、第１の入力端子Ｔ1側の入力トランジスタ２１が、第２の入力端子Ｔ2側の入力トランジスタ２２よりも駆動能力が劣っている場合、差動入力信号がゼロである場合(第１、第２の入力端子Ｔ1、Ｔ2の電位が等しい場合)でも、駆動能力が大きい方の入力トランジスタ２２に大きめの電流が流れる。
【００７０】
その大きめの電流はダイオード接続の負荷トランジスタ２４に流れ、基準電流Ｉ1となるが、定電流回路４が供給する定電流Ｉの大きさは変わらないため、非ダイオード接続の負荷トランジスタ２３に流れる電流を減少させるために、その負荷トランジスタ２３のドレイン端子の電圧は低下する。そして、その低下した電圧は出力トランジスタ２５に入力されるので、出力端子Ｔ0の電圧は上昇する。
【００７１】
このように、第１の入力端子Ｔ1側の入力トランジスタ２１の電流駆動能力が劣っている場合、オペアンプ１全体としては正電圧が出力されることになるから、理想オペアンプ５０の非反転入力に正電圧が印加されているのと同じ状態である。従って、この場合のオペアンプ１は、図２(ａ)に示すように、理想オペアンプ５０の非反転入力に正電圧を供給する等価電源６０を付加して表される。
【００７２】
この等価電源６０の負電圧側は、オペアンプ１の第１の入力端子Ｔ1に接続されているから、アナログ信号Ｖa1が第１の入力端子Ｔ1に入力された場合、理想オペアンプ５０の非反転入力には、アナログ信号Ｖa1にオフセット電圧Ｖofが重畳された電圧(Ｖa1＋Ｖof)が印加される。
【００７３】
図１(ｂ)の時刻ｔ3〜ｔ4の間はオフセット電圧Ｖofの影響が示されており、出力端子Ｔo及びコンデンサ９は、その電圧(Ｖa1＋Ｖof)で安定している。
【００７４】
次に、第２の極性の状態を説明すると、第２の極性はホールド動作を行うときに用いられるものであり、オペアンプ１の外部では、サンプリングスイッチ３１がオフ状態、第１の帰還スイッチ３２がオン状態、第２の帰還スイッチ３３がオフ状態になっている。
【００７５】
このとき、オペアンプ１の各スイッチ４１〜４４は、図３(ｂ)の符号ｔbで示す組合せに従っており、第１、第３の短絡スイッチ４１、４３がオン状態、第２、第４の短絡スイッチ４２、４４がオフ状態になっている。
【００７６】
この第２の極性では、オペアンプ１内部の接続状態は、図４(ｂ)の回路図で表される。図４(ｂ)を参照すると、第１の極性状態とは逆に、第１の入力端子Ｔ1側の負荷トランジスタ２３がダイオード接続、第２の入力端子Ｔ2側の負荷トランジスタ２４が非ダイオード接続になっており、第１の入力端子Ｔ1側の入力トランジスタ２１及び負荷トランジスタ２３に基準電流Ｉ1が流れ、第２の入力端子Ｔ2側の入力トランジスタ２２及び負荷トランジスタ２４に参照電流Ｉ2が流れる。
【００７７】
そして、非ダイオード接続になった負荷トランジスタ２４のドレイン端子が、出力トランジスタ２５のゲート端子に接続されているから、第１の入力端子Ｔ1に上記と同様に正電圧が印加されたものとすると、非ダイオード接続の負荷トランジスタ２４側から同極性の信号が出力され、出力トランジスタ２５に入力されると反転され、逆極性となって出力される。従って、第１の入力端子Ｔ1に入力された信号は逆極性で出力される。
【００７８】
他方、第２の入力端子Ｔ2に正電圧が印加された場合、入力トランジスタ２２から逆極性の信号が出力され、出力トランジスタ２５に入力されると反転され、出力端子Ｔoからは同極性の信号が出力される。従って、第２の入力端子Ｔ2に入力された信号は同極性で出力される。
【００７９】
以上のことから、図４(ｂ)のオペアンプ１全体としては、第１の入力端子Ｔ1が反転入力端子、第２の入力端子Ｔ2が非反転入力端子となる(その極性は、図２(ｂ)に示したオペアンプ１の極性と同一である)。
【００８０】
このように、短絡スイッチ４１〜４４のオン／オフ状態を切換えると一対の入力トランジスタ２１、２２の極性が切換えられ、その結果、オペアンプ１の極性を交換できるようになっている。
【００８１】
但し、極性を交換した後も、第１、第２の入力端子Ｔ1、Ｔ2には同一の入力トランジスタ２１、２２が接続されており、従って、入力トランジスタ２１の電流駆動能力が小さい場合、極性を切り替えても、第１の入力端子Ｔ1に接続された入力トランジスタ２１の電流駆動能力は低いままである。
【００８２】
図４(ｂ)の回路状態にあるときに、第１の入力端子Ｔ1側の入力トランジスタ２１の駆動能力が低いと、基準電流Ｉ1が少な目になるが、供給される定電流Ｉの大きさには変化がないから、参照電流Ｉ2を多めに流すために、非ダイオード接続の負荷トランジスタ２４のドレイン端子の電位が上昇し、それが信号となって出力トランジスタ２５に入力されると反転して出力され、出力端子Ｔ0の電位は低下する。
【００８３】
このように、オペアンプ１が第２の極性の状態にある場合では、入力トランジスタ２１の駆動能力が低いことは、オペアンプ１全体としては、負電圧が出力される結果になるから、理想オペアンプ５０の反転入力に正電圧が印加されたのと同じことになる。従って、この場合のオペアンプ１は、図２(ｂ)のように、理想オペアンプ５０の反転入力に正電圧を供給する等価電源６０を付加して表すことができる。
【００８４】
この場合、等価電源６０の負電圧側は反転入力端子(第１の入力端子Ｔ1)に接続されているから、出力端子Ｔoの電圧は、理想オペアンプ５０の反転入力の電圧よりもＶofだけ低くなる。
【００８５】
オペアンプ１は、理想オペアンプ５０の反転入力と非反転入力の電圧を等しくするように動作するから、コンデンサ９の電圧が(Ｖa1＋Ｖof)の場合、理想オペアンプ５０の非反転入力の電圧は(Ｖa1＋Ｖof)になり、結局、出力端子Ｔoからは、その電圧(Ｖa1＋Ｖof)からオフセット電圧Ｖofを減じた大きさの電圧Ｖa1が出力される。その電圧は、アナログ信号Ｖa1と等しい電圧である。
【００８６】
このように、本発明のオペアンプ１では、その極性が交換されても、等価電源６０の接続状態に変化はなく、その結果、極性切換前後の出力電圧を演算することで、オフセット電圧Ｖofを消去できるようになっている。
【００８７】
なお、図３(ａ)に示す回路について、動作確認を行った。図５はＳＰＩＣＥシミュレータを用いた動作シミュレーションの結果を示すグラフであって、横軸は時間を、縦軸は電圧を示す。
【００８８】
図５において、曲線(Ａ)はアナログ信号Ｖa1の波形を示し、曲線(Ｂ)は、本実施形態のサンプルアンドホールド回路１０から出力される電圧波形を示す。さらに、曲線(Ｃ)は従来のサンプルアンドホールド回路から出力される電圧波形を示している。
また、図５において時刻が２０μｓまではアナログ信号Ｖa1をサンプリングする期間であって、時刻が２０μｓ以降でホールドするものとする。
【００８９】
図５の曲線(Ｃ)より、従来のサンプルアンドホールド回路では、曲線(Ａ)に示す一定(５．０Ｖ)のアナログ電圧が入力されると、この入力電圧の５．０Ｖにオフセット電圧が重畳された５＋５０ｍＶの電圧が現れている。
【００９０】
本実施形態のサンプルアンドホールド回路１０では、サンプリング中には曲線(Ｂ)に示すように、オフセット電圧分(約５０ｍＶ)だけ高い電圧が出力されているものの、その後時刻が２０μｓ〜２０．５μｓの間で振動した後、安定し、入力電圧の５．０Ｖとほとんど差がない電圧が出力されている(実際には、オペアンプ１中の図示しない回路に起因するオフセット電圧の影響があり、５．０Ｖに、４０μＶ程度の誤差電圧が重畳されている。この程度の誤差は無視できる程度である)。
【００９１】
上記のサンプルアンドホールド回路１０は高集積化が可能であって、ＩＣチップに搭載することができる。この場合、コンデンサ９を含むサンプルアンドホールド回路１０全体をＩＣチップに搭載することも可能であるし、また、外付け用の端子を設けて、この端子にコンデンサ９を外付けできるようにしてもよい。
【００９２】
また、第１〜第４の短絡スイッチ４１〜４４を用いてオペアンプ１の反転入力、非反転入力を切り替えているが、本発明はこれに限らず、別の回路を用いても反転入力、非反転入力を切り替えることが可能であればよい。
【００９３】
上記サンプリングスイッチ３１、帰還スイッチ３２、３３、短絡スイッチ４１〜４４は、それぞれ、ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタ、又はｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを並列接続したトランスミッションゲートで構成してよい。
【００９４】
また、入力トランジスタ２１、２２をｎチャネルＭＯＳトランジスタとしてもよい。更には、入力トランジスタ２１、２２と負荷トランジスタ２３、２４の極性及び接続関係を逆にしてもよい。
【００９５】
【発明の効果】
本発明のオペアンプでは、入力端子と内部トランジスタとの間の接続関係を変えることなく、入力端子の極性を交換できるので、両方の極性のときの出力電圧を演算することで、オフセット電圧の影響を消去できるようになっている。
【００９６】
また、本発明のオペアンプをサンプルアンドホールド回路に適用すると、サンプル動作時にオペアンプでコンデンサを充放電できるので、サンプリングするためのアナログ電圧を出力するアナログ信号出力回路の駆動能力が低くとも、高速にサンプリングすることができ、また、サンプリングされたアナログ電圧を精度良くホールドすることが可能になる。
【図面の簡単な説明】
【図１】(ａ)：本発明の実施形態のオペアンプをサンプルホールド構成にした図
(ｂ)：そのタイミングチャート
【図２】(ａ)：サンプル動作を説明するための図
(ｂ)：ホールド動作を説明するための図
【図３】(ａ)：本発明のオペアンプの回路図
(ｂ)：その内部の短絡スイッチの状態図
【図４】(ａ)：そのオペアンプが第１の極性になったときの等価回路図
(ｂ)：第２の極性になったときの等価回路図
【図５】本発明のサンプルアンドホールド回路の動作シミュレーション結果
【図６】従来のサンプルアンドホールド回路を説明するための図
(ａ)：ブロック図
(ｂ)：タイミングチャート
(ｃ)：誤差成分について説明する図
【符号の説明】
１…オペアンプ      ２…差動増幅回路      ３…電流増幅回路      ９…コンデンサ    １０…サンプルアンドホールド回路    ２１、２２…一対の入力トランジスタ      ２３、２４…一対の負荷トランジスタ
Ｉ1…基準電流    Ｉ2…参照電流    Ｔ1、Ｔ2…入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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