(57)【特許請求の範囲】
【請求項１】
出力信号を形成する出力ＭＯＳＦＥＴと、
上記出力ＭＯＳＦＥＴのゲートに供給される駆動信号を形成する駆動回路とを備え、
上記駆動回路は、
出力すべき信号を受けて上記出力ＭＯＳＦＥＴのゲートに伝えられる駆動信号を形成する第１のインバータ回路と、
上記出力ＭＯＳＦＥＴのゲートと電源電圧との間に直列形態に設けられた第１導電型の第１と第２ＭＯＳＦＥＴと、
上記出力ＭＯＳＦＥＴのゲートと回路の接地電位との間に直列形態に設けられた第２導電型の第３と第４ＭＯＳＦＥＴと、
上記出力すべき信号を受けて上記第１と第３ＭＯＳＦＥＴのゲートに伝えられる出力信号を供給する第２のインバータ回路と、
上記出力ＭＯＳＦＥＴのゲートの電圧を受け、そのロジックスレッショルド電圧が上記一定範囲の下限電圧に設定され、その出力信号を上記第２ＭＯＳＦＥＴのゲートに伝える第３のインバータ回路と、
上記出力ＭＯＳＦＥＴのゲートの電圧を受け、そのロジックスレッショルド電圧が上記一定範囲の上限電圧に設定され、その出力信号を上記第４ＭＯＳＦＥＴのゲートに伝える第４のインバータ回路と、
上記出力ＭＯＳＦＥＴのゲートと電源電圧との間に直列形態に設けられた第２導電型の第５と第６ＭＯＳＦＥＴと、
上記出力ＭＯＳＦＥＴのゲートと回路の接地電位との間に直列形態に設けられた第１導電型の第７と第８ＭＯＳＦＥＴと、
上記出力ＭＯＳＦＥＴのゲートの電圧を受け、そのロジックスレッショルド電圧が上記一定範囲の下限電圧に設定され、その出力信号を上記第６ＭＯＳＦＥＴのゲートに伝える第５のインバータ回路と、
上記出力ＭＯＳＦＥＴのゲートの電圧を受け、そのロジックスレッショルド電圧が上記一定範囲の上限電圧に設定され、その出力信号を上記第８ＭＯＳＦＥＴのゲートに伝える第６のインバータ回路と、
上記出力すべき信号を上記第５と第７ＭＯＳＦＥＴのゲートに供給してなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記出力ＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴであり、
上記第１導電型はＮ型であり、
上記第２導電型はＰ型であり、
上記出力ＭＯＳＦＥＴのドレインと上記電源電圧との間に設けられたＰチャネル型出力ＭＯＳＦＥＴと、
上記出力すべき信号を受けて上記Ｐチャネル出力ＭＯＳＦＥＴのゲートに伝えられる駆動信号を形成する第７のインバータ回路とを更に有する半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、高速化とノイズ低減を実現した出力回路を備えた半導体集積回路装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
出力ＭＯＳＦＥＴを分割し、それぞれのＭＯＳＦＥＴがオンするタイミングをずらすことで電流が急峻に増加するのを防ぎ、ｄｉ／ｄｔを制限している。
【０００３】
【発明が解決しようとする課題】
上記の例では、出力ＭＯＳＦＥＴの入力の波形少しずつを鈍らせることでオンするタイミングをずらしているため、プリバッファ入力から出力までの遅延時間が大きくなり、また、波形がＶＤＤ、ＶＳＳに回復するまでの時間が大きく、サイクルが短縮できない。
【０００４】
この発明の目的は、電源ノイズを低減しつつ高速化を実現した出力回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。出力ＭＯＳＦＥＴのゲートに供給される駆動信号を形成する駆動回路として、上記出力ＭＯＳＦＥＴがオフ状態／オン状態に変化する電圧を含む一定電圧範囲でのみ電圧変化を鈍らせるようにする。
【０００６】
【発明の実施の形態】
図１には、本発明に係る出力回路の一実施例の回路図が示されている。同図の各回路素子は、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。
【０００７】
出力回路は、電源電圧と回路の接地電位との間に直列形態に接続されたＰチャネルＭＯＳＦＥＴＰＱ１と、ＮチャネルＭＯＳＦＥＴＮＱ１とにより構成される。上記ＰチャネルＭＯＳＦＥＴＰＱ１とＮチャネルＭＯＳＦＥＴＮＱ１の共通接続されたドレインは、パッドＰＡＤに接続され、かかるパッドＰＡＤは図示しないボンディングワイヤ等を介して外部端子としてのリードに接続される。
【０００８】
図示しない内部論理回路により出力すべき信号が形成されてデータ端子Ｄに伝えられる。このデータ端子Ｄの信号は、駆動回路を介して上記出力ＭＯＳＦＥＴＰＱ１のゲート（ノードＮ２）と、上記出力ＭＯＳＦＥＴＮＱ１のゲート（ノードＮ１）に駆動信号として伝えられる。
【０００９】
上記Ｐチャネルの出力ＭＯＳＦＥＴＰＱ１のゲートのノードＮ２に伝えられる駆動信号は、特に制限されないが、上記データ端子Ｄの信号を受けるＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなるＣＭＯＳインバータ回路で形成される。
【００１０】
上記Ｎチャネルの出力ＭＯＳＦＥＴＮＱ１のゲートのノードＮ１に伝えられる駆動信号は、出力電流の変化率を抑えつつ、高動作を実現するために次のような各回路により構成される。ＰチャネルＭＯＳＦＥＴＭＰ１とＮチャネルＭＯＳＦＥＴＭＮ１は、ＣＭＯＳインバータ回路を構成し、上記データ端子Ｄの信号の反転信号を形成して上記出力ＭＯＳＦＥＴＮＱ１のゲートに伝える。これらのＭＯＳＦＥＴＭＰ１とＭＮ１は、電源ノイズを低減すべく比較的小さなサイズのＭＯＳＦＥＴで構成され、その出力信号の電圧変化は比較的小さくされる。
【００１１】
上記ノードＮ１と電源電圧との間には、２つのＮチャネルＭＯＳＦＥＴが直列形態に接続される。上記ノードＮ１と回路の接地電位との間には、２つのＰチャネルＭＯＳＦＥＴが直列形態に設けられる。上記２つのＮチャネルＭＯＳＦＥＴと２つのＰチャネルＭＯＳＦＥＴのうち一方のＭＯＳＦＥＴのゲートには、上記データ端子Ｄの信号を受けるインバータ回路の出力信号が共通に伝えられる。そして、２つのＮチャネルＭＯＳＦＥＴのうち他方のＭＯＳＦＥＴＭＮ２のゲートには、ノードＮ１の電圧を受けるインバータ回路ＩＮＶ１の出力信号が伝えられる。上記２つのＰチャネルＭＯＳＦＥＴのうち他方のＭＯＳＦＥＴＭＰ２のゲートには、上記ノードＮ１の電圧を受けるインバータ回路ＩＮＶ２の出力信号が伝えられる。
【００１２】
上記ノードＮ１と電源電圧との間には、２つのＰチャネルＭＯＳＦＥＴが直列形態に接続される。上記ノードＮ１と回路の接地電位との間には、２つのＮチャネルＭＯＳＦＥＴが直列形態に設けられる。上記２つのＰチャネルＭＯＳＦＥＴと２つのＮチャネルＭＯＳＦＥＴのうち一方のＭＯＳＦＥＴのゲートには、上記データ端子Ｄの信号が共通に伝えられる。そして、２つのＰチャネルＭＯＳＦＥＴのうち他方のＭＯＳＦＥＴＭＰ３のゲートには、ノードＮ１の電圧を受けるインバータ回路ＩＮＶ３の出力信号が伝えられる。上記２つのＮチャネルＭＯＳＦＥＴのうち他方のＭＯＳＦＥＴＭＮ３のゲートには、上記ノードＮ１の電圧を受けるインバータ回路ＩＮＶ４の出力信号が伝えられる。
【００１３】
上記インバータ回路ＩＮＶ１とＩＮＶ４のロジックスレョショルド電圧ＶＬＴ１は、上記出力ＭＯＳＦＥＴＮＱ１のしきい値電圧、つまりはオフ状態からオン状態に切り替わる電圧を中心にして設定された一定幅の電圧範囲の下限電圧に対応して設定され、上記インバータ回路ＩＮＶ２とＩＮＶ３のロジックスレョショルド電圧ＶＬＴ２は、上記出力ＭＯＳＦＥＴＮＱ１のしきい値電圧、つまりはオフ状態からオン状態に切り替わる電圧を中心にして設定された一定幅の電圧範囲の上限電圧に対応して設定される。
【００１４】
図２には、図１の出力回路の動作を説明するための駆動信号の波形図が示され、図３には出力信号の波形図が示されている。電圧ＶＴ０は、出力ＭＯＳＦＥＴＮＱ１のしきい値電圧に対応した電圧であり、電圧領域（ａ）は上記ＭＯＳＦＥＴＮＱ１のゲート電圧がしきい値電圧ＶＴ０以下で電流がほとんど流れない領域である。（ｂ）は出力ＭＯＳＦＥＴＮＱ１のゲート電圧がＶＴ０近傍で、かつ出力電位が下がりきつていないため、ＶＤＳ（ソース，ドレイン間電圧）も大きいため、電圧変化に対し電流変化が大きな領域である。そして、（ｃ）は出力電位が下がりＶＤＳ（ソース，ドレイン間電圧）が小さくなり、電圧変化に対し電流変化が再び小さくなる領域である。
【００１５】
図１の出力回路において、出力をハイレベルからロウレベルに切り替える場合、ノードＮ１に伝えられる駆動信号はハイレベルからロウレベルに変化する。つまり、データ端子Ｄに伝えられる出力すべき信号は、ハイレベルからロウレベルに変化する。ノードＮ１の電位がＶＳＳ（回路の接地電位）からＶＬＴ１（インバータ回路ＩＮＶ１とＩＮＶ４のロジックスレョショルド電圧）に達するまでは、出力ＭＯＳＦＥＴＮＱ１がオンしない領域（ａ）である。この領域（ａ）ではＰチャネルＭＯＳＦＥＴＭＰ１に加えて、インバータ回路ＩＮＶ１の出力信号がハイレベルになっているので、上記データ端子Ｄを受けるインバータ回路の出力信号が遅れてハイレベルからロウレベルに変化して、２つのＮチャネルＭＯＳＦＥＴがオン状態となって電源電圧側からノードＮ１に電流を流し込むため、急峻に立ち上がる波形とされる。
【００１６】
領域（ｂ）では、ノードＮ１の電位が上記ＶＬＴ１を超えるので、インバータ回路ＩＮＶ１の出力信号がロウレベルになるためにＭＯＳＦＥＴＭＮ２はオフし、ＰチャネルＭＯＳＦＥＴＭＰ１のみが電流を流し込むため波形の変化が鈍くなる。そして、領域（ｃ）では、ノードＮ１がインバータ回路ＩＮＶ２，ＩＮＶ３のロジックスレッショルド電圧ＶＬＴ２を超えると、インバータ回路ＩＮＶ３の出力信号がロウレベルになってＰチャネルＭＯＳＦＥＴＭＰ３をオン状態にする。このＭＯＳＦＥＴＭＰ３と直列接続されたＰチャネルＭＯＳＦＥＴのゲートには、データ端子Ｄのロウレベルによりオン状態になっているので、再びノードＮ１に電流を流し込むため再びノードＮ１の駆動信号波形が急峻に立ち上がる。
【００１７】
Ｎチャネルの出力ＭＯＳＦＥＴＮＱ１がオン状態になるまでは出力端子（ＰＡＤ）のレベルは、ハイレベルであるため、Ｐチャネルの出力ＭＯＳＦＥＴＰＱ１はオンしているが、出力端子に接続される信号線路の終端に設けられる終端抵抗で形成された終端レベルＶＴＴと同レベルであるため電流が流れていない。したがって、ノードＮ１が領域（ａ）である間に、インバータ回路の出力信号をハイレベルにしてオフ状態にさせることでＶＴＴへの電流変動はなくなる。そのためノードＮ２はノードＮ１が領域ａである間に、インバータ回路によってハイレベルに切り替わるようにされる。
【００１８】
出力信号をロウレベルからハイレベルにする場合、ノードＮ１はハイレベルからロウレベルに変化するようにされる。ノードＮ１が上記ＶＬＴ２まで到達するまでは、データ端子Ｄの信号がハイレベルに変化しているため、ＮチャネルＭＯＳＦＥＴＭＮ１に加えて、インバータ回路ＩＮＶ２の出力信号のロウレベルによってＰチャネルＭＯＳＦＥＴＭＰ２がオン状態であるので、それと直列接続のＰチャネルＭＯＳＦＥＴもデータ端子Ｄの信号を受けるインバータ回路の出力信号のロウレベルによってオン状態にされて電流を引き抜くためノードＮ１が急峻に下がり始める。
【００１９】
ノードＮ１がＶＬＴ２より低下して領域（ｂ）になると、上記インバータ回路ＩＮＶ２の出力信号がハイレベルとなってＰチャネルＭＯＳＦＥＴＭＰ２をオフ状態にするするためＮチャネルＭＯＳＦＥＴＭＮ１のみで電流をノードＮ１の電荷を引き抜くので波形が鈍る。さらにノードＮ１の電位がが上記ＶＬＴ１より下がって領域（ａ）になると、インバータ回路ＩＮＶ４の出力信号がハイレベルとなってＮチャネルＭＯＳＦＥＴＭＮ３がオン状態となり、上記データ端子Ｄのハイレベルによりそれと直列接続のＮチャネルＭＯＳＦＥＴもオン状態であるのでかかる経路からも電流を引き抜くため再び波形が急峻に立ち下がるなる。
【００２０】
このときＰチャネルの出力ＭＯＳＦＥＴＰＱ１は、上記インバータ回路の出力信号のロウレベルによりオン状態であり電流が流れる始めるが、このＰチャネルＭＯＳＦＥＴＰＱ１のサイズはあまり大きくする必要がないため、サイクルが許す限り、ゲート電圧波形を鈍らせるのみよい。このように波形を整形することで、出力におけるＶＳＳ電流変化を小さくでき、また、出力波形もその傾きｔｒ／ｔｆを全振幅範囲で一様にできる。これにより、ＶＴＴ電流の変化を小さくしつつ、波形の回復時間を最小限にできる。つまり、出力の最終段のＭＯＳＦＥＴのゲート入力をＭＯＳＦＥＴがオンする電圧付近だけ鈍らせるように整形する。
【００２１】
出力ＭＯＳＦＥＴのゲートに伝えられる駆動電圧を形成するｄｉ／ｄｔを制限しつつ、出力回路の遅延時間を短縮できる。また、出力の最終段のＭＯＳＦＥＴのゲート入力０−１００％回復時間も短縮できる。これにより電源ノイズの低減、転送サイクルの高速化が可能となる。
【００２２】
ｄｉ／ｄｔに影響のある出力ＮチャネルＭＯＳＦＥＴのゲート電圧範囲は、ＭＯＳＦＥＴのしきい値電圧ＶＴ０近傍であるため、この部分を鈍らせることにより、ＶＳＳ側のｄｉ／ｄｔを小さくできる。それ以外の電圧領域はｄｉ／ｄｔへの影響がほとんどなく急峻にしても問題ない。このように出力ＮチャネルＭＯＳＦＥＴのゲート電圧波形を整形することで、ｄｉ／ｄｔを押さえつつ、出力回路の遅延時間を短縮でき、また、出力の最終段のＭＯＳＦＥＴのゲート入力の０−１００％回復時間も短縮できる。さらに、出力波形を一様にでき、０−１００％回復時間も短縮しつつ、ＶＴＴ側のｄｉ／ｄｔも抑えることができる。
【００２３】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１において、Ｐチャネルの出力ＭＯＳＦＥＴに対して前記のような駆動回路を設け、Ｎチャネルの出力ＭＯＳＦＥＴのサイズを小さくしてサイクルが許す限り、ゲート電圧波形を鈍らせるようにされる。本発明は、出力回路を有する各種半導体集積回路装置に広く利用できる。
【００２４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。出力ＭＯＳＦＥＴのゲートに供給される駆動信号を形成する駆動回路として、上記出力ＭＯＳＦＥＴがオフ状態／オン状態に変化する電圧を含む一定電圧範囲でのみ電圧変化を鈍らせるようにすることにより、出力回路の遅延時間を短縮でき、出力の最終段のＭＯＳＦＥＴのゲート入力０−１００％回復時間も短縮できる。
【図面の簡単な説明】
【図１】本発明に係る出力回路の一実施例を示す回路図である。
【図２】図１の出力回路の動作を説明するための駆動信号の波形図である。
【図３】図１の出力回路の出力信号の波形図である。
【符号の説明】
ＰＱ１…Ｐチャネル出力ＭＯＳＦＥＴ、ＮＱ１…Ｎチャネル出力ＭＯＳＦＥＴ、ＭＰ１〜ＭＰ３…ＰチャネルＭＯＳＦＥＴ、ＭＮ１〜ＭＮ３…ＮチャネルＭＯＳＦＥＴ、ＩＮＶ１〜ＩＮＶ４…インバータ回路、Ｄ…データ端子、ＰＡＤ…バッド（出力端子）。
【図１】
0003979490.tif 000002
【図２】
0003979490.tif 000003
【図３】
0003979490.tif 000004