(57)【特許請求の範囲】
【請求項１】
Ｒ、Ｇ、およびＢ信号を含むノンインターレース信号を輝度信号、および色差信号に変換する信号変換手段と、
前記信号変換手段から出力された前記輝度信号における垂直低域成分を分離して出力する第１の分離手段と、
前記信号変換手段から出力された輝度信号から、前記第１の分離手段によって出力された垂直低域成分を減算して垂直高域成分を出力する減算手段と、
該減算手段から出力された前記垂直高域成分から垂直高域−水平高域成分を分離して出力する第２の分離手段と、
該第２の分離手段から出力された垂直高域−水平高域成分の振幅を、該振幅よりも小さくして出力する第１の振幅制限手段と、
前記減算手段から出力された垂直高域成分から、前記第２の分離手段から出力された前記垂直高域−水平高域成分を減算して垂直高域−水平低域成分を分離して出力する第３の分離手段と、
前記第２の分離手段から出力された前記垂直高域−水平高域成分の振幅値と、該垂直高域−水平高域成分における直流成分を検出するための所定値とを比較して前記直流成分を検出する第１の比較手段と、
該第１の比較手段における比較の結果に応じて、前記第３の分離手段から出力された前記垂直高域−水平低域成分の振幅を制限して出力する第２の振幅制限手段と、
前記第１の分離手段から出力された垂直低域成分、前記第１の振幅制限手段の出力、および前記第２の振幅制限手段の出力を加算して出力する加算手段と、
該加算手段の出力および前記色差信号の所定のラインを間引くことによりインターレース信号を生成する手段と、
前記色差信号の信号帯域を前記輝度信号の信号帯域の半分以下に制限し、前記信号帯域が制限された前記色差信号を前記輝度信号の半分以下のクロック周波数によりサンプリングする手段と、
を備え、
前記第２の振幅制限手段は、前記第１の比較手段における比較の結果、前記直流成分が検出された場合には０を出力し、前記直流成分が検出されない場合には、前記垂直高域−水平高域成分の振幅値を、該振幅値よりも小さい値に制限して出力するとともに、
サンプリングされた前記色差信号に基づいて前記インターレース信号を生成することを特徴とする走査線変換装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、パーソナルコンピュータ（以下、パソコンと記す。）等より出力されるノンインターレース画像を、インターレース画像に変換しテレビジョン（以下、テレビ、あるいはＴＶと記す。）等の表示装置に表示する際の走査線変換装置に関するものである。
【０００２】
【従来の技術】
近年、パソコンの需要が世界各国で急成長している。しかし、現在普及しつつあるパソコンの多くは企業、あるいは個人がビジネス用購入したものである。したがって、今後は家庭への普及が最大の課題となってくる。パソコンを家庭内に普及させるためには、操作の簡単化、低価格化以外に、家族で使用することを考慮した製品開発が望まれる。最近になり、多くのパソコンメーカーより操作性を考慮した一体型パソコンが発売されている。これら製品群は、パソコン本体、ディスプレイ、ハードディスク、フロッピーディスク、ＣＤ−ＲＯＭ等を一体型にまとめることにより機器同士の接続をユーザが行わなくてもよい構成になっている。また、各社とも初期インストールソフトウェア（メニュー表示、操作の説明等のソフトウェア）に工夫をこらしパソコンの操作性の向上を図っている。
【０００３】
しかし、各社の一体型パソコンは個人をターゲットとしたものであり、家庭（家族）をターゲットとしたものではない。上記一体型パソコンは従来のパソコンと同様に１５インチ程度のディスプレイの前でユーザがキーボード、あるいはマウスを操作してＣＤ−ＲＯＭ、あるいはゲーム等を楽しむものである。一方、家庭（家族）をターゲットとした製品開発においては、パソコンのきめ細やかな画像、あるいは音声を家族全員で視聴するために大きなディスプレイ上にパソコン画面を表示する必要がある。また、操作に関しても従来のキーボード、およびマウスを使用するのではなく、オーディオビジアル機器（以下、ＡＶ機器と記す。）等の家電製品に用いられるワイヤレスリモコン等を用いて離れた場所からパソコンを操作できる必要がある。
【０００４】
家庭用をターゲットとしたディスプレイモニタの開発に際しては以下のような問題点を有する。一般に表示用装置としてパソコン用のディスプレイを用いた場合は、同一サイズのテレビに比べディスプレイの価格が４倍程度になる。家庭用にパソコンを普及させるにあたってはこの価格差（価格）が非常に問題になる。一方、パソコンの出力（表示画像）を従来の家庭用テレビ画面上に表示する方法がある。その際、パソコンの表示画面が順次走査（以下、ノンインターレース走査と記す。）であるのに対して、テレビの表示はインターレース走査であるため、ノンインターレース走査で送られてきた画像データ（以下、ノンインターレース画像と記す。）をインターレース走査の画像（以下、インターレース画像と記す。）に変換する必要がある。その場合、テレビ画面上にフリッカが発生して非常に見苦しい画像になる。以下、パソコン、およびテレビの画面表示方法、フリッカの発生要因、および従来のフリッカ除去回路を備えた走査線変換装置について説明する。
【０００５】
まず始めに、パソコンの画面表示方法（画面表示モード）について簡単に説明する。パソコンの画面表示モードに関しては複数のモードが存在する。その中で、よく用いられているＶＧＡ規格について簡単に説明する。ＶＧＡ規格では、１ラインの有効画像数を６４０画素とし、１フレームの有効走査線数を４８０ラインと規定している。また、ディスプレイ上には上記画像をノンインターレースで表示する。なお、フレーム周波数に関しては明確な規定がない。（およそ６０Ｈｚのフレーム周波数で出力される場合が多い。）
次に、テレビの画面表示方法（画面表示モード）について説明する。ＩＴＵ−Ｒ勧告ＢＴ．６０１（システム５２５）によるとテレビ画面の水平方向の有効画素数は７２０画素（１３．５ＭＨｚサンプリング時）、１フレームの有効走査線数は４８６ラインとなっている。また、テレビはフィールド周波数が５９．９４Ｈｚのインターレース画像としてディスプレイ上に表示される。従って、パソコンより出力されるＶＧＡ出力を単純にインターレース画像に変換しテレビ画面に表示するとフリッカが発生し非常に見苦しい画像になる。
【０００６】
次に、図１５〜図１７を用いてノンインターレース画像をインターレース画像に変換する際に発生するフリッカの発生プロセスについて簡単に説明する。図１５はノンインターレース画像の空間周波数特性を示す図であり、いわば、走査線数５２５ライン、フレーム周波数６０Ｈｚの場合の上記ノンインターレース画像の空間周波数上の特性（以下、周波数スペクトラムと記す。）を示している。図において、横軸は時間軸方向の空間周波数、縦軸は垂直方向の空間周波数を示す。ノンインターレース画像の場合は時間軸方向には６０Ｈｚの間隔で、また垂直方向には５２５ラインの間隔で周波数スペクトラムが繰り返し現れる。（図１５参照）
【０００７】
図１６はインターレース画像の空間周波数特性を示す図であり、いわば、図１５に示す周波数スペクトラム有するノンインターレース画像をフィールド周波数６０Ｈｚ、走査線数５２５本のインターレース画像に変換した際の空間周波数上の特性（周波数スペクトラム）を示している。
なお、図において、横軸は時間軸方向の空間周波数、縦軸は垂直方向の空間周波数を示す。ノンインターレース画像をインターレース画像に変換した際に発生するフリッカは、垂直方向の高域成分が時間軸方向からみた場合垂直方向の低域成分に折り返してくるため発生する。図中斜線を施した部分が時間軸方向からみた際の、垂直方向の高域成分の折り返し部分（フリッカ成分）に相当する。
【０００８】
図１７は図１６に示すインターレース画像の２次元周波数上の特性（周波数スペクトラム）を示す図である。図において、横軸は水平方向の空間周波数、縦軸は垂直方向の空間周波数を示す。なお、図中、斜線を施した部分が２次元周波数上での上記垂直方向の折り返し成分（フリッカ成分）となる。従って、垂直方向の高域成分を抑圧することによりフリッカを除去することができる。
【０００９】
図１８は従来の走査線変換装置のブロック構成図である。なお、本従来例ではＶＧＡ規格に基づくＶＧＡ信号をＮＴＳＣ信号に変換する場合について説明する。図において、１ａ〜１ｃはＶＧＡ信号（ＶＧＡ規格に基づくＲ、Ｇ、Ｂ信号）の入力端子、２はＶＧＡ信号の同期信号の入力端子、３ａ〜３ｃは入力されたアナログ映像信号をディジタル映像信号に変換するアナログ／ディジタル変換回路（以下、Ａ／Ｄ変換回路あるいはＡ／Ｄと記す。）、４は入力端子２より入力されるＶＧＡ信号の同期信号より垂直同期信号、および水平同期信号を検出する第１の同期検出回路、５は第１の同期検出回路４より出力される同期信号を基準にしてクロックを発生する第１のＰＬＬ回路、６ａ〜６ｃは入力されたディジタル映像信号の垂直方向の低域成分を抽出する第１の垂直方向低域通過フィルタ（以下、第１のＶＬＰＦと記す。）、７ａ〜７ｃは第１のＶＬＰＦ６ａ〜６ｃより出力されるディジタル映像信号を記憶するフレームメモリである。
【００１０】
８は上記第１のＶＬＰＦ６ａ〜６ｃ中のラインメモリ２３ａ〜２３ｂ（第１のＶＬＰＦ６の構成は図１９に示されるが、詳細は後述する。）、および上記フレームメモリ７ａ〜７ｃへのディジタル映像信号の書き込みおよび読み出し制御信号を発生する第１のメモリ制御回路、９ａ〜９ｃはフレームメモリ７ａ〜７ｃより出力されるディジタル映像信号をアナログ映像信号に変換するディジタル／アナログ変換回路（以下、Ｄ／Ａ変換回路あるいはＤ／Ａと記す。）、１０は入力されたＲ、Ｇ、Ｂ信号を、輝度信号（以下、Ｙ信号と記す。）、および２つの色差信号（以下、Ｒ−Ｙ信号、およびＢ−Ｙ信号と記す。）に変換するマトリクス回路、１１は第２の同期検出回路１２より出力される同期信号を基準にしてクロックを発生する第２のＰＬＬ回路、１２は入力端子１６より入力されるＴＶ側の同期信号より垂直同期信号、水平同期信号等を検出する第２の同期検出回路である。
【００１１】
１３は、マトリクス回路１０より出力されるＹ信号に垂直同期信号、および水平同期信号を付加する同期付加回路、１４はマトリクス回路１０より出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）を変調色信号（以下、Ｃ信号と記す。）に変換するクロマエンコーダ回路、１５ａ、および１５ｂはＹ信号、およびＣ信号の出力端子、１６はＴＶ側の同期信号の入力端子である。
【００１２】
図１９は従来の第１のＶＬＰＦ６のブロック構成図である。図において、２０はディジタル映像信号の入力端子、２１は第１のメモリ制御回路８より出力されるメモリ制御信号の入力端子、２２はディジタル映像信号の出力端子、２３ａ、および２３ｂは入力されたディジタル映像信号を１ライン遅延するラインメモリ、２４ａ、および２４ｂは入力されたディジタル映像信号に０．２５を乗算する乗算回路、２５は入力されたディジタル映像信号に０．５を乗算する乗算回路、２６は加算回路である。図２０は第１のＶＬＰＦ６の周波数特性を示す図である。図において、横軸は垂直方向の空間周波数、縦軸は振幅特性を示す。
【００１３】
以下、図１８〜図２０を用いて従来の走査線変換装置の動作を説明する。なお、本従来例ではＶＧＡ規格に基づき入力されたノンインターレース画像をインターレース画像に変換し出力する場合について説明する。入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、およびＢ信号はＡ／Ｄ変換回路３ａ〜３ｃでディジタル信号に変換される。一方、入力端子２を介して入力されたＶＧＡ信号の同期信号は、第１の同期検出回路４で垂直同期信号および水平同期信号が分離される。第１の同期検出回路４で分離された水平同期信号は第１のＰＬＬ回路５に入力される。第１のＰＬＬ回路５では上記入力された水平同期信号を基準にしてＶＧＡ側の基準クロックを発生する。第１のＰＬＬ回路５で発生した上記クロックはＡ／Ｄ変換回路３ａ〜３ｃ、および第１のメモリ制御回路８へ入力される。なお、第１の同期検出回路４で検出された垂直同期信号および水平同期信号は第１のメモリ制御回路８へも入力される。
【００１４】
第１のメモリ制御回路８では第１の同期検出回路４より出力されるＶＧＡ信号の水平同期信号を用いて第１のＶＬＰＦ６中のラインメモリ２３ａおよび２３ｂへのディジタル映像信号の書き込み制御信号、および読み出し制御信号を発生する。例えば、上記ラインメモリ２３ａおよび２３ｂにＦＩＦＯ（ファーストインファーストアウト）メモリを使用した場合は、第１のメモリ制御回路８からは書き込みおよび読み出し時のラインアドレスリセット信号、書き込みおよび読み出し可能信号（ＥＮＡＢＬ信号）、ならびに書き込みおよび読み出しクロック信号が出力される。また、第１のメモリ制御回路８では第１の同期検出回路４より出力される垂直同期信号および水平同期信号を用いてフレームメモリ７ａ〜７ｃへのディジタル映像信号の書き込み制御信号も発生する。なお、フレームメモリ７ａ〜７ｃの具体的な制御方式に関しては後述する。また、本従来例では第１のＶＬＰＦ６中のラインメモリ２３ａおよび２３ｂに上記ＦＩＦＯメモリを用いるものとする。
【００１５】
Ａ／Ｄ変換回路３ａ〜３ｃでディジタル信号に変換されたＲ、Ｇ、およびＢ信号は第１のＶＬＰＦ６ａ〜６ｃへ入力される。以下、図１９を用いて第１のＶＬＰＦ６の動作を説明する。入力端子２０を介して入力されたディジタル映像信号は乗算回路２４ａおよびラインメモリ２３ａに入力される。ラインメモリ２３ａでは入力されたディジタル映像信号を１ライン遅延し出力する。ラインメモリ２３ａより出力されたディジタル映像信号は乗算回路２５およびラインメモリ２３ｂへ入力される。ラインメモリ２３ｂでは，ラインメモリ２３ａと同様に入力されたディジタル映像信号を１ライン遅延して出力する。ラインメモリ２３ｂの出力は乗算回路２４ｂに入力される。
【００１６】
乗算回路２４ａおよび２４ｂに入力されたディジタル映像信号は０．２５が乗算され出力される。（具体的には、データが２ビットシフトされ出力される。）また、乗算回路２５へ入力されたディジタル映像信号は０．５が乗算され出力される。（具体的には、データが１ビットシフトされ出力される。）乗算回路２４ａ、および２４ｂ、および乗算回路２５の出力は加算回路２６で加算され、垂直方向の高域成分が除去され出力端子２２を介してフレームメモリ７へ出力される。なお、図２０に上記第１のＶＬＰＦ６の周波数特性を示した。
また、ラインメモリ２３ａおよび２３ｂは、入力端子２１を介して第１のメモリ制御回路８より出力される上記データ書き込み制御信号、およびデータ読み出し制御信号に基づき上記ディジタル映像信号のメモリ内への書き込みおよび読み出し制御を行う。
【００１７】
第１のＶＬＰＦ６ａ〜６ｃで垂直方向の高域成分の除去されたディジタル映像信号はフレームメモリ７ａ〜７ｃへ入力される。以下、フレームメモリ７への上記ディジタル映像信号の書き込み動作について説明する。第１のメモリ制御回路８では６０Ｈｚのフレーム周波数で入力されるノンインターレースのディジタル映像信号をフィールド周波数６０Ｈｚのインターレースのディジタル映像信号に変換するための制御信号をフレームメモリ７へ出力する。具体的には、フレームメモリ７への書き込み時にフレーム構造で入力されるディジタル映像信号をフィールド構造に変換し書き込む。
【００１８】
以下、第１のメモリ制御回路８より出力されるフレームメモリ７へのデータ書き込み制御信号の発生方法について説明する。まず始めに、第１の同期検出回路４より垂直同期信号が入力されると、第１のメモリ制御回路８では次にフレームメモリ７に書き込むディジタル映像信号のフィールドを設定する。そして、前記フィールド設定結果が第１フィールドの場合は奇数ラインのみをフレームメモリ７へ書き込むための制御信号を発生し、第２フィールドの場合は偶数ラインのみをフレームメモリ７へ書き込むための制御信号を発生する。なお、上記制御は第１の同期検出回路４より出力される水平同期信号を用いて上記偶数／奇数ラインを判別し行う。なお、その際、本従来例ではフレームメモリ７へはＶＧＡ信号の有効映像信号部分のみが書き込まれるように制御する。
【００１９】
フレームメモリ７ａ〜７ｃに入力されたノンインターレースのディジタル映像信号は第１のメモリ制御回路８より出力される上記書き込み制御信号に基づきフィールド構造のディジタル映像信号（インターレース構造のディジタル映像信号）に変換されフレームメモリ７ａ〜７ｃ内へ記憶される。なお、本従来例では、フレームメモリ７は第１フィールド用および第２フィールド用の２枚のフィールドメモリで構成されているものとする。よって、上記ノンインターレース構造のディジタル映像信号をフレームメモリ７へ書き込む際は、１フィールドごと交互に使用する上記フィールドメモリを切り換える。その際に、フィールドメモリの切り換え制御信号も、上記フィールド判別結果に基づき上記第１のメモリ制御回路８より出力される。
【００２０】
一方、入力端子１６を介して入力されたＴＶ側の同期信号は、第２の同期検出回路１２により垂直同期信号および水平同期信号が検出される。その際、フィールドの判別も上記第２の同期検出回路１２で行われる。第２のＰＬＬ回路１１では、第２の同期検出回路１２で検出された水平同期信号を基準にしてテレビ側の基準クロックを発生する。第２のＰＬＬ回路１１で発生した上記クロックはＤ／Ａ変換回路９ａ〜９ｃ、および第１のメモリ制御回路８へ入力される。なお、第２の同期検出回路１２で検出された垂直同期信号、水平同期信号、およびフィールド判別結果は第１のメモリ制御回路８へも入力される。
【００２１】
第１のメモリ制御回路８では、テレビ側の上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ７内に記憶されたインターレース画像を読み出すための読み出し制御信号（上記フィールドメモリの切り換え信号、データの読み出しアドレス、読み出し制御信号など）を発生する。フレームメモリ７ａ〜７ｃでは、第１のメモリ制御回路８より出力される上記読み出し制御信号に基づきインターレース構造のディジタル映像信号をメモリ内より読み出す。
【００２２】
フレームメモリ７ａ〜７ｃより読み出されたインターレース構造のディジタル映像信号はＤ／Ａ変換回路９ａ〜９ｃに入力される。Ｄ／Ａ変換回路９ａ〜９ｃでは入力されたインターレース構造のディジタル映像信号をインターレース構造のアナログ映像信号に変換する。Ｄ／Ａ変換回路９ａ〜９ｃより出力されるＲ、Ｇ、およびＢ信号は、マトリクス回路１０でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換される。マトリクス回路１０より出力されるＹ信号は同期付加回路１３で垂直同期信号、および水平同期信号が付加された後に出力端子１５ａを介して出力される。なお、同期付加回路１３は第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき同期信号を発生しＹ信号に付加する。
【００２３】
また、２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はクロマエンコーダ回路１４で変調色信号（Ｃ信号）に変換され、出力端子１５ｂを介して出力される。なお、クロマエンコードの際（２つの色差信号を変調色信号に変換する際）には、第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき２つの色差信号に変調を施す。変調の施された変調色信号（Ｃ信号）は出力端子１５ｂを介して出力される。
【００２４】
【発明が解決しようとする課題】
従来の走査線変換装置は以上のように構成されているので、ノンインターレース画像をインターレース画像に変換する際に発生するフリッカは除去できるものの垂直方向の周波数帯域が制限されるため垂直方向の解像度が劣化する。すなわち、従来の走査線変換装置により除去されるフリッカ成分の中には垂直方向の高域成分を含んでおり、単純に垂直方向の帯域を制限しただけでは垂直解像度が落ち、特にディスプレイ上の細かい文字等が読めない等の問題点が生じてくる。
【００２５】
本発明は上記のような問題点を解決するためになされたもので、フリッカを視覚的に低減するとともに垂直方向の解像度の低下を抑えることができる走査線変換装置を得ることを目的とする。
【００２６】
【課題を解決するための手段】
本発明に係る走査線変換装置は、Ｒ、Ｇ、およびＢ信号を含むノンインターレース信号を輝度信号、および色差信号に変換する信号変換手段と、前記信号変換手段から出力された前記輝度信号における垂直低域成分を分離して出力する第１の分離手段と、前記信号変換手段から出力された輝度信号から、前記第１の分離手段によって出力された垂直低域成分を減算して垂直高域成分を出力する減算手段と、該減算手段から出力された前記垂直高域成分から垂直高域−水平高域成分を分離して出力する第２の分離手段と、該第２の分離手段から出力された垂直高域−水平高域成分の振幅を、該振幅よりも小さくして出力する第１の振幅制限手段と、前記減算手段から出力された垂直高域成分から、前記第２の分離手段から出力された前記垂直高域−水平高域成分を減算して垂直高域−水平低域成分を分離して出力する第３の分離手段と、前記第２の分離手段から出力された前記垂直高域−水平高域成分の振幅値と、該垂直高域−水平高域成分における直流成分を検出するための所定値とを比較して前記直流成分を検出する第１の比較手段と、該第１の比較手段における比較の結果に応じて、前記第３の分離手段から出力された前記垂直高域−水平低域成分の振幅を制限して出力する第２の振幅制限手段と、前記第１の分離手段から出力された垂直低域成分、前記第１の振幅制限手段の出力、および前記第２の振幅制限手段の出力を加算して出力する加算手段と、該加算手段の出力および前記色差信号の所定のラインを間引くことによりインターレース信号を生成する手段と、前記色差信号の信号帯域を前記輝度信号の信号帯域の半分以下に制限し、前記信号帯域が制限された前記色差信号を前記輝度信号の半分以下のクロック周波数によりサンプリングする手段とを備え、前記第２の振幅制限手段は、前記第１の比較手段における比較の結果、前記直流成分が検出された場合には０を出力し、前記直流成分が検出されない場合には、前記垂直高域−水平高域成分の振幅値を、該振幅値よりも小さい値に制限して出力するとともに、サンプリングされた前記色差信号に基づいて前記インターレース信号を生成することを特徴とするものである。
【００３６】
【作用】
本発明に係る走査線変換装置は、垂直高域−水平低域成分の振幅が制限された輝度信号に基づいてインターレース信号を生成する。
【００４６】
【実施例】
実施例１．
図１は本発明の実施例１における走査線変換装置のブロック構成図である。なお、本実施例１でも、従来例と同様にＶＧＡ規格に基づくＶＧＡ信号をＮＴＳＣ信号（インターレース信号）へ変換する場合について説明する。図において、１ａ〜１ｃはＶＧＡ信号（ＶＧＡ規格に基づくＲ、Ｇ、Ｂ信号）の入力端子、２はＶＧＡ信号の同期信号の入力端子、３ａ〜３ｃはマトリクス回路１０で輝度信号（Ｙ信号）、および２つの色差信号に変換されたアナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路、４は入力端子２より入力されるＶＧＡ信号の同期信号から垂直同期信号および水平同期信号を検出する第１の同期検出回路、５は第１の同期検出回路４より出力される同期信号を基準にしてクロックを発生する第１のＰＬＬ回路、７ａ〜７ｃはフリッカ除去回路３１より出力される輝度信号（Ｙ信号）、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号（ＲーＹ信号、およびＢーＹ信号）を記憶するフレームメモリである。
【００４７】
９ａ〜９ｃはフレームメモリ７ａ〜７ｃより出力されるディジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路、１０は入力されたＲ、Ｇ、Ｂ信号を、Ｙ信号および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換するマトリクス回路、１１は第２の同期検出回路１２より出力されるＴＶ側の同期信号を基準にしてクロックを発生する第２のＰＬＬ回路、１２は入力端子１６より入力されるＴＶ側の同期信号より垂直同期信号、水平同期信号等を検出する第２の同期検出回路である。
【００４８】
１３はＤ／Ａ変換回路９ａより出力されるＹ信号に垂直同期信号および水平同期信号を付加する同期付加回路、１４はＤ／Ａ変換回路９ｂおよび９ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）を変調色信号（Ｃ信号）に変換するクロマエンコーダ回路、１５ａおよび１５ｂはそれぞれＹ信号およびＣ信号の出力端子、１６はＴＶ側の同期信号の入力端子である。
【００４９】
３０ａおよび３０ｂはそれぞれマトリクス回路１０より出力されるＲ−Ｙ信号およびＢ−Ｙ信号の水平方向の信号帯域を制限する帯域制限フィルタ（以下、ＬＰＦと記す。）、３１は入力されたＹ信号中のフリッカ成分を除去するフリッカ除去回路、３２は上記フリッカ除去回路３１中のラインメモリ２３ａ、２３ｂ、４３（フリッカ除去回路３１の構成は図２に示されるが、詳細は後述する。）、および上記フレームメモリ７ａ〜７ｃへのディジタル映像信号の書き込みおよび読み出し制御信号を出力する第２のメモリ制御回路である。
なお、フリッカ除去回路３１中の第１のＶＬＰＦ６は、従来例同様、図１９に示したように構成されるものとする。
【００５０】
図２は図１におけるフリッカ除去回路３１のブロック構成図である。図において、６はディジタル映像信号（Ｙ信号）の垂直方向の低域成分を抽出する第１のＶＬＰＦ、４０はＹ信号の入力端子、４１は第２のメモリ制御回路３２より出力されるメモリ制御信号の入力端子、４２はＹ信号の出力端子、４３は入力されたＹ信号を１ライン遅延するラインメモリ、４４はラインメモリ４３より出力される１ライン遅延されたＹ信号から第１のＶＬＰＦ６より出力される垂直方向の低域成分を減算する減算回路である。上記ラインメモリ４３の出力から第１のＶＬＰＦ６の出力を減算することにより、入力されたＹ信号の垂直高域成分が分離される。４５は上記減算回路４４より出力される垂直方向の高域成分から水平方向の高域成分を分離する第１の水平方向の高域通過フィルタ（以降、第１のＨＨＰＦと記す。）、４６はレジスタ、４７は加算回路である。
【００５１】
図３は図２における第１のＨＨＰＦ４５のブロック構成図である。図において、５０はディジタル映像信号（Ｙ信号の垂直方向の高域成分）の入力端子、５１は出力端子、５２ａおよび５２ｂは入力された上記Ｙ信号の垂直方向の高域成分を１クロック遅延するレジスタ、５３ａおよび５３ｂは入力された上記Ｙ信号の垂直方向の高域成分に−０．２５を乗算する乗算回路、５４は入力された上記Ｙ信号の垂直方向の高域成分に０．５を乗算する乗算回路、５５は加算回路である。
図４は本発明の実施例１におけるフリッカ除去回路３１の基本的な概念を説明するための図である。同図は本実施例１の２次元周波数上の特性（周波数スペクトラム）を示している。図において、横軸は水平方向の空間周波数、縦軸は垂直方向の空間周波数を示す。
【００５２】
以下、本実施例１の概念について簡単に説明する。従来例でも述べたが、図１７中に斜線を施して示した垂直方向の高域成分にはフリッカ成分以外に、垂直方向の解像度成分も含まれている。従来の走査線変換装置では、上記フリッカ成分とともに上記垂直方向の高域成分も除去するため垂直方向の解像度が落ち、ディスプレイ上の細かい文字などが読めないといった問題点が生じた。
【００５３】
以下、図４を用いて本実施例１の概念を示す。一般に、大面積で発生するフリッカは、小面積で発生するフリッカに比べ非常に視覚上目立つ。すなわち、細かい文字部などで発生するフリッカは視覚上あまり気にならないのに対して、図あるいは表等の横線部分等に発生するフリッカは視覚上非常に気になる。人間の目は、視覚上フリッカが検知されるとその周辺の画像までフリッカを発生しているように検知され、大面積でフリッカが発生しているように見える。
【００５４】
本実施例１では、上記大面積のフリッカを発生させる要因である上記垂直方向の高域成分より視覚上フリッカの目立たない垂直方向の解像度成分を分離する。そして、分離された上記垂直方向の解像度成分を垂直高域成分の除去された画像に加えることにより、垂直方向の解像度成分を向上する。上記操作により視覚上フリッカの目立たない垂直方向の解像度成分を出力画像に加えるので、フリッカの発生を抑えることができるとともに、細かい文字部分での垂直解像度が向上するので細かい文字なども認識することができる。図４に本実施例１の２次元周波数上での周波数特性を示した。図中、斜線を施した部分が上記視覚上非常に目立つフリッカ成分となる。本実施例１では、図４に示すように分離した垂直方向の高域成分よりフリッカの視覚上目立たない水平方向の高域成分を分離し、上記分離した水平方向の高域成分を出力画像にフィードバック（加算）することにより垂直方向の解像度の向上をはかるものである。
【００５５】
以下、図１〜図４、および図１９を用いて本実施例１の走査線変換装置の動作を説明する。なお、本実施例１においても、従来例と同様にＶＧＡ規格に基づき入力されたノンインターレース画像をインターレース画像に変換し出力する場合について説明する。
入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、およびＢ信号は、マトリクス回路１０でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換される。マトリクス回路１０より出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）は、ＬＰＦ３０ａおよび３０ｂで水平方向の帯域が半分に制限される。（なお、色差信号は輝度信号（Ｙ信号）に比べ視覚的に目立たないので信号帯域を半分に制限しても画質はほとんど劣化しない。）マトリクス回路１０より出力されるＹ信号、ならびにＬＰＦ３０ａおよび３０ｂより出力されるＲ−ＹおよびＢ−Ｙ信号は、Ａ／Ｄ変換回路３ａ〜３ｃでディジタル映像信号（ディジタル信号）に変換される。その際、上記２つの色差信号の信号帯域は上述のようにＬＰＦ３０ａおよび３０ｂでＹ信号の半分に制限されているので、Ａ／Ｄ変換時のサンプリングクロックをＹ信号のサンプリングクロックの半分に設定してディジタル映像信号に変換するものとする。
【００５６】
一方、入力端子２を介して入力されたＶＧＡ信号の同期信号は、第１の同期検出回路４で垂直同期信号および水平同期信号が検出される。第１の同期検出回路４で検出された水平同期信号は第１のＰＬＬ回路５に入力される。第１のＰＬＬ回路５では上記入力された水平同期信号を基準にしてＶＧＡ側の基準クロックを発生する。第１のＰＬＬ回路５で発生した上記クロックはＡ／Ｄ変換回路３ａ〜３ｃ、および第２のメモリ制御回路３２へ入力される。その際、上述のように２つの色差信号を処理する際に用いられるクロックはＹ信号を処理する際に用いられるクロックの半分の周波数に分周され出力される。また、第１の同期検出回路４で検出された垂直同期信号および水平同期信号は第２のメモリ制御回路３２へも入力される。
【００５７】
第２のメモリ制御回路３２では第１の同期検出回路４より出力されるＶＧＡ信号の水平同期信号を用いて、フリッカ除去回路３１中のラインメモリ２３ａ〜２３ｂおよびラインメモリ４３へのディジタル映像信号の書き込み制御信号および読み出し制御信号を発生する。例えば、上記ラインメモリ２３ａ〜２３ｂおよびラインメモリ４３を従来例と同様にＦＩＦＯメモリを用いて構成した場合は、第２のメモリ制御回路３２からは書き込みおよび読み出し時のラインアドレスリセット信号、書き込み、読み出し可能信号（ＥＮＡＢＬ信号）、ならびに、書き込みおよび読み出しクロック信号が出力される。また、第２のメモリ制御回路３２では第１の同期検出回路４より出力される垂直同期信号および水平同期信号を用いて、フレームメモリ７ａ〜７ｃへのディジタル映像信号の書き込み制御信号も発生する。なお、フレームメモリ７ａ〜７ｃの具体的な制御方式に関しては後述する。
【００５８】
Ａ／Ｄ変換回路３ａでディジタル信号に変換されたＹ信号はフリッカ除去回路３１へ入力される。以下、図２を用いてフリッカ除去回路３１の動作を説明する。入力端子４０を介して入力されたＹ信号は第１のＶＬＰＦ６、およびラインメモリ４３へ入力される。ここで、図１９を用いて第１のＶＬＰＦ６の動作を説明する。入力端子２０を介して入力されたＹ信号は、乗算回路２４ａおよびラインメモリ２３ａに入力される。ラインメモリ２３ａでは、入力されたＹ信号を１ライン遅延し出力する。ラインメモリ２３ａより出力されたＹ信号は、乗算回路２５、およびラインメモリ２３ｂへ入力される。ラインメモリ２３ｂでは、ラインメモリ２３ａと同様に、入力されたＹ信号を１ライン遅延して出力する。ラインメモリ２３ｂの出力は乗算回路２４ｂに入力される。なお、ラインメモリ２３ａおよび２３ｂの制御は、入力端子２１を介して第２のメモリ制御回路３２より出力される上記データ書き込みおよび読み出し制御信号を用いて行うものとする。
【００５９】
乗算回路２４ａおよび２４ｂに入力されたＹ信号はそれぞれ０．２５が乗算され出力される。また、乗算回路２５へ入力されたＹ信号は０．５が乗算され出力される。乗算回路２４ａおよび２４ｂ、ならびに乗算回路２５の出力は加算回路２６で加算されることにより、垂直方向の高域成分が除去され、出力端子２２を介して第１のＶＬＰＦ６より出力される。
一方、図２に示すラインメモリ４３に入力されたＹ信号は１ライン遅延され出力される。なお、ラインメモリ４３の制御は、入力端子４１を介して第２のメモリ制御回路３２より出力される上記データ書き込みおよび読み出し制御信号を用いて行うものとする。
【００６０】
減算回路４４では、ラインメモリ４３より出力される１ライン遅延されたＹ信号から第１のＶＬＰＦ６より出力されるＹ信号の垂直低域成分を減算することによってＹ信号の垂直方向の高域成分を分離する。（なお、ラインメモリ４３では、入力されたＹ信号と第１のＶＬＰＦ６より出力される垂直方向の低域成分との位相をあわせるためにＹ信号を１ライン遅延する。）減算回路４４の出力は第１のＨＨＰＦ４５へ入力される。以下、図３を用いて第１のＨＨＰＦ４５の動作を説明する。
【００６１】
入力端子５０を介して入力された上記Ｙ信号の垂直高域成分は、レジスタ５２ａおよび乗算回路５３ａに入力される。レジスタ５２ａで１クロック遅延されたＹ信号の垂直高域成分は、レジスタ５２ｂおよび乗算回路５４へ入力される。また、レジスタ５２ｂで１クロック遅延されたＹ信号の垂直高域成分は乗算回路５３ｂに入力される。乗算回路５３ａおよび５３ｂに入力されたＹ信号の垂直高域成分は、−０．２５倍されて加算回路５５へ出力される。同様に、乗算回路５４に入力されたＹ信号の垂直高域成分は０．５倍されて加算回路５５へ入力される。加算回路５５では乗算回路５３ａ、５３ｂ、および５４より出力された上記Ｙ信号の垂直高域成分を加算し、水平方向の高域成分（Ｙ信号の垂直高域−水平高域成分）を分離する。加算回路５５で分離されたＹ信号の垂直高域−水平高域成分は出力端子５１を介して出力される。なお、第１のＨＨＰＦ４５中のレジスタ５２ａおよび５２ｂ、ならびにフリッカ除去回路３１中のレジスタ４６へは第１のＰＬＬ回路５よりクロックが供給されるものとする。
【００６２】
第１のＨＨＰＦ４５で分離されたＹ信号の垂直高域−水平高域成分は加算回路４７へ入力される。一方、第１のＶＬＰＦ６より出力されるＹ信号の垂直低域成分は、レジスタ４６で１クロック遅延され加算回路４７へ入力される。（なお、レジスタ４６では、第１のＶＬＰＦ６より出力されるＹ信号の垂直低域成分と第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分との位相をあわせるために、Ｙ信号の垂直低域成分を１クロック遅延する。）加算回路４７では第１のＨＨＰＦ４５の出力とレジスタ４６の出力を加算する。
【００６３】
フリッカ除去回路３１でフリッカ成分の除去されたＹ信号、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はフレームメモリ７ａ〜７ｃへ入力される。以下、フレームメモリ７への上記ディジタル映像信号の書き込み動作について説明する。
第２のメモリ制御回路３２では６０Ｈｚのフレーム周波数で入力されるノンインターレースのディジタル映像信号をフィールド周波数６０Ｈｚのインターレースのディジタル映像信号に変換するための制御信号をフレームメモリ７へ出力する。具体的には、フレームメモリ７への書き込み時にフレーム構造で入力されるディジタル映像信号をフィールド構造に変換し書き込む。
【００６４】
以下、第２のメモリ制御回路３２より出力されるフレームメモリ７へのデータ書き込み制御信号の発生方法について説明する。まず始めに、第１の同期検出回路４より垂直同期信号が入力されると、第２のメモリ制御回路３２では次にフレームメモリ７に書き込むフィールドを設定する。そして、上記フィールド設定結果が第１フィールドの場合は奇数ラインをフレームメモリ７へ書き込むための制御信号を発生し、第２フィールドの場合は偶数ラインをフレームメモリ７へ書き込むための制御信号を発生する。なお、上記制御は第１の同期検出回路４より出力される水平同期信号を用いて上記偶数／奇数ラインを判別し上記制御信号発生する。その際、本実施例１では従来例の場合と同様にフレームメモリ７へはＶＧＡ信号の有効映像信号部分のみが書き込まれるように制御する。
【００６５】
フレームメモリ７ａ〜７ｃに入力されたノンインターレースのディジタル映像信号は、第２のメモリ制御回路３２より出力される上記書き込み制御信号に基づきフィールド構造のディジタル映像信号（インターレース構造のディジタル映像信号）に変換され、フレームメモリ７ａ〜７ｃ内へ記憶される。なお、本実施例１では従来例と同様に、フレームメモリ７は第１フィールド用および第２フィールド用の２枚のフィールドメモリで構成されているものとする。よって、上記第２のメモリ制御回路３２では、インターレース構造に変換されたディジタル映像信号をフレームメモリ７へ書き込むために、上記２つのフィールドメモリの切り換え信号を上記フィールド判別結果に基づき発生する。また、第２のメモリ制御回路３２では、フレームメモリ７へのデータの書き込み制御信号（データの書き込みアドレス、フィールドメモリの切り換え信号、書き込み制御信号等）を第１の同期検出回路４で検出された垂直同期信号および水平同期信号をもとに発生する。
【００６６】
一方、入力端子１６を介して入力されたＴＶ側の同期信号は第２の同期検出回路１２で垂直同期信号および水平同期信号が検出される。その際、フィールドの判別も上記第２の同期検出回路１２で行われる。第２のＰＬＬ回路１１では、第２の同期検出回路１２で検出された水平同期信号を基準にしてテレビ側の基準クロックを発生する。その際、色差信号のサンプリングクロックの周波数はＹ信号のサンプリングクロックの周波数の半分に分周される。第２のＰＬＬ回路１１で発生した上記クロックは、Ｄ／Ａ変換回路９ａ〜９ｃ、および第２のメモリ制御回路３２へ入力される。なお、第２の同期検出回路１２で検出された垂直同期信号、水平同期信号、およびフィールド判別結果は、第２のメモリ制御回路３２へも入力される。
【００６７】
第２のメモリ制御回路３２では、上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ７内に記憶されたインターレース画像を読み出すための読み出し制御信号（上記フィールドメモリの切り換え信号、データの読み出しアドレス、読み出し制御信号など）を発生する。フレームメモリ７ａ〜７ｃでは、第２のメモリ制御回路３２より出力される上記読み出し制御信号に基づきインターレース構造のディジタル映像信号をメモリより読み出す。
【００６８】
フレームメモリ７ａ〜７ｃより読み出されたインターレース構造のディジタル映像信号は、Ｄ／Ａ変換回路９ａ〜９ｃに入力される。Ｄ／Ａ変換回路９ａ〜９ｃでは、入力されたインターレース構造のディジタル映像信号をインターレース構造のアナログ映像信号に変換する。Ｄ／Ａ変換回路９ａより出力されるＹ信号は、同期付加回路１３で垂直同期信号および水平同期信号が付加された後に出力端子１５ａを介して出力される。なお、同期付加回路１３は、第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき同期信号を発生しＹ信号に付加する。
【００６９】
また、Ｄ／Ａ変換回路９ｂ〜９ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はクロマエンコーダ回路１４で変調色信号（Ｃ信号）に変換され出力端子１５ｂを介して出力される。なお、クロマエンコードの際（２つの色差信号を変調色信号に変換する際）には、第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき２つの色差信号に変調を施す。変調の施された変調色信号（Ｃ信号）は出力端子１５ｂを介して出力される。
【００７０】
なお、本実施例１ではＲ、Ｇ、Ｂ信号の状態で入力されたＶＧＡ信号をマトリクス回路１０においてあらかじめＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後に信号処理を行っている。これは、次の２つの理由による。
【００７１】
理由の第１は、人間の目のフリッカの検知特性に起因する。人間の視覚はＹ信号に発生するフリッカについては非常に敏感に検知するが、色差信号に発生するフリッカに関してあまり敏感ではないということに起因する。コンピュータシミュレーションにより２つの色差信号に上記アルゴリズムに基づきフリッカ除去を行った結果、フリッカ除去を行わなかった場合と比較してフリッカ除去に関してはほとんど効果が得られなかった。その反面、フリッカ除去を行った画像に関しては色差信号の垂直方向の解像度の低下が目立った。
【００７２】
また、Ｒ、Ｇ、Ｂ信号の状態で入力された画像（映像）に関しては従来例でも示したようにＲ、Ｇ、Ｂ信号すべての画像データにフリッカ除去を施さないと視覚上検知できるフリッカを除去できない。従って、実施例１では入力画像データ（Ｒ、Ｇ、Ｂ信号）をマトリクス回路１０でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後に、Ｙ信号の信号処理系のみにフリッカ除去回路３１を設けフリッカ成分を除去する。これにより、視覚上フリッカ成分の目立たない色差信号に関してはフリッカ除去を行わないので、従来の走査線変換装置と比較してフリッカ除去回路３１の個数を３つから１つに減らすことができる。また、フリッカの目立たない色差信号に関してはフリッカ除去を行わないため垂直方向の解像度成分も十分に確保することができ、出力画像の解像度の低下を最小限に抑えることができる効果がある。
【００７３】
理由の第２は、人間の色差信号に対する視覚特性に起因する。これは、人間の視覚はＹ信号の変化に関しては敏感に検知するが色差信号の変化に関してはあまり敏感ではないことに起因する。すなわち、上記２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）の水平方向の信号帯域をＹ信号の半分にしても人間の目にはその違い（色信号帯域の違い）を検知することができない。よって、本実施例１ではマトリクス回路１０より出力される２つの色差信号を、ＬＰＦ３０ａおよび３０ｂを用いて水平方向の信号帯域を半分に制限する。そして、ＬＰＦ３０ａおよび３０ｂより出力される２つの色差信号をＡ／Ｄ変換回路３ｂおよび３ｃでディジタル信号（ディジタル映像信号）に変換する際のサンプリングクロックの周波数をＹ信号のサンプリングクロックの周波数の半分で行う。よって、１フレームあたりの色差信号のデータ数を従来例と比較して半分にすることができるので、フレームメモリ７ｂおよび７ｃのメモリ容量を半分にすることができ、回路規模の削減する事ができる効果がある。また、２つの色差信号の処理系のクロック周波数を半分にすることができるので、上記走査線変換装置あるいはフリッカ除去回路３１をＬＳＩ化した際、消費電力も抑えることができる効果がある。
【００７４】
本実施例１の走査線変換装置は以上のように構成されているので、垂直方向の高域成分より視覚的にフリッカの目立たない水平方向の高域成分を抽出し、出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直方向の解像度を向上することができるとともに、フリッカも視覚上十分抑えることができる。よって、ディスプレイ上の細かい文字等を認識することもできる効果がある。上記走査線変換方式をコンピュータシミュレーションにより効果を確認した結果、若干文字などの斜め線部分で小面積のフリッカが発生した（視距離１Ｈ程度の位置）が、垂直方向の解像度が改善され、細かい文字の識別も従来例と比較して向上した。なお、上記検知された小面積のフリッカも画面より３Ｈ程度離れた位置からは検知されなかった。
【００７５】
また、本実施例１に示すフリッカ除去回路３１は、従来の第１のＶＬＰＦ６に簡単な回路を追加するだけで実現することができ、回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【００７６】
実施例２．
次に、図１、図３〜図６、および図１９を用いて本発明の第２の実施例を説明する。図５は本発明の実施例２における走査線変換装置のフリッカ除去回路３１のブロック構成図である。なお、図において、実施例１と同一記号を付したものは、構成および動作が同一であるので詳細な説明は省略する。６０はレジスタ、６１は減算回路、６２は振幅制限回路（以下、リミッタ回路、あるいはリミッタと記す。）、６３は加算回路である。図６は実施例２におけるリミッタ６２の入出力特性を示す図である。図において、横軸は入力、縦軸は出力に対応している。なお、リミッタ６２の入出力特性は図６に示すものに限るものではない。
【００７７】
次に、本実施例２の概念について簡単に説明する。実施例１では図４に示すように、垂直方向の高域成分より視覚上フリッカの目立たない水平方向の高域成分を抽出し出力画像にフィードバック（加算）することによりフリッカを十分に抑え、垂直方向の解像度を向上してきた。本実施例２ではフリッカの発生を抑え、さらに垂直方向の解像度を上げることを目的とする。実施例２では、図４中に斜線を施して示した垂直方向の高域成分中の水平方向の低域成分より、さらに垂直方向の解像度成分を抽出し、出力画像にフィードバック（加算）することにより垂直方向の解像度の向上をはかる。具体的には、人間の目に検知されるフリッカは実施例１で述べたフリッカの発生面積以外に、垂直方向の高域成分の振幅に依存する。すなわち、垂直方向の高域成分の小振幅成分に関してはフリッカが発生しても視覚的にあまり気にならない（検知できない）。
【００７８】
本実施例２では、上記垂直方向の高域成分の振幅に応じて視覚上フリッカの目立たない垂直方向の解像度成分を分離する。そして、分離された上記垂直方向の解像度成分を垂直高域成分の除去された画像に加えることにより垂直方向の解像度成分を向上する。上記操作により視覚上フリッカの目立たない垂直方向の解像度成分を出力画像に加えるので、特に、細かい文字部分での垂直解像度が向上し、フリッカの発生を押さえることができるとともに、細かい文字なども認識することができる。なお、実施例２では、図４に示す２次元周波数上での垂直方向が高域成分でかつ水平方向が低域成分である図中斜線を施したエリアより垂直方向の解像度成分を分離し出力画像に返す場合について説明する。よって、本実施例２では、実施例１で除去された垂直高域−水平低域成分より垂直方向の解像度成分を抽出し出力画像にフィードバック（加算）することにより、実施例１よりさらに垂直方向の解像度の向上をはかることができる。
【００７９】
以下、図１、図３〜図６、および図１９を用いて本発明の実施例２の走査線変換装置の動作を説明する。なお、本実施例２では、フリッカ除去回路３１の構成が違うのみで、他の回路動作は同一であるので詳細な動作の説明は省略する。また、本実施例２においても、従来例と同様にＶＧＡ規格に基づき入力されたノンインターレース画像をインターレース画像に変換し出力する場合について説明する。入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、およびＢ信号は、マトリクス回路１０でＹ信号、および２つの色差信号に変換される。マトリクス回路１０より出力される２つの色差信号は、ＬＰＦ３０ａ、および３０ｂで水平方向の帯域が半分に制限される。マトリクス回路１０より出力されるＹ信号、ならびにＬＰＦ３０ａおよび３０ｂより出力される２つの色差信号はＡ／Ｄ変換回路３ａ〜３ｃでディジタル映像信号に変換される。その際、上記２つの色差信号はＹ信号の半分のサンプリングクロックでディジタル映像信号に変換される。
【００８０】
一方、入力端子２を介して入力されたＶＧＡ信号の同期信号は、第１の同期検出回路４で垂直同期信号および水平同期信号が検出される。第１のＰＬＬ回路５では上記検出された水平同期信号を基準にしてＶＧＡ側の基準クロックを発生する。第１のＰＬＬ回路５で発生した上記クロックはＡ／Ｄ変換回路３ａ〜３ｃ、および第２のメモリ制御回路３２へ入力される。その際、上述のように２つの色差信号用のクロックはＹ信号用のクロックの半分の周波数に分周され出力される。
【００８１】
第２のメモリ制御回路３２では、第１の同期検出回路４より出力されるＶＧＡ信号の水平同期信号を用いてフリッカ除去回路３１中のラインメモリ２３ａ〜２３ｂおよびラインメモリ４３へのディジタル映像信号の書き込み制御信号および読み出し制御信号を発生する。なお、本実施例２でも実施例１と同様に、上記ラインメモリ２３ａ〜２３ｂ、およびラインメモリ４３はＦＩＦＯメモリを用いて構成するものとする。よって、第２のメモリ制御回路３２からは、書き込みおよび読み出し時のラインアドレスリセット信号、書き込み、読み出し可能信号（ＥＮＡＢＬ信号）、ならびに書き込みおよび読み出しクロックがフリッカ除去回路３１へ出力される。また、第２のメモリ制御回路３２では、第１の同期検出回路４より出力される垂直同期信号および水平同期信号を用いてフレームメモリ７ａ〜７ｃへのディジタル映像信号の書き込み制御信号も発生する。
【００８２】
Ａ／Ｄ変換回路３ａでディジタル信号に変換されたＹ信号はフリッカ除去回路３１へ入力される。以下、図５および図６を用いてフリッカ除去回路３１の動作を説明する。
入力端子４０を介して入力されたＹ信号は、第１のＶＬＰＦ６およびラインメモリ４３へ入力される。図１９に第１のＶＬＰＦ６のブロック構成図を示す。なお、第１のＶＬＰＦ６の詳細な動作は実施例１と同様であるので説明は省略する。一方、ラインメモリ４３に入力されたＹ信号は１ライン遅延され出力される。
【００８３】
減算回路４４ではラインメモリ４３で１ライン遅延されたＹ信号より第１のＶＬＰＦ６より出力されるＹ信号の垂直低域成分を減算し、Ｙ信号の垂直方向の高域成分を分離する。減算回路４４の出力は、第１のＨＨＰＦ４５およびレジスタ６０へ入力される。図３に第１のＨＨＰＦ４５のブロック構成図を示す。なお、第１のＨＨＰＦ４５の詳細な動作は実施例１と同様であるので説明は省略する。一方、レジスタ６０に入力された上記Ｙ信号の垂直高域成分は１クロック遅延され出力される。減算回路６１ではレジスタ６０で１クロック遅延されたＹ信号の垂直高域成分から第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分を減算する。上記減算回路６１より出力されるＹ信号の垂直高域−水平低域成分（垂直高域−水平低域データ）はリミッタ６２に入力される。
【００８４】
リミッタ６２では入力された上記Ｙ信号の垂直高域−水平低域成分の振幅を制限し出力する。図６（ａ）にリミッタ６２の入出力特性を示す。リミッタ６２で振幅制限のされたＹ信号の垂直高域−水平低域成分は、加算回路６３で第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域ー水平高域成分と加算される。加算回路６３の出力（垂直方向の解像度成分）は、加算回路４７でレジスタ４６より出力されるＹ信号の垂直低域成分と加算され出力される。本実施例２では、上記リミッタ６２によりＹ信号の垂直高域−水平低域成分よりフリッカの目立たない小振幅成分（垂直方向の解像度成分）を分離する。本実施例２では、第１のＨＨＰＦ４５およびリミッタ６２で分離された垂直方向の高解像度成分を出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直解像度を向上する。（なお、実施例２の場合、コンピュータシミュレーションの結果、Ｙ信号の垂直方向の高域成分の振幅を−１２７〜１２８としたとき振幅制限値の最大値を±１０〜±２０程度に設定すると良好な結果が得られた。）なお、第１のＨＨＰＦ４５、レジスタ４６、および６０へは第１のＰＬＬ回路５よりクロックが供給されるものとする。
【００８５】
フリッカ除去回路３１でフリッカ成分の除去されたＹ信号、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号は、フレームメモリ７ａ〜７ｃへ入力される。なお、フレームメモリ７への上記ディジタル映像信号の書き込みおよび読み出しに関しては、実施例１と同一であるので詳細な動作の説明は省略する。第２のメモリ制御回路３２では、６０Ｈｚのフレーム周波数で入力されるノンインターレースのディジタル映像信号をフィールド周波数６０Ｈｚのインターレースのディジタル映像信号に変換し、フレームメモリ７にデータを書き込む。
【００８６】
第２のメモリ制御回路３２では、フレームメモリ７へデータ書き込む際、まず始めに、第１の同期検出回路４より出力される垂直同期信号をもとに次にフレームメモリ７に書き込むフィールドを設定する。そして、上記フィールド設定結果が第１フィールドの場合は奇数ラインを、第２フィールドの場合は偶数ラインをフレームメモリ７へ書き込むように制御信号を発生する。なお、上記ライン切り換えのための制御信号は、第１の同期検出回路４より出力される水平同期信号を用いて上記偶数／奇数ラインを判別し発生する。
【００８７】
フレームメモリ７ａ〜７ｃに入力されたノンインターレースのディジタル映像信号は、第２のメモリ制御回路３２より出力される上記書き込み制御信号に基づきフィールド構造のディジタル映像信号に変換され、フレームメモリ７ａ〜７ｃ内へ記憶される。なお、本実施例２では実施例１と同様に、フレームメモリ７は第１フィールド用および第２フィールド用の２枚のフィールドメモリで構成されているものとする。第２のメモリ制御回路３２では、フレームメモリ７へのデータの書き込み制御信号（データの書き込みアドレス、フィールドメモリの切り換え信号、書き込み制御信号等）を第１の同期検出回路４で検出された垂直同期信号および水平同期信号をもとに発生する。
【００８８】
一方、入力端子１６を介して入力されたＴＶ側の同期信号は第２の同期検出回路１２で垂直同期信号および水平同期信号が検出される。その際、フィールドの判別も上記第２の同期検出回路１２で行われる。第２のＰＬＬ回路１１では、第２の同期検出回路１２で検出された水平同期信号を基準にしてテレビ側の基準クロックを発生する。第２のＰＬＬ回路１１で発生した上記クロックは、Ｄ／Ａ変換回路９ａ〜９ｃ、および第２のメモリ制御回路３２へ入力される。第２のメモリ制御回路３２では、上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ７内に記憶されたインターレース画像を読み出すための読み出し制御信号（上記フィールドメモリの切り換え信号、データの読み出しアドレス、読み出し制御信号など）を発生する。フレームメモリ７ａ〜７ｃでは、第２のメモリ制御回路３２より出力される上記読み出し制御信号に基づきインターレース構造のディジタル映像信号をメモリより読み出す。
【００８９】
フレームメモリ７ａ〜７ｃより読み出されたインターレース構造のディジタル映像信号は、Ｄ／Ａ変換回路９ａ〜９ｃでインターレース構造のアナログ映像信号に変換される。Ｄ／Ａ変換回路９ａより出力されるＹ信号は、同期付加回路１３で垂直同期信号および水平同期信号が付加された後に出力端子１５ａを介して出力される。なお、同期付加回路１３は、第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき上記同期信号を発生しＹ信号に付加する。また、Ｄ／Ａ変換回路９ｂ〜９ｃより出力される２つの色差信号は、クロマエンコーダ回路１４で変調色信号（Ｃ信号）に変換され出力端子１５ｂを介して出力される。なお、クロマエンコードの際には、第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき２つの色差信号に変調を施す。変調の施された変調色信号（Ｃ信号）は出力端子１５ｂを介して出力される。
【００９０】
なお、本実施例２においてもＲ、Ｇ、Ｂ信号の状態で入力されたＶＧＡ信号をマトリクス回路１０においてあらかじめＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後に信号処理を行っているが、これに関しては実施例１と同一であるので詳細な説明は省略する。
【００９１】
本実施例２でも実施例１と同様に、入力されたＲ、Ｇ、Ｂ信号をマトリクス回路１０でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後に、Ｙ信号のみにフリッカ除去回路３１でフリッカ成分の除去を行い、視覚上フリッカ成分の目立たない色差信号に関してはフリッカ成分の除去を行わないので、従来の走査線変換装置と比較してフリッカ除去回路３１の個数を３つから１つに減らすことができる。また、フリッカの目立たない色差信号に関してはフリッカ除去を行わないため、垂直方向の解像度成分も十分に確保することができ出力画像の解像度の低下を最小限に抑えることができる効果がある。
【００９２】
また、実施例２では実施例１と同様に、マトリクス回路１０より出力される２つの色差信号をＬＰＦ３０ａおよび３０ｂで水平方向の信号帯域を半分に制限する。そして、ＬＰＦ３０ａおよび３０ｂの出力をＡ／Ｄ変換回路３ｂおよび３ｃでディジタル映像信号に変換する際のサンプリングクロックの周波数を、Ｙ信号のサンプリングクロックの周波数の半分で行う。よって、１フレームあたりの色差信号のデータ数を従来例と比較して半分にすることができるので、フレームメモリ７ｂおよび７ｃのメモリ容量を半分にすることができ、回路規模の削減することができる効果がある。
【００９３】
本実施例２の走査線変換装置は以上のように構成されているので、垂直方向の高域成分より視覚的にフリッカの目立たない水平方向の高域成分および水平低域成分中の小振幅成分を抽出し、出力画像（垂直方向の高域成分）にフィードバック（加算）することにより垂直方向の解像度を向上することができるとともに、フリッカも視覚上十分抑えることができる。よって、ディスプレイ上の細かい文字等を認識することもできる効果がある。上記走査線変換方式をコンピュータシミュレーションにより効果を確認した結果、若干文字などの斜め線部分で小面積のフリッカが発生した（視距離１Ｈ程度の位置）が、垂直方向の解像度が改善され細かい文字の識別も従来例と比較してさらに向上した。（実施例１と比較してもさらに解像度が向上した。）なお、上記検知された小面積のフリッカも画面より３Ｈ程度離れた位置からは検知されなかった。
【００９４】
なお、本実施例２ではリミッタ６２の形状（特性）を図６（ａ）に示すものとして説明したがこれに限るものではなく、図６（ｂ）に示すような構成、あるいは他の構成でもよい。なお、図６（ａ）に示すリミッタ形状のものと図６（ｂ）に示すリミッタ形状ものをコンピュータシミュレーションにより比較した結果、同一の振幅制限値（リミッタ６２より出力される最大振幅値）の場合、若干図６（ｂ）に示すリミッタ形状のものの方が解像度が向上した。
【００９５】
なお、本実施例２では、上記リミッタ６２の振幅制限値を上げると垂直解像度が向上するもののフリッカの量が増加する。従って、上記リミッタ６２の形状を複数種類用意しておき、視距離、あるいは出力画像の種類に応じて上記リミッタ６２の振幅制限値を切り換えられるように構成してもよいことはいうまでもない。なお、リミッタ形状の設定はユーザがマニアルで入力する、あるいはパソコン側で文字の大きさを認識し設定してもよい。
【００９６】
また、本実施例２に示すフリッカ除去回路３１は従来の第１のＶＬＰＦ６に簡単な回路を追加するだけで実現することができ、回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【００９７】
実施例３．
実施例３における走査線変換装置は、図１に示すフリッカ除去回路３１の構成、および動作のみが実施例１および実施例２と異なる。よって、フリッカ除去回路３１の詳細な構成および動作のみ説明し、実施例１あるいは実施例２と同一部分の説明は省略する。
【００９８】
図７は実施例３における走査線変換装置のフリッカ除去回路３１のブロック構成図である。なお、図において、実施例１あるいは実施例２と同一記号を付したものは構成および動作が同一であるので詳細な説明は省略する。７０は第２の垂直方向低域通過フィルタ（以下、第２のＶＬＰＦと記す。）である。図８は図７における第２のＶＬＰＦ７０のブロック構成図である。図において、実施例および従来例と同一記号を付したものは、構成および動作が同一であるので詳細な説明は省略する。７１ａおよび７１ｂは入力データに０．２を乗算する乗算回路、７２は入力データに０．６を乗算する乗算回路である。図９は図８における第２のＶＬＰＦ７０の周波数特性を示す図である。図において、横軸は垂直方向の空間周波数、縦軸は振幅特性を示す。図１０は本発明の実施例３における走査線変換装置のフリッカ除去回路３１の基本的な概念を説明するための図である。同図は本実施例３の２次元周波数上のエリアを示している。図において、横軸は水平方向の空間周波数、縦軸は垂直方向の空間周波数を示す。
【００９９】
次に、本実施例３の概念について簡単に説明する。実施例３では視覚上フリッカの目立たない水平高域成分のデータ（図１０中エリア２と記す。）と、フリッカの目立つ水平低域成分のデータ（図１０中エリア１と記す。）とでフリッカを除去するために、垂直方向にかけるフィルタの形状を変えることにより視覚上目立つフリッカの発生を抑えるとともに垂直方向の解像度を向上させる。
【０１００】
本実施例３では、上記操作により視覚上フリッカの目立たない水平方向の高域成分に対しては、垂直方向の高域成分の抑圧度の低いフィルタ（図９参照）を用いてフリッカ成分（垂直方向の高域成分）を除去するとともに、フリッカの目立つ水平方向の低域成分に関しては垂直方向の高域成分の抑圧度の高いフィルタ（図２０参照）を用いてフリッカ成分（垂直方向の高域成分）を除去するので、出力画像よりフリッカ成分ほぼ確実に除去できるとともに垂直方向の解像度の向上もはかることができる。
【０１０１】
次に、実施例３のフリッカ除去回路３１の動作を図３、図７〜図１０、および図１９〜図２０を用いて説明する。Ａ／Ｄ変換回路３ａでディジタル信号に変換されたＹ信号はフリッカ除去回路３１へ入力される。入力端子４０を介して入力されたＹ信号は、第１のＨＨＰＦ４５およびレジスタ４６へ入力される。なお、第１のＨＨＰＦ４５は図３にブロック構成図を示しており、動作は実施例１と同一であるので詳細な説明は省略する。
【０１０２】
第１のＨＨＰＦ４５で分離された水平高域成分は、減算回路４４および第２のＶＬＰＦ７０へ入力される。一方、入力されたＹ信号は、レジスタ４６で１クロック遅延され減算回路４４へ入力される。減算回路４４ではレジスタ４６より出力されるＹ信号から、第１のＨＨＰＦ４５より出力されるＹ信号の水平高域成分を減算し、Ｙ信号の水平方向の低域成分を分離する。減算回路４４で分離されたＹ信号の水平低域成分は第１のＶＬＰＦ６へ入力される。第２のＶＬＰＦ７０に入力されたＹ信号の水平高域成分は垂直方向の高域成分が抑圧される。以下、図８を用いて第２のＶＬＰＦ７０の動作を説明する。
【０１０３】
入力端子２０を介して入力されたＹ信号の水平高域成分は、乗算回路７１ａおよびラインメモリ２３ａに入力される。ラインメモリ２３ａでは入力されたＹ信号の水平高域成分を１ライン遅延し出力する。ラインメモリ２３ａより出力されたＹ信号の水平高域成分は、乗算回路７２およびラインメモリ２３ｂへ入力される。ラインメモリ２３ｂでは、ラインメモリ２３ａと同様に、入力されたＹ信号の水平高域成分を１ライン遅延して出力する。ラインメモリ２３ｂの出力は乗算回路７１ｂに入力される。なお、ラインメモリ２３ａおよび２３ｂの制御は、入力端子２１を介して第２のメモリ制御回路３２より出力される上記データの書き込みおよび読み出し制御信号を用いて行うものとする。
【０１０４】
乗算回路７１ａおよび７１ｂに入力されたＹ信号の水平高域成分は０．２が乗算され出力される。また、乗算回路７２へ入力されたＹ信号の高域成分は０．６が乗算され出力される。乗算回路７１ａおよび７１ｂ、ならびに乗算回路７２の出力は加算回路２６で加算され、垂直方向の高域成分が抑圧され出力端子２２を介して第２のＶＬＰＦ７０より出力される。図９に第２のＶＬＰＦ７０の周波数特性を示す。図に示すように、第２のＶＬＰＦ７０の周波数特性は垂直高域（５２５／２ライン付近）の振幅抑圧度が図２０に示す第１のＶＬＰＦ６の振幅抑圧度と比べて小さくなっている。
【０１０５】
一方、第１のＶＬＰＦ６に入力されたＹ信号の水平低域成分は垂直高域成分が除去され出力される。なお、第１のＶＬＰＦ６の動作は実施例１と同様なので詳細な動作の説明は省略する。また、第１および第２のＶＬＰＦ６、ならびに７０中のラインメモリ２３ａおよび２３ｂへのデータの書き込みおよび読み出し制御は、実施例１と同様に入力端子４１を介して第２のメモリ制御回路３２より出力される制御信号に基づき行われるものとする。
【０１０６】
加算回路４７では第１のＶＬＰＦ６より出力されるフリッカ成分の除去されたＹ信号の水平低域成分と、第２のＶＬＰＦ７０より出力されるフリッカ成分の除去されたＹ信号の水平高域成分を加算し、フリッカ成分の除去されたＹ信号を生成する。フリッカ除去回路３１でフリッカ成分の除去されたＹ信号、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）は、フレームメモリ７ａ〜７ｃでノンインターレース構造からインターレース構造に変換され出力される。
【０１０７】
本実施例３の走査線変換装置は以上のように構成されているので、視覚上フリッカの目立たない水平方向の高域成分と、視覚上フリッカの目立つ水平方向の低域成分とでフリッカ成分を除去する垂直方向の低域通過フィルタの特性を変えることにより、フリッカの発生を十分に抑えるとともに、垂直方向の解像度が上がるので細かい文字などを識別することができる効果がある。なお、上記フィルタの特性は視覚的にフリッカの目立つ水平低域成分に関してはフリッカ成分を除去するために垂直高域成分の抑圧度の高い特性のフィルタを用い、視覚的にフリッカの目立たない水平高域成分には垂直方向の解像度を確保するために垂直高域成分の抑圧度の低い特性のフィルタを用いる。
【０１０８】
なお、水平低域成分および水平高域成分よりフリッカを除去する上記第１および第２のＶＬＰＦ６および７０の回路構成は、図１９および図８に示すものに限るものではなく、本実施例２に示すようなリミッタ回路などの振幅制限手段を含む非線形処理回路を用いて構成してもよい。なお、その際に水平方向の低域成分に用いるフリッカ除去回路の特性は、水平方向の高域成分に用いるフリッカ除去回路の特性と比較して垂直方向の高域成分の抑圧度を大きくし、フリッカの発生を抑えるように構成する。
【０１０９】
また、上記実施例３では水平方向の低域成分と水平方向の高域成分の２つの帯域に分割した場合について説明したがこれに限るものではなく、入力されたノンインターレース画像を２次元周波数平面上の、複数のエリアに分割し、各エリアに対してフリッカ除去回路を設けフリッカ成分を除去するとともに、垂直方向の解像度成分も抽出するように構成すれば同様の効果を奏する。例えば、水平低域、水平中域、および水平高域の３つの帯域に分割し、それぞれの成分にフリッカ除去回路を設けフリッカ成分を除去するとともに、垂直方向の解像度成分も抽出するように構成すれば同様の効果を奏することはいうまでもない。
【０１１０】
上記走査線変換方式をコンピュータシミュレーションにより効果を確認した結果、実施例１では若干文字などの斜め線部分で小面積のフリッカが発生した（視距離１Ｈ程度の位置）が、フリッカをほぼ完全に除去することができるとともに垂直方向の解像度が改善され細かい文字の識別も従来例と比較して向上した。
【０１１１】
また、本実施例３に示すフリッカ除去回路３１は従来の第１のＶＬＰＦ６と従来の第１のＶＬＰＦ６とほぼ同一の構成をとる第２のＶＬＰＦ７０を組み合わせ処理することにより、簡単な回路構成でフリッカ除去が行え、回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【０１１２】
実施例４．
次に、本発明の第４の実施例を説明する。実施例４における走査線変換装置は図１に示すフリッカ除去回路３１の構成および動作のみが実施例１、実施例２、および実施例３と異なる。よって、フリッカ除去回路３１の詳細な構成および動作のみ説明し、上記実施例と同一部分の説明は省略する。
【０１１３】
図１１は実施例４における走査線変換装置のフリッカ除去回路３１のブロック構成図である。図において、８０および８１は加算回路、８２は減算回路、８３は低域高域分離フィルタである。
【０１１４】
次に、本実施例４の概念について簡単に説明する。実施例４では実施例２でも述べたが、映像信号の垂直方向の高域成分中に含まれる垂直方向の解像度成分を抽出し、出力画像にフィードバック（加算）することにより垂直方向の解像度の向上をはかる。具体的には、実施例２でも述べたが、人間の目に検知されるフリッカは垂直方向の高域成分の振幅に依存する。すなわち、垂直方向の高域成分の小振幅成分に関しては視覚上フリッカがあまり気にならない。よって、実施例４では上記垂直方向の高域成分振幅に応じて視覚上フリッカの目立たない垂直方向の解像度成分を分離する。そして、分離された上記垂直方向の解像度成分を垂直高域成分の除去された出力画像に加えることにより垂直方向の解像度を向上する。
【０１１５】
上記操作により視覚上フリッカの目立たない垂直方向の解像度成分を出力画像に加えるので、特に、細かい文字部分での垂直解像度が向上し、フリッカの発生を抑えることができるとともに、細かい文字なども認識することができる。なお、実施例４では実施例２に比べ回路規模が小さくなる反面、リミッタ６２の振幅制限値を実施例２の場合より若干大きな値に設定する必要がある。
【０１１６】
次に、実施例４のフリッカ除去回路３１の動作を図１１を用いて説明する。Ａ／Ｄ変換回路３ａでディジタル信号に変換されたＹ信号はフリッカ除去回路３１へ入力される。入力端子４０を介して入力されたＹ信号は、乗算回路２４ａおよびラインメモリ２３ａに入力される。ラインメモリ２３ａでは入力されたＹ信号を１ライン遅延し出力する。ラインメモリ２３ａより出力されたＹ信号は、乗算回路２５およびラインメモリ２３ｂへ入力される。ラインメモリ２３ｂでは、ラインメモリ２３ａと同様に、入力されたＹ信号を１ライン遅延して出力する。ラインメモリ２３ｂの出力は乗算回路２４ｂに入力される。なお、ラインメモリ２３ａおよび２３ｂの制御は入力端子４１を介して第２のメモリ制御回路３２より出力される上記データの書き込みおよび読み出し制御信号を用いて行うものとする。
【０１１７】
乗算回路２４ａおよび２４ｂに入力されたＹ信号は０．２５が乗算され出力される。また、乗算回路２５へ入力されたＹ信号は０．５が乗算され出力される。乗算回路２４ａ、および２４ｂの出力は加算回路８０で加算される。そして、加算回路８０および乗算回路２５の出力は加算回路８１で加算され、Ｙ信号の垂直方向の低域成分（垂直低域成分）が分離される。同様に、減算回路８２では、乗算回路２５の出力より加算回路８０の出力が減算され、Ｙ信号の垂直方向の高域成分（垂直高域成分）が分離される。減算回路８２より出力されるＹ信号の垂直方向の高域成分はリミッタ６２に入力される。なお、実施例４における低域高域分離フィルタ８３は、ラインメモリ２３ａ、２３ｂ、乗算回路２４ａ、２４ｂ、２５、加算回路８０、８１、および減算回路８２で構成されている。
【０１１８】
リミッタ６２では入力された上記Ｙ信号の垂直高域成分の振幅を制限し出力する。図６（ｂ）に本実施例４のリミッタ６２の入出力特性の一例を示す。リミッタ６２で振幅制限のされたＹ信号の垂直高域成分は、加算回路４７でＹ信号の垂直低域成分と加算され出力される。本実施例４では、上記リミッタ６２によりＹ信号の垂直高域成分よりフリッカの目立たない小振幅成分（垂直方向の像度成分）を分離する。そして、リミッタ６２で分離された垂直方向の解像度成分を出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直解像度を向上する。
【０１１９】
なお、コンピュータシミュレーションの結果、実施例４の場合、Ｙ信号の垂直方向の高域成分の振幅を−１２７〜１２８としたとき振幅制限値の最大値を±１０〜±２０程度に設定すると良好な結果が得られた。また、ラインメモリ２３ａおよび２３ｂの制御は、入力端子４１を介して第２のメモリ制御回路３２より出力される上記データの書き込みおよび読み出し制御信号を用いて行うものとする。フリッカ除去回路３１でフリッカ成分の除去されたＹ信号、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はフレームメモリ７ａ〜７ｃでノンインターレース構造からインターレース構造に変換され出力される。
【０１２０】
本実施例４の走査線変換装置は以上のように構成されているので、視覚上フリッカの目立たないＹ信号の垂直高域成分中の小振幅成分を分離し出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直方向の解像度を向上することができるとともに、フリッカも視覚上十分抑えることができる。よって、ディスプレイ上の細かい文字等を認識することもできる効果がある。上記走査線変換方式をコンピュータシミュレーションにより効果を確認した結果、若干文字などの斜め線部分で小面積のフリッカが発生した（視距離１Ｈ程度の位置）が、垂直方向の解像度が改善され細かい文字の識別も従来例と比較して向上した。なお、上記検知された小面積のフリッカも画面より３Ｈ程度離れた位置からは検知されなかった。
【０１２１】
また、本実施例４に示すフリッカ除去回路３１は従来の第１のＶＬＰＦ６に減算回路８２、加算回路４７、およびリミッタ６２を追加することにより、簡単な回路構成でフリッカ除去が行え、回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【０１２２】
また、実施例１、および実施例２に示すＹ信号の垂直方向の高域成分および低域成分を分離するフィルタの構成を、本実施例４に示す図１１中の低域高域分離フィルタ８３の構成とすることにより、ラインメモリ４３を省略でき回路規模を削減することができる効果がある。
【０１２３】
実施例５．
実施例５における走査線変換装置は、図１に示すフリッカ除去回路３１の構成および動作のみが実施例１、実施例２、実施例３、および実施例４と異なる。よって、フリッカ除去回路３１の詳細な構成および動作のみ説明し、上記実施例と同一部分の説明は省略する。
【０１２４】
図１２は実施例５における走査線変換装置のフリッカ除去回路３１のブロック構成図である。図において、９０は入力された垂直方向の垂直高域成分より水平方向の直流成分を抽出するＤＣ検出回路、９１はリミッタ、９２は振幅変換回路である。図１３は本発明の実施例５におけるリミッタ９１の入出力特性を示す図であり、図において、横軸が入力、縦軸が出力となっている。同様に図１４に振幅変換回路９２の入出力特性の１実施例を示した。図において、横軸が入力、縦軸が出力となっている。
【０１２５】
次に、本実施例５の概念について簡単に説明する。実施例５では実施例２でも述べたが、図４中に斜線を施して示した垂直方向の高域成分中の水平方向の低域成分より、さらに垂直方向の解像度成分を抽出し、出力画像にフィードバック  （加算）することにより垂直方向の解像度の向上をはかる。具体的には、水平方向の人間の目に検知されるフリッカは実施例１で述べたフリッカの発生面積以外に、垂直方向の高域成分の振幅に依存する。すなわち、垂直方向の高域成分の小振幅成分に関してはフリッカが発生しても視覚的にあまり気にならない。上記実施例２ではリミッタ６２により垂直高域−水平低域成分からフリッカの目立たない小振幅成分を抽出し、出力画像（垂直方向の低域成分）にフィードバック（加算）した。
【０１２６】
実施例２ではリミッタ６２の出力する最大振幅値を大きくすると垂直方向の解像度が向上するが、表の横線部分などで大面積のフリッカが発生するため、上記リミッタ６２の出力最大振幅を十分とれなかった。本実施例５では、入力されたＹ信号より水平方向の直流成分を検出し、上記水平方向の直流成分と他の成分でリミッタ形状（特性）を切り換えることにより垂直方向の解像度の向上をはかる。
【０１２７】
また、第１のＨＨＰＦ４５より出力される水平方向の高域成分の出力振幅を振幅変換回路９２で抑えることにより、斜め線部分に発生したフリッカを除去することができる。（なお、上記成分の振幅を大きくすると、若干フリッカの発生が増加するが垂直解像度が若干上がる。）
【０１２８】
次に、実施例５のフリッカ除去回路３１の動作を図１２〜図１４を用いて説明する。Ａ／Ｄ変換回路３ａでディジタル信号に変換されたＹ信号はフリッカ除去回路３１へ入力される。入力端子４０を介して入力されたＹ信号は、第１のＶＬＰＦ６およびラインメモリ４３へ入力される。図１９に第１のＶＬＰＦ６のブロック構成図を示す。なお、第１のＶＬＰＦ６の詳細な動作は実施例１と同様であるので説明は省略する。一方、ラインメモリ４３に入力されたＹ信号は１ライン遅延され出力される。
【０１２９】
減算回路４４ではラインメモリ４３で１ライン遅延されたＹ信号より第１のＶＬＰＦ６より出力されるＹ信号の垂直低域成分を減算し、Ｙ信号の垂直方向の高域成分を分離する。減算回路４４の出力は第１のＨＨＰＦ４５およびレジスタ６０へ入力される。なお、第１のＨＨＰＦ４５は図３にブロック構成図を示しており、詳細な動作は実施例１と同様であるので説明は省略する。一方、レジスタ６０に入力された上記Ｙ信号の垂直高域成分は１クロック遅延され出力される。減算回路６１では、レジスタ６０で１クロック遅延されたＹ信号の垂直高域成分から第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分を減算する。上記減算回路６１より出力されるＹ信号の垂直高域−水平低域成分はリミッタ９１に入力される。
【０１３０】
また、第１のＨＨＰＦ４５の出力はＤＣ検出回路９０へ入力される。ＤＣ検出回路９０では、第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分から直流成分（ＤＣ成分）を検出する。以下、簡単に本実施例５に示すＤＣ検出回路９０の動作について説明する。ＤＣ検出回路９０ではまず始めに、入力されたＹ信号の垂直高域−水平高域成分の振幅をあらかじめ定められた値と比較することにより水平方向の直流成分を分離する。具体的には、上記入力されたＹ信号の垂直高域−水平高域成分の振幅をＹＨＨとしたとき、例えば、ＹＨＨ≦α、かつＹＨＨ≧−αの場合直流成分を検出したと判断する。（αは正の実数）なお、αを１〜３程度に設定しシミュレーションを行った結果、良好な結果が得られた。（ＹＨＨの振幅は−１２７以上１２８以下でシミュレーションを行った。）
【０１３１】
リミッタ９１では入力された上記Ｙ信号の垂直高域−水平低域成分の振幅を制限し出力する。図１３に示すように、リミッタ９１では入力されたＤＣ検出情報をもとにリミッタ形状（特性）を切り換える。具体的にはＤＣ検出回路９０で直流成分が検出された場合、本実施例５ではリミッタ９１より０を出力する。直流成分が検出されなかった場合は、図１３に示す特性に従い入力されたＹ信号の垂直高域−水平低域成分の振幅値を制限する。リミッタ９１で振幅制限のされたＹ信号の垂直高域−水平低域成分は加算回路６３へ入力される。
【０１３２】
一方、第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分は振幅変換回路９２へ入力される。本実施例５では図１４に示すように、第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分の振幅を０．５倍にする。（なお、振幅変換回路９２の特性は本実施例５では線形変換であるが非線形変換であってもよい。）振幅変換回路９２の出力は加算回路６３に入力される。加算回路６３では、振幅変換回路９２の出力とリミッタ９１の出力を加算する。加算回路６３の出力（垂直方向の解像度成分）は、加算回路４７でレジスタ４６より出力されるＹ信号の垂直低域成分と加算され出力される。
【０１３３】
本実施例５では上記リミッタ９１により、Ｙ信号の垂直高域−水平低域成分からフリッカの目立たない小振幅成分（垂直方向の解像度成分）を分離する。本実施例５では、第１のＨＨＰＦ４５およびリミッタ９１で分離された垂直方向の高解像度成分を出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直解像度を向上する。なお、本実施例５の場合、視覚上フリッカの非常に目立つＤＣ成分に関してはリミッタ９１により振幅値０として出力されるので、実施例２の場合と比較してリミッタ９１の振幅制限値の最大値を大きく設定することができるので、さらに垂直方向の解像度を向上することができる。また、第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分の振幅を振幅変換回路９２で小さくして出力するので、上記実施例２等で述べた文字などの斜めの線部分で発生していた小面積のフリッカも除去することができる。
【０１３４】
なお、第１のＨＨＰＦ４５、レジスタ４６、および６０へは第１のＰＬＬ回路５よりクロックが供給されるものとする。また、第１のＶＬＰＦ６中のラインメモリ２３ａ、２３ｂ、およびラインメモリ４３の制御は、入力端子４１を介して第２のメモリ制御回路３２より出力される上記データの書き込みおよび読み出し制御信号を用いて行うものとする。フリッカ除去回路３１でフリッカ成分の除去されたＹ信号、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）は、フレームメモリ７ａ〜７ｃでノンインターレース構造からインターレース構造に変換され出力される。
【０１３５】
本実施例５の走査線変換装置は以上のように構成されているので、視覚上フリッカの目立たないＹ信号の垂直高域成分中の小振幅成分を分離し、出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直方向の解像度を向上することができるとともに、フリッカも視覚上十分抑えることができる。よって、ディスプレイ上の細かい文字等を認識することもできる効果がある。また、振幅変換回路９２で第１のＨＨＰＦ４５の出力振幅を小さくするので、文字などの斜め線部分で発生していた小面積のフリッカも抑えることができるとともに、垂直方向の解像度が改善され細かい文字の識別も従来例と比較してさらに向上する。
【０１３６】
また、本実施例５に示すフリッカ除去回路３１は、従来の第１のＶＬＰＦ６に簡単な回路を追加することにより簡単な回路構成でフリッカ除去が行え、回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。また、ＤＣ検出回路９０でＹ信号の水平方向のＤＣ成分を検出し、上記ＤＣ検出結果に基づきリミッタ９１の形状（特性）を切り換えるので、視覚上フリッカの目立つ直流成分に関しては垂直高域−水平低域成分のフィードバック量を小さくすることにより、直流以外の成分に関しては垂直高域−水平低域成分のフィードバック量を大きくすることができるので、垂直方向の解像度成分のさらなる向上がはかれる。
【０１３７】
また、実施例５に示すＹ信号の垂直方向の高域成分および低域成分を分離するフィルタの構成を本実施例４に示す図１１の構成をとることによりラインメモリ４３を省略でき、回路規模を削減することができる効果がある。また、実施例５ではリミッタ９１の形状を直流成分とそれ以外で切り換えたがこれに限るのもではなく、ＤＣ検出回路９０での直流検出レベルを複数種類用意しておき、上記複数種類のの検出レベルに応じてリミッタ９１の形状を変えるように構成してもよい。
【０１３８】
また、実施例５ではＤＣ検出回路９０において直流成分を検出する際、入力されたＹ信号の垂直高域−水平高域成分の振幅をＹＨＨとしたとき、ＹＨＨ≦α、かつＹＨＨ≧−αの場合直流成分を検出したと判断した。しかし、第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分より直流成分（ＤＣ成分）を検出する際、ＤＣ検出回路９０ではまず始めに入力されたＹ信号の垂直高域−水平高域成分の振幅（ＹＨＨ）をあらかじめ定められた値（α）と比較し、上記ＹＨＨの絶対値がα未満の場合、直流成分を検出したと判断してもよい。また、本実施例５では上記ＤＣ検出回路９０をロジック回路で構成した場合について述べたが、これに限るものではなくマイクロコンピュータなどを用いてＤＣ成分を検出するように構成してもよい。その際、上述のように直流成分の検出の際のアルゴリズムをＹＨＨ＜α、かつＹＨＨ＞−αの場合直流成分を検出するとしても同様の効果を奏する。なお、αは正の実数である。
【０１３９】
なお、本実施例５では第１のＨＨＰＦ４５の出力を用いてＹ信号の直流成分を検出したがこれに限るものではなく、例えば、減算回路４４より出力されるＹ信号の垂直高域成分より直流成分を検出する、あるいは入力されたＹ信号より直接直流成分を検出しても同様の効果を奏することは言うまでもない。また、本実施例５では振幅変換回路９２で第１のＨＨＰＦ４５より入力される垂直高域−水平高域成分のデータの振幅を抑圧する場合について述べたが、若干フリッカが発生するが上記データの振幅を増大させ出力画像にフィードバック（加算）してもよく、その際は垂直解像度がさらに上がる。また、上記振幅変換回路９２は複数の振幅変換データを有しており、それをユーザ、あるいはパソコンなどが絵柄を判別して切り換えて（例えば、解像度を必要とするときは２倍に設定し、フリッカを完全に除去したい場合は０．５倍に設定し、その他の場合は１．０に設定する等）も同様の効果を奏する。
【０１４０】
また、実施例５に示すＤＣ検出回路９０を実施例２、あるいは実施例４に示すフリッカ除去回路３１中に設け、入力信号の水平方向の直流成分（あるいは垂直方向の高域成分の直流成分）の検出結果に基づきリミッタ６３の特性を切り換えるように構成しても同様の効果を奏する。
【０１４１】
実施例６．
なお、上記実施例１〜実施例５ではノンインターレース画像の一実施例としてパソコンのＶＧＡ信号を用いて走査線変換装置の動作を説明したがこれに限るものではなく、ノンインターレースで入力される画像（例えば、現在欧州で規格審議が進んでいるＤＶＢ、米国で規格化が進んでいるＡＴＶ、あるいは日本で規格化が進んでいるＩＳＤＢのようなディジタル放送で送られてくるノンインターレース画像、あるいはパソコンの他の表示モード時の画像など。）をインターレース画像に変換する場合なら、上記走査線変換装置を用いてフリッカ成分を除去して出力すれば同様の効果を奏する。
【０１４２】
また、実施例１ではＲ、Ｇ、Ｂ信号をマトリクス回路１０でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後にＹ信号のフリッカ成分のみ除去したがこれに限るものではなく、Ｒ、Ｇ、およびＢ信号中に含まれるフリッカ成分を上記フリッカ除去回路３１で除去して出力してもよい。また、Ｒ−Ｙ信号およびＢ−Ｙ信号よりフリッカ成分を上記フリッカ除去回路３１で除去してもよい。また、色差信号中のフリッカ成分を除去する際は、輝度信号中のフリッカ成分を除去する場合とフリッカ除去回路３１の特性、あるいは構成を変えてもよい。また、各色差信号で上記フリッカ除去回路３１の特性、あるいは構成を変えてもよいことはいうまでもない。
【０１４３】
実施例７．
なお、実施例１〜実施例５において、細かい文字などのない画像、あるいは視距離が長い場合は、従来例に示すように垂直方向の高域成分を除去した画像を出力するように走査線変換装置を構成してもよい。また、上記実施例１〜実施例５ではマトリクス回路１０で輝度信号（Ｙ信号）と２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換したがこれに限るものではなく、例えば、輝度信号（Ｙ信号）と２つの色信号（Ｕ、およびＶ信号）、あるいは輝度信号（Ｙ信号）、および他の色信号に変換してた後にＹ信号からフリッカ成分を除去し、インターレース画像に変換しても同様の効果を奏することはいうまでもない。また、２つの色差信号を変調色信号に変換した後に走査線変換を行ってもよい。
【０１４４】
また、実施例１〜実施例５では水平方向の高域通過フィルタ、あるいは垂直方向の低域通過フィルタを図３、図８、図１１および図１９に示すように構成したが、フィルタの構成（タップ数、フィルタの形状、および種類（ＦＩＲフィルタ，ＩＩＲフィルタなど））および周波数特性などはこれに限るものではない。また、実施例１〜実施例５では、垂直方向の高域通過フィルタを入力信号より垂直低域通過フィルタの出力を減算することにより構成したがこれに限るものではない。例えば、垂直高域通過フィルタ、および垂直低域通過フィルタを別々に構成する、あるいは、垂直高域通過フィルタを用いて垂直高域成分を分離した後、入力信号より上記垂直高域成分を減算することにより垂直低域通過フィルタを構成してもよい。同様に、水平高域通過フィルタおよび水平低域通過フィルタを別々に構成する、あるいは、水平低域通過フィルタを用いて水平低域成分を分離した後、入力信号より上記水平低域成分を減算することにより水平高域通過フィルタを構成してもよい。
なお、上記実施例１〜７ではフレーム単位で入力されるノンインターレース画像の場合について説明したが、これに限るものではない。たとえば、ノンインターレース画像をフリッカ除去を行わずインターレース画像に変換し伝送、あるいは再生されたフリッカも上記実施例１〜７に示すフリッカ除去回路を用いれば同様の効果を奏する。具体的には、入力されたインターレース画像をメモリなどを用いたフィールドフレーム変換回路によってノンインターレース画像に再構成すれば、上記実施例１〜７に示すフリッカ除去回路は、垂直解像度を必要以上に損うことなく、インターレース画像中に含まれるフリッカ成分を除去できる。
【０１４５】
本発明に係る走査線変換装置によれば、解像度を損なうことなくフリッカの発生を抑制するとともに解像度のフレームメモリの容量を縮小することができる。
【図面の簡単な説明】
【図１】  本発明の実施例１における走査線変換装置を示すブロック構成図である。
【図２】  図１におけるフリッカ除去回路のブロック構成図である。
【図３】  図２における第１のＨＨＰＦのブロック構成図である。
【図４】  本発明の実施例１におけるフリッカ除去回路の基本的な概念を説明するための図である。
【図５】  本発明の実施例２における走査線変換装置のフリッカ除去回路のブロック構成図である。
【図６】  本発明の実施例２におけるリミッタの入出力特性を示す図である。
【図７】  本発明の実施例３における走査線変換装置のフリッカ除去回路のブロック構成図である。
【図８】  図７における第２のＶＬＰＦのブロック構成図である。
【図９】  図８における第２のＶＬＰＦの周波数特性を示す図である。
【図１０】  本発明の実施例３におけるフリッカ除去回路の基本的な概念を説明するための図である。
【図１１】  本発明の実施例４における走査線変換装置のフリッカ除去回路のブロック構成図である。
【図１２】  本発明の実施例５における走査線変換装置のフリッカ除去回路のブロック構成図である。
【図１３】  本発明の実施例５におけるリミッタの入出力特性を示す図である。
【図１４】  本発明の実施例５における振幅変換回路の入出力特性を示す図である。
【図１５】  ノンインターレース画像の空間周波数特性を示す図である。
【図１６】  インターレース画像の空間周波数特性を示す図である。
【図１７】  図１６に示すインターレース画像の２次元周波数上の特性を示す図である。
【図１８】  従来の走査線変換装置のブロック構成図である。
【図１９】  従来の第１のＶＬＰＦのブロック構成図である。
【図２０】  従来の第１のＶＬＰＦの周波数特性を示す図である。
【符号の説明】
６  第１のＶＬＰＦ、７  フレームメモリ、１０  マトリクス回路、２３  ラインメモリ、２４  乗算回路、２５  乗算回路、２６  加算回路、３０  ＬＰＦ、３１  フリッカ除去回路、３２  第２のメモリ制御回路、４３  ラインメモリ、４４  減算回路、４５  第１のＨＨＰＦ、４６  レジスタ、４７  加算回路、５２  レジスタ、５３  乗算回路、５４  乗算回路、５５  加算回路、６０  レジスタ、６１  減算回路、６２  リミッタ、６３  加算回路、７０  第２のＶＬＰＦ、７１  乗算回路、７２  乗算回路、８０  加算回路、８１  加算回路、８２  減算回路、８３  低域高域分離フィルター、９０  ＤＣ検出回路、９１  リミッタ、９２  振幅変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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