(57)【特許請求の範囲】
【請求項１】
アドレスバッファと、メモリセルアレイ内に第１および第２メモリセルブロックとを具備する半導体メモリ装置であって、
バーン−インテストの間、前記第１メモリセルブロックを選択し、かつ、バーン−イン信号を生成する第１ブロック選択回路と、
前記バーン−イン信号に応答して、遅延された帰還信号を生成する遅延回路と、
前記遅延された帰還信号に応答して、前記第２メモリセルブロックを選択する第２ブロック選択回路と
を具備することを特徴とする半導体メモリ装置。
【請求項２】
前記メモリセルは、ダイナミックメモリ構造を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
各々が、行と列に配列された複数のメモリセルと前記行に沿って伸長する複数のワードラインを有する複数のセルブロックに分割されたメモリセルアレーと、
前記各セルブロックに対応し、各々が前記各セルブロックを選択するための第１アドレス信号に応じて、ブロック選択信号を発生する複数のブロック選択回路と、
前記各セルブロックに対応する複数の行選択回路と、
前記各行選択回路は、対応する前記各ブロック選択信号が活性化されるとき、第２アドレス信号に応じて前記ワードラインのうち、１つを選択し、
複数の遅延回路と、
バーン−インテスト動作の間に、前記ブロック選択回路のうち、第１ブロック選択回路は、前記バーン−インテスト動作を知らせるプラグ信号及び前記第１アドレス信号に応じて対応する前記ブロック選択信号を発生し、余りのブロック選択信号回路は、前記第１アドレス信号及び以前ブロック選択回路から発生されたブロック選択信号に応じて対応するブロック選択信号を順次的に活性化させるが、前記各ブロック選択信号は、以前ブロック選択信号から発生され、対応する前記遅延回路によって各々遅延されることを特徴とする半導体メモリ装置。
【請求項４】
各々が、行と列に配列された複数のメモリセルと前記行に沿って伸長する複数のワードラインを有する複数のセルブロックに分割されたメモリセルアレーと、
前記各セルブロックに対応し、各々が前記各セルブロックを選択するための第１アドレス信号に応じて、第１選択信号を発生する複数のブロック選択回路と、
前記各セルブロックに対応する複数の行選択回路と、
前記各行選択回路は、対応する前記各第１選択信号が活性化されるとき、第２アドレス信号に応じて前記ワードラインのうち、１つを選択するための第２選択信号を発生し、
複数の遅延回路と、
バーン−インテスト動作の間に、前記ブロック選択回路のうち、一番目ブロック選択回路は、前記第１アドレス信号及びバーン−インテスト動作を知らせるプラグ信号に応じて対応する第１選択信号を発生し、余りのブロック選択信号回路各々は、前記第２選択信号と前記第１アドレス信号に応じて対応する第１選択信号を順次的に活性化させるが、前記第２選択信号は以前ブロック選択回路によって活性化された行選択回路から発生され、対応する前記各遅延回路によって各々遅延されることを特徴とする半導体メモリ装置。
【請求項５】
各々が、行と列に配列された複数のメモリセルと前記行に沿って伸長する複数のワードラインを有する複数のセルブロックに分割されたメモリセルアレーと、
前記各セルブロックに対応し、各々が前記各セルブロックを選択するための第１アドレス信号に応じて、第１選択信号を発生する複数のブロック選択回路と、
前記各セルブロックに対応する複数の行選択回路と、
前記各行選択回路は、対応する前記各第１選択信号が活性化されるとき、第２アドレス信号に応じて前記ワードラインのうち、１つを選択するための第２選択信号を発生し、
複数の遅延回路と、
バーン−インテスト動作の間に、前記ブロック選択回路のうち、一番目ブロック選択回路は、前記第１アドレス信号及びバーン−インテスト動作を知らせるプラグ信号に応じて第１選択信号を発生し、余りのブロック選択信号回路は、前記プラグ信号及び前記第１アドレス信号に応じて、対応する前記第１選択信号を順次的に活性化させるが、前記プラグ信号は、前記余りのブロック選択回路に各々対応する前記各遅延回路によって各々遅延されることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、より詳しくは、ウェーハ段階で欠陥セルを感知するためのウェーハバーン−インテスト動作時誘発されるパワーディップ（ｐｏｗｅｒ  ｄｉｐ）を分散させるための半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
ウェーハ製造過程が完了された後、チップの信頼性を保証するためバーン−インテストは、テスト仮定で必ず行われべきである。通常的にバーン−インテストは、パッケージ後、欠陥部位を探すためのパッケージレベルで行われる。パッケージレベルでバーン−インテストのうち、探した欠陥部位の修正（ｒｅｐａｉｒ）は、既にパッケージ過程が行われたため、不可能である。この場合、全体的に調べるとき、費用及び時間の損失が誘発される。
【０００３】
半導体メモリ装置、特にダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ＤＲＡＭ）の場合、大部分の欠陥は、単一ビット性欠陥であり、欠陥を感知するためのテストは、長い時間に亙って行われる。
【０００４】
単一ビット性欠陥は、不完全なメモリセルの漏洩電流に直接的に関連され、漏洩電流は、伝送トランジスターのゲート酸化膜の不良と貯蔵キャパシタの誘電体及びストレジノード接合の不良等によって誘発されることができる。
【０００５】
初期バーン−インテスト動作時、ワードラインは、６４ＭビットＤＲＡＭで、４０９６又は８１９２のサイクル当たり１つのワードラインが選択されるため、パッケージ段階で行われるバーン−インテストでメモリセルに印加されるストレス電圧の印加効率が低い。
【０００６】
そのため、バーン−インテスト時間を短縮し、ストレス電圧の印加効率を向上させるため、いろいろ方面に多くの努力が試してきた。そのような努力のうち、１つがウェーハレベルで全てのワードラインを同時に選択する方法である。このような方法を適用するようになると、収率向上及び全体的な費用節減の効果を得ることができる。
【０００７】
前述されたウェーハバーン−インテスト方法によると、ウェーハバーン−イン時、全てのワードライン（例えば、ＤＲＡＭでメーンワードライン及びセクションワードライン）を同時に活性化させると、瞬間的に消耗される電荷が多い。その結果、セクションワードラインが要求されるレベルに設定されるが、かかる時間が長くなる。これを解決するため、まず全てのメーンワードラインを同時に選択した後、セクションワードラインをアドレスコーディングによって分割して活性化される。
【０００８】
【発明が解決しようとする課題】
しかしながら、後者の場合において、ＤＲＡＭの集積度が高めることによって、全てのメーンワードラインが同時に活性化される瞬間に多くの電荷が消耗されるため、電源ライン（ｐｏｗｅｒｌｉｎｅ）に大きいローディングされる。大きいローディングのため、電源ラインが損傷されたり、最悪の場合、電源ラインが絶える問題が誘発できる。正常的な動作時、セクションワードラインが同時に選択されないため、電源ラインは、通常的に正常的な動作を考慮して設計される。大きいローディングによる損傷及び他の問題点を防止するための１つの方法は、電源ラインの面積を増加させることである。しかし、このようなチップ面積で電源ラインによって占有される面積が増加されることによって全体的にチップ面積が増加されることができる。
【０００９】
従って、本発明の目的は、ウェーハバーン−インテスト時瞬間的に電源ラインに加える大きいローディングを減らすことができる半導体メモリ装置を提供することである。
【００１０】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１特徴によると、複数のセルブロックに分割されたメモリセルアレーと、セルブロックを選択するためのブロック選択回路を含み、バーン−インテスト動作の間、ブロック選択回路は、セルブロックを順序に選択する。
【００１１】
この実施形態において、メモリセルは、ダイナミックメモリ構造を有する。
【００１２】
本発明の他の特徴によると、各々が、行と列に配列された複数のメモリセルと行に沿って伸長する複数のワードラインを有する複数のセルブロックに分割されたメモリセルアレーと、各セルブロックに対応し、各々が各セルブロックを選択するための第１アドレス信号に応じて、ブロック選択信号を発生する複数のブロック選択回路と、各セルブロックに対応する複数の行選択回路と、各行選択回路は、対応する各ブロック選択信号が活性化されるとき、第２アドレス信号に応じてワードラインのうち、１つを選択し、複数の遅延回路と、バーン−インテスト動作の間に、ブロック選択回路のうち、第１ブロック選択回路は、バーン−インテスト動作を知らせるプラグ信号及び第１アドレス信号に応じて対応するブロック選択信号を発生し、余りのブロック選択信号回路は、第１アドレス信号及び以前ブロック選択回路から発生されたブロック選択信号に応じて対応するブロック選択信号を順次的に活性化させるが、各ブロック選択信号は、以前ブロック選択信号から発生され、対応する遅延回路によって各々遅延される。
【００１３】
本発明の他の特徴によると、各々が、行と列に配列された複数のメモリセルと行に沿って伸長する複数のワードラインを有する複数のセルブロックに分割されたメモリセルアレーと、各セルブロックに対応し、各々が各セルブロックを選択するための第１アドレス信号に応じて、第１選択信号を発生する複数のブロック選択回路と、各セルブロックに対応する複数の行選択回路と、各行選択回路は、対応する各第１選択信号が活性化されるとき、第２アドレス信号に応じてワードラインのうち、１つを選択するための第２選択信号を発生し、複数の遅延回路と、バーン−インテスト動作の間に、ブロック選択回路のうち、一番目ブロック選択回路は、第１アドレス信号及びバーン−インテスト動作を知らせるプラグ信号に応じて対応する第１選択信号を発生し、余りのブロック選択信号回路は、第２選択信号と第１アドレス信号に応じて対応する第１選択信号を順次的に活性化されるが、第２選択信号は以前ブロック選択回路によって活性化された行選択回路から発生され、対応する各遅延回路によって各々遅延される。
【００１４】
本発明の他の特徴によると、各々が、行と列に配列された複数のメモリセルと行に沿って伸長する複数のワードラインを有する複数のセルブロックに分割されたメモリセルアレーと、各セルブロックに対応し、各々が各セルブロックを選択するための第１アドレス信号に応じて、第１選択信号を発生する複数のブロック選択回路と、各セルブロックに対応する複数の行選択回路と、各行選択回路は、対応する各第１選択信号が活性化されるとき、第２アドレス信号に応じてワードラインのうち、１つを選択するための第２選択信号を発生し、複数の遅延回路と、バーン−インテスト動作の間に、ブロック選択回路のうち、一番目ブロック選択回路は、第１アドレス信号及びバーン−インテスト動作を知らせるプラグ信号に応じて第１選択信号を発生し、余りのブロック選択信号回路は、プラグ信号及び第１アドレス信号に応じて、対応する第１選択信号を順次的に活性化させるが、プラグ信号は、余りのブロック選択回路に各々対応する各遅延回路によって各々遅延される。
【００１５】
このような装置によって、各セルブロックが順次的に選択されることによって、瞬間的に消耗される電荷量を減らすことができる。
【００１６】
【発明の実施の形態】
図１、図４、そして図５を参照すると、本発明の新規した半導体メモリ装置は、複数のセルブロック１０ａ、１０ｂ、１０ｃ、そして１０ｄに分割されたメモリセルアレー１０、セルブロック１０ａ、１０ｂ、１０ｃ、そして１０ｄを選択するためのブロック選択回路２０を提供し、バーン−インテスト動作の間にブロック選択回路２０は、セルブロック１０ａ、１０ｂ、１０ｃ、そして１０ｄを順序に選択する。というわけで、バーン−インテスト動作の間に瞬間的に消耗される電荷が分散され、その結果電源ラインに加える大きいローディングを減らすことができる。
【００１７】
図１を参照すると、本発明の望ましい第１実施形態による半導体メモリ装置の構成を示すブロック図が図示されている。
【００１８】
第１実施形態による半導体メモリ装置、特にＤＲＡＭ装置は、複数のセルブロック（例えば、４つのブロック）１０ａ、１０ｂ、１０ｃ、そして１０ｄに分割されたメモリセルアレー１０、ブロック選択回路２０、そしてアドレスバッファ３０とを含む。ブロック選択回路２０は、セルブロック１０ａ、１０ｂ、１０ｃ、そして１０ｄのうち、１つを選択する。ブロック選択回路２０は、各セルブロック１０ａ、１０ｂ、１０ｃ、そして１０ｄに対応するブロックディコーダ２２（２２ａ、２２ｂ、２２ｃ、２２ｄ）と、メーンワードラインディコーダ２４（２４ａ、２４ｂ、２４ｃ、２４ｄ）と、セクションワードラインディコーダ２６（２６ａ、２６ｂ、２６ｃ、２６ｄ）で構成されている。図１のＤＲＡＭ装置は、第２乃至第４セルブロック１０ｂ、１０ｃ、そして１０ｄに、各々対応する３つの遅延回路４２、４４、そして４６とを含む。
【００１９】
図２及び図３は、本発明の望ましい実施形態によるブロックディコーダを示す回路図である。
【００２０】
図２を参照すると、ブロックディコーダ２２ａは、第１セルブロック１０ａに対応し、１つのナンドゲート１００と、１つのインバータ１０２と、そして２つのノアゲート１０４及び１０６からなる。信号ＰＷＢＥは、バーン−インテスト動作を示す信号であり、テスト動作の間に高レベルに設定され、正常的な動作の間に低レベルに設定される。
【００２１】
これに対応する動作を調べると、次のようである。
【００２２】
正常的な動作時、ナンドゲート１００の入力ＲＡｉ及びＲＡｊが全部高レベルであるとき、ナンドゲート１００の出力は、低レベルである。ノアゲート１０４の１入力端子が電源電圧に連結されているため、その出力は、いつも低レベルである。付け加えて、バーン−インテスト動作時、高レベルに印加される信号ＰＷＢＥに関系なしにノアゲート１０４の出力は、低レベルである。ノアゲート１０６は、２つの入力が全部低レベルであるため、その出力ＢＳ１は高レベルである。結局、第１セルブロック１０ａが選択される。
【００２３】
図３を参照すると、ブロックディコーダは、第２乃至第４セルブロック１０ｂ−１０ｄに各々対応し、図２の構成要素と同一の構成要素を有する。単に、ノアゲート１１２の１入力端子は、図２と違いに、電源電圧Ｖｃｃの代わりに信号ＤＦＢが提供される。信号ＤＦＢは、図１から分かるように、以前メーンワードラインディコーダの第１選択信号ＮＷＥｋのうち、１つの信号が遅延回路４２によって遅延された帰還信号である。
【００２４】
例えば、ブロックディコーダ２２ｂは、第１セルブロック１０ａに対応するメーンワードラインディコーダ２４ａによって同時に活性化される第１選択信号ＮＷＥｋのうち、１つの信号が対応する遅延回路４２によって遅延された帰還信号ＤＦＢによって活性化される。そしてブロックディコーダ２２ｃは、第２セルブロック１０ｂに対応するメーンワードラインディコーダ２４ｂによって同時に活性化される第１選択信号ＮＷＥｋのうち、１つの信号が対応する遅延回路４４によって遅延された帰還信号ＤＦＢによって活性化される。余りのブロックディコーダ２２ｃ及び２２ｄも前述の方法と同一に以前メーンワードラインディコーダの出力が活性化され、対応する遅延回路による遅延時間が経過した後、順序に活性化される。
【００２５】
図１から、各遅延回路４２、４４、そして４６によって遅延される時間は、以前セルブロックに対応するメーンワードラインが同時に活性化されるとき、誘発されるパーワディップ（ｐｏｗｅｒｄｉｐ）が元のレベルに復旧される時間を保障するように決定される。
【００２６】
ウェーハ段階のバーン−イン動作が始まると、信号ＰＷＢＥは、低レベルから高レベルに遷移される。これにより、アドレスバッファ３０の出力は、全部高レベルに設定されて、第１ブロックディコーダ２２ａと第２乃至第４ブロックディコーダ２２ｂ−２２ｄに対応する図２及び図３のナンドゲート１００及び１０８の出力は、全部低レベルになる。このとき、第１セルブロック１０ａに対応するブロックディコーダ２２ａの出力ＢＳ１は、高レベルに設定される反面、余りのセルブロック１０ｂ、１０ｃ、そして１０ｄに対応するブロックディコーダ２２ｂ、２２ｃ、そして２２ｄの出力ＢＳ２、ＢＳ３、そしてＢＳ４は、以前状態の低レベルに維持される。なぜならば、図３のノアゲート１１２に提供される信号ＤＦＢが低レベルであるためである。
【００２７】
第１セルブロック１０ａに対応するブロックディコーダ２２ａによって活性化された選択信号ＢＳ１はメーンワードラインディコーダ２４ａに提供され、その結果、全てのメーンワードラインが同時に選択される。このとき、選択信号ＮＷＥｋは、高レベルに設定され、セクションワードラインディコーダ２６ａによって第１セルブロック１０ａのセクションワードラインは、アドレスコーディングによって選択される。ここで、各ブロック１０ａ−１０ｂに対応するメーンワードラインディコーダ２４ａ−２４ｄ及びセクションワードラインディコーダ２６ａー２６ｄに図面には図示されなかったが、各々メーンワードライン及びセクションワードラインコーディングするためのアドレス信号が提供されることは、この分野の通常的な知識を持っている者に自明である。
【００２８】
以後、第２セルブロック１０ｂに対応する遅延回路４２は、第１セルブロック１０ａのメーンワードラインを活性化させるため信号ＮＷＥｋのうち、１つの信号を所定時間遅延させた信号ＤＦＢを対応するブロックディコーダ２２ｂに提供される。というわけで、ブロックディコーダ２２ｂは、対応するメーンワードラインディコーダを活性化させるための信号ＢＳ２を発生する。続いて、活性化されたメーンワードラインディコーダ２４ｂは、第２セルブロック１０ｂのメーンワードラインを選択するための信号ＮＷＥｋを同時に活性化させる。以後、前述された対応するセクションワードラインディコーダ２６ｂは、アドレスコーディングによってセクションワードラインを選択する。続いて、上述の動作と同一に第３及び第４セルブロック１０ｃ及び１０ｄのメーンワードラインが順次的に選択される。
【００２９】
図４は、本発明の望ましい第２実施形態による半導体メモリ装置の構成を示すブロック図である。図４において、図１の構成要素と同一の機能を有する構成要素に対して同一の参照番号を併記する。図４を参照すると、本発明の第２実施形態による半導体メモリ装置は、第１実施形態による装置と同一の構成要素を有する。そして各構要素は、同一の機能を行うため、それに対する説明は省略される。
【００３０】
第２実施形態において、第１実施形態と違う点は、図４から分かるように、各遅延回路４２、４４、そして４６に各々提供される信号ＢＳ１、ＢＳ２、そしてＢＳ３が以前セルブロックに対応するメーンワードラインディコーダ２４ａ−２４ｃの出力の代わりに以前セルブロックに対応するブロックディコーダ２２ａ−２２ｃの出力ということである。ここで、第１実施形態のように、各遅延回路４２、４４、そして４６によって遅延される時間は、以前セルブロックに対応するメーンワードラインが同時に選択されるとき、誘発されるパワーディップが元のレベルに復帰される時間を保障するように決定される。
【００３１】
図５は、本発明の望ましい第３実施形態による半導体メモリ装置の構成を示すブロック図である。図５において、図１及び図４の構成要素と同一の機能を有する構成要素に対して同一の参照番号を併記する。図５を参照すると、本発明の第３実施形態による半導体メモリ装置は、第１及び第２実施形態による装置と同一の構成要素を有する。そして、各構成要素は、同一の機能を行うため、それに対する説明は省略される。第３実施形態において、第１及び第２実施形態と違う点は、次のようである。
【００３２】
第２セルブロック１０ｂに対応する遅延回路４２は、バーン−インテスト動作を示す信号ＰＷＢＥを直接受けて、第１セルブロック１０ａのメーンワードラインが同時に選択されるとき、誘発されるパワーディップが元のレベルに復帰されることができる時間を保障できる時間が経過した後、信号ＤＦＢを対応するブロックディコーダ２２ｂに提供する。
【００３３】
第３セルブロック１０ｃに対応する遅延回路４４は、第２セルブロック１０ｂに対応する遅延回路４２の出力が提供される。遅延回路４４は、同じように、第２セルブロック１０ｂのメーンワードラインが同時に選択されるとき、誘発されるディップが元のレベルに復帰されることができる時間を保障できる時間が経過した後、信号ＤＦＢを対応するブロックディコーダ２２ｃに提供する。
【００３４】
そして、第４セルブロック１０ｄに対応する遅延回路４６は、第３セルブロック１０ｃに対応する遅延回路４４の出力が提供される。遅延回路４６は、同じように、第３セルブロック１０ｃのメーンワードラインが同時に選択されるとき、誘発されるディップが元のレベルに復帰されることができる時間を保障できる時間が経過した後、信号ＤＦＢを対応するブロックディコーダ２２ｄに提供する。これにより、各セルブロックに対応するメーンワードラインは順序に選択される。
【００３５】
図６は、全てのセルブロックのメーンワードラインが同時に選択されるとき、誘発されるパワーディップを示す図面である。図７は、本発明の第１乃至第３実施形態によるバーン−インテスト動作時、メーンワードラインが同時に誘発されるパワーディップを示す図面である。
【００３６】
前述された本発明の第１乃至第３実施形態による半導体メモリ装置は、バーン−インテスト動作の間に各セルブロックに対応するメーンワードラインが遅延回路を利用して順序に選択されるように具現された。各セルブロックに対応するメーンワードラインが順序に選択されるようにブロックディコーダの出力を順次的に活性化させることによって、各セルブロックのメーンワードラインを同時に選択するとき、瞬間的に消耗される電荷が、図７に図示されたように、分散されて図６のように、電源ラインに加える大きいローディングを減らすことができる。
【００３７】
以上から、本発明に回路の構成及び動作を説明及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的な思想及び範囲を外れない範囲内で多様な変化及び変更が可能である。
【００３８】
【発明の効果】
バーン−インテスト動作の間に各セルブロックのブロックディコーダの出力を順序に活性化させることによって、電源ラインに加えるローディングを減らすことができる。
【図面の簡単な説明】
【図１】  本発明の望ましい第１実施形態による半導体メモリ装置の構成を示すブロック図である。
【図２】  図１のブロックディコーダを示す回路図である。
【図３】  図１のブロックディコーダを示す回路図である。
【図４】  本発明の望ましい第２実施形態による半導体メモリ装置の構成を示すブロック図である。
【図５】  本発明の望ましい第３実施形態による半導体メモリ装置の構成を示すブロック図である。
【図６】  全てのセルブロックに対応するメーンワードラインが同時に選択された誘発されるパワーディップを示す図面である。
【図７】  本発明の望ましい第１乃至第３実施形態によるバーン−インテスト動作時パワーディップを示す図面である。
【符号の説明】
１０：メモリセルアレー
１０ａ，１０ｂ，１０ｃ，１０ｄ：セルブロック
２０：ブロック選択回路
２２ａ，２２ｂ，２２ｃ，２２ｄ：ブロックディコーダ
２４ａ，２４ｂ，２４ｃ，２４ｄ：メーンワードラインディコーダ
２６ａ，２６ｂ，２６ｃ，２６ｄ：セクションワードラインディコーダ
３０：アドレスバッファ
４２，４４，４６：遅延回路
【図１】
0003874558.tif 000002
【図２】
0003874558.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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