(57)【特許請求の範囲】
【請求項１】
アクティブマトリクス表示装置において、
画像信号線とゲイト信号線が直交して構成されたマトリクスに画素電極を有し、１個の前記画素電極に対して少なくとも３個の薄膜トランジスタを直列に接続し、前記直列接続した薄膜トランジスタの画像信号線に接続して設けられた薄膜トランジスタを除く少なくとも１個の薄膜トランジスタが常時ＯＮ状態となる回路をスイッチング素子とし、
かつ、前記薄膜トランジスタの活性層はシリコンの結晶化を促進する金属元素を用いて結晶化された結晶性シリコンでなることを特徴とするアクティブマトリクス表示装置。
【請求項２】
アクティブマトリクス表示装置において、
画像信号線とゲイト信号線が直交して構成されたマトリクスに画素電極を有し、１個の前記画素電極に対して少なくとも３個の薄膜トランジスタを直列に接続し、前記直列接続した薄膜トランジスタの画像信号線に接続して設けられた薄膜トランジスタを除く、少なくとも１個の薄膜トランジスタが常時ＯＮ状態となり、抵抗および容量として機能する回路をスイッチング素子とし、
かつ、前記薄膜トランジスタの活性層はシリコンの結晶化を促進する金属元素を用いて結晶化された結晶性シリコンでなることを特徴とするアクティブマトリクス表示装置。
【請求項３】
請求項１または２において、前記画素電極に接続される薄膜トランジスタのチャネルの両端にＬＤＤ領域を設けたことを特徴とするアクティブマトリクス表示装置。
【請求項４】
請求項１乃至３のいずれか一において、前記結晶性シリコンは、１×１０１５〜１×１０１９原子／ｃｍ３の前記金属元素を含有していることを特徴とするアクティブマトリクス表示装置。
【請求項５】
アクティブマトリクス表示装置において、
マトリクス状に配置された画素電極を有し、
前記画素電極ごとに設けられた１つの島状の結晶性シリコン半導体被膜上に、ゲイト電極を３つ以上有し、
前記結晶性シリコン半導体被膜は、シリコンの結晶化を促進する金属元素を用いて結晶化されたものであり、かつ、前記ゲイト電極をマスクとしてドーピングされたＮ型またはＰ型の領域が設けられ、
前記結晶性シリコン半導体被膜に設けられたＮ型またはＰ型の領域のうち、両端の領域の一方は画素電極に、他方は画像信号線に接続されており、
前記ゲイト電極のうち、当該画素のゲイト信号線に接続された任意の１つのゲイト電極に隣接する１または２のゲイト電極には、薄膜トランジスタが常時ＯＮ状態となる電位が与えられていることを特徴とするアクティブマトリクス表示装置。
【請求項６】
アクティブマトリクス表示装置において、
マトリクス状に配置された画素電極を有し、
前記画素電極ごとに設けられた１つの島状の結晶性シリコン半導体被膜上に、少なくとも３つのゲイト電極を有し、
前記結晶性シリコン半導体被膜は、シリコンの結晶化を促進する金属元素を用いて結晶化されたものであり、かつ、前記ゲイト電極をマスクとしてＮ型またはＰ型の領域が設けられ、
前記結晶性シリコン半導体被膜の端部の前記Ｎ型またはＰ型の領域の一方は、画像信号線に接続されており、
前記ゲイト電極のうち、前記画像信号線に接続して設けられた薄膜トランジスタのゲイト電極は、当該画素のゲイト信号線に接続されており、
前記画像信号線に接続して設けられた薄膜トランジスタを除く、少なくとも１個の薄膜トランジスタのゲイト電極には、薄膜トランジスタが常時ＯＮ状態となる電位が与えられていることを特徴とするアクティブマトリクス表示装置。
【請求項７】
請求項５または６において、前記結晶性シリコン半導体被膜は、Ｕ字型またはコの字型または馬蹄型をしていることを特徴とするアクティブマトリクス表示装置。
【請求項８】
アクティブマトリクス表示装置において、
複数の画像信号線と、
前記画像信号線に垂直に配置された複数のゲイト信号線と、
前記ゲイト信号線の間に１本ずつ平行に配置された容量線と、
前記ゲイト信号線と前記画像信号線とに囲まれた領域に設けられた画素電極と、
前記画素電極の各々に接続して設けられたスイッチング素子と、を有し、
前記スイッチング素子の各々は、Ｕ字型またはコの字型または馬蹄型をした結晶性シリコン半導体被膜を１つ有し、
前記結晶性シリコン半導体被膜は、シリコンの結晶化を促進する金属元素を用いて結晶化されたものであり、かつ、前記ゲイト信号線と少なくとも２か所の交点と、前記容量線と少なくとも１か所の交点を有し、
前記容量線には、前記結晶性シリコン半導体被膜と前記容量線によって形成された薄膜トランジスタが常時ＯＮ状態となる電位が与えられていることを特徴とするアクティブマトリクス表示装置。
【請求項９】
アクティブマトリクス表示装置において、
複数の画像信号線と、
前記画像信号線に垂直に配置された複数のゲイト信号線と、
前記ゲイト信号線の間に１本ずつ平行に配置された容量線と、
前記ゲイト信号線と前記画像信号線に囲まれた領域に設けられた画素電極と、
前記画素電極の各々に接続して設けられたスイッチング素子と、を有し、
前記スイッチング素子の各々は結晶性シリコン半導体被膜を１つ有し、
前記結晶性シリコン半導体被膜は、シリコンの結晶化を促進する金属元素を用いて結晶化されたものであり、かつ、前記ゲイト信号線と少なくとも２か所の交点と、前記容量線と少なくとも１か所の交点を有し、前記画像信号線とコンタクトを有する領域と、前記画素電極とコンタクトを有する領域と、前記ゲイト信号線と前記容量線とによって分離された２つ以上の領域とが、Ｎ型またはＰ型の導電型を示し、
前記容量線には、前記結晶性シリコン半導体被膜と前記容量線によって形成された薄膜トランジスタが常時ＯＮ状態となる電位が与えられていることを特徴とするアクティブマトリクス表示装置。
【請求項１０】
請求項８または９において、前記容量線は当該行の画素電極とは重ならず、当該行に隣接する行の画素電極と重なることを特徴とするアクティブマトリクス表示装置。
【請求項１１】
アクティブマトリクス表示装置において、
一対の画素電極と、
前記一対の画素電極の間に配置された一対のゲイト信号線と、
前記一対のゲイト信号線の間に配置された容量線と、
前記一対の画素電極のそれぞれに対して配置された２つのスイッチング素子と、
を有し、
前記スイッチング素子のそれぞれは、Ｕ字型またはコの字型または馬蹄型をした結晶性シリコン半導体被膜を１つ有し、
前記結晶性シリコン半導体被膜は、シリコンの結晶化を促進する金属元素を用いて結晶化されたものであり、
前記一対のゲイト信号線は、それぞれ、それぞれの前記スイッチング素子の結晶性シリコン半導体被膜に対応して配置され、かつ、前記結晶性シリコン半導体被膜と少なくとも２か所の交点を有し、
前記容量線は、それぞれの前記スイッチング素子の結晶性シリコン半導体被膜に共通に配置され、かつ、それぞれの前記結晶性シリコン半導体被膜と少なくとも１か所の交点を有し、前記容量線には、前記結晶性シリコン半導体被膜と前記容量線によって形成された薄膜トランジスタが常時ＯＮ状態となる電位が与えられていることを特徴とするアクティブマトリクス表示装置。
【請求項１２】
アクティブマトリクス表示装置において、
一対の画素電極と、
前記一対の画素電極の間に配置された一対のゲイト信号線と、
前記一対のゲイト信号線の間に配置された容量線と、
前記一対の画素電極のそれぞれに対して配置された一対のスイッチング素子と、
を有し、
前記スイッチング素子のそれぞれは、Ｕ字型またはコの字型または馬蹄型をした結晶性シリコン半導体被膜を１つ有し、
前記結晶性シリコン半導体被膜は、シリコンの結晶化を促進する金属元素を用いて結晶化されたものであり、
前記一対の結晶性シリコン半導体被膜の一方を横断し、かつ少なくとも２か所の交点を有するように前記一対のゲイト信号線の一方が配置され、
前記一対の結晶性シリコン半導体被膜の他方を横断し、かつ少なくとも２か所の交点を有するように前記一対のゲイト信号線の他方が配置され、
前記容量線は前記一対の結晶性シリコン半導体被膜の両方を横断して配置されており、前記容量線には、前記結晶性シリコン半導体被膜と前記容量線によって形成された薄膜トランジスタが常時ＯＮ状態となる電位が与えられていることを特徴とするアクティブマトリクス型表示装置。
【請求項１３】
請求項５乃至１２のいずれか一において、前記結晶性シリコン半導体被膜は、１×１０１５〜１×１０１９原子／ｃｍ３の前記金属元素を含有していることを特徴とするアクティブマトリクス表示装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、アクティブマトリクス表示装置の表示画面の画質向上をはかる回路および素子に関する。特に本発明は、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を有する回路を用い、該ＴＦＴの活性層はアモルファスシリコンの結晶化を促進する触媒元素を用いて結晶化をおこなったシリコン半導体によって構成されているものに関する。
【０００２】
【従来の技術】
アクティブマトリクス型表示装置とは、各画素にスイッチング素子を設け、映像信号線より供給される信号を該スイッチング素子によって画素に供給する仕組みを有する表示装置であり、単純マトリクス型表示装置よりも大容量の表示を鮮明におこなうことができる。従来、スイッチング素子としてはアモルファスシリコン半導体を用いたＴＦＴが使用されていた。しかしながら、結晶性シリコン半導体を用いたＴＦＴは、従来のアモルファスシリコン半導体を用いたものに比較して、動作速度が１０倍以上も大きいので、大容量表示に適しており、最近では、この面で開発が進められている。しかしながら、結晶性シリコン半導体には幾つかの問題があった。
【０００３】
第１の問題はシリコンの結晶化の問題であった。結晶性シリコンはアモルファスシリコンを結晶化せしめることにより得られる。従来は２つの方法が知られていた。１つはレーザー等の強光を照射して瞬間的に結晶化せしめる方法で、光アニールと称される。この方法の問題点は安定した大エネルギーのレーザー発振器が得られないため、再現性、量産性に乏しいということである。
【０００４】
他の方法は熱アニール法もしくは固相成長法と呼ばれるもので、通常、６００℃以上の温度で熱アニールをおこなうことにより、アモルファスシリコンを固相成長させて、結晶化せしめるものである。この方法においては、結晶化に要する時間はアニール温度に依存し、１０００℃程度の高温では１時間以内に結晶化を完了することができる。しかしながら、このような高温に使用できる基板は石英以外にはなく、基板コストが大きくなった。また、得られるシリコン膜の結晶性も好ましいものではなかった。
【０００５】
これに対し、多くの硼珪酸ガラスの使用できる６００℃程度のアニールでは、結晶性の良好なシリコン膜が得られたが、結晶化に要する時間が２４時間以上にもなり、量産性の点で問題があった。
【０００６】
第２の問題は結晶性シリコンを用いたＴＦＴでは、ゲイト電極に逆バイアス電圧を印加した際のリーク電流（ＯＦＦ電流）が大きいということである。これは、結晶粒界に起因すると見られており、結晶性シリコンを用いてアクティブマトリクス型表示装置を作製する上で最大の問題となっていた。
【０００７】
Ｎチャネル形ＴＦＴの場合、ゲイト電圧を負にバイアスした時のＯＦＦ電流は、半導体薄膜の表面に誘起されるＰ型層と、ソース領域及びドレイン領域のＮ型層との間に形成されるＰＮ接合を流れる電流により規定される。そして、半導体薄膜中（特に粒界）には多くのトラップが存在するため、このＰＮ接合は不完全であり接合リーク電流が流れやすい。ゲイト電圧を負にバイアスするほどＯＦＦ電流が増加するのは半導体薄膜の表面に形成されるＰ型層のキャリア濃度が増加して、ＰＮ接合のエネルギー障壁の幅が狭くなるため、電界の集中が発生して、接合リーク電流が増加することによるものである。
【０００８】
このようにして生じるＯＦＦ電流は、ソース／ドレイン電圧に大きく依存する。例えば、ＴＦＴのソース／ドレイン間に印加される電圧が大きくなるにしたがって、ＯＦＦ電流が飛躍的に増大することが知られている。すなわち、ソース／ドレイン間に５Ｖの電圧を加えた場合と１０Ｖの電圧を加えた場合とでは、後者のＯＦＦ電流は前者の２倍ではなく、１０倍にも１００倍にもなる場合がある。また、このような非線型性はゲイト電圧にも依存する。一般にゲイト電圧の逆バイアスの値が大きい場合（Ｎチャネル型では、大きなマイナス電圧）には、両者の差が著しい。
【０００９】
【発明が解決しようとする課題】
上記の第１の問題に関しては、本発明人らは、ニッケル、白金、鉄、コバルト、パラジウム等を微量添加することによりアモルファスシリコンの結晶化を促進できることを見出した（特開平６−２４４１０４）。これらの金属元素（以下、触媒元素と言う）を添加した結果、典型的には５５０℃で４時間、更に、より低温・短時間の熱アニールで結晶化を成就することが可能となった。加えて、従来の熱アニール法では、アモルファスシリコンは１０００Å以上の厚いものではほとんど結晶化しなかったのだが、触媒元素を用いると、１０００Å以下、典型的には３００〜８００Åの厚さでも十分な結晶化が起こることがわかった。
【００１０】
また、本発明人の研究の結果、これらの触媒元素を使用して結晶化せしめたシリコンを用いてＴＦＴを作製する場合には、結晶化工程の観点から、また、特性・信頼性の観点から、触媒元素のシリコン中への残留濃度は１×１０15〜１×１０19原子／ｃｍ3 とすることが好ましいことが明らかになった。
【００１１】
このように、第１の問題は解決されたのであるが、第２の問題は未解決のままであった。逆に触媒元素を用いて結晶化せしめたシリコン膜は結晶成長が針状に進行する（従来の熱アニール法では粒状に成長する）ことと、結晶の長径が数μｍ以上（従来の熱アニール法では１μｍ以下）と大きいことのため、ＴＦＴ特性が結晶粒界の影響を大きく受け、ＯＦＦ電流のバラツキが大きいことが新たな問題として浮かび上がった。典型的には、ＯＦＦ電流が１０００ｐＡから１ｐＡというように３桁も変動した。
【００１２】
図２（Ａ）にアクティブマトリクス表示装置の従来例の概略図を示す。図中の破線で囲まれた領域２０４が表示領域であり、その中にＴＦＴ２０１がマトリクス状に配置されている。ＴＦＴ２０１のソース電極に接続している配線が画像（データ）信号線２０６であり、前記ＴＦＴ２０１のゲイト電極に接続している配線がゲイト（選択）信号線２０５である。
【００１３】
この回路では、スイッチング素子はＴＦＴ２０１であり、ゲイト信号線２０５の信号にしたがって、データのスイッチングをおこない、液晶セル２０３を駆動する。補助容量２０２は、液晶セル２０３の容量を補強するためのコンデンサであり、画像データの保持用として用いられる。実際のマトリクスにおいては、この回路がマトリクス状に多数配置されている。
【００１４】
マトリクス全面にわたって均一な表示をおこなうにはすべてのＴＦＴ２０１の特性がそろっていることが必要である。なかでも、ＯＦＦ電流は１０ｐＡ以下、好ましくは１ｐＡ以下であることが要求される。もし、ＯＦＦ電流が１０００ｐＡに達するＴＦＴ２０１は十分な電荷が保持できないため、画像信号が瞬時に失われてしまう。
【００１５】
このような不良ＴＦＴが全画素中数個であれば問題とは言えないが、数％にも及ぶ場合には、表示が非常に見づらくなる。特に、前記したような触媒元素を用いて得られた結晶性シリコンを用いたＴＦＴでは顕著であった。
【００１６】
この問題を解決するためには、例えば、特公平５−４４１９５と特公平５−４４１９６に記述されているように、ＴＦＴを直列に接続する方法（マルチゲイト法）が提案されている。これは、個々のＴＦＴのソース／ドレインに印加される電圧を減少させることによって、個々のＴＦＴのＯＦＦ電流を低減せしめることを意図している。例えば、図２（Ｂ）のように２個のＴＦＴを直列に接続した場合、個々のＴＦＴのソース／ドレインに印加される電圧は半分になる。ソース／ドレインに印加される電圧が半分になれば、前述の議論からＯＦＦ電流は１／１０にも１／１００にもなる。
【００１７】
しかしながら、液晶ディスプレーの画像表示に要求される特性が厳しくなると、上記のマルチゲイト法でも必要なだけＯＦＦ電流を下げることが難しくなった。すなわち、ゲイト電極の数（薄膜トランジスタの数）を３個、４個、５個と増やしても、各ＴＦＴのソース／ドレインに印加される電圧は１／３、１／４、１／５というようにわずかづつしか減らないからである。ソース／ドレインに印加される電圧を１／１００にするには、ＴＦＴが１００個必要であった。
【００１８】
すなわち、この方式では、ゲイト数を２個にした場合においてが最も効果が顕著であったものの、それ以上のゲイトを設けてもあまり大きな効果は期待できないことであった。特に、触媒元素を用いて結晶化せしめたシリコン膜を用いたＴＦＴにおいては、前記した通り、ＯＦＦ電流が非常に大きいものが極めて高い頻度で出現するのであるが、この影響を十分に打ち消すには有効でなかった。
【００１９】
【課題を解決するための手段】
本発明は、上記のような問題を鑑みてなされたものであり、画素電極に接続するＴＦＴのソース／ドレインに印加される電圧を通常の場合の１／１０以下、好ましくは１／１００以下とすることによって、ＯＦＦ電流を低減させる画素回路を提供することを目的とする。更に、特徴的なことは、上記目的のためのＴＦＴの数を十分に少なくすることである。好ましくは５個以下、より好ましくは３個のＴＦＴによって、上記目標を達成する。
【００２０】
すなわち、本発明は、アクティブマトリクス回路に関し、１個の画素電極に対して少なくとも３個のＴＦＴを直列に接続し、前記直列接続したＴＦＴのうち、画像信号線に接続するものを除く、少なくとも１個のＴＦＴが常時、もしくはほとんどの時間においてＯＮ状態になっている回路をスイッチング素子として用いる。本発明においては、ＴＦＴの活性層は結晶性シリコンによって構成され、１×１０15〜１×１０19原子／ｃｍ3 のシリコンの結晶化を促進する触媒元素が含有されていること、もしくは、ＴＦＴの活性層は触媒元素を用いて結晶化されたことを特徴とする。
【００２１】
ここで、直列接続されたＴＦＴのうち、もう一端は画素電極に接続してもよい。また、直列接続されたＴＦＴのゲイト電極は常時ＯＮ状態のＴＦＴを除き共通化してもよい。もちろん、独立に駆動してもよいが、集積度の点で前者が有利である。さらに、上記のＴＦＴのうち画素電極に接続されるＴＦＴのチャネルの両端にＬＤＤ領域やオフセット領域を設けてもよい。
【００２２】
本発明の基本的な思想は、ＴＦＴを３つ、もしくはそれ以上接続し、うち、中央のＴＦＴの少なくとも１つは、ゲイト電極に一定電圧を印加して常時ＯＮ状態とする、もしくは、他のＴＦＴがＯＦＦとなっているときのほとんどの時間をＯＮ状態として使用することを特徴とする。
【００２３】
図１（Ａ）の例では、直列に接続されたＴＦＴ１０３、１０４、１０５のうち、ＴＦＴ１０３のソースを画像信号線１０１に接続して、ＴＦＴ１０４のドレインを画素電極１０６に接続する。ＴＦＴ１０３、１０４それぞれのゲイト電圧はゲイト信号線１０２で制御される。
【００２４】
そして、中央のＴＦＴ１０５のゲイト電極に電源１０７より常時適切な正電圧を印加して、ＴＦＴ１０５をＯＮ状態とする。必要に応じては、画素セル１０６と並列に補助容量１０８を付加してもよい。
【００２５】
図１（Ａ）に示す回路図のうち、ＴＦＴ１０３、１０４、１０５のゲイト電極近傍の様子を図１（Ｄ）に示す。この回路の作製方法に関しては、図４を用いて実施例で説明されるので、ここでは、概略だけを述べる。
【００２６】
回路は１つのシリコン半導体被膜（活性層）上に３つのＴＦＴ１０３、１０４、１０５（それぞれ、点線で概念的な領域を示す）が形成されており、個々のＴＦＴのゲイト電極４０５、４０７、４０６が半導体被膜を横断して設けられている。そして、半導体領域のうち、左端の領域４１１（＝ＴＦＴ１０３のソース）には画像信号線１０１が、また、右端の領域４１４（＝ＴＦＴ１０４のドレイン）には画素セル１０６の画素電極がそれぞれ接続される。
【００２７】
図１（Ａ）の回路の等価回路を図２（Ｃ）に示す。図１（Ａ）と同一の符号は同一の部材を示す。等価的には、ＴＦＴ１０５は実質的に静的な容量成分２２３と抵抗成分２２５の結合として表される。これらの容量・抵抗成分２２３、２２５は、厳密には、ＴＦＴ１０５のソース／ドレインの電位の変動に従って変動するものであるが、ＴＦＴ１０５のゲイト電位が適切な値に保たれているかぎりは、そのような変動は無視できる。また、容量成分２２３と抵抗成分２２５は厳密には分布定数的な回路構成を有しているが、以下では、実質的な問題がないために、図２（Ｃ）に示すような回路構成で示す。
【００２８】
【作用】
具体的な動作について述べる。ゲイト信号線１０２に選択信号が送られたときに、画像信号線１０１側のＴＦＴ１０３と画素セル１０６側のＴＦＴ１０４がどちらもＯＮとなる。一方、中央のＴＦＴ１０５はおいては、画像信号線１０１からの信号に応じて、容量成分２２３と画素セル２２６が充電される。十分に充電がなされた（平衡）段階では、画素セル１０６側のＴＦＴ１０４のソース／ドレイン間の電圧はほぼ等しい状態となる。
【００２９】
この状態でゲイト信号線１０２の選択信号が切られると、画像信号線１０１側のＴＦＴ１０３と画素セル１０６側のＴＦＴ１０４はいずれもＯＦＦとなる。その後、画像信号線１０１には他の画素の信号が印加されており、画像信号線１０１側のＴＦＴ１０３は有限のＯＦＦ電流があるので、中央のＴＦＴ１０５に形成された容量成分２２３に充電された電荷が放出され、電圧が低下することとなる。しかし、この速度は、図２（Ａ）で示した通常のアクティブマトリクス回路の容量２０２の電圧降下と同じ程度の速度で進行する。
【００３０】
一方、画素電極側のＴＦＴ１０４に関しては、当初、ソース／ドレイン間の電圧がほぼ０であったために、ＯＦＦ電流は極めて僅かであったが、その後、中央のＴＦＴ１０５の容量成分２２３の電圧が降下するため、徐々にソース／ドレイン間の電圧が増加するため、ＯＦＦ電流も増加することとなる。しかしながら、このＯＦＦ電流の増加による画素セル１０６の電圧降下が図２（Ａ）に示す通常のアクティブマトリクス回路におけるものよりも十分に緩やかであることは言うまでもない。また、中央のＴＦＴ１０５においては、抵抗成分２２５も存在するので、ＯＦＦ電流をより低減する効果を有する。
【００３１】
このようにＯＦＦ電流を平均的に低減できる効果も有するものであるが、本発明によれば、ＯＦＦ電流の大きなスイッチング素子の発生確率を激減させることもできる。例えば、図１（Ａ）において、ＴＦＴ１０３もしくは１０４のいずれか一方が非常にＯＦＦ電流の大きなものであったとしても、他方が正常なものであることにより、全体として、ＯＦＦ電流抑制の効果を示すためである。従って、ＴＦＴ１０３と１０４が双方ともＯＦＦ電流が大きく、不良である確率は非常に小さいため、スイッチング素子のＯＦＦ電流をＴＦＴの９９％を１ｐＡ以下、９９．９９％を１０ｐＡ以下とすることができ、画像に障害を生じる１００ｐＡ以上のＯＦＦ電流を有するスイッチング素子の発生率は１ｐｐｍ以下とすることができる。
【００３２】
特に、ＴＦＴ１０４のＯＦＦ電流が大きな場合には、ＴＦＴ１０５の容量は図２（Ａ）における補助容量２０２と同じ作用を示し、画素の電荷保持能力を維持できる。
【００３３】
なお、ＴＦＴ１０３、１０４のチャネルにＬＤＤ領域またはオフセット領域を形成すると、それらの領域はドレイン抵抗・ソース抵抗となるため、ドレイン接合の電界強度を緩和させ、さらにＯＦＦ電流を減少させることができることは言うまでもない。特に画素電極側のＴＦＴ１０４のチャネルの両端にＬＤＤ（低濃度不純物）領域やオフセット領域を形成すると有効である。
【００３４】
また、例えば、図２（Ａ）に示すＴＦＴ２０１と図２（Ｃ）に示すＴＦＴ１０３が同じ程度の特性であったとし、容量２０２及び１０８はそれぞれ１フレームの間に電圧が当初の１０Ｖから９０％の９Ｖになるものとする。図２（Ａ）の場合は、１フレームの間に画素セル２０３の電圧が９Ｖにまで降下してしまう。
【００３５】
他方、図２（Ｃ）の場合には、容量２２３の電圧が９Ｖに降下しても、ＴＦＴ１０３のソース／ドレイン間の電圧は１Ｖであるので、ＯＦＦ電流は極めて小さく、しかも、それは１フレームの終了時点での話であるから、画素セル２０６や容量１０６から放出された累積の電荷量は極めて少なく、したがって、画素セル１０６の電圧は１０Ｖとほとんど変わらない。
【００３６】
図２（Ｂ）の場合との比較は簡単ではないが、図２（Ｂ）においては、ＴＦＴ１個のソース／ドレインに印加される電圧は、図２（Ａ）の場合の１０Ｖの半分の５Ｖであり、図２（Ｃ）のＴＦＴ１０４の場合のように、ソース／ドレイン間の電圧が１Ｖということは起こりえない。したがって、この面からも本発明の優位性は明らかである。
【００３７】
図１（Ａ）の例では、中央のＴＦＴ１０５はその両端のＴＦＴ１０３、１０４と同じ導電型（この場合はＮチャネル型）であったが、図１（Ｂ）のように、逆導電型（すなわち、Ｐチャネル型）を有するＴＦＴ１１５を配置してもよい。ただし、その場合には中央のＴＦＴ１１５のゲイト電極に印加する電圧の極性は、図１（Ａ）の場合と逆になる。
【００３８】
また、より多くのＴＦＴを直列接続して回路を構成してもよい。例えば、図１（Ｃ）に示すように、導電型の異なるＴＦＴ１２１〜１２５を交互に直列接続してもよい。ＴＦＴ１２２及び１２４のゲイトには、ＴＦＴ１２２、１２４を常時ＯＮ状態にするために、電源１２６、１２７がそれぞれ接続されている。なお、ＴＦＴ１２１〜１２５の導電性をすべて同じにしてもよい。
【００３９】
図１（Ｃ）の等価回路を図２（Ｄ）に示す。図１（Ｃ）と同一の符号は同一の部材を示す。ＴＦＴ１２２、１２４は容量成分２２１、２２３と抵抗成分２２２、２２４の接続回路として表される。
【００４０】
図１（Ｃ）において、全部でＴＦＴを５つ使用しているため、３つのＴＦＴを使用する場合よりも、ＯＦＦ電流低減の効果がさらに大きくなる。しかしながら、ＴＦＴを７個、９個と使用してもＯＦＦ電流低減の効果はそれほど増大しない。回路構成等を考慮するとＴＦＴを５つ以下とすることが好ましい。
【００４１】
なお、図１（Ａ）〜（Ｃ）では、直列したＴＦＴの両端のＴＦＴがゲイト信号線１０２に接続された構成を有しているが、このうち、画素電極に接続するＴＦＴが常時もしくはほとんどの時間ＯＮとなるようにしてもよい。例えば、図１（Ｃ）のＴＦＴ１２５を取り除いたような回路であってもよい。このような回路は、丁度、図１（Ａ）の回路の画素電極とＴＦＴ１０４の間にＴＦＴによる容量を付加したものであり、このＴＦＴは補助容量１０８に相当する。
【００４２】
【実施例】
〔実施例１〕  本実施例では、図１（Ａ）の動作例について説明する。ＴＦＴ１０３〜１０５はすべてＮチャネル型とするが、Ｐチャネル型でも同様である。むしろ、触媒元素を用いて得た結晶性シリコン半導体を用いた薄膜トランジスタにおいては、Ｐチャネル型の方がＯＦＦ電流が小さく、劣化しにくいという長所がある。
【００４３】
２個の薄膜トランジスタ１０３、１０４はゲイトの配線を共有し、ゲイト信号線１０２に接続される。また、ＴＦＴ１０３のソースは画像信号線１０１に接続されている。前記２個のＴＦＴ１０３、１０４の間に、常時ＯＮ状態のＴＦＴ１０５を接続する。ＴＦＴ１０５を常時ＯＮとするためには、電源１０７によって、画像信号等によって影響がほとんどないような十分高い正の電位をゲイトに与えることが望ましい。
【００４４】
例えば、画像信号が−５Ｖ〜＋５Ｖで変動する場合には、ＴＦＴ１０５のゲイトは＋８Ｖ以上、好ましくは＋１０Ｖ以上の電位に常に保たれることが望ましい。例えば、ＴＦＴ１０５のゲイトの電位が＋６Ｖであれば、ゲイト／ソース間の電位差はＴＦＴのしきい値電圧の近辺の＋１〜＋１１Ｖの間で変動し、ＴＦＴ１０５において得られる容量は画像信号の影響を受けて大きく変動する。これに対して、ＴＦＴ１０５のゲイトの電位が＋１０Ｖであれば、ゲイト／ソース間の電位差は＋５〜＋１５Ｖの間で変動するが、しきい値電圧と十分に離れているので、ＴＦＴ１０５において得られる容量の変動はほとんどない。
【００４５】
液晶セル１０６（および、必要によっては補助容量１０８）はＴＦＴ１０４のドレインに接続する。そして、液晶セル１０６（と補助容量１０８）の他端は接地準位に接続すればよい。なお、ＴＦＴ１０５のＭＯＳ容量の大きさは液晶セル１０５（と必要によっては補助容量１０８との容量の和）との比率において最適なものを決定すればよい。
【００４６】
以下に、図１（Ａ）の動作について説明する。まず２個のＴＦＴ１０３、１０４のゲイトに‘Ｈ’レベルの電圧が印加され、前記ＴＦＴ１０３、１０４がＯＮ状態になる。そして、ＴＦＴ１０３のソースには画像信号に応じた電流が流れ、このときの中央のＴＦＴ１０５は主として容量として機能し、充電される。同時に、ＴＦＴ１０５は常時ＯＮ状態であるため、ＴＦＴ１０４のソースからドレインにも電流が流れ、液晶セル１０６を充電する。
【００４７】
次に、ＴＦＴ１０３、１０４のゲイトに‘Ｌ’レベルの電圧が印加されると、ＴＦＴ１０３、１０４はＯＦＦ状態になり、ＴＦＴ１０３のソースの電圧が降下し、常時ＯＮ状態のＴＦＴ１０５に蓄えられていた電荷に対してＯＦＦ電流が流れ、放電を開始する。しかし、ＴＦＴ１０５の容量により、画素に接続されているＴＦＴ１０４のドレイン／ソース間の電圧降下は遅れる。また、ＴＦＴ１０５の抵抗成分によってもＯＦＦ電流は低減される。以上の効果によって、液晶セル１０６の電荷は緩やかに減少し、次の画面でＴＦＴ１０３、１０４がＯＮ状態になるまで、液晶セル１０６の電圧は降下する。
【００４８】
図１（Ａ）において、常時ＯＮ状態のＮチャネル型ＴＦＴ１０５を削除した回路を考えてみる。２個のＮチャネル型ＴＦＴ１０３、１０４はゲイトの配線を共有し、液晶セル１０６はＴＦＴ１０４のドレインに接続する。これは図２（Ｂ）に示した、いわゆるマルチゲイト型の回路である。
【００４９】
まず２個のＴＦＴ１０３、１０４のゲイト電極に‘Ｈ’レベルの電圧が印加され、ＴＦＴがＯＮ状態になる。そして、ＴＦＴのソースに電流が流れ、液晶セル１０６を充電する。
【００５０】
次に、ＴＦＴ１０３、１０４のゲイトに‘Ｌ’レベルの電圧が印加され、ＴＦＴ１０３、１０４がＯＦＦ状態になり、ＴＦＴ１０３のソースの電圧が降下することにより、ＴＦＴ１０４のドレインの電圧も降下する。よって液晶セル１０６が放電を開始する。しかし、２つのＴＦＴ１０３、１０４の間に容量成分や抵抗成分がないため、液晶セル１０６の電圧降下は図１（Ａ）の回路よりも大きくなってしまう。
【００５１】
図１（Ａ）の回路図で示されるアクティブマトリクスのスイッチング素子は、図１（Ｄ）に示すような構成でもよいが、図３に示すような構成とすると、専有面積を低減できる。以下、図３の説明をする。まず、概略Ｕ字型もしくはコの字型もしくは馬蹄型をした結晶性シリコン半導体被膜３０１を形成する。該半導体被膜は触媒元素を用いて結晶化せしめ、典型的には、１×１０15〜１×１０19原子／ｃｍ3 の触媒元素を含有している。（図３（Ａ））
【００５２】
この半導体被膜に対してゲイト信号線３０２および容量線３０３を図３（Ｂ）のように配置させる。すなわち、半導体被膜３０１はゲイト信号線３０２と２か所の交点と、容量線３０３と１か所の交点を有する。容量線３０３はゲイト信号線３０２と平行にマトリクス上に形成されるが、一定の電圧に維持される。この結果、半導体被膜３０１と容量線３０３によって形成されたＴＦＴは、主として静的な容量・抵抗として機能する。これは、図１（Ａ）においてＴＦＴ１０５に相当する。
【００５３】
一方、図１（Ａ）のＴＦＴ１０３、１０４に該当するのは、ゲイト信号線３０２と半導体被膜３０１によって形成された２か所の交点部分である。ゲイト信号線３０２と容量線３０３をマスクとして半導体被膜３０１にＮ型（もしくはＰ型）のドーピングをおこなえば、ＴＦＴ１０３のソースに相当する領域３０４とＴＦＴ１０４のドレインに相当する領域３０７が形成され、これらは、それぞれ、画像信号線と画素電極に接続される。
【００５４】
また、ＴＦＴ１０３のドレインに相当する領域３０５とＴＦＴ１０４のソースに相当する領域３０６も形成される。すなわち、半導体領域には、画像信号線とコンタクトを有する領域と、画素電極とコンタクトを有する領域と、ゲイト信号線と容量線とによって分離された２つのＮ型（もしくはＰ型）導電型を示す領域とが形成される。
【００５５】
なお、図３（Ｃ）に示すように容量線３０３と半導体被膜３０１とが完全に重ならず、一部半導体被膜３０１のはみだした領域３０８が形成されても何ら問題はない。必要なことは領域３０５と３０６が容量線３０３とゲイト信号線３０２によって完全に分離されていることである。
【００５６】
以上のように主として半導体被膜（活性層）の形状を工夫することにより、回路の集積度を向上させることができる。もし、図１（Ｃ）に示すような５つのＴＦＴを有するスイッチング素子を形成するならば、半導体被膜を概略Ｎ字型もしくはＳ字型として、これに容量線やゲイト信号線を重ねればよい。
【００５７】
〔実施例２〕
本実施例は実施例１で示した回路の作製工程に関するものである。本実施例では、ゲイト電極を陽極酸化することにより、オフセットゲイトを構成し、より一層、ＯＦＦ電流を低減することを特色とする。なお、ゲイト電極を陽極酸化する技術は特開平５−２６７６６７に開示されている。
【００５８】
図４の（Ａ）〜（Ｄ）に本実施例の工程を示す。まず、基板４０１（コーニング７０５９、１００ｍｍ×１００ｍｍ）上に、下地膜として酸化珪素膜４０２を１０００〜５０００Å、例えば、３０００Åに成膜した。この酸化珪素膜４０２の成膜には、ＴＥＯＳをプラズマＣＶＤ法によって分解・堆積して成膜した。この工程はスパッタ法によっておこなってもよい。
【００５９】
その後、プラズマＣＶＤ法やＬＰＣＶＤ法によってアモルファスシリコン膜を３００〜１５００Å、例えば、５００Å堆積し、熱アニール法により結晶化せしめた。その際には、特開平６−１４４２０４に開示された技術にしたがって、触媒元素としてニッケルを微量添加して結晶化をおこなった。ニッケルの添加方法としては、薄い酸化珪素膜を形成したアモルファスシリコン膜上に１ｐｐｍの酢酸ニッケル水溶液を塗布・乾燥させた。その後、これを５５０℃の雰囲気に４時間放置した。
【００６０】
なお、上記の熱アニール工程後に、レーザー照射等の光アニールを追加して、さらに結晶性を向上させてもよい。そして、このように結晶化させたシリコン膜をエッチングして、島状領域４０３を形成した。さらに、この上にゲイト絶縁膜４０４を形成した。ここでは、プラズマＣＶＤ法によって厚さ７００〜１５００Å、例えば、１２００Åの酸化珪素膜を形成した。この工程はスパッタ法によっておこなってもよい。
【００６１】
その後、厚さ１０００Å〜３μｍ、例えば、５０００Åのアルミニウム１ｗｔ％のＳｉ、もしくは０．１〜０．３ｗｔ％のＳｃを含む）膜をスパッタ法によって形成して、これをエッチングしてゲイト電極４０５、４０６、４０７を形成した。（図４（Ａ））
【００６２】
そして、ゲイト電極４０５〜４０７に電解溶液中で電流を通じて陽極酸化し、厚さ５００〜２５００Å、例えば、２０００Åの陽極酸化物を形成した。用いた電解溶液は、Ｌ−酒石酸をエチレングリコールに５％の濃度に希釈し、アンモニアを用いてｐＨを７．０±０．２に調整したものである。その溶液中に基板を浸し、定電流源の＋側を基板上のゲイト電極に接続し、−側には白金の電極を接続して２０ｍＡの定電流状態で電圧を印加し、１５０Ｖに達するまで酸化を継続した。さらに、１５０Ｖの定電圧状態で、電流が０．１ｍＡ以下になるまで酸化を継続した。この結果、厚さ２０００Åの酸化アルミニウム被膜４０８、４０９、４１０が得られた。
【００６３】
その後、イオンドーピング法によって、島状領域４０３に、ゲイト電極部（すなわち、ゲイト電極４０５〜４０７とその周囲の陽極酸化物被膜４０８〜４１０）をマスクとして、不純物（ここでは燐）を自己整合的に注入して、Ｎ型不純物領域を形成した。ここで、ドーピングガスとしてはフォスフィン（ＰＨ3 ）を用いた。この場合のドーズ量は１×１０14〜５×１０15原子／ｃｍ2 、加速電圧は６０〜９０ｋＶ、例えば、ドーズ量を１×１０15原子／ｃｍ2 、加速電圧は８０ｋＶとした。この結果、Ｎ型不純物領域４１１〜４１４が形成された。この段階で素子を上面から見た様子は図１（Ｄ）に示される。（図４（Ｂ））
【００６４】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物領域４１１〜４１４の活性化をおこなった。レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であった。この工程は熱アニールによっておこなってもよい。本実施例では、島状領域４０３は触媒元素（ニッケル）を含有しているので、通常の場合に比較して低温の熱アニールで活性化できる（特開平６−２６７９８９参照。）
【００６５】
このようにしてＮ型不純物領域が形成されたのであるが、本実施例では、陽極酸化物被膜４０８〜４１０の厚さ分だけ、不純物領域４１１〜４１４がゲイト電極４０４〜４０７から遠い、いわゆるオフセットゲイトとなっている。
【００６６】
次に、層間絶縁膜として、プラズマＣＶＤ法によって酸化珪素膜４１５を厚さ５０００Åに成膜した。このとき、原料ガスにＴＥＯＳと酸素を用いた。そして、層間絶縁膜４１５、ゲイト絶縁膜４０４のエッチングをおこない、Ｎ型不純物領域４１１にコンタクトホールを形成した。その後、アルミニウム膜をスパッタ法によって形成し、エッチングしてソース電極・配線４１６を形成した。これは画像信号線の延長である。（図４（Ｃ））
【００６７】
その後、パッシベーション膜４１７を形成した。ここでは、ＮＨ3 ／ＳｉＨ4 ／Ｈ2 混合ガスを用いたプラズマＣＶＤ法によって窒化珪素膜を２０００〜８０００Å、例えば、４０００Åの膜厚に成膜して、パッシベーション膜とした。そして、パッシベーション膜４１７、層間絶縁膜４１５、ゲイト絶縁膜４０４のエッチングをおこない、Ｎ型不純物領域４１４に画素電極のコンタクトホールを形成した。そして、インディウム錫酸化物（ＩＴＯ）被膜をスパッタ法によって成膜し、これをエッチングして画素電極４１８を形成した。
【００６８】
このようにして、３つの直列したＴＦＴ４２１、４２０、４２２が形成できた。このうち、ＴＦＴ４２０のゲイト電極４０６には一定の正電圧を印加することにより、ＴＦＴ４２０は静的な容量・抵抗として用いることができる。（図４（Ｄ））
【００６９】
なお、図４（Ｅ）のように、ゲイト電極４０６上のパッシベーション膜４１７および層間絶縁物４１８、ゲイト絶縁膜４０４をエッチングして、Ｎ型不純物領域４１４に画素電極のコンタクトホールを形成する際に、同時にゲイト電極４０６上にもコンタクトホールを形成してもよい。陽極酸化物（酸化アルミニウム）は酸化珪素をエッチングするフッ酸系のエッチャントではエッチング速度が極めて小さいので、実質的に陽極酸化物４０９でエッチングは停止する。
【００７０】
そして、このようにして形成されたホールを覆って、画素電極４１８を形成すると、画素電極４１８は陽極酸化物被膜４０９を挟んで、ゲイト電極４０６と対向し、容量４１９を形成できる。この容量４１９は図１（Ａ）における補助容量１０８に相当するもので、画素電極の不透明部分を増加させることなく（すなわち、開口率を低下させずに）、容量を付加することができる。（図４（Ｅ））
【００７１】
図５に本実施例の工程を示す。まず、基板５０１上に、下地酸化珪素膜５０２（厚さ２０００Å）を堆積し、実施例２と同様に触媒元素としてニッケルを使用して、５５０℃、４時間の熱アニールによって結晶化させた結晶性シリコン膜によって島状領域５０３を形成する。さらに、この上にゲイト絶縁膜５０４を形成する。
【００７２】
その後、厚さ、５０００Åのアルミニウム膜をスパッタ法によって形成する。さらに、後の多孔質陽極酸化物被膜形成工程におけるフォトレジストとの密着性の改善のために、アルミニウム膜表面に厚さ１００〜４００Åの薄い陽極酸化膜を形成してもよい。その後、スピンコーティング法によって厚さ１μｍ程度のフォトレジストを塗布して、フォトレジストのマスク５０８、５０９、５１０を形成する。そして、公知のフォトリソグラフィー法によって、ゲイト電極５０５、５０６、５０７をエッチングにより形成した。ゲイト電極５０５〜５０７上には、フォトレジストのマスク５０８、５０９、５１０を残存させた。（図５（Ａ））
【００７３】
次に、基板を１０％シュウ酸水溶液に浸し、定電流源の＋側を基板上のゲイト電極５０５、５０７に接続し、−側には白金の電極を接続して陽極酸化をおこなった。この技術は特開平６−３３８６１２に開示されている。すなわち、５〜５０Ｖ、例えば、８Ｖの定電圧で、１０〜５００分、例えば、２００分陽極酸化をおこなうことによって、厚さ５０００Åの多孔質の陽極酸化物５１１、５１２をゲイト電極５０５、５０７の側面に形成した。得られた陽極酸化物５１１、５１２は多孔質であった。ゲイト電極５０５、５０７の上面には、マスク５０８、５１０が存在するために陽極酸化はほとんど進行しなかった。また、ゲイト電極５０６には電流を通じなかったので、陽極酸化物は形成されなかった。（図５（Ｂ））
【００７４】
その後、マスク材を除去してゲイト電極５０５〜５０７上面を露出させた。そして、実施例２と同様にＬ−酒石酸をエチレングリコールに５％の濃度に希釈し、アンモニアを用いてｐＨを７．０±０．２に調整した電解溶液中でゲイト電極５０５、５０６、５０７に電流を通じて陽極酸化し、厚さ５００〜２５００Å、例えば、２０００Åの陽極酸化物を形成した。この結果、厚さ２０００Åの緻密な酸化アルミニウム被膜５１３、５１４、５１５が得られた。
【００７５】
その後、イオンドーピング法によって、島状シリコン領域５０３に、ゲイト電極部をマスクとして自己整合的に不純物（ここでは燐）を注入し、Ｐ型不純物領域を形成する。ここで、ドーピングガスとしてはジボラン（Ｂ2 Ｈ6 ）を用いた。この場合のドーズ量は１×１０14〜５×１０15原子／ｃｍ2 、加速電圧は４０〜９０ｋＶ、例えば、ドーズ量を１×１０15ｃｍ-2、加速電圧は６５ｋＶとした。この結果、Ｐ型不純物領域５１６〜５１９が形成される。（図５（Ｃ））
【００７６】
さらに、ＫｒＦエキシマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドーピングされた不純物領域５１６〜５１９の活性化をおこなった。実施例２においても記述したが、この工程は熱アニールによるものでもよい。
【００７７】
次に、層間絶縁膜として、プラズマＣＶＤ法によって酸化珪素膜５２０を厚さ３０００Åに成膜した。さらに、層間絶縁膜５２０、ゲイト絶縁膜５０４のエッチングをおこない、Ｐ型不純物領域５１６にコンタクトホールを形成した。その後、アルミニウム膜をスパッタ法によって形成し、エッチングして画像信号線５２１を形成した。（図５（Ｄ））
【００７８】
その後、パッシベーション膜５２２を形成し、パッシベション膜５２２、層間絶縁膜５２０、ゲイト絶縁膜５０４のエッチングをおこない、陽極酸化物被膜５１４上に開孔部を、また、Ｐ型不純物領域５１９に画素電極のコンタクトホールを形成した。そして、スパッタ法によってＩＴＯを成膜したのち、これをエッチングして画素電極５２３を形成した。画素電極５２３は、図４（Ｅ）と同様に陽極酸化物被膜５１４を誘電体としてゲイト電極５０６と対向し、補助容量５２４を形成している。（図５（Ｅ））
【００７９】
以上のような工程により、Ｐチャネル型薄膜トランジスタ５２６、５２７、５２５および補助容量５２４を有するアクティブマトリクス回路のスイッチング素子が形成された。本実施例では、トランジスタの導電型は逆であるが、図１（Ａ）に示される回路と同じである。
【００８０】
本実施例ではＯＦＦ電流を抑制する必要のある薄膜トランジスタ５２６、５２７に関しては、実施例２の場合によりもオフセット幅を広くした。一方、ＭＯＳ容量ではオフセットの存在は不要であるので、オフセットを小さくした。
【００８１】
〔実施例４〕  図６には、本発明を用いて回路を形成する様子を示した。具体的なプロセスについては、公知技術（もしくは実施例２、３に示される技術）を用いればよいので、ここでは詳述しない。
まず、実施例２に示される手段によって、触媒元素を用いてアモルファスシリコン膜を結晶化せしめ、これをエッチングして、概略Ｕ字型（もしくはコの字型あるいは馬蹄型）の半導体領域（活性層）６０１〜６０４を形成した。ここで、活性層６０１を基準とした場合、活性層６０２は同列次行、活性層６０３は次列・同行、活性層６０４は次列・次行を意味する。（図６（Ａ））
【００８２】
その後、ゲイト絶縁膜（図示せず）を形成し、さらに、同一被膜をエッチングすることにより、ゲイト信号線６０５、６０６および、容量線６０７、６０８を形成した。ここで、ゲイト信号線６０５、６０６及び容量線６０７、６０８と活性層６０１〜６０４の位置関係については図３と同様とした。（図６（Ｂ））
【００８３】
そして、活性層６０１〜６０４にドーピングをおこなった後、各活性層６０１〜６０４の左端にコンタクトホール（例えば、６１１に示される）を形成し、さらに、画像信号線６０９、６１０を形成した。（図６（Ｃ））
【００８４】
その後、ゲイト信号線６０５、６０６と画像信号線６０９、６１０によって囲まれた領域に画素電極６１２、６１３を形成した。このようにして、容量線６０７と活性層６０１においてＴＦＴ６１４、即ち、静的な容量・抵抗が形成されたのであるが、このとき、容量線６０７は当該行の画素電極６１３とは重ならず、１行上の画素電極６１２と重なるように配置した。すなわち、画素電極６１３にしてみれば、１行下の容量線６０８が画素電極６１３と重なって、容量６１５を形成した。いうまでもなく、容量線６０７、６０８は一定の電位に保持される。（図６（Ｄ））
【００８５】
このように、容量線を当該行の１行上（もしくは下）の画素電極と重ねる配置を取ることによって、図６（Ｅ）に示すような回路が構成される。容量６１５は図１（Ａ）の容量１０８に相当するものであり、実質的に開口率を低下させずに、容量を付加することができ、回路の集積度を向上させる上で有効であった。
【００８６】
〔実施例５〕
本実施例は、
アクティブマトリクス表示装置において、
一対の画素電極７０７、７０８と、
前記一対の画素電極の間に配置された一対のゲイト信号線７０２、７０６と、
前記ゲイト信号線の間に配置された容量線７０３と、
前記一対の画素電極のそれぞれに対して配置された２つの薄膜トランジスタと、
を有し、
前記薄膜トランジスタの活性層７０５、７０６は概略Ｕ字型もしくはコの字型もしくは馬蹄型をした結晶性シリコン半導体被膜を１つ有し、
前記一対のゲイト信号線７０２、７０４は、前記それぞれの薄膜トランジスタの活性層７０５、７０６に対応して配置されており、
前記容量線７０３は、前記それぞれの薄膜トランジスタの活性層７０５、７０６に共通に配置されていることを特徴とする。
【００８７】
また、アクティブマトリクス表示装置において、
一対の画素電極７０７、７０８と、
前記一対の画素電極の間に配置された一対のゲイト信号線７０２、７０４と、
前記ゲイト信号線の間に配置された容量線７０３と、
前記一対の画素電極のそれぞれに対して配置された一対の薄膜トランジスタの活性層７０５、７０６と、
を有し、
前記活性層７０５、７０６は概略Ｕ字型もしくはコの字型もしくは馬蹄型を有し、
前記一対の活性層の一方７０５を横断して前記一対のゲイト信号線の一方７０２が配置され、
前記一対の活性層の他方７０６を横断して前記一対のゲイト信号線の他方７０４が配置され、
前記容量線７０３は前記一対の活性層７０５、７０６の両方を横断して配置されていることを特徴とする。
【００８８】
本実施例は、隣合う画素電極に接続される薄膜トランジスタ群において、容量線を共通に配置したことを特徴とするものである。図７に本実施例の概略の構成を示す。
【００８９】
図７において、隣合う画素電極７０７と７０５において、馬蹄型の活性層７０５で構成される薄膜トランジスタ群と、同じく馬蹄型の活性層７０６で構成される薄膜トランジスタ群とが接続されている。そして、活性層７０５と７０６と重なる容量線７０３が共通に配置されている。
【００９０】
活性層７０５と７０６のそれぞれは、ゲイト線７０３及び７０４とそれぞれ交差することにより、直列接続された２つの薄膜トランジスタを構成している。活性層７０５と７０６の一端は、画像信号線に接続される。
【００９１】
図７に示す構成の等価回路を図８に示す。本実施例に示すような構成を採用した場合、容量線の数を減らすことができるので、画素の開口率を高めることができる。なお図９に図７に示す構成を変形した例を示す。
【００９２】
【発明の効果】
以上、本発明に示したように、複数のＴＦＴを適切に接続することにより、液晶セルの電圧降下を抑制することができる。本発明においては、特に、図１（Ｃ）に示すＴＦＴ１０５のソース／ドレイン間の電圧は全ての駆動過程において、十分に低く保たれる。一般に、ＴＦＴの劣化はソース／ドレイン間の電圧に依存するので、本発明を利用することにより、その劣化を防止することもできる。
【００９３】
本発明は、より高度な画像表示が要求される用途において効果的である。すなわち、２５６階調以上の極めて微妙な濃淡を表現する場合には液晶セルの放電は１フレームの間に１％以下に抑えられることが必要である。従来の方式は図２（Ａ）、（Ｂ）のいずれもこの目的には適したものではなかった。
このように本発明は工業上有益である。
【図面の簡単な説明】
【図１】  本発明によるアクティブマトリクス回路のスイッチング素子の例を示す。
【図２】  従来および本発明のアクティブマトリクス回路のスイッチング素子の回路図・等価回路を示す。
【図３】  実施例１におけるアクティブマトリクス回路のスイッチング素子の半導体領域およびゲイトの配置例を示す。
【図４】  実施例２におけるアクティブマトリクス回路のスイッチング素子の製造工程を示す。
【図５】  実施例３におけるアクティブマトリクス回路のスイッチング素子の製造工程を示す。
【図６】  実施例４におけるアクティブマトリクス回路のスイッチング素子の製造工程を示す。
【図７】  実施例５におけるアクティブマトリクス回路の例を示す。
【図８】  図７の等価回路を示す。
【図９】  図７の変形例であり、アクティブマトリクス回路の例を示す。
【符号の説明】
１０１        ・・・・画像信号線
１０２        ・・・・ゲイト信号線
１０３、１０４・・・・薄膜トランジスタ（Ｎチャネル型）
１０５        ・・・・薄膜トランジスタ（Ｎチャネル型、常時ＯＮ）
１０６        ・・・・画素セル
１０７        ・・・・電源
１０８        ・・・・補助容量
【図１】
0003917209.tif 000002
【図２】
0003917209.tif 000003
【図３】
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【図４】
0003917209.tif 000005
【図５】
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【図６】
0003917209.tif 000007
【図７】
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【図８】
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【図９】
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