(57)【特許請求の範囲】
【請求項１】
同期信号と情報データとを含む送信データを受信するデータ受信装置であって、
クロックパルスを生成するパルス生成手段と、
受信した同期信号と前記パルス生成手段によって生成されたクロックパルスとの同方向エッジ間および異方向エッジ間における位相差を求め、位相差の最も小さいエッジの組み合わせを選択する選択手段と、
前記選択されたエッジ間の位相差がなくなるように、クロックパルスの位相を調整する位相調整手段と、
前記位相調整後のクロックパルスに基づいて、前記情報データをサンプリングするサンプリング手段と
を備えることを特徴とするデータ受信装置。
【請求項２】
前記パルス生成手段によって生成されたクロックパルスを同一の分周比で分周すると共に相互に位相の異なる複数の分周パルスを生成する分周パルス生成手段を有し、
前記選択手段は、前記クロックパルスに代えて、生成された各分周パルスと、前記同期信号との同方向エッジ間および異方向エッジ間における位相差を求め、位相差の最も小さいエッジの組み合わせを選択することを特徴とする請求項１に記載のデータ受信装置。
【請求項３】
前期サンプリング手段は、選択された分周パルスが、クロックパルスの立ち上がりエッジをトリガに分周されたパルスである場合には、前期情報データのサンプリングをクロックパルスの立ち下がりエッジで実行し、クロックパルスの立ち下がりエッジをトリガに分周されたパルスである場合には、情報データのサンプリングをクロックパルスの立ち上がりエッジで実行することを特徴とする請求項２に記載のデータ受信装置。
【請求項４】
前期送信データは、同期信号と情報データとを交互に配列してなり、前期位相調整手段は、情報データ受信中には、クロックパルスの周波数および位相の調整を停止し、直前の同期状態を維持することを特徴とする請求項１ないし３のいずれかに記載のデータ受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、送信装置から伝送されてくる同期信号を受信するとクロックパルスを生成し、このクロックパルスで前記同期信号に続いて送られてくる情報データをサンプリングするデータ受信装置に関する。
【０００２】
【従来の技術】
データを高速伝送する方法の一つとして、ビットシリアルデータ伝送方式がある。
この方式では、１ビット毎に「０」、「１」を繰り返す同期信号とこれに続いて８ビット単位のビット列で文字情報や画像情報などを表した情報データとが１フレームとして構成されて送信側から送信データとして伝送される。受信側では、同期信号を受信すると、例えば同期信号と同周波数、同位相のクロックパルスをＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）制御により生成し、このクロックパルスを用いて同期信号に続いて送られてくる情報データをサンプリングする。
【０００３】
このＰＬＬは、主に電圧制御発振器（ＶＣＯ）、位相比較器、およびローパスフィルタ（ＬＰＦ）の閉ループ回路で構成される。ＶＣＯは、入力電圧に応じて所定の周波数のクロックパルスを出力するものである。位相比較器には、同期信号とＶＣＯから出力されたクロックパルスとが入力され、当該位相比較器は、双方の信号の位相成分（位相差）を検出し、これをパルス信号（位相差信号）に変換してＬＰＦに出力する。
【０００４】
ＬＰＦは、主に抵抗とコンデンサとから構成され、位相差信号に含まれる不要な雑音成分を除去すると共に位相差信号を直流電圧に変換してＶＣＯに出力する。ＶＣＯは、位相差のなくなる方向にクロックパルスの位相を変化させて、これを位相比較器に送る。この動作を繰り返し行うことにより、クロックパルスの位相が同期信号の位相に近づいていき、最終的に双方の位相が合うようになる（この動作を「位相合わせ」という。）。この位相合わせは、具体的には、同期信号とクロックパルスの立ち上がりエッジ（正エッジ）同士の同方向のエッジ間の位相差がなくなるように行われる。
【０００５】
ところが、このように位相合わせを行っても、ＰＬＬ制御回路内においてリーク電流が生じ、そのために一旦位相合わせしたクロックパルスの周波数と位相が、時間の経過と共に徐々に変化するので、情報データのサンプリングを正確に行うためには、この位相合わせを１フレーム毎に行うことが望ましい。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のようにＰＬＬを用いてシリアルデータを受信する場合には、伝送路が１本で済む一方で、同期信号を送信している間は、情報データを送信できないので、その分だけ伝送効率が悪いという問題があった。このようなデータ構成において伝送効率を向上させるためには、同期信号の送出時間をできるだけ短くすることが考えられる。ところが、上述したように、ＰＬＬは、検出された位相差の分だけＶＣＯの発振周波数を可変させて位相差をなくしていく閉ループ回路で構成されるために、位相差が大きければその分位相合わせに要する時間が長くかかる。従って、同期信号の送出時間は、双方の信号間で最も位相差が大きくなった状態、すなわち１８０°位相がずれた状態からでも位相合わせが確実に行われるのに必要な時間に設定する必要がある。そうでなければ、同期信号受信中に、位相合わせを終了できず、異なった周波数のクロックパルスを用いて情報データをサンプリングすることになって、正確な情報が得られなくなり、結果として通信信頼性を確保できなくなるからである。
【０００７】
このような問題は、ＰＬＬを用いてクロックパルスを生成する方法に限られず、受信した同期信号との間で位相合わせを行うことによってクロックパルスを生成するデータ受信装置であれば発生する。
本発明は、上述したような問題点に鑑みてされたものであって、受信した同期信号との間で位相合わせを行うことによって生成したクロックパルスで情報データをサンプリングするデータ受信装置において、位相合わせをできるだけ早く完了させることによって同期信号の送出時間を短縮せしめ、結果的に情報データの伝送効率を向上させることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために本発明は、同期信号と情報データとを含む送信データを受信するデータ受信装置であって、クロックパルスを生成するパルス生成手段と、受信した同期信号と前記パルス生成手段によって生成されたクロックパルスとの同方向エッジ間および異方向エッジ間における位相差を求め、位相差の最も小さいエッジの組み合わせを選択する選択手段と、前記選択されたエッジ間の位相差がなくなるように、クロックパルスの位相を調整する位相調整手段と、前記位相調整後のクロックパルスに基づいて、前記情報データをサンプリングするサンプリング手段とを備えることを特徴とする。
【０００９】
また、前記パルス生成手段によって生成されたクロックパルスを同一の分周比で分周すると共に、相互に位相の異なる複数の分周パルスを生成する分周パルス生成手段を有し、前記選択手段は、前記クロックパルスに代えて、生成された各分周パルスと、前記同期信号との同方向エッジ間および異方向エッジ間における位相差を求め、位相差の最も小さいエッジの組み合わせを選択することを特徴とする。
【００１０】
また、前期サンプリング手段は、選択された分周パルスが、クロックパルスの立ち上がりエッジをトリガに分周されたパルスである場合には、前期情報データのサンプリングをクロックパルスの立ち下がりエッジで実行し、クロックパルスの立ち下がりエッジをトリガに分周されたパルスである場合には、情報データのサンプリングをクロックパルスの立ち上がりエッジで実行することを特徴とする。
【００１１】
また、前期送信データは、同期信号と情報データとを交互に配列してなり、前期位相調整手段は、情報データ受信中には、クロックパルスの周波数および位相の調整を停止し、直前の同期状態を維持することを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明に係るデータ受信装置の実施の形態を説明する。
図１は、データ受信装置の全体構成図であって、図２は、外部装置から本データ受信装置に伝送されてくる入力信号６０の構成例を示した図である。
図１に示すように、このデータ受信装置は、大きく分けてＰＬＬ回路部２０とデータ復調部３５とからなる。また、入力信号６０は、図２に示すように、１ビット毎に「０」「１」を繰り返すパルス列からなる同期信号６１と、９ビットが連続して「１」となるスタートビット６２と、文字や画像情報などを表わした８ビットの前に「０」を付加した９ビットから成るデータ列を複数個連ねて構成した情報データ６３とが１フレームで構成され、これが繰り返し送信されるようになっている。
【００１３】
データ復調部３５は、ＰＬＬ回路部２０にて生成された受信ＣＬＫ４４で情報データ６３をサンプリングする回路である。
ＰＬＬ回路部２０は、１フレーム毎に送られてくる同期信号６１に基づいて受信ＣＬＫ４４を生成し、データ復調部３５に送出する回路である。また、本ＰＬＬ回路部２０は、受信ＣＬＫ４４を生成するのに要する時間を従来よりも短縮するために、２つのＰＬＬ回路、すなわち、位相比較器３０、ＬＰＦ３３、ＶＣＯ３４、２分周器３６からなる第１ＰＬＬ回路１０と、位相比較器３１、ＬＰＦ３３、ＶＣＯ３４、２分周器３７からなる第２ＰＬＬ回路１１（ＬＰＦ３３とＶＣＯ３４は、第１ＰＬＬ回路１０と共有である）とを選択的に切り換えるようにしている。以下、ＰＬＬ回路部２０の回路構成について説明する。
【００１４】
ＶＣＯ３４は、印加電圧によって周波数を変化させる公知の電圧制御発振器であって、ＬＰＦ３３の出力電圧に応じて受信ＣＬＫ４４を生成し、これをデータ復調部３５と２分周器３６、３７に出力する。
図３は、ＶＣＯ３４の入力電圧に対する受信ＣＬＫ４４の周波数特性を示すグラフである。同図から、このＶＣＯ３４は、入力電圧が上昇すると、出力する受信ＣＬＫ４４の周波数が直線的に高くなる特性を有していることがわかる。また、上記の入力信号６０の伝送速度（周波数）は一定なので、安定度が高く変化量が少ない水晶発振子を内蔵したものが使用される。
【００１５】
図１に戻って、２分周器３６は、ＶＣＯ３４にて生成された受信ＣＬＫ４４の立ち上がりエッジ（正エッジ）で動作するフリップフロップ回路で構成され、受信ＣＬＫ４４を２分周した２分周ＣＬＫ４７（図２参照）を生成し、これを位相比較器３０および位相差検出器３２に出力する。
２分周器３７は、受信ＣＬＫ４４の立ち下がりエッジ（負エッジ）で動作するフリップフロップ回路で構成され、受信ＣＬＫ４４を２分周した２分周ＣＬＫ４８（図２参照）を生成し、これを位相比較器３１及び位相差検出器３２に出力する。この２分周ＣＬＫ４８は、受信ＣＬＫ４４の負エッジをトリガに分周されているので、２分周ＣＬＫ４７から９０°遅れた位相になっている。
【００１６】
位相比較器３０は、受信した同期信号６１と２分周ＣＬＫ４７の位相差に応じた位相差信号３８を生成し、これをＬＰＦ３３に出力する回路である。
また、チャージポンプ回路で構成されているので、位相差がないときには、出力端子がハイインピーダンスの状態になり、ＬＰＦ３３に電流を流さない。なお、位相比較器１は、位相比較器選択部５０の出力端子が「０」になったときだけ動作し、「１」のときには、動作を停止して出力端子をハイインピーダンスの状態にする。
【００１７】
ここで、位相比較器３０は、ロック信号３２１を入力することができるようになっており、この信号が「０」のときには、同期信号６１と２分周ＣＬＫ４７の同方向エッジ（正エッジ同士及び負エッジ同士）を同期させるように動作し（図４（ａ）参照）、「１」のときには、同期信号６１と２分周ＣＬＫ４７との異方向エッジ（正エッジと負エッジ）を同期させるように動作する（図４（ｂ）参照）。本実施の形態では、以下、同方向エッジ同士、もしくは異方向エッジ同士で同期をとって、双方の信号を図４（ａ）もしくは（ｂ）の状態にすることを「位相合わせ」という。なお、同方向エッジで同期させても、異方向エッジで同期させても、同期信号６１と受信ＣＬＫ４４との正エッジ同士が同期することに変わりはない。これは、２分周ＣＬＫ４７が、受信ＣＬＫ４４の正エッジで分周された信号であるからである。この位相比較器１の回路構成については、後述する。
【００１８】
図１に戻って、位相比較器３１は、位相比較器３０と同様の構成であり、受信した同期信号６１と２分周ＣＬＫ４８の位相差に応じた位相差信号４０を生成し、これをＬＰＦ３３に出力する。また、位相比較器選択部４９の出力端子が「０」になったときだけ動作し、「１」のときには、動作を停止して出力端子をハイインピーダンスの状態にする。
【００１９】
また、ロック信号３２２を入力することができるようになっており、この信号が「０」のときには、同期信号６１と２分周ＣＬＫ４８の同方向エッジを同期させるように動作し、「１」のときには、異方向エッジを同期させるように動作する。この動作は、位相比較器３０と同様である。
ＬＰＦ３３は、抵抗とコンデンサとから構成される公知のローパスフィルタ回路であって、位相差信号３８もしくは位相差信号４０を受信すると、高周波成分や雑音を除去すると共に、平滑して直流電圧に変換し、これを上記のＶＣＯ３４に出力する。
【００２０】
位相比較器選択部４９、５０は、それぞれＯＲゲートで構成され、位相差検出器３２からの位相差信号４６とデータ復調部３５からのホールド信号４５とを受信している。
位相差検出器３２は、同期信号６１と２分周ＣＬＫ４７、及び同期信号６１と２分周ＣＬＫ４８との位相差をそれぞれ検出し、その位相差の大きさに応じて、位相差信号４６、ロック信号３２１、３２２を出力する回路である。
【００２１】
データ復調部３５からのホールド信号４５が「０」の状態で、位相差信号４６が「０」になると、位相比較器選択部５０の出力端子が「０」になって、第１ＰＬＬ回路１０が構成され、位相差信号４６が「１」になると、位相比較器選択部４９の出力端子が「０」になって、第２ＰＬＬ回路１１が構成される。また、ロック信号３２１が「０」になると、上述したように位相比較器３０において、同方向エッジで同期がとられ、「１」になると異方向エッジで同期がとられる。同じく、ロック信号３２２が「０」になると、位相比較器３１において、同方向エッジで同期がとられ、「１」になると、異方向エッジで同期がとられる。位相差検出器３２の回路構成については、後述する。
【００２２】
このような構成のデータ受信装置において、データ復調部３５は、同期信号６１を受信すると、一定時間だけ「０」となるイネーブル信号４２を位相差検出器３２に出力する（図２）。位相差検出器３２は、後述するように、この信号が「０」のときに、検出した位相差の大きさに応じて、位相差信号４６、ロック信号３２１、３２２の出力レベル（「０」または「１」）を設定する。この時点では、ホールド信号４５が「１」になっているので（図２）、位相比較器選択部４９、５０の出力信号が双方とも「１」となり、位相比較器３０、３１は、停止した状態である。
【００２３】
データ復調部３５は、イネーブル信号４２を「０」から「１」にすると同時に、ホールド信号４５を「０」にする（図２）。これにより、位相差信号４６の出力レベルに応じて位相比較器３０、３１のいずれかが動作して、第１もしくは第２ＰＬＬ回路１０、１１のいずれかが形成されると共に、ロック信号３２１、３２２の出力レベルに応じて位相合わせが行われる。
【００２４】
データ復調部３５は、受信した同期信号６１のパルス数をカウントしており、これが所定カウント数に達すると、ホールド信号４５を「０」から「１」に変化させる。この制御は、同期信号６１の送出時間（パルス数）を予め決定しておけば容易に行える。ホールド信号４５が「１」になると、位相比較器選択部４９、５０の出力が「１」となる。これにより、上記のように位相比較器３０、３１の出力端子がハイインピーダンスの状態となって、ＰＬＬ閉ループ制御が停止する。このようになっても、ＬＰＦ３３のコンデンサに蓄積されている電荷が保持されているので、受信ＣＬＫ４４は、ＰＬＬ制御が停止する直前の周波数で固定されることになる。
【００２５】
データ復調部３５は、この受信ＣＬＫ４４を用いて、スタートビット６２と情報データ６３をサンプリングする。スタートビット６２は、上記のように９ビット連続して「１」となる信号であり、同期信号６１と情報データ６３との間に挿入される。これにより、データ受信装置側では、同期信号６１と情報データ６３とを明確に区別できるようになる。また、情報データ６３は、文字情報などを示す８ビットのデータ列の前に「０」が１つ付加されたデータ構成になっているので、本データ受信装置は、この「０」の次の８ビットがデータ列であることを判別することができる。情報データ６３の受信が終わって、次のフレームの同期信号６１が送られてくると、データ復調部３５はイネーブル信号４２を「１」から「０」に変化させる。これ以降、上記の動作が繰り返し行われ、各フレームの情報データ６３がサンプリングされていく。
【００２６】
図５は、位相差検出器３２の回路構成を示す図である。
位相差検出器３２は、エクスクルーシブオアゲート（Ｅｘ．ＯＲ）５１、９０、コンパレータ５４、５７、９３、ＤＡＴＡフリップフロップ（Ｄ−ＦＦ）５５などから構成される。
Ｅｘ．ＯＲ５１には、入力信号６０と２分周ＣＬＫ４７が入力される。このＥｘ．ＯＲ５１は、入力信号６０内の同期信号６１と２分周ＣＬＫ４７との位相差に応じたパルス信号５１１を出力する。例えば、双方の信号に位相差がない状態では、図６（ａ）のようなパルス波形になる。また、位相差が非常に小さい場合には、図６（ｂ）のような波形に、位相差が９０°を越える程大きい場合には、図６（ｃ）のような波形になる。
【００２７】
このパルス信号５１１は、３ステートバッファ５２に送られる。３ステートバッファ５２の制御端子５２１には、データ復調部３５からのイネーブル信号４２が入力される。３ステートバッファ５２は、イネーブル信号４２が「０」のときだけ動作し、上記のパルス信号５１１をそのままＬＰＦ５３に出力する。イネーブル信号４２が「１」のときには、出力をハイインピーダンスの状態にして、電流を供給しないようにしている。
【００２８】
ＬＰＦ５３は、抵抗とコンデンサとから成る公知のローパスフィルタ回路であって、パルス信号５１１を平滑して直流電圧にする。
図７は、ＬＰＦ５３の出力電圧特性を示すグラフである。縦軸は、ＬＰＦ５３の出力電圧値、横軸は、Ｅｘ．ＯＲ５１に入力している同期信号６１と２分周ＣＬＫ４７との正エッジ間における位相差を示している。同図から、位相差が１８０°のときに、出力電圧は最大電圧Ｖｃｃとなり、０°と３６０°のときに最小電圧０となり、４５°、および３１５°のときにＶｃｃの１／４倍の電圧のＶＴＨ１、１３５°および２２５°のときにＶｃｃの３／４倍の電圧ＶＴＨ２になっている。ここで、位相差がプラスというのは、２分周ＣＬＫ４７が同期信号６１から遅れている場合を示し、マイナスは、逆に進んでいる場合を示す。
【００２９】
図５に戻って、ＬＰＦ５３の出力電圧は、コンパレータ５４、５７にそれぞれ出力される。このコンパレータ５４は、入力端子５４１、５４２に入力する各信号の電圧値を比較して、電圧値の大きい方の入力端子の符号に応じた信号（「０」または「１」）を出力する公知の電圧比較器である。また、コンパレータ５７についてもコンパレータ５４と同様の比較器で構成される。
【００３０】
なお、コンパレータ５４の入力端子５４１には、基準電圧ＶＴＨ１が印加され、コンパレータ５７の入力端子５７２には、基準電圧ＶＴＨ２が印加される。この基準電圧ＶＴＨ１、ＶＴＨ２は、図７のＶＴＨ１、ＶＴＨ２と同一の電圧に設定される。
そして、各コンパレータ５４、５７の出力信号は、ＡＮＤゲート５８に入力され、当該ＡＮＤゲート５８の出力信号は、Ｄ−ＦＦ５５のＤ０端子に出力される。
【００３１】
Ｄ−ＦＦ５５は、ＣＬＫ端子の信号、すなわちイネーブル信号４２が「０」から「１」に変化したときの立ち上がりエッジを検出したときの、Ｄ０端子の信号レベル（「０」または「１」）と同一の信号をＱ端子から位相差信号４６として出力する公知のフリップフロップ回路である。そして、Ｄ−ＦＦ５５は、次にＣＬＫ端子に立ち上がりエッジが入力されるまで、すなわち次のフレームの同期信号６１を受信するまで、Ｑ端子の信号レベルを現在の状態で維持する。これにより、１フレーム内で位相差信号４６を変化させないようにしている。すなわち、第１ＰＬＬ回路１０と第２ＰＬＬ回路１１とが切り替わらないようにしている。Ｄ−ＦＦ５５のＤ１端子には、コンパレータ５４の出力信号が入力されており、ＣＬＫ端子に立ち上がりエッジが入力されると、その時点の信号がロック信号３２１としてＱ１端子から出力され、位相比較器３０に送られる。
【００３２】
また、Ｅｘ．ＯＲ９０には、入力信号６０と２分周ＣＬＫ４８が入力される。このＥｘ．ＯＲ９０は、入力信号６０の同期信号６１と２分周ＣＬＫ４８との位相差に応じたパルス信号９０１を出力する。この信号９０１の波形は、上記のパルス信号５１１とほぼ同様である。
そして、このパルス信号９０１は、３ステートバッファ９１に送られる。３ステートバッファ９１の制御端子９１１には、イネーブル信号４２が入力される。このイネーブル信号４２が、「０」になると３ステートバッファ９１が動作し、上記のパルス信号９０１は、そのままローパスフィルタ（ＬＰＦ）９２に出力される。イネーブル信号４２が「０」のときには、出力端子をハイインピーダンスの状態にして、ＬＰＦ９２に電流を供給しないようにしている。
【００３３】
ＬＰＦ９２は、上記のＬＰＦ５３と同じローパスフィルタ回路で構成され、その出力電圧特性も同様（図７）である。ＬＰＦ９２の出力電圧は、コンパレータ９３に出力される。このコンパレータ９３は、上記のコンパレータ５７と同様の公知の電圧比較器である。コンパレータ９３の入力端子９３１には、基準電圧ＶＴＨ３（図７のＶｃｃの１／２倍の電圧）が印可される。コンパレータ９３の出力信号は、Ｄ−ＦＦ５５のＤ２端子に出力される。そして、ＣＬＫ端子に立ち上がりエッジが入力されると、その時点のＤ２端子の信号がロック信号３２２としてＱ２端子から出力され、位相比較器３１に送られる。
【００３４】
このような構成において、Ｅｘ．ＯＲ５１に入力する同期信号６１と２分周ＣＬＫ４７との位相差が、０°から４５°までの場合、４５°から１３５°までの場合、１３５°から２２５°までの場合、２２５°から３１５°までの場合、３１５°から３６０°までの場合での位相差検出器３２の動作について図８を参照しながら説明する。
【００３５】
図８は、同期信号６１と２分周ＣＬＫ４７、４８との位相の関係を示した模式図である。
ここでは、同期信号６１の隣接する正エッジ間を３６０°（１周期）として、同期信号６１の正エッジを０°の位置に決めている。また、上述したように２分周ＣＬＫ４８は、２分周ＣＬＫ４７から位相が常に９０°遅れた状態になっている。
【００３６】
同期信号６１と２分周ＣＬＫ４７との位相差が４５°までの範囲内である場合には（図８（ａ））、図７よりＬＰＦ５３の出力電圧はＶＴＨ１よりも小さくなるため、コンパレータ５４の出力端子は「０」、ＡＮＤゲート５８の出力端子は「０」となる。このとき、イネーブル信号４２が「０」から「１」になると、ＣＬＫ端子に立ち上がりエッジが入力されて、Ｑ端子（位相差信号４６）が「０」、Ｑ１端子（ロック信号３２１）が「０」となってラッチされる。これにより、図１に示す第１ＰＬＬ回路１０が動作するとともに、位相比較器３０にて同期信号６１と２分周ＣＬＫ４７の同方向エッジで同期がとられることになる。すなわち、図８（ａ）で示すように、同期信号６１と２分周ＣＬＫ４７、同期信号６１と２分周ＣＬＫ４８の同方向エッジ間および異方向エッジ間の位相差の内、最も位相差の小さいエッジ間となる、同期信号６１の正エッジと２分周ＣＬＫ４７の正エッジ間で同期がとられることになる。位相差が小さいということは、それだけ位相の調整量が少なくて済むので、位相合わせに要する時間を短縮できることになる。なお、この場合には、同期信号６１と２分周ＣＬＫ４８の位相差が９０°を越えるので、ＬＰＦ９２の出力電圧は、図７よりＶｔｈ３よりも大きくなりＱ２端子（ロック信号３２２）は「１」となる。しかし、このとき位相比較器３１は動作していないので、第１ＰＬＬ回路１０には影響を与えない。
【００３７】
続いて、同期信号６１と２分周ＣＬＫ４７の位相差が、４５°から１３５°までの範囲内にある場合には（図８（ｂ））、図７からＬＰＦ５３の出力電圧は、Ｖｔｈ１とＶｔｈ２の間の電圧となるので、Ｑ端子は「１」となり、第２ＰＬＬ回路１１が動作する。また、Ｑ１端子は「１」となる。このとき、２分周ＣＬＫ４８と同期信号６１との正エッジ間の位相差は９０°を越えるので、ＬＰＦ９２の出力電圧はＶｔｈ３よりも大きくなる。従って、Ｑ２端子は「１」となる。これにより、位相比較器３１は、異方向エッジを同期させるように動作する。すなわち、図８（ｂ）に示すように、この場合に最も位相差の小さい、同期信号６１の負エッジと２分周ＣＬＫ４８の正エッジ間で同期がとられるようになる。
【００３８】
また、同期信号６１と２分周ＣＬＫ４７の位相差が、１３５°から２２５°までの範囲内にある場合には（図８（ｃ））、図７からＬＰＦ５３の出力電圧は、Ｖｔｈ２を越えるので、Ｑ端子は「０」となり、第１ＰＬＬ回路１０が動作する。また、Ｑ１端子は「１」、Ｑ２端子は「１」となる。これにより、位相比較器３０は、異方向エッジを同期させるように動作する。すなわち、図８（ｃ）に示すように、この場合に最も位相差の小さい、同期信号６１の負エッジと２分周ＣＬＫ４７の正エッジ間で同期がとられるようになる。
【００３９】
また、同期信号６１と２分周ＣＬＫ４７の位相差が、２２５°から３１５°までの範囲内にある場合には（図８（ｄ））、図７からＬＰＦ５３の出力電圧は、Ｖｔｈ１とＶｔｈ２の間の電圧となるので、Ｑ端子は「１」となり、第２ＰＬＬ回路１１が動作する。また、Ｑ１端子は「１」、Ｑ２端子は「１」となる。これにより、位相比較器３１は、同方向エッジを同期させるように動作する。すなわち、図８（ｄ）に示すように、この場合に最も位相差の小さい、同期信号６１の正エッジと２分周ＣＬＫ４８の正エッジ間で同期がとられるようになる。
【００４０】
また、位相差が３１５°から３６０°の場合には、ＬＰＦ５３の出力電圧は、Ｖｔｈ１よりも小さくなるので、Ｑ端子は「０」となり、第１ＰＬＬ回路１０が動作する。また、Ｑ１端子は「０」、Ｑ２端子は「０」となる。これにより、位相比較器３０は、同方向エッジを同期させるように動作する。すなわち、図８（ａ）と同様に、この場合に最も位相差の小さい、同期信号６１の正エッジと２分周ＣＬＫ４８の正エッジ間で同期がとられるようになる。
【００４１】
このように、位相差検出器３２は、位相差の最も小さいエッジ同士を同期させるように、位相差信号４６、ロック信号３２１、３２２の出力レベル（「０」または「１」）を設定する回路構成になっているので、同期信号６１と２分周ＣＬＫ４７、４８間にいかなる位相差が生じていても、位相合わせを素早く行えるようになる。これにより、従来のように同方向エッジ同士を同期させる方法に比べて受信ＣＬＫ４４の生成に要する時間を短縮できるので、同期信号６１の送出時間をその分だけ短縮できるようになり、結果として伝送効率を向上できることになる。
【００４２】
また、上記図８では、２分周ＣＬＫ４７の位相が同期信号６１の位相よりも遅れている場合について説明したが、逆に２分周ＣＬＫ４７の正エッジの位相が進んでいる場合についても、同じ結果となる。もちろん、２分周ＣＬＫ４７、４８を基準にして同期信号６１との位相差を考えるようにしても同様である。また、同図では、２分周ＣＬＫ４７と同期信号６１の正エッジ間の位相差を基準としているが、２分周ＣＬＫ４８と同期信号６１の正エッジ間の位相差を基準としても最も位相差の小さいエッジ同士を同期させるように、位相差信号４６、ロック信号３２１、３２２の出力レベルを設定すれば、同様の結果となる。
【００４３】
図９は、位相比較器３０の回路構成を示す図であって、図１０は、位相比較器３０の回路内における信号波形を示したものである。まず、２分周ＣＬＫ４７の位相が同期信号６１よりも４５°までの範囲内で遅れている場合について、図１０（ａ）の信号波形を参照しながら、回路動作を説明する。
位相比較器３０は、Ｄ−ＦＦ７０、微分回路７１Ａ、７１Ｂ、セレクタ７３、８１、８２などから構成される。
【００４４】
Ｄ−ＦＦ７０は、Ｄ端子に入力されている同期信号６１をＴ端子に入力されている２分周ＣＬＫ４７の正エッジでラッチするフリップフロップである。図８（ａ）では、２分周ＣＬＫ４７の位相が同期信号６１の位相よりも遅れているので、Ｄ−ＦＦ７０のＱ端子は、「１」となり、ＱＢ端子は「０」となる。
微分回路７１Ａは、入力した同期信号６１の正エッジ及び負エッジを検出したとき、及び微分回路７１Ｂは、入力した２分周ＣＬＫ４７の正エッジ及び負エッジを検出したときだけ、マイナスの微分パルスを出力する公知の微分回路である。各回路の出力信号８０Ａ、８０Ｂは、非同期セットＤ−ＦＦ７２に出力される。
【００４５】
非同期セットＤ−ＦＦ７２は、ＳＢ端子が「０」になると、Ｑ端子を「１」に、ＱＢ端子を「０」にセットし、また、Ｄ端子を常時「０」としているので、ＴＢ端子に負エッジの信号が入ると、Ｑ端子を「０」に、ＱＢ端子を「１」にセットするフロップフリップ回路である。
従って、Ｑ端子には、図１０（ａ）に示すようなパルス信号７６が出力され、ＱＢ端子には、パルス信号７６を反転させた状態のパルス信号７７が出力される。
【００４６】
セレクタ７３は、Ｓ端子が「０」になると、Ａ端子の信号をそのままＹ端子に出力し、「１」になると、Ｂ端子の信号をそのままＹ端子に出力する公知の切り替え回路である。他のセレクタ８１、８２も同様である。
Ｄ−ＦＦ７０のＱ端子は、上記から「１」になっているので、セレクタ７３のＹ端子には、Ｂ端子の信号が出力される。さらに、２分周ＣＬＫ４７の位相が同期信号６１よりも４５°までの範囲内で遅れている場合には（図８（ａ）の場合）、上述のように位相差検出器３２からのロック信号３２１は「０」となるので、セレクタ８１は、Ａ端子の信号をＹ端子に出力する。すなわち、非同期セットＤ−ＦＦ７２のＱＢ端子から出力されるパルス信号７７が、セレクタ８１のＹ端子から出力されることになる。位相比較器選択部５０の出力信号３９は、第１ＰＬＬ回路１０を動作させるための信号であり、ここでは、「０」となるので、ＯＲゲート７９の出力信号は、パルス信号７７と同じ波形になる。一方、セレクタ８２のＳ端子は、「０」となるので、Ｙ端子の信号９７は、「１」となる。３ステートバッファ７４は、ＯＲゲート７９の出力が「０」になると動作して信号９７をそのまま出力するので、出力信号（位相差信号）３８は、図１０（ａ）のように、パルス信号７７を反転させたものと同じ波形（信号７６と同じ波形）となる。つまり、位相差信号３８が「１」のときだけ３ステートバッファ７４が動作して、ＬＰＦ３３に電流が供給されることになり（充電）、これによりＬＰＦ３３の出力電圧が上昇し、ＶＣＯ３４から出力される周波数が高くなり、２分周ＣＬＫ４７の位相が進むようになる。また、「０」のときは、３ステートバッファ７４が動作しないので、出力端子がハイインピーダンスの状態となり、ＬＰＦ３３には、電流が供給されないことになる。
【００４７】
次に、２分周ＣＬＫ４７の位相が同期信号６１よりも、１３５°から１８０°の範囲内で遅れている場合の回路動作について、図１０（ｂ）を参照しながら説明する。
この場合は、Ｄ−ＦＦ７０のＱ端子は「１」になり、ＱＢ端子は「０」となる。従って、セレクタ７３は、Ｂ端子の信号をそのままＹ端子に出力する。さらに、この場合のロック信号３２１は「１」となるので、セレクタ８１のＢ端子に入力される信号、すなわちセレクタ７３のＹ端子からの信号７８がＮＯＴゲート８４で反転された信号が入力され、これがＹ端子から出力される。また、セレクタ８２のＳ端子は「１」となるので、Ｙ端子の信号９７は、「０」となる。従って、図１０（ｂ）のように、位相差信号３８は、パルス信号７６と同様の波形となる。つまり、位相差信号３８が「−１」のときだけ３ステートバッファ７４が動作して、ＬＰＦ３３から電荷を引き込んで（放電させて）、ＬＰＦ３３の出力電圧を下降させる。これにより、ＶＣＯ３４から出力される周波数が低くなり、２分周ＣＬＫ４７の位相が遅れるようになる。また、「０」のときは、３ステートバッファ７４が動作しないので、出力端子がハイインピーダンスの状態となり、ＬＰＦ３３には、電流が供給されないことになる。
【００４８】
図１０（ｃ）は、２分周ＣＬＫ４７の位相が同期信号６１よりも、１８０°から２２５°の範囲内で遅れている場合の波形図である。
この場合は、Ｄ−ＦＦ７０のＱ端子は「０」になり、ＱＢ端子は「１」となるので、セレクタ７３は、Ａ端子の信号をそのままＹ端子に出力する。また、ロック信号３２１が「１」となるので、セレクタ７３のＹ端子からの信号７８が反転された信号がセレクタ８１のＹ端子から出力される。そして、セレクタ８２のＳ端子は「１」となるので、Ｙ端子の信号９７は「１」となり、位相差信号３８は、図１０（ａ）と同様になるので、結果として２分周ＣＬＫ４７の位相が進むようになる。
【００４９】
図１０（ｄ）は、２分周ＣＬＫ４７の位相が同期信号６１よりも、３１５°から３６０°の範囲内で遅れている場合の波形図である。
この場合は、Ｄ−ＦＦ７０のＱ端子は「０」になり、ＱＢ端子は「１」となるので、セレクタ７３は、Ａ端子の信号をそのままＹ端子に出力する。また、ロック信号３２１が「０」となるので、セレクタ７３のＹ端子からの信号７８がそのままセレクタ８１のＹ端子から出力される。そして、セレクタ８２のＳ端子は「０」となるので、Ｙ端子の信号９７は「０」となり、位相差信号３８は、図１０（ｂ）と同様になるので、結果として２分周ＣＬＫ４７の位相が遅れるようになる。
【００５０】
以上、説明したように位相比較器３０は、同方向エッジ間だけでなく、異方向エッジ間でも位相差の大きさに応じて位相差信号３８を生成できるように回路構成されているので、ロック信号３２１の出力レベルの切り換えにより、第１ＰＬＬ回路１０において、同方向エッジ同士でも異方向エッジ同士でも同期をとることができる。
【００５１】
また、図示していないが、位相比較器３１も同様の構成にしているので、第２ＰＬＬ回路１１において、同期信号６１と２分周ＣＬＫ４８の同方向エッジでも異方向エッジ同士でも同期がとれるようになっている。
このように、ＰＬＬ回路部２０は、同期信号６１、２分周ＣＬＫ４７、４８の位相差の大きさに基づいて第１ＰＬＬ回路１０と第２ＰＬＬ回路１１とを切り換えると共に、同方向エッジでも異方向エッジ同士でも同期をとれるように構成されているので、従来のように同方向エッジだけで同期をとる場合に比べて、同期を早くとれるようになる。従って、同期信号６１の送出時間をその分だけ従来よりも短くすることができるようになるので、結果として信頼性を落とすことなく伝送効率を向上できる。
【００５２】
なお、データ復調部３５は、位相合わせが同期信号６１と２分周ＣＬＫ４７との間で行われた場合（第１ＰＬＬ回路１０で行われた場合）には、同期信号６１の次に送られてくるスタートビット６２と情報データ６３とを図２のように受信ＣＬＫ４４の負エッジのタイミングでラッチしてサンプリングする。
この場合、受信ＣＬＫ４４の負エッジが情報データ６３の１ビットの中央の位置に現れるので、負エッジでラッチするようにしておけば、たとえ受信ＣＬＫ４４の位相がわずかにずれたとしても、信号のレベル（「０」または「１」）を誤って認識することがなくなり信頼性を向上できる。
【００５３】
一方、位相合わせが第２ＰＬＬ回路１１で行われた場合には、受信ＣＬＫ４４の正エッジのタイミングでラッチする。これは、２分周ＣＬＫ４８が、受信ＣＬＫ４４の負エッジのタイミングで２分周されて生成された信号なので、受信ＣＬＫ４４の負エッジが情報データ６３の正エッジ及び負エッジと同期していることになり、情報データ６３の１ビットの中央の位置には正エッジが現れることになるからである。
【００５４】
図１１は、データ復調部３５内のラッチ切り替え部３５１を示した図である。上記のように、第１ＰＬＬ回路１０が選択された場合には、位相差信号４６が「０」になる。セレクタ３５２は、Ｓ端子に「０」が入力されると、Ａ端子の信号を、「１」が入力されると、Ｂ端子の信号をＹ端子から出力する公知の切り換え回路であって、この場合、Ｓ端子が「０」になるので、受信ＣＬＫ４４がそのままの状態で、８ビットシフトレジスタに送られる。８ビットシフトレジスタは図示していないが、情報データ６３を入力すると、ビット毎に受信ＣＬＫ４４の負エッジでラッチする。
【００５５】
一方、第２ＰＬＬ回路１１が選択された場合には、位相差信号４６が「１」になり、セレクタ３５２のＳ端子が「１」になるので、受信ＣＬＫ４４は、ＮＯＴゲート３５３で反転されてＹ端子から出力され、８ビットシフトレジスタに送られる。
８ビットシフトレジスタは、上記のように情報データ６３を負エッジでラッチする回路なので、受信ＣＬＫ４４を８ビットシフトレジスタに入力する前に反転させておけば、実質的には受信ＣＬＫ４４の正エッジのタイミングで情報データ６３をラッチさせたことと同じことになる。
【００５６】
なお、本発明は、上記実施の形態に限定されないのは言うまでもなく、以下のような変形例を考えることができる。
（１）上記実施の形態では、第１、第２ＰＬＬ回路１０、１１を選択的に切り替える構成としているが、第１ＰＬＬ回路１０だけで構成して受信ＣＬＫ４４を生成するようにしてもよい。この場合は、２分周ＣＬＫ４８が存在しないので、同期信号６１と２分周ＣＬＫ４７との同方向エッジ間、もしく異方向エッジ間の内、位相差の小さい方のエッジ同士を同期させるようにロック信号３２１の出力レベルを設定する。このようにしても、従来のように同方向エッジ間でのみ同期をとることに比べると、位相合わせに要する時間を短縮できる。また、回路構成が簡易になりコストも軽減できる。なお、この場合は、受信ＣＬＫ４４の立ち下がりエッジで情報データ６３をサンプリングするようにすればよい。
【００５７】
（２）上記実施の形態では、受信ＣＬＫ４４を２分周した２分周ＣＬＫ４７、４８を生成し、これらと同期信号６１との間で位相合わせを行うようにしているが、２分周に限定されることはない。例えば、４分周した２つのパルス信号を９０°位相をずらして生成し、これらと同期信号６１との間で位相合わせを行うようにしても、上記同様に位相合わせに要する時間を短縮できるという効果を得ることができる。このことは、分周しない場合、すなわち２分周器３６、３７を取り除いた場合でも同じことがいえる。なお、分周しない場合は、受信ＣＬＫ４４と入力信号６０の周波数が同一になるので、これらを同方向エッジもしくは異方向エッジ同士で同期させると、サンプリングエッジが情報データ６３の立ち上がりエッジもしくは立ち下がりエッジと同タイミングになり、例えば受信ＣＬＫ４４の位相がわずかでもずれると信号レベルを誤って認識することになってしまう。そこで、このような場合は、上記のラッチ切り換え部３５１の代わりに、位相を例えば１８０度ずらすことができる公知の位相調整回路を構成しておけば、位相のずれた受信ＣＬＫの立ち上がりもしくは立ち下がりエッジが、情報データ６３の１ビットのほぼ中央部に位置することになる。従って、いずれのエッジでサンプリングを行っても誤認識することがなくなり、信頼性を向上できる。
【００５８】
また、相互に位相の異なる複数の分周パルスを生成し、これらと同期信号６１との間で位相合わせを行うようにすれば、さらに位相合わせに要する時間を短縮できるという効果を得ることができる。例えば、上記の２分周ＣＬＫ４７から４５°遅れた位相の２分周クロック４７１（図示せず）を生成すると共に、これと同期信号６１とを位相合わせさせる第３のＰＬＬ回路を新たに設ける。そして、位相差検出器３２では、２分周ＣＬＫ４７、４８、４７１と同期信号６１との間において最も位相差の小さいエッジ間を求め、そのエッジ同士を同期させるように、第１〜第３ＰＬＬ回路のいずれかを動作させるようにする。このようにすれば、生成した３つの２分周ＣＬＫ４７、４８、４７１との位相差により、動作させるＰＬＬ回路を選択できるので、上述よりも位相の調整量が少なくて済み、位相合わせに要する時間を短縮できる。
【００５９】
（３）上記実施の形態では、第１、第２ＰＬＬ回路１０、１１を用いて同期信号６１から受信ＣＬＫ４４を生成するようにしているが、本発明はこれに限定されず、同期信号６１と位相合わせを行って受信ＣＬＫ４４を生成することができる回路であれば適用できる。
【００６０】
【発明の効果】
以上説明してきたように本発明によれば、受信した同期信号とパルス生成手段によって生成されたクロックパルスとの同方向エッジ間および異方向エッジ間における位相差を求め、位相差の最も小さいエッジの組み合わせを選択し、そのエッジ間の位相差がなくなるように、クロックパルスの位相を調整させるようにしたので、従来のように同方向エッジ間での位相差をなくすようにクロックパルスの位相を調整する方法に比べて、位相の調整量が少なくて済み、位相調整に要する時間を短縮できる。これにより、同期信号の送出時間をその分短縮できるようになるので、結果として伝送効率の向上を図れる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るデータ受信装置の全体構成図である。
【図２】外部装置から上記データ受信装置に伝送されてくる入力信号の構成例を示した図である。
【図３】上記データ受信装置内のＶＣＯの入力電圧に対する受信ＣＬＫの周波数特性を示す図である。
【図４】（ａ）は、同期信号と２分周ＣＬＫの同方向エッジ（正エッジ同士及び負エッジ同士）を同期させた状態を示す図であって、（ｂ）は、同期信号と２分周ＣＬＫとの異方向エッジ（正エッジと負エッジ）を同期させた状態を示す図である。
【図５】位相差検出器の回路構成を示す図である。
【図６】同期信号と２分周ＣＬＫとの位相差に応じて出力されたパルス信号の波形を示す図である。
【図７】ＬＰＦの出力電圧特性を示す図である。
【図８】位相差検出器に入力している同期信号と２分周ＣＬＫとの位相の関係を示した模式図である。
【図９】位相比較器の回路構成を示す図である。
【図１０】位相比較器の回路内における信号波形を示した図である。
【図１１】データ復調部内のラッチ切り替え部の構成を示した図である。
【符号の説明】
１０    第１ＰＬＬ回路
１１    第２ＰＬＬ回路
２０    ＰＬＬ回路部
３０、３１    位相比較器
３２    位相差検出器
３３、５３、９２    ＬＰＦ
３４    ＶＣＯ
３５    データ復調部
３６、３７    ２分周器
３８、４０、４６    位相差信号
４２    イネーブル信号
４４    受信ＣＬＫ
４５    ホールド信号
４７、４８    ２分周ＣＬＫ
４９、５０    位相比較器選択部
５１、９０    Ｅｘ．ＯＲ
５２、７４、９１    ３ステートバッファ
５４、５７、９３    コンパレータ
５５、７０    Ｄ−ＦＦ
５８    ＡＮＤゲート
６０    入力信号
６１    同期信号
６２    スタートビット
６３    情報データ
７１Ａ、７１Ｂ    微分回路
７２    非同期セットＤ−ＦＦ
７３、８１、８２、３５２    セレクタ
７９    ＯＲゲート
８４、３５３    ＮＯＴゲート
３２１、３２２    ロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003994545.tif 000009
【図９】
0003994545.tif 000010
【図１０】
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【図１１】
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