(57)【特許請求の範囲】
【請求項１】
基板表面に、前記基板表面のゲート電極を覆うように、第１層のフォトレジストを塗布する工程と、
前記第１層のフォトレジストの上面に第２層のフォトレジストを塗布する工程と、
さらに前記第２層のフォトレジストの上面に第３層のフォトレジストを塗布する工程と、
前記第１層から第３層までのフォトレジストよりなるフォトレジスト構造中に、開口部を、前記開口部が前記第２および第３層のフォトレジストを貫通するように、また、前記開口部の大きさが、前記第３層のフォトレジストから前記第２層のフォトレジストに向って漸次的に増大するように、かつ、前記開口部の大きさが、前記第１層のフォトレジストから前記第２層のフォトレジストに向って漸次的に増大するように、さらに前記開口部において、前記ゲート電極の表面が露出されるように形成する工程と、
前記フォトレジスト構造上に、前記ゲート電極よりも低抵抗の金属層を、前記開口部も含むように堆積し、前記開口部中において、前記ゲート電極上に低抵抗電極を形成する工程とよりなり、
前記第１層のフォトレジストは、前記ゲート電極の側壁面に密接して、前記基板表面を覆うことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２層のフォトレジストの露光感度は、前記第１層のフォトレジストおよび前記第３層のフォトレジストの露光感度よりも大であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１層のフォトレジストと前記第２層のフォトレジストの界面近傍において、前記第１層のフォトレジストと前記第２層のフォトレジストとを混合し、露光感度に勾配を有する遷移領域を形成する工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第２層のフォトレジストと前記第３層のフォトレジストの界面近傍において、前記第２層のフォトレジストと前記第３層のフォトレジストとを混合し、露光感度に勾配を有する遷移領域を形成する工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記第２層のフォトレジストと前記第３層のフォトレジストとは、それぞれ異なる感光波長を有することを特徴とする請求項１乃至４記載の半導体装置の製造方法。
【請求項６】
前記第１層のフォトレジストを塗布後に、熱処理を行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記第２層のフォトレジストを塗布後に１回目の露光を行う工程と、続いて前記第２層のフォトレジスト上にミキシング防止剤を塗布する工程とをさらに含み、前記第３層のフォトレジストを塗布後に２回目の露光を行う工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記２回目の露光時において、前記１回目の露光時よりも開口寸法が小であるマスクを使用することを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記低抵抗電極を形成後に、前記低抵抗電極の表面と、前記ゲート電極の前記側壁面と、前記基板表面に第１の表面保護膜を堆積し、前記基板上にパターニングによってオーミック電極を形成する工程と、
前記オーミック電極の表面と前記表面保護膜上に、さらに第２の表面保護膜を堆積する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記第１層のフォトレジストを形成する工程の前に、前記基板上に形成した前記ゲート電極をマスクとして、不純物元素をイオン注入法により導入し、拡散領域を形成する工程と、
前記拡散領域上にオーミック電極をパターニングにより形成する工程と、
前記ゲート電極表面上と、前記オーミック電極表面上と、前記基板上に表面保護膜を堆積する工程をさらに含み、
前記ゲート電極上の前記表面保護膜上にさらに前記フォトレジスト構造を形成する工程の後に、
前記開口部を、前記ゲート電極上部の前記表面保護膜が表出するように形成する工程と、
前記ゲート電極上部の前記表面保護膜をエッチングにより除去する工程と、
前記ゲート電極上に前記低抵抗電極を形成する工程を含み、
前記第１層のフォトレジストを形成する工程は、前記第１層のフォトレジストが、前記ゲート電極の側壁を覆う前記表面保護膜の側面に密接するように形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
前記第１層のフォトレジストを形成する工程の前に、前記基板上に形成した前記ゲート電極をマスクとして、不純物元素をイオン注入法により導入し、拡散領域を形成する工程と、
前記ゲート電極表面上と、前記拡散領域を含む前記基板上に表面保護膜を堆積する工程と、
前記拡散領域上にオーミック電極をパターニングにより形成する工程をさらに含み、
前記ゲート電極上の前記表面保護膜上にさらに前記フォトレジスト構造を形成する工程を有することを特徴とする請求項１または１０記載の半導体装置の製造方法。
【請求項１２】
基板表面に、前記基板表面の第１の導体パターンを覆うように、第１層のフォトレジストを塗布する工程と、前記第１層のフォトレジストの上面に第２層のフォトレジストを塗布する工程と、さらに前記第２層のフォトレジストの上面に第３層のフォトレジストを塗布する工程と、
前記第１層から第３層までのフォトレジストよりなるフォトレジスト構造中に、開口部を、前記開口部が前記第２および第３層のフォトレジストを貫通するように、また、前記開口部の大きさが、前記第３層のフォトレジストから前記第２層のフォトレジストに向って漸次的に増大するように、かつ、前記開口部の大きさが、前記第１層のフォトレジストから前記第２層のフォトレジストに向って漸次的に増大するように、さらに前記開口部において、前記第１の導体パターンの表面が露出されるように形成する工程と、
前記フォトレジスト構造上に、金属層を、前記開口部も含むように堆積し、前記開口部中において、前記第１の導体パターン上に第２の導体パターンを形成する工程とよりなり、
前記第１層のフォトレジストは、前記第１の導体パターンの側壁面に密接して、前記基板表面を覆うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体装置とその製造方法に関し、特に、３層フォトレジスト法を用いた低抵抗２層ゲート構造の形成方法、およびエアブリッジ配線構造の形成方法に関する。
【０００２】
【従来の技術】
高融点金属をゲート電極材料に用いた化合物半導体電界効果トランジスタは、動作速度が速く、拡散領域を自己整合プロセスによって形成するため製造工程が比較的簡単であり、また、高融点金属は熱拡散工程等の熱処理工程に対して十分な耐熱性があることから、化合物半導体集積回路に広く採用されており、ＧａＡｓゲートアレイや、携帯電話等の超高周波帯域を使う移動体通信用機器の増幅用ＩＣなどが製品化されている。
【０００３】
近年の情報通信の発達から、かかる超高周波帯域で使われるアナログ素子およびデジタル素子は、より高速・低消費電力で動作することが求められている。高速化を達成するためにはＦＥＴのゲート長を短縮することが有効な手段であるが、ゲート断面積が縮小することによって、ゲート抵抗が上昇するという問題を生じる。ゲート用の金属として耐熱性があり、良好なショットキー接合が得られるＷＳｉ等の高融点金属やその化合物が通常用いられるが、ＷＳｉは抵抗率が２×１０-4Ωｃｍと大きいため、ゲート抵抗を下げる必要がある。ＷＳｉ以外の高融点金属やその化合物でも本質的に同様である。
【０００４】
ゲート抵抗を低減する方法として、いわゆる庇型構造とする方法が提案されている。この方法では、ゲート電極をショットキー接合層とその上の低抵抗層の２層構造とし、低抵抗層の幅をゲート電極の幅よりも大として、ゲート電極全体の抵抗を低減する。例えば、低抵抗金属を、熱拡散工程等の熱処理工程後にゲートＷＳｉ電極上に形成する方法が提案されている。しかし、自己整合プロセスによって形成されるＭＥＳＦＥＴ等の化合物半導体装置においては、拡散層形成時に、ゲート電極をマスクとしてイオン注入を行うため、幅の異なる上記低抵抗層の形成は、イオン注入等の工程をすべて終了した後に行う必要がある。このため、Ａｕ等の耐熱性の低い低抵抗金属を使用できる利点がある一方で、従来の単層ゲートを形成する工程に低抵抗層を形成する工程がさらに加わるため、大幅に工程が増えるという問題がある。
【０００５】
図１〜図３は従来技術による２層ゲート構造を有するＭＥＳＦＥＴの製造工程を示す断面図である。
図１（Ａ）を参照するに、半絶縁性ＧａＡｓ基板１８の表面上に、Ｓｉ+ のイオン注入によってチャネル層１２を形成し、次に、ＷＳｉゲート電極１０をＷＳｉ層の堆積およびパターニングによって形成する。そして、ゲート電極１０をマスクとして、さらにＳｉ+ のイオン注入を行い、ｎ- 領域１４を形成する。次に、ゲート電極１０の側壁に図示しない側壁酸化膜を形成し、これをマスクとして、Ｓｉ+ のイオン注入を再度行い、ｎ+ 領域１６を形成する。さらに、前記イオン注入領域１４および１６を活性化するための熱処理を行い、ＭＥＳＦＥＴの縮小化に必須であるＬＤＤ（Lightly Doped Drain ）構造を形成する。
【０００６】
次に図１（Ｂ）の工程では、ゲート電極１０を有する基板１８上に、フォトレジスト２０を塗布する。
さらに図１（Ｃ）の工程で、ドライエッチング法あるいはアッシング法等により、エッチバックを行ってフォトレジスト２０の一部を除去し、ゲート電極１０の上部を表出させる。
【０００７】
続いて図２（Ｄ）の工程では、エッチバック後に残ったフォトレジスト２０の上に、さらにリフトオフ用のフォトレジスト２２を塗布後、ゲート電極１０の上部に、フォトレジスト２２をパターニングして開口部２６を形成し、前記開口部２６を介して低抵抗金属２４を、真空蒸着法により前記ゲート電極１０上に、堆積させる。前記低抵抗金属層２４は、また前記フォトレジスト２２上にも一様に堆積する。
【０００８】
次に図２（Ｅ）の工程で、フォトレジスト２０および２２をリフトオフすることによって、フォトレジスト２２上の低抵抗金属層２４を除去し、ゲート電極１０上に低抵抗金属層２４を庇状に残す。
さらに図２（Ｆ）の工程で、表面保護膜２８としてＳｉＮ膜２８を堆積させる。この工程では、低抵抗層２４の庇の下部にも保護膜２８が形成されるように、プラズマＣＶＤ法などを使用する。
【０００９】
次に図３（Ｇ）の工程では、図２（Ｆ）の構造上にフォトレジスト３０を形成し、パターニングによりオーミック電極形成領域に開口部３０Ａ、３０Ｂを形成する。さらに、前記開口部３０Ａ、３０Ｂにより露出される表面保護膜２８を、ドライエッチング法等により除去した後、基板１８とオーミック接触する金属層３２を真空蒸着法により堆積させる。
【００１０】
続いて図３（Ｈ）の工程で、フォトレジストパターン３０とその上部の電極用金属３２の一部をリフトオフし、基板１８上に残された金属層３２によりオーミック電極を形成する。
最後に図３（Ｉ）の工程で、オーミック電極３２の表面の表出部を保護するため、再度表面保護膜３４を堆積させ、ＭＥＳＦＥＴが完成する。
【００１１】
また、図１から図３に示すようなエッチバック法を用いない方法として、いわゆる２層フォトレジスト法を用いた技術が公開されている。特開平０１−１８４９５８号公報参照。この方法では、ゲート電極を形成した後に、前記ゲート電極を覆うように、下層に露光感度の高い第１のフォトレジスト層を、また上層に露光感度のより低い第２のフォトレジスト層を有する２層構造のフォトレジストを形成する。次に、ゲート電極の幅よりも開口寸法の小さいフォトマスクを使用して露光、および現像を行う。かかる露光および現像の結果、ゲート電極上部が表出するまでフォトレジストが溶解するが、その際第１の高感度のフォトレジストは横方向の現像速度が速いため、形成されるフォトレジスト開口部の断面形状はリフトオフするに都合のよいいわゆる逆テーパー状となる。即ち、開口部の径が、上層の領域よりも下層の領域の方で大となるため、リフトオフする際に、有機溶剤によりフォトレジストを溶解するのが容易になる。さらに続いて、Ａｕ等の低抵抗金属層を蒸着し、リフトオフしてショットキー金属と低抵抗金属の２層ゲート構造を形成する。
【００１２】
ところで、一般にＧａＡｓアナログ集積回路では、主にマイクロ波帯域の信号処理を行うため、基板上に形成されたＦＥＴ等の能動素子が、電送線路、ダイオード、抵抗、容量、インダクタンス等と一体的に集積化され、いわゆるマイクロ波モノリシック集積回路（ＭＭＩＣ）を形成することが多い。かかるＭＭＩＣをより高周波数帯で動作させるためには、配線間の寄生容量を低減する必要があるが、その手段としてエアブリッジ配線といわれる手法が使われることがある。エアブリッジ配線は、絶縁体を配線層間膜に使用する場合と比べて比誘電率の小さい空気を使用するもので、寄生容量を下げ、高周波化に有効な技術である。
【００１３】
図４（Ａ）〜（Ｅ）および図５（Ｆ）〜（Ｉ）は、従来技術によるエアブリッジ配線を有する半導体装置の断面図である。
図４（Ａ）を参照するに、基板３６上に、図示しないフォトレジストパターンをパターニング形成し、リフトオフして下部電極３８を形成する。
次に図４（Ｂ）に示す工程で、フォトレジストを塗布およびパターニングし、開口部４１を有するフォトレジストパターン４０を形成する。
【００１４】
さらに図４（Ｃ）に示す工程で、紫外線照射による露光を行い、さらに熱処理を行うことにより、フォトレジストパターン４０を感光硬化させ、続いて図４（Ｄ）に示す工程で、前記硬化したフォトレジストパターン４０上に金属層４２をスパッタリング法により、薄く堆積する。図４（Ｃ）の工程では、熱処理の結果、フォトレジストパターン４０は円弧状の局面形状を有するように変形する。
【００１５】
次に図４（Ｅ）に示す工程で、前記金属層４２上に配線形成部を露出するフォトレジストパターン４４をパターニング形成し、さらに図５（Ｆ）に示す工程で、前記金属層４２上に配線層となる金属層４６を前記フォトレジストパターン４４をマスクとして、電解メッキにより成長する。
続いて図５（Ｇ）に示す工程で、前記フォトレジストパターン４４をアッシング法等により除去し、次に図５（Ｈ）に示す工程で、配線層４６をマスクとして、金属層４２の不要部分をイオンミリング法等により除去する。
【００１６】
最後に図５（Ｉ）に示す工程で、配線下の硬化したフォトレジスト４０を溶解させて除去し、エアブリッジ配線４６が完成する。
また、エアブリッジ配線を形成する方法には、図４（Ａ）〜（Ｅ）および図５（Ｆ）〜（Ｉ）に示した方法よりも簡便な技術も公開されている。特開平０３−１２６２４７号公報参照。この方法では、基板上に下層配線を形成し、この下層配線上に配線の橋桁部となる柱状構造を設け、下層配線と柱状構造を覆うようにフォトレジストを塗布する。次に、イメージリバーサル法などの方法を用いて、柱状構造の上面が表出するように溝を形成し、溝の深さよりも薄い金属膜を被覆し、リフトオフして配線パターンを形成すると同時に、溝部分のレジストを除去して配線下に空間を設け、エアブリッジ配線が完成する。
【００１７】
【発明が解決しようとする課題】
しかし、図１（Ａ）〜（Ｃ）から図３（Ｇ）〜（Ｉ）に示す２層構造の低抵抗ゲート電極の形成の際には、エッチバック法に起因して様々な問題が生じていた。ひとつは、エッチバック後に残存するフォトレジストの膜厚の問題である。エッチバックの工程において、ゲート電極の上部を表出させた後、さらに続けてエッチバックを過度に行った場合には、ゲート電極の上部も引き続いてエッチングされてしまい、その結果、電極の厚みが減少することになる。このため、その後低抵抗層を形成した時に、低抵抗層・ゲート電極の庇部分と基板表面間の距離が小さくなり、ゲート寄生容量が増大してしまう。また、表面保護膜を堆積した際、庇下部では反応ガスや、反応生成物の回り込みが悪くなる結果、平坦部よりも保護膜の膜厚が小さくなる。かかる表面保護膜の膜厚の減少は、耐湿性の確保など、表面保護膜としての機能を損う可能性がある。
【００１８】
また、ＧａＡｓ等の化合物半導体はＧａあるいはＡｓの極性に伴う多少の圧電性を有しているが、ゲート電極と表面保護膜はともに膜応力によって基板に歪みを与えるため、使用している結晶方位によってはゲート電極下にピエゾ電荷を生じることがある。ピエゾ電荷が生じると、ＦＥＴのチャネル内の電荷分布が変化するため、ＦＥＴの閾値電圧が変動する。特にかかるＧａＡｓＦＥＴをＤＣＦＬ（direct-coupled  FET logic ）回路に適用した場合、ＦＥＴの閾値電圧をウェハー面内で均一に保つことが困難で、集積回路チップ毎に動作特性がばらついてしまう。またエッチバック時に残存するフォトレジストの膜厚がウェハー面内でばらつくと、上述したように低抵抗層の庇下部における表面保護膜の膜厚変動が生じてしまい、閾値電圧の面内均一性が劣化する。
【００１９】
また、先に説明した従来のＦＥＴの製造方法では、エッチバック後にフォトレジストの平坦性が劣化する問題があった。一般に、ゲート電極のパターンの大きさによって、パターン上のフォトレジストの膜厚は異なる。即ち、大面積のパターン上ではフォトレジストの膜厚は平坦部に形成した場合とほぼ等しい膜厚になるが、サブミクロン、あるいはクオーターミクロン領域のパターン上では、大面積のパターン上における場合よりも、膜厚が一般に薄くなることが知られている。したがって、エッチバックによってゲート電極上部を表出させる場合、パターンの形状によって必要なエッチバック量が異なることになる。このため、高速動作を必要とするゲート長の短縮されたゲート電極部分と、回路上の要請から大面積を必要とするゲート電極部分に、同時に同一のプロセスによって低抵抗層を形成するのが困難になる。
【００２０】
さらに、各種のプロセス工程において、基板表面をドライエッチング時のダメージから保護するためには、ゲート電極加工後に表面保護膜を堆積させることが望ましいが、表面保護膜を堆積後にエッチバックを行った場合、フォトレジストをエッチバックした後に、ゲート電極上の保護膜を除去する必要がある。この工程でドライエッチング法を用いた場合、フォトレジストと保護膜との間のエッチング選択比が十分確保されない場合には、エッチバック後に残存するフォトレジストの膜厚がばらついてしまう。このように、保護膜除去工程において、エッチング速度のウェハー面内均一性が低いと、残る保護膜厚の均一性も低くなり、ドライエッチング工程全体の制御が困難となる。したがってこのような理由から、低抵抗層２４上に表面保護膜２８を堆積させる工程を含む、図１（Ａ）〜図３（Ｉ）の従来の製造方法では、プロセス条件を設定する上での自由度が制限されることになる。
【００２１】
また、前述した、特開平０１−１８４９５８号公報記載の２層レジスト法による技術では、逆テーパ形状の開口部を形成するため、下部電極幅よりも開口寸法の小さいフォトマスクを使用する必要があるが、特に下部電極が微細化されたゲート電極の場合には、この方法ではゲート長の所望の微細化に効果的に対応できない。即ち、下層フォトレジストは、先にも説明したように高感度レジストであるためこの層の現像速度は大きく、わずかな入射光強度によっても溶解する。このため、ゲート長０．２μｍといった高性能のＦＥＴの製造において２層構造を形成するためには、フォトマスクの開口寸法を実質的にゼロにする必要があるが、フォトマスクの開口寸法を例えば０．１５μｍ程度にして、高分解能の電子線露光などにより非常に微細な開口部を開口させたとしても、上層に低感度フォトレジストを使用する限り、現像後のフォトレジストパターンの開口寸法はゲート長よりも実質的に小さいため、かかる開口部を介した蒸着により庇型ないしＴ型のゲート構造を形成することは困難である。そのため、２層ゲート構造に伴うゲート抵抗の低減効果が不十分となる。また、下層フォトレジストの溶解速度は速いために、現像時には極めて短時間に基板表面が表出しやすく、現像時間を制限することによって、下層フォトレジストが完全に開口しない範囲で現像を行うのは困難である。
【００２２】
一方、図４（Ａ）〜（Ｅ）および図５（Ｆ）〜（Ｉ）に示すエアブリッジ配線の形成技術には以下のような問題がある。
第１は、硬化したフォトレジスト上に、メッキのために下地金属を堆積する場合の問題である。フォトレジストを硬化させる際の熱処理条件は、フォトレジストの性質等によって微妙に異なる。そこで、フォトレジストの硬化が不十分であると堆積膜の膜応力によって皺が発生してしまい、これによってエアブリッジ配線の変形等が生じる。逆に、硬化を過度に行うと、最後の除去工程で完全に除去しきれない場合があり、したがって、プロセスウィンドウが極めて狭いことになる。
【００２３】
第２に、フォトレジストを硬化させる際に、熱処理時の加熱による内部応力等によってフォトレジスト形状が変化し、そのためエアブリッジ配線の形状は先にも説明したように一般に円弧状になるが、かかる配線円弧部の強度不足に起因して形状が変化することがあることである。例えばその長さが変化した場合に、配線のコンダクタンス等が変化するために、最終的には回路の高周波特性に影響する。エアブリッジ配線では、比誘電率の小さい空気を層間絶縁膜として使うことで寄生容量を低減させているため、通常使われるような表面保護膜は、寄生容量を増大させることになるので、使われない。
【００２４】
さらに第３に、１層の配線を形成するのに２回のフォトレジストパターン形成工程が必要であって、工程数が多く、コストダウンを要求されるプロセスとしては不利であるという問題もある。
【００２５】
【課題を解決するための手段】
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明では、基板表面に、前記基板表面のゲート電極を覆うように、第１層のフォトレジストを塗布する工程と、前記第１層のフォトレジストの上面に第２層のフォトレジストを塗布する工程と、さらに前記第２層のフォトレジストの上面に第３層のフォトレジストを塗布する工程と、前記第１層から第３層までのフォトレジストよりなるフォトレジスト構造中に、開口部を、前記開口部が前記第２および第３層のフォトレジストを貫通するように、また、前記開口部の大きさが、前記第３層のフォトレジストから前記第２層のフォトレジストに向って漸次的に増大するように、かつ、前記開口部の大きさが、前記第１層のフォトレジストから前記第２層のフォトレジストに向って漸次的に増大するように、さらに前記開口部において、前記ゲート電極の表面が露出されるように形成する工程と、前記フォトレジスト構造上に、前記ゲート電極よりも低抵抗の金属層を、前記開口部も含むように堆積し、前記開口部中において、前記ゲート電極上に低抵抗電極を形成する工程とよりなり、前記第１層のフォトレジストは、前記ゲート電極の側壁面に密接して、前記基板表面を覆うことを特徴とする。
【００２６】
請求項１記載の本発明の特徴によれば、リフトオフによるパターニング時に、現像液がフォトレジスト中に侵入し、フォトレジストが溶解しやすくなると共に、低抵抗層を形成後の庇の形状が、ゲート電極の配線抵抗をより低減し、庇と基板間で生じる寄生容量を低減し、表面保護膜の庇下部への成膜を均一にする。
また、請求項２記載の発明では、前記第２層のフォトレジストの露光感度は、前記第１層のフォトレジストおよび前記第３層のフォトレジストの露光感度よりも大であることを特徴とする。
【００２７】
請求項２記載の本発明の特徴によれば、第２層のフォトレジストの領域において、現像速度が大となるために、現像後の基板表面方向の第２層のフォトレジストが除去される領域が広くなる結果、後の低抵抗層形成の際のリフトオフ時に、フォトレジストを完全に溶解除去することができ、また、低抵抗層をＹ型に形成することができる。
【００２８】
また、請求項３記載の発明では、前記第１層のフォトレジストと前記第２層のフォトレジストの界面近傍において、前記第１層のフォトレジストと前記第２層のフォトレジストとを混合し、露光感度に勾配を有する遷移領域を形成する工程を含むことを特徴とする。
請求項３記載の本発明の特徴によれば、フォトレジストを現像後の、ゲート電極上層領域のパターニングの形状が、低抵抗層をＹ型の形状に形成するのに適したものとなる。
【００２９】
また、請求項４記載の発明では、前記第２層のフォトレジストと前記第３層のフォトレジストの界面近傍において、前記第２層のフォトレジストと前記第３層のフォトレジストとを混合し、露光感度に勾配を有する遷移領域を形成する工程を含むことを特徴とする。
請求項４記載の本発明の特徴によれば、フォトレジストを現像除去時に、現像液が第２層のフォトレジスト中に侵入しやすくなるために、リフトオフしやすくなる。
【００３０】
また、請求項５記載の発明では、前記第２層のフォトレジストと前記第３層のフォトレジストそれぞれは、異なる感光波長を有することを特徴とする。
請求項５記載の本発明の特徴によれば、第３層のフォトレジストの形状が、第２層のフォトレジストに対して庇型に形成することができる。
また、請求項６記載の発明では、前記第１層のフォトレジストを塗布後に、熱処理を行うことを特徴とする。
【００３１】
請求項６記載の本発明の特徴によれば、第１層のフォトレジストを、露光後の現像時に、容易に溶解しないようにすることができる。
また、請求項７記載の発明では、前記第２層のフォトレジストを塗布後に１回目の露光を行う工程と、続いてミキシング防止剤を塗布する工程と、前記第３層のフォトレジストを塗布後に２回目の露光を行う工程を有することを特徴とする。
【００３２】
請求項７記載の本発明の特徴によれば、２回の露光により、第２層のフォトレジストの感光を十分に行うことにより、感光する領域を広くすることができ、ミキシング防止剤を塗布することにより、第２層と第３層のフォトレジストの境界領域で感度勾配を形成しにくくなるため、第３層フォトレジストの開口径が所望通りのものとなり、その結果、低抵抗層の幅を所望のものに形成することができる。
【００３３】
また、請求項８記載の発明では、前記２回目の露光時において、前記１回目の露光時よりも開口寸法が小であるマスクを使用することを特徴とする。
請求項８記載の本発明の特徴によれば、第３層のフォトレジストの露光・現像後の開口寸法が、第２層のフォトレジストよりも小であることによって、低抵抗層を形成する際にリフトオフしやすくし、低抵抗層の幅を所望のものとすることができる。
【００３４】
また、請求項９記載の発明では、前記低抵抗電極を形成後に、前記低抵抗電極の表面と、前記ゲート電極の前記側壁面と、前記基板表面に表面保護膜を堆積し、前記基板上にパターニングによってオーミック電極を形成する工程と、前記オーミック電極の表面と前記表面保護膜上に、さらに第２の表面保護膜を堆積する工程を有することを特徴とする。
【００３５】
請求項９記載の本発明の特徴によれば、Ｙ型の低抵抗層を形成することにより、半導体装置が縮小した場合でもゲート配線抵抗の増大を防止することができる。
また、請求項１０記載の発明では、前記基板上に形成した前記ゲート電極をマスクとして、不純物元素をイオン注入法により導入し、熱処理を行った後に、前記基板上にオーミック電極をパターニングにより形成する工程と、次に前記ゲート電極表面上と、前記オーミック電極表面上と、前記基板上に表面保護膜を堆積した上で、前記第１層のフォトレジストの下層に前記表面保護膜を有する前記フォトレジスト構造とすることを特徴とする。
【００３６】
請求項１０記載の本発明の特徴によれば、オーミック電極を形成する際の、パターニング時のフォトレジスト塗布前に、表面保護膜を堆積させることにより、有機溶剤からの不純物の混入等を防止することができる。
また、請求項１１記載の発明では、前記基板上に形成した前記ゲート電極をマスクとして、不純物元素をイオン注入法により導入し、熱処理を行った後に、前記ゲート電極表面上と、前記基板上に表面保護膜を堆積する工程と、次に前記基板上にオーミック電極をパターニングにより形成した上で、前記第１層のフォトレジストの下層に前記表面保護膜を有する前記フォトレジスト構造とすることを特徴とする。
【００３７】
請求項１１記載の本発明の特徴によれば、表面保護膜の形成を、オーミック電極形成後に行うため、オーミック電極形成時のパターニングにおけるドライエッチング時に、表面保護膜を除去する必要がないため、工程を短縮することができる。
また、請求項１２記載の発明では、基板表面に、前記基板表面の電極を覆うように、第１層のフォトレジストを塗布する工程と、前記第１層のフォトレジストの上面に第２層のフォトレジストを塗布する工程と、さらに前記第２層のフォトレジストの上面に第３層のフォトレジストを塗布する工程と、前記第１層から第３層までのフォトレジストよりなるフォトレジスト構造中に、開口部を、前記開口部が前記第２および第３層のフォトレジストを貫通するように、また、前記開口部の大きさが、前記第３層のフォトレジストから前記第２層のフォトレジストに向って漸次的に増大するように、かつ、前記開口部の大きさが、前記第１層のフォトレジストから前記第２層のフォトレジストに向って漸次的に増大するように、さらに前記開口部において、前記電極の表面が露出されるように形成する工程と、前記フォトレジスト構造上に、金属層を、前記開口部も含むように堆積し、前記開口部中において、前記電極上に金属配線を形成する工程とよりなり、前記第１層のフォトレジストは、前記電極の側壁面に密接して、前記基板表面を覆うことを特徴とする。
【００３８】
請求項１２記載の本発明の特徴によれば、ゲート電極形成後に、表面保護膜を堆積することにより、基板表面を酸化させることがないため、特性が良好なるＦＥＴを形成することができる。
また、請求項１３記載の発明では、基板と、前記基板表面に形成された第１の導体パターンと、前記第１の導体パターン上に形成された第２の導体パターンを有し、前記第２の導体パターンは、平面で画成されていることを特徴とする。
【００４３】
【発明の実施の形態】
図６（Ａ）〜（Ｄ）および図７（Ｅ）〜（Ｇ）に示す工程は、本発明による半導体装置の製造方法を示した断面図である。
図６（Ａ）を参照するに、基板４９上に下部ゲート電極５０をパターニングによって形成し、次いで性質の異なる３層のフォトレジスト層５２、５４および５６を、前記フォトレジスト５２が前記ゲート電極５０を覆うように順次塗布し、フォトレジスト構造５１を形成する。その際、最下層の第１層フォトレジスト層５２は溶解速度が遅く、露光感度の低いフォトレジストであり、その上の第２層フォトレジスト層５４は露光感度の高いフォトレジスト、さらにその上の第３層フォトレジスト層５６は第１層と同様の低感度フォトレジストである。以上の３層のフォトレジストを塗布後の、各フォトレジスト層の感度（溶解速度）分布は原理的には図６（Ｂ）のように、各層の境界で急峻に変化する。しかし、実際の工程においては、フォトレジスト塗布後に、フォトレジスト中の溶剤を蒸発させるための熱処理を行うため、各フォトレジスト層の境界領域において、前記熱処理に伴ういわゆるミキシングが生じ、隣接するフォトレジストが混合する遷移領域が生じる。その結果、レジストの感度分布は図６（Ｃ）のようになめらかになる。
【００４４】
次に図６（Ｄ）に示す工程で、マスク６２を介して露光を行う。その際、高感度フォトレジスト層５４は、露光時にマスクとフォトレジスト間の隙間から僅かに漏れてくる回折光を含む、強度分布がＸの光に対しても感光するため、フォトレジスト中の、マスクの開口寸法に対応する領域よりもやや広い領域においても感光する。これに対して、低感度のフォトレジスト層５６および５２は、マスクの開口寸法に対応するフォトレジスト中の領域においてのみ感光し、これ以外の領域ではほとんど感光しない。第３層のフォトレジスト５６と第２層のフォトレジスト５４の境界では先に説明したミキシングによって、同図中斜線で示すように、遷移領域６０を形成する。一方、第１層のフォトレジスト５２と第２層のフォトレジスト５４の境界においても遷移領域５４ａは形成され、第３層のフォトレジスト５６と第２層のフォトレジスト５４間の遷移領域６０におけるようななめらかなプロファイルは形成されず、露光前の急竣性に近い状態を保持しており、結果として図６（Ｄ）に破線で示す感光領域６４および非感光領域６６が形成される。
【００４５】
図７（Ｅ）は、図６（Ｄ）のレジストを現像し、感光領域６４を溶解除去した後のフォトレジスト構造５１の形状を示す。高感度フォトレジスト層５４は溶解速度が高いため、図に示すように基板に対して平行な方向に溶解が進行する結果、開口部５１Ａの径が、第３層のフォトレジスト層５６よりも第２層のフォトレジスト層５４中において大になる。換言すれば、第３層のフォトレジスト層５６から第２層のフォトレジスト層５４における領域では、いわゆる逆テーパー型の断面形状のフォトレジスト開口部５１Ａが形成される。
【００４６】
一方、第１層のフォトレジスト層５２は、露光に対する感度が低いため、露光によって電極上部付近のみが感光され、それより深い、基板表面付近の領域は感光しない。また、感光した領域においても溶解速度は遅いために、基板４９の表面が表出する程度まで完全には溶解せず、下部電極５０の上部付近が表出した状態となった時点で現像は停止する。この時の、電極５０上部を表出させる領域等は、第１層のフォトレジスト層５２の感度、膜厚、ミキシング等を最適化することによって制御することができる。
【００４７】
次に図７（Ｆ）に示す工程で、図７（Ｅ）の工程後のフォトレジストパターン５１上に、真空蒸着法によって金属膜６８を堆積させ、さらに図７（Ｇ）に示す工程で、前記３層のフォトレジスト層５２、５４および５６と、前記金属膜６８の一部をリフトオフする。
図７（Ｇ）の構造は、ゲート電極５０を下部電極、低抵抗金属である蒸着金属６８を上部電極とする前記２層ゲート構造を構成する。この構造では、第１層のフォトレジスト層５２と第２層のフォトレジスト層５４との間の遷移領域におけるミキシング層が感度勾配を有するため、第１層のフォトレジスト層５２の開口部５１Ａの径は、第１層のフォトレジスト層５２から第２層のフォトレジスト層５４の領域に向って増大する、いわゆる順テーパー状となる。その結果、前記蒸着金属６８の庇部分は、前記順テーパー形状の第１層のフォトレジスト層５２に沿って形成されるため、低抵抗金属の形状をいわゆるＹ型にすることができる。低抵抗層をＹ型に形成することによって、庇の下部と基板表面間の距離を、前記従来例における低抵抗層の形状の場合、即ちＴ型の場合と比較して、大とすることができる。これは、Ｔ型の場合は、庇部が基板表面と平行に形成されるのに対し、Ｙ型の場合は、庇部はその先端に向かうほど、基板表面と離間した形状となるためである。その結果、表面保護膜を堆積する場合の、庇下部への反応物の回り込みを従来よりも改善することができ、庇下部における保護膜の薄膜化を防止することができると伴に、庇下部と基板間で生じる寄生容量を従来よりも低減することができる。
【００４８】
また、３層のフォトレジスト層５２、５４および５６を塗布時に、各フォトレジスト塗布後の、前記熱処理に伴って深さ方向に発生する、前記各遷移領域における前記ミキシングによる効果、および３層のフォトレジストを塗布することによりフォトレジスト膜全体の平坦性が改善される効果等によって、フォトレジストの深さ方向の感度分布がやや均一化し、その結果、第１層のフォトレジスト層５２の、現像後に残る膜厚の、下地電極パターンの依存性が小さくなる。したがって、パターンの形状に依存しない低抵抗層の形成が可能であって、また、フォトレジスト膜厚の均一性も良好であるため、表面保護膜を堆積後にさらに下地パターンの凹凸が増した状態においても、前記２層ゲート構造を形成することが可能である。さらに、従来の技術によって前記２層ゲート構造を形成後に、表面保護膜を堆積することも可能であって、所望のデバイス構造に基づいてプロセスを選択することができる。
【００４９】
一方、前記下部電極５０を、配線と基板とを電気的に接触させるために、基板に対して垂直方向に形成する、いわゆる柱状構造として利用することによって、複数の前記柱状構造を前記配線によって結合するようなパターンを形成すれば、エアブリッジ配線を形成することができる。第１層のフォトレジスト層に対しては、硬化させる工程を必要としないため、従来技術における硬化によって下地金属に発生する皺や、フォトレジスト除去時の困難性の問題等を回避することができる。また、配線形状を直線的に形成することができ、形状が変化して円弧状となることによる問題を回避することもできる。さらに、前記フォトレジストパターン形成を１回の工程で完了する等、従来技術に比較して大幅な工程短縮が可能である。
【００５０】
[ 第１の実施例]
図８（Ａ）〜（Ｄ）に示す工程は、本発明による第１の実施例である半導体装置の製造方法を示す。
図８（Ａ）を参照するに、基板６９上において、下部電極７０をパターニングにより形成した後に、第１層のフォトレジスト層７２を下部電極７０を覆うように塗布し、フォトレジスト層７２中の溶剤を乾燥させ、硬化させるための熱処理を行う。熱処理の条件は、第１層のフォトレジスト層７２に対しては溶解速度を小さくするために、通常の条件よりも高く設定し、本実施例では１５０℃、１０分とする。
【００５１】
次に図８（Ｂ）に示す工程では、熱処理したフォトレジスト層上に第２層フォトレジスト層７４、および第３層フォトレジスト層７６を連続して塗布する。各フォトレジスト層の塗布後は、８５℃、９０秒の通常の条件下で熱処理を行う。さらに図８（Ｃ）に示す工程で、所望の開口寸法を有するマスク７８を用いて露光を行い、続いて図８（Ｄ）に示す工程で、前記露光によって感光した部分のフォトレジスト層７２から７６の一部を現像して溶解させ、下部電極７０の上部を表出させ、開口部７９を有するフォトレジストパターン７７が形成される。
【００５２】
ここで、フォトレジストが感光して現像されるメカニズムについて、以下に説明する。
本実施例では、各層のフォトレジスト７２、７４および７６の材質としてクレゾールノボラック樹脂を、感光剤としてナフトキノンアジド（ＮＱＤ）を組み合わせたポジ型フォトレジストを使用する。クレゾールノボラック樹脂はアルカリに可溶であるが、フォトレジスト中では疎水性を示す前記ＮＱＤによって保護されるため、アルカリ性現像液（通常は、テトラメチルアンモニウムハイドライド（ＴＭＡＨ）を使用する。）中での溶解を抑制されている。ＮＱＤが感光するとインデンケテンが生成し、このインデンケテンはフォトレジスト中の水分と反応してアルカリ可溶のインデンカルボン酸に変化する。即ち、ＮＱＤを混入したノボラック樹脂を光照射することにより、露光領域が溶解性を示すようになり、ポジ型のフォトレジストパターンを形成する。
【００５３】
本発明においては、使用する各フォトレジストに対して、現像する際の溶解する速度に違いをつけることが基本となる。そこで、現像液に対する溶解速度を小さくするために、以下の方法を用いている。
即ち、フォトレジスト中の水分を除去し、ＮＱＤをアルカリに対して可溶としない方法をとるか、ノボラック樹脂の重合結合を促進（架橋反応）することによって、分子量を大きくして溶解速度を小さくする。あるいはまた、感光剤であるＮＱＤを化学的に破壊することによって非感光物質に変化させる。図８（Ａ）の工程では、１５０℃の熱処理を施すことによって以上の効果を促進している。
【００５４】
次に、第１層のフォトレジスト層７２から第３層のフォトレジスト層７６の間で現像速度に差をつけるためには、ひとつの手段として、各フォトレジスト層において感光波長の異なるポジ型フォトレジストを使用する方法がある。上述したいわゆるノボラック樹脂系のフォトレジストにおいては、照射光として、波長が４３６ｎｍであるｇ線に感光するもの、および波長が３６５ｎｍであるｉ線に感光するものとがある。感光源の波長が異なれば、単一波長の同一の光源に対して、露光時の感度が異なる各フォトレジスト層は、感光するフォトレジストと感光しないフォトレジストが同時に生じ、溶解速度に差を生じることになる。この場合に、上述したように熱処理の工程を付加すると、感光したフォトレジストとそうでないフォトレジストの間で、さらに溶解速度の差を大きくすることができ、所望のフォトレジストパターンの形成がより正確になる。
【００５５】
また一方、感光を抑制することによって溶解速度の増大を抑制する方法として、第２層のフォトレジスト層７４中に染料を含有させることも可能である。この方法では、露光時に第２層のフォトレジスト層７４中で照射光を吸収させ、第１層のフォトレジスト層７２まで透過する光の強度を減少させ、第１層のフォトレジスト層７２の感光を抑制する。
【００５６】
以上のように、本実施例ではいわゆる３層フォトレジスト法において、第１層のフォトレジスト層７２の現像時における溶解速度を抑制することによって、第１層のフォトレジスト層７２を完全には開口させないようにするため、露光および現像の条件を設定する上で、プロセスウィンドウに余裕を持たせる事が可能である。また、下部電極７０の上部を表出した時点で現像が停止し、リフトオフによるパターニングが容易になる。すなわち、本実施例によれば、図７（Ｇ）にみられるようなＹ型の形状の低抵抗層の形成を可能とするフォトレジストパターンを容易に、再現性良く、安定して形成することができる。
【００５７】
[ 第２の実施例]
図９（Ａ）〜（Ｃ）および図１０（Ｄ）〜（Ｆ）に示す工程は、本発明の第２の実施例による半導体製造装置の製造方法を示す。
図９（Ａ）を参照するに、基板８０上に、下部電極８２をパターニングにより形成した後に、第１層のフォトレジスト層８４を前記下部電極８２を覆うように塗布し、熱処理を行う。熱処理条件は、実施例１と同様に溶解度を抑制するために、通常の溶剤乾燥時の条件よりも高く設定し、本実施例では、１５０℃、１０分で行う。
【００５８】
次に図９（Ｂ）に示す工程では、熱処理した前記第１層のフォトレジスト８４の上面に、第２層のフォトレジスト８６層を塗布し、熱処理を行う。熱処理条件は、典型的には８５℃、９０秒で行う。
さらに図９（Ｃ）に示す工程で、第２層のフォトレジスト８６を、前実施例と同様に、第１のマスク８８を使用して露光を行う。
【００５９】
次に図１０（Ｄ）に示す工程では、第２層のフォトレジスト層８６上に、ミキシング防止剤であるポリビニルアルコールを塗布し、熱処理を行うことにより、第２層のフォトレジスト層８６と、後の工程で塗布する第３層のフォトレジスト層９０との間におけるミキシングを防止する。その際の熱処理条件は、１２０℃、９０秒である。次に、第３層のフォトレジスト層９０を塗布し、熱処理を行う。熱処理条件は第２層フォトレジスト層８６と同様である。
【００６０】
そして図１０（Ｅ）に示す工程で、第２のマスク９２を使用して露光を行う。第２のマスク９２の開口寸法は、第３層のフォトレジスト層９０を開口する径を、第２層のフォトレジスト層８６を開口する径よりも小さくするため、第１のマスク８８の開口寸法よりも小さくする。前記露光により、フォトレジスト層８４、８６および９０中の感光領域９１が形成される。
【００６１】
最後に図１０（Ｆ）に示す工程で、前記感光領域９１を現像することによって溶解除去し、下部電極８２の上部を表出させた時点で現像を停止する。
以上の工程によって、第１層から第３層までのフォトレジストによって、庇型の構造を有する断面形状のフォトレジストパターン９３を形成することができる。
【００６２】
本実施例においては、各層のフォトレジストは、露光源としてｉ線に対して感光するｉ線対応型のものを使用した。第１の実施例では、第２層と第３層のフォトレジスト間でミキシングを生じさせることにより感度勾配を形成し、いわゆる逆テーパー形状とした。しかし、本実施例においては、ミキシング層は形成せず、上述したように異なる開口寸法を有するマスクを使用し、各フォトレジスト層の露光する径を変えることによって庇構造のフォトレジスト層９３を形成した。
【００６３】
また、第３層のフォトレジスト層９０を露光する際、第２層および第１層のフォトレジスト層において、これらの層まで達した照射光を吸収し、所望の露光部９１以外の領域への、照射光の乱反射等による感光を防止することができる。さらに第２層フォトレジスト８６上への前記ミキシング防止剤の塗布により、第２層と第３層フォトレジスト間でミキシング層を形成しないことに加え、原理的には、前記各第１および第２マスクの開口径に対応する所望の微細パターンを形成することが可能である。
【００６４】
また、第１層のフォトレジスト層の溶解速度を小さくして、現像を途中で停止する方法は、実施例１の場合と同様である。ポリビニルアルコールは、ノボラック樹脂系のフォトレジストに対しミキシングを生じることなく、かつアルカリ性溶液に可溶の薄膜層を形成するため、多層のフォトレジストにおける相互のミキシングを防止するために、通常のフォトレジストプロセスに用いられる材料である。
【００６５】
[ 第３の実施例]
図１１（Ａ）〜（Ｃ）、図１２（Ｄ）〜（Ｆ）および図１３（Ｇ）〜（Ｉ）に示す工程は、本発明の第３の実施例による半導体装置の製造方法を示す。
図１１（Ａ）を参照するに、ＧａＡｓ基板１００の表面上に、Ｓｉ+ のイオン注入によってチャネル層９４を形成し、次に、ＷＳｉゲート電極９２をパターニングによって形成する。そして、ゲート電極９２をマスクとしてＳｉ+ のイオン注入を行い、低濃度の拡散領域であるｎ- 領域９６を形成する。次に、ＷＳｉ９２の側壁に図示しない側壁酸化膜を形成して、これをマスクとして、Ｓｉ+ のイオン注入を行い、高濃度の拡散領域であるｎ+ 領域９８を形成する。その後、熱処理を行うことによって、ｎ- 領域９６およびｎ+ 領域９８を活性化し、ＬＤＤ構造を形成する。
【００６６】
次に図１１（Ｂ）に示す工程で、実施例２において行った工程と同様にして、フォトレジストパターン１０２を形成し、ゲート電極の上部を表出させる。
図１１（Ｃ）に示す工程では、低抵抗金属１０４を真空蒸着法によって堆積する。本実施例においては、低抵抗金属１０４としてＡｕを用い、ＷＳｉ９２とＡｕ１０４の密着性を向上させるため、両層の間に図示しないＴｉを挿入してある。各膜厚は、ＷＳｉが４００ｎｍ、Ｔｉが５ｎｍ、Ａｕが２００ｎｍである。
【００６７】
さらに図１２（Ｄ）に示す工程で、リフトオフによってフォトレジストパターン１０２と伴にフォトレジスト１０２上の低抵抗金属１０４の一部をも除去し、ＡｕおよびＷＳｉからなる２層ゲート構造を形成する。
次に図１２（Ｅ）に示す工程では、表面保護膜１０６をプラズマＣＶＤ法により堆積する。本実施例では、膜厚０．１μｍのＳｉＮ膜１０６を使用した。
【００６８】
さらに図１２（Ｆ）に示す工程で、フォトレジストパターン１０８をパターニングしてｎ+ 領域上に開口部１０９を形成し、前記開口部１０９内の基板上に残った保護膜１０６をドライエッチングによって除去する。
次に図１３（Ｇ）に示す工程では、オーミック電極用の金属１１０を、開口部１０９の基板上およびレジストパターン１０８上に、真空蒸着法によって堆積させる。
【００６９】
さらに図１３（Ｈ）に示す工程で、リフトオフによって、フォトレジストパターン１０８と伴にフォトレジスト１０８上の金属１１０の一部をも除去し、次に熱処理を行って、電極１１０と基板１００間の界面をオーミック接合とし、オーミック電極１１０を形成する。
最後に図１３（Ｉ）に示す工程で、表出したオーミック電極１１０の表面を覆うように、また残留している表面保護膜１０６をも覆うように、再度表面保護膜１１２をプラズマＣＶＤ法によって堆積する。本実施例では、膜厚２０ｎｍのＳｉＮ膜を使用した。
【００７０】
本実施例の特徴は、図１１（Ｂ）に示す工程において、フォトレジストパターン１０２を形成する際に、前実施例と同様の工程によって形成した場合の、図示しない第１層のフォトレジスト層と図示しない第２層のフォトレジスト層との境界のミキシング層において、感度勾配が形成されていることから、いわゆる前記順テーパー状のフォトレジストを形成することができるため、矩形のゲート電極９２上に容易にＹ型の低抵抗層１０４を形成することができる点にある。したがって、図１２（Ｅ）に示す工程で、低抵抗層１０４の庇下部と基板間の距離を従来よりも大きくすることができるため、表面保護膜１０６を堆積する際、Ａｕ低抵抗層１０４の庇の下側やＷＳｉ側壁部への、反応物の回り込みの低下の問題が、従来技術の場合に比較して改善される。このため上述したように、膜厚の不均一化に伴う歪みによって、基板にもたらされる圧電効果により、ＦＥＴの閾値電圧が変動する問題は回避される。さらに、上述したように、庇がＹ型であるために庇下部と基板間の距離は一定間隔以上保たれ、従来技術において問題であった、庇下部と基板間の接近に伴ってゲート寄生容量が増大する問題も回避することができる。
【００７１】
[ 第４の実施例]
図１４（Ａ）〜（Ｃ）、図１５（Ｄ）〜（Ｆ）および図１６（Ｇ）〜（Ｉ）に示す工程は、本発明の第４の実施例による半導体装置、およびその製造方法を示す。
図１４（Ａ）を参照するに、半絶縁性ＧａＡｓ基板１３４上に、ｎ型ＧａＡｓ層１２８を、その上層に、非ドープＩｎＧａＡｓ層（ｉ−ＩｎＧａＡｓ層）１２６を、さらに非ドープＡｌＧａＡｓ層（ｉ−ＡｌＧａＡｓ層）１２４、および非ドープＧａＡｓ層１２２（ｉ−ＧａＡｓ層）を順次、ＭＯＣＶＤ（有機金属気相成長）法、もしくはＭＢＥ（分子線エピタキシー）法等によって成膜する。その後、パターニングによってＷＳｉゲート電極１２０を形成し、これをマスクとしてＳｉ+ のイオン注入を行い、ｎ- 領域１３０を形成する。次に図示しない側壁絶縁膜を形成後、これをマスクとしてＳｉ+ のイオン注入を行い、ｎ+ 領域１３２を形成する。さらに熱処理を行い、イオン注入領域１３０および１３２を活性化し、ＬＤＤを形成する。その後、前記側壁絶縁膜をウェットエッチングによって除去する。
【００７２】
次に図１４（Ｂ）に示す工程では、プラズマＣＶＤ法により表面保護膜１３６を堆積する。表面保護膜１３６の下層に、保護層としてｉ−ＧａＡｓ層１２２を形成する理由は、その下層のＡｌＧａＡｓ層１２４が空気中に表出すると、酸素に対して活性であるＡｌを混在するＡｌＧａＡｓ層１２４が酸化され膜質が変化することによって、剥離するのを防止するためである。また、このｉ−ＧａＡｓ層１２２の膜厚や膜質が変化した場合には、ＦＥＴの特性に影響を及ぼすことになる。このため、後のプロセス工程におけるｉ−ＧａＡｓ層１２２に対するダメージを防止する必要から、本工程において表面保護膜１３６を堆積している。保護膜１３６は実施例３の場合と同様に、厚さ０．１μｍのＳｉＮ膜である。
【００７３】
さらに図１４（Ｃ）に示す工程で、実施例２と同様の方法によってフォトレジストパターン１３８を形成し、露光後の現像によって、ゲート電極１２０の上層の表面保護膜１３６を表出させた状態とする。
次に図１５（Ｄ）に示す工程では、表出部分の表面保護膜１３６をドライエッチング法によって除去し、さらに図１５（Ｅ）に示す工程で、低抵抗金属１４０を真空蒸着法により堆積する。前記低抵抗金属１４０は実施例３と同様にＡｕである。
【００７４】
続いて、図１５（Ｆ）および図１６（Ｇ）から（Ｉ）に示す工程は、第３の実施例の場合と同様であって、リフトオフすることにより、前記低抵抗金属１４０は、ゲート電極１２０および低抵抗金属１４０で構成されるＹ型の２層ゲート構造の一部をなす。さらに、パターニングによってｎ+ 領域１３２上にオーミック電極１４４を形成し、最後に再度表面保護膜１４６を堆積させ、ＦＥＴが完成する。保護膜１４６は第３の実施例ないし第４の実施例における場合のものと同一である。
【００７５】
従来技術では、図１（Ｃ）における場合のように、フォトレジスト膜２０をエッチバックする時のフォトレジスト膜厚の制御性が低いため、ゲート電極１０の上部をもエッチングしてしまい、その結果電極の膜厚が減る問題があったが、表面保護膜を堆積した後に、ゲートの２層構造を形成する方法においては、表面保護膜をエッチング除去する際にも、ゲート電極上部が再度エッチングされるため、エッチバック工程における膜厚制御の困難性を露呈していた。しかし、本実施例では、図１５（Ｄ）に示す場合のように、表面保護膜を堆積後にその保護膜をエッチバックにより除去する場合、フォトレジスト１３８の膜厚をモニタリングすることによって、表面保護膜のエッチングを制御することが可能である。即ち、フォトレジスト層の膜厚は数μｍ程度と、ゲート電極等の５倍以上あり、エッチングレートもゲート電極等に比較して大である。したがって、あらかじめ両者のエッチングレートの比率を知っておくことにより、フォトレジスト膜のエッチバックされた後の膜厚を検知することによって、これと同時にエッチングされるゲート電極の膜厚を知ることが可能である。以上により、低抵抗層を形成する前に、ゲート電極に表面保護膜を問題なく形成することができる。
【００７６】
以上、本実施例の製造方法により、チャネル層をエピタキシャル成長により形成したＦＥＴにおいても、Ｙ型の形状を有する２層のゲート構造を形成することができる。
[ 第５の実施例]
図１７（Ａ）〜（Ｄ）および図１８（Ｅ）〜（Ｈ）に示す工程は、本発明の第５の実施例による半導体装置の製造方法を示す。
【００７７】
図１７（Ａ）を参照するに、半絶縁性ＧａＡｓ基板１５６上に、通常のイオン注入時のエネルギーよりも大である加速電圧８０ｋｅＶの、図示しないＳｉ+ のイオン注入によってチャネル層１５２を形成した後に、ＷＳｉゲート電極１５０をパターニングによって形成する。次にＷＳｉゲート電極１５０をマスクとして、Ｓｉ+ のイオン注入を行い、さらに熱処理を行って活性化することにより、高濃度のｎ+ 領域１５４を形成する。
【００７８】
次に図１７（Ｂ）に示す工程では、フォトレジストパターン１５８をパターニングして、ｎ+ 領域１５４上の一部を開口し、金属１６０を真空蒸着法によって堆積し、オーミック電極１６０を形成する。
さらに図１７（Ｃ）に示す工程で、リフトオフし、フォトレジスト１５８上の金属１６０の一部を、フォトレジスト１５８とともに除去する。
【００７９】
次に図１７（Ｄ）に示す工程では、プラズマＣＶＤ法によって表面保護膜１６２を、ゲート電極１５０、オーミック電極１６０および、これら以外の領域の基板１５６の表面上に堆積する。表面保護膜１６２は実施例３ないし４と同様であって、膜厚２０ｎｍのＳｉＮである。
続いて図１８（Ｅ）に示す工程で、実施例２における方法と同様にしてフォトレジストパターン１６４を形成し、ゲート電極１５０の上部の保護膜１６２を表出させる。
【００８０】
さらに図１８（Ｆ）に示す工程で、前記表出部の保護膜１６２をドライエッチングによって除去した後、低抵抗金属１６６を真空蒸着法によって堆積する。低抵抗金属１６６は実施例３ないし４と同一であり、Ａｕを用いる。
次に図１８（Ｇ）に示す工程では、リフトオフして、フォトレジスト１６４をこの上層の金属１６６の一部と伴に除去し、前実施例と同様にして、ゲート電極１５０と低抵抗金属１６６とからなる２層ゲート構造を形成する。
【００８１】
最後に図１８（Ｈ）に示す工程では、低抵抗層１６６が表出している部分、およびその他の表面保護膜１６２上に、再度表面保護膜１６８をプラズマＣＶＤ法によって堆積し、低抵抗金属１６６の表面を保護する。保護膜１６８は実施例３ないし４と同様であり、膜厚２０ｎｍのＳｉＮである。
本実施例では、オーミック電極１６０を形成後に表面保護膜１６２を堆積する方法をとるため、実施例３ないし４の場合のように、オーミック電極用のフォトレジストパターンを形成した後に、その開口部に残存する保護膜を除去する工程を必要とせず、したがって工程を簡略化することができる。これは以下のことを意味している。即ち、チャネル層１５２を形成する時の、イオン注入時における条件のひとつである加速電圧のエネルギーは、実施例３の場合のような通常の場合には４０ｋｅＶであるが、本実施例では、前述したように８０ｋｅＶと大である。このことは、イオン注入時の注入元素のエネルギーが大であるために、基板中への基板表面からの注入元素の飛程が大となり、形成されるチャネル等の活性層が、注入エネルギーが小さい場合に比較して、基板表面からやや深い位置に形成されることを意味している。したがって、後の工程におけるドライエッチング等において、チャネル等の活性層を基板表面に形成した場合には、これらの層は損傷を受けることになるが、チャネル等が表面からやや深い位置に形成された本実施例の場合には、損傷を受け難くするという効果を有する。この効果は、以下のような実施例の相違においてみられる。即ち、実施例３の場合における、図１２（Ｆ）の工程において、表面保護膜１０６を形成し、これをドライエッチングによって除去した後にオーミック電極１１０を形成しているのに対し、本実施例では上述したように、図１７（Ｂ）に示す工程において、表面保護膜を形成する前にフォトレジスト１５８をパターニングし、オーミック電極１６０を形成することが可能である。
【００８２】
以上のように、本実施例における製造方法によって、Ｙ型の形状を有するいわゆる低抵抗２層ゲート構造のＦＥＴを形成することができる。
[ 第６の実施例]
図１９（Ａ）〜（Ｄ）に示す工程は、本発明の第６の実施例によって形成したエアブリッジ配線の製造方法を示す。
【００８３】
図１９（Ａ）の平面図を参照するに、櫛形のゲート電極１７０を使用したＦＥＴにおいては、ソース電極１７４をボンデイングパッド１７６に接続するために、通常は、エアブリッジ配線を使用して、島状の前記ソース電極と前記パッド部を接続するレイアウトが使用される。
図１９（Ｂ）から（Ｄ）に示す工程は、図１９（Ａ）中に破線で示すＡ−Ａ’間における断面図を示した製造方法である。
【００８４】
図１９（Ｂ）に示す工程では、基板１７９上に、ゲート電極１７０とオーミック電極１７２、１７４および１７６をパターニング形成するが、この際に、ゲート電極１７０の厚さよりも、ソース・ドレイン上のオーミック電極１７２、１７４および１７６の厚さが大となるようにし、ＦＥＴを形成する。さらに、前記ゲート電極１７０と、オーミック電極１７２、１７４および１７６と、それ以外の領域の基板１７９の表面上に、表面保護膜１８０を堆積させる。
【００８５】
次に図１９（Ｃ）に示す工程で、第１の実施例あるいは第２の実施例と同様の工程によって、フォトレジストパターン１８２をパターニング形成し、エアブロッジ配線用の前記柱状構造として使用するオーミック電極１７４および１７６の領域を開口し、前記オーミック電極１７４および１７６の上部の表面保護膜を除去し、表出させる。次に、エアブリッジ配線パターン用の金属１８４を真空蒸着法によって、オーミック電極１７４および１７６上とフォトレジストパターン１８２上に堆積させる。本実施例では、配線金属１８４として厚さ３μｍのＡｕを使用した。
【００８６】
さらに図１９（Ｄ）に示す工程では、リフトオフによって、フォトレジストパターン１８２と共にフォトレジスト上の配線金属１８４の一部を除去し、配線パターン１８４を形成し、エアブリッジ配線１８４が完成する。
本発明では、図１９（Ｃ）に示す工程において、フォトレジストパターン１８２を形成する際に、前記第２層のフォトレジスト層の膜厚を、前記配線金属膜厚に対応して一定量以上設けることによって、リフトオフ時に、溶剤が前記第２層のフォトレジスト層と金属膜の隙間に侵入し、フォトレジストパターン１８２を溶解し易い状態とし、エアブリッジ配線を形成することが可能となる。
【００８７】
以上のように、従来技術と比較して大幅に工程を短縮して、かつ変形せずに直線状の形状を維持するエアブリッジ配線を形成することができる。
[ 第７の実施例]
図２０（Ａ）〜（Ｃ）および図２１（Ｄ）〜（Ｆ）に示す工程は、本発明の第７の実施例によるエアブリッジ配線を使用したスパイラルインダクタを、ＦＥＴと同一基板上に形成した半導体装置の製造方法を示す。
【００８８】
図２０（Ａ）は、スパイラルインダクタの平面図であり、下部配線１８６とスパイラルインダクタが交差する領域１９２があるため、この部分においてエアブリッジ配線を適用する。
図２０（Ｂ）〜（Ｃ）および図２１（Ｄ）〜（Ｆ）に示す工程は、図２０（Ａ）中の一点破線Ｂ−Ｂ’間を断面図によって示した製造方法である。
【００８９】
図２０（Ｂ）に示す工程では、基板２０２上に、ＦＥＴ用のゲート電極１９４をパターニングによって形成する。前述したように、これはゲート電極であると同時に、エアブリッジ配線を支えるための、いわゆる支柱となる基礎部分として使用される柱状構造である。
次に図２０（Ｃ）に示す工程では、フォトレジストパターン１９６をパターニングし、オーミック電極を形成する領域として、ゲート電極１９４の上部領域１９５とＦＥＴ形成領域２００中の拡散領域の上部領域１９７を開口して、オーミック電極１９８用の金属を真空蒸着法によって、前記オーミック電極形成領域とフォトレジストパターン１９６上に堆積する。
【００９０】
さらに図２１（Ｄ）に示す工程で、リフトオフして、ゲート電極１９４、および２層からなる柱状構造１９８、１９４を形成する。次に、前記ゲート電極１９４と前記柱状構造１９８、１９４と前記基板２０２それぞれの表面を覆う形で、表面保護膜２０４をプラズマＣＶＤ法によって堆積する。
次に図２１（Ｅ）に示す工程では、第１の実施例あるいは第２の実施例と同様の３層からなるフォトレジスト層の形成工程によって、フォトレジストパターン２０６を形成し、２層からなる前記柱状構造１９８、１９４の上部領域２０７を開口する。次に、前記柱状構造１９８、１９４の上部に残る表面保護膜２０４の一部をエッチングにより除去した後、配線金属２０８として、厚さ３μｍのＡｕを真空蒸着法によって堆積する。
【００９１】
さらに図２１（Ｆ）に示す工程で、リフトオフによってフォトレジストパターン２０６と共に、その上部のオーミック電極用金属１９８の一部をも除去し、エアブリッジ配線２０８を形成する。
本実施例によれば、前記柱状構造を形成する際に、通常のＦＥＴを形成する工程で使用しない新たな工程を必要としない。したがって、ゲート電極形成の際、あるいはエアブリッジ配線形成の際のパターニングにおいても、ＦＥＴを形成する工程と同時に、同一基板上に各工程を実行することができ、従来技術におけるエアブリッジ配線の形成工程と比較した場合に、大幅に工程を短縮することができ、また、従来技術においては困難であった直線状の形状を維持するエアブリッジ配線を使用した、スパイラルインダクタを形成することができる。
【００９２】
[ 第８の実施例]
図２２（Ａ）〜（Ｄ）および図２３（Ｅ）〜（Ｈ）に示す工程は、本発明の第８の実施例によるエアブリッジ配線を使用したスパイラルインダクタをバイポーラトランジスタと同一基板上に形成した半導体装置の製造方法を示す。
図２２（Ａ）を参照するに、エミッター層２１１、ベース層２１３、コレクター層２１５の各層がエピタキシャル成長された基板２１２上に、エミッター電極２１０を形成する。
【００９３】
次に図２２（Ｂ）に示す工程では、エミッター電極２１０をマスクとして、基板２１２の表面から一定の厚さのエミッター層２１１をドライエッチングによって除去し、ベース層２１３を表出させ、さらに図２２（Ｃ）に示す工程で、ベース電極２１４をパターニングする。
続いて図２２（Ｄ）に示す工程では、後の工程で形成する配線用の、柱状構造（図２３（Ｆ）中の２１８Ａ）を形成する位置にフォトレジストパターン２１６Ａを、また、ベース電極２１４とエミッター電極２１０を含む領域にフォトレジストパターン２１６Ｂを形成する。
【００９４】
さらに図２３（Ｅ）に示す工程で、前記基板２１２上に表出した前記ベース層２１３を、前記フォトレジストパターン２１６Ａおよび２１６Ｂをマスクとしてエッチング除去することにより、前記ベース層２１３の下層のコレクター層２１５を表出させる。これと同時に前記ベース層２１３の柱状構造２１７が形成される。
【００９５】
さらに図２３（Ｆ）に示す工程では、リフトオフにより、コレクター電極２１８Ａおよび２１８Ｂをパターニングする。続いて図２３（Ｇ）に示す工程で、第１の実施例および第２の実施例と同様の方法によってフォトレジストパターン２２０を形成し、柱状構造２１８Ａの上部２１９を開口し、表出させる。次に、配線金属２２２を真空蒸着法によって、柱状構造２１８Ａの上部とフォトレジストパターン２２０の上部に堆積する。
【００９６】
最後に図２３（Ｈ）に示す工程で、リフトオフし、フォトレジスト２２０と共に、フォトレジスト２２０上の配線金属２２２の一部をも除去し、エアブリッジ配線２２２が完成する。
なお、図２３（Ｆ）の工程において、前実施例と同様に配線金属２２２を堆積する前に、表面保護膜を堆積させた場合でも、第６の実施例および第７の実施例の場合と同様であって、柱状構造２１８Ａ上の表面保護膜を問題なく除去することができ、柱状構造２１８Ａの上部がエッチング除去されることによって、その膜厚が減少する等の問題を生じることはない。
【００９７】
本実施例に見られるように、基板上に積み上げるＦＥＴプロセスとは逆に、基板中を表面から彫り込んでエミッタ層、ベース層、コレクタ層を形成するバイポーラトランジスタのようなデバイス対応のプロセスにおいても、同一基板上にエアブリッジ配線を形成する事ができる。
【００９８】
【発明の効果】
以上、各実施例において説明したように、本発明によれば、いわゆる３層フォトレジスト構造を利用することによって容易に、第３の実施例ないし第５の実施例のように、低抵抗の２層ゲート構造を、あるいは第６の実施例ないし第８の実施例のように、エアブリッジ配線を形成する事ができる。低抵抗２層ゲートは、Ｙ型の形状に形成できるため、上述したように、従来技術におけるデバイスの高周波特性を低下させる要因の一つであった、庇下部と基板間で生じるゲート寄生容量を低減することができる。また、前記Ｙ型の低抵抗層は、矩形状のゲート電極を有する場合においても形成することができるとともに、表面保護膜を形成した時に、ゲート電極の特に庇下部における表面保護膜のカバレッジが向上するために、耐湿性などのデバイスの信頼性向上に寄与することになる。
【００９９】
さらに、前述したように化合物半導体は圧電性を有するために、その基板上に形成したＦＥＴにおいてはその閾値が変動する問題が生じていた。これは、ゲート電極と表面保護膜間で生じるストレスに起因して、基板表面に誘起発生するピエゾ電荷による影響であって、特にＹ型の低抵抗電極の庇下部領域において生じる表面保護膜厚の変動に伴うものであったが、かかる問題をも回避することができる。
【０１００】
そしてさらに、エアブリッジ配線においては、従来技術と比較して大幅に製造工程を短縮することができると共に、直線的な形状に形成することができ、空気を誘電体として用いることから、従来においてみられたような、固体誘電体の変形から誘発される配線形状の変形に伴う、配線コンダクタンス変動等の特性の不安定化をも回避することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、従来技術による２層ゲートを有する半導体装置の製造工程を示す図（その１）である。
【図２】（Ｄ）〜（Ｆ）は、従来技術による２層ゲートを有する半導体装置の製造工程を示す図（その２）である。
【図３】（Ｇ）〜（Ｉ）は、従来技術による２層ゲートを有する半導体装置の製造工程を示す図（その３）である。
【図４】（Ａ）〜（Ｅ）は、従来技術によるエアブリッジ配線を有する半導体装置の製造工程を示す図（その１）である。
【図５】（Ｆ）〜（Ｉ）は、従来技術によるエアブリッジ配線を有する半導体装置の製造工程を示す図（その２）である。
【図６】（Ａ）〜（Ｂ）は、本発明による半導体装置の製造工程を示す図（その１）である。
【図７】（Ｃ）〜（Ｅ）は、本発明による半導体装置の製造工程を示す図（その２）である。
【図８】（Ａ）〜（Ｄ）は、第１の実施例による半導体装置の製造工程を示す図である。
【図９】（Ａ）〜（Ｃ）は、第２の実施例による半導体装置の製造工程を示す図（その１）である。
【図１０】（Ｄ）〜（Ｆ）は、第２の実施例による半導体装置の製造工程を示す図（その２）である。
【図１１】（Ａ）〜（Ｃ）は、第３の実施例による半導体装置の製造工程を示す図（その１）である。
【図１２】（Ｄ）〜（Ｆ）は、第３の実施例による半導体装置の製造工程を示す図（その２）である。
【図１３】（Ｇ）〜（Ｉ）は、第３の実施例による半導体装置の製造工程を示す図（その３）である。
【図１４】（Ａ）〜（Ｃ）は、第４の実施例による半導体装置の製造工程を示す図（その１）である。
【図１５】（Ｄ）〜（Ｆ）は、第４の実施例による半導体装置の製造工程を示す図（その２）である。
【図１６】（Ｇ）〜（Ｉ）は、第４の実施例による半導体装置の製造工程を示す図（その３）である。
【図１７】（Ａ）〜（Ｄ）は、第５の実施例による半導体装置の製造工程を示す図（その１）である。
【図１８】（Ｅ）〜（Ｈ）は、第５の実施例による半導体装置の製造工程を示す図（その２）である。
【図１９】（Ａ）〜（Ｄ）は、第６の実施例による半導体装置の製造工程を示す図である。
【図２０】（Ａ）〜（Ｃ）は、第７の実施例による半導体装置の製造工程を示す図（その１）である。
【図２１】（Ｄ）〜（Ｆ）は、第７の実施例による半導体装置の製造工程を示す図（その２）である。
【図２２】（Ａ）〜（Ｄ）は、第８の実施例による半導体装置の製造工程を示す図（その１）である。
【図２３】（Ｅ）〜（Ｈ）は、第８の実施例による半導体装置の製造工程を示す図（その２）である。
【符号の説明】
１０  ＷＳｉゲート電極
１２  チャネル層
１４  ｎ- 拡散層
１６  ｎ+ 拡散層
１８  基板
２０  フォトレジスト
２２  フォトレジストパターン
２４  低抵抗金属
２６  開口部
２８  表面保護膜
３０  フォトレジストパターン
３２  オーミック電極用金属
３４  表面保護膜
３６  基板
３８  下部電極
４０  フォトレジストパターン
４１  開口部
４２  メッキ下地金属
４４  フォトレジストパターン
４６  メッキ金
４９  基板
５０  下部電極
５１  フォトレジスト層
５１Ａ  開口部
５２  低溶解速度フォトレジスト層
５４  高感度フォトレジスト層
５４ａ  フォトレジスト層第２層と第３層間の遷移領域
５６  低感度フォトレジスト層
６０  フォトレジスト層第１層と第２層間の遷移領域
６２  フォトマスク
６４  感光領域
６６  非感光領域
６８  蒸着金属
６９  基板
７０  下部電極
７２  第１層フォトレジスト
７４  第２層フォトレジスト
７６  第３層フォトレジスト
７７  パターニング後のフォトレジスト
７８  フォトマスク
７９  開口部
８０  基板
８２  下部電極
８４  第１層フォトレジスト
８６  第２層フォトレジスト
８８  第１フォトマスク
９０  第３層フォトレジスト
９１  感光部のフォトレジスト層
９２  第２フォトマスク
９３  現像後のフォトレジストパターン
９４  チャネル層
９６  ｎ- イオン注入層
９８  ｎ+ イオン注入層
１００  基板
１０２  フォトレジストパターン
１０４  低抵抗金属
１０６  表面保護膜
１０８  フォトレジストパターン
１０９  オーミック電極用開口部
１１０  オーミック電極
１１２  表面保護膜
１２０  ゲート電極
１２２  ｉ−ＧａＡｓ層
１２４  ＡｌＧａＡｓ層
１２６  ＩｎＧａＡｓ層
１２８  ｉ−ＧａＡｓ層
１３０  ｎ- 注入領域
１３２  ｎ+ 注入領域
１３４  ＧａＡｓ基板
１３６  表面保護膜
１３８  フォトレジストパターン
１４０  低抵抗金属
１４２  フォトレジストパターン
１４４  オーミック電極
１４６  表面保護膜
１５０  ショットキーゲート電極
１５２  チャネル層
１５４  ｎ+ 注入層
１５６  基板
１５８  フォトレジストパターン
１６０  オーミック電極
１６２  表面保護膜
１６４  フォトレジストパターン
１６６  低抵抗金属
１６８  表面保護膜
１７０  ゲート電極
１７２  ドレイン電極
１７４  ソース電極
１７６  ソース電極パッド
１７８  ブリッジ配線部分
１７９  基板
１８０  表面保護膜
１８２  フォトレジストパターン
１８４  配線金属
１８６  下部電極
１８８  エアブリッジ配線
１９０  橋桁部分
１９２  ブリッジ配線部分
１９４  ゲート電極用金属
１９５  ゲート電極上部の開口部
１９６  フォトレジストパターン
１９７  ＦＥＴオーミック電極上部の開口部
１９８  オーミック電極用金属
２００  ＦＥＴ
２０２  基板
２０４  表面保護膜
２０６  フォトレジストパターン
２０７  フォトレジストパターン２０６の配線形成領域の開口部
２０８  配線金属
２１０  エミッター電極
２１１  エミッター層
２１２  基板
２１３  ベース層
２１４  ベース電極
２１５  コレクター層
２１６Ａ、２１６Ｂ  フォトレジストパターン
２１７  コレクター電極用柱状構造
２１８Ａ、２１８Ｂ  コレクター電極
２２０  フォトレジストパターン
２２２  配線金属
【図１】
0004015756.tif 000002
【図２】
0004015756.tif 000003
【図３】
0004015756.tif 000004
【図４】
0004015756.tif 000005
【図５】
0004015756.tif 000006
【図６】
0004015756.tif 000007
【図７】
0004015756.tif 000008
【図８】
0004015756.tif 000009
【図９】
0004015756.tif 000010
【図１０】
0004015756.tif 000011
【図１１】
0004015756.tif 000012
【図１２】
0004015756.tif 000013
【図１３】
0004015756.tif 000014
【図１４】
0004015756.tif 000015
【図１５】
0004015756.tif 000016
【図１６】
0004015756.tif 000017
【図１７】
0004015756.tif 000018
【図１８】
0004015756.tif 000019
【図１９】
0004015756.tif 000020
【図２０】
0004015756.tif 000021
【図２１】
0004015756.tif 000022
【図２２】
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【図２３】
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