(57)【特許請求の範囲】
【請求項１】
ワード線を選択するための行アドレスを生成するＸデコーダと、ビット線を選択するための列アドレスを生成するＹデコーダと、上記ＸデコーダおよびＹデコーダの出力によってワード線とビット線を介して選択される複数のメモリセルとを有する不揮発性半導体記憶装置において、
複数のワード線に夫々異なるパルス幅の複数の書き込みパルス信号を供給するパルス発生回路と、
上記ワード線を駆動する信号を供給するために、書き込みパルス幅測定時には上記パルス発生回路からの出力を選択し、通常のメモリアクセス時には上記Ｘデコーダからの出力を選択する選択回路と、
上記書き込みパルス幅測定時に書き込みパルス信号が供給された複数のメモリセルの個々のデータを読み出す回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、上記パルス発生回路は、異なるパルス幅の複数の上記パルス信号を同じタイミングで生成することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、上記Ｙデコーダは、複数の出力を同時に活性化させ、夫々のＹデコーダ出力によって選択されるビット線に書き込みパルスを供給することを特徴とする不揮発性半導体記憶装置。
【請求項４】
ワード線を選択するための行アドレスを生成するＸデコーダと、ビット線を選択するための列アドレスを生成するＹデコーダと、上記ＸデコーダおよびＹデコーダの出力によってワード線とビット線を介して選択される複数のメモリセルとを有する不揮発性半導体記憶装置において、
複数のビット線に各々異なるパルス幅の複数の書き込みパルス信号を同じタイミングで供給するための複数のパルス信号を生成するパルス発生回路と、
ビット線を選択するために、書き込みパルス幅測定時には上記パルス発生回路からの出力を選択し、通常のメモリアクセス時には上記Ｙデコーダからの出力を選択する選択回路と、
上記書き込みパルス幅測定時に書き込みパルス信号が供給された複数のメモリセルの個々のデータを読み出す回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶において、パルス幅情報を格納する記憶領域と、この記憶領域に格納されたパルス幅でパルスを印加する制御回路を更に備えたことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１乃至４のいずれか１つに記載の不揮発性半導体記憶装置において、少なくとも上記選択回路が上記パルス発生回路の出力を選択している期間に亘って外部電力供給源から電力を受ける電力供給端子を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項７】
複数のパルスからなる書き込み信号または消去信号を印加して電荷蓄積層に対する電荷の授受を行なうことにより閾値電圧を制御し、この閾値電圧に応じたデータを保持する複数のメモリセルを有する不揮発性半導体記憶装置における上記書き込み信号のパルス幅の測定方法であって、
上記複数のメモリセルの少なくとも一部からなるメモリセル群のすべての閾値を所定の第１の閾値に設定する第１のステップと、
上記メモリセル群に夫々異なるパルス幅の書き込みパルスを与える第２のステップと、
上記メモリセル群の個々のデータを読み出し、読み出しの際の電流を第２の閾値に対応する基準電流と比較して、第２の閾値との高低関係を判定する第３ステップとを備えたことを特徴とする書き込み信号のパルス幅測定方法。
【請求項８】
請求項７に記載の書き込み信号のパルス幅測定方法において、上記第１のステップは、上記メモリセル群へ消去信号パルスを印加することからなることを特徴とする書き込み信号のパルス幅測定方法。
【請求項９】
請求項７に記載の書き込み信号のパルス幅測定方法において、上記第２のステップの異なるパルス幅の書き込みパルスは、上記メモリセル群に接続されたワード線に印加されることを特徴とする書き込み信号のパルス幅測定方法。
【請求項１０】
請求項７に記載の書き込み信号のパルス幅測定方法において、上記第２のステップの異なるパルス幅の書き込みパルスは、上記メモリセル群に接続されたビット線に印加されることを特徴とする書き込み信号のパルス幅測定方法。
【請求項１１】
請求項７乃至１０のいずれか１つに記載の書き込み信号のパルス幅測定方法において、上記第２ステップの異なるパルス幅の書き込みパルスは、同時に印加が開始されることを特徴とする書き込み信号のパルス幅測定方法。
【請求項１２】
請求項７乃至１１いずれか１つに記載の書き込み信号のパルス幅測定方法を用いたパルス幅の決定方法であって、上記第３のステップの高低関係の判定は、印加した書き込み信号のパルス幅の小さい順に上記読み出し電流を基準電流と比較し、最初に高低関係が反転したときのパルス幅、または高低関係の反転が複数ある場合は、最初に反転したパルス幅から最後に反転したパルス幅までのいずれかのパルス幅を、書き込み動作に最適な書き込み信号のパルス幅として決定することを特徴とするパルス幅の決定方法。
【請求項１３】
請求項１２に記載の書き込み信号のパルス幅決定方法において、上記パルス幅の決定は、上記不揮発性半導体記憶装置が書き込み動作を実行する前に行なわれることを特徴とするパルス幅決定方法。
【請求項１４】
請求項１３に記載の書き込み信号のパルス幅決定方法において、上記パルス幅の決定は、上記不揮発性半導体記憶装置の製造検査時に行なわれることを特徴とするパルス幅決定方法。
【請求項１５】
請求項１３に記載の書き込み信号のパルス幅決定方法において、上記パルス幅の決定は、上記不揮発性半導体記憶装置の初期化動作時に行なわれることを特徴とするパルス幅決定方法。
【請求項１６】
請求項１３に記載の書き込み信号のパルス幅決定方法において、上記パルス幅の決定は、上記不揮発性半導体記憶装置の電源投入時になされることを特徴とするパルス幅決定方法。
【請求項１７】
複数のパルスからなる書き込み信号または消去信号を印加して電荷蓄積層に対する電荷の授受を行なうことにより閾値電圧を制御し、この閾値電圧に応じたデータを保持する複数のメモリセルを有する不揮発性半導体記憶装置の書き込み方法であって、
請求項１２乃至１６のいずれかに１つに記載のパルス幅の決定方法で決定したパルス幅を、書き込み動作において最初に印加する書き込み信号のパルス幅とすることを特徴とする不揮発性半導体装置の書き込み方法。
【請求項１８】
複数のパルスからなる書き込み信号または消去信号を印加して電荷蓄積層に対する電荷の授受を行なうことにより閾値電圧を制御し、この閾値電圧に応じたデータを保持する複数のメモリセルを有する不揮発性半導体記憶装置の書き込み方法であって、
請求項１２乃至１６のいずれか１つに記載のパルス幅の決定方法で決定したパルス幅に１より小さな正の係数を乗じた値を、書き込み動作において最初に印加する書き込み信号のパルス幅とすることを特徴とする不揮発性半導体装置の書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、閾値電圧を電気的に制御してデータを記憶する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭなどのフロ−ティングゲ−トを有して電気的に書き換えのできる不揮発性半導体記憶装置においては、フロ−ティングゲ−ト対して電荷を注入し,引き抜いてメモリセルの閾値電圧Ｖthを高,低することによって、データの書き込み,消去を行なっている。
【０００３】
図７は、従来の不揮発性半導体記憶装置におけるメモリセルアレイの一部分を示した回路図であり、このメモリセルアレイは、行列状に配置されたメモリセルＭ11,Ｍ12,Ｍ21,Ｍ22からなり、同じ行にあるメモリセルＭ11,Ｍ12;Ｍ21,Ｍ22は、制御ゲートが共通のワード線ＷＬ1;ＷＬ2に夫々接続され、同じ列にあるメモリセルＭ11,Ｍ21;Ｍ12,Ｍ22は、ドレインが共通のビット線ＢＬ1;ＢＬ2に夫々接続されている。また、総てのメモリセルＭ11,Ｍ12,Ｍ21,Ｍ22のソースは、共通のソース線ＳＬに接続されている。
【０００４】
上記メモリセルアレイにおいて、データを消去する場合、ワード線ＷＬ1,ＷＬ2に例えば−１０Ｖの負の電圧を、ソース線ＳＬに例えば５Ｖの正の電圧を夫々印加し、ビット線ＢＬ1,ＢＬ2を高インピーダンス状態にする。すると、ＦＮトンネリング効果により、各メモリセルＭ11,Ｍ12,Ｍ21,Ｍ22は、フロ−ティングゲ−トからソースに電子が放出されて、閾値電圧が低下し、消去状態となる。
一方、データを書き込む場合、書き込み対象の選択メモリセルに接続されたワード線に例えば１２Ｖの正の高電圧を印加し、それ以外のワード線を接地するとともに、選択メモリセルに接続されたビット線に例えば６Ｖの正の電圧を所定時間だけ印加し、それ以外のビット線を接地する。すると、選択メモリセルでは、ソース／ドレイン拡散層間に形成されたチャネル領域からフロ−ティングゲ−トに電子(ホットエレクトロン)が注入されて、閾値電圧が上昇し、データを記憶した書き込み状態となる。
【０００５】
一般に、書き込み時の閾値電圧は、選択メモリセルに接続されたビット線に一定パルス幅の書き込みパルスを繰り返し印加した後、センス回路によって選択メモリセルの閾値電圧を検出し、検出した閾値電圧が所定の範囲内になると、書き込み動作を終了して、所定の値に設定されている。
かかるメモリセルの閾値電圧は、メモリセルに印加されるパルス幅の対数値に比例して変動する傾向があり、同じパルス幅の書き込みパルスを繰り返し印加していくと、メモリセルの閾値電圧の変化が飽和して徐々に小さくなる。従って、所定の閾値電圧Ｖthまで閾値電圧を変化させるには、書き込みパルスの印加回数を多くする必要があり、書き込み時間が長くなるという問題がある。また、各書き込みの後に、閾値電圧が所定の値まで達したか否かを所定時間をかけて確認する所謂ベリファイ作業が伴うため、書き込みとベリファイが繰り返し行なわれるから、書き込みパルスの印加回数が増加すると、書き込みに要する合計時間が長くなるという問題がある。
さらに、多値メモリや低電圧動作メモリなどの場合、要求される閾値電圧の分布幅が狭いため、閾値の分布を抑え込もうとすると、１回当たりのパルス幅が小さくなり、必要な閾値に到達させるにはパルスを多数回印加して書き込みを行なわねばならず、書き込み時間が長くなることになる。
【０００６】
そこで、書き込み時間を増大させることなく、閾値電圧の分布を狭める手法として、従来、次のようなものが提案されている。
特開平７−７３６８５号公報や特開平１１−７３７８６号公報では、繰返し回数の増加に伴なって書き込みパルス幅を大きくすることによって、書き込みパルスの印加回数を低減している。
特開平１０−１７７７９５号公報では、閾値電圧が目標値を含む所定の範囲内に達するまで、パルス幅を所定の増加率で増加させ、閾値電圧が所定の範囲内に達してから、パルス幅の増加率を小さくし、閾値電圧が目標値Ｖthまたはその近傍に達するまでパルスを繰り返し印加することにより書き込み時間を短縮している。
特開平１１-３９８８７号公報では、書き込み回数の増加に伴って選択メモリセルへ印加する電圧のレベルを変化させていくＩＳＰＰ法(Incremental Step Pulse Programming)を改良して、一回目に幅の長い書き込みパルスを印加し、２回目以降の書き込みで、幅は短いが、電圧レベルが書き込み回数の増加に伴って漸増するパルスを印加している。
【０００７】
さらに、特開平１１−９６７８５号公報、特開２０００−１１３６８６号公報、特開２０００−１２３５８４号公報では、メモリセルの特性を判断し、メモリセルの特性に合った最適な書き込みパルスのパルス幅、またはパルス電圧を設定し、メモリセル毎に最適な書き込みパルスを印加する手法が提案されている。上記特開平１１−９６７８５号公報では、一回目の書き込み時間は比較的長いが、２回目以降は累積書き込み時間が冪乗比で大きくなるように設定される冪乗パルス書き込み方式を改良したＡ＊２Ｂパルス幅方式に基づいて、Ａの値、Ｂ(＜１)の値をメモリセルの特性に合わせて調整できるようにしている。
また、ベリファイ時間を含むオーバーヘッド時間が１回の書き込み時間より充分に大きいときは、冪乗パルス書き込み方式とし、上記オーバーヘッド時間が１回の書き込み時間より充分に小さいときには、均一パルス書き込み方式とすることで、累積書き込み時間を削減している。
【０００８】
【発明が解決しようとする課題】
段落[0006],[0007]で述べた従来の手法は、いずれも可能な限り少ない回数で書き込みを完了すべく、書き込みパルス幅またはパルス電圧を変化させて、書き込み時間の短縮を図っているが、次のような問題がある。
即ち、段落[0006]の従来例では、書き込みパルスのパルス幅またはパルス電圧を変化させるということは記載されているが、具体的な書き込みパルス幅の決定方法が開示されていない。
【０００９】
段落[0007]の最初の特開平１１−９６７８５号公報では、メモリセルの特性に合った最適な書き込みパルスのパルス幅またはパルス電圧を設定しており、書き込みパルス幅を設定するための初期値やモジューロ値などの各種パラメータは、ヒューズアレイに設定されるが、このヒューズアレイにおいてメモリセルの特性ばらつきに応じてどのように書き込みパルス幅を設定するかについて具体的な方法や手順が開示されていない。
段落[0007]の次の特開２０００−１１３６８６号公報では、書き込み動作の前に、各メモリセルに所定幅の書き込みパルスを印加し、その閾値の変動を測定し、実際の書き込みパルス幅を決定しているが、各メモリセルを元の状態に戻すために再び消去が必要になって、結局、書き込み時間が長くなる。また、メモリセルの特性に合った最適な書き込みパルスのパルス幅を設定するために、評価サンプルの書き込み特性を用いるのであるが、その書き込み特性の測定方法が具体的に開示されていない。
段落[0007]の最後の特開２０００−１２３５８４号公報では、メモリセルの特性に応じて、書き込み電圧を補正すると記載されているが、定量的な補正方法が開示されていないため、書き込み後の読み出し結果によって補正量を決定せざるを得ず、補正量の決定という余分な処理が加わって書き込み時間が増加する。
【００１０】
このように従来技術では、必ずしも１回目の書込みパルスによって目標の閾値に達することを目的としていない。また、従来の短いパルスで何回も書き込みおよびベリファイを繰り返す方法では、それらを累積した書き込み時間と１回のパルスで書き込んだ場合の書込み時間との誤差が大きいという問題もあった。
【００１１】
そこで、本発明は、書込み時間の短縮を目的とし、その方法としてメモリセルの特性に合わせて、１回目の書込みにおいて、できるだけ長いパルスで目標の閾値に近づけ、次のベリファイで目標の閾値に達していなければ、その後比較的短いパルスで閾値を微調整することにより実現する。この方法によれば、１回目の書込みパルス幅を精度良く求めることが最も重要となってくる。
そのために、本発明では、更にある閾値から所定の幅だけ閾値を変化させるために必要な書込みパスル幅を求め、そのパルス幅での１回目の書込みによって精度良く目標の閾値に近づけること、およびその書込みパルス幅の明確かつ具体的な測定方法を与える。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、ワード線を選択するための行アドレスを生成するＸデコーダと、ビット線を選択するための列アドレスを生成するＹデコーダと、上記ＸデコーダおよびＹデコーダの出力によってワード線とビット線を介して選択される複数のメモリセルとを有するものにおいて、複数のワード線に夫々異なるパルス幅の複数の書き込みパルス信号を供給するパルス発生回路と、上記ワード線を駆動する信号を供給するために、書き込みパルス幅測定時には上記パルス発生回路からの出力を選択し、通常のメモリアクセス時には上記Ｘデコーダからの出力を選択する選択回路と、上記書き込みパルス幅測定時に書き込みパルス信号が供給された複数のメモリセルの個々のデータを読み出す回路を備えたことを特徴とする。
【００１３】
本発明の他の不揮発性半導体記憶装置は、ワード線を選択するための行アドレスを生成するＸデコーダと、ビット線を選択するための列アドレスを生成するＹデコーダと、上記ＸデコーダおよびＹデコーダの出力によってワード線とビット線を介して選択される複数のメモリセルとを有するものにおいて、複数のビット線に各々異なるパルス幅の複数の書き込みパルス信号を同じタイミングで供給するための複数のパルス信号を生成するパルス発生回路と、ビット線を選択するために、書き込みパルス幅測定時には上記パルス発生回路からの出力を選択し、通常のメモリアクセス時には上記Ｙデコーダからの出力を選択する選択回路と、上記書き込みパルス幅測定時に書き込みパルス信号が供給された複数のメモリセルの個々のデータを読み出す回路を備えたことを特徴とする。
【００１４】
また、本発明の書き込み信号のパルス幅の測定方法は、複数のパルスからなる書き込み信号または消去信号を印加して電荷蓄積層に対する電荷の授受を行なうことにより閾値電圧を制御し、この閾値電圧に応じたデータを保持する複数のメモリセルを有する不揮発性半導体記憶装置において、上記複数のメモリセルの少なくとも一部からなるメモリセル群のすべての閾値を所定の第１の閾値に設定する第１のステップと、上記メモリセル群に夫々異なるパルス幅の書き込みパルスを与える第２のステップと、上記メモリセル群の個々のデータを読み出し、読み出しの際の電流を第２の閾値に対応する基準電流と比較して、第２の閾値との高低関係を判定する第３ステップとを備えたことを特徴とする。
【００１５】
また、本発明のパルス幅決定方法は、上記書き込み信号のパルス幅の測定方法において、上記第３のステップの高低関係の判定を、印加した書き込み信号のパルス幅の小さい順に上記読み出し電流を基準電流と比較し、最初に高低関係が反転したときのパルス幅、または高低関係の反転が複数ある場合は、最初に反転したパルス幅から最後に反転したパルス幅までのいずれかのパルス幅を、書き込み動作に最適な書き込み信号のパルス幅として決定することを特徴とする。
【００１６】
さらに、本発明の書き込み方法は、複数のパルスからなる書き込み信号または消去信号を印加して電荷蓄積層に対する電荷の授受を行なうことにより閾値電圧を制御し、この閾値電圧に応じたデータを保持する複数のメモリセルを有する不揮発性半導体記憶装置において、上記パルス幅の決定方法で決定したパルス幅を、書き込み動作において最初に印加する書き込み信号のパルス幅とすることを特徴とする。
【００１７】
本発明の他の書き込み方法は、複数のパルスからなる書き込み信号または消去信号を印加して電荷蓄積層に対する電荷の授受を行なうことにより閾値電圧を制御し、この閾値電圧に応じたデータを保持する複数のメモリセルを有する不揮発性半導体記憶装置において、上記パルス幅の決定方法で決定したパルス幅に１より小さな正の係数を乗じた値を、書き込み動作において最初に印加する書き込み信号のパルス幅とすることを特徴とする。
【００１８】
【発明の実施の形態】
図１は、本発明による不揮発性半導体記憶装置の書き込み方法を、従来の書き込み方法と対比させて定性的に示すタイムチャートである。
図１(Ａ)は、段落[0007]の最初の従来例である特開平１１−９６７８５号公報に開示された書き込み動作を示しており、１回目は比較的長い時間ｔw1で書き込みを行なった後、時間ｔvfでベリファイを行ない、書き込み動作とベリファイ動作を順次繰り返している。２回目以降の書き込み時間ｔw2,ｔw3,ｔw4,…は、累積書き込み時間が冪乗比で大きくなるように漸増する一方、ベリファイ時間ｔvfは、一定に保たれる。そして、６回目の時間ｔw6での書き込みの後のベリファイ動作で、目的の閾値に達したことが確認され、書き込み動作が終了している。累積書き込み時間が冪乗比で大きくなるとは、
ｔｗ2／ｔw1＝ｔw3／(ｔw1+ｔw2)＝ｔw4／(ｔw1+ｔw2+ｔw3)＝ｔw5／(ｔw1+ｔw2+ｔw3+ｔw4)＝ｔw6／(ｔw1+ｔw2+ｔw3+ｔw4+ｔw5)
が成立することをいい、全書き込み時間は、ｔw1+ｔw2+ｔw3+ｔw4+ｔw5+ｔw6+ｔvf×６ となる。
【００１９】
これに対し、本発明の請求項１７に記載の方法の一例である書き込み動作は、図１(Ｂ)のタイムチャートに示すように、１回目に相当長い時間ｔp1で書き込みを行なった後、時間ｔvfでベリファイを行ない、２回目以降は短い時間ｔp2,ｔp3(≪ｔp1)での書き込み動作と一定時間ｔvfでのベリファイ動作とを交互に繰り返して、３回目のベリファイ動作で既に目的の閾値に達し、書き込み動作が終了している。１回目の書き込み時間ｔp1は、図１(Ａ)の書き込み時間合計ｔw1+ｔw2+ｔw3+ｔw4+ｔw5+ｔw6に近い値となるが、書き込みとベリファイの繰り返し回数が３回と少ないので、全書き込み時間ｔp1+ｔp2+ｔp3 +ｔvf×３ は、図１(Ａ)の全書き込み時間よりも相当短縮できることが判る。
【００２０】
ところで、メモリセルに時間ｔp1で１回目の書き込みを行なうことによって、そのメモリセルの閾値を初期値から目標値の近傍まで所定幅だけ変化させるのであるが、この変化幅が同じでも、初期の閾値が異なれば、必要な書き込み回数や全書き込み時間が異なり、上記変化幅が大きいほどそれに要する書き込み時間が指数関数的に増大する。そこで、不揮発性半導体記憶装置を構成するメモリセルアレイの各メモリセルについて、製造時など実際に使用される以前に、閾値を初期の値から所定幅だけ変化させるに要する書き込み時間を所定の方法で測定して求め、求められた書き込み時間、つまり書き込み信号のパルス幅から適切な１回目の書き込みパルス幅ｔp1を決定する必要がある。請求項７,１２に記載されたこのような書き込み信号のパルス幅測定方法およびパルス幅決定方法については、図３を参照しつつ後述する。
【００２１】
図２は、請求項１に記載の不揮発性半導体記憶装置の一実施形態であるフラッシュメモリの回路図である。このフラッシュメモリは、行列状に並んだ複数のメモリセルＭ11,Ｍ21,Ｍ31,…,Ｍn1,Ｍn2,Ｍn3と、同列にあるメモリセルＭ11,Ｍ12,…,Ｍn1;…;Ｍ13,Ｍ23,…,Ｍn3のドレインを互いに接続するビット線BL1;BL2;BL3と、各ビット線の一端に介設されたカラム選択トランジスタYS1,YS2,YS3と、外部から入力されるアドレス信号をカラム選択信号に復号して対応するカラム選択トランジスタYS1,YS2,YS3のゲートに出力するＹデコーダ２と、カラム選択トランジスタYS1,YS2,YS3のドレインに共通接続されるデータ線DLに出力端,入力端が夫々接続された書込み回路３,センスアンプ回路４と、同行にあるメモリセルＭ11,Ｍ12,Ｍ13;…;Ｍn1,Ｍn2,Ｍn3の制御ゲートを互いに接続するワード線WL1;WL2;…;WLnと、通常のメモリアクセス時に外部から入力されるアドレス信号をワード線信号に復号して、後述する選択回路５およびワード線駆動回路６を介して対応するワード線WL1,WL2,…,WLnに出力するＸデコーダ１とを備えている。
【００２２】
上記フラッシュメモリは、請求項１に記載の異なるパルス幅の複数のパルス信号を同じタイミングで生成するパルス発生回路としての測定用書込みパルス発生回路７と、この測定用書込みパルス発生回路７および上記Ｘデコーダ１の出力のいずれかを選択する選択回路５を更に備えている。
測定用書込みパルス発生回路７は、通常のフラッシュメモリの構成とは異なり、書き込み信号のパルス幅を測定する際に、複数のワード線信号を同時期に出力するための回路である。選択回路５は、パルス幅測定時には、測定用書込みパルス発生回路７から並列的に入力されるパルス幅の異なる複数のワード線信号をワード線駆動回路６に出力し、通常のメモリアクセス時には、Ｘデコーダ１から入力される１つのワード線信号だけをワード線駆動回路６に出力する。
【００２３】
図３は、請求項７に記載の書き込み信号のパルス幅の測定方法および請求項１２に記載の上記測定方法を用いたパルス幅の決定方法の一実施形態を示すフローチャートである。
処理の流れを概説すれば、ステップＳ１で、フラッシュメモリの同列にある各メモリセルＭ11,Ｍ21,…,Ｍn1の閾値を一定値Ｖt0に揃え、ステップＳ２で、各メモリセルＭ11,Ｍ21,…,Ｍn1に対して夫々異なるパルス幅ｔ1,ｔ2,…,ｔnの書き込みパルスを印加し、ステップＳ３で、判定用の閾値をＶt0＋ΔＶt0として各メモリセルに格納されたデータを読み出し、ステップＳ４〜Ｓ６で、読み出したデータを判定用の閾値で判定した結果が初めて反転したメモリセルに印加した書き込みパルス幅を第１回目の書き込みパルス幅として決定するのである。
【００２４】
上記処理の流れを各ステップについて詳細に説明すれば、次のとおりである。
ステップＳ１で、同列にある各メモリセルＭ11,Ｍ21,…,Ｍn1の閾値を一定値Ｖt0に揃えるには、各メモリセルからの読み出し電流が、上記値Ｖt0に対応する電流値よりも大きいか小さいかをセンスアンプ回路４で検知し、大きい場合はそのメモリセルのフローティングゲートから電子を引き抜き、小さい場合はそのメモリセルのフローティングゲートに電子を注入するという操作を、閾値が上記一定値Ｖt0になるまで繰り返す。なお、この手法は、例えば特開平１１−１４４４７７号公報で公知であるが、他の手法によって行なうこともできる。
【００２５】
ステップＳ２で、例えばn＝８として上記各メモリセルＭ11,Ｍ21,…,Ｍn1に異なるパルス幅で書き込みパルスを印加する場合、図４のタイミングチャートに示すように、異なるパルス幅ｔ1,ｔ2,…,ｔ8のワード線信号WL1,WL2,…,WL8(例えば１２Ｖの正の高電圧)を図２の測定用書込みパルス発生回路７から選択回路５,ワード線駆動回路６を経て各メモリセルＭ11,Ｍ21,…,Ｍ81の制御ゲートに印加し、カラム選択信号YG1をＹデコーダ２から選択列のカラム選択トランジスタYS1のゲートに印加し、ビット線信号BL1(例えば６Ｖの正の電圧)を図２の書込み回路３からデータ線DLを経て選択列のビット線BL1に印加する。上記ワード線信号WL1,WL2,…,WL8は、図４から判るように、同時刻に立ち上がるが、パルス幅がｔ1＜ｔ2＜…＜ｔ8と漸増している。
ワード線信号WL1,WL2,…,WL8を同時刻に立ち上がらせたのは、短時間に効率良く同列上のメモリセルに書き込みを行なうためであり、それだけ大きな書き込み電流が必要となるので、外部から供給できるようにするのが望ましい。なお、ワード線信号は、必ずしも同時刻に立ち上がらせる必要はない。
また、書き込みパルス幅の設定に冪乗パルス方式を用いる場合、上記パルス幅は、ｔ2／ｔ1＝ｔ3／ｔ2＝…＝ｔ8／ｔ7  となる。
【００２６】
ステップＳ３のベリファイ動作は、判定用の閾値をＶt0＋ΔＶt0とし、図２のＹデコーダ２によって選択列のカラム選択トランジスタYS1を導通させ、ビット線BL1に電源電圧を供給し、Ｘデコーダ１からのワード線信号によりワード線WL1,WL2,…,WLnを順次立ち上げたときにビット線BL1に流れる電流を、図示しない抵抗素子によって電圧に変換し、判定用の閾値Ｖt0＋ΔＶt0に相当する基準電圧と比較し、比較結果をセンスアンプ回路４から出力する。
【００２７】
表１は、メモリセルＭ11,Ｍ21,…,Ｍ81が上記ワード線信号で順次導通されたとき、データ線DLに流れる各電流を検知したセンスアンプ回路４から出力されるデータの一例を示している。
【表１】
0003965287.tif 000002
表中のデータ“１”は、電流が流れて、そのメモリセルが閾値電圧の低い未書き込み状態であることを示し、データ“０”は、電流が流れず、そのメモリセルが閾値電圧の高い書き込み状態であることを示している。表１から、パルス幅ｔ5で書き込んだメモリセルＭ51以降が判定用の閾値に達していることが判る。
これは、図３のフローチャートのステップＳ４,５で、メモリセルＭk1(1≦k≦8)から読み出されたデータが“１”であるか否かを判断し、“１”でないつまり“０”の書き込み状態に初めてなったとき、ステップＳ６で、そのメモリセルの書き込みパルス幅を図１(Ｂ)で述べた第１回目の書き込みパルス幅ｔp1とすることに相当する。
【００２８】
【表２】
0003965287.tif 000003
表２は、ベリファイ動作時にメモリセルＭ11,Ｍ21,…,Ｍ81のセンスアンプ回路４から出力されるデータの他の例を示している。メモリセルＭ11〜Ｍ41からは、未書き込み状態を表わすデータ“１”が出力されているが、メモリセルＭ51で書き込み状態を表わすデータ“０”が一度出力された後、メモリセルＭ61,Ｍ71で再び未書き込みのデータ“１”が出力され、最後のメモリセルＭ81で書き込みのデータ“０”が出力されている。
これは、メモリセルの特性ばらつきによって、メモリセルＭ51が書き込まれやすいセルであったため、そのパルス幅ｔ5よりも長いパルス幅ｔ6,ｔ7で書き込まれたメモリセルＭ6１,Ｍ7１が未書き込み状態なのに先に書き込み状態になったことを示している。
【００２９】
従って、第１回目の書き込みパルス幅をｔ8としても良いのであるが、パルス幅ｔ8で同列の他のメモリセルを書き込むと、目標の閾値をかなり上回るセルが出現し、そうすると今度はメモリセルの消去特性を考慮した消去動作が必要になって、全書き込み時間が長くなるという問題が生じる。そこで、同列のメモリセルＭ11,Ｍ21,…,Ｍn1の初期の一定閾値Ｖt0からΔＶt0だけ変化させるための第１回目の書き込みパルス幅をｔ5、一般的にはデータ“０”が出力される書き込みパルス幅の最小値を、第１回目の書き込みパルス幅として用いるのである。
しかし、実際的には、請求項１８に記載のように１回目の書き込みパルス幅として、上記パルス幅の最小値に１より小さい係数ｋを乗じた値ｋ×ｔ5を用いる。これは、１回目の書き込みによって目標の閾値をあまり上回ると、消去動作によって閾値を下げなければならないからである。メモリセルの書き込み特性の分布が、実験等で予め詳細に判っていれば、統計的に上記係数を正確に決定することができる。
【００３０】
上述した１回目の書き込みパルス幅の測定および決定は、通常、請求項１４に記載のように不揮発性半導体記憶デバイスの出荷前の製造検査時、あるいは請求項１５に記載のようにデバイスの出荷後の初期化動作時または請求項１６に記載のようにデバイスの電源投入時に実行することができる。
測定および決定をデバイス出荷前に行なうと、通常のフラッシュメモリと同等に使用でき、デバイス出荷後に行なうと、電源電圧,温度,メモリセル特性の経年劣化等の実使用条件に最適化した書き込み時間を得ることができるという利点を夫々有する。
【００３１】
また、図３のステップＳ２で述べた書き込み動作において、図２の他のカラム選択トランジスタYS2,YS3も同時に導通させることによって、他のビット線BL2,BL3に接続されたメモリセルにも、同時に同一のワード線信号WL1,WL2,…,WLnを印加し、１列目のメモリセルＭ11,Ｍ21,…,Ｍn1と同じ時間で書き込むことによって、書き込みパルス幅決定のサンプル数を増やして、統計的により高精度の測定結果を得ることができる。
即ち、メモリセＭ12,Ｍ22,…,Ｍn2も、夫々メモリセルＭ11,Ｍ21,…,Ｍn1と同一時間で書き込み、続くベリファイ動作で、カラム選択トランジスタYS2を導通させ、ワード線WL1,WL2,WLnを順次立ち上げたときに、ビット線BL2に流れる各メモリセルＭ12,Ｍ22,…,Ｍn2からの電流を、センスアンプ回路４によって検知することによって、２列目の各メモリセルの閾値を一定値Ｖt0からΔVt0だけ変化させるための書き込み時間を追加データとして求めることができる。さらに、３列目のメモリセルＭ13,Ｍ23,…,Ｍn3に対しても同様のことを行なえば、これら３組の書き込み時間データに基づいて、より信頼性の高い第１回目の書き込みパルス幅を求めることができる。
【００３２】
図５は、本発明の請求項４に記載の不揮発性半導体記憶装置の一実施形態であるフラッシュメモリを示しており、このフラッシュメモリは、図２で述べたフラッシュメモリの測定用書込みパルス発生回路７と選択回路５を、Ｘデコーダ１側からＹデコーダ２側へ移した点を除いて図２のフラッシュメモリと同じ構成である。
上記フラッシュメモリは、行列状に並んだ複数のメモリセルＭ11,Ｍ12,Ｍ13,…,Ｍ1nと、同列にあるメモリセルＭ11,…;Ｍ12,…;Ｍ13,…;Ｍ1n,…のドレインを互いに接続するビット線BL1;BL2;BL3;…;BLnと、各ビット線の一端に介設されたカラム選択トランジスタYS1,YS2,YS3,…,YSnと、通常のメモリアクセス時に外部から入力されるアドレス信号をカラム選択信号に復号して選択回路８を経て対応するカラム選択トランジスタYS1,YS2,YS3,…,YSnのゲートに出力するＹデコーダ２と、カラム選択トランジスタYS1,YS2,YS3,…,YSnのドレインに共通接続されるデータ線DLに出力端,入力端が夫々接続された書込み回路３,センスアンプ回路４と、同行にあるメモリセルＭ11,Ｍ12,Ｍ13,…Ｍ1n;…の制御ゲートを互いに接続するワード線WL1;…と、外部から入力されるアドレス信号をワード線信号に復号して、対応するワード線WL1,…に出力するＸデコーダ１とを備えている。
【００３３】
上記フラッシュメモリは、請求項４に記載の異なるパルス幅の複数のパルス信号を同じタイミングで生成するパルス発生回路としての測定用書込みパルス発生回路９と、この測定用書込みパルス発生回路９および上記Ｙデコーダ２の出力のいずれかを選択する選択回路８を更に備えている。
測定用書込みパルス発生回路９は、通常のフラッシュメモリの構成とは異なり、書き込み信号のパルス幅を測定する際に、複数のカラム選択信号を同時期に出力するための回路である。選択回路８は、パルス幅測定時には、測定用書込みパルス発生回路９から並列的に入力されるパルス幅の異なる複数のカラム選択信号を各カラム選択トランジスタYS1,YS2,YS3,…,YSnのゲートに出力し、通常のメモリアクセス時には、Ｙデコーダ２から入力される１つのカラム選択信号だけをカラム選択トランジスタに出力する。
【００３４】
本実施形態でも、書き込み信号のパルス幅の測定方法および決定方法は、処理が列単位でなく行単位で行われる点を除いて、図３のフローチャートで述べたと同様に行なわれる。
即ち、ステップＳ１で、同行にある各メモリセルＭ11,Ｍ12,Ｍ13,…Ｍ1nの閾値を、各メモリセルからの読み出し電流が閾値Ｖt0に対応する電流値よりも大きいか否かに応じてフローティングゲートに対し電子を引き抜くか注入するかして、各メモリセルの閾値をＶt0に揃える。
【００３５】
次に、ステップＳ２で、例えばｎ＝８として各メモリセルＭ11,Ｍ12,Ｍ13,…Ｍ1nに異なるパルス幅で書き込みパルスを印加する場合、図５のＸデコーダ１からワード線WL1に正の高電圧(例えば１２Ｖ)を、書込み回路３からデータ線DLに正の電圧(例えば６Ｖ)を夫々印加し、図６のタイミングチャートに示すように、異なるパルス幅ｔ1,ｔ2,…,ｔ8のカラム選択信号YG1,YG2,…,YG8を測定用書込みパルス発生回路９から選択回路８を経て各カラム選択トランジスタYS1,YS2,YS3,…,YS8のゲートに印加する。すると、夫々のパルス幅に応じて導通するカラム選択トランジスタYS1,YS2,YS3,…,YS8によって、各ビット線BL1,BL2,BL3,…,BL8にも、図６と同じビット線信号が現われる。このビット線信号BL1,BL2,BL3,…,BL8は、図示の如く同時刻に立ち上がるが、パルス幅がｔ1＜ｔ2＜…＜ｔ8と漸増している。
ビット線信号BL1,BL2,BL3,…,BL8を同時刻に立ち上がらせたのは、短時間に効率良く同行上のメモリセルに書き込みを行なうためであり、それだけ大きな書き込み電流が必要となるので、外部から供給できるようにするのが望ましい。
【００３６】
ステップＳ３のベリファイ動作は、判定用の閾値をＶt0＋ΔＶt0とし、図５のＸデコーダ１からのワード線信号によりワード線WL1を立ち上げ、ビット線BL1,BL2,BL3,…,BL8に電源電圧を供給し、Ｙデコーダ２からのカラム選択信号により選択回路８を介してカラム選択トランジスタYS1,YS2,YS3,…,YS8を順次導通させたときに、各ビット線に流れる電流を、図示しない抵抗素子によって電圧に変換し、判定用の閾値Ｖt0＋ΔＶt0に相当する基準電圧と比較し、比較結果をセンスアンプ回路４から出力する。
【００３７】
表３は、メモリセルＭ11,Ｍ12,…,Ｍ18が順次導通されたとき、データ線DLに流れる各電流を検知したセンスアンプ回路４から出力されるデータの一例を示している。
【表３】
0003965287.tif 000004
表３から、パルス幅ｔ5で書き込んだメモリセルＭ51以降が判定用の閾値に達していることが判る。
これは、図３のフローチャートのステップＳ４,５で、列方向を行方向に読み替えたメモリセルＭ1k(1≦k≦8)から読み出されたデータが“１”であるか否かを判断し、“１”でないつまり“０”の書き込み状態に初めてなったとき、ステップＳ６で、そのメモリセルの書き込みパルス幅を図１(Ｂ)で述べた第１回目の書き込みパルス幅ｔp1とすることに相当する。
【００３８】
以上述べてきた測定方法および決定方法で求められた１回目の書き込みパルス幅は、具体的な書き込み操作に次のように適用され、書き込み時間を従来に比して著しく短縮する。即ち、求められた最適パルス幅は、不揮発性メモリセル等からなる不揮発性の記憶領域に格納され、外部のＣＰＵ(中央演算処理装置)等の制御により書き込み動作が指示されると、上記最適パルス幅をもつ第１回目の書き込みパルスでもって、図１(Ｂ)で述べたように所定の閾値に達するまで書き込みとベリファイの動作が繰り返される。
第１回目の書き込みパルスの印加に際しては、不揮発性の記憶領域から最適パルス幅を読み出すか、あるいは不揮発性の記憶領域そのものを初期設定レジスタとして用い、この値を初期値としてタイマー回路等の計時手段でパルス幅を制御する。２回目以降のパルス幅の設定は、書き込み時間を短縮するという目的を逸脱しない限り、従来の方法を用いることができる。
【００３９】
なお、フラッシュメモリに代表される不揮発性半導体記憶装置には、メモリ全体を制御するプログラマブルな制御回路を有するものがあるので、本発明で述べたパルス幅の測定や決定の処理さらに決定したパルス幅での書き込みパルスの印加は、上記制御回路によってプログラムに基づいて行なわせることができる。このようにすれば、回路の変更や追加を最小限に抑さえて、コストダウンを図れるという利点もある。
また、本発明が上述の実施形態に限られないのは言うまでもない。
【００４０】
【発明の効果】
以上の説明で明らかなように、本発明の書き込みパルス幅の測定方法は、行アドレス,列アドレスを生成するＸデコーダ,Ｙデコーダの出力で選択される複数のメモリセルからなる不揮発性半導体記憶装置において、メモリセルにデータを書き込む前に、複数のメモリセルにパルス幅を変えてデータを書き込んで、各メモリセルの閾値電圧を所定の基準電圧と夫々比較する手法であるので、測定時間を短縮でき、本発明のパルス幅の決定方法は、上記パルス幅測定方法で上記基準電圧より低い閾値電圧および高い閾値電圧をもつメモリセルの各書き込み時間から、全メモリセルの閾値電圧を上記基準電圧に最も近づける第１の書き込み時間を求め、これを１回目の書き込みパルス幅に設定し、２回目以降の書き込みパルス幅を漸減させる手法であるので、書き込みおよびベリファイの繰り返し回数を削減して、全体の書き込み時間を著しく短縮できる。また、従来の短いパルスで何回も書き込みおよびベリファイを繰り返し、その累積書込み時間から１回の書込みパルス幅を求める方法に比べて、書込み時間を累積しないので誤差を小さくできる。
また、夫々の半導体記憶装置毎に書込み信号のパルス幅を測定するので、夫々の半導体記憶装置毎に異なる書込み時間特性に合わせて１回目の書込みパルス幅を決定することができる。
また、本発明の不揮発性半導体記憶装置は、異なるパルス幅の書き込み信号の印加を可能にするためにパルス発生回路を備え、さらにパルス幅の測定時にはパルス発生回路からの出力、通常アクセス時にはＸデコーダあるいはＹデコーダからの出力を切り換えて出力する選択回路を備えるので、書き込みおよびベリファイの繰り返し回数を削減して、全体の書き込み時間を著しく短縮でき、書き込み時間の誤差を小さくできる。
【図面の簡単な説明】
【図１】  本発明による不揮発性半導体記憶装置の書き込み方法を、従来の書き込み方法と対比させて定性的に示すタイミングチャートである。
【図２】  本発明による不揮発性半導体記憶装置の第１実施形態であるフラッシュメモリの回路図である。
【図３】  本発明によるパルス幅測定方法およびパルス幅決定方法の一実施形態の処理の流れを示すフローチャートである。
【図４】  上記第１実施形態における書き込み動作の信号タイミング図である。
【図５】  本発明による不揮発性半導体記憶装置の第２実施形態であるフラッシュメモリの回路図である。
【図６】  上記第２実施形態における書き込み動作の信号タイミング図である。
【図７】  従来の不揮発性半導体記憶装置におけるメモリセルアレイの一部を示す回路図である。
【符号の説明】
１  Ｘデコーダ
２  Ｙデコーダ
３  書込み回路
４  センスアンプ回路
５,８  選択回路
６  ワード線駆動回路
７,９  測定用書込みパルス発生回路
【図１】
0003965287.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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