(57)【特許請求の範囲】
【請求項１】
マトリックス状に配列した画素電極、及び各画素電極に対して共通化された対向電極を有する液晶表示パネルと、各画素電極の列方向に対して表示データに対応した液晶表示電圧を出力する液晶ドライバと、各画素電極の行方向に対して選択電圧を印加することで走査を行う走査回路を具備し、各画素電極は、前記液晶表示電圧と対向電極への印加電圧との電位差に従い、透過光若しくは反射光の光量が変化することで階調表示を行う液晶表示装置において、
複数行の走査を行う毎に液晶印加電圧の対向電極に対する極性を変えると共に、１行の走査を行う毎に基準となる電圧を印加した後、前記表示データに応じた液晶印加電圧を印加し、
前記極性の変化しない行を走査する場合の前記基準となる電圧を印加する期間は、前記極性の変化した行を走査する場合の前記基準となる電圧を印加する期間よりも長く、
前記極性の変化した行の走査期間は、前記極性の変化しない行の走査時間よりも長く、
前記極性の変化した行の前記選択電圧の印加を開始してから前記基準となる電圧の印加を開始するまでの期間は、前記極性の変化しない行の前記選択電圧の印加を開始してから前記基準となる電圧の印加を開始するまでの期間よりも長いことを特徴とする液晶表示装置。
【請求項２】
請求項１の液晶表示装置において、
前記極性の変化した行の画素電極は、前記複数行の画素電極の第１行目に位置し、前記極性の変化しない行の画素電極は、前記複数行の画素電極の第２行目以降に位置することを特徴とする液晶表示装置。
【請求項３】
請求項１又は２の液晶表示装置において、
前記基準となる電圧値は、正極性電圧と負極性電圧の中間電位とすることを特徴とする液晶表示装置。
【請求項４】
請求項１の液晶表示装置において、
前記基準となる電圧は、前記液晶ドライバ内で準備される複数の正極性電圧のうち負極性電圧に近い正極性電圧と、前記液晶ドライバ内で準備される複数の負極性電圧のうち正極性電圧に近い負極性電圧とに基づいて生成されることを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置及びその駆動回路に係り、特に表示品質の優れた液晶表示装置を提供する駆動回路に関する。
【０００２】
【従来の技術】
液晶表示装置のうち、マトリックス状に配置された各画素にＴＦＴ（Thin Film Transistor）等のアクティブ素子を備えると共に、各アクティブ素子のゲート電極は行方向に共通なゲート線と接続し、ドレイン電極は列方向に共通なドレイン線と接続したアクティブマトリックス液晶パネルの駆動方法として、各画素の共通電極（以下コモン電極）に与える電圧は一定とし、ソース電極に与える電圧を変えることで階調表示を実現する方法がある。この駆動方法のうち、各画素に対し、ゲート方向に隣接する画素に対して極性の異なる（ここでの極性とは、コモン電極電圧に対する画素電極電圧の正負を示す）ソース電圧を印加すると共に、ドレイン線方向に隣接する画素に対しても極性の異なるソース電圧を印可する駆動方法があり、以下この駆動方法を１ラインドット反転駆動と呼ぶ。同様に、各画素に対し、ゲート方向に隣接する画素に対して極性の異なるソース電圧を印加すると共に、ドレイン線方向に対してはＮ画素置きに極性の異なるソース電圧を印可する駆動方法があり、以下この駆動方法をＮラインドット反転駆動と呼ぶ。以上で示した１ラインドット反転駆動とＮラインドット反転駆動のうちＮ＝２の場合の画素電極電圧の極性を図１０に示す。
【０００３】
１ラインドット反転駆動における高画質化の方法としては、例えば特開２０００−３０５５３４号公報等がある。
【０００４】
【発明が解決しようとする課題】
上記ラインドット反転駆動では、図１１に示すような特定の表示パターンにおいて、１フレーム当たりに印可するドレイン電圧が正極性側若しくは負極性に偏るため、フリッカ強く発生するという課題がある。以下、このような表示パターンをキャンセルパターンと呼ぶ。これを防ぐ方法として、特に２ラインドット反転等のように偶数ライン毎に交流を行うことで、隔たりを無くすことができ、これによってフリッカを大幅に減少せしめることができる。
【０００５】
しかしながら、２ライン交流の場合、図１２に示すように、同じソース電圧を画素電極に書き込もうとする場合において、ドレイン線の抵抗成分及び容量成分によって、前ラインと比べて極性が変化したラインと変化しないラインで書きこまれるべき電圧値が異なり、べた表示を行った場合でも表示むらや横縞が発生する場合があった。
【０００６】
本発明の目的は、Ｎラインドット反転駆動において表示むらの少ない液晶表示装置を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を解決するため、本発明の液晶表示装置は各画素のＴＦＴがオンしている期間を交流周期に合わせて変化させる。具体的には交流化の行われるラインではＴＦＴがオンしている期間を相対的に長く、交流化の行われないラインでは該期間を相対的に短くする。
【０００８】
又、極性の変化しないラインのドレイン線に対して、ドレイン電圧を印加する前に基準電圧（正極性と負極性の略中間電圧）を印加する。
【０００９】
【発明の実施の形態】
以下、第一の実施例について、図１〜５を用いて説明する。第一の実施例は階調電圧生成回路を外部（例えば、液晶コントローラ等）に持つ方式であり、ここでは２ラインにて交流化する場合の例を示す。
【００１０】
図１は第一の実施例における液晶表示装置の構成を示す図であり、１０１は液晶表示パネル、１０２は図説しない外部システムから入力される表示信号群、１０３は表示信号群１０２を液晶表示パネル１０１に適した信号に変換する液晶コントロール回路Ａ、１０４はドレインドライバ制御信号群及び表示データ、１０５はゲートドライバ制御信号群、１０６は液晶コントロール回路Ｂ、１０７はゲート選択信号、１０８は階調電圧制御信号、１０９は外部からの入力電圧、１１０は電源回路、１１１はドレインドライバ入力電圧、１１２はゲートドライバ入力電圧、１１３は階調電圧生成回路、１１４は階調電圧、１１５はドレインドライバ、１１６はゲートドライバである。
【００１１】
図２は液晶コントロール回路Ｂ１０６の構成を示すものであり、２０１は分周回路、２０２は２ビットのカウンタ回路、２０３は排他的論理和回路、２０４はカウンタ回路、２０５はカウンタ２０４によって計数されたカウント値、２０６、２０８は選択信号がハイレベルの期間において、内部に有する記憶値と入力信号が一致した期間においてハイレベルを出力する比較回路、２０７、２０９は選択信号がハイレベルの期間において、内部に有する記憶値と入力信号が一致した期間においてロウレベルを出力する比較回路、２１０はＮＯＲ回路、２１１はＯＲ回路である。
【００１２】
図３は電源回路１１０の構成を示す図であり、ＶＥＥ、ＶＳＳは電源回路１１０から入力する基準階調電圧の電圧値、３０１−０〜３０１−１１は抵抗によって構成された分圧回路、Ｖ０〜Ｖ９は分圧回路３０２−０〜３０１−１１によって生成された階調電圧であり、Ｖｃｅｎはセンター電圧、３０２−０〜３０２−９は階調電圧制御信号１０６によって切り替わるアナログスイッチ、３０３−０〜３０３−９はボルテージフォロア回路、３０４−０〜３０４−９はコンデンサである。
【００１３】
図４は第一の実施例における追加コントロール回路の動作タイミングを示す図である。
【００１４】
図５は第一の実施例において液晶表示パネル１０１に印可される電圧のタイミングを示す図である。
【００１５】
以上の図面に基づき、第一の実施例の動作について詳細に説明する。図１において、パソコン等のシステム装置（図に記載せず）から送られてくる表示信号群１０１は、液晶コントロール回路１０３で液晶駆動回路用の表示信号及びタイミング信号であるドレインドライバ制御信号群及び表示データ１０４及びゲートドライバ制御信号群１０５の一部を生成する。
【００１６】
ここで、ドレインドライバ制御信号群１０４としては、図４に示す、表示データと同期したデータ同期信号、ドレイン線への出力タイミングを決定するドレイン出力信号、出力電圧の反転タイミングを決定する交流化信号、及び表示データがあり、ゲートドライバ制御信号１０５としては、図４に示すフレーム信号及び、ゲート選択信号を有する。次に追加コントロール回路の動作について、図２、図４を用いて説明する。液晶コントロール回路１０３によって生成された液晶パネルの先頭ラインが有効になることを示すフレーム信号は分周回路２０１によって分周されることで、１フレーム期間毎にハイレベルとロウレベルになる信号を得る。同時にカウンタ２０２はドレイン出力信号を計数し、２ビットのカウント値Ｑ１、Ｑ０を出力する。このカウンタ２０２はフレーム信号でリセットされるために、各フレームでの出力パターンは常に一定となる。このようにして生成されたフレーム信号の分周信号とカウンタ２０２の出力Ｑ１は排他的論理和回路２０３で演算されることによって交流化信号を生成する。従って、交流化信号は、各フレームの先頭から２ライン毎にハイレベルとロウレベルが変化し、又、フレーム信号が入力する毎にハイレベルとロウレベルが切り替わる仕様となる。同時にデータ同期信号はカウンタ２０４でカウントされカウント値２０５を生成する。カウンタ２０４はドレイン出力信号がハイレベルとなる毎にリセットされ、再度カウント動作を行う。比較回路２０６〜２０８に対しては、選択信号としてカウンタ２０２の下位ビットであるＱ０が入力している。従って、比較回路２０６と２０８はＱ０がハイレベルであるときのみ比較動作を行い、逆に比較回路２０７と２０９はＱ０がロウレベルのときのみ比較動作を行う。ここで、各比較回路２０７〜２０９は内部に比較値を有し、カウント値と内部の比較回路が等しければ、ハイレベルの信号を発生する。この内部の比較値は、各比較回路毎に設定されており、各液晶パネルや駆動周波数によって異ならしめるものとする。ここで、比較回路２０６と２０７からの出力信号がＮＯＲ回路２１０を介することによってゲート選択信号を生成すると共に、比較回路２０８と２０９からの出力信号がＯＲ回路２１１を介することによって階調電圧選択信号１０８を生成する。
【００１７】
次に階調電圧制御回路の動作を図３を用いて説明する。図３に示すように階調電圧生成回路１１３は、電源回路１１０によって生成されたＶＥＥ、ＶＳＳの電圧値を分圧回路３０１−０〜３０１−１１で分圧することで、Ｖ０〜Ｖ９及びＶｃｅｎの電圧値を生成する。ここで各電圧レベルは、Ｖ０＜Ｖ１＜…＜Ｖ４＜Ｖｃｅｎ＜Ｖ５＜…＜Ｖ９を満たすものとする。このように生成された各電圧は、アナログスイッチ３０２−０〜３０２−９に入力する。各アナログスイッチには、一方にはＶｉ（ｉ＝０、１、…、９）の電圧値が印加し、一方にはＶｃｅｎの電圧値が印加し、スイッチング信号である階調電圧制御信号１０８がハイレベルのときはＶｃｅｎを出力し、ロウイレベルのときはＶｉを出力する。この電圧をＶ'ｉとする。以上のＶ'ｉは、それぞれに対応したボルテージフォロワ回路３０３−０〜３０３−９によってインピーダンス変換されると共に、コンデンサ３０４−０〜３０４−９によって高周波ノイズの除去を行う。尚、ボルテージフォロワ回路３０３−０〜３０３−９及びコンデンサ３０４−０〜３０４−９はドレインドライバ１１５を含む回路の構成によっては必ずしも必要ではなく、従って階調電圧生成回路１１３から出力する階調電圧Ｖ'ｉは、階調電圧制御信号１０８がハイレベルのときＶｃｅｎを、ロウレベルのときＶｉを出力するものとみなして良い。
【００１８】
以上の構成における液晶駆動電圧について図５を用いて説明する。図５に示すように、階調基準電圧Ｖ'９〜Ｖ'０は、階調電圧制御信号がハイレベルの期間においてＶｃｅｎの値となり、ロウレベルの期間では各々Ｖ９〜Ｖ０の値を取る。従ってドレインドライバ１１５から出力する電圧もまた、ドレイン出力信号が入力する毎に、交流周期に関わらず、一旦Ｖｃｅｎレベルに遷移することになる。このＶｃｅｎレベルとなる期間は、比較回路２０８、２０９によって決定される。従って、前ラインと比較して交流されるラインに対応したドレイン電圧出力期間において、電圧Ｖｃｅｎを出力する期間をＴＣ１、交流されないラインに対応したドレイン電圧出力期間において、電圧Ｖｃｅｎを出力する期間をＴＣ２とした場合、交流されるラインのドレイン電圧の変化幅は交流されないドレイン電圧の変化幅よりも大きいため、"ＴＣ１＜ＴＣ２"とすることで、その変化幅がキャンセルされる方向に働き、ＴＦＴにかかる電圧値を一定とすることができる。更にまた、前ラインと比較して交流されるラインにゲートオン電圧を印加する期間をＴＧ１、交流されないラインにゲートオン電圧を印加する期間をＴＧ２とした場合、ゲートオン電圧が印加される期間はゲート選択信号の立下りから次の立下り期間までとなるため、比較回路２０７、２０８の比較値を変えることによって、ＴＧ１とＴＧ２のタイミング幅を変えることができ、ＴＧ１＞ＴＧ２となるように設定することで、さらにＴＦＴにかかる電圧値を一定とすることができる。
【００１９】
次に第２の実施例として、ドレイン電圧を一旦Ｖｃｅｎレベルとするディスチャージ機能を有するドレインドライバについて、交流周期が４ラインである場合を図６〜８を用いて説明する。
【００２０】
図６は本実施例におけるドレインドライバの構成を示す図であり、６０１はディスチャージ信号生成回路、６０２はディスチャージ信号、６０３は階調電圧ディスチャージ回路、６０４は液晶駆動電圧である。
【００２１】
図７はディスチャージ信号生成回路の構成を示す図であり、７０１はラッチ回路、７０２はラッチ回路７０１でラッチされた交流化信号、７０３は排他的論理和回路、７０４はラッチ回路、７０５は選択信号である。７０６はリセット動作を有するカウンタ回路、７０７はカウンタ回路７０６でデータ同期信号を計数してえられたカウント値、７０８は選択信号がハイレベルのときに入力信号と内部に保持された設定値との比較を行い、比較結果が同値であればハイレベルを出力する比較回路であり、７１０はその出力信号である。７０９は選択信号がロウレベルのときに入力信号と内部に保持された設定値との比較を行い、比較結果が同値であればハイレベルを出力する比較回路であり、７１１はその出力信号である。７１２はＮＯＲ回路である。
【００２２】
図８は階調電圧ディスチャージ回路の構成を示す図であり、８０１、８０２はボルテージフォロワ、８０３、８０４は抵抗、８０５−０〜８０５−９はアナログスイッチである。
【００２３】
図９は本実施例におけるドレインドライバの入出力信号、及びディスチャージ信号生成回路の動作を示すタイミング図である。
【００２４】
以上の図面に基づき、本実施例の動作について説明する。図６において、入力選択信号が有効になると、ラッチアドレス生成回路はデータ同期信号を計数し、ラッチアドレスを生成すると共に、全てのラッチアドレスが有効となると出力選択信号を生成し、次段に接続したドレインドライバの動作を有効とする。生成されたラッチアドレスはラッチ回路（１）に入力し、表示データを順次ラッチしていく。このようにしてラッチされた表示データは、ラッチ回路（２）において、ドレイン出力信号に基づきラッチされることで、液晶駆動回路に対して一度に表示データの転送を行う。以上のように転送された表示データと、同じくドレイン出力信号でラッチされた交流化信号に基づき、液晶駆動回路は表示データ及び交流化信号に基づく極性に応じたドレイン出力電圧を生成し、液晶表示パネルのドレイン線に対して出力する。以上までの動作は前述した特開２０００−３０５５３４等と大きく異ならない。
【００２５】
次にディスチャージ信号生成回路６０１の動作について図７、９を用いて説明する。外部から入力した交流化信号はラッチ回路７０１においてドレイン出力信号に基づきラッチされ、交流化信号７０２を生成する。ラッチされた交流化信号７０２と入力の交流化信号は排他的論理和回路７０３で、排他的論理和演算が行われる。この信号はラッチ回路７０４でラッチすることで選択信号７０５を生成する。
【００２６】
ここで、図６に示したように、交流化信号は一旦ドレイン出力信号でラッチされた後に液晶駆動回路に入力するため、排他的論理和回路７０３の出力がハイレベルとなった期間におけるドレイン出力信号の立ち上がりでドレイン出力の交流化が行われ、逆にロウレベルとなる期間におけるドレイン出力信号の立ち上がりでは交流化が行われないこととなり、即ち選択信号７０５がハイレベルの期間におけるドレイン出力電圧は前ラインと比較して交流化が行われ、ロウレベルの期間では交流化が行われないこととなる。
【００２７】
又、カウンタ７０６はドレイン出力信号の立ち上がりでリセット動作が行われると共に、データ同期信号をカウントし、カウント値７０７を生成する。選択信号７０５がハイレベル、即ち交流化が行われるドレイン出力信号の立ち上がりに同期した信号が入力した期間では、比較回路７０８が内部に有する設定値とカウント値７０７を比較、その結果一致した場合にはハイレベルとなる信号７１０を出力し、又選択信号７０５がロウレベルの期間では、比較回路７０９が内部に有する設定値とカウント値７０７を比較、その結果一致した場合にはハイレベルとなる信号７１１を出力する。以上の信号７１０と７１１はＯＲ回路７１２で論理和演算が行われ、ディスチャージ信号６０３を生成する。
【００２８】
次に図８を用いて、階調電圧ディスチャージ回路６０３の動作について説明する。階調電圧ディスチャージ回路６０３に対しては、ディスチャージ信号生成回路６０１によって生成されたディスチャージ信号６０２及び外部から階調基準電圧Ｖ０〜Ｖ９が入力する。ここで、各電圧値は、Ｖ０＜Ｖ１＜…＜Ｖ８＜Ｖ９であり、Ｖ０〜Ｖ４が負極性の電圧レベル、Ｖ５〜Ｖ９が正極性の電圧レベルである。
【００２９】
階調基準電圧のうち、正極性電圧と負極性電圧の差電圧が低いＶ４とＶ５は、各々ボルテージフォロワ８０１、８０２に入力した後、抵抗８０３、８０４によって分圧され、電圧値Ｖｃｅｎを得る。アナログスイッチ、８０５−０〜８０５−９はこのようにして生成されたＶｃｅｎと階調基準電圧Ｖ０〜Ｖ９の切り替えをディスチャージ信号６０３に基づき行う。
【００３０】
以上の結果、図９に示すように、ドレインドライバからの出力電圧は、前ラインと比較して極性の変化がある行にドレイン電圧を印加する場合と、前ラインと比較して極性の変化がない行にドレイン電圧を印加する場合では、Ｖｃｅｎレベルに移行する期間を変えることができ、これによって同じ表示データに基づいていれば、各画素電極に印可される電圧も又等しくすることが可能となり、これによって表示むらのない良好な液晶表示装置を提供することが可能となる。
【００３１】
【発明の効果】
本発明によれば、Ｎラインドット反転駆動においても、ドレイン線に印可する電圧レベルを、極性反転の有無に関わらず同等の電圧レベルとすることができ、これによってライン毎に発生する輝線の発生を押さえることができ、これにより、表示むらの少ない良好な表示品質を得るという効果を奏する。
【図面の簡単な説明】
【図１】第一の実施例における液晶表示装置の構成を示す図。
【図２】コントロール回路１０６の構成を示す図。
【図３】電源回路１１０の構成を示す図。
【図４】コントロール回路の動作タイミングを示す図。
【図５】液晶表示パネル１０１に印可される電圧のタイミングを示す図。
【図６】ドレインドライバの構成を示す図。
【図７】ディスチャージ信号生成回路の構成を示す図。
【図８】階調電圧ディスチャージ回路の構成を示す図。
【図９】ドレインドライバの入出力信号、及びディスチャージ信号生成回路の動作を示すタイミング図。
【図１０】１ラインドット反転方式とＮラインドット反転方式を示す図。
【図１１】キャンセルパターンの例を示す図。
【図１２】２ラインドット反転方式におけるドレイン線電圧とゲート線電圧を示す図。
【符号の説明】
１０１…液晶表示パネル、１０２…表示信号群、１０３…液晶コントロール回路Ａ、１０４…ドレインドライバ制御信号群及び表示データ、１０５…ゲートドライバ制御信号群、１０６…液晶コントロール回路Ｂ、１０７…ゲート選択信号、１０８…階調電圧制御信号、１０９…入力電圧、１１０…電源回路、１１１…ドレインドライバ入力電圧、１１２…ゲートドライバ入力電圧、１１３…階調電圧生成回路、１１４…１１４は階調電圧、１１５…ドレインドライバ、１１６…ゲートドライバ、２０１…分周回路、２０２…カウンタ、２０３…排他的論理和回路、２０４…カウンタ回路、２０５…カウント値、２０６…比較回路、２０７…比較回路、２０８…比較回路、２０９…比較回路、２１０…ＮＯＲ回路、２１１…ＯＲ回路、３０１−０〜３０１−１１…分圧回路、３０２−０〜３０２−９…アナログスイッチ、３０３−０〜３０３−９…ボルテージフォロア回路、３０４−０〜３０４−９…コンデンサ、６０１…ディスチャージ信号生成回路、６０２…ディスチャージ信号、６０３…階調電圧ディスチャージ回路、６０４…液晶駆動電圧、７０１…ラッチ回路、７０２…ラッチ回路７０１でラッチされた交流化信号、７０３…排他的論理和回路、７０４…ラッチ回路、７０５…選択信号、７０６…カウンタ回路、７０７…カウント値、７０８…比較回路、７０９…比較回路７０８の出力信号、７１０…比較回路、７１１…比較回路７１０の出力信号、７１２…ＮＯＲ回路、８０１…ボルテージフォロワ、８０２…ボルテージフォロワ、８０３…抵抗、８０４…抵抗、８０５−１〜８０５−９…アナログスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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