(57)【特許請求の範囲】
【請求項１】
ワードラインを選択するローデコーダ回路と、ビットラインの感知増幅を行うセンスアンプと、入力データを受けてデータラインへ出力するデータ入力バッファと、前記データラインとメモリセルアレイの入出力ラインとの間に設けられた入出力ドライバと、前記入出力ラインと前記ビットラインとの接続制御を行う入出力ゲート回路と、該入出力ゲート回路の活性化制御を行うカラム選択ラインと、カラムアドレスをデコードしてカラム選択ラインのいずれかをエネーブルさせるカラムデコーダ回路と、を有する半導体メモリ装置において、
前記カラムデコーダ回路は、前記カラムデコーダ回路のエネーブル信号と書込エネーブル信号に基づく書込制御信号とをＯＲ演算した結果と、前記カラムアドレスとを論理演算することによって、書込時には、前記書込制御信号と前記カラムアドレスによりローアドレス入力後かつビットラインセンスアンプ動作前に書込み用のカラム選択を行い、読込時には、前記エネーブル信号と前記カラムアドレスによりローアドレス入力後かつビットラインセンスアンプ動作後に読込み用のカラム選択を行うよう構成された論理回路を備えることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特にそのカラム選択を行うカラムデコーダ回路に関する。
【０００２】
【従来の技術】
最近では、コンピュータシステムが高機能化、高帯域幅(High Bandwidth)化へ急速に進むにつれて、メモリ製品のサイクル時間を減少させる、即ちアクセス時間や速度を速めることが要求されている。そこで、システムのハイパフォーマンス(High Performance)に対応するためにメモリ製品では、従来のファストページモード(Fast Page Mode)の動作以外に拡張データ出力ページモード(Extended Data Out Page Mode) やパイプラインバースト(Pipe-lined Burst)方式のページ動作等、サイクル時間を減少させる研究が行われている。
【０００３】
図１に、一般的なページモードの読出及び書込サイクルの動作タイミングを示す。図示のページサイクル中の一番目のサイクル時間ｔｃｓｈ（バーＲＡＳの降下からバーＣＡＳの上昇までにかかる時間）は、ローアドレスにより指定ワードラインがアクティブ状態になり、最初のカラムアドレス信号Ｙ０を受け取って該当アドレスのメモリセルの読出又は書込を実行する時間であり、二番目以降のサイクル時間ｔｐｃ（ページサイクル時間）は、カラムアドレスのみを受け取って読出又は書込を実行する時間である。つまり、一番目のサイクル時間ｔｃｓｈは二番目以降のサイクル時間ｔｐｃよりも長い。
【０００４】
図２は、一般的なＤＲＡＭの書込経路を示すブロック図、図３は、書込の場合における一番目のサイクル時間ｔｃｓｈの詳細を示したタイミング図である。
【０００５】
ローアドレスストローブ信号バーＲＡＳが活性化されるとローアドレスが入力されてローデコーダ回路(Row Decoder) により指定ワードラインがエネーブルされ、そして、メモリセルデータがビットラインに伝達されてセンスアンプの動作によりビットライン電圧が増幅される。一方、書込エネーブル信号バーＷＥ及びカラムアドレスストローブ信号バーＣＡＳの活性化により書込制御信号φＷＲが活性状態となり、これに応じて入力データ(Din Data)がデータ入力バッファ(Din Buffer)を経てデータラインＤＢ，バーＤＢへ伝達される。
【０００６】
図４に示すのは、カラムデコーダ回路(Column Decoder)の回路図である。図示のように従来のカラムデコーダ回路は、ロー制御系の回路によりセンスアンプの動作後に活性化されるエネーブル信号φＣＤＥ（図３参照）に応じて活性化され、カラムアドレスバッファの出力信号ＣＡ０〜ＣＡｎ（ＣＡｉ）に従い指定カラム選択ラインＣＳＬｉ（ｉ＝０〜ｎ）をエネーブルさせる。そしてこれにより、データラインＤＢ，バーＤＢに従い入出力ドライバ(I/O Driver)にてデベロープ(Develope)された入出力ラインデータ(I/O line data) がビットラインへ伝達される。つまり、カラム選択ラインＣＳＬｉにより制御される入出力ゲートトランジスタ（入出力ゲート回路）が選択されてビットラインと入出力ラインとを接続し、ビットラインへデータが送られて書込が行われる。
【０００７】
【発明が解決しようとする課題】
上記のように従来の半導体メモリ装置においては、カラムデコーダ回路のエネーブル信号φＣＤＥがビットラインセンスアンプの動作後に活性化されるので、カラム選択ラインＣＳＬは常にビットラインの感知動作後にエネーブルされるタイミングとなり、そのため特に、書込のページモードサイクルにおける一番目のサイクル時間についてメモリセルへの書込アクセスが長くなる結果となっている。
【０００８】
従って本発明の目的は、ページモード動作中で最長のサイクル時間を占る一番目のサイクル時間を減少させ、より高帯域幅のシステムに適合可能な半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
この目的のためには、書込動作においてワードラインのエネーブル後、セルデータを感知することなく迅速に入出力ラインのデータを伝達するようにすればよい。即ち、カラム選択ラインのエネーブル時点をビットラインセンスアンプの動作前にもってくるようにすれば、一番目のサイクルでデータアクセス時間を減少させることができる。従って本発明では、ローアドレス入力後にカラムアドレスを入力してメモリセルをアクセスする半導体メモリ装置のカラムデコーダ回路において、ローアドレス入力後のビットラインセンスアンプ動作前に動作して書込用のカラム選択を行えるようになっていることを特徴とするカラムデコーダ回路を提供する。このカラムデコーダ回路は、ビットラインセンスアンプ動作後に活性化されるエネーブル信号と、書込時に活性化される書込エネーブル信号に基づく書込制御信号と、に従って動作するものとすれば簡単に構成できる。例えば、エネーブル信号と書込制御信号とを論理ゲートでＯＲ演算した結果に従い動作するようにしておけばよい。
【００１０】
或いは本発明によれば、ワードラインを選択するローデコーダ回路と、ビットラインの感知増幅を行うセンスアンプと、入力データを受けてデータラインへ出力するデータ入力バッファと、前記データラインとメモリセルアレイの入出力ラインとの間に設けられた入出力ドライバと、前記入出力ラインと前記ビットラインとの接続制御を行う入出力ゲート回路と、該入出力ゲート回路の活性化制御を行うカラム選択ラインと、を有する半導体メモリ装置において、書込時に、前記センスアンプのビットライン感知動作前に活性化される信号とカラムアドレスとの論理組合せにより前記カラム選択ラインのいずれかがエネーブルされるようにしてあることを特徴とする。
【００１１】
例えば、バーＲＡＳ活性後に入力される書込エネーブル信号に基づく書込制御信号とカラムアドレスとの論理組合せによりカラム選択ラインのいずれかがエネーブルされるようにすることができ、この場合、カラムアドレスをデコードしてカラム選択ラインのいずれかをエネーブルさせるカラムデコーダ回路が書込制御信号により動作制御されるようにしてあればよい。一方、このような構成における読出動作の場合には、ロー制御系に含まれるワードラインドライバのワードラインエネーブル信号とカラムラアドレスとの論理組合せによりカラム選択ラインのいずれかがエネーブルされるようにすることができ、この場合、カラムアドレスをデコードしてカラム選択ラインのいずれかをエネーブルさせるカラムデコーダ回路がワードラインエネーブル信号により動作制御されるようにしてあればよい。或いはまた、ローアドレスバッファへアドレスが取り込まれて出力されるローアドレスラッチに際してのローアドレスラッチ信号とカラムアドレスとの論理組合せによりカラム選択ラインのいずれかがエネーブルされるようにすることができ、この場合、カラムアドレスをデコードしてカラム選択ラインのいずれかをエネーブルさせるカラムデコーダ回路がローアドレスラッチ信号により動作制御されるようにしてあればよい。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中の共通部分には同じ符号を使用するものとする。
【００１３】
図５は、カラムデコーダ回路の実施形態を示す回路図、図６は、その書込動作におけるタイミング図である。
【００１４】
まず、ローアドレスストーブ信号バーＲＡＳが活性化されるとローアドレスバッファがローアドレスを受け取り、このローアドレスバッファの出力がローデコーダ回路へ伝達されて指定ワードラインが活性化される。一方、書込エネーブル信号バーＷＥ及びカラムアドレスストローブ信号バーＣＡＳが活性化されると書込制御信号φＷＲが活性化され、これに従いデータ入力バッファが動作して入力データがデータラインＤＢ，バーＤＢへ伝達される。このデータラインのデータをビットラインへ伝達する入出力ゲートトランジスタは、カラム選択ラインＣＳＬｉにより制御される。
【００１５】
カラム選択ラインＣＳＬｉを制御する本例のカラムデコーダ回路は、ビットライン感知動作後に活性化されるロー制御系の回路によるエネーブル信号φＣＤＥとカラムアドレスＣＡｉ、又は、書込制御信号φＷＲとカラムアドレスＣＡｉに従い動作する。即ち、読出動作の際にはエネーブル信号φＣＤＥとカラムアドレスＣＡｉによりカラム選択ラインＣＳＬｉをエネーブルさせる一方、書込動作の際には書込制御信号φＷＲとカラムアドレスＣＡｉによりカラム選択ラインＣＳＬｉをエネーブルさせる。このために図５のカラムデコーダ回路は、信号φＣＤＥ及び信号φＷＲを演算するＮＯＲゲート５０と、その出力を反転してＮＡＮＤゲート９０へ送るインバータ８０を備えている。
【００１６】
従って、書込動作時に書込制御信号φＷＲとカラムアドレスＣＡｉが活性化されると指定カラム選択ラインＣＳＬｉがエネーブルとなり、これに従って入出力ラインのデータがビットラインを経てセルへ伝えられる。このように、ビットライン感知動作後にカラム選択ラインＣＳＬを活性化させる従来技術とは異なり、ビットライン感知動作前にカラム選択ラインＣＳＬをエネーブルさせて書込を実施することができ、その結果、書込サイクル時間を減少させられる。
【００１７】
以上、本発明の一実施形態につき説明したが、本発明はこれに限られるものではなく、その他にも多様な形態が可能であることは勿論である。
【００１８】
【発明の効果】
本発明による半導体メモリ装置は、カラム選択ラインのエネーブル時点をセンスアンプの動作前にしたのでメモリセルへのデータ書込時間を減少させられ、特に、ページモードで最長のサイクル時間を占める一番目のサイクル時間を減少させることが可能となるので、従来よりシステムの高帯域幅に適合しやすいという長所がある。
【図面の簡単な説明】
【図１】一般的なページモードサイクルのタイミング図。
【図２】ＤＲＡＭの書込経路を示すブロック図。
【図３】従来技術のカラムデコーダ回路による書込動作のタイミング図。
【図４】従来技術のカラムデコーダ回路の回路図。
【図５】本発明のカラムデコーダ回路の回路図。
【図６】本発明のカラムデコーダ回路による書込動作のタイミング図。
【符号の説明】
バーＷＥ  書込エネーブル信号
φＷＲ  書込制御信号
φＣＤＥ  エネーブル信号（カラムデコーダの）
ＣＳＬ  カラム選択ライン
Ｂ／Ｌ  ビットライン
ＷＬ，Ｗ／Ｌ  ワードライン
Ｓ／Ａ  センスアンプ
ＩＯ，Ｉ／Ｏ  入出力ライン
ＤＢ  データライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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