(57)【特許請求の範囲】
【請求項１】
第１の基準電位発生回路および第２の基準電位発生回路と、
通常動作状態とそれ以外の特殊動作状態を選択制御する制御回路と、
前記制御回路により制御され、特殊動作状態において前記第２の基準電位発生回路の出力電位を基準として第１の基準電位発生回路の出力電位を調整して出力し、通常動作状態では前記第１の基準電位発生回路の前記調整された出力電位を出力する基準電位調整回路
とを具備することを特徴とする半導体装置。
【請求項２】
前記特殊動作状態において前記第１の基準電位発生回路の出力電位と前記第２の基準電位発生回路の出力電位を比較し、その電位差情報を半導体チップ外へ出力する手段
をさらに具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記特殊動作状態は、電源投入時の動作状態であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記特殊動作状態は、テストモードであることを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記第２の基準電位発生回路は、前記通常動作状態においては動作を停止するように制御されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の基準電位発生回路は、外部入力電位に依存する特性を持つことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の基準電位発生回路は、電源電位依存性を持つことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の基準電位発生回路は、バンドギャップレファレンス（band-gap reference）回路から構成されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１の基準電位発生回路の出力電位の初期値を前記基準電位調整回路に設定するためのプログラム手段をさらに具備することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項１０】
前記プログラム手段は、欠陥メモリ素子を救済するためのプログラム工程で用いられるフューズ素子と同じ構成のフューズ素子を有することを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１の基準電位発生回路は複数存在し、前記複数の第１の基準電位発生回路にそれぞれ対応して前記基準電位調整回路が設けられていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記基準電位調整回路は、前記第１の基準電位発生回路の出力電位から複数の基準電位を生成し、これらの複数の基準電位のうちで前記第２の基準電位発生回路の出力電位に最も近いものを選択して出力することを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
電源電位の影響や周辺温度の影響が比較的少ない第１の基準電位を発生する第１の基準電位発生回路と、電源電位の影響や周辺温度の影響は受けるが、使用素子のバラツキの影響が比較的小さい第２の基準電位を発生する第２の基準電位発生回路と、前記第１の基準電位発生回路の出力電位を調整して半導体装置の内部で使用する基準電位として出力するための基準電位調整回路とを半導体装置の内部に設けておき、
前記第２の基準電位発生回路を動作させ、その出力電位を参照して前記基準電位調整回路で第１の基準電位発生回路の出力電位を調整し、この調整済みの出力電位を半導体装置の内部で使用する基準電位として出力させることを特徴とする半導体装置の基準電位調整方法。
【請求項１４】
前記第２の基準電位発生回路は、通常動作状態においては動作を停止するように制御されることを特徴とする請求項１３記載の基準電位調整方法。
【請求項１５】
前記第２の基準電位発生回路は、外部入力電位に依存する特性を持つことを特徴とする請求項１３または１４に記載の基準電位調整方法。
【請求項１６】
前記第２の基準電位発生回路は、電源電位依存性を持つことを特徴とする請求項１３乃至１５のいずれか１項に記載の基準電位調整方法。
【請求項１７】
前記第１の基準電位発生回路は、バンドギャップレファレンス（band-gap reference）回路から構成されることを特徴とする請求項１３乃至１６のいずれか１項に記載の基準電位調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその基準電位調整方法に係り、特に調整機能付き基準電位発生回路を具備した半導体装置およびその基準電位調整方法に関するもので、例えばアナログ回路を内蔵する半導体装置に使用されるものである。
【０００２】
【従来の技術】
最近のＬＳＩは、高速動作を目的としてクロックの倍周や整形を行うＰＬＬ（Phase Locked Loop）回路や、チップ安定動作を目的とした内部電源回路などのアナログ回路を内蔵するものが多い。さらに、アナログ入力を扱うＡ／Ｄコンバータや、アナログ出力を扱うＤ／Ａコンバータを内蔵するＬＳＩもある。さらに、高速の入出力端子を実現するために入出力回路のインピーダンスマッチング回路を具備するＬＳＩがある。
【０００３】
これらアナログ回路の多くで必要とされる基準電位を発生するために基準電位発生回路が内蔵されているが、この基準電位発生回路の出力電位の精度として、１ｍＶから数十ｍＶを保証することが要求される。
【０００４】
しかし、基準電位発生回路から発生する基準電位は、一般に、ＬＳＩの製造工程における素子のバラツキの影響を受け、設定電位からずれることがあり、調整を必要とする。
【０００５】
個々のＬＳＩチップに対して基準電位を調整するために、テスト工程でフューズ素子を溶断制御したり、実装時に外付素子を追加する手法が用いられているが、いずれの手法を用いても、個々のチップの基準電位を調整することはＬＳＩの製造コストの上昇をまねく。
【０００６】
即ち、フューズ溶断による調整は、テストコストの増加をまねくことになり、外付素子の追加はそれ自体でコストの増加をまねくことになる。また、半導体メモリの製造に際しては、テスト工程が長時間に及ぶので、多数個のチップの同時テストが実施されている。この場合、個々のチップに対して異なるテスト信号を入力することができないので、個々のチップの基準電位を調整することと、多数個チップの同時テストを実施することの両立が難しい。
【０００７】
【発明が解決しようとする課題】
上記したように従来の半導体装置は、内部で発生する基準電位が製造工程における素子のバラツキの影響によって設定電位からずれることを調整するために、テスト工程でフューズ素子を溶断制御したり、実装時に外付素子を追加する手法を採用しているが、製造コストの上昇をまねくという問題があった。
【０００８】
また、従来の半導体メモリの製造に際して多数個チップの同時テストを実施する時、個々のチップにおける基準電位を調整することが困難であるという問題があった。
【０００９】
本発明は上記の問題点を解決すべくなされたもので、内部で発生する低電源電位依存性、低温度依存性を有する基準電位を、使用素子のバラツキの影響が少ない基準電位となるように調整でき、調整用の外付素子の不要化、テストコストの削減、低消費電力化、チップ面積の削減を図り得る半導体装置およびその基準電位調整方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、第１の基準電位発生回路および第２の基準電位発生回路と、通常動作状態とそれ以外の特殊動作状態を選択制御する制御回路と、前記制御回路により制御され、特殊動作状態において前記第２の基準電位発生回路の出力電位を基準として第１の基準電位発生回路の出力電位を調整して出力し、通常動作状態では前記第１の基準電位発生回路の前記調整された出力電位を出力する基準電位調整回路とを具備することを特徴とする。
【００１１】
本発明の半導体装置の基準電位調整方法は、電源電位の影響や周辺温度の影響が比較的少ない第１の基準電位を発生する第１の基準電位発生回路と、電源電位の影響や周辺温度の影響は受けるが、使用素子のバラツキの影響が比較的小さい第２の基準電位を発生する第２の基準電位発生回路と、前記第１の基準電位発生回路の出力電位を調整して半導体装置の内部で使用する基準電位として出力するための基準電位調整回路とを半導体装置の内部に設けておき、前記第２の基準電位発生回路を動作させ、その出力電位を参照して前記基準電位調整回路で第１の基準電位発生回路の出力電位を調整し、この調整済みの出力電位を半導体装置の内部で使用する基準電位として出力させることを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１３】
まず、本発明の概要を説明する。
【００１４】
電源電位の影響や周辺温度の影響が比較的少ない第１の基準電位発生回路と、電源電位の影響や周辺温度の影響は受けるが、使用素子のバラツキの影響が比較的小さい第２の基準電位発生回路と、前記第１の基準電位発生回路の出力電位を調整して半導体装置の内部で使用する基準電位として出力するための基準電位調整回路とを半導体装置の内部に設けておく。
【００１５】
そして、半導体装置の内部で使用する基準電位の調整を必要とする場合に、前記第２の基準電位発生回路を動作させ、その出力電位を参照して前記基準電位調整回路で第１の基準電位発生回路の出力電位を調整し、以後の通常動作状態では、調整済みの出力電位を半導体装置の内部で使用する基準電位として出力させる。
【００１６】
＜第１の実施の形態＞
図１は、本発明の半導体装置に形成された調整機能付き基準電位発生回路の第１の実施の形態を示している。
【００１７】
この調整機能付き基準電位発生回路において、第１の基準電位発生回路10および第２の基準電位発生回路20は、互いに特性が異なるものである。本例では、第１の基準電位発生回路10は、電源電位依存性および温度依存性は低いが、素子の製造バラツキの影響を顕著に受けるという特徴を有する。
【００１８】
これに対して、第２の基準電位発生回路20は、電源電位の依存性は大きいが、長所として素子の製造バラツキの影響を受け難いという特徴を有する。
【００１９】
制御回路30は、通常動作状態とそれ以外の特殊動作状態（例えばチップテスト状態）を制御するものである。
【００２０】
基準電位調整回路40は、前記制御回路30により制御され、チップテスト状態においては第２の基準電位発生回路20の出力電位を基準として第１の基準電位発生回路10の出力電位を調整して基準電位Ｖref として出力し、通常動作状態では第１の基準電位発生回路10の前記調整された出力電位を基準電位Ｖref として出力するものである。
【００２１】
図２は、図１中の第１の基準電位発生回路10の一例として、band-gap reference（バンドギャップレファレンス）回路を示している。
【００２２】
このband-gap reference回路は、電源電位ＶCCが与えられるＶCCノードにソースが接続されたＰＭＯＳトランジスタP3と、このＰＭＯＳトランジスタP3のドレインと接地電位ＶSSが与えられるＶSSノードとの間に直列に接続された第１の抵抗素子R1、第２の抵抗素子R2および第１のダイオードD1と、同じく前記ＰＭＯＳトランジスタP3のドレインとＶSSノードとの間に直列に接続された第３の抵抗素子R3および第２のダイオードD2と、前記第１の抵抗素子R1および第２の抵抗素子R2の直列接続ノードの電位Ａと前記第３の抵抗素子R3および第２のダイオードD2の直列接続ノードの電位Ｂが入力し、出力電位により前記ＰＭＯＳトランジスタP3のゲートを制御する差動アンプDAとからなる。そして、ＰＭＯＳトランジスタP3のドレインの電位が第１の基準電位Ｖbgr として取り出される。
【００２３】
なお、上記差動アンプDAは、前記電位Ａ、Ｂが入力する差動対をなす２個のＮＭＯＳトランジスタN1、N2と、この差動対トランジスタN1、N2とＶSSノードとの間に接続された電流源となるドレイン・ゲートが接続されたＮＭＯＳトランジスタN3と、前記差動対トランジスタN1、N2とＶCCノードとの間に接続された負荷となるカレントミラー接続された２個のＰＭＯＳトランジスタP2、P3とからなる。
【００２４】
上記回路構成において、第２の抵抗素子R2の抵抗値に対して、第１の抵抗素子の抵抗値R1および第３の抵抗素子R3の抵抗値はそれぞれ例えば１０倍に設定されている。また、第２のダイオードD2のパターン面積に対して、第１のダイオードD1のパターン面積は例えば１０倍に設定されている。
【００２５】
このband-gap reference回路は、供給される電源電位ＶCCが２．５Ｖであると、出力電位（基準電位Ｖbgr）が１．２５Ｖ程度となり、上記基準電位Ｖbgrの電源電位依存性および温度依存性が低いという特徴がある。
【００２６】
一般に、チップの通常動作状態では、チップの消費電流が増加し、電源配線に寄生する抵抗の影響により、電源の電圧降下が発生したり、さらに、消費電流によりチップが発熱し、チップの温度も不安定になる。このような環境下においても、図２のband-gap reference回路によれば、安定した出力電位（第１の基準電位Ｖbgr）を発生することが可能である。
【００２７】
また、図２のband-gap reference回路の出力電位Ｖbgrは、素子の製造バラツキの影響を顕著に受けるという特徴を有する。即ち、回路の構成素子であるダイオードD1、D2の熱電圧ＶT のバラツキ、２つのダイオードD1、D2の順方向電圧Ｖfの一致性、２つの抵抗比R1/R2、R1/R3の一致性および差動アンプDAを構成するNMOSトランジスタN1、N2、PMOSトランジスタP2、P3の閾値Ｖtの一致性の影響を受ける。このうち、PMOSトランジスタまたはNMOSトランジスタのＶtのバラツキの影響が支配的であり、対になる２つのトランジスタN1、N2あるいはP2、P3のＶtの差が１０ｍＶ存在すると、出力電位Ｖbgrは１００ｍＶ以上も設計値からずれる。したがって、図２に示したband-gap reference回路の出力電位Ｖbgrに対して、後述するように電位調整を行う。
【００２８】
図３は、図１中の第２の基準電位発生回路20の一例を示している。
【００２９】
この第２の基準電位発生回路20は、ＶCCノードとＶSSノードとの間に、２個の抵抗素子R4およびR5と１個のＮＭＯＳトランジスタN4が直列に接続されてなり、上記２個の抵抗素子R4、R5の直列接続ノードの電位が第２の基準電位Ｖdiv として取り出される。
【００３０】
この第２の基準電位発生回路20は、ＮＭＯＳトランジスタN4がオフ状態の時は貫通電流が流れないが、ＮＭＯＳトランジスタN4がオン状態に制御された状態の時は、供給される電源電位ＶCCを単純に抵抗R4、R5で分割して基準電位Ｖdiv を発生する。したがって、基準電位Ｖdivは、電源電位ＶCCに比例した特性を有するので、供給される電源電位ＶCCが正確に制御されている状態では正確な基準電位Ｖdivを得ることができる。
【００３１】
ここで、２個の抵抗素子R4、R5の抵抗値がそれぞれＲであり、ＮＭＯＳトランジスタN4の相互コンダクタンスｇｍとの関係が、Ｒ》１／ｇｍに設定されていると、供給される電源電位ＶCCが２．５Ｖであると、抵抗分割により得られる基準電位Ｖdivは１．２５Ｖになる。
【００３２】
さらに、回路の構成素子である抵抗素子R4、R5の局所的なバラツキを１％程度に抑えることは比較的容易であるので、基準電位Ｖdivの精度は１ｍＶ以下になることが期待できる。
【００３３】
しかし、前述したように、チップの通常動作状態では消費電流と電源配線の寄生抵抗の影響により電源電位ＶCCは安定しない。したがって、図３に示した第２の基準電位発生回路20の出力電位Ｖdivは、通常動作状態で使用することができない。
【００３４】
図４は、図１中の基準電位調整回路40の一例を示している。
【００３５】
この基準電位調整回路40は、第１の基準電位Ｖbgrから帰還制御用の差動増幅回路41と電圧分割用の抵抗素子によって複数の基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7を生成し、これらの複数の基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖdivと最も近いものを選択して調整済みの基準電位Ｖrefとして出力する。
【００３６】
即ち、電源電位ＶCCが与えられるＶCCノードと接地電位ＶSSが与えられるＶSSノードとの間に、ＰＭＯＳトランジスタP4および８個の抵抗素子R41 〜R48 が直列に接続されている。
【００３７】
上記抵抗素子R41〜R48の接続ノードの基準電位Ｖref1〜Ｖref7のうち、例えば基準電位Ｖref5と前記第１の基準電位Ｖbgrとは差動増幅回路41に入力し、この差動増幅回路41の出力電位が前記ＰＭＯＳトランジスタP4のゲートに供給される。これにより、基準電位Ｖref5が第１の基準電位Ｖbgrと等しくなるように帰還制御が行われる。
【００３８】
前記基準電位Ｖref1〜Ｖref7のうちのＶref1、Ｖref3、Ｖref5、Ｖref7のノードは、それぞれ対応して選択スイッチ用のＮＭＯＳトランジスタNS0 〜NS3 の各一端に接続されており、このＮＭＯＳトランジスタNS0 〜NS3 の各他端は一括して調整済みの基準電位Ｖrefの出力ノードに接続されている。
【００３９】
そして、前記基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖdivと最も近いものを判定し、この判定結果に応じて選択スイッチ用のＮＭＯＳトランジスタNS0 〜NS3 を選択的にオン状態に設定するための選択信号SELECT<0>〜SELECT<3>を生成する選択信号生成回路42が設けられている。
【００４０】
この選択信号生成回路42は、基準電位Ｖref2、Ｖref4、Ｖref6のそれぞれと第２の基準電位Ｖdivとを比較するための差動型の電圧比較回路430〜432と、この電圧比較回路430〜432の比較出力をそれぞれ対応して取り出す第１のバッファ回路440〜第３のバッファ回路442と、この第１のバッファ回路440〜第３のバッファ回路442が入力し、前記比較結果に基づいて基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖdivに最も近いものを判定し、４つの判定信号H0〜H3のうちの１個を選択的に活性化（出力）する判定回路45と、セット信号SETが“Ｈ”の時に上記判定回路45から出力する４つの判定信号H0〜H3をラッチし、セット信号SETが“Ｌ”の時はその状態を保持するラッチ回路（レジスタ回路）460〜463とを具備する。このラッチ回路460〜463の各出力は対応して前記選択信号SELECT<1>〜SELECT<3>となり、それぞれ対応して前記選択スイッチ用のＮＭＯＳトランジスタNS0〜NS3のゲートに供給される。なお、前記セット信号SETは、図１中のテスト制御回路30で生成される。
【００４１】
上記電圧比較回路430〜432は、それぞれ対応して一方の入力である基準電位Ｖref2、Ｖref4、Ｖref6よりも他方の入力である第２の基準電位Ｖdivが低い場合には、比較出力が“Ｈ”レベルになり、それぞれ対応して一方の入力である基準電位Ｖref2、Ｖref4、Ｖref6よりも他方の入力である第２の基準電位Ｖdivが高い場合には、比較出力が“Ｌ”レベルになる。
【００４２】
前記判定回路45は、前記第１のバッファ回路440の出力を反転させるインバータ回路450と、上記インバータ回路450の出力および前記第２のバッファ回路441の出力が入力する負論理の二入力の第１のナンドゲート（正論理では二入力のノアゲート）451と、前記インバータ回路450の出力と前記第１のナンドゲート451の出力と前記第３のバッファ回路442の出力が入力する負論理の三入力の第２のナンドゲート（正論理では三入力のノアゲート）452と、前記インバータ回路450の出力と前記第１のナンドゲート451の出力と前記第２のナンドゲート452の出力が入力する負論理の三入力の第３のナンドゲート（正論理では三入力のノアゲート）453とからなる。
【００４３】
次に、図４の基準電位調整回路による基準電位調整動作を説明する。
【００４４】
この基準電位調整動作は、例えばチップのテスト状態で実施される。この際、図１中のテスト制御回路30は、前記セット信号SETを活性状態（“Ｈ”レベル）に設定することにより、図１中の第２の基準電位発生回路20を動作させるとともに、図４中のラッチ回路460〜463を入力可能な状態に設定する。
【００４５】
ここで、チップのテスト状態とは、生産ラインにおけるチップの動作評価工程であってもよいし、実装後のボード上で行われるチップの動作評価であってもよい。いずれの場合も、チップの消費電流は抑えられ、供給電源の電位を一定に保つことが比較的容易である。
【００４６】
いま、第２の基準電位Ｖdivが基準電位Ｖref2よりも低い場合には、電圧比較回路430〜432の各比較出力はそれぞれ“Ｈ”になる。これにより、第１のバッファ回路440〜第３のバッファ回路442の各出力はそれぞれ“Ｌ”になる。これにより、インバータ回路450の出力は“Ｈ”になり、第１のナンドゲート451〜第３のナンドゲート453の各出力はそれぞれ“Ｌ”になる。
【００４７】
したがって、判定回路45は、４つの判定信号H0〜H3のうちの１個の判定信号H0を選択的に活性化する。そして、この４つの判定信号H0〜H3がラッチ回路460〜463にラッチされると、選択信号SELECT<0>〜SELECT<3>のうちの選択信号SELECT<0>が選択的に活性化されることになり、選択スイッチ用のＮＭＯＳトランジスタNS0〜NS3のうちのNS0が選択される。結果として、基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖdivに最も近いＶref1が選択されて調整済み基準電位Ｖrefとして出力される。
【００４８】
これに対して、第２の基準電位ＶdivがＶref2とＶref4の間である場合には、電圧比較回路430の比較出力は“Ｌ”になり、電圧比較回路431〜432の各比較出力はそれぞれ“Ｈ”になる。これにより、第１のバッファ回路440の出力は“Ｈ”になり、第２のバッファ回路441〜第３のバッファ回路442の各出力はそれぞれ“Ｌ”になる。これにより、インバータ回路450の出力は“Ｌ”になり、第１のナンドゲート451の出力は“Ｈ”になり、第２のナンドゲート451〜第３のナンドゲート452の各出力はそれぞれ“Ｌ”になる。
【００４９】
したがって、判定回路45は、４つの判定信号H0〜H3のうちの判定信号H1を選択的に活性化する。そして、この４つの判定信号H0〜H3がラッチ回路460〜463にラッチされると、選択信号SELECT<0>〜SELECT<3>のうちの選択信号SELECT<1>が選択的に活性化されることになり、選択スイッチ用のＮＭＯＳトランジスタNS0〜NS3のうちのNS1が選択される。結果として、基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖdivに最も近いＶref3が選択されて調整済み基準電位Ｖrefとして出力される。
【００５０】
これに対して、第２の基準電位ＶdivがＶref4とＶref6の間である場合には、電圧比較回路430〜431の各比較出力はそれぞれ“Ｌ”になり、電圧比較回路432の比較出力は“Ｈ”になる。これにより、第１のバッファ回路440〜第２のバッファ回路441の各出力はそれぞれ“Ｈ”になり、第３のバッファ回路442の出力は“Ｌ”になる。これにより、インバータ回路の出力450は“Ｌ”になり、第１のナンドゲートの出力451は“Ｌ”になり、第２のナンドゲートの出力452は“Ｈ”になり、第３のナンドゲート453の出力は“Ｌ”になる。
【００５１】
したがって、判定回路45は、４つの判定信号H0〜H3のうちの判定信号H2を選択的に活性化する。そして、この４つの判定信号H0〜H3がラッチ回路460〜463にラッチされると、選択信号SELECT<0>〜SELECT<3>のうちの選択信号SELECT<2>が選択的に活性化されることになり、選択スイッチ用のＮＭＯＳトランジスタNS0〜NS3のうちのNS2が選択される。結果として、基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖdivに最も近いＶref5が選択されて調整済み基準電位Ｖrefとして出力される。
【００５２】
これに対して、第２の基準電位ＶdivがＶref6より高い場合には、電圧比較回路430〜432の各比較出力はそれぞれ“Ｌ”になる。これにより、第１のバッファ回路440〜第３のバッファ回路442の各出力はそれぞれ“Ｈ”になる。これにより、インバータ回路450の出力は“Ｌ”になり、第１のナンドゲート451〜第２のナンドゲート452の各出力は“Ｌ”になり、第３のナンドゲート453の出力は“Ｈ”になる。
【００５３】
したがって、判定回路45は、４つの判定信号H0〜H3のうちの判定信号H3を選択的に活性化する。そして、この４つの判定信号H0〜H3がラッチ回路460〜463にラッチされると、選択信号SELECT<0>〜SELECT<3>のうちの選択信号SELECT<3>が選択的に活性化されることになり、選択スイッチ用のＮＭＯＳトランジスタNS0〜NS3のうちのNS3が選択される。結果として、基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちで第２の基準電位Ｖdivに最も近いＶref7が選択されて調整済み基準電位Ｖrefとして出力される。
【００５４】
即ち、上記した第１の実施の形態によれば、外部からの制御により基準電位の調整を行う際は、低電源電位依存性、低温度依存性という特徴を有する第１の基準電位Ｖbgrに仮に素子の製造バラツキの影響によりバラツキが発生しても、素子の製造バラツキによる影響が少ない第２の基準電位Ｖdivを参照して、第１の基準電位Ｖbgrを自動的に調整（本例では複数の基準電位の中からＶdivに最も近い基準電位を選択）することが可能である。
【００５５】
このように出力電位を調整した後、チップを通常動作状態にすると、設計値通りに調整済みの基準電位Ｖrefをチップ内部の回路へ供給することが可能になり、チップが高速動作している状態においても、調整済みの基準電位Ｖref が有する低電源電位依存性、低温度依存性という特徴により、安定した動作が得られるようになる。
【００５６】
さらに、上記第１の実施の形態によれば、以下に述べる効果が得られる。
【００５７】
（１）調整用の外付素子の不要化。
【００５８】
通常動作状態で使用される第１の基準電位Ｖbgrを調整する回路40が内蔵されているので、調整用の外付素子を必要としない。
【００５９】
（２）テストコストの削減。
【００６０】
内蔵された基準電位調整回路40は、ともに内蔵された第２の基準電位発生回路20から発生された第２の基準電位Ｖdivを参照して動作するので、外部から個々のチップに対して異なる調整信号を入力する必要がなく、テストの容易化が可能である。このことは、例えば半導体メモリの多数個チップの同時テストを可能にし、テストコストの削減に効果がある。
【００６１】
（３）低消費電力化。
【００６２】
一般に、基準電位発生回路の出力電位は素子の製造バラツキの影響を受けるが、回路の消費電流を大きく設定することによりその影響を抑えることができる場合がある。この点に着目し、低消費電流が求められる通常動作状態では、製造バラツキは多少あるが、消費電力が小さな第１の基準電位発生回路10を使用し、比較的低消費電流が求められない電源投入時においては、消費電力は大きいが製造バラツキが小さな第２の基準電位発生回路20を参照して第１の基準電位発生回路10の出力電位を調整する。これにより、素子バラツキの影響が小さく、かつ、消費電力が小さい基準電位発生回路を構築でき、半導体装置の低消費電力化を図ることができる。
【００６３】
（４）チップ面積の削減。
【００６４】
最近の集積回路に対する高速動作の要求により、チップの消費電力の増加は著しい。消費電流が大きいと、たとえ接地電位線においてもチップ内に電位勾配を生じる。また、高速に動作するデジタル信号がノイズを発生する。このようなチップにおいては、基準電位発生回路を複数個分散配置することが必要となり、その面積を無視することができない。この場合、一般に、出力電位の精度が高く、外乱、つまり、電源電位や周辺温度の影響を受けない基準電位発生回路は面積が大きい。
【００６５】
そこで、特性は劣るが面積の小さい回路を第１の基準電位発生回路10としてチップ内に複数分散配置し、面積が大きいが特性の良い第２の基準電位発生回路20を１つ配置する。そして、チップの消費電流が少ない状態で、第２の基準電位Ｖdivを参照して第１の基準電位発生回路10の出力電位の調整を実施する。
【００６６】
このようにすれば、チップ内に生じる電位勾配の影響やノイズの影響を受けることはない。これにより、基準電位発生回路をチップ内に複数配置する必要がある場合、チップ面積を削減することができる。
【００６７】
＜第１の実施の形態の変形例＞
前記第１の実施の形態では、基準電位調整回路40と第１の基準電位発生回路10とは別個に設けられたが、図２に示した基準電位調整回路40の一部と図４に示した第１の基準電位発生回路10の一部を共用するように構成を変形することも可能であり、その一例を図５に示す。
【００６８】
図５に示す第１の基準電位発生回路10aおよび基準電位調整回路40aは、図２に示した第１の基準電位発生回路の抵抗素子R3が複数の抵抗素子R51〜R58に分割されており、この分割された複数の抵抗素子R51〜R58が図４に示した基準電位調整回路の直列接続された複数の抵抗素子R41〜R48を兼用しており、図４中の41に相当する基準電位調整回路における帰還制御用の差動増幅回路41が省略されている。その他の部分は、図２に示した基準電位調整回路40および図４に示した第１の基準電位発生回路10と同じ符号を付している。
【００６９】
即ち、第１の基準電位発生回路10aにおける分割された複数の抵抗素子R51〜R58の各接続ノードの基準電位Ｖref1〜Ｖref7が第２の基準電位Ｖdivと比較されている。
【００７０】
上記した第１の実施の形態の変形例によれば、第１の実施の形態と比べて、基本的に同様の動作により同様な効果が得られるとともに、構成を簡略化するが可能である。
【００７１】
＜第２の実施の形態＞
第２の実施の形態では、第１の実施の形態において、さらに、第１の基準電位Ｖbgrと第２の基準電位Ｖdivの電位差情報をチップ外へ出力する手段と、第１の基準電位Ｖbgrの出力レベルの初期値をプログラムする手段を、チップに追加したものである。
【００７２】
図６に示す調整機能付き基準電位発生回路は、図１を参照して前述した第１の実施の形態に係る調整機能付き基準電位発生回路と比べて、第１の基準電位Ｖbgrと第２の基準電位Ｖdivの電位差を検出した結果を出力パッド60を介してチップ外へ出力するための出力回路61と、電源投入動作中にプログラム内容が参照され、第１の基準電位Ｖbgrの出力レベルの初期値を基準電位調整回路40bに設定するための基準電位調整用のプログラム手段62が付加されている点が異なり、その他は同じである。
【００７３】
上記基準電位調整回路40bは、図４に示した基準電位調整回路40あるいは図５中に示した基準電位調整回路40aと比べて、テスト制御信号により基準電位調整用のプログラム手段62からの出力信号を取り込んでラッチして選択信号SELECT<0>〜SELECT<3>を生成するように変更されたものである。
【００７４】
前記第１の基準電位Ｖbgrと第２の基準電位Ｖdivの電位差を検出するための回路として、図４に示した基準電位調整回路40あるいは図５中に示した基準電位調整回路40aあるいは図６中に示した基準電位調整回路40bを用いることができる。
【００７５】
前記したような基準電位調整回路40、40a、40bは、第１の基準電位Ｖbgrから作られた複数の基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7と第２の基準電位Ｖdivとの比較を行い、第２の基準電位Ｖdivに最も近いものを選択する。したがって、どの基準電位を選択したかを示す情報（複数の選択信号選択信号SELECT<0>〜SELECT<3>のうちで択一的に活性化される選択信号）が電位差検出信号に相当することになる。
【００７６】
なお、上記した第１の基準電位Ｖbgrと第２の基準電位Ｖdivの電位差を検出する電位差検出回路は、電位差（アナログ値）を複数の選択信号のうちで択一的に活性化される選択信号（デジタル値）に変換するＡ／Ｄ変換回路とみなすことができるので、さまざまな形態のＡ／Ｄ変換回路により構成可能である。
【００７７】
図７（ａ）は、図６中の基準電位調整用のプログラム手段62の一例を示しており、その動作波形の一例を図７（ｂ）に示す。
【００７８】
図７（ａ）のプログラム手段は、３個のフューズ素子F1〜F3と、セット・リセット機能付きの３個のラッチ回路LT1〜LT3と、３個のインバータ回路IV1〜IV3と、三入力の１個のノア回路NORからなり、図２に示した第１の基準電位発生回路で生成される４つの基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちの１つを選択制御するための４ビットの信号Default<0>〜Default<3>を発生するように構成されている。
【００７９】
即ち、セット・リセット機能付きのラッチ回路LT1〜LT3のそれぞれは、電源ノードにソースが接続され、ゲートにリセット信号FCLRnが入力するリセット用のＰＭＯＳトランジスタ71と、このＰＭＯＳトランジスタ71のドレインにドレインが接続され、ゲートにセット信号FSETpが入力するセット用のＮＭＯＳトランジスタ72と、前記リセット信号FCLRnによりリセットされ、前記リセット用のＰＭＯＳトランジスタ71とセット用のＮＭＯＳトランジスタ72のドレイン相互接続ノードの電位をラッチするラッチ回路73からなる。
【００８０】
上記ラッチ回路LT1〜LT3の後段には対応して前記インバータ回路IV1〜IV3が接続されており、上記ラッチ回路LT1〜LT3のセット用のＮＭＯＳトランジスタ72のソースとＶSSノードとの間には対応して前記フューズ素子F1〜F3が設けられ、このフューズ素子F1〜F3が必要に応じて溶断される。そして、前記インバータ回路IV1〜IV3の各出力が前記ノア回路NORに入力している。
【００８１】
次に、上記構成のセット・リセット機能付きラッチ回路LT1〜LT3のうちの代表的にラッチ回路LT1の動作について、図７（ｂ）を参照して説明する。
【００８２】
電源電位ＶCCが０Ｖから回路の動作可能電位に上昇した後、リセット信号FCLRnが“Ｌ”の時は、ラッチ回路73は“Ｌ”を出力するようにリセットされる。そして、フューズ素子F1の状態を蓄えるための上記リセット信号FCLRnが“Ｈ”レベルになった後、フューズ素子F1の状態をラッチ回路73に伝達するためのセット信号FSETpが“Ｌ”→“Ｈ”→“Ｌ”と遷移する。この時、フューズ素子F1が溶断状態の場合は、ラッチ回路73は“Ｈ”を出力するようにセットされ、フューズ素子F1が溶断状態でない場合、ラッチ回路73は“Ｌ”を出力するようにセットされる。
【００８３】
したがって、図７（ａ）のプログラム手段において、フューズ素子F1〜F3のうちのF1のみが溶断されている場合には、４ビットの信号Default<0>〜Default<3>のうちのDefault<0>のみ“Ｈ”になる。
【００８４】
これに対して、フューズ素子F1〜F3のうちのF2のみが溶断されている場合には、４ビットの信号Default<0>〜Default<3>のうちのDefault<1>のみ“Ｈ”になる。
【００８５】
これに対して、全てのフューズ素子F1〜F3が溶断されていない場合（プログラムの初期状態）には、４ビットの信号Default<0>〜Default<3>のうちのDefault<2>のみ“Ｈ”になる。
【００８６】
これに対して、フューズ素子F1〜F3のうちのF3のみが溶断されている場合には、４ビットの信号Default<0>〜Default<3>のうちのDefault<3>のみ“Ｈ”になる。
【００８７】
したがって、テスト制御信号に基づいて前記４ビットの信号Default<0>〜Default<3>を前記基準電位調整回路40bでラッチして選択信号SELECT<0>〜SELECT<3>を生成するようにすれば、前記第１の基準電位Ｖbgrから作られた複数の基準電位Ｖref1、Ｖref3、Ｖref5、Ｖref7のうちから択一的に出力することが可能になる。
【００８８】
図８は、図６中の基準電位調整回路40bとして、電源投入時の初期値設定機能を有した基準電位調整回路を構成した例を示している。
【００８９】
この初期値設定機能を有した基準電位調整回路は、図４を参照して前述した基準電位調整回路40と比べて、（１）インバータ回路450および第１のノアゲート451〜第３のノアゲート453の各出力ノードとラッチ回路460〜463の入力ノードとの間にそれぞれ対応してマルチプレクサ回路80〜83が挿入されている点、  （２）上記マルチプレクサ回路80〜83は、前記セット信号SETを受けた時には前記判定回路45からの判定信号H0〜H3を選択するように制御されるが、電源が投入されたことを示す信号CHRDYpがインバータ回路84により反転された信号を受けた時には前記信号Default<0>〜Default<3>を選択するように制御される点、（３）前記セット信号SETおよび前記信号CHRDYpの反転信号が二入力のオアゲート85に入力し、このオアゲート85の出力がラッチ回路460 〜463 のセット入力となる点が異なり、その他は同じである。
【００９０】
前記マルチプレクサ回路80〜83のそれぞれは、前記信号CHRDYpの反転信号が一方の入力となり、前記信号Default<0>〜Default<3>のうちの１つが他方の入力となる二入力の第１のアンドゲート86と、前記セット信号SET が一方の入力となり、前記判定回路45から出力する判定信号H0〜H3のうちの１つが他方の入力となる二入力の第２のアンドゲート87と、上記２つのアンドゲート86，87の各出力が入力する二入力のオアゲート88からなる。そして、上記オアゲート88の各出力が対応してラッチ回路460〜463に入力する。
【００９１】
上記構成において、電源が投入されたことを示す信号CHRDYpは、図７に示したプログラム手段からフューズF1〜F3にプログラムされた情報が信号Default<0>〜Default<3>として出力されるのを待って“Ｌ”から“Ｈ”へと遷移する。
【００９２】
したがって、上記信号CHRDYpが“Ｌ”（その反転信号が“Ｈ”）の時には、マルチプレクサ回路80〜83は図７に示したプログラム手段からの信号Default<0>〜Default<3>を選択し、それをラッチ回路460〜463がラッチする。そして、前記信号CHRDYpが“Ｈ”（その反転信号が“Ｌ”）になると、ラッチ回路460〜463はラッチ状態を保持する。
【００９３】
なお、図４を参照して前述した基準電位調整回路40と同様に、セット信号SET が“Ｈ”になると、マルチプレクサ回路80〜83は判定回路45から出力する判定信号H0〜H3を選択し、それをラッチ回路460〜463がラッチする。そして、前記セット信号SETが“Ｌ”になると、ラッチ回路460〜463はラッチ状態を保持する。
【００９４】
したがって、図７に示したプログラム手段にプログラムが施されたチップは、電源投入動作中にプログラム手段のプログラム内容を参照し、基準電位調整回路の出力レベルの初期値を設定することが可能になる。
【００９５】
＜第２の実施の形態に係る調整機能付き基準電位発生回路を備えた半導体装置における基準電位調整方法の一例＞
次に、上記したような第２の実施の形態に係る調整機能付き基準電位発生回路を備えた半導体装置の製造工程におけるチップの出荷テスト工程で基準電位の調整を行う方法の一例について、図９に示すフローチャートを参照しながら説明する。
【００９６】
まず、ウエハ状態において、第１の基準電位Ｖbgrの出力レベルを第２の基準電位Ｖdivを参照して調整する。この際、第１の基準電位Ｖbgrの出力レベルの調整方法は第１の実施の形態で前述した方法と同様であるので説明を省略する。この時、第１の基準電位Ｖbgrと第２の基準電位Ｖdivとの電位差を検出した情報を出力し、これを外部で取得しておく。
【００９７】
その後、上記調整済みの第１の基準電位Ｖbgrの出力レベル（製造バラツキの影響が抑えられた基準電位Ｖref）を使用してチップの動作テストを実施する。このチップの動作テストは、通常動作状態またはそれに準ずる状態で実施される。
【００９８】
したがって、従来のように第１の基準電位Ｖbgrのまま（つまり、本例の調整済みの基準電位Ｖrefを使用しない）でチップの動作テストを実施する場合に比べて、多数のチップが正常に動作することが期待される。なお、チップの動作テストにおいて、動作が不良のチップは廃棄される。
【００９９】
また、実使用に近い状態でチップの動作テストを実施するためには、第２の基準電位Ｖdivは電源電位ＶCCの影響を受けるのでその使用は望ましくなく、調整済みの第１の基準電位Ｖbgrを用いて実施することが望ましい。つまり、チップが動作している状態では、その消費電力の影響により、電源電位ＶCCを一定に保つことが難しい。したがって、第２の基準電位Ｖdivを用いた状態では、チップの動作テストを正確に実施することができない。
【０１００】
次に、前記電位差情報に基づいて基準電位調整用のプログラム手段にプログラムを施す工程へ移る。
【０１０１】
このプログラム工程の実施により、フューズ素子の溶断工程が製造工程に追加されることになるが、半導体記憶装置の製造工程においては、欠陥メモリ素子を救済するためのプログラム工程（フューズ素子の溶断工程）が既に存在するので、それと同時に前記調整プログラムを実施すれば、工程数は増加しない。
【０１０２】
次に、ウエハからのチップの切出しおよびパッケージング工程（例えば樹脂封入工程）を経てチップの最終動作テストが実施される。この時、既に前述したように基準電位調整用のプログラム手段に対してプログラムが実施されているので、電源を投入するだけで第１の基準電位Ｖbgrの出力レベルは調整済みの状態になる。即ち、チップの最終動作テスト段階においては、第１の基準電位Ｖbgrを調整する手順を必要としない。
【０１０３】
上記したように第１の基準電位Ｖbgrの出力レベルをプログラムする機能を具備した第２の実施の形態に係る半導体装置によれば、その実使用時において、第２の基準電位Ｖdivを参照した第１の基準電位Ｖbgrの調整動作が不要になる。つまり、電源を投入すれば通常動作が可能となるので、使い勝手が良いものになる。また、フューズ素子として、電気的なフューズやＰＲＯＭなどを用いても構わない。この場合、欠陥メモリ素子を救済するためのプログラム工程で用いるフューズ素子と同じ構成のフューズ素子を用いれば、工程数を増加させることなく第１の基準電位Ｖbgrの出力レベルをプログラムすることが可能になる。
【０１０４】
＜第３の実施の形態＞
基準電位Ｖrefを必要とするアナログ回路がチップ内に点在する場合、チップ中の一個所で基準電位Ｖrefを生成し、それを点在するアナログ回路へ分配する手法が考えられるが、この手法には問題がある。
【０１０５】
即ち、高速に動作する半導体装置は、概して消費電力が大きく、電源配線の抵抗により電圧勾配が発生するので、基準電位Ｖrefを接地電位ＶSSとの電位差として正確に発生できたとしても、その電位を正確に伝達することができない。
【０１０６】
さらに、基準電位Ｖrefは高インピーダンスの信号線により伝達されるが、チップ内には高速で動作するデジタル配線が多数存在し、これらがノイズ源になり、基準電位Ｖrefの伝達はノイズの影響を受け易い。
【０１０７】
これら問題を解決するため、基準電位発生回路をアナログ回路の近傍に配置することが望ましい。しかし、このような構成では、チップ内に点在した複数の基準電位発生回路を如何に調整するかが問題となる。
【０１０８】
この問題を解決するために、第３の実施の形態に係る半導体装置では、図１０に示すように、チップ内に第１の基準電位発生回路を複数設けた。
【０１０９】
図１０において、複数の第１の基準電位発生回路10は、それぞれ図２を参照して前述したようなband-gap reference回路を用いている。これに対して、１個の第２の基準電位発生回路90は、図３を参照して前述したような供給電源電位依存性をもつ回路を用いてもよいが、本例では、第１の基準電位発生回路と同様の回路構成を有し、素子特性のバラツキが少なくなるように実現されたband-gap reference回路と、その動作を制御するために上記band-gap reference回路と電源供給ノードとの間に挿入されたスイッチ用PMOSトランジスタ91と、前記テスト制御回路30から供給される制御信号を反転させて前記スイッチ用PMOSトランジスタ91のゲートに供給するインバータ回路92からなる。
【０１１０】
即ち、第１の基準電位発生回路10と第２の基準電位発生回路90は、それぞれ図２に示したband-gap reference回路と同様の回路構成であっても、素子定数の設定により特性の異なるものとなる。
【０１１１】
一般に、素子特性のバラツキはその面積の平方根に反比例することが知られている。例えば、ＭＯＳトランジスタのチャネル長Ｌおよびチャネル幅Ｗを大きく設定と、その閾値Ｖtのバラツキは（ＷＬ）1/2 に反比例して小さくなる。図２に示したband-gap reference回路において、差動アンプを構成するＭＯＳトランジスタのチャネル長Ｌおよびチャネル幅Ｗを大きく設定することにより、素子のバラツキは小さくなり、基準電位の精度が向上することが期待できる。
【０１１２】
抵抗素子についても、上記と同様な効果が期待できるほか、その種類に複数の選択肢が用意される場合がある。面積は大きいが製造バラツキの少ないwell抵抗や製造バラツキは大きいが面積が小さい拡散抵抗やポリシリコン抵抗などが考えられる。
【０１１３】
そこで、高精度であることが要求される第２の基準電位発生回路90については、面積は大きいが製造バラツキの小さな素子を使用して図２に示したband-gap reference回路を実現する。この場合、第２の基準電位発生回路90はチップ内に１個しか存在しないので、少々の面積増加は許容される。
【０１１４】
これに対して、チップ内に多数内蔵される第１の電源電位発生回路10については、面積に対する要求が厳しいので、製造バラツキは多少あっても面積の小さな素子を使用して図２に示したband-gap reference回路を実現する。
【０１１５】
このようにすれば、第１の基準電位発生回路10から発生する第１の基準電位Ｖbgr1に生じる製造バラツキの影響は、第２の基準電位発生回路90から発生する第２の基準電位Ｖbgr2を参照して調整可能である。
【０１１６】
＜第３の実施の形態に係る調整機能付き基準電位発生回路を備えた半導体装置における基準電位調整方法の一例＞
第３の実施の形態に係る半導体装置における基準電位発生回路の調整動作は次のように行う。
【０１１７】
まず、チップ全体をテスト状態にすると、チップ全体の消費電流は抑えられ、電源配線の電位勾配は殆んど無視できる状態になる。さらに、チップは殆んど動作していないので、デジタル配線から生じるノイズも小さくなる。つまり、第２の基準電位Ｖbgr2をチップ全体へ伝達するための環境が整ったことになる。
【０１１８】
この状態で、テスト制御回路30から電位調整状態を示す信号を第２の基準電位発生回路90に入力してその動作を開始させると、製造バラツキの影響が殆んどない第２の基準電位Ｖbgr2が発生する。
【０１１９】
チップ内に複数存在する第１の基準電位発生回路10にそれぞれ対応して設けられている基準電位調整回路40は、第２の基準電位発生回路90から伝達された第２の基準電位Ｖbgr2を参照してそれぞれの第１の基準電位Ｖbgr1を調整し、その後位はその状態を保持する。この後、チップを通常動作状態にすると、チップ内の個々のアナログ回路は、それぞれの近傍に配置された第１の基準電位発生回路10から出力される調整済みの正確な基準電位Ｖrefを参照するので、電源配線に生じる電位勾配の影響を受けず、さらにノイズの影響も受けない安定した正常な動作が可能となる。
【０１２０】
なお、一般に、アナログ回路の場合、消費電流を大きくすることによって精度を高めることができる。例えば、図２に示したband-gap reference回路において、差動アンプDAに流す電流を１００μＡ程度に設定したり、ダイオードに流れる電流を１００μＡ程度に設定することにより、素子の製造バラツキの影響の少ない出力電位を得ることが期待できる。
【０１２１】
通常動作状態においては、第２の基準電位Ｖbgr2は必要なく、第２の基準電位発生回路90の動作を停止することができるので、第２の基準電位発生回路90に上記程度の電流を設定することは許容される。
【０１２２】
したがって、上記第３の実施の形態によれば、消費電力を削減でき、かつ、製造バラツキ影響の少ない高精度な基準電位を得ることができる。
【０１２３】
一方で、チップ内に複数存在する第１の基準電位発生回路10は、通常動作状態で動作し続けるので、その消費電力を抑えることが求められる。特に、ＣＭＯＳ半導体装置の場合、殆んどの回路が動作していないスタンドバイ状態において、チップ全体での消費電力は数十μＡ程度になる。
【０１２４】
このようなチップにおいては、第１の基準電位発生回路10で消費される電流を１μＡ程度に抑えることを要求され、この要求を満たすには、素子の製造バラツキの影響を抑えることができないので、第１の基準電位発生回路10に対応して基準電位調整回路40を設けることが有効となる。
【０１２５】
＜第３の実施の形態の変形例１＞
第３の実施の形態においては、第２の基準電位Ｖbgr2を複数の第１の基準電位発生回路10の近傍まで伝達し、そこで両者を比較しているが、これに限らず、例えばパターンレイアウトの都合によって、例えば次のように構成を変更することが可能である。
【０１２６】
即ち、複数の基準電位調整回路40c は、それぞれ前記基準電位調整回路のうちの複数の基準電位生成用の抵抗素子Ｒ41〜Ｒ48、帰還制御用の演算増幅回路41、ＰＭＯＳトランジスタＰ4 、選択回路（ラッチ回路460 〜463 、選択スイッチ用ＭＯＳトランジスタＮＳ0 〜ＮＳ3 を含む）100 を残したものに、複数の基準電位を比較のために取り出す基準電位セレクタ回路101 を付加したものである。
【０１２７】
この複数の基準電位調整回路40c は、複数の第１の基準電位発生回路10に対応してそれぞれの近傍に設けられており、それぞれ対応する第１の基準電位発生回路10から入力する第１の基準電位Ｖbgr11 〜Ｖbgr1n を受けてそれぞれ複数の基準電位を生成する。
【０１２８】
基準電位比較回路103 は、前記複数の基準電位調整回路40cに対して共通に設けられており、前記基準電位調整回路のうちの電圧比較回路（430 〜432 ）および選択信号生成回路（判定回路440 〜442 、450 〜453 を含む）104 を分離したものであり、第２の基準電位発生回路90の近傍に設けられている。
【０１２９】
さらに、前記複数の基準電位調整回路40c と基準電位比較回路103 との間には、基準電位伝達配線群105 が共通に形成されている。
【０１３０】
テストに際して、複数の基準電位調整回路40c は、テスト制御回路30c により順次選択されて制御される。そして、選択された基準電位調整回路40c の基準電位セレクタ回路101 から取り出された比較用の複数の基準電位は前記基準電位伝達配線群105 を経て基準電位比較回路103 に入力する。
【０１３１】
基準電位比較回路103 では、伝達された複数の基準電位を電圧比較回路（430 〜433 ）で第２の基準電位Ｖbgr2と比較し、比較結果に基づいて選択信号生成回路104 で生成した選択信号により、現在選択中の基準電位調整回路40c の選択回路100 を選択制御して出力を制御する。なお、この選択回路100 内のラッチ回路は、前記テスト制御回路30cによりラッチ制御が行われる。
【０１３２】
このような制御動作を複数の基準電位調整回路40c に対して順次実施することにより、第１の基準電位Ｖbgr11 〜Ｖbgr1n のそれぞれの出力レベルを調整することが可能になる。
【０１３３】
このような構成によれば、第３の実施の形態と同様の効果が得られるが、基準電位比較回路103 を全体で使用するので、全体のパターン面積の縮小を図り、あるいはパターンレイアウトの柔軟性を持たせることが可能になる。
【０１３４】
また、第３の実施の形態においては、半導体装置内部の基準電位をテスト制御入力時に調整する例を示したが、さらに、前述した第２の実施の形態と同様に、第１の基準電位と第２の基準電位の電位差を検出した情報を外部へ出力し、その情報に基づいてフューズ溶断などの手法によりプログラムを実施することにより、自動的に基準電位を調整することが可能である。
【０１３５】
【発明の効果】
上述したように本発明によれば、内部で発生する低電源電位依存性、低温度依存性を有する基準電位を、使用素子のバラツキの影響が少ない基準電位となるように調整でき、調整用の外付素子の不要化、テストコストの削減、低消費電力化、チップ面積の削減を図り得る半導体装置およびその基準電位調整方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置に形成された調整機能付き基準電位発生回路の第１の実施の形態を示すブロック図。
【図２】図１中の第１の基準電位発生回路の一例として band-gap reference 回路を示す回路図。
【図３】図１中の第２の基準電位発生回路の一例を示す回路図。
【図４】図１中の基準電位調整回路の一例を示す回路図。
【図５】第１の実施の形態の変形例として基準電位調整回路の一部と第１の基準電位発生回路の一部を共用した一例を示す回路図。
【図６】本発明の半導体装置に形成された調整機能付き基準電位発生回路の第２の実施の形態を示すブロック図。
【図７】図６中の基準電位調整用のプログラム手段の構成の一例および動作波形の一例を示す図。
【図８】図６中の基準電位調整回路として電源投入時の初期値設定機能を有した基準電位調整回路を構成した例を示す回路図。
【図９】第２の実施の形態に係る調整機能付き基準電位発生回路を備えた半導体装置の製造工程におけるチップの出荷テスト工程で基準電位の調整を行う方法の一例を示すフローチャート。
【図１０】本発明の半導体装置に形成された調整機能付き基準電位発生回路の第３の実施の形態を示すブロック図。
【図１１】図１０の基準電位発生回路の変形例を示す回路図。
【符号の説明】
10…第１の基準電位発生回路、
20…第２の基準電位発生回路、
30…制御回路、
40…基準電位調整回路。
【図１】
0003875434.tif 000002
【図２】
0003875434.tif 000003
【図３】
0003875434.tif 000004
【図４】
0003875434.tif 000005
【図５】
0003875434.tif 000006
【図６】
0003875434.tif 000007
【図７】
0003875434.tif 000008
【図８】
0003875434.tif 000009
【図９】
0003875434.tif 000010
【図１０】
0003875434.tif 000011
【図１１】
0003875434.tif 000012