(57)【特許請求の範囲】
【請求項１】
フリップ・チップ半導体素子にアンダーフィルを行う方法であって：
孔（８２）が貫通形成されている配線基板（８０）を用意する段階；
活性面に形成された複数のバンプ（２２）と、周囲と、中心とを有する長方形の半導体ダイ（８６）を用意する段階であって、前記配線基板（８０）は前記配線基板（８０）を貫通して形成された第１の付加的な孔（８４）を有し、該第１の付加的な孔（８４）は前記長方形の半導体ダイ（８６）の第２の短辺よりも第１の短辺に近く位置し、かつ前記配線基板（８０）は前記配線基板（８０）を貫通して形成された第２の付加的な孔（８４）を有し、該第２の付加的な孔（８４）は前記長方形の半導体ダイ（８６）の前記第１の短辺よりも前記第２の短辺に近く位置する段階；
フリップ・チップ構成で前記配線基板（８０）上に前記半導体ダイを取り付け、前記活性面を前記配線基板（８０）に隣接させ、前記複数のバンプを前記配線基板に接続する段階であって、前記半導体ダイを取り付ける際に、前記配線基板の孔（８２，８４）を前記半導体ダイの中心付近に配置し、取り付ける際に、前記半導体ダイの活性面と前記配線基板との間に空間を形成する段階；および
前記半導体ダイの周囲全体にわたって、アンダーフィル封入材（５２）を施与する段階；
から成り、
前記半導体ダイの周囲全体にわたってアンダーフィル封入材（５２）を施与した後、前記アンダーフィル封入材は、前記半導体ダイの周囲全体から内側に、前記配線基板内の孔（８２，８４）に向かって流れ、前記半導体ダイと前記配線基板との間の空間にある空気を前記孔を通じて追い出す、
ことを特徴とする方法。
【請求項２】
フリップ・チップ半導体素子にアンダーフィルを行う方法であって：
４つの辺と、活性面上に形成された複数の導電性バンプ（２２）とを有する長方形の半導体ダイ（８６）を用意する段階；
孔（８２）が貫通形成された配線基板（８０）であって、前記孔の周囲で、かつ前記配線基板（８０）の一表面上に形成された複数の導電性パッド（３７）を有する前記配線基板（８０）を用意する段階であって、前記配線基板（８０）は前記配線基板（８０）を貫通して形成された第１の付加的な孔（８４）を有し、該第１の付加的な孔（８４）は前記長方形の半導体ダイ（８６）の第２の短辺よりも第１の短辺に近く位置し、かつ前記配線基板（８０）は前記配線基板（８０）を貫通して形成された第２の付加的な孔（８４）を有し、該第２の付加的な孔（８４）は前記長方形の半導体ダイ（８６）の前記第１の短辺よりも前記第２の短辺に近く位置する段階；
前記複数の導電性バンプを前記複数の導電性パッドと物理的および電気的に接触し、かつ前記孔（８２，８４）が前記半導体ダイの下に位置するように、前記半導体ダイを前記配線基板上に配置する段階；
施与ニードル（５０）を用意する段階；
前記施与ニードルを用いて、前記半導体ダイの４辺周囲全体にアンダーフィル封入材（５２）を施与する段階；および
前記アンダーフィル封入材が前記半導体ダイの４辺全ての周囲に施与された後、前記半導体ダイおよび前記配線基板を密閉真空チャンバに配置することなく、前記半導体ダイと前記配線基板との間において、前記半導体ダイの４辺全ての周囲から前記配線基板の孔（８２，８４）に向かって、前記アンダーフィル封入材を流れさせる段階；
から成ることを特徴とする方法。
【請求項３】
フリップ・チップ半導体素子にアンダーフィルを行う方法であって：
孔（１０６）が貫通形成された基板（１０２）を用意する段階；
複数の半導体ダイ（１００）を用意する段階；
前記基板上に前記複数の半導体ダイを取り付け、周囲を有するダイ・アレイを形成し、前記基板の孔を前記ダイ・アレイの周囲内に配置する段階；
前記ダイ・アレイの周囲に沿ってアンダーフィル封入材（１０４）を施与する段階；および
前記アンダーフィル封入材が前記複数の半導体ダイの各ダイにアンダーフィルを行い、前記複数の半導体ダイの下に取り込まれているあらゆる空気を、前記孔を通じて押し出す段階；
から成ることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的にフリップ・チップ半導体素子に関し、更に特定すれば、かかる素子にアンダーフィル(underfill) を行う方法に関するものである。
【０００２】
【従来の技術】
フリップ・チップ実装法は、従来のパッケージ化された半導体素子を用いる場合よりも、素子の密度を高めしかもシステム内におけるアクセス時間を短縮することが可能なため、フリップ・チップ半導体素子の使用が電子産業において拡大しつつある。フリップ・チップ半導体素子は、セラミックまたは有機プリント回路基板のような配線基板に、半導体ダイを直接取り付けるものである。半導体ダイ上の導電性端子は、通常はんだバンプ形状であり、ワイヤ・ボンド、テープ自動接合（ＴＡＢ：tape-automatedbonding)等を使用せずに、基板上の配線パターンに直接、物理的および電気的に接続する。基板への接続を行う導電性バンプは、ダイまたはチップの活性表面上にあるので、ダイは表面を下にして(face-down) 実装され、そのためフリップ・チップという名称が与えられたのである。
半導体ダイのフリップ・チップ実装における問題の１つとして、ダイの熱膨張係数（ＣＴＥ：coefficient of thermal expansion）と基板のそれが、通常全く一致しないことがあげられる。例えば、シリコンのＣＴＥは、１℃当たり３ｐｐｍ（ｐｐｍ／℃）であるのに対して、有機基板のＣＴＥは約１６ｐｐｍ／℃であり、セラミック基板のＣＴＥは約６．５ｐｐｍ／℃である。したがって、通常の処理の間にダイが受ける熱移動(thermalexcursion)によって、ダイを基板に結合するはんだバンプには大きな応力が生じ、熱疲労(thermalfatigue)や接続不良を引き起こす。ダイと基板間の熱的不一致を克服する方法として、ダイと基板との間に封入材(encapsulation material)をアンダーフィル(underfill) し、はんだボールをアンダーフィル封入材の中に埋め込むという方法がある。アンダーフィル封入材は機械的にチップと基板とを結合し、はんだ接合部における応力を減少させ、素子の長寿命化を図る。
【０００３】
アンダーフィル封入材の使用は、信頼性の観点からはフリップ・チップ半導体素子に対する改善として認識されているが、アンダーフィル封入材を用いると、製造の観点からは問題が生じる。１つの問題は、ダイ直下にあるアンダーフィル封入材に空隙を発生させずに、ダイにアンダーフィルを行うことができるかという点にある。空隙が発生すると、空隙領域に存在するあらゆるはんだバンプは、アンダーフィル封入材がないかのように、熱疲労を受けることになる。アンダーフィル封入材において空隙を防止するには、物質の流動性(rheology)、粘度、および充填材含有量(filler content)のような物質の特性を調整する。これらの特性は、アンダーフィル封入材の製造者によって決定される。しかし、当該物質を用いる者も、例えば、その物質を施与する方法によって、空隙形成の範囲に影響を与えることがある。アンダーフィル封入材が一度に、またはある短い時間の間に半導体ダイの４辺全ての周囲に施与されると、ダイおよび基板直下に空気が取り込まれて、逃げる場所がないため、空隙が残ってしまうことになる。
【０００４】
アンダーフィル封入材の空隙形成を防止するために現在実際に行われているのは、一辺または二辺施与プロセス(one side or two-sided dispense process)を利用することである。アンダーフィル封入材を、半導体ダイの１つの辺または２つの隣接する辺に沿ってのみ施与する。こうすると、アンダーフィル封入材は、毛管力の結果として、半導体ダイ直下に自由に流れ込むことができ、残りの辺から出ていく。一辺また二辺施与を用いると、アンダーフィル封入材は、ダイと基板との間の空間を充填しつつ、そこに存在するあらゆる空気を、ダイの対向辺から押し出すことができる。このように現在採用されている二辺施与法の一例を図１に示す。図１は、半導体ダイ２、基板４、およびダイの二辺に沿って施与されたアンダーフィル封入材６の簡略平面図である。アンダーフィル封入材を施与した後、図１の矢印が示すように、封入材は対向辺やダイの角に流れていく。
【０００５】
現在行われている一辺または二辺施与法は、アンダーフィル封入材内における空隙形成の可能性を減少させるのではあるが、この方法は長い製造時間を必要とする。アンダーフィル封入材を施与すると、この封入材がダイと基板との間の空間を完全に充填するのに十分な時間だけ待っていなければならない。ダイのサイズが大きくなるに連れて、そしてダイを基板に接続するはんだバンプの数が増えるに連れて、アンダーフィル封入材にダイ直下の空間を完全に充填させるのに必要な時間は非常に長くなる。一例として、約６７５個のはんだバンプを有し、６２０ミル（１５．７５ミリメートル（ｍｍ）ｘ５５０ミル（１３．９７ｍｍ）のダイのサンプルにアンダーフィルを行う際に、約２５ｍｍ3 の容積に施与する二辺施与手順を用いた場合、ダイのサンプルと基板の直下にある空間を完全に充填するには１２分かかった。（使用したアンダーフィル充填材は、Dexter HysolのFP4510である。これは、比重１．７、充填材含有量６７％、粘度１０，０００センチポイズ（１００グラム／センチメートル秒）（２５℃において、BrookfieldによるＣ５２スピンドルを使用し、毎分２０回転の速度で測定した場合）という特性を有する。
【０００６】
従来の一辺または二辺施与シーケンスの更に別の欠点は、このプロセスによって形成されるすみ肉(fillet)がダイの周囲で均一でないことである。通常、すみ肉は、アンダーフィル封入材を施与した一辺または二辺に沿った部分の方が大きい。ダイの残りの辺（封入材が施与されなかった辺）に沿ったすみ肉は余りに小さく、製造者は常に均一なすみ肉を要求するので、すみ肉の輪郭を補正するために４辺施与が別に必要となる。このように施与作業を追加すると、製造時間が長くなるだけでなく、封入材の追加も必要となるため、素子のコストが更に上昇することになる。
【０００７】
【発明が解決しようとする課題】
今日の製造環境では、サイクル・タイムは製造者が成功するための重要な要素であり、数分を越える施与時間は容認できるものではない。同様に、不要な材料コストがかかるような処理工程は、いかなるものでも排除しなくてはならない。したがって、現在行われている方法よりも短時間で行うことができ、同時に空隙形成を回避し、しかも材料コストを低く保つことができる、改良されたアンダーフィル封入材施与方法が必要とされている。
【０００８】
【課題を解決するための手段】
概して言えば、本発明は、短時間で行うことができ、しかもアンダーフィル封入材における空隙の形成を回避した、フリップ・チップ実装半導体ダイと配線基板との間にアンダーフィル封入材を施与する方法を提供する。アンダーフィル封入材は半導体ダイの４辺全てにわたって施与されるので、この方法は短時間で行われる。空隙の形成は、配線基板に設けられた孔の存在によって防止する。この孔は通常ダイの中心付近に形成され、この孔を通じて、アンダーフィル封入材が侵入する間に、空気が逃げて行く。半導体ダイの４辺即ち周囲にアンダーフィル封入材を施与すると、封入材はダイの中心に向かって流れて行く。アンダーフィル充填材が孔に近付くにつれて、ダイと配線基板との間の間隙に存在する空気は全て孔から追い出される。また、孔の存在は、封入材が孔に向かう流れおよびダイ直下の流れを促すのにも役立つので、アンダーフィル封入材プロセスのための製造時間を短縮するのにも役立つ。基板底面の開口付近に、ベンチュリ真空(venturi vacuum)のような低圧領域を設け、アンダーフィル封入材を孔に向かってより素速く引き出すことにより、アンダーフィル封入材がダイ直下に完全に流れ込むのに要する時間を更に短縮することができる。アンダーフィル封入材は、施与プロセスの完了時には、少なくとも部分的には基板の孔も充填即ち被覆するので、基板に孔を設けることによって信頼性に関する問題が生じることはない。
【０００９】
本発明のこれらおよびその他の特徴ならびに利点は、以下の詳細な説明を図面と関連付けることによって、より明確に理解されよう。尚、重要な事項として、図は必ずしも同一の拡縮率で描かれている訳ではなく、具体的に示してはいないが、他にも本発明の実施例があり得ることを指摘しておく。更に、同様の参照番号がときとして種々の図面にわたって使用され、同一または同様の素子を表わしていることも注記しておく。
【００１０】
【発明の実施の形態】
図２に示すのは、本発明による半導体ダイにアンダーフィルを行うプロセスを示すプロセス・フロー１０である。プロセス・フロー１０に示す各工程において、図３ないし図８に示すプロセス・フローの断面図を参照することは、読者にとって有用であろう。
【００１１】
プロセス・フロー１０は、用意工程１２から開始され、ここでバンプされた半導体ダイを用意する。かかる半導体ダイ２０の一例を、図３の底面図(top-down view) に示す。図３に示すダイ２０の主面は、ダイの上面即ち活性面である（例えば、集積回路が形成されている表面）。活性面上に、ダイ２０は複数の導電性バンプ２２を含む。また、ダイ２０は周囲２４も含む。図３に示すように、周囲２４は四角形ダイの４辺で構成されている。
【００１２】
本発明を実施するにあたって、使用する半導体ダイの機能性またはタイプは重要ではない。例えば、ダイは、メモリ、マイクロプロセッサ、アナログ素子、特定用途素子等とすることができる。加えて、周囲２４の個々の形状も、本発明を実施の目的のためには重要ではない。本発明は、六角形ダイ、三角形ダイ等とでも実施可能である。同様に、本発明を実施する目的のためには、導電性バンプ２２を形成する方法および導電性バンプ２２を形成する材料に、本発明による制限が加えられることはない。本発明の好適な形態において、導電性バンプ２２ははんだバンプとして形成される。はんだバンプを形成するための従来の方法を、導電性バンプ２２を形成するために使用可能である。１つの方法では、ダイの活性面上に金属を選択的に堆積し（例えば、シャドウ・マスクによる堆積）、続いてリフロー処理を行って最終的なバンプの組成および球形を決定する。業界では、この方法のことを、ときとしてＣ４（圧潰制御チップ接続(controlled collapse chipconnection)）と呼ぶこともある。
【００１３】
プロセス・フロー１０には、もう１つの用意工程１３、即ち、孔を有する配線基板を用意する工程が含まれている。図４は最適な配線基板３０の一例を断面図で示す。図４に示すように、配線基板３０は複数の誘電体即ち絶縁体層３２と、複数の内部導体層３４とを含み、導体層３４は各絶縁体層３２間に積層、即ち、同時焼成(co-fire) される。本発明の２つの特定実施例では、配線基板３０は、有機基板またはセラミック基板のいずれかの形態とすることができる。有機基板では、誘電体即ち絶縁体層のバルク材料には、ビスマルイミド・トリアジン（ＢＴ：bismaleimidetriazine）のような樹脂が適している。また、有機基板の場合、内部導体層３４は銅材料が適しており、これを絶縁体層上に積層し、続いてパターニングおよびエッチングを行って、所望の導体パターンを形成する。多数の誘電体層とその上に積層した導体層とを共に押圧して、図４に示すような、複合多層配線基板を形成する。セラミック基板の場合、絶縁体層３２を形成するための誘電体物質は、アルミナのようなある種のセラミック材料、またはガラス・セラミックである。セラミック配線基板の内部導体層３４には、銅、タングステンまたはモリブデンが適しており、金属ペーストを所望のパターンにスクリーン印刷することによって形成する。有機基板の場合と同様、個々の誘電体層を共に積層して多層セラミック基板を形成する。続いて、約８００ないし１６００℃において焼成処理を行って、セラミックの焼き締め(densify) を行い、かつ金属ペーストを導電性とする。
【００１４】
配線基板３０を有機材料またはセラミック材料のいずれで形成しても、基板は種々のビアを含み、これを用いて基板内または基板を介した種々の導体層の電気的経路を形成すればよい。図４に示すように、配線基板３０は貫通ビア３５とブラインド・ビア３６とを含む。貫通ビアは導電性ビアであり、基板の断面全体を完全に貫通する（即ち、基板の上面から基板の底面にわたって貫通する）。一方、ブラインド・ビアは、基板内の内部導体層のみを接続するビアである。ブラインド・ビアは、完成基板の視覚検査では認識できないので、このように呼ばれている。貫通ビア３５とブラインド・ビア３６双方に共通の特徴は、これらのタイプのビアは共に導電性ビアであるということである。有機基板では、導電性は、図４に示すように、通常、ビアの壁面を覆うめっき導体層によって得ている。この事実に鑑みて、このビアのことをときとしてめっき貫通孔（ＰＴＨ）と呼ぶこともある。セラミック基板では、種々のセラミック層上にスクリーン印刷された金属ペーストによってビアを充填し、導電性トレースを形成する。したがって、セラミック基板では、ビアは常に充填されている。
【００１５】
また、配線基板３０は外部導体層３７も含む。これは、図４に示すように、基板の上面および底面上に存在する。外部導体層３７は、内部導体層３４を規定するために用いたものと同様の処理技術を用いてパターニングを行う。後続の図において明白となるだろうが、配線基板３０の上面上に形成された外部導体層３７は、半導体ダイからの電気信号を、基板内の適切な導電性ビアおよび導体層へ、そして最終的に配線基板の底面上の外部導体層３７に送出する。外部導体層３７にパターニングを行って、複数の導電性トレースおよびパッドを形成することができる。基板の上面上のパッドの配置は、基板に取り付けられるダイのバンプの配置に対応する。基板の底面上のパッドの配置は、ユーザの基板要件に対応する。はんだボール、はんだコラム、ピン等の形態のユーザ端子を用いて、配線基板３０の底面上のパッドをユーザの基板に接続する。
【００１６】
図４に示すように、配線基板３０は、当該基板の上面および底面上に、外部導体層３７を選択的に覆うはんだマスク３１も含む。はんだマスクは、通常、有機基板には含まれるが、セラミック基板には含まれない。上面上において、はんだマスク３１は、半導体ダイを受容する開口４１を含む。はんだマスクは絶縁物質で作られているので、ダイへの電気的接触を行う配線基板の部分は露出されていなければならない。図示のようにはんだマスクにダイ開口を形成する代わりに、マスクにパターニングを行って外部導体層上に個々のパッドを露出させて、ダイ上のバンプに接続することも可能である。底面において、はんだマスクにパターニングを行って、ユーザ端子（例えばはんだボールまたはピン）を接続する、外部導体層３７の部分を露出させる。図示のように、はんだマスク３１はこの目的のために複数の開口４３を含む。
【００１７】
これまで説明してきたように、配線基板３０は、従来の基板製造技術によって形成される。はんだマスク３１、絶縁体層３２、内部導体層３４、および外部導体層３７の材料、貫通孔または貫通ビアを形成する方法、および導体層にパターニングを行う方法は、全て基板製造技術において実際に行われている既知のものである。したがって、これらについての補足説明は省略する。
【００１８】
本発明は、付加的な構造を、それ以外の従来の配線基板に利用することにより、フリップ・チップ半導体ダイにアンダーフィルを行うプロセスに便宜を図っている。具体的には、図４に示すように、配線基板３０は、基板の上面から基板の底面まで貫通する孔３９を含む。配線基板３０に孔３９を設ける目的は、半導体ダイ直下におけるアンダーフィル封入材の流れを容易にするためであるが、これは以下で明らかとなろう。孔３９は、基板にビアを形成する方法と同様に形成することができる。例えば、有機基板では、孔３９は穿孔作業で形成することができる。セラミック基板では、孔３９は、ビア３５，３６を打ち抜くのと同一プロセス工程において、打ち抜くことによって形成することができる。図４に示すように、基板を貫通して形成される孔３９と、基板に形成されるビアとの間の相違は、孔３９には導電性物質をめっきしたり、それを充填する必要がないことである。本発明の目的のためには、孔３９は電気的機能を与えないので、導電性は不要である。更に、アンダーフィル封入材の施与と同時に孔３９にもこれを充填すると、その機能性は失われることになる。同様に、はんだマスクを使用する場合、そのマスクは配線基板の上面（即ち、ダイの下）において、孔３９を覆ってはならない。底面上では、マスクがある場合、基板内の開口３９に整合する開口４５を含まなければならない。はんだマスク内の開口４５のサイズは、配線基板内の開口よりも大きくても、あるいは小さくてもよい。これについては、以下で更に説明する。
【００１９】
通常、孔３９の直径は５ないし３０ミル（０．１３ないし０．７６ｍｍ）とし、より望ましくは、５ないし１５ミル（０．１３ないし０．３８ｍｍ）とすべきである。適切な孔のサイズを選択してこの目的を容易にするには、以下のことを考慮すべきである。打ち抜きまたは穿孔による孔の直径は、通常基板の厚さまたは孔のアスペクト比によって制限される。したがって、基板が薄い程、小さな孔を得ることができる。例えば、レーザによる穿孔のような、標準的ではない処理でも、基板に開ける孔を小さくすることができる。孔の最大直径は、孔が大きい程基板において可能な回路の経路のための領域が多く失われるという事実による制限を受ける。したがって、孔の領域が広過ぎると、コストが高い基板（層の数が多い）の使用を強制されることになり得る。また、アンダーフィル封入材は、施与の後、孔３９を直接覆うダイの部分を含む、ダイ表面全体を被覆することが望ましい。孔３９の直径が大き過ぎると、封入材は孔を覆うダイ表面を被覆できなくなる。アンダーフィル封入材が孔３９に対向するダイの面全体を覆えなくなる最大サイズは、アンダーフィル封入材の流動性、ならびにダイ面の表面エネルギおよび荒さによって異なる。
【００２０】
これまでの説明では、孔３９は円形であると看做してきた（したがって、孔の「直径」に言及したのである）。しかしながら、基板内の開口は、他の形状でも同一目的を果たすことができる。円形の孔は、既存の基板製造者の打ち抜きおよび穿孔プロセスに容易に組み込むことができるので、魅力的なことが多い。しかしながら、正方形、矩形、またはその他の幾何学的形状も用いることができる。円形以外の孔を基板に用いるには、孔の形状が変化し得るので、開口の直径の予測が更に難しくなる。しかしながら、一般的な規則として、アンダーフィル封入材の流れを助けるために用いられる開口の幅は、２ｍｍ以下に抑えるべきである。
【００２１】
引続き図２を参照する。半導体ダイと配線基板とを用意した後（この順序は重要ではない）、取り付け工程１４において半導体ダイを配線基板に取り付ける。図５の断面図に示すように、バンプを有する半導体ダイ２０を配線基板３０に取り付ける。図５に示すように、ダイ２０は、フリップ・チップ構成で取り付けられ、導電性バンプ２２が形成されている活性面が基板の上面に隣接するように取り付けられる。半導体ダイ２０の取り付けは、導電性バンプ２２の配置即ちパターンが、配線基板の上面上の外部導体層のパッド即ちトレースの配置即ちパターンと一致するように行う。Ｃ４タイプのバンプ形成および処理の場合、ダイを配線基板上に配置した後、ダイおよび基板双方に熱処理を加えて、配線基板の上面上の外部導体層に、導電性バンプ・メタルルジをリフローする。リフローによって、ダイと基板との間に物理的かつ電気的接続がなされる。ダイを基板に取り付ける正確な方法は、ダイ表面上に形成される導電性バンプのタイプによって異なることを注記しておく。上述の取り付けプロセスはＣ４タイプのバンピング・プロセスを参照しながら説明したが、本発明を実施する場合は、フリップ・チップ用のあらゆるダイ−基板間取り付け技法を用いることができる。
【００２２】
図５に示すように、そして本発明の実施例によれば、半導体ダイ２０の配線基板上への取り付けは、孔３９が半導体ダイの中心またはその付近に位置するように行う。これは、配線基板３０がこのような孔３９を１つのみ含む場合に特に重要である。しかし、後続の図において明白になるように、ダイの周囲形状、およびダイ周囲に施与された後のアンダーフィル封入材の流れ特性によっては、開口をダイの中心に正確に位置付けることはさほど重要ではなくなる。しかしながら、この第１例の目的のために、配線基板３０は孔３９を１つのみを含み、ダイ２０の中心付近に配置されるものとする。
【００２３】
ダイを配線基板に取り付けた後、プロセス・フロー１０における次の工程は、アンダーフィル封入材をダイの周囲全体に施与する、施与工程１６である。図６に示すように、施与ニードル５０を用いて、ダイ２０の周囲全体にわたって、アンダーフィル封入材５２を施与する。アンダーフィルの用途のために販売されている商業的に入手可能な物質であれば、どれでも本発明に用いることができる。同様に、商業的に入手可能な施与機器を用いて本発明を実施するこができる。ダイ２０は四角形のダイであるので、施与ニードル５０が辿るパターンも同様に、図６に施与パターン５４として示すように、四角形である（図示した施与パターン５４は、施与ニードル５０が配線基板３０の上面に平行な面において辿るパターンであることを注記しておく）。
【００２４】
従来技術のアンダーフィル封入材のための施与技法とは対照的に、本発明はダイの周囲全体にわたってアンダーフィル封入材を施与する。従来技術の技法では、ダイの周囲全体にわたって施与すると、アンダーフィル材料に空隙を形成するという問題を引き起こした。従来技術の技法における空隙形成の理由は、アンダーフィル施与材をダイの全ての辺周囲に施与した場合に、半導体ダイと配線基板の上面との間に存在していた空気が取り込まれたからであった。半導体ダイの辺全ての周囲にアンダーフィル封入材を施与すると、封入材はダイの中心に向かって流れるが、ダイと基板との間の空気には逃げる手段がない。このように取り込まれた空気を回避する従来技術の解決法は、四角形ダイの一辺または二辺のみに沿ってアンダーフィル封入材を施与することを要旨とするものであった。アンダーフロー封入材がダイ直下を流れることができるようにすると、アンダーフィル封入材は、ダイ周囲の対向側から空気を押し出すことによって、ダイ直下から空気を追い出すことができる。しかしながら、先に論じたように、一辺または二辺施与技法には重大な製造上の欠点、即ち、施与およびアンダーフィル処理を完了するサイクル時間が長いという欠点がある。半導体ダイの一辺または二辺に沿って封入材を施与する場合、製造者は封入材のダイ直下における自然な流れ特性を拠り所として、アンダーフィル封入材がダイと基板との間を完全に充填する機会が来るまで待つことになる。ダイのサイズによっては、この待ち時間は１２分以上もかかる場合もあり得る。従来技術の一辺または二辺施与技法の更に別の欠点は、アンダーフィル封入材のすみ肉がダイ周囲において均一にならず、典型的に、施与した辺に沿った部分の方が大きくなることである。不均一なすみ肉は外見上問題となるだけでなく、信頼性の上でも問題となる。
【００２５】
本発明によれば、アンダーフィル封入材をダイの全周囲にわたって施与可能とすることによって、製造サイクル時間が大幅に短縮され、均一なすみ肉が達成される。更に、本発明を実施する際に、製造者は、配線基板３０に孔３９があるために、取り込んだ空気に起因する空隙形成という困難にあわずにすむ。アンダーフィル封入材５２をダイの周囲に施与した後、封入材はダイ直下に自由に流れ込むことができ、ダイと配線基板との間の空間を完全に充填する。図２のプロセス・フロー１０において、この工程は、流動工程１８として含まれている。図７は、ダイ２０が配線基板３０上に取り付けられた際の底面図であり、封入材の施与後に、毛管作用によって、封入材がダイの中心および孔３９に向かって流れて行く様子を示す。図７における矢印は、ダイの周囲全体に施与したアンダーフィル封入材の流れの方向を表わす。
【００２６】
アンダーフィル封入材５２を施与する際、封入材はダイの全ての辺から均一に基板内の全ての孔に接近していくことが好ましい。例えば、図７を参照して、アンダーフィル封入材５２の流れ距離（Ｘ）は、図示のように、ダイの辺１〜４各々においてほぼ同一とすべきである。定量的には、孔３９の中心はダイ配置領域の中心からＸおよび／またはＹ方向に、対応するＸおよび／またはＹ方向のダイの縁の長さの約２５パーセントだけ、ずれていてもよいと言うことができる。ダイ周囲からの流れの距離が等しい即ち均一であることは、配線基板に設けるが孔１つのみであり、これがダイに対して中心に配置されている場合に、特に重要である。このアンダーフィル封入材の均一な流れ距離を達成するためには、封入材の施与をかなり素速く行わなければならない。封入材の施与が余りに遅過ぎると、アンダーフィル封入材を施与した最初の辺では、アンダーフィル封入材を施与した最後の辺よりも、大きな距離にわたって流れる機会がある。かかる状況では、最後の辺からのアンダーフィル封入材が開口に到達する前に、第１辺からのアンダーフィル封入材が開口に到達することになろう。その結果、ダイの第１辺に沿って施与されたアンダーフィル封入材は孔を越えて流れ、そのために、取り込まれた空気が逃げるのを阻害し、アンダーフィル封入材の中に空隙を生じる原因ともなり得る。アンダーフィル封入材が流れる距離は使用する材質、施与する封入材の体積、およびダイの直径によって異なるので、正確な施与時間について確信をもって述べることはできないが、一般的な規則として、ダイの直径１ｍｍ当たり０．３０ないし０．６０秒、より好ましくはダイの直径１ｍｍ当たり０．０５ないし０．３０秒として、施与時間を実施すべきことを予測することができる。
【００２７】
アンダーフィル封入材を施与した後、そして封入材に半導体ダイと配線基板との間の空間を完全にアンダーフィルさせた後、フリップ・チップ半導体素子は、図８の断面に示す半導体素子７０と同様に見える。図示のように、アンダーフィル封入材５２は、半導体ダイ２０と配線基板３０の上面との間の空間を完全に充填している。また、これも図示されているように、アンダーフィル封入材は少なくとも部分的に配線基板の孔３９を充填することも可能であり、その可能性もかなり高い。封入材が少なくとも部分的に孔を充填し、後続の処理（例えば、フラックスの塗布）および後続の取り扱いの間ダイを水分や汚染から保護するのは好ましいことである。アンダーフィル封入材５２が、基板の背面側から漏出することなく、孔３９の中に含まれていることを保証するために、はんだマスク３１に、孔３９よりも小さい開口４５を含ませることができる。開口４５を小さくすることによって、はんだマスクは部分的に孔３９を閉鎖し、アンダーフィル封入材５２が孔３９から漏出するのを防止するのに役立ち、同時に取り込まれた空気がアンダーフィル・プロセスの間に脱気させることを可能にする。孔３９をアンダーフィル封入材５２で充填させないで残しておくことの利点は、充填されない孔が潜在的にプラスチック封入素子におけるポップコーン抵抗(popcorn resistance)による水分の排気(offgassing)を可能にすることである。しかしながら、ポップコーン抵抗の度合いは、材料の特性およびダイのサイズによって大きく左右される。
【００２８】
ダイにアンダーフィルを行った後、素子７０の製造は通常通りに進む。例えば、図８に示すように、複数のはんだボール７４を基板の底面に取り付ける（基板底面上のはんだマスク３１の開口４３内）。はんだボールは、後にユーザの基板に素子を接続するためのユーザ端子として機能する。素子には、例えば導電性ピンのような他のタイプの端子を含ませることも可能である。また、アンダーフィル・プロセスの後、蓋や熱拡散器(heatspreader)を素子に含ませることも可能である。
【００２９】
本発明を従来技術の二辺施与プロセスと比較すると、アンダーフィル・プロセスのサイクル時間が１／４に短縮されることがわかる。先に従来の技術の欄で注記したように、約６７５個のはんだバンプを有し、６２０ミル（１５．７５ｍｍｘ５５０ミル（１３．９７ｍｍ）のダイのサンプルにアンダーフィルを行う際に、約２５ｍｍ3 の容積を施与する二辺施与手順を用いた場合、ダイのサンプルと基板の直下にある空間を完全に充填するには１２分かかった。ダイの中心付近に配置した３０ミル（０．７６ｍｍ）の孔を付加したことを別として、同一のダイ・サンプル、同一のアンダーフィル封入材、同一の施与容積、および同一の配線基板を使用した場合、本発明のアンダーフィル・プロセスでは、封入材をダイの４辺全ての回りに施与した後、ダイと配線基板との間の空間を完全に充填するのにかかった時間は２．５分に過ぎない。本発明の利点を示すために使用した他の処理条件は以下の通りである。ニードルサイズ−２５ゲージ；ゲージ圧−４０ポンド／平方インチ（２．８１キログラム／平方センチメートル）；ニードル速度−毎秒０．２０インチ（５．０８ｍｍ）；真空−無し；基板温度−８０℃。
【００３０】
最初の施与は全ての辺に沿って行うので、アンダーフィル封入材５２のすみ肉は均一となるが、追加の施与工程を含ませてすみ肉を積み増しし、信頼性を高めたダイの基板への接続を形成することも可能である。例えば、図８に示すように、更に封入材を施与し、破線７２で示すレベルまですみ肉を積み増しすることができる。いかなる追加施与工程を実施しても、空気を取り込む潜在的可能性はもはや全くないので、空隙形成の心配は全く不要である。したがって、追加のすみ肉施与も同様に、短期間の内に周囲全体にわたって行うことができる。
【００３１】
本発明の他の実施例では、プロセス・フロー１０の流動工程１８は、配線基板の底面、特に孔３９付近に、低圧領域を形成することによって促進される。低圧領域を用いて、基板の上面から底面に圧力差を形成する。この圧力差を用いて、アンダーフィル封入材５２の孔３９への流出を促す訳である。流動性が高いアンダーフィル封入材に必要な圧力差は、非常に小さいくてよい（約０ないし１０Ｔｏｒｒ）。粘度が高い流体は、より高い圧力差を必要としよう。低圧領域を形成する方法の１つは、基板直下に真空を供給することである。これは、孔３９と整合するオリフィスを有する台座上に基板を支持することによって達成可能である。真空ポンプ、ベンチュリ、またはその他の手段を用いることによって、制御可能な真空源から、台座に真空を供給する。本発明の実施にしたがって低圧領域を基板直下に形成する際、先行する流頭(advancing flow front)によって空気を引き込んだり、孔３９を通じてアンダーフィル封入材を吸引するような高いレベルの真空は避けなければならない。また、アンダーフィル封入材が周囲全体に沿って施与されたときに真空を供給し、孔３９を覆うダイの活性面即ちバンプが形成された面がアンダーフィル封入材５２で覆われた後に、真空を抜き取らなければならない。
【００３２】
図９および図１０は、本発明にしたがって使用可能な配線基板の別の設計を示す。先の実施例を参照して注記したように、配線基板内の孔がダイの中心に対応するように、半導体ダイを基板に取り付けることが好ましい。しかしながら、（例えば、典型的に、短い２辺と長い２辺とを含むメモリ・チップにおいて）ダイの形状が細長くなるに連れて、中央に円形の開口を使用しても、本発明の目的が達成できない場合もある。中心に配置された１つの孔では、ダイの長い方の辺から流れてくるアンダーフィル封入材は、ダイの短い方の辺から流れてくるアンダーフィル封入材よりも前に、開口に到達するであろう。したがって、配線基板内の中心の孔は、取り込んだ空気全てを追い出す前に、塞がれてしまう可能性がある。
【００３３】
不等辺ダイに伴う潜在的な空隙形成問題は、２つの方法で克服可能である。図９に示すように、中心部に位置する孔に加えて、複数の孔を配線基板に含ませることができる。例えば、図９に示す配線基板８０は、中央開口８２と、２つの追加開口８４を含む。追加開口８４は、半導体ダイ（ダイの周囲が図９の破線８６で示される場合）の各辺から基板内の最も近い孔までの距離が、ダイの周囲全体にわたってほぼ等しくなるように、注意深く(strategically) 配置されている。言い換えると、図９に示すように、配線基板内の最も近い孔までの辺１に沿った点からの距離（Ｙ１）、辺２に沿った点からの距離（Ｙ２）、および辺４に沿った点からの距離（Ｙ４）をほぼ等しくする。（図示のように、選択された辺に沿った点は当該辺の中心点であり、中心点を用いたのは、いずれかの孔から当該辺までの最短距離を表わすためであることに注意されたい。）基板に多数の孔を用いた場合に起こり得る問題の１つは、孔８２，８４間におけるアンダーフィル封入材の空隙形成である。アンダーフィル封入材の流頭は、孔８２，８４間の領域を完全に充填するよりも前に、恐らく孔８２，８４に到達しこれらを充填する可能性がある。かかる空隙形成は、基板内の孔を中心孔８２に近づけて位置付けることによる防止案が最良である。孔間の空隙形成を防止するための好適な形態においては、孔８４の位置は、距離（Ｙ２）または（Ｙ４）が距離（Ｙ１）の１ないし１．７倍の間となるように（即ち、ダイの最も狭い幅の約半分）、配置すべきである。
【００３４】
辺の長さが異なるダイにアンダーフィルを行う場合の潜在的な問題に対処する第２の方法は、２つ以上の孔を含ませ、そのいずれもダイの中心には配置しないというものである。この技法を図１０に示す。この場合、配線基板９０は２つの孔９２を含む。配線基板９０上に取り付けるダイの周囲を、図１０では破線９４で示している。図１０に示すように、配線基板９０は、ダイの中心付近に位置する孔を有していない。代わりに、孔９２の位置は、ダイのどの辺に沿ったどの点からの配線基板内の最も近い孔までの距離も、半導体ダイのある辺に沿ったいずれかの点とそこから最も近い孔との間の最短距離の２倍未満となるように決められている。例えば、距離Ａは辺１からいずれかの孔９２までを最短距離とする。辺１に沿ったいずれの点から孔９２までの距離は、２Ａ以上とならない。辺１に沿ったダイの角から孔９２までの距離Ｂ、および辺１の中心点から孔９２までの距離Ｃのいずれも、２Ａ以上とはならない。好ましくは、距離Ａ，Ｂ、またはある辺に沿ったいずれかの点から最も近い孔までは、当該辺からある孔までの最短距離の１．５倍未満とし、各辺から開口までアンダーフィル封入材の流動距離を均一とすべきである。
【００３５】
細長いダイで空隙のないアンダーフィル封入を達成する他の方法は、孔の方にも細長い形状を使用することである。例えば、２辺が長く２辺が短いダイでは、狭く矩形状のスロットを、基板内の孔として用いることができる。空隙のないアンダーフィル処理を達成するために、スロットの寸法（長さおよび幅）は、ダイの辺の寸法（長い辺と短い辺）に比例するように選択すればよい。
【００３６】
本発明の他の実施例では、一度に多数のフリップ・チップ半導体ダイの周囲に同時に、周囲施与アンダーフィル処理を行うことができる。図１１の平面図、および図１２の断面図に示すように、マルチプル半導体ダイ１００を配線基板１０２上にフリップ・チップ状に取り付けて、フリップ・チップ半導体素子１０３を形成する。マルチチップ・モデュールに応用する場合には、ダイが密集しているために（間隔が０．２５ｍｍ未満）、施与ニードルをダイ間に挿入することができず、各ダイ周囲にアンダーフィル封入材を施与することができない場合がある。本発明によれば、１回でダイ群の周囲にアンダーフィル封入材を施与する施与処理を行う。フリップ・チップ取り付けを行った後、好ましくは、熱拡散素子としても機能する蓋１０８（図１１には示されていない）を、マルチプルダイの背面即ち露出側に取り付ける。蓋１０８の取り付けは、液体状で施与する接着剤またはテープ状接着剤のような接着剤１１０を使用することによって達成可能である。蓋即ち熱拡散器の縁は、ダイの縁と密接に整合していなければならない（例えば、ダイの縁の０．２５ｍｍ以内）。次に、ダイ・アレイの全周囲にアンダーフィル封入材１０４を施与する。先行するアンダーフィル封入材の流頭によって追い立てられる空気は、基板のダイ・アレイ領域のほぼ中心に位置する孔１０６から抜けて行く。ダイ・アレイの外縁が等辺でない場合、多数の孔または１つ以上のスロットを基板に形成し、アンダーフィル封入材の均一な脱気を可能とし、空隙を根絶することができる。蓋即ち熱拡散素子を取り付ける目的は、ダイ・アレイを包囲することにより、アンダーフィル封入材の施与の際に、基板の開口に向かう方向に流頭を導くことである。
【００３７】
ここまでに含まれていた上述の説明および図示は、本発明の利点の多くを論証するものである。特に、フリップ・チップ半導体素子にアンダーフィルを行う際に必要な製造時間は、本発明を実施することによって大幅に短縮可能であることが明らかとなった。四辺施与（より一般的には、全周囲施与）を行い、１つ以上のダイにアンダーフィルを行うために要する時間量を減少させ、同時に空隙の形成を防止することが可能となった。配線基板内に孔を設けることにより、アンダーフィル封入材がダイ直下を流れる際に、存在し得るあらゆる取り込み空気をも追い立て、配線基板内の孔を通じて、この取り込み空気を追い出すことができる。製造サイクル時間の短縮の度合いは、ダイやアンダーフィル封入材の様々な特性（例えば、ダイの寸法、アンダーフィル封入材の粘度、バンプの密度等）によって異なる。しかしながら、一例において、少なくとも１／４の短縮が達成されたことをここでは示した。本発明を実施することによる他の利点は、１回の施与処理を行っただけで、その後にアンダーフィル封入材のすみ肉が均一となっていることである。したがって、同一ダイに付加的に施与工程を実施する必要がなくなり、封入材のコストおよび製造時間の節約が図られる。本発明の更に別の利点は、フリップ・チップ半導体ダイの組み立て即ち取り付けプロセスにおいて、本発明を実施するための付加的な処理工程は不要であるという事実である。配線基板のピース・パート・コストでさえもさほどの増加がない。有機基板の場合、ビアを形成するために予め基板に孔を穿設しておかなければならず、セラミック基板の場合、ここのセラミック誘電体層に、孔を予め打ち抜きまたは穿設しておく。したがって、配線基板の追加処理は、従来の半導体製造プロセスおよびコストと比較して最少で済む。
【００３８】
以上の説明から、本発明によれば、先に述べた必要性を真に満たししかも利点が得られるフリップ・チップ半導体素子にアンダーフローを行う方法、およびそれによって形成された素子が提供されたことは明白である。本発明の特定実施例を参照しながら説明し図示したが、本発明はこのような例示的な実施例に限定されることを意図するものではない。本発明の精神から逸脱することなく、変更や変形が可能であることを、当業者は認めよう。例えば、本発明は、配線基板に形成される孔については、いかなる数にも限定されることはない。加えて、本発明は、特定のアンダーフィル封入材の使用に限定されることもない。更に、本発明は、ダイ周囲のいかなる特定形状にも限定されない。また、本発明は、フリップ・チップ接続を形成するために使用される導電性バンプの種類には、全く限定されないことを注記するのも重要である。更に、本発明は、ダイではなく基板上にバンプを形成する、無バンプ・ダイ(un-bumpeddie)の組み立てにも利用可能である。加えて、本発明は、基板内の円形の孔には限定されるものではない。打ち抜き、ルーティング(routing) 、穿孔、またはその他の使用可能な手段によって、あらゆる形状の孔または孔群を形成することができる。したがって、本発明は、特許請求の範囲に該当するかかる変形および変更全てを包含することを意図するものである。
【図面の簡単な説明】
【図１】従来技術において既知の二辺施与プロセスに従った、アンダーフィル封入材の流れを示す、半導体ダイと基板の底面図(top-downview)。
【図２】本発明による、フリップ・チップ半導体素子にアンダーフィルを行う工程を示すプロセス・フロー・チャート。
【図３】複数の導電性バンプが形成された半導体ダイの活性表面の底面図。
【図４】本発明を実施する際に使用して好適な配線基板の断面図。
【図５】図４の配線基板を、その上にフリップ・チップ構成で取り付けた、図３に示した半導体ダイと共に示す断面図。
【図６】図５に示したダイと配線基板との間の空間を充填するためのアンダーフィル封入材の施与法を示す断面図。
【図７】アンダーフィル封入材を施与した後の、アンダーフィル封入材の流れの方向を示す、半導体ダイと配線基板との底面図。
【図８】アンダーフィル封入材がダイと配線基板との間の空間を完全に充填した後の、半導体ダイと配線基板とを示す断面図。
【図９】本発明を実施する場合に好適な別の配線基板の底面図。
【図１０】本発明を実施する場合に好適な別の配線基板の底面図。
【図１１】例えば、マルチチップ・モデュール・プロセスにおいて用いられる、１回の施与作業でマルチチップ・フリップ・チップ半導体ダイにアンダーフィルを行うための本発明の実施例を示す底面図。
【図１２】アンダーフィル・プロセスを補助する蓋の使用を示す、図１１の素子の断面図。
【符号の説明】
２０    半導体ダイ
２２    導電性バンプ
２４    周囲
３０    配線基板
３１    はんだマスク
３２    絶縁体層
３４    内部導体層
３５    貫通ビア
３６    ブラインド・ビア
３７    外部導体層
３９    孔
４１    開口
４５    開口
５２    アンダーフィル封入材
７０    素子
８０    配線基板
８２    中央開口
８４    追加開口
９０    配線基板
９２    孔
１００    半導体ダイ
１０２    配線基板
１０３    フリップ・チップ半導体素子
１０８    蓋
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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