(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板に窒化シリコン膜を堆積する工程、
（ｂ）前記窒化シリコン膜上にバイポーラトランジスタのベース電極形成用のシリコン膜を堆積する工程、
（ｃ）前記ベース電極形成用のシリコン膜上に第１酸化シリコン膜を堆積する工程、
（ｄ）前記第１酸化シリコン膜およびベース電極形成用のシリコン膜に前記窒化シリコン膜に達するような開口部を形成する工程、
（ｅ）前記半導体基板に酸化処理を施すことにより、前記開口部から露出する前記ベース電極形成用のシリコン膜の側面に第２酸化シリコン膜を形成する工程、
（ｆ）前記窒化シリコン膜にウェットエッチング処理を施すことにより、前記開口部内において、前記窒化シリコン膜の側面が前記ベース電極形成用のシリコン膜の側面よりも後退するように、前記窒化シリコン膜を等方的にエッチング除去する工程、
（ｇ）前記開口部から露出する半導体基板上にベース領域形成用のエピタキシャル層を選択的に形成する工程、
前記（ｇ）工程後、前記第２酸化シリコン膜を除去する工程を有し、
前記（ｂ）工程後、前記（ｃ）工程前に、前記第１酸化シリコン膜が接する側の前記ベース電極形成用のシリコン膜部分に第１不純物を導入する工程を有することにより、前記（ｅ）工程に際して、前記開口部から露出するベース電極形成用のシリコン膜において、前記第１不純物の導入領域に形成される前記第２酸化シリコン膜の厚さを、それ以外の部分に形成される前記酸化シリコン膜よりも厚くする工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程後、前記（ｅ）工程前に、前記半導体基板に対してウェットエッチングを施し、前記開口部内における前記第１酸化シリコン膜の側面を、前記開口部内における前記ベース電極形成用のシリコン膜の側面よりも後退させて、前記開口部における前記第１酸化シリコン膜の開口寸法が前記ベース電極形成用のシリコン膜の開口寸法よりも長くなるように、前記第１酸化シリコン膜の一部を除去する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、
前記（ａ）工程前に、
前記半導体基板上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上にゲート電極を形成する工程、
前記半導体基板にソースおよびドレイン用の半導体領域を形成する工程を有することにより、前記半導体基板に電界効果トランジスタを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、前記エピタキシャル層が、シリコン−ゲルマニウム、シリコン−ゲルマニウム−カーボンまたはシリコンを主体としてなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、選択エピタキシャル成長技術を用いてベース層を形成する、いわゆる自己整合型またはＨＢＴ（Hetero−junction Bipolar Transistor）構造のバイポーラトランジスタを有する半導体装置技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタの高速性能の向上を主目的として、バイポーラトランジスタのベース層を選択エピタキシャル成長技術を用いて形成する自己整合型バイポーラトランジスタ技術が検討されている。この自己整合型バイポーラトランジスタ技術としては、例えば特開平６−１１２２１５号公報に記載がある。以下、自己整合型バイポーラトランジスタの形成方法の一例を説明する。
【０００３】
まず、半導体基板に素子分離のための浅溝を形成した後、半導体基板上に、酸化シリコン膜、ｐ型の多結晶シリコン膜および窒化シリコン膜を下層から順にＣＶＤ（Chemical Vapor Deposition）法等によって堆積する。続いて、窒化シリコン膜とｐ型の多結晶シリコン膜をドライエッチングすることによりエミッタ開口部を形成する。その後、さらに窒化シリコン膜をＣＶＤ法により成膜した後、その窒化シリコン膜をエッチバックすることにより、上記エミッタ開口部の側壁に窒化シリコン膜からなるサイドウォールを形成する。この際、酸化シリコン膜との選択性を持たせる等の理由からエッチングガスとしてＣＨＦ系のガスを用いる。次いで、上記窒化シリコン膜とサイドウォールとをマスクとしてエミッタ開口部の底部の酸化シリコン膜をウェットエッチングする。この際、サイドウォール直下とｐ型の多結晶シリコン膜との下の酸化シリコン膜もエッチングして、アンダカット部を形成する。次に、選択エピタキシャル成長法により、エミッタ開口部中で半導体基板面と多結晶シリコン膜とが露出する箇所において、例えばp型のＳｉＧｅ層をエピタキシャル成長する。この時に、多結晶シリコン膜直下のアンダカット部はＳｉＧｅ層により埋め込まれ、ｐ型の多結晶シリコン膜とＳｉＧｅ層とは接続される。更に、ｎ+型の多結晶シリコン膜を成膜し、エミッタ多結晶シリコン電極を形成する。この後に、ｎ+型の多結晶シリコン層から不純物を熱拡散させてＳｉＧｅ層の上部にｎ+型のエミッタ領域を形成する。
【０００４】
【発明が解決しようとする課題】
ところが、上記自己整合型バイポーラトランジスタの形成技術においては、以下の課題があることを本発明者は見出した。
【０００５】
すなわち、リーク電流の少ないバイポーラトランジスタを形成する上で問題がある。通常、窒化シリコン膜のエッチングに際しては、ＣＨＦ系のエッチングガスを、例えば１０００Ｗという高い高周波（ＲＦ）パワーでプラズマ化し、エッチングを行う。そのため、窒化シリコン膜のエッチングを、その下層の酸化シリコン膜上で止めることができたとしても、高い運動エネルギーを有する軽元素である水素イオンが、下地の酸化シリコン膜を突き抜けて、半導体基板の素子形成部にダメージを与える。そのため、その後に成長させたベース形成用のエピタキシャル層の結晶性も劣化する結果、バイポーラトランジスタの特性が劣化するという問題が生じる。
【０００６】
また、上記自己整合型バイポーラトランジスタの形成技術においては、エミッタ幅が狭くなるにつれて、エミッタ抵抗が急激に増大する問題がある。ＣＶＤ法により堆積されるエミッタ電極形成用のｎ+型の多結晶シリコン膜のカバレッジは、ノンドープ型の多結晶シリコン膜よりも低く、０．７〜０．８程度のカバレッジしか有していない。そのため、エミッタ幅が狭くなりエミッタ開口部のアスペクトが大きくなると、上記のようにｎ+型の多結晶シリコン膜をエミッタ開口部に埋め込む際に、そのエミッタ開口部中の多結晶シリコン膜中にボイドが発生し、エミッタ抵抗を更に引き上げる作用が生じる。
【０００７】
本発明の目的は、バイポーラトランジスタの特性を向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、エミッタ開口部の底部から露出する半導体基板上にベース領域形成用のエピタキシャル層を選択成長させるのに先立って、前記エミッタ開口部に、前記エピタキシャル成長時の保護膜として機能する絶縁膜を酸化処理によって形成する工程を有するものである。
【００１１】
また、本願において開示される発明のうち、別のものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、半導体基板上に形成されたバイポーラトランジスタのエミッタ電極とベース電極との間に挟まれた絶縁膜の側面を、エミッタ電極の側面よりも後退させた後に、前記半導体基板上に金属膜を堆積させて熱処理を施すことにより、前記エミッタ電極、ベース電極および半導体基板と金属膜との接触部にシリサイド層を形成する工程を有するものである。
【００１３】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
本実施の形態においては、例えば１０Ｇｂ／ｓあるいは４０Ｇｂ／ｓの光伝送システム（光電変換装置等）、携帯電話またはブルートゥース用の電子装置に用いられる半導体装置であって、同一の半導体基板（以下、単に基板という）に、自己整合型またはＨＢＴ構造のバイポーラトランジスタおよびＭＩＳ等を設けている半導体装置の製造方法に本発明を適用した場合ついて説明する。ここでは、バイポーラトランジスタとして高速動作が要求されるｎｐｎ型のバイポーラトランジスタを例示し、ＭＩＳとしてｎＭＩＳを例示する。ただし、これに限定されるものではない。例えばｐｎｐ型のバイポーラトランジスタに本発明を適用することもできる。また、ＭＩＳはｐＭＩＳでも良い。もちろん、ｎＭＩＳおよびｐＭＩＳの両方が同一の基板に形成される場合にも本発明を適用できる。
【００２１】
図１（ａ），（ｂ）は、その半導体装置の製造工程中における要部断面図を示している。図１（ａ）は上記バイポーラトランジスタの形成領域、（ｂ）は上記ＭＩＳの形成領域をそれぞれ示している。また、図２は、図１（ａ）の要部拡大断面図を示している。
【００２２】
基板１は、例えば平面略円形状のＳＯＩ（Silicon On Insulator）ウエハからなる。すなわち、基板１は、支持基板１ａ上に埋込絶縁層１ｂを介して半導体層１ｃを設けてなる。支持基板１ａは、例えば単結晶シリコン（Ｓｉ）からなり、基板１の機械的強度を確保する機能を有している。埋込絶縁層１ｂは、例えば酸化シリコン（ＳｉＯx）からなる。半導体層１ｃは、例えば単結晶シリコン層からなり、この半導体層１ｃに素子が形成される。基板１は、例えば貼り合わせ法によって形成されている。すなわち、単結晶シリコン等からなる２枚の半導体ウエハ（以下、単にウエハという）を埋込絶縁層１ｂを介して貼り合わせた後、一方のウエハの裏面を研削および研磨し、さらに、その研削および研磨をしたウエハの裏面にｎ型の単結晶シリコン等をエピタキシャル法によって成長させることで形成されている。したがって、半導体層１ｃの単結晶シリコン層は、ウエハで形成された部分とエピタキシャル法で形成された部分とを有している。
【００２３】
半導体層１ｃの主面（素子形成面）の分離領域には、浅溝型の分離部（ＳＧＩ：Shallow Groove Isolation）２ａと、深い溝型の分離部（Trench Isolation）２ｂとが形成されている。浅溝型の分離部２ａは、埋込絶縁層１ｂに接しない程度に半導体層１ｃに掘られた浅い溝内に、例えば酸化シリコン膜が埋め込まれて形成されている。この浅溝型の分離部２ａによって活性領域の範囲が規定されている。また、深い溝型の分離部２ｂは、浅溝型の分離部２ａの上面からその分離部２ａおよび半導体層１ｃを貫通して埋込絶縁層１ｂに達するように掘られた深い溝内に、例えば酸化シリコン膜が埋め込まれて形成されている。この深い溝型の分離部２ｂによって半導体層１ｃにおける各素子領域が電気的に完全に分離されている。なお、分離部２ａは、溝型の分離部に限定されるものではなく、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成された分離部としても良い。
【００２４】
バイポーラトランジスタ形成領域（図１（ａ））において半導体層１ｃには、ｎ+型のコレクタ埋込領域３ａが形成されている。このコレクタ埋込領域３ａには、例えばアンチモン（Ｓｂ）が含有されている。このコレクタ埋込領域３ａの上層には、ｎ型のコレクタ領域３ｂおよびｎ+型のコレクタ引出領域３ｃが形成されている。ｎ型のコレクタ領域３ｂおよびｎ+型のコレクタ引出領域３ｃには、例えばリン（Ｐ）が含有されている。このｎ型のコレクタ領域３ｂとｎ+型のコレクタ引出領域３ｃとは、その間に設けられた浅溝型の分離部２ａによって分離されているが、上記コレクタ埋込領域３ａを通じて電気的に接続されている。
【００２５】
また、バイポーラトランジスタ形成領域において半導体層１ｃおよび分離部２ａ，２ｂ上には、例えば酸化シリコン膜からなる絶縁膜４がＣＶＤ（Chemical Vapor Deposition）法等によって堆積されている。絶縁膜４において、上記ｎ型のコレクタ領域およびその周囲に及ぶ領域の平面位置には開口部４ａが形成されている。この開口部４ａの側面には、開口寸法が開口部４ａの底部から上部に向かうに従って次第に大きくなるように順テーパが形成されている。この開口部４ａ内における半導体層１ｃの主面において浅い分離部２ａに囲まれた活性領域には、例えば酸化シリコン膜からなる絶縁膜５が熱酸化法等によって形成されている（図２参照）。絶縁膜５の厚さは、例えば二酸化シリコン換算膜厚で６ｎｍ程度である。
【００２６】
一方、ＭＩＳ形成領域（図１（ｂ））において半導体層１ｃには、ｐウエル６ａおよびｐウエル引出領域６ｂが下層から順に形成されている。ｐウエル６ａおよびｐウエル引出領域６ｂには、例えばホウ素（Ｂ）が含有されている。このｐウエル６ａとｐウエル引出領域６ｂとは互いに電気的に接続されている。そして、そのｐウエル６ａには、例えばｎＭＩＳＱｎが既に形成されている。バイポーラトランジスタの形成前に既にｎＭＩＳＱｎが形成されているのは、一般的に、高低差のあるバイポーラトランジスタ形成を形成する前に、ＭＩＳを形成してしまうことにより、ＭＩＳのゲート電極の加工を容易にすることができるからである。このＭＩＳ形成領域において半導体層１ｃ上には、ｎＭＩＳＱｎを覆うように上記絶縁膜４が堆積されている。
【００２７】
ｎＭＩＳＱｎは、ソースおよびドレイン用のｎ型の半導体領域７，７と、ゲート絶縁膜８と、ゲート電極９とを有している。ｎＭＩＳＱｎのチャネルは、ソース用のｎ型の半導体領域７とドレイン用のｎ型の半導体領域７との間においてゲート電極９の直下に形成される。ｎ型の半導体領域７，７は、ｐウエル６ａの表層に形成されており、第１領域７ａおよび第２領域７ｂを有している。この第１、第２領域７ａ，７ｂは、互いに電気的に接続されている。第１領域７ａは、ｎＭＩＳＱｎのチャネルに隣接するように形成されている。また、第２領域７ｂは、チャネルから第１領域７ａ分だけ平面的に離間した状態で形成されている。第１、第２領域７ａ，７ｂには、共に、例えばリンまたはヒ素（Ａｓ）が含有されているが、ここでは第１領域７ａの不純物濃度の方が第２領域７ｂよりも低くなっている。すなわち、いわゆるＬＤＤ（Lightly Doped Drain）構造となっている。ゲート絶縁膜８は、例えば酸化シリコン膜からなる。ただし、ゲート絶縁膜８を酸窒化膜としても良い。すなわち、ゲート絶縁膜８と半導体層１ｃとの界面に窒素を偏析させる構造としても良い。これにより、ｎＭＩＳＱｎのホットキャリア耐性を向上させることが可能となる。この段階のゲート電極９は、例えばｎ型の多結晶シリコンの単体膜からなる。このゲート電極９の側面には、例えば酸化シリコン膜からなるサイドウォール１０が形成されている。
【００２８】
ｎＭＩＳＱｎの形成方法は、通常のＭＩＳの形成方法と同じである。すなわち、例えば次のとおりである。まず、基板１に熱酸化処理を施すことにより、半導体層１ｃ上に、酸化シリコン膜等からなるゲート絶縁膜８を形成する。続いて、基板１に対して、例えば酸化窒素（ＮＯ）あるいは亜酸化窒素（Ｎ2Ｏ）等の雰囲気中で熱処理を施してゲート絶縁膜８と半導体層１ｃとの界面に窒素を偏析させてゲート絶縁膜８を酸窒化膜としても良い。その後、ゲート絶縁膜８を含む半導体層１ｃ上に、ｎ型の多結晶シリコン膜を堆積し、さらにその多結晶シリコン膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることでゲート電極９を形成する。次いで、第１領域７ａを形成するために半導体層１ｃに、例えばリンまたはヒ素をイオン注入する。ｐＭＩＳを形成する場合には、リンまたはヒ素に代えて、ホウ素または二フッ化ホウ素（ＢＦ2）等をイオン注入する。その後、半導体層１ｃ上に、例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜をドライエッチング法等によってエッチバックすることにより、ゲート電極９の側面にサイドウォール１０を形成する。さらに、上記第２領域７ｂを形成するために半導体層１ｃに、例えばリンまたはヒ素をイオン注入する。ｐＭＩＳを形成する場合には、上記と同様にリンまたはヒ素に代えてホウ素または二フッ化ホウ素等をイオン注入する。このようにしてｎＭＩＳＱｎを形成する。なお、ｐＭＩＳを形成する場合は、ｐウエル６ａおよびｐウエル引出領域６ｂに代えてｎウエルおよびｎウエル引出領域を半導体層１ｃに形成する。この場合、例えばリンまたはヒ素をイオン注入する。また、ゲート電極９をｐ型とすることにより、ｐＭＩＳのチャネルを表面チャネルとすることができる。表面チャネルでは、チャネルが、ＭＩＳのソースおよびドレイン用の半導体領域間においてゲート電極９下のゲート絶縁膜８と半導体層１ｃとの界面部分に形成される。
【００２９】
次に、図３（ａ），（ｂ）は図１に続く半導体装置の製造工程中の要部断面図を示し、図４は図３（ａ）の要部拡大断面図を示している。
【００３０】
ここでは、まず、基板１（半導体層１ｃの主面側）上に、例えば厚さ５０ｎｍ程度の窒化シリコン膜（ＳｉxＮy）等からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜をフォトリソグラフィ技術およびドライエッチング法によってほぼ上記開口部４ａ内のみに残されるようにパターニングすることにより、上記開口部４ａ内に窒化シリコン膜等からなる絶縁膜（第１絶縁膜）１１を形成する。続いて、絶縁膜４，１１上に、導体膜として、例えば厚さ２００ｎｍ程度のノンドープの多結晶シリコン膜からなるベース電極形成膜１２をＣＶＤ法等によって堆積した後、そのベース電極形成膜１２に対して、例えばホウ素をイオン注入する。この段階のイオン注入は、ホウ素を、ベース電極形成膜１２の上部に注入するもので、ベース電極形成膜１２の厚さ方向の全体にわたって注入するものではない。図４の破線は、これを示すもので、ベース電極形成膜１２の上面からこの破線までがホウ素が注入されていることを模式的に示している。このため、このイオン注入時の加速エネルギーは、例えば１０ｋｅＶ程度の低いエネルギーとされている。このようにベース電極形成膜１２は、半導体膜であるシリコン膜で構成されている。
【００３１】
次いで、図５（ａ），（ｂ）は図３に続く半導体装置の製造工程中の要部断面図を示し、図６は図５（ａ）の要部拡大断面図を示している。
【００３２】
ここでは、まず、ベース電極形成膜１２上に、例えば酸化シリコン膜からなる絶縁膜（第１酸化シリコン膜、第２絶縁膜）１３をＣＶＤ法等によって堆積した後、バイポーラトランジスタ形成領域のｎ型のコレクタ領域３ｂの平面位置における絶縁膜１３およびベース電極形成膜１２の一部をフォトリソグラフィ技術およびドライエッチング技術によって除去することにより、エミッタ開口部１４を形成する。このエミッタ開口部１４の底面からは上記絶縁膜１１が露出されている。また、エミッタ開口部１４の側面からは上記ベース電極形成膜１２が露出されている。エミッタ開口部１４の平面寸法は、例えば約０．３５μｍ×約２．０μｍである。
【００３３】
次いで、図７（ａ），（ｂ）は図５に続く半導体装置の製造工程中の要部断面図を示している。
【００３４】
ここでは、絶縁膜１３上にフォトレジスト（以下、単にレジスト膜という）膜１５Ａをフォトリソグラフィ技術によって形成する。レジスト膜１５Ａは、エミッタ開口部１４を露出させ、それ以外を覆うように形成されている。続いて、ＳＩＣ（Selective Implanted Collector）領域１６を形成するための１回目のイオン注入を行う。すなわち、レジスト膜１５Ａをイオン注入マスクとして、例えばリンを２００ＫｅＶ、５×１０12ｃｍ-2程度の条件で半導体層１ｃにイオン注入する。これにより、バイポーラトランジスタの周波数特性を向上させることができる。
【００３５】
次に、図８（ａ），（ｂ）は図７に続く半導体装置の製造工程中の要部断面図を示し、図９は図８（ａ）の要部拡大断面図を示している。
【００３６】
ここでは、レジスト膜１５Ａを除去した後、希フッ酸等を用いて基板１を洗浄する。この際、絶縁膜１３の表面が２０ｎｍ程度の厚さ分だけエッチングされる（図９の破線参照）。このため、エミッタ開口部１４内での絶縁膜１３部分での開口幅Ｌ１は、エミッタ開口部１４内でのベース電極形成膜１２部分での開口幅Ｌ２よりも４０ｎｍ程度幅広となる。また、エミッタ開口部１４内からは、ベース電極形成膜１２の上部角（肩部）が若干露出される。
【００３７】
次いで、図１０は図９に続く半導体装置の製造工程中の要部拡大断面図を示している。なお、図１０のベース電極形成膜１２に記された破線は図４の破線と同じものでホウ素の注入範囲を模式的に示している。
【００３８】
ここでは、例えば酸素（Ｏ2）／水素（Ｈ2）を２：１の割合で混合したガス中で８００℃の熱処理を基板１に対して約２０分程度施す。これにより、エミッタ開口部１４中で露出したベース電極形成膜１２の側壁に、例えば酸化シリコン膜からなる絶縁膜（第２酸化シリコン膜）１７を形成する。この絶縁膜１７は、後述の選択エピタキシャル成長時の保護膜として機能する。
【００３９】
ところで、このような酸化処理に際しては、一般的にパターンエッジ部（エミッタ開口部１４から露出するベース電極形成膜１２の肩部）の酸化レートは遅くなり、その部分の絶縁膜１７が薄くなってしまう。しかし、ベース電極形成膜１２の肩部での絶縁膜１７の厚さが充分に確保されず、ベース電極形成膜１２の一部がエミッタ開口部１４から露出されていると、後述するエピタキシャル成長時に、そのベース電極形成膜１２の露出部からエピタキシャル層が成長してしまう不具合が生じる。このため、絶縁膜１７の厚さを確保するために、ある程度の高い熱処理が必要となるが、熱処理温度が高くなると、既に基板１に形成されているｎＭＩＳＱｎのソースおよびドレイン用のｎ型の半導体領域７の不純物が拡散されてしまう場合がある。これに対して、本実施の形態では、前記図３および図４で説明したように、ベース電極形成膜１２の上部にホウ素をイオン注入したことにより、この熱処理に際してエミッタ開口部１４から露出するベース電極形成膜１２の肩部で増速酸化が生じる結果、その肩部での酸化レートが速くなる。したがって、ベース電極形成膜１２においてホウ素濃度の高いドーピング層では、絶縁膜１７の厚さが３５ｎｍ程度と厚くなるのに対して、ホウ素が充分に拡散されてない部分では絶縁膜１７の厚さが１０ｎｍ程度と薄くなる。すなわち、比較的低い熱処理温度でも、エミッタ開口部１４から露出するベース電極形成膜１２の肩部に充分な厚さの絶縁膜１７を形成できる。本発明者らがＳＥＭ(走査型電子顕微鏡)で実際に撮影した画像によれば、ベース電極形成膜１２の側壁部での酸化シリコン膜の厚さが、ホウ素が拡散されていない下部と、ホウ素が導入された上部とで差が生じていることが分かる。このように、ベース電極形成膜１２の上部のホウ素の不純物濃度を下部よりも高くすることにより、ベース電極形成膜１２の肩部の絶縁膜１７を充分厚く形成することができる。
【００４０】
また、本発明者らが検討した技術では、保護膜の形成に際して、窒化シリコン膜のＣＶＤ工程とドライエッチング工程とが必要であり、工程が複雑である。これに対して、本実施の形態では、保護膜（絶縁膜１７）を熱酸化工程のみで形成することができるので、工程の簡略化が可能となる。すなわち、半導体装置の製造時間の短縮を推進できる。また、半導体装置のコスト低減を推進できる。
【００４１】
また、本発明者らが検討した技術では、保護膜の形成に際して、窒化シリコン膜のドライエッチング工程が必要であることから、前記したように軽元素により半導体層１ｃにダメージが生じる場合があり、後述の選択エピタキシャル成長時にエピタキシャル成長膜の結晶性が劣化する問題がある。これに対して、本実施の形態では、この保護膜（絶縁膜１７）を熱酸化処理で形成し、ドライエッチング処理を行わないので、この工程によって半導体層１ｃにダメージが生じることもない。したがって、後述の選択エピタキシャル成長時にエピタキシャル成長膜の結晶性を向上させることができるので、バイポーラトランジスタの特性を向上させることができる。特に、ベース−コレクタ間のリーク電流の発生を抑制または防止できるので、バイポーラトランジスタの待機時における消費電力を低下させることが可能となる。
【００４２】
また、この熱処理によってベース電極形成膜１２の上部に導入されたホウ素がベース電極形成膜１２中にある程度拡散する。ここでは、ホウ素は絶縁膜１１までは達しない程度拡散する。ただし、上記したように本実施の形態では、増速酸化を利用することで、熱処理温度を低くすることができるので、この熱処理を行ったからといって、既に基板１に形成されているｎＭＩＳＱｎのソースおよびドレイン用のｎ型の半導体領域７の不純物が拡散されてしまうことはない。すなわち、ＭＩＳ側の不純物プロファイルの再編成を抑制または防止できるので、ＭＩＳの電気的特性変動や劣化を抑制または防止することが可能となる。したがって、ｎＭＩＳＱｎの信頼性を確保できる。この効果は、基板１にｐＭＩＳやＣＭＩＳ（Complementary MIS）あるいは他の素子が形成される場合でも得られる。
【００４３】
次に、図１１は図１０に続く半導体装置の製造工程中の要部拡大断面図を示している。
【００４４】
ここでは、まず、例えば熱リン酸によりエミッタ開口部１４の底部の窒化シリコン膜からなる絶縁膜１１を除去する。この際、オーバーエッチング処理を施すことにより、図１１に示すように、ベース電極形成膜１２の端部の下側の絶縁膜１１の一部分をエッチング除去してアンダーカット部１８を形成する。すなわち、エミッタ開口部１４内の絶縁膜１１の側面が、ベース電極形成膜１２の側面よりも後退するように絶縁膜１１を等方的にエッチングする。これにより、エミッタ開口部（第１開口部）１４の下部に、これにつながる幅広の第２開口部が設けられる。アンダーカット部１８の横方向（半導体層１ｃの主面に沿う方向）へのエッチング量は、例えば６０ｎｍ程度である。アンダーカット部１８には、ベース電極形成膜１２の端部下面の一部が露出されている。この熱リン酸によるウェットエッチング処理において、半導体層１ｃの主面部は、酸化シリコン膜等からなる絶縁膜５により保護される。すなわち、このウェットエッチング処理において、窒化シリコン膜と酸化シリコン膜とのエッチレートの差は３０程度であり、窒化シリコン膜のオーバーエッチング量が６０ｎｍであっても、絶縁膜５のケズレ量は２ｎｍ程度であり問題無い。
【００４５】
続いて、希フッ酸を用いたウェットエッチング処理により絶縁膜５を除去する。ここで、絶縁膜１７は、絶縁膜１１と同じ酸化シリコン膜からなるが、絶縁膜１７の厚さは、絶縁膜１１よりも厚く設定されているので、上記希フッ酸によるウェットエッチング後も約４ｎｍ程度残存する。
【００４６】
次いで、図１２は図１１に続く半導体装置の製造工程中の要部拡大断面図を示している。
【００４７】
ここでは、まず、基板１に対して、高純度のＨ2パージ雰囲気の中で、例えば９００℃、１分の熱処理を施すことによりエミッタ開口部１４内の半導体層１ｃ上の自然酸化膜を除去した後、例えばＬＰ−ＣＶＤ(Low Pressure-Chemical Vapor Deposition)法により、６５０℃〜８００℃程度の温度において、例えば厚さ７０ｎｍ程度のエピタキシャル層１９を半導体層１ｃ上に選択的に成長させる。エピタキシャル層１９は、例えばｉ（イントリンシック）−ＳｉＧｅ、ｐ型のＳｉＧｅおよびｉ（イントリンシック）−Ｓｉを下層から順に積み重ねてなり、ｎｐｎ型のバイポーラトランジスタのベース領域を形成する。ｐ型のＳｉＧｅにはホウ素が導入されてなり、その濃度は、例えば２×１０19ｃｍ-3程度である。このエピタキシャル層１９は、アンダーカット部１８をも埋め込むように形成されており、そのアンダーカット部１８においてベース電極形成膜１２とも接合されている。この選択ＳｉＧｅ成長時においては、原料ガスとして、例えばＳｉＨ2Ｃｌ2，ＳｉＨ4、ＨＣｌ、ＧｅＨ4、Ｂ2Ｈ6、Ｈ2等が用いられる。この熱処理中に、ベース電極形成膜１２中は更に拡散し、絶縁膜１１まで到達する。これにより、ベース電極形成膜１２は、低抵抗なｐ型の多結晶シリコン膜で形成されることになる。なお、ベース電極形成膜１２のホウ素の分布は、上部側が濃く、半導体層１ｃに近づくにつれて次第に薄くなっている。
【００４８】
ところで、本発明者らが検討した技術では、ＳｉＧｅ層をエピタキシャル成長によって選択的に成長させる際に、ＳｉＧｅ層を成長させない部分に保護膜として窒化シリコン膜を設ける構成となっている。これに対して、本実施の形態では、ＳｉＧｅ層の保護膜として酸化シリコン膜を設ける構成となっている。
【００４９】
ここで、図１３は、ＳｉＧｅ層をエピタキシャル成長させた際の各種下地層に対するＳｉＧｅ層の成長レートの差を示している。この図１３から分かるように、酸化シリコン膜上には、ＳｉＧｅ層がほとんど成長しない。すなわち、酸化シリコン膜上でのＳｉＧｅ層の成長レートは零（０）である。したがって、酸化シリコン膜を保護膜とする方が、窒化シリコン膜を保護膜とするよりもＳｉＧｅの選択成長性の上で優れていることが分かる。
【００５０】
実際、ＳｉＧｅ層に対する保護膜として窒化シリコン膜を用いる場合は、ＳｉＧｅ層の選択成長に際して、ＳｉＧｅ成長の選択性を確保するために、ＨＣｌガス流量を増加させることが行われている。しかし、ＨＣｌガス流量の増大は、ＳｉＧｅ層のシリコン層上での成長レートをも低下させてしまうので、結果として、ＳｉＧｅ成長時の熱処理量の増大につながる。ＳｉＧｅ成長時の熱処理量の増大は、膜中のＧｅやホウ素等のような不純物の拡散を助長し、バイポーラトランジスタの遮断周波数特性等のような電気的特性の低下の原因となる。
【００５１】
これに対して、本実施の形態では、ＳｉＧｅ層の選択成長に際して、酸化シリコン膜を保護膜とすることにより、図１３に示したように、ＳｉＧｅ層の選択性を充分に確保することができるので、ＨＣｌガス流量を低減できる。このため、ＳｉＧｅ層の成長の低温化を実現することができる。したがって、上記のようにＭＩＳ側の不純物プロファイルの再編成を抑制または防止できるので、ＭＩＳの電気的特性変動や劣化を抑制または防止することが可能となる。
【００５２】
ただし、エピタキシャル層１９の主要素は、ＳｉＧｅに限定されるものではなく種々変更可能であり、例えば上記Ｓｉまたはシリコン−ゲルマニウム−カーボン（ＳｉＧｅＣ）を用いても良い。Ｓｉとする場合は、ｉ（イントリンシック）−Ｓｉ、ｐ型のＳｉおよびｉ（イントリンシック）−Ｓｉを下層から順に成長させてエピタキシャル層１９を形成する。また、ＳｉＧｅＣとする場合は、ｉ（イントリンシック）−ＳｉＧｅＣ、ｐ型のＳｉＧｅＣおよびｉ（イントリンシック）−Ｓｉを下層から順に成長させてエピタキシャル層１９を形成する。エピタキシャル層１９の主要素をＳｉＧｅ層とした場合には、Ｓｉとした場合に比べて、遮断周波数特性（ｆT）および電流増幅率（ｈFE）を向上させることができる。また、Ｓｉとした場合には温度特性の向上が図れる。さらに、ＳｉＧｅＣとした場合には、ＳｉＧｅとした場合に比べてＧｅの濃度を増加させることができるので、遮断周波数特性および電流増幅率をさらに向上させることができる。
【００５３】
次いで、図１４は図１２に続く半導体装置の製造工程中の要部拡大断面図を示している。ここでは、半導体層１ｃ上に薄い絶縁膜をＣＶＤ法等で形成した後、絶縁膜１３上にエミッタ開口部１４が露出され、それ以外を覆うようなレジスト膜を形成し、上記ＳＩＣ領域１６を形成するための２回目のイオン注入を行う。この際のイオン注入条件は、例えばリンを７０ＫｅＶ、２×１０12ｃｍ-2程度の条件とする。このイオン注入では、リンが、半導体層１ｃと、エピタキシャル層１９のｉ−ＳｉＧｅ層に打ち込まれるようにする。
【００５４】
次に、図１５は図１４に続く半導体装置の製造工程中の要部拡大断面図を示している。
【００５５】
ここでは、例えば希フッ酸を用いたウェットエッチングにより、エミッタ開口部１４の側壁に形成された絶縁膜１７（図１４等参照）を除去する。上記したように絶縁膜１７は、ベース電極形成膜１２の下部（エピタキシャル層１９側）から上部角（絶縁膜１３側）に向かうにつれて厚くなるように形成されている。このため、この絶縁膜１７を除去することにより、エミッタ開口部１４内のベース電極形成膜１２の開口幅は下部から上部に向かうにつれて幅広となる。また、そのベース電極形成膜１２の側壁の上部角にはラウンドテーパが形成される。さらに、このエッチングに際して、ベース電極形成膜１２上の絶縁膜１３も絶縁膜１７と同様に酸化シリコン膜からなるので、絶縁膜１３の表層部も、例えば３０ｎｍ程度エッチングされる。図１５中の破線は、このエッチングされた部分を示している。このため、エミッタ開口部１４内の開口幅は底部から上方に向かって広がるようになる。例えばエミッタ開口部１４内でのベース電極形成膜１２での開口幅Ｌ３が、例えば３５０ｎｍ程度とすると、ベース電極形成膜１２の上部の前記ドーピング層での開口幅Ｌ４は、例えば３７５ｎｍ程度と見積もられる。さらに、エミッタ開口部１４内の絶縁膜１３部分での開口幅Ｌ５は、例えば４００ｎｍ程度となる。
【００５６】
次いで、図１６は図１５に続く半導体装置の製造工程中の要部拡大断面図を示している。ここでは、基板１の半導体層１ｃの主面上に、例えば約３０ｎｍ厚の酸化シリコン膜からなる絶縁膜（第３酸化シリコン膜）２０と、例えば約８０ｎｍ厚のリンドープの多結晶シリコン膜からなる導体膜（第１多結晶シリコン膜）２１とを下層から順にＣＶＤ法により堆積する。この際、エミッタ開口部１４から露出されるベース電極形成膜１２の上部角にラウンドテーパが形成されていることにより、その角部を絶縁膜２１によって良好に被覆することができる。すなわち、その角部に成膜される絶縁膜２１の厚さを充分に確保できる。これは、仮に、この角部が絶縁膜２０で充分に確保されていないと、その部分を通じてベース電極と後述するエミッタ電極とが導通してしまうので、それを防ぐためである。このように、導体膜２１は、半導体膜であるシリコン膜で構成される。
【００５７】
次いで、図１７は図１６に続く半導体装置の製造工程中の要部拡大断面図を示している。
【００５８】
ここでは、まず、導体膜２１をドライエッチング法によりエッチバックする。この際、Ｃｌ2ガスを、例えば６０Ｗの比較的パワーの小さい条件でエッチングが行われる。エッチンガス中には、水素等のような軽元素が無く、酸化膜のドライエッチングのようなハイパワーが用いられていない。これらにより、エミッタ開口部の側壁に窒化シリコン膜からなる側壁膜を形成する技術において問題となっている側壁膜形成時の下地基板へのダメージの問題を回避できる。
【００５９】
このような導体膜２１のエッチバック処理の後、基板１に対して、希フッ酸によるウェットエッチング処理を施すことにより、絶縁膜２０を除去し、エミッタ開口部１４の底部から改めてエピタキシャル層１９を露出させる。この際のエッチングはウェットエッチング処理なのでエピタキシャル層１９にダメージを与えることもない。また、この際、エミッタ開口部１４の側面の絶縁膜２０は、導体膜２１に覆われているのでダメージを受けず、また、除去されずに残される。この段階でのエミッタ開口部１４内での開口幅Ｌ６は２００ｎｍ程度、開口幅Ｌ７は２２５ｎｍ程度、開口幅Ｌ８は２５０ｎｍ程度と見積もられる。
【００６０】
次に、図１８（ａ），（ｂ）は図１７に続く半導体装置の製造工程中の要部断面図を示し、図１９は図１８（ａ）の要部拡大断面図を示している。
【００６１】
ここでは、まず、例えば約２００ｎｍ厚のリンドープの多結晶シリコン膜からなる導体膜（第２多結晶シリコン膜）２２をＣＶＤ法により基板１の主面側に堆積した後、その導体膜２２をレジスト膜を用いたフォトリソグラフィ技術およびドライエッチング法によりパターニングする。これにより、エミッタ電極２３を形成する。エミッタ電極２３は、上記導体膜２１，２２を有している。エミッタ電極２３の導体膜２２は、エミッタ開口部１４の底部においてエピタキシャル層１９（すなわち、ベース領域）と接触している。続いて、同レジスト膜を用いて絶縁膜１３もエッチングし、その下層のベース電極形成膜１２を露出させる。この段階では、図１９に示すように、エミッタ電極２３の導体膜２２のパターン側面と絶縁膜１３の側面とがほぼ一致している。このように導体膜２２は、半導体膜であるシリコン膜で構成される。
【００６２】
次いで、図２０は図１９に続く半導体装置の製造工程中の要部断面図を示している。ここでは、基板１に対してウェットエッチング処理を施すことにより、エミッタ電極２３の近傍に残された絶縁膜１３の側面がエミッタ電極２３の側面よりも後退するように、すなわち、絶縁膜１３の側面にアンダーカットが生じるように、軽くエッチング除去する。これにより、エミッタ電極２３の導体膜２２のパターン側面が絶縁膜１３の側面よりも外方に若干突出する。なお、図２０の矢印は絶縁膜１３の側面がエッチング処理によって除去され後退したことを示している。
【００６３】
次いで、図２１（ａ），（ｂ）は図２０に続く半導体装置の製造工程中の要部断面図を示し、図２２は図２１（ａ）の要部拡大断面図を示している。
【００６４】
ここでは、まず、例えば９００℃、３０秒の熱処理を基板１に施すことにより、エミッタ電極２３の導体膜２２中のリンをエピタキシャル層１９のｉ−Ｓｉ層に拡散させて、エピタキシャル層１９の上部（導体膜２２と接触する領域）にエミッタ領域２４を形成する。続いて、ベース電極形成膜１２を、フォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、ベース電極１２Ａをパターン形成する。
【００６５】
ところで、バイポーラトランジスタの消費電力を低減するためには電流量を絞るためエミッタ領域２４の幅（エミッタ幅）を狭くする必要がある。しかし、エミッタ幅を狭くすると、後述のようにエミッタ開口内にボイドが発生する等の理由から、直列抵抗、特にエミッタ抵抗が高くなるため回路性能が低下してしまう場合がある。これに対して、本実施の形態では、エミッタ電極２３を形成するための開口の断面形状が扇型形状になっている。すなわち、その開口の幅が、半導体層１ｃから遠ざかるにつれて広くなるような形状となっている。これにより、後述するように、エミッタ電極形成用の多結晶シリコン膜を、上記開口内にボイドを生じることなく良好に埋め込むことができる。したがって、エミッタ幅が狭いままでも、エミッタ直列抵抗を低減することが可能となる。すなわち、低消費電力で、かつ、高性能なバイポーラトランジスタを実現することが可能となる。
【００６６】
次に、図２３（ａ），（ｂ）は図２１に続く半導体装置の製造工程中の要部断面図を示し、図２４は図２３（ａ）の要部拡大断面図を示している。ここでは、絶縁膜４の一部をエッチング除去することにより、ｎ+型のコレクタ引出領域３ｃ、ｐウエル引出領域６ｂ、ｎ型の半導体領域７およびゲート電極９の上面を露出させた後、基板１の半導体層１ｃの主面上に、例えば約４０ｎｍ厚のチタン（Ｔｉ）またはコバルト（Ｃｏ）等からなる導体膜２５をスパッタリング法により堆積する。この際、スパッタリング法は指向性が強いので、導体膜２５は、基板１上の各部の側面には被着されずらい。特に、本実施の形態では、絶縁膜１３の側面を若干アンダーカットしており、エミッタ電極２４の両端が庇となるので、導体膜２５が絶縁膜１３の側面に被着されない。したがって、エミッタ電極２４とベース電極１２Ａとが導体膜２５を通じてつながらないようにできる。この絶縁膜１３の側面を後退させておいてから金属膜を堆積し、さらに熱処理を施すことでシリサイドを形成する技術は、エピタキシャル層１９を設けない他のバイポーラトランジスタを有する半導体装置の製造方法にも適用できる。
【００６７】
次いで、図２５（ａ），（ｂ）は図２３に続く半導体装置の製造工程中の要部断面図を示し、図２６は図２５（ａ）の要部拡大断面図を示している。
【００６８】
ここでは、基板１に対して、例えば６８０℃、１分程度の熱処理を施すことにより、エミッタ電極２３、ベース電極１２Ａ、ｎ+型のコレクタ引出領域３ｃ、ｐウエル引出領域６ｂ、ｎ型の半導体領域７およびゲート電極９の上部に、例えばチタンシリサイド（ＴｉＳｉx）またはコバルトシリサイド（ＣｏＳｉx）等からなるシリサイド層２６を形成した後、未反応部分を除去する。シリサイド層２６をコバルトシリサイドとした場合には、微細なパターンでもチタンシリサイドよりも抵抗を下げることができる。
【００６９】
次いで、図２７（ａ），（ｂ）は図２５に続く半導体装置の製造工程中の要部断面図を示している。
【００７０】
ここでは、基板１の半導体層１ｃの主面上に、例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法、塗布法またはその両方を用いて堆積した後、その絶縁膜の上面をＣＭＰ（Chemical Mechanical Polish）法等によって研磨することにより平坦化して層間絶縁膜２７を形成する。続いて、その層間絶縁膜２７にコンタクトホール２８を穿孔する。続いて、例えばチタンと窒化チタンとの積層膜からなる相対的に薄い導体膜を堆積した後、その上に、例えばタングステン膜からなる相対的に厚い導体膜を堆積し、これをＣＭＰ（Chemical Mechanical Polish）法等によって研磨することにより、コンタクトホール２８内にプラグ２９を形成する。その後、プラグ２９および層間絶縁膜２７上に、例えばアルミニウム、アルミニウム合金を主体とする導体膜をスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第１層配線３０を形成する。これ以降は、通常の半導体装置の製造工程を経てバイポーラトランジスタおよびＭＩＳを有する半導体装置を製造する。
【００７１】
図２８はＮＰＮ型のバイポーラトランジスタの平面図を示している。エミッタ領域２４の面積は、例えば０．２×１μｍ2程度である。エミッタ領域２４、ｎ+型のコレクタ引出領域３ｃおよびベース電極１２Ａに達するコンタクトホール２８は、いずれも平面長方形状に形成されており、それらの長辺が平行になるように配置されている。
【００７２】
また、図２９はＮＰＮ型のバイポーラトランジスタの不純物濃度分布を示している。さらに、図３０はベース領域をイオン注入法でする一般的なバイポーラトランジスタの不純物濃度分布を比較のために示している。
【００７３】
ベース領域をエピタキシャル成長技術を用いて形成した場合の方が、ベース領域をイオン注入法により形成した場合と比較して、よりＢＯＸ型（矩形状）に近い不純物プロファイルのベース領域を形成できるため、互いにトレードオフの関係にあり双方を上手く設定するのが難しいコレクタ−エミッタ間の耐圧(ＢＶceo)と遮断周波数(ｆTMAX)とを、双方がより良好になるように最適化することができる。また、ベース領域をＳｉＧｅ混晶に変更することにより、ナローベース型ヘテロ接合バイポーラトランジスタを実現でき、高遮断周波数や高アーリー電圧と言った特性向上が可能となる。さらに、ベース領域を選択エピタキシャル成長技術により形成することにより、ベース電極１２Ａと半導体層１ｃとの接触領域（グラフトベース部）を自己整合的に形成できるので、リソグラフィー技術の限界の因らず、グラフトベース幅を縮小化でき、ベース抵抗(rbb')とコレクタ−ベース間寄生容量(Ｃtc)とを低減することが可能となる。
【００７４】
また、本発明者らが検討した結果によれば、本実施の形態の方法に従って作製されたバイポーラトランジスタのエミッタ抵抗は、本発明者らが検討した技術のものと比較して低下していることが判明している。
【００７５】
本発明者らが検討した技術で作成されたバイポーラトランジスタの要部断面図を比較のため図３１に示す。この検討技術において、ベース電極５０の厚さが２００ｎｍ、その上層の絶縁膜５１の厚さが２００ｎｍ、エミッタ開口部５２の開口幅Ｌ５０が２００ｎｍであるなら、エミッタ開口部５２のアスペクト比は２となる。このエミッタ開口部５２内に埋め込まれるエミッタ電極形成用のリンドープ多結晶シリコン膜５３のカバレッジは０．７程度しかないため、そのリンドープ多結晶シリコン膜５３中にボイド５４が発生する。本発明者らが実際に作成したサンプルの断面をＳＥＭ(走査型電子顕微鏡)で撮影した評価画像によれば、エミッタ開口部内のリンドープ多結晶シリコン膜中に５０ｎｍ程度の幅のボイドが発生していることが判明している。また、このようなボイド発生は、エミッタ開口部のアスペクト比が１以上で発生している場合がある。なお、エミッタ開口部５２の側壁のサイドウォール５５は、窒化シリコン膜からなる。
【００７６】
一方、本実施の形態で作成した場合、図１７で示したように、開口幅Ｌ６＝２００ｎｍ、開口幅Ｌ７＝２２５ｎｍ、開口幅Ｌ８＝２５０ｎｍと見積もられる。ここで、リンドープ多結晶シリコン膜の抵抗率ρsとして、両者の直列抵抗を比較する。上記検討技術では、直列抵抗Ｒ１＝ρｓ×(３００／２００＋３００／１００)×Ｌで表すことができる。本実施の形態では、直列抵抗Ｒ２＝ρｓ×(２００／２５０＋１００／２２５＋１００／２００)×Ｌで表すことができる。したがって、Ｒ２／Ｒ１＝３８％となり、検討技術と比して６２％も、リンドープ多結晶シリコン部分での直列抵抗の低減が見込まれる。実際のエミッタ抵抗にはエミッタ電極／Ｓｉ基板間界面での界面抵抗と、リンドープ多結晶シリコンとシリサイド層との接触抵抗とを合算すべきであるが、エミッタ面積＝０．２μｍ×１．０μｍのバイポーラトランジスタのエミッタ抵抗Ｒｅの実測４０Ω中、リンドープ多結晶シリコン膜の抵抗率より、２４Ωはリンドープ多結晶シリコン膜中での寄生抵抗成分と考えられ、上記の改善幅は寄生抵抗成分の低減に有効と判断される。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
例えば前記実施の形態においては、配線を通常の配線構造とした場合について説明したが、これに限定されるものではなく、例えば絶縁膜に形成された溝内に導体膜を埋め込むことで配線またはプラグを形成する、いわゆるダシマン法またはデュアルダマシン法による配線構造としても良い。
【００７９】
また、前記実施の形態においては、基板としてＳＯＩ（Silicon On Insulator）基板を用いた場合について説明したが、これに限定されるものではなく、例えば結晶成長法で製造された半導体インゴットを切り出して得られる通常の半導体基板（ウエハ）を用いても良い。また、その通常の半導体基板の表面にエピタキシャル層を設けた、いわゆるエピタキシャルウエハを用いても良い。
【００８０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である同一基板にＮＰＮ型のバイポーラトランジスタおよびＭＩＳが形成された半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能である。例えばバイポーラトランジスタは有するがＭＩＳを有しない半導体装置、ＮＰＮ型およびＰＮＰ型のバイポーラトランジスタを有する半導体装置、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置あるいは上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置の製造方法にも適用できる。
【００８１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８２】
すなわち、ベース領域形成用のエピタキシャル層の選択成長時に保護膜として機能する絶縁膜を酸化処理によって形成することにより、エピタキシャル成長面に与えるダメージを小さくでき、その上に成長されるエピタキシャル層の結晶性等を向上させることができるので、バイポーラトランジスタの特性を向上させることが可能となる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、本発明の一実施の形態である半導体装置の製造工程中における要部断面図である。
【図２】図１（ａ）の要部拡大断面図である。
【図３】（ａ），（ｂ）は、図１に続く半導体装置の製造工程中における要部断面図である。
【図４】図３（ａ）の要部拡大断面図である。
【図５】（ａ），（ｂ）は、図３に続く半導体装置の製造工程中における要部断面図である。
【図６】図５（ａ）の要部拡大断面図である。
【図７】（ａ），（ｂ）は図５に続く半導体装置の製造工程中の要部断面図である。
【図８】（ａ），（ｂ）は図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８（ａ）の要部拡大断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部拡大断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部拡大断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部拡大断面図である。
【図１３】ＳｉＧｅ層をエピタキシャル成長させた際の各種下地層に対するＳｉＧｅ層の成長レートの差を示すグラフ図である。
【図１４】図１２に続く半導体装置の製造工程中の要部拡大断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部拡大断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部拡大断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部拡大断面図である。
【図１８】（ａ），（ｂ）は図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８（ａ）の要部拡大断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】（ａ），（ｂ）は図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１（ａ）の要部拡大断面図である。
【図２３】（ａ），（ｂ）は図２１に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３（ａ）の要部拡大断面図である。
【図２５】（ａ），（ｂ）は図２３に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５（ａ）の要部拡大断面図である。
【図２７】（ａ），（ｂ）は図２５に続く半導体装置の製造工程中の要部断面図である。
【図２８】ＮＰＮ型のバイポーラトランジスタの平面図である。
【図２９】実施の形態におけるＮＰＮ型のバイポーラトランジスタの不純物濃度分布を示すグラフ図である。
【図３０】ベース領域をイオン注入法でする一般的なバイポーラトランジスタの不純物濃度分布を示すグラフ図である。
【図３１】本発明者らが検討した技術で作成されたバイポーラトランジスタの要部断面図である。
【符号の説明】
１  半導体基板
１ａ  支持基板
１ｂ  埋込絶縁層
１ｃ  半導体層
２ａ  浅溝型の分離部
２ｂ  深い溝型の分離部
３ａ  ｎ+型のコレクタ埋込領域
３ｂ  ｎ型のコレクタ領域
３ｃ  ｎ+型のコレクタ引出領域
４  絶縁膜
４ａ  開口部
５  絶縁膜
６ａ  ｐウエル
６ｂ  ｐウエル引出領域
７  ｎ型の半導体領域
８  ゲート絶縁膜
９  ゲート電極
１０  サイドウォール
１１  絶縁膜（第１絶縁膜、窒化シリコン膜）
１２  ベース電極形成膜
１２Ａ  ベース電極
１３  絶縁膜（第１酸化シリコン膜、第２絶縁膜）
１４  エミッタ開口部
１５Ａ  フォトレジスト膜
１６  ＳＩＣ領域
１７  絶縁膜（第２酸化シリコン膜）
１８  アンダーカット部
１９  エピタキシャル層
２０  絶縁膜（第３酸化シリコン膜）
２１  導体膜（第１多結晶シリコン膜）
２２  導体膜（第２多結晶シリコン膜）
２３  エミッタ電極
２４  エミッタ領域
２５  導体膜
２６  シリサイド層
２７  層間絶縁膜
２８  コンタクトホール
２９  プラグ
３０  第１層配線
５０  ベース電極
５１  絶縁膜
５２  エミッタ開口部
５３  リンドープ多結晶シリコン膜
５４  ボイド
【図１】
0003890202.tif 000002
【図２】
0003890202.tif 000003
【図３】
0003890202.tif 000004
【図４】
0003890202.tif 000005
【図５】
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【図６】
0003890202.tif 000007
【図７】
0003890202.tif 000008
【図８】
0003890202.tif 000009
【図９】
0003890202.tif 000010
【図１０】
0003890202.tif 000011
【図１１】
0003890202.tif 000012
【図１２】
0003890202.tif 000013
【図１３】
0003890202.tif 000014
【図１４】
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【図１５】
0003890202.tif 000016
【図１６】
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【図１７】
0003890202.tif 000018
【図１８】
0003890202.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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