(57)【特許請求の範囲】
【請求項１】
プロセス変数を表すデジタル信号を提供するデルタ・シグマ変換器において、
アナログ入力に対する入力レンジを有し、アナログ入力の積分出力を提供する積分器回路と、
前記積分器回路の積分出力に応答して出力レンジ内でデジタル出力を発生するコントローラであって、該コントローラは制御信号を供給し、前記積分器回路が前記制御信号に応答して該コントローラに積分出力を提供するよう構成されたコントローラと、
前記積分器回路に接続され、センサ出力レンジ内でアナログセンサ信号を出力するセンサを含むセンサ入力回路であって、該センサ入力回路は前記制御信号に応答して前記センサ出力レンジ内で平衡アナログセンサ信号を前記積分器回路に供給し、前記平衡アナログセンサ信号がプロセス変数を表すように構成されたセンサ入力回路と、
前記積分器回路に接続され、前記制御信号に応答し、前記センサ入力回路から積分器回路への電荷の流れを調節して前記積分器回路の前記入力レンジを前記センサ出力レンジにスケールを合わせるマッピング回路とを具備したデルタ・シグマ変換器。
【請求項２】
前記マッピング回路が前記積分器回路の前記入力レンジを変更する請求項１記載のデルタ・シグマ変換器。
【請求項３】
前記積分器回路に接続され、前記制御信号に応答して平衡基準信号を提供する基準回路をさらに含む請求項１記載のデルタ・シグマ変換器。
【請求項４】
前記積分器回路が少なくとも二つの差動配置入力を有するとともに、前記センサがプロセス変数に応答する少なくとも二つのセンサコンデンサからなり、前記センサ入力回路が、前記積分器回路入力の各一つに逆極性の電荷を供給するように構成された各センサコンデンサに接続された第１電荷パケット発生器を含み、前記マッピング入力回路が少なくとも二つのマッピングコンデンサおよび該マッピングコンデンサの各々に接続された第２電荷パケット発生器を含み、前記第２電荷パケット発生器が第１電荷パケット発生器に関して、該第１電荷パケット発生器によって前記各積分回路入力に供給された電荷を低減するよう構成された請求項１記載のデルタ・シグマ変換器。
【請求項５】
各第２電荷パケット発生器が、各第１電荷パケット発生器によって供給される電荷とは逆極性でそのおおよそ半分である電荷を各積分器入力へ供給するように構成された請求項４記載のデルタ・シグマ変換器。
【請求項６】
前記第１および第２電荷パケット発生器が一つの供給電圧によって動作され、各マッピングコンデンサが各センサコンデンサの公称容量値の半分の容量を有している請求項４記載のデルタ・シグマ変換器。
【請求項７】
前記積分器回路に接続され、前記制御信号に応答して平衡基準信号を供給する基準回路をさらに含む請求項４記載のデルタ・シグマ変換器。
【請求項８】
前記基準回路が少なくとも二つの基準コンデンサおよび該各基準コンデンサに接続された第３電荷パケット発生器を含み、該第３電荷パケット発生器が第１電荷パケット発生器に関し、前記第１電荷パケット発生器によって前記各積分器回路入力に供給された電荷を変更するように構成された請求項７記載のデルタ・シグマ変換器。
【請求項９】
前記コントローラが、前記第１電荷パケット発生器によって前記積分器回路入力に供給される電荷を前記積分器出力に基づいて選択的に増減させるように前記第３電荷パケット発生器を動作させるための電荷パケット発生器コントローラをさらに含む請求項８記載のデルタ・シグマ変換器。
【請求項１０】
各第２電荷パケット発生器が、前記第１電荷パケット発生器によって供給される電荷とは逆極性でそのおおよそ半分の電荷をそれぞれの積分器入力へ供給するように構成され、かつ各第３電荷パケット発生器が、各第１電荷パケット発生器によって供給される電荷のおおよそ半分の電荷を各積分器入力へ供給するように構成された請求項９記載のデルタ・シグマ変換器。
【請求項１１】
前記第１、第２および第３電荷パケット発生器が一１つの供給電圧で動作され、各マッピングコンデンサおよび各基準コンデンサが各センサコンデンサの公称容量値の半分の容量を有している請求項９記載のデルタ・シグマ変換器。
【請求項１２】
２線通信リンクによって中央ステーションに接続されるよう構成された工業プロセス制御送信機において、
制御信号に応答してセンサ出力レンジ内でプロセス変数を表す平衡アナログセンサ信号を提供するセンサを含むセンサ入力回路と、
アナログ信号に対する入力レンジを有し、前記センサ入力回路に接続され、前記制御信号に応答してプロセス変数を表す積分出力を提供する積分器回路と、
前記積分器の積分出力に応答して出力レンジ内でデジタル信号を出力するコントローラであって、該コントローラは制御信号を提供するよう構成されたコントローラと、
前記積分器回路に接続され、前記制御信号に応答し、前記センサ入力回路から積分器回路への電荷の流れを調節して前記積分器回路の前記入力レンジを前記センサ出力レンジにスケールを合わせるようにマッピングするマッピング回路と、
プロセッサおよび通信リンクに接続され、該プロセッサから中央ステーションに情報を送信するトランシーバとを具備した工業プロセス制御送信機。
【請求項１３】
前記積分器回路に接続され、前記制御信号に応答して平衡基準信号を提供する基準回路をさらに含む請求項１２記載の工業プロセス制御送信機。
【請求項１４】
前記積分器回路が少なくとも二つの差動配置入力を有するとともに、前記センサがプロセス変数に応答する少なくとも二つのセンサコンデンサからなり、前記センサ入力回路が、前記積分器回路入力の各一つに逆極性の電荷を供給するように構成された各コンデンサに接続された第１電荷パケット発生器を含み、前記マッピング入力回路が、少なくとも二つのマッピングコンデンサおよび該マッピングコンデンサの各々に接続された第２電荷パケット発生器を含み、該第２電荷パケット発生器が前記第１電荷パケット発生器に関して、該第１電荷パケット発生器によって前記各積分器回路入力へ供給された電荷を低減するように構成された請求項１２記載の工業プロセス制御送信機。
【請求項１５】
第２電荷パケット発生器の各々が、前記各第１電荷パケット発生器によって供給される電荷と逆極性でそのおおよそ半分の電荷を各積分器入力へ供給するように構成された請求項１４記載の工業プロセス制御送信機。
【請求項１６】
前記第１および第２電荷パケット発生器が一つの供給電圧で動作され、各マッピングコンデンサが各センサコンデンサの公称容量値の半分の容量を有している請求項１４記載の工業プロセス制御送信機。
【請求項１７】
前記積分器回路に接続され、前記制御信号に応答して平衡基準信号を供給する基準回路をさらに含む請求項１４記載の工業プロセス制御送信機。
【請求項１８】
前記基準回路が少なくとも二つの基準コンデンサおよび各基準コンデンサに接続された第３電荷パケット発生器を含み、該第３電荷パケット発生器が第１電荷パケット発生器に関し、前記第１電荷パケット発生器によって前記各積分器回路入力に供給された電荷を変更するように構成された請求項１７記載の工業プロセス制御送信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
関連出願の引照
本出願は、「パルス幅変調オフセット付きデルタ・シグマ回路（Delta-Sigma Circuit With Pulse Width Modulated Offset）」についてマイケル・ジェイ・ガブーリ（Michael J. Gaboury）により１９９８年１２月２１日に提出され、本出願人と同じ承継人に承継された出願０９／２１７，８７２号に関係する。
【０００２】
発明の分野
本発明は、工業プロセス制御送信機に使用されるアナログ・デジタル変換器に関し、特に、デルタ・シグマ変換器のアナログ入力レンジをアナログセンサの出力レンジにマッピングする技術に関する。
【０００３】
【従来の技術】
発明の背景
センサのアナログ出力をデジタル出力に変換する種々のアナログ・デジタル（Ａ／Ｄ）変換器が知られている。Ａ／Ｄ変換器は、センサ出力をデジタル的に表すデューティサイクル、タイミング、周波数またはパルス数の組み合わせを生成する。一つの公知のタイプのＡ／Ｄ変換器は、デルタ・シグマ回路であり、シグマ・デルタ、ΔΣ、およびΣΔ回路としても知られている。デルタ・シグマ変換器は、平衡Ａ／Ｄ変換回路であり、積分器への平衡電流を予測する点で他の平衡Ａ／Ｄ変換器回路と区別される。平衡電流の極性は、クロックドコントローラによって制御される。デルタ・シグマ回路ではそのアナログ入力レンジ全体にわたって高精度、高分解能のアナログ・デジタル変換が可能である。デルタ・シグマ回路は、センサからのアナログ信号をデジタル信号に変換するために工業プロセス制御送信機にしばしば使われ、それによりプロセス変数に関する情報を送信機から遠く離れて配置された中央ステーションへ送信することができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、実際上では、歪みゲージのようなセンサはしばしば、低レベルで、かつ変換器のレンジに対してオフセットしている出力レンジを有する。例えば、歪みゲージは、０ボルトとある最大センサ電圧（＋Ｖmax）との間のレンジを有する出力を提供するように動作するが、デルタ・シグマ変換器は、負の最大電圧と正の最大電圧との間のレンジを有する出力を提供する。センサが変換器に直接、接続された場合、ミスマッチが生じ、センサ用途ではデルタ・シグマ変換器の高分解能の半分が失われる。
【０００５】
この分解能の損失を克服するために、センサ出力とデルタ・シグマ変換器入力との間に増幅器およびオフセット回路のようなアナログ調整回路を採用するのが通常である。しかしながら、測定値に付随するノイズや温度ドリフトを伴う調整回路は、センサ用途のデルタ・シグマ変換器の高精度に悪影響を及ぼす。その上、工業プロセス制御送信機では制限された量の電力だけを利用でき、調整回路で消費される電力は、他の目的で送信機に利用できる電力を減少させる。したがって、アナログ増幅およびオフセット回路の誤差なしにデルタ・シグマ変換器のフルレンジを実質的に利用するため、高レベル入力レンジを有するデルタ・シグマ変換器に直接結合できる低レベルまたは低オフセットアナログ出力を有するアナログセンサを許容する方法および回路が必要とされる。
【０００６】
【課題を解決するための手段】
発明の概要
デルタ・シグマ変換器は、積分器回路に接続されて積分器のアナログ入力レンジをセンサのアナログ出力レンジへマッピングするマッピング回路を含む。
【０００７】
特に、積分器回路は、アナログ入力レンジを有し、積分器出力をコントローラへ供給してデジタル出力を発生させる。デジタル出力は、アナログ入力レンジを表すデジタル出力レンジ内にある。センサ入力回路は、アナログセンサ出力レンジを有するセンサを含む。マッピング回路は、積分器回路に接続され、コントローラからの制御信号に応答してアナログ入力レンジをアナログセンサレンジにマッピングする。
【０００８】
好ましい実施形態において、積分器回路は、少なくとも二つの差動配置入力を有する。センサ入力回路は、センサコンデンサにそれぞれが接続された一対の電荷パケット発生器を含み、積分器回路入力に逆極性の電荷を供給する。マッピング入力回路は、それぞれがマッピングコンデンサを有し、センサの第１電荷パケット発生器から供給される電荷を変更して積分器アナログ入力レンジのスケールをセンサのアナログ出力レンジに調節するように構成された一対の電荷パケット発生器を含む。
他の実施形態では、基準回路が積分器入力のための基準電荷を提供する。
【０００９】
【発明の実施の形態】
好ましい実施形態の詳細な説明
図１は、１又はそれ以上のプロセス変数２２を監視し、感知されたプロセス変数を表す１又はそれ以上の出力２６を発生するように構成されたプロセス変数送信機２０のブロック図である。送信機出力２６は、通信バス２８を経由する遠距離送信用に形成される。送信機２０は、化学、パルプ、石油、ガス、薬品、食品その他の流体プロセスプラントのような工業プロセスプラントにおいて、スラリ、液体、蒸気およびガス等の流体に関連するプロセス変数２２を監視するように構成されたセンサ２４を含む。監視される流体のプロセス変数は、圧力、歪み、温度、流量、レベル、ｐＨ、導電率、濁り、密度、濃度、化学成分および流体のその他の特性を含む。通信バス２８は、送信機に電力供給する４−２０ｍＡ電流ループ、またはコントローラ、制御システムもしくは読み出し装置（図示しない）に接続されるフィールドバス（FieldBus）結合、ハート（HART）プロトコル通信またはファイバ光学結合でよい。２線通信ループ２８により電力供給される送信機では、爆発環境内の安全を提供するため、電力は、低レベルに維持されなければならない。低電力が採用される場合、デルタ・シグマ回路のようなエネルギを浪費しない回路が特に好ましい。
【００１０】
送信機２０は、デルタ・シグマ回路として知られているタイプのアナログ・デジタル変換器（Ａ／Ｄ）変換回路３０を含む。ここで使用されているように、デルタ・シグマ回路は、クロックドコントローラの制御下で積分器に対する交番極性平衡電流を発生する回路を意味する。デルタ・シグマＡ／Ｄ回路３０は、監視されたプロセス変数を表すセンサ２４からのアナログ信号ＶDCを受信するために接続された積分器入力３６を有するデルタ・シグマ変調器４８を含む。クロック３４は、コントローラ３２への周波数ｆsのクロック出力を発生する。コントローラ３２は、変調器４８に接続され、アナログ信号ＶDCをデジタル的に表す変換デジタル出力３８を発生する。ある構成では、コントローラ３２の出力３８は、感知されたプロセス変数を数値Ｎ１（Ｎ１＋Ｎ２）で表すような二つのパルス計数値Ｎ１およびＮ２を発生する。デルタ・シグマＡ／Ｄ変換器回路３０の出力３８は、デジタル信号を処理して通信バス２８に適合する形式に整え、出力２６から送信用信号を出力するデジタルプロセッサ４６に接続される。ある適用においては、オフセット回路４０および基準回路５２が変調器４８に接続され、センサ２４からの信号のベースバンドからノイズ周波数をオフセットする。このようなオフセット回路および基準は、上述したガブーリ（Gaboury）の出願中に十分記述されている。
【００１１】
図２は、上述したガブーリの出願中に記述されているデルタ・シグマ変調器の部分図である。変調器４８は、積分器８０と電荷パケット発生器８２とからなる。上述のガブーリの出願で説明されているように、デルタ・シグマ変調器４８は、複数の変調器段を含むことができ、各段は、積分器８０および１ないしそれ以上の電荷パケット発生器８２を含んでいる。各電荷パケット回路８２は、モジュラー差動増幅器８６の差動入力８４に接続され、差動出力８８が導出される。増幅器８６の入力および出力は、相補的タイプの信号である。
【００１２】
図２に示すように、電荷パケット発生器９０および９１は、センサ２４のセンサコンデンサ９４および９６を充放電する。センサコンデンサ９４および９６は、それぞれプロセス変数に応答して、プロセスプラントの各位置でのプロセス変数を表す電荷を第１フェーズΦ1の間蓄積する。センサコンデンサは、例えばプラント内の２つの位置間のプロセス変数の差を測定するよう配置された差動コンデンサである。スイッチ９８および１０２は、第１フェーズΦ1の間、センサコンデンサ９４を正に充電し、センサコンデンサ９６を負に充電するように動作する。スイッチ１００および１０４は、第２フェーズΦ2の間、コンデンサ９４および９６の電荷を、積分器段８０のそれぞれの入力に移送するように動作する。さらに、第２フェーズΦ2の間、コンデンサ９４は、電位ＶPに充電され、コンデンサ９６は、電位ＶNに充電される。その結果、次サイクルの第１フェーズΦ1の間（コンデンサ９４および９６がそれぞれＶNおよびＶPに充電されている間）、コンデンサ９４および９６は、各積分コンデンサ１０６および１０８並びに増幅器８６の負および正の入力に電荷を移送する。特に、図３に示すように、フェーズΦ1およびΦ2は、充電サイクル６０の相互排他的部分である。好ましくは、各フェーズΦ1およびΦ2は、次のフェーズが始まる前に終わる。
【００１３】
電荷パケット発生器９２は、スイッチ１２４を介して基準電源１３２の正基準電圧ＶRPに結合されるとともにスイッチ１２６を介して電源１３２の負基準電圧ＶRNに結合された基準コンデンサ１２０を含む。同様に、電荷パケット発生器９３は、スイッチ１２８を介して正基準電圧ＶRPに結合されるとともに、スイッチ１３０を介して負基準電圧ＶRNに結合された基準コンデンサ１２２を含む。スイッチ１２４および１２８は、各サイクルの一方のフェーズの間導通するように動作され、スイッチ１２６および１３０は、各サイクルの他方のフェーズの間導通するように動作される。そして、これら対のスイッチの動作は、前サイクルの間の出力８８における前出力ｙの正または負値に依存する。例えば、出力ｙが負の場合（ｙ2）、スイッチ１２４および１２８は、第１フェーズΦ1の間導通し、スイッチ１２６および１３０は、第２フェーズΦ2の間導通する。逆に、出力ｙが正の場合（ｙ1）、スイッチ１２４および１２８は、第２フェーズΦ2の間導通し、スイッチ１２６および１３０は第１フェーズΦ1の間導通する。コントローラ３２（図１）は、増幅器８６の出力によって動作して制御信号Φ1，Φ2，ｙ1Φ1，ｙ1Φ2 ，ｙ2Φ1，ｙ2Φ2を提供するスイッチコントローラ５６を含む。
【００１４】
したがって、第１フェーズΦ1の間、積分器８０に移送される電荷は、ＱΦ1＝（ＶP−ＶN）ＣIN±(ＶRP−ＶRN）ＣREFであり、第２フェーズΦ1の間、積分器８０に移送される電荷は、ＱΦ2＝（ＶN−ＶP）ＣIN±(ＶRN−ＶRP）ＣREFである。
【００１５】
移送される全電荷は、ＱΦ1およびＱΦ2の差を表す平衡電荷であり、ＱOUT＝ＱΦ1−ＱΦ2＝２（ＶP−ＶN）ＣIN±２（ＶRP−ＶRn）ＣREFで表される。ここで、ＣIN＝Ｃ94＝Ｃ96であり、ＣREF＝Ｃ120＝Ｃ122である。
【００１６】
したがって、センサコンデンサ９４および９６によって移送される電荷の最大レンジが０と（ＶRP−ＶRN）ＣREFとの間にある場合、デルタ・シグマ変換器の出力は、０とＶRPボルトの間に広がり、それは、変換器のフルレンジの半分にすぎない。図４に示された本発明は、電荷移送レンジを変換器のフルレンジまで広げる。
【００１７】
図４に示すように、入力回路５０は、コンデンサ９０および９２からなるセンサ２４に接続され、積分器８０の入力を提供する。電荷パケット発生器９２および９３並びにこれらに付随する基準コンデンサ１２０および１２２からなる基準回路５２は、積分器８０に接続される。マッピング回路５８は、積分器８０に対する入力を積分器８０のフルレンジにマッピングする。積分器８０の出力８８は、制御信号Φ1，Φ2，ｙ1Φ1，ｙ1Φ2 ，ｙ2Φ1，ｙ2Φ2を入力回路５０、基準回路５２、マッピング回路５８および積分器８０に供給するスイッチコントローラ５６を含むデルタ・シグマコントローラ３２に供給する。
【００１８】
図５は、図４のデルタ・シグマ変換器をより詳細に示す。図５に示されるように、マッピング回路５８は、マッピングコンデンサ１３４および１３６並びにそれらを付随した電荷パケット発生器１３８および１３９を含む。電荷パケット発生器１３８は、マッピングコンデンサ１３４を、基準電圧源１３２の負基準電圧ＶRNおよび正基準電圧ＶRPにそれぞれ接続するスイッチ１４０および１４２を含む。同様に、電荷パケット発生器１３９は、マッピングコンデンサ１３６を電圧ＶRNおよびＶRPにそれぞれ接続するスイッチ１４４および１４６を含む。スイッチ１４２および１４６は、各サイクルのフェーズΦ1の間、導通するように、また、スイッチ１４０および１４４は、各サイクルのフェーズΦ2の間、導通するように動作する。このように、電荷が増幅器８６の出力８８の信号の極性に依存する基準コンデンサ１２０および１２２とは違い、マッピングコンデンサ１３４および１３６は、各コンデンサ９４および９６とそれぞれ反対に充電され、それによって各コンデンサ９４および９６の電荷が差し引かれる。結果的に、積分器８０に移送される電荷は、ＱOUT＝２（ＶP−ＶN）ＣIN±２（ＶRP−ＶRN）ＣREF−２（ＶRP−ＶRN）ＣOSで表される。ここで、ＣIN＝Ｃ94＝Ｃ96、ＣREF＝Ｃ120＝Ｃ122であり、ＣMAP＝Ｃ134＝Ｃ136である。
【００１９】
基準コンデンサ１２０および１２２の容量値、マッピングコンデンサ１３４および１３６の容量値、並びに電圧源１１８および１３２の電圧値は、各コンデンサ１２０および１２２並びにマッピングコンデンサ１３４および１３６によって差動増幅器８６に移送される電荷が、センサコンデンサ９４および９６のそれぞれによって移送される電荷の半分になるように選択される。都合のよいことに、これは、電圧源１１８を電圧源１３２と等しくし、基準コンデンサ１２０および１２２並びにマッピングコンデンサ１３４および１３６の容量を、各センサコンデンサ９４および９６の公称容量値のおおよそ半分に設定することにより実現される。こうして、各基準コンデンサおよびマッピングコンデンサは、各センサコンデンサの、期待容量値の半分の容量を備える。したがって、ＶRP＝ＶPであり、ＶRN＝ＶNであり、ＶRP＝ＶP＝−ＶRN＝−ＶNであり、ＣMAP＝ＣREF＝ＣIN／２である。ＣMAPおよびＣREFの両方がＣIN／２と等しいので、電荷パケット発生器レンジの中間点は、デルタ・シグマ変換器の積分器段のために０ボルトに設定され、センサのレンジが−（ＶRP−ＶRN）と（ＶRP−ＶRN）との間で変換器フルレンジ全体に広がるように位置する。したがって、マッピング回路５８は、積分器のアナログ出力レンジをセンサ４０のアナログ出力レンジにスケールを合わせるように、入力回路５０から積分器回路８０への電荷の流れを調節する。さらに、電荷パケット発生器１３８および１３９は、センサ電荷パケット発生器９０および９１から供給される電荷とは極性が反対で電荷の値が半分である電荷を供給し、センサのための積分器８０のアナログ入力レンジを変更する。結果的に、本発明は、アナログ増幅およびオフセット回路の使用や誤差を伴うことなく、デルタ・シグマ変換器のフルレンジを使用する。
【００２０】
本発明を好ましい実施形態を参照して説明したが、当業者は本発明の精神や範囲を逸脱することなく形や詳細を変形できることを認識できるであろう。
【図面の簡単な説明】
【図１】本発明のデルタ・シグマ変換器を使用した工業プロセス制御送信機のブロック図である。
【図２】上述したガブーリの出願中に記載されたデルタ・シグマ変換器の部分回路図である。
【図３】デルタ・シグマ変換器内のスイッチ動作を示すタイミング図である。
【図４】本発明のセンサおよびデルタ・シグマ変換器のブロック図である。
【図５】図４に示したセンサおよびデルタ・シグマ変換器の部分回路図である。
【符号の説明】
２４……センサ、３０……デルタ・シグマＡ／Ｄ変換器、３２……デルタ・シグマコントローラ、３４……クロック、３８……デジタル出力、５０……入力回路、５２……基準回路、５８……マッピング回路、８０……積分器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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