(57)【特許請求の範囲】
【請求項１】
浮遊ゲート電極及び制御ゲート電極からなる二層ゲート構造のメモリセルにより構成された不揮発性メモリを有する半導体装置の製造方法であって、
選別基準しきい値を決定する第１工程と、前記第１工程の後に良品を判定する第２工程とを有し、
前記第１工程において、
複数のメモリセルの各々の制御ゲート電極への第１の所定時間の間パルス電圧印加又はＤＣ電圧印加による連続書込みを行い、連続書込み後の前記複数のメモリセルの各々の到達しきい値を測定し、前記複数のメモリセルを第２の所定時間放置した後に前記複数のメモリセルの各々のしきい値を測定して前記到達しきい値よりの変化量を前記複数のメモリセルそれぞれについて求め、前記複数のメモリセルのうち前記変化量がほぼ０と見なせるメモリセル群を特定し、前記メモリセル群の各々の前記到達しきい値の分布範囲に基づいて選別基準しきい値を決定し、
前記第２工程において、
前記第１工程において用いた複数のメモリセルと同一のプロセスによって製造された判定対象のメモリセルの制御ゲート電極へ前記第１工程と同一条件での連続書込みを行い、連続書込み後の判定対象のメモリセルの到達しきい値を測定して前記第１工程で決定した選別基準しきい値との大小関係に基づいて、判定対象のメモリセルの良否を判定することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程において、前記分布範囲の下限値を前記選別基準しきい値として決定し、
前記第２工程において、判定対象のメモリセルの到達しきい値が前記選別基準しきい値より大きい場合に良品と判定することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の所定時間は、（書込み最遅ビットでの書込み時間）×（書換え保証回数）で決定することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の所定時間は、少なくともデバイス形状、メモリ構造定数、または製品仕様に基づいて決定することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
浮遊ゲート電極及び制御ゲート電極からなる二層ゲート構造のメモリセルにより構成された不揮発性メモリを有する半導体装置の製造方法であって、
選別基準しきい値を決定する第１工程と、前記第１工程の後に良品を判定する第２工程とを有し、
前記第１工程において、
複数のメモリセルの各々の制御ゲート電極への第１の所定時間の間パルス電圧印加又はＤＣ電圧印加による連続消去を行い、連続消去後の前記複数のメモリセルの各々の到達しきい値を測定し、前記複数のメモリセルを第２の所定時間放置した後に前記複数のメモリセルの各々のしきい値を測定して前記到達しきい値よりの変化量を前記複数のメモリセルそれぞれについて求め、前記複数のメモリセルのうち前記変化量がほぼ０と見なせるメモリセル群を特定し、前記メモリセル群の各々の前記到達しきい値の分布範囲に基づいて選別基準しきい値を決定し、
前記第２工程において、
前記第１工程において用いた複数のメモリセルと同一のプロセスによって製造された判定対象のメモリセルの制御ゲート電極へ前記第１工程と同一条件での連続消去を行い、連続消去後の判定対象のメモリセルの到達しきい値を測定して前記第１工程で決定した選別基準しきい値との大小関係に基づいて、判定対象のメモリセルの良否を判定することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１工程において、前記分布範囲の上限値を前記選別基準しきい値として決定し、
前記第２工程において、判定対象のメモリセルの到達しきい値が前記選別基準しきい値より小さい場合に良品と判定することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の所定時間は、（消去最遅ビットでの消去時間）×（書換え保証回数）で決定することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第１の所定時間は、少なくともデバイス形状、メモリ構造定数、または製品仕様に基づいて決定することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項９】
浮遊ゲート電極及び制御ゲート電極からなる二層ゲート構造のメモリセルにより構成された不揮発性メモリを有する半導体装置の製造方法であって、
選別基準しきい値を決定する第１工程と、前記第１工程の後に良品を判定する第２工程と、前記第２工程の後に半導体チップを切り出し、樹脂封止する第３工程とを有し、
前記第１工程において、
複数のメモリセルの各々の制御ゲート電極への第１の所定時間のパルス電圧印加又はＤＣ電圧印加により、前記複数のメモリセルの各々の浮遊ゲート電極への電子注入を行い、電子注入後の前記複数のメモリセルの各々の到達しきい値を測定し、前記複数のメモリセルを第２の所定時間放置した後に前記複数のメモリセルの各々のしきい値を測定して前記到達しきい値よりの変化量を前記複数のメモリセルそれぞれについて求め、前記複数のメモリセルのうち前記変化量が小さいメモリセル群を特定し、前記メモリセル群の各々の前記到達しきい値の分布範囲に基づいて選別基準しきい値を決定し、
前記第２工程において、
前記第１工程において用いた複数のメモリセルと同一のプロセスによって１つの半導体ウェハに形成された複数の判定対象のメモリセルの各々の浮遊ゲート電極へ前記第１工程と同一条件での電子注入を行い、電子注入後の判定対象のメモリセルの各々の到達しきい値を測定して前記第１工程で決定した選別基準しきい値との大小関係に基づいて、判定対象のメモリセルのそれぞれの良否を判定し、
前記第３工程において、
前記第２工程で判定対象のメモリセルの１つでも不良と判定された半導体ウェハを取り除き、その他の半導体ウェハから半導体チップを切り出し、樹脂封止することを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１工程において、前記分布範囲の下限値を前記選別基準しきい値として決定し、
前記第２工程において、判定対象のメモリセルの到達しきい値が前記選別基準しきい値より小さい場合に不良と判定することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
浮遊ゲート電極及び制御ゲート電極からなる二層ゲート構造のメモリセルにより構成された不揮発性メモリを有する半導体装置の製造方法であって、
選別基準しきい値を決定する第１工程と、前記第１工程の後に良品を判定する第２工程と、前記第２工程の後に半導体チップを切り出し、樹脂封止する第３工程とを有し、
前記第１工程において、
複数のメモリセルの各々の制御ゲート電極への第１の所定時間のパルス電圧印加又はＤＣ電圧印加により、前記複数のメモリセルの各々の浮遊ゲート電極からの電子放出を行い、電子放出後の前記複数のメモリセルの各々の到達しきい値を測定し、前記複数のメモリセルを第２の所定時間放置した後に前記複数のメモリセルの各々のしきい値を測定して前記到達しきい値よりの変化量を前記複数のメモリセルそれぞれについて求め、前記複数のメモリセルのうち前記変化量が小さいメモリセル群を特定し、前記メモリセル群の各々の前記到達しきい値の分布範囲に基づいて選別基準しきい値を決定し、
前記第２工程において、
前記第１工程において用いた複数のメモリセルと同一のプロセスによって１つの半導体ウェハに形成された複数の判定対象のメモリセルの各々の浮遊ゲート電極から前記第１工程と同一条件での電子放出を行い、電子放出後の判定対象のメモリセルの各々の到達しきい値を測定して前記第１工程で決定した選別基準しきい値との大小関係に基づいて、判定対象のメモリセルのそれぞれの良否を判定し、
前記第３工程において、
前記第２工程で判定対象のメモリセルの１つでも不良と判定された半導体ウェハを取り除き、その他の半導体ウェハから半導体チップを切り出し、樹脂封止することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１工程において、前記分布範囲の上限値を前記選別基準しきい値として決定し、
前記第２工程において、判定対象のメモリセルの到達しきい値が前記選別基準しきい値より大きい場合に不良と判定することを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体不揮発性メモリ，特にはメモリセルが浮遊ゲート及び制御ゲートからなる二層ゲート構造を有する不揮発性半導体記憶装置の層間膜ＱＣ(Quality Control)方法、層間膜スクリーニング法及びその製造方法に関する。
【０００２】
【従来の技術】
図１１に断面図を示す二層ゲート構造を有する不揮発性半導体メモリでは、トンネル膜２を介して電子の注入／放出を行なう事で、浮遊ゲート電極４に蓄積されている電荷量を制御している。何らかの理由により浮遊ゲート電極４から電子が抜けて閾値電圧の分布が規定の範囲から外れると、製品としては不良と判定される。この不良をリテンション不良と呼ぶ。電子が抜ける経路はトンネル膜２、または浮遊ゲート電極４と制御ゲート電極６の間に堆積された層間膜５のいずれかである。リテンション不良は大きくは初期不良と書き換え動作後に発生する不良に分けられる。
従来より初期不良に関しては、図１２に示すように製品チップを製造した同一ウエハ上の異なる場所、例えばスクライブ領域にトンネル膜と層間膜を分けて評価できる簡易キャパシタを形成して検査している。キャパシタが形成された時点若しくは全プロセス工程が終了した時点で、トンネル膜、層間膜個別に耐圧検査を行なってきた。耐圧検査により、基準となる耐圧Vgref1，Vgref2以上であれば、後工程(チップ切り出し、樹脂封止、スクリーニング)を行い、製品として出荷する。測定は１箇所以上であり、全ての場所を測定しない場合は、例えば隣合わない上下左右の複数点(図１２のＡ，Ｂ，Ｃ，Ｄ，Ｅ)における測定を行なう。測定点数に関しては制約はない。
上記した従来のトンネル膜及び層間膜に関するＱＣ法(Quality Control Method)のフローチャートを図１３に示す。この初期不良検査をパスしたウエハについては、チップに切り出した後パッケージに封入していた。このように製造された製品チップを用いた電荷保持特性の試験結果を模式的に図１４に示す。この試験では、パッケージされた製品チップに対して実動作と同等の書き換えストレスを印加し、一旦浮遊ゲート電極から電子を放出した後、ある閾値電圧になるように再度浮遊ゲート電極に基板から電子を注入し、その後浮遊ゲート電極から電子が抜けてくる現象を観測する。また、この現象を加速するために高温状態で放置する場合もある。正常なチップであれば、各メモリセルの閾値電圧Ｖth分布は、図１４の実線にて示す書込み後、放置した後で再度閾値電圧Ｖth分布を測定すると、全体として平行移動した破線の位置に僅かに変化するか、または殆ど動かない。しかし、実際の製品ではメモリセルが多数配置されているため、極一部のセルでも何らかの理由で電子が大量に抜けると、閾値電圧低下が起こり製品不良を引き起こす。この不良を起こした製品の一部のメモリセルが、放置後に閾値電圧低下を起こした状態を図１４の下側の破線が模式的に示している。このような製品を落ちこぼれ不良と呼んでいる。
不揮発性半導体メモリの書き換え動作後に発生する不良である落ちこぼれ不良に関する検査方法としては、従来より、書き込み／消去サイクルストレスを加えて判別する方法がある。しかし、この方法は破壊試験であり、良品にもある程度のストレスを加えることになる。また、試験時間がかかり、費用の面でも問題があった。この点を改善する方法として、特開平９―３５５００号公報に開示する発明では、全メモリセルの書き込みを行う工程と、全メモリセルのしきい値電圧分布が正となるような弱い消去を行う工程と、全メモリセルのしきい値電圧分布を測定して、全分布の統計処理においてある割合の値が所定の値を超えた時に不良と判定する工程により、非破壊でスクリーニングできる方法を開示している。この方法は、トンネル膜にストレスをかけて、トンネル膜質を評価したものである。また、特開平９―３２０２９９号公報に開示する発明は、書き換え試験後に、書込み又は消去動作を行い、しきい値Vthを測定し、トンネル膜に±5MV/cm以下の電界を印加し、しきい値Vthの変動量がある値を超えたものを不良と判定するスクリーニング法を開示している。いずれもトンネル膜の膜質を評価したものである。
【０００３】
【発明が解決しようとする課題】
従来、キャパシタを用いた測定では耐圧低下と上記製品落ちこぼれ不良を結びつける定量的な指針はなく、製品レベルでの保証回数書換え後のリテンション試験は行なわれていなかった。又，チップに切出してパッケージ封入後の歩留まりがコストを左右する為，特に初期不良では検出不可能な劣化性の落ちこぼれ不良はコスト低減の大きな妨げとなっていた。そこで、メモリセルにストレスを与えることなく、メモリセル領域以外の例えばスクライブ領域に形成された一つのメモリセル(単体)又はメモリアレイを用いた検査により、短時間で簡便に層間膜の長期信頼性が確保された製品を選別する方法が望まれる。その検査工程により良と選別した不揮発性半導体メモリを搭載した半導体装置を製造する方法が必要となる。
特に、不揮発性半導体メモリでは書込み速度向上の視点からは，トンネル膜(図11の2)及び層間膜(図11の5)のスケーリング若しくは動作電圧の高電圧化が有効であるので，副作用として発生する信頼性上の問題点を先取りすることが重要である。そこで、発明者らは層間膜のスケーリング及び動作電圧の高電圧化が行なわれた場合について検討を行なった。基板からのトンネル注入を想定して，層間膜電界強度Ｅとトンネル膜厚及び層間膜厚との関係を図16に示す。メモリゲート長/ゲート幅一定，制御ゲート電極への印加電圧一定(図16A)，メモリ中性閾値電圧、及びメモリ閾値電圧一定とした。例えば，トンネル膜厚が10nmの場合，層間膜厚が15.5nmであれば層間膜電界は6.3ＭＶ／cmであるが，層間膜厚を12.5nmまでスケーリングを進めると層間膜電界は7.3ＭＶ／cmまで増大する。この傾向はトンネル膜厚のスケーリングを進めた場合も層間膜厚のスケーリングに対して同様の結果である。よって、層間膜厚のスケーリングを進める際には信頼性の面から許容層間膜電界に対する指針が重要となることがわかる。制御ゲート電極に印加される電圧に関しては，例えば動作速度向上の為に＋１Ｖ上げた場合についてトンネル膜8.5nmを例に検討した結果を図16Ｂに示す。いずれの層間膜厚でも層間膜電界は約0.25ＭＶ/cm増大することがわかる。
【０００４】
浮遊ゲート電極から基板へトンネル電流によって電子を放出する場合の層間膜電界強度（絶対値）とトンネル膜厚及び層間膜厚との関係を検討した結果を図17に示す。前提条件はメモリゲート長/ゲート幅一定，制御ゲート電極への印加電圧一定(図17A)，メモリ中性閾値電圧及び電子放出後のメモリ閾値電圧一定とした。制御ゲート電極に印加される電圧に関しては例えば１Ｖ下げた場合について解析を行ない，図17Ｂに示した。閾値電圧を中性閾値電圧より低い一定値に設定する場合でもトンネル膜及び層間膜のスケーリングは制御ゲート電極から電子を放出させる動作時の層間膜電界強度を増大させることがわかる。以上の考察から，トンネル膜/層間膜のスケーリング，動作電圧の増大は層間膜電界を増大させる傾向にあり、層間膜の品質保証は今後の重要な課題であるといえる。
【０００５】
【課題を解決するための手段】
そこで、浮遊ゲート及び制御ゲートからなる二層ゲート構造のメモリセルにより構成された不揮発性半導体記憶装置を半導体ウエハ上に形成するプロセスによって、ウエハ上に複数の試験用メモリセルを形成し、前記各試験用メモリセルの制御ゲート電極へ第１の所定時間の間パルス電圧印加又はＤＣ電圧印加による連続書込みを行い、書込み後の浮遊ゲート電極の第１のメモリ閾値電圧Vthを測定し、前記各試験用メモリセルを第２の所定時間放置した後、再度浮遊ゲート電極の第２のメモリ閾値電圧Vthを測定して前記測定値よりの変化量を求め、前記メモリ閾値電圧Vthの変化量が０又は０に近似する場合の前記第１のメモリ閾値電圧Vthが存在する電圧領域の下限値を定め、前記試験用メモリセルの前記第１のメモリ閾値電圧Vthが、前記電圧領域に到達した場合に、該当ウエハ上の不揮発性半導体記憶装置を良品と判定する半導体装置の製造方法を提案する。
また、以上の方法は書込みを基板からの注入によって行なう場合を例にとって説明したが、消去を基板からの注入によって行なう不揮発性半導体メモリの場合についても同様の手法を行なえる。すなわち、浮遊ゲート及び制御ゲートからなる二層ゲート構造のメモリセルにより構成された不揮発性半導体記憶装置を半導体ウエハ上に形成するプロセスによって、ウエハ上に複数の試験用メモリセルを形成し、前記各試験用メモリセルの制御ゲート電極へ第１の所定時間の間パルス電圧印加又はＤＣ電圧印加による連続消去を行い、消去後の浮遊ゲート電極の第１のメモリ閾値電圧Vthを測定し、前記各試験用メモリセルを第２の所定時間放置した後、再度浮遊ゲート電極の第２のメモリ閾値電圧Vthを測定して前記測定値よりの変化量を求め、前記メモリ閾値電圧Vthの変化量が０又は０に近似する場合の前記第１のメモリ閾値電圧Vthが存在する電圧領域の上限値を定め、前記試験用メモリセルの前記第１のメモリ閾値電圧Vthが、前記電圧領域に到達した場合に、該当ウエハ上の不揮発性半導体記憶装置を良品と判定する半導体装置の製造方法である。
【０００６】
【発明の実施の形態】
まず、本願発明適用の対象となる不揮発性半導体メモリについて説明する。不揮発性半導体メモリのメモリセル断面図を図11に示す。Ｐ型基板１にはＮ型拡散層３がＮ型不純物(Ａｓ)イオンを打ち込むことによって形成され、第１絶縁膜(トンネル膜)２と、第２絶縁膜(層間膜)５と、浮遊ゲート電極４と、制御ゲート電極６とを有する構造を取る。第１の絶縁膜はSi02で形成された酸化膜により、第２の絶縁膜はSi3N4とSi02積層膜により構成され、浮遊ゲート電極層４と制御ゲート電極層６は多結晶ポリシリコンが用いられる。尚、図面には示されていないが、ソース・ドレイン領域の電界集中を緩和するために、Ｎ−イオンを打つＬＤＤ構造やＰ＋イオンを打つポケット構造を取る構成もある。不揮発性メモリを搭載したウエハの製造はウエル形成工程、ゲート形成工程、ソース・ドレイン形成工程、配線工程、保護膜形成工程を順次処理することにより行われる。ゲート形成工程において半導体基板表面にトンネル膜、浮遊ゲート電極、層間膜、制御ゲート電極を順次形成する点がＳＲＡＭやＤＲＡＭ等の他のメモリと異なる。ウエハ製造工程とは上記工程群を指す。
図3にAND型フラッシュメモリアレイ構成の等価回路図を示す。AND型フラッシュでは図に示すようにメモリがアレイのビット線とソース線の間に並列接続されている。従ってアレイ内の低Ｖthビットが製品のＶth分布ばらつきを左右する構成になっている。書込み時には選択ビットのワード線に正の高電圧が印加され，基板からの電子注入を行なう。消去時はワード線単位で負電圧による電子放出を行なう。実際のメモリ動作ではこのように基板からの電子注入と浮遊ゲート電極からの電子放出の両方が行なわれる。層間膜QCを目的とした電気的ストレス試験では，メモリ閾値電圧が高い状態で更に正の高電圧を印加するか，メモリ閾値電圧が低い状態で負の高電圧を印加することで故意に層間膜での劣化加速を行なう。即ち前者では連続して基板注入を行なう事で層間膜が劣化し，(基板からの注入電流)＝(層間膜リーク)なる条件に達した時にメモリセルＶthはある飽和値に達する為，パルス印加を継続してもメモリセルＶthは上昇しない。後者では連続して基板への電子放出を行なう事で層間膜が劣化し，(基板への放出電流)＝(層間膜リーク)なる条件に達した時にメモリセルＶthはある飽和値に達してパルスを印加してもメモリセルＶthは低下しない。ここでは先ず例として書換え保証10万回のAND型フラッシュメモリに対して、基板からの注入を書込み動作とする劣化現象を考える。
フラッシュメモリでは例えば基板からのトンネル注入により、浮遊ゲート電極に電子を蓄積させる。この時、浮遊ゲート電極に蓄積される電荷量が増えるほど、メモリの閾値電圧は高くなる。一方、制御電極に正電圧が印加されると、浮遊ゲート電極中の電荷量増大と共に、層間膜にかかる電界が強くなる。従って、閾値電圧の上昇と共に層間膜リーク電流が無視できなくなってくる。そして、トンネル膜を介して浮遊ゲート電極へ注入されるトンネル電流(図１９のＩFTO)と層間膜を介して制御ゲート電極側へリークしていく成分(図１９のＩONON)が釣り合うと、メモリの閾値はある飽和値に達する。これを飽和Ｖthと呼ぶ。この飽和Ｖthは層間膜リークの大小を反映している為、書込み(消去)条件一定の下で飽和Ｖthの大小を比較することで層間膜リークの大小を論ずることが可能となる。飽和Ｖthの大小と層間膜リークの大小を検討する為に層間膜リーク電流と層間膜電界の解析を行なった結果を図１８に示す。この解析では、飽和Ｖthに達したときはトンネル電流と層間膜電流が等しくなる性質を利用している。この検討から、飽和Ｖthが一定の時は制御ゲート電極に印加される電圧の絶対値が大きい程層間膜リーク電流が多い事を意味し、印加電圧が一定の時は飽和Ｖthが高い程層間膜リーク電流が少ないことを意味している事が読み取れる。従って、実際の評価では印加電圧を一定にした時のパルス印加後メモリセルＶthの大小を比較すれば、層間膜リークの大小をモニターしていると考えて良い。飽和Ｖthがある値より高い場合は層間膜リーク起因の不良が発生しないと判断できる。
【０００７】
図１は本発明の層間膜QC方法を説明するメモリの書込み特性である。基板注入を消去動作とする場合は，以下書込みを消去と置き換えても同様の議論が成り立つ。実際の製品では書込み(消去)動作は数ミリ秒以下で行なわれるが，層間膜リークがメモリセルＶthに影響を与える様子を検討する為に，消去(書込み)動作を行なわずにパルスを連続的に印加している。その途中経過時のメモリセルＶthをプロットしている。パルス印加当初は、経過時間と共にメモリセルＶthが上昇しており、層間膜リークは無いと判断される。さらにパルス印加を続けると、あるメモリセルのメモリセルＶthのプロットカーブが上昇から水平状態に変化していることを図１の書込み特性Ａが示している。この水平状態(隣合うプロット点間にメモリセルＶthの上昇が見られなくなった状態)になった時点で、(基板からの注入電流)＝(層間膜リーク)なる条件に達したと判断する。この時のメモリセルＶthを飽和Vthと呼ぶ。この時点で層間膜に生じているリークは、層間膜が破壊された結果であり、その後回復はしない。図１に示す書込み特性Ａは、複数のメモリセルに対する測定結果であるが、いずれも飽和Vthに達して、その後測定を終了したもの、またはその後のメモリセルＶthのプロットが飽和Vthより下がるものなどが見られる。それに対して、書込み特性Ｂは、１００秒間のパルス連続印加の間、メモリセルＶthは連続して上昇を続け、８Ｖを超えてから水平状態に近づいているが、未だ完全には水平にはなっておらず、飽和Vthには達していない例を示している。すなわち、層間膜のリークが測定装置の検出精度の範囲に捉えられる程には発生しておらず、層間膜が破壊されていない状態と見なせる。
図１のパルス印加時間の上限は、例えば（書込み(消去)最遅ビットでの書込み時間）×（書換え保証回数）で決定することができる。その場合には、最遅ビットの書込み時間が1msであれば  (1ms)×(100000)＝(100s)となる。消去動作が入らないので、実際の製品における書き換え時よりも、層間膜へストレスを大きく加えていると見なされる。ここで検討している例では、連続書込み100秒以内で飽和Vthに達する場合(書込み特性Ａ)は、その時点で層間膜リークが生じていることを意味するので製品としては、書換え保証回数内に不良となる可能性が高いと判断できる。それに対して、連続書込み100秒後でも飽和Vthに達しない場合(書込み特性Ｂ)は、書換え保証回数使用しても層間膜リークが生じない可能性が高い製品と判断される。この所定パルス印加時間(100秒)後に測定したメモリセルＶthを到達Vthと呼ぶ。書込み特性Ａの到達Vth(Ａ)は飽和Vthに達している。書込み特性Ｂの到達Vth(Ｂ)は飽和Vthに達していない。そして、到達Vth(Ｂ)＞到達Vth(Ａ)であることに着目される。
上記のパルス連続書込み後、到達Vthが飽和Vthに達しているか否かを確認するために、各種のサンプルに対して連続書込み後、到達Vthからの室温放置試験をおこなった。図２に検討結果を示す。この試験では、層間膜リーク起因の低Vthセルの検出を容易にする為に，製品と同一プロセスによってスクライブ領域に形成された並列接続の全選択32kbメモリアレイを用いた。パルス印加電圧は、製品の通常の書込み電圧である18Vで行なう場合と、層間膜に負荷を与える加速試験として1V上げた19Vで行なっている。一般にフラッシュメモリの書込み(消去)特性は書込み(消去)電圧が1V異なると同一メモリセルＶthに達するパルス印加時間は約1桁異なる。試験におけるパルス印加時間は、18Vの場合に100秒、19Vの場合に1０秒としている。サンプルは、プロセス条件の異なる複数のメモリアレイを用いた。
図２の横軸はパルス連続書込み(消去)後の到達Vth、縦軸は１日室温放置後に再度測定したメモリセルＶthを上記到達Vthからの変化量として示す。図２に示す試験結果においては、到達Vthが8Vに達しない領域にプロットされた点の縦軸の変化量はいずれも負の値を示している。これは、層間膜に対して負荷を掛けたパルス連続書込み(消去)後に放置した際に、浮遊ゲート電極に蓄積された電荷が層間膜を通してリークしたと推定される。すなわち、これらのプロット点のサンプルは、上記パルス連続書込み(消去)試験中に、飽和Vthに達していたと判断される。それに対して、図２にプロットされた試験結果において、到達Vthが8V以上の領域にプロットされた点は、縦軸の変化量の値がほぼ０Vを示している。よって、これらのプロット点のサンプルは、上記パルス連続書込み(消去)試験中に、飽和Vthに達しておらず、層間膜を通してリークが発生していないと判断される。以上の結果、到達Vthがある境界値以上に達していれば、層間膜に製品の保証書換え回数に相当する以上の負荷を与えた後であっても、層間膜にリークが発生する可能性が低く、層間膜の品質を保証する判定の基準になりうることが見出された。
図２の試験結果は、製品の書込み(消去)時に実用される書込み(消去)電圧18Vを使用して、各種サンプルに対してパルス連続書込み(消去)を行なったのと同様に、加速試験のための書込み(消去)電圧19Vにおいても、同様の各種サンプルに対してほぼ同様の結果が成り立っている。よって、加速試験により同じ結果が得られると判断される。
以上の試験結果を解析して、不揮発性半導体メモリの層間膜の書き換え動作後の品質を保証する判定基準を、以下のように定めることが有効と判断される。試験対象とするメモリセルは、評価対象の不揮発性半導体メモリと同一プロセスにおいて、例えばウエハのスクライブエリアなどに作り込まれたメモリアレイ若しくは単一メモリ、又はサンプルチップを使用することが考えられる。これらの試験対象メモリセルに対して、例えば（実際の書込み(消去)時間）×（製品での書換え保証回数）で定まる一定時間、ＤＣ的に、又は連続パルス状に、制御ゲート電極に電圧を印加して、層間膜にストレスを印加する。その時の各メモリセルの到達Vthを測定するとともに、所定時間放置後、前記到達Vthの変化量を測定する。それらのデータに基づき、図２に示すような分布を得て、それらのデータの到達Vthの変化量がほぼ０と見なせる一群と、到達Vthの変化量が負の値を示す他の一群を区分けする境界の到達Vthの値を、「選別基準しきい値Vth」と定める。この選別基準しきい値Vthの意義は、ある試験対象メモリセルに上記一定時間のＤＣ的、又は連続パルス状の電圧を印加して、層間膜にストレスを掛けた後、到達Vthを測定して、その到達Vthが上記選別基準しきい値Vthより大きければ、上記試験対象メモリセルが作り込まれたウエハ上に、同じプロセスによって製造された他のメモリセルより構成される不揮発性半導体メモリは、製品での書換え保証回数だけ書き換えた後も、層間膜リーク起因のおちこぼれ不良が発生する確率は極めて低いと判断できることである(層間膜QC方法)。
尚、上記「選別基準しきい値Vth」の決め方は、上記した到達Vthの変化量がほぼ０と見なせる一群のサンプル値の下限値とするならば、必ずしもその信頼性は高くないと考えられる。例えば、回路の動作マージン，プロセスばらつきマージン等を考慮して、適当な安全率を見込み決定する。図２に示すような分布の例では、例えば「選別基準しきい値Vth」を8.5Vとする。
また、上記制御ゲート電極への印加電圧及びパルス印加時間は実際のデバイス形状、メモリ構造定数、トンネル膜質、層間膜質、製品仕様等に依存して適宜決めるものであり，一意的なものではなく、又メモリアレイのみではなく，同じくスクライブ領域に形成された単体メモリセルを用いた試験が可能であり，層間膜QC法としてはむしろ単体メモリを用いて行なう。評価時間を短くする為には，製品の動作電圧より印加電圧を高く設定して行なうことが有効である。
【０００８】
図４は本発明の層間膜QC方法を半導体装置量産ラインに適用するに当たって、予め必要となる到達すべき「選別基準しきい値Vth」を求める工程を示したフローチャートである。デバイス・回路構成、プロセスの決定工程後、上記プロセスに基づく半導体メモリをウエハ上に製造する。ウエハ製造工程で行われる工程は先に述べた通りである。その後、複数の試験対象メモリセルの各メモリセルに対して、上記のように決められた一定時間、制御ゲート電極へＤＣ又はパルス連続書込み(消去)を行い、層間膜に負荷を掛ける。一定時間経過後、上記試験対象メモリセルの浮遊ゲート電極の到達Vthを測定する。その後、所定時間室温又は高温放置して、前記到達Vthの変化量を測定する。
上記した連続書込動作又は消去動作、およびその後の放置処理により、各メモリセルのしきい値Vthの飽和特性を測定する。パルスの連続印加により、基板からの電子注入(書込動作)によりしきい値Vthは中性しきい値電圧より大きい値を取り、基板への電子放出(消去動作)によりしきい値は中性しきい値電圧より小さい値を取る。
上記した各メモリセルの到達Vth及びその変化量の測定データに基づき、上記した方法により「選別基準しきい値Vth」を決定する。この処理は、各メモリセルの測定データと供に、回路の動作マージン，プロセスばらつきマージン等の安全率を収集した計算機処理にて行なう。
【０００９】
図５は「選別基準しきい値Vth」を用いて、半導体装置製造ラインでウエハ毎に施す層間膜ＱＣ法工程を含むフローチャートを示したものである。ウエハ製造工程を経たウエハに作り込まれた試験対象メモリセルへ、上記のように決められた一定時間、制御ゲート電極へＤＣ又はパルス連続書込みを行い、層間膜に負荷を掛ける。一定時間経過後、上記試験対象メモリセルの浮遊ゲート電極の到達Vthを測定する。この測定は、ウエハ上の複数点で求める方が広範囲にわたり品質を保証できるが、例えばウエハの中心部一点でもよい。書込動作(基板から浮遊ゲートへの電子の注入操作)により、測定された到達Vthが基準となるしきい値「選別基準しきい値Vth」（Ｖthmin）以下のウエハは製造ラインより抜き出し、抜き出されていない残りのウエハについてのみその後の工程を施す。消去動作(浮遊ゲートから基板への電子の放出操作)により、測定を行う場合には、測定された到達Vthが基準となるしきい値「選別基準しきい値Vth」（Ｖthmin）以上のウエハは製造ラインより抜き出し、抜き出されていない残りのウエハについてのみその後の工程を施し、選別する基準となるしきい値「選別基準しきい値Vth」（Ｖthmin）の大小関係が異なる点に留意する必要がある。尚、製造ラインで流されるウエハ全部についてしきい値の測定による層間膜の品質検査を行うことが望ましいが、選別基準しきい値を満たさず品質不良として抜き出すウエハが少ないことが確認できれば、例えば１０枚に１枚測定を行うこととして、特定のウエハのみについて検査をすることも考えられる。
上記各工程(ウエハ製造工程、到達Vth測定工程とそれによる基準を満たないウエハの取り出し工程)後はプローブ検査を行なう。通常は書換えストレスを印加せずに，基板注入によって軽い書込み（消去）を行なった状態でウエハベークを行なって電荷保持特性の初期不良試験を行う。その結果，良品と判断されればチップに切出してパッケージ封入される。組み立て後にスクリーニング(選別試験)が行なわれて良品と判断されたもののみが出荷される。組み立て後に抜き取った製品チップを用いた室温での電荷保持特性の試験結果を模式的に図14に示す。パッケージされた製品チップに対して実動作と同等の書換えストレスを印加し，一旦浮遊ゲート電極から電子を放出した後，ある閾値電圧になるように再度浮遊ゲート電極に基板から電子を注入し，浮遊ゲート電極から電子が抜けてくる現象を観察している。正常なチップであれば閾値電圧分布は全体として平行移動するか，殆ど動かない。
【００１０】
図6はＮＡＮＤ方式のフラッシュメモリの回路構成である。複数のメモリセルのソース・ドレイン経路は直列接続され、選択線BDS・BSSにゲートが接続された選択トランジスタを介してビット線BLに接続されている。本方式のフラッシュメモリでは書き込み動作に基板からの電子注入を、消去動作に基板への電子放出を用いている。ＡＮＤ方式と書き換え単位は異なっていても書き込み・消去の動作機構はトンネル電流を利用した同じ方式を用いているため、ＡＮＤ方式と同様に本発明を用いた層間膜のリーク不良を検出することが可能である。本発明の層間膜ＱＣを基板からの電子注入または基板への電子放出で行なった後，チップに切出されて樹脂封止された不揮発性半導体装置メモリアレイ等価回路図の別の例である。メモリが多数直列接続される場合はメモリアレイのVthは最も高いVthで決まる。注入・放出どちらの動作で層間膜リークが発生しても消去動作時にメモリセルＶthの高いものが存在し，消去後Vth分布の上裾ばらつきとして認定される。
図7はＮＯＲ方式のフラッシュメモリの回路構成である。選択トランジスタを介さずにソース線ＳＬ、データ線ＢＬにメモリセルが接続されている点でＡＮＤ方式と回路構成が異なる。ＮＯＲ方式において書込み動作は浮遊ゲート電極へのホットエレクトロンの注入，消去動作は浮遊ゲート電極からの基板への電子放出を用いている。ＮＯＲ方式において消去動作はＡＮＤ・ＮＡＮＤ方式と同様、トンネル電流を利用したものであるため、前記に述べた工程を用いて層間膜のリーク不良を検査した上で半導体記憶装置を製造することが出来る。つまり、一プロセス・デバイス構造毎に図１に示す書込み特性を測定し、図２に示す所定時間放置前後のメモリセルVthの変化量を測定することにより、良品として扱うべき製品において到達すべきVthを決定するとともに、そのVthに到達するウエハ上のメモリを良品として出荷することが出来る。一方、ＮＯＲ方式の書き込み動作はトンネル電流を利用せず、ホットエレクトロン注入によるため、印加される電圧も低く、層間膜に形成される電界が弱い。従って書込動作を用いては前記検査工程を用いて良品を選別することが出来ないが、消去動作をもちいて本発明の層間膜QCを行なうことができる。消去動作で層間膜リークが発生すると，消去メモリセルＶthが通常より著しく上昇する現象として捉えることができるためである。
【００１１】
図８は従来のキャパシタ耐圧と本発明の基板からの電子注入による層間膜QC(層間膜QC1)を組み合わせた場合のフローチャートである。基板への電子放出による層間膜QC(層間膜QC２)を組み合わせた場合についても同様の手順になる。製造工程を終了したウエハに対して，スクライブ領域に形成されたキャパシタを用いて電流-電圧特性によるトンネル膜，層間膜耐圧測定を行う（step1）。簡易キャパシタはトンネル膜と層間膜を分けて評価できるようにウエハ製造工程においてスクライブ領域に予め設けておく。測定は1箇所以上であり，すべての場所を測定しない場合は例えば隣合わない上下左右の複数点，例えば図12A〜Eに於ける測定を行うとウエハ上の広範囲にわたり耐圧を保証できるため望ましい。トンネル膜に関しては基板と浮遊ゲート電極間の電流―電圧特性を測定し，破壊耐圧を調べる。層間膜に関しても同様に浮遊ゲート電極と制御ゲート電極間の電流―電圧特性を測定し，破壊耐圧を調べる。破壊耐圧はばらつきを考慮した上で実際のメモリ動作で使用する最大印加電圧以上で測定を行う。測定値が必要とされる耐圧(Vgref1, Vgref2)以下であればそのウエハは不良と認定される(step2)。キャパシタの耐圧がパスしてもスクライブ領域に形成された単体メモリを使用した書込み（消去）Vth測定で測定値が必要とされる閾値電圧(Vthmin)以下（層間膜QC２の場合は閾値電圧以上）であった場合はそのウエハは不良となる確率が高いと認定され、生産ラインから取り除かれる。耐圧測定工程と既に述べた層間膜質を検査する工程は実際の製品とは異なる領域で、かつ、異なるTEGを用いて実施すれば、同じ測定装置内で同時に行うことができる。一方、耐圧検査はウエハ製造工程内でもトンネル膜、層間膜を形成する工程の後であれば行うことができるため、トンネル膜、層間膜形成工程後、メタル第１層形成後、又はメタル第３層形成後のいずれかまたはそれぞれに行い早期に不良ウエハを発見し、生産ラインから取り除いて経費の無駄となる工程を省略することもできる。また、チップ上のメモリセルに電気的ストレスを印加せずにすむ。耐圧測定工程及び層間膜質検査工程後、生産ラインより取り除かれていない残りのウエハはプローブ検査を経てチップに切出されて，樹脂封止される。
また、コスト低減実現の為には多値記憶技術が現在重要となってきている。不揮発性メモリの電荷保持特性はそれぞれの閾値電圧がある分布内に収まった上で，長時間放置しても分布と分布が重ならないことが要求される。複数の閾値電圧を設定する多値記憶では，２値記憶（1bit/cell）に比べてウインドウを広げざるを得ず、本発明にかかる層間膜の膜質検査は特に重要となる。メモリ閾値電圧は浮遊ゲート電極中の電荷量に依存する為，閾値電圧に依存してトンネル膜及び層間膜にかかる電界強度は大きく異なる。電荷注入時にトンネル膜にかかる電界強度は浮遊ゲート電極中に保持される電荷量の増加と共に低減されるが，層間膜にかかる電界は逆に増大する。多値記憶では層間膜にかかる高電界での現象に注意が必要となる。図15にトンネル膜厚9nm，層間膜厚14nmの場合を例にトンネル膜電界変化と層間膜電界変化をパルス印加時間に対して示す。例えば，メモリの閾値電圧が6Vの時の層間膜電界は6MV/cmであるが，ウインドウを広げることを想定して閾値電圧を8Vに設定すると層間膜にかかる電界は7MV/cmになる。実際のメモリでは書換え動作により膜の劣化が進む為，劣化性の不良現象が問題となる。多値記憶では特に中性閾値電圧より正方向に最も高く閾値電圧を設定する際に層間膜に高電界ストレスがかかる為，劣化性の層間膜長期信頼性が保証された層間膜が必要となる。本発明は層間膜の膜質に対する評価をすることができるため、２値のものだけでなく膜質の品質管理が厳しい多値においても有効である。
【００１２】
本発明はスクライブ領域に形成されたメモリアレイ若しくは単体メモリを用いて同じウエハ内の層間膜の膜質を保証することができるため，実際製品として顧客に出荷されるチップ上の製品メモリセルに電気的なストレスを印加せずに済み、製品の書き換え耐性を下げることなく、良品を選別することが出来る。
【００１３】
以上ウエハ状態での検査について述べたが、ウエハの一部の領域における測定結果が不良品として認定され、ウエハが製造ラインからはずされたとしても、良品として認定された製品出荷できるチップ数が顧客の要求数に満たなければ、製造ラインからはずされたウエハの中で有効な領域におけるチップだけを判別して取り出すことも必要となる。以下示すスクリーニング方法は先に述べた飽和しきい値測定又はキャパシタ耐圧測定で基準値を満たさなかったウエハに対してウエハ製造工程を最終段階まで施し、チップ切出しをしたものだけでなく、プローブ検査において不良品として取りはずされたものに適用してもよい。
【００１４】
図9はチップ切出し後に行なう層間膜スクリーニング方法１を説明するフローチャートである。チップ上でアレイ状に配列されているメモリのある領域に対して書換え保証回数分書込み(消去)電圧を印加したと考えて，ＤＣ的に電圧印加を行なう。例えば，一回の書込み(消去)時間が1ms，書換え保証回数が10万回であれば100秒間ストレスを印加する。その後，一回消去して浮遊ゲート電極に蓄積された電子を追出し，ある閾値電圧に書込み(消去)を行なう。ある一定時間室温放置した時の閾値電圧分布の最小値が製品仕様から決められた基準値以下である場合に不良と判断する。この時，電子注入が消去動作である場合も書込みと消去を逆の組み合わせにして同様の方法でチップ単位での層間膜スクリーニングを行なえる。
【００１５】
図１０はチップ切出し後に行なう層間膜スクリーニング方法２を説明するフローチャートである。チップ上でアレイ状に配列されているメモリのある領域に対して書換え保証回数分消去(書込み)電圧を印加したと考えて，ＤＣ的に電圧印加を行なう。例えば，一回の消去(書込み)時間が1ms，書換え保証回数が10万回であれば100秒間ストレスを印加する。その後，一回書込んでから消去(消去してから書込み)を行なう。この時、電子放出が書き込み動作である場合も書込みと消去を逆の組み合わせにして同様の方法でチップ単位での層間膜スクリーニングを行なえる。ある一定時間室温放置した時の閾値電圧分布の最大値が製品仕様から決められた基準値以上である場合に不良と判断する。
【００１６】
以上、フラッシュメモリを実施例として説明したが、本試験工程を取り入れた半導体装置の製造方法は２層ゲート構造を有するＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性半導体メモリにおいても有効である。
【００１７】
【発明の効果】
以上説明したように，この発明によれば，良品のメモリセルにストレスを与えることなく，製品チップと同一プロセスでかつ，同一のプロセスダメージが与えられたスクライブ領域に形成されたメモリアレイ若しくは単体メモリを用いて，短時間かつ簡便な測定によるメモリセル層間膜QC方法を含んだ不揮発性半導体装置の製造方法を提供できる。又，チップに切出した後，チップ単位での層間膜スクリーニングが行なえる。
【図面の簡単な説明】
【図１】不揮発性半導体メモリアレイの書込み(消去)特性。
【図２】不揮発性半導体メモリアレイの放置特性。
【図３】ＡＮＤ型フラッシュメモリアレイの等価回路図。
【図４】本発明による層間膜QC方法を施した不揮発性半導体製造装置の製造方法を示すフローチャート。
【図５】製造ラインにおける本発明による層間膜QC方法を施した不揮発性半導体製造装置の製造方法を示すフローチャート。
【図６】ＮＡＮＤ型フラッシュメモリアレイの等価回路図。
【図７】ＮＯＲ型フラッシュメモリアレイの等価回路図。
【図８】キャパシタ耐圧と本発明による層間膜QC方法を施した不揮発性半導体製造装置の製造方法を示すフローチャート。
【図９】本発明によるチップ単位での層間膜スクリーニング方法1を示すフローチャート。
【図１０】本発明によるチップ単位での層間膜スクリーニング方法2を示すフローチャート。
【図１１】不揮発性半導体メモリ断面の模式図。
【図１２】ウエハ上のチップ及びスクライブ領域に形成された試験用パターンの配置図。
【図１３】従来トンネル膜及び層間膜QC法を施した不揮発性半導体製造装置の製造方法を示すフローチャート。
【図１４】不揮発性半導体装置の書込み(消去)後高温放置試験を行った前後の閾値電圧分布を示す図。
【図１５】基板からのトンネル注入によるメモリ書込み(消去)特性とトンネル膜電界及び層間膜電界の解析結果。
【図１６】基板からの電子注入が行なわれた時の層間膜電界と層間膜厚の関係に関する解析結果。
【図１７】基板への電子放出が行なわれた時の層間膜電界と層間膜厚の関係に関する解析結果。
【図１８】層間膜リーク電流と層間膜電界の関係に関する解析結果。
【図１９】基板からの電子の流れの模式図。
【符号の説明】
１  半導体基板，
２  トンネル膜，
３  ソース/ドレイン領域，
４  浮遊ゲート電極，
５  層間膜，
６  制御ゲート電極，
７  チップ，
８  検査用パターン。
【図１】
0003984109.tif 000002
【図２】
0003984109.tif 000003
【図３】
0003984109.tif 000004
【図４】
0003984109.tif 000005
【図５】
0003984109.tif 000006
【図６】
0003984109.tif 000007
【図７】
0003984109.tif 000008
【図８】
0003984109.tif 000009
【図９】
0003984109.tif 000010
【図１０】
0003984109.tif 000011
【図１１】
0003984109.tif 000012
【図１２】
0003984109.tif 000013
【図１３】
0003984109.tif 000014
【図１４】
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【図１５】
0003984109.tif 000016
【図１６】
0003984109.tif 000017
【図１７】
0003984109.tif 000018
【図１８】
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【図１９】
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