(57)【特許請求の範囲】
【請求項１】
入力された基準信号と同一の周期或いは位相を有する内部信号をフィードバック制御して生成する親回路と、
該親回路からの内部信号および制御信号を受け取って、前記基準信号に対して所定のタイミングを有するタイミング信号を発生する子回路と、を備え、
前記親回路は、前記基準信号および前記内部信号の周期或いは位相を比較する比較回路と、該比較回路の出力に応じて前記制御信号を変化させる制御信号発生回路と、該制御信号により前記基準信号の遅延量を制御して前記内部信号を出力する親回路用可変遅延ラインと、を具備するＤＬＬ回路であり、且つ、
前記子回路は、前記親回路からの制御信号により前記内部信号を遅延して前記タイミング信号を出力する子回路用可変遅延ラインを具備することを特徴とするタイミング信号発生回路。
【請求項２】
入力された基準信号と同一の周期或いは位相を有する内部信号をフィードバック制御して生成する親回路と、
該親回路からの内部信号および制御信号を受け取って、前記基準信号に対して所定のタイミングを有するタイミング信号を発生する子回路と、を備え、
前記親回路は、前記基準信号および前記内部信号の周期或いは位相を比較する比較回路と、該比較回路の出力に応じて前記制御信号を変化させる制御信号発生回路と、該制御信号により前記基準信号の遅延量を制御して前記内部信号を出力する親回路用可変遅延ラインと、を具備するＤＬＬ回路であり、且つ、
前記子回路は、前記内部信号に関連する異なる複数相の入力信号を受け取り、前記制御信号に従って該複数相の入力信号の中間位相の前記タイミング信号を出力する位相インターポレータを具備することを特徴とするタイミング信号発生回路。
【請求項３】
入力された基準信号と同一の周期或いは位相を有する内部信号をフィードバック制御して生成する親回路と、
該親回路からの制御信号を受け取って、前記基準信号に対して所定のタイミングを有するタイミング信号を発生する子回路と、を備え、
前記親回路は、前記基準信号および前記内部信号の周期或いは位相を比較する比較回路と、該比較回路の出力に応じて前記制御信号を変化させる制御信号発生回路と、該制御信号に応じて前記基準信号に対応した内部信号を発生する親回路用電圧制御発振器と、を具備するＰＬＬ回路であり、且つ、
前記子回路は、前記親回路からの制御信号に応じて前記タイミング信号を出力する子回路用電圧制御発振器を具備することを特徴とするタイミング信号発生回路。
【請求項４】
請求項１〜３のいずれか１項に記載のタイミング信号発生回路において、前記子回路は、１つの親回路に対して複数個設けられていることを特徴とするタイミング信号発生回路。
【請求項５】
請求項２に記載のタイミング信号発生回路において、前記親回路のＤＬＬ回路は、前記親回路用可変遅延ラインを構成する複数の遅延ユニットからタップを取り出し、該各タップの出力を選択して粗い遅延制御を行う粗遅延制御部を構成し、
前記親回路は、さらに、前記粗遅延制御部におけるＤＬＬ回路を制御する前記制御信号である粗遅延制御信号および該粗遅延制御部からの粗い遅延制御が行われた信号を受け取り、該粗い遅延制御の信号から位相インターポレータを使用して微細な遅延制御を行う親回路用微細遅延制御部を備え、且つ、
前記子回路は、該親回路用微細遅延制御部に対応した前記親回路から出力される前記粗い遅延制御の信号から位相インターポレータを使用して微細な遅延制御を行う子回路用微細遅延制御部を備えることを特徴とするタイミング信号発生回路。
【請求項６】
請求項１〜５のいずれか１項に記載のタイミング信号発生回路において、前記制御信号発生回路は、前記比較回路からのアップ信号およびダウン信号に応じてその出力電圧レベルを制御するチャージポンプ回路を具備することを特徴とするタイミング信号発生回路。
【請求項７】
請求項１〜５のいずれか１項に記載のタイミング信号発生回路において、前記制御信号発生回路は、前記比較回路からのアップ信号およびダウン信号をカウントするアップダウンカウンタと、該アップダウンカウンタの出力をディジタル−アナログ変換するＤ／Ａコンバータを具備することを特徴とするタイミング信号発生回路。
【請求項８】
請求項２に記載のタイミング信号発生回路において、前記複数相の入力信号は、３相または４相のクロックであることを特徴とするタイミング信号発生回路。
【請求項９】
請求項２に記載のタイミング信号発生回路において、前記子回路の位相インターポレータは、電圧信号である前記内部信号に関連する異なる複数相の入力信号をそれぞれ電流信号に変換する電圧−電流変換手段と、該変換された電流信号を電圧変換係数を変化させて再び電圧信号に変換する電流−電圧変換手段と、前記得られた電圧信号を足し合わせた上で前記基準信号と比較する比較手段と、を具備することを特徴とするタイミング信号発生回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のタイミング信号発生回路において、前記子回路は、前記親回路からの前記内部信号および前記制御信号に応じて応答速度が変化する増幅回路を備え、前記タイミング信号として正弦波形状の信号を発生するようになっていることを特徴とするタイミング信号発生回路。
【請求項１１】
請求項１〜１０のいずれか１項に記載のタイミング信号発生回路において、前記子回路は、１ビット或いは複数ビットの入力或いは出力信号のタイミングを制御するタイミング信号を発生するために使用され、且つ、該タイミング信号発生回路は、該各子回路に共通に設けられ，該タイミング信号を送受信される信号のＳ／Ｎ比が大きくなるように調整するタイミング信号調整手段を備えていることを特徴とするタイミング信号発生回路。
【請求項１２】
請求項１１に記載のタイミング信号発生回路において、前記タイミング信号調整手段は、各子回路からのタイミング信号により制御される回路の入力或いは出力信号を選択する選択手段と、該選択手段により選択された回路の入力或いは出力信号のレベルを検出して当該タイミング信号の出力タイミングを制御するためのタイミング信号発生手段を備えていることを特徴とするタイミング信号発生回路。
【請求項１３】
請求項１〜１０のいずれか１項に記載のタイミング信号発生回路において、前記子回路は、１ビット或いは複数ビットの入力或いは出力信号のタイミングを制御するタイミング信号を発生するために使用され、且つ、該各子回路は、該タイミング信号を送受信される信号のＳ／Ｎ比が大きくなるように調整するタイミング信号調整手段を備えていることを特徴とするタイミング信号発生回路。
【請求項１４】
請求項１〜１３のいずれか１項に記載のタイミング信号発生回路が適用される半導体集積回路装置であって、前記親回路および前記子回路は、１つのチップを構成する半導体集積回路装置に設けられていることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１〜１３のいずれか１項に記載のタイミング信号発生回路が適用される半導体集積回路システムであって、前記親回路および前記子回路は、それぞれ異なるチップとして複数の半導体集積回路装置に設けられていることを特徴とする半導体集積回路システム。
【請求項１６】
ディジタル的な値の振幅を有するディジタル周期信号からアナログ的な値を有するアナログ周期波形を生成するアナログ周期波形生成手段と、
前記アナログ周期波形生成手段の出力信号を受け取り、前記各アナログ周期波形の重み付けを制御する重み付け制御手段と、
前記重み付け制御手段の出力信号を受け取り、時間軸のずれたディジタル周期信号から前記アナログ周期波形生成手段により得られる複数のアナログ周期波形を加算して加算波形を生成する加算波形生成手段と、
前記加算波形をディジタル波形に変換するアナログ／ディジタル変換手段とを具備することを特徴とする位相インターポレータ。
【請求項１７】
請求項１６に記載の位相インターポレータにおいて、前記アナログ周期波形生成手段は、正弦波生成回路を備え、前記重み付け制御手段は、並列に接続された複数のトランスファーゲートを備え、該各トランスファーゲートの制御信号を制御して当該各トランスファーゲートの接続を制御するようになっていることを特徴とする位相インターポレータ。
【請求項１８】
請求項１７に記載の位相インターポレータにおいて、前記重み付け制御手段の各トランスファーゲートはそれぞれ同じサイズのトランジスタを有し、該各トランスファーゲートの制御信号を制御して前記複数のトランスファーゲートのうち導通するトランスファーゲートの数を制御することで前記アナログ周期波形の重み付けを制御するようになっていることを特徴とする位相インターポレータ。
【請求項１９】
請求項１７に記載の位相インターポレータにおいて、前記重み付け制御手段の各トランスファーゲートはそれぞれ異なるサイズのトランジスタを有し、所定のサイズのトランジスタを有する少なくとも１つのトランスファーゲートを導通することで前記アナログ周期波形の重み付けを制御するようになっていることを特徴とする位相インターポレータ。
【請求項２０】
請求項１６に記載の位相インターポレータにおいて、前記アナログ周期波形生成手段は、複数のＣＭＯＳインバータを備え、前記重み付け制御手段は、該複数のＣＭＯＳインバータに対する前記ディジタル周期信号の入力を制御することで該複数のＣＭＯＳインバータの接続個数を制御するようになっていることを特徴とする位相インターポレータ。
【請求項２１】
請求項１６に記載の位相インターポレータにおいて、前記アナログ周期波形生成手段は、複数のＣＭＯＳインバータの出力段を備え、前記重み付け制御手段は、該複数のＣＭＯＳインバータの出力段を構成する出力トランジスタの個数を制御するようになっていることを特徴とする位相インターポレータ。
【請求項２２】
請求項１６に記載の位相インターポレータにおいて、前記アナログ周期波形生成手段は、前記ディジタル周期信号の高周波成分を減衰させる高周波成分減衰回路であり、前記重み付け制御手段は、該高周波成分減衰回路の出力を可変トランスコンダクタにより電流変換し、該変換された電流を、電圧変換を行う共通の端子に加え、該電圧変換された信号をコンパレータで基準電圧と比較するように構成されていることを特徴とする位相インターポレータ。
【請求項２３】
請求項２２に記載の位相インターポレータにおいて、前記アナログ周期波形生成手段は、積分回路であることを特徴とする位相インターポレータ。
【請求項２４】
請求項１６に記載の位相インターポレータにおいて、前記アナログ周期波形生成手段および加算波形生成手段は、前記ディジタル周期信号により定電流源から共通の容量負荷に流れる電流の極性を切り替える電流極性切り替え手段と、該電流源の電流値を制御する電流値制御手段を具備していることを特徴とする位相インターポレータ。
【請求項２５】
請求項２４に記載の位相インターポレータにおいて、前記電流値制御手段は、前記電流源の電流値をＤ／Ａコンバータの出力によって前記定電流源の電流を制御するようになっていることを特徴とする位相インターポレータ。
【請求項２６】
請求項１６に記載の位相インターポレータにおいて、前記アナログ／ディジタル変換手段は、前記加算波形を基準レベルと比較してディジタル波形に変換するコンパレータであることを特徴とする位相インターポレータ。
【請求項２７】
請求項１６に記載の位相インターポレータにおいて、前記重み付け制御手段は、電流出力のＤ／Ａコンバータを備え、該Ｄ／Ａコンバータの出力は、容量接続された端子またはその相補の端子であるコンパレータの入力端子のいずれかに切り替えられて接続制御されるようになっていることを特徴とする位相インターポレータ。
【請求項２８】
請求項１６に記載の位相インターポレータにおいて、前記重み付け制御手段は、電源線との接続を制御して負荷容量端子に接続される電流源の数を切り替えるように構成されていることを特徴とする位相インターポレータ。
【請求項２９】
請求項１６に記載の位相インターポレータにおいて、前記重み付け制御手段は、コンパレータである前記アナログ／ディジタル変換手段の入力端子の電圧レベルを一定の範囲にするためのクランプ回路を備えていることを特徴とする位相インターポレータ。
【請求項３０】
請求項２に記載のタイミング信号発生回路において、前記位相インターポレータは、請求項１６〜２９のいずれか１項に記載の位相インターポレータであることを特徴とするタイミング信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システムに関し、特に、ＬＳＩチップ間の信号伝送、或いは、１つのチップ内における複数の素子や回路ブロック間での信号伝送を高速化するためのタイミング信号発生回路に関する。
【０００２】
近年、ＬＳＩ（Large Scale Integration Circuit)チップ間の信号伝送、例えば、ＤＲＡＭ（Dynamic Random Access Memory) とプロセッサ（論理回路）との間の信号伝送、或いは、１つのＬＳＩチップ（半導体集積回路装置）における複数の素子や回路ブロック間での信号伝送を高速に行うことが必要となって来ている。そして、基準クロックに同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することのできるタイミング信号発生回路の提供が要望されている。
【０００３】
【従来の技術】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上し、特に、ＤＲＡＭおよびプロセッサの性能は、時代と共に大きく向上して来た。すなわち、プロセッサは高速速度の面での性能向上が著しかったのに対し、ＤＲＡＭは主として容量増加の面での性能向上が著しかった。しかしながら、ＤＲＡＭにおける動作速度の向上は、容量の増加ほど大きなものではなく、その結果、ＤＲＡＭとプロセッサとの間の速度ギャップが大きくなり、近年はこの速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらのチップ間の信号伝送だけでなく、チップの大型化に伴って、１つのＬＳＩチップ（半導体集積回路装置）内の素子や構成回路（回路ブロック）間の信号伝送速度も、チップの性能を制限する大きな要因となって来ている。
【０００４】
そして、例えば、ＬＳＩチップ間の信号伝送を高速化するためには、信号を受信する回路が信号に対して正確なタイミングで動作することが必要となっており、従来よりＤＬＬ(Delay Locked Loop) やＰＬＬ(Phase Locked Loop) といった方法が知られている。
図１は従来のタイミング信号発生回路の一例を示すブロック図であり、ＤＬＬ回路を使用したタイミング信号発生回路の例を示すものである。図１において、参照符号１００はＤＬＬ回路，１１１は可変遅延ライン，１１２は位相比較回路，１１３は制御信号発生回路，１１４は駆動回路（クロックドライバ），１０２は遅延回路，そして，１０３は受信回路を示している。
【０００５】
ＤＬＬ回路１００は、可変遅延ライン１１１，位相比較回路１１２，および，制御信号発生回路１１３を備えて構成されている。位相比較回路１１２には、基準クロックＣＫｒおよびクロックドライバ１１４の出力（内部クロックＣＫin）が入力され、これらのクロックＣＫｒおよびＣＫinの位相差ができるだけ小さくなるように可変遅延ライン１１１の遅延量（遅延ユニットＤの段数）を制御する。すなわち、位相比較回路１１２は、基準クロックＣＫｒおよび内部クロックＣＫinの位相差に応じてアップ信号ＵＰまたはダウン信号ＤＮを制御信号発生回路１１３に供給し、該制御信号発生回路１１３は、このアップ信号ＵＰまたはダウン信号ＤＮに応じた制御信号（遅延ユニットＤの段数を選択する信号）ＣＳにより可変遅延ライン１１１の遅延量を制御する。これにより、基準クロックＣＫｒと位相同期した内部クロックＣＫinを生成するようになっている。
【０００６】
クロックドライバ１１４の出力は、ＬＳＩチップ（半導体集積回路装置）の内部クロックＣＫinとして供給されるが、例えば、遅延回路（適当な遅延段）１０２を介して受信回路１０３のタイミング信号ＴＳとして使用される。すなわち、例えば、受信回路１０３は、遅延回路１０２を介して供給される内部クロックＣＫinに応じて与えられた信号ＳＳを取り込む（ラッチする）ことになる。ここで、遅延回路１０２は、例えば、クロックドライバ１１４のドライブ能力および信号線の負荷容量等に応じて遅延する内部クロックＣＫinのタイミング調整を行ってタイミング信号ＴＳを生成するために設けられている。
【０００７】
【発明が解決しようとする課題】
上述した図１に示す従来のＤＬＬ回路を使用したタイミング信号発生回路、或いは、ＤＬＬ回路をＰＬＬ回路に置き替えた同様の構成を有するタイミング信号発生回路は、基準クロックＣＫｒと同一の位相の内部クロックＣＫinを生成することはできるが、この内部クロックＣＫinを、例えば、ＬＳＩチップ間の高速信号伝送に用いる場合には、解決しなければならない課題がある。
【０００８】
まず、ＬＳＩチップ間（或いは、電子機器の間）の信号伝送では、必要な信号伝送帯域を得るために複数本の信号線を用いた多ビットの伝送を適用することが多いが、そうすると、それぞれの信号線の遅延特性のバラつき等により各ビットにおける最適な受信タイミングが異なることになる。そこで、例えば、各ビットにおけるタイミングを調整するために複数個のＤＬＬ回路を設けることになるが、その場合には、回路規模が大きくなり過ぎるという問題がある。
【０００９】
また、１ビット幅の伝送であっても、受信回路の最適な受信タイミングは、基準クロックＣＫｒの立ち上がり或いは立ち下がりとは異なるのが普通であり、そのために、基準クロックＣＫｒを遅延段に通して受信用のクロックを生成することになる。しかしながら、せっかくＤＬＬ回路やＰＬＬ回路を用いて素子特性のバラつきに依存しない内部クロックＣＫinを作ったとしても、遅延段の部分で基準クロックＣＫｒの周期と無関係の遅延が生じてしまうことになるため、クロック周波数に変化が生じた場合には、最適なタイミングでの受信ができなくなるという問題がある。
【００１０】
本発明は、上述した従来のタイミング信号発生回路が有する課題に鑑み、基準クロックに同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することのできるタイミング信号発生回路の提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明の第１の形態によれば、入力された基準信号と同一の周期或いは位相を有する内部信号をフィードバック制御して生成する親回路と、該親回路からの内部信号および制御信号を受け取って、前記基準信号に対して所定のタイミングを有するタイミング信号を発生する子回路と、を備え、前記親回路は、前記基準信号および前記内部信号の周期或いは位相を比較する比較回路と、該比較回路の出力に応じて前記制御信号を変化させる制御信号発生回路と、該制御信号により前記基準信号の遅延量を制御して前記内部信号を出力する親回路用可変遅延ラインと、を具備するＤＬＬ回路であり、且つ、前記子回路は、前記親回路からの制御信号により前記内部信号を遅延して前記タイミング信号を出力する子回路用可変遅延ラインを具備することを特徴とするタイミング信号発生回路が提供される。
【００１２】
本発明の第２の形態によれば、入力された基準信号と同一の周期或いは位相を有する内部信号をフィードバック制御して生成する親回路と、該親回路からの内部信号および制御信号を受け取って、前記基準信号に対して所定のタイミングを有するタイミング信号を発生する子回路と、を備え、前記親回路は、前記基準信号および前記内部信号の周期或いは位相を比較する比較回路と、該比較回路の出力に応じて前記制御信号を変化させる制御信号発生回路と、該制御信号により前記基準信号の遅延量を制御して前記内部信号を出力する親回路用可変遅延ラインと、を具備するＤＬＬ回路であり、且つ、前記子回路は、前記内部信号に関連する異なる複数相の入力信号を受け取り、前記制御信号に従って該複数相の入力信号の中間位相の前記タイミング信号を出力する位相インターポレータを具備することを特徴とするタイミング信号発生回路が提供される。
本発明の第３の形態によれば、入力された基準信号と同一の周期或いは位相を有する内部信号をフィードバック制御して生成する親回路と、該親回路からの制御信号を受け取って、前記基準信号に対して所定のタイミングを有するタイミング信号を発生する子回路と、を備え、前記親回路は、前記基準信号および前記内部信号の周期或いは位相を比較する比較回路と、該比較回路の出力に応じて前記制御信号を変化させる制御信号発生回路と、該制御信号に応じて前記基準信号に対応した内部信号を発生する親回路用電圧制御発振器と、を具備するＰＬＬ回路であり、且つ、前記子回路は、前記親回路からの制御信号に応じて前記タイミング信号を出力する子回路用電圧制御発振器を具備することを特徴とするタイミング信号発生回路が提供される。
【００１３】
これにより、基準信号に同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することができる。
【００１４】
【発明の実施の形態】
まず、図２を参照して、本発明に係るタイミング信号発生回路の原理構成を説明する。
図２は本発明に係るタイミング信号発生回路の原理構成を示すブロック図である。図２において、参照符号１は親回路，２は子回路，１０はＤＬＬ回路，１１は可変遅延ライン，１２は位相比較回路，１３は制御信号発生回路，そして，１４は駆動回路（クロックドライバ）を示している。
【００１５】
図２に示されるように、本発明のタイミング信号発生回路は、親回路１および複数の子回路２により構成されている。親回路１は、図１に示す従来のタイミング信号発生回路１１１と同様の構成とされ、ＤＬＬ回路１０およびクロックドライバ１４を備えて構成されている。なお、親回路１としては、ＤＬＬ回路を使用するものに限定されず、例えば、ＰＬＬ回路を適用したものであってもよい。
【００１６】
ＤＬＬ回路１０は、可変遅延ライン１１，位相比較回路１２，および，制御信号発生回路１３を備えている。位相比較回路１２には、基準クロックＣＫｒおよびクロックドライバ１４の出力（内部クロックＣＫin）が入力され、これらのクロックＣＫｒおよびＣＫinの位相が比較される。さらに、制御信号発生回路１３は、この位相比較の結果に基づいて、制御信号（例えば、アナログ値の電圧或いは電流）ＣＳを発生する。そして、この制御信号発生回路１３からの制御信号ＣＳにより、可変遅延ライン１１の遅延量が制御され、最終的には、基準クロックＣＫｒと内部クロックＣＫinの位相差が最少になる。ここで、クロックドライバ１４の出力（ＣＫin）は、位相比較回路１２にフィードバックされるだけでなく、各子回路２に供給され、また、制御信号発生回路１３からの制御信号ＣＳも各子回路２に供給されている。
【００１７】
図２に示されるように、本発明のタイミング信号発生回路では、親回路１で使用される制御信号（制御信号発生回路１３の出力信号）ＣＳにより、複数の子回路２の制御も行われるようになっている。すなわち、各子回路２では、親回路１のＤＬＬ回路１０における可変遅延ライン１１の遅延量を制御するために使用される制御信号ＣＳがそのまま使用され、また、この可変遅延ライン１１の遅延要素（遅延ユニットＤ）と本質的に同一の遅延要素を使用して基準クロックＣＫｒの周期に比例した遅延を持たせることができるようになっている。
【００１８】
従って、子回路２においても、基準クロックＣＫｒの周期を基準とした遅延量を持つ（すなわち、基準クロックに対し一定の位相差関係にある）タイミング信号（ＴＳ）を発生させることができる。また、親回路１で発生された制御信号ＣＳを子回路２においても使うことにより、基準クロックＣＫｒの周波数に応じて子回路２の応答周波数特性を制御することができる。具体的に、例えば、子回路２で使用するフィルター回路の特性周波数（例えば、カットオフ周波数）を基準クロックＣＫｒの周波数に比例させることが可能となる。このことを利用することにより、例えば、ＣＭＯＳ振幅の矩型波クロックをフィルターに通して一定振幅の正弦波を子回路２で発生させること等が可能となる。
【００１９】
このように、本発明のタイミング信号発生回路によれば、親回路１よりも遙かに簡単な構成の子回路２により基準クロックＣＫｒに同期したタイミング信号を発生させることができる。また、基準クロックＣＫｒの周波数に応じて子回路２の応答速度を変化させることにより、広い周波数範囲に渡って高精度のタイミング信号ＴＳの発生が可能となる。
【００２０】
以下、添付図面を参照して、本発明に係る位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システムの実施例を説明する。
図３は本発明の第１実施例としてのタイミング信号発生回路の構成を示すブロック図である。
【００２１】
図３に示されるように、可変遅延ライン１１は複数の遅延ユニットＤにより構成され、制御信号ＣＳで可変遅延ライン１１の所定段数の遅延ユニットＤを選択することにより該可変遅延ライン１１における遅延量を制御するようになっている。また、制御信号発生回路１３は、チャージポンプ回路１３１およびバッファアンプ１３２により構成され、基準クロックＣＫｒおよび内部クロックＣＫinの位相差に応じて出力される位相比較回路１２からのアップ信号ＵＰまたはダウン信号ＤＮに応じた制御信号ＣＳを発生するようになっている。
【００２２】
また、図３に示されるように、子回路２は、親回路１の可変遅延ライン１１を構成する遅延ユニットと同じ遅延ユニットＤを複数備えて構成された可変遅延ライン２１を有し、また、子回路２の可変遅延ライン２１には、親回路１のクロックドライバ１４の出力である内部クロックＣＫinが入力されている。なお、子回路２は、例えば、クロック周期に対して所定の遅延を有するタイミング信号（ＴＳ）を生成するために使用される。
【００２３】
子回路２の可変遅延ライン２１の遅延量（遅延ユニットＤの段数）は、親回路１の制御信号発生回路１３（バッファアンプ１３２）の出力である制御信号ＣＳにより制御されるようになっている。このように、子回路２には、親回路１の可変遅延ライン１１と同じ遅延ユニットＤが使用されており、基準クロックＣＫｒの周期に比例した遅延量を有する複数のタイミング信号（ＴＳ１，ＴＳ２，…）を発生させることができるようになっている。これらのタイミング信号ＴＳ１，ＴＳ２，…は、それぞれ基準クロックＣＫｒに対して所定の遅延量を有し、例えば、基準クロックＣＫｒに対して１／ｍ，２／ｍ，…周期だけ遅れたタイミングの信号となっている。なお、子回路２は、１つの親回路１に対して複数個設けることができ、各子回路２の可変遅延ライン２１は、例えば、親回路１の可変遅延ライン１１よりも回路規模が小さく、すなわち、遅延ユニットＤの段数が少なくなるように構成することができる。
【００２４】
以上において、親回路１および複数の子回路２は、１つの半導体集積回路装置（ＬＳＩチップ）内に設けることもできるが、親回路１および各子回路２をそれぞれ異なる半導体集積回路装置に設けるように構成してもよい。すなわち、タイミング信号発生回路を複数の半導体集積回路装置を有する半導体集積回路システムに適用することもできる。
【００２５】
図４は図３のタイミング信号発生回路の可変遅延ラインにおける遅延ユニットＤの一例を示す回路図である。ここで、図４に示す遅延ユニットＤの回路例は、親回路１の可変遅延ライン１１における遅延ユニット、および、子回路２の可変遅延ライン２１における遅延ユニットに共通するものである。
図４に示されるように、各遅延ユニットＤは、高電位電源線（Ｖcc）および低電位電源線（Ｖss）の間に設けられたｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタおよびｎチャネル型ＭＯＳ（ｎＭＯＳ）トランジスタより成るＣＭＯＳインバータＤＩ，このＣＭＯＳインバータＤＩの出力と低電位電源線（Ｖss）との間に設けられたｎＭＯＳトランジスタＤＴおよび容量ＤＣにより構成されている。そして、可変遅延ライン１１（２１）は、複数段の遅延ユニットＤを縦列接続することにより構成されている。なお、図４に示す遅延ユニットＤは、トランジスタＤＴのゲートに制御電圧Ｖcs（制御信号ＣＳ）を与えるようになっているが、これに限定されるものではなく、様々な構成のものを使用することができる。例えば、後述の図８に示すようなＣＭＯＳインバータＤＩのトランジスタ（ｐＭＯＳおよびｎＭＯＳ）のソース側にそれぞれ定電流モードで動作するトランジスタを挿入し、これらのトランジスタへの制御電圧ＶcnおよびＶcpにより遅延を制御することも可能である。なお、論理の反転を避けるために、２つの遅延ユニットＤを１つの単位（１段）として構成してもよい。
【００２６】
図５は図３のタイミング信号発生回路における位相比較回路１２の一例を示すブロック回路図であり、図６は図５の位相比較回路の動作を説明するためのタイミング図である。
図５に示されるように、位相比較回路１２は、基準クロックＣＫｒと内部クロックＣＫinの位相を比較し、これらの信号の位相差に応じてアップ信号（／ＵＰ）またはダウン信号（／ＤＮ）を出力するものであり、基準クロックＣＫｒおよび内部クロックＣＫinの周波数を２分周して２倍の周期を有する基準クロックＣＫｒ’および内部クロックＣＫin’の論理を取って負論理のアップ信号（／ＵＰ）およびダウン信号（／ＤＮ）を生成するようになっている。
【００２７】
すなわち、図６に示されるように、２分周した内部クロックＣＫin’が低レベル“Ｌ”から高レベル“Ｈ”へ変化するタイミングが、２分周した基準クロックＣＫｒ’が低レベル“Ｌ”から高レベル“Ｈ”へ変化するタイミングよりも早ければ、低レベル“Ｌ”のアップ信号／ＵＰが出力され、一方、２分周した基準クロックＣＫｒ’が低レベル“Ｌ”から高レベル“Ｈ”へ変化するタイミングよりも遅ければ、低レベル“Ｌ”のダウン信号／ＤＮが出力される。
【００２８】
図７は図３のタイミング信号発生回路におけるチャージポンプ回路１３１の一例を示す回路図である。
図７に示されるように、チャージポンプ回路１３１は、高電位電源線（Ｖcc）および低電位電源線（Ｖss）の間に設けられ、アップ信号（反転論理のアップ信号）／ＵＰがゲートに供給されたｐＭＯＳトランジスタ，および，ダウン信号ＤＮがゲートに供給されたｎＭＯＳトランジスタにより構成されている。すなわち、低レベル“Ｌ”のアップ信号／ＵＰが出力されているときは、出力レベルＶcoの電位が高くなり、一方、高レベル“Ｈ”のダウン信号ＤＮ（／ＤＮが低レベル“Ｌ”）が出力されているときは、出力レベルＶcoの電位が低くなるようになっている。
【００２９】
このチャージポンプ回路１３１の出力Ｖcoは、バッファアンプ１３２を介して制御電圧Ｖcs（制御信号ＣＳ）となり、図４の各遅延ユニットＤのトランジスタＤＴのゲートに印加されることになる。そして、制御電圧Ｖcsの電位が高くなれば、各ＣＭＯＳインバータＤＩの出力における負荷容量が大きくなって、可変遅延ライン１１（２１）の遅延量が増大し、内部クロックＣＫinの位相が遅れる。逆に、制御電圧Ｖcsの電位が低くなれば、各ＣＭＯＳインバータＤＩの出力における負荷容量が小さくなって、可変遅延ライン１１（２１）の遅延量が減少し、内部クロックＣＫinの位相が進むことになる。
【００３０】
図８は図３のタイミング信号発生回路の可変遅延ラインにおける遅延ユニットＤの他の例を示す回路図である。
図８に示されるように、遅延ユニットＤは、ＣＭＯＳインバータＤＩのトランジスタ（ｐＭＯＳおよびｎＭＯＳ）のソース側に定電流モードで動作するトランジスタを挿入し、このトランジスタへの制御電圧ＶcnとＶcpで遅延を制御するようになっている。すなわち、高電位電源線（Ｖcc）とＣＭＯＳインバータＤＩのｐＭＯＳトランジスタのソースとの間にｐＭＯＳトランジスタＤＴｐを設け、また、低電位電源線（Ｖss）とＣＭＯＳインバータＤＩのｎＭＯＳトランジスタのソースとの間にｎＭＯＳトランジスタＤＴｎを設けるようになっている。そして、トランジスタＤＴｐのゲートに対して制御電圧Ｖcpを印加すると共に、トランジスタＤＴｎのゲートに対して制御電圧Ｖcnを印加するようになっている。この図８に示す遅延ユニットＤは、１つの遅延ユニットによる遅延量の可変範囲が広いという利点がある。なお、論理の反転を避けるために、２つの遅延ユニットＤを１つの単位（１段）として構成してもよいのは前述の通りである。
【００３１】
図９は本発明の第２実施例としてのタイミング信号発生回路における制御信号発生回路１３の構成を示すブロック回路図であり、図１０は図９の制御信号発生回路１３の出力を変換する電流−電圧変換回路１３３の一例を示す回路図である。
図９に示されるように、制御信号発生回路１３は、チャージポンプ回路１３１およびカレントミラー接続された複数のｐＭＯＳトランジスタ１３２１，１３２２を備えて構成されている。各ｐＭＯＳトランジスタ１３２１，１３２２のソースは高電位電源線（Ｖcc）に接続され、また、ゲートにはそれぞれチャージポンプ回路１３１の出力が供給されている。そして、これらｐＭＯＳトランジスタ１３２１，１３２２のドレインから親回路１および子回路２へ供給される制御信号ＣＳが出力されるようになっている。すなわち、本第２実施例では、親回路１および子回路２への制御信号ＣＳの配送に電流信号を用いるようになっている。ここで、子回路用のｐＭＯＳトランジスタ１３２２は、例えば、子回路２の数に対応して複数個設けることができる。
【００３２】
そして、図１０に示されるように、親回路１および各子回路２においては、制御信号発生回路１３（ｐＭＯＳトランジスタ１３２１，１３２２）からの制御信号（電流信号）ＣＳを電流−電圧変換回路１３３により制御電圧ＶcnおよびＶcpに変換するようになっている。そして、この制御電圧ＶcnおよびＶcpは、例えば、図８に示す遅延ユニットの各トランジスタＤＴｐおよびＤＴｎのゲートに印加されることになる。なお、図４に示す遅延ユニットを制御するには、制御電圧Ｖcnを制御電圧Ｖcsとして使用することになる。また、ここで、電流−電圧変換回路１３３は、ｎＭＯＳトランジスタ１３３１，１３３３およびｐＭＯＳトランジスタ１３３２により構成されているが、これに限定されるものではない。
上記の第２実施例は、制御信号ＣＳを電流信号により配送することにより、例えば、親回路１と子回路２がチップの中で遠く離れることにより生じるトランジスタのしきい値のバラつきに対しても、制御信号ＣＳの伝送に支障を生じさせないという利点がある。
【００３３】
図１１は本発明の第３実施例としてのタイミング信号発生回路の要部構成を示すブロック図であり、図１２は図１１のアップダウンカウンタの出力をディジタル−アナログ変換（Ｄ／Ａ変換）するＤ／Ａコンバータの一例を示すブロック回路図である。
図１１および図３の比較から明らかなように、本第３実施例では、第１実施例におけるチャージポンプ回路１３１の代わりにアップダウンカウンタ１３４を用いるようになっている。すなわち、アップダウンカウンタ１３４は、位相比較回路１２からのアップ信号ＵＰおよびダウン信号ＤＮをカウントし、例えば、６ビットのカウント信号ｂ０〜ｂ５を図１２に示すＤ／Ａコンバータ１３５へ供給するようになっている。
【００３４】
Ｄ／Ａコンバータ１３５は、電流マトリクスセル型のＤ／Ａコンバータであり、例えば、アップダウンカウンタ１３４の出力である６ビットのカウント信号ｂ０〜ｂ５をアナログ変換して制御信号ＣＳを出力するようになっている。
図１３は図１２に示すＤ／Ａコンバータ１３５における１つの電流マトリクスセル（Ｕ）の構成例を示す回路図である。
【００３５】
図１３に示されるように、１つの電流マトリクスセルＵは、アンドゲートＵＡ，オアゲートＵＯ，および，２つのｎＭＯＳトランジスタＵＴ１，ＵＴ２を備えて構成され、このセルＵをマトリクス状に配置して電流マトリクス部１３５０を構成すると共に、デコーダ１３５１，１３５２を介してカウント信号（ｂ２，ｂ３；ｂ４，ｂ５）を各電流マトリクスセルＵに供給するようになっている。なお、上位のカウント信号ｂ０，ｂ１は、出力端子と低電位電源線（Ｖss）との間にそれぞれ直列に設けられた２つのｎＭＯＳトランジスタ（１３５３，１３５４；１３５５，１３５６）における一方のトランジスタ（１３５３，１３５５）のゲートに供給されるようになっている。なお、他方のトランジスタ（１３５４，１３５６）のゲートには、制御電圧Ｖｃが印加されるようになっている。また、この制御電圧Ｖｃは、各電流マトリクスセルＵにおけるトランジスタＵＴ２のゲートにも印加されるようになっている。
【００３６】
この図１１〜図１３に示す第３実施例は、アップダウンカウンタ１３４およびＤ／Ａコンバータ１３５の組み合わせを用いることで、ループフィルタの設計を容易に行えると共に、ＤＬＬ回路を適用したループの位相比較動作を完全に停止状態にしても遅延量を一定に保持することが可能となり低消費電力化できるという利点がある。
【００３７】
図１４は本発明の第４実施例としての子回路に適用するタイミング信号発生回路の構成を示すブロック図であり、図１５は図１４の位相インターポレータ１３６の一例を示す回路図である。
図１４に示されるように、本第４実施例では、入力クロック（ｉｎ２）とこれより遅延段１段分遅らせた信号（ｉｎ１）を位相インターポレータ（フェーズインターポレータ）１３６に通すことにより、子回路２でのタイミング信号ＴＳを発生させるようになっている。
【００３８】
図１５に示されるように、位相インターポレータ１３６は、２組の差動増幅段１３６１，１３６２の入力トランジスタ対のバイアス電流（Tail Current）を変化させることで、２つの入力（ｉｎ１，ｉｎ２）に重みを付けて足し合わせ、さらに、２組の差動増幅段１３６１，１３６２からの信号Ｓ１，Ｓ２をコンパレータ１３６３に通すことにより、これら２つの信号Ｓ１，Ｓ２の位相の中間の位相出力（タイミング信号ＴＳ）を得るようになっている。ここで、各差動増幅段１３６１および１３６２における入力ｉｎ１およびｉｎ２の重み付けは、例えば、直列に接続された２つのｎＭＯＳトランジスタの一方のトランジスタ（１３６４）のゲートに対して制御コード（Ｃ０１，Ｃ０２，…，Ｃ０ｎ；Ｃ１１，Ｃ１２，…，Ｃ１ｎ）を供給し、他方のトランジスタ（１３６５）のゲートに対して制御電圧（Ｖcs）を印加することにより行うことができる。このような位相インターポレータ１３６を使う利点は、１段分の遅延ユニットよりも細かい分解能で出力信号（タイミング信号ＴＳ）のタイミングを調整できることであり、高精度のタイミング調整が可能となる。
【００３９】
図１６は本発明の第５実施例としての位相インターポレータ１３６の他の例を示す回路図である。
図１６に示す位相インターポレータ１３６は、２つの電圧−電流変換回路１３６ａ，１３６ｂにより構成され、各電圧−電流変換回路は、それぞれｐＭＯＳトランジスタ６１，６３およびｎＭＯＳトランジスタ６２，６４を備えている。そし、電圧−電流変換回路１３６ａおよび１３６ｂは、それぞれ電圧入力ｉｎ１およびｉｎ２を電圧−電流変換して出力するようになっている。ここで、電圧−電流変換回路の出力トランジスタ（６５，６６）の個数は、外部信号によりスイッチ手段６７で制御され、その結果、電圧−電流変換の変換係数が変化する。変換された電流は、和が取られ、この結果をコンパレータに入れることでタイミング信号（ＴＳ）が得られる。
【００４０】
図１７は本発明の第５実施例のシミュレーションを行うために使用したタイミング信号発生回路（位相インターポレータ１３６）の構成を示す回路図であり、図１８は図１７のタイミング信号発生回路のシミュレーション結果（ＳＰＩＣＥシミュレーション結果）を示す図である。
図１７に示されるように、位相インターポレータ１３６は、入力信号（電圧信号）ｉｎ１およびｉｎ２をそれぞれ電圧−電流変換する電圧−電流変換回路１３６ａおよび１３６ｂを備えて構成される。なお、各電圧−電流変換回路１３６ａおよび１３６ｂの入力には、遅延ユニットＤ（可変遅延ライン１１に使用するものと同じ遅延ユニット：図４或いは図８参照）を挿入して、入力信号ｉｎ１およびｉｎ２の変化を緩やかにした信号ｉｎ１＊およびｉｎ２＊をそれぞれ電圧−電流変換回路１３６ａおよび１３６ｂに供給するようになっている。なお、図１７における参照符号Ｗ0 〜Ｗ7(／Ｗ0 〜／Ｗ7)は、トランスファゲート（スイッチ手段）６７のスイッチングを制御する外部信号であり、これら外部信号Ｗ0 〜Ｗ7(／Ｗ0 〜／Ｗ7)によりトランスファゲート６７を開閉して、電圧−電流変換回路１３６ａ（１３６ｂ）の出力トランジスタ（６５，６６）の個数を制御するようになっている。これにより、図１８に示されるように、出力（Ｏｕｔ）のタイミングを変化させることができる。すなわち、電流−電圧変換回路１３６ａ，１３６ｂの変換係数を変えることで、２つの入力信号ｉｎ１，ｉｎ２の重みを変化させ、位相インターポレータ１３６の動作を実現するようになっている。本第５実施例の位相インターポレータは、図１５で示す第４実施例のように、カレントミラー差動増幅段を使わないため、より一層の低電圧動作が可能となる利点がある。
【００４１】
図１９は本発明の第６実施例としてのタイミング信号発生回路の構成を示すブロック図である。
図１９に示されるように、本第６実施例は、親回路１および子回路２によりＤＬＬ回路を構成したものであり、親回路１に対して粗い遅延制御を行う粗遅延制御部および微細な遅延制御を行う微細遅延制御部を設け、また、子回路２に対しては、親回路１の微細遅延制御部に対応した回路を設けるようになっている。
【００４２】
親回路１における粗遅延制御部は、遅延ライン１１，位相比較回路１２ａ，アップダウンカウンタ１３４ａ，Ｄ／Ａコンバータ１３５，および，セレクタ１５により構成され、また、親回路１における微細遅延制御部は、位相インターポレータ１３６，および，例えば、粗遅延制御部（セレクタ１５）の出力を一段分および二段分だけ遅延させて位相インターポレータ１３６に供給する２つの遅延ユニットＤを備えて構成されている。ここで、位相比較回路１２ａには、基準クロックＣＫｒ，および，例えば、ｍ段の遅延ユニットＤで構成される遅延ライン１１の最終段の出力が入力され、さらに、Ｄ／Ａコンバータ１３５の出力（電流制御信号）を遅延ライン１１に供給して、遅延ライン１１から遅延ユニットＤの段数に応じて位相が等分割されたタイミングの信号をセレクタ１５に出力するようになっている。また、セレクタ１５および位相インターポレータ１３６には、位相比較回路１２ｂおよびアップダウンカウンタ１３４ｂで生成された制御信号が供給されている。すなわち、粗遅延制御部は、複数の遅延ユニットを備えた遅延ライン１１からタップを取り出し、各タップの出力をセレクタ（選択手段）１５で選択し、その出力信号を各微細遅延制御部に供給するようになっている。
【００４３】
図１９に示されるように、各子回路２には、親回路１の微細遅延制御部と同様に、位相インターポレータ２３６，および，親回路１の粗遅延制御部（セレクタ１５）の出力を一段分および二段分だけ遅延させて位相インターポレータ２３６に供給する２つの遅延ユニットＤを備えた微細遅延制御部が設けられている。なお、この微細遅延制御部における遅延ユニットＤの構成は様々に変化させることができる。
【００４４】
図１９に示されるように、本第６実施例は、親回路１の粗遅延制御部と、微細遅延制御部（親回路１或いは各子回路２の微細遅延制御部）とを直列に繋ぎ、粗遅延制御部そのものでＤＬＬループを構成する。さらに、位相インターポレータ（１３６，２３６）を用いた微細遅延制御部により、親回路１の遅延段（１つの遅延ユニットＤ）よりも高い分解能の遅延を得るようになっている。ここで、微細遅延制御部の位相インターポレータ（１３６，２３６）に用いる遅延ユニットは、粗遅延制御部の遅延ライン１１における遅延ユニットＤと同じものである。なお、Ｄ／Ａコンバータ１３５の出力（電流制御信号）は、各子回路２に対しても供給されるようになっている。
【００４５】
このように、本第６実施例によれば、遅延ライン１１の分解能よりも高い分解能の遅延をディジタル信号により設定することができ、高精度のＤＬＬ信号を得ることができる。さらに、位相比較動作を長時間停止したりスリープモードから短時間で復帰することのできるディジタル制御のＤＬＬ回路を実現することができる。しかも、子回路２として微細遅延制御部（位相インターポレータ２３６）の複数並べることにより、遅延ライン１１の分解能よりも高い分解能の遅延を有する複数のタイミング信号を発生させることができるという利点もある。
【００４６】
図２０は本発明の第７実施例としてのタイミング信号発生回路の構成を示すブロック図である。
本第７実施例においては、親回路１から子回路２に対しては、制御信号ＣＳ（制御信号発生回路１３の出力）だけでなく三相内部クロックＣＫ１〜ＣＫ３（遅延ライン１１の各遅延出力）も出力されるようになっている。そして、子回路２においては、親回路１から供給された三相クロックＣＫ１〜ＣＫ３を基に位相インターポレータ２３６により任意の位相のタイミング信号（出力クロック）が発生されるようになっている。
【００４７】
すなわち、図２０に示されるように、子回路２は、例えば、信号の変化を緩やかにするための遅延ユニットＤを介して三相クロックＣＫ１〜ＣＫ３がスイッチ部２３８に供給される。このスイッチ部２３８により、三相クロックの所定の組み合わせが選択されて、演算増幅器２３７ａ，２３７ｂの各入力に供給される。そして、これら演算増幅器２３７ａ，２３７ｂの各出力を受け取って位相分割し、所定のタイミング信号を出力する。この本第７実施例は、子回路２において、３６０度の内の任意の位相を有するタイミング信号（出力クロック）を発生することができるという利点がある。
【００４８】
図２１は本発明の第８実施例としての正弦波発生回路の構成を示す回路図である。
近年、クロックドライバの消費電力の低減や、高調波成分を無くしてクロックノイズが減少するために、クロック波形に正弦波を用いることが注目されている。なお、正弦波のクロックを用いた場合にクロックドライバの消費電力を低減できるのは、出力波形の立ち上がりおよび立ち下がりを急峻に行う必要がない（緩やかでよい）ため、クロックドライバを構成するトランジスタを駆動能力の小さい小型のもの（消費電力の小さいトランジスタ）で構成することができるためである。そして、図２１は、例えば、子回路２に適用される正弦波クロックの生成回路の一例を示すものである。
【００４９】
図２１に示されるように、例えば、図１０に示されるような電流−電圧変換回路１３３により得られる電圧（制御電圧）ＶcnおよびＶcpを図８に示すような遅延ユニットＤを通すことにより、フル振幅のＣＭＯＳクロック（矩形波）を三角波に変換し、さらに、この三角波を非線形の入出力特性を有する定電流ドライバＣＤを通すことにより、正弦波（疑似正弦波）に変換する。ここで、三角波を作る部分には、親回路１からの制御信号（ＣＳ）で動作する遅延ユニットＤを用いるようになっているが、この遅延ユニットＤの遅延は基準クロック（ＣＫｒ）の周期に比例するため、基準クロックの周波数が変化しても三角波の振幅が一定に保たれる。従って、本第８実施例は、広い周波数範囲に渡って正弦波が発生することができるという利点がある。
【００５０】
図２２は図２１の正弦波発生回路のシミュレーション結果（ＳＰＩＣＥシミュレーション結果）を示す図であり、図２２（ａ）は入力信号（クロック）が４０ＭＨz の場合を示し、図２２（ｂ）は入力信号が１００ＭＨz の場合を示し、そして、図２２（ｃ）は入力信号が４００ＭＨz の場合を示している。なお、正弦波発生回路の出力には、例えば、伝送線路の特性インピーダンスの半分の抵抗値を有する抵抗Ｒを設けてシミュレーションを行った。
【００５１】
図２２（ａ）〜図２２（ｃ）から明らかなように、図２１の正弦波発生回路は、各周波数（４０ＭＨz,１００ＭＨz,４００ＭＨz)に対して、入力する矩形波をほぼ正弦波に変換して出力することが判る。
図２３は本発明の第９実施例としてのタイミング信号発生回路の構成を示すブロック図であり、ＰＬＬ回路を適用したタイミング信号発生回路の例を示すものである。
【００５２】
図２３において、参照符号１２は位相比較回路，１３４はアップダウンカウンタ，１３５はＤ／Ａコンバータ，そして，２１は可変電圧発振器（ＶＣＯ）を示している。ここで、可変電圧発振器２１は、例えば、図８に示す遅延ユニットＤと同様の回路を３段縦列接続したリングオシレータにより構成され、各段の制御トランジスタ（ＤＴｐ，ＤＴｎ）のゲートには、制御信号発生回路（電流−電圧変換回路１３３）の出力である制御電圧ＶｃｐおよびＶｃｎが印加され、これにより発振周波数が制御されるようになっている。なお、各子回路２は、それぞれ電流−電圧変換回路１３３および可変電圧発振器２１を備えて構成されることになる。
【００５３】
このように、本第９実施例では、親回路１にＤＬＬ回路ではなく、ＰＬＬ回路を用いているため、完全に周期的なクロック信号が得られないような場合でも出力信号（タイミング信号）を生成することができる。すなわち、例えば、入力する基準クロックＣＫｒにジッタが含まれている場合でも、可変電圧発振器（リングオシレータ）２１等によりジッタ成分を取り除くことができるため、受信データからクロック成分をリカバリするような場合に好ましいものである。
【００５４】
図２４は本発明の第１０実施例としてのタイミング信号発生回路の構成を示すブロック図である。
本第１０実施例において、親回路１は、基準クロック（ＣＫｒ）にロックした内部クロック（ＣＫin）を出力するＤＬＬ回路を適用した回路であり、子回路２ａ〜２ｚは多ビットの受信回路３ａ〜３ｚのそれぞれのビットに応じて設けられている。ここで、親回路１は、図１９に示すものに限定されず、様々なものが適用可能である。
【００５５】
図２４に示されるように、各子回路２ａ〜２ｚ（２ａ）は、図１９のセレクタ（１５），遅延ライン（１１），遅延ユニット（Ｄ），および，位相インターポレータ（１３６）に対応するセレクタ２１１，遅延ライン２１５，２つの遅延ユニットＤ，および，位相インターポレータ２３６を備えて構成され、それぞれ対応する受信回路３ａ〜３ｚに対してそれぞれタイミング信号ＴＳａ〜ＴＳｚを供給して各受信回路３ａ〜３ｚが信号ＳＳａ〜ＳＳｚを取り込むタイミングを制御するようになっている。
【００５６】
本第１０実施例においては、各子回路２ａ〜２ｚにおいて、対応する受信回路３ａ〜３ｚにおける信号ＳＳａ〜ＳＳｚのレベルを順次検出して、取り込みタイミングが最適となるように、遅延量の制御を行うようになっている。すなわち、スイッチ手段２１０により、受信回路（例えば、３ａ）からの信号（ＳＳａ）を順次切り替えてアナログ−ディジタル変換（Ａ／Ｄ変換）するＡ／Ｄコンバータ２２０に供給し、そのレベルが最大となるように（Ｓ／Ｎ比が大きくなるように）、制御回路２３０を介して、セレクタ２１５による選択（遅延ライン２１１による遅延量）を制御するようになっている。ここで、各受信回路（３ａ）において、例えば、最適なタイミングＴＳａで信号ＳＳａの取り込みを行った時には、信号ＳＳａのレベルが最大となるため、本第１０実施例では、それを利用してタイミング信号ＴＳａのタイミングを規定する。
【００５７】
すなわち、本第１０実施例において、遅延ライン２１１による遅延量は、例えば、６ビットのディジタル信号で制御され、このディジタル信号を各受信回路３ａ〜３ｚにおける信号強度が最大になるようにそれぞれ制御する。そして、この信号強度の最適化の作業は、そのための特別な信号（例えば、『１０１０…』等の系列）を送っている間に実行するように構成する。本第１０実施例によれば、多ビット並列の信号伝送であっても、各ビット間の信号線遅延まで含めて受信回路の動作タイミングを最適化できるという利点がある。
【００５８】
図２５は本発明の第１１実施例としてのタイミング信号発生回路の要部構成を示すブロック図である。
本第１１実施例は、上述した第１０実施例と同様に、多ビットの受信タイミングをそれぞれのビットで最適化するものであり、親回路１は基準クロックＣＫｒにロックした信号（内部クロックＣＫin）を発生するようになっている。ここで、子回路２（２ａ〜２ｚ）は、第１０実施例と同様に、多ビットの受信回路３（３ａ〜３ｚ）のそれぞれのビットに対して設けられ、図２５に示されるように、各子回路２には、位相インターポレータ２３６を用いた微細遅延制御部が設けられ、後述するように、６ビットのディジタル信号で入力サンプリングのタイミング（ＣＬ１，ＣＬ２）を制御するようになっている。
【００５９】
なお、図２５において、参照符号２１２は組み合わせ論理回路、２３４はアップダウンカウンタ、そして、２４１，２４２は受信用ラッチ回路を示している。また、位相インターポレータ２３６には、親回路１の４相ＰＬＬ回路（２５０）の出力（φ１，／φ１，φ２，／φ２）が供給され、制御クロックＣＬ１およびＣＬ２を出力して各ラッチ回路２４１，２４２のサンプリングタイミングを制御するようになっている。ここで、ラッチ回路２４１および２４２は、それぞれ２つのＤ型フリップフロップ（Ｄ−ＦＦ）により構成され、ラッチ回路２４１における２つのフリップフロップは、制御クロックＣＬ１によりサンプリングが制御され、また、ラッチ回路２４２における２つのフリップフロップは、それぞれ制御クロックＣＬ１およびＣＬ２によりサンプリングが制御される。
【００６０】
すなわち、本第１１実施例の各子回路２（２ａ〜２ｚ）においては、１つのビットに対して２つの受信用ラッチ回路２４１および２４２が設けられており、一方のラッチ回路２４１は、データの受信ウィンドウ（ビットセルとも呼ばれる）の中央で入力をサンプリングし、他方のラッチ回路２４２は、隣接する２つのビットセルの境界をサンプリングするようになっている。そのため、これら２つのラッチ回路２４１および２４２は、それぞれ１８０度位相のずれた制御クロックＣＬ１およびＣＬ２により制御され、入力信号は通常の２倍のサンプリングレートでサンプルされるようになっている。このような２つのラッチ回路２４１，２４２を用いることにより、隣接するビットセル間で『０』から『１』或いは『１』から『０』のデータ遷移が生じた場合に、サンプリングのタイミング（制御クロックＣＬ１およびＣＬ２のタイミング）がデータに対して早かったか遅かったかを知ることができる。
【００６１】
具体的に、まず、Ｎ番目のデータが『１』で、Ｎ＋１番目のデータが『０』となるデータ遷移が生じたとき、ビットセル中央サンプリング用ラッチ回路２４１の出力をＤ（Ｎ）とし、且つ、ビットセル境界サンプリング用ラッチ回路２４２の出力をＢ（Ｎ）とすると、『Ｄ（Ｎ），Ｂ（Ｎ），Ｄ（Ｎ＋１）』の系列は『１，０，０』或いは『１，１，０』となる。ここで、系列『１，０，０』はサンプリング用の制御クロック（ＣＬ１，ＣＬ２）のタイミングがデータよりも遅かったことを示し、また、系列『１，１，０』は制御クロックのタイミングがデータよりも早かったことを示している。
【００６２】
次に、Ｎ番目のデータが『０』で、Ｎ＋１番目のデータが『１』となるデータ遷移が生じたとき、『Ｄ（Ｎ），Ｂ（Ｎ），Ｄ（Ｎ＋１）』が系列『０，０，１』となるのは、サンプリング用の制御クロック（ＣＬ１，ＣＬ２）のタイミングがデータよりも早かったことを示し、また、系列『０，１，１』は制御クロックがデータよりも遅かったことを示している。
【００６３】
そして、２つのラッチ回路２４１および２４２の出力を組み合わせ論理回路２１２に通すことにより、制御クロックＣＬ１およびＣＬ２をより遅くするべきか早くするべきかの判定信号（アップ信号ＵＰ，ダウン信号ＤＮ）を得ることができる。この判定信号（ＵＰ，ＤＮ）をアップダウンカウンタ２３４でカウントし、その内容を６ビットの信号（Ｃ００，Ｃ０１，Ｃ０２；Ｃ１０，Ｃ１１，Ｃ１２）に変換して位相インターポレータ２３６に供給して制御クロックＣＬ１およびＣＬ２のタイミングを制御することにより、信号受信のタイミングを最適化してＳ／Ｎ比を大きくすることができる。
【００６４】
ここで、本第１１実施例における信号受信のタイミングを最適化するための処理は、例えば、このタイミング最適化専用の信号（特別な信号、例えば、『１０１０１０…』の系列）を送っている間に実行すればよい。このように、本第１１実施例によれば、前述した第１０実施例のように、信号受信強度をアナログ量として評価するためのＡ／Ｄコンバータ２２０を不要とすることができ、また、スイッチ手段２１０により順次選択することなく、タイミング最適化の処理を多ビットで並行して行うことができるという利点がある。従って、各ビットにおいて、一定の頻度で『０』から『１』或いは『１』から『０』の遷移が保証されている場合（例えば、データが１０Ｂ／８Ｂのような方式でコーディングされている場合）には、各ビットにおける受信タイミングの最適化処理をデータ送受信と並行して行うことができる。
【００６５】
図２６は図２５のタイミング信号発生回路における位相インターポレータ（位相アジャスタ）２３６の一例を示す回路図である。
図２５および図２６に示されるように、位相インターポレータ２３６には、アップダウンカウンタ２３４からの６ビットの信号（Ｃ００，Ｃ０１，Ｃ０２；Ｃ１０，Ｃ１１，Ｃ１２）および親回路１に設けられた４相ＰＬＬ回路（２５０）の出力（φ１，／φ１，φ２，／φ２）が供給されている。これら６ビットの信号により、各差動増幅段２３６１および２３６２における差動入力の重み付けが行われる。ここで、差動増幅段２３６１および２３６２の各入力には、制御信号Ｓnsおよび／Ｓnsにより制御されるスイッチ手段２３６０を介して４相ＰＬＬ回路の出力（φ１，／φ１，φ２，／φ２）が切り替えられて供給されるようになっている。そして、前述した図１５と同様に、２組の差動増幅段２３６１，２３６２からの信号を出力段（コンパレータ）２３６３に通すことにより、制御クロックＣＬ１およびＣＬ２を生成するようになっている。
【００６６】
図２７は図２５のタイミング信号発生回路に利用可能な４相ＰＬＬ回路２５０の一例を示す回路図である。
図２７に示されるように、４相ＰＬＬ回路２５０は、４段の差動増幅部２５１１〜２５１４，４つの信号変換部２５２１〜２５２４，および，インバータ２５３１〜２５３４を備えて構成されている。すなわち、４段の差動増幅部２５１１〜２５１４を縦列接続し、所定の信号を各信号変換部２５２１〜２５２４に供給し、インバータ２５３１〜２５３４でレベル反転および波形成形して４相の出力信号φ１，／φ１，φ２，／φ２を得るようになっている。
【００６７】
図２８は図２７の４相ＰＬＬ回路における信号変換部２５２（２５２１〜２５２４）の一例を示す回路図であり、図２９は図２７の４相ＰＬＬ回路における差動増幅部２５１（２５１１〜２５１４）の一例を示す回路図である。
図２７および図２８に示されるように、信号変換部２５２（２５２１〜２５２４）には２つの入力信号（Ａ，Ｂ）が供給され、１つの出力信号（Ｚ）を出力するようになっている。すなわち、各信号変換部２５２（２５２１〜２５２４）には、縦列接続された４段の差動増幅部における２段目の差動増幅部２５１２または４段目の差動増幅部２５１４の各２つの出力信号が入力ＡおよびＢとして供給され、これら２つの入力ＡおよびＢを処理して１つの出力Ｚを生成するようになっている。そして、この出力Ｚはインバータ２５３（２５３１〜２５３４）を介してレベル反転および波形成形され、それぞれ出力φ１，φ２，／φ１，／φ２として４相ＰＬＬ回路２５０から出力される。ここで、信号変換部２５２は、信号ＩＮＨが高レベル“Ｈ”のときは、常に、高レベル“Ｈ”の信号（Ｚ）を出力し、信号ＩＮＨが低レベル“Ｌ”で且つ制御信号ＣＴＬが高レベル“Ｈ”のときに、入力信号ＡおよびＢに応じた信号（Ｚ）が出力されるようになっている。
【００６８】
図２７および図２９に示されるように、差動増幅部２５１（２５１１〜２５１４）は縦列接続され、前段の差動増幅部２５１１，２５１２，２５１３の出力信号（ＯＵＴ１，ＯＵＴ２）が後段の差動増幅部２５１２，２５１３，２５１４の入力信号ＩＮ１，ＩＮ２として供給されるようになっている。なお、初段の差動増幅部２５１１には、最終段（４段目）の差動増幅部２５１４の出力信号が供給される。ここで、差動増幅部２５１は、制御信号ＣＴＬが高レベル“Ｈ”のときに活性化されるようになっている。
【００６９】
図３０は図２７の４相ＰＬＬ回路の出力信号を示す図である。
図２８および図２９に示す信号変換部２５２および差動増幅部２５１を適用して構成した４相ＰＬＬ回路２５０により、図３０に示すような位相が９０度づつ異なる４相の出力信号φ１，φ２，／φ１，／φ２が得られる。これらの信号φ１，φ２，／φ１，／φ２は、例えば、図２５に示すような子回路２における位相インターポレータ２３６に供給されるのは前述した通りである。
【００７０】
なお、４相ＰＬＬ回路２５０、および、信号変換部２５２並びに差動増幅部２５１の構成は、上述したものに限定されるものではなく、様々な回路構成とすることができるのはいうまでもない。
上述したように、本発明の各実施例に係るタイミング信号発生回路によれば、親回路よりも遙かに簡単な構成の子回路により基準クロックに同期したタイミング信号を発生させることができる。また、基準クロックの周波数に応じて子回路の応答速度を変化させることにより、広い周波数範囲に渡って高精度のタイミング信号の発生が可能になる。すなわち、基準クロック信号に同期して一定の位相差の関係にあるタイミングパルスを多数の簡単な構造の子回路で発生でき、また、高速信号の送信および受信に必要な高精度のタイミング信号を小さな占有面積の回路により発生することができる。
【００７１】
なお、親回路および複数の子回路は、１つの半導体集積回路装置（ＬＳＩチップ）内に設けることもできるが、親回路および各子回路をそれぞれ異なる半導体集積回路装置に設けるように構成してもよい。すなわち、本発明の各実施例に係るタイミング信号発生回路を複数の半導体集積回路装置を有する半導体集積回路システム、或いは、マルチチップモジュール（ＭＣＭ）等に対しても適用することができる。
【００７２】
次に、本発明に係る位相インターポレータの実施例を添付図面を参照して説明する。
図３１は本発明に係る位相インターポレータの原理構成を示すブロック図であり、図３２は図３１の位相インターポレータの動作を説明するための波形図である。
【００７３】
図３１において、参照符号４１および４２はアナログ周期波形生成部、４３は重み付け制御部、４４は加算波形生成部、そして、４５はアナログ／ディジタル変換部を示している。
図３１に示されるように、アナログ周期波形生成部４１は、第１のディジタル周期信号ＤＩＳ１を受け取ってアナログ的な値を有する第１のアナログ周期波形（ｆ１：図３２参照）を生成するものであり、また、アナログ周期波形生成部４２は、第２のディジタル周期信号ＤＩＳ２を受け取ってアナログ的な値を有する第２のアナログ周期波形（ｆ２：図３２参照）を生成するものである。ここで、第１のディジタル周期信号ＤＩＳ１および第２のディジタル周期信号ＤＩＳ２は、時間軸のずれた信号（異なる位相の信号）となっている。なお、位相インターポレータは、例えば、このような異なる位相のディジタル信号ＤＩＳ１およびＤＩＳ２から、中間の任意の位相を有するディジタル信号を生成するものである。
【００７４】
第１のアナログ周期波形ｆ１および第２のアナログ周期波形ｆ２は、重み付け制御部４３により重み付けが行われ、加算波形生成部４４により加算されて、第３のアナログ周期波形（ｆ３：図３２参照）が生成される。すなわち、ｘを０≦ｘ≦１とすると、ｆ３＝（１−ｘ）ｆ１＋ｘｆ２としてなるような第３のアナログ周期波形ｆ３が加算波形生成部４４の出力として得られることになる。
【００７５】
そして、アナログ／ディジタル変換部４５により、第３のアナログ周期波形ｆ３が所定の位相を有する第３のディジタル周期信号ＤＯに変換されて出力される。ここで、アナログ／ディジタル変換部４５は、例えば。第３のアナログ周期波形ｆ３を基準電圧Ｖｒと比較して『０』または『１』を出力するコンパレータにより構成される。
【００７６】
なお、本発明に係る位相インターポレータは、例えば、前述したタイミング信号発生回路における位相インターポレータ１３６，２３６（図１４、図１９および図２０等）として適用することができるが、他の様々な回路に対しても幅広く適用することができるのはいうまでもない。
図３３は本発明の第１２実施例としての位相インターポレータの構成例を示す回路図であり、図３４は図３３の位相インターポレータにおける重み付け制御部の構成例を示す回路図である。図３３において、参照符号４１ａ，４１ｂおよび４２ａ，４２ｂは正弦波発生回路、４３０は重み付け制御回路（重み付け制御部）、４４０は演算増幅回路（加算波形生成回路）、そして、４５０は比較回路（アナログ／ディジタル変換回路）を示している。
【００７７】
前に、図２１を参照して説明したように、図３３に示す本第１２実施例の位相インターポレータは、ディジタル信号（矩形波）ＤＩＳ１およびＤＩＳ２を遅延回路４１ａおよび４２ａに通すことにより、矩形波を三角波に変換し、さらに、ドライバ回路（非線形の増幅回路）４１ｂおよび４２ｂに通すことにより、三角波を正弦波（疑似正弦波）に変換するようになっている。さらに、これらの正弦波（ｆ１およびｆ２）は、重み付け制御回路４３０へ供給され、それぞれ重み付け制御部（４３０１および４３０２）により所定の重み付けが行われた後、演算増幅回路４４０により加算されて、コンパレータ４５０へ供給される。
【００７８】
図３４に示されるように、重み付け制御部４３０１（４３０２）は、入力と出力との間に並列に設けられた複数（ｎ個）のトランスファーゲートにより構成されている。これらｎ個（例えば、１６個）のトランスファーゲートは、それぞれ制御信号Ｃ４１〜Ｃ４ｎにより接続制御されるようになっており、入力と出力との間を導通するトランスファーゲートの数により正弦波ｆ１（ｆ２）に対する重み付けを行うようになっている。すなわち、図３４の回路例では、制御信号Ｃ４１〜Ｃ４ｎの内の任意の数を高レベル“Ｈ”とすることにより、対応する数のトランスファーゲートをオン状態としてコンダクタンス（演算増幅回路４４０の入力側のコンダクタンス）を変化させるようになっている。
【００７９】
なお、図３４では、各トランスファーゲートを構成するｎＭＯＳおよびｐＭＯＳトランジスタは全て同じサイズとして構成しているが、各トランスファーゲートにおけるｎＭＯＳおよびｐＭＯＳトランジスタのサイズを変化させ（例えば、最小のトランジスタのゲート幅を１として、他のトランジスタのゲート幅をそれぞれ 1.1, 1.2, 1.3, …と設定し）、任意のトランスファーゲートをオン状態とし、或いは、任意の複数のトランスファーゲートを組み合わせてオン状態とすることにより、すなわち、少なくとも１つのトランスファーゲートを導通することにより、正弦波ｆ１（ｆ２）に対する重み付けを行うように構成することもできる。
【００８０】
図３５は本発明の第１３実施例としての位相インターポレータの構成例を示す回路図である。図３５において、参照符号４１０１はセレクタ回路、４１１１〜４１１ｎはＣＭＯＳインバータ、４１０３は容量負荷、そして、４１０４は比較回路（コンパレータ）を示している。
セレクタ回路４１０１は、第１のディジタル周期信号ＤＩＳ１が入力されるｋ個のＣＭＯＳインバータ４１１１〜４１１ｋと、第２のディジタル周期信号ＤＩＳ２が入力されるｎ−ｋ個のＣＭＯＳインバータ４１１ｋ〜４１１ｎを選択制御するものである。すなわち、セレクタ回路４１０１により、ディジタル信号ＤＩＳ１を入力とするＣＭＯＳインバータの数（ｋ個）と、ディジタル周期信号ＤＩＳ２を入力とするＣＭＯＳインバータの数（ｎ−ｋ個）とが制御されるようになっている。ここで、ＣＭＯＳインバータ４１１１〜４１１ｎは、例えば、１６個設けられている。また、各ＣＭＯＳインバータ４１１１〜４１１ｎの出力は共通接続され、容量負荷４１０３が接続された端子（コンパレータ４１０４の入力端子）に供給される。そして、コンパレータ４１０４により、基準電圧Ｖｒ(1/2・Ｖcc）と比較されて『０』または『１』のディジタル周期信号ＤＯが出力される。
【００８１】
各ＣＭＯＳインバータ４１１１〜４１１ｎは、矩形波であるディジタル信号ＤＩＳ１またはＤＩＳ２を直接入力とするが、各ＣＭＯＳインバータ４１１１〜４１１ｎの出力は、それぞれ容量負荷４１０３によりアナログ的な値を有するアナログ周期波形となる。本第第１３実施例の位相インターポレータでは、第１および第２のディジタル周期信号ＤＩＳ１およびＤＩＳ２に対してそれぞれ接続するＣＭＯＳインバータの数を制御することにより、ディジタル信号（ＤＩＳ１，ＤＩＳ２）のアナログ波形化とそれに対する重み付けの制御を共に行うようになっている。そして、本第１３実施例の位相インターポレータは、正弦波発生回路が不要で重み制御のリニアリティが高いという利点がある。
【００８２】
図３６は本発明の第１４実施例としての位相インターポレータの構成例を示す回路図である。
本第１４実施例の位相インターポレータでは、各ディジタル信号ＤＩＳ１およびＤＩＳ２をそれぞれ２つのインバータ４２１１，４２１２および４２２１，４２２２で受け、これらインバータ４２１１，４２１２および４２２１，４２２２の出力により複数のＣＭＯＳインバータの出力段４２３１〜４２３ｎおよび４２４１〜４２４ｎの各ｐＭＯＳ並びにｎＭＯＳトランジスタを駆動するようになっている。ここで、各出力段４２３１〜４２３ｎ（４２４１〜４２４ｎ）の出力はそれぞれ制御信号Ｃ４１１〜Ｃ４１ｎ（Ｃ４２１〜Ｃ４２ｎ）により接続制御されるトランスファーゲートを介して取り出され、共通接続されて、コンパレータ４２５０の入力に供給されている。
【００８３】
すなわち、本第１４実施例の位相インターポレータは、上述した第１３実施例と同様に、重み付けの制御として複数のＣＭＯＳインバータを使用するが、制御信号により接続する数を制御するのは出力段のみであり、入力回路（インバータ４２１１，４２１２および４２２１，４２２２）は共通としている。ここで、各出力段（および各トランスファゲート）４２３１〜４２３ｎおよび４２４１〜４２４ｎを構成するｎＭＯＳおよびｐＭＯＳトランジスタは、同じサイズとして構成され、また、接続制御する出力段の数は、例えば、１６個または３２個とされている。
【００８４】
本第１４実施例の位相インターポレータは、回路の入力容量が重みの値によらず一定であるため、ローディング効果による入力ディジタル信号ＤＩＳ１，ＤＩＳ２の位相ずれが発生せず、より正確なタイミング（位相差）を有するディジタル信号ＤＯを生成することができるという利点がある。
図３７は本発明の第１５実施例としての位相インターポレータの構成例を示す回路図であり、図３８は図３７の位相インターポレータにおけるトランスコンダクタの例を示す回路図である。
【００８５】
図３７に示されるように、本第１５実施例の位相インターポレータは、各ディジタル入力信号ＤＩＳ１およびＤＩＳ２を、それぞれインバータ４３０１および４３０２並びに容量負荷４３０３および４３０４よりなる積分回路により三角波に変換し、トランスコンダクタ（可変トランスコンダクタ）４３０５および４３０６に供給する。ここで、積分回路は、ディジタル信号により定電流をスイッチすることにより得られるが、他の様々な積分回路を使用することもでき、また、積分回路ではなく単にディジタル信号の高周波成分を減衰させるフィルタ回路であってもよい。
【００８６】
図３８（ａ）および図３８（ｂ）に示されるように、トランスコンダクタ４３０５（４３０６）は、入力電圧に対応した電流出力を取り出すものである。
まず、図３８（ａ）のトランスコンダクタ４３０５は、ｐＭＯＳトランジスタ４３５１，４３５４、ｎＭＯＳトランジスタ４３５２、および、抵抗４３５３により構成され、トランジスタ４３５２のゲートに印加される入力電圧（ＩＮ）に応じた電流をトランジスタ４３５１に流し、該トランジスタ４３５１とカレントミラー接続されたトランジスタ４３５４を流れる電流を電流出力として取り出すようになっている。
【００８７】
また、図３８（ｂ）のトランスコンダクタ４３０５は、ｐＭＯＳトランジスタ４３６１，４３６４，４３６６、および、ｎＭＯＳトランジスタ４３６２，４３６３，４３６５により構成され、差動回路の一方の入力（トランジスタ４３６２のゲート）に印加される入力電圧（ＩＮ）と他方の入力に印加される基準電圧(1/2・Ｖcc）とに応じてトランジスタ４３６４を流れる電流を、該トランジスタ４３６４とカレントミラー接続されたトランジスタ４３６６から電流出力として取り出すようになっている。
【００８８】
なお、トランスコンダクタ４３０５（４３０６）は、図３８に示すもの以外に、連続時間アナログ処理の分野で知られている様々なトランスコンダクタ回路を適用することができる。
図３７に示されるように、三角波をトランスコンダクタ４３０５および４３０６により電流信号に変換した後、抵抗負荷４３０７に出力することで、重み付きの和が実現される。そして、コンパレータ４３０８により基準電圧(1/2・Ｖcc）と比較して、所定の位相を有するディジタル信号ＤＯを生成する。
【００８９】
本第１５実施例の位相インターポレータでは、三角波への変換と和を作る回路を別々に最適化できるために、高精度の回路が設計が可能となる利点がある。
図３９は本発明の第１６実施例としての位相インターポレータの構成例を示す回路図である。図３９において、参照符号Ｖ１＋は第１のディジタル周期信号ＤＩＳ１に対応し、Ｖ１−は第１のディジタル周期信号ＤＩＳ１の反転信号（／ＤＩＳ１）に対応し、Ｖ２＋は第２のディジタル周期信号ＤＩＳ２に対応し、そして、Ｖ２−は第２のディジタル周期信号ＤＩＳ２の反転信号（／ＤＩＳ２）に対応している。
【００９０】
図３９に示されるように、本第１６実施例の位相インターポレータにおいて、アナログ周期波形生成部および加算波形生成部は、スイッチ付きの定電流源（４４０１，４４０３および４４０２，４４０４）を容量負荷（４４０５および４４０６）に接続することで構成されている。すなわち、第１の入力ディジタル信号ＤＩＳ１（Ｖ１＋）が高レベル“Ｈ”の時には、スイッチ付きの定電流源４４０１におけるｎＭＯＳトランジスタ４４１４がオン状態でｐＭＯＳトランジスタ４４１１がオフ状態となり、また、スイッチ付きの定電流源４４０２におけるｎＭＯＳトランジスタ４４２４がオフ状態でｐＭＯＳトランジスタ４４２１がオン状態となって、容量負荷４４０５にはｎＭＯＳトランジスタ４４１３および４４１４を介して電流が流れ、また、容量負荷４４０６にはｐＭＯＳトランジスタ４４２１および４４２２を介して電流が流れる。逆に、第１の入力ディジタル信号ＤＩＳ１が低レベル“Ｌ”の時には、容量負荷４４０５にはｐＭＯＳトランジスタ４４１１および４４１２を介して電流が流れ、また、容量負荷４４０６にはｎＭＯＳトランジスタ４４２３および４４２４を介して電流が流れる。なお、位相が異なる第２入力ディジタル信号ＤＩＳ２（Ｖ２＋）に対しても同様である。また、一端がコンパレータ４４０７の正論理入力に接続された容量負荷４４０５の他端は中間電位(1/2・Ｖcc）とされ、同様に、一端がコンパレータ４４０７の負論理入力に接続された容量負荷４４０６の他端も中間電位(1/2・Ｖcc）とされている。
【００９１】
そして、正論理のディジタル周期信号ＤＩＳ１，ＤＩＳ２（Ｖ１＋，Ｖ２＋）によるアナログの加算波形（容量負荷４４０５の一端における波形）と、負論理のディジタル周期信号／ＤＩＳ１，／ＤＩＳ２（Ｖ１−，Ｖ２−）によるアナログの加算波形（容量負荷４４０６の一端における波形）とがコンパレータ４４０７で比較され、その比較結果に応じたディジタル周期信号ＤＯが出力される。
【００９２】
なお、本第１６実施例の位相インターポレータにおいて、重み付けの制御は、バイアス信号（Ｖｃｐ１，Ｖｃｎ１；Ｖｃｐ２，Ｖｃｎ２）の電圧レベルを変化させることにより行われるが、このバイアス信号を発生する回路に関しては、図４０および図４１を参照して後述する。
このように、本第１６実施例の位相インターポレータは、アナログ周期波形生成ぶおよび加算波形生成部を、第１のディジタル周期信号ＤＩＳ１（Ｖ１＋，Ｖ１−）により定電流源（４４１２，４４１３および４４２２，４４２３）から共通の容量負荷（４４０５，４４０６）に流れる電流の極性を切り替える電流極性切り替え手段（４４１１，４４１４および４４２１、４４２４）、および、電流源の電流値を制御する電流値制御手段（４４１２，４４１３および４４２２，４４２３）を備えて構成される。なお、第２のディジタル周期信号ＤＩＳ２についても同様に構成されている。
【００９３】
スイッチ付き定電流源４４０１（４４０２〜４４０４）は、ＣＭＯＳインバータを構成するｐＭＯＳトランジスタ４４１１およびｎＭＯＳトランジスタ４４１４の各ドレイン側に定電流モードにバイアスされたｐＭＯＳトランジスタ４４１２およびｎＭＯＳトランジスタ４４１３を挿入した構造とされている。なお、ＣＭＯＳインバータを構成するトランジスタのドレイン側ではなく、ソース側（ｐＭＯＳトランジスタ４４１１のソースと高電位電源線Ｖccとの間、および、ｎＭＯＳトランジスタ４４１４のソースと低電位電源線Ｖssとの間）に定電流モードにバイアスされたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを挿入してもよい。
【００９４】
本第１６実施例の位相インターポレータは、ディジタル入力信号をアナログ信号へ変換する機能（アナログ周期波形生成部の機能）、および、和を生成する機能（加算波形生成部の機能）を１つの端子上で実現することができ、回路構成を簡略化して消費電力を低減することが可能である。
図４０は図３９の位相インターポレータにおけるバイアス信号を発生する回路の一例を示す回路図であり、図４１は図３９の位相インターポレータにおけるバイアス信号を発生する回路の他の例を示す回路図である。
【００９５】
上述したように、図３９に示す位相インターポレータは、各ディジタル周期信号ＤＩＳ１，ＤＩＳ２；／ＤＩＳ１，／ＤＩＳ２の重み付けの制御は、バイアス信号Ｖｃｐ１，Ｖｃｎ１；Ｖｃｐ２，Ｖｃｎ２の電圧レベルを変化させることにより行うが、このバイアス信号を発生するバイアス信号発生回路（４４０８）の例を図４０および図４１に示す。
【００９６】
図４０に示されるように、バイアス信号発生回路４４０８の一例としては、直列接続された２つのｐＭＯＳトランジスタ４４８１，４４８２の組を並列に複数組設け、各一方のトランジスタ４４８１のゲートに対して基準電圧（Ｖｒ）を印加すると共に、各他方のトランジスタ４４８２のゲートに対してそれぞれ制御信号（ディジタル信号）Ｃ４３１〜Ｃ４３ｎを供給してスイッチング制御するようになっている。
【００９７】
ここで、２つのトランジスタの組（４４８１，４４８２）は、全てｎＭＯＳトランジスタ４４８３の一端に共通接続されており、制御信号Ｃ４３１〜Ｃ４３ｎにより選択された（導通状態とされた）トランジスタの組を流れる電流の総和がｎＭＯＳトランジスタ４４８３に流れるようになっている。さらに、トランジスタ４４８３を流れる電流は、カレントミラー接続されたｎＭＯＳトランジスタ４４８４、および、このトランジスタ４４８４と直列に接続されたｐＭＯＳトランジスタ４４８５に流れる。そして、トランジスタ４４８５および４４８４（４４８３）を介して、バイアス信号Ｖｃｐ１（Ｖｃｐ２）およびＶｃｎ１（Ｖｃｎ２）が得られることになる。なお、図３９の位相インターポレータに対しては、バイアス信号Ｖｃｐ１，Ｖｃｎ１を発生する回路と、バイアス信号Ｖｃｐ２，Ｖｃｎ２を発生する回路との２つのバイアス信号発生回路が必要となり、例えば、バイアス信号Ｖｃｐ１，Ｖｃｎ１を発生するバイアス信号発生回路に対して正論理の制御信号Ｃ４３１〜Ｃ４３ｎを供給する場合には、バイアス信号Ｖｃｐ２，Ｖｃｎ２を発生するバイアス信号発生回路に対しては反転論理の制御信号（／Ｃ４３１〜／Ｃ４３ｎを供給して重み付けの制御を行うことになる。
【００９８】
このように、図４０に示すバイアス信号発生回路４４０８は、電流出力型のＤ／Ａコンバータとして構成され、被制御側の電流源ではＤ／Ａコンバータから受けた電流をカレントミラー回路でミラーすることで可変の定電流を得ており、制御信号Ｃ４３１〜Ｃ４３ｎに応じた所定の電圧レベルを有するバイアス信号Ｖｃｐ１（Ｖｃｐ２）およびＶｃｎ１（Ｖｃｎ２）を発生するようになっている。このバイアス信号発生回路は、被制御側の電流源が簡単な構成になるため、少ない回路量で実現できる利点がある。
【００９９】
図４１は図３９の位相インターポレータにおけるバイアス信号を発生する回路の他の例を示す回路図である。
図４１に示されるように、バイアス信号発生回路４４０８の他の例としては、基準電圧（Ｖｒ）が印加された複数のｐＭＯＳトランジスタ４４８６のドレインに対して、それぞれ制御信号（ディジタル信号）Ｃ４４１〜Ｃ４４ｎによりスイッチング制御されるｐＭＯＳトランジスタ４４８７，４４８８の一端（ソース）を接続するようになっている。ここで、各組のトランジスタ４４８７のゲートにはそれぞれ対応する制御信号Ｃ４４１〜Ｃ４４ｎが供給され、また、各組のトランジスタ４４８８のゲートにはそれぞれインバータ４４８９で反転された制御信号（／Ｃ４４１〜／Ｃ４４ｎ）が供給されるようになっている。従って、各組において、トランジスタ４４８７および４４８８のいずれか一方がオン状態で他方がオフ状態になる。
【０１００】
各組のトランジスタ４４８７の他端（ドレイン）は共通接続されて、オン状態のトランジスタ４４８７を流れる電流の総和がｎＭＯＳトランジスタ４４８３１に流れるようになっており、同様に、各組のトランジスタ４４８８の他端は共通接続されて、オン状態のトランジスタ４４８８を流れる電流の総和がｎＭＯＳトランジスタ４４８３２に流れるようになっている。そして、図４０を参照して説明したのと同様に、トランジスタ４４８３１および４４８３２を流れる電流は、カレントミラー接続されたｎＭＯＳトランジスタ４４８４１および４４８４２、並びに、このトランジスタ４４８４１および４４８４２と直列に接続されたｐＭＯＳトランジスタ４４８５１および４４８５２に流れ、それぞれバイアス信号Ｖｃｐ１，Ｖｃｎ１およびＶｃｐ２，Ｖｃｎ２が得られることになる。
【０１０１】
このように、図４１に示すバイアス信号発生回路４４０８は、電流源の出力値を制御するための電流制御型のＤ／Ａコンバータの出力が、相補の出力ノードに切り替えられて接続されるようになっている。ここで、Ｄ／Ａコンバータの出力電流そのものは常に一定に保たれているため、Ｄ／Ａコンバータの出力トランジスタの電圧は一定に保たれ、電流が断続する場合に見られるようなスパイク状の過渡応答がなくなる利点がある。また、電流出力型のＤ／Ａコンバータの消費電流も低減（半分程度に）することができる。
【０１０２】
図４２は図３９の第１６実施例の変形例としての可変の電流源（４５００）の構成例を示す回路図であり、前述した図３９の位相インターポレータにおける各定電流源（４４０１〜４４０４）として適用されるものである。なお、図４２に示す電流源４５００において、バイアス信号（バイアス電圧）Ｖｃｐ，Ｖｃｎは一定の電圧レベルの信号であり、制御信号Ｃ４５１〜Ｃ４５ｎにより重み付けの制御を行うようになっている。
【０１０３】
図４２に示されるように、本変形例の可変電流源４５００は、図３９の定電流源４４０１において、バイアス信号Ｖｃｐ（Ｖｃｐ１）およびＶｃｎ（Ｖｃｎ１）が供給されるトランジスタ４５０１および４５０３（４４１２および４４１３に対応）を複数組設け、これら各組のトランジスタ４５０１および４５０３の間にｐＭＯＳトランジスタ４５０６およびｎＭＯＳトランジスタ４５０８をそれぞれ設けるようになっている。ここで、各組のトランジスタ４５０８のゲートには正論理の制御信号Ｃ４５１〜Ｃ４５ｎが供給され、また、各組のトランジスタ４５０６のゲートにはそれぞれインバータ４５０７を介して反転された制御信号（／Ｃ４５１〜／Ｃ４５ｎ）が供給されている。そして、各組の４５０６および４５０８の接続ノードを共通接続して、出力（出力端子）ｏｕｔを取り出すようになっている。なお、この出力端子ｏｕｔは、図３９に示されるように、例えば、容量負荷（４４０５または４４０６）の一端およびコンパレータ（４４０７）の１つの入力端子に接続されることになる。
【０１０４】
このように、図４２に示す本変形例の可変電流源は、可変の電流源を得るためにカレントミラーの出力トランジスタ（４５０６，４５０８）の数を制御しており、カレントミラー動作のトランジスタ（４５０２，４５０３）のゲートバイアス（バイアス信号Ｖｃｐ，Ｖｃｎ）を常に一定に保持するようになっており、電流の安定性を高くすることができる。さらに、本変形例の可変電流源は、トランジスタの個数による電流制御であるためリニアリティも良好になるという利点もある。
【０１０５】
図４３は本発明の第１７実施例としての位相インターポレータの一部の構成例を示す回路図であり、図３９の位相インターポレータにおけるコンパレータ４４０７の２つの入力端子間にクランプ回路４６００を設けたものである。
図４３に示されるように、例えば、図３９の位相インターポレータにおけるコンパレータ４４０７の２つの入力端子間（アナログ波形が加算されて発生するノード）にクランプ回路４６００を設けることにより、電流源の電流値にアンバランスが有った場合でも、クランプ回路４６００によりこれらのノードのコモンモード電位が一定に保持されるため、次段のコンパレータ４４０７による比較動作が常に一定の状態で行うことができ、タイミング精度を向上させることが可能となる。
【０１０６】
図４３に示すクランプ回路４６００は、直列に接続した２つのｎＭＯＳトランジスタ４６０１，４６０２の各ゲートに対して 1/2・Ｖcc（基準電圧）を印加すると共に、トランジスタ４６０１および４６０２の接続個所に対しても 1/2・Ｖccを印加して、コンパレータ４４０７の２つの入力端子間の電位をクランプするようになっている。なお、クランプ回路４６００としては、図４３に示すものの他に様々な構成のものが適用可能である。
【０１０７】
図４４は本発明の第１８実施例としての位相インターポレータの構成例を説明するための図である。図４４において、横軸は、Ｄ／Ａ入力コード、すなわち、制御信号によって選択（接続）されるトランジスタの数を示し、また、縦軸は、これら選択されたトランジスタを流れる総和としての出力電流を示している。
上述したように、本発明の位相インターポレータは、各アナログ周期波形の重み付けを制御する重み付け制御を実現するために、例えば、複数の同一サイズのトランジスタを制御信号（ディジタル信号）により選択して、接続するトランジスタの数を制御して電流出力を調整するようになっている。
【０１０８】
図４４における特性曲線ＬＬ１は、この同一サイズのトランジスタを制御信号により選択した場合の接続されたトランジスタの数と出力電流との関係を示すもので、非線形的な曲線となっている。
そこで、本第１８実施例では、図４４における特性曲線ＬＬ２に示されるように、制御信号により制御されるトランジスタの数と出力電流との関係が線形的な曲線（直線）となるように、各トランジスタのサイズを調整するものである。
【０１０９】
例えば、図４０に示すバイアス信号発生回路では、制御信号Ｃ４３１〜Ｃ４３ｎに応じて導通（接続）するトランジスタ４４８２の数が制御され、そして、導通した全てのトランジスタ４４８２を介して流れる電流の総和がトランジスタ４４８３に流れることになるが、このような場合、本第１８実施例を適用することにより、制御信号Ｃ４３１〜Ｃ４３ｎに応じて導通するトランジスタ４４８２の数とトランジスタ４４８３に流れる電流（出力電流）とが線形の関係を保つように各トランジスタ４４８２（４４８１）のサイズが調整されることになる。なお、このトランジスタサイズの調整は、上記の電流Ｄ／Ａコンバータにおけるトランジスタだけでなく、カレントミラー回路等で発生する非線形成分を補償するためにカレントミラー回路等に関連するトランジスタ（例えば、トランジスタ４４８３，４４８４，４４８５等）のサイズも調整することができる。
【０１１０】
このように、本第１８実施例を適用することにより、位相インターポレータが出力する信号のタイミング精度をより一層向上させることが可能になる。
【０１１１】
【発明の効果】
以上、詳述したように、本発明によれば、基準クロックに同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することができる。すなわち、本発明によれば、基準クロック信号に同期して一定の位相差の関係にあるタイミングパルスを多数の簡単な構造の子回路で発生することができる。そのため、高速信号の送信および受信に必要な高精度のタイミング信号を小さな回路面積で発生することができる。
【図面の簡単な説明】
【図１】従来のタイミング信号発生回路の一例を示すブロック図である。
【図２】本発明に係るタイミング信号発生回路の原理構成を示すブロック図である。
【図３】本発明の第１実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図４】図３のタイミング信号発生回路の可変遅延ラインにおける遅延ユニットの一例を示す回路図である。
【図５】図３のタイミング信号発生回路における位相比較回路の一例を示すブロック回路図である。
【図６】図５の位相比較回路の動作を説明するためのタイミング図である。
【図７】図３のタイミング信号発生回路におけるチャージポンプ回路の一例を示す回路図である。
【図８】図３のタイミング信号発生回路の可変遅延ラインにおける遅延ユニットの他の例を示す回路図である。
【図９】本発明の第２実施例としてのタイミング信号発生回路における制御信号発生回路の構成例を示すブロック回路図である。
【図１０】図９の制御信号発生回路の出力を変換する電流−電圧変換回路の一例を示す回路図である。
【図１１】本発明の第３実施例としてのタイミング信号発生回路の要部構成の一例を示すブロック図である。
【図１２】図１１のアップダウンカウンタの出力をＤ／Ａ変換するＤ／Ａコンバータの一例を示すブロック回路図である。
【図１３】図１２に示すＤ／Ａコンバータにおける１つの電流マトリクスセルの構成例を示す回路図である。
【図１４】本発明の第４実施例としての子回路に適用するタイミング信号発生回路の構成例を示すブロック図である。
【図１５】図１４の位相インターポレータの一例を示す回路図である。
【図１６】本発明の第５実施例としての位相インターポレータの構成例を示す回路図である。
【図１７】本発明の第５実施例のシミュレーションを行うために使用したタイミング信号発生回路の構成例を示す回路図である。
【図１８】図１７のタイミング信号発生回路のシミュレーション結果を示す図である。
【図１９】本発明の第６実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図２０】本発明の第７実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図２１】本発明の第８実施例としての正弦波発生回路の構成例を示す回路図である。
【図２２】図２１の正弦波発生回路のシミュレーション結果を示す図である。
【図２３】本発明の第９実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図２４】本発明の第１０実施例としてのタイミング信号発生回路の構成例を示すブロック図である。
【図２５】本発明の第１１実施例としてのタイミング信号発生回路の要部構成の一例を示すブロック図である。
【図２６】図２５のタイミング信号発生回路における位相インターポレータ（位相アジャスタ）の一例を示す回路図である。
【図２７】図２５のタイミング信号発生回路に利用可能な４相ＰＬＬ回路の一例を示す回路図である。
【図２８】図２７の４相ＰＬＬ回路における差動増幅部の一例を示す回路図である。
【図２９】図２７の４相ＰＬＬ回路における信号変換部の一例を示す回路図である。
【図３０】図２７の４相ＰＬＬ回路の出力信号を示す図である。
【図３１】本発明に係る位相インターポレータの原理構成を示すブロック図である。
【図３２】図３１の位相インターポレータの動作を説明するための波形図である。
【図３３】本発明の第１２実施例としての位相インターポレータの構成例を示す回路図である。
【図３４】図３３の位相インターポレータにおける重み付け制御部の構成例を示す回路図である。
【図３５】本発明の第１３実施例としての位相インターポレータの構成例を示す回路図である。
【図３６】本発明の第１４実施例としての位相インターポレータの構成例を示す回路図である。
【図３７】本発明の第１５実施例としての位相インターポレータの構成例を示す回路図である。
【図３８】図３７の位相インターポレータにおけるトランスコンダクタの例を示す回路図である。
【図３９】本発明の第１６実施例としての位相インターポレータの構成例を示す回路図である。
【図４０】図３９の位相インターポレータにおけるバイアス信号を発生する回路の一例を示す回路図である。
【図４１】図３９の位相インターポレータにおけるバイアス信号を発生する回路の他の例を示す回路図である。
【図４２】図３９の第１６実施例の変形例としての可変の電流源の構成例を示す回路図である。
【図４３】本発明の第１７実施例としての位相インターポレータの一部の構成例を示す回路図である。
【図４４】本発明の第１８実施例としての位相インターポレータの構成例を説明するための図である。
【符号の説明】
１…親回路
２…子回路
１０…ＤＬＬ回路
１１…可変遅延ライン
１２，１２ａ，１２ｂ…位相比較回路
１３…制御信号発生回路
１４…駆動回路（クロックドライバ）
１５…セレクタ
２１…電圧制御発振器（ＶＣＯ）
１３１…チャージポンプ回路
１３２…バッファアンプ
１３３…電流−電圧変換回路
１３４，１３４ａ，１３４ｂ，２３４…アップダウンカウンタ
１３５…Ｄ／Ａコンバータ
１３６，２３６…位相インターポレータ
２１２…組み合わせ論理回路
２１０…選択手段
２２０…Ａ／Ｄコンバータ
２３０…制御回路
２４１，２４２…ラッチ回路
２５０…４相ＰＬＬ回路
ＣＫｒ…基準クロック
ＣＫin…内部クロック
ＣＳ…制御信号
Ｄ…遅延ユニット（遅延段）
４１，４２…アナログ周期波形生成部
４３…重み付け制御部
４４…加算波形生成部
４５…アナログ／ディジタル変換部
ＤＩＳ１…第１のディジタル周期信号
ＤＩＳ２…第２のディジタル周期信号
ＤＯ…ディジタル出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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