(57)【特許請求の範囲】
【請求項１】
複数のグループのアレイと、ロー方向に伸張する複数のワードラインと、カラム方向に伸張する複数の第１ビットラインとを有し、前記各グループはワードラインに各々対応し、前記第１ビットラインの間に並列に接続される複数のメモリセルを具備していて、
カラム方向に伸張する複数の第２ビットラインと、前記第２ビットラインと各々対応される複数のデータラインと、電源電圧のレベルを持つ第１選択信号が印加されるゲート及び第１ビットラインの一方の端と対応される第２ビットラインの間に各々形成される電流通路を持つＮＭＯＳトランジスターと、で構成され、前記第１選択信号に応答してグループ中、偶数番目のそれらを選択するための第１グループ選択手段と、
電源電圧のレベルを持つ第２選択信号が印加されるゲート及び第１ビットラインの他方の端と前記対応される第２ビットラインの間に各々接続される電流通路を持つＮＭＯＳトランジスターで構成され、前記第２選択信号に応答して前記グループ中、奇数番目のそれらを選択するための第２グループ選択手段と、
外部から印加される電源電圧を分圧して所定レベルの第１電圧を発生する手段であって、前記第１電圧は電源電圧で前記ＮＭＯＳトランジスターの各スレショルド電圧を減少させた電圧レベルと同一であったり、それより低いレベルを持つ電圧発生手段と、
外部から印加されるＴＴＬレベルの外部アドレス信号を入力してもらって、ＣＭＯＳレベルのロー及びカラムアドレス信号に変換するアドレスバッファーと、前記ローアドレス信号を入力してもらって、前記ワードライン中、一つのそれを選択し、前記第１電圧を入力してもらって、前記選択されたワードラインに供給し、前記グループ中、偶数番目と奇数番目のそれを選択するための第１及び第２選択信号を選択的に出力するロー選択手段と、
前記カラムアドレス信号を入力してもらって、カラム選択信号とビットライン選択信号を発生し、前記アレイのカラムを選択するためのカラム選択手段と、
前記カラム選択信号に応答して第２ビットラインとデータラインを電気的に連結させるためのスイッチング手段及び、前記ビットライン選択信号に応答して前記選択されたワードラインと前記ビットライン選択信号により選択される第２ビットラインに関連されるメモリセルのデータを感知する手段とを含み、
前記感知手段は、前記ビットライン選択信号に応答して、ビットラインプリチャージ動作の間に前記電圧発生手段から印加される第１電圧を第２ビットラインに供給し、データ感知動作の間に、選択されたメモリセルが属するグループが接続される第１ビットラインのうち一方の第１ビットラインには、選択された第２ビットラインに前記第１電圧が供給されることにより第１電圧が供給され、他方の第１ビットラインには、選択された第２ビットラインに関連される隣接した第２ビットラインに接地電圧のレベルを持つ第２電圧が供給されることにより接地電圧が供給され、かつ、上記選択されたメモリセルが属するグループ以外のグループにのみ接続される第１ビットラインには、上記選択された第２ビットライン及び該第２ビットラインに関連される隣接した第２ビットライン以外の他の第２ビットラインに全て第１電圧が供給されることにより全て第１電圧が供給されることを特徴とするＮＯＲ型半導体メモリ装置。
【請求項２】
複数のグループのアレイと、ロー方向に伸張する複数のワードラインと、カラム方向に伸張する複数の第１ビットラインとを有し、前記各グループは、前記ワードラインに各々対応され、前記第１ビットラインの間に並列に接続される複数のメモリセルを具備していて、
カラム方向に伸張する複数の第２ビットラインと、電源電圧のレベルを持つ第１選択信号が印加されるゲート及び前記第１ビットラインの一方の端と前記対応される第２ビットラインの間に各々接続される電流通路を持つＮＭＯＳトランジスターから構成され、前記第１選択信号に応答して前記グループ中、偶数番目のそれらを選択するための第１グループ選択手段と、
電源電圧のレベルを持つ第２選択信号が印加されるゲート及び前記第１ビットラインの他方の端と前記対応される第２ビットラインの間に各々接続される電流通路を持つＮＭＯＳトランジスターから構成され、前記第２選択信号に応答して前記グループ中、奇数番目のそれらを選択するための第２グループ選択手段と、
外部から印加される電源電圧を分圧して所定レベルの第１電圧を発生する手段であって、前記第１電圧は前記電源電圧で前記ＮＭＯＳトランジスターの各スレショルド電圧を減少させた電圧レベルと同一であったり、それより低いレベルを持つ第１手段と、
読出動作の間に外部からローアドレス信号を入力してもらって、前記ワードライン中、一つを選択し、前記第１電圧を入力してもらって、前記選択されたワードラインに供給し、前記グループ中、偶数番目と奇数番目のそれらを選択するための第１及び第２選択信号を選択的に出力する第２手段と、
外部から印加されるカラムアドレス信号を入力してもらって、カラム選択信号とビットライン選択信号を発生し、前記アレイのカラムを選択するためのカラム選択手段と、
前記カラム選択信号に応答して第２ビットラインとデータラインを電気的に連結させるためのスイッチング手段及び、前記ビットライン選択信号に応答して前記選択されたワードラインと前記ビットライン選択信号により選択される第２ビットラインに関連されるメモリセルのデータを感知する手段とを含み、
前記感知手段は、読出動作の間に外部から印加されるカラムアドレス信号により選択される第２ビットラインと前記選択されたワードラインに関連されるメモリセルのデータを感知するため、前記ビットライン選択信号に応答して、ビットラインプリチャージ動作の間に前記第１手段から印加される第１電圧を第２ビットラインに供給し、データ感知動作の間に、選択されたメモリセルが属するグループが接続される第１ビットラインのうち一方の第１ビットラインには、選択された第２ビットラインに前記第１電圧が供給されることにより第１電圧が供給され、他方の第１ビットラインには、選択された第２ビットラインに関連される隣接した第２ビットラインに接地電圧のレベルを持つ第２電圧が供給されることにより接地電圧が供給され、かつ、上記選択されたメモリセルが属するグループ以外のグループにのみ接続される第１ビットラインには、上記選択された第２ビットライン及び該第２ビットラインに関連される隣接した第２ビットライン以外の他の第２ビットラインに全て第１電圧が供給されることにより全て第１電圧が供給されることを特徴とするＮＯＲ型半導体メモリ装置。
【請求項３】
複数のグループのアレイと、ロー方向に伸張する複数のワードラインと、カラム方向に伸張する複数のサブビットラインとを有し、前記各グループは、前記ワードラインに各々対応され、前記サブビットラインの間に並列に接続される複数のメモリセルを具備していて、
カラム方向に伸張する複数のメーンビットラインと、電源電圧のレベルを持つ第１選択信号が印加されるゲート及び前記サブビットラインの一方の端と前記対応されるメーンビットラインの間に各々接続される電流通路を持つＮＭＯＳトランジスターから構成され、前記第１選択信号に応答して前記グループ中、偶数番目のそれらを選択するための第１グループ選択手段と、
電源電圧のレベルを持つ第２選択信号が印加されるゲート及び前記サブビットラインの他方の端と前記対応されるメーンビットラインの間に各々接続される電流通路を持つＮＭＯＳトランジスターから構成され、前記第２選択信号に応答して前記グループ中、奇数番目のそれらを選択するための第２グループ選択手段と、
外部から印加される電源電圧を分圧して所定レベルの第１電圧を発生する手段であって、前記第１電圧は前記電源電圧で前記ＮＭＯＳトランジスターの各スレショルド電圧を減少させた電圧レベルと同一であったり、それより低いレベルを持つ第１手段と、
読出動作の間に外部からローアドレス信号を入力してもらって、前記ワードライン中、一つを選択し、前記第１電圧を入力してもらって、前記選択されたワードラインに供給し、前記グループ中、偶数番目と奇数番目のそれらを選択するための第１及び第２選択信号を選択的に出力する第２手段と、
外部から印加されるカラムアドレス信号を入力してもらって、カラム選択信号とビットライン選択信号を発生し、前記アレイのカラムを選択するためのカラム選択手段と、
前記カラム選択信号に応答してメーンビットラインとデータラインを電気的に連結させるためのスイッチング手段及び、前記ビットライン選択信号に応答して前記選択されたワードラインと前記ビットライン選択信号により選択されるメーンビットラインに関連されるメモリセルのデータを感知する手段とを含むＮＯＲ型半導体メモリ装置のデータ読出方法において、
前記メーンビットラインを前記第１電圧のレベルにプリチャージするステップと、
選択されたメモリセルが属するグループが接続されるサブビットラインのうち一方のサブビットラインには、選択されたメーンビットラインに前記第１電圧を供給することにより第１電圧を供給し、他方のサブビットラインには、選択されたメーンビットラインに関連される隣接したメーンビットラインに接地電圧のレベルを持つ第２電圧を供給することにより接地電圧を供給し、かつ、上記選択されたメモリセルが属するグループ以外のグループにのみ接続されるサブビットラインには、上記選択されたメーンビットライン及び該メーンビットラインに関連される隣接したメーンビットライン以外の他のメーンビットラインに全て第１電圧を供給することにより全て第１電圧を供給し、前記選択されたワードラインと前記選択されたメーンビットラインに関連されるメモリセルのデータを感知するステップと、
を含むことを特徴とするＮＯＲ型半導体メモリ装置のデータ読出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、具体的には単一ビット（ｓｉｎｇｌｅ  ｂｉｔ）あるいは多重ビット（ｍｕｌｔｉーｂｉｔ）データを貯蔵するためのノア（ＮＯＲ）型メモリセルを具備した半導体メモリ装置及びそのデータを読出すための方法に関するものである。
【０００２】
【従来の技術】
図１にはＮＯＲ型半導体装置のアレイの回路の回路図が図示されている。そして、図２は従来半導体メモリ装置、特にＮＯＲ型メモリセルを具備したマスクロームのデータ読出動作する時のタイミング図を示している。図１に図示されたＮＯＲ構造になったメモリセルを具備したアレイの階層的な（ｈｉｅｒａｒｃｈｉｃａｌ）ビットラインシステムに対した技術は１９８８年８月日本の東京で開催されたＳｙｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｕｃｕｉｔにおいて、Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｏｎ  ｐｐ．８５−８６で、”１６Ｍｂ  ＲＯＭＤｅｓｉｇｎ  Ｕｓｉｎｇ  Ｂａｎｋ  Ｓｅｌｅｃｔ  Ａｒｃｈｉｔｅｃｔｕｒｅ”という題目で掲載されたことがある。ＮＯＲ型マスクロームの階層的なビットラインシステムについては、前記の文献に詳細に説明されている。
【０００３】
図２を参照すると、文献に開示されたＮＯＲマスクロームに対したデータ読出動作は大きく三つの区間、すなわち、ビットラインプリチャージ区間と、データ感知区間と、データ出力区間と、に分けられる。ビットラインプリチャージ区間では選択されるメモリセルに貯蔵されたデータを読出するために全てのメーンビットラインＭＢＬ０〜ＭＢＬｉをプリチャージ電圧（Ｖｐｒｅ、例えば、１−２ボルト）にプリチャージするための区間であり、データ感知区間ではメーンビットラインＭＢＬ０〜ＭＢＬｉに対したプリチャージ動作を中止し、選択されるメモリセルがオンーセル（ｏｎ−ｃｅｌｌ）であるか、オフセル（ｏｆｆーｃｅｌｌ）であるかを関連されるメーンビットライン上の電圧の感知が行われ、データ出力区間ではデータ感知区間で感知されるデータを外部に出力する区間を各々意味している。
【０００４】
再び、図２を参照してより詳しくデータ読出動作を説明すると、次のようになる。説明の便宜上、図１に複数のアレイブロック中、ｊ番目アレイブロックが選択されていると仮定して以下に説明を行う。従って、以下各記号の添え字ｊはｊ番目アレイブロックであることを意味し、数多くの信号を意味することではないことを注意しなければならない。
【０００５】
データ読出動作サイクル中、プリチャージ区間ではワードライン（ｗｏｒｄ  ｌｉｎｅｓ）ＷＬ０〜ＷＬｍとメーンビットライン（ｍａｉｎ  ｂｉｔ  ｌｉｎｅｓ）ＭＢＬ０〜ＭＢＬｉと偶数番目（ｅｖｅｎーｎｕｍｂｅｒｅｄ）と奇数番目（ｏｄｄーｎｕｍｂｅｒｅｄ）のバンク選択信号（ｂａｎｋ  ｓｅｌｅｃｔ  ｓｉｇｎａｌｓ）ＳＥｊ及びＳＯｊに各々接地電圧、即ち、０ボルトとプリチャージ電圧（Ｖｐｒｅ）及び接地電圧が印加される。続いて、データ感知区間では偶数番目バンク選択信号ＳＥｊと選択されるワードラインＷＬ０上の電圧は、各々接地電圧から電源電圧に遷移される。以後、図２に図示されているように、データ感知始点（ｄａｔａ  ｓｅｎｓｉｎｇ  ｐｏｉｎｔ）で選択されたワードラインＷＬ０と選択されたメーンビットラインＭＢＬ１に関連されるメモリセルＭ００に貯蔵されたデータが感知増幅器により検出される。すなわち、選択されたメモリセルがオンーセルである場合、メーンビットラインＭＢＬ１の電圧レベルはそれの電流通路を通じた電流シンク（減少）（ｃｕｒｒｅｎｔ  ｓｉｎｋ）によりプリチャージ電圧Ｖｐｒｅより低くなり、反面に選択されたメモリセルＭ００がオフーセルである場合にはプリチャージ電圧Ｖｐｒｅを維持するようになる。続いて、感知増幅回路（Ｓ／Ａ）は選択されたメーンビットラインＭＢＬ１上の電圧を感知した後、データ出力区間で感知したデータを外部に出力する。
【０００６】
前記した方法により、選択されたメモリセルに貯蔵されたデータを読出するにおいて、ワードラインＷＬ０とｊ番目アレイブロックの偶数番目バンク選択信号ＳＥｊとメモリセルＭ００が選択され、選択されたメモリセルＭ００はオフーセルであり、選択されたワードラインＷＬ０に共通に接続される隣接したメモリセルＭ０１，Ｍ０２，Ｍ０３及びＭ０４がオンーセルと仮定しよう。このような仮定下で、データ感知区間で選択されたメーンビットラインＭＢＬ１にプリチャージされた電圧（Ｖｐｒｅ）は、同一なワードラインＷＬ０に接続されたメモリセルＭ０１及びＭ０２を通じて隣接したメーンビットラインＭＢＬ２にディスチャージ（ｄｉｓｃｈａｒｇｅ）される。このような場合は、選択されたメモリセルＭ００、即ち、オフーセルに対したセンシングマージン（ｓｅｎｓｉｎｇ  ｍａｒｇｉｎ）を低下させる要因になる。結局、ＮＯＲ型マスクロームのデータセンシングマジンとセンシング速度（ｓｅｎｓｉｎｇ  ｓｐｅｅｄ）が低下されることが従来の問題点である。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は上述した諸般の問題点を解決するために提案されたものであり、オフーセルに対したセンシングマージンを向上させることができるＮＯＲ型半導体メモリ装置を提供することにある。
【０００８】
また、本発明の他の目的は、ＮＯＲ型半導体メモリ装置のデータ読出動作を行う時、データセンシングマージン及びセンシング速度を向上させることができる読出方法を提供することにある。
【０００９】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、複数のグループのアレイと、ロー方向に伸張する複数のワードラインと、カラム方向に伸張する複数の第１ビットラインとを有し、前記各グループはワードラインに各々対応し、前記第１ビットラインの間に並列に接続される複数のメモリセルを具備し、カラム方向に伸張する複数の第２ビットラインと、前記第２ビットラインと各々対応される複数のデータラインと、電源電圧のレベルを持つ第１選択信号が印加されるゲート及び第１ビットラインの一方の端と対応される第２ビットラインの間に各々形成される電流通路を持つＮＭＯＳトランジスターと、で構成され、前記第１選択信号に応答してグループ中、偶数番目のそれらを選択するための第１グループ選択手段と、電源電圧のレベルを持つ第２選択信号が印加されるゲート及び第１ビットラインの他方の端と前記対応される第２ビットラインの間に各々接続される電流通路を持つＮＭＯＳトランジスターで構成され、前記第２選択信号に応答して前記グループ中、奇数番目のそれらを選択するための第２グループ選択手段と、外部から印加される電源電圧を分圧して所定レベルの第１電圧を発生する手段であって、前記第１電圧は電源電圧で前記ＮＭＯＳトランジスターの各スレショルド電圧を減少させた電圧レベルと同一であったり、それより低いレベルを持つ電圧発生手段と、外部から印加されるＴＴＬレベルの外部アドレス信号を入力してもらって、ＣＭＯＳレベルのロー及びカラムアドレス信号に変換するアドレスバッファーと、前記ローアドレス信号を入力してもらって、前記ワードライン中、一つのそれを選択し、前記第１電圧を入力してもらって、前記選択されたワードラインに供給し、前記グループ中、偶数番目と奇数番目のそれを選択するための第１及び第２選択信号を選択的に出力するロー選択手段と、前記カラムアドレス信号を入力してもらって、カラム選択信号とビットライン選択信号を発生し、前記アレイのカラムを選択するためのカラム選択手段と、前記カラム選択信号に応答して第２ビットラインとデータラインを電気的に連結させるためのスイッチング手段及び、前記ビットライン選択信号に応答して前記選択されたワードラインと前記ビットライン選択信号により選択される第２ビットラインに関連されるメモリセルのデータを感知する手段とを含み、前記感知手段は、前記ビットライン選択信号に応答して、ビットラインプリチャージ動作の間に前記電圧発生手段から印加される第１電圧を第２ビットラインに供給し、データ感知動作の間に、選択されたメモリセルが属するグループが接続される第１ビットラインのうち一方の第１ビットラインには、選択された第２ビットラインに前記第１電圧が供給されることにより第１電圧が供給され、他方の第１ビットラインには、選択された第２ビットラインに関連される隣接した第２ビットラインに接地電圧のレベルを持つ第２電圧が供給されることにより接地電圧が供給され、かつ、上記選択されたメモリセルが属するグループ以外のグループにのみ接続される第１ビットラインには、上記選択された第２ビットライン及び該第２ビットラインに関連される隣接した第２ビットライン以外の他の第２ビットラインに全て第１電圧が供給されることにより全て第１電圧が供給される。
【００１０】
この実施例において、メモリセルは各々対応されるワードラインに接続されるゲートとワードラインと第１ビットラインが交差する領域の間に各々接続されるソースドレーンチャンネルを持つＮＭＯＳトランジスターから構成される。
【００１１】
この実施例において、第１及び第２選択信号は電源電圧のレベルを持つ。
【００１２】
この実施例において、第２電圧は接地電圧のレベルを持つ。
【００１３】
本発明の他の特徴は、複数のグループのアレイと、ロー方向に伸張する複数のワードラインと、カラム方向に伸張する複数の第１ビットラインとを有し、前記各グループは、前記ワードラインに各々対応され、前記第１ビットラインの間に並列に接続される複数のメモリセルを具備していて、カラム方向に伸張する複数の第２ビットラインと、電源電圧のレベルを持つ第１選択信号が印加されるゲート及び前記第１ビットラインの一方の端と前記対応される第２ビットラインの間に各々接続される電流通路を持つＮＭＯＳトランジスターから構成され、前記第１選択信号に応答して前記グループ中、偶数番目のそれらを選択するための第１グループ選択手段と、電源電圧のレベルを持つ第２選択信号が印加されるゲート及び前記第１ビットラインの他方の端と前記対応される第２ビットラインの間に各々接続される電流通路を持つＮＭＯＳトランジスターから構成され、前記第２選択信号に応答して前記グループ中、奇数番目のそれらを選択するための第２グループ選択手段と、外部から印加される電源電圧を分圧して所定レベルの第１電圧を発生する手段であって、前記第１電圧は前記電源電圧で前記ＮＭＯＳトランジスターの各スレショルド電圧を減少させた電圧レベルと同一であったり、それより低いレベルを持つ第１手段と、読出動作の間に外部からローアドレス信号を入力してもらって、前記ワードライン中、一つを選択し、前記第１電圧を入力してもらって、前記選択されたワードラインに供給し、前記グループ中、偶数番目と奇数番目のそれらを選択するための第１及び第２選択信号を選択的に出力する第２手段と、外部から印加されるカラムアドレス信号を入力してもらって、カラム選択信号とビットライン選択信号を発生し、前記アレイのカラムを選択するためのカラム選択手段と、前記カラム選択信号に応答して第２ビットラインとデータラインを電気的に連結させるためのスイッチング手段及び、前記ビットライン選択信号に応答して前記選択されたワードラインと前記ビットライン選択信号により選択される第２ビットラインに関連されるメモリセルのデータを感知する手段とを含み、前記感知手段は、読出動作の間に外部から印加されるカラムアドレス信号により選択される第２ビットラインと前記選択されたワードラインに関連されるメモリセルのデータを感知するため、前記ビットライン選択信号に応答して、ビットラインプリチャージ動作の間に前記第１手段から印加される第１電圧を第２ビットラインに供給し、データ感知動作の間に、選択されたメモリセルが属するグループが接続される第１ビットラインのうち一方の第１ビットラインには、選択された第２ビットラインに前記第１電圧が供給されることにより第１電圧が供給され、他方の第１ビットラインには、選択された第２ビットラインに関連される隣接した第２ビットラインに接地電圧のレベルを持つ第２電圧が供給されることにより接地電圧が供給され、かつ、上記選択されたメモリセルが属するグループ以外のグループにのみ接続される第１ビットラインには、上記選択された第２ビットライン及び該第２ビットラインに関連される隣接した第２ビットライン以外の他の第２ビットラインに全て第１電圧が供給されることにより全て第１電圧が供給されることを特徴とするＮＯＲ型半導体メモリ装置。
【００１４】
この実施例において、第１及び第２選択信号は電源電圧のレベルを持つ。
【００１５】
この実施例において、第２電圧は接地電圧のレベルを持つ。
【００１８】
本発明の他の特徴は、複数のグループのアレイと、ロー方向に伸張する複数のワードラインと、カラム方向に伸張する複数のサブビットラインとを有し、前記各グループは、前記ワードラインに各々対応され、前記サブビットラインの間に並列に接続される複数のメモリセルを具備していて、カラム方向に伸張する複数のメーンビットラインと、電源電圧のレベルを持つ第１選択信号が印加されるゲート及び前記サブビットラインの一方の端と前記対応されるメーンビットラインの間に各々接続される電流通路を持つＮＭＯＳトランジスターから構成され、前記第１選択信号に応答して前記グループ中、偶数番目のそれらを選択するための第１グループ選択手段と、電源電圧のレベルを持つ第２選択信号が印加されるゲート及び前記サブビットラインの他方の端と前記対応されるメーンビットラインの間に各々接続される電流通路を持つＮＭＯＳトランジスターから構成され、前記第２選択信号に応答して前記グループ中、奇数番目のそれらを選択するための第２グループ選択手段と、外部から印加される電源電圧を分圧して所定レベルの第１電圧を発生する手段であって、前記第１電圧は前記電源電圧で前記ＮＭＯＳトランジスターの各スレショルド電圧を減少させた電圧レベルと同一であったり、それより低いレベルを持つ第１手段と、読出動作の間に外部からローアドレス信号を入力してもらって、前記ワードライン中、一つを選択し、前記第１電圧を入力してもらって、前記選択されたワードラインに供給し、前記グループ中、偶数番目と奇数番目のそれらを選択するための第１及び第２選択信号を選択的に出力する第２手段と、外部から印加されるカラムアドレス信号を入力してもらって、カラム選択信号とビットライン選択信号を発生し、前記アレイのカラムを選択するためのカラム選択手段と、前記カラム選択信号に応答してメーンビットラインとデータラインを電気的に連結させるためのスイッチング手段及び、前記ビットライン選択信号に応答して前記選択されたワードラインと前記ビットライン選択信号により選択されるメーンビットラインに関連されるメモリセルのデータを感知する手段とを含むＮＯＲ型半導体メモリ装置のデータ読出方法において、前記メーンビットラインを前記第１電圧のレベルにプリチャージするステップと、選択されたメモリセルが属するグループが接続されるサブビットラインのうち一方のサブビットラインには、選択されたメーンビットラインに前記第１電圧を供給することにより第１電圧を供給し、他方のサブビットラインには、選択されたメーンビットラインに関連される隣接したメーンビットラインに接地電圧のレベルを持つ第２電圧を供給することにより接地電圧を供給し、かつ、上記選択されたメモリセルが属するグループ以外のグループにのみ接続されるサブビットラインには、上記選択されたメーンビットライン及び該メーンビットラインに関連される隣接したメーンビットライン以外の他のメーンビットラインに全て第１電圧を供給することにより全て第１電圧を供給し、前記選択されたワードラインと前記選択されたメーンビットラインに関連されるメモリセルのデータを感知するステップと、を含むことを特徴とする。
【００１９】
この実施例において、第１電圧は電源電圧でＮＭＯＳトランジスターの各スレショルド電圧を減少させた電圧レベルと同一であるが、低いレベルであることを特徴とする。
【００２１】
このような装置及び方法において、データ感知動作の間に選択されたワードラインに印加される電圧とビットラインプリチャージ動作の間に全てのメーンビットラインに印加される電圧を同一な電圧レベルに供給したり、メーンビットレベルに印加される電圧がワードラインに印加される電圧より高く供給させることができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施例による参照図面図３ないし図１２によって詳細に説明する。
【００２３】
【実施例】
（第１実施例）
図３には本発明の望ましい第１実施例によるＮＯＲ型半導体メモリ装置の構成のブロック図が図示されている。
【００２４】
図３を参照すると、ＮＯＲ型半導体メモリ装置、すなわち、ＮＯＲ型マスクロム（ｍａｓｋ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ；ＲＯＭ）がセルアレイ（ｃｅｌｌ  ａｒｒａｙ）１００，アドレスバッファー回路（ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ｃｉｒｃｕｉｔ）２００，電圧発生回路（ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｉｎｇ  ｃｉｒｃｕｉｔ）３００，ブロック及びワードライン選択回路（ｂｌｏｃｋ  ａｎｄ  ｗｏｒｄｌｉｎｅ  ｓｅｌｅｃｔｉｎｇ  ｃｉｕｃｕｉｔ）４００，カラム選択回路（ｃｏｌｕｍｎ  ｓｅｌｅｃｔｉｎｇ  ｃｉｒｃｕｉｔ）５００，カラム選択スイッチング回路（ｃｏｌｕｍｎ  ｓｅｌｅｃｔ  ｓｗｉｔｃｈｉｎｇ  ｃｉｒｃｕｉｔ）６００、そして、感知及びプリチャージ回路（ｓｅｎｓｉｎｇ  ａｎｄ  ｐｒｅーｃｈａｒｇｅ  ｃｉｒｃｕｉｔ）７００からなっている。アレイ１００はＮＯＲ型メモリセルを具備し、カラム方向に分けられる複数のアレイブロック１１０からなっている。アドレスバッファー回路２００は外部から印加されるＴＴＬレベルの外部アドレスＡをＣＭＯＳレベルのローアドレス及びカラムアドレス（ｒｏｗ  ａｄｄｒｅｓｓ；ＲＡ）及び（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ；ＣＡ）に変換して出力し、電圧発生回路３００は電源電圧を分配した結果による感知電圧Ｖｓｅｎを発生する。
【００２５】
ここで、感知電圧Ｖｓｅｎは電源電圧でアレイブロック１１０（図４のアレイブロック参照）内のバンク選択トランジスター１０あるいは１２のスレショルド電圧を減少した電圧レベルと同一であったり、それより低いレベルである。
【００２６】
ブロック及びワードライン選択回路４００はローアドレスＲＡを入力してもらってアレイ１００のアレイブロック１１０中、一つのそれを選択するためのブロック選択信号ＢＬ０ＣＫｊを出力し、選択されるアレイブロック内のワードライン中、一つを選択するとともに、選択されたワードラインに感知電圧Ｖｓｅｎを供給し、選択されたアレイブロック内のバンク中、偶数番目と奇数番目のバンクを択一的に選択するための選択信号ＳＥｊ及びＳＯｊを発生する。
【００２７】
そして、カラム選択回路５００はアレイ１００のカラムを選択するための回路として、カラムアドレスＣＡを入力してもらって、カラム選択信号ＣＳとビットライン選択信号（ｂｉｔ  ｌｉｎｅ  ｓｅｌｅｃｔ  ｓｉｇｎａｌｓ）ＢＳ０〜ＢＳｉを発生する。カラム選択スイッチング回路６００はカラム選択信号ＣＳに応答してアレイ１００に接続される複数のメーンビットラインＭＢＬ０〜ＭＢＬｉと各々対応する複数のデータライン（ｄａｔａ  ｌｉｎｅｓ）ＤＬ０〜ＤＬｉを電気的に連結させる。
【００２８】
感知及びプリチャージ回路７００はビットライン選択信号ＢＳ０〜ＢＳｉに応答してビットラインプリチャージ動作の間に全てのメーンビットラインＭＢＬ０〜ＭＢＬｉを感知電圧Ｖｓｅｎにプリチャージし、データ感知動作の間に選択されるメーンビットラインと選択されていないメーンビットラインに感知電圧Ｖｓｅｎを供給する。共に、選択されるメーンビットラインに関連される隣接したメーンビットラインに接地電圧、すなわち、０ボルトを供給してデータ感知始点（ｄａｔａ  ｓｅｎｓｉｎｇ  ｐｏｉｎｔ）で選択されたメモリセルのデータを感知する役割を遂行する。
【００２９】
図４は第１実施例によるアレイのｊ番目アレイブロックの回路と周辺ブロックの連結を示す回路図である。
【００３０】
図示の便宜上、アレイ１００のブロック１１０中、ｊ番目のそれだけを図４に図示したし、アレイ１００は図１及び前述した参考文献のそれと同一な構造を持つ。
【００３１】
図４を参照すると、ｊ番目のアレイブロック１１０はロー方向に伸張する複数のワードラインＷＬ０〜ＷＬｍと、カラム方向に伸張する複数のサブビットラインＳＢＬ０〜ＳＢＬｋと、カラム方向に伸張する複数のメーンビットラインＭＢＬ０〜ＭＢＬｉと、複数のバンク（ｅｖｅｎ  ｂａｎｋ）及び（ｏｄｄ  ｂａｎｋ）から構成されている。各バンクは複数のメモリセルＭ０ｎ〜Ｍｍｎからなっているし、メモリセルＭ０ｎ〜ＭｍｎはワードラインＷＬ０〜ＷＬｍに各々対応し、関連されるサブビットラインの間に並列に配列される。メモリセルＭ０ｎ〜Ｍｍｎは対応されるワードラインＷＬ０〜ＷＬｍにゲートが接続され、ワードラインとサブビットラインが交差される領域にソースチャンネルドレーンチャンネル（ｓｏｕｒｃｅーｄｒａｉｎ  ｃｈａｎｎｅｌ）、すなわち、電流通路（ｃｕｒｒｅｎｔ  ｐａｔｈ）が形成されたＮＭＯＳトランジスターから構成されている。メーンビットラインＭＢＬ０〜ＭＢＬｉは偶数番目バンク選択ラインＳＥｊに制御される偶数番目バンク選択トランジスター１０を通じてサブビットラインＳＢＬ０〜ＳＢＬｋの上側の端に各々接続され、奇数番目バンク選択ラインＳＯｊに制御される奇数番目バンク選択トランジスター１２を通じてサブビットラインＳＢＬ０〜ＳＢＬｋの下側に各々接続されている。
【００３２】
ここで、第２及び第３サブビットラインＳＢＬ１及びＳＢＬ２は対応する偶数番目バンク選択トランジスター１０を通じて第２メーンビットラインＭＢＬ１に接続され、第４及び第５サブビットラインＳＢＬ３及びＳＢＬ４は対応する偶数番目バンク選択トランジスター１０を通じて第３メーンビットラインＭＢＬ２に接続されている。これと同一な方法に、第３及び第４サーブビットラインＳＢＬ２及びＳＢＬ３は対応する奇数番目バンク選択トランジスター１２を通じて第２メーンビットラインＭＢＬ１に接続され、第５及び第６サーブビットラインＳＢＬ４及びＳＢＬ５は対応する奇数番目バンク選択トランジスター１２を通じて第３メーンビットラインＭＢＬ２に接続されている。結局、図４に図示されているように、メーンビットラインＭＢＬ０〜ＭＢＬｉがジグザグ（ｚｉｇｚａｇ）形態にアレイブロック１１０上に配列されることが知られる。
【００３３】
前記のような方法により、アレイ１００全体に渡ったアレイブロック１１０に適用されることはこの技術分野の通常的な知識を持っている者はよく知られる。そして、メーンビットラインＭＢＬ０〜ＭＢＬｉはカラム選択ラインＣＳにより制御されるＮＭＯＳトランジスター１３を通じて感知及びプリチャージ回路７００に電気的に連結されているデータラインＤＬ０〜ＤＬｉに各々接続されている。
【００３４】
図５は第１実施例によるブロック及びワードライン選択回路を示している。
【００３５】
図５で、ブロック及びワードライン選択回路４００はワードライン駆動回路４１０とバンク選択回路４５０からなっている。ワードライン駆動回路４１０は感知電圧Ｖｓｅｎとｊ番目アレイブロックに関連されるローアドレスＰｊ及びＱｊとワードライン選択信号Ｓ０〜Ｓｍを入力してもらって、複数のアレイブロック中、一つを選択するためのブロック選択信号ＢＬＯＣＫｊを発生し、アレイブロック内のワードラインＷＬ０〜ＷＬｍ中、一つがそれを感知電圧Ｖｓｅｎに駆動する。ワードライン駆動回路４１０はローアドレスＰｊ及びＱｊを入力とするＮＯＲゲート４１２とワードライン選択信号Ｓ０〜Ｓｍに各々対応する複数の駆動回路４１１からなっている。ＮＯＲゲート４１２はローアドレスＰｊ及びＱｊに関連される任意のアレイブロックを選択するためのことであり、信号Ｐｊ及びＱｊが同時にローレベル（ｌｏｗ  ｌｅｖｅｌ）に印加される時、これに関連されるアレイブロックが選択される。万一、任意のアレイブロックが選択された場合、ブロック選択信号ＢＬＯＣＫｊはローレベルからハイレベル（ｈｉｇｈ  ｌｅｖｅｌ）に遷移される。
【００３６】
図示の便宜上、図５で駆動回路４１１中、一つだけを詳細に図示しているし、その以外の他の駆動回路も同一な回路構成を持つ。
【００３７】
ワードライン選択信号Ｓ０が印加される駆動回路４１１はＮＭＯＳトランジスター４１４と空乏型ＮＭＯＳトランジスター４１６とインバーター４１８及び４２０から構成されている。ＮＭＯＳトランジスター４１４はそれのドレーンにワードライン選択信号Ｓ０が印加され、それのソースがノード４１５に接続され、それのゲートがノアゲート４１２の出力端子に接続されている。ノード４１５と接地の間に空乏型ＮＭＯＳトランジスター４１６の電流通路が接続されているし、それのゲートに接地電圧が印加される。そして、インバーター４１８及び４２０はノード４１５とワードライン選択信号Ｓ０に対応するワードラインＷＬ０の間に順次に直列に接続され、それらに各々感知電圧Ｖｓｅｎが印加される。
【００３８】
ＮＯＲアゲート４１２により任意のアレイブロックが選択される場合、即ち、ｊ番目アレイブロックに関連されるブロック選択信号ＢＬＩＣＫｊがハイレベルに出力されると、ＮＭＯＳトランジスター４１４は活性化される。この時、ワードライン選択信号Ｓ０がハイレベルに選択されると、ノード４１５がＮＭＯＳトランジスター４１４を通じてハイレベルになるにより、インバーター４１８及び４２０を順次に活性化させてワードラインＷＬ０を感知電圧Ｖｓｅｎに駆動するようになる。これと同時に、それ以外の他のワードライン選択信号Ｓ１〜Ｓｍがローレベルに印加されるので、これに関連されるワードラインＷＬ１〜ＷＬｍは全て接地電圧で維持される。
【００３９】
再び、図５を参照すると、バンク選択回路４５０は選択されるアレイブロック内の偶数番目と奇数番目のバンクを選択するための対となった駆動回路４５１及び４５１ａからなっている。図示の便宜上、図５で偶数番目バンクを選択するための駆動回路４５１だけを詳細に図示したが、奇数番目バンクを選択するための駆動回路４５１ａも同一な回路構成を持つ。偶数番目のバンクを選択するための駆動回路４５１はｊ番目アレイブロックに関連されるブロック選択信号ＢＬＩＣＫｊと外部から印加される偶数番目バンク選択信号ＳＳＥに応答して対応する偶数番目バンク選択ラインＳＥｊを電源電圧に駆動するようになる。
【００４０】
駆動回路４５１はＮＭＯＳトランジスター４２２と空乏型ＮＭＯＳトランジスター４２４とインバーター４２６及び４２８から構成されている。ＮＭＯＳトランジスター４２２はそれのドレーンに偶数番目バンク選択信号ＳＳＥが印加され、それのソースがノード４２５に接続され、それのゲートにブロック選択信号ＢＬＯＣＫｊが印加される。ノード４２５と接地の間に空乏型ＮＭＯＳトランジスター４２４の電流通路が接続されているし、それのゲートに接地電圧が印加される。そして、インバーター４２６及び４２８はノード４２５と偶数番目バンク選択信号ＳＳＥに対応される偶数番目バンク選択ラインＳＥｊの間に順次に直列接続されている。このような方法に奇数番目バンク選択ラインＳＯｊも電源電圧から駆動され、バンク選択信号ＳＳＥ及びＳＳＯは選択的にハイレベルに印加されることに注意しなければならない。共に、ワードライン選択信号Ｓ０〜Ｓｍとバンク選択信号ＳＳＥ及びＳＳＯ関連された駆動回路はこの技術分野の通常的な知識を持っている者によく知られていることであり、ここで、図面を通じた詳細な説明は省略する。
【００４１】
ここで、空乏型ＮＭＯＳトランジスター４１６及び４２４は駆動能力が非常に小さく設計されるにより、スタンバイ（ｓｔａｎｄ−ｂｙ）する時、駆動回路４１０，４５１，及び４５１ａ内のノード４１５及び４２５と書込／読出動作の間に非選択される駆動回路内のノード４１５及び４２５を接地電圧にディスチャージさせる役割を遂行する。
【００４２】
図６は第１実施例による感知及びプリチャージ回路を見せる。図示の便宜上、図６からビットライン選択信号ＢＳ０〜ＢＳｉはＢＳ１５まで全て１６であることを図示してから図４のメーンビットラインＭＢＬ０〜ＭＢＬｉとデータラインＤＬ０〜ＤＬｉもこれと同一な数を持つ。
【００４３】
図６を参照すると、感知及びプリチャージ回路７００はデータラインＤＬ０〜ＤＬ１５中、偶数番目データラインＤＬ０，ＤＬ，…，ＤＬ１４を制御するための第１駆動回路７０１と、奇数番目データラインＤＬ１，ＤＬ３，…，ＤＬ１５を制御するための第２駆動回路７１０と、感知ラインＳＬを通じて第２駆動回路７１０に共通に接続される通常的な感知増幅回路７２０から構成されている。第１データラインＤＬ０に接続されるビットライン選択信号ＢＳ０が印加される第１駆動回路７０１はインバーター７０２とＮＭＯＳトランジスター７０４及び７０６からなっている。感知電圧Ｖｓｅｎが印加される端子７０３と接地の間にＮＭＯＳトランジスター７０４及び７０６の電流通路が順次に直列接続され、ＮＭＯＳトランジスター７０４のゲートにインバーター７０２を通じて反転させるビットライン選択信号ＢＳ０がそして、ＮＭＯＳトランジスター７０６のゲートにビットライン選択信号ＢＳ０が各々印加される。そして、ＮＭＯＳトランジスター７０４及び７０６の接続ノード７０５には第１データラインＤＬ０が接続されている。他のビットライン選択信号ＢＳ２，ＢＳ４，…，ＢＳ１４が印加される駆動回路も同一な構成を持つ。
【００４４】
第２及び第４データラインＤＬ１及びＤＬ３が接続され、第２及び第４ビットライン選択信号ＢＳ１及びＢＳ３が印加される第２駆動回路７１０はインバーター７１６及び７１６ａとＮＭＯＳトランジスター７１２，７１２ａ，７１４，及び７１４ａから構成されている。端子７０３と感知ラインＳＬが接続される接続ノード７１３の間にＮＭＯＳトランジスター７１２及び７１４の電流通路が順次に直列に接続され、ＮＭＯＳトランジスター７１２のゲートにインバーター７１６を通じて反転される第２ビットライン選択信号ＢＳ１が印加され、ＮＭＯＳトランジスター７１４のゲートに第２ビットライン選択信号ＢＳ１が印加される。そして、ＮＭＯＳトランジスター７１２及び７１４の接続ノード７１５に第２データラインＤＬ１が接続されている。
【００４５】
端子７０３と感知ラインＳＬが接続される接続ノード７１３の間にＮＭＯＳトランジスター７１２ａ及び７１４ａの電流通路が順次に直列に接続され、ＮＭＯＳトランジスター７１２ａのゲートにインバーター７１６ａを通じて反転される第４ビットライン選択信号ＢＳ３が印加され、ＮＭＯＳトランジスター７１４ａのゲートに第４ビットライン選択信号ＢＳ３が印加される。そして、ＮＭＯＳトランジスター７１２ａ及び７１４ａの接続ノード７１５ａに第２データラインＤＬ３が接続されている。
【００４６】
前記した構成方法によると、偶数番目データラインＤＬ０，ＤＬ２，…，ＤＬ１４はこれに関連されるビットライン選択信号ＢＳ０，ＢＳ２，…，ＢＳ１４により感知電圧Ｖｓｅｎあるいは接地電圧が供給され、奇数番目データラインＤＬ１，ＤＬ３，…，ＤＬ１３，ＤＬ１５はこれに関連されるビットライン選択信号ＢＳ１，ＢＳ３，…，ＢＳ１３，ＢＳ１５により感知電圧Ｖｓｅｎが印加されたり、感知ラインＳＬを通じて感知増幅回路７２０に接続される。言い換えれば、一つのデータラインが選択されると、それと関連される隣接した偶数番目データラインには接地電圧が印加され、それを除いた余りのデータラインには全て感知電圧Ｖｓｅｎが印加される。
【００４７】
図７には第１実施例によるデータ読出動作する時のタイミング図が図示されている。図７の動作タイミング図に基づいて、本発明のデータ読出動作が参照図面図３ないし図６を参照しながら以下説明される。
【００４８】
データ読出動作は多くは三つの区間、すなわち、ビットラインプリチャージ区間と、データ感知区間と、データ出力区間とに分けられる。図４のアレイブロック１１０内のメモリセルＭｍｎ中、メモリセルＭ００に貯蔵されたデータを読出することを例として説明する。
【００４９】
まず、ビットラインプリチャージ区間ではメーンビットラインＭＢＬ０〜ＭＢＬｉと、ワードラインＷＬ０〜ＷＬｍ及びバンク選択信号ＳＥｊ及びＳＯｊに各々感知電圧Ｖｓｅｎと接地電圧が印加されるにより、全てのビットラインＭＢＬ０〜ＭＢＬｉを感知電圧Ｖｓｅｎにプリチャージするようになる。
【００５０】
続いて、データ感知区間ではメーンビットラインＭＢＬ０〜ＭＢＬｉに対したプリチャージが中止されるとともに、ブロック及びワードライン選択回路４００により選択されるアレイブロック１１０を通じて選択されたワードラインＷＬ０がローレベルで感知電圧Ｖｓｅｎで駆動される。それだけではなく、ブロック及びワードライン選択回路４００内のバンク選択回路４５１及び４５１ａ中、偶数番目駆動回路４５１を通じて偶数番目バンク選択信号ＳＥｊが接地電圧から電源電圧に印加される。ここで、ｊ番目アレイブロックに隣接した（ｊ−１）番目ブロックに印加される偶数番目バンク選択信号（ＳＥｊー１）とｊ番目と（ｊ＋１）番目ブロックに印加される偶数番目バンク選択信号ＳＯｊ及びＳＯｊ＋１は全て接地電圧に維持される。
【００５１】
これと同時に、カラム選択回路５００から出力されるビットライン選択信号ＢＳ０〜ＢＳｉにより選択されるメーンビットラインＭＢＬ１には感知電圧Ｖｓｅｎが印加された状態で、感知増幅回路７２０を通じてロード電流（ｌｏａｄ  ｃｕｒｒｅｎｔ）が印加され、選択的されたメーンビットラインＭＢＬ１に関連される隣接したメーンビットラインＭＢＬ０には接地電圧が印加される。その以外の他のメーンビットラインは全て感知電圧Ｖｓｅｎが印加される。この時、データ感知始点（ｄａｔａ  ｓｅｎｓｉｎｇ  ｐｏｉｎｔ）で選択されたメモリセルＭ００のデータを感知するようになる。万一、選択されたメモリセルＭ００がオンーセルであると、選択されたメーンビットラインＭＢＬ１上のロード電流はバンク選択トランジスター１０とメモリセルＭ００電流通路１２と、そして、メーンビットラインＭＢＬ０からなるディスチャージ通路を通じて流れるようになり、選択されたメーンビットラインＭＢＬ１上の電圧が下がれるようになる。
【００５２】
反面、選択されたメモリセルＭ００がオフーセルである場合、選択されたメーンビットラインＭＢＬ１は感知電圧Ｖｓｅｎをそのまま維持するようになる。これで、感知増幅回路７２０は選択されたメーンビットラインＭＢＬ１に連結されるデータラインＤＬ１とこれに関連される感知ラインＳＬを通じて選択されたメモリセルＭ００のデータを感知し、続いてデータ出力区間で感知されたデータは外部に伝達される。
【００５３】
前記した方法にデータを読出するようになると、従来データ読出方法で発生されたオフセルセンシングする時、望ましくない漏洩電流（ｌｅａｋ  ｃｕｒｒｅｎｔ）によりそれのセンシングマージンが低下されることを防止することができる。すなわち、選択されたメモリセルＭ００と同一なワードラインＷＬ０上に接続される隣接したメモリセルＭ０１，Ｍ０２，Ｍ０３，及びＭ０４がオンーセルとしても、ワードラインＷＬ０上に感知電圧Ｖｓｅｎが印加され、メモリセルＭ０１，Ｍ０２，Ｍ０３及びＭ０４に関連されるサブビットラインが全て感知電圧Ｖｓｅｎにチャージされるので、それらの電流通路が形成されない。従って、このような方法にデータを感知する場合、オフーセルのセンシングマージンを確保することができるし、これにより高速データーセンシング（ｈｉｇｈ  ｓｐｅｅｄ  ｄａｔａ  ｓｅｎｓｉｎｇ）を具現することができる。
【００５４】
（第２実施例）
単一ビットデータを貯蔵するためのＮＯＲ型メモリセルを具備したアレイに関連されたデータ読出動作する時、発生される漏洩電流を遮断するための装置及び方法に対して前の例を通じて詳細に説明された。以下、説明されるＮＯＲ型半導体メモリ装置、すなわち、マスクロムは多重ビットデータを貯蔵するためのメモリセルを具備したアレイに関連されるデータ読出動作に関した装置及び方法に関するものである。四つの可能なスレショルド電圧を持つメモリセルの読出動作は通常的に単一ビットデータを読出するための図２のビットラインプリチャージ区間及びデータ感知区間を三つだけ反復して遂行するようになる。この時、選択されるワードライン上に印加される選択電圧を最大レベルで最小レベルまであるいは最小レベルから最大レベルまで所定間隔に順次に変化させるにより、選択されるメモリセルの多重ビットデータを読出するようになる。
【００５５】
しかし、本実施例の場合、ワードラインとメーンビットラインに前の例と同じように、感知電圧Ｖｓｅｎが印加し、選択されるメーンビットラインに関連される隣接したメーンビットライン（あるいはソースライン）に最小レベル（例えば、０ボルト）から最大レベルまで所定間隔に順次に変化される電圧を関連される動作区間の間、印加するにより多重ビットデータを読出することができるようにディバイスを具現した。これと反対に、最大レベルから最小レベルまで変化される電圧を印加するとしても同一な結果を得ることができることはこの技術分野の通常的な知識を持った者において、自明である。これを実現するための望ましい実施例としてマスクロムのブロック図が図８に図示されている。
【００５６】
図８を参照すると、アレイ１００は、図面には図示されていないが、多重ビットデータを貯蔵するためのＮＯＲ型メモリセルを具備し、カラム方向に分けられる複数のアレイブロック１１０から構成されている。アドレスバッファー回路２００、第１電圧発生回路３００，ブロック及びワードライン選択回路４００，カラム選択回路５００，そして、カラム選択スイッチング回路６００の機能は前の例で説明されたそれと同一である。従って、説明が重複されないようにそれらの機能説明は省略する。
【００５７】
第２電圧発生回路８００は制御信号Ｄ１及びＤ２に応答して選択されるメモリセルに関連されるソースライン上に印加されるソース電圧（Ｖｓｏｕｒｃｅ）を発生するためのことであり、ソース電圧（Ｖｓｏｕｒｃｅ）は接地電圧から所定間隔に順次に変化される電圧である。（図１２の動作タイミング図参照）本例でデータ読出動作の間にプリチャージ区間とデータ感知区間が三回反復される。
【００５８】
そして、感知及びプリチャージ回路７００はビットライン選択信号ＢＳ０〜ＢＳｉに応答してビットラインプリチャージ動作の間に全てのメーンビットラインＭＢＬ０〜ＭＢＬｉを感知電圧Ｖｓｅｎにプリチャージし、データ感知動作の間に選択されるメーンビットラインと選択されていないメーンビットラインに感知電圧Ｖｓｅｎを供給する。共に、選択されるメーンビットラインに関連される隣接したメーンビットライン（あるいはソースライン）にソース電圧Ｖｓｏｕｒｃｅを供給してデータ感知始点（ｄａｔａ  ｓｅｎｓｉｎｇ  ｐｏｉｎｔ）で選択されるメモリセルのスレショルド電圧を感知する役割を遂行する。
【００５９】
図９は第実施例によるＮＯＲ型半導体メモリ装置のアレイブロックと周辺ブロックの連結を示しているし、そして、図１０は感知及びプリチャージ回路を示す。図９及び図１０に各々図示されたアレイブロック１１０の構造とカラム選択スイッチング回路６００は前の例と同一である。従って、説明が重複されないように、アレイブロックの構成及びカラム選択スイッチング回路で同一な部分に対した説明は省略する。
【００６０】
再び図９を参照すると、第１電圧発生回路３００は電源電圧を分配してその結果による感知電圧Ｖｓｅｎを発生し、第２電圧発生回路８００は制御信号Ｄ１及びＤ２に応答して選択されるメモリセルに関連されるソースライン上に印加されるソース電圧Ｖｓｏｕｒｃｅを発生する。感知及びプリチャージ回路７００は感知電圧Ｖｓｅｎとソース電圧Ｖｓｏｕｒｃｅを入力してもらい、ビットライン選択信号ＢＳ０〜ＢＳｉに応答して選択されるメモリセルに対した感知動作を遂行する。
【００６１】
図１０に図示されているように、感知及びプリチャージ回路７００は偶数番目データラインＤＬ０，ＤＬ２，…ＤＬ１４を制御するための第１駆動回路７０１と奇数番目データラインＤＬ１，ＤＬ３，…，ＤＬ１５を制御するための第２駆動回路７１０と三つの感知増幅回路７２０，７２０ａ及び７２０ｂから構成されている。第１及び第２駆動回路７０１及び７１０の各構成は前の例と同一であり、前の例で第１駆動回路７０１に印加された接地電圧が第２電圧発生回路８００から出力されるソース電圧Ｖｓｏｕｒｃｅに印加されることが相違である。そして、三つの感知増幅回路７２０，７２０ａ，及び７２０ｂは各々対応する選択信号Ｓｓ１，Ｓｓ２，及びＳｓ３により順次に一つずつ活性化されるように制御され、感知増幅回路７２０，７２０ａ及び７２０ｂが感知ラインＳＬを通じて第２駆動回路７１０に共通に接続されている。
【００６２】
それで、偶数番目データラインＤＬ０，ＤＬ２，…，ＤＬ１４各々は対応するビットライン選択信号ＢＳ０〜ＢＳ１４により感知電圧Ｖｓｅｎとソース電圧Ｖｓｏｕｒｃｅ中、一つを印加してもらい、奇数番目データラインＤＬ１，ＤＬ３、…、ＤＬ１５各々は対応するビットライン選択信号ＢＳ１〜ＢＳ１５により感知電圧Ｖｓｅｎを印加してもらったり、感知ラインＳＬを通じて感知増幅回路７２０，７２０ａ及び７２０ｂに接続される。従って、図１０から知られるように、一つのデータラインが選択されると、それに関連される引接した偶数番目データラインにはソース電圧Ｖｓｏｕｒｃｅが印加され、それ以外のデータラインには全て感知電圧Ｖｓｅｎが印加される。
【００６３】
図１１は第２実施例による第２電圧発生回路を見せる。図１１で、第２電圧発生回路８００は信号Ｖｒｅｆと制御信号Ｄ１及びＤ２に応答して接地電圧から所定間隔に順位に変わるソース電圧Ｖｓｏｕｒｃｅを発生し、基準電圧発生回路８０１とＰＭＯＳトランジスター８３６と比較器として動作する差動増幅回路８０２と抵抗分割方式を利用してソース電圧Ｖｓｏｕｒｃｅをクランプするための回路８０４とインバーター８３０とＮＭＯＳトランジスター８３４から構成されている。
【００６４】
差動増幅回路８０２は信号Ｖｒｅｆと信号Ｖｄｉｖを入力してもらって、制御信号Ｄ１に応答して二つの信号Ｖｒｅｆ及びＶｄｉｖの電圧レベルを比較し、その結果による信号Ｖｃｏｍｐを発生し、ＰＭＯＳトランジスター８０６及び８０８とＮＭＯＳトランジスター８１０，８１２，８１４，及び８１６から構成されている。ノード８０７にドレーンが接続されたＰＭＯＳトランジスター８０６はソースに電源電圧が印加され、ノード８０５にゲートが接続されている。ノード８０５にドレーンが接続されたＰＭＯＳトランジスター８０８はソースに電源電圧が印加され、ノード８０５にそれのゲートが接続されている。ＮＭＯＳトランジスター８１０，８１４及び８１６はノード８０７と接地の間に電流通路が順次に直列に形成され、トランジスター８１０及び８１４のゲートに信号Ｖｒｅｆが印加され、トランジスター８１６のゲートに制御信号Ｄ１が印加される。そして、ＮＭＯＳトランジスター８１２の電流通路がノード８０５とノード８０９の間に形成され、それのゲートがクランプ回路８０４の出力端子８１３に接続されている。
【００６５】
ＰＭＯＳトランジスター８３６は信号Ｖｃｏｍｐがハイレベルである時、非活性化され、ローレベルである時、活性化され、ソース電圧Ｖｓｏｕｒｃｅを駆動し、それの電流通路が電源電圧とノード８１１の間に接続され、それのゲートがノード８０７，すなわち、信号Ｖｃｏｍｐが印加される。
【００６６】
クランプ回路８０４は抵抗８１８，８２４，及び８２６とインバーター８２０とＮＭＯＳトランジスター８２２及び８２６から構成されている。抵抗８１８１及び８２４はノード８１１とノード８１３である出力端子の間に順次に直列に接続され、抵抗８２４の両端に電流通路が接続されたＮＭＯＳトランジスター８２２のゲートは制御信号Ｄ２の位相を反転させるためのインバーター８２０の出力端子に接続されている。抵抗８２６の一つの端子がノード８１３に接続され、抵抗８２６の他端子と接地の間に電流通路が接続されたＮＭＯＳトランジスター８２８のゲートに制御信号Ｄ１が印加される。ノード８１１と接地の間に電流通路が接続されたＰＭＯＳトランジスター８３４のゲートは制御信号Ｄ１の位相を反転させるためのインバーター８３０の出力端子に接続されている。
【００６７】
前記の構成を持つ第２電圧発生回路８００は制御信号Ｄ１及びＤ２の電圧レベルによりクランプ回路８０４内の抵抗Ｒ１及びＲ２の比（ｒａｔｉｏ）により必要とするレベルのソース電圧Ｖｓｏｕｒｃｅを得ることができる。制御信号Ｄ１及びＤ２の状態によるソース電圧Ｖｓｏｕｒｃｅの変化は以下説明される図１２によく図示されている。
【００６８】
図１２は第２実施例による多重ビットデータの貯蔵が可能なマスクロームのメモリセルに関連される読出動作のためのタイミング図である。図１２により、第２実施例による読出動作が図８ないし図１１を参照しながら、以下説明される。図１２の動作タイミング図は選択されるメモリセルに対し三回に渡って多重ビットデータをセンシングすることを一例としてしたものである。
【００６９】
通常的に多重ビットのデータを持つメモリセルのスレショルド電圧は四つの可能な第１ないし第４スレショルド電圧中、一つを持つようになる。（ここで、第１スレショルド電圧＞第２スレショルド電圧＞第３スレショルド電圧＞第４スレショルド電圧）そして、データ感知動作は選択されるメモリセルが四つのスレショルド電圧中、あるスレショルド電圧を持つかを検出するためのことである。
【００７０】
再び、図１２を参照すると、データ読出動作は第１ないし第３サイクルＳ１，Ｓ２，及びＳ３が順次に進行され、各サイクルはプリチャージ区間と、データ感知区間と、に分けて各々遂行される。各サイクルＳ１，Ｓ２及びＳ３が全て遂行されると、最後にデータ出力区間で感知されたデータを外部に出力するようになる。以下、図９のアレイブロック１１０内のメモリセルＭｍｎ中、メモリセルＭ００により維持されるデータを読出することを例として説明する。
【００７１】
まず、第１サイクルＳ１の間に制御信号Ｄ１及びＤ２とソース電圧Ｖｓｏｕｒｃｅは接地電圧に維持される。ビットラインプリチャージ区間ではメーンビットラインＭＢＬ０〜ＭＢＬｉとワードラインＷＬ０〜ＷＬｍ及びバンク選択信号ＳＥｊ及びＳＯｊに各々感知電圧Ｖｓｅｎと接地電圧が印加されるにより全てのメーンビットラインＭＢＬ０〜ＭＢＬｉを感知電圧Ｖｓｅｎにプリチャージするようになる。
【００７２】
続いて、データ感知区間ではメーンビットラインＭＢＬ０〜ＭＢＬｉに対したプリチャージが中止されると共に、ブロック及びワードライン選択回路４００により選択されるアレイブロック１１０内のワードラインＷＬ０がローレベルから感知レベルＶｓｅｎに駆動される。それだけでなく、ブロック及びワードライン選択回路４００のバンク選択回路４５０中、偶数番目駆動回路を通じて偶数番目バンク選択信号ＳＥｊが接地電圧から電源電圧に印加される。
【００７３】
これと同時に、カラム選択回路５００から出力されるビットライン選択信号ＢＳ０〜ＢＳｉにより選択されるメーンビットラインＭＢＬ１には感知電圧Ｖｓｅｎが印加された状態で感知増幅回路７２０を通じてロード電流が印加され、選択されたメーンビットラインＭＢＬ１に関連される引接したメーンビットライン、すなわち、ソースラインＭＢＬ０はソース電圧Ｖｓｏｕｒｃｅ、すなわち、接地電圧が印加される。それ以外の他のメーンビットラインは全て感知電圧Ｖｓｅｎが印加される。
【００７４】
この時、図１２のデータ感知始点（ｄａｔａ  ｓｅｎｓｉｎｇ  ｐｏｉｎｔ）で選択されたメモリセルＭ００のデータを感知するようになる。万一、選択されたメモリセルＭ００のスレショルド電圧が第４スレショルド電圧より低い場合、選択されたメーンビットラインＭＢＬ１で選択されたメモリセルＭ００を通じて引接したソースラインＭＢＬ０にロード電流が流れるようになり、選択されたメーンビットラインＭＢＬ１の電圧が下がるようになる。反面、選択されたメモリセルＭ００のスレショルド電圧が第４スレショルド電圧である場合、選択されたメーンビットラインＭＢＬ１は感知電圧Ｖｓｅｎを維持するようになる。この時、図１２に図示されているように、ハイレベルの第１感知信号Ｓｓ１が印加されるにより第１感知増幅回路７２０が活性化され、選択されたメーンビットラインＭＢＬ１を感知するようになる。
【００７５】
次、第２サイクルＳ２の間、制御信号Ｄ１はハイレベルに遷移され、制御信号Ｄ２は接地電圧を維持するにより、第２電圧発生回路８００を通じてソース電圧Ｖｓｏｕｒｃｅは第１電圧に遷移される。ここで、第１電圧は（感知電圧ー第２スレショルド電圧）より低く、（感知電圧ー第３スレショルド電圧）より高い電圧レベルを持つ。ビットラインプリチャージ区間では第１サイクルＳ１と同一な方法に全てのメーンビットラインＭＢＬ０〜ＭＢＬｉを感知電圧Ｖｓｅｎにプリチャージする。
【００７６】
続いて、データー感知区間で選択されたワードラインＷＬ０と偶数番目バンク選択信号ＳＥｊは第１サイクルＳ１のそれと同一にバイアスされる。これと同時に選択されたメーンビットラインＭＢＬ１には感知電圧Ｖｓｅｎが印加された状態で感知増幅回路７２０を通じてロード電流が印加され、選択されたメーンビットラインＭＢＬ１に関連される引接したソースラインＭＢＬ０はソース電圧Ｖｓｏｕｒｃｅ、すなわち、第１電圧が印加される。それ以外の他のメーンビットラインは全て感知電圧Ｖｓｅｎが印加される。
【００７７】
この時、データ感知始点で選択されたメモリセルＭ００のデータを感知するようになる。万一選択されたメモリセルＭ００のスレショルド電圧が第３スレショルド電圧より高いと、オフーセルであり、選択されたメモリセルのスレショルド電圧が第３スレショルド電圧より低いとオンーセルになる。この時、図１２に図示されたように、ハイレベルの第２感知信号Ｓｓ２が印加されるにより、第２感知増幅回路７２０ａが活性化され、選択されたメーンビットラインＭＢＬ１を感知するようになる。
【００７８】
最後、第３サイクルＳ３の間に制御信号Ｄ１及びＤ２がハイレベルに遷移されるにより第２電圧発生回路８００を通じてソース電圧Ｖｓｏｕｒｃｅは第２電圧に遷移される。ここで、第２電圧は（感知電圧ー第２スレショルド電圧）より低く、（感知電圧ー第１スレショルド電圧）より高い電圧レベルを持つ。ビットラインプリチャージ区間では第１及び第２サイクルＳ１及びＳ２と同一な方法に全てのメーンビットラインＭＢＬ０〜ＭＢＬｉを感知電圧Ｖｓｅｎにプリチャージする。
【００７９】
続いて、データ感知区間で選択されたワードラインＷＬ０と偶数番目バンク選択信号ＳＥｊは第２サイクルＳ２のそれと同一にバイアスされる。これと同時に、選択されたメーンビットラインＭＢＬ１には感知電圧Ｖｓｅｎが印加された状態で感知増幅回路７２０を通じてロード電流が印加され、選択されたメーンビットラインＭＢＬ１に関連される引接したソースラインＭＢＬ０はソース電圧Ｖｓｏｕｒｃｅ、すなわち、第２電圧が印加される。その以外の他のメーンビットラインは全て感知電圧Ｖｓｅｎが印加される。
【００８０】
この時、データ感知始点で選択されたメモリセルＭ００のデータを感知するようになる。万一、選択されたメモリセルＭ００のスレショルド電圧が第２スレショルド電圧より高いとオフーセルであり、選択されたメモリセルのスレショルド電圧が第２スレショルド電圧より低いと、オンーセルになる。この時、図１２に図示されたように、ハイレベル第３感知信号Ｓｓ３が印加されるにより第３感知増幅回路７２０ｂが活性化され、選択されたメーンビットラインＭＢＬ１を感知するようになる。
【００８１】
前記した方法で多重ビットデータをセンシングする場合、従来データ読出方法で問題になったオフセルセンシングする時、好ましくない漏れ電流によりデータセンシングマージンが低下されることを防止することができる。すなわち、読出しようとするメモリセルに関連されるワードラインＷＬ０とｉ番目メーンビットラインＭＢＬｉに感知電圧Ｖｓｅｎを印加し、選択されたｉ番目メーンビットラインＭＢＬｉに引接したｉ−１番目メーンビットラインＭＢＬｉー１、すなわち、ソースラインＭＢＬｉ−１にソース電圧Ｖｓｏｕｒｃｅを印加すると共にソースライン以外の全てのメーンビットラインに感知電圧Ｖｓｏｕｒｃｅを印加するにより、同一なワードラインＷＬ０上に接続され、選択されたメモリセルオフーセルに引接したメモリセルがオンーセルとしてもそれらの電流通路は形成されない。又、このようにソースラインを制御して多重ビットデータを読出する方法はワードラインを制御するそれより安定され、早いデータアクセス（ａｃｃｅｓｓ）を遂行することができる。
【００８２】
【発明の効果】
前記したように、データ読出動作の間に選択されるメモリセルに関連されたワードラインとソースラインを除いたメーンビットラインに同一な電圧あるいはワードラインより高い電圧をメーンビットラインに印加するにより、オフーセルセンシングする時、センシングマージンを確保することだけでなく、センシング速度を向上させることができる。
【図面の簡単な説明】
【図１】ＮＯＲ型半導体メモリ装置のアレイの回路を示す回路図である。
【図２】従来ＮＯＲ型半導体メモリ装置の読出動作する時のタイミング図である。
【図３】本発明の第１実施例によるノア型半導体メモリ装置の構成を見せるブロック図である。
【図４】第１実施例によるノア型半導体メモリ装置のアレイの回路及び周辺ブロックを示す回路図である。
【図５】第１実施例によるブロック及びワードライン選択回路を示す回路図である。
【図６】第１実施例による感知及びプリチャージ回路を示す回路図出ある。
【図７】第１実施例によるデータ読出動作する時のタイミング図である。
【図８】本発明の第２実施例による半導体メモリ装置の構成を見せるブロック図である。
【図９】第２実施例によるノア型半導体メモリ装置のアレイの回路及び周辺ブロックを示す回路図である。
【図１０】第２実施例による感知及びプリチャージ回路を示す回路図である。
【図１１】第２実施例によるソース電圧発生回路を見せる回路図である。
【図１２】第２実施例による多重ビットデーターに関連された読出動作する時のタイミング図である。
【符号の説明】
１００…アレイ
２００…アドレスバッファー
３００…感知電圧発生回路
４００…ブロック及びワードライン選択回路
５００…カラム選択回路
６００…カラム選択スイッチング回路
７００…感知及びプリチャージ回路
８００…ソース電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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