(57)【特許請求の範囲】
【請求項１】
ＦＥＴと他のデバイスとを有する半導体チップ（４６）であって、
前記ＦＥＴは、
第１のドーパント型（ｐ）から成る領域を備えた半導体基板（１２）と、
前記半導体基板上に設けられたゲート導体（２８）と、
前記第１のドーパント型（ｐ）と反対の第２のドーパント型（ｎ）から成るソース／ドレイン拡散領域（２４、２６）と、
前記ソース／ドレイン拡散領域のそれぞれに隣接して設けられたハロー拡散領域（３４、３６）とを備え、
前記他のデバイスは、
前記第１のドーパント型から成る領域を備えた半導体基板（１２）と、
前記ＦＥＴのゲート導体と同種のゲート導体からなり、第１の側面および該第１の側面の反対側に位置する第２の側面を備え、前記半導体基板上に設けられた第１のゲート導体（５８）と、
前記ＦＥＴのソース／ドレイン拡散領域と同種の拡散領域からなり、前記第１のゲート導体の前記第１の側面に隣接して、前記領域に設けられ、前記第２のドーパント型から成る整流性コンタクト拡散領域（５４）と、
前記第１のゲート導体の前記第２の側面に隣接して、前記領域に設けられ、前記第１のドーパント型から成るハローなし非整流性コンタクト拡散領域（５６）と、
前記整流性コンタクト拡散領域（５４）に隣接して設けられたハロー拡散領域（６２）とを備えた、半導体チップ。
【請求項２】
前記整流性コンタクト拡散領域（５４）がラテラル・ダイオードの拡散領域であり、
前記非整流性コンタクト拡散領域（５６）が前記ラテラル・ダイオードへのオーミック・コンタクトである、請求項１に記載の半導体チップ。
【請求項３】
前記ラテラル・ダイオードが、ＥＳＤ保護、オーバーシュート／アンダーシュート・クランプ、または過電圧保護の用に供するものである、請求項２に記載の半導体チップ。
【請求項４】
前記第１のゲート導体（５８）は、前記ＦＥＴのゲート導体（２８）と同種のゲート導体からなり、前記整流性コンタクト拡散領域（５４）は、前記ＦＥＴのソース／ドレイン拡散領域と同種の拡散領域からなる、請求項１に記載の半導体チップ。
【請求項５】
前記整流性コンタクト拡散領域に隣接して拡張拡散領域が設けられており、前記ハローなし非整流性コンタクト拡散領域は拡張拡散領域なしである、請求項１に記載の半導体チップ。
【請求項６】
前記半導体基板（１２）は、前記第２のドーパント型から成る領域を備え、
前記半導体チップは、さらに、第３の側面および該第３の側面の反対側に位置する第４の側面を備え、前記半導体基板上に設けられた第２のゲート導体（７２）と、
前記第２のゲート導体の前記第３の側面に隣接して、前記第２のドーパント型から成る領域に設けられ、前記第２のドーパント型から成る第２のハローなし非整流性コンタクト拡散領域（７０ａ）と、
前記第２のゲート導体の前記第４の側面に隣接して、前記第２のドーパント型から成る領域に設けられ、前記第２のドーパント型から成る第３のハローなし非整流性コンタクト拡散領域（７０ｂ）と、を備える請求項１に記載の半導体チップ。
【請求項７】
前記第２および第３のハローなし非整流性コンタクト（７０ａ、７０ｂ）が、抵抗器のオーミック・コンタクトである、請求項６に記載の半導体チップ。
【請求項８】
前記第２および第３のハローなし非整流性コンタクト（７０ａ、７０ｂ）が、キャパシタのオーミック・コンタクトである、請求項６に記載の半導体チップ。
【請求項９】
前記半導体チップがＳＯＩから成る、請求項１〜８のいずれか１項に記載の半導体チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に高性能半導体集積回路チップに形成されたデバイス中の拡散領域に関する。本発明は、特にそのような集積回路チップで用いるハロー（halo）イオン打ち込み領域に関する。
【０００２】
【従来の技術】
対称型および非対称型のハロー・イオン打ち込み領域を形成してパンチスルーする抵抗値を改善することにより、低電力短チャネル長型の電界効果トランジスタ（ＦＥＴ）の性能を改善することが提案されている。対称型のハロー・イオン打ち込み領域は、ＦＥＴのソース端およびドレイン端に隣接する領域中に形成された、チャネル領域と同じ導電型のドーパントが高濃度に蓄積されたポケットである。これらのＦＥＴハロー・イオン打ち込み領域は、各々、隣接するソース／ドレイン拡散領域と反対導電型にドープされている。非対称型のハロー・イオン打ち込み領域は、ソースまたはドレインに隣接して伸びているか、あるいは、異なる態様でソースおよびドレインに隣接して伸びている。また、ハロー・イオン打ち込み領域は、ソース端またはドレイン端に隣接するチャネル領域の中またはその下に伸びていてもよい。ハロー・イオン打ち込み領域をさらに改良してデバイス性能およびチップ性能をさらに改善することができる、と信じられている。その解決策の１つが、次に示す本発明によって提供される。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、ハロー・イオン打ち込み領域を備えたＦＥＴデバイスを有するチップ上に設けられたデバイスの非整流性コンタクトにハロー・イオン打ち込み領域を形成しないようにすることである。
【０００４】
本発明の他の目的は、ハロー・イオン打ち込み領域を備えたＦＥＴデバイスを有するチップ上において、ゲート導体で画定された抵抗器、キャパシタ、ラテラル・ダイオード、ラテラルＳＯＩ（silicon-on-insulatore)ダイオード、およびＦＥＴボディ・コンタクトの非整流性コンタクトにハロー・イオン打ち込み領域を形成しないようにすることである。
【０００５】
【課題を解決するための手段】
本発明の特徴は、非整流性コンタクトにハロー・イオン打ち込み領域を形成しないようにするのに、特別なマスクを必要としない点である。
【０００６】
本発明の別の特徴は、たとえば、オーバーシュート／アンダーシュート・クランプ、ＥＳＤ（静電放電）保護、温度検知などに用いるラテラルＳＯＩゲート型ダイオードが、一方の拡散コンタクトまたは両方の拡散コンタクトにハロー拡散領域を備えていない、という点である。（ここでは、イオン打ち込み領域と拡散領域とを同じものとして扱う。）
【０００７】
本発明の利点は、非整流性コンタクトにハロー・イオン打ち込み領域を形成しないようにしているので、ハロー・イオン打ち込み領域を備えたＦＥＴを有する集積回路に形成したデバイスの直列抵抗が低減するとともに性能が向上する点である。
【０００８】
本発明の別の利点は、非整流性コンタクトにハロー・イオン打ち込み領域を形成しないようにしているので、ハロー・イオン打ち込み領域を備えたＦＥＴを有する集積回路チップの歩留りが向上する点である。
【０００９】
本発明の一側面によると、第１のドーパント型から成る領域を備えた半導体基板と；第１の側面および該第１の側面の反対側に位置する第２の側面を備え、前記半導体基板上に設けられたゲート導体と；前記ゲート導体の前記第１の側面に隣接して、前記領域に設けられ、前記第１のドーパント型と反対の第２のドーパント型から成る整流性コンタクト拡散領域と；前記ゲート導体の前記第２の側面に隣接して、前記領域に設けられ、前記第１のドーパント型から成るハローなし非整流性コンタクト拡散領域と；前記整流性コンタクト拡散領域に隣接して設けられたハロー拡散領域とを備えた半導体チップが提供される。
【００１０】
本発明に係る構造は、ソース拡散領域またはドレイン拡散領域に隣接してハロー拡散領域を備えたＦＥＴを有するチップに、ＦＥＴへのボディ・コンタクト、ラテラル・ダイオード、抵抗器、およびキャパシタを形成するのに適している。また、本発明に係る構造は、ＳＯＩチップに特に適しているが、バルクのシリコン・チップに用いてもよい。
【００１１】
【発明の実施の形態】
本発明者らの発見によると、電界効果トランジスタ（ＦＥＴ）デバイスでパンチスルーを防止するのに用いるハロー・イオン打ち込み領域が非整流性コンタクトすなわちオーミック・コンタクトの近傍にも存在すると、デバイスの性能を劣化させる可能性がある。非整流性コンタクトは、たとえばＦＥＴへのボディ・コンタクトとして用いられる。また、非整流性コンタクトは、ゲート導体で画定されたラテラル・ダイオードのオーミック・コンタクトにも用いられる。さらに、非整流性コンタクトは、ゲート導体の下に存在する半導体ボディと同じ導電型にドープされゲート導体で画定された、抵抗器とキャパシタ用の拡散領域にも用いうる。このような拡散領域へのコンタクトを設ける目的は、ゲート導体の下に存在するボディ領域への非整流性コンタクトを実現するため、あるいは、ボディに対する別の非整流性コンタクトへの抵抗性経路を実現するためである。これらの場合、ハロー・イオン打ち込み領域は、拡散領域およびゲート直下のボディ領域の双方と反対導電型にドープする。
【００１２】
本発明者らは、反対導電型にドープされたハロー領域によって、オーミック・コンタクトと並列に不所望の整流性領域が生じることを見いだした。そして、このハロー領域は、オーミック・コンタクト領域を生成することにより、あるいは、オーミック・コンタクト領域の生成を阻害することにより、ボディ・コンタクトを妨害する。したがって、ハロー・イオン打ち込み領域によって、非整流性コンタクトすなわちオーミック・コンタクトとデバイスのボディ領域すなわちチャネル領域との間の直列抵抗が増大する。それゆえ、ＦＥＴの場合、ボディ・ポテンシャルの制御性が低下する結果、しきい値電圧の制御性が低下する。これにより、機能試験の歩留りが低下するから、集積回路チップの製造コストが増大する。
【００１３】
本発明の実施形態では、整流性拡散領域、たとえばＦＥＴのソース／ドレイン拡散領域の近傍にはハロー・イオン打ち込み領域を備えているけれども、非整流性拡散領域、たとえばＦＥＴのボディ・コンタクト、ラテラル・ダイオード、および、ゲートで画定した抵抗器とキャパシタにはハロー・イオン打ち込み領域を備えていない。図１および図２の平面図、ならびに図３の屈曲断面図に示すように、バルク基板１６上に設けられた背面絶縁膜１４上に設けられたＳＯＩボディにＦＥＴ１０とＦＥＴ１０’が形成されている。ＦＥＴ１０はゲート２８に隣接してソース／ドレイン拡散領域２４、２６を備え、ＦＥＴ１０’はゲート誘電体２９上にＴ字形のゲート２８’を備えている。
【００１４】
本願においては、後に形成された層は先に形成された層の「上（on) 」にある、と表現する。これは、中間層が介在していても適用するし、基板、ウェーハ、またはチップを保持する方向に関係なく適用する。
【００１５】
ＦＥＴ１０は、ソース／ドレイン拡散領域２４、２６とボディ・コンタクト３８とに隣接して拡張拡散領域３０、３２とハロー拡散領域３４、３６をも備えている。ハロー拡散領域３４、３６は、隣接するソース／ドレイン拡散領域２４、２６とは反対導電型にドープされている。
【００１６】
図３に示すように、ボディ・コンタクト３０の近傍には、ボディ１２およびボディ・コンタクト３８とは反対導電型にドープされたハロー拡散領域が設けられていない。この結果、ハロー拡散領域を備えることに起因して起こる直列抵抗と性能の劣化が実質的に低減されている。
【００１７】
さらに、ボディ・コンタクト３８用の拡張拡散領域も除去してある。拡張イオン打ち込み領域とハロー・イオン打ち込み領域は、ソース／ドレイン拡散工程よりも早いマスク工程、しかも同じマスク工程で形成する。（ここでは、拡散領域とイオン打ち込み領域とを同じものとして扱う。）拡張拡散領域は、ソース／ドレインと同じ導電型にドープされており、ソース／ドレインよりもゲート表面に近く位置するとともに、ゲートの下に伸びる距離がより長い。拡張イオン打ち込み領域は、通常、イオン・ビームをウェーハ表面の法線に沿わせて形成する。ハロー・イオン打ち込み領域は、イオン・ビームをウェーハ表面の法線に沿わせて、あるいは、イオン・ビームがゲート２８の下に届く角度に設定して形成する。あるいは、ハロー・イオン打ち込み領域形成用のドーズの一部を法線に沿わせ、残りにはある角度をもたせるようにしてもよい。
【００１８】
ＣＭＯＳチップ上にＦＥＴ用の拡散領域を形成する際、通常、４枚のマスクを使用する。まず、１枚目のマスクを用いて、ｐチャネル・デバイスのハロー・イオン打ち込み領域と拡張イオン打ち込み領域の双方を形成する。このマスクは、ｎチャネル・デバイスを遮蔽（しゃへい）している。次いで、２枚目のマスクを用いて、ｎチャネル・デバイスのハロー・イオン打ち込み領域と拡張イオン打ち込み領域の双方を形成する。このマスクは、ｐチャネル・デバイスを遮蔽している。次いで、ゲート２８の側壁に沿ってスペーサを形成する。次いで、３枚目のマスクを用いて、ｐチャネル・デバイスのソース／ドレイン深拡散領域を形成する。このマスクは、ｎチャネル・デバイスを遮蔽している。最後に、４枚目のマスクを用いて、ｎチャネル・デバイスのソース／ドレイン深拡散領域を形成する。このマスクは、ｐチャネル・デバイスを遮蔽している。本発明では、上述した２枚のハロー／拡張拡散領域形成用マスクを再設計して、ＦＥＴのボディ・コンタクト、ラテラル・ダイオード、およびゲートで画定した抵抗器とキャパシタ用の非整流性コンタクトを、当該ハロー／拡張拡散領域形成用マスクによって遮蔽されている場所のリストに加えている。ボディ・コンタクトに拡張拡散領域は形成するがハロー拡散領域は形成しないようにするには、別のマスクが必要になる。なぜなら、ハロー・イオン打ち込み領域と拡張イオン打ち込み領域を別々に遮蔽する必要があるからである。追加のマスクを使用すると、ハロー・イオン打ち込み領域を遮蔽したまま拡張イオン打ち込み領域を形成することができる。
【００１９】
製造工程において、遮蔽マスクには、非整流性拡散コンタクトの場所を覆う遮蔽領域がある。この非整流性拡散コンタクトは、少なくとも１枚の別のマスク上のデータによって画定されている。そして、非整流性拡散コンタクトを画定するには、通常、３枚ものマスクを必要とする。遮蔽マスク上の遮蔽領域は、これら別のマスク上のデータから生成する。遮蔽マスク上の遮蔽領域を３枚の別のマスク上のデータから生成するには、これら３枚の別のマスク上のデータの形状を論理的に組み合わせ、その結果を調整して遮蔽マスク上にリソグラフィによる副次的な形体が形成されないようにする。このリソグラフィによる副次的な形体には、ノッチ（切欠き）とスライバ（皮きず）がある。これらの大きさは、フォトリソグラフィ工程によって解像しうる最小寸法よりも小さい。遮蔽領域の設計は、重要なものであり、ハロー・イオン打ち込みが必要な領域を遮蔽するほど大きくしないようにしながら、非整流性拡散コンタクトにハロー・イオン打ち込み領域が入らないようにする必要がある。
【００２０】
本発明の別の実施形態では、背面絶縁膜１４上に設けられたＳＯＩ（silicon-on-insulator）ボディ１２にラテラル・ダイオード４６を形成する。図４の平面図と図５の断面図に示すように、ラテラル・ダイオード４６は、整流性拡散領域５４と非整流性拡散領域５６とを備えている。両領域とも、ゲート５８に隣接している。ラテラル・ダイオード４６は、たとえばＰＬＬ（phase lock loop)回路、ＥＳＤ（electrostatic discharge:静電放電）保護デバイス、過電圧クランプ・ネットワーク、温度検知デバイスなどの目的に使用することができる。ゲート導体５８は、ＦＥＴのゲート２８と同じ材料で形成されているけれども、ラテラル・ダイオードのゲートとしては機能しない。整流性拡散領域５４は、拡張イオン打ち込み領域６０とハロー・イオン打ち込み領域６２を備えている。非整流性拡散領域５６は、ｐ+ −ｐ- 階段オーミック・コンタクト領域６４を備えているが、ハロー・イオン打ち込み領域は備えていない。これにより、図７と図８に示すように、ラテラル・ダイオード４６の直列抵抗が実質的に改善される。さらに、本発明を実現する最も簡明なプロセスにおいては、非整流性拡散領域５６に拡張イオン打ち込み領域も形成しない。必要な場合には、追加のマスクを用いることにより、非整流性拡散領域５６に沿って拡張イオン打ち込み領域（図示せず）を形成することができる。
【００２１】
本発明のさらに別の実施形態では、ＦＥＴのソース／ドレイン拡散領域に隣接してハロー・イオン打ち込み領域を備えているけれども、図６に示すように、ラテラル・ダイオード４６’は、ハロー・イオン打ち込み領域６２を整流性拡散領域５４’と非整流性拡散領域５６のどちらの隣接領域にも備えていない。整流性拡散領域５４’に隣接してハロー・イオン打ち込み領域６２を形成しないことにより、テラル・ダイオード４６’の降伏電圧が高くなり、テラル・ダイオード４６’の順方向漏れ電流が減少し、テラル・ダイオード４６’の理想指数（ideality factor)が向上し、対数Ｉ−Ｖ特性の直線性が向上する。したがって、テラル・ダイオード４６’は、チップ上のいくつかの機能、たとえば温度測定、ＥＳＤ保護などをより良くはたすことができるようになる。整流性拡散領域５４’に隣接してハロー・イオン打ち込み領域６２をイオン打ち込みしないようにするには、上述したように、ハロー／拡張拡散領域マスクでイオン打ち込みを遮蔽する。
【００２２】
本発明のさらに別の実施形態では、図９に示すように、拡散領域７０ａ、７０ｂに隣接してハロー・イオン打ち込み領域を設けずに抵抗器とキャパシタを形成する。これらの抵抗器またはキャパシタを形成するには、ハロー・イオン打ち込み領域を備えたＦＥＴ（図１、図２を参照）を有するチップ上に形成されたゲート導体７２に隣接して拡散領域７０ａ、７０ｂを形成する。これに対して、図１０の従来技術に示すように、ゲート導体７２に隣接してハロー・イオン打ち込み領域７４ａ、７４ｂを有するように抵抗器とキャパシタを形成すると、直列抵抗が増大するとともに、この増大した直列抵抗に対する実質的な電圧依存性が生じる。その終極の結果は、チップ性能の劣化であった。図９と図１０のデバイスは、拡散領域７０ａへのコンタクトと拡散領域７０ｂへのコンタクトとの間に電圧を印加すると、抵抗器になる。また、図９と図１０のデバイスは、ゲート導体７２へのコンタクトと拡散領域７０ａ、７０ｂへのコンタクトとの間に電圧を印加すると、キャパシタになる。必要な場合には、追加のマスクを用いることにより、拡散領域７０ａ、７０ｂに沿って拡張イオン打ち込み領域（図示せず）を形成することができる。
【００２３】
以上、本発明のいくつかの実施形態を変形例とともに図面を参照して詳細に説明したけれども、本発明の範囲のうちで様々な変形が可能であることは明らかである。たとえば、上述したものとは反対の導電型にドープしたものは、本発明の範囲内である。本発明は、バルク技術やＳＯＩ技術で形成した二重ゲートＦＥＴにも適用可能である。また、上述した詳細な説明中の記載は、本発明を特許請求の範囲よりも狭く限定することを意図していない。ここに示した例は、それらに限定する意図はなく、ただ説明を意図しているだけである。
【図面の簡単な説明】
【図１】  ゲートに隣接してソース／ドレイン拡散領域とボディ・コンタクトを備え、ソース／ドレイン拡散領域はハロー・イオン打ち込み領域を備えるが、ボディ・コンタクトはハロー・イオン打ち込み領域を備えない、本発明に係るＦＥＴの平面図である。
【図２】  図１のＦＥＴに類似するがＴ字形ゲートを備えた、本発明に係るＦＥＴの平面図である。
【図３】  図１のデバイスの３−３’線に沿った屈曲断面図である。
【図４】  ゲート導体に隣接して整流性拡散領域と非整流性拡散領域を備え、整流性拡散領域はハロー・イオン打ち込み領域を備えるが、非整流性拡散領域はハロー・イオン打ち込み領域を備えない、本発明に係るラテラル・ダイオードの平面図である。
【図５】  図４のデバイスの断面図である。
【図６】  ゲート導体に隣接して整流性拡散領域と非整流性拡散領域を備え、整流性拡散領域および非整流性拡散領域の双方がハロー・イオン打ち込み領域を備えない、本発明に係るラテラル・ダイオードの平面図である。
【図７】  非整流性拡散領域に隣接してハロー・イオン打ち込み領域を備えた順方向バイアス・ダイオードと備えない順方向バイアス・ダイオードとを比較したＩ−Ｖ特性図である。
【図８】  非整流性ボディ・コンタクト拡散領域に隣接してハロー・イオン打ち込み領域を備えたＳＯＩ  ＦＥＴの抵抗値の不規則変化を示す、抵抗値対ゲート−ソース間電圧を示す図である。
【図９】  ゲート導体に隣接してハロー・イオン打ち込み領域を備えることなく２つの非整流性接合を備え、抵抗器またはキャパシタとして機能しうる、本発明に係るデバイスの断面図である。
【図１０】  ゲート導体に隣接してハロー・イオン打ち込み領域を備えるとともに２つの非整流性接合を備え、抵抗器またはキャパシタとして機能しうる、従来技術に係るデバイスの断面図である。
【符号の説明】
１０  ＦＥＴ
１０’ＦＥＴ
１２  ＳＯＩボディ
１４  背面絶縁膜
１６  バルク基板
２４  ソース／ドレイン拡散領域
２６  ソース／ドレイン拡散領域
２８  ゲート
３０  拡張拡散領域
３２  拡張拡散領域
３４  ハロー拡散領域
３６  ハロー拡散領域
３８  ボディ・コンタクト
４６  ラテラル・ダイオード
４６’ラテラル・ダイオード
５４  整流性拡散領域
５６  非整流性拡散領域
５８  ゲート
６０  拡張イオン打ち込み領域
６２  ハロー・イオン打ち込み領域
７０ａ  拡散領域
７０ｂ  拡散領域
７２  ゲート導体
７４ａ  ハロー・イオン打ち込み領域
７４ｂ  ハロー・イオン打ち込み領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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