(57)【特許請求の範囲】
【請求項１】
パス・トランジスタ・ロジック回路と、前記パス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、前記パス・トランジスタ・ロジック回路の出力レベルを補正する第１および第２のバッファ回路とを有する演算回路において、
前記第１のバッファ回路はＣＭＯＳインバータを有し、前記第２のバッファ回路はＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有し、前記ＮＭＯＳトランジスタのソースはグランドと、ドレインは前記ＰＭＯＳトランジスタのドレインと、ゲートはパス・トランジスタ・ロジック回路の出力とそれぞれ接続され、前記ＰＭＯＳトランジスタのソースは電源と、ゲートは前記ＣＭＯＳインバータの出力と接続されていることを特徴とする演算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パス・トランジスタ・ロジック回路に接続されたバッファ回路の高速化および低消費電力化に関する。
【０００２】
【従来の技術】
従来のディジタル回路は、通常、ＣＭＯＳ使用の回路で構成されていたが、次世代ＬＳＩにおける高速化、低消費電力化を図るために、パス・トランジスタ・ロジック回路が用いられるようになってきた。パス・トランジスタ・ロジックは従来のＣＭＯＳロジックに比べて少ないトランジスタ数で同じ動作の論理回路を実現することができるからである。
【０００３】
しかし、例えば、ＮＭＯＳで構成されたパス・トランジスタ・ロジックでは、ＮチャネルＭＯＳＦＥＴが直列に接続されるため、出力信号がＬレベルからＨレベルに変化する場合、Ｈレベルの電位はゲート１段あたりＮチャネルＭＯＳＦＥＴのソース−ドレイン電圧分だけ低下すると共に、立ち上がり波形が大きくなまってしまうという問題点がある。さらに、基板バイアス効果により駆動能力が低下するといった問題点がある。
【０００４】
したがって、多段に接続されたロジックでは、動作電圧の低下、駆動能力の低下により伝送の性能が劣化する。従来からこの性能劣化を補償するため、図５に示すようにパス・トランジスタ・ロジック回路３０の出力部３１に補償回路即ちバッファ回路３２を付加する方法が知られている。このバッファ回路３２としては以下に示すように様々な方式が提示されている。
【０００５】
例えば、図６に示す例は、パス・トランジスタ・ロジック回路により構成される論理ネットワーク３３の出力部３１にＣＭＯＳインバータ３４を付加して、低下したＨレベルの電位を電源電圧にもどし、かつ駆動能力を向上させるものである（文献 K.Yano,et al.A3.8-ns CMOS 16 16-b multiplier using complementary pass-transistor logic.IEEE J.Solid-State Circuits,Vol.25,No2,pp.388-395,Apr,1990）。この例では、論理ネットワーク３３からの出力を相補出力としているため、ＣＭＯＳインバータ３４を２個接続している。
【０００６】
しかしこの構成では、ＣＭＯＳインバータ３４への入力信号である論理ネットワーク３３の出力がＬレベルからＨレベルに変化する場合、その立上がり電圧波形が緩やかなため、ＣＭＯＳインバータ３４の貫通電流が増大するという問題点がある。
【０００７】
図１０にパス・トランジスタ・ロジック回路で構成された論理ネットワーク３３の出力部３１からの出力電位、即ち、ＣＭＯＳインバータ３４への入力電圧ＩＮ１およびＩＮ２の時間変化を示す。パス・トランジスタ・ロジック回路の特徴として、特にＭＯＳＦＥＴの特性により、ＩＮ１は急激にＨ状態からＬ状態に変化するが、ＩＮ２の電圧波形はなまり、緩やかにＬ状態からＨ状態に変化する。ＩＮ２が入力されたＣＭＯＳインバータ３４は、ｔ2 でＮＭＯＳトランジスタがオフからオンに変わり、一方ｔ3 でＰＭＯＳトランジスタがオンからオフに変わる。このため、ｔ2 〜ｔ3 の間はＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共にオン状態となり、貫通電流が流れることとなる。Ｌ状態からＨ状態への変化が緩やかな場合は貫通電流が流れる期間が大きくなり消費電力が増加する。
【０００８】
この問題を解決するために、図７に示すようにＣＭＯＳインバータ３４の入力部にＰＭＯＳ交差ラッチ回路３５を付加する構成が提示されている（特開平７−３３４３４９）。このＰＭＯＳ交差ラッチ回路３５により、出力ＣＭＯＳインバータ３４への入力信号のＨレベルが引き上げられ、さらに立上がり時間が縮小されるため、ＣＭＯＳインバータ３４の貫通電流は小さくなる。
【０００９】
また図８に示すように、ＣＭＯＳインバータの代わりにＣＭＯＳ交差ラッチ回路３６を用いる例もある（特開平８−３２１７７０）。この構成は、速く変化する側のインバータの出力信号を、変化が遅い側のインバータに入力して動作速度の補償を行なうものである。
【００１０】
【発明が解決しようとする課題】
上述のように、ＮＭＯＳで構成されたパス・トランジスタ・ロジックでは、ＭＯＳＦＥＴの特性により、出力波形の立ち上がり時間が増大すると共に、特にＨレベルの電圧が低下するといった問題点があった。
【００１１】
図６に示すＣＭＯＳインバータを付加した従来技術では、ＣＭＯＳインバータにより電圧波形を整形し、さらに駆動能力を向上させるという点では効果がある。しかし、パス・トランジスタ・ロジックからのＣＭＯＳインバータへの立上がり入力波形が緩やかなために、ＣＭＯＳインバータのスイッチング時にＣＭＯＳインバータを構成する直列に接続されたＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴが共にオン状態となり、ＣＭＯＳインバータに貫通電流が流れる時間が増加するため消費電力の増大が生ずる。
【００１２】
一方、図７に示す従来技術では、ＰＭＯＳ交差ラッチ回路３５を付加して動作速度の向上および貫通電流の防止を図っているが、回路規模が増大するという問題がある。また、ＰＭＯＳ交差ラッチ回路３５によりＨからＬに変化する側の信号ラインにも電流が流れ込むため、立ち下がり時間を遅くするといった問題点がある。
【００１３】
また、図８に示す従来技術では、ＣＭＯＳ交差ラッチ回路３６を挿入することにより、Ｈレベル電位の低下を補償し、さらに駆動能力を向上させている。しかしこの方式では、ＣＭＯＳインバータ前後の負荷容量の状態によりＣＭＯＳ交差ラッチの動作が変わってしまうため、設計が困難であるという問題点がある。
【００１４】
本発明の目的は、パス・トランジスタ・ロジック回路に接続されるバッファ部において、消費電力の増加および回路サイズの増大をまねくことなく、パス・トランジスタ・ロジック回路の出力電圧の緩やかな立ち上がりに起因するＣＭＯＳインバータの大きな貫通電流の発生を防止する回路を提供することにある。
【００１５】
【発明を解決するための手段】
請求項１に記載の発明は、パス・トランジスタ・ロジック回路と、パス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、パス・トランジスタ・ロジック回路の出力レベルを補正する第１および第２のバッファ回路とを有する演算回路である。ここで、第１のバッファ回路はＣＭＯＳインバータを有し、第２のバッファ回路はＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有する。そして、ＮＭＯＳトランジスタのソースはグランドと、ドレインはＰＭＯＳトランジスタのドレインと、ゲートはパス・トランジスタ・ロジック回路の出力とそれぞれ接続されている。また、ＰＭＯＳトランジスタのソースは電源と、ゲートはＣＭＯＳインバータの出力と接続されている。
【００１６】
請求項１に記載の発明の作用について、図１の構成図と図９の電圧波形の模式図を用いて説明する。図９の（ａ）に示すように、第１のバッファ回路のＣＭＯＳインバータへの入力ＩＮ１の方がＨからＬへ速く変化する．しかし，図９の（ｃ）に示すように，第２のバッファ回路への入力ＩＮ２の立上がり波形はなまり、ＬからＨへの立上がりは緩やかとなる。
【００１７】
第１のバッファ回路の入力電圧ＩＮ１がＣＭＯＳインバータのＮＭＯＳトランジスタのＶｔ（しきい値電圧）を越えた時点で、第１のバッファ回路のＣＭＯＳインバータの出力ＯＵＴ１はすでにＨからＬへ変化が完了している。このため、このＣＭＯＳインバータの出力ＯＵＴ１がゲートに接続されている第２のバッファ回路のＰＭＯＳトランジスタもオフ状態に変化している。したがって、第２のバッファ回路のＮＭＯＳトランジスタがオン状態になったとき、ＰＭＯＳトランジスタは既にオフ状態に変化した後なので、この第２のバッファ回路には貫通電流が発生しない。
【００１８】
かかる構成により、パス・トランジスタ・ロジック回路の出力電圧レベルが補償される。それと共に、第２のバッファ回路のＰＭＯＳトランジスタがオンに切り替わった時には、ＮＭＯＳトランジスタは既にオフに切り替わっているため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを貫通する電流を阻止または著しく低減することができ、演算回路の消費電力を減少させることが可能となる。
【００１９】
請求項２に記載の発明は、パス・トランジスタ・ロジック回路と、このパス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、パス・トランジスタ・ロジック回路の出力レベルを補正する第１および第２のバッファ回路とを有する演算回路である。ここで、第１のバッファ回路は第１のＣＭＯＳインバータを有し、第２のバッファ回路は第２のＣＭＯＳインバータとこの第２のＣＭＯＳインバータと直列に接続されたＰＭＯＳトランジスタとを有する。そして、パス・トランジスタ・ロジック回路の一対の出力は、一方が第１のＣＭＯＳインバータの入力と、他方が第２のＣＭＯＳインバータの入力と接続されている。また、ＰＭＯＳトランジスタのソースは電源と接続され、ゲートは第１のＣＭＯＳインバータの出力と接続されている。
【００２０】
図２に示す請求項２に記載の発明において、ＩＮ２の信号が立ち上がる場合、その電圧波形はなまり、第２のＣＭＯＳインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタは図１０に示した特性と同様に同時にオンした状態になる。しかし、第２のＣＭＯＳインバータと直列に接続されたＰＭＯＳトランジスタが第１のバッファ回路のＯＵＴ１の信号によって既にオフとなっているため、第２のＣＭＯＳインバータには貫通電流は発生しない。
【００２１】
かかる構成により、パス・トランジスタ・ロジック回路の出力電圧レベルを補償すると共に、第２のバッファ回路のＣＭＯＳインバータの貫通電流を著しく低減することが可能となる。
【００２２】
請求項３に記載の発明は、パス・トランジスタ・ロジック回路と、このパス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、このパス・トランジスタ・ロジック回路の出力レベルを補正する一対のバッファ回路を有する演算回路である。ここで、一対のバッファ回路はそれぞれＮＭＯＳトランジスタとこれに直列に接続されたＰＭＯＳトランジスタとを有する。そして、それぞれのＮＭＯＳトランジスタのソースはグランドと、ゲートはパス・トランジスタ・ロジック回路の一対の出力と対応して接続されている。また、それぞれのＰＭＯＳトランジスタのソースは電源と、ゲートは他方のバッファ回路のＮＭＯＳトランジスタとＰＭＯＳトランジスタの接続部と接続されている。
【００２３】
請求項３の発明の作用を、図３の構成図と図１１の電圧波形の模式図とを用いて説明する。図１１（ａ）に示すようにＩＮ１が急峻に立ち下がり、図１１（ｃ）に示すようにＩＮ２の波形がなまっている場合を考える。ＩＮ１がＬレベルになった時点で一方のバッファ回路のＮＭＯＳトランジスタ１９およびＰＭＯＳトランジスタ１８はともにオフとなるため、このため一方のバッファ回路のＯＵＴ１はハイインピーダンスになる。したがって他方のバッファ回路のＰＭＯＳトランジスタ２０はオン状態である。一方、ＩＮ２の電位がＮＭＯＳトランジスタ２１のＶｔ（しきい値電圧）を越えると、ＯＵＴ２の電圧は低下する。ＯＵＴ２の電圧がＰＭＯＳトランジスタのＶｔになると一方のバッファ回路のＰＭＯＳトランジスタ１８がオンして、ＯＵＴ１の電位はＬレベルからＨレベルへと変化する。このように変化する過程で、両方のバッファ回路ともＮＭＯＳトランジスタ１９、２１とＰＭＯＳトランジスタ１８、２０とが同時にオンすることがないため、双方のバッファ回路とも貫通電流は発生しない。
【００２４】
かかる構成により、パス・トランジスタ・ロジック回路の出力電圧レベルが補償される。即ち、上記ＰＭＯＳトランジスタがオンに切り替わった時には、ＮＭＯＳトランジスタは既にオフに切り替わっているため、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを貫通する電流を阻止できるのである。
【００２５】
請求項４に記載の発明は、パス・トランジスタ・ロジック回路と、このパス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、パス・トランジスタ・ロジック回路の出力レベルを補正する一対のバッファ回路を有する演算回路である。ここで、一対のバッファ回路はそれぞれＣＭＯＳインバータとこれに直列に接続されたＰＭＯＳトランジスタとを有する。そして、パス・トランジスタ・ロジック回路の一対の出力は対応するＣＭＯＳインバータの入力とそれぞれ接続される。それぞれのＰＭＯＳトランジスタのソースは電源と、ゲートは他方のＣＭＯＳインバータの出力部と接続されている。
【００２６】
請求項４の発明を図４に示す。一方のバッファ回路に波形のなまった立ち上がり信号が入力された場合、図１０に示す状態と同様の理由により、ＣＭＯＳインバータを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタは両方ともオンする期間があるが、もう一方のバッファ回路の信号が速く変化してこのＣＭＯＳインバータに直列に接続されているＰＭＯＳトランジスタをオフにするため、貫通電流は発生しない。
【００２７】
かかる構成により、パス・トランジスタ・ロジック回路の出力電圧レベルが補償され、それと共に、上記バッファ回路の消費電力を低減することができる。
本発明を用いると、パス・トランジスタ・ロジック回路のＨレベルにおける出力電圧の低下と、立上がり時間の増大に伴うバッファ回路の貫通電流の増加を防止することが可能となる。簡単な構成であるため従来回路と比較し回路規模を小さくできる。
【００２８】
【発明の実施の形態】
ここに記載される本発明の実施の形態は単なる一例であり、本発明の技術的範囲を逸脱せずに多様な変形が可能である。
図１に本発明の第１実施例を示す。演算回路１はパス・トランジスタ・ロジック回路２を有する論理部３と、第１のバッファ回路４および第２のバッファ回路５を有するバッファ部６を具備する。パス・トランジスタ・ロジック回路２からの１対の出力は、バッファ部６の第１入力端子７および第２入力端子８を経てバッファ部３の第１のバッファ回路４および第２のバッファ回路５にそれぞれ入力される。第１のバッファ回路４をＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０により構成されるＣＭＯＳインバータ２５で構成し、第２のバッファ回路５を直列に接続されたＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２で構成する。ＰＭＯＳトランジスタ１１のゲートは、第１のバッファ回路、即ちＣＭＯＳインバータ２５の出力信号ＯＵＴ１を出力する第１の出力端子１３と接続される。ＣＭＯＳインバータ２５の入力部は入力端子７と接続され、入力端子８は第２のバッファ回路５のＮＭＯＳトランジスタ１２のゲートに接続される。
【００２９】
図９は第１の実施例における入力電圧ＩＮ１及びＩＮ２，出力電圧ＯＵＴ１およびＯＵＴ２の時間変化の状態を示す。（ａ）は入力電圧ＩＮ１の時間変化を、（ｂ）は出力電圧ＯＵＴ１の時間変化を、（ｃ）は入力電圧ＩＮ２の時間変化を、（ｄ）は出力電圧ＯＵＴ２の時間変化を示す。
【００３０】
図２に第２の実施例を示す。演算回路１はパス・トランジスタ・ロジック回路２を有する論理部３と、第１のバッファ回路４および第２のバッファ回路５を有するバッファ部６を具備する。パス・トランジスタ・ロジック回路２からの１対の出力は、バッファ部６の第１入力端子７および第２入力端子８を経てバッファ部３の第１のバッファ回路４および第２のバッファ回路５にそれぞれ入力される。この回路では、第１のバッファ回路４は第１のＣＭＯＳインバータ２５で構成される。第２のバッファ回路５はＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１６により構成された第２のＣＭＯＳインバータ２６と、第２のＣＭＯＳインバータ２６と直列に接続されたＰＭＯＳトランジスタ１７とを有する。そして第２のＣＭＯＳインバータ２６のＰＭＯＳトランジスタ１７のゲートは第１のＣＭＯＳインバータ２５の出力ＯＵＴ１と接続する。
【００３１】
図３に第３の実施例を示す。演算回路１はパス・トランジスタ・ロジック回路２を有する論理部３と、第１のバッファ回路４および第２のバッファ回路５を有するバッファ部６を具備する。パス・トランジスタ・ロジック回路２からの１対の出力は、バッファ部６の第１入力端子７および第２入力端子８を経てバッファ部６の第１のバッファ回路４および第２のバッファ回路５にそれぞれ入力される。第３の実施例では、第１のバッファ回路４と第２バッファ回路５は同様の構成を有する。この一対のバッファ回路４および５は、それぞれ直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタ１８と１９，および２０と２１とを有する。それぞれのＮＭＯＳトランジスタ１９、２１のソースはグランドと接続され、ドレインはそれぞれ対応するＰＭＯＳトランジスタ１８、２０のドレインと接続され、ゲートはパス・トランジスタ・ロジック回路２の出力と接続される。各バッファ回路の出力１３、１４は、各バッファ回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続部から取り出される。そして、それぞれのＰＭＯＳトランジスタ１８、２０のソースは電源と、ゲートは他方のバッファ回路の出力１４、１３と接続される。
【００３２】
図１１は第３の実施例における入力電圧ＩＮ１及びＩＮ２，出力電圧ＯＵＴ１およびＯＵＴ２の時間変化の状態を示す。（ａ）は入力電圧ＩＮ１の時間変化を、（ｂ）は出力電圧ＯＵＴ１の時間変化を、（ｃ）は入力電圧ＩＮ２の時間変化を、（ｄ）は出力電圧ＯＵＴ２の時間変化を示す。
【００３３】
図４に第４の実施例を示す。演算回路１はパス・トランジスタ・ロジック回路２を有する論理部３と、第１のバッファ回路４および第２のバッファ回路５を有するバッファ部６を具備する。パス・トランジスタ・ロジック回路２からの１対の出力は、バッファ部６の第１入力端子７および第２入力端子８を経てバッファ部６の第１のバッファ回路４および第２のバッファ回路５にそれぞれ入力される。第１のバッファ回路４および第２バッファ回路５とも、それぞれＣＭＯＳインバータ２３、２４にＰＭＯＳトランジスタ２２、１７を直列に接続することにより構成される。そして、それぞれのＰＭＯＳトランジスタ２２、１７のソースは電源と、ゲートは他方のバッファ回路の出力１３、１４と接続し、ＣＭＯＳインバータ２３、２４のＮＭＯＳトランジスタのソースはグランドと接続される。
【００３４】
また、本発明は、パス・トランジスタ・ロジック回路２と、パス・トランジスタ・ロジック回路の一対の出力とそれぞれ接続され、パス・トランジスタ・ロジック回路の出力レベルを補正する第１および第２のバッファ回路４、５とを有する演算回路において、一方のバッファ回路の出力を、他方のバッファ回路が含む直列に接続されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ（１１、１２）、（１７、１５、１６）、（１８、１９）、（２０、２１）、（２２、、９、１０）等におけるいずれか１つのＭＯＳトランジスタ１１、１７、１８、２０、２２のゲートに接続し、直列に接続された上記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタが同時にオン状態となることのないようにした演算回路として実施される。
【図面の簡単な説明】
【図１】本発明の第１実施例の構成を示す図である。
【図２】本発明の第２実施例の構成を示す図である。
【図３】本発明の第３実施例の構成を示す図である。
【図４】本発明の第４実施例の構成を示す図である。
【図５】パス・トランジスタ・ロジックの一般的な構成を示す図である。
【図６】従来技術の論理部とバッファ部を示す図である。
【図７】他の従来技術の論理部とバッファ部を示す図である。
【図８】他の従来技術の論理部とバッファ部を示す図である。
【図９】本発明の第１実施例における電圧波形の変化を模式的に表現した図である。
【図１０】従来技術における電圧波形の変化を模式的に表現した図である。
【図１１】本発明の第３実施例における電圧波形の変化を模式的に表現した図である。
【符号の説明】
１…演算回路
２、３０…パス・トランジスタ・ロジック回路
３…論理部
４…第１のバッファ回路
５…第２のバッファ回路
６…バッファ部
７…第１の入力端子
８…第２の入力端子
９、１１、１５、１７、１８、２０、２２…ＰＭＯＳトランジスタ
１０、１２、１６、１９、２１…ＮＭＯＳトランジスタ
１３…第１の出力端子
１４…第２の出力端子
２３、２４、２５、２６、３４…ＣＭＯＳインバータ
３１…パス・トランジスタ・ロジック回路の出力部
３２…バッファ回路
３３…論理ネットワーク
３５…ＰＭＯＳ交差ラッチ回路
３６…ＣＭＯＳ交差ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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