(57)【特許請求の範囲】
【請求項１】
集積回路内の被テストデバイスであるＲＡＭにダイアゴナルパターンを供給するデータ生成回路を備えた、集積回路における組込み自己試験用回路において、
上記データ生成回路は、
テストを行うすべてのＲＡＭのＸアドレスを生成して出力するＸアドレスレジスタ部と、
テストを行うすべてのＲＡＭのＹアドレスを生成して出力するＹアドレスレジスタ部と、
上記Ｘアドレスレジスタ部及びＹアドレスレジスタ部から出力されたＸアドレス及びＹアドレスから、テストを行うＲＡＭに対してイネーブル信号を生成して出力するチップイネーブル制御部と、
テスト対象となるすべてのＲＡＭに対してテスト用データを生成して出力するシフトレジスタで構成されたデータレジスタ部と、
上記Ｘアドレスレジスタ部、Ｙアドレスレジスタ部及びデータレジスタ部の動作制御を行う制御部と、
を備え、
上記チップイネーブル制御部は、Ｘアドレスレジスタ部及びＹアドレスレジスタ部から出力されたＸアドレス及びＹアドレスの各ビット数とあらかじめ設定された対応する比較基準値とを比較して、テストを行うＲＡＭのシェイプを特定し、該特定したシェイプのＲＡＭに対してイネーブル信号を生成して出力することを特徴とする組込み自己試験用回路。
【請求項２】
上記Ｘアドレスレジスタ部及びＹアドレスレジスタ部は、アップカウンタ付きのレジスタで構成されることを特徴とする請求項１に記載の組込み自己試験用回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路内で使用されるＲＡＭをテストするための自己試験用回路（ＢＩＳＴ）を組み込んだ集積回路に関し、特にＲＡＭに対する自己試験パターンとしてダイアゴナルパターンを生成して供給するデータ生成器を備えた自己試験用回路を有する集積回路に関する。
【０００２】
【従来の技術】
近年の集積回路の大規模化及び高集積化に伴い、集積回路に対するテストはますます困難な問題となっており、テスト費用の削減及びテストの質的向上が求められている。このようなことから、集積回路内にあらかじめ自己試験用回路を組み込み、集積回路に自己試験機能を備えさせている。従来、集積回路内のＲＡＭに対する自己試験用回路を備えた集積回路において、該自己試験用回路は、ＲＡＭのアドレスをＸアドレスとＹアドレスに区別してアドレスを変化させるダイアゴナルパターンを生成してＲＡＭのテストを行っていた。
【０００３】
【発明が解決しようとする課題】
しかし、上記Ｘアドレス及びＹアドレスの各ビット数は、ＲＡＭのシェイプに応じてそれぞれ異なっていることから、集積回路内にシェイプの異なるＲＡＭが配置されている場合、集積回路内に、ダイアゴナルパターンを生成するデータ生成器をＲＡＭのシェイプごとに配置する必要があった。このため、集積回路において、ＲＡＭのシェイプの種類に比例して自己試験用回路が占める面積が増加し、ハードウェアのオーバヘッドが増加するという問題があった。
【０００４】
本発明は、上記のような問題を解決するためになされたものであり、集積回路内にシェイプの異なるＲＡＭが配置されている場合においても、ダイアゴナルパターンを生成するデータ生成器を共有できるようにすることによって、集積回路内に占める面積増加を減少させることができる組込み自己試験用回路を得ることを目的とする。
【０００５】
なお、本発明と異なるが、特開平５−２４１８８２号公報で、組み合わせ型データ生成器とＬＦＳＲを有するＢＩＳＴ回路が開示されている。
【０００６】
【課題を解決するための手段】
この発明に係る組込み自己試験用回路は、集積回路内の被テストデバイスであるＲＡＭにダイアゴナルパターンを供給するデータ生成回路を備えた、集積回路における組込み自己試験用回路において、データ生成回路は、テストを行うすべてのＲＡＭのＸアドレスを生成して出力するＸアドレスレジスタ部と、テストを行うすべてのＲＡＭのＹアドレスを生成して出力するＹアドレスレジスタ部と、Ｘアドレスレジスタ部及びＹアドレスレジスタ部から出力されたＸアドレス及びＹアドレスから、テストを行うＲＡＭに対してイネーブル信号を生成して出力するチップイネーブル制御部と、テスト対象となるすべてのＲＡＭに対してテスト用データを生成して出力するシフトレジスタで構成されたデータレジスタ部と、Ｘアドレスレジスタ部、Ｙアドレスレジスタ部及びデータレジスタ部の動作制御を行う制御部とを備えるものである。
【０００７】
また、上記チップイネーブル制御部は、Ｘアドレスレジスタ部及びＹアドレスレジスタ部から出力されたＸアドレス及びＹアドレスから、テストを行うＲＡＭのシェイプを特定し、該特定したシェイプのＲＡＭに対してイネーブル信号を生成して出力するようにしてもよい。
【０００８】
具体的には、チップイネーブル制御部は、Ｘアドレスレジスタ部及びＹアドレスレジスタ部から出力されたＸアドレス及びＹアドレスの各ビット数とあらかじめ設定された対応する比較基準値とを比較してテストを行うＲＡＭのシェイプを特定するようにした。
【０００９】
また、上記Ｘアドレスレジスタ部及びＹアドレスレジスタ部を、アップカウンタ付きのレジスタで構成するとよい。
【００１０】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態における集積回路の組込み自己試験用回路例を示した概略のブロック図である。なお、図１では、集積回路内で使用されるＲＡＭをテストするために集積回路内に組み込まれた自己試験用回路（以下、ＢＩＳＴ回路と呼ぶ）のデータ生成回路のみを示しており、その他の部分は省略している。
図１で示したＲＡＭ用ＢＩＳＴ回路におけるデータ生成回路１は、ＲＡＭの自己試験パターンであるダイアゴナルパターンを被テストデバイスであるＲＡＭに供給する回路である。
【００１１】
図１において、データ生成回路１は、テストを行うすべてのＲＡＭのＸアドレスを生成して出力するＸアドレスレジスタ２と、同様にＹアドレスを生成して出力するＹアドレスレジスタ３と、Ｘアドレスレジスタ２及びＹアドレスレジスタ３から出力されるＸアドレス及びＹアドレスからテスト対象となるＲＡＭに対してイネーブル信号を生成して出力するチップイネーブル制御回路部４とを備えている。更に、データ生成回路１は、テスト対象となるＲＡＭに対してテスト用データを生成して出力するデータレジスタ５と、外部からの制御信号に応じてＸアドレスレジスタ２、Ｙアドレスレジスタ３及びデータレジスタ５の動作制御を行うシーケンサ６とを備えている。
【００１２】
Ｘアドレスレジスタ２及びＹアドレスレジスタ３は、アップカウンタ付きのレジスタであり、Ｘアドレスレジスタ２のレジスタサイズはテスト対象となるＲＡＭにおける最大のＸアドレス幅を、Ｙアドレスレジスタ３のレジスタサイズはテスト対象となるＲＡＭにおける最大のＹアドレス幅をそれぞれ有している。また、データレジスタ５は、シフトレジスタで構成されており、該レジスタサイズは、テスト対象となるＲＡＭにおける最大のデータ幅を有している。
【００１３】
シーケンサ６は、ＲＡＭに対するテスト動作の開始を指示する信号であるテストモード開始信号ＧＯが入力されると、あらかじめ設定されたシーケンスに基づいてテストモードの動作を開始する。この際、外部から所定のクロック信号ＣＫが入力され、該クロック信号ＣＫは、Ｘアドレスレジスタ２、Ｙアドレスレジスタ３及びデータレジスタ５にそれぞれ出力される。このように、Ｘアドレスレジスタ２、Ｙアドレスレジスタ３、データレジスタ５及びシーケンサ６は、外部から入力されるクロック信号ＣＫを基にして動作する。
【００１４】
シーケンサ６は、更に、Ｘアドレスレジスタ２及びＹアドレスレジスタ３に対して、それぞれカウントアップさせるための制御信号ＣＵをそれぞれ出力すると共に、Ｘアドレスレジスタ２及びＹアドレスレジスタ３からそれぞれ出力される各アドレスデータをすべて０にするための、例えばＬｏｗレベルのリセット信号ＲＢを必要に応じて出力する。Ｘアドレスレジスタ２及びＹアドレスレジスタ３は、制御信号ＣＵが例えばＨｉｇｈレベルのときクロック信号ＣＫに同期してレジスタをカウントアップさせ、このようにして生成したＸアドレス及びＹアドレスをテスト対象のＲＡＭに出力すると共に、チップイネーブル制御回路部４に出力する。
【００１５】
また、シーケンサ６は、データレジスタ５に対して、シフトレジスタにシフトさせて格納するためのデータであるシフトインデータＳＩＮを出力すると共にシフトレジスタのシフト動作を制御するための制御信号ＳＥを出力する。例えば、データレジスタ５は、シーケンサ６からＨｉｇｈレベルの制御信号ＳＥが入力されると、シフトレジスタの１つのレジスタに格納されているシフトインデータＳＩＮをクロック信号ＣＫに同期させてシフトさせる。更に、シーケンサ６は、テストを行う各シェイプのＲＡＭに対してそれぞれライトイネーブル信号ＷＥを出力すると共に、データレジスタ５から出力されるデータをすべて「０」にするための例えばＬｏｗレベルのリセット信号ＲＢと、すべて「１」にするための例えばＬｏｗレベルのリセット信号ＳＢをそれぞれ必要に応じて出力する。
【００１６】
ここで、データレジスタ５は、複数ビットのテスト用データを生成する、すなわち、制御信号ＳＥがＨｉｇｈレベルの場合、入力されたシフトインデータＳＩＮが「１」のとき、シフトレジスタの最初のレジスタに「１」のデータを格納すると共に他のレジスタには「０」のデータを格納し、制御信号ＳＥがＨｉｇｈレベルの間クロック信号ＣＫに同期して、「１」のデータを次のレジスタに順次シフトさせてそれぞれ出力する。これに対して、データレジスタ５は、入力されたシフトインデータＳＩＮが「０」のとき、シフトレジスタの最初のレジスタに「０」のデータを格納すると共に他のレジスタには「１」のデータ格納し、制御信号ＳＥがＨｉｇｈレベルの間クロック信号ＣＫに同期して、「０」のデータを次のレジスタに順次シフトさせてそれぞれ出力する。
【００１７】
例えば、テスト用データが８ビットの場合、シフトインデータＳＩＮが「１」のとき、最初に出力されるデータは「０００００００１」であり、次のタイミングで出力されるデータは「００００００１０」となり、その次には「０００００１００」となっていく。これに対して、シフトインデータＳＩＮが「０」のとき、最初に出力されるデータは「１１１１１１１０」であり、次のタイミングで出力されるデータは「１１１１１１０１」となり、その次には「１１１１１０１１」となっていく。
【００１８】
一方、チップイネーブル制御回路部４は、入力されたＸアドレス及びＹアドレスからＲＡＭのシェイプを特定し、該特定したシェイプのＲＡＭに対してイネーブル信号を出力する。ここで、通常、ＲＡＭのアドレスを示すＸアドレス及びＹアドレスは、ＲＡＭのシェイプに応じてビット数が異なっている。このことから、チップイネーブル制御回路部４は、入力されたＸアドレス及びＹアドレスの各ビット数を検出し、該検出した各ビット数からアドレスが示すＲＡＭのシェイプを特定する。更に、チップイネーブル制御回路部４は、該特定したシェイプのＲＡＭに対してイネーブル信号を出力する。
【００１９】
図２は、チップイネーブル制御回路部４の回路例を示した概略図であり、図２を用いてチップイネーブル制御回路部４の動作についてもう少し詳細に説明する。
図２において、ＲＡＭのシェイプがｋ(ｋは、ｋ＞０の自然数)種類であるとすると、チップイネーブル制御回路部４は、Ｘアドレスのビット数を検出するＸアドレス比較器Ｘ１〜Ｘｋ、Ｙアドレスのビット数を検出するＹアドレス比較器Ｙ１〜Ｙｋ、ＮＯＲ回路Ｎ１〜Ｎｋ、並びに各Ｘアドレス比較器Ｘ１〜Ｘｋ及び各Ｙアドレス比較器Ｙ１〜Ｙｋに対してそれぞれ対応する比較基準値を出力する比較基準値発生回路１１とで構成されている。
【００２０】
ＮＯＲ回路Ｎ１〜Ｎｋの各一方の入力端には、対応するＸアドレス比較器Ｘ１〜Ｘｋの出力端がそれぞれ接続され、ＮＯＲ回路Ｎ１〜Ｎｋの各他方の入力端には、対応するＹアドレス比較器Ｙ１〜Ｙｋの出力端がそれぞれ接続されている。ＮＯＲ回路Ｎ１〜Ｎｋの各出力からは、対応するシェイプのＲＡＭに対してイネーブル信号ＣＥ１〜ＣＥｋが出力される。また、各Ｘアドレス比較器Ｘ１〜Ｘｋ及び各Ｙアドレス比較器Ｙ１〜Ｙｋには、あらかじめシェイプごとに設定された各比較基準値が比較基準値発生回路１１から対応してそれぞれ入力されており、Ｘアドレスレジスタ２からのＸアドレスが各Ｘアドレス比較器Ｘ１〜Ｘｋに、Ｙアドレスレジスタ３からのＹアドレスが各Ｙアドレス比較器Ｙ１〜Ｙｋにそれぞれ入力される。
【００２１】
Ｘアドレス比較器Ｘｍ(ｍ＝１〜ｋ)は、入力されたＸアドレス値のビット数と、比較基準値発生回路１１から入力される比較基準値とを比較し、Ｘアドレス値のビット数が比較基準値以下であると出力端から対応するＮＯＲ回路Ｎｍの一方の入力端にＬｏｗレベルの信号を出力し、比較基準値を超える場合は、Ｈｉｇｈレベルの信号を出力する。
【００２２】
同様に、Ｙアドレス比較器Ｙｍ(ｍ＝１〜ｋ)は、入力されたＹアドレス値のビット数と、比較基準値発生回路１１から入力される比較基準値とを比較し、Ｙアドレス値のビット数が比較基準値以下であると出力端から対応するＮＯＲ回路Ｎｍの他方の入力端にＬｏｗレベルの信号を出力し、比較基準値を超える場合は、Ｈｉｇｈレベルの信号を出力する。ＮＯＲ回路Ｎｍは、Ｘアドレス比較器Ｘｍ及びＹアドレス比較器ＹｍからそれぞれＬｏｗレベルの信号が出力されると、対応するシェイプのＲＡＭをイネーブルにするＨｉｇｈレベルのイネーブル信号ＣＥｍを出力する。
【００２３】
図３及び図４は、図１で示したシーケンサ６の動作例を示したフローチャートであり、図３及び図４を用いてシーケンサ６の動作についてもう少し詳細に説明する。なお、図３及び図４では、特に明記しない限り各フローで行われる処理はシーケンサ６で行われるものである。
【００２４】
図３において、まず最初に、外部から入力されるテストモード開始信号ＧＯが立ち上がるとテストモードの動作を開始し（ステップＳ１）、初期化処理として、リセット信号ＲＢをＬｏｗレベルに、リセット信号ＳＢをＨｉｇｈレベルに、制御信号ＳＥ及びＣＵをそれぞれＬｏｗレベルにすると共に、ライトイネーブル信号ＷＥの出力を停止する（ステップＳ２）。このようにすることにより、Ｘアドレスレジスタ２及びＹアドレスレジスタ３からＸアドレス及びＹアドレスの各初期値、すなわちすべて「０」のＸアドレス及びＹアドレスが出力されると共に、データレジスタ５から出力されるテストデータはすべて「０」のデータとなる。更に、データチップイネーブル制御回路部４からは、入力されたＸアドレス及びＹアドレスに対応するシェイプのＲＡＭに対してイネーブル信号が出力される。
【００２５】
次に、制御信号ＳＥがＬｏｗレベルの状態で、「１」のシフトインデータＳＩＮを出力し、データレジスタ６のシフトレジスタにおける最初のレジスタのみに「１」のデータを格納させて初期テストデータをセットし（ステップＳ３）、この後、シフトインデータＳＩＮを「０」にして初期テストデータのセットが完了する（ステップＳ４）。次に、ライトイネーブル信号ＷＥを出力してセットしたテストデータを対応するシェイプのＲＡＭに書き込ませ（ステップＳ５）、再びライトイネーブル信号ＷＥの出力を停止して、対応するシェイプのＲＡＭに対するデータの書き込みが終了する（ステップＳ６）。
【００２６】
次に、制御信号ＣＵを立ち上げ、Ｘアドレスレジスタ２に対してＸアドレスをカウントアップさせて出力させると共に、Ｙアドレスレジスタ３に対してＹアドレスをカウントアップさせて出力させ（ステップＳ７）、この後、制御信号ＣＵを立ち下げてＸアドレス及びＹアドレスのカウントアップが完了する（ステップＳ８）。次に、Ｙアドレスが最大Ｙアドレス値までカウントアップされたか否かを調べ（ステップＳ９）、最大Ｙアドレス値までカウントアップされていない場合（ＮＯ）、制御信号ＳＥを立ち上げてデータレジスタ５に対してテストデータのシフトを順次行わせＲＡＭへのデータの供給を行う（ステップＳ１０）。この後、再び制御信号ＳＥを立ち下げてテストデータのシフトが完了し（ステップＳ１１）、ステップＳ５に戻る。
【００２７】
一方、ステップＳ９で、最大Ｙアドレス値までカウントアップされていた場合（ＹＥＳ）、図４のステップＳ１２に進み、リセット信号ＲＢをＨｉｇｈレベルに、リセット信号ＳＢをＬｏｗレベルに、制御信号ＳＥ及びＣＵをそれぞれＬｏｗレベルにすると共に、ライトイネーブル信号ＷＥの出力を停止する（ステップＳ１２）。このようにすることにより、データレジスタ５から出力されるテストデータがすべて「１」のデータにリセットされる。
【００２８】
次に、制御信号ＳＥがＬｏｗレベルの状態で、「０」のシフトインデータＳＩＮを出力し、データレジスタ６のシフトレジスタにおける最初のレジスタのみに「０」のデータを格納させてテストデータをセットし（ステップＳ１３）、この後、シフトインデータＳＩＮを「１」にしてテストデータのセットが完了する（ステップＳ１４）。次に、ステップＳ５からステップＳ８と同様の処理であるステップＳ１５からステップＳ１８の処理を行う。
【００２９】
この後、Ｘアドレスが最大Ｘアドレス値までカウントアップされたか否かを調べ（ステップＳ１９）、最大Ｘアドレス値までカウントアップされていない場合（ＮＯ）、ステップＳ１０及びステップＳ１１と同様の処理であるステップＳ２０及びステップＳ２１の処理を行った後、ステップＳ１５に戻る。また、ステップＳ１９で、最大Ｘアドレス値までカウントアップされていた場合（ＹＥＳ）、本フローは終了する。なお、上記フローにおいて、Ｘアドレス又はＹアドレスが有効値を超えたＲＡＭは、チップイネーブル制御回路部４によって非活性状態にされる。
【００３０】
このように、本実施の形態における組込み自己試験用回路は、テストを行うすべてのＲＡＭのＸアドレスを生成して出力するアップカウンタ付きのレジスタで構成されたＸアドレスレジスタ２と、テストを行うすべてのＲＡＭのＹアドレスを生成して出力するアップカウンタ付きのレジスタで構成されたＹアドレスレジスタ３と、Ｘアドレスレジスタ２及びＹアドレスレジスタ３から出力されるＸアドレス及びＹアドレスからテスト対象となるＲＡＭに対してイネーブル信号を生成して出力するチップイネーブル制御回路部４とを備えた。このことから、被テストＲＡＭをダイアゴナルパターンによって並列にテストを行うことができ、異なるシェイプのＲＡＭが配置されている場合においても、ダイアゴナルパターンを生成するデータ生成回路を共有することができ、集積回路内に占めるＢＩＳＴ回路の面積の増加を減少させることができる。
【００３１】
【発明の効果】
上記の説明から明らかなように、本発明の組込み自己試験用回路によれば、データ生成回路に、テストを行うすべてのＲＡＭのＸアドレスを生成して出力するＸアドレスレジスタ部と、テストを行うすべてのＲＡＭのＹアドレスを生成して出力するＹアドレスレジスタ部と、Ｘアドレスレジスタ部及びＹアドレスレジスタ部から出力されるＸアドレス及びＹアドレスからテストを行うＲＡＭに対してイネーブル信号を生成して出力するチップイネーブル制御部とを備えた。このことから、被テストＲＡＭをダイアゴナルパターンによって並列にテストを行うことができ、異なるシェイプのＲＡＭが配置されている場合においても、ダイアゴナルパターンを生成するデータ生成回路を共有することができ、集積回路内に占める組込み自己試験用回路の面積の増加を減少させることができる。
【００３２】
また、チップイネーブル制御部は、入力されたＸアドレス及びＹアドレスから特定したテスト対象となるシェイプのＲＡＭに対して、チップイネーブル信号を出力するようにしたことから、異なるシェイプのＲＡＭが配置されている場合においても、データ生成回路を共有することができる。
【００３３】
具体的には、チップイネーブル制御部は、入力されたＸアドレス及びＹアドレスの各ビット数からテストを行うＲＡＭのシェイプを特定するようにしたことから、テストを行うＲＡＭのシェイプを正確に特定することができる。
【００３４】
また、Ｘアドレスレジスタ部及びＹアドレスレジスタ部を、アップカウンタ付きのレジスタで構成したことから、簡単な構成でシェイプが異なる被テストＲＡＭに対するＸアドレス及びＹアドレスを生成することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態における集積回路の組込み自己試験用回路例を示した概略のブロック図である。
【図２】  図１のチップイネーブル制御回路部４の回路例を示した概略図である。
【図３】  図１で示したシーケンサ６の動作例を示したフローチャートである。
【図４】  図１で示したシーケンサ６の動作例を示したフローチャートである。
【符号の説明】
１  データ生成回路
２  Ｘアドレスレジスタ
３  Ｙアドレスレジスタ
４  チップイネーブル制御回路部
５  データレジスタ
６  シーケンサ
１１  比較基準値発生回路
Ｘ１〜Ｘｋ  Ｘアドレス比較器
Ｙ１〜Ｙｋ  Ｙアドレス比較器
Ｎ１〜Ｎｋ  ＮＯＲ回路
【図１】
0003955708.tif 000002
【図２】
0003955708.tif 000003
【図３】
0003955708.tif 000004
【図４】
0003955708.tif 000005