(57)【特許請求の範囲】
【請求項１】
第１論理レベルと第２論理レベルを含む第１入力信号と、第１入力信号の反転信号である第２入力信号を受け取り、出力信号を送信する、高速、低ノイズ出力バッファであって、
ＰＭＯＳ  ＦＥＴであり、ゲートは前記第１入力信号を直接、受け取り、ソースは正の電源と接続され、第１入力信号が第１論理レベルにあるとき、ドレインとソースが導通する第１汎用トランジスタと、
駆動能力が第１汎用トランジスタに比べ非常に強力であり、ゲートは前記第２入力信号を直接、受け取り、ソースは正の電源と接続され、第１入力信号が第１論理レベルにあるとき、ドレインとソースが導通し、その後、第１電位差がドレインとソースの間に生ずる第１スピードトランジスタと、
ゲートは前記第１入力信号を直接、受け取り、ソースは接地され、第１入力信号が第２論理レベルにあるとき、ドレインとソースが導通する第２汎用トランジスタと、
駆動能力が第２汎用トランジスタに比べ非常に強力であり、ゲートは前記第２入力信号を直接、受け取り、ソースは接地され、第１入力信号が第２論理レベルにあるとき、ドレインとソースが導通し、その後、第２電位差がドレインとソースの間に生ずる第２スピードトランジスタと、
ゲートは第１汎用トランジスタのドレイン、第１スピードトランジスタのドレイン、第２汎用トランジスタのドレインおよび第２スピードトランジスタのドレインと接続され、ソースは接地され、ドレインは出力信号を送信し、第１汎用トランジスタと第１スピードトランジスタが導通するとき、ドレインとソースが導通し、第２汎用トランジスタと第２スピードトランジスタが導通するとき、ドレインとソースが導通しない出力トランジスタと、
を含み、
第１スピードトランジスタは、前記出力トランジスタの制御信号を所望の最終電位とは所定電位分異なる電位まで引き下げるとともに、第１汎用トランジスタは、前記出力トランジスタの前記制御信号を前記最終電位近くまで引き下げる出力バッファ。
【請求項２】
第１論理レベルと第２論理レベルを含む第１入力信号と、第１入力信号の反転信号である第２入力信号を受け取り、出力信号を送信する、高速、低ノイズ出力バッファであって、
ゲートは前記第１入力信号を直接、受け取り、ソースは正の電源と接続され、第１入力信号が第１論理レベルにあるとき、ドレインとソースが導通する第１汎用トランジスタと、
駆動能力が第１汎用トランジスタに比べ非常に強力であり、ゲートは前記第２入力信号を直接、受け取り、ソースは正の電源と接続され、第１入力信号が第１論理レベルにあるとき、ドレインとソースが導通し、その後、第１電位差がドレインとソースの間に生ずる第１スピードトランジスタと、
ＮＭＯＳ  ＦＥＴであり、ゲートは前記第１入力信号を直接、受け取り、ソースは接地され、第１入力信号が第２論理レベルにあるとき、ドレインとソースが導通する第２汎用トランジスタと、
ＰＭＯＳ  ＦＥＴであり、駆動能力が第２汎用トランジスタに比べ非常に強力であり、ゲートは前記第２入力信号を直接、受け取り、ソースは接地され、第１入力信号が第２論理レベルにあるとき、ドレインとソースが導通し、その後、第２電位差がドレインとソースの間に生ずる第２スピードトランジスタと、
ゲートは第１汎用トランジスタのドレイン、第１スピードトランジスタのドレイン、第２汎用トランジスタのドレインおよび第２スピードトランジスタのドレインと接続され、ソースは接地され、ドレインは出力信号を送信し、第１汎用トランジスタと第１スピードトランジスタ導通するとき、ドレインとソースが導通し、第２汎用トランジスタと第２スピードトランジスタが導通するとき、ドレインとソースが導通しない出力トランジスタと、
を含み、
第１スピードトランジスタは、前記出力トランジスタの制御信号を所望の最終電位とは所定電位分異なる電位まで引き下げるとともに、第１汎用トランジスタは、前記出力トランジスタの前記制御信号を前記最終電位近くまで引き下げる出力バッファ。
【請求項３】
第１論理レベルと第２論理レベルを含む入力信号を受け取り、出力信号を送信する、高速、低ノイズ出力バッファであって、
第１端子、第２端子および第３端子を持ち、第１端子は前記入力信号を直接、受け取り、第２端子は正の電源と接続され、入力信号が第１論理レベルのとき、第２端子と第３端子が導通する第１汎用駆動素子と、
駆動能力が第１汎用駆動素子に比べ非常に強力であり、第１端子、第２端子および第３端子を持ち、第１端子は前記入力信号を直接、受け取り、第２端子は正の電源と接続され、入力信号が第１論理レベルのとき、第２端子と第３端子が導通し、その後、第１電位差が第２端子と第３端子の間に生ずる第１スピード駆動素子と、
第１端子、第２端子および第３端子を持ち、第１端子は前記入力信号を直接、受け取り、第３端子は接地され、入力信号が第２論理レベルのとき、第２端子と第３端子が導通する第２汎用駆動素子と、
駆動能力が第２汎用駆動素子に比べ非常に強力であり、第１端子、第２端子および第３端子を持ち、第１端子は前記入力信号を直接、受け取り、第３端子は接地され、入力信号が第２論理レベルのとき、第２端子と第３端子が導通し、その後、第２電位差が第２端子と第３端子の間に生ずる第２スピード駆動素子と、
第１端子、第２端子および第３端子を持ち、第１端子は第１汎用駆動素子の第３端子、第１スピード駆動素子の第３端子、第２汎用駆動素子の第２端子および第２スピード駆動素子の第２端子と接続され、第３端子は接地され、第２端子は出力信号を送信し、第１汎用駆動素子と第１スピード駆動素子が導通するとき、第２端子と第３端子が導通し、第２汎用駆動素子と第２スピード駆動素子が導通するとき、第２端子と第３端子が導通しないＮＭＯＳトランジスタと、
を含み、
第１スピード駆動素子は、前記ＮＭＯＳトランジスタの制御信号を所望の最終電位とは所定電位分異なる電位まで引き下げるとともに、第１汎用駆動素子は、前記ＮＭＯＳトランジスタの前記制御信号を前記最終電位近くまで引き下げる出力バッファ。
【請求項４】
前記第１汎用駆動素子はＰＭＯＳ  ＦＥＴを有し、前記第２スピードトランジスタはＰＭＯＳ  ＦＥＴおよびこれに接続されたダイオードを有し、前記第１スピードトランジスタはＮＭＯＳ  ＦＥＴおよびこれに接続されたダイオードを有し、前記第２汎用トランジスタはＮＭＯＳ  ＦＥＴを有する請求項３に記載の出力バッファ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力バッファに関し、特に、ＧＴＬ＋信号の仕様と同等な多数の制御機能を備えた、高速、低ノイズ出力バッファに関する。
【０００２】
【従来の技術】
代表的なデジタル回路では、０Ｖと５Ｖのふたつのデジタル信号が、一般的にふたつの異なった論理レベルを示す。デジタル回路で用いられるデバイスは、ＴＴＬデバイスやＣＭＯＳデバイスを含む。ＴＴＬデバイスによって構成されるデジタル回路はスイッチスピードが速いが、直流消費電力が多い。一方、ＣＭＯＳデバイスによって構成されるデジタル回路は直流消費電力が少ないが、スイッチスピードが遅く、ノイズが多い。さらに、デジタル回路の動作周波数が数十ＭＨｚまで増加するとき、デジタル回路において、不適切に配置または分離されたデバイスは電磁干渉（ＥＭＩ）問題の原因になり得る。
【０００３】
ＣＭＯＳデジタル回路の動作電圧は、半導体の発展に伴って低下してきている。伝送ラインの両端子に配置されるふたつの集積回路（以後、「ＩＣ」という。）の動作電圧が一致していなければ、ふたつのＩＣは、異なった電位のふたつの高論理レベルを出力してしまう。上記のような問題を解決するために、出力バッファにはＧＴＬ（Ｇｕｎｎｉｎｇ  Ｔｒａｎｓｃｅｉｖｅｒ  Ｌｏｇｉｃ）信号の仕様が取り入れられている。後半に、改良されたＧＴＬ＋信号の仕様が提供される。ＧＴＬ＋信号の大きさは０Ｖから１．５Ｖの間であり、信号伝送ラインのひとつの終端は終端抵抗を経由して１．５Ｖと接続されるので、伝送ラインが両方向伝送で使われているとき、ふたつのＩＣの動作電圧の差はその出力を高い電位差に出来ない。
【０００４】
図１において、出力バッファ１００は入力信号Ａを受け取り、出力信号Ｖ０を送信する。ここで、一般的に入力信号Ａは高電位と低電位のふたつの論理レベルを含み、出力信号Ｖ０は入力信号Ａによって変化する。次に、出力信号Ｖ０は伝送ライン１６０を経由して別のデバイス１７１の出入力端子に送られる。ＦＥＴ１３０を接続するためにオープンドレイン方式が採用されているので、両方向伝送は伝送ライン上で実行される。ＦＥＴ１３０がターンオフされているとき、入力バッファ１８０は別のデバイス１７２からの信号を受け取ることができる。高電位を両方向伝送の間で等しくするため、伝送ライン１６０のひとつの終端は、終端抵抗１６５を経由して電源Ｖｔｔ（一般的に、１．５Ｖ）と接続される。
【０００５】
出力バッファ１００は、ふたつの駆動トランジスタ（以下、「ＦＥＴ」という。）１１０、１２０および出力トランジスタ（以下、「ＦＥＴ」という。）１３０を含む。ふたつの駆動トランジスタ１１０と１２０は入力信号Ａを受け取り、出力トランジスタ１３０を駆動するために十分な駆動電流を生成する。次に、出力トランジスタ１３０はさらに強力な駆動能力を提供し、伝送ライン１６０と接続された他のデバイスを駆動する。
【０００６】
入力信号Ａが低電位にあるとき、ＦＥＴ１１０はＦＥＴ１３０のゲートの電位を高電位に引き上げるためにターンオンされ、それによって、ＦＥＴ１３０がターンオンする。さらに、出力信号Ｖ０の電位が接地電位の近くまで引き下げられる。終端抵抗１６５の抵抗がＲｔｔ、ターンオンされた後のＦＥＴ１３０の抵抗値がＲｍなら、低電位にある出力電圧Ｖ０は次のように表される。
【０００７】
Ｖ０＝Ｖｔｔ×Ｒｍ／（Ｒｍ＋Ｒｔｔ）
入力信号Ａが高電位にあるとき、ＦＥＴ１２０はＦＥＴ１３０のゲートの電位を接地電位に引き下げるためにターンオンされ、それによって、ＦＥＴ１３０がターンオフする。ＦＥＴ１３０はオープンドレイン方式で伝送ライン１６０と接続されるので、ＦＥＴ１３０がターンオフするとき、出力信号Ｖ０の電位は高電位になるように電源Ｖｔｔに引き上げられる。さらに、出力状態は入力状態に変更でき、入力バッファ１８０が他のデバイスから送られる信号を受け取ることができる。
【０００８】
図２において、波形（Ａ）は入力信号Ａを示す。ここで、低電位は時間ｔ１に高電位に変化している。ここでは、出力バッファの信号の変動に注目する。また、入力信号Ａの時間遅れは省略する。低周波数における動作の場合、低電位は、出力電位Ｖ０を示す波形（Ｂ）に示すように遅延時間ｄ１の後、完全に高電位に変化する。したがって、遅延時間ｄ１を短縮することによって動作周波数を増加させる方法は重要である。しかし、出力トランジスタの駆動能力の最小値は汎用出力バッファの仕様によって決められている。したがって、出力バッファ１００の駆動トランジスタの駆動電流の性能だけが、トランジスタのスイッチスピードを向上させることができる。しかし、遅延時間を短縮するために駆動トランジスタ１１０、１２０の駆動電流の性能を単に向上させると、出力信号はさらに悪化する。図２の波形（Ｃ）から分かるように、遅延時間ｄ２の後、出力電位Ｖ０は低電位から高電位に変化する。しかし、ＦＥＴ１３０はすばやくターンオフされるので、出力電位Ｖ０の変化速度がオーバーしてしまうと、参照記号Ｐで示されるリングバックが発生する。したがって、受信ターミナルが論理レベル“０”と“１”の信号を区別することが困難になり、システムが不安定になる。
【０００９】
以下のように、図１に示されるような従来の技術による出力バッファの不利な点は明確である。
【００１０】
（１）ノイズは出力バッファの駆動トランジスタの駆動能力を低下させることによって減少されるが、それによって、出力トランジスタのターンオンやターンオフが遅くなり、遅延時間が増加し、結果として、動作周波数を増加することができない。
【００１１】
（２）動作周波数を増加することによって、出力バッファの駆動トランジスタの駆動能力を見た目改善することができる。しかし、これは、出力トランジスタがすばやくターンオン、ターンオフし、スイッチスピードを速くする。つまり、動作周波数は向上するが、リングバックが起き易くなり、不要なノイズやシステムの動作を不安定にする原因になる。
【００１２】
【発明が解決しようとする課題】
上記の観点から、本発明の主な目的は、多数の制御機能を備えた、高速、低ノイズ出力バッファを提供することにある。この出力バッファは、リングバックやノイズを発生せずに動作周波数を効率良く増加させることができる。
【００１３】
【課題を解決するための手段】
本発明の第１の実施の形態による高速、低ノイズ出力バッファは、第１論理レベルと第２論理レベルを含む入力信号を受け取り、出力信号を送信する。出力バッファは第１汎用駆動素子、第１スピード駆動素子、第２汎用駆動素子、第２スピード駆動素子および出力素子を含む。
【００１４】
第１汎用駆動素子は、第１端子、第２端子および第３端子を持ち、第１端子は入力信号を受け取り、第２端子は正の電源と接続される。第１汎用駆動素子は、入力信号が第１論理レベルのとき、第２端子と第３端子が導通する。
【００１５】
第１スピード駆動素子は、駆動能力が第１汎用駆動素子に比べ非常に強力であり、第１端子、第２端子および第３端子を持つ。第１端子は入力信号を受け取り、第２端子は正の電源と接続される。第１スピード駆動素子は、入力信号が第１論理レベルのとき、第２端子と第３端子が導通し、その後、第１電位差は第２端子と第３端子の間に生ずる。
【００１６】
第２汎用駆動素子は、第１端子、第２端子および第３端子を持ち、第１端子は入力信号を受け取り、第３端子は接地される。第２汎用駆動素子は、入力信号が第２論理レベルのとき、第２端子と第３端子が導通する。
【００１７】
第２スピード駆動素子は、駆動能力が第２汎用駆動素子に比べ非常に強力であり、第１端子、第２端子および第３端子を持ち、第１端子は入力信号を受け取り、第３端子は接地される。第２スピード駆動素子は、入力信号が第２論理レベルのとき、第２端子と第３端子が導通し、その後、第２電位差は第２端子と第３端子の間に生ずる。
【００１８】
出力素子は、第１端子、第２端子および第３端子を持ち、第１端子は第１汎用駆動素子の第３端子、第１スピード駆動素子の第３端子、第２汎用駆動素子の第２端子および第２スピード駆動素子の第２端子と接続され、第３端子は接地され、第２端子は出力信号を送信する。さらに、出力素子は、第１汎用駆動素子と第１スピード駆動素子が導通するとき、第２端子と第３端子が導通する。出力素子は、第２汎用駆動素子と第２スピード駆動素子が導通するとき、第２端子と第３端子が導通しない。
【００１９】
本発明の第１の実施の形態では、第１電位差は０Ｖから１Ｖの範囲にあり、第２電位差も０Ｖから１Ｖの範囲にある。
【００２０】
本発明の第２の実施の形態による高速、低ノイズ出力バッファは、第１論理レベルと第２論理レベルを含む第１入力信号と、第１入力信号の反転信号である第２入力信号を受け取り、出力信号を送信する。この出力バッファは、第１汎用トランジスタ、第１スピードトランジスタ、第２汎用トランジスタ、第２スピードトランジスタおよび出力トランジスタを含む。
【００２１】
第１汎用トランジスタのゲートは第１入力信号を受け取り、第１汎用トランジスタのソースは正の電源と接続される。第１汎用トランジスタは、入力信号が第１論理レベルにあるとき、ドレインとソースが導通する。
【００２２】
第１スピードトランジスタは、駆動能力が第１汎用トランジスタに比べ非常に強力であり、第１スピードトランジスタのゲートは第２入力信号を受け取り、第１スピードトランジスタのソースは正の電源と接続される。第１スピードトランジスタは、第１入力信号が第１論理レベルにあるとき、ドレインとソースが導通し、その後、第１電位差がドレインとソースの間に生ずる。
【００２３】
第２汎用トランジスタのゲートは第１入力信号を受け取り、第２汎用トランジスタのソースは正の電源と接続される。第２汎用トランジスタは、第１入力信号が第２論理レベルにあるとき、ドレインとソースが導通する。
【００２４】
第２スピードトランジスタは、駆動能力が第２汎用トランジスタに比べ非常に強力であり、第２スピードトランジスタのゲートは第２入力信号を受け取り、第２スピードトランジスタのソースは接地される。第２スピードトランジスタは、第１入力信号が第２論理レベルにあるとき、ドレインとソースが導通し、その後第２電位差がドレインとソースの間に生ずる。
【００２５】
出力トランジスタのゲートは、第１汎用トランジスタのドレイン、第１スピードトランジスタのドレイン、第２汎用トランジスタのドレインおよび第２スピードトランジスタのドレインと接続される。出力トランジスタのソースは接地され、一方、出力トランジスタのドレインは出力信号を送信する。さらに、出力トランジスタは、第１汎用トランジスタと第１スピードトランジスタが導通するとき、ドレインとソースが導通する。出力トランジスタは、第２汎用トランジスタと第２スピードトランジスタが導通するとき、ドレインとソースが導通しない。
【００２６】
本発明の第２の実施の形態では、第１論理レベルは正の電源に近い電位を持っており、一方、第２論理レベルは接地電位に近い電位を持っている。さらに、第１汎用トランジスタと第２スピードトランジスタは、ＰＭＯＳ  ＦＥＴであり、第１スピードトランジスタ、第２汎用トランジスタおよび出力トランジスタは、ＮＭＯＳ  ＦＥＴである。第１電位差はＮＭＯＳ  ＦＥＴのしきい値電圧に等しく、第２電位差はＰＭＯＳ  ＦＥＴのしきい値電圧に等しい。
【００２７】
【発明の実施の形態】
図３に、本発明による高速、低ノイズ出力バッファ３００を示す。出力バッファ３００は入力信号Ａを受け取り、出力信号Ｖ０を送信する。ここで、入力信号Ａは、高電位と低電位のふたつの論理レベルを含む。さらに、出力信号Ｖ０は入力信号Ａによって変化する。
【００２８】
出力バッファ３００は、駆動素子３１１、３１２、３２１および３２２と出力素子３３０を含む。入力信号Ａを受け取った後、駆動素子３１１、３１２、３２１および３２２は、出力素子３３０を駆動するために十分な駆動電流を生成する。その後、出力素子３３０は、他の外部の回路を駆動するために、非常に大きな駆動電力を提供する。
【００２９】
各駆動素子３１１、３１２、３２１および３２２は３個の端子を持ち、ひとつの端子は、他のふたつの端子どうしを導通させるか否かを決定するための入力信号を受け取る制御端子である。入力信号Ａが低電位のとき、駆動素子３１１および３１２はターンオンされ、節点３５０の電位を高電位まで引き上げる。一方、入力信号Ａが高電位のとき、駆動素子３２１および３２２はターンオンされ、節点３５０の電位を接地電位まで引き下げる。出力素子３３０のターンオン、ターンオフは、節点３５０の電位に依存する。
【００３０】
駆動素子３１１、３１２、３２１および３２２は、駆動能力に基づいて、二種類に分けられる。一方は駆動素子３１１および３１２からなり、汎用駆動素子と呼ばれる。他方は、より強力な作動能力とスイッチスピードを持つ駆動素子３２１および３２２から成り、節点３５０の電位をすばやく変化できる。駆動素子３１１がターンオンされると、節点３５０の電位は正の電源Ｖｃｃの近くまで引き上げられる。一方、駆動素子３１２がターンオンされると、節点３５０と正の電源Ｖｃｃの間の電圧降下が一定値（例えば１Ｖ以下）に維持される。同様に、駆動素子３２１がターンオンされると、節点３５０の電位は接地電位の近くまで引き下げられる。一方、駆動素子３２２がターンオンされると、節点３５０と接地間の電圧降下が一定値（例えば１Ｖ以下）に維持される。
【００３１】
上記の出力バッファ３００は、図４の等価回路によって説明できる。ＦＥＴ４１１は駆動素子３１１として機能し、ＦＥＴ４１２とダイオード４１３は駆動素子３１２として機能する。ここで、ＦＥＴ４１１および４１２はＰＭＯＳトランジスタである。ＦＥＴ４２１は駆動素子３２１として機能し、ＦＥＴ４２２とダイオード４２３は駆動素子３２２として機能する。ここで、ＦＥＴ４２１および４２２はＮＭＯＳトランジスタである。上記の目的を達成するために、ＦＥＴ４１２および４２２の駆動能力はＦＥＴ４１１および４２１の駆動能力より非常に強力である。さらに、ダイオード４１３および４２３がターンオンしたとき、電圧降下約０．７Ｖは各ダイオードの両端子に現れる。
【００３２】
高速、低ノイズ出力バッファの動作は、図５の波形図を使って説明できる。図５に示すように、波形（Ａ）は入力信号Ａが時間ｔに高電位から低電位に変化することを示す。入力信号Ａの遅延時間は省略される。
【００３３】
ＦＥＴ４１１が接続されておらず、ＦＥＴ４１２とダイオード４１３だけが考慮に入れられ、ターンオンされると、この条件下では、波形（Ｂ）が節点４５０の電位を示す。入力信号Ａが高電位から低電位に変化した後、遅延時間ｄ１を経てＦＥＴ４１２は完全にターンオンされる。結果として、節点４５０の電位は、正の電源から電圧降下Ｖｘを差し引いたものと等しい電圧に引き上げられる。ここで、Ｖｘはダイオード４１３の順方向の降下電圧０．７Ｖである。
【００３４】
かりにＦＥＴ４１２が接続されておらず、ＦＥＴ４１１だけが考慮に入れられ、ターンオンされると、この条件下では、波形（Ｃ）が節点４５０の電位を示す。入力信号Ａが高電位から低電位に変化した後、遅延時間ｄ２を経てＦＥＴは完全にターンオンされる。結果として、節点４５０の電位は、正の電源Ｖｃｃの近くまで引き上げられる。ＦＥＴ４１２の駆動能力はＦＥＴ４１２の駆動能力より小さいので、遅延時間ｄ２は遅延時間ｄ１より大きい。
【００３５】
かりにすべてのＦＥＴ４１１、４１２およびダイオード４１３が考慮に入れられ、ターンオンされると、この条件下では、波形（Ｄ）が節点４５０の電位を示す。入力信号Ａが高電位から低電位に変化するとき、ＦＥＴ４１１と４１２は同時にターンオンされる。ＦＥＴ４１２はより駆動に関与する確率がより大きいために、節点４５０の電位は、正の電源Ｖｃｃから電圧降下Ｖｘを差し引いたものと等しい電圧にすばやく引き上げられる。その後、ＦＥＴ４１１はさらに節点４５０の電位を正の電源Ｖｃｃの近くまで引き上げる。節点４５０の電位は、遅延時間ｄ３を経て低電位から高電位に変化する。遅延時間ｄ１、ｄ２およびｄ３の大きさを比較するとｄ２＞ｄ３＞ｄ１である。
【００３６】
さらに、波形（Ｅ）は出力信号Ｖ０を示す。節点４５０の電位が高電位に引き上げられ、ＦＥＴ４３０がターンオンするとき、出力信号Ｖ０の電位は接地電位の近くまで引き下げられる。出力信号Ｖ０の電位はいったん変化し始めると、ＦＥＴ４１２の機能によってすばやく低下する。ＦＥＴ４１２の機能がターンオフした後、ＦＥＴ４１１は単独で機能する。それによって、出力信号Ｖ０の電位の変化は遅くなる。しかし、全体の低下時間は効率的に短縮されている。さらに、出力信号Ｖ０のリングバックが軽減される。結果として、本発明による高速、低ノイズ出力バッファが得られる。
【００３７】
図４に示す出力バッファの駆動素子はＦＥＴおよびダイオードを含む。実際の製造では、図６に示すような他の出力バッファが、より効率的な図４のような出力バッファの代わりに使われる。図３と図６を同時に参照すると、ＦＥＴ６１１は駆動素子３１１として機能し、一方ＦＥＴ６１２は駆動素子３１２として機能する。ここで、ＦＥＴ６１１はＰＭＯＳトランジスタ、ＦＥＴ６１２はＮＭＯＳトランジスタである。さらに、ＦＥＴ６２１は駆動素子３２１として機能し、ＦＥＴ６２２は駆動素子３２２として機能する。ここで、ＦＥＴ６２１はＮＭＯＳトランジスタ、ＦＥＴ６２２はＰＭＯＳトランジスタである。同様の目的を達成するために、ＦＥＴ６１２および６２２の駆動能力はＦＥＴ６１１および６２１の駆動能力に比べ非常に強力である必要がある。
【００３８】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタには異なった制御法がある。つまり、ＦＥＴ６１１および６２１は第１入力信号Ａを受け取り、一方、ＦＥＴ６１２および６２２は第１入力信号の反転信号である第２入力信号／Ａを受け取る。同時に図５と図６を参照すると、入力信号Ａが高電位から低電位に変化すると、第２入力信号は低電位から高電位に変化する。
【００３９】
まず、ＦＥＴ６１２だけを考慮に入れて説明すると、第２信号が高電位に変位した後、ＦＥＴ６１２が導通し始める。周知のようにＦＥＴ６１２はしきい値電圧を持っている。したがって、ＦＥＴ６１２が完全にターンオンしたとき、節点６５０の電位は正の電源の近くまで引き上げられない。つまり、正の電源Ｖｃｃと節点６５０の間にしきい値電圧と等しい一定の電圧降下がある。トランジスタサイズに起因して、しきい値電圧は平常の条件よりも大きくなる。よって、節点６５０の電位の変化は、図５に示されるように、波形（Ｂ）によって表される。ＦＥＴ６１２は非常に強力な駆動能力を持っているが、節点６５０の電位を正の電源Ｖｃｃから電圧降下Ｖｘを差し引いたものと等しい電位に引き下げることだけができる。ここで、電圧ＶｘはＦＥＴ６１２のしきい値電圧である。
【００４０】
次に、ＦＥＴ６１１だけを考慮して説明する。第１入力信号Ａが低電位に変化した後、ＦＥＴ６１１が導通し始める。図５の波形（Ｃ）から分かるように、ＦＥＴ６１１のスイッチスピードは遅いが、節点６５０の電位は正の電源Ｖｃｃの近くまで引き上げられる。ＦＥＴ６１１および６１２が同時に作動するとき、節点６５０の電位の変化は、図５に示される波形（Ｄ）によって表されるのは明らかである。ＦＥＴ６１１および６１２がターンオンした後、節点６５０の電位は、導通したＦＥＴ６１２によって正の電源Ｖｃｃから電圧降下Ｖｘを差し引いたものと等しい電圧にすばやく引き上げられる。結果として、節点６５０の電位はさらに正の電源Ｖｃｃの近くまで引き上げられる。
【００４１】
上記のものと同様に、ＦＥＴ６２１および６２２の作動において、節点６５０の電位は接地電圧側に生じる電圧降下Ｖｘと等しい電位にすばやく引き下げられる。ここで、電圧降下ＶｘはＦＥＴ６２２のしきい値電圧である。ＦＥＴ６２２の機能がターンオフした後、ＦＥＴ６２１はまだ作動し続け、さらに節点６５０の電位を接地電位の近くまで引き下げる。
【００４２】
上記のように、図６に示されるような出力バッファの機能は図４のものに類似している。本出力バッファは遅延時間が短く、ノイズが小さい。
【００４３】
半導体回路の実際の製造では、各ＮＭＯＳ  ＦＥＴのスイッチスピードは駆動電流に正比例する。つまり、駆動能力が強力なほど、スイッチスピードは速い。さらに、駆動能力は各ＦＥＴのゲートの幅に比例し、長さに反比例する。したがって、各ＦＥＴの駆動能力はゲートの幅と長さの比を調整することによって効率的に制御できる。たとえば、各ＦＥＴの幅と長さの比を次のように定める。ＦＥＴ６１１とＦＥＴ６１２が１：７、ＦＥＴ６２１とＦＥＴ６２２が１：２５。ＰＭＯＳ  ＦＥＴのモビリティはＮＭＯＳ  ＦＥＴのモビリティより低いので、ＰＭＯＳ  ＦＥＴの幅と長さの比は、一般的な伝送ゲートにおいてＮＭＯＳ  ＦＥＴの幅と長さの比の２倍である。そのことをもとに、ＰＭＯＳ  ＦＥＴはＮＭＯＳ  ＦＥＴと同じ駆動能力を持つことができる。したがって、ＦＥＴ６１２の駆動能力はＦＥＴ６１１の駆動能力より大きいこと、ＦＥＴ６２２の駆動能力はＦＥＴ６２１の駆動能力より大きいことが一般化できる。さらに、ＦＥＴ６１２および６２２の駆動能力はＦＥＴ６１１および６２１の駆動能力より非常に強力である。したがって、本発明の基礎概念は一般的な伝送ゲートと異なっている。さらに、ＦＥＴ６３０は外部に出力電流を実際に提供するものなので、最も強力な駆動能力を持っている。
【００４４】
本発明によって、ＧＴＬ＋信号の仕様と同等な多数の制御機能を持つ高速、低ノイズ出力バッファが提供される。本出力バッファにおいて、汎用およびスピード駆動素子は同時に最後の出力素子を作動する。入力信号が第１論理レベルから第２論理レベルに変化するとき、汎用およびスピード駆動素子は同時に機能し始める。第１に、スピード駆動素子は出力素子の制御電圧を期待される最終電位と異なった電位まで引き下げる。次に、汎用駆動素子は、さらに、期待される最終電位の近くまで制御電圧を引き下げる。したがって、出力素子の出力電位は始めにすばやく変化する。期待される最終電位の近づいたとき、出力電位の変化は遅くなる。よって、出力信号上での大きなリングバックがなくなり、出力バッファの遅延時間は軽減され、高速、低ノイズ出力バッファが得られる。
【００４５】
従来の技術と比較すると、本発明の高速、低ノイズ出力バッファは以下のような利点がある。
【００４６】
（１）汎用およびスピード駆動素子が、出力トランジスタをターンオン、ターンオフするために同時に機能するとき、出力素子の制御電圧は最初すばやく変化し、その後ゆっくり期待される最終電位に変化する。よって、出力バッファのスイッチスピードは非常に向上し、遅延時間は動作周波数を上げるために効率的に軽減される。
【００４７】
（２）出力信号は最初はすばやく変化し、その後、ゆっくり期待される最終電位に変化するので、大きなリングバックが防がれ、結果としてノイズが軽減される。
【００４８】
本発明を実例と好適な実施の形態を用いて説明したが、本発明の範囲は上記の実施の形態の範囲に限定されない。むしろ、多様な変更または類似の回路の保護を包含する。したがって、特許請求の範囲は、そうしたすべての変形や類似の回路が含まれるよう最も広く解釈されるべきである。
【図面の簡単な説明】
【図１】  従来の技術による出力バッファを示す回路図である。
【図２】  従来の技術による出力バッファの入出力信号の波形図である。
【図３】  本発明による高速、低ノイズ出力バッファを示すブロック図である。
【図４】  図３に示したブロック図の等価回路を示すブロック図である。
【図５】  図４に示した等価回路の入出力信号の波形図である。
【図６】  図３に示したブロック図の実用例の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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