(57)【特許請求の範囲】
【請求項１】
メモリ装置において高速バースト動作を実行する装置であって、
入力される／ＣＡＳ信号に従って／ＣＡＳクロック信号を出力するＣＡＳ信号発生器と、
前記／ＣＡＳクロック信号によって同期化され、カラムアドレスバッファの出力信号をラッチするためのカラムアドレスラッチ回路と、
前記／ＣＡＳクロック信号によって同期化され、カラムアドレス信号を前記カラムアドレスラッチ回路に出力するバーストアドレスカウンタと、
前記／ＣＡＳクロック信号によって同期化され、カラムアドレスラッチ回路にストアされたカラムアドレス信号を受け入れ、該当セルのためのデータを選択するカラムデコーダと、
メモリ装置のアクティブ状態で前記／ＣＡＳクロック信号に同期化され、制御信号／ＷＥ及び／ＯＥに応答して前記選択されたデータを出力するデータアウトバッファと、
を備えた装置。
【請求項２】
セルアレイに／からデータをインプット／アウトプットし、前記／ＣＡＳクロック信号によって同期化されるセンスアンプ及び入力／出力ゲート回路を備えた請求項１記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速バースト動作制御装置に関し、より詳しくは、次世代バスクロック周波数に対応して高速バーストリード・ライト（Ｒｅａｄ・Ｗｒｉｔｅ）動作を行うことができるようになった高速バースト動作制御装置に関する。
【０００２】
【従来の技術】
コンピュータの主記憶装置に用いられるディラム（ＤＲＡＭ）が多様になりながら、ワークステーション（Ｗｏｒｋ  ｓｔａｔｉｏｎ）のように性能が求められるシステムではクロック同期式の高速ディラムを搭載するが、このように高速ディラムを搭載する理由は、メモリバスクロック周波数を高めデータ伝送速度を高めるためである。
【０００３】
一番多く普及されている標準的なディラムは、高速ページモード（ｆａｓｔ  ｐａｇｅ  ｍｏｄｅ）を有し、高性能システムからコスト（ｃｏｓｔ）を優先にするシステムに至るまで大部分は高速ページモードのディラムを用いてきた。
【０００４】
しかし、システムの求めに従い高速ディラムが求められ非同期式の高速ページモードディラム（Ｆａｓｔ  Ｐａｇｅ  Ｍｏｄｅ  ＤＲＡＭ）を改良した拡張データ出力（Ｅｘｔｅｎｄｅｄ  Ｄａｔｅ  Ｏｕｔ、以下“ＥＤＯ”という）モードのディラムを幅広く用いることになった。
【０００５】
ＥＤＯモードディラムの一番大きい長所は、既存の高速ページモードディラムと費用は同じでありながらも動作サイクルはさらに早いということである。ラスアクセス時間（ＲＡＳ  ａｃｃｅｓｓ  ｔｉｍｅ：ｔＲＡＣ）が最大５０ｎｓｅｃである製品の場合、高速ページモードディラムの動作サイクル時間は最小３５ｎｓｅｃであるのに比べＥＤＯモードディラムサイクル時間は２０ｎｓｅｃと短くなる。
【０００６】
従って、ＥＤＯモードの主記憶は３０〜４０ＭＨｚのクロックのメモリバスを動作させることができる。しかし、バスクロック周波数が４０ＭＨｚ以上になればＥＤＯモードディラムの使用は困難となる。このような問題点を解決するため、マイクロン（Ｍｉｃｒｏｎ）社ではＥＤＯモードよりクロック周波数を高めることができるバーストＥＤＯモードを提案している。ラスアクセス時間（ｔＲＡＣ）が５０ｎｓｅｃであるディラムの場合バーストＥＤＯモードの動作サイクル時間は最小１５ｎｓｅｃでＥＤＯモードよりさらに短くなる。
【０００７】
即ち、基本使用法はＥＤＯモードディラムと殆ど同じでありながらもＥＤＯモードよりさらに高い４０〜５０ＭＨｚのバスクロック周波数に対応して動作する。
【０００８】
米国インテル（Ｉｎｔｅｌ）社の次期マイクロプロセッサであるＰ６のバスクロックは、６６ＭＨｚであるためマイクロプロセッサが待機せずにデータを伝送するためにはデータ伝送速度６６ＭＨｚのメーンメモリを構成しなければならない。ラスアクセス時間（ｔＲＡＣ）が最大５０ｎｓｅｃの製品の場合、バーストＥＤＯモードでの最大サイクル周波数は６６．７ＭＨｚであるが、カスアクセス時間（ＣＡＳ  ａｃｃｅｓｓ  ｔｉｍｅ：ｔＣＡＣ）が１０ｎｓｅｃと長く６６ＭＨｚのバスクロックへの対応が困難である。
【０００９】
一方、シンクロノスディラムは６６ＭＨｚのバスクロックに対応して使用可能であるが、ＥＤＯディラムより値段（Ｃｏｓｔ）が高いので低い値段が求められるパーソナルコンピュータのメインメモリに対する適用が遅れている。
【００１０】
現在バーストＥＤＯディラムの場合、ラスアクセス時間（ｔＲＡＣ）が５０ｎｓｅｃの製品においてバーストサイクル時間（ｔＰＣ）が最小１５ｎｓｅｃであり、カスアクセス時間（ｔＣＡＣ）が最大１０ｎｓｅｃなので最大動作周波数は６６．７ＭＨｚである。
【００１１】
しかし、バーストＥＤＯモードディラムはシステム構成後に最大周波数の６６．７ＭＨｚでの動作が困難である。これはデータの出力が始まってから／ＣＡＳ信号を“ロー  アクティブ（Ｌｏｗ  Ａｃｔｉｖｅ）”させるまでの時間のためである。
【００１２】
再言すればｔＰＣが１５ｎｓｅｃでデータをリードする場合、ｔＣＡＣが最大１０ｎｓｅｃなのでデータが出力してから／ＣＡＳ信号を“ロー  アクティブ”させるまでの時間が５ｎｓｅｃしかなく、データが保持される時間も３ｎｓｅｃしか保証することができないため信号間のスキュー（Ｓｋｅｗ）と配線での遅延を考慮すればタイミング設計が困難となる。
【００１３】
従って、次世代のバスクロック周波数である６６ＭＨｚと７５〜１００ＭＨｚの高速動作に対応してＰＣのメーンメモリに用いられるためには、メモリ素子の最大動作周波数が１００ＭＨｚ以上の高速でなければならずｔＣＡＣを最大限短縮しなければならない。
【００１４】
図１は、従来技術に係るバーストＥＤＯモードのリード時の動作タイミング図である。／ＲＡＳ信号が“ロー  アクティブ”されてローアドレス（ＸＡ）が入力されｔＲＣＤ１（ＲＡＳ信号がアクティブされた後／ＣＡＳ信号がアクティブされるまで所要する時間）時間後に／ＣＡＳ信号が“ロー  アクティブ”され、カラムアドレス（ＹＡ）が入力されると入力したＹＡのデータであるＤＡＯから三番目後のカラムアドレス（ＹＡ＋３）に対したデータであるＤＡ３までを連続的に出力する。
【００１５】
特に、一番目のデータであるＤＡＯはｔＲＣＤ２（／ＲＡＳ信号がアクティブされ、／ＣＡＳ信号がアクティブした後、前記／ＣＡＳ信号が一番目の“ハイ”から“ロー”にトグルされるまで所要する時間）後に“ロー  アクティブ”される／ＣＡＳ信号からｔＣＡＣ後に出力される。
【００１６】
前記図１では、ＹＡとＹＢに対したデータ（ＤＡ０〜ＤＡ３及びＤＢ０〜ＤＢ３）を連続的に出力した後で／ＷＥ信号が“ロー  アクティブ”されバーストリード動作を終了する。／ＷＥ信号と／ＯＥ信号は／ＣＡＳ信号に係りなく非同期式に入力され、入・出力データ（ＤＱ）との多様なＡＣ特性変数を有する。  四つ以上の連続的なバーストデータをリードする場合、最初にカラムアドレスが入力された以後の毎４番目の／ＣＡＳ  立ち下がりエッジごとに新しいカラムアドレスを入力すればよい。
【００１７】
図２は、従来技術に係るバーストＥＤＯディラムのカラム経路を説明するため採用したブロック図であり、バーストＥＤＯモードディラムでは一般に／ＣＡＳ信号によりカラムアドレスラッチ１０とデータ入・出力バッファ１２，１４が調整される。二段のパイプライン構造が用いられるため、ＥＤＯモードに比べ高速のカラムアクセス動作が可能である。しかし、バーストＥＤＯモードは外部クロックを用いない非同期式動作を行い単純に二段のパイプライン構造だけ適用するため、ｔＣＡＣをこれ以上減少できない欠点を有する。
【００１８】
【発明が解決しようとする課題】
以上で説明したように、従来のバーストＥＤＯモードでは外部クロックを用いない非同期式動作を行えば単純に二段のパイプライン構造だけ適用するためｔＣＡＣをこれ以上減少できず、従って、システム構成後に最大周波数の６６．７ＭＨｚで動作できない問題点を有する。
【００１９】
【課題を解決するための手段】
従って、本発明は前記の問題点を解決するためのものであり、ＥＤＯモードのメモリで用いられる信号をそのまま用いて同じパッケージが可能でありながらｔＣＡＣを減少することにより、バーストＥＤＯモードの速度を凌駕する高速バーストリード・ライト動作を行うことができるようにした高速バースト動作制御装置を提供することにその目的を有する。
【００２１】
そして、本発明の実施例に係る高速バースト動作制御装置は、カス信号（ＣＡＳ信号）を入力にして同一位相のカスクロック（ＣＡＳクロック）を出力するカスクロック発生手段と、カスクロックにより同期化されカラムアドレスバッファの出力信号（ＹＡ）をラッチするカラムアドレスラッチ手段と、カスクロックにより同期化されカラムアドレス信号等を出力してカラムアドレスラッチ部に出力するバーストアドレスカウンタ手段と、カスクロックにより同期化されカラムアドレスラッチ部に貯蔵されたカラムアドレス信号を受け入れ該当セルのデータを選択するカラムデコーダと、カスクロックにより同期化されデータ出力バッファに入力されたデータをラッチするためのデータ出力バッファを含む。
【００２２】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態を詳しく説明することにする。
【００２３】
図３は、本発明の一実施形態に係る／ＣＡＳ信号を利用して発生させた／ＣＡＳクロック信号（内部クロック）の波形図で、／ＣＡＳ信号の立ち下がりエッジに合わせてカラムアドレス、／ＷＥ信号及び／ＯＥ信号が入力されるが、このように／ＯＥ信号と／ＷＥ信号が／ＣＡＳの立ち下がりエッジに合わせてセットアップタイム（Ｓｅｔｕｐ  Ｔｉｍｅ）とホールドタイム（Ｈｏｌｄ  Ｔｉｍｅ）の条件で入力されるのが本発明の特徴である。
【００２４】
／ＲＡＳ信号が“ロー  アクティブ”されリード又はライト動作を行う場合、ｔＲＣＤ（／ＲＡＳと／ＣＡＳ間の遅延時間）遅延後に入力される／ＣＡＳ信号に合せ／ＣＡＳクロック信号が生成される。
【００２５】
／ＣＡＳ信号をシステムクロックに動作させて入力すれば、／ＣＡＳクロック信号もこれに同期し生成される。
【００２６】
同図によれば、／ＣＡＳクロック信号を用いてカラム回路を同期化することにより高速シンクロノスメモリに匹敵する高速アクセスが可能である。即ち、高速シンクロノスメモリに適用される三段のパイプライン構造やＰｒｅｆｅｔｃｈ構造を本発明の高速バーストレメモリ構造にも適用してｔＣＡＣを減少することができる。
【００２７】
図４は、本発明に係る高速バーストメモリの状態を示すもので、“電源  Ｏｎ”状態となれば内部回路がプリチャージされた後アイドル状態となり、各命令に従い“モードレジスタセット（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）”や“リフレッシュ”又は“ロー  オープン（Ｒｏｗ  Ｏｐｅｎ）”状態となる。“ローオープン”状態ではカラムアドレスが入力される／ＣＡＳ信号の立ち下がりエッジで／ＷＥ信号に従いリード又はライト状態となる。
【００２８】
バーストリード又はバーストライト動作が終了すれば、カスクロック１サイクルの間“状態終了（Ｓｔａｔｅ  Ｔｅｒｍｉｎａｔｉｏｎ）”状態を経て自動的に“ロー  オープン”状態となる。“状態終了”状態ではカラム経路をプリチャージしてバーストカウンタ及び制御回路をリセットした後、“ロー  オープン”状態となる。
【００２９】
図５は、本発明の一実施形態に係る制御装置のリード動作時に採用されるブロック図を示すものであり、／ＲＡＳ信号、／ＷＥ信号そして／ＯＥ信号を入力されリード信号とデータマスク信号を出力する制御回路部１６と、／ＣＡＳ信号とリード信号を入力され同じ位相のカスクロックを出力するカスクロック発生器１８と、／ＣＡＳ信号とリード信号を入力されカラムアドレスがｔＡＳ（カラムアドレスセットアップタイム）と、ｔＡＨ（カラムアドレスホールドタイム）の時間で／ＣＡＳ信号の立ち下がりエッジに合せ入力されるカラムアドレスバッファ部２０と、リード信号とカスクロックを入力され、前記カラムアドレスバッファ部２０に入力された新規のカラムアドレスをラッチしてカラムデコーダ２８で出力し、バーストリード又はバーストライト動作を行う時はバーストアドレスカウンタ部２４からバーストカラムアドレスをラッチし、カラムデコーダ２８に出力するカラムアドレスラッチ部２２と、リード信号とカスクロックを入力されバースト動作を行う時、連続的なバーストカラムアドレスを生成して前記カラムアドレスラッチ部２２に出力するバーストアドレスカウンタ部２４と、／ＲＡＳ信号を入力されてローアドレスを受け入れ、これをローデコーダ３２でデコーディングするようにするローアドレスバッファ部２６と、カスクロック信号とリード信号を入力され前記カラムアドレスラッチ部２２のカラムアドレスをデコーディングするカラムデコーダ２８と、カスクロック、リード、データマスク信号を入力されカスクロックに合せてデータを連続的に出力するためのデータ出力バッファ３０と、データバス及びスイッチを含んでセルデータを感知／増幅し、増幅されたデータをデータ出力バッファ３０へ伝えるセンスアップ＆ＩＯゲート部３４で構成される。
【００３０】
同図で、リード信号は／ＲＡＳ信号が“ロー”となった後／ＷＥ信号がｔＷＳ（ライトイネーブルセットアップタイム）時間と、ｔＷＨ（ライトイネーブルホールドタイム）時間で／ＣＡＳ信号の立ち下がりエッジで“ハイ”であればリード信号が“ハイ”となる。リード信号は／ＣＡＳ信号の立ち下がりエッジごとに／ＲＡＳ信号“ロー”、／ＷＥ信号“ハイ”であることをチェックして生成されるためカスクロックに同期して作られる。／ＷＥ信号が“ロー”に変ればその／ＣＡＳ信号の立ち下がりエッジからはリード信号が“ロー”となりリード動作が終了する。
【００３１】
データマスク信号はリード動作で／ＣＡＳ  立ち下がりエッジごとに／ＯＥ信号が“ロー”であることをチェックし、その／ＣＡＳ信号の立ち下がりエッジからｔＣＡＣの時間後に出力されるデータをマスキング（Ｍａｓｋｉｎｇ）する。即ち、／ＯＥ信号が“ロー”の場合にはデータを出力し、“ハイ”の場合にはデータをマスキングしてデータが出力されない。
【００３２】
尚、前記カスクロック発生器１８から出力するカスクロックがカラムアドレスラッチ部２２、バーストアドレスカウンタ部２４、カラムデコーダ２８、センスアンプ及び入・出力ゲーティング部３４とデータ出力バッファ３０に入力されパイプライン動作を行うことにより、カラムアクセス動作を速やかにすることができる。即ち、ｔＣＡＣ時間を低減しｔＰＣ周期を減少させる。
【００３３】
図６は、図５に示す装置のリードサイクルの第１実施例を説明する動作タイミング図で、同図面ではＣＡＳレイタンシ（ＣＡＳ  ｌａｔｅｎｃｙ）が３であり、バースト長さが４の場合を説明する。
【００３４】
／ＲＡＳ信号が“ロー”となりローアドレス信号（ＸＡ）が入力され、ｔＲＣＤの時間後に／ＣＡＳ信号が“ロー”となる時間（Ｔ１）にカラムアドレス信号（ＹＡ）が入力される。
【００３５】
従って、カラムアドレス信号（ＹＡ）に該当するＤＡ０，ＤＡ１，ＤＡ２，ＤＡ３のバーストデータはそれぞれＴ３，Ｔ４，Ｔ５，Ｔ６からｔＣＡＣの時間後に連続的に出力され、／ＣＡＳ信号が“ロー  アクティブ”となった後、ｔＣＯＨ時間の間データが保持される。
【００３６】
Ｔ５に入力されたカラムアドレス信号（ＹＢ）に該当するＤＢ０，ＤＢ１，ＤＢ２，ＤＢ３のバーストデータはそれぞれＴ７，Ｔ８，Ｔ９，Ｔ１０からｔＣＡＣの時間後に連続的に出力される。／ＣＡＳ信号が“ハイ”から“ロー”に変化するＴｎ時間に／ＷＥ信号はｔＷＳのセットアップ時間とｔＷＨのホールド時間で／ＣＡＳ信号の立ち下がりエッジに合せて入力され、現在の状態が“リード”又は“ライト”状態であることを表す。
【００３７】
同図面ではＴ１で／ＷＥ信号が“ハイ”を保持しているため“リード”状態となり、Ｔ１１で“ロー”となってバーストリード動作を終了する。リード状態では／ＯＥ信号に従い出力データが活性化するため、各バーストデータが出力するためには基準となる／ＣＡＳ信号の立ち下がりエッジ（即ち、ｔＣＡＣ時間の基準となる／ＣＡＳ信号の立ち下がりエッジ）で／ＯＥ信号が“ロー”にならなければならない。
【００３８】
ライト状態で／ＯＥ信号は無視（Ｄｏｎ’ｔ  ｃａｒｅ）されるため、ライト状態では／ＯＥ信号と係りなく動作する。
【００３９】
図７は、図５に示す装置のリードサイクルの第２実施例を説明する動作タイミング図で、図６と同一の信号体系により動作を行うことになるが、但し相違点といえば／ＷＥ信号がＴ９で“ロー”となるためその時間でリード動作を終了することである。
【００４０】
従って、同図面の場合カラムアドレス信号（ＹＢ）のデータ中でＤＢ０とＤＢ１だけ出力される。
【００４１】
前記の図６及び図７の説明で、カスレイタンシ（ＣＡＳ  Ｌａｔａｎｃｙ）とは／ＣＡＳ信号の立ち下がりエッジに合せてカラムアドレスが入力された後、何番目／ＣＡＳに合せてデータが出力されるかをいう。バースト長さ（ＢｕｒｓｔＬｅｎｇｈ）とは入力されたカラムアドレスに対し連続的に出力するバーストデータの個数をいう。従って、Ｔ２，Ｔ３，Ｔ４，Ｔ６，Ｔ７，Ｔ８ではカラムアドレスを受け入れない。
【００４２】
即ち、バースト長さに従い新規のカラムアドレスが入力される時点が決定される。例えば、連続的にリード又はライト動作を行うものと仮定すればバースト長さが２の場合にはＴ１，Ｔ３，Ｔ５，Ｔ７等で新規のカラムアドレスが入力されるのである。
【００４３】
バーストアドレスカウンタ部２４では図５に示すようにＴ１即ち、／ＣＡＳ信号の立ち下がりエッジでカラムアドレスバッファ部２０にＹＡカラムアドレスが入力されると、このＹＡ信号はカラムアドレスラッチ部２２に貯蔵された後Ｔ２，Ｔ３，Ｔ４にはバーストアドレスカウンタ２４によりＹＡ＋１、ＹＡ＋２、ＹＡ＋３カラムアドレスが連続的に生成されカラムアドレスラッチ部２２に伝えられる。
【００４４】
図８は、本発明の一実施形態に係る高速バースト動作制御装置のライト動作のためのブロック図で、図５で説明した部分と同じ構成要素に対しては参照符号を同様に与えながらそれに対する説明は省略する。
【００４５】
同図面の構成と図５の構成との相違点は、制御回路部１６の出力信号がリード信号の代りにライト信号であり、データ出力バッファ３０の代りにデータ入力バッファ３６が備えられており、データ入・出力ラインを介してデータが入力されデータ入力バッファ３６に貯蔵されたデータが、センスアンプ＆ＩＯゲート部３４に入力されメモリセルアレイ３８に貯蔵されることである。
【００４６】
即ち、制御回路部１６は／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＯＥ信号を入力されライト信号を生成する（ライトモードの場合／ＯＥ信号はｄｏｎ’ｔ  ｃａｒｅである）。
【００４７】
そのライト信号は／ＲＡＳ信号が“ロー”となった後、／ＷＥ信号がｔＷＳのセンスアンプ時間とｔＷＨのホールド時間で／ＣＡＳ信号の立ち下がりエッジで“ロー”であればライト信号が“ハイ”になる。そのライト信号は／ＣＡＳ信号の立ち下がりエッジごとに／ＲＡＳ信号＝“ロー”、ＷＥ信号＝“ロー”であることをチェックして生成されるためカスクロックに同期して作られる。
【００４８】
その／ＷＥ信号が“ハイ”に変化すれば、その／ＣＡＳ信号の立ち下がりエッジからはライト信号が“ロー”になりライト動作が終了する。
【００４９】
カラムアドレスラッチ部２２は、ライト信号とＣＡＳクロックを入力されカラムアドレスバッファ２０に入力された新規のカラムアドレスをラッチし、バーストライト（又はバーストリード）動作を行う時にはバーストアドレスカウンタ２４からバーストカラムアドレスをラッチする。
【００５０】
バーストアドレスカウンタ２４は、ライト信号とＣＡＳクロックを入力されバースト動作を行う時、連動的なバーストカラムアドレスを生成する。データ出力バッファ３６はＣＡＳクロック、ライト信号を受けＣＡＳクロックに合せてライトデータを連続的に受け入れる。
【００５１】
図９は、図８に示す装置のリードサイクルの第１実施例を説明する動作タイミング図で、／ＲＡＳ信号が“ロー”となりローアドレスＸＡが入力されｔＲＣＤの時間後に／ＣＡＳ信号が“ロー”となるＴ１時間にカラムアドレスＹＭが入力される。
【００５２】
Ｔ１で／ＷＥ信号が“ロー”のためライト状態となり、カラムアドレスＹＭ、ＹＭ＋１，ＹＭ＋２，ＹＭ＋３にライトする四つのデータＤＭ０，ＤＭ１，ＤＭ２，ＤＭ３が連続的に入力される。この時、各データは／ＣＡＳ信号の立ち下がりエッジを基準にｔＤＳ（データ入力セットアップタイム）の時間とｔＯＨ（データ入力保持タイム）の時間を条件に入力される。
【００５３】
本ライトタイミング図では、前記図６と同様にバースト長さは４でありＣＡＳＬａｔｅｎｃｙはライトでは何時も０である。前記図９はＴ５に入力されたカラムアドレスＹＮ及びＹＮ＋１，ＹＮ＋２，ＹＮ＋３に対するデータＤＮ０，ＮＤ１，ＤＮ２，ＤＮ３のデータがライトされた後で／ＲＡＳ信号が“ハイ”となり“アイドル（ｉｄｌｅ）”状態となる。
【００５４】
図１０は、図８に示す装置のライトサイクルの第２実施例を説明する動作タイミング図で、Ｔ７以後に／ＲＡＳ信号が“ハイ”となるためライト動作を終了することになる。従って、カラムアドレスＹＮ，ＹＮ＋１，ＹＮ＋２にＤＮ０，ＤＮ１，ＮＤ２の三つのデータだけがライトされる。
【００５５】
図１１は、本発明の一実施形態に係る高速バースト動作制御装置のリード／ライトサイクルの第１実施例を説明する動作タイミング図で、／ＲＡＳ信号が“ロー”となりローアドレスＸＡが入力されｔＲＣＤの時間後に／ＣＡＳ信号が“ロー”となるＴ１時間にカラムアドレスＹＡが入力される。Ｔ１で／ＷＥ信号が“ハイ”なのでリード状態となりカラムアドレスＹＡ，ＹＡ＋１，ＹＡ＋２，ＹＡ＋３からリードされた四つのデータＤＡ０，ＤＡ１，ＤＡ２，ＤＡ３が連続的に出力される。
【００５６】
本リード／ライトタイミング図でもリード動作でのＣＡＳ  Ｌａｔｅｎｃｙは３でありバースト長さは４である。Ｔ７で／ＷＥ信号が“ロー”となりＴ８時間には“状態終了”状態が自動的に“ロー  オープン”状態に変化する。従って、ＹＢに該当するデータは出力されない。Ｔ９時間には／ＷＥ信号に従いリード又はライト状態が決定されるが／ＷＥ信号が“ロー”のためライト状態となりカラムアドレスＹＭ，ＹＭ＋１，ＹＭ＋２，ＹＭ＋３にデータをライトする。
【００５７】
図１２は、本発明の一実施形態に係る高速バースト動作制御装置のリード／ライトサイクルの第２実施例を説明する動作タイミング図で、前記図１１とは別にＴ６で／ＷＥ信号が“ロー”となり、Ｔ７で“状態終了”状態となり、Ｔ８からはライト動作が行われる。如何なる状態においても／ＲＡＳ信号が“ロー”から“ハイ”になれば“アイドル”状態となる。
【００５８】
図１３は、本発明の一実施形態に係る高速バースト動作制御装置のライト／リードサイクルの第１実施例を説明する動作タイミング図で、／ＲＡＳ信号がローとなりローアドレスＸＡが入力されｔＲＣＤの時間後に／ＣＡＳ信号がローとなるＴ１時間にカラムアドレスＹＭが入力される。
【００５９】
Ｔ１で／ＷＥ信号がローのためライト状態となり、カラムアドレスＹＭ，ＹＭ１，ＹＭ＋２，ＹＭ＋３に四つのデータＤＭ０，ＤＭ１，ＤＭ２，ＤＭ３が連続的に入力されライトされる。
【００６０】
本ライト／リードタイミング図においてもリード動作でのＣＡＳレイタンシは３でありバースト長さは４である。Ｔ５で／ＷＥ信号がハイとなって“状態終了”状態となり、従って自動的に“ロー  オープン”状態に変化する。Ｔ６時間には／ＷＥ信号に従いリード又はライト状態が決定されるが、／ＷＥ信号がハイのためリード状態となりカラムアドレスＹＡに対するデータをリードする。Ｔ１２には／ＷＥ信号がローとなりリード動作を終了する。
【００６１】
図１４は、本発明の一実施形態に係る高速バースト動作制御装置のライト／リードサイクルの第２実施例を説明する動作タイミング図で、前記図１３とは別にＴ３で／ＷＥ信号が“ハイ”となり“状態終了”状態となってＴ５からはリード動作が行われる。リード状態ではカラムアドレスＹＡ，ＹＡ＋１，ＹＡ＋２，ＹＡ＋３に対する四つのデータＤＡ０，ＤＡ１，ＤＡ２，ＤＡ３が連続的に出力され、Ｔ１０に／ＷＥ信号がローとなりリード動作を終了する。
【００６２】
図１５は、本発明に適用されるモードレジスタセッティング動作を説明するためのブロック図で、／ＯＥ，／ＷＥ，／ＣＡＳ，／ＲＡＳ信号を入力されモードセット信号を出力する制御回路部１６と、一部のアドレス信号が入力されハイのモードセット信号によりアドレス信号がセッティングされるモードレジスタ部４０で構成される。
【００６３】
同図面に従えば、制御回路１６でモードセット信号がＷＣＢＲサイクルでハイとなりモードレジスタをセッティングする。この時、モードレジスタ部４０には一部分のアドレスが入力しセッティングされる。
【００６４】
図１６は、図１５に示したモードレジスタをセッティングさせるためのＷＣＢＲタイミング図であり、ＷＣＢＲとは／ＷＥ信号が“ロー  アクティブ”された状態で／ＣＡＳ信号が／ＲＡＳ信号より先に“ロー  アクティブ”されることをいう。前記図１６に示したように、ＷＣＢＲサイクルで一部分のアドレスピンに入力されるアドレスは、アドレス信号として用いられることなくモードレジスタ４０をセッティングする。本発明ではモードレジスタに、バースト長さは１，２，４，８が、バーストタイプ（Ｂｕｒｓｔ  Ｔｙｐｅ）はＩｎｔｅｒｌｅａｖｅｄ，Ｓｅｑｕｅｎｔｉａｌが、またＣＡＳレイタンシは１，２，３，４がセッティングされる。
【００６５】
図１７は、本発明に係るリードサイクルの際、出力イネーブル信号（／ＯＥ信号）による出力データのマスキングを現した動作タイミング図で、リード動作で出力されるデータの基準になる／ＣＡＳ信号の立ち下がりエッジで／ＯＥ信号がｔＯＳ（／ＯＥ信号セットアップタイム）時間とｔＯＨ（／ＯＥ信号保持タイム）時間にローとなってこそデータが出力される。従って／ＯＥ信号がハイになる場合には、その出力データがマスキングになってＤＱ（データ入・出力端子）はハイインピーダンス状態となる。Ｔ４とＴ７で／ＯＥ信号がハイなのでＤＡ１とＤＢ０のデータは出力されない。
【００６６】
【発明の効果】
以上で説明したように、本発明は半導体メモリ装置に具現することになれば、従来バーストＥＤＯモードで対応し難い６６ＭＨｚバスクロックだけでなく次世代７５〜１００ＭＨｚのバスクロックに使用可能であり、シンクロノスディラムとは別に外部クロックを用いないので全体メモリシステムの電力消耗を低減することができる効果がある。
【００６７】
本発明の好ましい実施例等は例示の目的のためのもので、当業者であれば添付の特許請求の範囲に開示された本発明の思想と範囲を介し各種修正、変更、代替及び付加が可能であるはずである。
【図面の簡単な説明】
【図１】一般的なバーストＥＤＯ（拡張データ出力）ディラムのリード時の動作タイミング図。
【図２】一般的なバーストＥＤＯディラムのカラム経路を説明するブロック図。
【図３】本発明の実施例に係る／ＣＡＳ信号を利用して発生させた内部クロックの波形図。
【図４】本発明に係る高速バースト動作制御装置に適用された動作状態図。
【図５】本発明の一実施形態に係る高速バースト動作制御装置のリード動作を説明するブロック図。
【図６】図５に示す装置のリードサイクルの第１実施例を説明する動作タイミング図。
【図７】図５に示す装置のリードサイクルの第２実施例を説明する動作タイミング図。
【図８】本発明の一実施形態に係る高速バースト動作制御装置のライト動作のためのブロック図。
【図９】図８に示す装置のライトサイクルの第１実施例を説明する動作タイミング図。
【図１０】図８に示す装置のライトサイクルの第２実施例を説明する動作タイミング図。
【図１１】本発明の一実施形態に係る高速バースト動作制御装置のリード／ライトサイクルの第１実施例を説明する動作タイミング図。
【図１２】本発明の一実施形態に係る高速バースト動作制御装置のリード／ライトサイクルの第２実施例を説明する動作タイミング図。
【図１３】本発明の一実施形態に係る高速バースト動作制御装置のライト／リードサイクルの第１実施例を説明する動作タイミング図。
【図１４】本発明の一実施形態に係る高速バースト動作制御装置のライト／リードサイクルの第２実施例を説明する動作タイミング図。
【図１５】本発明に適用されるモードレジスタセッティング動作を説明するためのブロック図。
【図１６】図１５に示すモードレジスタをセッティングさせるためのＷＣＢＲタイミング図。
【図１７】本発明に係るリードサイクル時の出力イネーブル信号（／ＯＥ信号）による出力データのマスキングを現した動作タイミング図。
【符号の説明】
１６…制御回路部                    １８…カスクロック生成機
２０…カラムアドレスバッファ部      ２２…カラムアドレスラッチ部
２４…バーストアドレスカウンタ部    ２６…ローアドレスバッファ部
２８…カラムデコーダ                ３０…データ出力バッファ
３２…ローデコーダ
３４…センスアンプ＆ＩＯゲーティング部
３６…データ入力バッファ            ３８…セルアレイ
【図１】
0003875784.tif 000002
【図２】
0003875784.tif 000003
【図３】
0003875784.tif 000004
【図４】
0003875784.tif 000005
【図５】
0003875784.tif 000006
【図６】
0003875784.tif 000007
【図７】
0003875784.tif 000008
【図８】
0003875784.tif 000009
【図９】
0003875784.tif 000010
【図１０】
0003875784.tif 000011
【図１１】
0003875784.tif 000012
【図１２】
0003875784.tif 000013
【図１３】
0003875784.tif 000014
【図１４】
0003875784.tif 000015
【図１５】
0003875784.tif 000016
【図１６】
0003875784.tif 000017
【図１７】
0003875784.tif 000018