(57)【特許請求の範囲】
【請求項１】
クロックラインのクロック信号に従い順次にデータをセットしていく複数のシフトレジスタ回路と、前記各シフトレジスタ回路の動作に同期してデータラインよりデータを取り込む複数の記憶回路を備えた半導体集積回路であって、
前記シフトレジスタ回路のクロックラインおよび前記記憶回路のデータラインをそれぞれ複数の内部ラインに分割し、
前記シフトレジスタ回路の伝搬にあわせ、前記クロック信号に基づいて、前記クロックラインの複数の内部ラインを時分割に動作または非動作状態とするクロック制御回路と、
前記データラインの複数の内部ラインを時分割に動作または非動作状態とするデータ制御回路を備えており、
前記クロック制御回路は、前記クロックラインの内部ラインの動作状態に合わせて、対応する前記データラインの内部ラインを動作状態とするためのイネーブル信号を前記データ制御回路へ出力し、分割したクロックラインおよびデータラインの内部ラインを時分割に駆動すること
を特徴とする半導体集積回路。
【請求項２】
クロックラインのクロック信号に従い順次にデータをセットしていく複数のシフトレジスタ回路と、前記各シフトレジスタ回路の動作に同期してデータラインよりデータを取り込む複数の記憶回路を備えた半導体集積回路であって、
前記シフトレジスタ回路のクロックラインを複数の内部ラインに分割し、
前記シフトレジスタ回路の伝搬にあわせ、前記クロック信号に基づいて、前記内部ラインを時分割に動作または非動作状態とするクロック制御回路を備えており、
前記クロック制御回路は、分割した各内部ラインに対応した複数のカウンタから構成され、各カウンタはクロックラインのクロック信号をカウントするとともに、交互に前記クロック信号をカウントするためのセット信号をやりとりし、対応する内部ラインを時分割に動作または非動作状態とすること
を特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特にシフトレジスタ回路の伝搬にあわせて、データを記憶していく記憶回路に使用するときに有効な半導体集積回路に関するものである。
【０００２】
【従来の技術】
上記シフトレジスタ回路の伝搬にあわせて、データを記憶していく記憶回路に使用するときに有効な半導体集積回路は、液晶パネルなどの表示デバイスの駆動回路において多く使用されている。近年、表示デバイスは、様々な分野で用いられており、特に携帯機器での使用は目覚ましいものがある。このような携帯機器で使用する際、消費電流を少なくすることが求められている。
【０００３】
以下、従来の上記半導体集積回路の一例である液晶パネルの駆動回路を図４に基づいて説明する。
図４において、31〜34はそれぞれ、No.１，No.ｎ（ｎは正の整数），No.（ｎ＋１），No.Ｎ（Ｎは総個数を表す正の整数；Ｎ＝２ｎ）のシフトレジスタ回路を示しており、これらＮ個の各シフトレジスタ回路はそれぞれクロックライン35に接続され、また各シフトレジスタ回路はそれぞれ対応する記憶回路に接続されている。36〜39は、上記No.１，No.ｎ，No.（ｎ＋１），No.Ｎのシフトレジスタ回路に対応するNo.１,No.ｎ，No.（ｎ＋１）,No.Ｎの記憶回路を示している。これら記憶回路36〜39はそれぞれデータライン40に接続されている。
【０００４】
上記構成により、No.１〜No.Ｎの各シフトレジスタ回路は、図５に示すクロックライン35のクロック信号ｘの波形に同期して、No.１のシフトレジスタ回路からNo.Ｎのシフトレジスタ回路へ順に駆動され、クロック信号ｘに従い順次にデータをセットしていく。各記憶回路は、各シフトレジスタ回路の動作に同期してデータライン40よりデータｙを順に取り込み、記憶している。
【０００５】
【発明が解決しようとする課題】
しかし、前記従来の構成では、シフトレジスタ回路および記憶回路の数が増えていった場合に、図４のクロックライン35の配線負荷容量、およびシフトレジスタ回路のゲート容量が増えるために、このラインを充放電する電流が増え、またデータライン40の配線負荷容量、および記憶回路のゲート容量が増えるために、このラインを充放電する電流が増え、その結果、消費電流が増加するという課題を有していた。
【０００６】
本発明は、このような半導体集積回路において、一度に駆動する配線負荷容量とゲート容量を軽減し、消費電流を少なくすることを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体集積回路においては、クロックラインのクロック信号に従い順次にデータをセットしていく複数のシフトレジスタ回路と、前記各シフトレジスタ回路の動作に同期してデータラインよりデータを取り込む複数の記憶回路を備えた半導体集積回路であって、前記シフトレジスタ回路のクロックラインおよび前記記憶回路のデータラインをそれぞれ複数の内部ラインに分割し、前記シフトレジスタ回路の伝搬にあわせ、前記クロック信号に基づいて、前記クロックラインの複数の内部ラインを時分割に動作または非動作状態とするクロック制御回路と、前記データラインの複数の内部ラインを時分割に動作または非動作状態とするデータ制御回路を備えており、前記クロック制御回路は、前記クロックラインの内部ラインの動作状態に合わせて、対応する前記データラインの内部ラインを動作状態とするためのイネーブル信号を前記データ制御回路へ出力し、分割したクロックラインおよびデータラインの内部ラインを時分割に駆動することを特徴としたものである。
【０００８】
この本発明によれば、一度に駆動する配線負荷容量とゲート容量を軽減し、消費電流を少なくした半導体集積回路が得られる。
【０００９】
【発明の実施の形態】
本発明の請求項１に記載の発明は、クロックラインのクロック信号に従い順次にデータをセットしていく複数のシフトレジスタ回路と、前記各シフトレジスタ回路の動作に同期してデータラインよりデータを取り込む複数の記憶回路を備えた半導体集積回路であって、前記シフトレジスタ回路のクロックラインおよび前記記憶回路のデータラインをそれぞれ複数の内部ラインに分割し、前記シフトレジスタ回路の伝搬にあわせ、前記クロック信号に基づいて、前記クロックラインの複数の内部ラインを時分割に動作または非動作状態とするクロック制御回路と、前記データラインの複数の内部ラインを時分割に動作または非動作状態とするデータ制御回路を備えており、前記クロック制御回路は、前記クロックラインの内部ラインの動作状態に合わせて、対応する前記データラインの内部ラインを動作状態とするためのイネーブル信号を前記データ制御回路へ出力し、分割したクロックラインおよびデータラインの内部ラインを時分割に駆動することを特徴としたものであり、
クロックラインおよびデータラインを分割し、これら分割した内部ラインを時分割に駆動することにより、クロックラインおよびデータラインの配線負荷容量およびゲート容量を分割数分の１にすることができ、消費電流を少なくすることができるという作用を有する。
【００１０】
請求項２に記載の発明は、クロックラインのクロック信号に従い順次にデータをセットしていく複数のシフトレジスタ回路と、前記各シフトレジスタ回路の動作に同期してデータラインよりデータを取り込む複数の記憶回路を備えた半導体集積回路であって、前記シフトレジスタ回路のクロックラインを複数の内部ラインに分割し、前記シフトレジスタ回路の伝搬にあわせ、前記クロック信号に基づいて、前記内部ラインを時分割に動作または非動作状態とするクロック制御回路を備えており、前記クロック制御回路は、分割した各内部ラインに対応した複数のカウンタから構成され、各カウンタはクロックラインのクロック信号をカウントするとともに、交互に前記クロック信号をカウントするためのセット信号をやりとりし、対応する内部ラインを時分割に動作または非動作状態とすることを特徴としたものであり、
複数のカウンタはそれぞれクロックラインのクロック信号をカウントしている間、対応する内部ラインを動作状態にし、他のカウンタが動作している間は対応する内部ラインを非動作状態とするという作用を有する。
【００１１】
以下、本発明の実施の形態について、図面に基づいて説明する。
図１は本発明の実施の形態における半導体集積回路の構成図である。
図１において、１〜４はそれぞれ、No.１，No.ｎ，No.（ｎ＋１），No.Ｎのシフトレジスタ回路を示しており、これらシフトレジスタ回路のうち、No.１〜No.ｎのシフトレジスタ回路はそれぞれ第１内部クロックライン５に接続され、No.（ｎ＋１）〜No.Ｎのシフトレジスタ回路はそれぞれ第２内部クロックライン６に接続されている。上記第１および第２内部クロックライン５，６は、クロック制御回路７に接続されており、このクロック制御回路７より外部クロックライン８から入力した外部クロック信号ａを時分割した内部クロック信号ｂ，ｃが供給される。
【００１２】
また９〜12はそれぞれ、No.１，No.ｎ，No.（ｎ＋１），No.Ｎの記憶回路を示しており、これら記憶回路のうち、No.１〜No.ｎの記憶回路はそれぞれ第１内部データライン13と対応する各No.１〜No.ｎのシフトレジスタ回路に接続され、No.（ｎ＋１）〜No.Ｎの記憶回路はそれぞれ第２内部データライン14と対応する各No.（ｎ＋１）〜No.Ｎのシフトレジスタ回路に接続されている。上記第１および第２内部データライン13，14は、データ制御回路15に接続されており、このデータ制御回路15より外部データライン16から入力した外部データｄを時分割した内部データｅ，ｆが供給される。
【００１３】
図２にクロック制御回路７およびデータ制御回路15の内部構成図を示す。
クロック制御回路７は、分割した内部クロックライン５，６に対応した２個のｎ進カウンタ21，22より構成されている。
第１ｎ進カウンタ21は、外部クロック信号ａをカウントし、カウントしている間、外部クロック信号ａに同期して第１内部クロック信号ｂを出力し、さらにデータおよびクロックをイネーブルとするイネーブル信号ｇを制御ライン23を介してデータ制御回路15へ出力し、外部クロック信号ａをｎ個カウントすると、セット信号ｉを第２ｎ進カウンタ22へ出力し、カウントを中止し、第１内部クロック信号ｂをロー（Ｌ）レベルに固定し、イネーブル信号ｇをオフ｛ロー（Ｌ）レベル｝とする。
【００１４】
第２ｎ進カウンタ22は、第１ｎ進カウンタ21よりセット信号を入力すると、１外部クロック信号ａをカウントし、この間、外部クロック信号ａに同期して第２内部クロック信号ｃを出力し、データおよびクロックをイネーブルとするイネーブル信号ｈを制御ライン24を介してデータ制御回路15へ出力する。また外部クロック信号ａをｎ個カウントすると、セット信号ｊを第１ｎ進カウンタ22へ出力し、カウントを中止し、第２内部クロック信号ｃをロー（Ｌ）レベルに固定し、イネーブル信号ｈをオフ｛ロー（Ｌ）レベル｝とする。
【００１５】
前記セット信号ｉ，ｊにより２個のｎ進カウンタ21，22は交互に外部クロック信号ａをカウントする。
データ制御回路15は、データライン16と制御ライン23，24がそれぞれ接続されたＡＮＤ回路25，26から構成されている。
第１ＡＮＤ回路25は、制御ライン23から第１イネーブル信号ｇを入力すると、データライン16のデータｄを第１内部データライン13へ出力し、第２ＡＮＤ回路26は、制御ライン24から第２イネーブル信号ｈを入力すると、データライン16のデータｄを第２内部データライン14へ出力する。
【００１６】
各々の動作について、図３の動作波形を元に説明する。なお、シフトレジスタ回路は、No.１からNo.Ｎの方向へ順にシフトすることとする。
まずクロック制御回路７から出力される第１内部クロック信号ｂの波形に同期して、タイミング101でNo.１のシフトレジスタ回路が動作し、タイミング102でNo.ｎのシフトレジスタ回路が順に動作し、続いてクロック制御回路７から出力される第２内部クロック信号ｃの波形に同期して、タイミング103でNo.（ｎ＋１）のシフトレジスタ回路が動作し、タイミング104でNo.Ｎのシフトレジスタ回路が順に動作する。タイミング101〜タイミング102においては、第２内部クロック信号ｃは、ロー（Ｌ）レベルに固定されており、タイミング103〜タイミング104では、第１内部クロック信号ａは、ロー（Ｌ）レベルに固定されている。
【００１７】
またタイミング101〜タイミング102においては、第１イネーブル信号ｇがハイ（Ｈ）レベルで出力されており、データライン13の外部データｄは第１内部データライン13へ出力され、No.１〜No.ｎの記憶回路はNo.１〜No.ｎのシフトレジスタ回路の出力信号にしたがい動作に同期して、データライン13から内部データｅを順に記憶する。またタイミング103〜タイミング104においては、第２イネーブル信号ｈがハイ（Ｈ）レベルで出力されており、データライン13の外部データｄは第２内部データライン14へ出力され、No.（ｎ＋１）〜No.Ｎの記憶回路はNo.（ｎ＋１）〜No.Ｎのシフトレジスタ回路の出力信号にしたがい動作に同期して、データライン14から内部データｆを順に記憶する。
【００１８】
以上の動作により、従来のシフトレジスタ回路と同一の機能を有しつつ、クロックライン８の配線長が1/2になることと、配線に接続されるゲート数が1/2になるためにクロックラインの配線負荷容量とシフトレジスタ回路のゲート容量を半分にすることができる。なお、内部クロックの非動作時のクロックの固定は、ハイ（Ｈ）レベルとすることも可能である。
【００１９】
またクロックにより、取り込まれるデータについても上記と同様の動作により、データライン16の配線長が1/2になることと、配線に接続されるゲート数が1/2になるためにデータラインの配線負荷容量と記憶回路のゲート容量を半分にすることができる。
実際に従来の場合と本実施の形態において、数値をいれて比較する。回路構成は、シフトレジスタ回路３０個（Ｎ＝３０）、２４０出力、８ビットデータパラレル入力において、電源電圧５Ｖ、動作周波数３０ＭＨｚ、データの反転周波数１５ＭＨｚとする。また、各配線の負荷容量を２ｐＦとすると、充放電電流は、容量×電圧×周波数で求められるので、下記の演算により合計１．５ｍＡとなる。
【００２０】
データライン；  ８×２×１０-12×５×１５×１０6＝１．２ｍＡ
クロックライン；    ２×１０-12×５×３０×１０6＝０．３ｍＡ
本実施の形態で２分割にした場合を考えると、内部クロックの負荷容量が１ｐＦとなるので、充放電電流は同様の演算により半分の０．７５ｍＡとなる。
このように、本実施の形態によれば、液晶駆動回路において最も消費電流が大きいクロックライン８およびデータライン16の負荷とゲート容量を分割数分の１にすることにより、消費電流を分割数分の１にすることができ、消費電流を大幅に抑えることができる。
【００２１】
なお、本実施の形態では、クロックライン８およびデータライン16を２分割しているが、いずれか一方を分割するだけでも、消費電流を従来例と比較して少なくすることが可能となる。
また、本実施の形態では、クロックライン８およびデータライン16を２分割しているが、シフトレジスタ回路および記憶回路の数が多くなるに従い、クロックライン８またはデータライン16の分割数を多くすることで、消費電流を上記実施の形態の場合と比較してさらに少なくすることが可能となる。
【００２２】
【発明の効果】
以上のように本発明によれば、クロックラインまたはデータラインを時分割に駆動させることにより、配線の負荷およびゲート容量を減らし、充放電電流を減らすことができ、消費電流を大幅に抑えることができるという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体集積回路の構成図である。
【図２】同半導体集積回路のクロック制御回路とデータ制御回路の構成図である。
【図３】同半導体集積回路の駆動波形図である。
【図４】従来の半導体集積回路の構成図である。
【図５】従来の半導体集積回路の駆動波形図である。
【符号の説明】
１〜４    シフトレジスタ回路
５，６    内部クロックライン
７    クロック制御回路
８    外部クロックライン
９〜12    記憶回路
13，14    内部データライン
15    データ制御回路
16    外部データライン
21，22    ｎ進カウンタ
23，24    制御ライン
25，26    ＡＮＤ回路
ａ    外部クロック信号
ｂ，ｃ    内部クロック信号
ｄ    外部データ
ｅ，ｆ    内部データ
ｇ，ｈ    イネーブル信号
ｉ，ｊ    セット信号
【図１】
0003886301.tif 000002
【図２】
0003886301.tif 000003
【図３】
0003886301.tif 000004
【図４】
0003886301.tif 000005
【図５】
0003886301.tif 000006