(57)【特許請求の範囲】
【請求項１】
電圧源となる電力変換用のキャパシタと前記キャパシタの極性を反転するスイッチング素子のブリッジ回路とからなるセルを複数直列的に接続し、前記キャパシタの瞬時の接続個数を変化させて交流波形を生成して放電灯に供給する放電灯点灯装置において、前記ブリッジ回路を構成するスイッチング素子のスイッチング時に、スイッチング素子の持つ寄生容量および逆方向電流によるリカバリ電流によって流れる貫通電流を阻止・回生する貫通電流阻止・回生手段を各セルにおけるスイッチング素子からなるブリッジ回路の各アームに挿入し、隣接するセル間で貫通電流阻止・回生手段を共用するとともに、隣接するセルのキャパシタの充電極性を互いに逆極性としたことを特徴とする放電灯点灯装置。
【請求項２】
前記貫通電流阻止・回生手段はトランスであって、キャパシタを充電する直流電源にトランスの２次出力を回生することを特徴とする請求項１記載の放電灯点灯装置。
【請求項３】
直列的に接続された複数個のセルのうちの両端のセルについて貫通電流が流れる経路に挿入される貫通電流阻止・回生手段がトランスの各巻線よりなり、貫通電流により生じるエネルギを互いに他方のセルに回生することを特徴とする請求項１または請求項２記載の放電灯点灯装置。
【請求項４】
直列的に接続された複数個のセルのうちの両端のセルの少なくとも一方では、スイッチング素子からなるブリッジ回路の一方のアームに貫通電流阻止・回生手段を設けないことを特徴とする請求項１ないし請求項３のいずれか１項に記載の放電灯点灯装置。
【請求項５】
直列的に接続された複数個のセルのうちの両端のセルに設けた貫通電流阻止・回生手段に貫通電流阻止・回生手段を短絡することができる第２のスイッチング素子を設けたことを特徴とする請求項１ないし請求項４のいずれか１項に記載の放電灯点灯装置。
【請求項６】
前記貫通電流阻止・回生手段は、インダクタを含むことを特徴とする請求項１ないし請求項５のいずれか１項に記載の放電灯点灯装置。
【請求項７】
前記貫通電流阻止・回生手段は、抵抗を含むことを特徴とする請求項１ないし請求項６のいずれか１項に記載の放電灯点灯装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチドキャパシタ回路を用いて直流電圧を交流電圧に変換し、この交流電圧により放電灯を点灯させる放電灯点灯装置に関するものである。
【０００２】
【従来の技術】
本発明者は、スイッチドキャパシタ回路を用いて直流電源から交流出力を得る電力変換装置を先に提案した（特開平９−４７０３２号公報）。この電力変換装置は、たとえば図２９に示すように、ブリッジ接続された４個のスイッチング素子Ｓi1〜Ｓi4と、ブリッジ回路の各アーム（図示例ではスイッチング素子Ｓi1，Ｓi2とＳi3，Ｓi4とがそれぞれアームを構成している）に並列接続したキャパシタＣｉとにより構成されたセルＳＣｂｉを備える。つまり、ブリッジ回路の入力端間にキャパシタＣｉが接続される。図示例では５個のセルＳＣｂｉを用いており、ブリッジ回路の出力端を直列接続することによりセルＳＣｂｉを直列接続してスイッチドキャパシタ回路ＳＣを構成してある（図示例ではｉ＝１，２，……，５である）。
【０００３】
各セルＳＣｂｉのキャパシタＣｉの一端は、直流電源ＤＣの正極にそれぞれダイオードＤｉを介して接続され、直流電源ＤＣの負極はスイッチング素子Ｓ６を介してスイッチング素子Ｓ31，Ｓ33の接続点に接続される（上記公報では、スイッチング素子Ｓ６を直流電源ＤＣの正極側に挿入した例が記載されている）。また、５個のセルＳＣｂｉからなる直列回路の両端間にはインダクタＬｚとキャパシタＣｚとの直列回路よりなるフィルタ回路が接続され、キャパシタＣｚの両端間には放電灯よりなる負荷Ｚが接続される。なお、図示例ではスイッチング素子Ｓi1〜Ｓi4，Ｓ６としてＭＯＳＦＥＴを用いており、ドレイン−ソース間に接続されているダイオードはＭＯＳＦＥＴのボディダイオードを示している。ボディダイオードの極性は、すべてのスイッチング素子Ｓi1〜Ｓi4がオフのときにキャパシタＣｉが放電しないように設定されている。
【０００４】
この回路では、スイッチドキャパシタ回路ＳＣを構成するスイッチング素子Ｓi1〜Ｓi4のうち縦方向に並ぶ左列ＡＧのスイッチング素子Ｓi1，Ｓi3をすべてオンにし、スイッチング素子Ｓ６をオンにしたときに、直流電源ＤＣからダイオードＤｉを介して各キャパシタＣｉが充電され、各キャパシタＣｉの両端電圧がほぼ直流電源ＤＣの電源電圧（＝Ｅ）にほぼ等しくなる。
【０００５】
また、スイッチング素子Ｓi1〜Ｓi4のオンオフを図示しない制御回路により適宜に制御することによって、スイッチドキャパシタ回路ＳＣの両端間にキャパシタＣｉの両端電圧の整数倍（−５Ｅ，−４Ｅ，−３Ｅ，−２Ｅ，−Ｅ，０，Ｅ，２Ｅ，３Ｅ，４Ｅ，５Ｅ）で変化する階段状波形の交流電圧を発生させ、インダクタＬｚとキャパシタＣｚとからなるフィルタ回路でフィルタリングを施すことにより負荷Ｚに滑らかな波形の交流電圧を印加する。交流電圧の周波数が比較的高く設定されていれば、インダクタＬｚおよびキャパシタＣｚとしてインダクタンスないしキャパシタンスの小さいものを用いることができる。
【０００６】
スイッチング素子Ｓi1〜Ｓi4，Ｓ６の制御順序は種々考えることができるが、負荷Ｚに正弦波状の交流電圧を印加する場合には、たとえば、図３０（ａ）〜（ｋ）に示すタイミングでスイッチング素子Ｓi1〜Ｓi4，Ｓ６を制御すればよい。図３０（ａ）〜（ｊ）には、図２９においてスイッチドキャパシタ回路ＳＣを構成するスイッチング素子Ｓi1〜Ｓi4のうち縦方向に並ぶ右列ＡＤのスイッチング素子Ｓi2, Ｓi4のオンオフの状態（上側がオン、下側がオフの状態を示す）のみを示しているが、括弧内に示す左列ＡＧのスイッチング素子Ｓi1, Ｓi3は右列ＡＤのスイッチング素子Ｓi2, Ｓi4と相補的に動作する（つまり、一方がオンのときに他方がオフになる）から、たとえば、スイッチング素子Ｓ12がオンのときには括弧内に示すスイッチング素子Ｓ11はオフになる。
【０００７】
図３０（ａ）〜（ｋ）に示すようなタイミングで一定時間間隔でスイッチング素子Ｓi1〜Ｓi4，Ｓ６のオンオフの組み合わせを変化させることにより、スイッチドキャパシタ回路ＳＣの両端間に図３０（ｌ）のような階段状波形の交流電圧を発生させることができ、この交流電圧をインダクタＬｚとキャパシタＣｚとからなるフィルタ回路を通すことにより、図３０（ｍ）のようなほぼ滑らかに連続する正弦波状の交流電圧を負荷Ｚに印加することができる。
【０００８】
図３０に示す動作についてさらに詳しく説明する。いま、定常状態で動作しておりキャパシタＣ１〜Ｃ５の両端電圧はすべてＥになっているものとする。時刻ｔ０では、左列ＡＧのスイッチング素子Ｓi1，Ｓi3のうちスイッチング素子Ｓ13のみがオフであって残りはすべてオンになり、右列ＡＤのスイッチング素子Ｓi2，Ｓi4のうちスイッチング素子Ｓ14のみがオンであって残りはすべてオフになる。この状態では、スイッチドキャパシタ回路ＳＣの両端間で、スイッチング素子Ｓ11−キャパシタＣ１−スイッチング素子Ｓ14−スイッチング素子Ｓ21−スイッチング素子Ｓ23−スイッチング素子Ｓ31−スイッチング素子Ｓ33−スイッチング素子Ｓ41−スイッチング素子Ｓ43−スイッチング素子Ｓ51−スイッチング素子Ｓ53の直列回路が導通し、スイッチドキャパシタ回路ＳＣの一端の電圧Ｖｓｃは図３０（ｌ）に示すように＋Ｅになる（図３０（ｌ）における１段階がＥに相当する。後述する実施の形態の動作説明図も同様である）。
次に、時刻ｔ１になると、時刻ｔ０の状態からスイッチング素子Ｓ23がオフになり、スイッチング素子Ｓ24がオンになる。したがって、スイッチドキャパシタ回路ＳＣの両端間で、スイッチング素子Ｓ11−キャパシタＣ１−スイッチング素子Ｓ14−スイッチング素子Ｓ21−キャパシタＣ２−スイッチング素子Ｓ24−スイッチング素子Ｓ31−スイッチング素子Ｓ33−スイッチング素子Ｓ41−スイッチング素子Ｓ43−スイッチング素子Ｓ51−スイッチング素子Ｓ53の直列回路が導通し、スイッチドキャパシタ回路ＳＣの一端の電圧Ｖｓｃは図３０（ｌ）のように＋２Ｅになる。以後、時刻ｔ２〜ｔ４まではキャパシタＣ１〜Ｃ５が順次直列接続されるようにスイッチング素子Ｓi1〜Ｓi4が制御され、スイッチドキャパシタ回路ＳＣの一端の電圧Ｖｓｃが＋３Ｅ，＋４Ｅ，＋５Ｅと階段状に増加する。
【０００９】
時刻ｔ４では、スイッチング素子Ｓi1，Ｓi4がすべてオン、スイッチング素子Ｓi2，Ｓi3がすべてオフになっており、この状態から、時刻ｔ５においてスイッチング素子Ｓ54がオフになりスイッチング素子Ｓ53がオンになると、負荷Ｚへの電流径路からキャパシタＣ５が切り離され、スイッチドキャパシタ回路ＳＣの両端間で、スイッチング素子Ｓ11−キャパシタＣ１−スイッチング素子Ｓ14−スイッチング素子Ｓ21−キャパシタＣ２−スイッチング素子Ｓ24−スイッチング素子Ｓ31−キャパシタＣ３−スイッチング素子Ｓ34−スイッチング素子Ｓ41−キャパシタＣ４−スイッチング素子Ｓ44−スイッチング素子Ｓ51−スイッチング素子Ｓ53の直列回路が導通し、スイッチドキャパシタ回路ＳＣの一端の電圧Ｖｓｃは＋４Ｅになる。時刻ｔ６〜ｔ９では、各キャパシタＣ１〜Ｃ４を負荷Ｚへの電流径路から順に切り離すことによって、スイッチドキャパシタ回路ＳＣの一端の電圧Ｖｓｃが＋３Ｅ，＋２Ｅ，＋Ｅ，０と階段状に減少する。
【００１０】
時刻ｔ９には左列ＡＧのスイッチング素子Ｓi1，Ｓi3がすべてオン、右列ＡＤのスイッチング素子Ｓi2，Ｓi4がすべてオフになる。この状態では、どのキャパシタＣ１〜Ｃ５の電荷も負荷Ｚに放電されない。また、このときにスイッチング素子Ｓ６がオンになり、すべてのキャパシタＣ１〜Ｃ５に対して直流電源ＤＣから充電する。時刻ｔ10までにキャパシタＣ１〜Ｃ５の充電を完了させ、時刻ｔ10においてスイッチング素子Ｓ６をオフにする。また、同時にスイッチング素子Ｓ11をオフ、スイッチング素子Ｓ12をオンにする。つまり、時刻ｔ10になると、スイッチドキャパシタ回路ＳＣの両端間でスイッチング素子Ｓ12−キャパシタＣ１−スイッチング素子Ｓ13−スイッチング素子Ｓ21−スイッチング素子Ｓ23−スイッチング素子Ｓ31−スイッチング素子Ｓ33−スイッチング素子Ｓ41−スイッチング素子Ｓ43−スイッチング素子Ｓ51−スイッチング素子Ｓ53の直列回路が導通し、スイッチドキャパシタ回路ＳＣの一端の電圧Ｖｓｃは−Ｅになる。
【００１１】
時刻ｔ11になると時刻ｔ10の状態からスイッチング素子Ｓ22がオンになり、スイッチング素子Ｓ21がオフになる。つまり、スイッチドキャパシタ回路ＳＣの両端間でスイッチング素子Ｓ12−キャパシタＣ１−スイッチング素子Ｓ13−スイッチング素子Ｓ22−キャパシタＣ２−スイッチング素子Ｓ23−スイッチング素子Ｓ31−スイッチング素子Ｓ33−スイッチング素子Ｓ41−スイッチング素子Ｓ43−スイッチング素子Ｓ51−スイッチング素子Ｓ53の直列回路が導通し、スイッチドキャパシタ回路ＳＣの一端の電圧Ｖｓｃは−２Ｅになる。このようにして、時刻ｔ12〜ｔ14まではキャパシタＣ３〜Ｃ５が順に直列接続されて電圧Ｖｓｃが−３Ｅ，−４Ｅ，−５Ｅと階段状に減少する。
【００１２】
時刻ｔ14では、スイッチング素子Ｓi2，Ｓi3がすべてオン、スイッチング素子Ｓi1，Ｓi4がすべてオフになっており、この状態から、時刻ｔ15においてスイッチング素子Ｓ52がオフになりスイッチング素子Ｓ51がオンになると、負荷Ｚへの電流径路からキャパシタＣ５が切り離され、スイッチドキャパシタ回路ＳＣの両端間で、スイッチング素子Ｓ12−キャパシタＣ１−スイッチング素子Ｓ13−スイッチング素子Ｓ22−キャパシタＣ２−スイッチング素子Ｓ23−スイッチング素子Ｓ32−キャパシタＣ３−スイッチング素子Ｓ33−スイッチング素子Ｓ42−キャパシタＣ４−スイッチング素子Ｓ43−スイッチング素子Ｓ51−スイッチング素子Ｓ53の直列回路が導通し、スイッチドキャパシタ回路ＳＣの一端の電圧Ｖｓｃは−４Ｅになる。時刻ｔ16〜ｔ19では、各キャパシタＣ１〜Ｃ４を負荷Ｚへの電流径路から順に切り離すことによって、スイッチドキャパシタ回路ＳＣの一端の電圧Ｖｓｃが−３Ｅ，−２Ｅ，−Ｅ，０と階段状に増加する。
【００１３】
このようにして、時刻ｔ19において電圧Ｖｓｃが０になると、左列ＡＧのスイッチング素子Ｓil，Ｓi3がすべてオン、右列ＡＤのスイッチング素子Ｓi2，Ｓi4がすべてオフになる。また、時刻ｔ19においてスイッチング素子Ｓ６をオンにして直流電源ＤＣから各キャパシタＣ１〜Ｃ５への充電を行なう。
【００１４】
以上の動作を繰り返すように各スイッチング素子Ｓi1〜Ｓi4を制御すれば、スイッチドキャパシタ回路ＳＣの一端の電圧Ｖｓｃは、図３０（ｌ）のように−５Ｅ〜＋５Ｅの間でＥずつ階段状に増減するから、インダクタＬｚおよびキャパシタＣｚよりなるフィルタ回路を通してフィルタリングすることにより負荷Ｚには図３０（ｍ）のような滑らかな正弦波状の交流電圧を印加することができる。なお、図３０（ｌ）におけるＣ１〜Ｃ５は、その時点で負荷Ｚに電流を供給しているキャパシタＣ１〜Ｃ５を示す。
【００１５】
【発明が解決しようとする課題】
上述の回路構成では、低耐圧のキャパシタＣ１〜Ｃ５を複数個用いることによって、階段状に変化する交流電圧を発生させることができ、この交流電圧の周波数が比較的高くなるようにすれば、フィルタ回路として用いるインダクタＬｚおよびキャパシタＣｚを小型化することができる。また、各スイッチング素子Ｓi1〜Ｓi4に印加される電圧はキャパシタＣｉの両端電圧程度であるから、複数個のセルＳＣｂｉを直列接続してスイッチドキャパシタ回路ＳＣを構成すれば、負荷Ｚに印加される電圧に比較してスイッチング素子Ｓi1〜Ｓi4に低耐圧のものを用いることができ、結果的にチップ面積の小さいスイッチング素子Ｓi1〜Ｓi4を採用して小型化を図ることが可能になる。
【００１６】
ところで、各セルＳＣｂｉを構成するスイッチング素子Ｓi1〜Ｓi4のうちスイッチング素子Ｓi1，Ｓi2の対と、スイッチング素子Ｓi3，Ｓi4の対とはそれぞれ相補的に動作するものであって、これらの対に同時に電流が流れるとキャパシタＣｉの両端間が短絡されることになり、大電流が流れてスイッチング素子Ｓi1〜Ｓi4に大きな電流ストレスがかかる。
【００１７】
上述のスイッチドキャパシタ回路ＳＣに用いる各スイッチング素子Ｓi1〜Ｓi4には、それぞれダイオードが逆並列に接続されているから（通常はＭＯＳＦＥＴのボディダイオードで兼用する）、スイッチング素子Ｓi1〜Ｓi4の容量成分およびダイオードの逆回復電流によるいわゆるリカバリ電流が流れる期間がある。したがって、キャパシタＣｉを負荷Ｚへの電流経路に接続する際に瞬時にリカバリ電流が流れ、キャパシタＣｉからブリッジ回路のアームを形成するスイッチング素子Ｓi1，Ｓi2の対、あるいはスイッチング素子Ｓi3，Ｓi4の対に同時に電流が流れる期間が瞬時生じることになる。この種の電流を貫通電流と呼んでいる。
上述のように、スイッチング素子Ｓi1〜Ｓi4のオンオフの切換時に貫通電流が一瞬流れるから、スイッチング素子Ｓi1〜Ｓi4が電流ストレスによって破壊されることがないように、スイッチング素子Ｓi1〜Ｓi4の電流容量には余裕が必要であり、スイッチング素子Ｓi1〜Ｓi4の小型化が妨げられている。また、貫通電流が流れることによってスイッチング損失が生じ、ノイズの発生量が多くなるという問題もある。
【００１８】
本発明は上記事由に鑑みて為されたものであり、その目的は、対になるスイッチング素子に貫通電流が流れるのを防止することによって、より電流容量の小さいスイッチング素子を用いることができるようにし、しかも従来構成よりも高効率かつ低ノイズの放電灯点灯装置を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１の発明は、電圧源となる電力変換用のキャパシタと前記キャパシタの極性を反転するスイッチング素子のブリッジ回路とからなるセルを複数直列的に接続し、キャパシタの瞬時の接続個数を変化させて交流波形を生成して放電灯に供給する放電灯点灯装置において、ブリッジ回路を構成するスイッチング素子のスイッチング時に、スイッチング素子の持つ寄生容量および逆方向電流によるリカバリ電流によって流れる貫通電流を阻止・回生する貫通電流阻止・回生手段を各セルにおけるスイッチング素子からなるブリッジ回路の各アームに挿入し、隣接するセル間で貫通電流阻止・回生手段を共用するとともに、隣接するセルのキャパシタの充電極性を互いに逆極性としたものである。
【００２０】
ここにおいて、キャパシタの極性を反転するというのは、キャパシタの両端とブリッジ回路の出力端との接続関係を切り換えることによって、ブリッジ回路の出力端の電圧極性を互いに逆の関係にすることができることを意味している。要するに、ブリッジ回路の一方の出力端に同一セル内のキャパシタの正極を接続する状態と負極を接続する状態とが選択可能になっている。
【００２１】
いま、図２９に示した従来構成における１つのセルＳＣｂ１において貫通電流流れる経路について考察する。図２８に示すように、セルＳＣｂ１はブリッジ回路を構成する４個のスイッチング素子Ｓ11〜Ｓ14と、各スイッチング素子Ｓ11〜Ｓ14にそれぞれ逆並列に接続されたダイオードＤ11〜Ｄ14と、ブリッジ回路の入力端間に接続されたキャパシタＣ１とを備える。ここで、負荷Ｚ（図２９参照）への電流経路にキャパシタＣ１が接続されておらず負荷Ｚへの電流が経路Ｐ１に流れているとすると、このときにはスイッチング素子Ｓ11とダイオードＤ13とが導通している。キャパシタＣ１を負荷Ｚへの電流経路に接続するには、スイッチング素子Ｓ14をオンにして経路Ｐ２に電流を流すことになる。スイッチング素子Ｓ14をオンにすると、ダイオードＤ13はオフになるが、ダイオードＤ13の接合容量や浮遊容量（これらの合成容量を容量成分Ｃｓ13として示す）に対して瞬間的に充電電流が流れる。つまり、キャパシタＣ１の両端間にスイッチング素子Ｓ14と容量成分Ｃｓ13とを通して電流ｉｓが流れる。この電流を貫通電流と称しており、このような貫通電流ｉｓは瞬時的なものではあるがキャパシタＣ１の両端間を短絡する電流であるから、スイッチング素子Ｓ14などに電流ストレスがかかることになる。同様の現象は他のスイッチング素子Ｓ11〜Ｓ13についても生じる可能性がある。
【００２２】
そこで、請求項１の発明では、貫通電流ｉｓの流れるループ回路ＬＰの中に貫通電流を阻止ないし回生する貫通電流阻止・回生手段を挿入しているのである。つまり、貫通電流が流れるのを阻止し、さらには貫通電流のエネルギを一旦蓄積して他の部分に回生させることによって、大きな貫通電流が流れるのを防止することができ、かつエネルギを有効に利用することができる。貫通電流阻止・回生手段は受動素子を用いて実現することができる。
【００２３】
この種の貫通電流阻止・回生手段としては、コンデンサ、２次電池、インダクタなどを用いることが可能であり、貫通電流を阻止できるだけでなく、貫通電流のエネルギを一旦蓄積した後に放出することができるから、蓄積エネルギの放出経路を適宜に設定すれば貫通電流によるエネルギを無駄に消費することなく利用して効率を向上させることができる。
【００２８】
請求項２の発明は、請求項１の発明において、貫通電流阻止・回生手段がトランスであって、キャパシタを充電する直流電源にトランスの２次出力を回生するものである。
【００２９】
請求項３の発明は、請求項１または請求項２の発明において、直列的に接続された複数個のセルのうちの両端のセルについて貫通電流が流れる経路に挿入される貫通電流阻止・回生手段がトランスの各巻線よりなり、貫通電流により生じるエネルギを互いに他方のセルに回生するものである。
【００３０】
請求項４の発明は、請求項１ないし請求項３の発明において、直列的に接続された複数個のセルのうちの両端のセルの少なくとも一方では、スイッチング素子からなるブリッジ回路の一方のアームに貫通電流阻止・回生手段を設けないものである。
【００３２】
請求項５の発明は、請求項１ないし請求項４の発明において、直列的に接続された複数個のセルのうちの両端のセルに設けた貫通電流阻止・回生手段に貫通電流阻止・回生手段を短絡することができる第２のスイッチング素子を設けたものである。
【００３３】
請求項６の発明は、請求項１ないし請求項５の発明において、貫通電流阻止・回生手段が、インダクタを含むものである。
【００３４】
請求項７の発明は、請求項１ないし請求項６の発明において、貫通電流阻止・回生手段が、抵抗を含むものである。
【００３５】
【発明の実施の形態】
（基本構成１）
本例では、貫通電流阻止・回生手段を各セルの接続点に設けている。具体的には、図１に示すように、各セルＳＣｂｉにおける貫通電流ｉｓの流れるループ回路ＬＰ（図２８参照）内で、各セルＳＣｂ１の接続点に貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2を設けている。ここでは、図２９に示したスイッチドキャパシタ回路ＳＣの右列ＡＤのスイッチング素子Ｓi2，Ｓi4の直列回路同士を直結しており、左列のスイッチング素子Ｓi1，Ｓi3の直列回路間に貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2が挿入される。また、図には２個のセルＳＣｂ２，ＳＣｂ３を示しているが、他のセルＳＣｂ１〜ＳＣｂ５についても同様である。
【００３６】
図示する構成において、ダイオードＤ33に電流が流れているときにキャパシタＣ３を負荷Ｚへの電流経路に挿入するようにスイッチング素子Ｓ34をオンにするか、もしくはダイオードＤ34に電流が流れているときにキャパシタＣ３を負荷Ｚへの電流経路に挿入するようにスイッチング素子Ｓ33をオンにしたとすると、貫通電流は貫通電流阻止・回生手段Ｄｔ32を通るループ回路を流れようとするから、貫通電流阻止・回生手段Ｄｔ32によって阻止・回生されることになる。同様に、ダイオードＤ31に電流が流れているときにキャパシタＣ３を負荷Ｚへの電流経路に挿入するようにスイッチング素子Ｓ32をオンにするか、もしくはダイオードＤ32に電流が流れているときにキャパシタＣ３を負荷Ｚへの電流経路に挿入するようにスイッチング素子Ｓ31をオンにしたとすると、貫通電流は貫通電流阻止・回生手段Ｄｔ31を通るループ回路を流れようとするから、貫通電流阻止・回生手段Ｄｔ31によって阻止・回生されることになる。
【００３７】
ここで、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32の構成例として上述のコンデンサ、２次電池、インダクタのほか図２に示すものを用いることができる。図２（ａ）はインダクタＬと抵抗Ｒ１との直列回路、同図（ｂ）はインダクタＬと抵抗Ｒ２との並列回路、同図 (ｃ）は同図（ａ）の構成における抵抗Ｒ１にコンデンサＣを並列接続した構成、同図 (ｄ）は同図（ａ）の構成におけるインダクタＬにコンデンサＣを並列接続した構成、同図（ｅ）は同図（ａ）の構成におけるインダクタＬにコンデンサＣと抵抗Ｒ２とをそれぞれ並列接続した構成である。これらの構成のいずれを採用しても、スイッチング素子Ｓi1〜Ｓi4のスイッチング時の高周波振動を緩和する機能がある。しかも、貫通電流によりインダクタＬなどに蓄積されたエネルギが回生されて、キャパシタＣｉに戻されたり負荷Ｚに供給されたりするから、エネルギの利用効率が高くなる。他のセルＳＣｂｉについても動作は同様である。
【００３８】
ところで、図１に示す回路構成では、負荷Ｚへの電流経路にキャパシタＣ３が挿入される際に、負荷Ｚへの電流は両セルＳＣｂ２，ＳＣｂ３の接続点ｂ２を通る。しかして、スイッチング素子Ｓ34のオンによりキャパシタＣ３が負荷Ｚへの電流経路に挿入されるときには貫通電流阻止・回生手段Ｄｔ32には負荷Ｚへの電流が流れず、貫通電流阻止・回生手段Ｄｔ31にのみ負荷Ｚへの電流が流れることになる。また、スイッチング阻止Ｓ32のオンによりキャパシタＣ３が負荷への給電経路に挿入されるときには貫通電流阻止・回生手段Ｄｔ31に電流が流れず、貫通電流阻止・回生手段Ｄｔ32にのみ負荷Ｚへの電流が流れることになる。つまり、両貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32は直列接続されないから、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32による電力消費が大きくなることがなく、しかも負荷Ｚへの電流が連続的に流れず、各貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32の各一方に負荷Ｚへの電流が短時間ずつ流れるから、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32として電流容量の大きな素子を用いる必要がない。他の構成および動作は従来構成と同様である。
【００３９】
（基本構成２）
図１に示した例では図２９に示したスイッチドキャパシタ回路ＳＣの右列ＡＤのスイッチング素子Ｓi2，Ｓi4の直列回路同士を直結していたが、本例では図３に示すように、スイッチドキャパシタ回路ＳＣの左列ＡＧのスイッチング素子Ｓi1，Ｓi3の直列回路同士を直結し、右列のスイッチング素子Ｓi2，Ｓi4の直列回路間に貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2を挿入している。つまり、セルＳＣｂｉ間の接続点と貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2との相対位置が図１の構成と異なるのみであり、他の作用については同様のものである。
【００４０】
（基本構成３）
本例では、図４に示すように、下段のセルＳＣｂｉの右列ＡＤのスイッチング素子Ｓi2，Ｓi4の直列回路を上段のセルＳＣｂｉ左列ＡＧのスイッチング素子Ｓi1，Ｓi3の直列回路に直結したものであり、この回路構成においてスイッチング素子Ｓ34がオンになることによりキャパシタＣ３が負荷Ｚへの給電経路に挿入されるときには、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32のどちらにも負荷Ｚへの電流が流れず、スイッチング素子Ｓ32がオンになることによりキャパシタＣ３が負荷Ｚへの給電経路に挿入されるときには、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32の両方を通して負荷Ｚへの電流が流れることになる。つまり、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32に電流の流れる期間が、負荷Ｚへの出力電圧の１周期の間に半周期内のみになるから、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32に流れる総電流量を比較的少なくすることができ、電流容量の比較的小さい貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32を用いることが可能になる。
【００４１】
上記説明では、セルＳＣｂ３についてのみ動作を記載したが、他のセルＳＣｂ１〜ＳＣｂ５についても同様であり、他の構成および動作については基本構成１と同様である。
【００４２】
（基本構成４）
本例では、図５に示すように、下段のセルＳＣｂｉの左列ＡＧのスイッチング素子Ｓi1，Ｓi3の直列回路を上段のセルＳＣｂｉの右列ＡＤのスイッチング素子Ｓi2，Ｓi4の直列回路に直結したものである。この回路構成においてスイッチング素子Ｓ31がオンになることによりキャパシタＣ３が負荷Ｚへの給電経路に挿入されるときには、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32の両方に負荷Ｚへの電流が流れ、スイッチング素子Ｓ32がオンになることによりキャパシタＣ３が負荷Ｚへの給電経路に挿入されるときには、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32のどちらにも負荷Ｚへの電流が流れない。つまり、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32に電流の流れる期間が、負荷Ｚへの出力電圧の１周期の間に半周期内のみになるから、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32に流れる総電流量を比較的少なくすることができ、電流容量の比較的小さい貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32を用いることが可能になる。このように接続関係は基本構成３と異なっているが、実質的に基本構成３と同様の動作になる。
【００４３】
上記説明では、セルＳＣｂ３についてのみ動作を記載したが、他のセルＳＣｂ１〜ＳＣｂ５についても同様であり、他の構成および動作については基本構成１と同様である。
【００４４】
（基本構成５）
本例は、図６に示すように、貫通電流阻止・回生手段Ｄｔｉを、各セルＳＣｂｉ内のキャパシタＣｉと直列に設けたものである。つまり、キャパシタＣｉに貫通電流阻止・回生手段Ｄｔｉを直列接続し、キャパシタＣｉと貫通電流阻止・回生手段Ｄｔｉとの直列回路を、図２９に示したスイッチドキャパシタ回路ＳＣにおける各セルＳＣｂｉのキャパシタＣｉに置き換えたものである。
【００４５】
この回路構成でも、貫通電流が流れるループ回路ＬＰ（図２８参照）内に貫通電流阻止・回生手段Ｄｔｉを設けることになる。基本構成１ないし基本構成４の構成に比較すると、貫通電流阻止・回生手段Ｄｔｉの個数が半減することになる。つまり、基本構成１ないし基本構成４の構成よりも部品点数を低減することができる。
【００４６】
キャパシタＣｉに対して貫通電流阻止・回生手段Ｄｔｉを正極側と負極側とのどちらに接続するかは選択可能であって、図６に示す構成ではキャパシタＣｉの正極側に貫通電流阻止・回生手段Ｄｔｉを接続しているが、図７のようにキャパシタＣｉの負極側に接続しても同様に動作する。他の構成および動作は基本構成１と同様である。
【００４７】
（基本構成６）
本例は、図８に示すように、貫通電流阻止・回生手段Ｄｔ31，Ｄｔ32を各セルＳＣｂｉ内のスイッチング素子Ｓi1〜Ｓi4と直列に設けたものである。図８に示す例では、左列ＡＧの各スイッチング素子Ｓi1，Ｓi3と各ダイオードＤi1，Ｄi3との並列回路に対してそれぞれ貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2を直列接続している。
【００４８】
この構成でも貫通電流の流れるループ回路ＬＰ（図２８参照）内に貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2を設けることができるから、貫通電流を阻止・回生することが可能になる。しかも、貫通電流を発生させるスイッチング素子Ｓi1〜Ｓi4の近傍に貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2を設けていることによって貫通電流を発生させる一因である浮遊容量の影響を抑制することができる。他の構成および動作は基本構成１と同様である。
【００４９】
ここにおいて、図８に示す構成では左列ＡＧの各スイッチング素子Ｓi1，Ｓi3と各ダイオードＤi1，Ｄi3との並列回路に貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2を直列接続しているが、図９のように右列の各スイッチング素子Ｓi2，Ｓi4と各ダイオードＤi2，Ｄi4との並列回路に対してそれぞれ貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2を直列接続してもよい。
【００５０】
（基本構成７）
本例は、図１０に示すように、左列ＡＧの各ダイオードＤi1，Ｄi3に貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2をそれぞれ直列接続し、各ダイオードＤi1，Ｄi3と各貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2との各直列回路を各スイッチング素子Ｓi1，Ｓi3にそれぞれ並列接続した構成を採用している。このような構成を採用すれば、ダイオードＤi1，Ｄi3を通して流れる貫通電流のみを阻止ないし回生することができ、貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2がキャパシタＣｉとスイッチング素子Ｓi1，Ｓi4とを通して負荷Ｚに電流を供給する経路には挿入されることがない。なお、図示例では左列ＡＧに貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2を設けているが、右列ＡＤに設けてもよい。他の構成および動作は基本構成１と同様である。
（基本構成８）
本例は図１１に示すように、左列ＡＧのスイッチング素子Ｓi1，Ｓi3とダイオードＤi1，Ｄi3とにそれぞれ貫通電流阻止・回生手段Ｄｔi11 ，Ｄｔi12 ，Ｄｔi13 ，Ｄｔi14 を直列接続し、各スイッチング素子Ｓi1，Ｓi3および各貫通電流阻止・回生手段Ｄｔi11 ，Ｄｔi12 の直列回路と、各ダイオードＤi1，Ｄi3および各貫通電流阻止・回生手段Ｄｔi13 ，Ｄｔi14 の直列接続とを互いに並列接続した構成を採用している。この構成を採用すれば、各ダイオードＤi1，Ｄi3を通る貫通電流は各貫通電流阻止・回生手段Ｄｔi13 ，Ｄｔi14 により阻止・回生され、また各スイッチング素子Ｓi1，Ｓi3を通る貫通電流は各貫通電流阻止・回生手段Ｄｔi11 ，Ｄｔi12 により阻止・回生されるから、貫通電流の発生する経路ごとに適正な設計値を選択することが可能になる。なお、図示例では貫通電流阻止・回生手段Ｄｔi11 ，Ｄｔi12 ，Ｄｔi13 ，Ｄｔi14 を左列ＡＧに設けているが、右列ＡＤに設けてもよい。他の構成および動作は基本構成１と同様である。
（基本構成９）
本例は図１２に示すように、図１０に示した基本構成７の構成に加えて、各スイッチング素子Ｓi1，Ｓi3にそれぞれダイオードＤi11 ，Di13を直列接続したものである。つまり、各スイッチング素子Ｓi1，Ｓi3と各ダイオードＤi11 ，Di13との直列回路に、各ダイオードＤi1，Ｄi3と各貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2との直列回路を並列接続した構成を採用している。また、スイッチング素子Ｓi1，Ｓi3としてＭＯＳＦＥＴを用いている。この構成を採用すれば、スイッチング素子Ｓi1，Ｓi3のボディダイオードを通して電流が流れることがないから、スイッチング素子Ｓi1，Ｓi3にＭＯＳＦＥＴを用いる場合でも図１０と同様の作用を期待することができる。なお、図示例では左列ＡＧに貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2を設けているが、右列ＡＤに設けてもよい。他の構成および動作は基本構成１と同様である。
【００５１】
（実施形態１）
本実施形態は、図１３に示すように、各セルＳＣｂｉをそれぞれ４個のスイッチング素子Ｓi1〜Ｓi4と、キャパシタＣｉと、２個の貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2と、各スイッチング素子Ｓi1〜Ｓi4にそれぞれ並列接続されたダイオードＤi1〜Ｄi4とにより構成したものであり、各セルＳＣｂｉの少なくとも一方の貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2は他のセルＳＣｂｉと共用されている。図示する構成では５個のセルＳＣｂｉを備えているから、各セルＳＣｂｉごとに２個ずつの貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2を設けると合計１０個になるが、セルＳＣｂｉ間で共用することにより貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2は６個になっている。つまり、貫通電流阻止・回生手段Ｄｔ12，Ｄｔ21、貫通電流阻止・回生手段Ｄｔ22，Ｄｔ31、貫通電流阻止・回生手段Ｄｔ32，Ｄｔ41、貫通電流阻止・回生手段Ｄｔ42，Ｄｔ51はそれぞれ共用されている。請求項１における貫通電流阻止・回生手段Ｄｔi1，Ｄｔi2の共用はこの意味である。しかして、本実施形態では、図１３に示すように、貫通電流阻止・回生手段をＤｔ１〜Ｄｔ６で示すことにする。
【００５２】
また、本実施形態では隣合うセルＳＣｂｉ間で、直列接続される各２個のダイオードＤ13，Ｄ21、Ｄ23，Ｄ31、Ｄ33，Ｄ41、Ｄ43，Ｄ51、Ｄ14，Ｄ22、、Ｄ24，Ｄ32、Ｄ34，Ｄ42、Ｄ44，Ｄ52はそれぞれ同極性で直列接続されている。各ダイオードＤi1〜Ｄi4はキャパシタＣｉの放電を阻止する極性に接続されているから、各セルＳＣｂｉのキャパシタＣｉは、スイッチング素子Ｓi1，Ｓi3の接続点の極性がセルＳＣｂｉごとに交互に逆極性になるように充電される。
【００５３】
このように構成されたスイッチドキャパシタ回路ＳＣは、図２９に示した従来構成と同様に、インダクタＬｚおよびキャパシタＣｚからなるフィルタ回路を通して負荷Ｚに電力を供給する。
【００５４】
上述の構成によれば、貫通電流阻止・回生手段Ｄｔ１〜Ｄｔ６に電流を流している状態から、その電流を遮断したとすれば、貫通電流阻止・回生手段Ｄｔ１〜Ｄｔ６に蓄積されたエネルギはダイオードＤi1〜Ｄi4を通してキャパシタＣｉに放出され、貫通電流阻止・回生手段Ｄｔ１〜Ｄｔ６に蓄積されたエネルギをキャパシタＣｉに戻して再利用することが可能になる。つまり、エネルギの利用効率が高くなる。また、本実施形態では上述のように、貫通電流阻止・回生手段Ｄｔ１〜Ｄｔ６の一部が２つのセルＳＣｂｉで共用されているから、貫通電流阻止回生手段Ｄｔ１〜Ｄｔ６の個数を低減することができ、基本構成１ないし基本構成４などの構成に比較すると構成要素を低減することができる。
【００５５】
貫通電流阻止・回生手段Ｄｔ１〜Ｄｔ６としてインダクタＬ１〜Ｌ６を用いた例を図１４に示す。図示例ではキャパシタＣｉに充電するための電源も設けてあり、この電源は２個の直流電源ＤＣ１，ＤＣ２を備え、各直流電源ＤＣ１，ＤＣ２の一端はスイッチング素子Ｓ６を介してスイッチング素子Ｓ31，Ｓ33の接続点に接続されている。また、直流電源ＤＣ１はダイオードＤ１，Ｄ３，Ｄ５を介してキャパシタＣ１，Ｃ３，Ｃ５の一端に接続され、直流電源ＤＣ２はダイオードＤ２，Ｄ４を介してキャパシタＣ２，Ｃ４の一端に接続される。したがって、左列のスイッチング素子Ｓi1，Si3 をオンにし、右列のスイッチング素子Ｓi2，Ｓi4をオフにするとともに、スイッチング素子Ｓ６をオンにすれば、各キャパシタＣｉはそれぞれ直流電源ＤＣ１，ＤＣ２の電圧まで充電される。ここに、両直流電源ＤＣ１，ＤＣ２の出力電圧は等しいものとする。なお、スイッチング素子Ｓ６を１個だけ記載しているが、各直流電源ＤＣ１，ＤＣ２ごとにスイッチング素子をそれぞれ直列接続し、各直流電源ＤＣ１，ＤＣ２と各スイッチング素子との直列回路の一端同士を共通接続して、その共通接続点をスイッチング素子Ｓ31，Ｓ33の接続点に接続して各別にオンにするのが望ましい。
【００５６】
図１４の回路構成における基本的な動作を図１５を用いて説明する。いま、２つのセルＳＣｂ１，ＳＣｂ２について、ダイオードＤ13，Ｄ21を通して経路Ｐ１に電流が流れている状態から、キャパシタＣ１を負荷Ｚへの電流経路に挿入するために図１６の時刻ｔ０においてスイッチング素子Ｓ14を図１６（ｂ）のようにオンにすると、負荷Ｚへの電流はキャパシタＣ１−スイッチング素子Ｓ14−インダクタＬ２−ダイオードＤ21（またはスイッチング素子Ｓ21）の経路Ｐ２を通ることになる。ここで、ダイオードＤ13は負荷Ｚへの電流経路から外され、ダイオードＤ13は図１６（ａ）のようにオフになり、ダイオードＤ13の容量成分Ｃｓ13への充電電流がインダクタＬ２を通して経路Ｐ３に流れることになる。ただし、この電流は図１６（ｃ）のように共振的に上昇するから貫通電流として瞬時に流れることはない。容量成分Ｃｓ13の充電が終了すると、インダクタＬ２のエネルギは、ダイオード21−キャパシタＣ２−ダイオードＤ22の経路Ｐ４で回生される。こうして、時刻ｔ１においてスイッチング素子Ｓ13の両端電圧Ｖｓ13がキャパシタＣ１の端子電圧Ｅの２倍に達すると、ダイオードＤ21，Ｄ22によりキャパシタＣ２にクランプされ、以後は、インダクタＬ２を通して負荷Ｚに電流が供給される。このように、インダクタＬ１〜Ｌ６は貫通電流を阻止し、またインダクタＬ１〜Ｌ６に蓄積されたエネルギの一部はキャパシタＣ１〜Ｃ６に回生されて際利用されるのである。
【００５７】
図１４に示した回路の望ましい制御例を図１７に示す。図１７に示すタイミングでスイッチング素子Ｓi1〜Ｓi4を制御すれば、インダクタＬ２〜Ｌ５には負荷Ｚへの供給電流を流さないようにすることができる。ここに、図１７では右列のスイッチング素子Ｓi2，Ｓi4の動作しか示していないが、括弧内に示す左列ＡＧのスイッチング素子Ｓi1, Ｓi3は右列ＡＤのスイッチング素子Ｓi2, Ｓi4と相補的に動作する（つまり、一方がオンのときに他方がオフになる）から、たとえば、スイッチング素子Ｓ12がオンのときには括弧内に示すスイッチング素子Ｓ11はオフになる。
【００５８】
図１７（ａ）〜（ｊ）に示すようなタイミングで一定時間間隔でスイッチング素子Ｓi1〜Ｓi4のオンオフの組み合わせを変化させることにより、スイッチドキャパシタ回路ＳＣの両端間に図１７（ｋ）のような階段状波形の交流電圧を発生させることができる。この交流電圧をインダクタＬｚとキャパシタＣｚとからなるフィルタ回路を通すことにより、滑らかな正弦波形状の交流電圧を負荷Ｚに印加することができる。なお、スイッチング素子Ｓ６は図１７（ｌ）のように制御される。また、図１７（ｋ）におけるＣ１〜Ｃ５はどのキャパシタＣ１〜Ｃ５が負荷Ｚに接続されているかを示している。図１７と図３０とを比較すれば明らかなように、キャパシタＣｉの接続極性の相違により各時刻で用いるスイッチング素子Ｓi1〜Ｓi4が異なっているが、両者は実質的に同様の動作である。他の構成および動作は基本構成１と同様である。
【００５９】
（実施形態２）
本実施形態は、図１８に示すように、各セルＳＣｂｉにおけるブリッジ回路の各アームの各一対のスイッチング素子Ｓi1，Ｓi2、Ｓi3，Ｓi4の間にインダクタＬi1とトランスＴi1とをそれぞれ挿入し、トランスＴi1の２次巻線にダイオードＤi5を直列接続し、２次巻線とダイオードＤi5との直列回路を他のセルＳＣｂｉのキャパシタＣｉの両端間に接続してある。ダイオードＤi5はキャパシタＣｉの正極にカソードを接続している。各セルＳＣｂｉにおいてスイッチング素子Ｓi1，Ｓi3の接続点に接続されるキャパシタＣｉの極性は交互に逆極性に設定される。つまり、セルＳＣｂ１、ＳＣｂ３，ＳＣｂ５ではキャパシタＣ１，Ｃ３，Ｃ５の負極端が接続され、セルＳＣｂ２，ＳＣｂ４ではキャパシタＣ２，Ｃ４の正極端が接続される。各スイッチング素子Ｓi1〜Ｓi4の制御タイミングは実施形態１と同様に行なう。
【００６０】
この構成では、貫通電流はインダクタＬi1およびトランスＴi1の１次巻線とにより阻止され、トランスＴi1に蓄積されたエネルギは２次巻線側に放出されて他のセルＳＣｂｉのキャパシタＣｉに回生される。たとえば、セルＳＣｂ１のトランスＴ11による回生電流は、ダイオードＤ25を通してキャパシタＣ２を充電するのである。他の構成および動作は実施形態１と同様である。
（実施形態３）
本実施形態は、図１９に示すように、実施形態２の構成におけるインダクタＬi1をトランスＬi2に置き換え、このトランスＬi2の２次巻線にダイオードＤi6を直列接続するとともに、２次巻線とダイオードＤi6との直列回路を他のセルＳＣｂｉのキャパシタＣｉの両端間にしたものである。ここで、隣合う各一対のセルＳＣｂｉに設けたトランスＴi1，Ｔi2の２次巻線とダイオードＤi5，Ｄi6との直列回路は互いに他方のセルＳＣｂｉに設けたキャパシタＣｉの両端間に接続される。この構成も実施形態２と同様に、各セルＳＣｉに設けたトランスＴi1，Ｔi2の蓄積エネルギを他のセルＳＣｂｉのキャパシタＣｉに回生するものであり、エネルギの利用効率が高くなる。他の構成および動作は実施形態１と同様である。
【００６１】
（実施形態４）
本実施形態は、図２０に示すように、図１４に示した実施形態１の構成において、インダクタＬ２〜Ｌ５をトランスＴ２〜Ｔ５に置き換え、各トランスＴ１〜Ｔ６の２次巻線にダイオードＤi7を直列接続し、２次巻線とダイオードＤi7との直列回路を直流電源Ｅの両端間に接続したものである。ここに直流電源Ｅは、充電可能なものを用いるのが望ましい。すなわち、２次電池を用いたり、平滑用のコンデンサを設けたりしておく。この構成でも貫通電流によりトランスＴ１〜Ｔ６に蓄積したエネルギを電源側に回生することで、エネルギの利用効率を高めることができる。
【００６２】
図１４に示した構成では２個の直流電源ＤＣ１，ＤＣ２を用いているから、図２１に示すように、トランスＴ２〜Ｔ５に２個の２次巻線を設け、各２次巻線にダイオードＤi71 ，Ｄi72 を直列接続して、各２次巻線と各ダイオードＤi71 ，Ｄi72 との直列回路を各直流電源ＤＣ１，ＤＣ２に接続してもよい。
【００６３】
この構成においても、貫通電流のエネルギの一部を回生電流として再利用することができるから、エネルギの利用効率が高くなる。他の構成および動作は実施形態１と同様である。
【００６４】
（実施形態５）
本実施形態は、図２２に示すように、図１４に示した実施形態１の構成において、インダクタＬ１とインダクタＬ６とを磁気的に結合することによって、トランスＴａを構成しているものである。スイッチング素子Ｓi1〜Ｓi4を実施形態１と同様に制御すれば、キャパシタＣ１，Ｃ５に対してトランスＴａの回生電流を流すことができる。ここに、トランスｔａの巻線の極性は、キャパシタＣ５を含むセルＳＣｂ５からの回生電流をキャパシタＣ１に流すことができ、キャパシタＣ１を含むセルＳＣｂ１からの回生電流をキャパシタＣ５に流すことができるように設定される。
【００６５】
各セルＳＣｂｉの個数については５個に限定されるものではなく、図２３に示すように、４個のセルＳＣｂｉでスイッチドキャパシタ回路ＳＣを構成してもよい。この場合もインダクタＬ１とインダクタＬ５とを磁気結合してトランスＴｂを構成すれば、上述したものと同様に回生電流をキャパシタＣ１〜Ｃ５に流してエネルギを有効に利用することができる。他の構成および動作は実施形態１と同様である。
【００６６】
（実施形態６）
本実施形態は、図２４に示すように、図１４に示した実施形態１の構成からインダクタＬ１を取り除いた構成のスイッチドキャパシタ回路ＳＣを用いるものである。
【００６７】
本実施形態では図２５に示すタイミングで各スイッチング素子Ｓi1〜Ｓi4を制御する。図２５では右列のスイッチング素子Ｓi2，Ｓi4の動作しか示していないが、括弧内に示す左列ＡＧのスイッチング素子Ｓi1, Ｓi3は右列ＡＤのスイッチング素子Ｓi2, Ｓi4と相補的に動作する。
【００６８】
本実施形態においても図２５（ａ）〜（ｊ）に示すようなタイミングで一定時間間隔でスイッチング素子Ｓi1〜Ｓi4のオンオフの組み合わせを変化させることにより、スイッチドキャパシタ回路ＳＣの両端間に図２５（ｋ）のような階段状波形の交流電圧を発生させることができる。この交流電圧をインダクタＬｚとキャパシタＣｚとからなるフィルタ回路を通すことにより、滑らかな正弦波形状の交流電圧を負荷Ｚに印加することができる。図２５（ｋ）におけるＣ１〜Ｃ５はどのキャパシタＣ１〜Ｃ５が負荷Ｚに接続されているかを示している。
【００６９】
ところで、図２５に示す動作では、スイッチング素子Ｓ11，Ｓ12の直列回路により形成されるアームについて、ダイオードＤ11，Ｄ12に電流が流れている期間にダイオードＤ11，Ｄ12がオフになる動作を行なわないから、このアームには貫通電流が流れることがない。したがって、貫通電流を阻止・回生するためのインダクタＬ１が不要になるのであって、部品点数の削減につながるものである。他の構成および動作は実施形態１と同様である。
【００７０】
（実施形態７）
本実施形態は、図１４に示した回路構成について、各スイッチング素子Ｓi1〜Ｓi4を図２６に示すタイミングで制御するものである。このタイミングで制御すれば、インダクタＬ２〜Ｌ５は負荷Ｚへの電流経路にならず、インダクタＬ２〜Ｌ５は貫通電流の阻止・回生にのみ寄与することになる。その結果、負荷Ｚへの供給電流の損失が減少するとともに、インダクタＬ２〜Ｌ５の電流容量を少なくして小型化が可能になる。
【００７１】
本実施形態では、時刻ｔ０においては、左列のスイッチング素子Ｓi1，Ｓi3のうちスイッチング素子Ｓ11のみがオン、右列のスイッチング素子Ｓi2，Ｓi4のうちスイッチング素子Ｓ12のみがオフになる。つまり、キャパシタＣ１のみから負荷Ｚに給電する際に、インダクタＬ１のみが負荷Ｚへの給電経路に挿入されることになる。これに対して図１７に示した動作では、時刻ｔ０では左列のうちスイッチング素子Ｓ13のみがオフ、右列のうちスイッチング素子Ｓ14のみがオンであるから、キャパシタＣ１から負荷Ｚに給電する際に、インダクタＬ１に加えてインダクタＬ２も負荷Ｚへの給電経路に挿入されることになる。
【００７２】
次に時刻ｔ１になると、本実施形態の場合には、左列のうちスイッチング素子Ｓ13，Ｓ21のみがオフ、右列のうちスイッチング素子Ｓ14，Ｓ22のみがオンになるから、キャパシタＣ１，Ｃ２が直列接続され、負荷Ｚへの給電経路にはインダクタＬ１，Ｌ６が挿入されることになる。つまり、キャパシタＣｉの接続個数を切り換えるたびにキャパシタＣｉを使用していないセルＳＣｂｉでの電流経路を左列とするか右列とするかを交互に切り換えているのであって、この動作によりインダクタＬ２〜Ｌ５は負荷Ｚへの給電経路に挿入されないことになる。他の構成および動作は実施形態１と同様である。
【００７３】
（実施形態８）
本実施形態は、図２７に示すように、図１４に示した実施形態１の構成において、インダクタＬ１，Ｌ６にそれぞれスイッチング素子Ｓａ，Ｓｂを並列に接続したものである。ここで、スイッチング素子Ｓ11あるいはダイオードＤ11のオンの期間にはスイッチング素子Ｓａをオンにし、スイッチング素子Ｓ53あるいはダイオードＤ53がオンの期間にはスイッチング素子Ｓｂをオンにする。このような制御を行なうことによって、負荷Ｚへの供給電流をインダクタＬ１，Ｌ６を通さずに流すことができ、インダクタＬ１，Ｌ６を小型化することができる。つまり、実施形態７の動作とともに本実施形態８の構成を採用すれば、インダクタＬ１〜Ｌ６は回生電流の阻止・回生用にのみ用いればよく、小型化することが可能になる。他の構成および動作は実施形態１と同様である。
なお、上述した各実施形態について器具本体に収納することにより照明器具を構成することができる。
【００７４】
【発明の効果】
請求項１の発明の構成によれば、スイッチング素子とキャパシタとを用いて所望波形の電圧を出力するにあたり、スイッチング素子でのスイッチング損失を低減することができ、スイッチングノイズが低減されるとともにスイッチング素子の電流容量を小さくすることができて全体としての小型化および低コスト化につながる。とくに、この種の回路では多数のスイッチング素子が必要であるから、１個のスイッチング素子が小さくなれば、全体として大幅に小型化されることになり、またコストの低減効果も大きい。
【００７８】
しかも、各セルにおけるスイッチング素子からなるブリッジ回路の各アームに貫通電流阻止・回生手段を挿入し、隣接するセル間で貫通電流阻止・回生手段を共用するとともに、隣接するセルのキャパシタの充電極性を互いに逆極性としているから、貫通電流阻止・回生手段の一部が２個のセルで共用されることにより、貫通電流阻止・回生手段の個数を少なくすることができ、部品点数の低減につながる。
【００７９】
請求項２の発明は、請求項１の発明において、貫通電流阻止回生手段がトランスであって、キャパシタを充電する直流電源にトランスの２次出力を回生するものであり、トランスを用いることによって、回路内で直接接続されていない個所でも電力を回生することができる。
【００８０】
請求項３の発明は、請求項１または請求項２の発明において、直列的に接続された複数個のセルのうちの両端のセルについて貫通電流が流れる経路に挿入される貫通電流阻止・回生手段がトランスの各巻線よりなり、貫通電流により生じるエネルギを互いに他方のセルに回生するものであり、比較的エネルギ差の大きい個所間でエネルギを回生するから、エネルギが平均化される。
【００８１】
請求項４の発明は、請求項１ないし請求項３の発明において、直列的に接続された複数個のセルのうちの両端のセルの少なくとも一方では、スイッチング素子からなるブリッジ回路の一方のアームに貫通電流阻止・回生手段を設けないものであり、部品点数の削減につながる。
【００８３】
請求項５の発明は、請求項１ないし請求項４の発明において、直列的に接続された複数個のセルのうちの両端のセルに設けた貫通電流阻止・回生手段に貫通電流阻止・回生手段を短絡することができる第２のスイッチング素子を設けたものであり、放電灯に電流を供給するときに第２のスイッチング素子を短絡すれば、貫通電流阻止・回生手段には放電灯に供給される電流が流れず、貫通電流阻止・回生手段の電流容量を低減することができ全体としての小型化につながる。
【００８４】
請求項６の発明は、請求項１ないし請求項５の発明において、貫通電流阻止・回生手段が、インダクタを含むものであり、請求項７の発明は、請求項１ないし請求項６の発明において、貫通電流阻止・回生手段が、抵抗を含むものであって、いずれの構成でもスイッチング素子のスイッチング時に生じる高周波振動の阻止効果を期待することができ、結果的にノイズの低減に寄与する。
【図面の簡単な説明】
【図１】  本発明の基本構成１を示す要部回路図である。
【図２】  同上に用いる貫通電流阻止・回生手段の構成例を示す回路図である。
【図３】  本発明の基本構成２を示す要部回路図である。
【図４】  本発明の基本構成３を示す要部回路図である。
【図５】  本発明の基本構成４を示す要部回路図である。
【図６】  本発明の基本構成５を示す要部回路図である。
【図７】  同上の他の構成例を示す要部回路図である。
【図８】  本発明の基本構成６を示す要部回路図である。
【図９】  同上の他の構成例を示す要部回路図である。
【図１０】  本発明の基本構成７を示す要部回路図である。
【図１１】  本発明の基本構成８を示す要部回路図である。
【図１２】  本発明の基本構成９を示す要部回路図である。
【図１３】  本発明の実施形態１を示す要部回路図である。
【図１４】  同上の回路図である。
【図１５】  同上の原理説明図である。
【図１６】  同上の動作説明図である。
【図１７】  同上の動作説明図である。
【図１８】  本発明の実施形態２を示す要部回路図である。
【図１９】  本発明の実施形態３を示す要部回路図である。
【図２０】  本発明の実施形態４を示す要部回路図である。
【図２１】  同上の他の構成例を示す要部回路図である。
【図２２】  本発明の実施形態５を示す要部回路図である。
【図２３】  同上の他の構成例を示す要部回路図である。
【図２４】  本発明の実施形態６を示す要部回路図である。
【図２５】  同上の動作説明図である。
【図２６】  本発明の実施形態７の動作説明である。
【図２７】  本発明の実施形態８を示す要部回路図である。
【図２８】  本発明の原理説明図である。
【図２９】  従来例を示す回路図である。
【図３０】  同上の動作説明図である。
【符号の説明】
Ｃ１〜Ｃ５  キャパシタ
Ｃｚ  キャパシタ
Ｄ11〜Ｄ14  ダイオード
Ｄ21〜Ｄ24  ダイオード
Ｄ31〜Ｄ34  ダイオード
Ｄ41〜Ｄ44  ダイオード
Ｄ51〜Ｄ54  ダイオード
ＤＣ  直流電源
Ｌ11〜Ｌ15  インダクタ
Ｌｚ  インダクタ
ＰＧ  高圧パルス発生回路
Ｓ11〜Ｓ14  スイッチング素子
Ｓ21〜Ｓ24  スイッチング素子
Ｓ31〜Ｓ34  スイッチング素子
Ｓ41〜Ｓ44  スイッチング素子
Ｓ51〜Ｓ54  スイッチング素子
ＳＣ  スイッチドキャパシタ回路
ＳＣｂ１〜ＳＣｂ５  セル
Ｚ  負荷
【図１】
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【図２】
0003879255.tif 000003
【図３】
0003879255.tif 000004
【図４】
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【図５】
0003879255.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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