(57)【特許請求の範囲】
【請求項１】
透明絶縁性基板上にゲート配線と共通配線とが交互に配列され、前記ゲート配線にほぼ直交してドレイン配線が配列され、前記ゲート配線と前記ドレイン配線とにより囲まれた画素領域に、ゲート電極と、該ゲ−ト電極にゲート絶縁膜を介して対向する島状の半導体層と、該半導体層上に形成されたドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記ゲート配線と前記ドレイン配線とにより囲まれた窓部に、櫛歯状の画素電極と櫛歯状の共通電極とが対向して形成され、前記ゲート電極は前記ゲート配線に、前記ドレイン電極は前記ドレイン配線に、前記ソース電極は前記画素電極に、前記共通電極は前記共通配線にそれぞれ接続され、前記画素電極と前記共通電極との間に前記透明絶縁性基板面に対して横方向の電界が印加されるアクティブマトリクス基板を有する液晶表示装置の製造方法において、前記ゲート電極および前記共通電極を形成する工程と、前記半導体層と前記ドレイン電極およびソース電極と前記画素電極とを形成する工程と、前記ゲート絶縁膜と前記薄膜トランジスタ上に形成したパッシベーション膜に所定の開口を形成する工程とから成り、前記共通配線は前記透明絶縁性基板の少なくとも一方の辺部においてその端部が前記ゲート配線の同じ辺部の端部より外側にまで延びており、該共通配線の端部どうしが共通配線結束線により互いに連結され、前記ドレイン配線どうしは、信号の入力側と反対側において、前記薄膜トランジスタの半導体層と同時に形成される島状の半導体層を介して連結線により互いに連結され、前記開口を形成する工程以降に、前記共通配線結束線と前記ドレイン配線連結線とを各線の端部に形成した前記開口を介して導電ぺーストで接続する工程をさらに有し、
前記薄膜トランジスタの半導体層と前記ドレイン電極およびソース電極とを１回のフォトリソグラフィ工程において連続して形成し、
前記ドレイン電極およびソース電極を形成するときに用いたレジスト膜を有機溶剤で変形して一体化し、少なくとも前記一体化したレジスト膜をマスクとして前記薄膜トランジスタの半導体層のエッチングを行うことを特徴とする液晶表示装置の製造方法。
【請求項２】
前記ゲート配線はアルミニウムまたはアルミニウムを主体とする合金からなる単層膜または２層以上の積層導電膜から成り、該積層導電膜の最上層の導電膜が高融点金属の窒化膜または透明導電膜から形成されることを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項３】
前記ドレイン配線は２層以上の積層導電膜から形成され、その最上層の導電膜がアルミニウムまたはアルミニウムを主体とする合金、または高融点金属の窒化膜または透明導電膜から形成されることを特徴とする請求項１または２に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、製造工程が簡略化された横電界型液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（以下ＴＦＴという）をスイッチング素子として用いるアクティブマトリクス型液晶表示装置の中で、特に広視野角を目的として、それぞれ独立したＴＦＴと画素電極を有する画素領域がマトリクス状に配置され、かつ共通電極が画素電極とそれぞれ櫛歯状に非接触で対向して配置されたアクティブマトリクス基板とカラーフィルタ基板とが液晶を介して対向配置された構成の液晶表示装置があり、「ＩＰＳ（In Plane Switching）型」と呼ばれる横電界型液晶表示装置として知られている。
【０００３】
図１２は横電界型液晶表示装置のアクティブマトリクス基板の回路構成の配置を模式的に示したものであり、透明絶縁性基板１００Ａ上に並列する複数のゲート配線１０１が形成され、図示しないゲート絶縁層を挟んでゲート配線１０１と交差するように複数の並列するドレイン配線１０２が形成され、ゲート配線１０１とドレイン配線１０２との交点付近にＴＦＴ（図示せず）が形成されている。ゲート配線１０１とゲート配線１０１との間には共通配線１０３が平行して形成されている。
【０００４】
またゲート配線１０１とドレイン配線１０２とで囲まれた領域に、画素電極と蓄積容量部（図示せず）とが形成され、ＴＦＴのゲート電極はゲート配線１０１に、ドレイン電極はドレイン配線１０２に、ソース電極は画素電極にそれぞれ接続されている。
【０００５】
ゲート配線１０１とドレイン配線１０２で囲まれてＴＦＴを含む領域は画素領域Ｐ（細かい斜線で示す）と呼ばれ、複数の画素領域Ｐがマトリクス状に縦横に隣接して配列され、液晶表示装置の表示領域Ｄ（一点鎖線で境界を示した粗い斜線の領域）を構成している。
【０００６】
ゲート配線１０１の入力部のゲート端子１０１ａどうしはゲートシャントバス配線１２０により共通に接続され、ドレイン配線１０２の入力部のドレイン端子１０２ａどうしはドレインシャントバス配線１３０により共通に接続されている。また共通配線１０３はゲート配線１０１の入力側と反対側とにおいてゲート配線１０１とは別の層で共通配線結束線１４０により結束され、共通配線結束線１４０の一端または両端は共通配線端子１４０ａとなっている。
【０００７】
さて、この種の液晶表示装置のアクティブマトリクス基板はフォトリソグラフィ法を用いて製造される。まず透明絶縁性基板１００Ａ上にＴＦＴのゲート電極、ゲート配線１０１および共通配線１０３が形成され（第１回目のフォトリソグラフィ）、その上にゲート絶縁層とＴＦＴの半導体層が形成され（第２回目のフォトリソグラフィ）、その上にＴＦＴのソース・ドレイン電極、ドレイン配線１０２および画素電極が形成され（第３回目のフォトリソグラフィ）、その後パッシベーション膜と開口部が形成され（第４回目のフォトリソグラフィ）、最後にこの開口部を介して静電保護トランジスタ１０６の電極どうしを相互に接続するための電極（図示せず）および上記共通配線結束線１４０が形成される（第５回目のフォトリソグラフィ）。このように従来の一般的な横電界型液晶表示装置のアクティブマトリクス基板の製造工程においては、最低５回のフォトリソグラフィが必要である。
【０００８】
液晶表示装置のアクティブマトリクス基板の製造工程においてフォトリソグラフィの回数を減らすことは生産性の向上、ひいてはコストの低減につながることから、従来そのための提案がなされている。たとえば特開２０００−２０６５７１号公報にはハーフトーンマスクを用いて３回のフォトリソグラフィで横電界型のアクティブマトリクス基板を製造する方法が提案されている。
【０００９】
ところがこの種の横電界型液晶表示装置においては、アクティブマトリクス基板の製造過程でドレイン配線やゲート配線に電撃（高電位の電荷）が乗ることがあり、その場合にはその電荷を共通配線に有効に分散させて絶縁破壊によるゲート配線とドレイン配線との間のショートや画素領域のＴＦＴの特性変動を防止する必要がある。すなわち図１２において、表示領域Ｄの外側でドレイン配線１０２の端子側とゲート配線１０１の端子側とに静電保護トランジスタ１０６が形成され、それぞれその部分で各ドレイン配線と共通配線、各ゲート配線と共通配線結束線とを電気的に接続し、ドレイン配線やゲート配線に乗った電荷を共通配線結束線１４０を介して各共通配線１０３に分散させてＴＦＴを保護するようになっている。
【００１０】
ところがドレイン配線１０２とゲート配線１０１はゲート絶縁膜を介して形成されているために、前述したような従来の製造方法においては、パッシベーション膜およびゲート絶縁膜開口後、共通配線結束線１４０により各共通配線を結束すると共に、静電保護トランジスタ１０６の部分で各ドレイン配線と共通配線、各ゲート配線と共通配線結束線とをそれぞれ電気的に接続しなければならず、さらに導電膜形成工程が必要になる。前述した特開２０００−２０６５７１号公報ではこの導電膜形成工程がなく、静電保護トランジスタや共通配線結束線の形成について明確でない。
【００１１】
本発明は、上記の点に鑑みてなされたもので、製造上の制約を伴うことなく従来より少ない回数のフォトリソグラフィで静電保護素子の形成まで可能にする横電界型液晶表示装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は上記の目的を達成するために、透明絶縁性基板上にゲート配線と共通配線とが交互に配列され、前記ゲート配線にほぼ直交してドレイン配線が配列され、前記ゲート配線と前記ドレイン配線とにより囲まれた画素領域に、ゲート電極と、該ゲ−ト電極にゲート絶縁膜を介して対向する島状の半導体層と、該半導体層上に形成されたドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記ゲート配線と前記ドレイン配線とにより囲まれた窓部に、櫛歯状の画素電極と櫛歯状の共通電極とが対向して形成され、前記ゲート電極は前記ゲート配線に、前記ドレイン電極は前記ドレイン配線に、前記ソース電極は前記画素電極に、前記共通電極は前記共通配線にそれぞれ接続され、前記画素電極と前記共通電極との間に前記透明絶縁性基板面に対して横方向の電界が印加されるアクティブマトリクス基板を有する液晶表示装置の製造方法において、前記ゲート電極および前記共通電極を形成する工程と、前記半導体層と前記ドレイン電極およびソース電極と前記画素電極とを形成する工程と、前記ゲート絶縁膜と前記薄膜トランジスタ上に形成したパッシベーション膜に所定の開口を形成する工程とから成り、前記共通配線は前記透明絶縁性基板の少なくとも一方の辺部においてその端部が前記ゲート配線の同じ辺部の端部より外側にまで延びており、該共通配線の端部どうしが共通配線結束線により互いに連結され、前記ドレイン配線どうしは、信号の入力側と反対側において、前記薄膜トランジスタの半導体層と同時に形成される島状の半導体層を介して連結線により互いに連結され、前記開口を形成する工程以降に、前記共通配線結束線と前記ドレイン配線連結線とを各線の端部に形成した前記開口を介して導電ぺーストで接続する工程をさらに有し、前記薄膜トランジスタの半導体層と前記ドレイン電極およびソース電極とを１回のフォトリソグラフィ工程において連続して形成し、前記ドレイン電極およびソース電極を形成するときに用いたレジスト膜を有機溶剤で変形して一体化し、少なくとも前記一体化したレジスト膜をマスクとして前記薄膜トランジスタの半導体層のエッチングを行うようにした。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
本発明による横電界型液晶表示装置用アクティブマトリクス基板の製造方法を、（１）ＴＦＴ、（２）ゲート端子部、共通配線端子部、ドレイン端子部、（３）静電保護素子、（４）銀打ち部に分けて説明するが、それに先立ちアクティブマトリクス基板の構成の概要について図１を参照して説明する。
【００１５】
ガラス基板のような透明絶縁性基板１００上には複数のゲート配線１１と複数のドレイン配線２１とがほぼ直交して形成され、ゲート配線１１と平行して交互に共通配線１３が形成されている。図示していないが、各ゲート配線１１と各ドレイン配線２１との交差部にＴＦＴが１つずつ形成され、それぞれのＴＦＴのゲート電極がゲート配線１１に、ドレイン電極がドレイン配線２１に、ソース電極が画素電極に接続されている。また各画素では、櫛歯状の画素電極に対向して櫛歯状の共通電極が共通配線１３に接続されて形成され、画素電極との間で透明絶縁性基板１００にほぼ平行な電界を形成する構成となっている。
【００１６】
一方、各ゲート配線１１の一端はゲート端子１５となっており、各ゲート配線１１の他端はゲートシャントバス配線３５で共通に接続されている。同様に各ドレイン配線２１の一端はドレイン端子２５となっており、各ドレイン端子２５はドレインシャントバス配線５５で共通に接続されている。また各ドレイン配線２１の他端には静電保護素子４５が形成され、各静電保護素子４５は連結線２１ａにより共通に接続されて銀打ち部８０の一方の電極８０ａに接続されている。各共通配線１３の一端は共通配線結束線１３ａにより共通に接続され、結束線１３ａの一端は共通配線端子１６に接続され、反対端は銀打ち部８０の他方の電極８０ｂに接続されている。図中、一点鎖線で囲んだ粗い斜線の領域Ｄは表示領域を示し、２点鎖線Ｌは基板製造後にゲートシャントバス配線３５とドレインシャントバス配線５５を透明絶縁性基板１００から切除する切断線を示す。
【００１７】
（１）ＴＦＴの形成
（１−１）本発明による横電界型液晶表示装置のアクティブマトリクス基板のＴＦＴの製造方法の一実施例について図２を参照して説明する。図２は後述する図５のＴＦＴ１１０のＣ−Ｃ´部分の断面図であり、このＴＦＴの製造工程を示すものである。
【００１８】
まず図２（ａ）に示すように、ガラス基板のような透明絶縁性基板１００上にスパッタリングにより厚さ２００ｎｍの下層金属層（たとえばＡｌまたはＡｌを主体とする合金）と厚さ７０ｎｍの上層金属層（たとえばＴｉ、Ｔａ、Ｎｂ、Ｃｒなどの高融点金属またはこれらの合金の窒化膜）から成る第１の導電層１０を成膜した後、レジスト膜を塗布し、フォトリソグラフィ（１回目）によりレジストパターンを形成後、エッチングによりゲート電極１１０ｇを形成する。このときゲート配線１１、共通配線１３、共通電極１４（図５参照）、共通配線結束線１３ａ、ゲート端子１５、共通配線端子１６、ゲートシャントバス配線３５も同時に形成される。下層金属層にＣｒなどの高融点金属を用いた場合は上層金属層はＣｒＮなどの高融点金属の窒化膜以外にＩＴＯなどの透明導電膜を用いることができる。このように第１の導電層１０の上層を高融点金属またはその合金の窒化膜や透明導電膜として２層構造にすることにより下層金属層の表面酸化を防止することができる。
【００１９】
次に図２（ｂ）に示すように、ゲート電極１１０ｇを覆ってプラズマＣＶＤにより厚さ４００ｎｍのゲート絶縁層（たとえばシリコン窒化膜）２０と、その上に厚さ２００ｎｍのａ−Ｓｉ（アモルファスシリコン）層３１と厚さ３０ｎｍのｎ＋ａ−Ｓｉ（ｎ＋アモルファスシリコン）層３２から成る半導体層３０と、その上にスパッタリングにより厚さ２００ｎｍのドレイン配線用の金属層（たとえばＣｒ）４１と厚さ５０ｎｍの透明導電膜（たとえばＩＴＯ）４２から成る第２の導電層４０を成膜し、さらにその上にレジスト膜を塗布する。
【００２０】
ここで、図示したような透過光量がマスク上で異なるハーフトーンマスク２００を用いて露光する。ハーフトーンマスク２００は、光の透過量が少ない部分２００ａと、光が完全に透過しない部分２００ｂと、光を完全に透過させる開口部２００ｃとを備えており、このようなハーフトーンマスク２００を用いて露光した後現像すると、半露光部（トランジスタチャネル部となる部分）が薄くなった階段形状のレジスト膜５０になる。こうして膜厚差のついたレジスト膜５０をマスクとしてエッチングすることにより島状の第２の導電層４０と半導体層３０を形成する。このときドレイン配線２１、画素電極４７（図５参照）、ドレイン端子２５、ドレインシャントバス配線５５も同時に形成される。
【００２１】
次いで図２（ｃ）に示すように、Ｏ２アッシングを行ない、レジスト膜５０の半露光部を除去し、残ったレジスト膜５０をマスクとして第２の導電層４０のエッチングを行う。
【００２２】
その後図２（ｄ）に示すように、レジスト膜５０を剥離除去した後、ｎ＋ａ−Ｓｉ層３２を除去してトランジスタチャネル部を形成する。こうしてソース電極１１０ｓとドレイン電極１１０ｄが形成される。図２（ｂ）〜（ｄ）の工程において、フォトリソグラフィ（２回目）は１回だけ行われる。ここでトランジスタチャネル部のｎ＋ａ−Ｓｉ層３２の除去はソース・ドレイン電極の形成後、引き続いて行ってもよい。
【００２３】
最後に図２（ｅ）に示すように、プラズマＣＶＤにより厚さ４００ｎｍのパッシベーション膜（たとえばシリコン窒化膜）６０を形成する。このときフォトリソグラフィ（３回目）とエッチングによりゲート端子１５、共通配線端子１６およびドレイン端子２５部が開口される。
【００２４】
このように３回のフォトリソグラフィで横電界型ＴＦＴを製造することができる。
（１−２）次に、本発明による横電界型液晶表示装置のアクティブマトリクス基板のＴＦＴの製造方法のもう１つの実施例を図３を参照して説明する。図３は後述する図６のＴＦＴ１１０のＣ−Ｃ´部分の断面図であり、ＴＦＴ１１０の製造工程を示すものである。この実施例ではソース・ドレイン電極と半導体層の製造方法が第１の実施例とは異なっているが、他の工程については上記第１の実施例と同じである。
【００２５】
図３（ａ）において、フォトリソグラフィ（１回目）とエッチングにより第１の導電層１０からゲート電極１１０ｇを形成する工程は図２（ａ）の工程と同じである。
【００２６】
次に図３（ｂ）において、このゲート電極１１０ｇを覆ってプラズマＣＶＤにより厚さ４００ｎｍのゲート絶縁層（たとえばシリコン窒化膜）２０と、その上に厚さ２００ｎｍのａ−Ｓｉ層３１と厚さ３０ｎｍのｎ＋ａ−Ｓｉ層３２から成る半導体層３０と、その上にスパッタリングにより厚さ２００ｎｍのドレイン配線用の金属層（たとえばＣｒ）４１と厚さ５０ｎｍの透明導電膜（たとえばＩＴＯ）４２から成る第２の導電層４０を成膜し、さらにその上にレジスト膜を塗布する。ここまでは図２（ｂ）の工程と同じであるが、この実施例で用いるハーフトーンマスク２０１は第１の実施例で用いたハーフトーンマスク２００と異なっている。
【００２７】
このハーフトーンマスク２０１は、光の透過量が少ない部分２０１ａと、光が全く透過しない部分２０１ｂと、光を完全に透過させる開口部２０１ｃとを備えており、このようなハーフトーンマスク２０１を用いて露光した後現像すると、半露光部（ソース電極、ドレイン電極となる部分で、チャネル部に面しない部分）が薄くなった階段形状のレジスト膜５１になる。こうして膜厚差のついたレジスト膜５１をマスクとしてエッチングすることによりソース電極１１０ｓおよびドレイン電極１１０ｄを形成する。このときドレイン配線２１、画素電極４７（図６参照）、ドレイン端子２５、ドレインシャントバス配線５５も同時に形成される。
【００２８】
次いで図３（ｃ）に示すように、Ｏ２アッシングを行ない、レジスト膜５１の半露光部を除去する。
【００２９】
その後図３（ｄ）に示すように、有機溶媒（たとえばＮＭＰ：Ｎ−メチルー２−ピロリドン）の蒸気に曝すと、第２の導電層４０上に残存するレジスト膜５１が変形し、その一部がｎ＋ａ−Ｓｉ層３２が露呈しているトランジスタチャネル部に流れ込み、全体的にほぼ平坦な状態で上面を覆う。そしてレジスト膜とソース電極１１０ｓ、ドレイン電極１１０ｄをマスクとしてエッチングを行い半導体層３０を形成する。
【００３０】
その後図３（ｅ）に示すように、上記レジスト膜５１を剥離除去した後ｎ＋ａ−Ｓｉ層３２をエッチング除去してトランジスタチャネル部を形成する。図３（ｂ）〜（ｅ）の工程において、フォトリソグラフィ（２回目）は１回だけ行われる。
【００３１】
最後に図３（ｆ）に示すように、プラズマＣＶＤにより厚さ４００ｎｍのパッシベーション膜（たとえばシリコン窒化膜）６０を成膜し、フォトリソグラフィ（３回目）とエッチングによりゲート配線およびドレイン配線の端子部を開口する。
【００３２】
この実施例においても３回のフォトリソグラフィで横電界型ＴＦＴを製造することができる
（２）ゲート端子部、共通配線端子部、ドレイン端子部の形成
図４の（Ｉ）は、図１のゲート端子１５および共通配線端子１６のＡ−Ａ´部分の断面図、（II）は図１のドレイン端子２５のＢ−Ｂ´部分の断面図であり、いずれもゲート端子１５、共通配線端子１６、ドレイン端子２５の製造工程を示すものである。ゲート端子１５と共通配線端子１６の製造工程は同じであるので、図４（Ｉ）として示し、ドレイン端子２５の製造工程は図４（II）として示してある。
【００３３】
ゲート端子１５、共通配線端子１６、ドレイン端子２５の製造は上述したＴＦＴの製造工程と同時に実行されるものであるから、その関連性も含めて説明するが、図４（Ｉ）および図４（II）の関連について言えば、同列にある工程どうし（たとえば図４（Ｉ）における工程（ａ）と図４（II）における工程（ａ））は同時に実行される工程である。
【００３４】
まず、図４（Ｉ）を参照してゲート端子１５と共通配線端子１６の製造工程を説明する。
【００３５】
工程（ａ）は図２または図３に示したＴＦＴの製造工程（ａ）と同時に実行され、ガラス基板のような透明絶縁性基板１００上にスパッタリングにより厚さ２００ｎｍの下層金属層（たとえばＡｌ）と厚さ７０ｎｍの上層金属層（たとえばＴｉ窒化膜）から成る第１の導電層１０を形成した後、フォトリソグラフィ（１回目）とエッチングによりゲート端子１５および共通配線端子１６を形成する。
【００３６】
次に工程（ｂ）は図２に示したＴＦＴの製造工程（ｂ）〜（ｄ）または図３に示したＴＦＴの製造工程（ｂ）〜（ｅ）と同時に実行され、ゲート端子１５、共通配線端子１６を覆ってプラズマＣＶＤにより厚さ４００ｎｍのゲート絶縁層（たとえばシリコン窒化膜）２０と、その上にａ−Ｓｉ層３１とｎ＋ａ−Ｓｉ層３２から成る半導体層３０と、その上にスパッタリングにより金属層（たとえばＣｒ）４１と透明導電膜（たとえばＩＴＯ）４２から成る第２の導電層４０を成膜し、フォトリソグラフィ（２回目）とエッチングにより第２の導電層４０と半導体層３０をエッチング除去してゲート絶縁層２０だけ残す。
【００３７】
工程（ｃ）は図２に示したＴＦＴの製造工程（ｅ）または図３に示したＴＦＴの製造工程（ｆ）と同時に実行され、プラズマＣＶＤにより厚さ４００ｎｍのパッシベーション膜（たとえばシリコン窒化膜）６０が成膜された後、フォトリソグラフィ（３回目）とエッチングによりゲート絶縁層２０とパッシベーション膜６０にコンタクトホール７０を形成する。
【００３８】
次に、図４（II）を参照してドレイン端子２５の製造工程を説明する。
【００３９】
工程（ａ）ではガラス基板１００上に前記したと同様に第１の導電層１０を成膜し、フォトリソグラフィ（１回目）とエッチングにより第１の導電層１０をすべてエッチング除去する。
【００４０】
工程（ｂ）は図２に示したＴＦＴの製造工程（ｂ）〜（ｄ）または図３に示したＴＦＴの製造工程（ｂ）〜（ｅ）と同時に実行され、ガラス基板１００上にプラズマＣＶＤにより厚さ４００ｎｍのゲート絶縁層（たとえばシリコン窒化膜）２０を成膜し、その上に厚さ２００ｎｍのａ−Ｓｉ層３１と厚さ３０ｎｍのｎ＋ａ−Ｓｉ層３２から成る半導体層３０と、その上にスパッタリングにより厚さ２００ｎｍのドレイン配線用の金属層（たとえばＣｒ）４１と厚さ５０ｎｍの透明導電膜（たとえばＩＴＯ）４２とから成る第２の導電層４０を成膜する。その後フォトリソグラフィ（２回目）とエッチングによりドレイン端子２５を形成する。
【００４１】
次いで工程（ｃ）は図２に示すＴＦＴの製造工程（ｅ）または図３に示すＴＦＴの製造工程（ｆ）と同時に実行され、厚さ４００ｎｍのパッシベーション膜（たとえばシリコン窒化膜）６０を成膜した後、フォトリソグラフィ（３回目）とエッチングによりパッシベーション膜６０にコンタクトホール７１を形成する。（３）静電保護素子の形成
次に、ドレイン配線２１の入力側と反対側の端部に形成される静電保護素子４５（図１参照）の製造工程を説明する。
【００４２】
図５および図６はそれぞれ（１−１）で説明した第１の実施例および（１−２）で説明した第２の実施例のアクティブマトリクス基板上のドレイン配線１０２の終端側の隣接する２つの画素領域Ｐとその周辺部の一部を示す透視平面図であり、図において、１４は共通電極、４７は画素電極、２１ａは連結線、１１０はＴＦＴ、４５は静電保護素子である。
（３−１）アクティブマトリクス基板を上記第１の実施例で製造する場合における静電保護素子４５の一実施の形態の製造工程を図７を参照して説明する。この実施の形態は静電保護素子４５を高抵抗素子として形成した場合であり、図７は図５におけるＬ−Ｌ´部分の断面図である。
【００４３】
一連の製造工程は図２に示したＴＦＴの製造工程と類似している。まず工程（ａ）において、ガラス基板のような透明絶縁性基板１００上にスパッタリングにより下層金属層（たとえばＡｌ）と上層金属層（たとえばＴｉ窒化膜）から成る第１の導電層１０を形成するが、フォトリソグラフィ（１回目）により第１の導電層１０をすべてエッチング除去する。
【００４４】
次に工程（ｂ）に示すように、プラズマＣＶＤにより厚さ４００ｎｍのゲート絶縁層（たとえばシリコン窒化膜）２０と、その上に厚さ２００ｎｍのａ−Ｓｉ層３１と厚さ３０ｎｍのｎ＋ａ−Ｓｉ層３２から成る半導体層３０と、その上にスパッタリングにより厚さ２００ｎｍのドレイン配線用の金属層（たとえばＣｒ）４１とその上に厚さ５０ｎｍの透明導電膜（たとえばＩＴＯ）４２から成る第２の導電層４０を成膜し、さらにその上にレジスト膜を塗布する。
【００４５】
ここで、ＴＦＴの製造に用いたハーフトーンマスク２００を用いて露光する。露光後現像すると、半露光部が薄くなった階段状のレジスト膜５０になる。こうして膜厚差のついたレジスト膜５０をマスクとして、エッチングによりドレイン配線２１と連結線２１ａとなる部分とこれらを接続する部分の半導体層３０と第２の導電層４０を一体的にパターン形成する。
【００４６】
次いで工程（ｃ）に示すように、Ｏ２アッシングを行ない、レジスト膜５０の半露光部を除去し、残ったレジスト膜５０をマスクとしてドレイン配線２１末端部と連結線２１ａを接続する部分の第２の導電層４０のエッチングを行い、ドレイン配線２１と連結線２１ａを形成する。
【００４７】
その後工程（ｄ）において、レジスト膜５０を剥離除去した後露呈したｎ＋ａ−Ｓｉ層３２を除去する。図７（ｂ）〜（ｄ）の工程においてフォトリソグラフィ（２回目）は１回だけ行われる。
【００４８】
最後に工程（ｅ）に示すように、プラズマＣＶＤにより厚さ４００ｎｍのパッシベーション膜（たとえばシリコン窒化膜）６０を形成する。
このようにＴＦＴの製造に合わせて３回のフォトリソグラフィによりドレイン配線２１と連結線２１ａが高抵抗のａ−Ｓｉ層３１で接続された静電保護素子４５が形成される。
（３−２） 次に、アクティブマトリクス基板を上記第２の実施例で製造する場合における静電保護素子４５の一実施の形態の製造工程を図８を参照して説明する。この実施の形態も静電保護素子４５を高抵抗素子として形成した場合であり、図８は図６におけるＬ−Ｌ´部分の断面図である。
【００４９】
一連の製造工程は図３に示したＴＦＴの製造工程と類似している。まず工程（ａ）において、透明絶縁性基板１００上にスパッタリングにより下層金属層（たとえばＡｌ）と上層金属層（たとえばＴｉ窒化膜）から成る第１の導電層１０を形成するが、フォトリソグラフィ（１回目）により第１の導電層１０をすべてエッチング除去する。
次に工程（ｂ）に示すように、プラズマＣＶＤにより厚さ４００ｎｍのゲート絶縁層（たとえばシリコン窒化膜）２０と、その上に厚さ２００ｎｍのａ−Ｓｉ層３１と厚さ３０ｎｍのｎ＋ａ−Ｓｉ層３２から成る半導体層３０と、その上にスパッタリングにより厚さ２００ｎｍのドレイン配線用の金属層（たとえばＣｒ）４１とその上に厚さ５０ｎｍの透明導電膜（たとえばＩＴＯ）４２から成る第２の導電層４０を成膜し、さらにその上にレジスト膜を塗布する。
ここで、ＴＦＴの製造に用いたハーフトーンマスク２０１を用いて露光する。
露光後現像すると、半露光部が薄くなった階段形状のレジスト膜５１になる。こうして膜厚差のついたレジスト膜５１をマスクとして、エッチングすることによりドレイン配線２１と連結線２１ａを形成する。
【００５０】
次いで工程（ｃ）に示すように、Ｏ２アッシングを行ない、レジスト膜５１の半露光部を除去する。
【００５１】
その後工程（ｄ）に示すように、有機溶媒（たとえばＮＭＰ：Ｎ−メチルー２−ピロリドン）の蒸気に曝すと、第２の導電層４０上に残存するレジスト膜５１が変形し、その一部がドレイン配線２１末端部と連結線２１ａの間のｎ＋ａ−Ｓｉ層３２が露呈している部分に流れ込み、全体的にほぼ平坦な状態で上面を覆う。そしてレジスト膜５１と第２の導電層４０をマスクとしてエッチングを行い半導体層３０パターンを形成する。
その後工程（ｅ）に示すように、上記レジスト膜５１を剥離除去した後露呈したｎ＋ａ−Ｓｉ層３２をエッチング除去する。図８（ｂ）〜（ｅ）の工程において、フォトリソグラフィ（２回目）は１回だけ行われる。
最後に工程（ｅ）に示すように、プラズマＣＶＤにより厚さ４００ｎｍのパッシベーション膜（たとえばシリコン窒化膜）６０を形成する。
このようにＴＦＴの製造に合わせて３回のフォトリソグラフィによりドレイン配線２１と連結線２１ａが高抵抗のａ−Ｓｉ層３１で接続された静電保護素子４５が形成される。形成される静電保護素子４５の平面形状は図６からわかるようにドレイン配線２１より少し幅広となる。
ここでは、静電保護素子４５は各ドレイン配線２１と連結線２１ａが１個の高抵抗のａ−Ｓｉ層パターンを介して接続されている例を示したが、並列する複数の高抵抗のａ−Ｓｉ層パターンを介して接続されていてもよい。
【００５２】
このようにして形成された静電保護素子が静電保護機能を果たすためには、連結線２１ａと共通配線結束線１３ａを電気的に接続する必要がある。その手法としての銀打ち部の形成について次に説明する。
（４）銀打ち部の形成
銀打ち部８０は、図１に示すように、連結線２１ａの端部と共通配線結束線１３ａの端部との間に形成されるもので、拡大した様子を図９に示す。連結線２１ａの端部は銀打ち部８０の一方の電極８０ａに接続され、共通配線結束線１３ａの端部は銀打ち部８０の他方の電極８０ｂに接続される。
【００５３】
次にこの銀打ち部８０の製造工程を図１０を参照して説明する。図１０は図９におけるＤ−Ｄ´部分の断面図である。
工程（ａ）は図２または図３に示したＴＦＴの製造工程（ａ）と同時に実行され、ガラス基板のような透明絶縁性基板１００上にスパッタリングにより厚さ２００ｎｍの下層金属層（たとえばＡｌ）と厚さ７０ｎｍの上層金属層（たとえばＴｉの窒化膜）から成る第１の導電層１０を成膜し、フォトリソグラフィ（１回目）とエッチングにより共通配線結束線１３ａとその端部に銀打ち部８０の電極８０ｂを形成する。
【００５４】
次に工程（ｂ）は図２に示したＴＦＴの製造工程（ｂ）〜（ｄ）または図３に示した製造工程（ｂ）〜（ｅ）と同時に実行され、プラズマＣＶＤにより厚さ４００ｎｍのゲート絶縁層（たとえばシリコン窒化膜）２０と、厚さ２００ｎｍのａ−Ｓｉ層３１と厚さ３０ｎｍのｎ＋ａ−Ｓｉ層３２から成る半導体層３０と、その上にスパッタリングにより厚さ２００ｎｍの金属層（たとえばＣｒ）４１と厚さ５０ｎｍの透明導電膜（たとえばＩＴＯ）４２から成る第２の導電層４０を成膜して、フォトリソグラフィ（２回目）とエッチングにより連結線２１ａと銀打ち部８０の他方の電極８０ａを形成する。
【００５５】
最後に工程（ｃ）は図２に示したＴＦＴの製造工程（ｅ）または図３に示した製造工程（ｆ）と同時に実行され、プラズマＣＶＤにより厚さ４００ｎｍのパッベーション膜（たとえばシリコン窒化膜）６０を成膜した後、フォトリソグラフィ（３回目）とエッチングにより銀打ち部８０の一方の電極８０ａ上のパッシベーション膜６０を貫通する開口部９１と、もう一方の電極８０ｂ上のパッシベーション膜６０とゲート絶縁層２０を貫通する開口部９２とを形成する。
【００５６】
こうしてＴＦＴの製造工程に合わせて３回のフォトリソグラフィで銀打ち部が形成される。
アクティブマトリクス基板上で銀打ち部８０が形成される位置は正確に規定されるので、その後の液晶セル組立て工程において銀打ち部８０には図１１に示すように溶融したＡｇを滴下することにより開口部９１と９２にＡｇが埋まり、電極８０ａと８０ｂが電気的に接続される。その結果、連結線２１ａと共通配線結束線１３ａとが電気的に接続されることになる。したがって、本発明の静電保護素子と液晶セル組立工程での銀打ちの技術を組合わせることにより、製造工程中にドレイン配線に高電位の電荷が乗っても静電保護素子４５、連結線２１ａ、銀打ち部８０、共通配線結束線１３ａを介して共通配線１３に電荷を逃がすことができ、絶縁破壊によるゲート配線とドレイン配線間のショートや画素領域のＴＦＴの特性変動を防止することができる。
【００５７】
ここでは連結線と共通配線結束線との接続にＡｇを用いたが、他の導電ペーストを用いてもよい。
【００５８】
また前述した実施例では、ゲート配線がＡｌまたはＡｌを主体とする合金とＴｉ、Ｔａ、Ｎｂ、Ｃｒなどの高融点金属またはこれらの合金の窒化膜との積層膜、ドレイン配線がＣｒなどの高融点金属とＩＴＯなどの透明導電膜との積層膜で形成される例を示したが、本願発明はこれらに限られるものではなく、一般に最上層の導電膜がＡｌまたはＡｌを主体とする合金、あるいはＴｉ、Ｔａ、Ｎｂ、Ｃｒなどの高融点金属またはこれらの合金の窒化膜、あるいはＩＴＯ、ＩＺＯなどの透明導電膜で形成される導電膜であればよい。たとえば、ゲート配線では、Ａｌ−Ｎｄ合金、Ａｌ−Ｔｉ合金、Ａｌ−Ｔａ合金の単層膜や、ＩＴＯ／Ｃｒ、ＣｒＮ／Ｃｒ、ＴｉＮ／Ａｌ／Ｔｉなどの２層、３層の積層膜、ドレイン配線では、Ａｌ−Ｎｄ合金／Ｍｏ、Ａｌ−Ｔｉ合金／Ｃｒ、ＣｒＮ／Ｃｒ、ＴｉＮ／Ａｌ／Ｔｉなどの２層、３層の積層膜を適用することが可能である。これにより各端子部での接続信頼性を確保することができる。
【００５９】
ただし、ＡｌまたはＡｌを主体とする合金を最上層にする場合は、温水洗などによる表面酸化、水酸化が問題になる製造工程は温水の温度を下げるなどの条件を選択する必要がある。
【００６０】
また前述した実施例では、３回のフォトリソグラフィ工程で製造可能な横電界型のＴＦＴの製造方法の例を示したが、本願発明は、半導体層とソース、ドレイン電極が別のフォトリソグラフィ工程で形成されるチャネルエッチ型ＴＦＴや、半導体層とソース、ドレイン電極が同じフォトリソグラフィ工程で形成されるチャネル保護型ＴＦＴのような４回のフォトリソグラフィ工程で製造する（何れもパッシベーション膜とゲート絶縁層の開口工程が最終のフォトリソグラフィ工程になる）ＴＦＴにも適用できることは言うまでもない。また実施例の第２工程で、ハーフトーンマスクを使用せず、２枚のマスクを露光量を変えて露光する２回露光の方法（塗布、現像は１回）を用いてもよいことはもちろんである。
【００６１】
【発明の効果】
本発明においては、光の透過量が部分的に異なるハーフトーンマスクを使用することにより、全体工程で３回のフォトリソグラフィで横電界型液晶表示装置のアクティブマトリクス基板上にＴＦＴを形成することができるとともに、その工程内で静電保護素子と銀打ち部を形成することができるので、後の液晶セル組立て工程で銀打ち工程は必要になるものの、フォトリソグラフィの回数が３回ですむ故にマスク数の削減、工程の短縮が可能となり、生産性が著しく向上する。
【００６２】
【図面の簡単な説明】
【図１】本発明による横電界型液晶表示装置のアクティブマトリクス基板の回路構成、特に基板周辺部に形成される配線を模式的に示した図である。
【図２】本発明による横電界型液晶表示装置のアクティブマトリクス基板のＴＦＴ部分の製造工程の一実施例を示す工程断面図である。
【図３】本発明による横電界型液晶表示装置のアクティブマトリクス基板のＴＦＴ部分製造工程の他の実施例を示す工程断面図である。
【図４】（Ｉ）は本発明による横電界型液晶表示装置のアクティブマトリクス基板のゲート端子部と共通配線端子部の製造工程を示す工程断面図であり、（II）はドレイン端子部の製造工程を示す工程断面図である。
【図５】図２に対応する横電界型液晶表示装置のアクティブマトリクス基板のドレイン配線末端部近辺の画素領域と静電保護素子の平面透視図である。
【図６】図３に対応する横電界型液晶表示装置のアクティブマトリクス基板のドレイン配線末端部近辺の画素領域と静電保護素子の平面透視図である。
【図７】図５に示した静電保護素子の製造工程を示す工程断面図である。
【図８】図６に示した静電保護素子の製造工程を示す工程断面図である。
【図９】本発明による横電界型液晶表示装置のアクティブマトリクス基板の周辺部に形成される銀打ち部の透視平面図である。
【図１０】図９に示した銀打ち部の製造工程を示す工程断面図である。
【図１１】図９に示した銀打ち部の断面図である。
【図１２】従来の横電界型液晶表示装置のアクティブマトリクス基板の回路構成を模式的に示した図である。
【符号の説明】
１０  第１の導電層
１１  ゲート配線
１３  共通配線
１３ａ  共通配線結束線
１４  共通電極
１５  ゲート端子
１６  共通配線端子
２０  ゲート絶縁層
２１  ドレイン配線
２１ａ  連結線
２５  ドレイン端子
３０  半導体層
３５  ゲートシャントバス配線
４０  第２の導電層
４５  静電保護素子
５０、５１  レジスト膜
５５  ドレインシャントバス配線
６０  パッシベーション膜
７０、７１  コンタクトホール
８０  銀打ち部
９１、９２  開口部
１００  透明絶縁性基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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