(57)【特許請求の範囲】
【請求項１】
装置全体の電源管理機能を担うメインＣＰＵとそれ以外のサブＣＰＵとを具備し、これら各ＣＰＵはそれぞれ、電源遮断直前に所定の終了処理を実施する一方、メインＣＰＵは周期的にオン／オフするウオッチドッグ出力をサブＣＰＵから取り込み、そのウオッチドッグ出力によりサブＣＰＵの動作を監視する車両用電子制御装置において、
メインＣＰＵは、電源遮断の指令に伴い終了処理を実施し、該終了処理が完了した後に前記ウオッチドッグ出力に基づきサブＣＰＵの終了処理が完了したかどうかを判断する手段と、サブＣＰＵの終了処理が完了したと判断した後に電源を遮断する手段と、を備えることを特徴とする車両用電子制御装置。
【請求項２】
メインＣＰＵとサブＣＰＵとの間でシリアル通信が行われる車両用電子制御装置において、
前記各ＣＰＵは、前記終了処理の実施期間にシリアル通信を禁止し、該終了処理として、一時記憶メモリであるＲＡＭにテストデータを書き込んでそのデータを照合するＲＡＭ故障診断を実施する請求項１に記載の車両用電子制御装置。
【請求項３】
メインＣＰＵは、サブＣＰＵからのウオッチドッグ出力のエッジの有無を判別し、エッジ無しとなった時点でサブＣＰＵの終了処理が完了したと判断する請求項１又は２に記載の車両用電子制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＣＰＵを具備する車両用電子制御装置に関する。
【０００２】
【従来の技術】
複数のＣＰＵで構成された車両用電子制御装置において、自動車の運転終了時に所定の終了処理を実施し、その終了処理でＲＡＭの故障診断を実施したり、故障診断情報等を不揮発性メモリに格納したりするものがある。この場合、装置全体の電源オフを制御するメインＣＰＵは、自身とサブＣＰＵとの双方でこれらの終了処理が完了したことを確認する必要がある。そのため、従来装置では、専用ポートやシリアル通信を用い、サブＣＰＵの終了処理の完了をメインＣＰＵに通知していた。
【０００３】
上記従来技術において専用ポートを使用する場合の構成を図６に示す。また、図６の構成を用いた場合における電源オフ動作を図７に示す。図６では、メインＣＰＵ３０とサブＣＰＵ４０とが設けられ、各ＣＰＵ３０，４０は互いの専用ポートを介して接続されている。この場合、電源遮断時には、サブＣＰＵ４０は専用ポートを介してメインＣＰＵ３０に終了処理の完了（電源遮断しても良い旨）を通知する。
【０００４】
より具体的には、図７に示すように、イグニッションスイッチのＯＦＦ後に冷却ファンの制御や電子スロットルの故障診断等々のアフターラン制御が各ＣＰＵ３０，４０で実施され（ｔ２１〜ｔ２２）、それに引き続き、各ＣＰＵ３０，４０では、ＲＡＭ故障診断や不揮発性メモリへのデータ格納などの終了処理が実施される。そして、サブＣＰＵ４０の終了処理が完了する時刻ｔ２３では、その旨が専用ポートを介してメインＣＰＵ３０に通知される。この場合、メインＣＰＵ３０では、所定周期でサブＣＰＵ４０の専用ポートレベルをモニタ（ポーリング）しており、時刻ｔ２４では、メインＣＰＵ３０により電源リレー制御端子が操作されて電源が遮断（ＯＦＦ）される。
【０００５】
しかしながら上記構成は、各ＣＰＵ３０，４０においてポートの数に余裕がないと専用ポートを設けることができず適用できない。また、図６に示すように本来未使用のポート（空き端子）を使用する場合には、位相保証用抵抗Ｒ１を付加しなくてはならない分、コストアップを招くという問題がある。
【０００６】
次に、シリアル通信を用いる場合の構成を図８に示す。また、図８の構成を用いた場合における電源オフ動作を図９に示す。図８では、メインＣＰＵ３０とサブＣＰＵ４０とがシリアル通信ポートを介して相互に通信可能に接続されている。
【０００７】
この場合、図９に示すように、イグニッションスイッチのＯＦＦ後にアフターラン制御、各ＣＰＵ３０，４０での終了処理が順次実施される（ｔ３１以降）。またこのとき、時刻ｔ３２では、それまで実施されていた割り込み処理によるシリアル通信が停止される。その後、サブＣＰＵ４０の終了処理が完了する時刻ｔ３３では、シリアル通信が一時的に許可され、メインＣＰＵ３０は、サブＣＰＵ４０での終了処理完了を表すデータを当該サブＣＰＵ４０より受信する。そして、時刻ｔ３４では、メインＣＰＵ３０により電源リレー制御端子が操作されて電源が遮断（ＯＦＦ）される。
【０００８】
しかしながら上記構成では、図１０に示すように、通常動作時の時刻ｔ４１においてノイズ等に起因してサブＣＰＵ４０が誤って終了処理に突入した場合に、以下の不都合を生じる。すなわち、時刻ｔ４１では、シリアル通信が一時的に停止され、ＲＡＭ故障診断が実施される。この場合、一般にＲＡＭ故障診断では、制御用ＲＡＭにテストデータが書き込まれ、その書き込まれたデータ（ＲＡＭ値）と本来のテストデータとが照合されて故障診断が行われる。従って、ＲＡＭ故障診断後には、制御データとは異なるデータ（テストデータ）がＲＡＭに記憶され、そのデータがサブＣＰＵ４０がリセットされるまで残ることとなる。それ故に、時刻ｔ４２でシリアル通信が再開されると、メインＣＰＵ３０ではＲＡＭ故障診断で書き換えられたデータをサブＣＰＵ４０より受信し、その誤ったデータを用いることで制御性が悪化するという問題が生じる。
【０００９】
【発明が解決しようとする課題】
本発明は、上記問題に着目してなされたものであって、その目的とするところは、構成の簡素化を図りつつ、電源遮断時におけるＣＰＵの終了確認を適正に実施することができる車両用電子制御装置を提供することである。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明では、メインＣＰＵは、周期的にオン／オフするウオッチドッグ出力をサブＣＰＵから取り込み、そのウオッチドッグ出力によりサブＣＰＵの動作を監視する。また、各ＣＰＵはそれぞれ、電源遮断直前に所定の終了処理を実施する。特にメインＣＰＵは、電源遮断の指令に伴い終了処理を実施し、該終了処理が完了した後に前記ウオッチドッグ出力に基づきサブＣＰＵの終了処理が完了したかどうかを判断し、サブＣＰＵの終了処理が完了したと判断した後に電源を遮断する。本発明によれば、マルチＣＰＵシステムにおいて一般に具備されるウオッチドッグ機能を用い、各ＣＰＵでの終了処理完了を確認するので、終了処理完了を確認するための別のハード構成（例えば、従来技術の専用ポート等）を要することはない。かかる場合、構成の簡素化を図りつつ、電源遮断時におけるＣＰＵの終了確認を適正に実施することができる。
【００１１】
また、請求項２に記載したように、各ＣＰＵにおいて、前記終了処理の実施期間にシリアル通信を禁止し、該終了処理としてＲＡＭにテストデータを書き込んでそのデータを照合するＲＡＭ故障診断を実施する場合、運転途中でサブＣＰＵが誤って終了処理に突入すると、メインＣＰＵでの制御性が悪化するが、本発明によればその不都合が回避できる。つまり、サブＣＰＵが誤って終了処理に突入した場合、終了処理が完了した時点で該サブＣＰＵからのウオッチドッグ出力が停止される。そして、ウオッチドッグ出力の停止に伴い当該サブＣＰＵがリセットされる。なおこれは、ウオッチドッグ機能として周知事項である。従って、終了処理に際してＲＡＭにテストデータが書き込まれたとしても、そのテストデータがメインＣＰＵに送信されて制御に使用されることはない。故に、制御性の低下が防止できる。
【００１２】
また、請求項３に記載の発明では、メインＣＰＵは、サブＣＰＵからのウオッチドッグ出力のエッジの有無を判別し、エッジ無しとなった時点でサブＣＰＵの終了処理が完了したと判断する。これにより、サブＣＰＵでの終了処理完了を正確に且つ簡易的に判断できる。
【００１３】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
図１は、車両用電子制御装置においてＣＰＵ間通信にかかる構成を示す図面である。図１において、メインＣＰＵ１０及びサブＣＰＵ２０は、ＲＡＭ、不揮発性メモリ（ＥＥＰＲＯＭ）等を備える周知の論理演算回路であり、例えば、メインＣＰＵ１０は、燃料噴射や点火等の制御を実施するためのエンジン制御用ＣＰＵ、サブＣＰＵ２０は、スロットルアクチュエータを電子制御するためのスロットル制御用ＣＰＵとして各々設けられている。なおメインＣＰＵ１０には、本電子制御装置の電源を制御する電源管理機能が付与されている。
【００１４】
サブＣＰＵ２０は、周期的にＯＮ／ＯＦＦを繰り返すウオッチドッグ信号を出力し、メインＣＰＵ１０では、サブＣＰＵ２０からのウオッチドッグ出力をモニタする。これは、複数のＣＰＵからなるマルチＣＰＵシステムでは一般的に用いられる構成であり、このウオッチドッグ出力をモニタすることによりサブＣＰＵ２０の暴走が監視される。そして、ウオッチドッグ出力に基づきサブＣＰＵ２０が暴走したとみなされると、メインＣＰＵ１０は、サブＣＰＵ２０に対してリセット信号を出力する。
【００１５】
次に、本実施の形態における電源オフ動作について図２を用いて説明する。図２において、時刻ｔ１では、イグニッションスイッチがＯＮからＯＦＦに操作され、それ以降アフターラン制御が開始される。このとき、アフターラン制御の一例として、メインＣＰＵ１０では冷却ファンの制御が行われ、サブＣＰＵ２０では電子スロットルの故障診断が実施される。その後、各ＣＰＵ１０，２０でのアフターラン制御が共に完了する時刻ｔ２では、それに引き続き各ＣＰＵ１０，２０の終了処理が開始される。またこのとき、それまで実施されていたシリアル通信が停止される。この終了処理では、ＲＡＭ故障診断や不揮発性メモリへのデータ格納等が実施される。
【００１６】
メインＣＰＵ１０では、サブＣＰＵ２０よりウオッチドッグ出力が常時取り込まれるが、そのウオッチドッグ出力はサブＣＰＵ２０の終了処理が完了した時点で停止される（時刻ｔ３）。
【００１７】
また、メインＣＰＵ１０では、自身の終了処理が完了した後、一定周期にてサブＣＰＵ２０からのウオッチドッグ出力のエッジ入力の有無が確認される。このエッジ入力が有る場合は、サブＣＰＵ２０の終了処理は完了していないと判断され、エッジ入力が検出されなくなるまで電源ＯＮとしたまま待機される。そして、エッジ入力がなくなると電源リレー制御端子がＯＦＦされ、電源が遮断される（時刻ｔ４）。
【００１８】
ここで、サブＣＰＵ２０が誤って終了処理に突入した場合の動作を図３に示す。この場合、時刻ｔ１１でサブＣＰＵ２０の終了処理が開始されると、ＣＰＵ間のシリアル通信が停止される。その後、時刻ｔ１２ではサブＣＰＵ２０の終了処理が完了し、それに伴いウオッチドッグ出力が停止される。また、時刻ｔ１３では、ウオッチドッグ出力の停止に伴いサブＣＰＵ２０が異常であると判断され、メインＣＰＵ１０によりサブＣＰＵ２０がリセットされる（周知のウオッチドッグ機能）。サブＣＰＵ２０のリセット後には当該サブＣＰＵ２０が初期化され、時刻ｔ１４でシリアル通信が再開される。
【００１９】
図３の場合、サブＣＰＵ２０の終了処理（ｔ１１〜ｔ１２）においてＲＡＭ故障診断が実施され、ＲＡＭ値がテストデータに書き換えられたとしても、その後のサブＣＰＵ２０のリセット及び初期化処理が完了するまではシリアル通信が停止される。そして、初期化処理（ＲＡＭの初期化）が完了した時点でシリアル通信が再開される。従って、メインＣＰＵ１０がサブＣＰＵ２０よりテストデータを受信し、そのテストデータにより制御が実施されるといった不都合は生じない。
【００２０】
次に、各ＣＰＵ１０，２０による電源制御処理を図４及び図５を用いて説明する。ここで、図４は、サブＣＰＵ２０による電源制御処理を示すフローチャート、図５は、メインＣＰＵ１０による電源制御処理を示すフローチャートである。なお、メインＣＰＵ１０は、イグニッションＯＦＦ時のアフターラン制御が各ＣＰＵ１０，２０で完了したことを受けて図５の処理を起動する。また、サブＣＰＵ２０は、メインＣＰＵ１０からの指示に従い図４の処理を起動する。
【００２１】
さて図４において、サブＣＰＵ２０は、先ずステップ１０１でＲＡＭ故障診断等の終了処理を実施する。そして、その終了処理が完了するとステップ１０２に進み、ウオッチドッグ出力を停止して無限ループに入る。
【００２２】
一方、図５において、メインＣＰＵ１０は、先ずステップ２０１でＲＡＭ故障診断等の終了処理を実施する。そして、その終了処理が完了するとステップ２０２に進み、サブＣＰＵ２０の終了処理完了待ち状態に入る。すなわち、ステップ２０２では、サブＣＰＵ２０からのウオッチドッグ出力のエッジ有無を所定の時間間隔で判別する。なおこの時間間隔は、ウオッチドッグ出力周期に合わせたものであれば良い。そして、ウオッチドッグ出力のエッジが有れば、そのままステップ２０２で待ち、ウオッチドッグ出力のエッジが無ければステップ２０３に進み、電源リレー制御端子をＯＦＦする。
【００２３】
以上詳述した本実施の形態によれば、以下に示す効果が得られる。
マルチＣＰＵシステムにおいて一般に具備されるウオッチドッグ機能を用い、各ＣＰＵ１０，２０での終了処理完了を確認するので、終了処理完了を確認するための別のハード構成（例えば、従来技術の専用ポート等）を要することはない。従って、構成の簡素化を図りつつ、電源遮断時におけるＣＰＵの終了確認を適正に実施することができる。またこの場合、実質上のコストダウンが可能となる。
【００２４】
また、運転途中でサブＣＰＵ２０が誤って終了処理に突入しても、終了処理の完了時にウオッチドッグ出力の停止に伴い当該サブＣＰＵ２０がリセットされ、その後ＲＡＭが初期化される。従って、終了処理に際してＲＡＭに書き込まれたテストデータがメインＣＰＵ１０に送信されて制御に使用されるといった不都合は生じない。故に、制御性の低下が防止できる。
【００２５】
なお、上記実施の形態では、一例としてメインＣＰＵでエンジン制御を実施し、サブＣＰＵでスロットル制御を実施したが、勿論これ以外の構成であっても良い。要は、ウオッチドッグ出力を用いて監視対象となるサブＣＰＵとメインＣＰＵとの関係を有するマルチＣＰＵシステムにおいて本発明が任意に適用できる。
【図面の簡単な説明】
【図１】発明の実施の形態における車両用電子制御装置の概要を示す構成図。
【図２】電源遮断時の動作を示すタイムチャート。
【図３】終了処理が誤って実施される場合の動作を示すタイムチャート。
【図４】サブＣＰＵの電源制御処理を示すフローチャート。
【図５】メインＣＰＵの電源制御処理を示すフローチャート。
【図６】従来技術における車両用電子制御装置を示す構成図。
【図７】電源遮断時における動作を示すタイムチャート。
【図８】従来技術における車両用電子制御装置を示す構成図。
【図９】電源遮断時における動作を示すタイムチャート。
【図１０】終了処理が誤って実施される場合の動作を示すタイムチャート。
【符号の説明】
１０…メインＣＰＵ、２０…サブＣＰＵ。
【図１】
0003915411.tif 000002
【図２】
0003915411.tif 000003
【図３】
0003915411.tif 000004
【図４】
0003915411.tif 000005
【図５】
0003915411.tif 000006
【図６】
0003915411.tif 000007
【図７】
0003915411.tif 000008
【図８】
0003915411.tif 000009
【図９】
0003915411.tif 000010
【図１０】
0003915411.tif 000011