(57)【特許請求の範囲】
【請求項１】
半導体材料より形成された基板；
前記基板上に形成された複数のピクセル回路を有し、各ピクセル回路が画像のピクセルを表示するピクセル信号を生成する画像検出器アレイ；
前記基板上に形成されて前記画像検出器アレイに結合された第１信号バッファアレイであって、前記ピクセル回路の第１のグループからのピクセル信号をそれぞれ記憶するように結合される記憶素子を有している第１信号バッファアレイ；
前記基板上に形成されて前記画像検出器アレイに結合された第２信号バッファアレイであって、前記ピクセル回路の第２のグループからのピクセル信号をそれぞれ記憶するように結合される記憶素子を有しており、前記第２のグループは予め定められたピクセル回路の数だけ前記第１のグループから変位されている第２信号バッファアレイ；
前記画像検出器アレイならびに前記第１および第２信号バッファアレイを制御するように結合された制御回路であって、第１の積分時間についてはピクセル回路から前記第１バッファに読み出すことを制御しまた前記第１の積分時間と異なる第２の積分時間についてはピクセル回路から前記第２バッファに読み出すことを制御して、前記第１および第２バッファに各ピクセル回路についての２つの異なる積分時間を有する２つの異なる信号を記憶させる制御回路；
それぞれ前記第１信号バッファアレイの記憶素子に結合されて前記第１の積分時間の信号からディジタルビットの第１の部分を作り出すアナログ−ディジタル変換器よりなる第１ＡＤＣアレイ；および
それぞれ前記第２信号バッファアレイの記憶素子に結合されて前記第２の積分時間の信号からディジタルビットの第２の部分を作り出すアナログ−ディジタル変換器よりなる第２ＡＤＣアレイ、
を備えてなり、
前記第１および第２の積分時間は、前記第１および第２のグループの間の前記予め定められたピクセル回路の数により決まる差を有しており、
前記制御回路は、第１のグループのピクセル回路からの前記第１の積分時間についての信号および第２のグループのピクセル回路からの前記第２の積分時間についての信号を選択して、前記第１のグループのピクセル回路が前記第２のグループのピクセル回路よりも少ない光を受けている１つのフレームを形成するようにされ、また前記制御回路はさらに、各ピクセルについての前記アナログ−ディジタル変換器の前記第１および第２ＡＤＣアレイからのディジタルビットの前記第１および第２の部分を結合して、前記第１および第２ＡＤＣアレイ内の前記アナログ−ディジタル変換器の分解能よりも高い分解能を有するディジタル出力とするようにされている、
画像装置。
【請求項２】
前記制御回路が、さらに、前記予め定められた数のピクセル回路により隔てられた２つの異なるグループのピクセル回路を、それぞれ前記第１および第２信号バッファアレイに読み出すようにされている、請求の範囲１に記載の装置。
【請求項３】
前記制御回路がさらに、前記第１および第２信号バッファアレイにそれぞれに読み込まれる２つの異なるグループのピクセル回路の間の前記予め定められたピクセル回路の数を変化させて、前記第１および第２の積分時間の間の前記差を変えるようにされている、請求の範囲２に記載の装置。
【請求項４】
各ピクセル回路内にトランジスタ増幅器をさらに備えてなる請求の範囲１に記載の装置。
【請求項５】
前記基板上に形成され、異なる時点に生成されてそれぞれ前記第１および第２の積分時間を有している各ピクセル回路からの出力信号を記憶するようにされたバッファメモリをさらに備えて、前記出力信号の読出しを許容するようにした、請求の範囲１に記載の装置。
【請求項６】
前記バッファメモリが、前記第１および第２のグループの間の前記予め定められたピクセル回路の数と等しい数のメモリセルを有している、請求の範囲５に記載の装置。
【請求項７】
前記制御回路は、各ピクセル回路が前記第１および第２信号バッファアレイ内の前記記憶素子の１つによる順次読出しの間に信号を累算することを可能にする手段を有している、請求の範囲１に記載の装置。
【請求項８】
各ピクセル回路内にリセットゲートをさらに備えており、前記制御回路は、前記第１信号バッファアレイまたは前記第２信号バッファアレイの何れかによるサンプリングが完了すれば累算された信号を消去するように前記リセットゲートを制御するための操作が可能である、請求の範囲１に記載の装置。
【請求項９】
前記制御回路が、さらに前記１つのフレームを作り出すために前記第１および第２信号バッファアレイを用いて少なくとも３回前記ピクセル回路をサンプリングして前記ピクセル回路のそれぞれに対して異なる積分時間についての３セットのデータ生成するようにされ、前記第１および第２信号バッファアレイの少なくとも一つが前記ピクセル回路を２回サンプリングするように作動するようにされている、請求の範囲１に記載の装置。
【請求項１０】
感光ピクセルよりなる画像アレイを使用して光学画像を検出する方法であって：
画像からの光を２次元的に配置した前記画像アレイを使用して受けて、ピクセル信号を作り出すこと；
前記画像アレイからのピクセル信号を順次読み出し、前記感光ピクセルの予め定められた量だけ隔てられた２つのグループの感光ピクセルを読み出して、前記感光ピクセルのそれぞれについて、前記予め定められた量により決まる異なる積分時間を有する第１積分時間ピクセル信号および第２積分時間ピクセル信号を取得することにより１つの出力フレームを作り出すこと；
ピクセルの第１積分時間ピクセル信号からデジタルビットの第１の部分を作り出すこと；
その同じピクセルの第２積分時間ピクセル信号からデジタルビットの第２の部分を作り出すこと；および
ディジタルビットの前記第１および第２の部分を結合してその同じピクセルのディジタル出力にすること、
よりなる方法。
【請求項１１】
さらに、フレーム読出しにおいて得られた第１のグループのピクセルからの前記第１積分時間信号の少なくとも一部と、同じフレーム読出しからの第２のグループのピクセルからの前記第２積分時間ピクセル信号の一部を結合して出力フレームを形成すること、
よりなる請求の範囲１０に記載の方法。
【請求項１２】
前記ピクセル回路が列および行に配列されており、さらに：
各列内のピクセルにそれぞれ結合された記憶素子を有する第１信号読出しバッファアレイを用意すること；
第１の行を前記第１読出しバッファアレイの前記記憶素子に読み込んで前記第１積分時間ピクセル信号のセットを取得すること；
前記第１読出しバッファアレイ内の前記記憶素子を順次走査して前記第１積分時間ピクセル信号の前記セットを読み出すこと；
予め定められた行数だけ前記第１の行から隔てられた前記アレイ内の第２の行を選択すること；
次いで前記第２の行を前記第１読出しバッファアレイの前記記憶素子に読み込んで前記第２積分時間ピクセル信号のセットを取得すること；
次いで前記第１読出しバッファアレイ内の前記記憶素子を順次走査して前記第２積分時間ピクセル信号の前記セットを読み出すこと；および
上記読みプロセスのそれぞれを、前記第１の行の次の行および前記第２の行の次となる別の行について、全部の行が読みとられるまで繰り返すこと、
よりなる請求の範囲１０に記載の方法。
【請求項１３】
さらに、ピクセル回路を読んだ後にそのピクセル回路内のピクセル信号を消去して新しい積分プロセスを開始すること、
よりなる請求の範囲１０に記載の方法。
【発明の詳細な説明】
発明の起源
本願に記載の発明は、ＮＡＳＡとの契約に基づいた研究を行ってなされた発明であり、契約当事者が所有権を保持することを選択した一般法９６−５１７（合衆国法典第３５巻２０２条）の規定に基づいている。
発明の利用分野
本発明は半導体画像センサに関し、さらに具体的には、ＣＭＯＳの能動ピクセルのセンサ回路におけるダイナミックレンジを広げるシステムと方法に関する。
発明の背景と要約
能動ピクセルセンサ（”ＡＰＳ”）は特殊な感光装置である。各能動ピクセルは、ピクセル自体の中に感光素子及び１つ以上の能動トランジスタを備えている。能動トランジスタは、ピクセル内の感光素子が発する信号を増幅し緩衝する。かようなＡＰＳ装置の一つがFossum等による米国特許第５，４７１，５１５号に開示されており、その開示は参考としてここに援用される。
ＡＰＳ装置は、広範囲の画像形成用途に新たに出現した技術である。ＡＰＳは、十分に開発されて広く使用されている電荷結合素子（ＣＣＤ）と比べていくつもの重要な利点を持っている。ＣＣＤにはいくつものステージがあるため、良い信号忠実度を維持するために、ＣＣＤでは、完全に近い電荷転送効率を維持しなければならない。そのためＣＣＤはイオン化ダメージとディスブレースメントダメージの両方のダメージを受け易くなる。特に高エネルギの粒子および光子によって起こるディスプレースメントダメージはＣＣＤにとって致命的であることが分かっている。
大きなＣＣＤアレイは、製造時に工学的な難しさがある。ＣＣＤの要件が非常に厳しいので特別の成形法が必要であるから、ＣＣＤ装置は装置の小型化が困難である。この成形法では、ＣＣＤを、相補形金属酸化物半導体（ＣＭＯＳ）集積回路のような１チップ集積回路と容易には集積させることができない。またＣＣＤは、分光応答度の範囲と読出し速度が限定される。さらに、ＣＣＤの読出しは破壊式であり、すなわちＣＣＤの記憶値は読み出されると破壊される。ＣＣＤ装置で非破壊式読出しを実行することは困難である。
対照的に、ＡＰＳは、入力信号を、能動ピクセル自身によって受信して処理するので、ＣＣＤに固有のいくつもの距離にわたる電荷の転送がない。その結果、ＡＰＳ装置では、ＣＣＤに付随する多くの欠点が回避される。例えば、ＡＰＳ装置の性能は、アレイの大きさが増大した場合、維持することができる。ＡＰＳの読出し速度は、通常、ＣＣＤの読出し速度より高い。ＣＭＯＳの電子回路には画像センサが設けられていることが多いので、電力消費量を著しく減少させることができる。ＡＰＳ装置は、ＣＭＯＳのプロセスと本質的に互換性があるので、製造費を減少ささせることができる。多くの１チップの操作と制御は、タイミングとＡ−Ｄ変換を含めて比較的容易に実現することができる。また、ＡＰＳ装置は、放射線ダメージを受けにくいので非破壊読出し用に計画することができる。さらに、ＡＰＳ装置の能動ピクセルは、ランダムアクセスおよび１チップ信号処理を行うことができる。
画像装置の性能の一つの重要な判断基準は、検出器の飽和レベルと検出器のノイズレベルの比率、すなわち信号対ノイズ比（ＳＮ比）である。これは、画像装置のダイナミックレンジで表すことができる。そのダイナミックレンジは、通常、20・log（ＳＮ比）によりdBで、またはlog2（ＳＮ比）により二値（ビット）で表される。ダイナミックレンジが大きければ大きいほど画像装置は優れている。
特に、低い光信号を検出したり明度の変動が大きい画像を捕獲したりする用途には、大きいダイナミックレンジが望ましい。
すでに報告されているＣＭＯＳベースのＡＰＳ回路のダイナミックレンジは、信号チェーン回路の飽和レベル（一般に、５ボルト電源の場合、約１．２ボルトである）およびセンサのノイズフロア（一般に約１５０μVである）の両者によって制限されている。その結果、ダイナミックレンジは約７８dB（１３ビット）になり、このダイナミックレンジは、最新式のＣＣＤ装置のそれに匹敵している。
画像装置の出力電圧信号は、入力光レベル、量子効率を含む光結合装置と検出器の特性の効率、有効能動感知面積、積分時間およびボルト／エレクトロンで表される電気変換利得によって決まる。出力信号は下記式で近似的に表すことができる。
0003962431.tif 000002
式中、Φは入射光子束であり、ｆは結合光システムのｆ−絞りであり、τopticsは光システムの透過率であり、Ａdetはピクセルサイズであり、Ｔintは積分時間であり、ηはピクセルの量子効率であり、そしてＧはボルト／エレクトロンで表される変換利得である。ＡＰＳ装置の一般的な値はそれぞれ、ｆが８であり、τopticsが８０％であり、Ａdetが２０μmであり、Ｔintは３３msであり、ηは２５％であり、そしてＧ≒１０μV/e-である。
与えられたハードウエア機器構成に対する画像装置の露出は、通常、開口（すなわちｆ−絞り）または積分時間を変えることによって制御される。入力光レベルが低い場合には、ＳＮ比を改善するために積分時間が増大される。入力光が明るい場合には、高いＳＮ比を維持しながら検出器の飽和を回避するために積分時間が低下される。積分時間の低い方の限界は読出し時間によって設定される。
積分時間を制御する従来技術がいくつかある。たとえば、Ｎ行のピクセルを有するＣＭＯＳのＡＰＳ装置の積分時間は、読出しより前にピクセルの行をリセットすることによって制御することができる。１行のピクセルの読出し時間がＴrowの場合、全フレームの読出し時間はＮＴrowである。１行のピクセルが読出し時に新しい積分にリセットされるので、積分時間は単にフレーム時間ＮＴrowである。
図１は、代表的なＡＰＳを示す。ピクセルアレイ１０２は、Ｎ行のピクセルを備え、各行はＭ個の列を有している。列並列信号チェーン１０４例えばＭ個の記憶素子を有するサンプリングコンデンサバンクが、読出し用に使用される。
読出しの特定の作動の場合、ある行が、一つの時点での読出しに選択される。選択された行のＭ個のピクセルからのセンサのデータはコンデンサバンク１０４にコピーされる。また、そのコピープロセスは、選択された行内のピクセルをリセットして、新しい積分を始める。コンデンサバンク１０４内のＭ個の記憶素子は次に、順次走査されて読出しが行われる。次いで上記読出しプロセスは、次の行に対して繰り返し行われる。したがって、各ピクセルに対する積分時間は同一であり、フレームの読出し時間すなわちＮＴrowに等しい。
別の従来技術の方法では、ＣＭＯＳのＡＰＳ装置のピクセル構造の中に内蔵された電子切換え機構が用いられ、電子遮断と同時積分を行うことができる。このことは、Fossum等が１９９６年１月２２日付けで出願した米国仮特許願第６０／０１０，３０５号に開示されている。
本発明の発明者等には、露出が画像全体に対して同じままであるという上記２つの方法の限界が分かった。この場合、周囲の環境によっては、検出される画像のディストーションが起こることがある。例えば、屋外のシーンは、太陽に照らされた領域に対して最適に露出されても光を遮られた領域は露出不足にされる。その結果、光を遮られた領域はディテールが失われることになる。
上記問題の解決策の一つは、非リニア出力センサを使用することである。このセンサは、低い光レベルに対して高い微分利得を有し、高い光レベルに対して低い微分利得を有するようにされている。非リニア利得は各ピクセル内で獲得することが望ましい。その結果、ピクセルからピクセルへの転送機能の変動によって、固定パターンのノイズが許容できない値になることがある。
別の方法は、ＣＣＤ装置内の各ピクセル中に多数の記憶サイトを実現して、同じピクセルからの異なる積分信号を記録する方法である。各ピクセル内に２個の記憶サイトがある場合、一方の記憶サイトは短い積分期間に対応し、第２の記憶サイトは長い積分期間に対応して、ダイナミックレンジが増大する。読出しデータは、表示、記憶および転送を行うため非リニア法を用いて符号化して低ビットカウントに変形することができる。この方法の限界の一つは、読取りを行うのに２倍のデータが必要なので読出し時間が２倍になるため、読出し速度が低下することである。もう一つの限界は、２つの記憶サイトがピクセルのかなりの面積を占めるので、フィルファクタが低下することである。
上記限界にかんがみ、本発明は、ＡＰＳセンサのダイナミックレンジを増大するためのＡＰＳセンサとその操作法における新しい技術を示す。本発明の好ましい実施態様によれば、各能動ピクセルに対して少なくとも２つの異なる積分時間が得られる。各能動ピクセルに対して多数の積分時間を実現するため１つ以上の列並列信号チェーンが用いられる。読出しのための列並列信号チェーンを１つしか持っていないＡＰＳ装置の場合、各ピクセルは、１回のフレーム読出し中に多数回サンプリングされるので、多数の積分時間が得られる。
本発明の別の態様では、２つ以上の列並列信号チェーンを使用して、各ピクセルに対して異なる積分時間の多重データ点を得ることによってフレーム速度が増大される。列並列信号チェーンの数を異なる積分時間の数と整合させることによって、与えられたＡＰＳ装置に対して最大のフレーム速度が得られる。本発明によるこのようなシステムの好ましい操作モードには、多数の列を列並列信号チェーンに同時に複写し、次に、各チェーンを順次走査して、すべての列並列信号チェーンを同時に読み出すことが含まれている。そのフレーム速度は、読出し用のたゞ１つの列並列信号チェーンによって同じ数の積分時間を得るのと比べて、列並列信号チェーンの数に等しい倍率で増大する。したがって、本発明のＡＰＳ装置のダイナミックレンジは、最短積分時間に対する最長積分時間の比率で与えられる倍率で拡張される。
新しい読出し法も説明する。この方法は、各能動ピクセルに対して多数の積分時間を獲得することにより、単一の列並列信号チェーンを有する従来のＡＰＳ装置のダイナミックレンジを改善するのに使用できる。ＡＰＳ装置が、各ピクセルの多数の積分時間を得るのに、非破壊の読出しで用いられるときは、特別の利点が得られる。
別の態様では、列並列信号チェーンに、Ａ−Ｄ変換器を備えたディジタルプロセッサが組み込まれる。
１チップバッファメモリユニットおよび／または多重ソースフォロワを各ピクセルに用いて、本発明のシステムの柔軟性と性能を一層強化することができる。
【図面の簡単な説明】
本発明の上記利点と他の利点は、下記の添付図面に示されているような本発明の好ましい実施態様の詳細な説明を見れば、一層明らかになるであろう。
図１は、ピクセル毎に同じ積分時間を生成する、単一列並列信号チェーンを備えた能動ピクセルセンサを示す。
図２は、本発明の好ましい実施態様の、読出しのために２つの列並列信号チェーンを備えた能動ピクセルセンサを示す。
図３は、能動ピクセルの構造の一実施例、および米国特許第５，４７１，５１５号に開示された列並列信号チェーンのセルを示す。
図４は、単一列並列信号チェーンを備えた能動ピクセルを用いて多数の積分時間を得る読出し法を示す。
図５は、能動ピクセルアレイに対して２つの列並列信号チェーンを位置決めするための別のフロアプランを示す。
好適な実施例の説明
好ましい実施態様の説明を、実現の一実施例としてＣＭＯＳのＡＰＳ装置を用いて行う。しかし、この方法と設計は、他の能動ピクセルセンサでも実現可能であり、かつ他の画像獲得システムに使用できる。
設計構造と操作モード
図２は本発明の第１の好ましい実施態様２００を示す。能動ピクセルアレイ２０２はＮ個の行とＭ個の列を有し、したがって合計Ｍ×Ｎ個のピクセルを有している。各ピクセルには、１つの感光素子と１つ以上の能動トランジスタが設けられている。この能動トランジスタは、ピクセル内の感光素子が発する信号を増幅し緩衝する。各能動ピクセルは、対応する列バスに接続されている出力ソースフォロワを１つ備えている。読出し用に２つの列並列信号チェーンがある。これら信号チェーン２０４と２０６は、各々読み取られるピクセルからの電気信号を一時的に記憶するＭ個の記憶素子を備えている。これら列並列信号チェーン２０４と２０６は、アナログ処理のためのコンデンサバンクおよびディジタル処理のためのＡ−Ｄ変換器（ＡＤＣ）または画像情報を処理できる他の装置によって実現できる。
また装置２００には、ピクセルの適切な行／列をアドレス指定する行と列のデコーダを有する制御回路（図示せず）、同期化に用いるクロックジェネレータ回路および読出し回路が設けられている。この制御回路は、ピクセルの読出しおよび列並列信号チェーンの所望の積分時間による所望のシーケンスでの作動の制御を行う。
列並列信号チェーンのかような能動ピクセルと記憶素子の一実施例を図３に示す。これは、参考として援用される、読出し用の単一列並列信号チェーンを有する能動ピクセルアレイを記載する米国特許第５，４７１，１５１号に開示されている。図３は光ゲート３１０、ＤＣバイアス転送ゲート３１１、出力浮動拡散３１４、リセットトランジスタ３１５、ドレイン拡散３１６、ゲートソースフォロワ３１７および行選択トランジスタ３１８を備えた能動ピクセルを示す。回路３０４は、能動ピクセルの列によって共用されている記憶素子を示す。この記憶素子３０４は、ロードトランジスタ３２０、リセットレベルを緩衝してエクスポートする第１出力回路３２１および信号レベルを緩衝してエクスポートする第２出力回路３２２を備えている。図２に示す構造において、列の各能動ピクセルは、３０４と実質的に同じこのような２つの記憶素子に接続されている。他の設計の能動ピクセルと列記憶素子も本発明に使用できると解すべきである。
作動中、能動ピクセルアレイ２０２中のピクセルの行、例えば行ｎ２１０が先ず、読出しのために選択される。行ｎ２１０のＭ個のピクセルを表現する信号は、第１の列並列信号チェーン２０４内の対応するＭ個の記憶素子に、同時に複写される。この複写プロセスの継続時間のＴcopyは、ＡＰＳ装置の場合、一般に約１〜１０μsである。またこの複写プロセスで行ｎ２１０内のピクセルがリセットされ、行ｎ２１０内の新しい積分が開始される。次に、行２１０に対してΔ個の行だけシフトしている別の行２２０すなわち行（ｎ−Δ）内のＭ個のピクセルの信号が、時間Ｔcopy中に、第２の列並列信号チェーン２０６内の対応するＭ個の記憶素子に同時に複写され、次い行（ｎ−Δ）２２０内のピクセルは別の積分のためにリセットされる。第１列並列信号チェーン２０４と第２列並列信号チェーン２０６の各々のＭ個の記憶素子は、同時にそれぞれ走査され読出しが行われる。各列並列信号チェーン内のＭ個の記憶素子は順次走査され、その中の信号が読み出される。これによって、行ｎ２１０と行（ｎ−Δ）２２０の読出しが完了する。１個のピクセルを走査し読み出す時間のＴscanは一般に１００ms〜１０μsである。次いで、次の２つの行が、同じ方式で読み出すのに選択される。したがって、単一の行読出しプロセスによって、２つの別個の行のピクセルの読出しが行われる。
上記読出しプロセスは、能動ピクセルアレイ２０２内のあらゆる行が読み取られてフレームを完成するまで繰り返される。その結果、アレイ２０２内のあらゆる能動ピクセルから２組のセットのデータが得られる。その一方のデータは第１列並列信号チェーン２０４由来のデータであり、他方のデータは第２列並列信号チェーン２０６由来のデータである。これら２組のデータは異なる積分時間を有し、そして同じピクセルに対する２つのデータの点が、行読出しプロセスの時間にΔを掛けたタイムラグにより、異なる時点で読み出される。
行読出しの時間は、図１に示すような従来技術のシステムの行読出しの場合の（Ｔcopy＋ＭＴscan）に比べて下記式で表される。
Ｔrow＝２Ｔcopy＋ＭＴscan      （２）
フレームの全読出し時間は下記式であらわされる。
Ｔframe＝ＮＴrow                        （３）
図１に示す従来技術のシステムでは、各ピクセルの積分時間は同じであり、かつフレームの読出し時間である。しかし、図２に示すシステムの２つの列並列信号チェーン２０４と２０６からの２組の読出しは積分時間が異なっている。第１列並列信号チェーン２０４に複写される信号の積分時間は下記式で表され、
Ｔ1int＝（Ｎ−Δ）Ｔrow                （４）
そして第２列並列信号チェーン２０６に複写される信号の積分時間は下記式で表される。
Ｔ2int＝ΔＴrow                        （５）
その結果、能動ピクセルセンサ２００のダイナミックレンジＤ2は、システム１００のダイナミックレンジＤ1のＴ1int／Ｔ2int倍の比率で改善される。すなわち
0003962431.tif 000003
例えば、Ｎ＝５１２でΔ＝２の場合、１３ビットのダイナミックレンジが８ビットから２１ビットまで、または７８dBから１２６dBまで拡大される。
検出された画像は、第２列並列信号チェーン２０６由来の短い積分時間Ｔ2intのデータを用いて、画像の明るい部分を読み出すことによって再構成される。逆に画像の暗い部分は、第１列並列信号チェーン２０４由来の長い積分時間Ｔ1intのデータを用いて読み出される。したがって、長い積分時間Ｔ1intにより飽和されて現れるシーンの部分は、短い積分時間Ｔ2intを用いることによってうまく処理することができる。
本発明の第２の実施態様では、ダイナミックレンジを拡張するため、図１に示すシステム１００に、図２に示すシステムの読出し法を使用する。その読出し順序を図４に示す。能動ピクセルアレイ１０２内のピクセルの行ｎ１１０が先ず、読出しのために選択される。次いで、行ｎ１１０のＭ個のピクセルの信号が、列並列信号チェーン１０４内の対応するＭ個の記憶素子に同時に複写される。またその複写プロセスは、行ｎ１１０のピクセルをリセットし、行ｎ１１０内で新しい積分を開始する。次に列並列信号チェーン１０４のＭ個の記憶素子が順次走査されてその中の信号が読み出される。次いで、別の行（ｎ−Δ）４０２のＭ個のピクセルの信号が、列並列信号チェーン１０４内の対応するＭ個の記憶素子に同時に複写される。その行４０２は、行１１０からΔ個の行だけ離れている。次に行（ｎ−Δ）４０２内のピクセルが、別の積分を行うためにリセットされる。次に、列並列信号チェーン１０４のＭ個の記憶素子が再び順次走査され、その中の信号が読み出される。これによって、所要合計時間が（２Ｔcopy＋２ＭＴscan）＝２Ｔrowである１つの行読出しプロセスが完了する。
次に、上記プロセスは、アレイ１０２内の能動ピクセルのＮ個の行がすべて処理されるまで、行（ｎ＋１）と行（ｎ−Δ＋１）などについて繰り返される。その全フレーム読出し時間はＮ（２Ｔcopy＋２ＭＴscan）＝２ＮＴrowであるが、これは図１に示す従来技術の読出しのフレーム時間の２倍である。しかし、図４に示す読出しを用いて２組のデータが得られ、一方の組のデータは第１積分時間：Ｔ1int＝（Ｎ−Δ）２Ｔrowを有し、他方の組のデータは第２積分時間：Ｔ1int＝Δ２Ｔrowを有している。同じピクセルからの異なる積分時間の２つのデータ点が、２つの異なる時点で読み出される。２つのデータ点を読み出す間のタイムラグはΔ（２Ｔcopy＋２ＭＴscan）＝２ΔＴrowである。
そのダイナミックレンジの増大は、２つの列並列信号チェーンのセンサ構造２００を使用する第１実施態様の場合とほゞ同じであるが、積分時間は異なっている。この第２の実施態様は、単一の列並列信号チェーンを有するすでに製造されているＣＭＯＳのＡＰＳセンサと互換性があるという追加の利点があるが、読出し時間／フレームが増大するため、読み出すためのフレーム速度は低下する。
第３の実施態様では、能動ピクセルアレイにおいて、３つ以上の積分時間が実現される。各能動ピクセルに対してｋ個（ｋ＞１）の積分時間がある場合、それぞれの積分時間は、読出し用に１つしか列並列信号チェーンがない図１の構造１００が用いられると、Ｔ1int＝ｋΔ1Ｔrow、Ｔ2int＝ｋΔ2Ｔrow、…、およびＴkint＝ｋ（Ｎ−Δ1−Δ2…−Δk-1）Ｔrowである。フレームのそれぞれの読出し時間はＴframe＝ＮｋＴrowである。例えば、Ｎ＝５８５でｋ＝４であり、Δ1として１を選択することができ、Δ2＝８でΔ3＝６４の場合、Ｔ1int＝１×４Ｔrow、Ｔ2int＝８×４Ｔrow、Ｔ3int＝６４×４Ｔrow、およびＴ2int＝５１２×４Ｔrowである。
これに加えて、ｋ個の列並列信号チェーンが実施されて、第１実施態様２００と類似の方式で使用できる。ピクセルのｋ個の行が同時に読み出され、それぞれ、ｋ個の列並列信号チェーンに記憶される。そのｋ個の列並列信号チェーンは次に、同時に走査されて読み出される。したがって、フレーム時間は、ほゞ１／ｋまで低下するが、ｋ個の積分時間に対して単一の列並列信号チェーンを用いる場合に比べて、ほゞ同じダイナミックレンジの増大が達成される。
さらに、１〜ｋという中間の数の列並列信号チェーンを用いて、特定の用途に適応した、所望の組合わせのｋ個の積分時間とフレーム速度を作ることができる。少なくとも１つの列並列信号チェーンを用いて、異なる積分時間を有する少なくとも２組のデータが得られる。
上記諸実施態様は破壊読出しを用いることを考えており、その場合、能動ピクセルは、その中の信号がコピーされ読み出された後、別の積分を行うためリセットされる。破壊読み出しの一つの利点は、１チップ相関ダブリングサンプリングを、多数の能動ピクセルセンサで実現して固定パターンのノイズやｋＴＣノイズのようなノイズを抑制することができることである。このことは、Mendis等による”CMOS Active Pixel Image Sensor”,IEEE Transactions On Electron Devices, Vol.41(3),pp.452-453, March, 1994に開示されている。また非破壊読出しも、ダイナミックレンジを増大するため、および速度を高くすることができるようにするために、上記実施態様とともに利用できる。各ピクセルはその信号の積分を続け、そのピクセル値が複写され次いでリセットすることなしにコピーされる。非破壊読出しの一つの利点は、同じ多数の積分期間を得るのに必要な行の数が、破壊読み出しの場合より少ないことである。例えば、非破壊読出しは、破壊読出しの場合の５８５行ではなく５１２行のピクセルを有する１つの列並列信号チェーンを用いて、４つの異なる積分時間：Ｔ1int＝１×４Ｔrow、Ｔ2int＝８×４Ｔrow、Ｔ3int＝６４×４Ｔrow、およびＴ2int＝５１２×４Ｔrowを得るために使用できる。このことは、５１２行の能動ピクセルアレイ内にΔ1＝１、Δ2＝７、およびΔ3＝５６を選択することによって実行することができる。
装置の実現
（１）ピクセルの選択  先に述べたダイナミックレンジを広げるのを目的とする能動ピクセルアレイの構造を、実現するのにいくつもの可能性がある。好ましいピクセルの構造は図３に示す光ゲートのＣＭＯＳのＡＰＳである。しかし能動型および受動型の多くのピクセルの構造体を使用することができる。このようなピクセル構造体の例としては、ホトダイオードＣＭＯＳのＡＰＳ、ピンホトダイオードＣＭＯＳのＡＰＳ、受動ピクセルホトダイオードセンサ、電荷変調装置能動ピクセルセンサ、およびバイポーラトランジスタベースピクセルがある。
（２）チップのレイアウト  １つ以上の列並列信号チェーンは、そのピクセル内に、コンデンサおよびＡ−Ｄ変換器（ＡＤＣ）を含む異なる素子を用いることができる。図２に示すような多重列並列信号チェーンおよび図１に示すような単一の列並列信号チェーンの物理的フロアプランは、本発明を実行する場合、所望どおりに変えることができる。例えば、第２の列並列信号チェーン２０６は、図５に示すように、第１列並列信号チェーン２０４とともに能動ピクセルアレイ２０２の下部に配置することができる。
（３）ピクセル当たりの多重出力  本発明の発明者等は、各ピクセル内に、上記のような１つの出力ソースフォロワ（例えば図３）ではなくて複数の出力ソースフォロワを含めることができると考えている。各出力ソースフォロワは別個の列バスに連結することができ、一方、各列バスはそれ自身の列並列信号チェーンに連結することができる。この方法によれば、積分時間を選ぶ際に大きな柔軟性が得られる。
（４）ピクセルの同期化  上記実施態様は、同時ではなくて異なる時点で読み出される、同じピクセルからの異なる積分時間の多重データ点を用いる。同じピクセルからの２個以上のデータ点の出力を同期化することが所望の場合は、オンチップバッファメモリが必要である。そのバッファメモリは、そのピクセルからのすべてのデータ点が読み出されて、そのすべてのデータ点を同時に送り出すことができるようになるまで、ピクセルからのデータを保持する。図２に示す第１実施態様２００の場合、そのバッファメモリは大きさがΔ個の行でなければならず、最悪の場合でも画像からのデータの半分を記憶する容量を有している。オンチップＡＤＣを用いる場合、バッファメモリの出力は、ＡＤＣの入力であってもよい。
高性能アナログディジタル変換器（”ＡＤＣ”）
分解能が高い高速ＡＤＣを、本発明の上記方法を用いて製造することができる。各ピクセルから生成される多重データ点は、各データ点を１つのＡＤＣにより処理する多重ＡＤＣによってアナログからディジタルへ変換することができる。このことによって、各データ点からのビットを結合することによる高分解能の変換および多数のＡＤＣを並列で作動させることによる高い変換速度を達成することができる。
例えば、図１に示す、１ピクセルにつき４データ点の読出しを行う構造は、上記のＡＤＣに使用することができる。例示すれば、Ｎ＝５８５、ｋ＝４、Δ1＝１、Δ2＝３、Δ3＝６４の場合、Ｔ1int＝１×４Ｔrow、Ｔ2int＝８×４Ｔrow、Ｔ3int＝６４×４Ｔrow、およびＴ2int＝５１２×４Ｔrowになると考えられる。各データ点が３ビットＡＤＣを用いて変換されると、１２ビットの長さのＡＤＣワードが、それらＡＤＣの４つの出力をまとめることによって得られる。正確に制御することができる時間領域を使用して、前記４つの各データ点間に８×の有効利得が得られる。このことを表１に示す。４つの各ＡＤＣを単一スロープのＡＤＣとして示してあり、そのスロープは増加分が０．２５０mV／ステップで合計８レベルである。各変換に必要な時間は８サイクルである。その４つのＡＤＣは並列で作動させることができるので、１２ビットの分解能を得るための合計時間は８サイクルのままである。一般に、各サイクルは、１μsのオーダーのサイクルであり、その結果、完全な変換は８μsで完了することができる。４つのデータ点に対応する４つのＡＤＣからのビットは、外部へ１２ビットの出力を生成させるため組み立て直しが行われる。
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ｎビットのダイナミックレンジを得るということは、ｎビットの分解能を得ることではないことに言及する。例えば、上記の場合のセンサは、ピクセルに与えられた光度に対し、３つの長い積分時間にわたって、飽和させることができるので、積分時間が最も短いデータだけが使用される。有効数字の個数を改善する一つの方法は、より高い分解能のＡＤＣを使用して、変換領域をいくらかオーバラップさせる方法である。
本発明を、いくつかの実施態様を参照して詳細に説明してきたが、、本発明が関連する技術分野の当業者は、前記実施態様に、各種の変更と拡張を行うことができることが分かるであろう。
例えば、前記諸実施態様の方法は、行および列並列の読出しチェーンの読出しユニットを使用している。読出しユニットは、隣接しているピクセル区画（例えば７×７のピクセル領域）または他の所望の形態のような他のピクセルブロックでもよいと解すべきである。したがって、読出しチェーンは、ユニットの選択に適応するように変更することができる。前記諸実施態様には、各ピクセルに対して２つの積分信号を得ることが記載されているが、いかなる数、例えば３または４個の積分時間を使用できると解すべきである。積分時間の数を増大しながらフレーム速度を維持するため追加の列並列信号チェーンを付け加えることができる。あるいは、本発明の読出し法を用いて、チップの構造を、より遅いフレーム速度の価格に維持して、積分時間の数を増やすことができる。
これらおよび他の改善と拡張は下記の特許請求の範囲に含まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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