(57)【特許請求の範囲】
【請求項１】
同相成分および直交成分を含み連続するシンボルを表す送信された直交振幅変調信号を受信する受信機における、タイミング復元システムであって、
固定周波数のＱＡＭ信号を表すサンプルのサンプル源と、
Ｉ成分用の処理回路と、
Ｑ成分用の処理回路と、
を具え、
前記Ｉ成分用の処理回路は、前記サンプル源に結合されていて前記ＱＡＭ信号の前記Ｉ成分をベースバンドへと復調する第１の復調器と、この第１の復調器に結合されており制御信号に応答して、送信シンボルに同期したタイミングで取出されるＩ成分サンプルを発生する第１の補間器と、を具えるものであり、
また、前記Ｑ成分用の処理回路は、前記サンプル源に結合されていて前記ＱＡＭ信号の前記Ｑ成分をベースバンドへと復調する第２の復調器と、この第２の復調器に結合されており制御信号に応答して、前記送信シンボルに同期したタイミングで取出されるＱ成分サンプルを発生する第２の補間器と、を具えるものであり、
さらに、前記第１と第２の補間器に結合されていて、前記第１と第２の補間器によってそれぞれ発生された送信機同期ＩおよびＱサンプルのサンプル・タイミングと前記連続する送信機シンボルのタイミングの間の位相エラーを検出する位相エラー検出器と、
公称遅延信号源と、
前記位相エラー検出器と前記公称遅延信号源とに結合された加算器と、
前記加算器に結合されていて、前記第１と第２の補間器に結合されるそれぞれの制御信号を発生する数値制御遅延回路と、
を具える、タイミング復元システム。
【請求項２】
さらに、Ｑ成分タイミング修正信号源と、このＱ成分タイミング修正信号源に結合され前記数値制御遅延回路と前記第２の補間器の間に結合された第２の加算器とを具える、請求項１に記載のシステム。
【請求項３】
前記第１の復調器は＋１、０、−１、０復調器であり、
前記Ｉ成分用の処理回路は、さらに、前記第１の復調器と前記第１の補間器の間に結合されていてベースバンドＩ成分サンプルを発生する第１のデシメータを具えるものであり、
前記第２の復調器は＋１、０、−１、０復調器であり、
前記Ｑ成分用の処理回路は、さらに、前記第２の復調器と前記第２の補間器の間に結合されていてベースバンドＱ成分サンプルを発生する第２のデシメータを具えるものである、
請求項１に記載のシステム。
【請求項４】
前記サンプル源は、前記受信したＱＡＭ信号とクロック信号とに応答して前記ＱＡＭ信号を表すサンプルを発生するアナログ−ディジタル変換器と、送信シンボル周波数の少なくとも４倍の周波数のクロック信号を発生するクロック信号発生器と、を具えるものであり、
さらに、
前記クロック信号発生器に結合されていて、１、２、３および４の中の１つの値を有する信号を発生する出力端子を有するモジュロ４・カウンタと、
前記モジュロ４・カウンタに結合されていて前記モジュロ４・カウンタ信号の出力端子における前記信号の値が１と３のうちの一方であるときにゲート信号を発生する第１のゲート回路と、
前記モジュロ４・カウンタに結合されていて前記カウンタ信号の値が２と４のうちの一方であるときにゲート信号を発生する第２のゲート回路と、
を具え、
前記第１のデシメータは、前記クロック信号発生器に結合されたクロック入力端子と、前記第２のゲート回路に結合されたイネーブル入力端子とを具えるものであり、
前記第２のデシメータは、前記クロック信号発生器に結合されたクロック入力端子と前記第１のゲート回路に結合されたイネーブル入力端子とを有する第２の遅延回路と、前記クロック信号発生器に結合されたクロック入力端子と前記第２のゲート回路に結合されたイネーブル入力端子とを有する第３の遅延回路と、を具えるものである、
請求項３に記載のシステム。
【請求項５】
前記第１の＋１、０、−１、０復調器は、
０、＋１、０および−１の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第１の４入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第１の４入力マルチプレクサとに結合されていて、復調されたＩ成分サンプルを発生する第１の乗算器と、
を具えるものであり、
前記第２の＋１、０、−１、０復調器は、
−１、０、＋１および０の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第２の４入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第２の４入力マルチプレクサとに結合されていて、復調されたＱ成分サンプルを発生する第２の乗算器と、
を具えるものである、
請求項４に記載のシステム。
【請求項６】
前記サンプル源は、前記受信したＱＡＭ信号とクロック信号とに応答して前記ＱＡＭ信号を表すサンプルを発生するアナログ−ディジタル変換器と、送信シンボル周波数の少なくとも４倍の周波数のクロック信号を発生するクロック信号発生器とを具えるものであり、
さらに、前記クロック信号発生器に結合されたモジュロ４・カウンタを具え、
前記第１の＋１、０、−１、０復調器は、
０、＋１、０および−１の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第１の４入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第１の４入力マルチプレクサとに結合されていて、復調されたＩ成分サンプルを発生する第１の乗算器と、
を具えるものであり、
前記第２の＋１、０、−１、０復調器は、
−１、０、＋１および０の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第２の４入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第２の４入力マルチプレクサとに結合されていて、復調された成分サンプルを発生する第２の乗算器と、
を具えるものである、
請求項３に記載のシステム。
【請求項７】
直交振幅変調サブキャリアを変調した同相成分および直交成分を含み連続するシンボルを表す送信された直交振幅変調信号を受信する受信機における、タイミング復元システムであって、
固定周波数のＱＡＭ信号を表すサンプルのサンプル源と、
前記サンプル源に結合されており制御信号に応答して、前記ＱＡＭサブキャリアに同期したタイミングで取出されるＱＡＭサンプルを発生する補間器と、
前記補間器に結合されていて前記ＱＡＭ信号の前記Ｉ成分をベースバンドへと復調する第１の復調器と、
前記補間器に結合されていて前記ＱＡＭ信号の前記Ｑ成分をベースバンドへと復調する第２の復調器と、
前記第１と第２の復調器に結合されていて、前記第１と第２の復調器によってそれぞれ発生された送信機同期ＩおよびＱサンプルのサンプル・タイミングと前記連続する送信機シンボルのタイミングの間の位相エラーを検出する位相エラー検出器と、
公称遅延信号源と、
前記位相エラー検出器と前記公称遅延信号源とに結合された加算器と、
前記加算器に結合されていて、前記補間器に結合される制御信号を発生する数値制御遅延回路と、
を具える、タイミング復元システム。
【請求項８】
さらに、前記第１の復調器に結合されていてベースバンドＩ成分サンプルを発生する第１のデシメータと、前記第２の復調器に結合されていてベースバンドＱ成分サンプルを発生する第２のデシメータと、を具え、
前記第１の復調器は＋１、０、−１、０復調器であり、前記第２の復調器は＋１、０、−１、０復調器である、
請求項７に記載のシステム。
【請求項９】
さらに、
１、２、３および４の中の１つの値を有する信号を発生する出力端子を有し、前記補間器からの前記ＱＡＭサブキャリア同期サンプルに同期されるモジュロ４・カウンタと、
前記モジュロ４・カウンタに結合されていて前記モジュロ４・カウンタの出力端子における信号の値が１と３のうちの一方であるときにゲート信号を発生する第１のゲート回路と、
前記モジュロ４・カウンタに結合されていて前記カウンタの信号の値が２と４のうちの一方であるときにゲート信号を発生する第２のゲート回路と、
を具え、
前記第１のデシメータは、前記第２のゲート回路に結合されたクロック入力端子を有する第１の遅延回路を具えるものであり、
前記第２のデシメータは、前記第１のゲート回路に結合されたクロック入力端子を有する第２の遅延回路と、前記第２のゲート回路に結合されたクロック入力端子を有する第３の遅延回路とを具えるものである、
請求項８に記載のシステム。
【請求項１０】
前記第１の＋１、０、−１、０復調器は、
０、＋１、０および−１の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第１の４入力マルチプレクサと、
前記補間器と前記第１の４入力マルチプレクサとに結合されていて、復調されたＩ成分サンプルを発生する第１の乗算器と、
を具えるものであり、
前記第２の＋１、０、−１、０復調器は、
−１、０、＋１および０の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第２の４入力マルチプレクサと、
前記補間器と前記第２の４入力マルチプレクサとに結合されていて、復調器された成分サンプルを発生する第２の乗算器と、
を具えるものである、
請求項９に記載のシステム。
【請求項１１】
さらに、前記補間器からの前記ＱＡＭサブキャリア同期サンプルに同期されるモジュロ４・カウンタを具え、
前記第１の＋１、０、−１、０復調器は、
０、＋１、０および−１の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第１の４入力マルチプレクサと、
前記補間器と前記第１の４入力マルチプレクサとに結合されていて、復調されたＩ成分サンプルを発生する第１の乗算器と、
を具えるものであり、
前記第２の＋１、０、−１、０復調器は、
−１、０、＋１および０の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第２の４入力マルチプレクサと、
前記補間器と前記第２の４入力マルチプレクサとに結合されていて、復調器された成分サンプルを発生する第２の乗算器と、
を具えるものである、
請求項８に記載のシステム。
【発明の詳細な説明】
産業上の利用分野
本発明は、直交振幅変調（ＱＡＭ）された信号を受信する、例えばケーブルまたは衛星テレビジョン受信機（受像機）のようなディジタル信号受信機において使用するのに適したタイミング復元システムに関する。
発明の背景
ディジタル受信機において、例えばビデオおよびそれに関連する情報のようなディジタル・データを含んだ送信信号からデータを復元するには、典型的には、シンボル同期用のタイミング復元、キャリア（搬送波）復元（周波数復調）および等化という３つの機能を実行することが必要である。タイミング復元とは、受信機クロック（タイム・ベース、時間基準）を送信機クロックに同期させるための処理（プロセス）である。これによって、受信信号を最適な時点（タイミング）でサンプルして、受信シンボル値に対する判断によって指示（制御）された処理（decision-directed processing）に関連するスライス・エラー（誤り）の発生確率を減じることができる。或る幾つかの受信機においては受信信号が送信機シンボル・レート（rate：率、周波数）の倍数のレートでサンプルされる。例えば、或る幾つかの受信機においては受信信号が送信機シンボル・レートの２倍または４倍のレートでサンプルされる。いずれにしても、受信機のサンプリング・クロックは送信機のシンボル・クロックに同期させなければならない。
キャリア復元は、受信したＲＦ信号がより低い中間周波数通過帯域に周波数シフトされた後にベースバンドに周波数シフトされて、変調用ベースバンド情報が復元されるようにするのに用いられる処理である。等化は、受信信号に対する送信チャンネル妨害・干渉の効果を補償する処理である。更に詳しくは、等化は、伝送チャンネル妨害・干渉によって生じたシンボル間干渉（ＩＳＩ：intersymbol interference）を除去する。シンボル間干渉（ＩＳＩ）が生じると、或るシンボルの値が先行シンボルおよび後続シンボルの各値による歪みを生じる。これらのおよび関連する機能はリー氏（Lee）およびメサーシュミット氏（Messerschmitt）の“Digital Communication（ディジタル通信）”（Kluwer Academic Press, Boston, USA（米国、マサチュセッツ州、ボストンのクルワー・アカデミック・プレス）にさらに詳細に記載されている。
従来の受信機では、比較的（相対的に）安定で、送信機シンボル・クロックにロック（同期）するように制御可能なサンプリング・クロック信号源が必要であった。その機能を実現するために、電圧制御水晶発振器（ＶＣＸＯ、voltage controlled crystal oscillator）が使用されていた。ＶＣＸＯによって生成されたクロック信号は、安定ではあるが、送信機シンボル・クロックにロックできるような比較的狭い範囲で制御可能である。しかし、ＶＣＸＯはアナログ構成素子であり、従って比較的高価で、その寿命期間にわたってドリフト（変動）を生じる傾向がある。更に、相異なるシンボル・クロック周波数を有する相異なる送信機（例えばヨーロッパ衛星システム）から信号を受信する必要がある場合には、そのような各送信機毎に別々のＶＣＸＯを設ける必要があり、受信機のコストがさらに増大する。
ナトソン氏（Knutson）、他の米国特許出願第７２１７８０号、“ディジタル信号プロセッサ用のタイミング復元システム（Timing Recovery System for a Digital Signal Processor）”に記載された別のタイミング復元システムは、最高の送信機シンボル・レートの２倍より僅かに高い固定周波数で受信信号をサンプルすることによって動作する。次いで、そのサンプルは補間器によって処理されて、送信機シンボル・レートに同期した時間補間されたサンプルのシーケンスが生成される。その同期した補間されたサンプルはディジタル位相エラー（誤差）検出器に供給される。ディジタル位相エラー検出器の出力は２次ループフィルタ（second order loop filter）に供給される。そのループフィルタの出力信号には公称（公称上、名目、ノミナル：nominal）サンプリング時間遅延を表す所定の値が加算される。その所定の公称遅延時間とループフィルタからの出力信号との組合せによって、整数と小数（端数）のクロック遅延成分信号を規定する数値制御遅延（numerically controlled delay）が制御される。その整数クロック遅延成分信号を用いて、送信機シンボル・レートに同期したサンプリング・クロック・イネーブル信号の生成が制御される。このサンプリング・クロック・イネーブル信号はさらに分周（周波数分割）されて、受信機シンボル・クロック・イネーブル信号が生成される。この小数クロック遅延成分信号は、補間器によって生成されたサンプルされた信号（サンプル信号）が所望のサンプリング時間（タイミング）における受信信号の値を表すような形態で補間器の制御入力に供給される。
このようなタイミング復元システムは、キャリアをＱＰＳＫ変調した送信シンボルを搬送するシステムにおいて使用される。しかし、そのようなタイミング復元システムはＱＡＭ変調用として構成すると比較的複雑で高価になる。密なコンステレーション（constellation：星座、分布）を有するＱＡＭ信号における直交信号間に要求される許容誤差または公差（tolerance）を満たすのは困難である。直交信号にエラーが導入される（生じる）と、等化器では除去または低減できないクロストーク（crosstalk）が直交信号間に生じる。よって、相異なる種々のシンボル・レートを有するＱＡＭ信号に対しても動作可能で、複雑さおよびコスト（費用）が不適当（過大）でないタイミング復元システムが要望される。
本発明の概要
本発明の原理に従えば、受信機が、同相（Ｉ）成分（コンポーネント）および直交（Ｑ）成分からなる、連続シンボルを表す送信された直交振幅変調（ＱＡＭ）信号を受信するように構成されている。このような受信機において、タイミング復元システムは、固定周波数で発生されたＱＡＭ信号を表すサンプルのサンプル源を含んでいる。Ｉ成分用の第１のチェーンの処理回路は、サンプル源に結合されていてＱＡＭ信号のＩ成分をベースバンド（信号）へと復調する第１の復調器と；第１の復調器に結合されており制御信号に応答して、送信シンボルに同期したタイミングで取出されるＩ成分サンプルを発生する第１の補間器と；を含んでいる。Ｑ成分用の第２のチェーンの処理回路は、同様にサンプル源に結合されていてＱＡＭ信号のＱ成分をベースバンドへと復調する第２の復調器と；第２の復調器に結合されており制御信号に応答して、送信シンボルに同期したタイミングで取出されたＱ成分サンプルを発生する第２の補間器と；を含んでいる。位相エラー検出器が、第１と第２の補間器に結合されていて、第１と第２の補間器からのＩおよびＱ成分サンプルのサンプル・タイミングと連続送信機シンボルのタイミングの間の位相エラー（誤差）を検出する。総和器（加算器）が位相エラー検出器と公称遅延信号源とに結合されている。数値制御遅延回路が、第１と第２の補間器用の各制御信号を発生するように総和器（加算器）に結合されている。
請求の範囲と実施例との対応関係を図面で使われている参照符号で示すと次の通りである。
１．同相（Ｉ）成分および直交（Ｑ）成分を含み連続するシンボルを表す送信された直交振幅変調（ＱＡＭ）信号を受信する受信機における、タイミング復元システムであって、
固定周波数のＱＡＭ信号を表すサンプルのサンプル源（１０２）と、
Ｉ成分用の処理回路と、
Ｑ成分用の処理回路と、
を具え、
前記Ｉ成分用の処理回路は、前記サンプル源に結合されていて前記ＱＡＭ信号の前記Ｉ成分をベースバンドへと復調する第１の復調器（１０４）と、この第１の復調器に結合されており制御信号に応答して、送信シンボルに同期したタイミングで取出されるＩ成分サンプルを発生する第１の補間器（１０８）と、を具えるものであり、
また、前記Ｑ成分用の処理回路は、前記サンプル源に結合されていて前記ＱＡＭ信号の前記Ｑ成分をベースバンドへと復調する第２の復調器（１１４）と、この第２の復調器に結合されており制御信号に応答して、前記送信シンボルに同期したタイミングで取出されるＱ成分サンプルを発生する第２の補間器（１１８）と、を具えるものであり、
さらに、前記第１と第２の補間器に結合されていて、前記第１と第２の補間器によってそれぞれ発生された送信機同期ＩおよびＱサンプルのサンプル・タイミングと前記連続する送信機シンボルのタイミングの間の位相エラーを検出する位相エラー検出器（１２６）と、
公称遅延信号源と、
前記位相エラー検出器と前記公称遅延信号源とに結合された加算器（１３０）と、
前記加算器に結合されていて、前記第１と第２の補間器に結合されるそれぞれの制御信号を発生する数値制御遅延回路（１３２）と、
を具える、タイミング復元システム。
２．さらに、Ｑ成分タイミング修正信号源と、このＱ成分タイミング修正信号源に結合され前記数値制御遅延回路と前記第２の補間器の間に結合された第２の加算器とを具える、請求項１に記載のシステム。
３．前記第１の復調器は＋１、０、−１、０復調器であり、
前記Ｉ成分用の処理回路は、さらに、前記第１の復調器と前記第１の補間器の間に結合されていてベースバンドＩ成分サンプルを発生する第１のデシメータを具えるものであり、
前記第２の復調器は＋１、０、−１、０復調器であり、
前記Ｑ成分用の処理回路は、さらに、前記第２の復調器と前記第２の補間器の間に結合されていてベースバンドＱ成分サンプルを発生する第２のデシメータを具えるものである、
請求項１に記載のシステム。
４．前記サンプル源は、前記受信したＱＡＭ信号とクロック信号とに応答して前記ＱＡＭ信号を表すサンプルを発生するアナログ−ディジタル変換器と、送信シンボル周波数の少なくとも４倍の周波数のクロック信号を発生するクロック信号発生器と、を具えるものであり、
さらに、
前記クロック信号発生器に結合されていて、１、２、３および４の中の１つの値を有する信号を発生する出力端子を有するモジュロ４・カウンタと、
前記モジュロ４・カウンタに結合されていて前記モジュロ４・カウンタ信号の出力端子における前記信号の値が１と３のうちの一方であるときにゲート信号を発生する第１のゲート回路と、
前記モジュロ４・カウンタに結合されていて前記カウンタ信号の値が２と４のうちの一方であるときにゲート信号を発生する第２のゲート回路と、
を具え、
前記第１のデシメータは、前記クロック信号発生器に結合されたクロック入力端子と、前記第２のゲート回路に結合されたイネーブル入力端子とを具えるものであり、
前記第２のデシメータは、前記クロック信号発生器に結合されたクロック入力端子と前記第１のゲート回路に結合されたイネーブル入力端子とを有する第２の遅延回路と、前記クロック信号発生器に結合されたクロック入力端子と前記第２のゲート回路に結合されたイネーブル入力端子とを有する第３の遅延回路と、を具えるものである、
請求項３に記載のシステム。
５．前記第１の＋１、０、−１、０復調器は、
０、＋１、０および−１の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第１の４入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第１の４入力マルチプレクサとに結合されていて、復調されたＩ成分サンプルを発生する第１の乗算器と、
を具えるものであり、
前記第２の＋１、０、−１、０復調器は、
−１、０、＋１および０の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第２の４入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第２の４入力マルチプレクサとに結合されていて、復調されたＱ成分サンプルを発生する第２の乗算器と、
を具えるものである、
請求項４に記載のシステム。
６．前記サンプル源は、前記受信したＱＡＭ信号とクロック信号とに応答して前記ＱＡＭ信号を表すサンプルを発生するアナログ−ディジタル変換器と、送信シンボル周波数の少なくとも４倍の周波数のクロック信号を発生するクロック信号発生器とを具えるものであり、
さらに、前記クロック信号発生器に結合されたモジュロ４・カウンタを具え、
前記第１の＋１、０、−１、０復調器は、
０、＋１、０および−１の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第１の４入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第１の４入力マルチプレクサとに結合されていて、復調されたＩ成分サンプルを発生する第１の乗算器と、
を具えるものであり、
前記第２の＋１、０、−１、０復調器は、
−１、０、＋１および０の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第２の４入力マルチプレクサと、
前記アナログ−ディジタル変換器と前記第２の４入力マルチプレクサとに結合されていて、復調された成分サンプルを発生する第２の乗算器と、
を具えるものである、
請求項３に記載のシステム。
７．直交振幅変調（ＱＡＭ）サブキャリアを変調した同相（Ｉ）成分および直交（Ｑ）成分を含み連続するシンボルを表す送信された直交振幅変調（ＱＡＭ）信号を受信する受信機における、タイミング復元システムであって、
固定周波数のＱＡＭ信号を表すサンプルのサンプル源（１０２）と、
前記サンプル源に結合されており制御信号に応答して、前記ＱＡＭサブキャリアに同期したタイミングで取出されるＱＡＭサンプルを発生する補間器（１０３）と、
前記補間器に結合されていて前記ＱＡＭ信号の前記Ｉ成分をベースバンドへと復調する第１の復調器（１０４）と、
前記補間器に結合されていて前記ＱＡＭ信号の前記Ｑ成分をベースバンドへと復調する第２の復調器（１１４）と、
前記第１と第２の復調器に結合されていて、前記第１と第２の復調器によってそれぞれ発生された送信機同期ＩおよびＱサンプルのサンプル・タイミングと前記連続する送信機シンボルのタイミングの間の位相エラーを検出する位相エラー検出器（１２６）と、
公称遅延信号源と、
前記位相エラー検出器と前記公称遅延信号源とに結合された加算器（１３０）と、
前記加算器に結合されていて、前記補間器に結合される制御信号を発生する数値制御遅延回路（１３２）と、
を具える、タイミング復元システム。
８．さらに、前記第１の復調器に結合されていてベースバンドＩ成分サンプルを発生する第１のデシメータと、前記第２の復調器に結合されていてベースバンドＱ成分サンプルを発生する第２のデシメータと、を具え、
前記第１の復調器は＋１、０、−１、０復調器であり、前記第２の復調器は＋１、０、−１、０復調器である、
請求項７に記載のシステム。
９．さらに、
１、２、３および４の中の１つの値を有する信号を発生する出力端子を有し、前記補間器からの前記ＱＡＭサブキャリア同期サンプルに同期されるモジュロ４・カウンタと、
前記モジュロ４・カウンタに結合されていて前記モジュロ４・カウンタの出力端子における信号の値が１と３のうちの一方であるときにゲート信号を発生する第１のゲート回路と、
前記モジュロ４・カウンタに結合されていて前記カウンタの信号の値が２と４のうちの一方であるときにゲート信号を発生する第２のゲート回路と、
を具え、
前記第１のデシメータは、前記第２のゲート回路に結合されたクロック入力端子を有する第１の遅延回路を具えるものであり、
前記第２のデシメータは、前記第１のゲート回路に結合されたクロック入力端子を有する第２の遅延回路と、前記第２のゲート回路に結合されたクロック入力端子を有する第３の遅延回路とを具えるものである、
請求項８に記載のシステム。
１０．前記第１の＋１、０、−１、０復調器は、
０、＋１、０および−１の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第１の４入力マルチプレクサと、
前記補間器と前記第１の４入力マルチプレクサとに結合されていて、復調されたＩ成分サンプルを発生する第１の乗算器と、
を具えるものであり、
前記第２の＋１、０、−１、０復調器は、
−１、０、＋１および０の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第２の４入力マルチプレクサと、
前記補間器と前記第２の４入力マルチプレクサとに結合されていて、復調器された成分サンプルを発生する第２の乗算器と、
を具えるものである、
請求項９に記載のシステム。
１１．さらに、前記補間器からの前記ＱＡＭサブキャリア同期サンプルに同期されるモジュロ４・カウンタを具え、
前記第１の＋１、０、−１、０復調器は、
０、＋１、０および−１の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第１の４入力マルチプレクサと、
前記補間器と前記第１の４入力マルチプレクサとに結合されていて、復調されたＩ成分サンプルを発生する第１の乗算器と、
を具えるものであり、
前記第２の＋１、０、−１、０復調器は、
−１、０、＋１および０の値を有するそれぞれの信号源に結合されたそれぞれのデータ入力端子と、前記モジュロ４・カウンタに結合された制御入力端子とを有する第２の４入力マルチプレクサと、
前記補間器と前記第２の４入力マルチプレクサとに結合されていて、復調器された成分サンプルを発生する第２の乗算器と、
を具えるものである、
請求項８に記載のシステム。
【図面の簡単な説明】
図１は、本発明によるＱＡＭシンボル・タイミング復元システムのブロック図である。
図２は、図１に示された復調およびデシメーション（間引き）回路を例示するより詳細なブロック図である。
図３は、図１に示されたシステムにおいて使用することができる補間器の概観を例示するより詳細なブロック図である。
図４は、図３に示された補間器において使用される予備補償フィルタのブロック図である。
図５は、図３に示された補間器において使用される補間回路のブロック図である。
図６は、図１に示された位相エラー検出器のより詳細なブロック図である。
図７は、図１に示されたループフィルタのより詳細なブロック図である。
図８は、図１に示された数値制御遅延（ＮＣＤ）回路のより詳細なブロック図である。
図９は、本発明によるＱＡＭシンボル・タイミング復元システムの代替実施形態のブロック図である。
本発明の詳細な説明
図１は、本発明によるＱＡＭシンボル・タイミング復元システムのブロック図である。図１において、受信機のフロントエンド（前段）（図示せず）は、例えば、無線周波数（ＲＦ）チューナ（同調器）と、ダウンコンバータ（周波数逓降器）と、ＱＡＭデータ信号によって変調されたＩＦ信号を生成し公知の形態で構成された中間周波数（ＩＦ）増幅器と、を含んでいる。受信機のフロントエンドはアナログ−ディジタル変換器（ＡＤ変換器）１０２の入力端子に結合されている。ＡＤ変換器１０２の出力端子は、同相成分（Ｉ）復調器１０４と直交位相成分（Ｑ）復調器１１４のそれぞれの入力端子に結合されている。Ｉ復調器１０４の出力端子はＩデシメータ１０６の入力端子に結合されており、Ｉデシメータ１０６の出力端子はＩ補間器１０８のデータ入力端子に結合されている。Ｉ補間器１０８の出力端子は、Ｉ  ＱＡＭ成分（ＱＡＭ信号のＩ成分（コンポーネント））（ＩＳＡＭＰ）を表すサンプルのシーケンスを発生し、Ｉパルス成形（shaping）フィルタ１１０のデータ入力端子に結合されている。Ｉパルス成形フィルタの出力端子は後置の受信機回路に結合されており、その受信機回路は、例えば、適応形等化器と、スライサと、公知の形態で構成された信号利用回路と、を含んでいる。Ｑ復調器１１４の出力端子はＱデシメータ１１６の入力端子に結合されており、Ｑデシメータ１１６の出力端子はＱ補間器１１８のデータ入力端子に結合されている。Ｑ補間器１１８の出力端子は、Ｑ  ＱＡＭ成分（ＱＡＭ信号のＱ成分（コンポーネント））（Ｑ  ＳＡＭＰ）を表すサンプルのシーケンスを発生し、Ｑパルス成形フィルタ１２０のデータ入力端子に結合されている。Ｑパルス成形フィルタ１２０の出力端子も後置の受信機回路に結合されている。
Ｉ補間器１０８の出力端子（Ｉ  ＳＡＭＰ）とＱ補間器１１８の出力端子（Ｑ  ＳＡＭＰ）とは、位相エラー検出器１２６のそれぞれの入力端子に結合されている。位相エラー検出器１２６の出力端子は、ループフィルタ１２８のデータ入力端子に結合されている。ループフィルタ１２８の出力端子は第１の加算器１３０の第１の入力端子に結合されている。第１の加算器１３０の出力端子は数値制御遅延回路（即ち、数値制御される遅延回路、数値制御形遅延回路）１３２の入力端子に結合されている。数値制御遅延（ＮＣＤ：Numerically Controlled Delay）回路は後で詳細に説明するような形態で動作する。ループフィルタ１２８の制御入力端子は、後で詳細に説明するようなフィルタ・パラメータ源に結合されている。
ＮＣＤ回路１３２の第１の出力端子は、それぞれＩデシメータ１０６およびＱデシメータ１１６からの隣接する２つのサンプルの間の次の送信機同期（送信機に同期した）サンプルの時間的位置を表す信号を発生する。ＮＣＤ回路１３２の第１の出力端子はＩ補間器１０８の制御入力端子と第２の加算器１３４の第１の入力端子とに結合されている。第２の加算器１３４の出力端子はＱ補間器１１８の制御入力端子に結合されている。第１の加算器１３０の第２の入力端子は、送信機同期サンプル間における公称時間遅延を表す信号を受け取る。第２の加算器１３４の第２の入力端子は１つの受信機補間サンプル・クロック・サイクル（周期）の１／２を表す信号を受け取る。
ＮＣＤ回路１３２からの第２の出力端子は、送信機同期サンプルがＩおよびＱ補間器１０８および１１８の各出力で現在利用可能であることを示す信号ＳＡＭＰＬＥ  ＥＮＢ（サンプル・イネーブル）を発生する。この信号を用いて、例えば送信機同期サンプルに対して同期的にそれぞれ動作するパルス成形フィルタ１１０および１２０のような後置の回路がイネーブル（可動化）される。ＮＣＤ回路１３２からの第３の出力端子は、送信シンボルに対応する送信機同期サンプルがＩおよびＱ補間器１０８および１１８の各出力で現在利用可能であることを示す信号ＳＹＭＢＯＬ  ＥＮＢ（シンボル・イネーブル）を発生する。この信号を用いて、送信機同期シンボルを表すサンプルに対して同期的に動作する、例えばスライサのような後置の回路がイネーブルされる。
次に動作を説明する。ＡＤ変換器１０２は、例えばヨーロッパ用の２９ＭＨｚおよび米国用の２２ＭＨｚ等の予期されるＩＦ中心周波数の少なくとも４倍の固定レート（周波数）のサンプルを発生する。次いで、ＡＤ変換器１０２のそのサンプルは、Ｉ復調器１０４およびＱ復調器１１４において０、＋１、０、−１復調によって復調されて、ＩおよびＱ  ＱＡＭ成分を表すＩおよびＱベースバンド受信サンプル・シーケンスがそれぞれ生成される。しかし、これらのサンプル・シーケンスは、送信機シンボル・タイミング（時間）に同期していない。さらに、Ｉチャンネルにおけるサンプルは、Ｑチャンネルにおけるサンプルに対してＡＤ変換器１０２の１サンプル分だけ進んでいる。これらのサンプル・シーケンスは、それぞれＩおよびＱデシメータ１０６および１１６においてデシメートされ（間引かれ）て、それぞれＡＤ変換器１０２のサンプル周波数の１／２のベースバンド・サンプル周波数のＩおよびＱサンプル・シーケンスが生成される。
ＮＣＤ回路１３２は、ベースバンド・サンプル・クロック・サイクル（ＡＤ変換器１０２のサンプル・クロック周波数の１／２の周波数のもの）の数で表現した、次の送信機同期サンプルに対する（までの）その瞬間の時間（instantaneous time）を表す固定小数点マルチビット（複数ビット）ディジタル信号を生成する。この遅延（時間）を表す信号の整数部は、次の送信機同期サンプルに対するベースバンド・サンプル・クロック周期の完全なサイクルの数を表す。また、この遅延を表す信号の小数部は、次の送信機同期サンプルに対する１つのベースバンド・サンプル・クロック周期の追加的な端数（一部分、分数）を表す。ＮＣＤ回路１３２からの遅延を表す信号の値は、位相エラー検出器１２６（ＩおよびＱ補間器１０８および１１８からのＩおよびＱサンプル・シーケンスに応動する）、ループフィルタ１２８および加算器１３０の協調動作によって連続的（断続的）に調整されて、後でさらに詳細に説明する形態でベースバンド・サンプルを送信機シンボル・タイミングに同期させる。
Ｉ補間器１０８は、ＮＣＤ回路１３２から供給された遅延を表す信号の小数部である制御信号を受け取る。また、Ｑ補間器１１８は、受け取ったＱサンプルのＩサンプルに対する時間的変位（ずれ）を第２の加算器１３４によって補償するように調整された、ＮＣＤ回路１３２から供給された遅延を表す信号の小数部である制御信号を受け取る。ＩおよびＱ補間器１０８および１１８は、遅延を表す信号の小数部によって表された隣接する２つのデシメーテッド（デシメートされた）サンプルの間の受信機ベースバンド・サンプル周期の端数部分で発生する補間サンプルを表すサンプルを、各受信機ベースバンド・サンプル・タイミングで発生する。
但し、ＩおよびＱ補間器によって生成された補間サンプルの全て（１つ１つ）が送信機同期サンプルを表すとは限らない。ＮＣＤ回路１３２は後でさらに詳細に説明する別の回路を含んでいる。その別の回路は、遅延を表す信号の現在値と先行サンプルの時間的位置とを処理して、ＩおよびＱ補間器１０８および１１８が送信機シンボル・タイミングに同期した補間サンプルを生成するその受信機サンプル・タイミング、を決定する。このタイミング（時点）でサンプル・イネーブル信号（ＳＡＭＰＬＥ  ＥＮＢ）が活動化（活性化）される。この信号は、受信機サンプルを同期的に処理する後置の回路（例えばパルス成形フィルタ１１０および１２０）によって使用されて、そのサンプルの処理がイネーブルされ、一方、補間器１０８および１１８によって生成されるが送信機シンボル・タイミングに同期しないその中間サンプルの処理がディスエーブル（disable）される。
同様に、図示された実施形態において、受信機は送信機シンボル・レートの２倍のレートで信号をサンプルする。従って、１つ置きの受信機サンプルだけが送信機シンボルを表す。ＮＣＤ回路１３２は後でさらに詳細に説明する別の回路を含んでいる。その別の回路は、受信機サンプルが送信機サンプルと同期したときに活動化（活性化）されるイネーブル信号（ＳＹＭＢＯＬ  ＥＮＢ）を発生する。そのイネーブル信号は、送信機シンボルを同期的に処理する後置の回路（例えば、図示されていないスライサ回路）によって使用されて、送信機シンボルを表すそのサンプルの処理がイネーブルされ、残りのサンプルの処理がディスエーブルされる。
図２は、図１に示された復調回路（１０４および１１４）およびデシメーション回路（１０６および１１６）を例示するより詳細なブロック図である。図２において、図１に示された要素と同じ要素には同じ参照番号が付されており、その詳細な説明は省略する。図２において、ＡＤ変換器クロック発生器１５０の出力端子はＡＤ変換器１０２およびモジュロ４（modulo-4）カウンタ１５２のそれぞれのクロック信号入力端子に結合されている。モジュロ４・カウンタ１５２の２ビット出力端子は、第１の４入力マルチプレクサ１４２、第２の４入力マルチプレクサ１４６、第１のゲート回路１５４および第２のゲート回路１５６のそれぞれの入力端子に結合されている。
第１の４入力マルチプレクサ１４２の各データ入力端子は、値０、＋１、０、−１のデータ信号を受け取る。第１の４入力マルチプレクサ１４２の出力端子は、第１の乗算器（マルチプライヤ）１４０の第１の入力端子に結合されている。ＡＤ変換器１０２の出力端子は、第１の乗算器１４０の第２の入力端子に結合されている。第１のマルチプレクサ１４２と第１の乗算器１４０との組合せによってＩ復調器１０４が形成される。第２の４入力マルチプレクサ１４６の各データ入力端子は値−１、０、＋１、０のデータ信号を受け取る。第２の４入力マルチプレクサ１４６の出力端子は第２の乗算器１４４の第１の入力端子に結合されている。ＡＤ変換器１０２の出力端子は第２の乗算器１４４の第２の入力端子に結合されている。第２のマルチプレクサ１４６と第２の乗算器１４４との組合せによってＱ復調器１１４が形成される。
第１の乗算器１４０の出力端子は、Ｉデシメータ１０６（図１）として動作する第１の同期的遅延回路１０６の入力端子に結合される。第１の遅延回路１０６のクロック入力端子はＡＤ変換器用クロック発生器１５０の出力端子に結合されている（図面を簡明にするために図示せず）。また、第２のゲート回路１５６の出力端子は、第１の遅延回路１０６のイネーブル入力端子に結合される。
第２の乗算器１４４の出力端子は第２の同期的遅延回路１６０の入力端子に結合されている。第２の遅延回路１６０の出力端子は第３の同期的遅延回路１６２の入力端子に結合されている。ＡＤ変換器クロック信号発生器１５０の出力端子は第２の遅延回路１６０および第３の遅延回路１６２のそれぞれのクロック入力端子に結合されている（図面を簡明にするために図示せず）。第１のゲート回路１５４の出力端子は第２の遅延回路１６０のイネーブル入力端子に結合されている。また、第２のゲート回路１５６の出力端子は第３の遅延回路１６２のイネーブル入力端子に結合されている。第２の遅延回路１６０と第３の遅延回路１６２との組合せによってＱデシメータ１１６（図１）が形成される。
次に動作を説明する。ＡＤ変換器用クロック信号発生器１５０は、期待される最高の送信機シンボル・レートの少なくとも４倍の周波数の固定周波数クロック信号を発生する。ＡＤ変換器用クロック信号発生器１５０は、公知の設計の水晶制御発振器であればよい。ＡＤ変換器用クロック信号はＡＤ変換器１０２およびモジュロ４・カウンタ１５２と第１と第２と第３の遅延回路の各クロック入力端子とに直接供給され、それらの遅延回路は上述したようにさらに各イネーブル信号に応動する。ＡＤ変換器用クロック信号はさらに他の後置の回路（図示せず）に供給してもよい。
モジュロ４・カウンタの出力信号の値は、０、１、２、３を連続的（断続的）に繰り返し、それぞれ第１と第２のマルチプレクサ１４２および１４６を制御する。図示された実施形態において、その制御信号の値が０のときには、マルチプレクサ１４２および１４６のそれぞれの最下部の入力端子が出力端子に結合される。制御信号の値が１のときには、その上の次の入力端子が出力端子に結合される。制御信号の値が２のときには、さらにその上の次の入力端子が出力端子に結合される。また、制御信号の値が３のときには、最上部の入力端子が出力端子に結合される。従って、第１のマルチプレクサ１４２はシーケンス−１、０、＋１、０を発生する。一方、第２のマルチプレクサ１４６はそれと同時に（並行して）シーケンス０、＋１、０、−１を発生する。これらのシーケンスが第１と第２の乗算器１４０および１４４に供給されて、ＡＤ変換器１０２からのＱＡＭ  ＩＦを表すサンプルをベースバンドへと復調する。
第１と第２の乗算器１４０および１４４によってそれぞれ発生された１つ置きのサンプルは０（ゼロ）値サンプルである。例えば、第１の乗算器１４０を参照すると、モジュロ４・カウンタ１５２からの出力信号の値が０または２であるときには、第１の乗算器１４０の出力信号は非０（０以外の値）である。また、モジュロ４・カウンタ１５２からの出力信号が１または３であるときには、第１の乗算器１４０の出力は０（ゼロ）である。第１の遅延回路１０６は、ＡＤ変換器クロック信号によってクロック制御され、第２のゲート回路１５６からの出力信号によってイネーブルされる。第２のゲート回路１５６は、モジュロ４・カウンタ１５２からの出力信号の値が０または２であるときにだけ、イネーブル信号を発生する。従って、第１の遅延回路１０６は、第１の乗算器１４０からの非０サンプルだけをラッチして、Ｉサンプル・ストリームをデシメートする（間引く）。同様の形態で、第１のゲート回路１５４は、モジュロ４・カウンタ１５２からの出力信号の値が１または３であるときにだけ、イネーブル信号を発生する。また、第２の遅延回路１６０は、第２の乗算器１４４からの非０のサンプルだけをラッチして、Ｑサンプル・ストリームをデシメートする。第３の遅延回路１６２は、ＡＤ変換器クロック信号によってクロック制御され、第２のゲート回路１５６からのイネーブル信号によってイネーブルされる。それによって、デシメーテッド（デシメートされた、デシメート済み）ＩおよびＱサンプル・ストリームを時間的に（temporally）整列（整合、時間合わせ）させる。
図３は、図１に示されたシステムにおけるＩ補間器１０８および／またはＱ補間器１１８用に使用される補間器の概観を示すより詳細なブロック図である。図３に示された実施形態において、Ｉ補間器１０８が示されている。例えば１６点ＱＡＭシステムのような比較的小さいコンステレーションを有するＱＰＳＫ変調またはＱＡＭ変調を用いた伝送システムにおいては、ハードウェア設計用の固定小数点算術演算の形で構成されたファロウ・アーキテクチャ・ピースワイズ・パラボリック補間器（Farrow architecture piecewise parabolic interpolator）を使用すればよい。このようなシステムでは、ピースワイズ・パラボリック・フィルタが使用できる。その理由は、ピーズワイズ・パラボリック・フィルタは充分な性能を持った複雑性の低い補間器を形成するからである。
しかし、例えば６４点または１２８点ＱＡＭ変調のような比較的大きなコンステレーションを有するＱＡＭ変調を使用する伝送システムにおいては、補間器に対して同相成分と直交成分の間で復元不可能なクロストークが生じるのを防止するためにより高い精度が要求される。さらに、補間器は、整数サイクル遅延調整を実行することができるものでなければならない。その理由は、図１の加算器１３４によってＱ補間器１１８用の補間器制御信号ＭＵに固定遅延期間（時間）１／２が加算されるからである。また、その補間器制御信号が０乃至１の補間器サンプル遅延期間の補間値を表すので、それらの補間器は０乃至１−１／２の補間器サンプル遅延期間を補間することができるものでなければならない。
図３において、入力端子ＩＮはＩデシメータ１０６の出力端子（図１）に結合されている。入力端子ＩＮは、予備補償（precompensation）フィルタ５０と補間回路７０の直列接続体（直列接続回路）に結合されている。補間回路７０の出力端子はＩ整合フィルタ（matched filter、マッチドフィルタ）１１０の入力端子に結合されている。補間器制御信号入力端子ＭＵはＮＣＤ回路１３２に（Ｑ補間器１１８の場合は加算器１３４を介して）結合されている。補間器制御信号ＭＵの１つの最上位ビット（ＭＳＢ）は補間回路７０に結合されている。補間器制御信号入力端子ＭＵの最下位ビット（ＬＳＢ）は減算器２５０の減数（subtrahend）入力端子に結合されている。減算器２５０の被減数（minuend）入力端子は値５１２を有する信号の信号源に結合されている。減算器２５０の出力端子は補間回路７０の入力端子に結合されている。
次に動作を説明する。ＮＣＤ回路１３２からの補間器制御信号は、２つのデシメーテッド・サンプル・タイミングの間の補間サンプルの所望の時間的位置を表す０〜１０２３の範囲の値を有する１０ビットの信号である。従って、図示された実施形態においては、デシメーテッド・サンプル間の時間間隔（時間区間）が１０２４個の部分に分割される。Ｉ補間器１０８の場合には、この信号にさらに１つの“０”値の最上位ビットがパッディングされ（埋め込まれ）て、その補間器制御信号ＭＵはＮＣＤ回路１３２（図１）から受け取られる１１ビット信号であってそれ以外には変更のない信号である。しかし、Ｑ補間器１１８の場合には、加算器１３４（図１）において、ＮＣＤ回路１３２からの補間器制御信号にデシメーテッド・サンプル周期（期間）の１／２を表す値を有する信号が加算される。図示された実施形態においては、その信号は値５１２を有する。従って、Ｑ補間器１１８における補間器制御信号ＭＵは５１２〜１５３５の範囲の値を有する１１ビットの信号である。受け取った補間器制御信号ＭＵは、補間回路７０に供給される前に、減算器２５０においてその値から５１２を減算することによって２の補数（two's complement）形式に変換される。
予備補償フィルタ５０と補間回路７０の組合せによって、後でさらに詳細に説明する形態で補間器制御信号ＭＵによって制御された各デシメーテッド・サンプル・タイミングの間の中間時間位置で補間サンプルが生成される。
図４は、図３に示された補間器１０８において使用される予備補償フィルタ５０のブロック図である。予備補償フィルタの入力端子はＩデシメータ１０６（図１）に結合されている。入力端子ＩＮは遅延回路５１〜５７の直列接続体に結合されている。遅延回路５１〜５７の各出力端子は対応するタップ重み付け回路６１〜６７の各入力端子に結合されている。タップ重み付け回路６１〜６７の重みは、それぞれ−１、８、−３２、９６、−３２、８および−１である。タップ重み付け回路６１〜６７の各出力端子は加算器６８の対応する各入力端子に結合されている。加算器６８の出力端子は、１１÷５１２の重みを有する正規化重み付け回路６９の入力端子に結合されている。正規化重み付け回路６９の出力端子は、補間回路７０の入力端子（図３）に結合されている。予備補償フィルタ５０は、公知の形態で動作して、補間回路７０によって導入される周波数歪みの予備補償を行う。
図５は図３に示された補間器１０８において使用される補間回路７０のブロック図である。図５において、入力端子ＩＮは予備補償フィルタ５０（図３）の出力端子に結合されている。入力端子ＩＮは遅延回路７１〜７５の直列接続体に結合されている。遅延回路７１の出力端子は第１のマルチプレクサ７６の“１”入力端子に結合されている。遅延回路７２の出力端子は第１のマルチプレクサ７６の“０”入力端子と第２のマルチプレクサ７７の“１”入力端子とに結合されている。遅延回路７３の出力端子は、第２のマルチプレクサ７７の“０”入力端子と第３のマルチプレクサ７８の“１”入力端子とに結合されている。遅延回路７４の出力端子は第３のマルチプレクサ７８の“０”入力端子と第４のマルチプレクサ７９の“１”入力端子とに結合されている。遅延回路７３の出力端子は第４のマルチプレクサ７９の“０”入力端子に結合されている。補間器制御信号ＭＵ（ＭＵ（１０））の最上位ビット（ＭＳＢ）は、第１、第２、第３および第４のマルチプレクサ７６〜７９の各制御端子に共通に結合されている。
第１のマルチプレクサ７６の出力端子は、重み−１および１をそれぞれ有する重み付け回路８４および８８のそれぞれの入力端子に結合されている。第２のマルチプレクサ７７の出力端子は、重み３、−１、−１および１／２をそれぞれ有する重み付け回路８３、８７、９０および９２のそれぞれの入力端子に結合されている。第３のマルチプレクサ７８の出力端子は、重み−３、−１、１および１／２をそれぞれ有する重み付け回路８２、８６、８９および９１のそれぞれの入力端子に結合されている。第４のマルチプレクサ７９の出力端子は、重み１および１をそれぞれ有する重み付け回路８１および８５のそれぞれの入力端子に結合されている。
重み付け回路８１〜８４の各出力端子は、加算器９３の対応する入力端子に結合されている。重み付け回路８５〜８８の各出力端子は、加算器９４の対応する入力端子に結合されている。重み付け回路８９および９０の各出力端子は加算器９５の対応する入力端子に結合されており、重み付け回路９１および９２の各出力端子は加算器９６の対応する入力端子に結合されている。
加算器９３の出力端子は、重み１÷８および２３÷１２８の重みをそれぞれ有する重み付け回路９７および９８の各入力端子に結合されている。また、加算器９４の出力端子は重み３１÷１２８および３÷６４をそれぞれ有する重み付け回路９９および１００の各入力端子に結合されている。重み付け回路９７の出力端子は乗算器１１の第１の入力端子に結合されている。乗算器１１の出力端子は加算器１２の第１の入力端子に結合されている。加算器１２の第２の入力端子は重み付け回路９９の出力端子に結合されている。加算器１２の出力端子は乗算器１３の第１の入力端子に結合されている。乗算器１３の出力端子は加算器１４の第１の入力端子に結合されている。加算器１４の第２の入力端子は重み付け回路９８の出力端子に結合されている。加算器１４の第３の入力端子は加算器９５の出力端子に結合されている。加算器１４の出力端子は乗算器１５の第１の入力端子に結合されている。乗算器１５の出力端子は加算器１６の第１の入力端子に結合されている。加算器１６の第２の入力端子は重み付け回路１００の出力端子に結合されている。加算器１６の第３の入力端子は加算器９６の出力端子に結合されている。加算器１６の出力端子は、補間されたＩサンプルを発生し、Ｉ整合フィルタ１１０（図１）の入力端子に結合されている。減算器２５０（図３）からの補間器制御信号の１０個の最下位ビット（ＬＳＢ）は乗算器１１、１３および１５のそれぞれの第２の入力端子に結合される。
次に動作を説明する。遅延回路７１〜７５は補間サンプルの計算に使用されるデシメーテッド・サンプルを保持する（そのデシメーテッド・サンプルから補間サンプルが計算される）。マルチプレクサ７６〜７９は、（Ｑ補間器１１８において）整数補間遅延期間が発生する可能性に対して（発生した場合に）調整を行うように動作する。上述のように、Ｉ補間器１０８においては、そのような可能性はなく、補間器制御信号ＭＵの１１番目の最上位ビットは常に“０”値である。しかし、Ｑ補間器１１８の場合には、補間器制御信号の値は、デシメーテッド・サンプル遅延の１／２乃至１−１／２の値を表し得る。補間器遅延値が１より小さいときには、Ｉ補間器１０８に対して、補間器制御信号ＭＵの最上位ビットは論理“０”信号である。しかし、遅延値が１より大きいときには、補間器制御信号ＭＵの最上位ビット（即ちＭＵ（１０））論理“１”信号である。
補間器制御信号ＭＵの最上位ビット（ＭＵ（１０））が論理“０”信号であるときには、マルチプレクサ７６〜７９の各“０”入力端子がその各出力端子に結合される。また、補間器制御信号ＭＵの最上位ビット（ＭＵ（１０））が論理“１”信号であるときには、マルチプレクサ７６〜７９の各“１”入力端子がその各出力端子に結合される。補間器遅延が１より小さい（即ちＭＵ（１０）が“０”）であるときには、遅延回路７２〜７５の出力端子が、補間すべき重み付け回路８１〜９２の各入力端子に結合される。補間器遅延が１またはそれより大きい（即ちＭＵ（１０）が“１”）のときには、遅延回路７１〜７４の各出力端子が、補間すべき重み付け回路８１〜９２の各入力端子に結合される。これによって、Ｑ補間器１１８における整数補間器遅延の可能性に対して補償が行われる。マルチプレクサ７６〜７９を使用せずにＩ補間器を構成することもできる。その場合、代替構成として、遅延回路７２〜７５の各出力端子は、図５に示されているような対応する重み付け回路の各入力端子に直接結合される。
重み付け回路８１〜９２と、加算器９３〜９６と、重み付け回路９７〜１００と、乗算器および加算器１１〜１６の直列接続体との組合せによって、減算器２５０からの２の補数の制御信号（ＭＵ（０：９）−５１２）の制御の下で補間が公知の形態で行われる。図４に示された予備補償フィルタ５０および／または図５に示された補間器７０を、予備補償フィルタ５０または補間器７０の応答特性を変更することなく要求されるスループット（throughput）を実現するようにパイプライン形アーキテクチャで構成し得ることは、この分野の専門家には明らかである。さらに、予備補償フィルタ５０はそれを転置した形式（transposed form）で構成してもよい。
また、ｎ−１／２デシメーテッド・サンプル周期（期間）の群遅延を有するフィルタを形成することが可能であることも、この分野の専門家には明らかである。そのようなフィルタを図５のＱ補間回路１１８と連結し、ｎデシメーテッド・サンプル周期の対応する遅延をＩ補間器１０８に連結することができる。そのフィルタは、ｎ−１／２デシメーテッド・サンプル周期の遅延を与え、加算器１３４（図１）とマルチプレクサ７６〜７９を不要にする。その対応する遅延はＩ補間器１０８用の予備補償フィルタ５０において形成することができる。
図６は図１に示された位相エラー検出器１２６のより詳細なブロック図である。図１において、Ｉサンプル入力端子（Ｉ  ＳＡＭＰ）はＩ補間器１０８の出力端子に結合されている。また、Ｑサンプル入力端子（Ｑ  ＳＡＭＰ）はＱ補間器１１８（図１）の出力端子に結合されている。Ｉ  ＳＡＭＰ入力端子は、遅延素子２０２と、遅延素子２０３と、総和器（加算器）２０８の反転入力端子とからなる直列接続体に結合されている。Ｉ  ＳＡＭＰ入力端子は総和器２０８の第２の入力端子にも結合されている。総和器２０８の出力端子は乗算器２１０の第１の入力端子に結合されている。また、遅延素子２０２の出力端子は乗算器２１０の第２の入力端子にも結合されている。乗算器２１０の出力端子は総和器（加算器）２１４の第１の入力端子に結合されている。
Ｑ  ＳＡＭＰ入力端子は、遅延素子２０４と、遅延素子２０５と、総和器（加算器）２０６の反転入力端子とに結合されている。また、Ｑ  ＳＡＭＰ入力端子は総和器２０６の第２の入力端子にも結合されている。総和器２０６の出力端子は乗算器２１２の第１の入力端子に結合されている。遅延素子２０４の出力端子は乗算器２１２の第２の入力端子にも結合されている。乗算器２１２の出力端子は総和器２１４の第２の入力端子に結合されている。総和器２１４の出力端子は、全く公知の形態で、受信機におけるＮＣＤ回路１３２によって生成される各送信機同期サンプリング信号と送信信号の実際のサンプリング・タイミングの間の位相エラー（誤差）を表す信号を供給する。
図７は、図１に示されたループフィルタ１２８のより詳細なブロック図である。位相エラー検出器１２６（図６）の出力は除算器（分割器）２０および２２に結合される。図示された実施形態において除算器２０および２２はバレル・シフタ（barrel shifter）として構成されている。フィルタ・ループ積分定数（integral constant）Ｋiがシフタ２０に供給され、ループ比例定数（proportional constant）Ｋpがシフタ２２に供給される。ループ積分定数Ｋiとループ比例定数Ｋpは公知の形態でシステム・マイクロプロセッサ（図示せず）によって計算されて、マイクロプロセッサによって設定された各レジスタ（図示せず）を介して除算器２０および２２にそれぞれ供給される。
除算器２０の出力は加算器２４の第１の入力端子に結合されている。加算器２４の出力は遅延ユニット２６の入力端子に結合されており、遅延ユニット２６は、ＮＣＤ回路１３２（図１）からのシンボル・クロック・イネーブル信号によってイネーブルされるとＡＤ変換器クロック信号発生器１５０（図２）からのＡＤ変換器クロック信号によってクロック制御される。遅延ユニット２６の出力は加算器２４の第２の入力端子と加算器２８の第１の入力端子とに結合されている。加算器２４において、除算器２０からの信号と遅延２６からのその信号（加算された信号）を遅延させたもの（version）とが加算される。除算器２２の出力端子は加算器２８の第２の入力端子に結合されている。遅延ユニット２６からの信号と除算器２２の出力とが加算器２８によって加算される。加算器２８の出力はインバータ（反転器）ユニット３０によって単位利得（ゲイン１）を用いて反転される。第１と第２の除算器２０および２２、加算器２４および２８、遅延ユニット２６およびインバータ・ユニット３０の組合せによって、２次のループフィルタ１２８が形成される。インバータ・ユニット３０の出力はループフィルタ１２８の出力を形成する。この出力は、補間されたＩサンプル・タイミングと送信機クロックに同期した理想的サンプリング・タイミングの間の位相差を表す。
公称遅延レジスタ３１は、システム・マイクロプロセッサ（図示せず）から、送信機同期デシメーテッドＩサンプリング・タイミング間の公称（nominal、公称）または期待（予期）される時間遅延を表す値を受け取る。この公称遅延値は後で詳細に説明する形態でシステム・マイクロプロセッサによって計算される。図示された実施形態において、受信信号はシンボル・レートの２倍のレートでサンプルされて、サンプリング信号間の公称遅延が送信シンボル間の期待される間隔（期間）の２分の１になるようになっている。公称遅延レジスタ３１の出力は総和器（加算器）１３０の第１の入力端子に結合される。加算器１３０においてループフィルタ１２８の出力と所定の公称遅延値とが加算される。加算器１３０からの出力信号は、送信機シンボル・クロックに同期したサンプル間のその瞬間の時間を表すディジタル信号である。公称遅延レジスタ３１は、捕捉を高速に行うために受信機タイミング・ループが入来シンボル・レートを初期に（最初から）良く近似することができるように設定されている。そのシステムのプルイン・レンジ（pull-in range）は位相エラー検出器１２６の特性によってのみ制限される。
加算器１３０からの信号の値は、ＡＤ変換器のサンプル周期の２倍であるデシメーテッドＩサンプル周期（期間）の数で表現した固定小数点数（fixed-point number）であり、送信機同期サンプリング・タイミング間の完全なＩサンプル周期の数を表す整数部と、隣接する２つのＩサンプルの間のサンプリング・タイミング（時間）を表す小数部とを含んでいる。図示された実施形態においては、加算器１３０からのディジタル信号は、整数部を担う２つの最上位ビットと小数部を担う残りの下位ビットとで構成された２６ビットの固定小数点ディジタル信号である。システム・マイクロプロセッサは次のような形態で公称遅延レジスタ３１に値を挿入する。まず、公称遅延レジスタ３１には論理値“１”の信号が挿入される。次いで、その信号は２４桁左にシフトされる。それによって整数部の最下位ビットに論理“１”信号が設定される。それはディジタル論理表現で次のように表される。
１＜＜ＲＳ−ＩＳ      （１）
ここで、ＲＳは公称遅延レジスタのサイズ（大きさ）、例えば図示された実施形態では２６ビットであり、ＩＳは整数部のサイズ、例えばこの実施形態では２ビットである。図示された実施形態では、この表現は次のようになる。
１＜＜（２６−２）      （２）
次いで、システム・マイクロプロセッサによって計算を行って、固定周波数デシメーテッドＩサンプル・クロック周期の数で表された送信機同期サンプル間の公称遅延を次式のように決定する。
Ｄ＝ＦＲ／（２×Ｓ）      （３）
ここで、Ｄは固定周波数デシメーテッドＩサンプル・クロック周期の数で表現された送信機同期サンプル間の公称遅延であり、ＦＲは固定周波数デシメーテッドＩサンプル周波数であり、Ｓは送信機シンボル周波数である。その計算の結果が公称遅延レジスタ３１の前の内容と合成される。式（１）および／または（２）の結果によって公称遅延レジスタ３１に先に挿入された値“１”を補償するために、式（３）で計算した公称遅延値Ｄから値１を減算しなければならない。このようにして、システム・マイクロプロセッサによって公称遅延レジスタ３１に設定される公称遅延値（図１）は次の式で記述される。
ＤＲ３１＝（１＜＜（２６−２））×（（ＦＲ／（２×Ｓ））−１）      （４）
ここで、ＤＲ３１はシステム・マイクロプロセッサによって公称遅延レジスタ３１に格納（記憶）される値である。加算器１３０の出力端子において発生する２６ビット制御信号はＮＣＤ回路１３２の入力端子（図１）に供給される。
図８は図１に示されたＮＣＤ回路１３２のより詳細なブロック図である。加算器１３０からの制御信号（図１）はマルチプレクサ（ＭＵＸ）３４の１つの入力端子に供給される。そのマルチプレクサの他の入力端子は値−１を表す値を受け取る。加算器３６はマルチプレクサ３４の出力に結合された第１の入力端子を有する。加算器３６の出力端子はアキュムレータ（累算器）として機能する遅延ユニット３８に結合されている。そのアキュムレータ３８は、ゲート回路１５６（図２）からの固定周波数デシメーテッド・サンプル・クロック信号（即ちＩデシメータ１０６とＱデシメータ１１６の出力遅延素子１６２とをイネーブルするクロック・イネーブル信号と同じもの）によってイネーブルされると、ＡＤ変換器クロック信号によってクロック制御される。アキュムレータ３８の出力は、次の送信機同期サンプルまでの残り時間を表すディジタル信号である。アキュムレータ３８からのディジタル信号は、次の送信機同期サンプルまでのＩサンプル・タイミング周期の数を表す整数部と、次の送信機同期サンプルまでのＩサンプル・タイミング（時間）の追加的な端数を表す小数部とを含んでいる。
図示された実施形態において、ディジタル・アキュムレータ３８の出力信号は整数部を担う２つの最上位ビットと小数部を担う残りの下位ビットとを有する２６ビット固定小数点遅延を表すディジタル信号である。ディジタル算術演算回路の分野の専門家には、異なる様々なアキュムレータのサイズおよびフォーマットが使用できることは明らかである。アキュムレータ３８の信号は、この信号から２つの最上位ビット（ビット０−１）を選択する整数部セレクタ（選択器）４０に供給される。その整数部は比較器回路４１に供給され、その比較器回路４１は整数部が０に等しいときに信号を発生する。また、アキュムレータ３８は小数部セレクタ４８にも供給され、そのセレクタ４８は補間器遅延信号の小数部の１０個の最上位ビット（ビット２−１１）を含んだ信号ＭＵを発生する。そのＭＵ信号は、Ｉ補間器１０８の制御入力端子に結合され、また加算器１３４を介してＱ補間器１１８の制御入力端子（図１に示した通り）に結合される。また、全２６ビット・アキュムレータ（full 26-bit accumulator）３８の信号は加算器３６の第２の入力端子に結合される。
比較器４１の出力はマルチプレクサ３４の制御入力端子と遅延素子４２とに結合される。遅延素子４２は、補間器制御信号ＭＵの発生とその制御信号に応答して発生した位相エラー検出器１２６の対応する出力との間の遅延を整合（マッチ）させるのに必要な遅延を与える。時間遅延素子４２の出力は、サンプル・クロック・イネーブル信号であり、モジュロ２・カウンタ４４のクロック入力端子とＡＮＤ（論理積、アンド）ゲート４６の第１の入力端子にも供給される。モジュロ２・カウンタ４４の出力端子はＡＮＤゲート４６の第２の入力端子に結合されている。ＡＮＤゲート４６の出力はシンボル・クロック・イネーブル信号を供給する。モジュロ２・カウンタ４４は、例えばＤ形フリップフロップ（ＦＦ）を含んでいて、この例の場合には２で除算する（÷２）。この演算は、１シンボル当たり２つのサンプルが供給されるこのアプリケーションで用いられる。その他のアプリケーションでは、例えば１シンボル当たり４つのサンプルが使用される場合には、カウンタ４４はモジュロ４・カウンタであり、４で除算する（÷４）機能を有する。
次に動作を説明する。固定周波数デシメーテッド・サンプル・クロックの周波数は、期待される最高の送信機シンボル周波数の２倍より僅かに高い周波数である。システム・マイクロプロセッサは、現在受信中の信号のシンボル・レートに対する公称または期待されるサンプル・タイミング周期を計算して、その値を公称遅延レジスタ３１にロードする。これによって、近似的に（ほぼ）正確なサンプル周期でＮＣＤ回路１３２の動作が開始される。位相エラー検出器１２６と関連するループフィルタ１２８とが協調して、ＮＣＤ回路１３２を調整してそれを送信信号の実際のシンボル・レートにロック（固定）する。遅延素子４２からのサンプル・クロック・イネーブル信号と、ＡＮＤゲート４６からのシンボル・クロック・イネーブル信号とは、信号処理チェーン中の後置の処理構成素子によって使用される。例えば、パルス成形フィルタ１１０および１２０（図１）は、固定周波数サンプル・クロックとサンプル・イネーブル・クロック信号の双方を受け取る。
上述したように、加算器１３０（図１）は、１つの送信機同期サンプルから次の送信機同期サンプルまでの公称時間遅延を表すディジタル信号を発生する。ＮＣＤのアキュムレータ３８は次の送信機同期サンプル・タイミングまでのその瞬間の残りの時間を表すディジタル信号を発生する。図示された実施形態においては、これらの時間を表す信号は、整数部を担う２つの最上位ビットと小数部を担う残りの下位ビットとを有する固定小数点２６ビット２進ワード（語）によって表される。これらの信号によって表される時間値は、ゲート回路１５６（図２）からの固定周波数デシメーテッド・サンプル・クロックの周期で表現したものである（図２）。図示された実施形態の時間を表す信号は０乃至４−２24の範囲を有する。例えば、値“１”は、固定周波数デシメーテッド・サンプル・クロックの１つの周期を表し、値01 0000 0000 0000 0000 0000 00002を有する。ここで、添字の２は、その値が２を底（進法、ベース）として表されまたは２進法フォーマットで表されていることを意味する。
アキュムレータ３８に記憶された時間遅延の整数部が０より大きい場合には、次の送信機同期サンプルが取出される前に１つの固定周波数デシメーテッド・サンプル周期より長い期間が経過しなければならない。この条件において、比較器４１の出力は理論“０”信号である。マルチプレクサ３４は、比較器４１における論理“０”信号によって値−１の信号を加算器３６に結合するように調整される（条件付けられる）。一方、加算器３６は、アキュムレータ３８における信号の値に−１信号を加算し（即ちその値から１を減算し）、この新しく減分変化した（decremented）値をアキュムレータ３８に格納（記憶）する。その結果、アキュムレータ中の値は１だけ減分変化され、アキュムレータ３８の値の整数部はカウントダウン（減数）される。さらに、比較器４１の出力が論理“０”信号なので、サンプル・クロック・イネーブル信号とシンボル・クロック・イネーブル信号（両方とも遅延ユニット４２によって適正に遅延される）の何れも活動状態（活性状態）にない。この状態は整数部が０（ゼロ）になるまで継続する。
アキュムレータ３８の値の小数部は、次の送信機同期サンプルが取出されるまでの固定周波数デシメーテッド・サンプル周期の端数を表している。上述のように、小数部の最上位の１０ビット（ＭＵ）を使用してＩおよびＱ補間器１０８および１１８が制御される。次の送信機同期サンプルが取出されるまでに別の完全な固定周波数同期サンプルが残っていないときには、アキュムレータ３８における信号の整数部が０（ゼロ）となる。この場合、比較器４１からの出力信号は論理“１”信号となる。
比較器４１からの出力信号が論理“１”信号となると、アキュムレータ３８の値の小数部のＭＵ信号部（即ち最上位１０ビット）によって制御される中間タイミング（時間）において、ＩおよびＱ補間器１０８および１１８から補間サンプルが取出され、サンプル・クロック・イネーブル信号が発生されて、後置の回路が、クロックを入力してその新しく発生したサンプルを処理するようにイネーブルされる。さらに、モジュロ２・カウンタ４４はクロック制御されて、送信機シンボル・タイミングになると、ＡＮＤゲート４６が同様にシンボル・クロック・イネーブル信号を発生する。
同時に、マルチプレクサ３４は加算器１３０（図１）からの信号を加算器３６に渡すように調整されている（条件付けられている）。加算器３６は、加算器１３０からの理想的送信機同期サンプリング周期とアキュムレータ３８からの小数部とを合成する（上述のように整数部は０（ゼロ）である。）。このようにして、次の送信機同期サンプルが取出されるまでの残りの時間がアキュムレータ３８に設定される。そのループは、ループフィルタ１２８および加算器１３０を介して位相エラー検出器１２６の出力信号に応答して変化するＮＣＤ回路１３２の制御信号値によって閉じられる。
図９は、本発明によるＱＡＭシンボル・タイミング復元システムの代替実施形態のブロック図である。図９において、図１に示された要素と同じ要素には同じ参照番号が付されており、以下では説明を省略する。図９において、ＡＤ変換器１０２の出力端子は補間器１０３の入力端子に結合されている。補間器１０３の出力端子は、Ｉ復調器１０４とＩデシメータ１０６の直列接続体と、Ｑ復調器１１４とＱデシメータ１１６の直列接続体とに結合されている。Ｉデシメータ１０６の出力端子はＩ整合フィルタ１１０に結合されている。Ｑデシメータ１１６の出力端子は１整合フィルタ１２０の入力端子に結合されている。図９に例示されたシステムの残りの部分は、図１に例示されたシステムにおけるものと同じである。
図９において、同相および直交成分と整列した受信ＱＡＭサブキャリア（副搬送波）周波数の４倍（４×ｆｓｃ）の補間されたサンプルが補間器１０３によって生成されることを除いて、その補間器１０３は図１のシステムと同様に動作する。この場合、加算器１３０に供給される公称遅延は、固定周波数ＡＤ変換器サンプリング・クロックのサイクルの数で表現した４×ｆｓｃサンプル間の公称タイミング周期を表す。ＮＣＤ回路１３２’は、次の４×ｆｓｃのサンプルが発生するまでのＡＤ変換器サンプル周期の端数を表す補間器制御信号を生成する。その補間されたサンプルが復調器１０４および１１４およびデシメータ１０６および１１６に供給されて、ＩおよびＱサンプル・ストリームが生成される。
図９に示されたシステムではただ１つの補間器１０３だけが必要であり、その補間器は、より良い性能を有し、図１のシステムにおけるようなシンボル・レートの２倍のレートの代わりにシンボル・レートの４倍のレートで動作することは、この分野の専門家には明らかである。
【図１】
0003886159.tif 000002
【図２】
0003886159.tif 000003
【図３】
0003886159.tif 000004
【図４】
0003886159.tif 000005
【図５】
0003886159.tif 000006
【図６】
0003886159.tif 000007
【図７】
0003886159.tif 000008
【図８】
0003886159.tif 000009
【図９】
0003886159.tif 000010