(57)【特許請求の範囲】
【請求項１】
コレクタ層を有するコレクタを備え、前記コレクタ層は、真性コレクタ領域及び外因性コレクタ領域を有しており、前記外因性コレクタ領域の厚さは前記真性コレクタ領域の厚さより大きく、
前記外因性コレクタ領域上に設けられた外部ベース層と、前記外因性コレクタ領域上、前記外部ベース層上及び前記真性コレクタ領域上に設けられた真性ベース層とを有するベースを備え、
前記真性ベース層上に設けられたエミッタ層を有するエミッタを備え、前記真性コレクタ領域上では前記コレクタ層と前記エミッタ層との間に前記外部ベース層が無く、該エミッタ層のバンドギャップは、前記真性ベース層のバンドギャップより大きく、
ベース・コレクタメサ上に設けられたベース電極を備え、前記ベース・コレクタメサは、前記コレクタ層、前記外部ベース層および前記真性ベース層を含み、前記ベース電極は、前記外因性コレクタ領域、前記外部ベース層および前記真性ベース層上に設けられており、
前記真性ベース層と前記外部ベース層との間に設けられ前記真性ベース層と異なる導電型の化合物半導体層を備える、ヘテロ接合バイポーラトランジスタ。
【請求項２】
半絶縁性ＩｎＰ基板を更に備え、
前記コレクタは、前記半絶縁性ＩｎＰ基板と前記コレクタ層との間に設けられたサブコレクタ層を有しており、
前記化合物半導体層は、アンドープＩｎＧａＡｓ半導体であり、
前記真性ベース層はｐ型ＩｎＧａＡｓ半導体であり、
前記外部ベース層はｐ型ＩｎＧａＡｓ半導体であり、
前記エミッタ層はＩｎＰ半導体である、請求項１に記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記エミッタ層は、前記外部ベース上に更に設けられている、請求項１に記載のヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合バイポーラトランジスタ及びヘテロ接合バイポーラトランジスタを製造する方法に関する。
【０００２】
【従来の技術】
ヘテロ接合バイポーラトランジスタの一タイプは、エミッタにワイドバンドギャップを有する半導体を用いている。このトランジスタはエミッタ注入効率が高いので、高い電流利得を達成できる。トランジスタは、高周波特性と高速スイッチング特性に優れている。
【０００３】
【発明が解決しようとする課題】
発明者らは、ヘテロ接合バイポーラトランジスタの開発に従事している。発明者らは、トランジスタの性能を更に向上させるために研究を行っている。この研究によれば、優れた高周波特性のヘテロ接合バイポーラトランジスタを得るためには、ベース−コレクタ容量(Ｃbc)とベース抵抗(ｒbb)との積を小さくすることが必要であることが明らかになった。発明者らは、ベース−コレクタ容量(Ｃbc)とベース抵抗(ｒbb)との積を小さくできる構造について検討することにした。
【０００４】
そこで、本発明の目的は、ベース−コレクタ容量及びベース抵抗を低減できる構造を有するヘテロ接合バイポーラトランジスタ及びこのトランジスタを製造する方法を提供することとした。
【０００５】
【課題を解決するための手段】
本発明の一側面は、ヘテロ接合バイポーラトランジスタに関する。このトランジスタは、コレクタ層を有するコレクタを備え、前記コレクタ層は、真性コレクタ領域及び外因性コレクタ領域を有しており、前記外因性コレクタ領域の厚さは前記真性コレクタ領域の厚さより大きく、該トランジスタは、前記外因性コレクタ領域上に設けられた外部ベース層と、前記外因性コレクタ領域上、前記外部ベース層上及び前記真性コレクタ領域上に設けられた真性ベース層とを有するベースを備え、該トランジスタは、前記真性ベース層上に設けられたエミッタ層を有するエミッタを備え、前記真性コレクタ領域上では前記コレクタ層と前記エミッタ層との間に前記外部ベース層が無く、該エミッタ層のバンドギャップは、前記真性ベース層のバンドギャップより大きく、該トランジスタは、ベース・コレクタメサ上に設けられたベース電極を備え、前記ベース・コレクタメサは、前記コレクタ層、前記外部ベース層および前記真性ベース層を含み、前記ベース電極は、前記外因性コレクタ領域、前記外部ベース層および前記真性ベース層上に設けられており、前記真性ベース層と前記外部ベース層との間に設けられ前記真性ベース層と異なる導電型の化合物半導体層を備える。
【０００６】
真性コレクタ領域上に真性ベース層を設けると共に、外部ベース層を外因性コレクタ領域上に設けている。また、外因性コレクタ領域の厚さは真性コレクタ領域の厚さより大きい。故に、外因性コレクタ領域では、ベース抵抗が低く且つベース・コレクタ容量も小さい。
【０００７】
ヘテロ接合バイポーラトランジスタは、真性ベース層と外部ベース層との間に設けられ真性ベース層と異なる導電型の化合物半導体層を更に備えるようにしてもよい。製造工程において、成膜装置内の石英ジグといった道具からの不純物がパイルアップした不純物層が外部ベース層上に形成されることがある。化合物半導体層は、不純物層が真性ベース層の形成に影響することを低減するために役立つ。
【０００８】
このトランジスタでは、エミッタ層は、外部ベース上に更に設けられている。エミッタ層は、真性ベース層の表面が露出されないように外部ベース上に設けられることができる。
【０００９】
このトランジスタは、半絶縁性ＩｎＰ基板を更に備えることができる。コレクタは、半絶縁性ＩｎＰ基板とコレクタ層との間に設けられたサブコレクタ層を有することができる。化合物半導体層は、アンドープＩｎＧａＡｓ半導体であり、真性ベース層は、ｐ型ＩｎＧａＡｓ半導体であり、外部ベース層は、ｐ型ＩｎＧａＡｓ半導体であることができる。エミッタ層はＩｎＰ半導体であることができる。
【００１０】
このトランジスタでは、外因性コレクタ領域を真性コレクタ領域の周囲に設けるようにしてもよい。外因性領域がトランジスタとして動作する真性領域を囲むので、真性領域がメサのエッジに現れない。
【００１１】
本発明の別の側面は、エミッタ層のバンドギャップは真性ベース層のバンドギャップより大きいヘテロ接合バイポーラトランジスタを製造する方法に関する。この方法は、(ａ)サブコレクタ膜、コレクタ膜、外部ベース膜を基板上に形成する工程、(ｂ)外部ベース膜上に形成されたマスク層を用いてコレクタ膜及び外部ベース膜をエッチングして、部分的に露出されたコレクタ領域を形成する工程、(ｃ)コレクタ領域及び外部ベース膜上に、エミッタ膜、エミッタコンタクト膜及び真性ベース膜を形成する工程、(ｄ)エミッタコンタクト膜をエッチングして、エミッタコンタクト層を形成する工程、(ｅ)コレクタ膜、外部ベース膜、真性ベース膜及びエミッタ膜をエッチングして、コレクタ層、外部ベース層、真性ベース層及びエミッタ層を形成する工程を備える。
【００１２】
この方法は、サブコレクタ膜、コレクタ膜、外部ベース膜を形成する第１の成膜工程と、エミッタ膜、エミッタコンタクト膜及び真性ベース膜を形成する第２の成膜工程との間に、コレクタ領域が部分的に露出するようにコレクタ膜及び外部ベース膜をエッチングしている。部分的に露出されたコレクタ領域には、外部ベース膜を介すること無く真性ベース膜が形成される。外部ベース膜下のコレクタ膜厚は、露出されたコレクタ領域の厚さより厚くなる。
【００１３】
この方法は、真性ベース膜を形成する工程に先立って、不純物が意図的に添加されていないアンドープ半導体層を形成する工程を更に備えることができる。第１の成膜工程を終了する際にパイルアップ層が外部ベース膜上に形成される。アンドープ半導体層は、不純物がパイルアップした不純物層が真性ベース膜の形成に影響することを低減する。
【００１４】
この方法は、サブコレクタ膜、コレクタ膜、外部ベース膜、真性ベース膜及びエミッタコンタクト膜の各々は、ＩｎＧａＡｓ半導体膜を含むことができる。基板は、半絶縁性ＩｎＰ基板であることができる。エミッタ膜はＩｎＰ半導体膜を含むことができる。
【００１５】
ヘテロ接合バイポーラトランジスタ及びその製造方法では、外部ベース層はｐ型ドーパントとして亜鉛を含み、真性ベース層はｐ型ドーパントとして炭素を含む。このドーパントの組み合わせにより、相対的に厚さの小さい真性ベース層に不純物濃度を高くできる炭素を用いると共に、相対的に厚さの大きい外部ベース層に活性化が容易なＺｎを用いることができる。
【００１６】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【００１７】
【発明の実施の形態】
例示として示される本発明の実施の形態を図面を参照しながら説明する。可能な場合には、同一の部分には同一の符号を付する。
【００１８】
(第１の実施の形態)
図１は、本実施の形態に係わるヘテロ接合バイポーラトランジスタを示す平面図である。図２(ａ)は、図１のI−I線に沿った断面図である。図２(ｂ)は、図１のII−II線に沿った断面図である。
【００１９】
本実施の形態に係わるヘテロ接合バイポーラトランジスタ(以下、トランジスタと記す)１ａは、III−Ｖ族化合物半導体から形成されたｎｐｎタイプトランジスタであり、そのエミッタ層のバンドギャップはベース層のバンドギャップより大きい。
【００２０】
図１を参照すると、トランジスタ１ａは、基板２、第１のメサ４、第２のメサ６、第３のメサ８、エミッタ電極１０、ベース電極１２、およびコレクタ電極１４を備える。図１には、結晶軸を示す座標系Ｓが記載されている。基板２としては、半絶縁性ＩｎＰ基板といった半導体基板が例示される。半導体基板の主面は、例えば(１００)面である。
【００２１】
図１、図２(ａ)及び図２(ｂ)を参照しながら、トランジスタ１ａの構成要素を説明する。第１のメサ４は、基板２の主面上に設けられており、サブコレクタ層(図２(ａ)及び図２(ｂ)の参照番号１６)を含む。第１のメサ(サブコレクタ層１６)は、結晶軸〔０１１〕(以下、特段の記述がある場合を除き結晶学的に等価な結晶軸方向を示す)の方向に伸びる一対の側面４ａ、４ｂと、結晶軸〔０１−１〕の方向に伸びる一対の側面４ｃ、４ｄとを有する。第１のメサ４の主面は、第１の領域と、この第１の領域を囲むように設けられた第２の領域とを備える。コレクタ電極１４は、第１のメサ４の第２の領域に電気的に接続されており、第１のメサ４のステップ４ｃを横切って〔０１１〕軸方向に伸びている。第１のメサ４は、当該トランジスタ１ａを別のトランジスタから電気的に分離するために役立つ。
【００２２】
第２のメサ６は、第１のメサ４の第１の領域上に設けられており、コレクタ層１８、外部ベース層２０、及び真性ベース層２２を含む。第２のメサ６(コレクタ層１８、外部ベース層２０、及び真性ベース層２２)は、結晶軸〔０１１〕の方向に伸びる一対の側面６ａ、６ｂと、結晶軸〔０１−１〕の方向に伸びる一対の側面６ｃ、６ｄとを有する。第２のメサ６の主面は、第１の領域と、この第１の領域を囲むように設けられた第２の領域とを備える。ベース電極１２は、第２のメサ６の第２の領域に電気的に接続されており、第１及び第２のメサ４、６のステップ４ｄ、６ｄを横切って伸びている。
【００２３】
第２のメサ６は、その第１の領域にリセス２４を有する。リセス２４は、底面２４ａと、結晶軸〔０１１〕の方向に伸びる一対の側面２４ｂ、２４ｃと、結晶軸〔０１−１〕の方向に伸びる一対の側面２４ｄ、２４ｅとを有する。図２(ａ)及び図２(ｂ)に示されるように、リセス側面２４ｂ〜２４ｅの各々は、第２のメサ６の主面とリセス底面２４ａとの接続する傾斜面であり、底面２４ａと鈍角を成している。
【００２４】
第２のメサ６において、コレクタ層１８は、サブコレクタ層１６上に設けられており、外部ベース層２０は、コレクタ層１８上に設けられている。リセス２４は、第２のメサ６の主面から外部ベース層２０を貫通してコレクタ層１８に到達している。故に、リセス２４の底面２４ａにはコレクタ領域が現れており、リセス２４の各側面２４ｂ〜２４ｅには外部ベース層２０及びコレクタ層１８が現れている。真性ベース層２２は、第２のメサ６の主面上、リセス２４の各側面２４ｂ〜２４ｅ上、及びリセス２４の底面２４ａ上に設けられている。
【００２５】
エミッタ層２６は、真性ベース層２２上に設けられている。第２のメサ６は、更にエミッタ層２６を含むころができる。エミッタ層２６は、真性ベース層２２の表面を覆っており、エミッタ層２６のエッジは、エミッタコンタクト層とエミッタ層との界面のエッジから離れている。
【００２６】
第３のメサ８は、第２のメサ６上に設けられており、エミッタコンタクト層２８を含む。エミッタコンタクト層２８は、リセス２４の底面２４ａ上並びに側面２４ｂ及び２４ｃ上に設けられている。また、エミッタコンタクト層２８は、第２のメサ６の第１の領域だけでなく、第２の領域上にも設けられることができる。エミッタコンタクト層２８は、結晶軸〔０１１〕の方向に伸びる一対の側面２８ａ、２８ｂと、結晶軸〔０１−１〕の方向に伸びる一対の側面２８ｃ、２８ｄとを有する。側面２８ａ及び２８ｂの各々は逆メサ形状を有しており、側面２８ｃ及び２８ｄの各々は順メサ形状を有する。第３のメサ８は、エミッタコンタクトメサとも呼ばれる。
【００２７】
エミッタ電極１０は、エミッタコンタクト層２８に電気的に接続されており、エミッタコンタクト層２８の順メサ形状の側面２８ｃ、リセス側面２４ｄ、並びに第１及び第２のメサ４、６のステップ４ｃ、６ｃを横切って〔０１１〕軸方向に伸びている。
【００２８】
図２(ａ)及び図２(ｂ)を参照すると、コレクタ層１８は、真性コレクタ領域１８ａ及び外因性コレクタ領域１８ｂを有する。真性コレクタ領域１８ａには、リセスが設けられている。外因性コレクタ領域１８ｂには、リセスが設けられていない。真性コレクタ領域１８ａの厚さは、外因性コレクタ領域１８ｂの厚さより薄い。外因性コレクタ領域１８ｂ上には、外部ベース層２０及び真性ベース層２２が設けられている。真性コレクタ領域１８ａ上には、真性ベース層２２が設けられている。エミッタ層２６は、真性ベース層２２とエミッタコンタクト層２８との間に設けられており、真性コレクタ領域１８ａ上において真性ベース層２２の一部又は全部を覆っている。これにより、真性ベース層２２を保護している。また、外因性領域がトランジスタとして動作する真性領域を囲むので、真性領域がメサのエッジに現れない。
【００２９】
第２のメサ６のリセスの側面には、外部ベース層２０及びコレクタ層が現れている。図２(ａ)を参照すると、リセスの傾斜面及び第２のメサ６の第２の領域上では、エミッタコンタクト層２８とコレクタ層１８との間に、外部ベース層２０及び真性ベース層２２が設けられている。リセスの傾斜面及びリセスの底面では、エミッタコンタクト層２８とコレクタ層１８との間に真性ベース層２２が位置している。図２(ｂ)を参照すると、リセスの底面において、エミッタコンタクト層２８とコレクタ層１８との間に真性ベース層２２が位置している。キャリア(本実施の形態では、電子)が、エミッタコンタクト層２８からエミッタ層２６を介してｐ型ベース領域に注入されるが、ベース領域からのキャリア(本実施の形態では正孔)は、ワイドギャップエミッタ層により阻止される。
【００３０】
トランジスタ１ａの主要な構成要素が説明された。
【００３１】
具体例
基板２：半絶縁性ＩｎＰ基板
層１６：Ｓｉ添加ＩｎＧａＡｓ、３００ｎｍ、２．０×１０19ｃｍ-3 ；
層１８：アンドープＩｎＧａＡｓ、８００ｎｍ；
層２０：Ｚｎ添加ＩｎＧａＡｓ、３００ｎｍ、２．５×１０19ｃｍ-3；
層２２：  Ｃ添加ＩｎＧａＡｓ、  ５０ｎｍ、４．０×１０19ｃｍ-3；
層２６：Ｓｉ添加ＩｎＰ、        １０ｎｍ、４．０×１０18ｃｍ-3；
層２８：Ｓｉ添加ＩｎＧａＡｓ、２５０ｎｍ、４．０×１０18                                〜２．０×１０19ｃｍ-3；
層３０：アンドープＩｎＧａＡｓ、  ２０ｎｍ。
【００３２】
図３を参照しながら、トランジスタ１ａの電気的な動作を説明する。トランジスタ１ａでは、コレクタは、真性コレクタ領域１８ａ及び外因性コレクタ領域１８ｂから成る。真性コレクタ領域１８ａの厚さは外因性コレクタ領域１８ｂの厚さより薄いので、キャリアＥｌがエミッタからサブコレクタまで伝搬する時間が短い。サブコレクタ層１６のドーパントーパント濃度はコレクタ層１８のドーパント濃度より大きいので、サブコレクタ層１６の抵抗はコレクタ層１８の抵抗に比べて小さい。また、コレクタ層１８の不純物濃度はサブコレクタ層１６に比べて十分に小さい。外因性コレクタ領域１８ｂは真性コレクタ領域１８ａより厚いので、単位面積当たりのキャパシタンスでは、外因性コレクタ領域１８ｂにおけるベース・コレクタ容量Ｃcb(extri)は真性コレクタ領域１８ａにおけるベース・コレクタ容量Ｃcb(intri)に比べて小さい。また、外因性コレクタ領域１８ｂ上には外部ベース層２０が設けられているので、真性コレクタ領域１８ａ上の真性ベース層２２とベース電極との間の抵抗ｒbbを縮小できる。トランジスタ１ａは、真性コレクタ領域１８ａ上にはエミッタ層２６とコレクタ層１８との間に外部ベース層２０が無く真性ベース層２２を備える構造を有する。この構造により、真性コレクタ領域１８ａ上のベース領域の厚さは薄いので、十分な電流増幅率がトランジスタ１ａに提供される。
【００３３】
再び図２(ａ)及び図２(ｂ)を参照すると、トランジスタ１ａは、第２のメサ６と真性ベース層２２との間に半導体層３０を備えることができる。半導体層３０は、真性ベース層２２の特性ばらつきを小さくするために役立つ。本実施の形態におけるトランジスタ１ａの製造プロセスは、後の実施の形態において記述されるけれども、サブコレクタ膜、コレクタ膜および外部ベース膜を成長する第１の成膜工程と、リセスを形成した後に、真性ベース膜、エミッタ膜及びエミッタコンタクト膜を成長する第２の成膜工程とを備える。これらの半導体膜は、半導体成膜装置を用いて２回の成膜工程でエピタキシャル成長されることが必要である。しかしながら、現在の成膜技術では、第１の成膜工程の終了時に外部ベース膜上にシリコンが残留する現象が起こる。このシリコンは、ｎ型ドーパントであり、第１の成膜工程の終了時に成膜装置内の石英治具などから来る。第２の成膜工程おいて真性ベース膜を残留シリコンがパイルアップした不純物層３１上に直接に形成すると、真性ベースのキャリア濃度が十分な大きさにならない可能性がある。外部ベース層と真性ベース層との間に半導体膜を設けると、十分なキャリア濃度の真性ベースを得ることができる。
【００３４】
この半導体層３０は、外因性コレクタ領域１８ａ上では、外部ベース層２０と真性ベース層２２との間に位置する。真性コレクタ領域１８ｂ上では、コレクタ層１８と真性ベース層２２との間に位置する。また、真性コレクタ領域１８ｂにはリセスが形成されるので、残留シリコンの影響を受け難い。故に、半導体層３０の材料がコレクタ層１８の材料と同じであれば、真性コレクタ領域１８ｂにおけるトランジスタ特性に実質的な影響はない。また、半導体層３０は、コレクタ層１８と同程度にキャリア濃度が小さい半導体層、例えば、アンドープ半導体層であることが好ましい。半導体層３０は、例えば、アンドープＩｎＧａＡｓであることができ、その厚さは２０ｎｍ程度であることができる。
(第２の実施の形態)
図４(ａ)及び図４(ｂ)は、第１の実施の形態の変形例のトランジスタ１ｂを示す図面である。図４(ａ)は、図１のI−I線に等価な断面に沿った断面図である。図４(ｂ)は、図１のII−II線に等価な断面に沿った断面図である。
【００３５】
トランジスタ１ｂは、トランジスタ１ａにおけるコレクタ層１８に替えてコレクタ層１９を有する。コレクタ層の違いを除いてトランジスタ１ａと同じ構成要素を備えるが、これに限定されるものではない。
【００３６】
図４(ａ)及び図４(ｂ)から理解されるように、コレクタ層１９は、真性コレクタ領域１９ａ及び外因性コレクタ領域１９ｂを備える。コレクタ層１９は、サブコレクタ層１６の主面に沿って伸びる第１及び第２のコレクタ層１９ｃ、１９ｄと、第１のコレクタ層１９ｃと第２のコレクタ層１９ｄとの間に設けられた第３のコレクタ層１９ｅとを有する。リセスの底面には、第１のコレクタ層１９ｃが現れている。第１のコレクタ層１９ｃはリセスの形成に影響を受けない。製造上の観点からは、所定のエッチャントに対して、第２のコレクタ層１９ｄのエッチング特性は第３のコレクタ層１９ｅのエッチング特性と異なる。故に、このエッチャントを用いると、第３のコレクタ層１９ｅに対して第２のコレクタ層１９ｄを選択的にエッチングできる。第３のコレクタ層１９ｅのエッチング特性は第１のコレクタ層１９ｃのエッチング特性と異なる。故に、このエッチャントを用いると、第１のコレクタ層１９ｃに対して第３のコレクタ層１９ｅを選択的にエッチングできる。トランジスタ１ｂでは、リセスの深さは、第２のコレクタ層１９ｄ及び１９ｅの厚さにより規定されており、真性コレクタ領域におけるコレクタ層の厚さは、第１のコレクタ層１９ｃの厚さにより規定されている。
【００３７】
具体例
層１９ｃ：アンドープＩｎＧａＡｓ  ４００ナノメートル；
層１９ｅ：アンドープＩｎＰ          ２０ナノメートル；
層１９ｄ：アンドープＩｎＧａＡｓ  ４００ナノメートル；
であり、アンドープＩｎＧａＡｓ層１９ｄは、燐酸系エッチャントを用いてＩｎＰ半導体に対して選択的にエッチングできる。アンドープＩｎＰ層１９ｅは、塩酸系エッチャントを用いてＩｎＧａＡｓ半導体に対して選択的にエッチングできる。
【００３８】
(第３の実施の形態)
図５(ａ)、図５(ｂ)、図６(ａ)、図６(ｂ)、図７(ａ)、図７(ｂ)、図８、図９(ａ)〜図９(ｄ)、図１０、図１１(ａ)、図１１(ｂ)、図１２(ａ)、図１２(ｂ)、図１３(ａ)、図１３(ｂ)、図１４(ａ)、図１４(ｂ)、図１５(ａ)、及び図１５(ｂ)を参照しながら、ヘテロ接合バイポーラトランジスタを製造する方法を説明する。ヘテロ接合バイポーラトランジスタを製造するために、基板４０を準備する。
【００３９】
(第１の成膜工程)
第１の成膜工程では、基板４０上に複数のIII−Ｖ族化合物半導体膜を成長する。図５(ａ)に示される実施例では、半絶縁性ＩｎＰ基板といった基板４０上に、サブコレクタ膜４２、コレクタ膜４４、及び外部ベース膜４６を順に成長する。この成膜は、例えば有機金属気相成長法(ＯＭＶＰＥ)を用いてエピタキシャル成長により行われる。コレクタ膜４４の不純物濃度は、サブコレクタ膜４２及び外部ベース膜４６の不純物濃度とよりも低い。サブコレクタ膜４２をｎ導電型にするために、ｎ型ドーパントとしてシリコン(Ｓｉ)が使用される。コレクタ膜４４はアンドープIII−Ｖ半導体膜であり、ｎ導電型を示す。サブコレクタ膜４２の不純物濃度は、コレクタ抵抗を縮小するために比較的高く決定される。また、外部ベース膜４６の不純物濃度及び厚さは、ベース抵抗を縮小するために比較的大きく決定される。外部ベース膜４４の厚さは、後の工程で形成される真性ベース膜の厚さに比べて大きいので、活性化の容易な亜鉛(Ｚｎ)がｐ型ドーパントとして使用される。コレクタ膜４４の不純物濃度及び厚さは、ベースに接触するコレクタ領域に十分に空乏層が形成されるように比較的小さく決定される。好ましくは、コレクタ膜４４は、意図的に不純物を添加していないアンドープ半導体膜である。
【００４０】
(リセス形成工程)
次いで、図５(ａ)に示されるように、外部ベース膜４６上にマスク層４８を形成する。マスク層４８は、リセスが形成される領域に開口部４８ａを有する。リセスの開口の大きさは、例えば、１．５マイクロメートル程度であるけれども、当該トランジスタが流す電流値に応じて決定できる。マスク層４８の材質としては、ＳｉＯ2、ＳｉＮ若しくはＳｉＯＮといったシリコン系無機絶縁膜あるいはレジストを使用できる。開口部４８ａを形成するために露光に使用されるマスクは、第１の方向に伸びる一対の辺と、第１の方向と交差する第２の方向に伸びる別の対の辺とを有する。マスクは、形成されるリセスが〔０１１〕軸方向に伸びる一対の辺と〔０１−１〕軸方向に伸びる別の一対の辺とを有するように位置合わせされる。
【００４１】
エッチング工程では、開口部４８ａに露出された領域からエッチングが進む。リセス５０は、外部ベース膜４６を貫通して更にコレクタ膜４４を厚さ方向に部分的にエッチングすることにより形成される。硫酸および過酸化水素を混合したエッチング溶液を用いると、Ｓｉ添加ＩｎＧａＡｓ膜、アンドープＩｎＧａＡｓ膜、Ｚｎ添加ＩｎＧａＡｓをエッチングできる。エッチング工程が終了すると、マスク層４８が除去される。
【００４２】
図６(ａ)は、図５(ａ)に示されたIII−III線に等価な断面に沿った断面図であり、図６(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線に等価な断面に沿った断面図である。リセス５０は、底面５０ａと、〔０１１〕軸方向に伸びる一対の側面５０ｂ及び５０ｃと〔０１−１〕軸方向に伸びる別の一対の側面５０ｄ及び５０ｅとを有する。側面５０ｂ〜５０ｅの各々は、底面５０ａを外部ベース膜４６ａの表面４８ｂに接続するように順テーパに形成されている。つまり、外部ベース膜４６ａの表面４６ｂ、側面５０ｂ〜５０ｅ、及び底面５０ａは、基準平面に対面するように位置している。側面５０ｂ〜５０ｅの各々には、外部ベース膜４６ａ及びコレクタ膜４４ａが現れている。エッチングが終了した後に、リセス５０におけるコレクタ膜４４ａの厚さは、例えば４００ナノメートル(初期膜厚８００ナノメートル)である。
【００４３】
(第２の成膜工程)
第２の成膜工程では、外部ベース膜４６ａ及びリセス５０上に複数のIII−Ｖ族化合物半導体膜を成長する。図７(ａ)は、図５(ａ)に示されたIII−III線に等価な断面に沿った断面図であり、図７(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線に等価な断面に沿った断面図である。図７(ａ)及び図７(ｂ)に示される実施例では、外部ベース膜４６ａ及びリセス５０上に、真性ベース膜５４、エミッタ膜５６及びエミッタコンタクト膜５８を順に成長する。この成膜は、例えば有機金属気相成長法(ＯＭＶＰＥ)を用いてエピタキシャル成長により行われる。真性ベース膜５６の不純物濃度は、ベース抵抗を縮小するために比較的大きく決定される。一方、真性ベース膜５６の厚さは、優れた電流増幅率を得るために比較的薄く決定される。真性ベース膜５４の厚さは、後の工程で形成される外部ベース膜４４の厚さに比べて薄いので、固容限が亜鉛に比べて比較的大きい炭素(Ｃ)がｐ型ドーパントとして使用される。エミッタ層５６の半導体のバンドギャップは、真性ベース膜５４のバンドギャップより大きい。エミッタ膜５６をｎ導電型にするために、ｎ型ドーパントとしてＳｉが使用される。エミッタ層５６の半導体のバンドギャップは、エミッタコンタクト膜５８のバンドギャップより大きい。エミッタコンタクト膜５８をｎ導電型にするために、ｎ型ドーパントとしてＳｉが使用される。エミッタコンタクト膜５８は、ステップ状の不純物濃度変化、あるいは、連続的な不純物濃度変化を有する不純物プロファイルを有することができる。不純物プロファイルにおいて、エミッタ膜５６から離れた領域の不純物濃度は、エミッタ膜５６に近い領域の不純物濃度より大きい。例示的なエミッタ膜５６及びエミッタコンタクト膜５８としては、シリコンを４．０×１０18／ｃｍ-3添加した１０ナノメートルのＩｎＰのエミッタ膜５６と、シリコンを４．０×１０18から２．０×１０19／ｃｍ-3までグレイデットに添加した２５０ナノメートルのＧａＩｎＡｓのエミッタコンタクト膜５８が示される。
【００４４】
第２の成膜工程では、真性ベース膜５４の成長に先立って半導体膜５２を成長するようにしても良い。半導体膜５２は、コレクタ膜４４と同じ半導体材料から成り、またコレクタ膜４４と同程度以下の不純物濃度を有する。例えば、半導体膜５２としては、アンドープＧａＩｎＡｓ膜を使用できる。
【００４５】
本実施の形態において、この半導体膜を成長している理由を記述する。第１の成膜工程において一連の半導体膜を成長する際には、ＯＭＶＰＥ装置あるいはＭＢＥ装置を用いる。これらの成膜装置は、石英製の部品を用いているので、石英からのシリコン原子が、半導体膜の形成に際して膜の表面に析出する。発明者の知見によれば、析出量は、１×１０10〜１×１０11atoms／ｃｍ2程度である。しかしながら、この量のシリコン原子は非常に薄い領域に分布するので、その濃度は１×１０16〜１×１０17atoms／ｃｍ3程度になる。この不純物層の不純物濃度は、コレクタ膜の不純物濃度よりも大きい。この不純物層上に真性ベース膜５４を直接に成長すると、この望まれない不純物層がベースとコレクタとの間に設けられることになる。このＳｉドープ層のために、真性ベース膜中のｐ型ドーパントが補償されてしまう。半導体層５２は、この補償を防ぐために役立つ。また、半導体層５２は、Ｓｉドープ層により生じる可能性のあるヘテロ接合バイポーラトランジスタのコレクタ・ベース耐圧(Ｖｂｃ)の低下を防ぐために役立つ。
【００４６】
真性ベース膜５４のドーパントとして炭素を用いると共に、外部ベース膜４６ａのドーパントとして亜鉛を用いる。発明者の知見によれば、炭素の最大添加量は４×１０19atoms／ｃｍ-3程度以上であるが、亜鉛の最大添加量は２×１０19atoms／ｃｍ-3程度である。それ故に、外部ベース膜より薄い真性ベース膜のために、炭素ドーパントを用いる。また、炭素ドーパントは、亜鉛ドーパントよりも熱拡散係数が小さいので、薄い真性ベース膜に用いれば、急峻なベース・コレクタ界面のプロファイルを得ることができる。亜鉛は、４００℃(電極形成のために晒される温度)程度でも拡散する。故に、炭素ドーパントの使用により、トランジスタは、優れた電流増幅率を得ることができる。また、Ｖｂｅ飽和電圧(一定ベース電流を印加した状態でＶｂｅを増加したときコレクタ電流が増大する電圧)の上昇を抑制するために役立つ。Ｖｂｅ飽和電圧が低いことは、トランジスタをロジック回路に適用するために好ましい。
【００４７】
(エミッタコンタクトメサ形成)
図８を参照しながら、エミッタコンタクトメサ工程を説明する。エミッタコンタクト膜５８上にマスク層６０を形成する。マスク層６０は、エッチングにより形成されるエミッタコンタクト層がほぼ矩形になるようにパターン形成されている。マスク層６０は、〔０１−１〕軸方向に伸びる第１及び第２の辺６０ａ及び６０ｂと、〔０１−１〕軸方向に伸びる第３及び第４の辺６０ｃ及び６０ｄとを備える。また、マスク層６０は、辺６０ｃ及び６０ｄの各々から伸び出す突起６０ｅ、６０ｆ、６０ｇ、６０ｈを形成するように設けられた追加の辺６０ｉ、６０ｊ、６０ｋ、６０ｍを備える。突起６０ｅ、６０ｆ、６０ｇ、６０ｈの各々は、それぞれ、辺６０ａ及び６０ｂと追加の辺６０ｉ、６０ｊ、６０ｋ、６０ｍの各々とにより規定されている。図９(ａ)〜図９(ｄ)は、それぞれ、マスク層のための変形例６１、６２、６３、６４を示している。各パターンは、形成されるべきエミッタコンタクトの形状が反映されたパターンを形成する４つの主要辺と、主要辺のいくつかから伸び出す４つの突起とを備える。突起の各々は、主要辺のうちの一つと、この辺を主要辺のうちの他の一つと接続する追加の辺とにより規定されている。
【００４８】
再び、図８に戻ると、マスク層６０を用いて、エミッタコンタクト膜５８をエッチングするエミッタコンタクトメサを形成する。エッチングは、例えば、リン酸系のエッチャント(リン酸、過酸化水素、純水)を用いて行われる。このエッチャントを用いると、ＩｎＧａＡｓ半導体のエミッタコンタクト膜をＩｎＰ半導体のエミッタ膜に対して選択的にエッチングできる。この実施例においては、ＩｎＰ半導体膜はエッチング停止層として働いている。マスク層６０は、エッチング終了後に除去される。
【００４９】
図１０は、エッチングにより得られたエミッタコンタクト層を示す平面図である。エミッタコンタクト層５８ａは、〔０１１〕軸方向に伸びるリセス５０のエッジを横切っている。しかしながら、エミッタコンタクト層は、図１０に示される形状を有するものに限定されず、エミッタコンタクト層がリセス内に位置するような形状を有することができる。
【００５０】
図１０を参照すると、マスク層６０を用いてエッチングを行ったので、ほぼ矩形のエミッタコンタクト層５８ａが得られている。エミッタコンタクト層５８ａは、〔０１−１〕軸方向に伸びる側面５８ｂ及び５８ｃと、〔０１１〕軸方向に伸びる側面５８ｄ及び５８ｅとを有する。
【００５１】
エミッタコンタクト層５８ａとコレクタ層４４ａ(真性コレクタ領域)との間に半導体膜５６及び５４が設けられている領域は、トランジスタとして主要な動作部分である。
【００５２】
図１１(ａ)は、図５(ａ)に示されたIII−III線と等価な線に沿った断面図であり、図１１(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線と等価な線に沿った断面図である。
【００５３】
本実施例では、リン酸系のエッチャントを用いてＩｎＧａＡｓ半導体のエミッタコンタクト膜５８をエッチングしている。この形態では、エミッタコンタクト層５８ａの側面５８ｂ及び５８ｃは、順テーパ形状を有する。エミッタコンタクト層５８ａの側面５８ｄ及び５８ｅは、逆テーパ形状を有する。
【００５４】
(ベース・コレクタメサ形成)
図１２(ａ)は、図５(ａ)に示されたIII−III線と等価な線に沿った断面図であり、図１２(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線と等価な線に沿った断面図である。
【００５５】
次いで、エミッタコンタクト層５８ａ及びエミッタ膜５６上にマスク層６２を形成する。マスク層６２は、ベース・コレクタメサが形成される領域を規定するパターンを有する。
【００５６】
まず、第１のエッチャントを用いてエミッタ膜５６をエッチングする。ＩｎＰ半導体のエミッタ膜及びＩｎＧａＡｓ半導体の真性ベース膜を備える実施例では、第１のエッチャントとして塩酸系エッチャン(塩酸、純水)トを用いることができる。このエッチャントにより、ＩｎＧａＡｓ半導体膜に対してＩｎＰ半導体膜を選択的にエッチングすることが可能になる。
【００５７】
次いで、第２のエッチャントを用いて真性ベース膜５４、半導体膜５２、外部ベース層４６ａ、コレクタ層４４ａをエッチングする。真性ベース膜、半導体膜、外部ベース層、及びコレクタ層がＩｎＧａＡｓ半導体から成る実施例では、硫酸系エッチャント(硫酸、過酸化水素、純水)を用いることができる。このエッチングは、真性ベース膜〜コレクタ層を十分に除去すると共に、サブコレクタ膜を残すように行われる。サブコレクタ膜の膜厚は、このエッチング工程における減少量を考慮して決定されることができる。
【００５８】
これらのエッチングにより、ベース・コレクタメサ６４が得られる。ベース・コレクタメサ６４は、コレクタ層４４ｂ、外部ベース層４６ｂ、半導体層５２a、真性ベース層５４ａ、及びエミッタ層５６ａを備える。エッチング終了後に、マスク層６２を除去する。
【００５９】
(サブコレクタメサ形成)
図１３(ａ)は、図５(ａ)に示されたIII−III線と等価な線に沿った断面図であり、図１３(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線と等価な線に沿った断面図である。
【００６０】
次いで、ベースコレクタメサ６４及びサブコレクタ膜４２上にマスク層６６を形成する。マスク層６６は、サブコレクタメサを形成する領域を規定するパターンを有する。
【００６１】
基板４上に設けられたサブコレクタ膜４２をエッチャントを用いてエッチングする。ＩｎＧａＡｓ半導体のサブコレクタ膜及びＩｎＰ基板を備える実施例では、硫酸系エッチャントを用いることができる。このエッチングは、ＩｎＰ基板に対してサブコレクタ膜を選択的に除去できる。
【００６２】
これらのエッチングにより、サブコレクタメサ６８が得られる。サブコレクタメサ６８は、サブコレクタ層４２ａを備える。エッチング終了後に、マスク層６６を除去する。
【００６３】
(絶縁膜形成)
図１４(ａ)は、図５(ａ)に示されたIII−III線と等価な線に沿った断面図であり、図１４(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線と等価な線に沿った断面図である。サブコレクタメサを形成した後に、基板上の全面に絶縁膜を形成する。絶縁膜としては、プラズマＳｉＮ膜といったシリコン系無機絶縁膜が例示される。
【００６４】
レジスト材からなるマスク層７２を絶縁膜上に形成する。マスク層７２は、サブコレクタ層４２a上に所定の領域、エミッタ層５６ａ上の所定の領域、及びコレクタコンタクト層５８ａの所定領域の各々に開口部を有する。マスク層７２を用いて絶縁膜をエッチングして絶縁層７０を形成する。エッチング終了後にマスク層７２を除去する。
【００６５】
(電極形成)
図１５(ａ)は、図５(ａ)に示されたIII−III線と等価な線に沿った断面図であり、図１５(ｂ)は、図５(ｂ)に示されたIＶ−IＶ線と等価な線に沿った断面図である。
【００６６】
エミッタ電極、ベース電極及びコレクタ電極を形成するために利用するマスク層７４を絶縁膜７０上に形成する。このマスク層７４の材料は、レジスト材からなることができる。マスク層は、コレクタ電極を形成するために領域、エミッタ電極を形成するための領域、及びベース電極を形成するための領域の各々に開口部を有する。このマスク層７４上の全面にメタル膜７６を形成する。メタル膜７６としては、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ膜といったメタル多層膜が例示される。メタル膜７６を形成した後にマスク層を選択的に除去すると、リフトオフ法によりコレクタ電極７５、エミッタ電極７７、及びベース電極７８が得られる。
【００６７】
これらの工程により、ヘテロ接合バイポーラトランジスタの主要な製造工程が完了する。
(第４の実施の形態)
本実施の形態は、別のヘテロ接合バイポーラトランジスタを製造する方法を説明する。ヘテロ接合バイポーラトランジスタを製造するために、基板４０を準備する。本実施の形態は、第３の実施の形態に示されたトランジスタと、コレクタ膜の構造の点で異なっている。
【００６８】
(第１の成膜工程)
第１の成膜工程では、基板４０上に複数のIII−Ｖ族化合物半導体膜を成長する。図１６(ａ)に示される実施例では、半絶縁性ＩｎＰ基板といった基板４０上に、サブコレクタ膜４２、コレクタ膜４５、及び外部ベース膜４６を順に成長する。この成膜は、例えばＯＭＶＰＥ法を用いてエピタキシャル成長により行われる。コレクタ膜４５の不純物濃度は、サブコレクタ膜４２及び外部ベース膜４６の不純物濃度とよりも低い。コレクタ膜４５は、複数の半導体膜４５ａ〜４５ｃを有する。好ましくは、コレクタ膜４５は、意図的に不純物を添加していないアンドープ半導体膜である。具体例としては
膜４５ａ：アンドープＩｎＧａＡｓ、４００ｎｍ；
膜４５ｂ：アンドープＩｎＰ      、  ２０ｎｍ；
膜４５ｃ：アンドープＩｎＧａＡｓ、４００ｎｍ；
が示される。
【００６９】
(リセス形成工程)
次いで、図１６(ａ)に示されるように、外部ベース膜４６上にマスク層４８を形成する。
【００７０】
エッチング工程では、開口部４８ａに露出する半導体からエッチングが進む。リセス５１を形成するように、外部ベース膜４６及びコレクタ膜４５ｃをエッチングする。リン酸系エッチャントを用いると、Ｚｎ添加ＩｎＧａＡｓ膜及びアンドープＩｎＧａＡｓ膜をＩｎＰ半導体膜に対して選択的にエッチングできる。上記の具体例では、コレクタ膜４５ｂはＩｎＰ半導体であるので、凹部の底面には、コレクタ膜４５ｂの表面が現れる。次いで、塩酸系エッチャントを用いると、Ｚｎ添加及びアンドープＩｎＧａＡｓ膜に対してＩｎＰ膜４５ｂを選択的にエッチングできる。これらのエッチングの結果、リセス５１の底面には、コレクタ膜４５ａの表面が現れる。リセス５１の側面には、外部ベース膜４６ａ並びにコレクタ膜４５ｅ及び４５ｆが現れる。エッチング工程終了後に、マスク層４８を除去する。
【００７１】
図１７(ａ)は、図１６(ａ)に示されたＶ−Ｖ線に沿った断面図であり、図１７(ｂ)は、図１６(ｂ)に示されたＶI−ＶI線に沿った断面図である。リセス５１は、底面５１ａと、〔０１１〕軸方向に伸びる一対の側面５１ｂ及び５１ｃと〔０１−１〕軸方向に伸びる別の一対の側面５１ｄ及び５１ｅとを有する。側面５１ｂ〜５１ｅの各々は、底面５１ａを外部ベース膜４８の表面４８ｂに接続するように順テーパに形成されている。つまり、外部ベース膜４６ａの表面４６ｂ、側面５１ｂ〜５１ｅ、及び底面５０ａは、基準平面に対面するように位置している。側面５１ｂ〜５１ｅの各々には、外部ベース膜４６ａ並びにコレクタ膜４５ｂ及び４６ｃが現れている。この実施の形態では、コレクタ膜の残り膜厚は、コレクタ膜４５ａにより規定される。
【００７２】
引き続いて、第３の実施の形態と同様に、第２の成膜工程が行われる。  第２の成膜工程では、外部ベース膜４６ａ及びリセス５１上に複数のIII−Ｖ族化合物半導体膜を成長する。しかしながら、本実施の形態は、第３の実施の形態に限定されるものではない。
【００７３】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることができることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。例えば、ベース電極はエミッタ層上に形成されているけれども、ベース電極のためにエミッタ層に開口を設けてもよい。また、具体的な組成の半導体材料を例示しながら本発明の実施の形態を説明しているが、本発明は、例示された特定の材料に限定されるものではない。さらに、エミッタ層は、第２のメサ(ベース・コレクタメサ呼ばれる)とは別個に設けることができる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【００７４】
【発明の効果】
以上詳細に説明したように、本発明によれば、ベース−コレクタ容量及びベース抵抗を低減できる構造を有するヘテロ接合バイポーラトランジスタ及びこのトランジスタを製造する方法が提供された。
【図面の簡単な説明】
【図１】図１は、第１の実施の形態に係わるヘテロ接合バイポーラトランジスタを示す平面図である。
【図２】図２(ａ)は、図１のI−I線に沿ってとられた断面図である。図２(ｂ)は、図１のII−II線に沿ってとられた断面図である。
【図３】図３は、トランジスタの電気的な動作を説明する図面である。
【図４】図４(ａ)及び図４(ｂ)は、第２の実施の形態に係わるヘテロ接合バイポーラトランジスタを示す断面図である。
【図５】図５(ａ)及び図５(ｂ)は、ヘテロ接合バイポーラトランジスタの製造工程を示す斜視図である。
【図６】図６(ａ)は、図５(ｂ)のIII−III線に沿ってとられた断面図である。図６(ｂ)は、図５(ｂ)のIＶ−IＶ線に沿ってとられた断面図である。
【図７】図７(ａ)及び図７(ｂ)は、製造工程を示す断面図である。
【図８】図８は、エミッタコンタクト層のためのマスク層を示す平面図である。
【図９】図９(ａ)〜図９(ｄ)は、マスクのパターンの変形例を示す図面である。
【図１０】図１０は、トランジスタの製造工程を示す平面図である。
【図１１】図１１(ａ)及び図１１(ｂ)は、製造工程を示す断面図である。
【図１２】図１２(ａ)及び図１２(ｂ)は、製造工程を示す断面図である。
【図１３】図１３(ａ)及び図１３(ｂ)は、製造工程を示す断面図である。
【図１４】図１４(ａ)及び図１４(ｂ)は、製造工程を示す断面図である。
【図１５】図１５(ａ)及び図１５(ｂ)は、製造工程を示す断面図である。
【図１６】図１６(ａ)及び図１６(ｂ)は、別の実施の形態に係わるヘテロ接合バイポーラトランジスタの製造工程を示す斜視図である。
【図１７】図１７(ａ)は、図１６(ｂ)のＶ−Ｖ線に沿ってとられた断面図である。図１７(ｂ)は、図１６(ｂ)のＶI−ＶI線に沿ってとられた断面図である。
【符号の説明】
１ａ、１ｂ…ヘテロ接合バイポーラトランジスタ、２…基板、４…第１のメサ、６…第２のメサ、８…エミッタコンタクトメサ、１０…エミッタ電極、１２…ベース電極、１４…コレクタ電極、１８、１９…コレクタ層、１８ａ、１９ａ…真性コレクタ領域、１８ｂ、１９ｂ…外因性コレクタ領域、１９ｃ…第１のコレクタ層、１９ｄ…第２のコレクタ層、１９ｅ…第３のコレクタ層、２０…外部ベース層、２２…真性ベース層、２４、５０、５１…リセス、２６…エミッタ層、２８…エミッタコンタクト層、３０…半導体層、４０…基板、４２…サブコレクタ膜、４４…コレクタ膜、４６…外部ベース膜、４８、６０、６２…マスク層、５０…リセス、５２…半導体膜、５４…真性ベース膜、５６…エミッタ膜、５８…エミッタコンタクト膜、６８…サブコレクタメサ、６４…ベースコレクタメサ、７４…コレクタ電極、７６…エミッタ電極、７８…ベース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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