(57)【特許請求の範囲】
【請求項１】
チップセレクト信号によりイネーブル状態とディセーブル状態に制御されるメモリ装置において、
複数ビットのアドレス信号を入力するアドレス端子と、
外部チップセレクト信号を入力するチップセレクト端子と、
複数の外部チップセレクト信号と、前記入力されるアドレス信号内の所定のアドレス信号とに従って、前記メモリ装置のイネーブル及びディセーブル制御を行う第１の制御モードと、単一の外部チップセレクト信号に従って前記メモリ装置のイネーブル及びディセーブル制御を行う第２の制御モードとを、切り換え可能に有するアクセスモード制御回路を有するメモリ装置。
【請求項２】
請求項１において、当該メモリ装置のメモリ領域が、当該メモリ装置を制御するメモリ制御ユニットが単一のチップセレクト信号により制御可能なメモリ領域よりも大きい場合に、アクセスモード制御回路が前記第１の制御モードに設定されることを特徴とするメモリ装置。
【請求項３】
請求項１において、当該メモリ装置のメモリ領域が、当該メモリ装置を制御するメモリ制御ユニットが単一のチップセレクト信号により制御可能なメモリ領域以下の場合に、アクセスモード制御回路が前記第２の制御モードに設定されることを特徴とするメモリ装置。
【請求項４】
請求項１において、前記アクセスモード制御回路が前記第１の制御モードに設定されたメモリチップと、前記複数の外部チップセレクト端子を有し、前記メモリチップを収容するパッケージとを有することを特徴とするメモリ装置。
【請求項５】
請求項１において、前記アクセスモード制御回路が前記第２の制御モードに設定されたメモリチップと、前記単一の外部チップセレクト端子を有し、前記メモリチップを収容するパッケージとを有することを特徴とするメモリ装置。
【請求項６】
請求項１または４において、前記アクセスモード制御回路は、前記第１の制御モードにおいて、複数の外部チップセレクト信号のいずれかがイネーブル状態の時に、前記メモリ装置をイネーブル状態に制御し、更に、一つの外部チップセレクト信号がイネーブル状態であっても、前記所定のアドレス信号に応じて前記メモリ装置をディセーブル状態に制御することを特徴とするメモリ装置。
【請求項７】
チップセレクト信号によりイネーブル状態とディセーブル状態に制御されるメモリ装置において、
複数ビットのアドレス信号を入力するアドレス端子と、
複数の外部チップセレクト信号を入力するチップセレクト端子と、
複数の外部チップセレクト信号と、前記入力されるアドレス信号内の所定のアドレス信号とに従って、前記メモリ装置のイネーブル及びディセーブル制御を行うアクセスモード制御回路とを有し、
前記アクセスモード制御回路は、前記複数の外部チップセレクト信号のいずれかがイネーブル状態の時に、当該メモリ装置をイネーブル状態に制御し、更に、一つの外部チップセレクト信号がイネーブル状態であっても、前記所定のアドレス信号に応じて当該メモリ装置をディセーブル状態に制御することを特徴とするメモリ装置。
【請求項８】
請求項７において、更に、前記入力される複数ビットのアドレス信号に加えて、更に上位の内部アドレス信号を有し、前記アクセスモード制御回路は、前記イネーブル状態に制御した時、前記入力されるアドレス信号に応じて、前記内部アドレス信号を所定の論理レベルに制御することを特徴とするメモリ装置。
【請求項９】
チップセレクト信号によりイネーブル状態とディセーブル状態に制御されるメモリ装置において、
複数ビットの第１のアドレス信号を入力するアドレス端子と、
複数の外部チップセレクト信号を入力するチップセレクト端子と、
複数の外部チップセレクト信号と、前記入力される第１のアドレス信号内の所定のアドレス信号とに従って、前記メモリ装置のイネーブル及びディセーブル制御を行い、更に第２のアドレス信号を生成するアクセスモード制御回路と、
前記第１のアドレス信号及び第２のアドレス信号をそれぞれ供給され、当該第１及び第２のアドレス信号の非反転信号及び反転信号を生成するアドレスバッファと、
前記アドレスバッファの非反転信号及び反転信号を入力してデコードするデコーダとを有し、
前記アドレスバッファの少なくとも一部は、全選択信号に応答して、供給される前記第１または第２のアドレス信号にかかわらず、前記非反転信号及び反転信号を全て活性化レベルに制御することを特徴とするメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，チップセレクト信号により選択されるメモリ装置に関し、チップセレクト信号による制御を変更可能にするメモリ装置、更に、複数のチップセレクト信号による制御を可能にするメモリ装置に関する。
【０００２】
【従来の技術】
フラッシュメモリをはじめとする不揮発性半導体メモリなどのメモリ装置は、通常、チップセレクト信号により選択され、アドレス信号により特定されたメモリセルにデータを書き込み、またメモリセルからデータを読み出す。このようなメモリ装置は、ＣＰＵやメモリコントローラなどのメモリ制御ユニット（以下、簡単のためにＣＰＵ）によりそのアクセスを制御される。複数のメモリ装置を制御するＣＰＵは、チップセレクト信号によりいずれかのメモリ装置を選択し、所定ビット数のアドレス信号を供給して、特定のメモリ装置へのアクセスを行う。アドレス信号は、制御下の複数のメモリ装置に共通に供給される。
【０００３】
従って、単一のチップセレクト信号により選択できるメモリ領域は、アドレス信号のビット数により制約される。例えば、バス幅が１６ビットで且つアドレス信号が２２ビットで構成される場合は、６４Ｍｂのメモリ領域に対するアクセスが可能になる。従って、２２ビットのアドレス信号を有するＣＰＵは、複数のチップセレクト信号を利用することで、６４Ｍｂを越えるメモリ領域を使用することができる。
【０００４】
図１は、従来のＣＰＵと２個のメモリ装置の関係を示す図である。ＣＰＵ１０は、２２ビットのアドレスＡ０−Ａ２１と所定ビットのデータとを供給するバスＢＵＳにより、２個のメモリ装置１２，１４と並列に接続されている。そして、ＣＰＵ１０は、アドレス信号を出力すると共に、対応するメモリ装置にチップセレクト信号ＣＳ１，２を供給する。チップセレクト信号により選択されたメモリ装置が、活性化状態になり、アドレス信号Ａ０−Ａ２１に対応するメモリセルへのアクセス動作を実行する。
【０００５】
図２は、図１のＣＰＵのメモリ空間の一例を示す図である。この例では、メモリＡが６４Ｍｂのメモリ領域を有し、メモリＢが３２Ｍｂのメモリ領域（またはそれ以下の領域）を有する。ＣＰＵは、アドレス信号がＡ０−Ａ２１と２２ビットしかないので、そのアドレス信号により制御可能なメモリ領域は６４Ｍｂである。一方で、ＣＰＵは、アドレス信号に加えて２本のチップセレクト信号ＣＳ１，ＣＳ２を利用することで、１２８Ｍｂのメモリ空間（メモリ領域）を利用することができる。
【０００６】
しかし、上記の例では、メモリＢが３２Ｍｂ以下のメモリ領域しかもっていないので、メモリ空間の６４Ｍｂ〜９６Ｍｂの領域は不使用の状態になっている。メモリＢが高速ＲＡＭなど大容量化に制約をもつメモリの場合などに、このような状況が発生する。
【０００７】
そこで、メモリＡの領域を拡大して、不使用状態のメモリ空間、６４Ｍｂ〜９６Ｍｂの領域を使用可能にすることが期待される。そのためには、メモリＡの半分の３２Ｍｂの領域を有する第２のメモリＡを追加する必要がある。そして、第２のメモリＡとメモリＢとには、同じチップセレクト信号ＣＳ２を供給し、アドレス信号によって、更に第２のメモリＡかメモリＢかを選択する必要がある。
【０００８】
【発明が解決しようとする課題】
しかしながら、第２のメモリＡを追加することにより、ＣＰＵが制御するメモリ装置が、合計で３個になる。このようにメモリ装置の個数が増加することは、携帯電話や携帯情報端末などのような省スペースの要求が厳しい用途には不適切である。
【０００９】
そこで、大容量のメモリとして、６４Ｍｂ＋３２Ｍｂ、合計で９６Ｍｂ、またはそれ以上、例えば１２８Ｍｂの領域を有するメモリ装置を、メモリＡの代わりに使用することが考えられる。しかし、そのような大容量のメモリ装置は、２３ビットのアドレス信号が必要になり、図１に示した２２ビットのアドレス端子しか設けられていないＣＰＵでは、制御することができない。このＣＰＵ１０は、図２に示したとおり、１２８Ｍｂのアドレス領域を制御するために、２２ビットのアドレスに加えて２本のチップセレクト信号を利用しているが、通常のメモリ装置には、１本のチップセレクト信号しか供給することができない。その結果、上記のような、１本のチップセレクト信号で制御可能なメモリ領域を越える大容量のメモリ装置を、ＣＰＵ１０に直接接続することができない。
【００１０】
そこで，本発明の目的は，メモリの領域がメモリ制御ユニット側の１本のチップセレクト信号により制御可能な領域を超えている場合でも、メモリ制御ユニットに直接接続することができるメモリ装置を提供することにある。
【００１１】
本発明の別の目的は、単一のチップセレクト信号による制御と、複数のチップセレクト信号による制御とを変更可能なメモリ装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために，本発明の第１の側面は，複数ビットのアドレス信号を入力するアドレス端子と、外部チップセレクト信号を入力するチップセレクト端子とを有するメモリ装置において、複数の外部チップセレクト信号と、前記入力されるアドレス信号内の所定のアドレス信号とに従って、前記メモリ装置のイネーブル及びディセーブル制御を行う第１の制御モードと、単一の外部チップセレクト信号に従って前記メモリ装置のイネーブル及びディセーブル制御を行う第２の制御モードとを、切り換え可能に有するアクセスモード制御回路を有することを特徴とする。
【００１３】
メモリ装置が、メモリ制御ユニットの単一のチップセレクト信号により制御可能な第１のメモリ領域よりも、大きな第２のメモリ領域を有する場合は、アクセスモード制御回路を第１の制御モードにすることで、メモリ制御ユニットにメモリ装置を直接接続することができる。第１の制御モードでは、複数の外部チップセレクト信号と、入力されるアドレス信号内の所定のアドレス信号とに従って、メモリ装置のイネーブル及びディセーブル制御が行われるので、メモリ制御ユニットが単一のチップセレクト信号で制御可能なメモリ領域を超える領域を、当該メモリ装置が有していても、当該メモリ制御ユニットに接続することができる。
【００１４】
更に、上記のメモリ装置によれば、メモリ制御ユニットによる単一のチップセレクト信号により制御可能な第１のメモリ領域以下のメモリ領域を当該メモリ装置が有する場合は、アクセスモード制御回路を第２の制御モードにする。従って、本発明は、多様なメモリ制御ユニットに対して柔軟に対応することができるメモリ装置を提供することができる。
【００１５】
上記の目的を達成するために、第２の発明の側面は、上記の第１の側面のメモリ装置において、前記アクセスモード制御回路は、第１の制御モードにおいて、複数の外部チップセレクト信号のいずれかがイネーブル状態の時に、メモリ装置をイネーブル状態に制御し、更に、一つの外部チップセレクト信号がイネーブル状態であっても、前記所定のアドレス信号に応じてメモリ装置をディセーブル状態に制御することを特徴とする。
【００１６】
上記の第２の発明の側面によれば、供給されるアドレス信号と複数のチップセレクト信号とにより制御可能なメモリ領域内の一部の領域に、メモリ制御ユニットがアクセスする時は、当該メモリ装置をディセーブルにして、当該メモリ装置とは別のメモリ装置へのアクセスを可能にすることができる。従って、メモリ制御ユニットが制御可能なメモリ領域内の一部の領域を別のメモリ装置に割り当てて、残りのメモリ領域を当該メモリ装置に割り当てることができる。その結果、メモリ制御ユニットが制御可能なメモリ領域を有効に利用することができる。
【００１７】
より好ましい実施例では、発明の第１の側面において、メモリ装置内のメモリチップが第１の制御モードに切り替えられたアクセスモード制御回路を有する時は、複数のチップセレクト端子を有するパッケージに当該メモリチップが収容され、メモリチップが第２の制御モードに切り替えられたアクセスモード制御回路を有する時は、単数のチップセレクト端子を有するパッケージに当該メモリチップが収容される。この実施例では、共通のメモリチップで、第１の制御モード機能を有するメモリ装置と、第２の制御モード機能を有するメモリ装置とに対応することができる。
【００１８】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１９】
図３は、本実施の形態における第１の制御モードでのメモリ制御ユニットとメモリ装置との関係を示す図である。図４は、図３のメモリ空間を示す図である。メモリ制御ユニットであるＣＰＵは、図１と同様に、２２ビットのアドレスＡ０−Ａ２１と、２本のチップセレクト信号ＣＳ１，ＣＳ２とにより、１２８Ｍｂのメモリ領域（またはメモリ空間）を制御する。メモリ装置１６は、２３ビットのアドレスＡ０−Ａ２２を有し、９６Ｍｂ（またはそれ以上、１２８Ｍｂ以下）のメモリ領域を有し、一方、メモリ装置１４は、２０ビットのアドレスＡ０−Ａ２０を有し、３２Ｍｂ（またはそれ以下）のメモリ領域を有する。それにより、メモリ制御ユニットが制御可能な１２８Ｍｂのメモリ領域を全て利用することができる。
【００２０】
しかも、メモリＡは、メモリ制御ユニットであるＣＰＵ１０が１本のチップセレクト信号で制御可能なメモリ領域を越えるメモリ領域を有していながら、ＣＰＵ１０に直接接続することができる。但し、メモリＡは、２本のチップセレクト信号ＣＳ１，ＣＳ２と、ＣＰＵ１０が供給する最上位アドレスＡ２１とにより、イネーブルとディセーブルとを制御される。
【００２１】
図４のメモリ空間に示されるとおり、ＣＰＵ１０が制御可能なメモリ空間は、６４Ｍｂのメモリ空間１６−１と、３２Ｍｂのメモリ空間１６−２と、３２Ｍｂのメモリ空間１４に分けられる。メモリ空間１６−１，１６−２は、メモリＡのメモリ領域（９６Ｍｂ）に対応し、メモリ空間１４は、メモリＢのメモリ領域（３２Ｍｂ）に対応する。
【００２２】
そして、メモリ空間１６−１は、ＣＰＵ１０により、第１のチップセレクト信号ＣＳ１とアドレスＡ０−Ａ２１とにより制御される。また、メモリ空間１６−２と１４とは、ＣＰＵ１０により、第２のチップセレクト信号ＣＳ２とアドレスＡ０−Ａ２１とにより制御される。
【００２３】
図５は、本実施の形態における第１の制御モードでのメモリ装置内のアクセスモード制御回路を示す図である。図５には、アクセスモード制御回路の機能を示している。アクセスモードには、２本のチップセレクト信号＃ＣＳ１，２と供給アドレスＡ２１とにより、内部メモリのイネーブルとディセーブルとを制御する第１の制御モードと、１本のチップセレクト信号により内部メモリのイネーブルとディセーブルとを制御する第２の制御モードとがある。アクセスモード制御回路２０は、上記第１の制御モードに対応する第１モード制御回路２２と、第２の制御モードに対応する第２モード制御回路３０とを有する。
【００２４】
また、図５のメモリ装置１６内には、図示しない内部メモリを有し、そこには、内部チップセレクト信号＃ＣＳと、アドレスＡ０−Ａ２２とが供給される。内部メモリは、アドレスをデコードするデコーダと、デコーダにより選択されるメモリセルを有するセルアレイとを有し、内部チップセレクト信号＃ＣＳがＬレベル（或いは論理「０」）の時に、イネーブル状態になり、Ｈレベル（或いは論理「１」）の時に、ディセーブル状態になる。
【００２５】
尚、チップイネーブル信号の＃は、Ｌレベル（或いは論理「０」）で活性化状態を意味する。また、本明細書では、２進数の「０」「１」を信号のＬレベル、Ｈレベルに対応付ける。
【００２６】
さて、図５の第１モード制御回路２２は、第１及び第２の外部チップセレクト信号＃ＣＳ１，２が、＃ＣＳ１＝Ｌ、＃ＣＳ２＝Ｈの時は、内部チップセレクト信号＃ＣＳをＬレベル、メモリ側の最上位アドレスＡ２２をＬレベルにする下位空間活性化機能を有する。この機能では、図３のメモリ領域１６−１へのアクセスを許可するものであり、内部チップセレクト信号＃ＣＳをＬレベルにして内部メモリをイネーブル状態に制御し、メモリ側の最上位アドレスＡ２２をＬレベルに固定して下位のメモリ空間１６−１を選択する。この機能は、下位空間活性化ユニット２８により実現される。
【００２７】
更に、第１モード制御回路２２は、第１及び第２の外部チップセレクト信号＃ＣＳ１，２が、＃ＣＳ１＝Ｈ、＃ＣＳ２＝Ｌであり、且つ供給アドレスＡ２１がＬレベルの時は、内部チップセレクト信号＃ＣＳをＬレベル、メモリ側の最上位アドレスＡ２２をＨレベルにする上位空間活性化機能を有する。この機能では、図３のメモリ領域１６−２へのアクセスを許可するものであり、内部チップセレクト信号＃ＣＳをＬレベルにして内部メモリをイネーブル状態に制御し、メモリ側の最上位アドレスをＨレベルに固定して上位のメモリ空間１６−２を選択する。但し、メモリ空間１４へのアクセスではないことを確認するために、供給アドレスＡ２１がＬレベルであることが必要である。この機能は、上位空間活性化ユニット２６により実現される。
【００２８】
最後に、第１モード制御回路２２は、第１及び第２の外部チップセレクト信号＃ＣＳ１，２が、＃ＣＳ１＝Ｈ、＃ＣＳ２＝Ｌであり、且つ供給アドレスＡ２１がＨレベルの時は、内部チップセレクト信号＃ＣＳをＨレベルにする上位空間非活性化機能を有する。この機能では、図３のメモリ領域１４へのアクセスの時は、内部メモリをディセーブル状態に制御する。
【００２９】
上記の第１モード制御回路２２は、スイッチ信号ＳＷ１により活性化状態に制御され、その時は、第２の制御モードの機能を有する第２モード制御回路３０が非活性化状態に制御される。スイッチ信号ＳＷ１を所定の論理値レベルに設定または固定することで、第１の制御モードにすることができる。
【００３０】
上記のアクセスモード制御回路２０に対応するために、ＣＰＵ１０からの２本の外部チップセレクト信号＃ＣＳ１，２が、メモリ装置１６のチップセレクト端子＃ＣＳ１，２に供給され、ＣＰＵ１０からの２２本の供給アドレスＡ０−Ａ２１が、メモリ装置１６のアドレス端子Ａ０−Ａ２１に供給され、更に、ＣＰＵ１０からの最上位の供給アドレスＡ２１が、メモリ装置１６の最上位アドレス端子Ａ２２に供給される。また、メモリ装置１６は、内部のメモリチップのスイッチ信号ＳＷ１の端子を第１の状態に固定して、第１モード制御回路２２を活性化状態に固定する。
【００３１】
メモリ装置１４は、ＣＰＵ１０からの外部チップセレクト信号＃ＣＳ２を、選択制御回路ＣＯＮを介して、そのチップセレクト信号端子ＣＳに入力する。選択制御回路ＣＯＮには、外部チップセレクト信号＃ＣＳ２と共に、アドレス信号Ａ２１とが供給され、チップセレクト信号＃ＣＳ２がＬレベル（イネーブル状態）で、アドレス信号Ａ２１がＨレベルの時に、Ｌレベルのチップセレクト信号ＣＳを、メモリ装置１４に供給する。それにより、メモリ空間１４がアクセスされた時に、メモリ装置１４がイネーブル状態に制御される。
【００３２】
図６は、本実施の形態における第２の制御モードでのメモリ制御ユニットとメモリ装置との関係を示す図である。図７は、図６のメモリ空間を示す図である。メモリ制御ユニットであるＣＰＵは、図３と異なり、２３ビットのアドレスＡ０−Ａ２２を有し、１本のチップセレクト信号ＣＳ１にしたがって、１２８Ｍｂのメモリ領域（またはメモリ空間）を制御することができる。一方、図３と同様に、メモリ装置１６は、２３ビットのアドレスＡ０−Ａ２２を有し、９６Ｍｂのメモリ領域を有し、メモリ装置１４は、２０ビットのアドレスＡ０−Ａ２０を有し、３２Ｍｂのメモリ領域を有する。
【００３３】
従って、この場合、メモリＡは、メモリ制御ユニットであるＣＰＵ１０が１本のチップセレクト信号で制御可能なメモリ領域を越えていない。従って、通常通りメモリＡをＣＰＵ１０に直接接続することができ、ＣＰＵ１０が供給する１本の外部チップセレクト信号ＣＳ１によりメモリＡはイネーブル状態に制御され、供給されるアドレスＡ０−Ａ２２により内部のメモリセルへのアクセスを制御される。
【００３４】
図７のメモリ空間に示されるとおり、ＣＰＵ１０が制御可能なメモリ空間は、メモリＡの全メモリ領域に対応する９６Ｍｂのメモリ空間１６と、メモリＢのメモリ領域に対応する３２Ｍｂのメモリ空間１４とに分けられる。そして、メモリ空間１６は、ＣＰＵ１０により、第１のチップセレクト信号ＣＳ１とアドレスＡ０−Ａ２２とにより制御される。また、メモリ空間１４は、ＣＰＵ１０により、第２のチップセレクト信号ＣＳ２とアドレスＡ０−Ａ２１とにより制御される。
【００３５】
メモリＢへのアクセス制御は、ＣＰＵ１０からの外部チップセレクト信号ＣＳ２とアドレス信号Ａ０−Ａ２０により行われる。共通のチップセレクト信号ＣＳ２をメモリＡと共有しないので、図３のような制御回路ＣＯＮを設ける必要はない。
【００３６】
図８は、本実施の形態における第２の制御モードでのメモリ装置内のアクセスモード制御回路を示す図である。図８では、アクセスモード制御回路２０は、第２の制御モードに制御され、従って、スイッチ信号ＳＷ１により第２モード制御回路３０が活性化されている。そして、図６と同様に、ＣＰＵ１０が供給するアドレスＡ０−Ａ２２は、メモリ装置１６のアドレス端子Ａ０−Ａ２２にそのまま接続され、ＣＰＵ１０が供給する外部チップセレクト信号＃ＣＳ１は、メモリ装置１６のチップセレクト端子＃ＣＳ１にそのまま接続される。
【００３７】
そして、外部チップセレクト信号＃ＣＳ１がＬレベルの時に、第２モード制御回路３０により、メモリ装置の内部チップセレクト信号＃ＣＳがＬレベルになり、図示しない内部メモリをイネーブル状態にする。一方、外部チップセレクト信号＃ＣＳ１がＨレベルの時に、第２モード制御回路３０により、メモリ装置の内部チップセレクト信号＃ＣＳがＨレベルになり、ディセーブル状態にする。
【００３８】
以上の通り、第２の制御モードでは、１本のチップセレクト信号によりイネーブルとディセーブルとが制御されるので、通常のメモリ装置のアクセス制御と同じである。
【００３９】
本実施の形態における一つの特徴点では、メモリ装置内に内蔵されるアクセスモード制御回路２０が、スイッチ信号ＳＷ１によって、第１モード制御回路２２と第２モード制御回路３０とが切り換え可能になっている。この切り換えを可能にするために、アクセスモード制御回路２０は、第１モード制御回路２２と第２モード制御回路３０とを、物理的に別々に有することができる。また、別の形態としては、アクセスモード制御回路２０を構成する共通の回路が、スイッチ信号ＳＷ１により、第１モード制御回路２２として機能したり、第２モード制御回路３０として機能したりすることもできる。
【００４０】
図９，１０，１１は、本実施の形態におけるより好適なアクセスモード制御回路とその動作を示す図である。各図には、論理回路とその論理値表とが示されている。このアクセスモード制御回路は、共通の回路が、所定のスイッチ信号により、第１モード制御回路と第２モード制御回路とに変更可能に構成されている例である。
【００４１】
図９の制御回路２０について説明すると、入力信号として第１、第２の外部チップイネーブル信号＃ＣＳ１，＃ＣＳ２と、第１、第２の最上位アドレス信号Ａ２２Ｄ、Ａ２２Ｓとが入力される。そして、第２の外部チップイネーブル信号＃ＣＳ２と第１の最上位アドレス信号Ａ２２Ｄとが、ＮＯＲゲート２０１に入力される。ＮＯＲゲート２０１の出力ｎ２０１は、更に、ＮＯＲゲート２０２と２０５に入力され、これらのＮＯＲゲートに入力される第２の最上位アドレス信号Ａ２２Ｓと、第１の外部チップイネーブル信号＃ＣＳ１の入力を制御する。それ以外に、インバータ２０３，２０４がそれぞれ設けられている。更に、出力として、内部チップイネーブル信号＃ＣＳと、内部の最上位アドレスＡ２２とを生成する。
【００４２】
尚、回路図内には、一例として、全ての入力が論理「１」の場合の、各ノードの論理値が記載されている。
【００４３】
図９の論理値表には、４つの入力による１６通りの入力パターンに対する制御回路の動作が示される。前述のとおり、「０」はＬレベル、「１」はＨレベルに対応する。制御回路は、ＮＯＲゲート２０１に入力される第２の外部チップイネーブル信号＃ＣＳ２と第１の最上位アドレス信号Ａ２２Ｄとが、共に「０」の時のみ、その出力ｎ２０１を「１」にして、ＮＯＲゲート２０２、２０５の出力を「０」に固定する。その結果、内部チップイネーブル信号＃ＣＳは「０」に、内部最上位アドレス信号Ａ２２は「１」に固定される。これは、ケース１，２，９，１０に該当する。
【００４４】
一方、ＮＯＲゲート２０１に入力される第２の外部チップイネーブル信号＃ＣＳ２と第１の最上位アドレス信号Ａ２２Ｄの一方または両方が「１」であれば、その出力ｎ２０１を「０」にして、ＮＯＲゲート２０２、２０５に他方の入力に対するインバータ機能を持たせる。従って、上記以外のケースにおいて、内部チップイネーブル信号＃ＣＳは第１の外部チップイネーブル信号＃ＣＳ１と同じになり、内部最上位アドレス信号Ａ２２は、第２の最上位アドレス信号Ａ２２Ｓと同じになる。以上がアクセス制御回路の全体の動作である。
【００４５】
次に、図１０の第１の制御モードでのメモリ装置の構成と動作について説明する。メモリ装置１６は、メモリチップ３４とそれを収納するパッケージ３２とを有する。パッケージ３２は、図５で示したとおり、アドレス端子Ａ０−Ａ２２と、第１及び第２の外部チップセレクト端子＃ＣＳ１，２とを有する。アドレス端子Ａ０−Ａ２１には、ＣＰＵ１０からの供給アドレス信号Ａ０−Ａ２１が供給され、アドレス端子Ａ２２には、ＣＰＵからの最上位アドレス信号Ａ２１が供給される。また、第１及び第２の外部チップセレクト端子＃ＣＳ１，２には、ＣＰＵ１０から対応する外部チップセレクト信号＃ＣＳ１，２がそれぞれ供給される。なお、図中、各端子の信号例「０」「１」が示されている。
【００４６】
一方、メモリチップ３４のアドレス端子Ａ０−Ａ２１は、パッケージのアドレス端子Ａ０−Ａ２１にそれぞれ接続され、メモリチップ３４の第２の最上位アドレス端子Ａ２２ＳはＬレベル（または「０」）に固定され、第１の最上位アドレス端子Ａ２２Ｄは、パッケージのアドレス端子Ａ２２に接続されて、ＣＰＵ１０からの最上位アドレスＡ２１を入力する。メモリチップ３４の第１、第２のチップセレクト端子＃ＣＳ１，２は、それぞれパッケージ３２の第１、第２の外部チップセレクト端子＃ＣＳ１，２に接続される。
【００４７】
また、図１０において、メモリチップの第１の最上位アドレス端子Ａ２２Ｄと、パッケージのアドレス端子Ａ２１とを図中破線のように接続して、メモリチップの第１の最上位アドレス端子Ａ２２Ｄに、ＣＰＵ１０からの最上位アドレスＡ２１を、パッケージのアドレス端子Ａ２１を経由して供給することもできる。このようにすることで、ＣＰＵからの最上位アドレスＡ２１は、パッケージのアドレス端子Ａ２１にのみ供給すれば良いことになる。この場合は、パッケージのアドレス端子Ａ２２には何も接続されない。
【００４８】
チップ内の第１の最上位アドレス端子Ａ２２Ｄ（Ｄはダブルの省略形）は、第１の制御モードの時にパッケージ３２の最上位アドレス端子Ａ２２に接続され、２本の外部チップイネーブル信号による制御を可能にする。この時、チップ内の第２の最上位アドレス端子Ａ２２Ｓ（Ｓはシングルの省略形）は、Ｌレベルに固定される。これにより、ＮＯＲゲート２０２はインバータとして機能する。
【００４９】
従って、図１０の論理値表に示されるとおり、第１の制御モードでは、アクセスモード制御回路２０は、図９のケース１〜８のいずれかで動作する。まず、第１、第２の外部チップセレクト信号＃ＣＳ１，２が共に「０」になることは、両方の信号がイネーブル状態になることであり、そのような制御はない。次に、第１、第２の外部チップセレクト信号＃ＣＳ１，２が共に「１」の時は、メモリ装置が選択されていないので、内部チップセレクト信号＃ＣＳは「１」となり、メモリはディセーブル状態になる（ケース４，８）。
【００５０】
そして、第１、第２の外部チップセレクト信号＃ＣＳ１，２が、「０」「１」の時は、メモリの下位空間１６−１が選択されていることを示し、内部チップセレクト信号＃ＣＳは「０」となり、メモリはイネーブル状態になり、更に、第２の外部チップセレクト信号＃ＣＳ２＝「１」により、内部の最上位アドレスＡ２２は「０」になる。つまり、制御回路２０は、図５の下位空間活性化ユニット２８として機能する。
【００５１】
次に、第１、第２の外部チップセレクト信号＃ＣＳ１，２が、「１」「０」の時は、上位のメモリ空間が選択されていることを示す。その時に、最上位アドレスＡ２１が「０」であれば、メモリ装置の上位空間１６−２がアクセスされているので、内部チップイネーブル信号＃ＣＳは「０」となりイネーブル状態になり、＃ＣＳ＝０、Ａ２１＝０によりＮＯＲゲート２０１の出力ｎ２０１が「１」になり、内部最上位アドレスＡ２２は「１」に制御される。この時、制御回路２０は、図５の上位空間活性化ユニット２６として機能する。
【００５２】
また、最上位アドレスＡ２１が「１」であれば、メモリ空間１４がアクセスされているので、内部チップイネーブル信号＃ＣＳは「１」となりディセーブル状態になる。この状態は、制御回路２０が、図５の上位空間非活性化ユニットして機能している。
【００５３】
次に、図１１の第２の制御モードでのメモリ装置の構成と動作について説明する。メモリ装置１６のパッケージ３２には、図８で示したとおり、アドレス端子Ａ０−Ａ２２と、外部チップセレクト端子＃ＣＳとを有する。アドレス端子Ａ０−Ａ２２には、ＣＰＵ１０からの供給アドレス信号Ａ０−Ａ２２が供給され、また、外部チップセレクト端子＃ＣＳには、ＣＰＵ１０から対応する外部チップセレクト信号＃ＣＳが供給される。つまり、通常のメモリ装置とＣＰＵとの接続関係である。なお、この図中にも、各端子の信号例「０」「１」が示されている。
【００５４】
一方、メモリチップ３４のアドレス端子Ａ０−Ａ２１は、パッケージのアドレス端子Ａ０−Ａ２１にそれぞれ接続され、メモリチップ３４の第２の最上位アドレス端子Ａ２２Ｓはパッケージのアドレス端子Ａ２２に接続される。また、メモリチップ３４の第１の最上位アドレス端子Ａ２２ＤはＨレベル（または論理「１」）に固定されている。そして、メモリチップ３４の第１、第２のチップセレクト端子＃ＣＳ１，２は、パッケージ３２の外部チップセレクト端子＃ＣＳに接続される。第２のチップセレクト端子＃ＣＳ２は、ＨレベルまたはＬレベルのいずれかに固定されてもよいし、またはいずれに接続されなくてもよい。
【００５５】
図１１のアクセスモード制御回路２０は、第２の制御モードを制御する第２モード制御回路３０として機能する。第１の最上位アドレス端子Ａ２２Ｄを論理「１」に固定したことで、ＮＯＲゲート２０１の出力ｎ２０１は論理「０」に固定され、その結果、ＮＯＲゲート２０２と２０５は、インバータとして機能する。その結果、第２の最上位アドレス端子Ａ２２Ｓに入力される供給アドレス信号Ａ２２は、インバータ２０２，２０３を介して、内部の最上位アドレス信号として伝播する。また、第１のチップセレクタと端子＃ＣＳ１に供給された外部チップセレクト信号＃ＣＳも、インバータ２０４，２０５を介して、内部チップセレクト信号＃ＣＳとして伝搬する。
【００５６】
従って、ＣＰＵ１０が供給する外部チップセレクト信号＃ＣＳが論理「０」であれば、内部チップセレクト信号も論理「０」のイネーブル状態になり、論理「１」であれば、内部チップセレクト信号も論理「１」のディセーブル状態になる。更に、ＣＰＵ１０が供給する最上位アドレスＡ２２は、そのまま内部の最上位アドレスとなる。この動作は、図１１の論理値表に示される通りである。この論理値表の動作は、図９のケース５，１３，８，１６に該当する。
【００５７】
図１２は、本実施の形態におけるメモリ装置を利用した別の使用例を示す図である。この例は、メモリの制御ユニットであるＣＰＵ１０が、４種類のチップセレクト信号ＣＳ０−４と、２２本のアドレスＡ０−Ａ２１とを出力する。従って、１本のチップセレクト信号で制御可能なメモリ領域は、バス幅が１６ビットの場合、６４Ｍｂである。そして、６４Ｍｂ×４のメモリ空間を使用できるように、ＣＰＵは４本のチップセレクト信号を有する。
【００５８】
ＣＰＵ１０に接続されるメモリは、例えば不揮発性メモリとして、６４Ｍｂのメモリ装置１５と９６Ｍｂのメモリ装置１６、高速ＳＲＡＭとして８Ｍｂのメモリ装置１４、ＤＲＡＭまたはＦＣＲＡＭとして６４Ｍｂのメモリ装置１８の４種類である。メモリ装置１６と１４の関係が、図３で示した関係に対応し、メモリ装置１６は、ＣＰＵ１０が１本のチップセレクト信号で制御可能なメモリ領域を越える領域を有していて、従って、２本のチップセレクト信号ＣＳ１，２を入力し、更に、アドレス端子Ａ２２が設けられている。
【００５９】
メモリ装置１６は、図１０に示したアクセスモード制御回路構成及びメモリチップとそのパッケージの構成を有する。従って、メモリ装置１６のメモリ空間へのアクセスの時は、メモリ装置１６がイネーブル状態に制御され、メモリ装置１４のメモリ空間へのアクセスの時は、メモリ装置１６がディセーブル状態に制御される。
【００６０】
その他のメモリ装置１５，１８は、それぞれ６４Ｍｂのメモリ領域を有し、対応するチップセレクト信号ＣＳ０，３により制御可能である。
【００６１】
以上の構成にすることで、一部にメモリ容量が小さいメモリ装置１４を含んでいても、４個のメモリ装置１４，１５，１６，１８によりＣＰＵが利用可能なメモリ空間を有効に活用することができる。従って、携帯電話などの省スペースの要求が厳しい場合でも、メモリ空間を有効に利用できるメモリモジュールを提供することができる。
【００６２】
また、メモリ装置は、第１の制御モードと第２の制御モードとに、切り換え可能に構成される。共通のメモリチップと異なるパッケージとを組み合わせて、第１の制御モードを行うメモリ装置と、第２の制御モードを行うメモリ装置とに使い分けることができる。
【００６３】
尚、メモリ装置１６は、９６Ｍｂのメモリ領域を有するが、アドレスＡ０−Ａ２２に対応して１２８Ｍｂのメモリ領域を有することも可能である。更に、メモリ装置１４のメモリ領域が８Ｍｂであることに対応して、メモリ装置１６内のアクセス可能なメモリ領域を１２０Ｍｂまで増やすことも可能である。例えば、最大で１２８Ｍｂのメモリ領域を有するメモリ装置１６を接続し、最下位アドレスから１２０Ｍｂまでのメモリ領域へのアクセスがある時は、イネーブル状態に制御し、それより上のメモリ領域へのアクセス時にディセーブル状態に制御してもよい。その場合は、メモリ装置１６内のアクセスモード制御回路は、供給されるアドレスＡ２１，Ａ２０，Ａ１９の３ビットの信号に従って、イネーブルとディセーブルの制御を行う必要があり、内部の最上位アドレスＡ２２は、前述と同じように制御すれば良い。
【００６４】
図１３は、更に、別の実施の形態におけるメモリ装置の構成図である。メモリ装置の試験モードにおいて、メモリセルアレイの全ワード線、全ビット線を選択して、全てのメモリセルに電圧ストレスを印加するなどの、全セル選択状態にする必要がある。その場合、各アドレスバッファADD/BUF0−22がデコーダＤＥＣに供給する非反転内部アドレス信号Ａ０Ｔ〜Ａ２２Ｔと、反転内部アドレス信号Ａ０Ｂ〜Ａ２２Ｂとを全てＨレベルにする必要がある。
【００６５】
そのような全セル選択状態にする場合、一般的な方法では、アドレスバッファに供給されるアドレスＡ０〜Ａ２２を全て活性化レベル（Ｈレベル）にして非反転内部アドレス信号Ａ０Ｔ〜Ａ２２Ｔを全て活性化レベル（Ｈレベル）にし、且つ、試験モード検出回路４０から生成される全選択信号ALLADDを活性化レベル（Ｈレベル）にして反転内部アドレス信号Ａ０Ｂ〜Ａ２２Ｂを全て活性化レベル（Ｈレベル）にする。
【００６６】
しかし、アクセスモード制御回路２０が設けられ、図５に示したとおり、第１の制御モード時には、第１モード制御回路２２により、外部供給アドレスＡ２１をＬレベルに且つ第２のチップセレクト信号＃ＣＳ２をＬレベルにした時、内部アドレスＡ２２がＨレベルに制御される。したがって、外部供給アドレスＡ２１をＨレベルにし、且つ内部アドレスＡ２２もＨレベルにすることはできない。
【００６７】
そこで、本実施の形態では、試験モード検出回路４０が全選択信号ALLADDをＨレベルにした時は、各アドレスバッファADD/BUF0−22が、供給されるアドレスＡ０〜Ａ２２にかかわらず、非反転内部アドレス信号Ａ０Ｔ〜Ａ２２Ｔと反転内部アドレス信号Ａ０Ｂ〜Ａ２２Ｂを全てＨレベルにする。
【００６８】
図１４は、本実施の形態におけるアドレスバッファの回路図である。図１４には、アドレスバッファADD/BUF-0,21,22に加えて、デコーダＤＥＣと、メモリセルアレイ４２とコラム選択ユニット４４が示されている。アドレスバッファが生成する各アドレスの非反転信号Ａ０Ｔ〜Ａ２２Ｔと反転信号Ａ０Ｂ〜Ａ２２Ｂが、デコーダＤＥＣに供給され、デコーダがメモリセルアレイのセクタ選択、ワード線選択、コラム選択などを行う。したがって、デコーダに供給されるアドレスの非反転信号と反転信号の全てを活性化レベル（Ｈレベル）にすると、メモリセルアレイは全選択状態になる。
【００６９】
アドレスバッファADD/BUF-0,21,22は全て同じ回路で構成される。即ち、供給されるアドレスＡ０〜Ａ２２を入力するＮＯＲゲート５０と、その出力を反転するインバータ５１と、ＮＯＲゲート５０の出力を入力するＮＯＲゲート５２と、その出力を反転するインバータ５３とを有する。また、ＮＯＲゲート５０，５２には、試験モード検出回路４０からの全選択信号ALLADDが入力される。
【００７０】
通常動作状態では、全選択信号ALLADDは非活性レベル（Ｌレベル）にあり、一方の入力に全選択信号が供給されるＮＯＲゲート５０，５２は、他方の入力を反転するインバータとして動作する。したがって、供給されるアドレスＡ０〜Ａ２２の非反転信号Ａ０Ｔ〜Ａ２２Ｔと反転信号Ａ０Ｂ〜Ａ２２Ｂが、インバータ５１，５３からそれぞれ出力される。
【００７１】
試験モード検出回路４０が所定の試験モードを検出して全選択信号ALLADDをＨレベルにすると、供給アドレスＡ０〜Ａ２２の状態にかかわらず、両ＮＯＲゲート５０，５２の出力はＬレベルに制御される。その結果、両インバータ５１，５３の出力である非反転信号Ａ０Ｔ〜Ａ２２Ｔと反転信号Ａ０Ｂ〜Ａ２２Ｂは、全てＨレベルになる。これにより、メモリセルアレイは全セル選択状態に制御されることになる。
【００７２】
このように、本実施の形態では、メモリチップ内に設けられたアクセスモード制御回路が、ＣＰＵから供給されるアドレスＡ２１と第２のチップセレクト信号＃ＣＳ２との組合せに応じて、内部で最上位アドレスＡ２２を生成するので、試験モード時において全セル選択状態に制御するための機能を、アクセスモード制御回路２０の後段のアドレスバッファ回路内に設けている。
【００７３】
なお、図１４のアドレスバッファのうち、アドレスＡ０〜Ａ２１が供給されるアドレスバッファでは、ＮＯＲゲート５０への全選択信号ALLADDの入力を行わずに、ＮＯＲゲート５０を単なるインバータに置き換えても良い。アドレスＡ０〜Ａ２１は、外部から供給されアクセスモード制御回路２０を経由することなくアドレスバッファに供給される。したがって、外部から供給されるアドレスＡ０〜Ａ２１を全てＨレベルにすれば、ＮＯＲゲート５０をインバータに置き換えても、非反転信号Ａ０Ｔ〜Ａ２１Ｔは全てＨレベルに制御され、更に反転信号Ａ０Ｂ〜Ａ２１Ｂは、全選択信号ALLADDによりＨレベルに制御される。そして、最上位のアドレスＡ２２に対応するアドレスバッファADD/BUF22は、図１４に示す回路であり、前述のとおり、供給アドレスＡ２２にかかわらず全選択信号ALLADDによって、その非反転信号Ａ２２Ｔと反転信号Ａ２２Ｂとを共にＨレベルにする。
【００７４】
以上，実施の形態例をまとめると以下の付記の通りである。
【００７５】
（付記１）チップセレクト信号によりイネーブル状態とディセーブル状態に制御されるメモリ装置において、
複数ビットのアドレス信号を入力するアドレス端子と、
外部チップセレクト信号を入力するチップセレクト端子と、
複数の外部チップセレクト信号と、前記入力されるアドレス信号内の所定のアドレス信号とに従って、前記メモリ装置のイネーブル及びディセーブル制御を行う第１の制御モードと、単一の外部チップセレクト信号に従って前記メモリ装置のイネーブル及びディセーブル制御を行う第２の制御モードとを、切り換え可能に有するアクセスモード制御回路を有するメモリ装置。
【００７６】
（付記２）付記１において、
当該メモリ装置のメモリ領域が、当該メモリ装置を制御するメモリ制御ユニットが単一のチップセレクト信号により制御可能なメモリ領域よりも大きい場合に、アクセスモード制御回路が前記第１の制御モードに設定されることを特徴とするメモリ装置。
【００７７】
（付記３）付記１において、
当該メモリ装置のメモリ領域が、当該メモリ装置を制御するメモリ制御ユニットが単一のチップセレクト信号により制御可能なメモリ領域以下の場合に、アクセスモード制御回路が前記第２の制御モードに設定されることを特徴とするメモリ装置。
【００７８】
（付記４）付記１において、
前記アクセスモード制御回路が前記第１の制御モードに設定されたメモリチップと、
前記複数の外部チップセレクト端子を有し、前記メモリチップを収容するパッケージとを有することを特徴とするメモリ装置。
【００７９】
（付記５）付記１において、
前記アクセスモード制御回路が前記第２の制御モードに設定されたメモリチップと、
前記単一の外部チップセレクト端子を有し、前記メモリチップを収容するパッケージとを有することを特徴とするメモリ装置。
【００８０】
（付記６）付記１または４において、
前記アクセスモード制御回路は、前記第１の制御モードにおいて、複数の外部チップセレクト信号のいずれかがイネーブル状態の時に、前記メモリ装置をイネーブル状態に制御し、更に、一つの外部チップセレクト信号がイネーブル状態であっても、前記所定のアドレス信号に応じて前記メモリ装置をディセーブル状態に制御することを特徴とするメモリ装置。
【００８１】
（付記７）付記４において、
前記メモリチップは、第１の最上位アドレス端子と第２の最上位アドレス端子とを有し、前記入力されるアドレス信号の最上位アドレス信号が前記第１の最上位アドレス端子に供給され、前記第２の最上位アドレス端子が所定の論理レベルに固定され、前記複数の外部チップイネーブル信号と前記第１の最上位アドレス端子に供給される入力最上位アドレス信号とにより、前記第１の制御モードが実行されることを特徴とするメモリ装置。
【００８２】
（付記８）付記５において、
前記メモリチップは、第１の最上位アドレス端子と第２の最上位アドレス端子とを有し、前記第１の最上位アドレス端子が所定の論理レベルに固定され、前記第２の最上位アドレス端子に前記入力されるアドレス信号の最上位アドレス信号が供給され、第２の制御モードが実行されることを特徴とするメモリ装置。
【００８３】
（付記９）チップセレクト信号によりイネーブル状態とディセーブル状態に制御されるメモリ装置において、
複数ビットのアドレス信号を入力するアドレス端子と、
複数の外部チップセレクト信号を入力するチップセレクト端子と、
複数の外部チップセレクト信号と、前記入力されるアドレス信号内の所定のアドレス信号とに従って、前記メモリ装置のイネーブル及びディセーブル制御を行うアクセスモード制御回路とを有し、
前記アクセスモード制御回路は、前記複数の外部チップセレクト信号のいずれかがイネーブル状態の時に、当該メモリ装置をイネーブル状態に制御し、更に、一つの外部チップセレクト信号がイネーブル状態であっても、前記所定のアドレス信号に応じて当該メモリ装置をディセーブル状態に制御することを特徴とするメモリ装置。
【００８４】
（付記１０）付記９において、
更に、前記入力される複数ビットのアドレス信号に加えて、更に上位の内部アドレス信号を有し、
前記アクセスモード制御回路は、前記イネーブル状態に制御した時、前記入力されるアドレス信号に応じて、前記内部アドレス信号を所定の論理レベルに制御することを特徴とするメモリ装置。
【００８５】
（付記１１）チップセレクト信号によりイネーブル状態とディセーブル状態に制御されるメモリ装置において、
複数ビットのアドレス信号を入力するアドレス端子と、
外部チップセレクト信号を入力するチップセレクト端子と、
複数の外部チップセレクト信号に従って、前記メモリ装置のイネーブル及びディセーブル制御を行う第１の制御モードと、単一の外部チップセレクト信号に従って前記メモリ装置のイネーブル及びディセーブル制御を行う第２の制御モードとを、切り換え可能に有するアクセスモード制御回路を有するメモリ装置。
【００８６】
（付記１２）付記１１において、
前記アクセスモード制御回路が前記第１の制御モードに設定されたメモリチップと、
前記複数の外部チップセレクト端子を有し、前記メモリチップを収容するパッケージとを有することを特徴とするメモリ装置。
【００８７】
（付記１３）付記１１において、
前記アクセスモード制御回路が前記第２の制御モードに設定されたメモリチップと、
前記単一の外部チップセレクト端子を有し、前記メモリチップを収容するパッケージとを有することを特徴とするメモリ装置。
【００８８】
（付記１４）チップセレクト信号によりイネーブル状態とディセーブル状態に制御されるメモリ装置において、
複数ビットの第１のアドレス信号を入力するアドレス端子と、
複数の外部チップセレクト信号を入力するチップセレクト端子と、
複数の外部チップセレクト信号と、前記入力される第１のアドレス信号内の所定のアドレス信号とに従って、前記メモリ装置のイネーブル及びディセーブル制御を行い、更に第２のアドレス信号を生成するアクセスモード制御回路と、
前記第１のアドレス信号及び第２のアドレス信号をそれぞれ供給され、当該第１及び第２のアドレス信号の非反転信号及び反転信号を生成するアドレスバッファと、
前記アドレスバッファの非反転信号及び反転信号を入力してデコードするデコーダとを有し、
前記アドレスバッファの少なくとも一部は、全選択信号に応答して、供給される前記第１または第２のアドレス信号にかかわらず、前記非反転信号及び反転信号を全て活性化レベルに制御することを特徴とするメモリ装置。
【００８９】
（付記１５）付記１４において、
更に、所定の試験モードを検出し、前記全選択信号を生成する試験モード検出回路を有することを特徴とするメモリ装置。
【００９０】
【発明の効果】
以上，本発明によれば，メモリ制御ユニットが単一のチップセレクト信号で制御可能なメモリ領域を越える領域を有するメモリ装置であっても、そのメモリ制御ユニットに接続することができる。従って、複数のメモリ制御ユニットに柔軟に対応できるメモリ装置を提供することができる。
【図面の簡単な説明】
【図１】従来のＣＰＵと２個のメモリ装置の関係を示す図である。
【図２】図１のＣＰＵのメモリ空間の一例を示す図である。
【図３】本実施の形態における第１の制御モードでのメモリ制御ユニットとメモリ装置との関係を示す図である。
【図４】図３のメモリ空間を示す図である。
【図５】本実施の形態における第１の制御モードでのメモリ装置内のアクセスモード制御回路を示す図である。
【図６】本実施の形態における第２の制御モードでのメモリ制御ユニットとメモリ装置との関係を示す図である。
【図７】図６のメモリ空間を示す図である。
【図８】本実施の形態における第２の制御モードでのメモリ装置内のアクセスモード制御回路を示す図である。
【図９】本実施の形態におけるより好適なアクセスモード制御回路とその動作を示す図である。
【図１０】本実施の形態におけるより好適なアクセスモード制御回路とその動作を示す図である。
【図１１】本実施の形態におけるより好適なアクセスモード制御回路とその動作を示す図である。
【図１２】本実施の形態におけるメモリ装置を利用した別の使用例を示す図である。
【図１３】別の実施の形態におけるメモリ装置の構成図である。
【図１４】本実施の形態におけるアドレスバッファの回路図である。
【符号の説明】
１０          メモリ制御ユニット、ＣＰＵ
１６          メモリ装置
１４          他のメモリ装置
２０          アクセスモード制御回路
Ａ０−Ａ２１  入力されるアドレス信号
Ａ２２        内部の最上位アドレス信号
ＣＳ１，ＣＳ２      第１、第２の外部チップセレクト信号
＃ＣＳ１，＃ＣＳ２  第１、第２の外部チップセレクト信号
Ａ２２Ｄ，Ａ２２Ｓ  第１、第２の最上位アドレス端子
【図１】
0003963744.tif 000002
【図２】
0003963744.tif 000003
【図３】
0003963744.tif 000004
【図４】
0003963744.tif 000005
【図５】
0003963744.tif 000006
【図６】
0003963744.tif 000007
【図７】
0003963744.tif 000008
【図８】
0003963744.tif 000009
【図９】
0003963744.tif 000010
【図１０】
0003963744.tif 000011
【図１１】
0003963744.tif 000012
【図１２】
0003963744.tif 000013
【図１３】
0003963744.tif 000014
【図１４】
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