(57)【特許請求の範囲】
【請求項１】
支持基板と活性層基板が第一の絶縁膜により電気的に分離されたＳＯＩ型の半導体基板の前記活性層基板内に、互いに電気的に絶縁分離されたパワー素子と集積回路をモノリシックに形成した半導体装置であって、
前記パワー素子と集積回路は互いに電気的に絶縁分離された島を形成し、各島は前記活性層基板の主面と垂直な方向に設けられて前記第一の絶縁膜に達する第二の絶縁膜によって囲まれ、各島ごとに前記活性層基板と前記第一の絶縁膜との界面近傍で前記活性層基板内にＰ型層が存在し、過渡的な異常電圧が外部より印加される可能性のある島に接する前記第二の絶縁膜と他の島に接する前記第二の絶縁膜との間には、Ｐ型領域が設けられ、前記Ｐ型領域は前記活性層基板の第一主面側で接地される部分を有し、かつ、前記過渡的な異常電圧が外部より印加される可能性のある島から前記第二の絶縁膜を介して前記Ｐ型領域に至る電流経路の合成容量が、前記過渡的な異常電圧が外部より印加される可能性のある島から前記第一の絶縁膜と前記支持基板とを介して前記Ｐ型領域に至る電流経路の合成容量よりも大きくなるように、前記第二の絶縁膜は前記第一の絶縁膜よりも容量が大きく形成されたことを特徴とする半導体装置。
【請求項２】
過渡的な異常電圧が外部より印加される可能性のある島に接する前記第二の絶縁膜が他の島に接する前記第二の絶縁膜と比較して薄い絶縁膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
過渡的な異常電圧が外部より印加される可能性のある島に接する前記薄い絶縁膜として、他の島に接する前記第二の絶縁膜と比較して誘電率が高い材料を用いることを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ基板上に形成されたパワー素子またはパワー素子とＬＳＩその他の集積回路をモノリシックに形成した半導体装置において、外部からの過渡的な異常電圧から素子を保護する機能を備えた半導体装置に関する。
【０００２】
【従来の技術】
ＳＯＩ基板上に形成したパワー素子を、接続される負荷の電位変動に連動して生じるスイッチングノイズから保護する技術として、特開平９−２６６３１０号公報が知られている。図８は上記半導体装置の要部に相当する断面図である。図８の構造においては、ＬＤＭＯＳを絶縁膜（酸化膜）１２２、１２３によって絶縁分離して素子領域に形成している。そしてドレイン電極やソース電極から印加された異常電圧に起因して発生するスイッチングノイズが、絶縁分離された素子領域へ伝播するのを防止するために、支持基板上の絶縁膜１２２上にＮ+型埋め込み層１２１ｂを形成すると共に、絶縁膜１２３に接するようにディープＮ+拡散層１２６からなるシールド層を設け、このシールド層を接地または電源電位に固定するようにしている。外部から異常電圧が印加された場合には、ノイズ電流をこれらの電位固定領域を経由して電源または接地へ逃がすようになっている。
【０００３】
【発明が解決しようとする課題】
しかし、上記の従来例においては、支持基板と絶縁膜の界面にＮ+型の埋め込み層１２１ｂを設けることが必要であるが、このＮ+型埋め込み層は、ＳＯＩ基板作成時にＮ+型不純物を拡散形成する必要があるため、ＳＯＩウエハのコストが高く、チップコストが増大するという問題があった。
【０００４】
本発明は上記のごとき従来技術の問題を解決するためになされたものであり、異常電圧から半導体素子を保護する機能を有し、かつ、チップコストの増大を抑制した半導体装置を提供することを目的とする。
【０００５】
上記の目的を達成するため、本発明においては特許請求の範囲に記載するように構成している。すなわち、請求項１においては、支持基板と活性層基板が第一の絶縁膜により電気的に分離されたＳＯＩ基板上に形成されたパワー素子と集積回路をモノリシックに形成した半導体装置において、前記パワー素子と集積回路は互いに電気的に絶縁分離された島を形成し、各島は前記活性層基板の主面と垂直な方向に設けられて前記第一の絶縁膜に達する第二の絶縁膜によって囲まれ、各島ごとに前記活性層基板と前記第一の絶縁膜との界面近傍で前記活性層基板内にＰ型層が存在し、過渡的な異常電圧が外部より印加される可能性のある島に接する前記第二の絶縁膜と他の島に接する前記第二の絶縁膜との間には、Ｐ型領域が設けられ、前記Ｐ型領域は前記活性層基板の第一主面側で接地される部分を有し、かつ、前記過渡的な異常電圧が外部より印加される可能性のある島から前記第二の絶縁膜を介して前記Ｐ型領域に至る電流経路の合成容量が、前記過渡的な異常電圧が外部より印加される可能性のある島から前記第一の絶縁膜と前記支持基板とを介して前記Ｐ型領域に至る電流経路の合成容量よりも大きくなるように、前記第二の絶縁膜は前記第一の絶縁膜よりも容量が大きく形成される構成とした。
【０００９】
また、請求項２に記載の発明においては、過渡的な異常電圧が外部より印加される可能性のある島に接する第二の絶縁膜を、他の島に接する前記第二の絶縁膜と比較して薄い絶縁膜にする構成とした。
【００１０】
また、請求項３に記載の発明においては、過渡的な異常電圧が外部より印加される可能性のある島に接する前記薄い絶縁膜として、他の島に接する第二の絶縁膜と比較して誘電率が高い材料を用いる構成とした。
【００１１】
【発明の効果】
請求項１においては、印加されたノイズ電圧による過渡的なノイズ電流はＰ型層を流れるが、異常電圧が外部より印加される可能性のある島に接する第二の絶縁膜と他の島を囲む第二の絶縁膜との間には、Ｐ型領域が設けられ、このＰ型領域は活性層基板の第一主面側で接地される部分を有し、かつ、前記島から第二の絶縁膜を介してＰ型領域に至る電流経路の合成容量が、前記島から第一の絶縁膜と支持基板とを介してＰ型領域に至る電流経路の合成容量よりも大きくなるように、第二の絶縁膜は第一の絶縁膜よりも容量が大きく形成されているので、他の島のＰ型層にはノイズ電流が流れず、ノイズ電流はＰ型領域を通って表面へ取り出され接地へと逃がすことができる。つまり、“サージ源”である島を第二の絶縁膜に接するＰ型領域によりシールドする効果を持つ。そのため、他の島の回路が誤動作を起こすことは無く、半導体装置が十分安全に動作できるという効果を有する。なお、Ｐ型領域は、過渡的な異常電圧が外部より印加される可能性のある限られた島の周辺のみに形成されるため、半導体装置（チップ）全体ではその分の面積増加はわずかであり、コストアップの要因は少ない。
また、従来のような高濃度の埋め込み層の構造が不要になるので、製造工程が容易になってコストを低減することが出来る、という効果が得られる。さらに従来技術のように高濃度の埋め込み層を形成していないので、その高濃度領域を形成することによる素子特性が変化する可能性が極めて少ない。すなわち、高濃度層を形成すると、横一直線にＮ+層とＮ（またはＮ-）層が別れて形成されず、濃度分布に波が生じ、この波によって素子特性に部分的なばらつきが生じる。そのため例えば耐圧が安定せず、場合によっては耐圧が一個所に集中するという問題を生じることもあるが、本発明においては上記の高濃度層がないので、これらが生じない。
【００１５】
また、請求項２においては、過渡的な異常電圧が外部より印加される可能性のある島に接する絶縁膜を、他の島に接する前記第二の絶縁膜と比較して薄い絶縁膜にする構成としたので、サージ電流がＰ型領域を通って接地へ逃げやすくすることが出来る。
【００１６】
また、請求項３においては、過渡的な異常電圧が外部より印加される可能性のある島に接する前記薄い絶縁膜として、他の島に接する第二の絶縁膜と比較して誘電率が高い材料を用いる構成としたので、サージ電流をさらに逃げやすくすることが出来る。
【００１７】
【発明の実施の形態】
（第１の参考例）
図１は本発明の第１の参考例の構成を示す断面図である。図１の構成を説明すると、Ｐ型の支持基板１は埋め込み絶縁膜２を介して活性層基板３とは電気的に絶縁されている。活性層基板３と埋め込み絶縁膜２の界面で活性層基板３の底部にはＰ型層２０が形成されている。このＰ型層２０の上部で活性層基板３内にはＮ型ウエル領域２５が形成されている。ここで、このＰ型層２０はもともとの活性層基板３がＰ型であっても良いし、Ｎ型の活性層基板にＰ型の深いウエルを形成したものでも構わない。活性層基板３の表面部では例えば、ＬＤＭＯＳ等のパワー素子部６が形成され、さらに、このパワー素子部６とは電気的に分離されたバイポーラデバイス等からなる制御回路部７が形成されている。図１ではこれらのパワー素子部６と制御回路部７を絶縁分離するものとして、トレンチの内側に形成された絶縁膜４とさらにその内部でトレンチを埋め込むためのポリシリコン５による分離領域が描かれている。
【００１８】
パワー素子部６では、その構成要素として、活性層基板３の表面にドレインＮ+コンタクト領域１５、Ｐ型チャネル領域１１が存在し、Ｐ型チャネル領域１１の内部で表面においてはＮ+型ソース領域１２が形成されている。Ｐ型チャネル領域１１内でＮ+型ソース領域１２に接してチャネルが形成されるように、活性層基板３上にはゲート絶縁膜１３を介してゲート電極１４が形成されている。
【００１９】
また、制御回路部７には、例えばラテラルＰＮＰトランジスタが形成されている。構成要素としては、活性層基板３の表面にＰ+型コレクタ領域８、Ｐ+型エミッタ領域９、Ｎ+型ベースコンタクト領域１０が形成されている。
本実施例ではこれらのデバイスは一代表例として掲載したものであり、その他のバイポーラ素子やＣＭＯＳ素子が形成されることも有り得る。これらの素子の組み合わせにより、制御回路部７には回路ブロックが形成されるものであるが、ここでは、動作の説明をわかりやすくする目的で制御回路部７には素子１つを掲載するに留めた。
【００２０】
さらに本実施例においては、支持基板１の裏面は電位を固定してもしなくても構わない。パワー素子部６のＮ型ウエル領域２５は、ＬＤＭＯＳＦＥＴのドレインであるため、ＶＤＤ電位または、ＶＤＤ電位とＶＳＳ電位の間で変動している。Ｐ型層２０はパワー素子部６において、深いＰ型拡散領域２１、Ｐ+型拡散領域２２を通じて表面側で接地されている。
【００２１】
次に、本実施例の動作を説明する。
外部からの過渡的な異常電圧として、図１の矢印１６で示したようなノイズ電圧がパワー素子部６に印加されたものと仮定する。この場合、パワー素子部６が“サージ源”、制御回路部７が“被害を被る可能性のある領域”とすることができる。パワー素子部６に印加されたノイズ電圧による過渡的なノイズ電流はＰ型層２０を流れるが、構成で説明したように、Ｐ型層２０は表面で接地されるため、このノイズ電流はパワー素子部で表面側に逃がすことができる。つまり、“サージ源”をＰ型層２０によってシールドする効果がある。そのため、制御回路部７が誤動作を起こすことは無く、半導体装置が十分安全に動作できるという効果を持つ。なお、図１の矢印１６は＋サージの場合を例示したが−サージでも同様に効果がある。
【００２２】
上記のように、図１の実施例においては、従来例のごとく高濃度の埋め込み拡散層を形成する必要がないのでＳＯＩ基板のコストを低くできるため、半導体装置のコストを低くすることができる。
また、従来技術のように高濃度の埋め込み層を形成していないので、その高濃度領域を形成することによる素子特性が変化する可能性が極めて少ない。すなわち、高濃度層を形成すると、図１に示すように横一直線にＮ+層とＮ（またはＮ-）層が別れて形成されず、濃度分布に波が生じ、この波によって素子特性に部分的なばらつきが生じる。そのため例えば耐圧が安定せず、場合によっては耐圧が一個所に集中するという問題を生じることもあるが、本実施例においては上記の高濃度層がないので、これらが生じない。なお、この作用は以後に説明する全ての実施例で同じである。
【００２３】
次に、図２は本実施例に用いるＳＯＩ基板を準備するための製造工程を示す図である。図２において、（ａ）では周辺を絶縁膜４２で覆われたＰ型の支持基板４０と、周辺を絶縁膜４３で覆われたＰ型の活性層基板４１を用意する。（ｂ）ではこれらの基板を張り合わせる。（ｃ）では活性層基板４１をエッチングして厚みを調整する。なお、絶縁膜４２と４３とが張り合わされて埋め込み絶縁膜４４となり、この部分が図１における埋め込み絶縁膜２となる。（ｄ）ではパワー素子部に必要なウエル４５を濃度Ｎ１で形成し、同時に制御回路部に必要なウエル４６を濃度Ｎ２でそれぞれ形成する。ここでそれぞれのウエル濃度Ｎ１、Ｎ２というのは、任意の濃度に設定が可能である。（ｅ）では、パワー素子部と制御回路部とを分離するような絶縁分離膜４７と、その中を充填するポリシリコン４８が形成されている。
【００２４】
このように、本実施例におけるＳＯＩウエハの準備においては、従来のようなＮ+型の埋め込み層１２１ｂを形成する複雑な工程が必要ないので、従来よりもコストを低減出来る。また、Ｐ型層２０を接地するための深いＰ型拡散領域２１は、限られた島（ここでは外部より過渡的なノイズ電圧が印加される可能性がある島）のみに形成されるため、半導体装置（チップ）全体ではその分の面積増加はわずかであり、コストアップの要因は少ない。
【００２５】
（第２の参考例）
図３は本発明の第２の参考例の構成を示す断面図である。図３の構成で特徴的な部分を説明すると、Ｐ型層２０は制御回路部７において、深いＰ型拡散領域２３、Ｐ+型拡散領域２４を通じて表面側で接地されている。なお、ＳＯＩ基板を準備するための製造工程は前記図２と同様である。
【００２６】
次に本実施例の動作を説明する。
外部からの過渡的な異常電圧として、図３の矢印１６で示したようなノイズ電圧がパワー素子部６に印加されたものと仮定する。この場合、パワー素子部６が“サージ源”、制御回路部７が“被害を被る可能性のある領域”とすることができる。パワー素子部６に印加されたノイズ電圧による過渡的なノイズ電流はＰ型層２０を流れるが、埋め込み絶縁膜２、支持基板１を介しての容量結合により、制御回路部７のＰ型層２０にも流れる。しかし、このＰ型層２０は制御回路部７の表面で接地されるため、このノイズ電流は制御回路部７で表面側に逃がすことができる。つまり、“被害を被る可能性のある領域”をＰ型層２０によりシールドすることができる。そのため、制御回路部７が誤動作を起こすことは無く、半導体装置が十分安全に動作することができる。
【００２７】
上記のように、図３の実施例においては、従来例のごとく高濃度の埋め込み拡散層を形成する必要がないのでＳＯＩ基板のコストを低くできるため、半導体装置のコストを低くすることができる。また、Ｐ型層２０を接地するための深いＰ型拡散領域は、限られた島（ここでは高インピーダンスで動作している制御回路部：低電流で誤動作を起こし易い回路部）のみに形成されるため、半導体装置（チップ）全体ではその分の面積増加はわずかであり、コストアップの要因は少ない。
【００２８】
（第１の実施例）
図４は本発明の第１の実施例の構成を示す断面図であり、請求項１に相当するものである。図４の構成において、基本的に今までに説明した参考例と同等の部分については説明を省略する。
本実施例に特徴的な構成を説明すると、パワー素子部６と制御回路部７との間には横方向を絶縁分離するための分離領域（４と５の部分）が２重に形成されている。この２重の分離領域に挟まれた領域がＰ型領域２６となっており、表面部でＰ+型拡散領域２７を介して表面側で接地されている。なお、上記の横方向とは活性層基板３の主面に平行な方向であり、その方向を分離するために上記の分離領域は活性層基板３の主面に垂直な方向に設けられている。
【００２９】
図４において、このような分離領域に挟まれたＰ型領域２６はパワー素子部６の左側のみ描かれているが、実際にはパワー素子部６（ここでは外部からノイズ電圧が印加される可能性がある領域）の周辺に形成されるものとする。
【００３０】
次に本実施例の動作を説明する。
外部からの過渡的な異常電圧として、図４の矢印１６で示したようなノイズ電圧がパワー素子部６に印加されたものと仮定する。この場合、パワー素子部６が“サージ源”、制御回路部７が“被害を被る可能性のある領域”とすることができる。パワー素子部６に印加されたノイズ電圧による過渡的なノイズ電流はＰ型層２０を流れる。本実施例においては、埋め込み絶縁膜２を介しての容量結合よりも、横方向に形成された絶縁膜４を介しての容量結合の効果が強く、制御回路部７のＰ型層２０にはノイズ電流が流れず、ノイズ電流はＰ型領域２６を通り、表面へ取り出され接地へと逃がすことができる。つまり、“サージ源”であるパワー素子部６を絶縁膜４に接するＰ型領域２６によりシールドする効果を持つ。そのため、制御回路部７が誤動作を起こすことは無く、半導体装置が十分安全に動作できるという効果を持つ。
【００３１】
上記の構成において、埋め込み絶縁膜２の容量よりも絶縁膜４の容量が大きくなるように形成する。言い換えると、図５に記載した等価回路に示すように、電流経路（１）の合成容量の方が、電流経路（２）の合成容量よりも大きくなるようにする。そうすることによってサージが印加された場合には、電流経路（１）を通ってサージが伝搬されることになり、Ｐ領域２６、コンタクト領域２７を経由して、サージを逃がすことができる。したがって図５の島Ａに入力したサージから島Ｂを隔離することが出来る。
【００３２】
このように、本実施例においては、従来のような高濃度の埋め込み拡散層を形成する複雑な工程が必要ないので、従来よりもコストを低減出来る。また、Ｐ型領域２６は、限られた島の周辺のみに形成されるため、半導体装置（チップ）全体ではその分の面積増加はわずかであり、コストアップの要因は少ない。
【００３３】
（第２の実施例）
図６は本発明の第２の実施例の構成を示す断面図であり、請求項２に相当するものである。図６の構成において、基本的に今までに説明した実施例と同等の部分については説明を省略する。本実施例に特徴的な構成を説明すると、パワー素子部６と制御回路部７の間には横方向を絶縁分離するための分離領域が２重に形成されている。この２重の分離領域に挟まれた領域がＰ型領域２６となっており、表面部でＰ+型拡散領域２７を介して接地されている。
【００３４】
なお、上記のような分離領域に挟まれたＰ型領域２６はパワー素子部６の左側のみ描かれているが、実際にはパワー素子部６（ここでは外部からノイズ電圧が印加される可能性がある領域）の周辺に形成されるものとする。ここまでは第３の実施例と同等であるが、本実施例においては、パワー素子部６に接する絶縁膜４’の厚みが他のものと比較して薄いことが特徴である。
【００３５】
次に、本実施例の動作を説明する。
外部からの過渡的な異常電圧として、図６の矢印１６で示したようなノイズ電圧がパワー素子部６に印加されたものと仮定する。この場合、パワー素子部６が“サージ源”、制御回路部７が“被害を被る可能性のある領域”とすることができる。パワー素子部６に印加されたノイズ電圧による過渡的なノイズ電流はＰ型層２０を流れる。本実施例においては、埋め込み絶縁膜２を介しての容量結合よりも、横方向を分離するように形成された絶縁膜４’を介しての容量結合の効果がより強くなり、制御回路部７のＰ型層２０にはノイズ電流が流れず、ノイズ電流はＰ型領域２６を通り、表面へ取り出され接地へと逃がすことができる。
【００３６】
ここで、構成で説明したように、パワー素子部６に接する方の絶縁膜４’が薄く構成されているため、この部分の絶縁容量が他に比べて大きくなり、より効果的にノイズ電流を流すことができる。また、この絶縁膜４’が薄い場合でも島−島間の絶縁耐圧は他の分離領域によって十分に確保されているため、仮にこの部分の絶縁が破壊された場合でも、半導体チップ全体が致命的なダメージを受けるようなことはない。このように“サージ源”であるパワー素子部６を絶縁膜４’に接するＰ型領域２６によってシールドする効果がある。そのため、制御回路部７が誤動作を起こすことは無く、半導体装置が十分安全に動作できるという効果がある。
【００３７】
また、本実施例においては、基本的な動作原理は第３の実施例と同様であるが、絶縁膜４’を薄く、絶縁膜４を厚くしているので、絶縁膜４’の容量の方が絶縁膜４の容量よりも大きくなるのため、Ｐ領域２６に伝搬したサージが絶縁膜４から制御回路部７へ伝搬し難いくなる。
【００３８】
（第３の実施例）
図７は本発明の第３の実施例の構成を示す断面図であり、請求項３に相当するものである。図７の構成について基本的に今までに説明した実施例と同等の部分については説明を省略する。本実施例に特徴的な構成を説明すると、パワー素子部６と制御回路部７の間には横方向を絶縁分離するための分離領域が２重に形成されている。パワー素子部６に接する絶縁膜３０には誘電率の高い材料が用いられている。例えばタンタル・オキサイドなどの材料をトレンチ内部に堆積することにより得られる。厚みも他のものと比較して薄くする。この構成では、第１の実施例に比べて誘電率が大きいので、同じ厚さであれば容量が大きくなり、同じ容量を得る場合には薄く出来る。
【００３９】
次に本実施例の動作を説明する。
外部からの過渡的な異常電圧として、図７の矢印１６で示したようなノイズ電圧がパワー素子部６に印加されたものと仮定する。この場合、パワー素子部６が“サージ源”、制御回路部７が“被害を被る可能性のある領域”とすることができる。パワー素子部６に印加されたノイズ電圧による過渡的なノイズ電流はＰ型層２０を流れる。本実施例においては、埋め込み絶縁膜２を介しての容量結合よりも、横方向を分離するように形成された絶縁膜３０を介しての容量結合の効果がさらに強くなり、制御回路部７のＰ型層２０にはノイズ電流が流れず、ノイズ電流はＰ型領域２６を通り、表面へと取り出され接地へと逃がすことができる。
【００４０】
ここで、構成で説明したように、パワー素子部６に接する方の絶縁膜３０が薄く（厚さを同じにすれば容量を大きく出来る）、さらに高誘電率の材料からなる構成であるため、この部分の絶縁容量が他に比べて大きくなり、より効果的にノイズ電流を流すことができる。またこの絶縁膜３０が薄い場合でも島−島間の絶縁耐圧は他の分離領域により十分に確保されているため、仮にこの部分の絶縁が破壊された場合でも、半導体チップ全体が致命的なダメージを受けるようなことはない。
【００４１】
上記のように本実施例においては、“サージ源”であるパワー素子部６を絶縁膜に接するＰ型領域２６によってシールドすることが出来る。そのため、制御回路部７が誤動作を起こすことは無く、半導体装置が十分安全に動作できるという効果がある。
また、従来例のごとく高濃度の埋め込み拡散層を形成する場合に比較してＳＯＩ基板のコストを低くできるため、半導体装置のコストを低くすることができる。また、このようなＰ型領域２６は、限られた島の周辺のみに形成されるため、半導体装置（チップ）全体ではその分の面積増加はわずかであり、コストアップの要因は少ない。
【図面の簡単な説明】
【図１】  本発明の第１の参考例の構成を示す断面図。
【図２】  参考例に用いるＳＯＩ基板を準備するための製造工程を示す図。
【図３】  本発明の第２の参考例の構成を示す断面図。
【図４】  本発明の第１の実施例の構成を示す断面図。
【図５】  図４における主要部の等価回路図。
【図６】  本発明の第２の実施例の構成を示す断面図。
【図７】  本発明の第３の実施例の構成を示す断面図。
【図８】  従来装置の構造断面図。
【符号の説明】
１…支持基板                          ２…埋め込み絶縁膜
３…活性層基板                        ４…絶縁分離膜
５…ポリシリコン                      ４’…薄い絶縁分離膜
５’…薄いポリシリコン                ６…パワー素子部
７…制御回路部                        ８…Ｐ+型コレクタ領域
９…Ｐ+型エミッタ領域               １０…Ｎ+型ベースコンタクト領域
１１…Ｐ型チャネル領域                １２…Ｎ+型ソース領域
１３…ゲート絶縁膜                    １４…ゲート電極
１５…Ｎ+型ドレインコンタクト領域     １６…外来の過渡的ノイズ（サージ）
２０…Ｐ型層                          ２１…Ｐ型の深い拡散領域
２２…Ｐ+型拡散領域                   ２３…Ｐ型の深い拡散領域
２４…Ｐ+型拡散領域                   ２５…Ｎウエル領域
２６…Ｐ型領域                        ２７…Ｐ+型拡散領域
３０…高誘電率材料による絶縁膜        ４０…Ｐ型支持基板
４１…Ｐ型活性層基板                  ４２…絶縁膜
４３…絶縁膜                          ４４…埋め込み絶縁膜
４５…濃度Ｎ１のウエル                ４６…濃度Ｎ２のウエル
４７…絶縁分離膜                      ４８…ポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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