(57)【特許請求の範囲】
【請求項１】
複数の半導体チップを実装した半導体装置であって、
前記半導体チップのそれぞれに固有に接続される専用端子と、前記半導体チップの少なくとも２つに共通に接続される共通端子と、を含む第１端子を備え、
前記半導体チップは、前記第１端子のレベルに応じて前記半導体チップ内の第1ノードを第１電圧線に接続する接続試験回路と、前記専用端子のレベルに応じてオンし、前記第１ノードを前記専用端子及び前記第１端子を含む端子のいずれかに接続するスイッチ回路とをそれぞれ有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記スイッチ回路により前記第１ノードに接続される前記端子は、前記スイッチ回路をオンする前記専用端子であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記スイッチ回路により前記第１ノードに接続される前記端子は、前記スイッチ回路をオンする前記専用端子とは別の端子であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記接続試験回路は、前記第１ノードと前記第１電圧線との間に並列に接続され、前記第１端子のレベルに応じてそれぞれオンする複数のスイッチを有することを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記接続試験回路は、前記第１ノードと前記第１電圧線との間に直列に接続され、前記第１端子がそれぞれ所定のレベルのときにオンする複数のスイッチを有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップを１つのパッケージに実装したマルチチップパッケージ（Multi Chip Package；以下、ＭＣＰと称す）に関する。また、本発明は、ＭＣＰに実装された半導体チップの端子とＭＣＰの外部端子との接続を確認するための試験回路に関する。
【０００２】
【従来の技術】
一般に、半導体装置は、動作を確認した半導体チップをパッケージに実装して形成されている。半導体チップの端子は、半導体チップをパッケージに実装する際に（半導体装置の組立時）、ボンディングワイヤ等によりパッケージの外部端子に接続される。
半導体装置の組立後、半導体チップの端子とパッケージの外部端子との接続試験は、半導体チップの端子に接続されている保護回路を利用して行われる。すなわち、保護回路の電気的特性を測定することにより、半導体チップの端子と外部端子との接続が確認される。この種の測定手法および試験回路は、例えば、特開平１１−３９８９８号公報に開示されている。
【０００３】
一方、近年、複数の半導体チップを１つのパッケージに実装した半導体装置（ＭＣＰ）が開発されている。
図５は、この種のＭＣＰの一例を示している。この例では、ＭＣＰは、パッケージ基板上に、２つの半導体チップを搭載して形成されている。各半導体チップは、パッケージの外部端子に接続される端子と、保護回路と、端子に供給される信号を受ける内部回路とを有している。保護回路は、端子と電源線・接地線との間にそれぞれ配置されたダイオードと、端子と内部回路との間に配置された抵抗とを有している。この例では、ＭＣＰの外部端子には、２つの半導体チップに共通の信号が供給される。このため、各半導体チップの端子は、共通端子として互いに接続されている。
【０００４】
【発明が解決しようとする課題】
ところで、ＭＣＰに搭載される複数の半導体チップの端子が共通端子として互いに接続される場合、ＭＣＰに組立後の接続試験において、保護回路を利用した従来の方法では、共通端子と外部端子との接続不良を検出できない。具体的には、例えば、図の左側の半導体チップに接続不良が発生し（図の×印）、共通端子と外部端子とが接続されていない場合にも、右側の半導体チップの保護回路のダイオード特性は、正常に測定できる。このため、外部端子に複数の端子が接続される場合、一方の端子の接続が不良でも、その不良は、検出できない。
【０００５】
上述した接続不良は、ＭＣＰに実装された半導体チップが正常に動作することを確認するための機能試験において、半導体チップの動作不良として検出される。
このように、従来は、ＭＣＰを組み立てた時点で不良が発生しているにもかかわらず、その不良は機能試験まで検出されない。この結果、不良の発生工程へのフィードバックが遅れ、その間に多数の不良品が製造されてしまう。
【０００６】
また、本来、機能試験で多数のＭＣＰが不良品と判明した場合、規格を変更して再度機能試験を実行するか、ウエハ製造工程へのフィードバックが必要かを判断する必要がある。しかし、機能不良品に組立不良品が含まれている可能性がある場合、不良の原因が、半導体製造工程にあるのか組立工程にあるのかを最初に判断しなくてはならない。このため、最悪の場合には、製品の出荷時期が遅れてしまう。
【０００７】
さらに、本来、機能試験を実施しなくてもよい組立不良品について、機能試験を実施するため、試験コストは増加する。この結果、ＭＣＰの製造コストは増大する。
本発明の目的は、複数の半導体チップを実装したＭＣＰにおいて、半導体チップの端子とＭＣＰの外部端子の接続不良を容易かつ確実に検出できる半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
請求項１の半導体装置は、複数の半導体チップを実装して構成されている。半導体装置は、半導体チップのそれぞれに固有に接続される専用端子と、半導体チップの少なくとも２つに共通に接続される共通端子と、を含む第１端子を有している。半導体チップは、接続試験回路とスイッチ回路とを有している。接続試験回路は、第１端子から受けるレベルに応じて、半導体チップ内の第１ノードを第１電圧線に接続する。スイッチ回路は、専用端子から受けるレベルに応じてオンし、専用端子及び共通端子を含む端子のいずれかに第１ノードを接続する。
【０００９】
すなわち、複数の半導体チップに形成されている接続試験回路は、第１端子ごとのレベルに応じて動作し、スイッチ回路は、各半導体チップの専用端子のレベルに応じて半導体チップ毎にオンする。このため、試験対象の半導体チップの専用端子に所定のレベルを供給し、その半導体チップのスイッチ回路をオンさせた上で、第１端子ごとに所定のレベルを供給する。これにより、接続試験回路において、第１端子ごとに選択される経路で、第１ノードが第１電圧線に接続され、試験対象の半導体チップの端子と外部端子との接続を個別に確認できる。具体的には、試験対象の半導体チップのスイッチ回路に流れる電流を測定することで、各半導体チップ毎に、半導体チップの端子と外部端子との接続試験を実施できる。この結果、半導体装置の組立不良を簡易な回路で確実に検出できる。
【００１０】
請求項２の半導体装置では、スイッチ回路により第１ノードと接続される端子は、スイッチ回路をオンする専用端子である。すなわち、専用端子は、接続試験時に、スイッチ回路をオンする端子として機能するとともに、接続試験の結果を確認する端子として機能する。このため、半導体チップに専用端子が１つしかない場合にも、確実に接続試験を実施できる。
【００１１】
請求項３の半導体装置では、スイッチ回路により第１ノードと接続される端子は、スイッチ回路をオンする専用端子とは別の端子である。このため、１回の接続試験で、２つの専用端子の接続を確認できる。従って、１つの半導体チップが複数の専用端子を有する場合に、接続試験の時間を短縮できる。
請求項４の半導体装置では、接続試験回路は、第１ノードと第１電圧線との間に並列に接続されている複数のスイッチを有する。これらスイッチは、第１端子から受けるレベルに応じて第１ノードを第1電圧線にそれぞれ接続する。すなわち、接続試験回路は、各第１端子のレベルに応じてオンする。このため、接続試験により、接続不良を起こしている第１端子を特定できる。
【００１２】
請求項５の半導体装置では、接続試験回路は、第１ノードと第１電圧線との間に直列に接続されている複数のスイッチを有する。これらスイッチは、第１端子から受けるレベルに応じてそれぞれ動作する。接続試験回路は、第１端子からそれぞれ所定の電圧を受けているときのみ、全てのスイッチをオンし、第１ノードと第１電圧線とを接続する。このため、１回の接続試験で、複数の共通端子の接続を同時に確認できる。
【００１３】
端子の接続不良が１つでも見つかったとき、半導体装置は不良品と判定される。このため、組立工程後の接続試験において、不良品の判定を短時間でできる。すなわち、試験時間を短縮できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体装置の第１の実施形態を示している。この実施形態は、請求項１、請求項２、請求項４に対応している。
半導体装置は、パッケージ基板１０上にＤＲＡＭ１２（半導体チップ）とＮＯＲ型フラッシュメモリ１４（半導体チップ）とを搭載し、マルチチップパッケージ１６（以下、ＭＣＰと称す）として形成されている。
【００１５】
ＤＲＡＭ１２は、コマンド端子／ＲＡＳ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及び接地端子ＶＳＳ等を有している。また、ＤＲＡＭ１２は、スイッチ回路２０、接続試験回路２２、制御回路２４及びメモリセルアレイ２６を有している。スイッチ回路２０及び接続試験回路２２は、後述するように、ＤＲＡＭ１２の端子とＭＣＰ１６の外部端子との接続を確認するための試験回路として動作する。
【００１６】
スイッチ回路２０は、ｎＭＯＳトランジスタ２０ａにより構成されている。ｎＭＯＳトランジスタ２０ａは、ゲート及びドレインをコマンド端子／ＲＡＳに接続し、ソースを第１ノード１２ａに接続している。
接続試験回路２２は、アドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７にそれぞれ対応する複数のｎＭＯＳトランジスタ２２ａを有している。各ｎＭＯＳトランジスタ２２ａのゲートは、各アドレス端子Ａ０〜Ａｎ及び各データ端子ＤＱ０〜ＤＱ７に接続されている。各ｎＭＯＳトランジスタ２２ａは、ドレインを第１ノード１２ａに接続し、ソースを接地線ＶＳＳ（第１電圧線）に接続している。すなわち、各ｎＭＯＳトランジスタ２２ａは、各アドレス端子Ａ０〜Ａｎ及び各データ端子ＤＱ０〜ＤＱ７の電圧レベルに応じてオンし、第１ノード１２ａを接地線ＶＳＳに接続するスイッチとして動作する。
【００１７】
なお、ＤＲＡＭ１２は、図示した端子以外にも、コマンド端子／ＣＡＳ、／ＷＥ等を有している。コマンド端子／ＣＡＳ、／ＷＥ等は、接続試験回路２２における図示していない別のｎＭＯＳトランジスタ２２ａのゲートにそれぞれ接続されており、第１端子として機能する。
メモリセルアレイ２６は、マトリックス状に配置された複数の揮発性のメモリセル（図示せず）を有している。制御回路２４は、コマンド端子／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレス端子Ａ０〜Ａ７及びデータ端子ＤＱ０〜ＤＱ７端子から供給される信号に応じて動作し、メモリセルアレイ２６の動作を制御する。
【００１８】
より詳細には、読み出し動作時に、メモリセルアレイ２６からの読み出しデータは、データ端子ＤＱ０〜ＤＱ７に出力される。また、書き込み動作時に、データ端子ＤＱ０〜ＤＱ７に入力されるデータは、メモリセルアレイ２６に書き込まれる。
フラッシュメモリ１４は、レディビジー端子Ｒ／Ｂ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及び接地端子ＶＳＳ等を有している。また、フラッシュメモリ１４は、スイッチ回路３０、接続試験回路３２、制御回路３４及びメモリセルアレイ３６を有している。スイッチ回路３０及び接続試験回路３２は、後述するように、フラッシュメモリ１４の端子とＭＣＰ１６の外部端子との接続を確認するための試験回路として動作する。
【００１９】
スイッチ回路３０は、ｎＭＯＳトランジスタ３０ａにより構成されている。ｎＭＯＳトランジスタ３０ａは、ゲート及びドレインをレディビジー端子Ｒ／Ｂに接続し、ソースを第１ノード１４ａに接続している。
接続試験回路３２は、アドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７にそれぞれ対応する複数のｎＭＯＳトランジスタ３２ａを有している。各ｎＭＯＳトランジスタ３２ａのゲートは、各アドレス端子Ａ０〜Ａｎ及び各データ端子ＤＱ０〜ＤＱ７に接続されている。各ｎＭＯＳトランジスタ３２ａは、ドレインを第１ノード１４ａに接続し、ソースを接地線ＶＳＳ（第１電圧線）に接続している。すなわち、各ｎＭＯＳトランジスタ３２ａは、各アドレス端子Ａ０〜Ａｎ及び各データ端子ＤＱ０〜ＤＱ７の電圧レベルに応じてオンし、第１ノード１４ａを接地線ＶＳＳに接続するスイッチとして動作する。
【００２０】
なお、フラッシュメモリ１４は、図示した端子以外にも、コマンド端子／ＣＥ、／ＯＥ、／ＷＥ等を有している。コマンド端子／ＣＥ、／ＯＥ、／ＷＥ等は、接続試験回路３２における図示していない別のｎＭＯＳトランジスタ３２ａのゲートにそれぞれ接続されており、第１端子として機能する。
メモリセルアレイ３６は、マトリックス状に配置された複数の不揮発性のメモリセル（図示せず）を有している。これらメモリセルは、フローティングゲートと制御ゲートとを有している。制御回路３４は、レディビジー端子Ｒ／Ｂ、コマンド端子／ＣＥ、／ＯＥ、／ＷＥ、アドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７から供給される信号に応じて動作し、メモリセルアレイ３６の動作を制御する。
【００２１】
より詳細には、読み出し動作時に、メモリセルアレイ３６からの読み出しデータは、データ端子ＤＱ０〜ＤＱ７に出力される。また、書き込み動作時に、データ端子ＤＱ０〜ＤＱ７に入力されるデータは、メモリセルアレイ３６に書き込まれる。
パッケージ基板１０には、ＤＲＡＭ１２のコマンド端子／ＲＡＳに対応する外部端子／ＲＡＳ（ＤＲＡＭ１２の専用端子）、フラッシュメモリ１４のレディビジー端子Ｒ／Ｂに対応する外部端子Ｒ／Ｂ（フラッシュメモリ１４の専用端子）が形成されている。また、パッケージ基板１０には、ＤＲＡＭ１２及びフラッシュメモリ１４に共通のアドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７に対応する外部端子Ａ０〜Ａｎ（共通端子、第１端子）、ＤＱ０〜ＤＱ７（共通端子、第１端子）が形成されている。さらに、パッケージ基板１０には、ＤＲＡＭ１２のコマンド端子／ＣＡＳ、／ＷＥ等に対応する外部端子／ＣＡＳ、／ＷＥ等（第１端子、図示せず）、フラッシュメモリ１４のコマンド端子／ＣＥ、／ＯＥ、／ＷＥ等に対応する外部端子／ＣＥ、／ＯＥ、／ＷＥ等（第１端子、図示せず）が形成されている。
【００２２】
図２は、ＭＣＰ１６の構造の概要を示している。パッケージ基板１０の外部端子は、ボンディングワイヤを介して、ＤＲＡＭ１２の端子及びフラッシュメモリ１４の端子に接続されている。外部端子は、パッケージ基板１０内の配線を介して、パッケージ基板１０の裏面に形成されたはんだボールに接続されている。
以下、上述した図１を用いて、マルチチップパッケージ１６の接続試験の手順を示す。この実施形態では、ＤＲＡＭ１２とフラッシュメモリ１４の接続試験が順次行われる。接続試験は、ＬＳＩテスタを用いて実施される。
【００２３】
ＤＲＡＭ１２とパッケージ基板１０との接続試験を行う場合、まず、パッケージ基板１０の外部端子／ＲＡＳに高レベルが供給され、スイッチ回路２０はオンする。すなわち、ｎＭＯＳトランジスタ２０ａのドレインとソースは導通し、第１ノード１２ａは高レベルに変化する。この状態で、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＡＳ、／ＷＥ（第１端子）に順次高レベルが供給され、外部端子／ＲＡＳから流れる電流が順次測定される。
【００２４】
例えば、ＤＲＡＭ１２のアドレス端子Ａ０が外部端子Ａ０に正常に接続されているとき、アドレス端子Ａ０に接続されているｎＭＯＳトランジスタ２２ａは、外部端子Ａ０の高レベルをゲートに受けてオンする。このため、第１ノード１２ａは、接地線ＶＳＳに接続され、外部端子／ＲＡＳから接地線ＶＳＳに電流が流れる。一方、外部端子Ａ０とアドレス端子Ａ０との間に接続不良があるとき、アドレス端子Ａ０に接続されているｎＭＯＳトランジスタ２２ａはオンしないので、電流は流れない。
【００２５】
このように、ＭＣＰ１６の外部端子をそれぞれ高レベルにした状態で電流が測定され、ＤＲＡＭ１２の第１端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＡＳ、／ＷＥの接続不良が検出される。すなわち、接続不良の検出は、接続試験回路２２のｎＭＯＳトランジスタ２２ａに接続されている第１端子ごとに行われる。
また、接続試験において、第１端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７、／ＣＡＳ、／ＷＥの全てが接続不良と検出された場合、コマンド端子／ＲＡＳ及び接地端子ＶＳＳの少なくともいずれかが接続不良を起こしていると判定される。
【００２６】
フラッシュメモリ１４とパッケージ基板１０との接続試験を行う場合も、ＤＲＡＭ１２の接続試験と同様に行われる。まず、パッケージ基板１０の外部端子Ｒ／Ｂに高レベルが供給される。このため、スイッチ回路３０はオンし、第１ノード１４ａは高レベルに変化する。この状態で、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＥ、／ＯＥ、／ＷＥ（第１端子）に順次高レベルが供給され、外部端子Ｒ／Ｂから流れる電流が順次測定される。そして、フラッシュメモリ１４の第１端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＥ、／ＯＥ、／ＷＥの接続不良が検出される。すなわち、接続不良の検出は、接続試験回路３２のｎＭＯＳトランジスタ３２ａに接続されている第１端子ごとに行われる。
【００２７】
また、接続試験において、第１端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７、／ＣＥ、／ＯＥ、／ＷＥの全てが接続不良と検出された場合、レディビジー端子Ｒ／Ｂ及び接地端子ＶＳＳの少なくともいずれかが接続不良を起こしていると判定される。
なお、ＤＲＡＭ１２の接続試験の際、共通端子である外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７に高レベルが供給されるので、フラッシュメモリ１４の接続試験回路３２のｎＭＯＳトランジスタ３２ａもオンする。しかし、フラッシュメモリ１４のスイッチ回路３０は、専用端子である外部端子Ｒ／Ｂの低レベルを受け、オフしている。このため、ＤＲＡＭ１２の接続試験と、フラッシュメモリ１４の接続試験を独立に実施できる。従って、複数の半導体チップの端子がパッケージ基板の外部端子に共通に接続されている場合でも、従来のように、１つの半導体チップの接続試験時に、別の半導体チップの回路動作が影響することはない。
【００２８】
以上、本実施形態では、ＭＣＰ１６に搭載されるＤＲＡＭ１２及びフラッシュメモリ１４に、スイッチ回路２０、３０及び接続試験回路２２、３２をそれぞれ形成した。このため、専用端子である外部端子／ＲＡＳに高レベルを供給した状態で、第１端子である外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７等に順次高レベルを供給し、外部端子／ＲＡＳから流れる電流を順次測定することで、ＤＲＡＭ１２の接続試験を実施できる。同様に、専用端子である外部端子Ｒ／Ｂに高レベルを供給した状態で、第１端子である外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７等に順次高レベルを供給し、外部端子Ｒ／Ｂから流れる電流を順次測定することで、フラッシュメモリ１４の接続試験を実施できる。従って、ＭＣＰ１６の組立不良を確実に検出できる。さらに、接続試験後の機能試験に、組立不良品が混入することを防止できる。この結果、ＭＣＰの製造コストの増大を防止できる。
【００２９】
専用端子である外部端子／ＲＡＳを介してＤＲＡＭ１２のスイッチ回路２０の動作を制御することで、接続試験回路２２を活性化した。同様に、専用端子である外部端子Ｒ／Ｂを介してフラッシュメモリ１４のスイッチ回路３０の動作を制御することで、接続試験回路３２を活性化した。すなわち、ＭＣＰに実装される各半導体チップに専用端子がある場合、ＭＣＰの接続試験を確実に実施できる。
【００３０】
接続試験回路２２は、ゲートをアドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及びコマンド端子／ＲＡＳ、／ＷＥ等にそれぞれ接続したｎＭＯＳトランジスタ２２ａを、第１ノード１２ａと接地線ＶＳＳとの間に並列に接続することにより形成されている。このため、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及びコマンド端子／ＲＡＳ、／ＷＥ等を順次高レベルにし、これら端子に接続されているｎＭＯＳトランジスタ２２ａがオンしていることを順次確認することで、接続不良を起こしているＤＲＡＭ１２の端子を特定できる。
【００３１】
同様に、接続試験回路３２のｎＭＯＳトランジスタ３２ａを動作させることで、接続不良を起こしているフラッシュメモリ１４の端子を特定できる。
スイッチ回路２０、３０及び接続試験回路２２、３２は、ｎＭＯＳトランジスタにより構成されている簡単な回路である。このため、スイッチ回路及び接続試験回路の形成によるチップサイズの増加は殆どない。すなわち、製造コストを増加させることなく、ＭＣＰの組立不良の検出を可能にできる。
【００３２】
図３は、本発明の半導体装置の第２の実施形態を示している。この実施形態は、請求項１、請求項３、請求項５に対応している。第１の実施形態と同じ要素には同じ符号を付し、これ等要素については詳細な説明を省略する。
半導体装置は、パッケージ基板４０上にＤＲＡＭ４２（半導体チップ）とＮＯＲ型フラッシュメモリ４４（半導体チップ）とを搭載し、ＭＣＰ４６として形成されている。
【００３３】
ＤＲＡＭ４２は、コマンド端子／ＲＡＳ、／ＣＡＳ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及び接地端子ＶＳＳ等を有している。また、ＤＲＡＭ４２は、電圧変換回路４８、スイッチ回路５０、接続試験回路５２、制御回路２４及びメモリセルアレイ２６を有している。電圧変換回路４８、スイッチ回路５０及び接続試験回路５２は、後述するように、ＤＲＡＭ４２の端子とＭＣＰ４６の外部端子との接続を確認するための試験回路として動作する。
【００３４】
電圧変換回路４８は、入力をコマンド端子／ＣＡＳに接続し、出力をスイッチ回路５０の入力に接続している。電圧変換回路４８は、ＤＲＡＭ４２の通常動作時において使用される電圧範囲を超える電圧をコマンド端子／ＣＡＳから受けたときに、スイッチ回路５０をオンさせる電圧を出力する。
スイッチ回路５０は、ｎＭＯＳトランジスタ５０ａにより構成されている。ｎＭＯＳトランジスタ５０ａは、ゲートを電圧変換回路４８の出力に接続し、ドレインをコマンド端子／ＲＡＳに接続し、ソースを第１ノード４２ａに接続している。
【００３５】
接続試験回路５２は、ゲートをアドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７にそれぞれ接続したｎＭＯＳトランジスタ５２ａを、第１ノード４２ａと接地線ＶＳＳ（第１電圧線）との間に直列に接続することにより形成されている。すなわち、ｎＭＯＳトランジスタ５２ａは、アドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７の全てが高レベルのときに、第１ノード４２ａを接地線ＶＳＳに接続するスイッチとして動作する。
【００３６】
なお、ＤＲＡＭ４２は、図示した端子以外にも、コマンド端子／ＷＥ等を有している。コマンド端子／ＷＥ等は、接続試験回路５２における図示していない別のｎＭＯＳトランジスタ５２ａのゲートにそれぞれ接続されており、第１端子として機能する。
フラッシュメモリ４４は、レディビジー端子Ｒ／Ｂ、コマンド端子／ＣＥ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及び接地端子ＶＳＳ等を有している。また、フラッシュメモリ４４は、電圧変換回路５８、スイッチ回路６０、接続試験回路６２、制御回路３４及びメモリセルアレイ３６を有している。電圧変換回路５８、スイッチ回路６０及び接続試験回路６２は、後述するように、フラッシュメモリ４４の端子とＭＣＰ４６の外部端子との接続を確認するための試験回路として動作する。
【００３７】
電圧変換回路５８は、入力をレディビジー端子Ｒ／Ｂに接続し、出力をスイッチ回路６０に接続していることを除いて、電圧変換回路４８と同じである。電圧変換回路５８は、フラッシュメモリ４４の通常動作時において使用される電圧範囲を超える電圧をコマンド端子／ＣＥから受けたときに、スイッチ回路６０をオンさせる電圧を出力する。
【００３８】
スイッチ回路６０は、ｎＭＯＳトランジスタ６０ａにより構成されている。ｎＭＯＳトランジスタ６０ａは、ゲートを電圧変換回路５８の出力に接続し、ドレインをレディビジー端子Ｒ／Ｂに接続し、ソースを第１ノード４４ａに接続している。
接続試験回路６２は、ゲートをアドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７にそれぞれ接続したｎＭＯＳトランジスタ６２ａを、第１ノード４４ａと接地線ＶＳＳ（第１電圧線）との間に直列に接続することにより形成されている。すなわち、ｎＭＯＳトランジスタ６２ａは、アドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７の全てが高レベルのときに、第１ノード４４ａを接地線ＶＳＳに接続するスイッチとして動作する。
【００３９】
なお、フラッシュメモリ４４は、図示した端子以外にも、コマンド端子／ＯＥ、／ＷＥ等を有している。コマンド端子／ＯＥ、／ＷＥ等は、接続試験回路６２における図示していない別のｎＭＯＳトランジスタ６２ａのゲートにそれぞれ接続されており、第１端子として機能する。
パッケージ基板４０には、第１の実施形態と同様に、ＤＲＡＭ４２の端子及びフラッシュメモリ４４の端子に対応する外部端子が形成されている。パッケージ基板４０の外部端子は、ボンディングワイヤを介して、ＤＲＡＭ４２の端子及びフラッシュメモリ４４の端子と接続されている。
【００４０】
図４は、電圧変換回路４８、５８の詳細を示している。電圧変換回路４８、５８は、コマンド端子／ＣＡＳ（または／ＣＥ）と接地線ＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタ４８ａ、４８ｂ、ｎＭＯＳトランジスタ４８ｃ、４８ｄ、４８ｅ及びＣＭＯＳインバータ４８ｆ、４８ｇにより構成されている。
ｐＭＯＳトランジスタ４８ａは、ソースをコマンド端子／ＣＡＳ（または／ＣＥ）に接続し、ゲート及びドレインをｐＭＯＳトランジスタ４８ｂのソースに接続している。ｎＭＯＳトランジスタ４８ｃのゲート及びドレインは互いに接続されている。ｐＭＯＳトランジスタ４８ｂ、ｎＭＯＳトランジスタ４８ｄ、４８ｅのゲートは、電源線ＶＣＣに接続されている。ＣＭＯＳインバータ４８ｆは、入力をｎＭＯＳトランジスタ４８ｄのドレインに接続し、出力をＣＭＯＳインバータ４８ｇの入力に接続している。ＣＭＯＳインバータ４８ｇは、出力をスイッチ回路５０（または６０）の入力に接続している。
【００４１】
上述した電圧変換回路４８、５８では、ｐＭＯＳトランジスタ４８ａ及びｎＭＯＳトランジスタ４８ｃはダイオードとして作用し、ｐＭＯＳトランジスタ４８ｂ及びｎＭＯＳトランジスタ４８ｄ、４８ｅは抵抗として作用する。コマンド端子／ＣＡＳのレベルが、ＤＲＡＭ４２（またはフラッシュメモリ４４）の通常動作時に使用される電圧範囲のとき、ＣＭＯＳインバータ４８ｆの入力は低レベルを受ける。このため、ＣＭＯＳインバータ４８ｇの出力（スイッチ回路５０，６０の入力）は低レベルを保持する。従って、ＤＲＡＭ４２及びフラッシュメモリ４４の通常動作時に、スイッチ回路５０、６０がオンすることはない。
【００４２】
一方、コマンド端子／ＣＡＳ（または／ＣＥ）に高電圧（例えば７Ｖ）が供給されたとき、ＣＭＯＳインバータ４８ｆの入力は高レベルを受け、ＣＭＯＳインバータ４８ｇの出力は高レベルになる。従って、スイッチ回路５０（または６０）はオンし、接続試験の実施は可能になる。
以下、上述した図３を用いて、ＭＣＰ４６の接続試験の手順を示す。この実施形態では、ＤＲＡＭ４２とフラッシュメモリ４４の接続試験が順次行われる。接続試験は、ＬＳＩテスタを用いて実施される。
【００４３】
ＤＲＡＭ４２とパッケージ基板４０との接続試験を行う場合、まず、パッケージ基板４０の外部端子／ＣＡＳに高電圧（例えば７Ｖ）が供給され、外部端子／ＲＡＳに高レベル（例えば３Ｖ）が供給される。電圧変換回路４８の出力は高レベルになり、スイッチ回路５０はオンする。スイッチ回路５０がオンすることで、外部端子／ＲＡＳは第１ノード４２ａに接続され、第１ノード４２ａは高レベルに変化する。
【００４４】
また、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＷＥに、高レベル（例えば３Ｖ）が供給される。この高レベルにより、接続試験回路５２の全てのｎＭＯＳトランジスタ５２ａはオンし、第１ノード４２ａは接地線ＶＳＳに接続される。
この状態で、外部端子／ＲＡＳに流れる電流が測定される。ＤＲＡＭ４２の端子とパッケージ基板４０の外部端子との間に１箇所でも接続不良があれば、対応するｎＭＯＳトランジスタ５２ａはオンしないため、外部端子／ＲＡＳは接地線ＶＳＳに接続されない。このため、外部端子／ＲＡＳには電流は流れない。従って、ＤＲＡＭ４２とパッケージ基板４０との間に接続不良があることが検出される。このように、本実施形態では、ＤＲＡＭ４２における全ての端子の接続試験を１回で実施できる。
【００４５】
フラッシュメモリ４４とパッケージ基板４０との接続試験を行う場合も、ＤＲＡＭ４２の接続試験と同様に行われる。電圧変換回路５８、スイッチ回路６０、接続試験回路６２の動作は、ＤＲＡＭ４２の接続試験の場合と同様であるため、詳細な説明を省略する。
まず、パッケージ基板４０の外部端子／ＣＥに高電圧（例えば７Ｖ）が供給され、外部端子Ｒ／Ｂに高レベル（例えば３Ｖ）が供給される。また、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＯＥ、／ＷＥに高レベル（例えば３Ｖ）が供給される。この状態で、外部端子Ｒ／Ｂに流れる電流が測定される。電流が流れなかった場合、フラッシュメモリ４４とパッケージ基板４０との間に接続不良があることが検出される。
【００４６】
以上、本実施形態のＭＣＰ４６においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、本実施形態では、ＤＲＡＭ４２のスイッチ回路５０により第１ノード４２ａに接続される端子は、スイッチ回路５０をオンする専用端子／ＣＡＳとは別の専用端子／ＲＡＳである。同様に、フラッシュメモリ４４のスイッチ回路６０により第１ノード４４ａに接続される端子は、スイッチ回路６０をオンする専用端子／ＣＥとは別の専用端子Ｒ／Ｂである。このため、１回の接続試験で、２つの専用端子の接続を確認できる。従って、一般の半導体メモリのように、半導体チップが複数の専用端子を有する場合に、接続試験の時間を短縮できる。
【００４７】
ＤＲＡＭ４２において、ゲートがアドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７等にそれぞれ接続されたｎＭＯＳトランジスタ５２ａを直列に接続することにより、接続試験回路５２を形成した。このため、外部端子／ＲＡＳから流れる電流を測定するだけで、ＤＲＡＭ４２の全ての端子の接続を同時に確認できる。同様に、フラッシュメモリ４４において、ゲートがアドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７等にそれぞれ接続されたｎＭＯＳトランジスタ６２ａを直列に接続することにより、接続試験回路６２を形成した。このため、外部端子Ｒ／Ｂから流れる電流を測定するだけで、フラッシュメモリ４４の全ての端子の接続を同時に確認できる。すなわち、接続試験を２回実施することで、ＭＣＰ４６に搭載されているＤＲＡＭ４２及びフラッシュメモリ４４の端子と、ＭＣＰ４６の外部端子とが接続されているかどうかを判定できる。従って、接続試験において、不良品を短時間で判別できる。
【００４８】
ＤＲＡＭ４２において、通常動作で使用される電圧範囲を超える電圧を電圧変換回路４８が受けたときのみ、スイッチ回路５０をオンさせた。このため、ＤＲＡＭ４２の通常動作時に、スイッチ回路５０が誤ってオンし、ＤＲＡＭ４２が誤動作することを防止できる。同様に、フラッシュメモリ４４において、通常動作で使用される電圧範囲を超える電圧を電圧変換回路５８が受けたときのみ、スイッチ回路６０をオンさせた。このため、フラッシュメモリ４４の通常動作時に、スイッチ回路６０が誤ってオンし、フラッシュメモリ４４が誤動作することを防止できる。
【００４９】
なお、上述した第１の実施形態では、ＤＲＡＭ１２の接続試験及びフラッシュメモリ１４の接続試験を別々に実施した例について述べた。本発明はかかる実施形態に限定されるものではない。ＤＲＡＭ１２の接続試験とフラッシュメモリ１４の接続試験を同時に行うこともできる。具体的には、外部端子／ＲＡＳ、Ｒ／Ｂに共に高レベルを供給した状態で、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７等に順次高レベルを供給し、外部端子／ＲＡＳ、Ｒ／Ｂから流れる電流をそれぞれ測定すればよい。ＤＲＡＭ１２の接続試験とフラッシュメモリ１４の接続試験を同時に行う場合、接続試験の時間をさらに短縮できる。第２の実施形態においても、上述と同様にして、ＤＲＡＭ４２の接続試験とフラッシュメモリ４４の接続試験を同時に実施できる。
【００５０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  複数の半導体チップを実装した半導体装置であって、
前記半導体チップにそれぞれ接続される専用端子と、前記半導体チップに共通に接続される共通端子を含む第１端子とを備え、
前記半導体チップの少なくとも２つは、前記第１端子のレベルに応じて前記半導体チップ内の第1ノードを第１電圧線に接続する接続試験回路と、前記専用端子のレベルに応じてオンし、前記第１ノードを前記専用端子及び前記第１端子を含む端子のいずれかに接続するスイッチ回路とをそれぞれ有することを特徴とする半導体装置。
【００５１】
（付記２）  付記１記載の半導体装置において、
前記スイッチ回路により前記第１ノードに接続される前記端子は、前記スイッチ回路をオンする前記専用端子であることを特徴とする半導体装置。
（付記３）  付記１記載の半導体装置において、
前記スイッチ回路により前記第１ノードに接続される前記端子は、前記スイッチ回路をオンする前記専用端子とは別の端子であることを特徴とする半導体装置。
【００５２】
（付記４）  付記１記載の半導体装置において、
前記接続試験回路は、前記第１ノードと前記第１電圧線との間に並列に接続され、前記第１端子のレベルに応じてそれぞれオンする複数のスイッチを有することを特徴とする半導体装置。
（付記５）  付記１記載の半導体装置において、
前記接続試験回路は、前記第１ノードと前記第１電圧線との間に直列に接続され、前記第１端子がそれぞれ所定のレベルのときにオンする複数のスイッチを有することを特徴とする半導体装置。
【００５３】
（付記６）  付記１記載の半導体装置において、
前記スイッチ回路を有する前記半導体チップは、通常動作で使用する電圧範囲を超える電圧を前記専用端子を介して受けたときに、前記スイッチ回路をオンさせる電圧を前記スイッチ回路に出力する電圧変換回路を、前記専用端子と前記スイッチ回路との間に備えていることを特徴とする半導体装置。
【００５４】
（付記７）  付記１記載の半導体装置において、
前記複数の半導体チップは、半導体メモリであることを特徴とする半導体装置。
付記６の半導体装置では、電圧変換回路は、専用端子とスイッチ回路との間に接続されている。電圧変換回路は、通常動作で使用される電圧範囲を超える電圧を専用端子から受けたときのみ、スイッチ回路をオンする電圧を出力する。スイッチ回路は、電圧変換回路からの出力に応じてオンする。このため、半導体チップの通常動作時に、スイッチ回路が誤ってオンし、半導体チップが誤動作することを防止できる。
【００５５】
付記７の半導体装置では、半導体チップは、半導体メモリとして形成されている。一般に、半導体メモリは、制御端子より多くのアドレス端子およびデータ端子を有する。また、半導体メモリのアドレス端子およびデータ端子は、半導体装置をアクセスするシステムバスに接続されることが多い。このため、半導体装置に複数の半導体メモリが搭載される場合、これら半導体メモリにおけるアドレス端子の一部およびデータ端子の一部は、共通端子として機能する。換言すれば、複数の半導体メモリを実装する半導体装置は、ロジックチップ等を実装する他の半導体装置に比べて、多くの共通端子を有する。すなわち、多くの共通端子を有する半導体装置においても、簡易な回路で確実に接続試験を実施できる。
【００５６】
【発明の効果】
請求項１の半導体装置では、専用端子及び第１端子に所定のレベルを供給した状態で、スイッチ回路に流れる電流を測定することで、各半導体チップ毎に、半導体チップの端子と半導体装置の外部端子との接続試験を実施できる。半導体装置の組立不良を容易な回路で確実に検出できる。
請求項２の半導体装置では、半導体チップに専用端子が１つしかない場合にも、確実に接続試験を実施できる。
【００５７】
請求項３の半導体装置では、１回の接続試験で、２つの専用端子の接続を確認できる。従って、１つの半導体チップが複数の専用端子を有する場合に、接続試験の時間を短縮できる。
請求項４の半導体装置では、接続試験により、接続不良を起こしている第１端子を特定できる。
【００５８】
請求項５の半導体装置では、１回の接続試験で、複数の共通端子の接続を同時に確認できる。
【図面の簡単な説明】
【図１】  本発明のＭＣＰの第１の実施形態を示すブロック図である。
【図２】  ＭＣＰの構造の概要を示す断面図である。
【図３】  本発明のＭＣＰの第２の実施形態を示すブロック図である。
【図４】  図３の電圧変換回路の詳細を示すブロック図である。
【図５】  従来のＭＣＰの一例を示すブロック図である。
【符号の説明】
１０  パッケージ基板
１２  ＤＲＡＭ
１２ａ  第１ノード
１４  フラッシュメモリ
１４ａ  第１ノード
１６  ＭＣＰ
２０  スイッチ回路
２０ａ  ｎＭＯＳトランジスタ
２２  接続試験回路
２２ａ  ｎＭＯＳトランジスタ
２４  制御回路
２６  メモリセルアレイ
３０  スイッチ回路
３０ａ  ｎＭＯＳトランジスタ
３２  接続試験回路
３２ａ  ｎＭＯＳトランジスタ
３４  制御回路
３６  メモリセルアレイ
４０  パッケージ基板
４２  ＤＲＡＭ
４４  フラッシュメモリ
４６  ＭＣＰ
４８  電圧変換回路
４８ａ、４８ｂ  ｐＭＯＳトランジスタ
４８ｃ、４８ｄ、４８ｅ  ｎＭＯＳトランジスタ
４８ｆ、４８ｇ  ＣＭＯＳインバータ
５０  スイッチ回路
５０ａ  ｎＭＯＳトランジスタ
５２  接続試験回路
５２ａ  ｎＭＯＳトランジスタ
５８  電圧変換回路
６０  スイッチ回路
６０ａ  ｎＭＯＳトランジスタ
６２  接続試験回路
６２ａ  ｎＭＯＳトランジスタ
Ａ０〜Ａｎ  アドレス端子（第１端子、共通端子）
／ＣＡＳ  コマンド端子（専用端子）
／ＣＥ  コマンド端子（専用端子）
ＤＱ０〜ＤＱ７  データ端子（第１端子、共通端子）
／ＯＥ  コマンド端子（第１端子）
／ＲＡＳ  コマンド端子（専用端子）
Ｒ／Ｂ  レディビジー端子（専用端子）
／ＷＥ  コマンド端子（第１端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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