(57)【特許請求の範囲】
【請求項１】
横型構造の半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板に形成された第２導電型の埋め込み層と、
前記埋め込み層上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層の表面に形成された第１導電型のウェル層と、
前記ウェル層の表面に選択的に形成された第２導電型のドレイン領域と、
前記ウェル層の表面に、前記ドレイン領域と離間して選択的に形成された第２導電型のソース領域と、
前記ドレイン領域内に前記ドレイン領域の下面よりも深く形成され、前記埋め込み層に接する第２導電型のディープ拡散層と、
前記ディープ拡散層内の前記ディープ拡散層の表面に形成された第２導電型のドレインコンタクト領域と、
前記ドレイン領域と前記ソース領域との間の前記半導体基板上に、この半導体基板と絶縁して形成されたゲート電極と、
前記ドレインコンタクト領域上に形成され、前記ドレイン領域に電気的に接続する第１のドレイン電極と、
前記ソース領域に電気的に接続するソース電極と、
前記ウェル層と離間して前記ウェル層を囲んで形成され、前記埋め込み層に接する第２導電型の分離拡散層と、
前記分離拡散層上に形成され、前記第１のドレイン電極と電気的に接続する第２のドレイン電極と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧用の半導体装置に係わり、特に横型構造のパワーＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
高耐圧用のパワーＭＯＳＦＥＴは、オン抵抗を下げるために、電流経路の短い横型構造を採用し、さらにデバイス長を短くして最適化を図っている。
【０００３】
図４は、従来の高耐圧用の横型パワーＭＯＳＦＥＴの断面図を示している。
【０００４】
図４に示すように、ｐ型の半導体基板１１１にｎ型の埋め込み層１１２が形成され、この埋め込み層１１２上にｎ型のエピタキシャル層１１３がエピタキシャル成長により形成されている。このエピタキシャル層１１３の表面にｐ型のウェル層１１４が選択的に形成され、このウェル層１１４の表面に低濃度のｎ-型のドレイン領域１１５が選択的に形成されている。このドレイン領域１１５と離間して、ウェル層１１４の表面に高濃度のｎ+型のソース領域１１６が選択的に形成されている。ドレイン領域１１５とソース領域１１６との間の半導体基板１１１上、即ちチャネル１１７上には、半導体基板１１１と絶縁してゲート電極１１８が形成されている。
【０００５】
また、ドレイン領域１１５内には、ドレイン領域１１５よりも高濃度のｎ+型のドレインコンタクト領域１２０が形成されている。このドレインコンタクト領域１２０とチャネル１１７との間の半導体基板１１１にはフィールド絶縁膜１２１が形成されている。また、ウェル層１１４の表面において、ソース領域１１６と隣接してソースコンタクト領域１２２が形成されている。
【０００６】
また、ウェル層１１４と離間して、ｎ型の分離拡散層１２３がウェル層１１４を囲んで形成され、この分離拡散層１２３は埋め込み層１１２の端部に達するように設けられている。分離拡散層１２３の表面には、この分離拡散層１２３よりも高濃度のｎ+型のドレインコンタクト領域１２４が形成されている。
【０００７】
フィールド絶縁膜１２１及び各半導体領域が形成された半導体基板１１１上には、層間絶縁膜１２５が形成されている。この層間絶縁膜１２５は、ドレインコンタクト領域１２０、１２４の表面を露出するコンタクト孔１２６と、ソース領域１１６及びソースコンタクト領域１２２の表面を露出するコンタクト孔１２７とを有する。
【０００８】
層間絶縁膜１２５上には、コンタクト孔１２６を介してドレインコンタクト領域１２０、１２４に接する第１、第２のドレイン電極１２８、１２９と、コンタクト孔１２７を介してソース領域１１６及びソースコンタクト領域１２２に接するソース電極１３０とが形成されている。第１のドレイン電極１２８はドレインコンタクト領域１２０を介してドレイン領域１１５に電気的に接続され、ソース電極１３０はソースコンタクト領域１２２を介してウェル層１１４にも電気的に接続されている。また、第２のドレイン電極１２９はドレインコンタクト領域１２４、分離拡散層１２３、及び埋め込み層１１２を介して他の第２のドレイン電極１２９と電気的に接続されている。
【０００９】
さらに、分離拡散層１２３と離間してｐ型のウェル層１３１が形成され、このウェル層１３１と半導体基板１１１とを接続するｐ型の埋め込み層１３２が形成されている。また、ウェル層１３１上にこのウェル層１３１よりも高濃度のｐ+型のグランドコンタクト領域１３３が形成され、層間絶縁膜１２５内のコンタクト孔１３４を介してグランドコンタクト領域１３３に接するグランド電極１３５が形成されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来の高耐圧用の半導体装置、特にハイサイドスイッチとしての横型構造のパワーＭＯＳＦＥＴは、縦型構造の高耐圧デバイスに比べてドレイン部のｎ+拡散層（ドレインコンタクト領域１２０）が浅いため、ＰＮジャンクションが浅く、ソース−ドレイン間の容量が小さくなる。従って、ドレイン電極１２８を介してサージが印加されたとき、サージ電荷を十分にチャージすることができないため、サージ電流を緩和できない。また、電流のパスが基板１１１の界面に形成されているため、ドレインコンタクト領域１２０の湾曲面１２０’に電界が集中し易い。従って、縦型構造の高耐圧デバイスに比べて静電気による破壊耐量（ＥＳＤ破壊耐量）が低い。
【００１１】
そこで、従来、アクティブクランプ保護回路等の保護回路を高耐圧デバイスに設けることにより、ＥＳＤ破壊耐量の向上を図っていた。しかし、保護回路が取り付けられない回路構成があることや、保護回路を設けられる場合も素子面積が大きくなるためチップ面積の増大を招くこと等により、ＥＳＤ破壊耐量を向上させることが非常に困難であった。
【００１２】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、破壊耐量を向上することが可能な半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１４】
本発明の第１の半導体装置は、横型構造の半導体装置であって、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の埋め込み層と、前記埋め込み層上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層の表面に形成された第１導電型のウェル層と、前記ウェル層の表面に選択的に形成された第２導電型のドレイン領域と、前記ウェル層の表面に、前記ドレイン領域と離間して選択的に形成された第２導電型のソース領域と、前記ドレイン領域内に前記ドレイン領域の下面よりも深く形成され、前記埋め込み層に接する第２導電型のディープ拡散層と、前記ディープ拡散層内の前記ディープ拡散層の表面に形成された第２導電型のドレインコンタクト領域と、前記ドレイン領域と前記ソース領域との間の前記半導体基板上に、この半導体基板と絶縁して形成されたゲート電極と、前記ドレインコンタクト領域上に形成され、前記ドレイン領域に電気的に接続する第１のドレイン電極と、前記ソース領域に電気的に接続するソース電極と、前記ウェル層と離間して前記ウェル層を囲んで形成され、前記埋め込み層に接する第２導電型の分離拡散層と、前記分離拡散層上に形成され、前記第１のドレイン電極と電気的に接続する第２のドレイン電極とを具備している。
【００１５】
上記第１の半導体装置によれば、ドレイン部の基板表面から埋め込み層に達する深さまで高濃度の第２導電型ディープ拡散層が形成されている。このため、ソース−ドレイン間の容量を大きくできる。従って、ドレイン電極を介してサージが印加されたとき、この容量にてサージ電荷を十分にチャージできるため、サージ電圧を抑制できる。また、基板の界面の電流パスだけでなく、縦方向の電流パスを形成できるため電界集中を抑制できる。これらにより、ドレインコンタクト領域の湾曲面における電界集中が緩和でき、ＥＳＤ破壊耐量を向上できる。
【００１６】
本発明の第２の半導体装置は、横型構造の半導体装置であって、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の第１の埋め込み層と、前記第１の埋め込み層上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層の表面に形成された第１導電型の第１のウェル層と、前記第１のウェル層の表面に選択的に形成された第２導電型のドレイン領域と、前記第１のウェル層の表面に、前記ドレイン領域と離間して選択的に形成された第２導電型のソース領域と、前記ドレイン領域と前記ソース領域との間の前記半導体基板上に、この半導体基板と絶縁して形成されたゲート電極と、前記ドレイン領域に電気的に接続する第１のドレイン電極と、前記ソース領域に電気的に接続するソース電極と、前記第１のウェル層と離間して前記第１のウェル層を囲んで形成され、前記第１の埋め込み層に接する第２導電型の分離拡散層と、前記分離拡散層上に形成され、前記第１のドレイン電極と電気的に接続する第２のドレイン電極と、前記分離拡散層と離間して形成された第１導電型の第２のウェル層と、前記第２のウェル層と前記半導体基板とを接続する第１導電型の第２の埋め込み層と、前記第２のウェル層上に形成されたグランド電極と、前記分離拡散層と前記第２のウェル層との間に、前記分離拡散層と接して形成され、前記分離拡散層より低濃度の第２導電型の拡散層とを具備している。
【００１７】
前記拡散層は、前記第２のウェル層に接するまで延在していてもよい。
【００１８】
前記拡散層と前記第２のウェル層との間の耐圧は、前記ドレイン領域と第１のウェル層との間の耐圧よりも低く設定されていることが望ましい。
【００１９】
上記第２の半導体装置によれば、分離拡散層と第２のウェル層とに接して延在する第２導電型の拡散層が形成されている。さらに、この拡散層と第２のウェル層との間の耐圧は、デバイス内部のドレイン領域と第１のウェル層との間の耐圧よりも低くなるように設定している。このため、ドレイン電極を介してサージが印加されたとき、サージ電流を深さの浅いドレイン部のＰＮジャンクション側に逃がさずに、耐圧の低い第２導電型の拡散層を介してグランド電極（基板）側に逃がすことができる。従って、ＥＳＤによるデバイスの破壊を防ぎ、サージによる耐量を向上することができる。
【００２０】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２１】
［第１の実施形態］
第１の実施形態は、ドレイン部の基板表面から埋め込み層に達する深さまで高濃度のｎ型ディープ拡散層が形成されていることに特徴がある。これにより、ソース−ドレイン間の容量を大きくして、破壊耐量の向上を図っている。
【００２２】
図１は、本発明の第１の実施形態に係る高耐圧横型ＭＯＳＦＥＴの断面図を示している。
【００２３】
図１に示すように、ｐ型の半導体基板１１にｎ型の埋め込み層１２が形成され、この埋め込み層１２上にｎ型のエピタキシャル層１３がエピタキシャル成長により形成されている。このエピタキシャル層１３の表面にｐ型のウェル層１４が選択的に形成され、このウェル層１４の表面に低濃度のｎ-型のドレイン領域１５が選択的に形成されている。このドレイン領域１５と離間して、ウェル層１４の表面に高濃度のｎ+型のソース領域１６が選択的に形成されている。ドレイン領域１５とソース領域１６との間の半導体基板１１上、即ちチャネル１７上には、半導体基板１１と絶縁してゲート電極１８が形成されている。
【００２４】
また、ドレイン領域１５内には、このドレイン領域１５の下面よりも深く、基板１１表面から埋め込み層１２に接する深さまで高濃度のｎ型のディープ拡散層１９が形成されている。ここで、ディープ拡散層１９は、サージ印加時に空乏化しない濃度に設定されている。このディープ拡散層１９の表面にディープ拡散層１９よりも高濃度のｎ+型のドレインコンタクト領域２０が形成されている。ドレインコンタクト領域２０とチャネル１７との間の半導体基板１１にはフィールド絶縁膜２１が形成されている。また、ウェル層１４の表面において、ソース領域１６と隣接してソースコンタクト領域２２が形成されている。
【００２５】
また、ウェル層１４と離間して、ｎ型の分離拡散層２３がウェル層１４を囲んで形成され、この分離拡散層２３は埋め込み層１２の端部に達するように設けられている。分離拡散層２３の表面には、この分離拡散層２３よりも高濃度のｎ+型のドレインコンタクト領域２４が形成されている。
【００２６】
フィールド絶縁膜２１及び各半導体領域が形成された半導体基板１１上には、層間絶縁膜２５が形成されている。この層間絶縁膜２５は、ドレインコンタクト領域２０、２４の表面を露出するコンタクト孔２６と、ソース領域１６及びソースコンタクト領域２２の表面を露出するコンタクト孔２７とを有する。
【００２７】
層間絶縁膜２５上には、コンタクト孔２６を介してドレインコンタクト領域２０、２４に接する第１、第２のドレイン電極２８、２９と、コンタクト孔２７を介してソース領域１６及びソースコンタクト領域２２に接するソース電極３０とが形成されている。第１のドレイン電極２８はドレインコンタクト領域２０を介してドレイン領域１５に電気的に接続され、ソース電極３０はソースコンタクト領域２２を介してウェル層１４にも電気的に接続されている。また、第２のドレイン電極２９はドレインコンタクト領域２４、２０、分離拡散層２３、埋め込み層１２、及びディープ拡散層１９を介して第１のドレイン電極２８と電気的に接続されている。これにより、第１、第２のドレイン電極２８、２９は同電位にされている。
【００２８】
さらに、分離拡散層２３と離間してｐ型のウェル層３１が形成され、このウェル層３１と半導体基板１１とを接続するｐ型の埋め込み層３２が形成されている。また、ウェル層３１上にこのウェル層３１よりも高濃度のｐ+型のグランドコンタクト領域３３が形成され、層間絶縁膜２５内のコンタクト孔３４を介してグランドコンタクト領域３３に接するグランド電極３５が形成されている。
【００２９】
上記第１の実施形態によれば、埋め込み層１２、分離拡散層２３及びドレインコンタクト領域２４からなるｎ型の拡散層で囲まれた横型パワーＭＯＳＦＥＴにおいて、ドレイン部の基板１１表面から埋め込み層１２に達する深さまで高濃度のｎ型ディープ拡散層１９が形成されている。
【００３０】
このため、ソース−ドレイン間の容量を大きくできる。従って、ドレイン電極２８を介してサージが印加されたとき、この容量にてサージ電荷を十分にチャージできるため、サージ電圧を抑制できる。また、基板１１の界面の電流パスだけでなく、ドレインコンタクト領域２０からディープ拡散層１９への縦方向の電流パスを形成できるため、ドレインコンタクト領域２０の湾曲面における電界集中を抑制できる。
【００３１】
これらにより、ドレインコンタクト領域２０の湾曲面における電界集中が緩和でき、ＥＳＤ破壊耐量を向上できる。
【００３２】
さらに、ディープ拡散層１９は、サージ印加時に全面が空乏化しない濃度に設定されている。これにより、サージによる電界集中をさらに緩和し、ＥＳＤ破壊耐量をさらに向上できる。
【００３３】
［第２の実施形態］
第２の実施形態は、分離拡散層とｐウェル層との間にｎ-型の拡散層が形成され、この拡散層とｐウェル層との間の耐圧は、デバイス内部のドレイン領域とｐウェル層との間の耐圧よりも低くなるように設定していることに特徴がある。このようにして、サージ電流をｎ-型の拡散層を介して基板側に逃し、破壊耐量の向上を図っている。
【００３４】
図２は、本発明の第２の実施形態に係る高耐圧横型ＭＯＳＦＥＴの断面図を示している。図２において、上記第１の実施形態と共通する部分には共通する参照符号を付す。
【００３５】
図２に示すように、ｐ型の半導体基板１１にｎ型の埋め込み層１２が形成され、この埋め込み層１２上にｎ型のエピタキシャル層１３がエピタキシャル成長により形成されている。このエピタキシャル層１３の表面にｐ型のウェル層１４が選択的に形成され、このウェル層１４の表面に低濃度のｎ-型のドレイン領域１５が選択的に形成されている。このドレイン領域１５と離間して、ウェル層１４の表面に高濃度のｎ+型のソース領域１６が選択的に形成されている。ドレイン領域１５とソース領域１６との間の半導体基板１１上、即ちチャネル１７上には、半導体基板１１と絶縁してゲート電極１８が形成されている。
【００３６】
また、ドレイン領域１５内には、ドレイン領域１５よりも高濃度のｎ+型のドレインコンタクト領域２０が形成されている。ドレインコンタクト領域２０とチャネル１７との間の半導体基板１１にはフィールド絶縁膜２１が形成されている。また、ウェル層１４の表面において、ソース領域１６と隣接してソースコンタクト領域２２が形成されている。
【００３７】
また、ウェル層１４と離間して、ｎ型の分離拡散層２３がウェル層１４を囲んで形成され、この分離拡散層２３は埋め込み層１２の端部に達するように設けられている。分離拡散層２３の表面には、この分離拡散層２３よりも高濃度のｎ+型のドレインコンタクト領域２４が形成されている。
【００３８】
フィールド絶縁膜２１及び各半導体領域が形成された半導体基板１１上には、層間絶縁膜２５が形成されている。この層間絶縁膜２５は、ドレインコンタクト領域２０、２４の表面を露出するコンタクト孔２６と、ソース領域１６及びソースコンタクト領域２２の表面を露出するコンタクト孔２７とを有する。
【００３９】
層間絶縁膜２５上には、コンタクト孔２６を介してドレインコンタクト領域２０、２４に接する第１、第２のドレイン電極２８、２９と、コンタクト孔２７を介してソース領域１６及びソースコンタクト領域２２に接するソース電極３０とが形成されている。第１のドレイン電極２８はドレインコンタクト領域２０を介してドレイン領域１５に電気的に接続され、ソース電極３０はソースコンタクト領域２２を介してウェル層１４にも電気的に接続されている。また、第２のドレイン電極２９はドレインコンタクト領域２４、分離拡散層２３、及び埋め込み層１２を介して他の第２のドレイン電極２９と電気的に接続されている。さらに、第２のドレイン電極２９は図示せぬ配線により第１のドレイン電極２８と電気的に接続されている。これにより、第１、第２のドレイン電極２８、２９は同電位にされている。
【００４０】
また、分離拡散層２３と離間してｐ型のウェル層３１が形成され、このウェル層３１と半導体基板１１とを接続するｐ型の埋め込み層３２が形成されている。また、ウェル層３１上にこのウェル層３１よりも高濃度のｐ+型のグランドコンタクト領域３３が形成され、層間絶縁膜２５内のコンタクト孔３４を介してグランドコンタクト領域３３に接するグランド電極３５が形成されている。
【００４１】
さらに、分離拡散層２３とウェル層３１との間のエピタキシャル層１３の表面に、分離拡散層２３とウェル層３１とに接して延在するｎ-型の拡散層４１が形成されている。ここで、拡散層４１とウェル層３１との間の耐圧は、デバイス内部のドレイン領域１５とウェル層１４との間の耐圧よりも低くなるように設定している。
【００４２】
上記第２の実施形態によれば、半導体基板１１と同電位であるｐ+型拡散層３１、３２、３３と分離拡散層２３との間のエピタキシャル層１３の表面に、分離拡散層２３とウェル層３１とに接して延在するｎ-型の拡散層４１が形成されている。さらに、この拡散層４１とウェル層３１との間の耐圧は、デバイス内部のドレイン領域１５とウェル層１４との間の耐圧よりも低くなるように設定している。
【００４３】
このため、ドレイン電極２８を介してサージが印加されたとき、サージ電流を深さの浅いドレイン部のＰＮジャンクション側に逃がさずに、耐圧の低いｎ-型の拡散層４１を介してグランド電極３５（基板１１）側に逃がすことができる。従って、ＥＳＤによるデバイスの破壊を防ぎ、サージによる耐量を向上することができる。
【００４４】
尚、上記第２の実施形態において、図３に示すように、ｎ-型の拡散層４１’は、分離拡散層２３に接していれば、ウェル層３１とは所定間隔離間して形成されていてもよい。この場合も、上記第２の実施形態における効果と同様の効果を得ることができる。
【００４５】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００４６】
【発明の効果】
以上説明したように本発明によれば、破壊耐量を向上することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置を示す断面図。
【図２】本発明の第２の実施形態に係わる半導体装置を示す断面図。
【図３】本発明の第２の実施形態に係わる他の半導体装置を示す断面図。
【図４】従来技術による半導体装置を示す断面図。
【符号の説明】
１１…ｐ型半導体基板、
１２…ｎ型埋め込み層、
１３…ｎ型エピタキシャル層、
１４、３１…ｐ型ウェル層、
１５…ｎ-型ドレイン領域、
１６…ｎ+型ソース領域、
１７…チャネル、
１８…ゲート電極、
１９…ｎ型ディープ拡散層、
２０、２４…ｎ+型ドレインコンタクト領域、
２１…フィールド絶縁膜、
２２…ｐ+型ソースコンタクト領域、
２３…ｎ型分離拡散層、
２５…層間絶縁膜、
２６、２７、３４…コンタクト孔、
２８、２９…ドレイン電極、
３０…ソース電極、
３２…ｐ型埋め込み層、
３３…グランドコンタクト領域、
３５…グランド電極、
４１、４１’…ｎ-型拡散層。
【図１】
0003875460.tif 000002
【図２】
0003875460.tif 000003
【図３】
0003875460.tif 000004
【図４】
0003875460.tif 000005