(57)【特許請求の範囲】
【請求項１】
半導体基板の表層部にセル毎のソース領域およびドレイン領域が離間して形成され、両領域間における半導体基板の上に絶縁膜を介して浮遊ゲート電極が配置されるとともに、浮遊ゲート電極の上に絶縁膜を介して制御ゲート電極が延設され、さらに、ドレイン領域に対応するビット線、および制御ゲート電極に対応するワード線を有する不揮発性半導体メモリの書換ストレス試験方法であって、
セル毎にゲート電圧およびドレイン電圧を同時に印加して各メモリセルに書き込み電圧をそれぞれ印加するに際し、書き込み電圧を印加する前・後の少なくともいずれか一方に、ディスターブ分として、ゲート電極のみに電圧を印加する、および、ドレイン電極のみに電圧を印加する、の少なくともいずれか一方を行うようにしたことを特徴とする不揮発性半導体メモリの書換ストレス試験方法。
【請求項２】
半導体基板の表層部にセル毎のソース領域およびドレイン領域が離間して形成され、両領域間における半導体基板の上に絶縁膜を介して浮遊ゲート電極が配置されるとともに、浮遊ゲート電極の上に絶縁膜を介して制御ゲート電極が延設され、さらに、ドレイン領域に対応するビット線、および制御ゲート電極に対応するワード線を有する不揮発性半導体メモリの書換ストレス試験方法であって、
セル毎にゲート電圧およびドレイン電圧を同時に印加して各メモリセルに書き込み電圧をそれぞれ印加するに際し、書き込み電圧を印加する前後にディスターブ分としてゲート電極またはドレイン電極のみに電圧を印加するようにしたことを特徴とする不揮発性半導体メモリの書換ストレス試験方法。
【請求項３】
半導体基板の表層部にセル毎のソース領域およびドレイン領域が離間して形成され、両領域間における半導体基板の上に絶縁膜を介して浮遊ゲート電極が配置されるとともに、浮遊ゲート電極の上に絶縁膜を介して制御ゲート電極が延設され、さらに、ドレイン領域に対応するビット線、および制御ゲート電極に対応するワード線を有する不揮発性半導体メモリの書換ストレス試験方法であって、
セル毎にゲート電圧およびドレイン電圧を同時に印加して各メモリセルに書き込み電圧をそれぞれ印加するに際し、書き込み電圧を印加する前からゲート・ディスターブ分としてゲート電極のみに電圧を印加するとともに、書き込み電圧を印加した後にもドレイン・ディスターブ分としてドレイン電極のみに電圧を印加するようにしたことを特徴とする不揮発性半導体メモリの書換ストレス試験方法。
【請求項４】
半導体基板の表層部にセル毎のソース領域およびドレイン領域が離間して形成され、両領域間における半導体基板の上に絶縁膜を介して浮遊ゲート電極が配置されるとともに、浮遊ゲート電極の上に絶縁膜を介して制御ゲート電極が延設され、さらに、ドレイン領域に対応するビット線、および制御ゲート電極に対応するワード線を有する不揮発性半導体メモリの書換ストレス試験方法であって、
セル毎にゲート電圧およびドレイン電圧を同時に印加して各メモリセルに書き込み電圧をそれぞれ印加するに際し、書き込み電圧を印加する前からドレイン・ディスターブ分としてドレイン電極のみに電圧を印加するとともに、書き込み電圧を印加した後にもゲート・ディスターブ分としてゲート電極のみに電圧を印加するようにしたことを特徴とする不揮発性半導体メモリの書換ストレス試験方法。
【請求項５】
ゲート・ディスターブ用印加電圧は書き込みの際のゲート電圧値と等しく、ドレイン・ディスターブ用印加電圧は書き込みの際のドレイン電圧値と等しいことを特徴とする請求項３または４に記載の不揮発性半導体メモリの書換ストレス試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は不揮発性半導体メモリの書換ストレス試験方法に関するものである。
【０００２】
【従来の技術】
フラッシュメモリやＥＰＲＯＭのような不揮発性半導体メモリの構成例を図９に示す。メモリセル１００がマトリックス状に配置され、各メモリセル１００にて多数のビットが構成されている。メモリセル１００の基本構成を図１０に示す。半導体基板２０の表層部にセル毎のソース領域２１およびドレイン領域２２が離間して形成され、両領域２１，２２間における半導体基板２０の上に絶縁膜２３を介して浮遊ゲート電極（フローティングゲート電極）２４が配置されるとともに、浮遊ゲート電極２４の上に絶縁膜２５を介して制御ゲート電極（コントロールゲート電極）２６が延設され、各セルのドレイン領域２２がビット線に、ソース領域２１がソース線に、制御ゲート電極２６がワード線にそれぞれ接続されている。
【０００３】
読み出し動作は、図１０に示すように、ドレイン領域２２に１〜２ボルトの正電位を与え、ソース領域２１を接地し、制御ゲート電極２６にＶccを印加し、チャネル電流が流れるか否かを検出することにより行う。
【０００４】
データの書き込みは、図１１に示すように、ドレイン領域２２にＶccを印加し、ソース領域２１を接地し、制御ゲート電極２６に高い電圧Ｖpp（例えば＋１２ボルト）を印加し、ホットエレクトロンをドレイン付近で発生させ、その発生したホットエレクトロンを浮遊ゲート電極２４に注入し、メモリセルの閾値電圧を高くすることにより行われる。つまり、書き込み時には、選択トランジスタのドレイン領域２２には、グランド電位のソース領域２１よりも高い中間電位Ｖcc（例えば５．５ボルト）が印加され、同時に選択トランジスタの制御ゲート電極２６にはドレイン電位よりも高電位Ｖpp（例えば１２ボルト）を印加することで、ドレイン付近でホットエレクトロンを発生させ、それを浮遊ゲート電極２４へ注入する。
【０００５】
また、データの消去は、図１２に示すように、ソース領域２１に正の高電圧（例えば＋１２ボルト）を印加し、制御ゲート電極２６を接地し、トンネル効果により浮遊ゲート電極２４のエレクトロンをソース領域２１に引き抜くことにより行う。なお、このとき、ドレイン領域２２は開放とする。
【０００６】
一方、このような不揮発性半導体メモリに対し書換寿命など劣化試験を実施している。これは、書換という動作（ストレス印加）のみを、例えば１０００回行い、劣化度合いを評価するものである。この書換ストレス試験のパルス印加条件である書き込み印加波形を図１３に示す。書換ストレス試験は、テスト対象の１セルに対し図１３においてｔ５０〜ｔ５５の期間を１サイクルとし、この１サイクル中でのｔ５１〜ｔ５２の期間においてゲートとドレインに同時に電圧を印加して書き込みとし、ｔ５３〜ｔ５４の期間において消去としてゲートを接地しソースに正の高電圧Ｖppを印加していた。
【０００７】
【発明が解決しようとする課題】
フラッシュメモリのデータ書換えは、図１４に示すように、全ビット書き込みを行った後に全ビット消去を行い、その後に必要なメモリセルについて書き込みを行うという動作であった。しかし、選択セルの書き込み動作時には、同じワード線上およびビット線上の非選択セルの制御ゲート電極２６およびドレイン領域２２にも高電圧ストレスが加えられるため、非選択セルの浮遊ゲート電極２４に基板からの電子の注入が生じ、閾値電圧が大きく変動してしまう、いわゆるディスターブ現象が発生してしまっていた。つまり、図１５において、セルＱ１に書換ストレスを加えた際にセルＱ２にはゲート・ディスターブ現象が発生し、セルＱ３にはドレイン・ディスターブ現象が発生する。
【０００８】
一方、書換ストレス試験において、１セルのゲートとドレインに同時に電圧を印加しているが、実際の動作と異なり、ゲート・ディスターブ、ドレイン・ディスターブが反映されていない。つまり、書き換え劣化試験を実施した場合、絶縁膜に対するストレス時間が短く、両ディスターブ分の劣化試験が見込まれていない。
【０００９】
そこで、この発明の目的は、不揮発性半導体メモリにおいて実際の使われ方に近い形で正確に書換ストレスによる劣化度合いを評価することができる書換ストレス試験方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、セル毎にゲート電圧およびドレイン電圧を同時に印加して各メモリセルに書き込み電圧をそれぞれ印加するに際し、書き込み電圧を印加する前・後の少なくともいずれか一方に、ディスターブ分として、ゲート電極のみに電圧を印加する、および、ドレイン電極のみに電圧を印加する、の少なくともいずれか一方を行うようにしたことを特徴としている。
【００１１】
請求項２に記載の発明は、セル毎にゲート電圧およびドレイン電圧を同時に印加して各メモリセルに書き込み電圧をそれぞれ印加するに際し、書き込み電圧を印加する前後にディスターブ分としてゲート電極またはドレイン電極のみに電圧を印加するようにしたことを特徴としている。
【００１２】
また、請求項３に記載の発明は、セル毎にゲート電圧およびドレイン電圧を同時に印加して各メモリセルに書き込み電圧をそれぞれ印加するに際し、書き込み電圧を印加する前からゲート・ディスターブ分としてゲート電極のみに電圧を印加するとともに、書き込み電圧を印加した後にもドレイン・ディスターブ分としてドレイン電極のみに電圧を印加するようにしたことを特徴としている。
【００１３】
請求項４に記載の発明は、セル毎にゲート電圧およびドレイン電圧を同時に印加して各メモリセルに書き込み電圧をそれぞれ印加するに際し、書き込み電圧を印加する前からドレイン・ディスターブ分としてドレイン電極のみに電圧を印加するとともに、書き込み電圧を印加した後にもゲート・ディスターブ分としてゲート電極のみに電圧を印加するようにしたことを特徴としている。
【００１４】
このように、書き換え劣化試験時に、実際の使用において発生するディスターブを考慮した印加時間を設けることにより正しく劣化試験を行うことができる。
【００１５】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
図１にはフラッシュメモリの平面図を示し、図２には図１のＡ−Ａ断面を示す。
【００１６】
図２に示すように、半導体基板としてのＰ型単結晶シリコン基板１において、Ｐ型シリコン層１ａの上にはＰウェル層１ｂが形成されている。Ｐウェル層１ｂの表層部にはセル毎のＮ+型ソース領域（不純物拡散領域）２とＮ+型ドレイン領域（不純物拡散領域）３とが離間して形成されている。さらに、Ｐウェル層１ｂにおいて図１に示すようにソース領域２から帯状のＮ+型ソース共通線（不純物拡散領域）４が延設され、ソース共通線４にて各メモリセルのソース領域２が結合している。
【００１７】
また、図２に示すように、単結晶シリコン基板１の上には、絶縁膜としての薄いシリコン酸化膜（トンネル酸化膜）５を介して多結晶シリコンよりなる浮遊ゲート電極（フローティングゲート電極）６が配置され、この浮遊ゲート電極６は長方形をなしソース領域２とドレイン領域３との間を通るように延設されている。この浮遊ゲート電極６はセル毎に独立している。浮遊ゲート電極６の上には絶縁膜としてのシリコン酸化膜（ゲート間絶縁膜）７を介して帯状の制御ゲート電極（コントロールゲート電極）８が配置されている。制御ゲート電極８は多結晶シリコンよりなり、図１に示すようにソース共通線４と平行に延設されている。
【００１８】
また、図２に示すように、制御ゲート電極８の周囲を含めた単結晶シリコン基板１上にはシリコン酸化膜９が配置されている。
シリコン酸化膜９の上にはアルミよりなるドレイン用配線１１が配置され、ドレイン用配線１１がコンタクトホール（開口部）１０を通してドレイン領域３と電気的に接続されている。本実施の形態においては、２つのトランジスタセルに共通するドレイン用コンタクトホール１０が設けられている。また、図１に示すように、シリコン酸化膜９に設けたコンタクトホール（開口部）１２ａ，１２ｂ，１３ａ，１３ｂを通してソース用配線（図示略）がソース共通線４と電気的に接続されている。
【００１９】
このように複数のメモリセルが縦横にマトリックス状に配列され、本実施の形態においては、図２に示すように、８つのトランジスタセル毎にソース用コンタクトホール１２ａ，１２ｂ，１３ａ，１３ｂが設けられ、この８つのセルにてセルユニットＵS が構成されている。
【００２０】
図３には、周辺回路を示す。
Ｘデコーダ１５とＹデコーダ・センスアンプ・書込回路１６を備えている。Ｘデコーダ１５はワード線１，２，３，・・・，ｎ，ｊにて各セルの制御ゲート電極８と接続されている。Ｙデコーダ・センスアンプ・書込回路１６はビット線１，２，３，・・・，ｍ，ｋにて各セルのドレイン領域３と接続されている。また、Ｙデコーダ・センスアンプ・書込回路１６はソース線にて各セルユニットＵS でのソース領域２と接続されている。このように、８セルからなるセルユニットＵS において、各セルのドレイン領域がビット線に、各セルの制御ゲート電極がワード線にそれぞれ接続された構成となっている。
【００２１】
次に、このように構成したフラッシュメモリの作用、特にデータ書換え処理および書換ストレス試験方法を説明する。
本例では、書き込みを閾電圧Ｖｔを正方向へ、消去を負方向へシフトさせることにより行うものとする。
【００２２】
まず、データ書換え処理、つまり、消去・書き込み動作について説明すると、データの消去は図１２のようにソース線に正の高電圧Ｖpp（例えば＋１２ボルト）を印加するとともにワード線を接地し、ビット線は開放する。また、書き込みは図１１のようにワード線に電圧Ｖpp（例えば＋１２ボルト）を印加するとともに、選択トランジスタのビット線に中間電位Ｖcc（例えば５．５ボルト）を印加して行われる。このような消去・書き込みの際の電圧の印加は、図３のＸデコーダ１５とＹデコーダ・センスアンプ・書込回路１６により行われる。
【００２３】
このように、書き込みの際には、図４に示すように、選択ビットのビット線に中間電位Ｖcc（図４では５ボルト）を印加し、ワード線に正の高電位Ｖpp（図４では１２ボルト）を印加するが、このとき、選択したビット以外の非選択ビットの端子にも電圧が印加され電子の注入が生じ、ゲート・ディスターブ現象およびドレイン・ディスターブ現象が発生する。
【００２４】
次に、書換ストレス試験を図５を用いて説明する。書き込み特性評価は、セルユニットＵS 毎のパルス印加ではなく、１セルだけ印加して実施する。図５は、ＮＯＲ型チャネルホットエレクトロン注入書き込みＦＮ消去を例にしたタイムチャートである。
【００２５】
図５において、ｔ１〜ｔ１２の期間を１サイクルとし、ｔ３〜ｔ４までの期間Ｔw がゲート及びドレインに電圧Ｖpp及びＶccを印加するための本来的書き込み期間である。ここで、ｔ３のタイミングよりも前のｔ２のタイミングにてゲートへの電圧Ｖppの印加を開始する。このｔ２〜ｔ３までの期間Ｔg がゲート・ディスターブ電圧印加期間である。また、ｔ４のタイミングよりも後のｔ５のタイミングまでドレインへの電圧Ｖccの印加を継続して行う。このｔ４〜ｔ５までの期間Ｔd がドレイン・ディスターブ電圧印加期間である。この電圧印加はセル毎に行われる。
【００２６】
その後、図５のｔ６〜ｔ７の期間Ｔswにおいてドレインを開放し、かつゲート（ワード線）を接地した状態でｔ８〜ｔ９の期間Ｔe においてソースに正の高電圧Ｖppを印加して消去を行う。このように図５の波形は、従来方式である図１３の波形に比べ、書き込みの電圧印加の前にゲート・ディスターブ分としてゲートのみ電圧を印加し、後にドレイン・ディスターブ分としてドレインのみ電圧を印加するようにゲート・ドレイン波形を前または後ろに延ばしている。
【００２７】
これを１サイクルとして、例えば１０００回（１０００サイクル）行い、Ｖｔ値を測定することにより書換ストレスによる劣化度合いを評価する。
次に、このようなメモリの書換ストレス試験方法を採用することによる効果について説明する。
【００２８】
まず、フラッシュメモリの書き込み時の各セルの状態について説明する。
フラッシュメモリの実際の書き込みは、図４に示すように、セルユニットＵS の１つのセルに対し書き込みを行う。この場合、書き込み（ライト）セルに対してドレイン結線方向（図４では縦方向）にドレイン・ディスターブが非選択トランジスタに対して発生するとともに、ゲート結線方向（図４では横方向）にゲート・ディスターブが非選択トランジスタに対して発生する。
【００２９】
また、フラッシュメモリの特徴でもある「書換」を実施するにあたり、プリライト（Ｐｒｅ−Ｗｒｉｔｅ）と呼ばれる未書き込みセルについて書き込みを行う。つまり、図１４に示すように、フラッシュメモリのデータ書換えは、全ビット書き込みを行った後に全ビット消去を行い、その後に必要なメモリセルについて書き込みを行うものであり、１回の書換を実施すると全セル書き込みを行うことになる。よって、ディスターブの考え方は以下のようになる。
【００３０】
ビット線が（ドレイン方向に）ｎ本存在するならば、ある特定の１セルに着目すると、（ｎ−１）回の書き込み分ドレイン・ディスターブを受ける。同様に、ワード線が（ゲート方向に）ｍ本存在するならば、ある特定の１セルに着目すると、（ｍ−１）回の書き込み分のゲート・ディスターブを受ける。ｍ，ｎ値は具体的にはそれぞれ「５００」程度である。なお、全セル書き込み状態にしてからセルユニットＵS 全体を一括消去するが、消去時は一括で実施するためディスターブは考える必要がない。
【００３１】
このように図４に示すごとく、実際のメモリでは書き込みを実施しているセル（素子）は一部であり、その書き込みを実施している素子と同行、同列のほとんどの素子はゲートあるいはドレインの一方のみに電圧が印加されるゲート・ディスターブ、ドレイン・ディスターブ状態にある。そして、同行のゲート・ディスターブを考えると、ｍ個の素子が配置されている場合、書き込み時間Ｔｗ（図５参照）において消去を実施するまでに受けるゲート・ディスターブ時間は、１素子当たりＴｇ＝Ｔｗ×（ｍ−１）となる。同様に、ドレイン・ディスターブ時間は、１素子当たりＴｄ＝Ｔｗ×（ｎ−１）となる。
【００３２】
一方、ドレイン・ディスターブとは、ゲートが０ボルトの電位である状態でドレインに書き込みの時間だけ５．５ボルトの電位が与えられることにより発生し、この状態では「弱い消去」にあり、浮遊ゲートから電子が抜ける。また、ゲート・ディスターブとは、ドレイン・ディスターブと逆にドレインに０ボルト、ゲートに１２ボルトの電位が与えられることにより発生し、この状態では「弱い書き込み」状態にあり、浮遊ゲートへ電子が注入される。このように、ゲート酸化膜（トンネル酸化膜）を介して電子がやり取りされる。さらに、浮遊ゲートと制御ゲートの間の絶縁膜が厚く十分電子の往来を遮断しているが、この膜厚が薄くなり十分遮断できない場合にはこの膜を介して電子が往来することも考えなければならない。
【００３３】
このように、１セルだけを評価する場合でも、本来セルユニットに多数のセルが縦横に存在することを考慮すると、メモリセルトランジスタの各端子には上記計算のような電位が印加されるので、この状態を再現しながら書換ストレスを実施するのが、より実際の使用に近いと考えられる。
【００３４】
従来は図１３のように１セルに対してのみ書き込みパルスをｔ５１〜ｔ５２の期間だけ印加し、消去するというサイクルで書換ストレスを加えて試験を実施していた。これでは、弱い電子の往来分の劣化が見込まれていない。
【００３５】
これに対して、本実施形態においては、１素子を使って劣化試験を実施する場合（消去時間をＴｅとして）、図５に示すように、素子内の電界が大きくなるような順にＴｇ→Ｔｗ→Ｔｄ→Ｔｅを１サイクルとしている。このようにすれば、前述のようにゲート・ディスターブ、ドレイン・ディスターブといった弱い電子の往来を再現して膜の劣化試験を正しく行うことができる。
【００３６】
このように本実施の形態は、下記の特徴を有する。
（イ）図５に示すように、セル毎にｔ３〜ｔ４の期間Ｔw にてゲート電圧およびドレイン電圧を同時に印加して各メモリセルに書き込み電圧をそれぞれ印加するに際し、書き込み電圧を印加する前後にディスターブ分としてゲート電極またはドレイン電極のみに電圧を印加するようにした。具体的には、ｔ２〜ｔ３の期間Ｔg において、書き込み電圧を印加する前からゲート・ディスターブ分としてゲート電極のみに電圧を印加するとともに、ｔ４〜ｔ５の期間Ｔd において、書き込み電圧を印加した後にもドレイン・ディスターブ分としてドレイン電極のみに電圧を印加するようにした。よって、書き換え劣化試験時にゲート・ディスターブ、ドレイン・ディスターブという印加時間を設けることにより正しく劣化試験を行うことができ、不揮発性半導体メモリにおいて実際の使われ方に近い形で正確に書換ストレスによる劣化度合いを評価することができる。
【００３７】
これまで説明してものの他にも下記のように実施してもよい。
図５においては、書き込み期間Ｔｗの前にゲート印加を行うとともに書き込み期間Ｔｗの後にドレイン印加を行うようにしたが、これに代わり、図６に示すように、書き込み期間Ｔｗの前にドレインだけを印加するとともに書き込み期間Ｔｗの後にゲートだけを印加するようにしてもよい。つまり、ドレインとゲートの印加順序を逆にして、ｔ３〜ｔ４の期間Ｔw にてセル毎にゲート電圧およびドレイン電圧を同時に印加して各メモリセルに書き込み電圧をそれぞれ印加するに際し、ｔ２〜ｔ３の期間Ｔd にて書き込み電圧を印加する前からドレイン・ディスターブ分としてドレイン電極のみに電圧を印加するとともに、ｔ４〜ｔ５の期間Ｔg にて書き込み電圧を印加した後にもゲート・ディスターブ分としてゲート電極のみに電圧を印加する。
【００３８】
また、図５に示したように、書き込み期間Ｔｗの前にゲート印加を行う際および書き込み期間Ｔｗの後にドレイン印加を行う際に、電圧印加を連続的に行ったが、図７に示すように、不連続な印加形態（パルス状）としてもよい。
【００３９】
さらに、図５に示したように、ゲート・ディスターブ用印加電圧は書き込みの際のゲート電圧値と等しく、ドレイン・ディスターブ用印加電圧は書き込みの際のドレイン電圧値と等しくしたが、図８に示すように、ゲート・ディスターブ用印加電圧Ｖa を書き込みの際のゲート電圧値Ｖppと異ならせ、ドレイン・ディスターブ用印加電圧Ｖb も書き込みの際のドレイン電圧値Ｖccと異ならせてもよい。そして、図８に示すように、ゲート・ディスターブ用印加電圧Ｖa を書き込みの際のゲート電圧値Ｖppより高くし、ドレイン・ディスターブ用印加電圧Ｖb も書き込みの際のドレイン電圧値Ｖccより高くすることにより、１サイクルでの所要時間を短縮でき、書換ストレス試験に必要な時間を短くできる効果がある。
【００４０】
さらに、書き込み期間Ｔｗの前において、ゲート印加を行うとともにドレイン印加を行うようしてもよい。あるいは、書き込み期間Ｔｗの後において、ゲート印加を行うとともにドレイン印加を行うようしてもよい。さらには、書き込み期間Ｔｗの前または後において、ゲート印加のみを行う、あるいは、書き込み期間Ｔｗの前または後において、ドレイン印加のみを行うようにしてもよい。このように、書き込み電圧を印加する前・後の少なくともいずれか一方に、ディスターブ分として、ゲート電極のみに電圧を印加する、および、ドレイン電極のみに電圧を印加する、の少なくともいずれか一方を行うようにすればよい。
【図面の簡単な説明】
【図１】  実施の形態におけるフラッシュメモリの平面図。
【図２】  図１のＡ−Ａ断面図。
【図３】  周辺回路の電気的構成を示す回路図。
【図４】  ディスターブ現象を説明するための回路図。
【図５】  書換ストレス試験を説明するためのタイムチャート。
【図６】  別例の書換ストレス試験を説明するためのタイムチャート。
【図７】  別例の書換ストレス試験を説明するためのタイムチャート。
【図８】  別例の書換ストレス試験を説明するためのタイムチャート。
【図９】  フラッシュメモリのセル配置を示す図。
【図１０】  読み出し動作を説明するためのメモリの断面図。
【図１１】  書き込み動作を説明するためのメモリの断面図。
【図１２】  消去動作を説明するためのメモリの断面図。
【図１３】  従来の書換ストレス試験を説明するためのタイムチャート。
【図１４】  データ書換え処理を説明するための工程図。
【図１５】  ディスターブ現象を説明するための回路図。
【符号の説明】
１…Ｐ型単結晶シリコン基板、２…ソース領域、３…ドレイン領域、４…ソース共通線、５…シリコン酸化膜、６…浮遊ゲート電極、７…シリコン酸化膜、８…制御ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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