(57)【特許請求の範囲】
【請求項１】
メモリーセルに平行分極または反平行分極している２つの磁化層をそれぞれ備える、ＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための方法において、
（ａ）メモリーセルに印加する第１電圧であって、メモリーセルに上記第１電圧を印加したときのメモリーセルの抵抗値がメモリーセルの上記磁化層が平行分極しているか反平行分極しているかというセル内容に依存しないような上記第１電圧を、メモリーセルに印加した状態における、メモリーセルの抵抗値を、第１抵抗値Ｒｎｏｒｍとして決定し、上記第１抵抗値を、上記メモリーセルの正規抵抗値として確定する工程と、
（ｂ）上記工程（ａ）と同じメモリーセルに印加する第２電圧であって、メモリーセルに上記第２電圧を印加したときのメモリーセルの抵抗値がメモリーセルの上記磁化層が平行分極しているか反平行分極しているかというセル内容に依存するような上記第２電圧を、メモリーセルに印加した状態における、上記磁化層が平行分極している場合のメモリーセルの抵抗値Ｒ（０）または上記磁化層が反平行分極している場合のメモリーセルの抵抗値Ｒ（１）を、第２抵抗値として決定し、上記第２抵抗値を、上記メモリーセルの実際の抵抗値として確定する工程と、
（ｃ）Ｒ（０）／Ｒｎｏｒｍ＝Ｒｎｏｒｍ（０）、または、Ｒ（１）／Ｒｎｏｒｍ＝Ｒｎｏｒｍ（１）により、上記正規抵抗値を用いて上記実際の抵抗値を正規化する工程と、
（ｄ）Ｒｎｏｒｍ（０）ないしはＲｎｏｒｍ（１）を基準値と比較する工程と、
（ｅ）比較結果に応じて０または１としてのメモリーセル内容を検知する工程とを含むことを特徴とするＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための方法。
【請求項２】
上記（ｄ）の工程は、
上記磁化層が平行分極していることが予め分っている基準メモリーセルと、上記磁化層が反平行分極していることが予め分っている基準メモリーセルとのそれぞれに対して、上記工程（ａ）、（ｂ）および（ｃ）を行って、上記実際の抵抗値を正規化することにより、平行分極に対しては正規化された抵抗値Ｒｎｏｒｍ（０）ｒｅｆを得、反平行分極に対しては正規化された抵抗値Ｒｎｏｒｍ（１）ｒｅｆを得る工程（ｄ１）と、
上記基準値としての、正規化された基準抵抗Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２を形成する工程（ｄ２）と、
Ｒｎｏｒｍ（０）ないしはＲｎｏｒｍ（１）を、上記正規化された基準抵抗Ｒｎｏｒｍｒｅｆと比較する工程（ｄ３）とによって行われることを特徴とする請求項１に記載のＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための方法。
【請求項３】
正規抵抗値の決定は、メモリーセルにおける０. ６Ｖと０. ８Ｖとの間の電圧で行われることを特徴とする請求項１または２に記載のＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための方法。
【請求項４】
メモリーセルの抵抗値は、０. ２Ｖの印加電圧において測定されることを特徴とする請求項１から３のいずれかに記載のＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための方法。
【請求項５】
請求項１から４のいずれかに記載の方法を実行するための、ＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための構造において、
メモリーセル（ＲＺｅｌｌｅ）に連結され、メモリーセル（ＲＺｅｌｌｅ）の正規抵抗値が保存されているトランジスタ回路（Ｍ１，Ｍ２，ＣＳｐｅｉｃｈｅｒ）を有していることを特徴とするＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための構造。
【請求項６】
上記トランジスタ回路（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）が、スイッチ（Ｓ２）を介して差動増幅器（Ｖ２）の出力に接続されていることを特徴とする請求項５に記載のＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための構造。
【請求項７】
上記差動増幅器（Ｖ２）の入力（−）が、別の差動増幅器（Ｖ１）の出力に連結され、その差動増幅器（Ｖ１）の入力がメモリーセル（ＲＺｅｌｌｅ）と連結されていることを特徴とする請求項５または６に記載のＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための構造。
【請求項８】
上記両差動増幅器（Ｖ２，Ｖ１）の他の２つの入力には、それぞれ固定の電圧が印加されていることを特徴とする請求項７に記載のＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための構造。
【請求項９】
上記トランジスタ回路（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）が２つのトランジスタ（Ｍ１、Ｍ２）を有しているとともに、
これら両トランジスタ（Ｍ１、Ｍ２）のソース・ドレイン区間が平行に接続されており、そしてメモリーセル（ＲＺｅｌｌｅ）と出力（Ｕｏｕｔ0.1 ）との間に存在することを特徴とする請求項５から８のいずれかに記載のＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための構造。
【請求項１０】
上記両トランジスタ（Ｍ１、Ｍ２）のゲート端子が、スイッチ（Ｓ２）およびトランジスタ回路（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）におけるメモリーキャパシタンス（ＣＳｐｅｉｃｈｅｒ）に連結されていることを特徴とする請求項９に記載のＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための方法および構造に関するものである。
【０００２】
【従来の技術】
ＭＲＡＭメモリーのメモリーセル、すなわち、磁気抵抗メモリーを図１０に図解で示す。
このようなメモリーセルでは、記憶させようとする情報は、導電性のない、非常に薄い非磁性中間層ＴＬによって互いに隔てられている隣接磁化層ＭＬ１・ＭＬ２における磁気モーメントを整える方式により保存される。
【０００３】
すなわち、メモリーセルを通る電気抵抗の大きさは、磁化層ＭＬ１・ＭＬ２における磁気モーメントの平行または反平行の配列、つまり磁化層の分極によって左右される。両磁化層ＭＬ１・ＭＬ２における磁気モーメントの平行配列の場合、メモリーセルの抵抗値は通常、磁気モーメントの反平行配列のときよりも低い。この効果は、ＴＭＲ効果（ＴＭＲ＝「トンネルリング・マグネット- レジスティブ」）またはＭＴＪ効果（ＭＴＪ＝「マグネティック・トンネル・ジャンクション」）と呼ばれている。
【０００４】
これにより、メモリーセルのメモリー内容は、「１」ないしは「０」に対する異なるメモリーセル抵抗値の検知により読み取ることができる。両磁化層ＭＬ１・ＭＬ２の平行磁化は、例えば、デジタルのゼロに所属させることができ、その場合、これらの磁化層の反平行磁化はデジタルの１に相当する。
【０００５】
磁化層ＭＬ１・ＭＬ２における磁気モーメントの平行配列と反平行配列との間の抵抗変化は、物理的に、メモリーセルの磁化層ＭＬ１・ＭＬ２における磁気モーメントによる薄い非磁性中間層ＴＬにおける伝導電子の電子スピンの交互作用に基づいている。「薄い」という用語は、伝導電子が中間層ＴＬをスピン分散過程なしに横断（Traverse）できることを表現するために用いてある。
【０００６】
注目すべきことに、両磁化層ＭＬ１・ＭＬ２の１つは、その磁化により反強磁性の下層または表層に連結されている。従って、この磁化層における磁化は、基本的に固定された状態で終始する。一方、他の磁化層は、この磁化層の上下においてワード線ＷＬ・ビット線ＢＬに流れる電流により生み出される小さい磁界によって、その磁気モーメントにて自由に配列されるように設定されている。
【０００７】
また、メモリーセルアレイにおいては、ワード線ＷＬとビット線ＢＬとの交差点にセル（メモリーセル）が配されている。そして、１つのセルに接続された両線ＷＬ・ＢＬの双方に電流（プログラミング電流）ＩWL・ＩBLの流れた場合に限り、両電流ＩWL・ＩBLの和により、このセルに、プログラミングに十分な強度の磁界が与えられる。
【０００８】
また、両電流ＩWL・ＩBLは、両線ＷＬ・ＢＬの一方だけに電流ＩWLあるいはＩBLが流れただけではメモリーセルを再プログラミングできないような値となっている。
【０００９】
図１１には、ビット線ＢＬとワード線ＷＬとの間のメモリーセルの抵抗ＲC を再び図解で示す。もし、「１」ないしは「０」の帰属についての上記の仮定に基づくならば、磁化層ＭＬ１・ＭＬ２における磁気モーメントの反平行配列のためのこの抵抗ＲC は、この磁気モーメントの平行配列のための抵抗ＲC よりも大きい。すなわち、ＲC （「０」）＜ＲC （「１」）である。
【００１０】
ＭＲＡＭは、その最も簡単な実施例では、メモリーセルの動作を司る、マトリックス状に交差するワード線ＷＬおよびビット線ＢＬの導電トラックから構成されている。
【００１１】
その場合、上の導電トラック、例えば、ビット線ＢＬ（図１０，１１参照）は、上の磁化層ＭＬ１（例えば強磁性層）に連結している。他方、ワード線ＷＬを形成している下の導電トラックは、下の磁化層ＭＬ２（例えば強磁性層）に接している。ワード線ＷＬないしはビット線ＢＬのための両導電トラックを通じて、メモリーセルに電圧が印加されると、トンネル電流が薄い非磁性中間層ＴＬを通って流れる。
【００１２】
こうして、この薄い非磁性中間層により、抵抗ＲC が形成され、この抵抗ＲC は、磁気モーメントの平行配列または反平行配列に応じて、すなわち、メモリーセルにおける適切な電圧における上の強磁性層および下の強磁性層の平行分極または反平行分極に応じて、抵抗値ＲC （「０」）＜ＲC （「１」）ないしはＲC （「１」）＝ＲC （「０」）＋ΔＲC となる。
【００１３】
図１２は、メモリーセルがワード線ＷＬとビット線ＢＬとの間の交差個所にマトリックス状に設けられているメモリーセルアレイを示す。
【００１４】
この図では、メモリー内容は２つのメモリーセルに対する「１」ないしは「０」としての平行分極または反平行分極に左右されることが概念的に暗示されている。
【００１５】
【発明が解決しようとする課題】
さて、図１２に図解により示されているメモリーセルアレイでは、電流は、選ばれたワード線ＷＬと選ばれたビット線ＢＬとの交点におけるメモリーセルを通じて流れるだけではなく、選ばれたワード線ＷＬないしは選ばれたビット線ＢＬとそれぞれ連結している別のメモリーセルにおいても好ましくない分岐電流が発生する。これらの好ましくない分岐電流は、選ばれたメモリーセルを通って流れる読み取り電流を著しく阻害する。
【００１６】
このため、従来、選ばれたメモリーセルを通る読み取り電流だけが、または、このメモリーセルを支配する読み取り電圧だけが検知に提供されるように、メモリーセルアレイの適切な配線により、そのような好ましくない分岐電流を読み取り電流から分離する努力がなされている。
【００１７】
しかし、そうした場合、十分な大きさのメモリーセルアレイを構成するためには、他のメモリーセルを通る寄生電流があるので、メモリーセルの抵抗値を高くしなければならず、特に、Ｍｏｈｍ領域で選ばねばならない。
【００１８】
好ましくない分岐電流を防ぐためのもうひとつの方法は、単純に構成されたＭＴＪメモリーセル（図１３参照）に、ダイオードＤ（図１４参照）またはスイッチングトランジスタＴ（図１５参照）を加えて拡張することである（Ｒ. ショイヤーライン他の「各セルに磁気トンネル接合およびＦＥＴスイッチを使う１０ｎｓリードアンドライトタイム不揮発性メモリーアレイ」ＩＳＳＣＣ、２０００年２月、１２８頁／Ｒ. ｃ. ソーサ他の「アモルファスＳＩダイオードによるスピン依存トンネル接合の垂直統合」ａｐｐｌ. Ｐｈｙｓ. Ｌｅｔｔｅｒ７４巻、２５号、３８９３−３８９５頁）。
【００１９】
ダイオードないしはスイッチングトランジスタによるそのような拡張の利点は、そのような配線でのメモリーセルアレイでは、全ての余分なメモリーセルは遮断されるので、読み取り電流だけがそれぞれ読み取られるメモリーセルを流れることにある。これにより、図１３の純粋のＭＴＪセルとは対照的に、メモリーセルの抵抗値を低く選ぶことができ、それにより読み取り電流が相対的に大きくなり、そして読み取りはｎｓ領域で速く行うことができる。
【００２０】
しかし、ダイオードやトランジスタをそのように追加的に配線することは、それによって生じる著しい追加の技術的コストやスペースの費用により好ましくない。
【００２１】
従来の技術水準では、全ての形式のメモリーセルにおいて共通していることは、「０」または「１」としての読み出し信号の検知・評価は非常に難しい。
なぜなら、層ＭＬ１，ＴＬおよびＭＬ２の層順序により形成されるトンネル抵抗は、通常、ウェーハを通じて往復変動（振動）するばかりではなく、それどころか多くの場合、隣接するメモリーセル間において、例えばわずか１５％だけである「１」状態と「０」状態との抵抗差ΔＲC よりも、非常に激しく、つまり最大４０％まで変動する。
換言すれば、この与件により、メモリーセル内容の確実な検知は著しく困難となるか、あるいは不可能にさえなる。
【００２２】
ＭＲＡＭとは異質の、他の形式のメモリーでは、電流または電圧の読み出し信号からの「１」または「０」の検知は、この読み出し信号を、「１」に対する読み取り電流ないしは読み取り電圧と「０」に対する読み取り電流ないしは読み取り電圧との間の中間に存在する筈の基準電流か基準電圧かのどちらかと比較し、両デジタル値に対してそれぞれベストの信号雑音比（Ｓ／Ｎ比）を得ることにより行われる。この基準電流ないしはこの基準電圧は、「１」および「０」が固定的に書き込まれた基準電源を通じて、あるいは基準セルを通じても発生させることができる。
【００２３】
しかし、そのような手段は、やはり、ＭＴＪセルにおける読み出し信号の検知には限定的にしか用いられないであろう。それは、冒頭に述べたような、メモリーセルからメモリーセルへの、そしてウェーハ全体におけるトンネル抵抗の激しい変動に起因する。
【００２４】
上記の問題点を解決するためには、これまで２つのアプローチがとられている。
第１のアプローチ（これについては、Ｒ. ショイヤーライン他の「各セルに磁気トンネル接合およびＦＥＴスイッチを使う１０ｎｓリードアンドライトタイム不揮発性メモリーアレイ」ＩＳＳＣＣ、２０００年２月、１２８頁を参照されたい）は、スイッチングトランジスタ付きＭＴＪセルに適していて、１つだけのセル内容の記憶のための２つの隣接する補償メモリーセル（Complementary memory cell ）を使用するものである。このアプローチでは、常に、メモリー内容は第１メモリーセルに、そしてメモリー内容の補足部分、つまり、否定されるメモリー内容は第２メモリーセルに書き込まれるのである。
【００２５】
読み取りでは、両方のメモリーセルが読まれ、内容が検知される。この方法では、読み出し信号および信号雑音比（Ｓ／Ｎ比）は、上記に説明した通常の基準方法の２倍大きい。しかしながら、２つのメモリーセルおよび２つのスイッチングトランジスタのための所要スペースおよび技術コストは非常に大きく、確実な検知を行えるように、両方の隣接する補償メモリーセル間の抵抗変動が小さくなることが保証されなければならない。
【００２６】
この前提条件は、読まれる純粋のＭＴＪメモリーセル（図１３参照）の自己基準化に基づいている第２アプローチでは不要である。第２の方法は以下の手順で行われる。
まず、選ばれたメモリーセルのセル内容を読み取り、保存する。しかるのち、このメモリーセルに、例えば、「０」をプログラミングする。メモリーセルのプログラミングされた「０」の内容を読み取り、保存する。最初に保存したセル内容を保存されている既知の「０」と比較し、検知を行い、そしてそのように検知したセル内容を再びメモリーセルに書き戻す。
【００２７】
ところが、この方法の欠点は、読み出し信号の検知のときに、基準としてプログラミングされ、再読み出しが行われる「０」に、予設定（pre-define）される半読み出し信号を付け加えなければならないことであり、それにより、新たな抵抗変動がメモリーセルの検知に入り込むことである。
【００２８】
では、メモリーセルの抵抗変動からの影響を完全に排除するためには、第２のアプローチの場合、いま説明した方法を「１」の書き込みにより補完しなければならない。そのため、次の方法手順が行われる。
（ａ）選んだメモリーセルのセル内容を読み出し、保存する。
（ｂ）メモリーセルに、例えば、「０」をプログラミングする。
（ｃ）メモリーセルのプログラミングされた「０」の内容を読み出し、保存する。
（ｄ）メモリーセルに、例えば、「１」をプログラミングする。
（ｅ）メモリーセルのプログラミングされた「１」の内容を読み出し、保存する。
（ｆ）上記の（ａ）で保存したセル内容を（ｃ）および（ｅ）で保存した値「０」および「１」と比較し、検知する。これは、基準電圧Ｖｒｅｆを既知の「０」および「１」から形成することにより行われる。その場合、読み出される「１」または「０」の検知には、それぞれ半分の読み出し信号差だけが提供される。このことは、読み出される「０」については図１６に、そして読み出される「１」については図１７に示唆されている通りである。
（ｇ）検知されたセル内容は、最終的には、再びメモリーセルに書き戻される。
第２のアプローチの方法は、書き込まれ、そして読み出される「１」および「０」により選ばれたメモリーセル自信において基準電圧を生み出すのであるから、メモリーセルの抵抗変動は検知になんら影響を及ぼさない。しかし、「１」または「０」の信号雑音比は、第１のアプローチによる補償メモリーセルによる第１方法の場合の半分に過ぎない。しかし、この第２アプローチの方法の著しい欠点は、全部で３回の読み出しサイクル、３回の書き込みサイクル、そして１回の評価サイクルが必要となり、これにより読み取りプロセスが非常に長引くことである。
【００２９】
以上を総合すると、第１のアプローチでは、２倍の所要スペースが必要となり、そして両方の隣接する補償メモリーセル間の抵抗変動が小さくなることが要求される。また、第２のアプローチは、合計で７つのサイクルを要することにより、読み取りプロセスにおける消費時間を著しく増加させてしまうといえる。
【００３０】
本発明の課題は、所要スペースが小さく、読み取りプロセスごとに時間を費やさない、ＭＲＡＭメモリーのメモリーセルの非破壊読み取り方法を創造し、さらに、この方法を実行するための構造（機構）を提供することにある。
【００３１】
【課題を解決するための手段】
上記の課題を解決するために、本発明にかかるＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための方法は、以下の手順（工程）を含んでいる。
（ａ）メモリーセルに印加する第１電圧であって、メモリーセルに上記第１電圧を印加したときのメモリーセルの抵抗値がメモリーセルの上記磁化層が平行分極しているか反平行分極しているかというセル内容に依存しないような上記第１電圧を、メモリーセルに印加した状態における、メモリーセルの抵抗値を、第１抵抗値Ｒｎｏｒｍとして決定し、上記第１抵抗値を、上記メモリーセルの正規抵抗値として確定する。
（ｂ）上記工程（ａ）と同じメモリーセルに印加する第２電圧であって、メモリーセルに上記第２電圧を印加したときのメモリーセルの抵抗値がメモリーセルの上記磁化層が平行分極しているか反平行分極しているかというセル内容に依存するような上記第２電圧を、メモリーセルに印加した状態における、上記磁化層が平行分極している場合のメモリーセルの抵抗値Ｒ（０）または上記磁化層が反平行分極している場合のメモリーセルの抵抗値Ｒ（１）を、第２抵抗値として決定し、上記第２抵抗値を、上記メモリーセルの実際の抵抗値として確定する。
（ｃ）Ｒ（０）／Ｒｎｏｒｍ＝Ｒｎｏｒｍ（０）、または、Ｒ（１）／Ｒｎｏｒｍ＝Ｒｎｏｒｍ（１）により、上記正規抵抗値を用いて上記実際の抵抗値を正規化する。
（ｄ）正規化された基準抵抗Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２と、Ｒｎｏｒｍ（０）またはＲｎｏｒｍ（１）を比較する。
（ｅ）比較結果に応じて、０または１としてのメモリーセル内容を検知する。
【００３２】
また、本発明の優れた展開は、以下の通りである。
すなわち、上記（ｄ）の工程は、上記磁化層が平行分極していることが予め分っている基準メモリーセルと、上記磁化層が反平行分極していることが予め分っている基準メモリーセルとのそれぞれに対して、上記工程（ａ）、（ｂ）および（ｃ）を行って、上記実際の抵抗値を正規化することにより、平行分極に対しては正規化された抵抗値Ｒｎｏｒｍ（０）ｒｅｆを得、反平行分極に対しては正規化された抵抗値Ｒｎｏｒｍ（１）ｒｅｆを得る工程（ｄ１）と、上記基準値としての、正規化された基準抵抗Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２を形成する工程（ｄ２）と、Ｒｎｏｒｍ（０）ないしはＲｎｏｒｍ（１）を、上記正規化された基準抵抗Ｒｎｏｒｍｒｅｆと比較する工程（ｄ３）とによって行われる。
【００３３】
また、正規抵抗値の決定は、メモリーセルにおける０. ６Ｖと０. ８Ｖとの間の電圧で行われるように設定されていてもよい。
また、メモリーセルの抵抗値は、０. ２Ｖの印加電圧において測定されるように設定されていてもよい。
【００３４】
また、本発明にかかるＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための構造は、上記した本発明の方法を実行するための構造であって、メモリーセル（ＲＺｅｌｌｅ）に連結され、メモリーセル（ＲＺｅｌｌｅ）の正規抵抗値が保存されているトランジスタ回路（Ｍ１，Ｍ２，ＣＳｐｅｉｃｈｅｒ）を有している構成である。
【００３５】
また、この構造では、トランジスタ回路（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）が、スイッチ（Ｓ２）を介して差動増幅器（Ｖ２）の出力に接続されていてもよい。
さらに、差動増幅器（Ｖ２）の入力（−）が、別の差動増幅器（Ｖ１）の出力に連結され、その差動増幅器（Ｖ１）の入力がメモリーセル（ＲＺｅｌｌｅ）と連結されているように設定されていてもよい。
【００３６】
また、差動増幅器（Ｖ２，Ｖ１）の他の２つの入力には、それぞれ固定の電圧が印加されていてもよい。
さらに、上記トランジスタ回路（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）が２つのトランジスタ（Ｍ１、Ｍ２）を有しているとともに、これら両トランジスタ（Ｍ１、Ｍ２）のソース・ドレイン区間が平行に接続されており、そしてメモリーセル（ＲＺｅｌｌｅ）と出力（Ｕｏｕｔ0.1 ）との間に存在するようになっていてもよい。
【００３７】
また、両トランジスタ（Ｍ１、Ｍ２）のゲート端子が、スイッチ（Ｓ２）およびトランジスタ回路（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）におけるメモリーキャパシタンス（ＣＳｐｅｉｃｈｅｒ）に連結されているように設定されていてもよい。
【００３８】
本発明の方法または本発明の構造においては、今までまったく注目されていなかったＭＴＪメモリーセル特性が活用される。すなわち、メモリーセルのトンネル抵抗の抵抗値は、メモリーセルに存在する電圧により左右される。その場合、トンネル抵抗が、２つの磁化層における分極化の方向に影響されずに同じ値（「１」および「０」に対して同じ大きさ）をとる電圧領域が存在する。
【００３９】
これとは逆に、他の電圧領域では、両磁化層における分極の反平行配列（反平行位置づけ；antiparallel orientation）において、抵抗は、同層における分極の平行配列（平行位置づけ（parallel orientation））におけるよりも、ΔＲほど大きい。従って、この場合、この電圧において、セル内容は、「０」および「１」により区別されることができる。
【００４０】
以上のように、本発明の方法は、最初に述べた電圧領域（Ｕ１とする）では、メモリーセルの抵抗ＲC は、メモリーセル内容に影響されずに決定されうるが、２番目に述べた電圧領域（Ｕ２とする）では、同抵抗ＲC は、セル内容に応じて検知できる（変化する；抵抗ＲC の変化を検知できる）ことに基礎を置いている。
【００４１】
これにより、隣接していなくてもよい相異なるメモリーセルの内容を再び相互に比較するために（比較できるように）、セル内容により影響されない抵抗ＲC （Ｕ１）によって、セル内容により影響される抵抗ＲC （Ｕ２）を正規化することが可能となる。その結果、アドレス指定されているメモリーセルの正規化された読み出し信号を、常にそれぞれ「０」ないしは「１」で記述される基準セルの正規化された基準信号と比較し、そして、それにより、「１」または「０」としてのメモリーセル内容を検知することも可能である。
【００４２】
【発明の実施の形態】
本発明の一実施の形態について、図面を用いて詳細に説明する。
なお、図１は、曲線Ｉにおける、メモリーセルに印加される電圧Ｖ＝Ｖoben−Ｖunten と、メモリーセル磁化層の平行（ＲＰ）分極および反平行（ＲＡ）分極に対するトンネル抵抗との相関関係、および、曲線ＩＩにおける、電圧Ｖと抵抗比ＭＲ＝（ＲＡ−ＲＰ）／ＲＰとの層間関係を示すグラフである。
【００４３】
また、図２は、メモリーセルの抵抗とメモリーセル上に存在する電圧との相関関係を示すために、面抵抗と接触電圧との相関関係をプロットしたグラフである。また、図３は、読み出し信号を正規化するための基本回路の実施例の回路を示す説明図である。
【００４４】
また、図４〜図６は、ＭＴＪメモリーセルを有するメモリーセルアレイを例とする本発明の自己正規化方法の経過を示す説明図である。
また、図７は、「１」および「０」に対する正規化基準信号による正規化読み出し信号の基準化を示す説明図である。
【００４５】
また、図８は、セル信号の自己正規化検知実行を示す説明図である。
さらに、図９は、セル信号の検知のための具体的な回路を示す説明図である。
なお、各図では、互いに共通する構成部分には、それぞれ同じ記号が付けられている。
【００４６】
図１に、メモリーセルに印加される電圧Ｖ＝Ｖoben−Ｖunten と、メモリーセルのトンネル抵抗の面抵抗値Ｒ* との相関関係を示す。
ここで、Ｖobenは、例えば、ビット線ＢＬに、そしてＶunten は、ワード線ＷＬ（図１０・図１１参照）の電圧である。
【００４７】
このグラフに示すように、ほぼ−０. ６Ｖと＋０. ６Ｖとの間の電圧領域では、磁化層の反平行分極時における抵抗値ＲＡは、磁化層の平行分極時における抵抗値ＲＰよりも大きい。
【００４８】
これに対し、−１. ０Ｖと−０. ６Ｖとの間の電圧領域、および、０. ６Ｖと１. ０Ｖとの間の電圧領域においては、磁化層の反平行分極時における抵抗値（磁化層の反平行分極に対する抵抗値）と、平行分極時における抵抗値（平行分極に対する抵抗値）とは、ほぼ同じ大きさである。
【００４９】
すなわち、電圧Ｕ２＝０. ２Ｖの場合には、ＲＡはＲＰよりも大きい。従って、電圧Ｕ２の場合、ＲＡ（Ｕ２）＝ＲＰ（Ｕ２）＋ΔＲとなる。
一方、電圧Ｕ１＝０. ６Ｖの場合には、ほぼ、ＲＰ（Ｕ１）＝ＲＡ（Ｕ１）となる。
【００５０】
換言すれば、電圧Ｕ２を印加した場合、メモリーセルの内容を検知することが可能である。一方、電圧Ｕ１を印加した場合、磁化層の平行分極および反平行分極に対しては、メモリーセルの抵抗値を正規化するために使う抵抗値と同じ抵抗値が得られる。
【００５１】
そこで、本発明の方法では、電圧Ｕ１のとき、メモリーセルの抵抗値ＲC （Ｕ１）は、セル内容と無関係に決定されうるが、電圧Ｕ２のときは、メモリーセルの抵抗値ＲC （Ｕ２）は、セル内容を検知可能（セル内容に応じて検知可能）であることを基本としている。
【００５２】
このことにより、セル内容に依存する抵抗値ＲC （Ｕ２）を、セル内容に影響されないＲC （Ｕ１）を用いて正規化できる。すなわち、ＲC （Ｕ２）／ＲC （Ｕ１）を形成することができる。
そして、その結果、互いに隣接しなくてもよい相異なるメモリーセルのセル内容を、再び相互に比較できる。
【００５３】
すなわち、本発明の方法により、アドレス指定されるメモリーセルの正規化される読み出し信号を、常に、それぞれ「０」および「１」で記述される基準メモリーセルの正規化された基準信号と比較することが可能となる。その結果、アドレス指定されたメモリーセルのセル内容を、「１」または「０」として検知できる。
【００５４】
ここで、このプロセスを、面抵抗Ｒ* を接触電圧Ｖに対してプロットした図２により、再度詳しく説明する。
まず、正規抵抗値Ｒｎｏｒｍを、例えば、電圧Ｕ１＝０. ６Ｖにおいて算出し、保存する。次に、電圧Ｕ２＝０. ２Ｖにおいて、抵抗値Ｒ（０）あるいはＲ（１）をもつセル内容を、磁化層の反平行（Ｒ（１））分極あるいは平行（Ｒ（０））分極に応じて決定する。
【００５５】
その後、Ｒｎｏｒｍに対する、Ｒ（０）あるいはＲ（１）の正規化を行う。すなわち、Ｒｎｏｒｍ（０）＝Ｒ（０）／ＲｎｏｒｍないしはＲｎｏｒｍ（１）＝Ｒ（１）／Ｒｎｏｒｍが形成される。
【００５６】
そのあと、Ｒｎｏｒｍ（０）ないしはＲｎｏｒｍ（１）と、基準メモリーセルの、いま確定された基準抵抗値Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２との比較が続く。最後に、この比較の結果として、「０」または「１」としてのセル内容が検知される。
【００５７】
さらに、以下に図３の実施例をもって詳述するように、本発明の方法は、電圧Ｕ１・Ｕ２における２つの時間段階（タイムステップ）で実施されうる。
【００５８】
その結果、本発明の方法は特に以下の利点を実現する。
本発明の方法は、メモリーセルの抵抗値の分散に影響されずに実行できる。本発明の方法の手順は、２つだけの時間段階を必要とする。読み出し信号の正規化により、外部基準信号との比較が可能になる。
【００５９】
それ故、本発明の方法は、既存の、冒頭に述べた方法よりもあらゆる観点において優っている。結局、本発明の方法は、種々のＭＴＪメモリーセルのあらゆる形式に、すなわち、純粋のＭＴＪメモリーセルに、ダイオード付きＭＴＪメモリーセル、およびトランジスタ付きＭＴＪメモリーセルに応用できる。
【００６０】
図３は、本発明の方法を実施するための構造の実施例を示す説明図である。この構造により、読み出し信号の正規化が原理的に可能である。
この構造は、特に、スイッチＳ１、例えば、トランジスタを経て、ワード線電圧０. ４Ｖまたは０. ８Ｖに触れる、抵抗ＲＺｅｌｌｅをもつメモリーセルを有する。さらに、第１差動増幅器Ｖ１、第２差動増幅器Ｖ２、ＰチャンネルＭＯＳ電界効果型トランジスタ、およびメモリーキャパシタンスＣＳｐｅｉｃｈｅｒならびに別のスイッチＳ２を有している。
【００６１】
第１差動増幅器Ｖ１のマイナスの入力は、スイッチＳ１に向かい合っている抵抗ＲＺｅｌｌｅ端に連結し、そのプラスの入力には、例えば、ほぼ１Ｖの電圧が印加される。
第２差動増幅器Ｖ２のマイナスの入力は、第１差動増幅器Ｖ１の出力に連結している。また、そのプラスの入力には、１. ６Ｖの電圧が印加されている。
【００６２】
図３（および図４から図６まで）には、さらにｎチャンネルＭＯＳ電界効果型トランジスタＭ１が示されている。電界効果型トランジスタＭ２の代わりにこの電界効果型トランジスタＭ１を使う場合は、第２差動増幅器Ｖ2 の（＋）入力と（−）入力とを入れ換えなければならない。
なお、以下では、トランジスタＭ２だけが存在し、トランジスタＭ１が存在しないことを前提とする。
【００６３】
両方のトランジスタＭ１およびＭ２、メモリーキャパシタンスＣＳｐｅｉｃｈｅｒ、そして分離スイッチＳ２から成る回路は、正規化抵抗Ｒｎｏｒｍ＝ＲＺｅｌｌｅ（Ｕ１）の中間記憶を行う。
鎖線により、他のメモリーセルの寄生抵抗Ｒｐａｒａが示されている。
【００６４】
第１差動増幅器Ｖ１のプラス入力ないしは（＋）入力には、１Ｖ（プラス）＋「オフセット」補償（「offset-compensation 」）の電圧がかかっているので、差動増幅器Ｖ１のプラスの入力とマイナスないしは（−）の入力との間においては、０Ｖが降下する。ということは、第１差動増幅器Ｖ１のマイナスの入力には、正確に１Ｖがかかっている。メモリーセルアレイの他の線も、選び出される線は別として、例えば、１Ｖのところにある。
【００６５】
第２差動増幅器Ｖ２のプラスの入力には、第１差動増幅器Ｖ１の出力における電圧が、第１差動増幅器Ｖ１のマイナスの入力における電圧、つまり、例えば、１Ｖとアドレス指定がされているメモリーセルの上の正規化抵抗Ｒｎｏｒｍの決定のために介在している、ＲＺｅｌｌｅを経由して降下する電圧ＵＺｅｌｌｅ、つまり、例えば、０. ６Ｖとの合計値に達するように、電圧が前もって与えられる。換言すれば、第２差動増幅器Ｖ２のプラスの入力には、例えば、１Ｖ＋０. ６Ｖ＝１. ６Ｖが印加される（支配する）。
【００６６】
この電圧予設定により、スイッチＳ２が閉じているとき、第２差動増幅器Ｖ２はトランジスタＭ２を動かし、このトランジスタＭ２にメモリーセルと正確に同じ電圧、例えば、０. ６Ｖが降下することが実現される。すなわち、トランジスタにもまた、電圧ＵＺｅｌｌｅがかかる。
【００６７】
これにより、トランジスタＭ２には、メモリーセルを通る電流と同じ電流が流れる。すなわち、トランジスタＭ２により正規化抵抗Ｒｎｏｒｍが模倣される。スイッチＳ２が開くと、抵抗値Ｒｎｏｒｍは、トランジスタＭ２ないしはメモリーキャパシタンスＣＳｐｅｉｃｈｅｒに記憶されたままとなる。
【００６８】
また、第２差動増幅器Ｖ２のプラスの入力に１. ６Ｖ以外の電圧を印加することにより、例えば、この入力に１. ３Ｖを印加することにより、例えば、１. ３Ｖにおける２倍増幅への増幅のように、帰還された第１差動増幅器Ｖ１の増幅を調整することができる。
【００６９】
図３の回路機構の動作は、図２の例の電圧値により、以下のようにまとめることができる。
まず、ＶＷＬ＝１Ｖが生まれるように、ワード線を１Ｖに設定するものとする。スイッチＳ１・Ｓ２は閉じられ、その結果、メモリーセルアレイの全ての線には１Ｖがかかる。第１差動増幅器Ｖ１のマイナスの入力には、「オフセット」補償のためにやはり１Ｖがかかる必要がある。
【００７０】
また、図４に示すように、電流Ｉ＝０が、ｍ×ｎのＭＴＪメモリーセルから、メモリーセルフィールドないしはメモリーセルアレイＡに流れる。
【００７１】
その状態で、ワード線に電圧ＵＷＬ１＝０. ４Ｖが印加され、その結果、メモリーセルの抵抗ＲＺｅｌｌｅにおいて降下する電圧は１Ｖ（ビット線）−０. ４Ｖ（ワード線）＝０. ６Ｖ＝Ｕ１に達する。
【００７２】
次に、第２差動増幅器Ｖ２は、トランジスタＭ２を通じてやはり正確に０. ６Ｖほど降下するように、トランジスタＭ２を制御する。従って、メモリーセルを通る電流ＩRZelleは、トランジスタＭ２を通る電流と同じとなり、従って、ＲＺｅｌｌｅ（Ｕ１＝０. ６Ｖ）＝ＲM2＝Ｒｎｏｒｍが支配する。
【００７３】
そのあと、スイッチＳ２が開かれ、それによりトランジスタＭ２ならびにメモリーキャパシタンスＣＳｐｅｉｃｈｅｒに、Ｒｎｏｒｍが保存される。
このようにして得られる状態を図５に図解で示す。
【００７４】
そこで、ワード線を、例えば、０. ８Ｖの電圧に設定し、ＵWL2 ＝０. ８Ｖが支配することになる。すると、メモリーセルの抵抗ＲＺｅｌｌｅの電圧は１. ０Ｖ（ビット線）−０. ８Ｖ（ワード線）＝０. ２Ｖとなる。かくして、第１差動増幅器Ｖ１は、正規化読み出し信号Ｕｏｕｔ0.1 ＝１Ｖ＋Ｕ２（Ｒｎｏｒｍ/ ＲＺｅｌｌｅ0.1 ）を供給する。
このようにして到達した状態を図６に図解して示す。
最後に、Ｕｏｕｔ0.1 が基準電圧と比較され、「１」または「０」信号として検知される。
【００７５】
図７は、それぞれ「０」および「１」が固定的に書き込まれてる基準セルＲRef0およびＲRef1を用いて、読み出し信号の可能な基準化を行うための回路機構の例を示す。この場合、前もって「１」が書き込まれた基準セルＲRef1および前もって「０」が書き込まれた基準信号ＲRef0には、読み取られるセルＲzelle に加えられた電圧と同じ電圧ＵＷＬが印加される。
【００７６】
ここで、基準セルＲRef0およびＲRef1および読み取られるセルＲZelle は、正規化信号Ｕｎｏｒｍ（ｒｅｆ１）、Ｕｎｏｒｍ（ｒｅｆ１）およびＵｎｏｒｍ（Ｚｅｌｌｅ）をそれぞれつくりだすために、それぞれ差動増幅器「差動増幅器（ｒｅｆ１）」、差動増幅器「差動増幅器（ｒｅｆ０）」および差動増幅器「差動増幅器（Ｚｅｌｌｅ）」に連結される。なお、Ｕｎｏｒｍ（ｒｅｆ１）、Ｕｎｏｒｍ（ｒｅｆ１）およびＵｎｏｒｍ（Ｚｅｌｌｅ）は、
Ｕｎｏｒｍ（ｒｅｆ１）＝１Ｖ＋（ＵＢＬ−ＵＷＬ）（Ｒｎｏｒｍ１／Ｒｒｅｆ１）
Ｕｎｏｒｍ（ｒｅｆ１）＝１Ｖ＋（ＵＢＬ−ＵＷＬ）（Ｒｎｏｒｍ０／Ｒｒｅｆ０）
Ｕｎｏｒｍ（Ｚｅｌｌｅ）＝１Ｖ＋（ＵＢＬ−ＵＷＬ）（Ｒｎｏｒｍｚｅｌｌｅ／Ｒｒｅｆｚｅｌｌｅ）
なる式によって与えられる。
【００７７】
こうして、正規化された基準セル信号Ｕｎｏｒｍ（ｒｅｆ０）およびＵｎｏｒｍ（ｒｅｆ１）から得られる基準信号Ｕｎｏｒｍｒｅｆ＝（Ｕｎｏｒｍ（ｒｅｆ０）＋Ｕｎｏｒｍ（ｒｅｆ１））／２と正規化セル信号とを比較することにより、図８に示すように、ある評価段階において、メモリーアレイ（メモリーセルアレイ）ＡにおけるセルＲｚｅｌｌｅのセル内容を検知できる。
【００７８】
最後に、図８における評価を行う可能な評価者回路の１例を図９に示す。この場合、この回路のトランジスタＴは、メモリーセルに記憶されている内容に応じて、評価者回路の出力ＯＵＴに、「１」または「０」が示されるように設計される。
【００７９】
図９に示される評価者回路は、供給電圧ＵＣＣおよび電源Ｉとの間に位置する。セル内容Ｕｎｏｒｍ（Ｚｅｌｌｅ）は、入力ＩＮからこの評価者回路に導入され、（Ｕｎｏｒｍ（ｒｅｆ０）＋Ｕｎｏｒｍ（ｒｅｆ１））／２と比較され、差動増幅器Ｖを経て出力ＯＵＴに放出される。
【００８０】
なお、図１０，図１１の構成では、メモリーセルアレイにおいては、ワード線ＷＬがビット線ＢＬと交差するセルにおいてのみ、両電流ＩWLおよびＩBLの和により、プログラミングに十分な強度の磁界が支配し、他方、このワード線ＷＬないしはこのビット線ＢＬに存在する、他の全てのメモリーセルは、これらの両線の１つを流れる電流だけでは再プログラミングされ得ないように、プログラミング電流ＩWLおよびＩBLがワード線ＷＬないしはビット線ＢＬにより選ばれる。
【００８１】
また、本発明のＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための構造は、本発明のＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための方法を実行するための構造において、メモリーセル（ＲＺｅｌｌｅ）は、メモリーセル（ＲＺｅｌｌｅ）の正規抵抗値が保存されているトランジスタ回路（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）に連結されている構造である、と表現できる。
【００８２】
また、この構造では、入力（−）をもつ差動増幅器（Ｖ２）は、別の差動増幅器（Ｖ１）の出力に連結し、その差動増幅器（Ｖ１）の入力はメモリーセル（ＲＺｅｌｌｅ）と連結していてもよい。
【００８３】
【発明の効果】
以上のように、本発明にかかるＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための方法は、以下の手順（工程）を含んでいる。
（ａ）メモリーセルに印加する第１電圧であって、メモリーセルに上記第１電圧を印加したときのメモリーセルの抵抗値がメモリーセルの上記磁化層が平行分極しているか反平行分極しているかというセル内容に依存しないような上記第１電圧を、メモリーセルに印加した状態における、メモリーセルの抵抗値を、第１抵抗値Ｒｎｏｒｍとして決定し、上記第１抵抗値を、上記メモリーセルの正規抵抗値として確定する。
（ｂ）上記工程（ａ）と同じメモリーセルに印加する第２電圧であって、メモリーセルに上記第２電圧を印加したときのメモリーセルの抵抗値がメモリーセルの上記磁化層が平行分極しているか反平行分極しているかというセル内容に依存するような上記第２電圧を、メモリーセルに印加した状態における、上記磁化層が平行分極している場合のメモリーセルの抵抗値Ｒ（０）または上記磁化層が反平行分極している場合のメモリーセルの抵抗値Ｒ（１）を、第２抵抗値として決定し、上記第２抵抗値を、上記メモリーセルの実際の抵抗値として確定する。
（ｃ）Ｒ（０）／Ｒｎｏｒｍ＝Ｒｎｏｒｍ（０）、または、Ｒ（１）／Ｒｎｏｒｍ＝Ｒｎｏｒｍ（１）により、上記正規抵抗値を用いて上記実際の抵抗値を正規化する。
（ｄ）正規化された基準抵抗Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２と、Ｒｎｏｒｍ（０）またはＲｎｏｒｍ（１）を比較する。
（ｅ）比較結果に応じて、０または１としてのメモリーセル内容を検知する。
【００８４】
また、本発明の優れた展開は、以下の通りである。
すなわち、上記（ｄ）の工程は、上記磁化層が平行分極していることが予め分っている基準メモリーセルと、上記磁化層が反平行分極していることが予め分っている基準メモリーセルとのそれぞれに対して、上記工程（ａ）、（ｂ）および（ｃ）を行って、上記実際の抵抗値を正規化することにより、平行分極に対しては正規化された抵抗値Ｒｎｏｒｍ（０）ｒｅｆを得、反平行分極に対しては正規化された抵抗値Ｒｎｏｒｍ（１）ｒｅｆを得る工程（ｄ１）と、上記基準値としての、正規化された基準抵抗Ｒｎｏｒｍｒｅｆ＝（Ｒｎｏｒｍ（０）ｒｅｆ＋Ｒｎｏｒｍ（１）ｒｅｆ）／２を形成する工程（ｄ２）と、Ｒｎｏｒｍ（０）ないしはＲｎｏｒｍ（１）を、上記正規化された基準抵抗Ｒｎｏｒｍｒｅｆと比較する工程（ｄ３）とによって行われる。
【００８５】
また、正規抵抗値の決定は、メモリーセルにおける０. ６Ｖと０. ８Ｖとの間の電圧で行われるように設定されていてもよい。
また、メモリーセルの抵抗値は、０. ２Ｖの印加電圧において測定されるように設定されていてもよい。
【００８６】
また、本発明にかかるＭＲＡＭメモリーのメモリーセルの非破壊読み取りのための構造は、上記した本発明の方法を実行するための構造であって、メモリーセル（ＲＺｅｌｌｅ）に連結され、メモリーセル（ＲＺｅｌｌｅ）の正規抵抗値が保存されているトランジスタ回路（Ｍ１，Ｍ２，ＣＳｐｅｉｃｈｅｒ）を有している構成である。
【００８７】
また、この構造では、トランジスタ回路（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）が、スイッチ（Ｓ２）を介して差動増幅器（Ｖ２）の出力に接続されていてもよい。
さらに、差動増幅器（Ｖ２）の入力（−）が、別の差動増幅器（Ｖ１）の出力に連結され、その差動増幅器（Ｖ１）の入力がメモリーセル（ＲＺｅｌｌｅ）と連結されているように設定されていてもよい。
【００８８】
また、差動増幅器（Ｖ２，Ｖ１）の他の２つの入力には、それぞれ固定の電圧が印加されていてもよい。
さらに、上記トランジスタ回路（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）が２つのトランジスタ（Ｍ１、Ｍ２）を有しているとともに、これら両トランジスタ（Ｍ１、Ｍ２）のソース・ドレイン区間が平行に接続されており、そしてメモリーセル（ＲＺｅｌｌｅ）と出力（Ｕｏｕｔ0.1 ）との間に存在するようになっていてもよい。
【００８９】
また、両トランジスタ（Ｍ１、Ｍ２）のゲート端子が、スイッチ（Ｓ２）およびトランジスタ回路（Ｍ１、Ｍ２、ＣＳｐｅｉｃｈｅｒ）におけるメモリーキャパシタンス（ＣＳｐｅｉｃｈｅｒ）に連結されているように設定されていてもよい。
【００９０】
本発明の方法または本発明の構造においては、電圧領域（Ｕ１）では、メモリーセルの抵抗ＲC は、メモリーセル内容に影響されずに決定されうるが、別の電圧領域（Ｕ２）では、同抵抗ＲC は、セル内容に応じて検知できる（変化する；抵抗ＲC の変化を検知できる）ことに基礎を置いている。
【００９１】
これにより、隣接していなくてもよい相異なるメモリーセルの内容を再び相互に比較するために、セル内容により影響されない抵抗ＲC （Ｕ１）によって、セル内容により影響される抵抗ＲC （Ｕ２）を正規化することが可能となる。その結果、アドレス指定されているメモリーセルの正規化された読み出し信号を、常にそれぞれ「０」ないしは「１」で記述される基準セルの正規化された基準信号と比較し、そして、それにより、「１」または「０」としてのメモリーセル内容を検知することも可能である。
【図面の簡単な説明】
【図１】メモリーセルに印加される電圧と、メモリーセル磁化層の平行分極および反平行分極に対するトンネル抵抗および抵抗比との相関関係を示すグラフである。
【図２】メモリーセルの抵抗とメモリーセル上に存在する電圧との相関関係を示すために、面抵抗と接触電圧との相関関係をプロットしたグラフである。
【図３】読み出し信号を正規化するための基本回路の実施例の回路を示す説明図である。
【図４】ＭＴＪメモリーセルを有するメモリーセルアレイを例とする本発明の自己正規化方法の経過を示す説明図である。
【図５】ＭＴＪメモリーセルを有するメモリーセルアレイを例とする本発明の自己正規化方法の経過を示す説明図である。
【図６】ＭＴＪメモリーセルを有するメモリーセルアレイを例とする本発明の自己正規化方法の経過を示す説明図である。
【図７】「１」および「０」に対する正規化基準信号による正規化読み出し信号の基準化を示す説明図である。
【図８】セル信号の自己正規化検知実行を示す説明図である。
【図９】セル信号の検知のための具体的な回路を示す説明図である。
【図１０】ＭＴＪメモリーセルの構成を示す説明図である。
【図１１】図１０に示した構成の代替回路図である。
【図１２】ＭＴＪメモリーセル用のセル設計構造を示す説明図である。
【図１３】ＭＴＪメモリーセルの代替回路図である。
【図１４】ダイオードをもつＭＴＪメモリーセルの代替回路図である。
【図１５】トランジスタをもつＭＴＪメモリーセルの代替回路図である。
【図１６】公知の方法における「０」の検知を示す説明図である。
【図１７】公知の方法における「１」の検知を示す説明図である。
【符号の説明】
ＲＡ                磁化層の反平行分極におけるメモリーセルの抵抗値
ＲＰ                磁化層の平行分極におけるメモリーセルの抵抗値
ＭＲ                抵抗比
Ｒ*                 メモリーセルの面抵抗
Ｒ（０）            磁化層の平行分極におけるメモリーセルの抵抗値
Ｒ（１）            磁化層の反平行分極におけるメモリーセルの抵抗値
Ｒｎｏｒｍ          正規抵抗値
Ｕ１                抵抗値がメモリー内容に影響されない電圧
Ｕ２                抵抗値がメモリー内容に左右される電圧
Ｖ１，Ｖ２          差動増幅器
Ｍ１，Ｍ２          トランジスタ
ＣＳｐｅｉｃｈｅｒ  メモリーキャパシタンス
Ｒｐａｒａ          他のメモリーセルの寄生抵抗
ＲＺｅｌｌｅ        メモリーセルの抵抗値
Ｓ１，Ｓ２          スイッチ
ＶＷＬ，ＵＷＬ      ワード線ＷＬにおける電圧
Ｕｏｕｔ0.1         出力電圧
Ａ                  メモリーセルアレイ
ＢＬ                ビット線
ＷＬ                ワード線
ＴＬ                非磁性中間層
ＭＬ１              第１磁化層
ＭＬ２              第２磁化層
ＲC                 メモリーセルの代替抵抗
ＩWL                ワード線電流
ＩBL                ビット線電流
Ｃ                  トランジスタ
Ｄ                  ダイオード
Ｖ                  差動増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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