(57)【特許請求の範囲】
【請求項１】
同期信号を含むデジタルデータからなるフレーム構造を持ち、前記フレームが複数個集合したセクタ構造を有するデジタルデータから、前記同期信号を検出する同期信号検出手段と、前記同期信号検出手段の出力に同期して一定周波数のクロック信号をカウントし、次の同期信号を検出する時間を予測して、この予測した時間前後一定期間内に同期信号の検出期間を示すウインド信号を出力する同期信号検出予測回路と、前記ウインド信号の期間に前記同期信号を検出した場合は前記同期信号又は前記同期信号に同期した信号を制御信号としてデジタルデータ再生のための同期制御を行う手段とを有した同期回路において、
前記ウインド信号の最短の検出周期で前記同期信号を検出したときに、予測的中パルスを発生する的中パルス発生手段と、
前記的中パルス発生手段からの前記予測的中パルスをトリガとして、前記同期信号の複数周期の区間に渡る周期パルスを出力する複数周期判定回路と、
前記複数周期の区間に渡る周期パルスが出力されている期間に前記的中パルスが再度得られたとき、出力パルスを得るアンド回路と、
前記アンド回路の出力パルスが得られたときは、同期が得られたものと判定した出力信号を得る再同期条件判定回路と、
前記再時条件判定回路から出力信号が得られたとき、検出同期信号または検出した同期信号に同期した信号を制御信号として、デジタルデータの再生のための同期制御を行うことを特徴とする同期回路。
【請求項２】
同期信号検出予測回路は、前記ウインド信号を第１のウインド信号とし、さらにこの第１のウインド信号よりもパルス幅が広い第２のウインド信号を出力し、
前記第１のウインド信号の検出周期で前記同期信号を検出したときに、予測的中パルスを発生する的中パルス発生手段が第１の的中パルス発生手段であり、
前記第２のウインド信号の最短の検出周期で前記同期信号を検出したときに、予測的中パルスを発生する第２の的中パルス発生手段が設けられ、
前記複数周期の区間に渡る周期パルスが出力されている期間に前記第２の的中パルスが再度得られたとき、出力パルスを得るアンド回路が設けられ、
再同期条件判定回路はさらに、前記アンド回路から前記出力パルスが連続して得られたときも前記同期が得られたものと判定した出力信号を得ることを特徴とする請求項１記載の同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば光ディスクなどの記録媒体より、光学的にデータを再生する場合に、その再生データの同期を得る同期回路に関するものである。
【０００２】
【従来の技術】
現在、オーディオ／ビデオ用情報記録媒体である光ディスクとして、８ｃｍまたは１２ｃｍ径のデジタルオーディオ・コンパクトディスク（以下ＣＤと略記する）および２０ｃｍまたは３０ｃｍ径のアナログビデオ・レーザディスク（以下ＬＤと略記する）が市場で流通している。
【０００３】
更に、上記ＣＤおよびＬＤに加えて、最近、ＭＰＥＧ２（ムービング・ピクチャ・エキスパート・グループ２）規格に基づいた動画像および複数の音声データを記録できる高密度ビデオディスク（以下ＤＶＤと略記する）が開発された。
【０００４】
図５には、上記ＤＶＤに記録されるデータの１セクタ分のデータ配列を示している。第０フレームから第２５フレームまであり、各フレームの先頭には同期信号が付されている。同期信号は、特定コード部と共通コード部から構成されている。同期信号には、８種類が有り、これらが組み合わせされて配置されることにより、周囲の同期信号の種類を見ると、現在位置が第何フレームであるかがわかるように組み合わせさられている。
【０００５】
図６には、上記のデータが入力されたときに、同期信号を検出し、シリアルパラレル変換器１００の動作タイミングを得る同期回路を示している。また、図７には、この同期回路の各部の信号波形を示している。
【０００６】
入力端子１１には、先のデータが、第０フレーム、第１フレーム、第２フレーム、…の順番に入力する。このシリアルデータは、同期信号検出器１２とシリアルパラレル変換器１００に入力される。同期信号検出器１２は、同期信号のパターンを検出し、検出信号（ａ１）を出力する。この検出信号は、同期信号検出予測回路１３、アンド回路１４の一方端、アンド回路１５の一方端に供給される。
【０００７】
同期信号検出予測回路１３は、検出信号（ａ１）が入力すると、同期信号の周期が予め決まっているので、その周期をカウンタによりカウントし、次の同期検出信号が得られるであろう位置に、ウインド信号（ｂ１）を出力する。このウインド信号（ｂ１）は、アンド回路１５、１周期判定回路１６、アンド回路１７、再同期条件判定回路１８に供給される。ウインド信号（ｂ１）のハイレベルの期間に次の同期検出信号（ａ１）が到来すれば、アンド回路１５から予測的中パルス（ｃ１）が出力される。
【０００８】
１周期判定回路１６は、予測的中パルス（ｃ１）から１周期の区間の周期パルス（ｄ１）を作成して出力している。この周期パルス（ｄ１）と次の予測的中パルス（ｃ１）との論理積がアンド回路１７にて取られる。
【０００９】
アンド回路１７の出力は、再同期条件判定回路１８に入力される。再同期条件判定回路１８においては、ウインド信号（ｂ１）の期間に、予測的中パルス（ｃ１）と周期パルス（ｄ１）との論理積が得られると、現在の同期状態は正確であるものと判定し、信号（ｅ１）をハイレベルで出力し、同期検出信号（ａ１）がアンド回路１４を通過し、同期信号検出予測回路２０に入力するようにする。
【００１０】
これにより同期信号検出予測回路２０は、アンド回路１４が導通状態であれば、同期検出信号（ａ１）が通過するので、先の同期信号検出予測回路１３と同様な動作を得る。つまり、アンド回路１４を介して同期信号検出予測回路２０には、同期検出信号（ａ１）によるリセットがかけられるようになる。同期信号検出予測回路２０は、先の同期信号検出予測回路１３と同様な回路で、同様な動作を得る。
【００１１】
よって、同期状態において、同期検出信号（ａ１）によるリセットが行われるようになり、シリアルパラレル変換回路２４に対して、データ切り出しのための適切な同期信号（ｆ１）を与えることができるようになっている。
【００１２】
また、アンド回路２１からは、先のアンド回路１５と同様な出力を得ることができる。同期外れ判定回路２３は、アンド回路２１から予測的中パルスが得られ、かつウインド信号が存在するときは、同期状態にあるものとして判定し、その出力信号は例えばローレベルである。
【００１３】
しかし、ウインド信号の幅内に同期検出信号（ａ１）が到来しない場合には、アンド回路２１からはパルス出力が得られない。このときは、同期外れ判定回路２３は、ウインド信号はあるが、予測的中パルス（ｃ１；この場合はアンド回路２１の出力）がないことを判定し、再同期条件判定回路１８から出力されている信号（ｅ１）をオフ（ローレベル）にし、同期信号検出予測回路２０に対して信号（ａ１）によるリセットがかからないようにしている。
【００１４】
【発明が解決しようとする課題】
この発明は、同期信号を含むデジタルデータからなるフレーム構造を持ち、前記フレームが複数個集合したセクタ構造を有するデジタルデータから、前記同期信号を検出する同期信号検出手段と、前記同期信号検出手段の出力に同期して一定周波数のクロック信号をカウントし、次の同期信号を検出する時間を予測して、この予測した時間前後一定期間内に同期信号の検出期間を示すウインド信号を出力する同期信号検出予測回路と、前記ウインド信号の期間に前記同期信号を検出した場合は前記同期信号又は前記同期信号に同期した信号を制御信号としてデジタルデータ再生のための同期制御を行う手段とを有した同期回路において、前記ウインド信号の最短の検出周期で前記同期信号を検出したときに、予測的中パルスを発生する的中パルス発生手段と、前記的中パルス発生手段からの前記予測的中パルスをトリガとして、前記同期信号の複数周期の区間に渡る周期パルスを出力する複数周期判定回路と、前記複数周期の区間に渡る周期パルスが出力されている期間に前記的中パルスが再度得られたとき、出力パルスを得るアンド回路と、前記アンド回路の出力パルスが得られたときは、同期が得られたものと判定した出力信号を得る再同期条件判定回路と、前記再時条件判定回路から出力信号が得られたとき、検出同期信号または検出した同期信号に同期した信号を制御信号として、デジタルデータの再生のための同期制御を行うことを特徴とする。
【００１５】
実際には、例えば図８に示すように予想した同期検出周期が正しく、次の周期では同期信号を検出できる状態にあり、この周期に基づいてシリアルパラレル変換を行えば良い場合でも、せっかくの正しい同期をかけることができる機会を逃してしまう。これにより、最初のリセット状態から同期引き込み動作をしなければならず、正常な同期状態に到達するまでに時間がかかり、シリアルパラレル変換出力のエラーが発生することになる。
【００１６】
そこで、この発明は、正しい同期信号が検出できているにも拘らず、たまたま雑音等の影響で予測位置に同期信号を検出できないような状態でも、リセット状態から同期引き込みを行う必要がなく、同期状態を適応的に判定し、エラー発生率を低減させるようにした同期回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
同期信号を含むデジタルデータからなるフレーム構造を持ち、前記フレームが複数個集合したセクタ構造を有するデジタルデータから、前記同期信号を検出する同期信号検出手段と、前記同期信号検出手段の出力に同期して一定周波数のクロック信号をカウントし、次の同期信号を検出する時間を予測して、この予測した時間前後一定期間内に同期信号の検出期間を示すウインド信号を出力する同期信号検出予測回路と、前記ウインド信号の期間に前記同期信号を検出した場合は前記同期信号又は前記同期信号に同期した信号を制御信号としてデジタルデータ再生のための同期制御を行う手段とを有した同期回路において、
前記ウインド信号の最短の検出周期で前記同期信号を検出したときに、予測的中パルスを発生する的中パルス発生手段と、前記的中パルス発生手段からの前記予測的中パルスをトリガとして、前記同期信号の整数倍の周期の期間に、再度前記予測的中パルスが得られるかどうかを判定し、予測的中パルスが得られた場合には、検出同期信号または検出した同期信号に同期した信号を制御信号として、デジタルデータの再生のための同期制御を行うようにしている。
【００１８】
上記した手段により、再同期時の同期信号の検出を同期信号の最短の周期の整数倍の時点で行うことになり、同期信号予測位置を拡大し、同期検出の機会を逃さないようにすることができる。
【００１９】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して説明する。
図１はこの発明の一実施の形態による同期回路であり、図２はこの回路の各部の信号波形を示している。この実施の形態は、例えばディスクから再生された同期信号を検出し、シリアルパラレル変換器１００のデータ切り出し動作のタイミングを得る同期回路を示している。
【００２０】
入力端子１１には、ディスクからのデータが、第０フレーム、第１フレーム、第２フレーム、…の順番に入力する。このシリアルデータは、同期信号検出器１２とシリアルパラレル変換器１００に入力される。同期信号検出器１２は、同期信号のパターンを検出し、同期検出信号（ａ２）を出力する。この同期検出信号（ａ２）は、同期信号検出予測回路１３、アンド回路１４の一方端、アンド回路１５の一方端に供給される。
【００２１】
同期信号検出予測回路１３は、同期検出信号（ａ２）が入力すると、同期信号の周期が予め決まっているので、その周期をカウンタによりカウントし、次の同期検出信号が得られるであろう位置に、ウインド信号（ｂ２）を出力する。このウインド信号（ｂ２）は、アンド回路１５、複数周期判定回路３０、アンド回路１７、再同期条件判定回路１８に供給される。ウインド信号（ｂ２）のハイレベルの期間に次の同期検出信号（ａ２）が到来すれば、アンド回路１５から予測的中パルス（ｃ２）が出力される。
【００２２】
複数周期判定回路３０は、予測的中パルス（ｃ２）から複数周期の区間の周期パルス（ｄ２）を作成して出力している。この周期パルス（ｄ２）と次の予測的中パルス（ｃ２）との論理積がアンド回路１７にて取られる。
【００２３】
アンド回路１７の出力は、再同期条件判定回路１８に入力される。再同期条件判定回路１８においては、同期信号周期の整数倍の期間のウインド信号（ｂ２）の期間に、予測的中パルス（ｃ２）と周期パルス（ｄ２）との論理積が得られると、現在の同期状態は正確であるものと判定し、信号（ｅ２）をハイレベルで出力し、同期検出信号（ａ２）がアンド回路１４を通過し、同期信号検出予測回路２０に入力するようにする。同期信号検出予測回路２０は、先の同期信号予測検出回路１３と同様な回路である。
【００２４】
これにより同期信号検出予測回路２０は、アンド回路１４が導通状態であれば、同期検出信号（ａ２）が通過するので、先の同期信号検出予測回路１３と同様な動作を得る。つまり、アンド回路１４を介して同期信号検出予測回路２０には、同期検出信号（ａ２）によるリセットがかけられるようになる。同期信号検出予測回路２０は、同期状態において、リセットが行われるようになると、シリアルパラレル変換回路２４に対して、データ切り出しのための適切な同期信号（ｆ２）を与えることができるようになっている。
【００２５】
また、アンド回路２１からは、先のアンド回路１５と同様な出力を得ることができる。同期外れ判定回路２３は、アンド回路２１から予測的中パルスが得られ、かつウインド信号が存在するときは、同期状態にあるものとして判定し、その出力信号は例えばローレベルである。
【００２６】
しかし、ウインド信号の幅内に同期検出信号（ａ２）が到来しない場合には、アンド回路２１からはパルス出力が得られない。このときは、同期外れ判定回路２３は、ウインド信号はあるが、予測的中パルス（ｃ１；この場合はアンド回路２１の出力）がないことを判定し、再同期条件判定回路１８から出力されている信号（ｅ２）をオフ（ローレベル）にし、同期信号検出予測回路２０に対して信号（ａ２）によるリセットがかからないようにしている。
【００２７】
この場合は、同期信号検出予測回路２０は、自走状態となり一定の周期で同期信号（ｆ２）を出力する。
上記の回路によると、最初の同期検出信号（ａ２）から一周期目の同期検出信号が得られた場合は勿論同期状態と判定した動作を得る。また、最初の同期検出信号（ａ２）から複数周期目の同期検出信号（例えば第２番目の同期検出信号）が得られても同期状態を判定して確立させることができる。この結果、同期検出信号が、たまたま１周期目で欠落していても、次の周期で同期状態に引き込むことができる。よって、シリアルパラレル変換器１００から得られるデータの誤り率を従来よりも低減することができる。
【００２８】
特に、この同期回路によると、ディスク再生装置が、特殊再生（高速早送り、高速逆送り再生、スロー再生など）を行い、同期が乱れるような場合には有効である。
【００２９】
図３はこの発明の他の実施の形態による同期回路であり、図４はこの回路の各部の信号波形を示している。図１の実施の形態と同様な部分には同一符号を付している。
【００３０】
この実施の形態では、同期信号検出予測回路１３において、第１と第２のウインド信号（ｂ２）、（ｂ２’）を作成するようにしている。ウインド信号（ｂ２）は、先の実施の形態と同じパルス幅であるが、ウインド信号（ｂ２’）は、これよりもパルス幅が広く設定されている。ウインド信号（ｂ２’）と、同期検出信号（ａ２）とは、アンド回路４１に入力され、このアンド回路４１からは、第２の予測的中パルス（ｃ２’）が得られるようになっている。この予測的中パルス（ｃ２’）と、複数周期判定回路３０からの周期パルス（ｄ２）とは、アンド回路４２に供給される。そしてこのアンド回路４２の出力が、再同期条件判定回路４３に入力される。
【００３１】
上記の実施の形態において、アンド回路１７から同期検出信号が得られた場合には、先の実施の形態と同様に再同期条件判定回路４３は、信号（ｅ２）をハイレベルにして、同期信号検出予測回路２０が同期検出信号（ａ２）に同期して動作するようになる。
【００３２】
アンド回路１７から論理積の結果（ハイレベル）が得られず、またアンド回路４２からも論理積の結果（ハイレベル）が得られないときは、再同期条件判定回路４３はその出力信号（ｅ２）をローレベルにする。この時は、同期信号検出予測回路２０は自走状態となり、回路全体は最初から同期を取り直すことになる。しかし、アンド回路１７から論理積の結果（ハイレベル）が得られないが、アンド回路４２からは論理積の結果（ハイレベル）が得られたときは、再同期条件判定回路４３は、次に周期でアンド回路４２から論理積の結果（ハイレベル）が得られたかどうかを確認する。この時、アンド回路４２からハイレベルが得られたときは、再同期条件判定回路４３は、出力信号（ｅ２）をハイレベルにする。つまり、同期が得られているものと判定する。
【００３３】
上記の動作を得る同期回路は、第２のウインド信号（ｂ２’）と、第２の予測的中パルス（ｃ２’）を作成することにより、検出精度の緩和が得られている。つまり予測した同期信号検出位置の前後の区間を、先の実施の形態よりも緩和している。しかし緩和した代りに、複数回の検出を確認してから、初めて同期が得られているものと判定するようにしている。
【００３４】
このような動作の場合は、再同期が最初の同期信号の検出から始まるのではなく、次の周期でこの同期信号の周期が正しいのかどうかを判定するので、当該次の周期からシリアルパラレル変換を正しく行うことができる。このような動作であっても、全く最初から同期を取り直すのに比べて、エラー発生を低減できる効果がある。
【００３５】
【発明の効果】
以上説明したようにこの発明は、正しい同期信号が検出できているにも拘らず、たまたま雑音等の影響で予測位置に同期信号を検出できないような状態でも、リセット状態から同期引き込みを行う必要がなく、再同期動作を早く得られるようにする。よって、このときの同期信号に基づいてシリアルパラレル変換を行えば正しいデータ出力が得られエラーの発生を低減できる。
【図面の簡単な説明】
【図１】この発明の一実施の形態を示す図。
【図２】図１の回路の各部の信号波形を示す図。
【図３】この発明の第２の実施の形態を示す図。
【図４】図３の回路の各部の動作を示す図。
【図５】ディスクに記録される論理セクタのフレーム構成を示す図。
【図６】従来の同期回路の構成例を示す図。
【図７】図６の同期回路の動作を説明するための信号波形を示す図。
【図８】図６の回路の動作の問題点を説明するための信号波形を示す図。
【符号の説明】
１２…同期信号検出器、
１３、２０…同期信号検出予測回路、
１４、１５、１７、２１…アンド回路、
１８…再同期条件判定回路、
２３…同期外れ判定回路、
３０…複数同期判定回路、
１００…シリアルパラレル変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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