(57)【特許請求の範囲】
【請求項１】
受光素子と、
上記受光素子にその第１の端子が接続されたアクセストランジスタと、
上記アクセストランジスタの第２の端子にそのゲートが接続され、信号出力バスにその第１の端子が接続され、逐次ソースフォロワ増幅器とリセット増幅器として動作する増幅トランジスタと、
上記増幅トランジスタのゲートにその第１の端子が接続され、傾斜を有するリセット信号によって上記増幅トランジスタをリセットするリセットトランジスタと、
上記増幅トランジスタの第２の端子と上記リセットトランジスタの第２の端子に接続された第１の列バッファとを備え、
上記第１の列バッファは、
上記リセットトランジスタの第２の端子にその第１の端子が接続され、上記増幅トランジスタの第２の端子にその第２の端子が接続された第１のスイッチングトランジスタを備え、
上記スイッチングトランジスタは、リセット動作中、上記リセットトランジスタの第２の端子を上記増幅トランジスタの第２の端子に接続して、フィードバックパスを形成することを特徴とするアクティブピクセルセンサ回路。
【請求項２】
上記第１の列バッファは、
上記第１のスイッチングトランジスタの第２の端子にその第１の端子が接続された第２のスイッチングトランジスタと、
上記第２のスイッチングトランジスタの第２の端子に接続されたリセット電流源とを更に備え、
上記第２のスイッチングトランジスタは、リセット動作中、上記リセット電流源を上記増幅トランジスタ（Ｍ１）のゲートに接続することを特徴とする請求項１記載のアクティブピクセルセンサ回路。
【請求項３】
上記各トランジスタは、同一の極性を有する金属酸化膜半導体電界効果トランジスタであることを特徴とする請求項２記載のアクティブピクセルセンサ回路。
【請求項４】
上記信号出力バスに接続され、信号読出動作中に、上記増幅トランジスタの第１の端子に電流源を接続する第２の列バッファを更に備える請求項３記載のアクティブピクセルセンサ回路。
【請求項５】
上記リセットトランジスタの第２の端子にその第１の端子が接続され、上記増幅トランジスタのソースフォロワを停止する行ディスエーブルトランジスタを更に備える請求項４記載のアクティブピクセルセンサ回路。
【請求項６】
上記第１の列バッファ、第２の列バッファ及び行ディスエーブルトランジスタは、他のアクティブピクセルセンサ回路と共用されることを特徴とする請求項５記載のアクティブピクセルセンサ回路。
【請求項７】
上記増幅トランジスタは、上記受光素子からの信号を行毎に読み出すときは、ソースフォロワ増幅器として動作し、上記受光素子をリセットするときは、リセット増幅器として動作することを特徴とする請求項６記載のアクティブピクセルセンサ回路。
【請求項８】
複数の画素を備え、
上記複数の画素のそれぞれは、
受光素子と、
上記受光素子に接続されたソースを有するアクセスＭＯＳＦＥＴと、
上記アクセスＭＯＳＦＥＴのドレインに接続されたゲートと、信号出力バスに接続されたソースと、列バッファに接続されたドレインとを有する増幅ＭＯＳＦＥＴと、
上記アクセスＭＯＳＦＥＴのドレインに接続されたソースと、上記列バッファに接続されたドレインと、傾斜を有するリセット信号が供給されるゲートとを有するリセットＭＯＳＦＥＴとを備え、
上記増幅ＭＯＳＦＥＴ、リセットＭＯＳＦＥＴ及び列バッファは、上記受光素子を徐々にリセットする分散フィードバック増幅器を構成し、
上記列バッファは、
上記リセットＭＯＳＦＥＴのドレインに接続されたソースを有する第１のスイッチングトランジスタと、
上記増幅ＭＯＳＦＥＴのドレインに接続されたドレインを有する第２のスイッチングトランジスタと、
第２のスイッチングトランジスタのソースに接続されたリセット電流源とを備え、
第１のスイッチングトランジスタは、リセット動作中、上記リセットＭＯＳＦＥＴのドレインを上記増幅ＭＯＳＦＥＴのドレインに接続してフィードバックパスを形成し、上記第２のスイッチングトランジスタは、リセット動作中、上記リセット電流源を上記増幅ＭＯＳＦＥＴのドレインに接続することを特徴とするＣＭＯＳ撮像素子アレー。
【請求項９】
上記リセットＭＯＳＦＥＴのドレインに接続されたソースと、行ディスエーブル信号が供給されるドレインとを有し、行をディスエーブルする行ディスエーブルトランジスタを更に備える請求項８記載のＣＭＯＳ撮像素子アレー。
【請求項１０】
上記アクセスＭＯＳＦＥＴのゲートには、上記受光素子から信号を読み出すアクセス信号が供給されることを特徴とする請求項９記載のＣＭＯＳ撮像素子アレー。
【請求項１１】
上記信号出力バスに接続され、信号読出動作中に、上記増幅ＭＯＳＦＥＴのソースに電流源を接続する第２の列バッファを更に備える請求項１０記載のＣＭＯＳ撮像素子アレー。
【請求項１２】
上記各画素内のＭＯＳＦＥＴは、同一の極性を有することを特徴とする請求項１１記載のＣＭＯＳ撮像素子アレー。
【請求項１３】
上記受光素子は、シリサイドが除去された基板ダイオードからなることを特徴とする請求項１２記載のＣＭＯＳ撮像素子アレー。
【請求項１４】
第１の列バスにその第１の端子が接続された第１のスイッチングトランジスタと、
上記第１のスイッチングトランジスタの第２の端子及び第２の列バスにその第１の端子が接続された第２のスイッチングトランジスタと、
上記第２のスイッチングトランジスタの第２の端子に接続されたリセット電流源と、
信号出力バスと、
上記第１の列バス、第２の列バス及び信号出力バスに接続された複数の画素回路とを備え、
上記複数の画素回路のそれぞれは、
受光素子と、
上記受光素子にその第１の端子が接続されたアクセストランジスタと、
上記アクセストランジスタの第２の端子にそのゲートが接続され、上記信号出力バスにその第１の端子が接続され、上記第２のスイッチングトランジスタの第２の端子にその第２の端子が接続された増幅トランジスタと、
上記増幅トランジスタのゲートにその第１の端子が接続され、上記第１の列バスにその第２の端子が接続され、傾斜を有するリセット信号によって上記増幅トランジスタをリセットするリセットトランジスタとを備え、
上記スイッチングトランジスタは、リセット動作中、上記リセットトランジスタの第２の端子を上記増幅トランジスタの第２の端子に接続してフィードバックパスを形成し、上記第２のスイッチングトランジスタは、リセット動作中、上記リセット電流源を上記増幅トランジスタの第２の端子に接続することを特徴とする撮像素子アレー回路。
【請求項１５】
上記増幅トランジスタは、上記受光素子からの信号を読み出すときは、ソースフォロワ増幅器として動作し、上記受光素子をリセットするときは、リセット増幅器として動作することを特徴とする請求項１４記載の撮像素子アレー回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子撮像素子（electronic image device）に関し、詳しくは、各画素内の感光領域を拡大する低雑音相補形金属酸化膜半導体イメージセンサに関する。
【０００２】
【従来の技術】
相補形金属酸化膜半導体（complementary metal oxide semiconductor：以下、ＣＭＯＳという。）ピクセルセンサ（pixel sensor）の登場により、カメラ及びビデオ装置用のフォトセンサの画像処理に対して、特筆すべき利点が新たに見いだされた。ＣＭＯＳベースのイメージセンサ（imaging sensor）は、電荷結合素子（charge coupled device：以下、ＣＣＤという。）等の他の技術に比べて、製造コストが安く、消費電力が小さいという利点を有している。しかしながら、ＣＭＯＳイメージセンサの性能は、多くの場合、各電子画像又はピクチャを読み出す度に、各フォトダイオードを既知の電位にリセットするときに生じる雑音によって制限される。ＣＣＤを用いたカメラでは、ＣＣＤのリセット雑音は、１つの容量のみ、すなわち光発生した電荷（photo-generated charge）を電圧に変換する拡散型のセンスダイオード（sense diffusion diode）でしか発生しないので、このような雑音は、容易に抑圧することができる。更に、各画素のリセットレベルと信号レベルは連続して読み出され、リセット雑音は単に１つのメモリ素子を用いて効果的に除去できるので、リセット雑音を除去するために、ビデオ信号を前処理するためのフルフレームのアナログメモリは不要である。
【０００３】
また、ＣＭＯＳセンサ内のリセット雑音（ｋＴＣ雑音）により、リセット後の各受光素子上の電圧は不確実であるが、各画素のリセット信号は、通常用いることができない。ＣＭＯＳ撮像素子（imager）のリセット雑音は、多くの場合、時間的雑音（temporal noise）が支配的であり、撮像素子の全体的な性能に影響を与えるので、後にフルフレームのアナログメモリを用いて相関があるリセット雑音を減算するためには、全てのリセット及び信号レベルを別々に読み出すことなく、リセット雑音を抑圧する画素毎の前置増幅器が必要である。更に、前置増幅器は、画素領域に対する光を集めるために使用される領域の割合を最大にするためには、可能な限り小さくする必要がある。集光領域を最大にし、同時に、リセット雑音を最小とすることにより、センサ性能が最高となり、センサは、低レベルの光に対しても、実用的な忠実度で動作することができる。
【０００４】
【発明が解決しようとする課題】
１９９３年、ＩＥＥＥ電子デバイス会議（IEEE Electron Devices Meeting）第５８３頁、メンディス（Mendis）他著「高統合撮像装置用の１２８×１２８ＣＭＯＳアクティブピクセルイメージセンサ（A 128x128 CMOS Active Pixel Image Sensor for Highly Integrated Imaging Systems）」には、単一段の（single-stage）、電荷結合素子（ＣＣＤ）形のイメージセンサが開示されている。この方式では、従来のＣＭＯＳ技術とは大きく異なるプロセスへの拡張が必要であるが、この撮像素子には、画素の前置増幅器をサポートする補助的なＣＭＯＳ回路が一緒に集積化されているので、この撮像素子全体は、伝統的にはＣＭＯＳ撮像素子とみなされる。例えば、フォトゲート（photogate）は、電磁スペクトルの可視光領域において、光学的に透明でなければならない。更に、可視スペクトルの青成分の感度を適切なレベルとするために、ＣＣＤでは一般的に用いられているように、透明ゲート電極、例えば薄膜の酸化インジウムスズ（indium tin oxide：以下、ＩＴＯという。）ゲート電極を用いなければならない（米国特許第６００１６６８号参照）。ＣＭＯＳにＩＴＯ電極を集積化すると、ウェハが汚染される可能性があり、これに伴って歩留も低下するので、ＩＴＯ電極の集積化をサポートしているＣＭＯＳ製造プロセスはない。それでも、メンディスの電荷ベースの前置増幅器は、理想的には、スナップショットの画像形成及び画素内における相関二重サンプリング（in-pixel correlated double sampling）の両方を容易にする蓄積場所（storage site）を各画素毎に備える。更に、ＣＭＯＳ技術との非互換性に関連した重要な問題として、画像のスメアを除去するために、この蓄積場所を光学的に分離することが難しいという問題がある。
【０００５】
米国特許第５８９８１６８号には、その図１に示すように、行ベースの回路を設けることによって３つのトランジスタのみを用いた画素ベースの小さなＣＭＯＳ前置増幅器、及びリセットレベルと信号レベルを連続して読み出す方法が開示されている。このシステムでは、各ビデオ走査線のリセットレベルと信号レベルを連続して読み出すことによるリセット雑音を抑圧するために必要な相関二重サンプリングを最適に実行するために、例えば各特定の行上に存在する各画素の列（column）をサポートする列バッファ（米国特許５８９８１６８号図５及び図６参照）が必要である。あるいは、各画素の信号値から各画素のリセット値をフレーム毎に減算するためのフルページ（full page）のアナログメモリを、オンチップで又は外部のカメラ電子回路（camera electronics）内に設けなければならない。更に、各画素のリセット及び信号レベルの検出における不正確さを最小にするためには、例えば行毎の画像形成処理を実行しなければならない。したがって、３個のトランジスタを用いた基本的な回路では、ビデオの各走査線期間に、リセットレベルと信号レベルを連続して読み出す必要があるために、大きな動きアーチファクトが生じる。このようなアーテファクトを最小にするために、米国特許５８９８１６８号の図１５に示すように、画素毎に５個のトランジスタを用いた変形例も提案されている。
【０００６】
図２は、米国特許５８９８１６８号に開示されている、３個のトランジスタを用いた画素における動作のタイミングチャートである。撮像素子の各ビデオ走査線は、別々にリセットされ（４７）、信号は、別々に蓄積され（３９、４１、４３）、別々に読み出され（４９）、そして、次のフレームの処理を準備するために、再びリセットされる。このように、Ｎ個の行を有する撮像素子は、Ｎ回の独立した蓄積時間によって、電子画像を形成する。
【０００７】
上述の観点から、３個のみのトランジスタを備え、感光領域を最大とするとともに、雑音を小さくし、動きアーチファクトを最小にする画素セルの実現が望まれている。
【０００８】
【課題を解決するための手段】
包括的に言えば、本発明は、相補形金属酸化膜半導体（ＣＭＯＳ）製造技術によって製造されるアクティブピクセルセンサ回路、ＣＭＯＳ撮像素子アレー及び撮像素子アレー回路を提供する。これらの回路は、受光素子と、ＣＭＯＳ撮像素子周辺回路に存在する補助回路と同一の極性を有するただ３つのトランジスタとから構成される小さな前置増幅器を用いて、リセット（ｋＴＣ）雑音を効率的に抑圧する。画素内のリセットトランジスタに、傾斜を有するリセット信号を供給することにより、リセット雑音が低減される。この補助回路により、画素回路が単純化され、連続した行又はアレー全体において相関二重サンプリングを実行することなく、信号を低雑音で読み出すことができる。
【０００９】
本発明に基づく回路は、各画素内の集積回路と、列バッファ増幅器及び行ベースのクロックドライバ内の補助回路と、各列及び画素の行に対して働く波形生成回路とを備える。アクティブ画素からのビデオ信号は、この回路によって、基本的にはリセット雑音を除去する形で読み出される。受光素子のリセット雑音を抑圧する回路に加えて、下流の回路内の列バッファは、通常、更なる信号処理、サンプルホールド、選択可能なビデオパイプライン、及び列バッファ自身によって発生する時間的及び空間的雑音を抑圧する列増幅器のオフセット補正機能を実行する。
【００１０】
本発明に基づく回路は、次のようなキーとなる機能を提供する。すなわち、本発明に基づく回路は、（１）相関二重サンプリングを容易にするためのアナログメモリを設けることなく、リセット雑音を抑圧する。（２）センス容量が小さなソースフォロワ増幅器により、高い感度を実現する。（３）増幅器の時定数及び寄生容量のばらつきによる固定パターン雑音の発生を防止するために増幅器に要求される帯域幅を最小とする。（４）複雑な補助回路を必要としない撮像装置オンチップ（imaging systems-on-a-chip）の開発を可能にする十分な電源電圧除去比（power supply rejection）を提供し、（５）開口率（optical fill factor）が高く、雑音が低く、０．１８μｍＣＭＯＳ技術を用い、２２．７μｍ以下の画素ピッチを有する撮像アレーに対する互換性を有する。
【００１１】
本発明は、標準的なサブミクロンのシリサイドＣＭＯＳ（standard silicided submicron CMOS）プロセスと完全な互換性を有し、回路の複雑性がアクティブ画素と周辺回路間で分散されるので、歩留が向上し、ダイコストが低減され、また、ＣＭＯＳ固有の信号処理機能を利用できるという利点を有する。また、スペクトル感度は、近紫外線（４００ｎｍ）から近赤外線（＞８００ｎｍ）までと広い。
【００１２】
本発明では、各画素内には、３つの金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor：以下、ＭＯＳＦＥＴという。）のみしかないので、本発明は、ＣＭＯＳにおける０．２５μｍのデザインルールを用い、画素ピッチが５μｍのとき、無処理の開口率＞６０％となる。実際の開口率は、市販されているＣＭＯＳプロセスにおける横方向接続（lateral collection）及び長い拡散長（large diffusion length）により、若干大きくなる。更に、本発明は、電磁干渉を高く排除でき、デジタル論理及び信号処理回路を配置できる柔軟性があるという利点を有している。
【００１３】
低雑音アクティブピクセルセンサ（active pixel sensor：以下、ＡＰＳという。）は、所望のカメラオンチップ構造に完全に実装されたとき、時間的読出雑音（temporal read noise）を１０ｅ−以下（電子機器によるビデオ画像又は静止画像と互換性を有するデータレートで）にすることができ、固定パターン雑音を最大信号の０．０２％よりも十分低くでき（競合するＣＣＤ撮像素子と同等）、非線形性を０．５％より小さくでき、３．３Ｖの電源に対して、信号振幅（signal swing）を１Ｖよりも大きくでき、大電荷処理能力を有し、簡単なシリアルインタフェースを用いてフレーム毎に更新される可変感度（variable sensitivity）を、デジタルインタフェースを介してホストマイクロプロセッサに供給することができる。
【００１４】
【発明の実施の形態】
以下、当業者が本発明を理解し、実施できるように、本願発明者が最良と考えられる実施の形態を説明する。ここでは、特に、低雑音ＣＭＯＳイメージセンサ回路の実施の形態により本発明の基本原理を説明するが、様々な変形例は当業者にとって明らかである。これらのあらゆる変形例、等価物、代替物は、本発明の範囲内にある。
【００１５】
本発明を適用したＣＭＯＳの読出及び増幅装置は、アクティブピクセルＣＭＯＳ撮像素子（imager）の典型的な設計を含む。本発明を適用した低雑音アクティブピクセルセンサ（active pixel sensor：以下、ＡＰＳという。）の実施の形態のプロトタイプは、例えば、１０２４（列）×７２８（行）の可視光検出器（受光素子）アレーからなる可視光撮像素子として構成することができる。アクティブ画素の列及び行は、無処理の開口率（optical fill factor）を〜６０％とするためには、０．２５μｍのデザインルールを用いて、中心から中心までの距離を５μｍとすることができる。光電領域（light-sensitive）の周辺部の受光素子の幾つかの列及び行は、通常金属で覆われ、オンチップ又はオフチップ信号処理用の黒レベルを確立するために用いられる。更に、各行の受光素子をカラーフィルタで覆い、カラー撮像素子を形成することができる。例えば、奇数行に対して、左から順に赤フィルタ、緑フィルタ、青フィルタのパターンを繰り返し、偶数行に対して、左から順に青フィルタ、赤フィルタ、緑フィルタのパターンを繰り返し、これらのパターンにより全ての行を構成してもよい。また、標準的なベイヤフィルタ（Bayer filter）パターンを用いることもできる。
【００１６】
図３は、本発明に基づいて設計された低雑音アクティブ画素回路１０の構成を示す回路図である。この好ましい実施の形態において、センサアレーの各アクティブ画素回路１０は、受光素子１２と、利用可能な画素の実際の面積（real estate）を有効に用いるための同一の極性の３つの金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor：ＭＯＳＦＥＴ：以下、単にトランジスタという。）Ｍ１、Ｍ２、Ｍ３とを備える。増幅トランジスタＭ１は、信号を行毎に読み出すときには、ソースフォロワ増幅器として機能し、受光素子１２をリセットするときには、リセット増幅器として機能するという２つの役割を有している。また、リセットは、行毎に行われる。本発明では、信号リセットの際には、画素の外部回路を用い、増幅トランジスタＭ１をリセット増幅器として動作させて、画素の各行をリセットするには、約３０μｓが必要である。したがって、本発明では、オンチップ又はオフチップのアナログメモリを用いた相関二重サンプリングを行うことなく、リセット雑音を抑圧することができる。
【００１７】
アクセストランジスタ、すなわちトランジスタＭ２は、各受光素子１２からの信号を増幅トランジスタＭ１のゲートに転送するとともに、受光素子１２を増幅トランジスタＭ１のゲートにおいて、リセットノードに接続する。トランジスタＭ３は、２つの動作モードで使用される。リセットの間、トランジスタＭ３は、アクティブ画素回路１０内のトランジスタＭ３と、列バス２０と、列回路２００内のリセットトランジスタとして機能するスイッチングトランジスタＭ２０１と、列バス２２とから構成されるリセットループを閉じる。このフィードバックループにより、受光素子１２に残っている全ての電荷は、増幅トランジスタＭ１のゲートに蓄積されている電荷とともに放電される。増幅トランジスタＭ１と、列回路（以下、列バッファともいう。）２００内のスイッチングトランジスタＭ２０２と、列バッファ１００内のスイッチングトランジスタＭ１０２と、列バッファ２００内の電流源Ｉｒｅｓｅｔとの組合せにより、集合的なリセット増幅器（aggregate reset amplifier）を介した低雑音リセット動作が実現される。
【００１８】
受光素子１２は、例えばシリサイドを除去した基板ダイオード（substrate diode、以下、フォトダイオード１２ともいう。）により構成することができる。シリサイドは、可視光に対して不透明であるため、この実施の形態では、シリサイドを除去する必要がある。アクティブ画素回路１０は、広いスペクトル感度、ブルーミング（blooming）及び信号蓄積時間の制御、ＣＭＯＳ製造プロセスとの互換性が得られるとともに、利用可能な光検出領域が最も広く得られるように設計されている。
【００１９】
標準的なサブミクロンＣＭＯＳプロセスとの互換性を最大にするために、受光素子１２は、選択されたプロセスの間に、ｎ型ＭＯＳＦＥＴの低濃度にドープされたドレイン（lightly doped drain：ＬＤＤ）の注入と同時に形成される。このプロセスにより、多くのＣＭＯＳプロセスにおいて共通であるｐ型基板にｎオンｐ（n-on-p）フォトダイオードの接合が形成される。更なるイオン注入が必要でないので、アクティブ画素回路１０のプロセス及びウェハコストは、大量生産の標準的なデジタル電子部品のプロセス及びウェハコストと同程度に押さえることができる。
【００２０】
好ましい実施の形態において、受光素子１２は、図４に示すように、行毎の画像捕捉の開始時にリセットされる。列バス２４は、特定の列内の画素を、対応する列バッファ（以下、列回路ともいう。）１００に接続する。列バス２０、２２は、特定の列内の全ての画素を、スイッチングトランジスタＭ２０１、Ｍ２０２、Ｍ２０３及び電流源Ｉｒｅｓｅｔから構成される対応した第２の列回路２００に接続する。バス２６、２８は、特定の行内の全ての画素を、クロック信号Φｒｅｓｅｔ、Φａｃｃｅｓｓ、ΦＲｏｗ＿Ｄｉｓａｂｌｅを有する対応した行ドライバ回路３００に接続する。リセットする行に対しては、Φａｃｃｅｓｓをオンにし、Φｒｅｓｅｔの波形を、図８に示すＶｒｅｓｅｔの波形とする。他の全ての行に対しては、Φａｃｃｅｓｓ及びΦｒｅｓｅｔの両方をオフにする。したがって、リセットする画素の行内の受光素子１２をリセットするためのフィードバックパスは、スイッチングトランジスタＭ２０１、Ｍ２０２を介したパスによって、トランジスタＭ３のドレインを増幅トランジスタＭ１のドレインに接続することにより形成される。受光素子１２は、この処理期間中、完全にイネーブルにされているスイッチングトランジスタからなるトランジスタＭ２を介して、増幅トランジスタＭ１のゲートに接続される。したがって、トランジスタＭ２と電流源Ｉｒｅｓｅｔからなるインバータ増幅器は、増幅トランジスタＭ１のミラー容量（Miller capacitance）によって実現される容量性フィードバックを有するリセット積分器（reset integrator）として構成される。したがって、受光素子１２及び増幅トランジスタＭ１のゲートの低雑音リセットは、トランジスタＭ３のゲートに傾斜を有するリセット波形を供給することにより実行される。信号Φｒｅｓｅｔは、ＣＭＯＳ撮像素子の各行をサポートする行ドライバ回路３００において特別に生成される。したがって、増幅トランジスタＭ１は、相互コンダクタンス（transconductance）として機能し、リセットトランジスタとして機能するトランジスタＭ３は、Φｒｅｓｅｔによって制御される抵抗として機能する。トランジスタＭ３からなる直列抵抗は、徐々に減少するランプ波形（decreasing ramp waveform）（図８）をゲートに供給することによって徐々に増加し、増幅トランジスタＭ１のフィードバック相互コンダクタンスに、リセット雑音をゼロにする条件を与える。このアクティブピクセルセンサでは、アクティブ画素処理（active-pixel implementation）により、標準のＣＭＯＳ技術を用いて、数十μｓ内にリセットを行うことができる。
【００２１】
本発明を適用した信号蓄積処理を図５を用いて説明する。この信号蓄積モードでは、トランジスタＭ２、Ｍ３は、ディスエーブルにされ、電荷が、フォトダイオード１２の容量に蓄積される。光子は、フォトダイオード１２によって集められ、得られる光電荷は、フォトダイオード１２の以前に設定されたリセット電圧を事実上下げる。ここに示す実施の形態では、光発生した電子は、受光素子１２のアノードをグランド電位に向けて下げる。信号蓄積を安定して行うために、全ての補助的な行ドライバ回路３００及び列バッファ１００、２００をオフにして、画素のアレーを絶縁する。画素を上述のように構成することにより、蓄積時間を定めることによって、電子シャッタを実現することができる。
【００２２】
図６は、同じ回路における、信号読出モード時のスイッチングトランジスタ及びクロック信号を示している。各行内のアクティブ画素回路１０は、左から右に又は右から左に順次読み出される。この読出は、スイッチングトランジスタＭ２０３をイネーブルにすることにより開始され、増幅トランジスタＭ１の上側の端子は、列バス２２を介して低インピーダンスの電圧源ＶＲｅａｄ＿ａｍｐに接続される。増幅トランジスタＭ１の下側の端子は、列バス２４及びスイッチングトランジスタＭ１０１を介して、列バッファ１００内の電流源Ｉｒｅａｄに接続される。増幅トランジスタＭ１は、今度は分散ソースフォロワ（distributed source follower）の駆動トランジスタとなり、各増幅トランジスタＭ１のゲートからの信号は、列バス２４に有効に転送される。アクティブ化されていない行、すなわち読み出されていない行は、トランジスタＭ３及びトランジスタＭ３０１をイネーブルにし、信号ΦＲｏｗ＿ｄｉｓａｂｌｅを増幅トランジスタＭ１のゲートに供給し、これらの行のソースフォロワをディスエーブルにする。
【００２３】
傾斜を有する波形のリセット信号を複合リセット増幅器に適用することにより、リセットスイッチ、すなわちトランジスタＭ３が完全に開く前に、ｋＴＣ雑音の包絡線を減衰させることができる。傾斜を有する波形のリセット信号を用い、雑音を完全に抑圧するには、行のソースフォロワを数十μｓ間リセットし、あるいは雑音除去を穏やかにするには、行のソースフォロワをより短い時間リセットする。参照により本願に援用される、１９９８年４月８日に出願された米国特許出願番号０９／０５７４２３号（出願人管理番号９７Ｃ０８７）、米国特許番号６６９７１１１号「順次行リセットを用いた小型の低雑音アクティブピクセルセンサ（COMPACT LOW-NOISE ACTIVE PIXEL SENSOR WITH PROGRESSIVE ROW RESET）」には、リセット時における一般化された小信号等価回路モデルが開示されている。この回路によれば、リセットスイッチ抵抗ＲＳＷに依存した、リセットノードにおける定常状態の雑音の包絡線を算出することができる。リセット電圧の立ち下がりが余りにも遅すぎると、各行のリセットに時間がかかりすぎ、ビデオフレームレートにおける動作に問題が生じる。一方、傾斜を有する波形のリセット電圧の立ち下がりが余りにも速いと、ｋＴＣ雑音の包絡線は十分に減衰されず、リセットスイッチ、すなわちトランジスタＭ３が完全に開く前にリセット雑音を抑圧することができなくなる。
【００２４】
図７は、複合リセット増幅器の小信号等価回路を示す図であり、フォトダイオード１２のノードは、電圧がＶ１であり、グランドに対して容量Ｃ１を有する。また、複合リセット増幅器の出力端子は、電圧がＶ２であり、グランドに対して出力容量Ｃ０及び出力コンダクタンスＧ０を有する。出力容量Ｃ０は、リセットアクセスバス全体に関連し、その殆どは、各行のトランジスタＭ３、Ｍ４の接合に由来している。ｇｍは、増幅トランジスタＭ１の相互コンダクタンスであり、トランジスタＭ４によって小さくすることができ、制御された電流源として表される。フィードバック容量Ｃｆｂは、増幅トランジスタＭ１の寄生ミラー容量である。増幅トランジスタＭ１からの雑音は、電流源ｉｎとして表され、トランジスタＭ３（線形領域（ohomic region）で動作する）からの雑音は、電圧源ｖｎとして表される。この単純化されたモデルには、傾斜を有する波形のリセット信号の容量性フィードスルーに由来する雑音は含まれていない。
【００２５】
小信号等価回路を用いて、以下のように単純化された雑音式を導き出すことができる。
【００２６】
【数１】
0004015947.tif 000002
【００２７】
ここで、増幅器の直流利得Ａｄｃが１より遙かに大きいとすると、実効（ｒｍｓ）リセット雑音は、以下のように表すことができる。
【００２８】
【数２】
0004015947.tif 000003
【００２９】
したがって、傾斜を有する波形のクロック信号の時定数は、無次元量（ｋ１＋ｋ２）が１より遙かに大きくなるように適切に選択される。これにより、リセット雑音は、相互コンダクタンス増幅器のフィードバック容量から生じる非常に小さな量に低減される。本発明では、このフィードバック容量は、増幅トランジスタＭ１の寄生ミラー容量である。
【００３０】
本発明では、１０００×７００フォーマット、７μｍ×７μｍ画素、ｇｍ＝２０μΩ、Ｇ０＝０．０８μΩ、Ａｄｃ＝３００、Ｃ１＝１５ｆＦ、Ｃ０＝３．０ｐＦ、Ｃｆｂ＝０．３ｆＦとする近似設計値を用いる。傾斜を有するクロック信号の周波数は、ビデオレートの動作と完全に互換性を有する２５ｋＨｚが望ましく、したがって、ＲＳＷ＝５０ＧΩ、傾斜を有するクロック信号の時定数を２５μｓとする必要がある。これにより、好ましい実施の形態では、ｋ１＋ｋ２＝５８となり、等化雑音容量は１．１８ｆＦとなる。受光素子の公称容量は１５ｆＦであり、ｋＴＣ雑音は、関連する容量の平方根に比例することから、リセット雑音は、約５５ｅ−から僅か１４ｅ−までに抑圧することができる。
【００３１】
リセットスイッチ抵抗ＲＳＷの値は、サポートするラインレート（line rate）に応じて、変更する必要がある。ラインレートが高いときは、リセットスイッチ抵抗ＲＳＷを小さくする必要がある。傾斜を有するクロック信号の時定数を適切に短くした場合におけるリセット雑音への影響を、数値化して以下の表１に示す。時定数を２．７μｓとすると、読出雑音は、５５ｅ−に低下する。
【００３２】
【表１】
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【００３３】
好ましい実施の形態において、標準の列バッファは、列バス２０を監視し、ビデオ信号が利用可能になると、ビデオ信号を読み出す。列バッファ上のキー要求（key requirement）は、電圧モード信号を取り扱う従来の設計と同様であり、当業者にとって周知である。
【００３４】
本発明では、標準のＣＭＯＳデジタル論理回路を用いて、様々なクロック信号がオンチップで生成される。したがって、このデジタル論理回路を実装することにより、「ウィンドウ処理（windowing）」が可能になり、ユーザは、適切なサブフォーマットを出す（clock）適切な補助論理回路をイネーブルにするだけで、様々なフォーマットで撮像素子を簡単に読み出すことができる。ウィンドウ処理により、好ましい実施の形態（candidate embodiment）のうちの１０２４×７２８フォーマットを、アレー全体を読み出すことなく、１つ以上の任意のサイズ及び位置のＭ×Ｎアレーとして読み出すことができる。例えば、ユーザがコンピュータに互換性を有する「ＶＧＡ」フォーマット（すなわち、約６４０×４８０）を、アレー全体の全ての画素を読み出すことなく、共通インタフェースフォーマット（Common Interface Format：ＣＩＦ；公称、３５２×２４０）又は１／４共通インタフェースフォーマット（Quarter Common Interface Format：ＱＣＩＦ；公称、１７６×１２０）に変換することができる。これにより、補助回路が単純化され、コストが低減され、更に特定の通信媒体の要求に対応できるようになる。例えば、ＱＣＩＦのみを有する遠隔のユーザへの個人的なテレビ会議（teleconference）リンクは、ＱＣＩＦ解像度に対応するように最適化され、これにより、テレビ会議リンクに必要とされる帯域幅を低減することができる。また、例えば、ＣＩＦに基づいて構成された撮像素子により、完全なＣＩＦ画像を提供するとともに、信号処理及びデータ圧縮に対して高い重要度を有する画像の一部の情報をウィンドウ処理して提供することもできる。テレビ会議中に、例えば、人の口のあたりのウィンドウを、全体のＣＩＦ画像よりも高い頻度で送信することができる。これにより、テレビ会議リンクに要求される帯域幅を低減することができる。
【００３５】
図９は、各行から信号を読み出し、傾斜を有するリセット波形を用いて各行をリセットし、フォーカルプレーンシャッタと同様の手法で、アレー全体の信号蓄積を継続しながら、次の行の処理に進むためのクロック信号のタイミング波形を示している。１番目の行を読み出すためには、「行＃１」として示す内部で生成されたクロック信号波形により、先に図４及び図６を用いて説明したビデオの読出及びリセット処理をイネーブルにする。対応する「読出」パルスをハイにすると、例えば、図６を用いて説明したような信号読出が実行される。図６に示す画素リセットの設定は、傾斜を有するリセットクロック信号がアクティブとなっている間（読出パルスがローになった直後）に行われる。信号蓄積、したがって画像形成は、順次、すなわち図５を用いて説明した動作毎の電子フォーカルプレーンシャッタとして、アレー全体に亘って行われるので、行間の最大の撮像待ち時間（image latency）は、１行の処理時間（one row time）に相当する。撮像アレー全体に亘る最大の撮像待ち時間は、約１フレーム処理時間（one frame time）に相当し、これは、蓄積時間をフレーム処理時間と比較した場合、基本的に蓄積時間の２倍に相当する。更に、リセット電圧及び信号電圧を別々に読み出す必要がないので、相関二重サンプリングを実行するために各行の処理を待つ必要はない。
【００３６】
図９には明示していないが、本発明のプログラミング可能性（programmability）により、蓄積時間（integration epoch）を１走査線期間（又は時間）以下にすることができる。この場合、各走査線の蓄積時間は、隣接する走査線の蓄積時間とは重ならない。また、この場合であっても、画像形成は、順次的であり、画像は、リセット電圧を読み出す必要なく、行毎に形成される。
【００３７】
本発明の範囲及び思想から逸脱することなく、上述の好ましい実施の形態を様々な分野に応用し、又は変更できることは当業者にとって明らかである。したがって、本発明は、特許請求の範囲に基づき、上述した実施の形態とは異なる形態でも実現できることは明らかである。
【図面の簡単な説明】
【図１】  米国特許第５８９８１６８号に開示されているＣＭＯＳ撮像アレー内の小型増幅装置の構成を示す回路図である。
【図２】  米国特許第５８９８１６８号に開示されている回路の動作を示し、行毎のリセット及び信号レベルの両方の読出を含むタイミングチャートである。
【図３】  本発明を適用したＣＭＯＳ撮像アレーの小型増幅装置の構成を示す回路図である。
【図４】  本発明を適用したＣＭＯＳ撮像アレーの小型増幅装置における行毎のリセット処理時の動作を示す回路図である。
【図５】  本発明を適用したＣＭＯＳ撮像アレーの小型増幅装置における光発生した信号の蓄積処理時の動作を示す回路図である。
【図６】  本発明を適用したＣＭＯＳ撮像アレーの小型増幅装置における撮像アレーの行毎の読み出し処理時の動作を示す回路図である。
【図７】  フィードバック拡張リセット処理時の本発明を適用したＣＭＯＳ撮像アレーの小型増幅装置の小信号等価回路の回路図である。
【図８】  撮像アレーの行毎のリセット処理時にΦｒｓｔに供給される、クロック信号Ｖｒｅｓｅｔのリセット波形を示す図である。
【図９】  実施の形態として示す撮像アレーに亘る信号の蓄積と、行毎の傾斜を有するリセット信号の供給とを説明するクロック信号のタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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