(57)【特許請求の範囲】
【請求項１】
圧縮映像信号を入力し、供給された第１の動作クロックによりＥＳ（Ｅｌｅｍｔａｒｙ  Ｓｔｒｅａｍ）生成タイムスタンプ及びＥＳデータを出力するＥＳ生成回路と；
前記ＥＳデータ、前記ＥＳ生成タイムスタンプ及びシステムタイムコードを入力し、供給された前記第１の動作クロックとは異なる周波数の第２の動作クロックを動作基準としてＰＥＳ（Ｐａｃｋｅｔｉｚｅｄ  Ｅｌｅｍｅｎｔａｒｙ  Ｓｔｒｅａｍ）データを出力するＰＥＳ生成回路と；を備え、
前記ＰＥＳ生成回路が、前記ＥＳ生成タイムスタンプに対し、現在のタイムスタンプ値と一つ前のタイムスタンプ値との差分を１フレームに相当する時間の何倍かで判定し、前記ＥＳデータより検出したヘッダタイミングにしたがって、この判定したデータに応じた前記システムタイムコードを決め、前記ＰＥＳデータのヘッダ部分にタイムスタンプとして付加し出力することを特徴とするタイムスタンプ生成回路。
【請求項２】
前記ＰＥＳ生成回路は、
前記ＥＳ生成タイムスタンプを入力し、前記ＥＳ生成タイムスタンプに対し、現在のタイムスタンプ値と一つ前のタイムスタンプ値との差分を１フレームに相当する時間の何倍かで判定し、判定結果を判定データとして出力するタイムスタンプ判定部と；
入力した前記ＥＳデータのヘッダタイミングを検出してデータリードタイミング信号を出力するヘッダ検出部と；
前記判定データ、前記データリードタイミング信号及び前記システムタイムコードを入力し、前記システムタイムコードを入力順にメモリに書き込む制御と、前記データリードタイミング信号にしたがって前記判定データに応じた前記システムタイムコードを決めてメモリ部から読み出す制御とを行うためメモリ制御信号を出力するメモリ制御部と；
前記システムタイムコード及び前記メモリ制御信号を入力し、前記メモリ制御信号に基づいて前記システムタイムコードを入力順に書き込み、前記メモリ制御信号に基づいた前記システムタイムコードを読み出し、ＰＥＳ付加タイムスタンプとしてＰＥＳ生成部に出力するメモリ部と；
前記メモリ部から前記ＰＥＳ付加タイムスタンプを入力し、パケット化処理された前記ＰＥＳデータを出力するＰＥＳ生成部と；
を備えたことを特徴とする請求項１記載のタイムスタンプ生成回路。
【請求項３】
前記ＰＥＳ生成回路は、
前記ＥＳ生成タイムスタンプを入力し、前記ＥＳ生成タイムスタンプに対し、現在のタイムスタンプ値と一つ前のタイムスタンプ値との差分を１フレームに相当する時間の何倍かで判定し、判定結果を判定データとして出力するタイムスタンプ判定部と；
入力した前記ＥＳデータのヘッダタイミングを検出してデータリードタイミング信号を出力するヘッダ検出部と；
前記判定データ、前記データリードタイミング信号及び前記システムタイムコードを入力し、前記システムタイムコードを入力順にメモリに書き込む制御と、前記データリードタイミング信号にしたがって前記判定データに応じた前記システムタイムコードを決めてメモリ部から読み出す制御とを行うためメモリ制御信号を出力するメモリ制御部と；
前記システムタイムコードのもとになるカウンタ値とフレームパルスとを入力し、前記カウンタ値を１フレームに一度有効となる前記フレームパルスで取込み、取込んだ前記カウンタ値を前記システムタイムコードとして出力するシステムタイムコード取込回路と；
前記システムタイムコード及び前記メモリ制御信号を入力し、前記メモリ制御信号に基づいて前記システムタイムコードを入力順に書き込み、前記メモリ制御信号に基づいた前記システムタイムコードを読み出し、ＰＥＳ付加タイムスタンプとしてＰＥＳ生成部に出力するメモリ部と；
前記メモリ部から前記ＰＥＳ付加タイムスタンプを入力し、パケット化処理された前記ＰＥＳデータを出力するＰＥＳ生成部と；
を備えたことを特徴とする請求項１記載のタイムスタンプ生成回路。
【請求項４】
前記タイムスタンプ判定部は、
前記ＥＳ生成タイムスタンプを入力し、第１の判定データを出力する第１の判定部と、第２の判定データを出力する第２の判定部と、第３の判定データを出力する第３の判定部とを有し、
入力した前記ＥＳ生成タイムスタンプに対し、現在のタイムスタンプ値と一つ前のタイムスタンプ値との差分を１フレームに相当する時間の何倍かで判定し、前記差分が１フレーム相当であれば前記第１の判定データを真とし、前記差分が１．５フレーム相当であれば前記第２の判定データを真とし、前記差分が２フレーム相当であれば前記第３の判定データを真とし、真となる前記第１、第２又は第３の判定データのいずれかを前記判定データとして前記メモリ制御部に出力することを特徴とする請求項２又は請求項３記載のタイムスタンプ生成回路。
【請求項５】
前記メモリ制御部は、前記メモリ部に対して、前記システムタイムコードを入力した順序で所定のアドレスに書き込む制御信号を出力するライト制御部と、前記データリードタイミング信号及び前記判定データを参照して前記メモリから前記システムタイムコードを読み出す制御信号を出力するリード制御部とを有し、
前記リード制御部が、前記タイムスタンプ判定部からの前記判定データにもとづき、前記第１の判定データが真なら現在のアドレスをリードし、前記第２の判定データが真なら次のアドレスをリードし、前記第３の判定データが真なら次のアドレスを１個飛ばしたアドレスをリードするリード制御を行い、このリード制御によりタイムスタンプとして付加する時間情報を調整することを特徴とする請求項４記載のタイムスタンプ生成回路。
【請求項６】
前記メモリ部は、メモリと演算器とを有し、
前記演算器は、前記メモリ制御部から前記判定データを入力し、０．５フレーム相当を含んで真となる前記判定データがある場合に、前記メモリから読み出した前記システムタイムコードに対し０．５フレーム単位の加算を行い、前記ＰＥＳ付加タイムスタンプとして出力することを特徴とする請求項４記載のタイムスタンプ生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はタイムスタンプ生成回路に関し、特にＭＰＥＧ２（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ  ２）のような映像圧縮データに対し、基本システムクロックと位相の異なるクロックを使用しても装置側クロックのタイミングに合ったタイムスタンプを付加するタイムスタンプ生成回路に関する。
【０００２】
【従来の技術】
最近、ＭＰＥＧ２等の情報圧縮用符号規格に基づいてビデオデータやオーディオデータを圧縮して送信し、復号装置でそれら圧縮データを復号して使用される傾向にある。ここでビデオデータやオーディオデータに関する復号の同期を取る場合、一般には２種類の時間情報が必要になり、これら時間情報をもとに同期制御が行われる。最初の時間情報は、ＳＣＲ（Ｓｙｓｔｅｍ  Ｃｌｏｃｋ  Ｒｅｆｅｒｅｎｃｅ）と呼ばれる時刻基準参照値であり、他の時間情報はいつ復号再生すべきかを示すＰＴＳ（Ｐｒｅｓｅｎｔａｔｉｏｎ  Ｔｉｍｅ  Ｓｔａｍｐ）と呼ばれる再生出力の時刻管理情報であり、いわゆるタイムスタンプと呼称されている。
【０００３】
このタイムスタンプは、ＭＰＥＧ２ではＰＥＳ（Ｐａｃｋｅｔｉｚｅｄ  Ｅｌｅｍｅｎｔａｒｙ  Ｓｔｒｅａｍ）パケットの中にビデオまたはオーディオの各アクセスユニット（ビデオ１フレーム、またはオーディオ１フレーム）の先頭がある場合には、ＰＥＳパケットのヘッダ部分に付加される。
【０００４】
このようなタイムスタンプの付加は一般的に用いられているが、近年圧縮を行なうエンコーダチップの高集積化、高効率化の要請に応えるために、例えば装置内部のベース動作クロックとは別に、エンコーダチップの処理条件に合わせたクロックを供給し動作させることがある。このため、装置内部ではシステムタイムコード発生のための動作クロックと、エンコーダチップを動かすクロックとが非同期となり、その結果デコード動作をするために必要なシステムタイムコードが、エンコーダチップと周辺回路との間でクロックずれが生じることになる。
【０００５】
このような技術の一例として、特許第３０５８２６３号公報記載の「データ送信装置、データ受信装置」が知られている。
【０００６】
この公報では、ＭＰＥＧ−２準拠のビデオデータ、非圧縮オーディオデータ及びユーザデータをＭＰＥＧ−２準拠のまま送受信する場合、ＰＥＳプライベートデータで判別フラグを伝送することにより、容易に非圧縮オーディオデータとユーザデータとを判別する技術が記載されている。また、ビデオデータに記録装置固有の誤り訂正符号、誤り検出符号等が付加されている場合、これらを分離したビデオデータをＭＰＥＧ−２ビデオデータとして、ＰＥＳストリーム、誤り訂正符号や誤り検出符号等をＰＥＳプライベートストリームとしてトランスポートストリーム中の別のパケットで送受信することにより、受信データの誤り訂正、誤り検出後にビデオデータを直接ＭＰＥＧ−２デコードする技術が記載されている。
【０００７】
【発明が解決しようとする課題】
上述した従来のタイムスタンプ生成回路は、装置内部ではシステムタイムコード発生のための動作クロックとエンコーダチップを動かすクロックとが非同期となり、その結果デコード動作をするために必要なシステムタイムコードが、エンコーダチップと周辺回路との間でクロックずれが生じるという欠点を有している。
【０００８】
また、受信データから誤り訂正、誤り検出後に、ビデオデータを直接ＭＰＥＧ−２復号するための回路構成の規模が大きくなり、かつ複雑になるという欠点を有している。
【０００９】
本発明の目的は、エンコーダチップが装置の基本動作クロックと位相の異なるクロックを使用して動作した場合でも、装置側のタイミングに合った形のタイムスタンプを付加することができ、かつ３：２プルダウン処理等を行なっているデータに対しても、回路構成を複雑にすることなくタイムスタンプを付加できるタイムスタンプ生成回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明のタイムスタンプ生成回路は、圧縮映像信号を入力し、供給された第１の動作クロックによりＥＳ（Ｅｌｅｍｔａｒｙ  Ｓｔｒｅａｍ）生成タイムスタンプ及びＥＳデータを出力するＥＳ生成回路と；
前記ＥＳデータ、前記ＥＳ生成タイムスタンプ及びシステムタイムコードを入力し、供給された前記第１の動作クロックとは異なる周波数の第２の動作クロックを動作基準としてＰＥＳ（Ｐａｃｋｅｔｉｚｅｄ  Ｅｌｅｍｅｎｔａｒｙ  Ｓｔｒｅａｍ）データを出力するＰＥＳ生成回路と；を備え、
前記ＰＥＳ生成回路が、前記ＥＳ生成タイムスタンプに対し、現在のタイムスタンプ値と一つ前のタイムスタンプ値との差分を１フレームに相当する時間の何倍かで判定し、前記ＥＳデータより検出したヘッダタイミングにしたがって、この判定したデータに応じた前記システムタイムコードを決め、前記ＰＥＳデータのヘッダ部分にタイムスタンプとして付加し出力することを特徴としている。
【００１２】
前記ＰＥＳ生成回路は、
前記ＥＳ生成タイムスタンプを入力し、前記ＥＳ生成タイムスタンプに対し、現在のタイムスタンプ値と一つ前のタイムスタンプ値との差分を１フレームに相当する時間の何倍かで判定し、判定結果を判定データとして出力するタイムスタンプ判定部と；
入力した前記ＥＳデータのヘッダタイミングを検出してデータリードタイミング信号を出力するヘッダ検出部と；
前記判定データ、前記データリードタイミング信号及び前記システムタイムコードを入力し、前記システムタイムコードを入力順にメモリに書き込む制御と、前記データリードタイミング信号にしたがって前記判定データに応じた前記システムタイムコードを決めてメモリ部から読み出す制御とを行うためメモリ制御信号を出力するメモリ制御部と；
前記システムタイムコード及び前記メモリ制御信号を入力し、前記メモリ制御信号に基づいて前記システムタイムコードを入力順に書き込み、前記メモリ制御信号に基づいた前記システムタイムコードを読み出し、ＰＥＳ付加タイムスタンプとしてＰＥＳ生成部に出力するメモリ部と；
前記メモリ部から前記ＰＥＳ付加タイムスタンプを入力し、パケット化処理された前記ＰＥＳデータを出力するＰＥＳ生成部と；
を備えたことを特徴としている。
【００１３】
前記ＰＥＳ生成回路は、
前記ＥＳ生成タイムスタンプを入力し、前記ＥＳ生成タイムスタンプに対し、現在のタイムスタンプ値と一つ前のタイムスタンプ値との差分を１フレームに相当する時間の何倍かで判定し、判定結果を判定データとして出力するタイムスタンプ判定部と；
入力した前記ＥＳデータのヘッダタイミングを検出してデータリードタイミング信号を出力するヘッダ検出部と；
前記判定データ、前記データリードタイミング信号及び前記システムタイムコードを入力し、前記システムタイムコードを入力順にメモリに書き込む制御と、前記データリードタイミング信号にしたがって前記判定データに応じた前記システムタイムコードを決めてメモリ部から読み出す制御とを行うためメモリ制御信号を出力するメモリ制御部と；
前記システムタイムコードのもとになるカウンタ値とフレームパルスとを入力し、前記カウンタ値を１フレームに一度有効となる前記フレームパルスで取込み、取込んだ前記カウンタ値を前記システムタイムコードとして出力するシステムタイムコード取込回路と；
前記システムタイムコード及び前記メモリ制御信号を入力し、前記メモリ制御信号に基づいて前記システムタイムコードを入力順に書き込み、前記メモリ制御信号に基づいた前記システムタイムコードを読み出し、ＰＥＳ付加タイムスタンプとしてＰＥＳ生成部に出力するメモリ部と；
前記メモリ部から前記ＰＥＳ付加タイムスタンプを入力し、パケット化処理された前記ＰＥＳデータを出力するＰＥＳ生成部と；
を備えたことを特徴としている。
【００１５】
前記タイムスタンプ判定部は、
前記ＥＳ生成タイムスタンプを入力し、第１の判定データを出力する第１の判定部と、第２の判定データを出力する第２の判定部と、第３の判定データを出力する第３の判定部とを有し、
入力した前記ＥＳ生成タイムスタンプに対し、現在のタイムスタンプ値と一つ前のタイムスタンプ値との差分を１フレームに相当する時間の何倍かで判定し、前記差分が１フレーム相当であれば前記第１の判定データを真とし、前記差分が１．５フレーム相当であれば前記第２の判定データを真とし、前記差分が２フレーム相当であれば前記第３の判定データを真とし、真となる前記第１、第２又は第３の判定データのいずれかを前記判定データとして前記メモリ制御部に出力することを特徴としている。
【００１６】
前記メモリ制御部は、前記メモリ部に対して、前記システムタイムコードを入力した順序で所定のアドレスに書き込む制御信号を出力するライト制御部と、前記データリードタイミング信号及び前記判定データを参照して前記メモリから前記システムタイムコードを読み出す制御信号を出力するリード制御部とを有し、
前記リード制御部が、前記タイムスタンプ判定部からの前記判定データにもとづき、前記第１の判定データが真なら現在のアドレスをリードし、前記第２の判定データが真なら次のアドレスをリードし、前記第３の判定データが真なら次のアドレスを１個飛ばしたアドレスをリードするリード制御を行い、このリード制御によりタイムスタンプとして付加する時間情報を調整することを特徴としている。
【００１７】
前記メモリ部は、メモリと演算器とを有し、
前記演算器は、前記メモリ制御部から前記判定データを入力し、０．５フレーム相当を含んで真となる前記判定データがある場合に、前記メモリから読み出した前記システムタイムコードに対し０．５フレーム単位の加算を行い、前記ＰＥＳ付加タイムスタンプとして出力することを特徴徴としている。
【００１８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００１９】
図１は本発明のタイムスタンプ生成回路の一つの実施の形態を示すブロック図である。
【００２０】
図１に示す本実施の形態は、圧縮映像信号３を入力し動作Ａクロック６によりＥＳ（Ｅｌｅｍｔａｒｙ  Ｓｔｒｅａｍ）生成タイムスタンプ４およびＥＳデータ９を出力するＥＳ生成回路１と、入力したＥＳデータ９およびＥＳ生成タイムスタンプ４をシステムタイムコード８と動作Ｂクロック７によりタイムスタンプ情報が付加されたＰＥＳ（Ｐａｃｋｅｔｉｚｅｄ  Ｅｌｅｍｅｎｔａｒｙ  Ｓｔｒｅａｍ）データ５として出力するＰＥＳ生成回路２とから構成されている。
【００２１】
次に図１を参照して動作を説明する。
【００２２】
ＥＳ生成回路１とＰＥＳ生成回路２に対してそれぞれ動作Ａクロック６と動作Ｂクロック７が供給されるが、これら動作Ａクロック６と動作Ｂクロック７とは一般に非同期であり、クロック周波数もしくはその倍数が双方で一致していない。
【００２３】
動作Ａクロック６をもとに生成されたＥＳ生成回路１が出力するＥＳ生成タイムスタンプ４に対して、動作Ｂクロック７にて動作するＰＥＳ生成回路２では、動作Ａクロック６をもとに生成されたタイムスタンプ情報ではなく、装置内部で使用しているシステムタイムコード８をもとにしたタイムスタンプ情報をＰＥＳヘッダ部に付加することになる。
【００２４】
ＰＥＳデータ５に付加するタイムスタンプは、一般にピクチャ単位のデータストリームに対して一つ前のピクチャに付けたタイムスタンプから１フレーム分増加した値をそのピクチャに付加するが、ＥＳ生成回路１から出力する動作Ａクロック６に従うタイムスタンプをそのままＰＥＳデータ５にタイムスタンプとして付加した場合には、装置内部とは周期の異なるタイムスタンプを付加することになり、徐々に実際に付加したい時間と較べてずれが生じることになる。
【００２５】
このため、ＰＥＳデータ５を出力するＰＥＳ生成回路２は、ＥＳ生成回路１が生成したＥＳ生成タイムスタンプ４の情報を確認しながら、システムタイムコード８を使用して動作Ｂクロック７によりタイムスタンプを付加するので、装置の他の部分との間で時間のずれが生じることはない。
【００２６】
また、映画素材を圧縮する場合などに用いられる３：２プルダウン検出による圧縮を行なった場合には、プルダウン検出によりフレームの間引きを行うことで圧縮するため、タイムスタンプの付け方がフレーム単位の一定増加動作ではない。従って、一般的に回路構成は複雑になるが、本構成ではＥＳ生成回路１から出力されたタイムスタンプデータを使用することにより、回路構成を複雑にすることなくタイムスタンプを付加することができる。
【００２７】
上述の通り、ＰＥＳ化するＰＥＳ回路２の前段に一般的に設けられるＥＳ生成回路１に供給される動作クロックとＰＥＳ生成回路２に対して供給される動作クロックとが非同期である場合にでも、パケット化された圧縮映像信号３、いわゆるＰＥＳのヘッダの部分に付加するタイムスタンプを、正確にＰＥＳデータ５のヘッダ部分に付加することができる。
【００２８】
図２は図１のＰＥＳ生成回路の一例を示す詳細ブロック図である。
【００２９】
図２を参照すると、ＰＥＳ生成回路は、ＥＳ生成タイムスタンプ４を入力し判定データ１０を出力するタイムスタンプ判定部１１と、ＥＳデータ９を入力しヘッダタイミング信号１９およびデータリードタイミング信号１７を出力するヘッダ検出部１２と、システムタイムコード８を入力しメモリ制御信号１６の読出し制御のもとＰＥＳ付加タイムスタンプ１８を出力するメモリ部１３と、システムタイムコード８、判定データ１０およびデータリードタイミング信号１７を入力しメモリ制御信号１６を出力するメモリ制御部１４と、ヘッダタイミング信号１９およびＰＥＳ付加タイムスタンプ１８を入力し、動作Ｂクロック７の動作によりＰＥＳデータ５を出力するＰＥＳ生成部１５とから構成されている。
【００３０】
次に図２を参照して動作を説明する。
【００３１】
ヘッダ検出部１２ではＥＳデータ９のヘッダタイミングを検出し、ヘッダタイミング信号１９をＰＥＳ生成部１５に、データリードタイミング信号１７をメモリ制御部１４に供給し、システムタイムコード８の読出し制御に使用する。メモリ部１３から読み出されたＰＥＳ付加タイムスタンプ１８は、動作Ｂクロック７とともにＰＥＳ生成部１５で処理され、映像データに付加されるタイムスタンプとしてのＰＥＳデータ５に変換される。
【００３２】
タイムスタンプ判定部１１は、前段のＥＳ生成回路１から送られてきたＥＳ生成タイムスタンプ４のタイムスタンプが現在どのような状態であるかの判定を行い、最終的にＰＥＳ生成部１５に送るタイムスタンプの読出し制御のための情報源としての判定処理を行なう。
【００３３】
こうして得られた判定データ１０は、データリードタイミング信号１７と同様にメモリ制御部１４に供給され、これら判定データ１０およびデータリードタイミング信号１７の２種類の情報から、入力されたＥＳデータ９に対応したＰＥＳ付加タイムスタンプ１８としてＰＥＳ生成部１５に出力される。
【００３４】
図３は図２のタイムスタンプ判定部を示す詳細ブロック図である。
【００３５】
図３を参照すると、タイムスタンプ判定部１１はＥＳ生成タイムスタンプ４を入力し、判定データ２４を出力する判定部２１と、判定データ２５を出力する判定部２２と、判定データ２６を出力する判定部２３とを有し、入力したＥＳ生成タイムスタンプ４に対し、現在のタイムスタンプ値と一つ前のピクチャに対して送られてきたタイムスタンプ値との差分をとり、その値が１フレームに相当する時間の何倍であるかを判定する。ＥＳ生成回路１が出力するＥＳ生成タイムスタンプ４であるＴＳＩＮ（ｎ）は現時刻に送られてきたタイムスタンプ値であり、ＴＳＩＮ（ｎ−１）は一つ前のピクチャに対して送られてきたタイムスタンプ値である。この差を計算して、その結果が１フレームに相当する時間の何倍かを判定する。図３では、１フレームに相当するタイムスタンプ値をＦで示している。
【００３６】
ＴＳＩＮ（ｎ）−ＴＳＩＮ（ｎ−１）の値の判定を行なうために、条件式を例えば判定部２１では、Ｆ−αとＦ＋αの間にあれば判定データ２４を真であるとしているが、このαがＥＳ生成回路１の動作Ａクロック６と装置内部のタイムスタンプとの差分を吸収する。
【００３７】
ここで、動作Ａクロック６と動作Ｂクロック７の位相差を吸収するため、ＴＳＩＮ（ｎ）−ＴＳＩＮ（ｎ−１）の値がほぼ１フレーム間隔であれば、ＴＳＩＮ（ｎ）−ＴＳＩＮ（ｎ−１）＝Ｆとなっていない場合でもそれを誤差範囲とみなし、判定データ２４を真と出力するため、その誤差範囲を示す値をαとしている。
【００３８】
αの値は、Ｆより十分に小さな値とする。
【００３９】
この判定動作にもとづき、動作Ａクロック６で生成されたタイムスタンプの状態を判断することで、ＥＳ生成回路１で生成したタイムスタンプ情報に位相ずれのないタイムスタンプを付加することができる。
【００４０】
なお、タイムスタンプ判定部１１については、判定部２１、判定部２２、判定部２３の３種類を示しているが、これはあくまでも一例であり、３：２プルダウン機能の有無等、ＥＳ生成回路１の出力するタイムスタンプの内容に合わせて、例えば差分２．５フレームの検出、差分３フレームの検出などのように判定項目を拡大することができる。
【００４１】
図４は図２のメモリ部とメモリ制御部とを示す詳細ブロック図である。
【００４２】
図４を参照すると、メモリ部１３はメモリ３１と演算器３２とを有し、メモリ制御部１４はライト制御部３３とリード制御部３４とを有している。
【００４３】
ライト制御部３３は、システムタイムコード８を入力した順序でメモリ３１に書き込む処理を行なう。リード制御部３４は、データリードタイミング信号１７にしたがってメモリ３１からデータを読み出す処理を行なう。
【００４４】
また、データをリードするときに、タイムスタンプ判定部１１からの判定データ１０にもとづきリード回数を変更し、この変更によりタイムスタンプの付加する時間情報を調整する。演算器３２は、メモリ３１から読み出したデータに対し０．５フレーム単位のタイムスタンプ値の加算を判定データ１０にしたがって必要な場合のみ加算し、ＰＥＳ付加タイムスタンプ１８として出力する。
【００４５】
図５はタイムスタンプ判定部の動作を示すタイムチャートである。
【００４６】
ＥＳ生成回路１から送られてきた動作Ａクロック６をもとに作られたＥＳ生成タイムスタンプ４と、一つ前に送られてきたＥＳ生成タイムスタンプとの差分値を演算して、判定データとして出力する。判定データ２４、判定データ２５および判定データ２６は、判定部２１、判定部２２および判定部２３に示した条件を満足するときに真（Ｈｉｇｈレベル又は“１”レベル）となる信号である。これら判定データのいずれかが最終的に判定データ１０として出力される。
【００４７】
すなわち、差分が約１フレーム相当であれば判定データ２４を真に、差分が１．５フレーム相当であれば判定データ２５を真に、差分が２フレーム相当であれば判定データ２６を真にする。
【００４８】
なお、Ａとなるタイムスタンプ値があり、次にＦ’だけ増加したタイムスタンプ値Ａ＋Ｆ’、以降Ａ＋３Ｆ’、Ａ＋４Ｆ’というタイムスタンプ値がくるものとしている。
【００４９】
ここで、Ｆ’は１フレームに相当する時間を示す。Ｆ’については、本来付加したいタイムスタンプの差分値としてＦという値があり、動作Ａクロック６でタイムスタンプを生成した場合、一つ前のタイムスタンプとの差分が正確にＦもしくはＦの倍数とならないため、Ｆ’として区別している。Ａ＋Ｆ’のタイムスタンプが入力された場合、一つ前のＡとの演算により差分はＦ’であるから判定データ２４を真にする。Ａ＋３Ｆ’のタイムスタンプが入力された場合、一つ前のＡ＋Ｆ’との差分が２Ｆ’であるため、判定データ２６を真にする。
【００５０】
図６はメモリ制御部の動作を示すタイムチャートである。
【００５１】
メモリ制御部１４の動作は図６のタイムチャートにしたがって実行される。メモリのライト動作に関しては、システムタイムコード８を入力順にそのままメモリライトアドレスにしたがってメモリ部１３に書き込む。メモリのリード動作に関しては、動作Ａクロック６に従うタイムスタンプをもとに作られた判定データ１０と、ＥＳ生成回路１から送られてくるＥＳデータ９のヘッダ部分のタイミングにしたがって、メモリのリード制御を行なう。例えば判定データ２４が真である場合は、書き込んだデータを１個ずつ読み出し、書き込んだシステムタイムコード８を順番にＰＥＳヘッダに対して付加する。
【００５２】
図６の例のように判定データ２６が真である場合に、読み出すアドレスを１個とばす（メモリリードアドレスｎ＋１をとばす）、つまり書き込こんであるデータを１個とばしてその次のデータを読出し、ＰＥＳヘッダに付加することで、２フレームの差分を設ける。
【００５３】
なお、時刻Ｉの時点でのシステムタイムコード値をＩとする。
【００５４】
１フレームごとにシステムタイムコードの値をメモリに書き込み、
Ｉ−＞Ｉ＋Ｆ−＞Ｉ＋２Ｆ・・・
とメモリにシステムタイムコードが書き込まれる。
【００５５】
一つのタイムコード値を書き込むごとにメモリライトアドレスの値も＋１ずつ増加する。
【００５６】
すなわち、メモリのアドレスが１個増えるごとに、メモリの中に書き込まれているシステムタイムコード値は＋Ｆだけ増加する。
【００５７】
図６のように、メモリリードアドレスがｎとなっている状態、つまり最後にＰＥＳに付加されたタイムスタンプ値がＩとなっている状態のときに、次にくるＥＳデータ９のヘッダ部分のタイミングにて、付加するタイムスタンプ値を決めるために判定データを参照する。ここでは判定データ２４が真となっているため、一つ前にＰＥＳに付加したタイムコード値Ｉに対して１フレームだけ加算した値をつければ良いと判断し、ここでメモリリードアドレスを＋１して、Ｉ＋Ｆの値をメモリから読み出しその値をＰＥＳにタイムスタンプとして付加する。
【００５８】
また、メモリリードアドレスがｎ＋１となっている状態、つまり最後にＰＥＳに付加されたタイムスタンプ値がＩ＋Ｆとなっている状態のときに、次にくるＥＳデータ９のヘッダ部分のタイミングにて、付加するタイムスタンプ値を決めるために判定データを参照する。ここでは判定データ２６が真となっているため、一つ前にＰＥＳに付加したタイムコード値Ｉ＋Ｆに対して２フレームだけ加算した値をつければ良いと判断し、ここでメモリリードアドレスを＋２して、Ｉ＋３Ｆの値をメモリから読み出しその値をＰＥＳにタイムスタンプとして付加している。
【００５９】
図７はメモリ制御部の他の動作を示すタイムチャートである。
【００６０】
動作Ａクロック６に従うタイムスタンプのひとつ前との差分が１．５Ｆ’である場合、図４の演算器３２を使用する。差分が１．５Ｆ’である場合に判定データ２５が真になり、この場合リード側のアドレスを１個進めてこのアドレスのデータをリードし、リードしたデータに０．５Ｆの値を加算してＰＥＳデータ５に付加するタイムスタンプとするか、またはリードする場合にアドレスを２個進めて読み出し、その値をＰＥＳに付加するタイムスタンプとしてＰＥＳ付加タイムスタンプ１８を出力する。
【００６１】
図７のように、４ＥＳ生成タイムスタンプにおいて、値が一つ前のタイムスタンプ値と比較して１．５フレーム間隔でくる場合に、例えばメモリリードアドレスがｎとなっている状態、つまり最後にＰＥＳ付加されたタイムスタンプ値がＩとなっている状態のときに、次にくるＥＳデータ９のヘッダ部分のタイミングで、付加するタイムスタンプ値を決めるために判定データを参照する。ここでは判定データ２５が真となっているため、一つ前にＰＥＳに付加したタイムコード値Ｉに対して１．５フレームだけ加算した値をつければ良いと判断し、ここでメモリリードアドレスを＋１して、Ｉ＋Ｆの値をメモリから読み出す。読み出したＩ＋Ｆの値に、図４の加算器３２を用いて０．５フレームの値を加算して、その値をＰＥＳにタイムスタンプとして付加する。
【００６２】
図８は本発明のタイムスタンプ生成回路の第２の実施の形態を示すブロック図である。
【００６３】
なお、図８において図２に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００６４】
図８に示すＰＥＳ生成回路は、ＥＳ生成タイムスタンプ４を入力し判定データ１０を出力するタイムスタンプ判定部１１と、ＥＳデータ９を入力しヘッダタイミング信号１９およびデータリードタイミング信号１７を出力するヘッダ検出部１２と、システムタイムコードカウンタ値４８とフレームパルス４９とを入力しシステムタイムコード４２を出力するシステムタイムコード取込回路４６と、システムタイムコード４２を入力しメモリ制御信号４０の読出し制御のもとＰＥＳ付加タイムスタンプ４１を出力するメモリ部４３と、システムタイムコード４２、判定データ１０およびデータリードタイミング信号１７を入力しメモリ制御信号４０を出力するメモリ制御部４４と、ヘッダタイミング信号１９およびＰＥＳ付加タイムスタンプ４１を入力し、動作Ｂクロック７の動作によりＰＥＳデータ４７を出力するＰＥＳ生成部４５とから構成されている。
【００６５】
本構成ではシステムタイムコードの取り込みについて工夫しており、図２のシステムタイムコード８の代わりにシステムタイムコード８のもとになるカウンタ値を示すシステムタイムコードカウンタ値４８入力し、そのカウンタ値を１フレームに一度有効となるフレームパルス４９で取り込み、取り込んだデータをシステムタイムコード４２としてメモリ部４３に出力する。メモリ制御部４４に対して、書き込みタイミングとしてのシステムタイムコード４２を入力することで、取り込んだシステムタイムコード４２そのものをメモリ部４３に書き込むことができる。
【００６６】
図９は図８の動作を示すタイムチャートである。
【００６７】
すなわち、フレームパルス４９にてシステムタイムコードのもとになるシステムタイムコードカウンタ値４８を取り込み、システムタイムコード４２とメモリ制御信号４０のメモリライトパルスを出力する。
【００６８】
【発明の効果】
以上説明したように、本発明のタイムスタンプ生成回路は、ＥＳ生成回路の動作クロックで生成されたタイムスタンプ値をタイム時間的推移の状態判定に使用して、その情報とシステムタイムコードとを使用してタイムスタンプを生成し、ＰＥＳデータにタイムスタンプを付加することにより、装置内部のほかの部分と同じ条件で時間的位相がずれていないタイムスタンプを付加することができるので、簡易な回路構成でタイムスタンプが漸次ずれていく現象を生じないという効果を有している。
【００６９】
また、動作クロックで生成されたタイムスタンプの差分検出回路となる判定部を複数持っているため、例えば１．５フレーム分の差分、２フレーム分の差分などを検出することができるので、３：２プルダウン対応などのＥＳデータに対しても誤差なくタイムスタンプを付加できるという効果を有している。
【図面の簡単な説明】
【図１】本発明のタイムスタンプ生成回路の一つの実施の形態を示すブロック図である。
【図２】図１のＰＥＳ生成回路の一例を示す詳細ブロック図である。
【図３】図２のタイムスタンプ判定部を示す詳細ブロック図である。
【図４】図２のメモリ部とメモリ制御部とを示す詳細ブロック図である。
【図５】タイムスタンプ判定部の動作を示すタイムチャートである。
【図６】メモリ制御部の動作を示すタイムチャートである。
【図７】メモリ制御部の他の動作を示すタイムチャートである。
【図８】本発明のタイムスタンプ生成回路の第２の実施の形態を示すブロック図である。
【図９】図８の動作を示すタイムチャートである。
【符号の説明】
１    ＥＳ生成回路
２    ＰＥＳ生成回路
３    圧縮映像信号
４    ＥＳ生成タイムスタンプ
５    ＰＥＳデータ
６    動作Ａクロック
７    動作Ｂクロック
８    システムタイムコード
９    ＥＳデータ
１０    判定データ
１１    タイムスタンプ判定部
１２    ヘッダ検出部
１３    メモリ部
１４    メモリ制御部
１５    ＰＥＳ生成部
１６    メモリ制御信号
１７    データリードタイミング信号
１８    ＰＥＳ付加タイムスタンプ
１９    ヘッダタイミング信号
２１，２２，２３    判定部
２４，２５，２６    判定データ
３１    メモリ
３２    演算器
３３    ライト制御部
３４    リード制御部
４０    メモリ制御信号
４１    ＰＥＳ付加タイムスタンプ
４２    システムタイムコード
４３    メモリ部
４４    メモリ制御部
４５    ＰＥＳ生成部
４６    システムタイムコード取込回路
４７    ＰＥＳデータ
４８    システムタイムコードカンウタ値
４９    フレームパルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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