(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴを接続してなる集積回路の候補の中から、遅延時間が最小の候補を選択する作業を支援するための装置であって、
候補となる複数の集積回路の回路情報を提供する回路情報提供装置と、
与えられたＭＯＳＦＥＴの回路情報に基づいて、等価抵抗Ｒ，等価ドレイン容量ＣＤ，等価ゲート容量ＣＧ，イントリンシックディレイｔinなる特性値を求める回路シミュレータと、
前記回路情報提供装置から候補となる集積回路の回路情報が与えられたときに、この回路情報に含まれているＭＯＳＦＥＴの回路情報を前記回路シミュレータに与え、求まった特性値Ｒ，ＣＤ，ＣＧを用いて集積回路に等価なＲＣ等価回路を生成し、このＲＣ等価回路についてイントリンシックディレイｔinを考慮して遅延時間の演算を行う遅延時間演算装置と、を備え
前記遅延時間演算装置が、与えられた複数の候補の中から演算した遅延時間が最小の候補を、選択すべき候補として提示する機能を有することを特徴とするＭＯＳＦＥＴ集積回路の設計支援装置。
【請求項２】
請求項１に記載の支援装置において、
回路シミュレータが、与えられたＭＯＳＦＥＴに対して、立上がり波形をもった信号もしくは立下がり波形をもった信号を入力したときに、この入力信号に応じた出力信号が所定の値に到達するまでの遅延時間をシミュレーションにより求め、この遅延時間に基づいて各特性値を求めることを特徴とするＭＯＳＦＥＴ集積回路の設計支援装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴ集積回路の設計支援装置、特に、ＭＯＳＦＥＴを接続してなる集積回路の候補の中から、遅延時間が最小の候補を選択する作業を支援するための装置に関する。
【０００２】
【従来の技術】
半導体技術の目覚ましい進歩により、現在、多種多様な集積回路があらゆる分野で利用されている。このような集積回路の中で、最も一般的なものがＭＯＳＦＥＴ集積回路であり、通常は、Ｐ型トランジスタとＮ型トランジスタを組み合わせたＣＭＯＳの形で利用されている。このようなＭＯＳＦＥＴ集積回路では、ＭＯＳＦＥＴが多数段接続され、所望の論理動作が行われることになる。
【０００３】
近年では、多種多様な集積回路の需要に応じるために、コンピュータを利用した集積回路の自動設計技術が普及してきており、ＭＯＳＦＥＴ集積回路の設計も、専ら、コンピュータを利用した自動設計装置や設計支援装置を利用して行われるようになってきている。全く同じ論理機能を果たす集積回路であっても、トランジスタの接続段数や物理的なサイズなどのバリエーションは無限にあり、これらのバリエーションの中から最適な回路を決定する作業は、コンピュータの支援無しには非常に困難な状況になってきている。特に、高速動作が望まれる現在の状況にあっては、遅延時間が最も小さい回路を設計する必要に迫られている。
【０００４】
このように、最適な回路設計を行う場合、通常は、いくつかの候補について、それぞれ回路シミュレータを用いて遅延時間のシミュレーションを行い、遅延時間が最小となる候補を最適な回路として選択する作業が行われる。このような作業を支援する回路シミュレータとしては、たとえば「ＳＰＩＣＥ」と呼ばれる装置が普及しており、レイアウトエディタあるいは回路図エディタによって設計した集積回路の回路情報を、この回路シミュレータに与え、シミュレーションのための種々の設定を行うことにより、遅延時間の算出が行われる。
【０００５】
【発明が解決しようとする課題】
しかしながら、回路シミュレータを用いたシミュレーションは、非常に大掛かりなものになり、条件設定や遅延時間の演算に長時間を要する。コンピュータの高速化により、演算時間は年々短縮されてきているが、集積回路の集積度も年々向上しており、回路シミュレータを用いたシミュレーションには、依然として長時間を要しているのが実情であり、設計者に大きな作業負担を強いる要因となっている。
【０００６】
そこで本発明は、短時間で最適な回路設計を可能にするＭＯＳＦＥＴ集積回路の設計支援装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
(1)   本発明の第１の態様は、ＭＯＳＦＥＴを接続してなる集積回路の候補の中から、遅延時間が最小の候補を選択する作業を支援するためのＭＯＳＦＥＴ集積回路の設計支援装置において、
候補となる複数の集積回路の回路情報を提供する回路情報提供装置と、
与えられたＭＯＳＦＥＴの回路情報に基づいて、等価抵抗Ｒ，等価ドレイン容量ＣＤ，等価ゲート容量ＣＧ，イントリンシックディレイｔinなる特性値を求める回路シミュレータと、
回路情報提供装置から候補となる集積回路の回路情報が与えられたときに、この回路情報に含まれているＭＯＳＦＥＴの回路情報を回路シミュレータに与え、求まった特性値Ｒ，ＣＤ，ＣＧを用いて集積回路に等価なＲＣ等価回路を生成し、このＲＣ等価回路についてイントリンシックディレイｔinを考慮して遅延時間の演算を行う遅延時間演算装置と、
を設け、
遅延時間演算装置が、与えられた複数の候補の中から演算した遅延時間が最小の候補を、選択すべき候補として提示する機能を有するようにしたものである。
【０００８】
(2)   本発明の第２の態様は、上述の第１の態様に係るＭＯＳＦＥＴ集積回路の設計支援装置において、
回路シミュレータが、与えられたＭＯＳＦＥＴに対して、立上がり波形をもった信号もしくは立下がり波形をもった信号を入力したときに、この入力信号に応じた出力信号が所定の値に到達するまでの遅延時間をシミュレーションにより求め、この遅延時間に基づいて各特性値を求めるようにしたものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を一例に基づいて説明する。図１は、本発明の適用対象となる回路の利用形態を示すブロック図である。入力側駆動回路１からの信号は、設計対象回路２へと与えられ、所定の論理処理が施された後、出力側負荷回路３へと出力される。設計対象回路２は、このような特定の入力側駆動回路１と特定の出力側負荷回路３との間に介挿された状態で用いられる回路であり、このような利用状態を前提として、設計対象回路２は最適化設計されることになる。
【００１２】
全く同一の論理動作を実行する集積回路であっても、多種多様のバリエーションがあるのは、トランジスタレベルの設計を行う上では、トランジスタの段数や個々のトランジスタの物理的なサイズに大きな自由度があるためである。たとえば、図２(a) には、インバータ素子を２段直列接続した回路が示されているが、この２つのインバータ素子に用いるトランジスタのサイズには、多種多様な設定が可能である。たとえば、図示されているように、前段を単位サイズ１とし、後段を単位サイズ２とする設定も可能であるし、前段を単位サイズ２とし、後段を単位サイズ３とする設定も可能であるし、前段を単位サイズ１とし、後段を単位サイズ３とする設定も可能である。また、図２(b) には、インバータ素子を４段直列接続した回路が示されており、やはり多種多様なトランジスタサイズの設定が可能である。
【００１３】
ここで、図２(a) の回路も図２(b) の回路も全く同一の論理動作を行い、トランジスタのサイズを変えても、この論理動作に変わりはない。したがって、論理機能だけに着目すれば、設計者はいずれの回路を選択してもよいし、各トランジスタのサイズをどのように設定してもよい。しかしながら、最適な回路設計を行うという観点からは、遅延時間（所定の信号を入力してから、この入力信号に応じた出力信号が得られるまでにかかる時間）が最小の回路を選択するのが好ましい。ところが、トランジスタの段数が少ないほど、また、トランジスタのサイズが小さいほど、遅延時間は小さくなるとは限らない。したがって、遅延時間が最小の回路を見つける作業は、入力側駆動回路１と出力側負荷回路３との間に、設計対象回路２を接続した状態において、実際にどの程度の遅延が生じるかをシミュレーションする必要がある。そこで従来は、たとえば、図２に示した種々のトランジスタ段数およびサイズをもった６とおりの候補を、それぞれ設計対象回路２として、入力側駆動回路１と出力側負荷回路３との間に介挿した状態で、「ＳＰＩＣＥ」として一般に知られている回路シミュレータなどを用いて、遅延時間の算出を行っていた。ところが、実際の設計対象回路２は、図２に示すような単純な回路ではなく、膨大な数のトランジスタからなる複雑な集積回路であるため、この回路シミュレータによる遅延時間の演算処理は、かなり長時間を要する処理になることは既に述べたとおりである。
【００１４】
本願発明者は、ＭＯＳＦＥＴからなる集積回路が、多数のＭＯＳＦＥＴを複数段接続することにより構成されている点、および個々のＭＯＳＦＥＴの遅延動作をＲＣ等価回路によって置き換えることができる点に着目し、ＭＯＳＦＥＴ集積回路全体の動作遅延に関する演算を、線形ＲＣ直列回路の動作遅延に近似できることを見出だした。このような近似を行えば、複雑な集積回路についての動作シミュレーションを行う代わりに、この集積回路に等価な線形ＲＣ直列回路を求め、この回路について、遅延時間の演算を行うだけで、もとの集積回路についての遅延時間を近似的に得ることができるようになる。線形ＲＣ直列回路についての遅延時間の演算は、単純な算術演算処理によって行うことができるため、回路シミュレータによる集積回路の動作全体についてのシミュレーション演算に比べれば、非常に短時間に行うことが可能になる。
【００１５】
なお、個々のＭＯＳＦＥＴに等価なＲＣ回路を求める方法として、本発明では、回路シミュレータによるシミュレーション結果を利用している。すなわち、特定のＭＯＳＦＥＴについてのＲＣ等価回路を求めるには、このＭＯＳＦＥＴに関する回路情報を回路シミュレータに与え、ＭＯＳＦＥＴに対して、立上がり波形をもった信号もしくは立下がり波形をもった信号を入力し、この入力信号に応じた出力信号が所定の値に到達するまでの遅延時間をシミュレーションにより求め、この遅延時間に基づいて、等価抵抗Ｒ，等価ドレイン容量ＣＤ，等価ゲート容量ＣＧ，イントリンシックディレイｔinなる特性値を求めるのである。このシミュレーションにより求めた等価抵抗Ｒ，等価ドレイン容量ＣＤ，等価ゲート容量ＣＧにより、ＲＣ等価回路を得ることができる。また、このＲＣ等価回路の遅延時間を演算する上では、シミュレーションにより求めたイントリンシックディレイｔinを考慮できるので、正確な遅延時間を演算することができる。
【００１６】
なお、個々のＭＯＳＦＥＴについて回路シミュレータによるシミュレーションを行う場合に、シミュレーション回数が多くなり処理時間が長くなるのを避けるために、一般にトランジスタの等価抵抗Ｒがサイズに反比例し、等価ドレイン容量ＣＤ、等価ゲート容量ＣＧがサイズに比例するのに着目して、ある単位トランジスタについてこれらの特性値を求め、他のサイズのトランジスタについては単純な比例計算を行って概算することによって、シミュレーションの実行回数を最小限に抑えるようにすることができる。
【００１７】
次に、図３に示す単純なＭＯＳＦＥＴ回路を例にとって、本発明に係る集積回路の設計支援装置で行われる遅延時間の演算手法の原理を説明する。図３に示すＭＯＳＦＥＴ回路は、３つのトランジスタＴｒＡ，ＴｒＢ，ＴｒＣを接続したものである。３段に直列接続されたトランジスタは、いずれも前段からの信号がゲートＧに与えられ、ドレインＤの信号が次段のトランジスタに伝達され、ソースＳは電圧ＶＤＤに固定されるか（Ｐ型トランジスタの場合）、あるいは接地される（Ｎ型トランジスタの場合）。このようなＭＯＳＦＥＴについての遅延時間は、ＲＣ等価回路についての遅延時間に近似することができる。
【００１８】
図４は、このＲＣ等価回路の具体例を示す回路図であり、図３に示すトランジスタＴｒＡの等価回路およびトランジスタＴｒＢの等価回路が示されている。トランジスタＴｒＡの等価回路は、トランジスタＴｒＡの等価抵抗ＲＡ，トランジスタＴｒＡの等価ドレイン容量ＣＤＡ，次段のトランジスタＴｒＢの等価ゲート容量ＣＧＢから構成される。同様に、トランジスタＴｒＢの等価回路は、トランジスタＴｒＢの等価抵抗ＲＢ，トランジスタＴｒＢの等価ドレイン容量ＣＤＢ，次段のトランジスタＴｒＣの等価ゲート容量ＣＧＣから構成される。
【００１９】
このようなＲＣ等価回路を構成する個々の抵抗値や容量値は、図３に示すトランジスタＴｒＡ，ＴｒＢ，ＴｒＣについての回路情報（回路相互間の接続やレイアウトパターンを示す情報）を回路シミュレータに与え、遅延時間のシミュレーションを行うことにより得ることができる。その具体的な方法については、後述する実施例で説明する。
【００２０】
図４に示すようなＲＣ等価回路が得られれば、この回路固有の遅延時間ｔcrを、基本的な電気回路理論に基づく演算で求めることができる。ただし、実際のトランジスタにおいて生じる遅延時間Ｔは、このＲＣ等価回路固有の遅延時間ｔcrに、トランジスタ固有のイントリンシックディレイｔinを加えたものになる。すなわち、図３に示すトランジスタＴｒＡにおける遅延時間ＴＡは、図４に示すＲＣ等価回路固有の遅延時間ｔcrＡに、トランジスタＴｒＡに固有のイントリンシックディレイｔinＡを加えることによって得られ、同様に、図３に示すトランジスタＴｒＢにおける遅延時間ＴＢは、図４に示すＲＣ等価回路固有の遅延時間ｔcrＢに、トランジスタＴｒＢに固有のイントリンシックディレイｔinＢを加えることによって得られる。ここで、トランジスタについてのイントリンシックディレイｔinとは、トランジスタを無負荷状態にした場合に、入力に応じた変化が出力に現れるまでの遅れ時間を言い、やはりそのトランジスタについての回路情報を回路シミュレータに与え、遅延時間のシミュレーションを行うことにより求めることができる。その具体的な方法についても、後述する実施例で説明する。
【００２１】
続いて、図５に示す流れ図を参照しながら、本発明に係る設計支援装置により最適回路設計を行う手順を説明する。まず、ステップＳ１において、候補の選択を行う。この候補選択の手順は、本発明を実施する上での必須の事項ではないが、設計対象となる集積回路のパラメータに予め制限を加えておき、最適回路となりうる候補を予め定めておく方が、最適回路を決定する処理に要する時間を短縮することができる。具体的には、ベータレシオ（利得計数βのＮ／Ｐトランジスタ比）、ステージレシオ（前段トランジスタと自段トランジスタとのβの比）、ステージレシオの変動、トランジスタの最大サイズ、トランジスタの段数などのパラメータに制限を加えて、いくつかの候補に絞り込む手法が知られている。以下、これらの候補の集積回路のそれぞれについて、遅延時間を算出する処理が行われる。
【００２２】
まず、ステップＳ２において、候補の番号を示す変数ｉを初期値１に設定し、ステップＳ３において、ｉ番目の候補を抽出する。すなわち、ｉ番目の候補となる集積回路についての回路情報を抽出する。そして、ステップＳ４において、この集積回路を構成する各ＭＯＳＦＥＴについて、等価抵抗Ｒ，等価ドレイン容量ＣＤ，等価ゲート容量ＣＧ，イントリンシックディレイｔinなる特性値を求める処理を行う。既に述べたように、この処理は、各ＭＯＳＦＥＴの回路情報を回路シミュレータに与えることにより行われる。こうして、ｉ番目の候補となる集積回路を構成する各ＭＯＳＦＥＴについての特性値が得られたら、ステップＳ５において、これらの特性値を用いてＲＣ直列等価回路を構成し、イントリンシックディレイｔinを考慮した上で遅延時間を算出する。
【００２３】
次に、ステップＳ６からステップＳ７を経て、ｉの値を更新し、ステップＳ３からの処理をすべての候補について繰り返し実行する。そして、最後にステップＳ８において、全候補のうち、遅延時間が最小の候補を最適な集積回路として決定する。
【００２４】
図６は、本発明に係る設計支援装置の基本構成を示すブロック図である。この装置の主たる構成要素は、遅延時間演算装置１０と、回路情報提供装置２０と、回路シミュレータ３０とである。回路情報提供装置２０は、候補となる複数の集積回路の回路情報を提供する装置であり、具体的には、従来から用いられているレイアウトエディタや回路図エディタといった装置をそのまま利用することができる。また、回路シミュレータ３０は、与えられたＭＯＳＦＥＴの回路情報に基づいて、等価抵抗Ｒ，等価ドレイン容量ＣＤ，等価ゲート容量ＣＧ，イントリンシックディレイｔinなる特性値を求める装置であり、「ＳＰＩＣＥ」など、従来から一般的に用いられている回路シミュレータを用いればよい。遅延時間演算装置１０は、回路情報提供装置２０に対して、候補となる集積回路の回路情報を要求し、回路情報提供装置２０から候補となる集積回路の回路情報が与えられると、この回路情報に含まれているＭＯＳＦＥＴの回路情報を回路シミュレータ３０に与え、求まった特性値Ｒ，ＣＤ，ＣＧを用いて集積回路に等価なＲＣ等価回路を生成し、このＲＣ等価回路についてイントリンシックディレイｔinを考慮して遅延時間の演算を行う処理を行い、更に、演算した遅延時間が最小の候補を、選択すべき候補として出力する機能を有する。
【００２５】
従来は、回路シミュレータ３０を用いて、候補となる集積回路全体に対する動作シミュレーションを行って遅延時間を求めていたため、シミュレーションに要する時間が長くかかっていたが、この図６に示す設計支援装置では、回路シミュレータ３０において、集積回路全体に対する動作シミュレーションが行われるわけではなく、個々のＭＯＳＦＥＴについてのシミュレーションが行われるだけなので、シミュレーションに要する時間は非常に短くてすむ。また、遅延時間演算装置１０における演算処理は、ＲＣ等価回路に基づく基本的な電気回路理論に基づく算術演算であるため、この演算時間も非常に短くてすむ。このように、図６に示す設計支援装置を用いれば、短時間で最適な回路設計が可能になる。また、遅延時間演算装置１０、回路情報提供装置２０、回路シミュレータ３０相互間の情報のやりとりは、データ転送処理として自動的に行うことができるため、人手によるミスが生じたりするおそれもない。
【００２６】
【実施例】
続いて、図６に示す装置の回路シミュレータ３０において、各トランジスタの特性値を算出する具体的な手法を、実施例として説明する。
【００２７】
＜等価抵抗Ｒの算出＞
まず、個々のＭＯＳＦＥＴの等価抵抗Ｒを算出する方法の一例を説明する。いま、図７に示すようなＰ型ＭＯＳＦＥＴからなる回路の単独動作を考える。すなわち、Ｐ型トランジスタＰＴｒのゲートに入力信号Ｓinを与え、ソースを電源電圧ＶＤＤに固定し、ドレインと接地レベルとの間に所定の負荷容量Ｃを接続した状態で、ドレインからの出力信号Ｓout を得る動作を考える。図８は、このようなＰ型トランジスタＰＴｒの動作特性を示す波形図である。この波形図において、入力信号ＳinがＶＤＤから０へ立ち下がると、これに応じて出力信号Ｓout が０からＶＤＤへと立ち上がることになる。このとき、入力信号Ｓinの変化に対して、所定の遅延時間ｄ０だけ遅れて出力信号Ｓout が変化し始め、所定のしきい値Ｖth（たとえば、ＶＤＤの１／２の値）へ到達するまで時間ｔｐｄだけ要したとする。この場合、このＰ型トランジスタＰＴｒの等価抵抗Ｒは、
【００２８】
【数１】
0003883593.tif 000002
なる式で与えられることが理論的に知られている。ここで、Ｃは、図７に示す負荷容量Ｃの容量値である。
【００２９】
そこで、回路シミュレータ３０に対して、所定のＰ型ＭＯＳＦＥＴについての回路情報を与え、容量値Ｃ，電源電圧ＶＤＤ，しきい値Ｖthの値をそれぞれ適当に設定し、図８に示すような入力信号Ｓinを与えるシミュレーションを行えば、その結果として、出力信号Ｓout を得ることができ、時間ｔｐｄを求めることができる。そこで、上述の式を適用すれば、このトランジスタについての等価抵抗Ｒの値が得られることになる。
【００３０】
なお、等価抵抗Ｒの値として、より正確な値を得るためには、負荷容量Ｃの値を何通りか変えてシミュレーションを行い、それぞれの場合の時間ｔｐｄを求めるようにするのが好ましい。理論的には、負荷容量Ｃと時間ｔｐｄとは、図９のグラフに示すように、線形関係が成り立つので、負荷容量Ｃと時間ｔｐｄとの組み合わせをいくつか求め、これらをプロットして得られるグラフの傾き（ｔｐｄ／Ｃ）を求め、この傾き（ｔｐｄ／Ｃ）を上述の式に代入するようにすると、より精度の高い等価抵抗Ｒを得ることができる。
【００３１】
一方、Ｎ型ＭＯＳＦＥＴの場合は、図１０に示すような回路を考えればよい。すなわち、Ｎ型トランジスタＮＴｒのゲートに入力信号Ｓinを与え、ソースを接地し、ドレインをＶＤＤで吊り、このドレインと接地レベルとの間に所定の負荷容量Ｃを接続した状態で、ドレインからの出力信号Ｓout を得る動作を考える。図１１は、このようなＮ型トランジスタＮＴｒの動作特性を示す波形図である。この波形図において、入力信号Ｓinが０からＶＤＤへ立ち上がると、これに応じて出力信号Ｓout がＶＤＤから０へと立ち下がることになる。このとき、入力信号Ｓinの変化に対して、所定の遅延時間ｄ０だけ遅れて出力信号Ｓout が変化し始め、所定のしきい値Ｖth（たとえば、ＶＤＤの１／２の値）へ到達するまで時間ｔｐｄだけ要したとする。この場合、このＮ型トランジスタＮＴｒの等価抵抗Ｒは、
【００３２】
【数２】
0003883593.tif 000003
なる式で与えられることが理論的に知られている。ここで、Ｃは、図１０に示す負荷容量Ｃの容量値である。
【００３３】
そこで、回路シミュレータ３０に対して、所定のＮ型ＭＯＳＦＥＴについての回路情報を与え、負荷容量値Ｃ，電源電圧ＶＤＤ，しきい値Ｖthの値をそれぞれ適当に設定し、図１１に示すような入力信号Ｓinを与えるシミュレーションを行えば、その結果として、出力信号Ｓout を得ることができ、時間ｔｐｄを求めることができる。そこで、上述の式を適用すれば、このトランジスタについての等価抵抗Ｒの値が得られることになる。やはり正確な値を得るためには、負荷容量Ｃの値を何通りか変えてシミュレーションを行い、それぞれの場合の時間ｔｐｄを求め、負荷容量Ｃと時間ｔｐｄとの関係を示すグラフの傾き（ｔｐｄ／Ｃ）を上述の式に代入すればよい。
【００３４】
＜等価ドレイン容量ＣＤ，等価ゲート容量ＣＧの算出＞
続いて、個々のＭＯＳＦＥＴの等価ドレイン容量ＣＤおよび等価ゲート容量ＣＧを算出する方法の一例を説明する。図１２は、一般的なＮ型トランジスタＮＴｒの構造を示す側断面図であり、図１３は、一般的なＰ型トランジスタＰＴｒの構造を示す側断面図である。図１２に示すように、Ｎ型トランジスタＮＴｒは、接地されたＰ型の半導体基板４０上のｎ＋不純物拡散層によって、ソースＳおよびドレインＤが形成され、その上にゲート絶縁層４１を介してゲートＧが形成されている。一方、Ｐ型トランジスタＰＴｒは、図１３に示すように、同じく接地されたＰ型の半導体基板４０内に、電源電圧ＶＤＤが供給されるｎ型のウエル層４２が形成され、このｎ型のウエル層４２上のｐ＋不純物拡散層によって、ソースＳおよびドレインＤが形成され、その上にゲート絶縁層４１を介してゲートＧが形成されている。
【００３５】
これらのトランジスタにおけるドレイン容量ＣＤは、ドレインＤと半導体基板４０（Ｎ型トランジスタＮＴｒの場合）もしくはｎ型のウエル層４２（Ｐ型トランジスタＰＴｒの場合）との間の容量と、ドレインＤとゲートＧとの間の容量と、の和である。また、これらのトランジスタにおけるゲート容量ＣＧは、ゲートＧとソースＳとの間の容量と、ゲートＧとドレインＤとの間の容量と、ゲートＧと半導体基板４０（Ｎ型トランジスタＮＴｒの場合）もしくはｎ型のウエル層４２（Ｐ型トランジスタＰＴｒの場合）との間の容量と、の和である。以下、これらの各容量ＣＤ，ＣＧを算出する方法の一例を順に説明する。
【００３６】
いま、図１４に示すように、Ｐ型トランジスタＰＴｒのゲートに、適当な線形抵抗Ｒを介して入力信号Ｓinを与え、ソースＳ，ドレインＤ，ｎ型のウエル層４２を電源電圧ＶＤＤに抵抗を介して吊った状態で、出力信号Ｓout を得る動作を考える。ここで、入力信号Ｓinとして、０からＶＤＤへと立ち上がる信号を与えた場合に、出力信号Ｓout が変化し始めてから所定のしきい値Ｖth（たとえば、ＶＤＤの１／２の値）へ到達するまでの時間ｔｐｄを求め、
【００３７】
【数３】
0003883593.tif 000004
なる式によって、容量値Ｃriseを求める。更に、入力信号Ｓinとして、ＶＤＤから０へと立ち下がる信号を与えた場合に、出力信号Ｓout が変化し始めてから所定のしきい値Ｖth（たとえば、ＶＤＤの１／２の値）へ到達するまでの時間ｔｐｄを求め、
【００３８】
【数４】
0003883593.tif 000005
なる式によって、容量値Ｃfallを求める。そして、
【００３９】
【数５】
0003883593.tif 000006
なる式によってＣriseとＣfallとの平均値Ｃを求めれば、この平均値Ｃの値がＰ型トランジスタＰＴｒの等価ゲート容量ＣＧになることが理論的に知られている。
【００４０】
そこで、回路シミュレータ３０に対して、所定のＰ型ＭＯＳＦＥＴについての回路情報を与え、線形抵抗の抵抗値Ｒ，電源電圧ＶＤＤ，しきい値Ｖthの値をそれぞれ適当に設定し、入力信号Ｓinを与えるシミュレーションを行えば、その結果として、出力信号Ｓout を得ることができ、時間ｔｐｄを求めることができる。そこで、上述の式を適用すれば、このトランジスタについての等価ゲート容量値ＣＧが得られることになる。
【００４１】
また、図１５に示すように、Ｎ型トランジスタＮＴｒのゲートに、適当な線形抵抗Ｒを介して入力信号Ｓinを与え、ソースＳ，ドレインＤ，半導体基板４０を抵抗を介して接地した状態で、出力信号Ｓout を得る動作を考え、入力信号Ｓinとして立ち上がり信号および立ち下がり信号を与えたときに、出力信号Ｓout が変化し始めてから所定のしきい値Ｖthへ到達するまでの時間ｔｐｄを求め、上述の式により容量値Ｃriseおよび容量値Ｃfallを求めれば、その平均値ＣがＮ型トランジスタＮＴｒの等価ゲート容量ＣＧになる。
【００４２】
そこで、回路シミュレータ３０に対して、所定のＮ型ＭＯＳＦＥＴについての回路情報を与え、線形抵抗の抵抗値Ｒ，電源電圧ＶＤＤ，しきい値Ｖthの値をそれぞれ適当に設定し、入力信号Ｓinを与えるシミュレーションを行えば、その結果として、出力信号Ｓout を得ることができ、時間ｔｐｄを求めることができる。そこで、上述の式を適用すれば、このトランジスタについての等価ゲート容量値ＣＧが得られることになる。
【００４３】
以上は、等価ゲート容量値ＣＧを得るための方法であるが、等価ドレイン容量値ＣＤを得るには、Ｐ型トランジスタＰＴｒの場合は、図１４の回路の代わりに図１６に示す回路を用いたシミュレーションを行えばよく、Ｎ型トランジスタＮＴｒの場合は、図１５の回路の代わりに図１７に示す回路を用いたシミュレーションを行えばよい。適用する式は、等価ゲート容量値ＣＧの場合に用いた式と全く同じである。
【００４４】
ここで、一般にトランジスタの等価抵抗Ｒがサイズに反比例し、等価ドレイン容量ＣＤ、等価ゲート容量ＣＧがサイズに比例するのに着目して、ある単位トランジスタについてこれらの特性値を求め、他のサイズのトランジスタについては単純な比例計算を行って概算することによって、シミュレーションの実行回数を最小限に抑えるようにして、処理時間をより短くすることができる。
【００４５】
＜イントリンシックディレイｔinの算出＞
ＭＯＳＦＥＴについてのイントリンシックディレイｔinとは、ＭＯＳＦＥＴを無負荷状態にした場合に、入力に応じた変化が出力に現れるまでの遅れ時間である。すなわち、Ｐ型トランジスタＰＴｒの場合は、図８に示すように、入力信号Ｓinに対して出力信号Ｓout が得られた場合、遅延時間ｄ０がイントリンシックディレイになり、Ｎ型トランジスタＮＴｒの場合は、図１１に示すように、入力信号Ｓinに対して出力信号Ｓout が得られた場合、遅延時間ｄ０がイントリンシックディレイになる。したがって、回路シミュレータによって、このような入力信号Ｓinを与えたときの出力信号Ｓout を求めるシミュレーションを行えば、それぞれの場合のイントリンシックディレイを求めることができる。ただし、シミュレーションを行う場合、各トランジスタは無負荷状態にしておく必要があり、また、ソース／ドレイン容量も零として扱う必要がある。
【００４６】
＜遅延時間の算出＞
さて、上述した各方法により、個々のトランジスタについて、等価抵抗Ｒ，等価ドレイン容量ＣＤ，等価ゲート容量ＣＧ，イントリンシックディレイｔinなる特性値が得られたことになる。遅延時間演算装置１０は、求まった特性値Ｒ，ＣＤ，ＣＧを用いて集積回路に等価なＲＣ等価回路を生成し、このＲＣ等価回路についてイントリンシックディレイｔinを考慮して遅延時間の演算を行うことになる。この遅延時間の算出演算は、具体的には次のようにして行われる。
【００４７】
まず、候補となる集積回路の全遅延時間を、外部の駆動回路から初段のＭＯＳＦＥＴへ信号が伝播するまでに生じる入力段遅延時間と、初段のＭＯＳＦＥＴから最終段のＭＯＳＦＥＴへ信号が伝播するまでに生じる中間段遅延時間と、最終段のＭＯＳＦＥＴから外部の負荷回路へ信号が伝播するまでに生じる出力段遅延時間と、の３つに分けて取扱い、最後にこれら３つの遅延時間の総和を求め、この総和を全遅延時間とする。たとえば、図１８に示す回路図で説明しよう。この回路図には、入力側駆動回路１と設計対象回路２と出力側駆動回路３とが示されている。各回路には、それぞれＭＯＳＦＥＴが複数段接続されている。ここで、入力段遅延時間は、入力側駆動回路１から設計対象回路２内の初段のトランジスタＴ１へ信号が伝播するまでに生じる遅延時間であり、中間段遅延時間は、設計対象回路２内の初段のトランジスタＴ１から最終段のトランジスタＴｎへ信号が伝播するまでに生じる遅延時間であり、出力段遅延時間は、設計対象回路２内の最終段のトランジスタＴｎから出力側負荷回路３へ信号が伝播するまでに生じる遅延時間である。
【００４８】
以下、これら３つの遅延時間の算出方法のそれぞれについて説明する。なお、通常用いられているＭＯＳＦＥＴ集積回路は、図１９に示すように、Ｐ型トランジスタＰＴｒとＮ型トランジスタＮＴｒとを一対にして用いるＣＭＯＳ回路であるため、ここでは、このようなＣＭＯＳ回路が直列に多段接続されている場合を前提として、以下の説明を行うことにする。この場合、入力信号Ｓinは、Ｐ型トランジスタＰＴｒおよびＮ型トランジスタＮＴｒの両ゲートに与えられ、Ｐ型トランジスタＰＴｒのソースは電源電圧ＶＤＤに接続され、Ｎ型トランジスタＮＴｒのソースは接地され、両トランジスタのドレインから出力信号Ｓout が得られることになる。たとえば、図２０に示すように、入力信号Ｓinとして、電圧０と電圧ＶＤＤとを交互にとる矩形波を用いたとすると、これに応じた出力信号Ｓout が得られることになる。ここで、入力信号Ｓinが電圧０である期間は、Ｐ型トランジスタＰＴｒが「ｏｎ」の状態になっているが、入力信号Ｓinが電圧ＶＤＤである期間は、Ｎ型トランジスタＮＴｒが「ｏｎ」の状態になっている。したがって、入力信号Ｓinが電圧０から電圧ＶＤＤに立ち上がる動作は、Ｎ型トランジスタＮＴｒによる動作となり、このときの遅れ時間ｔinn はＮ型トランジスタＮＴｒのイントリンシックディレイとなる。逆に、入力信号Ｓinが電圧ＶＤＤから電圧０に立ち下がる動作は、Ｐ型トランジスタＰＴｒによる動作となり、このときの遅れ時間ｔinp はＰ型トランジスタＰＴｒのイントリンシックディレイとなる。
【００４９】
はじめに、入力段遅延時間の算出方法を説明する。図２１は、出力信号Ｓout が立ち上がるときの立ち上がり遅延Ｔpdr を求めるための入力段遅延時間算出回路を示す図であり、この回路では分布定数系の取り扱いがなされている。すなわち、この回路図において、抵抗Ｒは、駆動Ｐ型トランジスタＰＴｒの出力等価抵抗の値であり、図１８に示す回路図では、入力側駆動回路１内のＰ型のトランジスタＴ０の出力等価抵抗に相当する。また、図２１のＲＴおよびＣＴは、入力段の分布定数線路の抵抗および容量であり、図１８に示す回路図では、トランジスタＴ０からトランジスタＴ１に至るまでの信号路を分布定数線路として取り扱ったときの抵抗および容量に相当するものである。更に、図２１のＣＬは、分布定数線路終端部にある容量であり、図１８に示す回路図では、設計対象回路２の初段トランジスタＴ１の等価ゲート容量ＣＧに相当するものである。
【００５０】
この図２１に示すような算出回路（線形ＲＣ等価回路）の立ち上がり遅延Ｔpdr は、基本的な電気回路理論から、
【００５１】
【数６】
0003883593.tif 000007
なる式によって得られることが知られている。ここで、ｔinp は、駆動Ｐ型トランジスタＰＴｒ（図１８の回路では、トランジスタＴ０）のイントリンシックディレイであり、そのうしろの項は、このＲＣ等価回路の遅延時間である。ここで、ＶＤＤは電源電圧、Ｖthはしきい値電圧であり、σは、
【００５２】
【数７】
0003883593.tif 000008
なる式でＲｔおよびＣｔを定義したときに、
【００５３】
【数８】
0003883593.tif 000009
なる式で表される係数であり、また、Ａは、
【００５４】
【数９】
0003883593.tif 000010
なる式で表される係数である。
【００５５】
一方、図２２は、出力信号Ｓout が立ち下がるときの立ち下がり遅延Ｔpdf を求めるための入力段遅延時間算出回路を示す図であり、この回路でも分布定数系の取り扱いがなされている。この回路図の各構成要素は、図２１の回路と全く同じであり、その立ち下がり遅延Ｔpdf は、基本的な電気回路理論から、
【００５６】
【数１０】
0003883593.tif 000011
なる式によって得られることが知られている。ここで、ｔinn は、駆動Ｎ型トランジスタＮＴｒ（図１８の回路では、トランジスタＴ０）のイントリンシックディレイであり、そのうしろの項は、このＲＣ等価回路の遅延時間である。
【００５７】
次に、中間段遅延時間の算出方法を説明する。図２３は、出力信号Ｓout が立ち上がるときの立ち上がり遅延Ｔpdr を求めるための中間段遅延時間算出回路を示す図であり、この回路では集中定数系の取り扱いがなされている。中間段は、直列接続されている個々のトランジスタごとに、それぞれ別個に遅延時間が求められ、最終的に全段の合計遅延時間が求められる。図２３の回路図において、抵抗Ｒは、自段Ｐ型トランジスタＰＴｒの等価抵抗の値であり、容量ＣＤは、自段トランジスタの等価ドレイン容量の値であり、容量ＣＧは、次段トランジスタの等価ゲート容量の値である。たとえば、図１８に示す設計対象回路２内の初段トランジスタＴ１についてこれを適用すれば、抵抗ＲはトランジスタＴ１自身の等価抵抗値、容量ＣＤはトランジスタＴ１自身の等価ドレイン容量値、容量ＣＧは、次段のトランジスタＴ２の等価ゲート容量値に相当する。
【００５８】
この図２３に示すような算出回路（線形ＲＣ等価回路）の立ち上がり遅延Ｔpdr は、基本的な電気回路理論から、
【００５９】
【数１１】
0003883593.tif 000012
なる式によって得られることが知られている。ここで、ｔinp は、自段のＰ型トランジスタＰＴｒのイントリンシックディレイであり、そのうしろの項は、このＲＣ等価回路の遅延時間である。なお、ＶＤＤは電源電圧、Ｖthはしきい値電圧、そして容量Ｃは、容量ＣＤと容量ＣＧとの和である。
【００６０】
一方、図２４は、出力信号Ｓout が立ち下がるときの立ち下がり遅延Ｔpdf を求めるための中間段遅延時間算出回路を示す図であり、この回路でも集中定数系の取り扱いがなされている。この回路図の各構成要素は、図２３の回路と全く同じであり、その立ち下がり遅延Ｔpdf は、基本的な電気回路理論から、
【００６１】
【数１２】
0003883593.tif 000013
なる式によって得られることが知られている。ここで、ｔinn は、自段のＮ型トランジスタＮＴｒのイントリンシックディレイであり、そのうしろの項は、このＲＣ等価回路の遅延時間である。
【００６２】
図１８に示す回路の中間段遅延時間は、初段トランジスタＴ１〜最終段より１段前のトランジスタＴ（ｎ−１）までの個々のトランジスタについて、それぞれ上述のような遅延時間を算出し、その合計を求めることによって得られる。
【００６３】
最後に、出力段遅延時間の算出方法を説明する。図２５は、出力信号Ｓout が立ち上がるときの立ち上がり遅延Ｔpdr を求めるための出力段遅延時間算出回路を示す図であり、この回路では分布定数系の取り扱いがなされている。すなわち、この回路図において、抵抗Ｒは、自段Ｐ型トランジスタＰＴｒの等価抵抗の値であり、図１８に示す回路図では、設計対象回路２内の最終段トランジスタＴｎの等価抵抗に相当する。また、図２５のＲＴおよびＣＴは、出力段の分布定数線路の抵抗および容量であり、図１８に示す回路図では、トランジスタＴｎからトランジスタＴ（ｎ＋１）に至るまでの信号路を分布定数線路として取り扱ったときの抵抗および容量に相当するものである。更に、図２５のＣＬは、分布定数線路終端部にある容量であり、図１８に示す回路図では、出力側負荷回路３内のトランジスタＴ（ｎ＋１）の等価ゲート容量ＣＧに相当するものである。この図２５に示す出力段遅延時間算出回路の立ち上がり遅延Ｔpdr は、前述した図２１に示す入力段遅延時間算出回路と同様の式により求まる。
【００６４】
一方、図２６は、出力信号Ｓout が立ち下がるときの立ち下がり遅延Ｔpdf を求めるための出力段遅延時間算出回路を示す図であり、この回路でも分布定数系の取り扱いがなされている。この回路図の各構成要素は、図２５の回路と全く同じであり、その立ち下がり遅延Ｔpdf は、図２２に示す入力段遅延時間算出回路と同様の式により求まる。
【００６５】
【発明の効果】
以上のとおり本発明に係るＭＯＳＦＥＴ集積回路の設計支援装置によれば、各トランジスタを線形ＲＣ直列等価回路に置き換えて遅延時間を演算するようにしたため、短時間で最適な回路設計が可能になる。
【図面の簡単な説明】
【図１】本発明の適用対象となる回路の利用形態を示すブロック図である。
【図２】同一機能の回路を、段数や物理的なサイズの異なるトランジスタで構成した例を示す回路図である。
【図３】本発明に係る集積回路の設計支援装置で行われる遅延時間の演算手法の原理を説明するための単純なＭＯＳＦＥＴ回路の一例を示す回路図である。
【図４】図３に示すトランジスタについてのＲＣ等価回路の具体例を示す回路図である。
【図５】本発明に係る設計支援装置により最適回路設計を行う手順を説明する流れ図である。
【図６】本発明に係る設計支援装置の基本構成を示すブロック図である。
【図７】一般的なＰ型ＭＯＳＦＥＴからなる回路の動作を説明するための回路図である。
【図８】図７に示すＰ型トランジスタＰＴｒの動作特性を示す波形図である。
【図９】図７に示すＰ型トランジスタＰＴｒについての負荷容量Ｃと遅延時間ｔｐｄとの線形関係を示すグラフである。
【図１０】一般的なＮ型ＭＯＳＦＥＴからなる回路の動作を説明するための回路図である。
【図１１】図１０に示すＮ型トランジスタＮＴｒの動作特性を示す波形図である。
【図１２】一般的なＮ型トランジスタＮＴｒの構造を示す側断面図である。
【図１３】一般的なＰ型トランジスタＰＴｒの構造を示す側断面図である。
【図１４】Ｐ型トランジスタＰＴｒについての等価ゲート容量ＣＧをシミュレーションによって求めるときに用いる回路図である。
【図１５】Ｎ型トランジスタＮＴｒについての等価ゲート容量ＣＧをシミュレーションによって求めるときに用いる回路図である。
【図１６】Ｐ型トランジスタＰＴｒについての等価ドレイン容量ＣＤをシミュレーションによって求めるときに用いる回路図である。
【図１７】Ｎ型トランジスタＮＴｒについての等価ドレイン容量ＣＤをシミュレーションによって求めるときに用いる回路図である。
【図１８】図１に示す回路の内容をトランジスタレベルで詳細に示した回路図である。
【図１９】Ｐ型トランジスタＰＴｒとＮ型トランジスタＮＴｒとを一対にして用いる一般的なＣＭＯＳ回路を示す回路図である。
【図２０】図１９に示すＣＭＯＳ回路の動作を説明する波形図である。
【図２１】立ち上がり遅延Ｔpdr を求めるための入力段遅延時間算出回路を示す回路図である。
【図２２】立ち下がり遅延Ｔpdf を求めるための入力段遅延時間算出回路を示す回路図である。
【図２３】立ち上がり遅延Ｔpdr を求めるための中間段遅延時間算出回路を示す回路図である。
【図２４】立ち下がり遅延Ｔpdf を求めるための中間段遅延時間算出回路を示す回路図である。
【図２５】立ち上がり遅延Ｔpdr を求めるための出力段遅延時間算出回路を示す回路図である。
【図２６】立ち下がり遅延Ｔpdf を求めるための出力段遅延時間算出回路を示す回路図である。
【符号の説明】
１…入力側駆動回路
２…設計対象回路
３…出力側負荷回路
１０…遅延時間演算装置
２０…回路情報提供装置
３０…回路シミュレータ
４０…ｐ型半導体基板
４１…ゲート絶縁層
４２…ｎ型のウエル層
Ｃ，ＣＴ，ＣＬ…容量
ＣＤ，ＣＤＡ，ＣＤＢ…ドレイン容量
ＣＧ，ＣＧＢ，ＣＧＣ…ゲート容量
ｄ０…遅延時間
Ｄ…ドレイン
Ｇ…ゲート
ＮＴｒ…Ｎ型トランジスタ
ＰＴｒ…Ｐ型トランジスタ
Ｒ，ＲＴ…抵抗
ＲＡ，ＲＢ…等価抵抗
Ｓ…ソース
Ｓin…入力信号
Ｓout …出力信号
ｔｐｄ…遅延時間
ＴｒＡ〜ＴｒＣ，Ｔ０，Ｔ１〜Ｔｎ…ＭＯＳＦＥＴ
Ｔpdr …立ち上がり遅延
Ｔpdf …立ち下がり遅延
ＶＤＤ…電源電圧
Ｖth…しきい値電圧
【図１】
0003883593.tif 000014
【図２】
0003883593.tif 000015
【図３】
0003883593.tif 000016
【図４】
0003883593.tif 000017
【図５】
0003883593.tif 000018
【図６】
0003883593.tif 000019
【図７】
0003883593.tif 000020
【図８】
0003883593.tif 000021
【図９】
0003883593.tif 000022
【図１０】
0003883593.tif 000023
【図１１】
0003883593.tif 000024
【図１２】
0003883593.tif 000025
【図１３】
0003883593.tif 000026
【図１４】
0003883593.tif 000027
【図１５】
0003883593.tif 000028
【図１６】
0003883593.tif 000029
【図１７】
0003883593.tif 000030
【図１８】
0003883593.tif 000031
【図１９】
0003883593.tif 000032
【図２０】
0003883593.tif 000033
【図２１】
0003883593.tif 000034
【図２２】
0003883593.tif 000035
【図２３】
0003883593.tif 000036
【図２４】
0003883593.tif 000037
【図２５】
0003883593.tif 000038
【図２６】
0003883593.tif 000039