(57)【特許請求の範囲】
【請求項１】
２つの負荷トランジスタＱ５，Ｑ６、２つの駆動トランジスタＱ３，Ｑ４、および２つの転送トランジスタＱ１，Ｑ２を含むメモリセル部と、少なくともＭＯＳトランジスタを含む周辺回路部とを含む半導体装置であって、
前記メモリセルは、
半導体基板上に形成された第１および第２のゲート−ゲート接続層、
前記第１および第２のゲート−ゲート接続層上に形成された第１層目の層間絶縁層、
前記第１層目の層間絶縁層に形成された第１のコンタクト部、
前記第１層目の層間絶縁層上に形成された第１および第２のドレイン−ドレイン接続層、
前記第１および第２のドレイン−ドレイン接続層上に形成された第２層目の層間絶縁層、
前記第２層目の層間絶縁層上に形成された第１および第２のドレイン−ゲート接続層、
前記第２層目の層間絶縁層に形成された第２のコンタクト部、
前記第１および第２のドレイン−ゲート接続層上に形成された第３層目の層間絶縁層、
前記第３層目の層間絶縁層上に形成された上部配線層、
を含み、
前記第１のゲート−ゲート接続層は、前記負荷トランジスタＱ５のゲートと、前記駆動トランジスタＱ３のゲートとを接続し、
前記第２のゲート−ゲート接続層は、前記負荷トランジスタＱ６のゲートと、前記駆動トランジスタＱ４のゲートとを接続し、
前記第１のドレイン−ドレイン接続層は、前記負荷トランジスタＱ５のドレインと、前記駆動トランジスタＱ３のドレインとを接続し、
前記第２のドレイン−ドレイン接続層は、前記負荷トランジスタＱ６のドレインと、前記駆動トランジスタＱ４のドレインとを接続し、
前記第１および第２のドレイン−ゲート接続層は、
前記第１のドレイン−ゲート接続層は、前記第１のドレイン−ドレイン接続層と前記第２のゲート−ゲート接続層とを接続し、
前記第２のドレイン−ゲート接続層は、前記第２のドレイン−ドレイン接続層と前記第１のゲート−ゲート接続層とを接続し、
前記第１および第２のゲート−ゲート接続層、前記第１および第２のドレイン−ドレイン接続層、および前記第１および第２のドレイン−ゲート接続層は、それぞれ異なる層にあり、
前記第１および第２のドレイン−ドレイン接続層と同一の成膜工程により形成され、前記上部配線層と前記転送トランジスタＱ１，Ｑ２のソース／ドレインとの接続に用いられる第１のコンタクトパッド層をさらに含み、
前記第２のコンタクト部が、前記第１のコンタクトパッド層を介して前記第１のコンタクト部上に形成され、
前記第１および第２のドレイン−ドレイン接続層は、高融点金属の窒化物層を含み、
前記周辺回路部は、
少なくとも前記第１層目の層間絶縁層、前記第２層目の層間絶縁層、および該第２層目の層間絶縁層上に形成された第１の配線層を含み、
前記ドレイン−ゲート接続層と前記第１の配線層とが、同じレベルの層に形成されている、半導体装置。
【請求項２】
請求項１において、
前記周辺回路部は、前記第３層目の層間絶縁層と、該第３層目の層間絶縁層上に形成された第２の配線層とを含み、
前記上部配線層と前記第２の配線層とが、同じレベルの層に形成されている、半導体装置。
【請求項３】
請求項２において、
前記上部配線層がビット配線層である、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記ドレイン−ドレイン接続層の厚さが、５０〜２００ｎｍである、半導体装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記ドレイン−ドレイン接続層のシート抵抗値が、５０Ω／□以下である、半導体装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記第１層目の層間絶縁層および前記第２層目の層間絶縁層を貫通する第３のコンタクト部、をさらに含む、半導体装置。
【請求項７】
請求項６において、
前記第１および第２ゲート−ゲート接続層と前記第１および第２ドレイン−ドレイン接続層とが、前記第１および第２ドレイン−ゲート接続層を介して接続されている、半導体装置。
【請求項８】
請求項６または７において、
前記第１および第２ゲート−ゲート接続層と前記第１および第２ドレイン−ゲート接続層とが、前記第３のコンタクト部を介して接続されている、半導体装置。
【請求項９】
請求項６〜８のいずれかにおいて、
前記第２のコンタクト部は、前記第１および第２ドレイン−ドレイン接続層上に形成され、かつ該第１および第２ドレイン−ドレイン接続層と前記第１および第２ドレイン−ゲート接続層とを接続している、半導体装置。
【請求項１０】
請求項６〜９のいずれかにおいて、
前記第３のコンタクト部を構成する第３のコンタクトホールのアスペクト比が、６以下である、半導体装置。
【請求項１１】
請求項１〜１０のいずれかにおいて、
前記ドレイン−ドレイン接続層は、さらに、高融点金属からなる金属層を含む、半導体装置。
【請求項１２】
請求項１１において、
前記ドレイン−ドレイン接続層は、前記高融点金属層からなる金属層と前記高融点金属の窒化物層との二層構造である、半導体装置。
【請求項１３】
請求項１〜１２のいずれかにおいて、
前記半導体基板上に、窒化シリコンまたは酸化シリコンを主成分とする酸化窒化シリコン絶縁層が形成されている、半導体装置。
【請求項１４】
請求項１〜１３のいずれかにおいて、
前記半導体基板と前記ドレイン−ドレイン接続層との間の距離が、３００〜１０００ｎｍである、半導体装置。
【請求項１５】
請求項１〜１４のいずれかにおいて、
前記ドレイン−ドレイン接続層と前記ドレイン−ゲート接続層との間の距離が、２００〜６００ｎｍである、半導体装置。
【請求項１６】
請求項１〜１５のいずれかにおいて、
前記半導体基板と前記ドレイン−ゲート接続層との間の距離が、１４００ｎｍ以下である、半導体装置。
【請求項１７】
請求項１〜１６のいずれかにおいて、
さらに、他の回路領域が混載された、半導体装置。
【請求項１８】
請求項１７において、
前記他の回路領域は、少なくともロジックを含む、半導体装置。
【請求項１９】
請求項１に記載の半導体装置の製造方法であって、以下の工程（ａ）〜（ｊ）を含む、半導体装置の製造方法。
（ａ）前記メモリセルの前記半導体基板上に第１および第２のゲート−ゲート接続層を形成するとともに、前記周辺回路部の前記半導体基板上にゲート電極層を形成する工程、
（ｂ）前記ゲート電極層および前記第１および第２のゲート−ゲート接続層が形成された前記半導体基板上に、第１層目の層間絶縁層を形成する工程、
（ｃ）前記第１層目の層間絶縁層に、第１のコンタクト部を形成する工程、
（ｄ）前記第１層目の層間絶縁層上に、前記第１のコンタクト部と前記第２のコンタクト部とを接続するための第１のコンタクトパッド層を形成するとともに、前記メモリセル領域において、第１および第２のドレイン−ドレイン接続層を形成する工程、
（ｅ）前記第１層目の層間絶縁層の上に、第２層目の層間絶縁層を形成する工程、
（ｆ）前記第２層目の層間絶縁層に、第２のコンタクト部を形成する工程、
（ｇ）前記メモリセルの前記第２層目の層間絶縁層上に第１および第２のドレイン−ゲート接続層を形成するとともに、前記周辺回路部の前記第２層目の層間絶縁層上に第１の配線層を形成する工程、
（ｈ）前記第１層目の層間絶縁層および前記第２層目の層間絶縁層を貫通する第３のコンタクト部を形成する工程、
（ｉ）前記第２層目の層間絶縁層上に、第３層目の層間絶縁層を形成する工程、および
（ｊ）前記メモリセルの前記第３層目の層間絶縁層上に上部配線層を形成する工程。
【請求項２０】
請求項１９において、
前記工程（ｊ）において、前記メモリセルの前記第３層目の層間絶縁層上に上部配線層を形成するとともに、前記周辺回路部の前記第３層目の層間絶縁層上に第２の配線層を形成する、半導体装置の製造方法。
【請求項２１】
請求項１９または２０において、
前記工程（ａ）に引き続いて、前記半導体基板上に、窒化シリコンまたは酸化シリコンを主成分とする酸化窒化シリコン絶縁層を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＲＡＭ（Static Random Access Memory）を含む半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
半導体記憶装置の一種であるＳＲＡＭは、リフレッシュ動作が不要なためシステム構成の簡略化が可能であり、かつ待機時の消費電流が極めて少ないという特徴を有する。このため、例えば携帯電話のように、部品数が制限され、かつ低消費電力化が要求される携帯機器のメモリに好適に使用される。
【０００３】
ＳＲＡＭは一般に、それぞれ負荷トランジスタと駆動トランジスタを含む２つのインバータで構成されるフリップフロップにより情報を記憶する。フリップフロップは、一方のインバータのゲート電極をもう一方のインバータのドレインに接続することにより構成される。つまり、フリップフロップは、一方のインバータともう一方のインバータとをクロスカップル接続したものである。
【０００４】
一方、現在、携帯機器の小型化が強く求められており、これを達成するための一手段として、ＳＲＡＭのメモリセルの小型化が要求されている。例えば、フリップフロップを二層で作製することによりＳＲＡＭの小型化を図ろうという試みがなされている。
【０００５】
フリップフロップを二層で作製する場合、例えば、インバータのドレイン同士を接続する層と、インバータのドレインとゲートを接続する層とを一層の導電層として形成することにより、クロスカップル接続ができる。この構造によれば、かかる導電層は、一方のインバータのドレインが形成された領域と、他方のインバータのゲートが形成された領域と、これらを連結する領域とにわたって形成される。よって、この導電層は、三つの端部を有するパターン（例えば、Ｔ字状やｈ字状のような分岐部を有するパターン）や、互いに腕部分が入り込み合った渦巻き状のパターンとなる。例えば、Ｔ字状の分岐部を有するパターンとしては、特開平１０−４１４０９号公報の図２に開示されている。Ｔ字状の分岐部を有するパターンとしては、例えば、M.Ishida, et.al., IEDM Tech.Digest(1998)，第２０１頁の図４（ｂ）に開示されている。渦巻き状のパターンとしては、例えば、M.Ishida, et.al., IEDM Tech.Digest(1998)，第２０１頁の図３（ｂ）に開示されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述したパターンを有するＳＲＡＭの場合、フリップフロップが二層から構成されるために、各層のパターンが複雑であり、パターンを微細化すると、フォトエッチング工程での正確な形状の再現が容易でなく、所望のパターンが得られない。このため、メモリサイズを小型化するのが難しいという問題が生じていた。
【０００７】
本発明の目的は、メモリセルサイズの小型化を達成することができる半導体装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、
２つの負荷トランジスタ、２つの駆動トランジスタ、および２つの転送トランジスタを含むメモリセルを含むメモリセル部と、少なくともＭＯＳトランジスタを含む周辺回路部とを含む半導体装置であって、
前記メモリセルは、
第１および第２のゲート−ゲート接続層、第１および第２のドレイン−ドレイン接続層、第１および第２のドレイン−ゲート接続層、を含み、
前記ゲート−ゲート接続層は、半導体基板上に形成され、
前記ドレイン−ドレイン接続層は、第１層目の層間絶縁層上に形成され、かつ、前記負荷トランジスタのドレインと、前記駆動トランジスタのドレインとを接続し、
前記ドレイン−ゲート接続層は、第２層目の層間絶縁層上に形成され、
前記第１のドレイン−ゲート接続層は、前記第１のドレイン−ドレイン接続層と前記第２のゲート−ゲート接続層とを接続し、
前記第２のドレイン−ゲート接続層は、前記第２のドレイン−ドレイン接続層と前記第１のゲート−ゲート接続層とを接続し、
前記ゲート−ゲート接続層、前記ドレイン−ドレイン接続層、および前記ドレイン−ゲート接続層は、それぞれ異なる層にあり、
前記周辺回路部は、
少なくとも前記第１層目の層間絶縁層、前記第２層目の層間絶縁層、および該第２層目の層間絶縁層上に形成された第１の配線層を含み、
前記ドレイン−ゲート接続層と前記第１の配線層とが、同じレベルの層に形成されている。
【０００９】
ここで、周辺回路部とは、メモリセル部の周辺に形成され、前記メモリセル部を制御しまたは駆動させるための回路やメモリセルを使用して動作する回路等をいう。周辺回路部としては、例えば、アドレスデコーダ、センスアンプ、アドレスバッファ、制御回路、ＭＣＵ・ＭＰＵ等のマイクロコンピュータ等が挙げられる。
【００１０】
本発明の半導体装置によれば、前記メモリセル部の前記ゲート−ゲート接続層が半導体基板上に形成され、前記ドレイン−ドレイン接続層が前記第１層目の層間絶縁層上に形成され、さらに、前記ドレイン−ゲート接続層が第２層目の層間絶縁層上に形成されており、これら三つの層によりメモリセル内にフリップフロップが形成されている。したがって、二層からフリップフロップを形成する場合に比べて、各層のパターンを単純化することができるため、より小型化された半導体装置にすることができる。
【００１１】
また、本発明において、「同じレベルの層に形成されている」とは、代表的には、同一の成膜工程にて形成されていることをいう。この構成によれば、前記ドレイン−ゲート接続層と前記第１の配線層とが同じレベルの層に形成されていることにより、両者を同じ工程で形成することができるため、生産コストを低減できる。
【００１２】
また、前記メモリセルは、第３層目の層間絶縁層上に形成された上部配線層を含み、前記周辺回路部は、前記第３層目の層間絶縁層と、該第３層目の層間絶縁層上に形成された第２の配線層とを含み、前記上部配線層と前記第２の配線層とを、同じレベルの層に形成することができる。この構成によれば、前述した効果をさらに奏することができる。さらに、この場合、前記上部配線層をビット配線層とすることができる。
【００１３】
本発明にかかる半導体装置は、さらに、以下の態様をとることができる。
【００１４】
（１）前記ドレイン−ドレイン接続層の厚さは、５０〜２００ｎｍであることが望ましく、かつ、そのシート抵抗値は、５０Ω／□以下であることが望ましい。この構成によれば、デバイスの用途に応じて適切な厚さおよび抵抗値を有する前記ドレイン−ドレイン接続層を得ることができる。さらに、前記ドレイン−ドレイン接続層が上記に示す厚さを有することにより、かかる層のパターニングにおいてフォーカスマージンを大きくすることができる。これにより、前記ドレイン−ドレイン接続層の配線密度および歩留まりを高めることができる。
【００１５】
（２）本発明の半導体装置は、前記第１層目の層間絶縁層に形成された第１のコンタクト部、前記第２層目の層間絶縁層に形成された第２のコンタクト部、および前記第１層目の層間絶縁層および前記第２層目の層間絶縁層を貫通する第３のコンタクト部を含むものとすることができる。第３のコンタクト部の構成は、第１のコンタクト部と第２のコンタクト部とをつなぐ接続層を必要としない。したがって、微小領域に対しては、第３のコンタクト部を形成することにより、コンタクト部の位置に自由度ができ、メモリサイズの縮小が可能となる。
【００１６】
この態様の場合、前記ゲート−ゲート接続層と前記ドレイン−ドレイン接続層とが、前記第１のコンタクト部を介して接続されていることが望ましい。
【００１７】
さらに、前記ゲート−ゲート接続層と前記ドレイン−ゲート接続層とが、前記第３のコンタクト部を介して接続されていることが望ましい。
【００１８】
（３）第１のコンタクトパッド層は、前記ドレイン−ドレイン接続層と同一の成膜工程により形成され、前記上部配線層と前記転送トランジスタのソース／ドレインとの接続に用いられる。そして、前記第２のコンタクト部は、前記第１のコンタクトパッド層を介して前記第１のコンタクト部上に形成されていることが望ましい。
【００１９】
ここで、コンタクトパッド層とは、半導体基板のトランジスタ形成面と垂直な方向に重ねて形成された２つのコンタクト部の間に設けられる導電層をいう。この構成によれば、前記第２のコンタクト部と前記第１のコンタクト部とをより確実に接続を行うことができる。
【００２０】
（４）前記第２のコンタクト部は、前記ドレイン−ドレイン接続層上に形成され、かつ該ドレイン−ドレイン接続層と前記ドレイン−ゲート接続層とを接続することができる。
【００２１】
（５）前記第３のコンタクト部を構成する第３のコンタクトホールのアスペクト比は、６以下であることが望ましい。ここで、アスペクト比とは、コンタクトホールの下端部の径に対する該コンタクトホールの深さをいう。この構成によれば、径の小さいコンタクト部であっても、より確実に開口が可能であり、前記ドレイン−ゲート接続層と前記ゲート−ゲート接続層を接続することができる。
【００２２】
（６）前記ドレイン−ドレイン接続層は、高融点金属の窒化物層を含むことができる。この構成によれば、厚さがより薄い層を形成することができるため、精度の高い加工が可能である。厚さがより薄い層は、かかる層のパターニングにおいて、段差が少ないためフォーカスマージンを大きくすることができ、前記ドレイン−ドレイン接続層の配線密度および歩留まりを高めることができる。
【００２３】
この場合、前記ドレイン−ドレイン接続層は、さらに、高融点金属からなる金属層を含むことができる。この構成によれば、さらに、前記ドレイン−ドレイン接続層の低抵抗化、膜厚の薄膜化が可能となる。
【００２４】
（７）前記半導体基板上には、窒化シリコンまたは酸化シリコンを主成分とする酸化窒化シリコン絶縁層が形成されていることが望ましい。この構成によれば、後に詳述する理由により、前記半導体基板上に形成された前記第１のコンタクト部の位置ずれによる影響を低減することができる。
【００２５】
（８）前記半導体基板と前記ドレイン−ドレイン接続層との間の距離は、３００〜１０００ｎｍであるのが望ましい。また、前記ドレイン−ドレイン接続層と前記ドレイン−ゲート接続層との間の距離は、２００〜６００ｎｍであるのが望ましい。さらに、前記半導体基板と前記ドレイン−ゲート接続層との間の距離は、１４００ｎｍ以下であるのが望ましい。この構成によれば、メモリセルの小型化を図ることができる。
【００２６】
本発明にかかる半導体装置は、さらに、他の回路領域を混載させることができる。この場合、前記他の回路領域は、少なくともロジックを含むものを用いる。例えば、フラッシュメモリ、セルベース回路、ＲＯＭなどのメモリ回路、ＲＩＳＣ（Reduced Instruction Set Computer）、ＩＰ（Intellectual Property）マクロ、アナログ回路などをあげることができる。この構成によれば、前記回路領域における素子分離領域、ゲート絶縁層、ゲート電極、層間絶縁層、配線層等の形成工程が、前記メモリセル部の形成工程と共通化されて、少ない工程数で製造が可能である。
【００２７】
本発明の半導体装置の製造方法は、２つの負荷トランジスタ、２つの駆動トランジスタ、および２つの転送トランジスタを含む複数のメモリセルを含むメモリセル部と、少なくともＭＯＳトランジスタを含む周辺回路部とを、それぞれ、半導体基板の所定領域に形成する半導体装置の製造方法であって、以下の工程（ａ）〜（ｅ）を含む。
【００２８】
（ａ）前記メモリセルの前記半導体基板上にゲート−ゲート接続層を形成するとともに、前記周辺回路部の前記半導体基板上にゲート電極層を形成する工程、（ｂ）前記ゲート電極層および前記ゲート−ゲート接続層が形成された前記半導体基板上に、第１層目の層間絶縁層を形成する工程、
（ｃ）前記メモリセル領域の前記第１層目の層間絶縁層上に、ドレイン−ドレイン接続層を形成する工程、
（ｄ）前記第１層目の層間絶縁層の上に、第２層目の層間絶縁層を形成する工程、および
（ｅ）前記メモリセルの前記第２層目の層間絶縁層上にドレイン−ゲート接続層を形成するとともに、前記周辺回路部の前記第２層目の層間絶縁層上に第１の配線層を形成する工程。
【００２９】
この半導体装置の製造方法によれば、より小型化された半導体装置内に、互いに異なる機能を有する複数の回路群を精度良く作製することができる。また、歩留まりが高い半導体装置を得ることができる。
【００３０】
本発明にかかる半導体装置の製造方法は、さらに、以下の態様をとることができる。  （１）さらに、以下の工程（ｆ）および（ｇ）を含むことができる。
【００３１】
（ｆ）前記第２層目の層間絶縁層上に、第３層目の層間絶縁層を形成する工程、および
（ｇ）前記メモリセルの前記第３層目の層間絶縁層上に上部配線層を形成するとともに、前記周辺回路部の前記第３層目の層間絶縁層上に第２の配線層を形成する工程。
【００３２】
（２）前記工程（ｈ）において、
前記上部配線層の形成と同一工程にて、前記周辺回路部の前記第３層目の層間絶縁層上に第２の配線層を形成することができる。
【００３３】
前記方法によれば、前記メモリセルのドレイン−ゲート接続層と前記周辺回路部の第１の配線層、および前記メモリセルの上部配線層と周辺回路部の第２の配線層を、それぞれ同一工程にて形成することができるので、より短工程で形成することができる。これにより、生産コストの低減を図ることができる。
【００３４】
（３）前記工程（ａ）に引き続いて、前記半導体基板上に窒化シリコンまたは酸化シリコンを主成分とする酸化窒化シリコン絶縁層を形成することができる。
【００３５】
（４）さらに、以下の工程（ｈ）〜（ｊ）を含むことができる。
【００３６】
（ｈ）前記第１層目の層間絶縁層に、第１のコンタクト部を形成する工程、
（ｉ）前記第１層目の層間絶縁層および前記第２層目の層間絶縁層を貫通する第３のコンタクト部を形成する工程、および
（ｊ）前記第２層目の層間絶縁層に、第２のコンタクト部を形成する工程。
【００３７】
この半導体装置の製造方法によれば、小型化されたメモリセルを含む半導体装置を精度良く得ることができる。
【００３８】
（５）前記ドレイン−ドレイン接続層の形成と同時に、前記第１層目の層間絶縁層上に、前記第１のコンタクト部と前記第２のコンタクト部とを接続するための第１のコンタクトパッド層を形成するのが望ましい。
【００３９】
【発明の実施の形態】
本発明にかかる半導体装置の一実施の形態について説明する。本実施の形態にかかる半導体装置は、メモリセル部１０００および周辺回路部２０００を含む。メモリセル部１０００は、フル  ＣＭＯＳ  ＳＲＡＭのメモリセルがアレイ状に配列することにより構成されている。図１は、本実施の形態にかかる半導体装置の一例を示す断面図である。図２、図３、および図６〜８は、本実施の形態にかかる半導体装置に形成されたメモリセル部１０００の平面レイアウト図である。図３は、図２の領域Ａ１００の拡大図、図６は、図３に示す領域の下層（活性領域等）を示す図である。図４は、図２のＣ−Ｃ線に沿った断面図、図９は、図１における第１のコンタクト部Ｃ１５を拡大して示す断面図である。図５は、ＳＲＡＭの等価回路である。
【００４０】
（デバイスの構造）
メモリセル部１０００において、６個のＭＯＳトランジスタＱ1〜Ｑ6（図２参照）により１つのメモリセルを構成している。
【００４１】
また、周辺回路部２０００は例えば図１０に示すようにメモリセル部１０００の周辺に設置され、かつ少なくともＭＯＳトランジスタを含む。本実施の形態においては、図１に、周辺回路部２０００に含まれるＭＯＳトランジスタＱ11，Ｑ12を示す。
【００４２】
＜平面構造＞
まず、メモリセル部１０００の平面構造について、主に図２を参照して説明する。
【００４３】
（１）図２は、本実施の形態のメモリセル部１０００の第１層、第２層、および第３層を示す平面図であり、図３は、図２における領域Ａ１００の拡大図である。メモリセル部１０００は、シリコン基板１０（後述する）上に、第１層、第２層、および第３層の導電層を、それぞれ層間絶縁層を介して順に重ねた構造を有している。第１層には、図６に示すように、ポリシリコンを構成要素とするゲート−ゲート接続層２１ａ、２１ｂ、および副ワード配線層（副ワード線）２３が配置されている。第２層には、図７に示すように、ドレイン−ドレイン接続層３１ａ、３１ｂ等が配置されている。第３層には、図８に示すように、ドレイン−ゲート接続層４１ａ、４１ｂ等が配置されている。図６に示す構造上に図７に示す構造が位置し、図７に示す構造上に図８に示す構造が位置している。これらを一つの図で示したのが図２である。
【００４４】
図２に、主としてフリップフロップを構成する部分を示す。この部分において領域Ａ１００に着目して説明する。領域Ａ１００は、一つのメモリセルが形成される領域を示している。他の図面の領域Ａ１００も同じ意味である。領域Ａ１００に含まれる６つのトランジスタからなるＣＭＯＳ  ＳＲＡＭの等価回路を図５に示す。
【００４５】
領域Ａ１００には、図２、図３、および図５に示すように、１つのメモリセルに６個のトランジスタＱ1〜Ｑ6が設けられている。Ｎ型ウエル１１Ｎ（図１参照）内に分離された活性領域が形成され、一方の活性領域に負荷トランジスタＱ5が形成され、他方の活性領域に負荷トランジスタＱ6が形成されている。また、Ｐ型ウエル１１Ｐ（図１参照）内に分離された活性領域が形成されており、一方の共通活性領域には転送トランジスタＱ1および駆動トランジスタＱ3が形成され、他方の共通活性領域には転送トランジスタＱ2および駆動トランジスタＱ4が形成されている。
【００４６】
そして、駆動トランジスタＱ3と負荷トランジスタＱ5とでＣＭＯＳインバータが構成され、駆動トランジスタＱ4と負荷トランジスタＱ6とでＣＭＯＳインバータが構成され、これらのインバータ同士が接続されてフリップフロップ回路が構成されている。
【００４７】
（２）第１層において、ゲート−ゲート接続層２１ａ、２１ｂは、図２、図３および図６に示すように、それぞれ直線状のパターンを有している。図６に示すように、ゲート−ゲート接続層２１ａ，２１ｂおよび副ワード配線層２３と活性領域とが交差する部分は、それぞれゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、およびＧ６を構成する。すなわち、ゲート−ゲート接続層２１ａは、駆動トランジスタＱ3および負荷トランジスタＱ5のゲート電極Ｇ３、Ｇ５同士を接続している。また、ゲート−ゲート接続層２１ｂは、駆動トランジスタＱ4および負荷トランジスタＱ6のゲート電極Ｇ４、Ｇ６同士を接続している。駆動トランジスタＱ3，Ｑ4のゲート長は、例えば、０．１８μｍである。負荷トランジスタＱ5，Ｑ6のゲート長は、例えば、０．２０μｍである。
【００４８】
副ワード配線層２３は、上面に形成される主ワード配線層（主ワード線）４３によって活性化あるいは非活性化される。副ワード配線層２３は転送トランジスタＱ1、Ｑ2のゲート電極Ｇ１、Ｇ２を接続している。これらのゲート長は、例えば、０．２４μｍである。
【００４９】
（３）第２層において、ドレイン−ドレイン接続層３１ａ，３１ｂは、図２、図３、および図７に示すように、それぞれ直線状のパターンを有し、各ＣＭＯＳのドレイン同士を接続している。ドレイン−ドレイン接続層３１ａ，３１ｂは、シリコン基板１０上に形成された第１層目の層間絶縁層６５（後述する；図１参照）上に形成されている。さらに、図６に示すように、第１層目の層間絶縁層６５には第１のコンタクト部Ｃ１１〜Ｃ１９（以下、「コンタクト部Ｃ１１〜Ｃ１９」とする）が形成されている。
【００５０】
ドレイン−ドレイン接続層３１ａは、コンタクト部Ｃ１４およびコンタクト部Ｃ１１を介して、駆動トランジスタＱ3のドレイン領域１２ｆと、負荷トランジスタＱ5のドレイン領域１２ｉとを接続している。また、ドレイン−ドレイン接続層３１ｂは、コンタクト部Ｃ１５およびコンタクト部Ｃ１２を介して、駆動トランジスタＱ4のドレイン領域１２ｈと、負荷トランジスタＱ6のドレイン領域１２ｋとを接続している。
【００５１】
また、図７に示すように、ドレイン−ドレイン接続層３１ａ，３１ｂと同じレベルの層に、第１のコンタクトパッド層３５ａ，３５ｂおよびＶSS局所配線層３７がコンタクト部Ｃ１１〜Ｃ１９と重なるように形成されている。ドレイン−ドレイン接続層３１ａ，３１ｂ、第１のコンタクトパッド層３５ａ，３５ｂ、およびＶSS局所配線層３７により第２層目の導電層が構成されている。これらは、例えば、高融点金属からなる金属層、高融点金属の窒化物層、高融点金属と金属との積層、あるいは高融点金属からなる金属層と高融点金属の窒化物層との積層からなる。具体的には、チタン、窒化チタン、チタンおよびアルミニウムからなる積層、あるいはチタンおよび窒化チタンからなる積層が例示できる。
【００５２】
（４）第３層において、図２、図３、および図８に示すように、ドレイン−ゲート接続層４１ａ，４１ｂは、第２層目の層間絶縁層７１（後述する；図１参照）上に形成されており、さらに、第２層目の層間絶縁層７１には第２のコンタクト部Ｃ２１〜Ｃ２６（以下、「コンタクト部Ｃ２１〜Ｃ２６」とする）が形成されている。一方、第１層目の層間絶縁層６５および第２層目の層間絶縁層７１を貫通する第３のコンタクト部Ｃ３１，Ｃ３２（以下、「コンタクト部Ｃ３１，Ｃ３２」とする）が形成されている。
【００５３】
ゲート−ゲート接続層２１ａとドレイン−ドレイン接続層３１ｂとは、コンタクト部Ｃ２２，Ｃ３１を介してドレイン−ゲート接続層４１ｂにより接続されている。また、ゲート−ゲート接続層２１ｂとドレイン−ドレイン接続層３１ａとは、コンタクト部Ｃ２１，Ｃ３２を介してドレイン−ゲート接続層４１ａにより接続されている。
【００５４】
さらに、図８に示すように、ドレイン−ゲート接続層４１ａ，４１ｂと同じレベルの層に、第２のコンタクトパッド層４５ａ，４５ｂ、ＶSSコンタクトパッド層４７、およびＶDDコンタクトパッド層４９が形成されている。第２のコンタクトパッド層４５ａ，４５ｂ、ＶSSコンタクトパッド層４７、およびＶDDコンタクトパッド層４９は、それぞれ、コンタクト部Ｃ２３〜Ｃ２６と重なるように形成されており、さらに、これらの層の上には、第４のコンタクト部Ｃ４１〜Ｃ４４（以下、「コンタクト部Ｃ４１〜Ｃ４４」とする）が形成されている。コンタクト部Ｃ４１は、ビット配線層（ビット線）と転送トランジスタＱ1のソース／ドレイン領域１２ａとを接続するために形成され、コンタクト部Ｃ４２は、上部配線層であるビット配線層（ビット線／ＢＬ）５３（図１参照）と転送トランジスタＱ2のソース／ドレイン領域１２ｃとを接続するために形成される。なお、ソース／ドレインとは、ソースまたはドレインの機能を果たすという意味である。コンタクト部Ｃ４３は、Ｐウエル１１Ｐ（図１参照）とＶSS配線層（図示しない）とを接続するために形成され、コンタクト部Ｃ４４はＮウエル１１Ｎ（図１参照）とＶDD配線層（図示しない）とを接続するために形成される。
【００５５】
＜断面構造＞
つぎに、図１、図４、および図６を参照しながら、本実施の形態の半導体装置の断面構造について説明する。
【００５６】
（１）図１において、メモリセル部１０００および周辺回路部２０００は、ともにシリコン基板１０上に形成されており、図１に向かって左側にメモリセル部１０００が、また、図１に向かって右側に周辺回路部２０００が示されている。なお、メモリセル部１０００の断面は、図２のＢ−Ｂ線に沿った断面である。
【００５７】
メモリセル部１０００においては、シリコン基板１０上に、ゲート−ゲート接続層２１ａ，２１ｂ、ドレイン−ドレイン接続層３１ａ，３１ｂ、ドレイン−ゲート接続層４１ａ，４１ｂが、それぞれ層間絶縁層を介して順に形成されている。一方、周辺回路部２０００においては、シリコン基板１０上に第１の配線層４００ａ，４００ｂおよび第２の配線層５００が形成されている。
【００５８】
（２）シリコン基板１０には、図１および図６に示すように、Ｎウエル１１Ｎ、Ｐウエル１１Ｐ、および素子分離領域１９が形成されている。さらに、メモリセル部１０００のシリコン基板１０には、ソース／ドレイン領域１２ａ〜１２ｌが形成されている。一方、周辺回路部２０００のシリコン基板１０には、ソース／ドレイン領域１２ｘ〜１２ｚが形成されている。また、Ｐウエル１１ＰおよびＮウエル１１Ｎは、素子分離領域１９（深さ、例えば４００ｎｍ）によって電気的に分離されており、さらに、素子分離領域１９はＭＯＳトランジスタの活性領域の周囲にも形成されている。
【００５９】
メモリセル部１０００において、Ｎウエル１１Ｎ内には、負荷トランジスタのＱ6のドレイン領域１２ｋが形成され、Ｐウエル１１Ｐ内には、駆動トランジスタＱ4のドレイン領域１２ｈおよび転送トランジスタＱ2のソース／ドレイン領域１２ｄが形成されている。一方、周辺回路部２０００において、Ｐウエル１１Ｐ内に、トランジスタＱ11，Ｑ12のソース／ドレイン領域１２ｘ、トランジスタＱ12のソース／ドレイン領域１２ｙ、およびトランジスタＱ11のソース／ドレイン領域１２ｚが形成されている。また、各ソース／ドレイン領域１２ａ〜１２ｌ、および１２ｘ〜１２ｚ上には、シリサイド層１２２がそれぞれ形成されており、さらにその上には、窒化シリコンからなる絶縁層１２６が形成されている。
【００６０】
（３）メモリセル部１０００において、Ｐウエル１１Ｐ上には、副ワード配線層２３が形成されている。また、シリコン基板１０上には、第１層目の層間絶縁層６５が形成されている。第１層目の層間絶縁層６５には、各ソース／ドレイン領域１２ｃ、１２ｄ（１２ｈ）、１２ｋに接続されるコンタクト部Ｃ１８、Ｃ１５、Ｃ１２が形成されている。一方、周辺回路部２０００において、Ｐウエル１１Ｐ上にはゲート電極層２０ａ，２０ｂが形成されており、シリコン基板１０上には、メモリセル部１０００と同様、第１層目の層間絶縁層６５が形成されている。
【００６１】
（４）図９に、第１のコンタクト部の一例として、メモリセル部１０００のコンタクト部Ｃ１５を含む領域を拡大して示す。
【００６２】
ソース／ドレイン領域１２ｄ（１２ｈ）上には、シリサイド層１２２が形成されている。コンタクト部Ｃ１５は、シリサイド層１２２に接続して形成された高融点金属の窒化物層２０１と、高融点金属の窒化物層２０１上に形成され、第１のコンタクトホール６３の内部に充填されたプラグ層２０２とから構成される。プラグ層２０２は、例えば、タングステン等からなる。高融点金属の窒化物層２０１は、主にバリア層として機能している。なお、第１のコンタクトホール６３は、アスペクト比が６以下、上端部の径が０．２２〜０．３２μｍ、下端部の径が０．２２〜０．２６μｍであるのが望ましい。例えば、上端部の径が０．３０μｍ、下端部の径が０．２４μｍ、アスペクト比が３以下となるように第１のコンタクトホール６３を形成する。
【００６３】
（５）また、メモリセル部１０００においては、図１に示すように、駆動トランジスタＱ4のドレイン領域１２ｈと負荷トランジスタＱ6のドレイン領域１２ｋとを接続するためのドレイン−ドレイン接続層３１ｂと、第１のコンタクトパッド層３５ｂとが、第１層目の層間絶縁層６５上に形成されている。第１のコンタクトパッド層３５ｂはドレイン−ドレイン接続層３１ｂと同一工程で形成され、コンタクト部Ｃ１８を介して転送トランジスタＱ2のソース／ドレイン領域１２ｃと接続されている。ドレイン−ドレイン接続層３１ｂは、厚さが５０〜２００ｎｍであるのが望ましく、１００〜１５０ｎｍであるのがより望ましい。また、これらの層は、シート抵抗値が５０Ω／□以下であるのが望ましく、１５Ω／□以下であるのがより望ましい。
【００６４】
（６）さらに、メモリセル部１０００および周辺回路部２０００において、第１層目の層間絶縁層６５上には、第２層目の層間絶縁層７１が形成されている。また、メモリセル部１０００においては、第２層目の層間絶縁層７１に、コンタクト部Ｃ２２およびＣ２４が形成されている。コンタクト部Ｃ２２およびＣ２４等の第２のコンタクト部は、第１のコンタクト部と同様の構成を有し、第２のコンタクトホール７９に、例えばタングステンからなるプラグ層が埋め込まれて形成されている。なお、第２のコンタクトホール７９は、アスペクト比が６以下、上端部の径が０．２２〜０．３２μｍ、下端部の径が０．２２〜０．２６μｍであるのが望ましい。例えば、第２のコンタクトホール７９の上端部の径が０．３０μｍ、下端部の径が０．２４μｍ、アスペクト比が３以下となるように第２のコンタクトホール７９を形成する。一方、周辺回路部２０００においては、第１層目の層間絶縁層６５および第２層目の層間絶縁層７１を貫通し、ソース／ドレイン領域１２ｘに接続する第３のコンタクト部Ｃ３０（以下、「コンタクト部Ｃ３０」とする）が形成されている。また、第１層目の層間絶縁層６５には第１のコンタクト部Ｃ１０（以下、「コンタクト部Ｃ１０」とする）が形成され、第２層目の層間絶縁層７１には第２のコンタクト部Ｃ２０（以下、「コンタクト部Ｃ２０」とする）が形成されている。コンタクト部Ｃ１０およびコンタクト部Ｃ２０は、コンタクトパッド層３８を介してソース／ドレイン領域１２ｘと第１の配線層４００ｂを接続している。
【００６５】
（７）メモリセル部１０００においては、第２層目の層間絶縁層７１の上には、ドレイン−ゲート接続層４１ｂが形成されている。ドレイン−ゲート接続層４１ｂは、コンタクト部Ｃ２２を介してドレイン−ドレイン接続層３１ｂと接続されている。また、コンタクト部Ｃ２４とコンタクト部Ｃ４２とを接続する第２のコンタクトパッド層４５ｂが、ドレイン−ゲート接続層４１ｂと同一工程にて形成されている。さらに、ドレイン−ゲート接続層４１ｂ上には第３層目の層間絶縁層８５が形成されている。コンタクト部Ｃ４２は、第２のコンタクトパッド層４５ｂ上に形成され、かつ第３層目の層間絶縁層８５を貫通している。さらに、第３層目の層間絶縁層８５上には、上部配線層であるビット配線層５３（図５のビット線／ＢＬ）が形成されている。コンタクト部Ｃ４２がビット配線層５３に接続されていることにより、転送トランジスタＱ2のソース／ドレイン領域１２ｃとビット配線層５３とが接続されている。ビット配線層５３には、他方のビット配線層（図５のビット線ＢＬ）に流れる信号と相補する信号が流れる。
【００６６】
ドレイン−ゲート接続層４１ｂは、例えば、シリコン基板１０から近い側から順に、高融点金属の窒化物層４２、アルミニウムや銅またはこれらの合金層からなる金属層４４、高融点金属からなる金属層４６、高融点金属の窒化物層４８が積層されて形成されている。具体的には、高融点金属の窒化物層４２に窒化チタン、金属層４４にアルミニウム、高融点金属からなる金属層４６にチタン、高融点金属の窒化物層４８に窒化チタンを用いてドレイン−ゲート接続層４１ｂを形成することができる。また、コンタクト部Ｃ４２は、第１のコンタクト部と同様の構成を有し、第４のコンタクトホール８３に、例えばタングステンからなるプラグ層が埋め込まれて形成されている。なお、第４のコンタクトホール８３は、アスペクト比が６以下、上端部の径が０．２６〜０．４０μｍ、下端部の径が０．２６〜０．３０μｍであるのが望ましい。例えば、上端部の径が０．３６μｍであり、下端部の径が０．２８μｍ、アスペクト比が３以下となるように第４のコンタクトホール８３を形成する。
【００６７】
また、第２層目の層間絶縁層７１上には、第３層目の層間絶縁層８５が形成されており、ビット配線層５３は第３層目の層間絶縁層８５上に形成されている。第３層目の層間絶縁層８５は、例えば、酸化シリコン、ＦＳＧ（フッ素ドープされた酸化シリコン）（fluorine doped silicon oxide）、あるいはこれらを積層して形成されたものである。
【００６８】
一方、周辺回路部２０００においては、第２層目の層間絶縁層７１の上には、第１の配線層４００ａ，４００ｂが形成されている。第１の配線層４００ａ，４００ｂは、メモリセル部１０００のドレイン−ゲート接続層４１ｂおよび第２のコンタクトパッド層４５ｂと同じレベルの層に形成されている。また、第１の配線層４００ａ，４００ｂ上には、第３層目の層間絶縁層８５が形成されている。さらに、第３層目の層間絶縁層８５を貫通するコンタクト部Ｃ４２が、第２のコンタクトパッド層４５ｂ上に形成されている。そして、第３層目の層間絶縁層８５上には、第２の配線層５００が形成されている。第２の配線層５００は、メモリセル部１０００のビット配線層５３と同じレベルの層に形成されている。
【００６９】
（８）つぎに、図１および図４を参照して、メモリセル部１０００の図２のＣ−Ｃ線に沿った断面について説明する。図４において、図１に示す部材と同一の部材については、同一の符号を付してその詳細な説明を省略する。
【００７０】
素子分離領域１９によって電気的に分離されたＰウエル１１ＰおよびＮウエル１１Ｎ上に、ゲート−ゲート接続層２１ｂが形成されている。一方、Ｐウエル１１Ｐ上には駆動トランジスタＱ4が、およびＮウエル１１Ｎ上には負荷トランジスタＱ6が、それぞれ形成されており、駆動トランジスタＱ4と負荷トランジスタＱ6とは、ゲート−ゲート接続層２１ｂにより接続されている。
【００７１】
ゲート−ゲート接続層２１ｂ上には、シリサイド層１２４、窒化シリコン等からなる絶縁層１２６が順に積層され、さらにその上には、第１層目の層間絶縁層６５および第２層目の層間絶縁層７１が形成されている。また、第２層目の層間絶縁層７１上にはドレイン−ゲート接続層４１ａが形成されている。さらに、第１層目の層間絶縁層６５および第２層目の層間絶縁層７１を貫通するコンタクト部Ｃ３２が形成されており、コンタクト部Ｃ３２を介してゲート−ゲート接続層２１ｂとドレイン−ゲート接続層４１ａとが接続されている。コンタクト部Ｃ３２は、第１のコンタクト部と同様の構成を有し、第３のコンタクトホール７７に、例えばタングステンからなるプラグ層が埋め込まれることにより形成されている。なお、第３のコンタクトホール７７は、アスペクト比が６以下、上端部の径が０．２２〜０．３２μｍ、下端部の径が０．２２〜０．２６μｍであるのが望ましい。例えば、上端部の径が０．３２μｍであり、下端部の径が０．２４μｍ、アスペクト比が６以下となるように第３のコンタクトホール７７を形成する。
【００７２】
上記の構成を有する本実施の形態の半導体装置においては、図１に示すように、シリコン基板１０とドレイン−ドレイン接続層３１ａ，３１ｂとの間の距離Ｘが、３００〜１０００ｎｍであることが望ましく、６００〜８００ｎｍであることがより望ましい。また、ドレイン−ドレイン接続層３１ａ，３１ｂとドレイン−ゲート接続層４１ａ，４１ｂとの間の距離Ｙは、２００〜６００ｎｍであることが望ましく、３００〜５００ｎｍであることがより望ましい。さらに、シリコン基板１０とドレイン−ゲート接続層４１ａ，４１ｂとの間の距離Ｚは、１４００ｎｍ以下であることが望ましい。このような関係を満たすことにより、導電性を十分保ち、かつ、より小型化された半導体装置とすることができる。
【００７３】
＜各要素の接続関係＞
つぎに、図１、図３、図５、および図６に示されるを参照しながら、各要素の接続関係を説明する。
【００７４】
（１）まず、メモリセル部１０００に形成されたトランジスタＱ1〜Ｑ6について説明する。
【００７５】
転送トランジスタＱ1は、副ワード配線層２３の両サイドにｎ+型ソース／ドレイン領域１２ａ，１２ｂを有している。ソース／ドレイン領域１２ａは、コンタクト部Ｃ１６、第１のコンタクトパッド層３５ａ、コンタクト部Ｃ２３、第２のコンタクトパッド層４５ａ、およびコンタクト部Ｃ４１を介してビット配線層５３（図５のビット線／ＢＬ）に接続されている。
【００７６】
転送トランジスタＱ2は、副ワード配線層２３の両サイドにｎ+型ソース／ドレイン領域１２ｃ，１２ｄを有している。ソース／ドレイン領域１２ｃは、コンタクト部Ｃ１８、第１のコンタクトパッド層３５ｂ、コンタクト部Ｃ２４、第２のコンタクトパッド層４５ｂ、およびコンタクト部Ｃ４２を介してビット配線層５３（図５のビット線／ＢＬ）に接続されている。
【００７７】
駆動トランジスタＱ3は、ゲート−ゲート接続層２１ａの両サイドにｎ+型ソース／ドレイン領域１２ｅ，１２ｆを有している。ソース領域１２ｅは、コンタクト部Ｃ１３、ＶSS局所配線層３７、コンタクト部Ｃ２５、ＶSSコンタクトパッド層４７、およびコンタクト部Ｃ４３を介してＶSS配線層（図５のＶSSに相当する）に接続されている。
【００７８】
駆動トランジスタＱ4は、ゲート−ゲート接続層２１ｂの両サイドにソース／ドレイン領域１２ｇ，１２ｈを有している。ソース領域１２ｇは、ソース領域１２ｅと共通の経路にて、コンタクト部Ｃ１３からコンタクト部Ｃ４３を介してＶSS配線層に接続されている。
【００７９】
負荷トランジスタＱ5は、ゲート−ゲート接続層２１ａの両サイドにｐ+型ソース／ドレイン領域１２ｉ，１２ｊを有しており、ソース領域１２ｊは、コンタクト部Ｃ１９、ＶDD配線層３３、コンタクト部Ｃ２６、ＶDDコンタクトパッド層４９、およびコンタクト部Ｃ４４を介してＶDD配線層（図５のＶDDに相当する）に接続されている。負荷トランジスタＱ6は、ゲート−ゲート接続層２１ｂの両サイドにｐ+型ソース／ドレイン領域１２ｋ，１２ｌを有しており、ソース領域１２ｌはソース領域１２ｊと共通の経路にて、ＶDD配線層に接続されている。
【００８０】
（２）次に、周辺回路部２０００に形成されたトランジスタＱ11，Ｑ12について説明する。
【００８１】
トランジスタＱ11は、ゲート電極層２０ａの両サイドにｎ+型ソース／ドレイン領域１２ｘ，１２ｙを有している。また、トランジスタＱ12は、ゲート電極層２０ｂの両サイドにｎ+型ソース／ドレイン領域１２ｙ，１２ｚを有している。ソース／ドレイン領域１２ｘは、コンタクト部Ｃ３０、第１の配線層４００ａ，４００ｂ、および第４のコンタクト部Ｃ４０ａ（以下、「コンタクト部Ｃ４０ａ」とする）を介して第２の配線層５００に接続されている。また、ソース／ドレイン領域１２ｙは、コンタクト部Ｃ１０、第１のコンタクトパッド層３８、コンタクト部Ｃ２０、第１の配線層４００ｂ、および第４のコンタクト部Ｃ４０ｂ（以下、「コンタクト部Ｃ４０ｂ」とする）を介して第２の配線層５００に接続されている。
【００８２】
＜他の回路領域が混載された半導体装置への適用例＞
図１０は、他の回路領域が混載された半導体装置の一例として、エンベデット半導体装置３０００の構成を示すブロック図である。本例では、エンベデット半導体装置８０００は、前述したメモリセル部１０００および周辺回路部２０００を含むＳＲＡＭ３０００とともに、フラッシュメモリ（フラッシュＥＥＰＲＯＭ）４０００、アナログ回路５０００、ＲＩＳＣ６０００、およびインタフェース回路７０００がＳＯＧ(Sea Of Gate)に混載されて形成されている。この構造によれば、ＳＲＡＭ３０００以外の回路領域におけるゲート絶縁層等の形成工程が、ＳＲＡＭ３０００におけるゲート絶縁層等の形成工程と共通化されて、より少ない工程数で半導体装置の製造が可能である。なお、図１０に示すエンベデット半導体装置８０００はレイアウトの一例であって、本発明は各種のシステムＬＳＩに適用できる。
【００８３】
つぎに、図１に示す本実施の形態にかかる半導体装置の製造方法の一例について、図１〜図４を参照して説明する。
【００８４】
（１）まず、ＳＴＩ(Shallow Trench Isolation)法により、図１および図４に示す素子分離領域１９を形成する。Ｐ型シリコン基板１０上に、酸化シリコン層、窒化シリコン層を順に堆積し、さらにその上に所定のパターンのレジストを形成した後、シリコン基板１０をエッチングして溝を形成する。続いて、露出した溝の表面を酸化してから、ＨＤＰ(High Density Plasma)法等によって酸化シリコン層で溝を埋め込む。さらに、溝からはみ出た酸化シリコン層をＣＭＰ(Chemical Mechanical Polishment；化学機械的研磨)法により平坦化する。次いで、窒化シリコン層を剥離した後、所定のパターンのレジストを基板表面に形成してから、イオン注入により所定の位置にＮウエル１１Ｎを形成する。続いて、Ｐウエル１１Ｐも同様の方法にて形成する。さらに、Ｎウエル１１ＮおよびＰウエル１１Ｐの表面を熱酸化してゲート絶縁層１２３を形成する。
【００８５】
ついで、前記絶縁層の上にＣＶＤ法を用いて、ポリシリコン層を形成する。その後これらのポリシリコン層の一部をフォトエッチングによりパターニングして、メモリセル部１０００にゲート−ゲート接続層２１ａ，２１ｂ、および副ワード配線層２３を、周辺回路部２０００にゲート電極層２０ａ，２０ｂを、それぞれ形成する。
【００８６】
（２）ついで、前記ポリシリコン層の側壁に、酸化シリコンおよび窒化シリコンからなる絶縁層をＣＶＤ法で順に堆積させた後、ＲＩＥ等のドライエッチングにより前記絶縁層を異方的にエッチングすることにより、ゲート電極層２０ａ，２０ｂ、ゲート−ゲート接続層２１ａ，２１ｂ、および副ワード配線層２３の側壁にサイドウォール絶縁層１２７，１２８を同一工程にて形成する。
【００８７】
ついで、ゲート電極層２０ａ，２０ｂ、ゲート−ゲート接続層２１ａ，２１ｂ、および副ワード配線層２３をマスクとして、Ｐウエル１１Ｐの活性領域にリンあるいは砒素などの高濃度のＮ型不純物を導入し、また、Ｎウエル１１Ｎの活性領域に高濃度のホウ素などのＰ型不純物を導入して、ソース／ドレイン領域１２ａ〜１２ｌ，１２ｘ〜１２ｚを形成する。このとき、ゲート電極層２０ａ，２０ｂ、ゲート−ゲート接続層２１ａ，２１ｂ、および副ワード配線層２３にも、所定のＮ型またはＰ型の不純物がドープされる。
【００８８】
ついで、公知のサリサイド技術によって、ソース／ドレイン領域１２ａ〜１２ｌ，１２ｘ〜１２ｚ、ゲート−ゲート接続層２１ａ，２１ｂ、および副ワード配線層２３の露出部分の表面に、チタンまたはコバルト等の高融点金属を含むシリサイド層１２２、１２４を形成する。なお、必要に応じて、シリサイド層１２２、１２４上にチタンナイトライド等の高融点金属の窒化物層を形成してもよい。
【００８９】
（３）ついで、ＭＯＳトランジスタＱ1〜Ｑ6，Ｑ11，Ｑ12、素子分離領域１９が形成された半導体基板表面、ゲート−ゲート接続層２１ａ，２１ｂ、および副ワード配線層２３上に、例えば、窒化シリコンを主成分とする絶縁層１２６をプラズマＣＶＤ法等により形成する。絶縁層１２６は、後述する工程にて第１のコンタクト部を形成する際に、該第１のコンタクト部の設置位置にずれが生じた場合に、第１のコンタクト部の下端部が素子分離領域１９に接触しないようにするためのストッパとしての機能を有する。続いて、絶縁層１２６上に、ＨＤＰ法あるいはオゾンＴＥＯＳ(tetraethylorthosilicate)法等により第１層目の層間絶縁層６５を形成する。第１層目の層間絶縁層６５は、必要に応じてＣＭＰ法で平坦化し、厚さ３００〜１０００ｎｍとする。なお、この場合、より平坦化された第１層目の層間絶縁層６５を得るため、ゲート電極層２０ａ，２０ｂ、およびゲート−ゲート接続層２１ａ，２１ｂ等を形成する際に、活性領域、Ｎウエル１１Ｎ、およびＰウエル１１Ｐ等を除く所定領域に、ゲート−ゲート接続層と同一構成のダミーパターンを形成しておいてから、第１層目の層間絶縁層６５を積層することもできる。
【００９０】
（４）ついで、第１層目の層間絶縁層６５の所定領域に、フォトエッチングにより第１のコンタクトホール６３を形成する。かかる工程では、第１層目の層間絶縁層６５上に有機反射防止膜を形成してから、フォトレジストを形成するのが望ましい。これにより、露光の際に第１層目の層間絶縁層６５上に均等に光が照射されるため、精密なパターンをより正確に形成することができる。また、露光の際に用いるマスクとしては、ハーフトーンマスクを用いることが望ましい。ハーフトーンマスクとは、通常クロム等で遮光しているマスクパターンを、クロム等の代わりに半透明膜で形成したものである。ハーフトーンマスクを用いることにより、半透明膜から漏れた光に位相差を与え、レジストパターンのエッジ強調の効果を得ることができる。
【００９１】
続いて、第１のコンタクトホール６３としてコンタクト部Ｃ１５を例にとり、図９を参照して説明する。第１のコンタクトホール６３の側面に、高融点金属の窒化物層２０１をスパッタリングにより形成する。ついで、第１のコンタクトホール６３の内部に、例えばタングステンからなるプラグ層２０２を形成する。その後、エッチングまたはＣＭＰ法、あるいはこれらを併用して、第１のコンタクトホール６３内のプラグ層２０２の表面を平坦化することにより、コンタクト部Ｃ１５を形成する。第１のコンタクト部Ｃ１５と同時に、コンタクト部Ｃ１０〜Ｃ１４、Ｃ１６〜Ｃ１９を形成する。
【００９２】
ついで、プラグ層２０２および第１層目の層間絶縁層６５上に、高融点金属の窒化物層をスパッタリングにより形成する。続いて、前記高融点金属の窒化物層をフォトエッチングにてパターニングして、ドレイン−ドレイン接続層３１ａ，３１ｂ、第１のコンタクトパッド層３５ａ，３５ｂ、およびＶSS局所配線層３７を形成する。この工程においても、フォトエッチングの際に有機反射防止膜を用いることが望ましい。
【００９３】
ここで、ドレイン−ドレイン接続層３１ａ，３１ｂ等を構成する高融点金属の窒化物層としては、例えばチタン、タングステン、コバルト、およびモリブデン等から選択される金属の窒化物層であることが望ましい。プラグ層２０２としては、タングステンの他にモリブデン、アルミニウム、ドープドポリシリコン、銅等を用いる。
【００９４】
なお、ドレイン−ドレイン接続層３１ａ，３１ｂ、第１のコンタクトパッド層３５ａ，３５ｂ、およびＶSS局所配線層３７は高融点金属層からなる金属層と高融点金属の窒化物層との二層構造としてもよい。この場合、プラグ層２０２および第１層目の層間絶縁層６５上に高融点金属層からなる金属層を形成してから、高融点金属の窒化物層を形成することにより、これらの層を形成する。この場合、高融点金属としては、チタン、タングステン、コバルト、およびモリブデン等から選択される金属であることが望ましい。
【００９５】
（５）つぎに、ドレイン−ドレイン接続層３１ａ，３１ｂ、第１のコンタクトパッド層３５ａ，３５ｂ、ＶSS局所配線層３７、ならびに第１層目の層間絶縁層６５上に、ＨＤＰ法またはオゾンＴＥＯＳ法等により絶縁層を形成し、必要に応じてＣＭＰ法によって表面を平坦化して第２層目の層間絶縁層７１を形成する。
【００９６】
ついで、第１層目の層間絶縁層６５および第２層目の層間絶縁層７１の所定の領域に、フォトエッチングにより、これらの層を貫通する第３のコンタクトホール７７を形成する。フォトエッチングにおいては、第２層目の層間絶縁層７１に前述の有機反射防止膜を形成し、ハーフトーンマスクを用いて行うことが望ましい。続いて、前述した第１のコンタクト部を形成する方法と同様の方法にて、図１に示すように、メモリセル部１０００の第３のコンタクトホール７７にコンタクト部Ｃ３１，Ｃ３２を形成するとともに、周辺回路部２０００の第３のコンタクトホール７７にコンタクト部Ｃ３０を形成する。
【００９７】
さらに、メモリセル部１０００の第２層目の層間絶縁層７１の所定領域に、前述したコンタクト部Ｃ３１，Ｃ３２を形成するのと同様の材質および方法にて、ドレイン−ドレイン接続層３１ａ，３１ｂ、第１のコンタクトパッド層３５ａ，３５ｂ、ＶSS局所配線層３７にそれぞれ接続するコンタクト部Ｃ２１〜Ｃ２６を形成する。同時に、周辺回路部２０００の第２層目の層間絶縁層７１の所定領域に、第１のコンタクトパッド層３８に接続するコンタクト部Ｃ２０を形成する。
【００９８】
（６）以降の工程は、一般的に用いられる方法によって行うことができる。例えば、第２層目の層間絶縁層７１およびコンタクト部Ｃ２０〜Ｃ２６上に、窒化チタン等の高融点金属の窒化物層４２、アルミニウムまたは銅等の金属からなる金属層４４、チタン等の高融点金属からなる金属層４６、窒化チタン等の高融点金属の窒化物層４８をスパッタリングにより形成し、また、必要に応じて、さらにハードマスク層４０を形成した後、その上に有機反射防止膜を形成して、所定のパターンのフォトレジストを形成した後エッチングを行うことにより、メモリセル部１０００において、ドレイン−ゲート接続層４１ａ，４１ｂ、第２のコンタクトパッド層４５ａ，４５ｂ、ＶSSコンタクトパッド層４７、およびＶDDコンタクトパッド層４９を形成する。ここで、周辺回路部２０００において、第１の配線層４００ａ，４００ｂをドレイン−ゲート接続層４１ａ等と同一工程にて形成する。さらに、これらの層の上に、例えば、ＨＤＰ法あるいはプラズマＣＶＤ法等によって第３層目の層間絶縁層８５を形成する。第３層目の層間絶縁層８５は、酸化シリコン、ＦＳＧ、またはこれらを積層したものからなるのが好ましい。続いて、第２のコンタクトパッド層４５ａ，４５ｂ、ＶSSコンタクトパッド層４７、およびＶDDコンタクトパッド層４９上の所定領域に、コンタクト部Ｃ４１〜Ｃ４４を形成する。同時に、第１の配線層４００ａ，４００ｂ上にコンタクト部Ｃ４０ａ，Ｃ４０ｂを形成する。ついで、アルミニウム、銅、あるいはこれらの金属の合金からなる導電層およびハードマスク層等を形成した後、その上にレジストパターンを形成して所定のパターンにエッチングし、ビット配線層（ビット線／ＢＬ）５３、ＶSS配線層、ＶDD配線層、および第２の配線層５００を同一工程にて形成する。続いて、その上にＨＤＰ法等により酸化シリコンからなる絶縁層を形成し、さらにその上に窒化シリコン等からなるパシベーション層を形成する。
【００９９】
以上述べたように、本発明の半導体装置によれば、各層のパターンを単純化することができ、微細加工が実施しやすいパターンとなるため、より小型化された半導体装置、例えば、０．１８μｍ世代において、メモリセルサイズが４．５μｍ2以下のＳＲＡＭを作製することができる。また、前記ドレイン−ドレイン接続層の厚さをより薄く形成することができるため、精度の高い加工が可能である。これにより、歩留まりを高めることができる。
【０１００】
本発明は上記実施の形態に限定されず、本発明の要旨の範囲で種々の態様を取り得る。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかる半導体装置を示す断面図である。
【図２】図１に示す半導体装置のメモリセル部を示す平面図である。
【図３】図２に示すメモリセルの領域Ａ１００を拡大して示す平面図である。
【図４】図２に示すメモリセルのＣ−Ｃ線に沿った断面図である。
【図５】ＳＲＡＭの等価回路である。
【図６】図２に示すメモリセルにおいて、ゲート−ゲート接続層およびソース／ドレイン領域を示す平面図である。
【図７】図２に示すメモリセルにおいて、ドレイン−ドレイン接続層を示す平面図である。
【図８】図２に示すメモリセルにおいて、ドレイン−ゲート接続層を示す平面図である。
【図９】図１におけるコンタクト部Ｃ１５を拡大して示す断面図である。
【図１０】本発明において、他の回路領域が混載された半導体装置の一例として、エンベデット半導体装置の構成を示すブロック図である。
【符号の説明】
１０  シリコン基板
１１Ｎ  Ｎウエル
１１Ｐ  Ｐウエル
１２ａ〜１２ｌ，１２ｘ〜１２ｚ  ソース／ドレイン領域
１９  素子分離領域
２０ａ，２０ｂ  ゲート電極層
２１ａ，２１ｂ  ゲート−ゲート接続層
２３  副ワード配線層
３１ａ，３１ｂ  ドレイン−ドレイン接続層
３３  ＶDD配線層
３５ａ，３５ｂ，３８  第１のコンタクトパッド層
３７  ＶSS局所配線層
３９  ダミーパターン層
４０  ハードマスク層
４１ａ，４１ｂ  ドレイン−ゲート接続層
４２  高融点金属の窒化物層
４３  主ワード配線層
４４  金属層
４５ａ，４５ｂ  第２のコンタクトパッド層
４６  高融点金属からなる金属層
４７  ＶSSコンタクトパッド層
４８  高融点金属の窒化物層
４９  ＶDDコンタクトパッド層
５３  ビット配線層（ビット線／ＢＬ）
６３  第１のコンタクトホール
６５  第１層目の層間絶縁層
７１  第２層目の層間絶縁層
７７  第３のコンタクトホール
７９  第２のコンタクトホール
８３  第４のコンタクトホール
８５  第３層目の層間絶縁層
１２２、１２４  シリサイド層
１２３  ゲート絶縁層
１２６  絶縁層
１２７，１２８  サイドウォール絶縁層
２０１  高融点金属の窒化物層
２０２  プラグ層
４００ａ，４００ｂ  第１の配線層
５００  第２の配線層
１０００  メモリセル部
２０００  周辺回路部
３０００  ＳＲＡＭ
４０００  フラッシュメモリ
５０００  アナログ回路
６０００  ＲＩＳＣ
８０００  エンベデット半導体装置
Ｃ１０〜Ｃ１９  第１のコンタクト部
Ｃ２０〜Ｃ２６  第２のコンタクト部
Ｃ３０〜Ｃ３２  第３のコンタクト部
Ｃ４０ａ，Ｃ４０ｂ，Ｃ４１〜Ｃ４４  第４のコンタクト部
Ｑ1，Ｑ2  転送トランジスタ
Ｑ3，Ｑ4  駆動トランジスタ
Ｑ5，Ｑ6  負荷トランジスタ
Ｑ11，Ｑ12  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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