(57)【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の配線の上方に配置された記憶素子と、
前記記憶素子上に配置され、前記第１の方向と異なる第２の方向に延在する第２の配線と、
前記第２の配線の側面及び前記記憶素子の側面に形成された第１の磁気シールド層と、
前記第１の配線と同一面上に配置され、前記第１の配線と平行して延在され、前記記憶素子に接続され、読み出し配線として使用される第３の配線と
を具備することを特徴とする磁気記憶装置。
【請求項２】
第１の方向に延在する第１の配線を形成する工程と、
前記第１の配線の上方に記憶素子を選択的に形成する工程と、
前記記憶素子の周囲に第１の絶縁層を形成する工程と、
前記第１の絶縁層及び前記記憶素子上に前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程と、
前記第２の配線をマスクとして用いて、前記第２の配線で覆われていない前記第１の絶縁層を除去する工程と、
前記第１及び第２の配線及び前記記憶素子を覆うように、前記第２の配線間を跨いで第１の磁気シールド層を形成する工程と
を具備することを特徴とする磁気記憶装置の製造方法。
【請求項３】
前記第１の磁気シールド層を形成した後、
前記第２の配線の前記上面及び前記第２の配線間の前記第１の磁気シールド層を除去し、前記第１の磁気シールド層を前記第２の配線の前記側面及び前記記憶素子の前記側面に残す工程をさらに具備することを特徴とする請求項２に記載の磁気記憶装置の製造方法。
【請求項４】
前記第１の磁気シールド層は、異方性エッチングで除去することを特徴とする請求項３に記載の磁気記憶装置の製造方法。
【請求項５】
前記第１の磁気シールド層を形成する前に、前記第２の配線の前記上面に第２の磁気シールド層を形成する工程と、
前記第１の磁気シールド層を形成した後に、前記第１の磁気シールド層の選択部分を除去し、前記第１の磁気シールド層を前記第２の配線の前記側面及び前記記憶素子の前記側面に残す工程と
をさらに具備することを特徴とする請求項２に記載の磁気記憶装置の製造方法。
【請求項６】
前記第１の磁気シールド層を形成する前に、
前記第２の配線の前記上面に第２の磁気シールド層を形成する工程と、
前記第２の配線の前記側面及び前記記憶素子の前記側面に第２の絶縁層を形成する工程と
をさらに具備することを特徴とする請求項２に記載の磁気記憶装置の製造方法。
【請求項７】
前記第１の磁気シールド層を形成した後に、
前記第２の磁気シールド層の前記上面及び前記第２の配線間の前記第１の磁気シールド層を除去し、前記第１の磁気シールド層を前記第２の絶縁層の側面に残す工程と
をさらに具備することを特徴とする請求項６に記載の磁気記憶装置の製造方法。
【請求項８】
前記第２の配線の幅を前記記憶素子の前記第１の方向の幅よりも大きくして、前記第２の配線を形成し、
前記第２の配線をマスクとして用いて前記第２の配線で覆われていない前記第１の絶縁層を除去することで、前記第２の配線の前記側面よりも窪んだ前記記憶素子の前記側面に前記第１の絶縁層を残し、
前記第２の配線の前記側面及び前記上面、前記第１の絶縁層の側面に前記第１の磁気シールド層を形成する
ことを特徴とする請求項２に記載の磁気記憶装置の製造方法。
【請求項９】
第１の方向に延在する第１の配線を形成する工程と、
前記第１の配線の上方に前記第１の方向に延在する直線状の記憶素子を形成する工程と、
前記記憶素子の周囲に第１の絶縁層を形成する工程と、
前記第１の絶縁層及び前記記憶素子上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程と、
前記第２の配線をマスクとして用いて前記第２の配線で覆われていない前記第１の絶縁層及び前記記憶素子を除去し、前記記憶素子を島状にする工程と、
前記第２の配線間を跨いで第１の磁気シールド層を形成する工程と
を具備することを特徴とする磁気記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気記憶装置及びその製造方法に係わり、特に１ビット毎に電流磁界によって書き込みを行い、セルの磁化の状態による抵抗変化によって“１”、“０”の情報を読み出す磁気記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、記憶素子として磁気抵抗効果を利用したＭＲＡＭ（Magnetic Random Access Memory）が提案されている。ＭＲＡＭは、電流磁界を用いて、強磁性体の磁化の向きを変えてデータを記憶セルに書き込むところに特徴を有する。このＭＲＡＭの中でも、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果を用いたＭＴＪ(Magnetic Tunneling Junction)素子は、“１”、“０”の各々の情報を抵抗値の変化で取り出すことができる。また、このＭＴＪ素子において、“１”、“０”の抵抗差であるＭＲ（Magneto Resistive）比は、５０％近くにまで達しており、ＭＲＡＭの実用化を大きく進展させる原動力となっている。
【０００３】
ここで、ＭＴＪ素子のような磁気抵抗素子を備えた記憶セルに、情報の書き込みが可能な電流磁界を発生させるためには、十分大きな書き込み電流を書き込み配線に流す必要がある。この書き込み電流は、現状、書き込み配線１本当たり数ｍＡ〜１０ｍＡ程度にまで達する。しかし、微細化を進めようとすると、磁気抵抗素子間の距離が短くなるため、大きな書き込み電流を発生させた場合、選択セル以外の隣接するセルにまで影響を及ぼしてしまうという問題があった。
【０００４】
そこで、この問題を克服するための一つの技術として、「磁気シールド」がある。これは、電流磁界配線のみ、又は電流磁界配線及び磁気抵抗素子の両方を磁性体で覆い、ヨークと同じ効果により電流磁界配線の発生磁界を選択セルに集中させることによって、少ない書き込み電流で選択セルに情報を書き込めるという技術である。
【０００５】
このような技術の公知例として、特許文献１に開示される技術があげられる。この特許文献１は、図６１に示すように、半導体基板７１上に素子分離酸化膜７２が選択的に形成されており、この素子分離酸化膜７２間にＭＯＳＦＥＴ７３が選択的に形成されている。このＭＯＳＦＥＴ７３のソース／ドレイン拡散層には、コンタクト７４、７６、７８及び第１乃至第３の配線７５、７７、７９を介して、ＧＭＲ（Giant Magneto Resistive）素子８０が接続されている。このＧＭＲ素子８０の上下には、ＧＭＲ素子８０と離間して、ＧＭＲ素子８０に電流磁界で書き込みを行うための上部ワード線８１及び下部ワード線８２が配置されている。そして、このようなメモリセルアレイの全面を覆うパッシベーション膜として、非導電性のフェライト材料からなる磁気シールド層８３が形成されている。
【０００６】
上記従来技術では、非導電性のフェライト材料によって、磁気シールド層８３の外側の浮遊磁場を遮蔽することが可能である。さらに、書き込み配線８１、８２の発生する磁場を記録部であるＧＭＲ素子８０の磁性層に集中させることも可能である。
【０００７】
【特許文献１】
特願平１１−２３８３７７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来技術においては、磁気メモリとして微細化を進めた場合に、隣接セル間に漏れる磁界による誤書き込みを防ぐ効果が弱く、また、電流磁界配線による磁場を磁性体に集中させる効果が十分ではないという問題があった。
【０００９】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、誤書き込みの抑制及び選択セルへの磁場集中が可能な磁気記憶装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１１】
本発明の第１の視点による磁気記憶装置は、第１の方向に延在する第１の配線と、前記第１の配線の上方に配置された記憶素子と、前記記憶素子上に配置され、前記第１の方向と異なる第２の方向に延在する第２の配線と、前記第２の配線の側面及び前記記憶素子の側面に形成された第１の磁気シールド層と、前記第１の配線と同一面上に配置され、前記第１の配線と平行して延在され、前記記憶素子に接続され、読み出し配線として使用される第３の配線とを具備する。
【００１２】
本発明の第２の視点による磁気記憶装置の製造方法は、第１の方向に延在する第１の配線を形成する工程と、前記第１の配線の上方に記憶素子を選択的に形成する工程と、前記記憶素子の周囲に第１の絶縁層を形成する工程と、前記第１の絶縁層及び前記記憶素子上に、前記第１の方向と異なる第２の方向に延在する第２の配線を形成する工程と、前記第２の配線をマスクとして用いて、前記第２の配線で覆われていない前記第１の絶縁層を除去する工程と、前記第１及び第２の配線及び前記記憶素子を覆うように、前記第２の配線間を跨いで第１の磁気シールド層を形成する工程とを具備する。
【００１３】
【発明の実施の形態】
本発明の実施の形態は、トンネル磁気抵抗（ＴＭＲ：Tunneling Magneto Resistive）効果を用いたＭＴＪ(Magnetic Tunneling Junction)素子を記憶素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetic Random Access Memory）に関するものである。
【００１４】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
［第１の実施形態］
第１の実施形態は、磁気シールド層をＭＴＪ素子及び第２の配線を覆うように隣接する第２の配線を跨いで形成した構造であり、また、スイッチング素子は用いない例である。
【００１６】
図１（ａ）は、本発明の第１の実施形態に係る磁気記憶装置の斜視図を示す。図１（ｂ）は、図１（ａ）に示すIＢ−IＢ線に沿った磁気記憶装置の断面図を示す。図１（ｃ）は、図１（ａ）に示すIＣ−IＣ線に沿った磁気記憶装置の断面図を示す。以下に、第１の実施形態に係る磁気記憶装置の構造について説明する。
【００１７】
図１（ａ）、１（ｂ）、１（ｃ）に示すように、第１の実施形態に係る磁気記憶装置は、第１の配線１３と第２の配線２０とが互いに異なる方向に延在され、これら第１及び第２の配線１３、２０間の第１及び第２の配線１３、２０の交点に、第１及び第２の配線１３、２０に電気的に接続するＭＴＪ素子１８が配置されている。そして、ＭＴＪ素子１８の側面、第２の配線２０の上面及び側面を覆うように磁気シールド層２１が形成され、この磁気シールド層２１は隣接する第２の配線２０を跨いで連続して形成されている。
【００１８】
ここで、ＭＴＪ素子１８における第１の配線１３の延在方向の幅Ｘは第２の配線２０の幅と等しく、ＭＴＪ素子１８における第２の配線２０の延在方向の幅Ｙは第１の配線１３の幅と等しい。従って、ＭＴＪ素子１８の第２の配線２０の延在方向における側面と、第２の配線２０の延在方向における側面とは、ほぼ段差のない平面となっている。そして、磁気シールド層２１は、この平面を覆うように形成されている。また、層間絶縁膜１９はＭＴＪ素子１８間を埋め込み、この層間絶縁膜１９とＭＴＪ素子１８の膜厚はほぼ等しくなっている。
【００１９】
このような第１の実施形態の場合、磁気シールド層２１は隣接する第２の配線２０間を跨ぐように連続して形成するため、磁気シールド層２１は絶縁性の材料を用いることが望ましい。これは、導電性の材料からなる磁気シールド層２１を第２の配線２０間を跨ぐように連続して形成すると、この磁気シールド層２１を介して隣接する第２の配線２０が電気的に接続されたり、セル毎に分離されたＭＴＪ素子１８が電気的に接続されたりするからである。
【００２０】
つまり、磁気シールド層２１は、絶縁性の磁性層である。この絶縁性の磁性層の材料としては、例えば、絶縁性のフェライトや、（Ｆｅ、Ｃｏ）−（Ｂ、Ｓｉ、Ｈｆ、Ｚｒ、Ｓｍ、Ｔａ、Ａｌ）−（Ｆ、Ｏ、Ｎ）系などの金属−非金属ナノグラニュラー膜があげられる。具体的に、絶縁性のフェライトは、例えば、Ｍｎ−Ｚｎ−フェライト、Ｎｉ−Ｚｎ−フェライト、ＭｎＦｅＯ、ＣｕＦｅＯ、ＦｅＯ、ＮｉＦｅＯのうち少なくとも１つ以上の材料からなる。
【００２１】
また、第１の実施形態では、第１及び第２の配線１３、２０は直交するように配置され、大規模なセルアレイを形成するのに適した構造となっているが、第１及び第２の配線１３、２０が異なる方向に延在していれば直交していなくてもよい。
【００２２】
また、ＭＴＪ素子１８は、磁化の向きが固定された磁化固着層（磁性層）１４と、トンネル接合層（非磁性層）１５と、磁化の向きが反転する磁気記録層（磁性層）１６との３層で構成されている。ここで、磁化固着層１４と磁気記録層１６の位置は入れ替えてもよく、ＭＴＪ素子１８は、１層のトンネル接合層１５からなる１重トンネル接合構造であっても、２層のトンネル接合層１５からなる２重トンネル接合構造であってもよい。以下、１重トンネル接合構造や２重トンネル接合構造のＭＴＪ素子１８の例について説明する。
【００２３】
図２（ａ）に示す１重トンネル接合構造のＭＴＪ素子１８は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された磁化固着層１４と、この磁化固着層１４上に形成されたトンネル接合層１５と、このトンネル接合層１５上に自由強磁性層１０５、接点層１０６が順に積層された磁気記録層１６とからなる。
【００２４】
図２（ｂ）に示す１重トンネル接合構造のＭＴＪ素子１８は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、強磁性層１０４′、非磁性層１０７、強磁性層１０４″が順に積層された磁化固着層１４と、この磁化固着層１４上に形成されたトンネル接合層１５と、このトンネル接合層１５上に強磁性層１０５′、非磁性層１０７、強磁性層１０５″、接点層１０６が順に積層された磁気記録層１６とからなる。
【００２５】
尚、図２（ｂ）に示すＭＴＪ素子１８では、磁化固着層１４内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造と、磁気記録層１６内の強磁性層１０５′、非磁性層１０７、強磁性層１０５″からなる３層構造とを導入することで、図２（ａ）に示すＭＴＪ素子１８よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００２６】
図３（ａ）に示す２重トンネル接合構造のＭＴＪ素子１８は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層された第１の磁化固着層１４ａと、この第１の磁化固着層１４ａ上に形成された第１のトンネル接合層１５ａと、この第１のトンネル接合層１５ａ上に形成された磁気記録層１６と、この磁気記録層１６上に形成された第２のトンネル接合層１５ｂと、この第２のトンネル接合層１５ｂ上に基準強磁性層１０４、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層１４ｂとからなる。
【００２７】
図３（ｂ）に示す２重トンネル接合構造のＭＴＪ素子１８は、テンプレート層１０１、初期強磁性層１０２、反強磁性層１０３、基準強磁性層１０４が順に積層され第１の磁化固着層１４ａと、この第１の磁化固着層１４ａ上に形成された第１のトンネル接合層１５ａと、この第１のトンネル接合層１５ａ上に強磁性層１６′、非磁性層１０７、強磁性層１６″の３層構造によって順に積層された磁気記録層１６と、この磁気記録層１６上に形成された第２のトンネル接合層１５ｂと、この第２のトンネル接合層１５ｂ上に強磁性層１０４′、非磁性層１０７、強磁性層１０４″、反強磁性層１０３、初期強磁性層１０２、接点層１０６が順に積層された第２の磁化固着層１４ｂとからなる。
【００２８】
尚、図３（ｂ）に示すＭＴＪ素子１８では、磁気記録層１６を構成する強磁性層１６′、非磁性層１０７、強磁性層１６″の３層構造と、第２の磁化固着層１４ｂ内の強磁性層１０４′、非磁性層１０７、強磁性層１０４″からなる３層構造とを導入することで、図３（ａ）に示すＭＴＪ素子１８よりも、強磁性内部の磁極の発生を抑制し、より微細化に適したセル構造が提供できる。
【００２９】
このような２重トンネル接合構造のＭＴＪ素子１８は、１重トンネル接合構造のＭＴＪ素子１８よりも、同じ外部バイアスを印加したときのＭＲ（Magneto Resistive）比（“１”の状態と“０”の状態の抵抗の変化率）の劣化が少なく、より高いバイアスで動作できる。すなわち、２重トンネル接合構造は、セル内の情報を読み出す際に有利となる。
【００３０】
このような１重トンネル接合構造又は２重トンネル接合構造のＭＴＪ素子１８は、例えば以下の材料を用いて形成される。
【００３１】
磁化固着層１４、１４ａ、１４ｂ及び磁気記録層１６の材料には、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はそれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ2 ，ＲＸＭｎＯ3-y （Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることが好ましい。また、これら磁性体には、強磁性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていてもよい。
【００３２】
磁化固着層１４、１４ａ、１４ｂの一部を構成する反強磁性層１０３の材料には、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ2 Ｏ3 などを用いることが好ましい。
【００３３】
トンネル接合層１５、１５ａ、１５ｂの材料には、Ａｌ2 Ｏ3 ，ＳｉＯ2 ，ＭｇＯ，ＡｌＮ，Ｂｉ2 Ｏ3 ，ＭｇＦ2 ，ＣａＦ2 ，ＳｒＴｉＯ2 ，ＡｌＬａＯ3 などの様々な誘電体を使用することができる。これらの誘電体には、酸素、窒素、フッ素欠損が存在していてもよい。
【００３４】
図４（ａ）、４（ｂ）、４（ｃ）乃至図９（ａ）、９（ｂ）、９（ｃ）は、本発明の第１の実施形態に係る磁気記憶装置の製造工程を示す。以下に、第１の実施形態に係る磁気記憶装置の製造方法について説明する。
【００３５】
まず、図４（ａ）、４（ｂ）、４（ｃ）に示すように、半導体基板１１上に第１の層間絶縁膜１２及び第１の配線１３が形成される。具体的には、ＲＩＥ（Reactive Ion Etching）を用いて第１の配線１３が所望のパターンに形成された後、この第１の配線１３上に第１の層間絶縁膜１２が形成され、この第１の層間絶縁膜１２が第１の配線１３の表面が露出するまでＣＭＰ（Chemical Mechanical Polish）又はエッチバック法を用いて平坦化される。
【００３６】
次に、図５（ａ）、５（ｂ）、５（ｃ）に示すように、第１の層間絶縁膜１２及び第１の配線１３上に磁化固着層１４が堆積され、この磁化固着層１４上にトンネル接合層１５が堆積され、このトンネル接合層１５上に磁気記録層１６が堆積される。これにより、磁化固着層１４とトンネル接合層１５と磁気記録層１６とからなるＴＭＲ材料層１７が形成される。
【００３７】
次に、図６（ａ）、６（ｂ）、６（ｃ）に示すように、マスク材（図示せず）を用いて、ＴＭＲ材料層１７が選択的にエッチングされ、セル毎に分離された島状のＭＴＪ素子１８が形成される。次に、第１の層間絶縁膜１２、ＭＴＪ素子１８及び第１の配線１３上に第２の層間絶縁膜１９が形成され、この第２の層間絶縁膜１９がＭＴＪ素子１８の表面が露出するまでＣＭＰ又はエッチバック法を用いて平坦化される。
【００３８】
次に、図７（ａ）、７（ｂ）、７（ｃ）に示すように、ＭＴＪ素子１８及び第２の層間絶縁膜１９上に、第１の配線１３の延在方向と直交するように、第２の配線２０が形成される。
【００３９】
次に、図８（ａ）、８（ｂ）、８（ｃ）に示すように、第２の配線２０をマスクとして用いて、第２の配線２０間に露出している第２の層間絶縁膜１９が、第１の層間絶縁膜１２及び第１の配線１３が露出まで除去される。
【００４０】
次に、図９（ａ）、９（ｂ）、９（ｃ）に示すように、第２の配線２０、第１の層間絶縁膜１２及び第１の配線１３上に、磁気シールド層２１が形成される。この際、磁気シールド層２１の膜厚は、第２の配線２０間のスペースＳの１／２以下にすることが望ましい。これは、隣接する第２の配線２０の側面を覆う磁気シールド層２１が接してしまうことを防止するためである。
【００４１】
次に、図１（ａ）、１（ｂ）、１（ｃ）に示すように、磁気シールド層２１上に第３の層間絶縁膜２２が堆積される。これにより、ＭＲＡＭのメモリセルアレイ部が完成する。
【００４２】
以上のようなＭＴＪ素子１８を記憶素子として用いたＭＲＡＭでは、次のように、データの書き込み及び読み出しが行われる。
【００４３】
まず、データの書き込みは、選択された第１及び第２の配線１３、２０の双方に書き込み電流を流して電流磁界をそれぞれ発生させ、この２つの電流磁界の合成磁界を第１及び第２の配線１３、２０の交点に位置するＭＴＪ素子１８に印加する。これにより、磁化固着層１４よりも磁化の反転閾値が低い磁気記録層１６の磁化が反転し、磁気固着層１４と磁気記録層１６の磁化の方向が互いに平行となる状態（例えば“０”の状態）、若しくは、互いに反平行となる状態（例えば“１”の状態）が作り出される。
【００４４】
一方、データの読み出しは、“０”の状態又は１”の状態が書き込まれたＭＴＪ素子１８に電流を流し、このＭＴＪ素子１８の抵抗値の違いによって“１”、“０”のデータが判断される。
【００４５】
上記第１の実施形態によれば、第２の配線２０の上面及び側面、そして第２の配線２０を用いてデータが書き込まれるＭＴＪ素子１８の側面は、磁気シールド層２１で覆われている。このため、磁気シールド層２１が十分にヨークとしての効果を発揮し、第２の配線２０の作る電流磁界を選択セルに効率的に印加することができる。従って、書きこみ電流が低減できるため、消費電力を低減することが可能なＭＲＡＭを提供できる。
【００４６】
また、磁気シールド層２１で第２の配線２０及びＭＴＪ素子１８を覆うことにより、第１の配線１３の延在方向に配置された隣接するＭＴＪ素子１８への漏れ磁界をより効率的に遮断することができる。従って、誤った書き込みを抑制することができる。
【００４７】
また、絶縁性の磁気シールド層２１を用いることにより、隣接する第２の配線２０間で磁気シールド層２１を分断する必要がなくなる。これにより、第２の配線２０間の距離を大きく保つ必要がないため、メモリセルの微細化を図ることができる。
【００４８】
また、記憶素子としてＭＴＪ素子１８を用いている。このため、２つの磁性層とこれら磁性層に挟まれた導体層とからなるＧＭＲ（Giant Magneto Resistive）素子を用いた場合よりも、大きな読出し信号が得られ、読出し動作の高速化を図ることができる。
【００４９】
また、第１及び第２の配線１３、２０と、ＭＴＪ素子１８と、第２の層間絶縁膜１９とが、自己整合的に形成されることにより、微細化に適したＭＲＡＭを提供することができる。
【００５０】
［第２の実施形態］
第２の実施形態は、磁気シールド層をＭＴＪ素子及び第２の配線を覆うように隣接する第２の配線を跨いで形成した構造であり、また、スイッチング素子としてダイオードを用いた例である。
【００５１】
図１０（ａ）、１０（ｂ）は、本発明の第２の実施形態に係る磁気記憶装置の断面図を示す。ここで、図１０（ａ）は、第１の配線の延在方向に沿った磁気記憶装置の断面図を示し、図１０（ｂ）は、第２の配線の延在方向に沿った磁気記憶装置の断面図を示す。以下に、第２の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と異なる構造のみ説明する。
【００５２】
図１０（ａ）、１０（ｂ）に示すように、第２の実施形態は、第１の配線１３とＭＴＪ素子１８との間に、読み出し電流用のスイッチング素子としてダイオード３２を設けている。このダイオード３２は、ＭＴＪ素子１８とほぼ同じ形状となっている。つまり、ダイオード３２の第２の配線２０の延在方向における側面と、ＭＴＪ素子１８の第２の配線２０の延在方向における側面と、第２の配線２０の延在方向における側面とは、ほぼ段差のない平面となっている。そして、磁気シールド層２１は、この平面及び第２の配線２０の上面に、隣接する第２の配線２０を跨いで連続して形成されている。
【００５３】
尚、磁気シールド層２１は、少なくとも第２の配線２０及びＭＴＪ素子１８の側面に形成されていればよく、ダイオード３２の側面には必ずしも形成する必要はない。また、磁気シールド層２１は隣接する第２の配線２０間を跨ぐように連続して形成するため、磁気シールド層２１は絶縁性の材料を用いることが望ましい。
【００５４】
図１１（ａ）、１１（ｂ）乃至図１５（ａ）、１５（ｂ）は、本発明の第２の実施形態に係る磁気記憶装置の製造工程の断面図を示す。以下に、第２の実施形態に係る磁気記憶装置の製造方法について説明する。尚、第１の実施形態と同様の工程については簡単に説明する。
【００５５】
まず、図１１（ａ）、１１（ｂ）に示すように、半導体基板１１上に第１の層間絶縁膜１２及び第１の配線１３が形成される。
【００５６】
次に、図１２（ａ）、１２（ｂ）に示すように、第１の層間絶縁膜１２及び第１の配線１３上にダイオード材料層３１が形成される。次に、ダイオード材料層３１上に、磁化固着層１４とトンネル接合層１５と磁気記録層１６とからなるＴＭＲ材料層１７が形成される。
【００５７】
次に、図１３（ａ）、１３（ｂ）に示すように、マスク材（図示せず）を用いて、ＴＭＲ材料層１７及びダイオード材料層３１が選択的にエッチングされ、セル毎に分離された島状のＭＴＪ素子１８及びダイオード３２が形成される。次に、ＭＴＪ素子１８及び第１の配線１３上に第２の層間絶縁膜１９が形成され、この第２の層間絶縁膜１９がＭＴＪ素子１８の表面が露出するまでＣＭＰ又はエッチバック法を用いて平坦化される。
【００５８】
次に、図１４（ａ）、１４（ｂ）に示すように、ＭＴＪ素子１８及び第２の層間絶縁膜１９上に、第１の配線１３の延在方向と直交するように、第２の配線２０が形成される。
【００５９】
次に、図１５（ａ）、１５（ｂ）に示すように、第２の配線２０をマスクとして用いて、第２の配線２０間に露出している第２の層間絶縁膜１９が、第１の層間絶縁膜１２及び第１の配線１３が露出まで除去される。次に、第２の配線２０、第１の層間絶縁膜１２及び第１の配線１３上に、磁気シールド層２１が形成される。
【００６０】
次に、図１０（ａ）、１０（ｂ）に示すように、磁気シールド層２１上に第３の層間絶縁膜２２が堆積される。これにより、ＭＲＡＭのメモリセルアレイ部が完成する。
【００６１】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに、次のような効果を有する。
【００６２】
第１の実施形態では、マトリクス状のアレイ構造であるため、データの読み出し時に選択セル以外にも電流が漏れるおそれがある。これにより、読み出し信号のＳ／Ｎ比が劣化したり、読み出し速度が遅くなったりするという問題が生じることもある。これに対し、第２の実施形態では、スイッチング素子としてダイオード３２を設けることで、ダイオード３２の整流性を利用して選択セルのみに、読み出し電流を流すことができる。このため、読み出し信号のＳ／Ｎ比を改善することができ、読み出し速度を向上することができる。
【００６３】
尚、第２の実施形態において、ダイオード３２は、第２の配線２０とＭＴＪ素子１８との間に配置されてもよい。
【００６４】
［第３の実施形態］
第３の実施形態は、磁気シールド層をＭＴＪ素子及び第２の配線を覆うように隣接する第２の配線を跨いで形成した構造であり、また、スイッチング素子としてトランジスタを用いた例である。
【００６５】
図１６（ａ）、１６（ｂ）は、本発明の第３の実施形態に係る磁気記憶装置の断面図を示す。ここで、図１６（ａ）は、第１の配線の延在方向に沿った磁気記憶装置の断面図を示し、図１６（ｂ）は、第２の配線の延在方向に沿った磁気記憶装置の断面図を示す。以下に、第３の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と異なる構造のみ説明する。
【００６６】
図１６（ａ）、１６（ｂ）に示すように、第３の実施形態は、読み出し電流用のスイッチング素子としてＭＯＳＦＥＴ４４を設けている。つまり、ＭＯＳＦＥＴ４４のソース／ドレイン拡散層４３に接続するコンタクト４５が形成され、このコンタクト４５に接続するＭＴＪ素子１８の下部電極４８が形成されている。この下部電極４８は、第１の配線１３と離間して形成され、ＭＴＪ素子１８に電気的に接続されている。そして、下部電極４８の第２の配線２０の延在方向における側面と、ＭＴＪ素子１８の第２の配線２０の延在方向における側面と、第２の配線２０の延在方向における側面とは、ほぼ段差のない平面となっている。そして、磁気シールド層２１は、この平面及び第２の配線２０の上面に、隣接する第２の配線２０を跨いで連続して形成されている。
【００６７】
尚、磁気シールド層２１は、少なくとも第２の配線２０及びＭＴＪ素子１８の側面に形成されていればよく、下部電極４８の側面には必ずしも形成する必要はない。また、磁気シールド層２１は隣接する第２の配線２０間を跨ぐように連続して形成するため、磁気シールド層２１は絶縁性の材料を用いることが望ましい。
【００６８】
図１７（ａ）、１７（ｂ）乃至図２１（ａ）、２１（ｂ）は、本発明の第３の実施形態に係る磁気記憶装置の製造工程の断面図を示す。以下に、第３の実施形態に係る磁気記憶装置の製造方法について説明する。尚、第１の実施形態と同様の工程については簡単に説明する。
【００６９】
まず、図１７（ａ）、１７（ｂ）に示すように、半導体基板１１上にゲート絶縁膜４１を介してゲート電極４２が選択的に形成される。そして、このゲート電極４２の両側の半導体基板１１内にソース／ドレイン拡散層４３が形成される。これにより、スイッチング素子としてのＭＯＳＦＥＴ４４が形成される。次に、第１の層間絶縁膜１２及び第１の配線１３が形成され、これら第１の層間絶縁膜１２及び第１の配線１３上に第４の層間絶縁膜４６が形成される。さらに、ソース／ドレイン拡散層４３に接続するコンタクト４５が形成される。
【００７０】
次に、図１８（ａ）、１８（ｂ）に示すように、第４の層間絶縁膜４６及びコンタクト４５上に下部電極材料層４７が形成される。次に、下部電極材料層４７上に、磁化固着層１４とトンネル接合層１５と磁気記録層１６とからなるＴＭＲ材料層１７が形成される。
【００７１】
次に、図１９（ａ）、１９（ｂ）に示すように、マスク材（図示せず）を用いて、ＴＭＲ材料層１７が選択的にエッチングされ、セル毎に分離された島状のＭＴＪ素子１８が形成される。次に、下部電極材料層４７が選択的にエッチングされ、所望の形状の下部電極４８が形成される。次に、ＭＴＪ素子１８、下部電極４８及び第４の層間絶縁膜４６上に第２の層間絶縁膜１９が形成され、この第２の層間絶縁膜１９がＭＴＪ素子１８の表面が露出するまでＣＭＰ又はエッチバック法を用いて平坦化される。
【００７２】
次に、図２０（ａ）、２０（ｂ）に示すように、ＭＴＪ素子１８及び第２の層間絶縁膜１９上に、第１の配線１３の延在方向と直交するように、第２の配線２０が形成される。
【００７３】
次に、図２１（ａ）、２１（ｂ）に示すように、第２の配線２０をマスクとして用いて、第２の配線２０間に露出している第２の層間絶縁膜１９が、第４の層間絶縁膜４６が露出まで除去される。次に、第２の配線２０及び第４の層間絶縁膜４６上に、磁気シールド層２１が形成される。
【００７４】
次に、図１６（ａ）、１６（ｂ）に示すように、磁気シールド層２１上に第３の層間絶縁膜２２が堆積される。これにより、ＭＲＡＭのメモリセルアレイ部が完成する。
【００７５】
上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに、次のような効果を有する。
【００７６】
第１の実施形態では、マトリクス状のアレイ構造であるため、データの読み出し時に選択セル以外にも電流が漏れるおそれがある。これにより、読み出し信号のＳ／Ｎ比が劣化したり、読み出し速度が遅くなったりするという問題が生じることがある。これに対し、第３の実施形態では、スイッチング素子としてＭＯＳＦＥＴ４４を設けることで、選択セルのみに読み出し電流を流すことができる。このため、読み出し信号のＳ／Ｎ比を改善することができ、読み出し速度を向上することができる。
【００７７】
さらに、読み出し用のスイッチがＭＯＳＦＥＴ４４であるため、通常のＣＭＯＳプロセスとの整合性が良く、第３の実施形態のようなメモリセルをロジック回路に混載する場合に適用が容易である。
【００７８】
［第４の実施形態］
第４の実施形態は、第１の実施形態の変形例であり、磁気シールド層を第２の配線毎に分断している例である。
【００７９】
図２２（ａ）は、本発明の第４の実施形態に係る磁気記憶装置の斜視図を示す。図２２（ｂ）は、図２２（ａ）に示すXXIIＢ−XXIIＢ線に沿った磁気記憶装置の断面図を示す。図２２（ｃ）は、図２２（ａ）に示すXXIIＣ−XXIIＣ線に沿った磁気記憶装置の断面図を示す。以下に、第４の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と異なる構造のみ説明する。
【００８０】
図２２（ａ）、２２（ｂ）、２２（ｃ）に示すように、第４の実施形態は、磁気シールド層２１ａが、第２の配線２０及びＭＴＪ素子１９の側面にのみ形成されており、第２の配線２０上や隣接する第２の配線２０間には形成されていない。つまり、磁気シールド層２１ａは、第２の配線２０毎に分断されている。ここで、磁気シールド層２１ａは、ＭＴＪ素子１９の上下の磁性層１４、１６がショートされることを防ぐために、絶縁性の材料を用いることが望ましい。
【００８１】
図２３（ａ）、２３（ｂ）、２３（ｃ）は、本発明の第４の実施形態に係る磁気記憶装置の製造工程の断面図を示す。以下に、第４の実施形態に係る磁気記憶装置の製造方法について説明する。尚、第１の実施形態と同様の工程については説明を省略する。
【００８２】
まず、図２（ａ）、２（ｂ）、２（ｃ）乃至図９（ａ）、９（ｂ）、９（ｃ）に示すように、第２の配線２０及びＭＴＪ素子１８を覆うように、磁気シールド層２１が形成される。
【００８３】
次に、図２３（ａ）、２３（ｂ）、２３（ｃ）に示すように、例えばＲＩＥのような垂直方向の異方性エッチングによって、第２の配線２０の上面に形成された磁気シールド層２１と、第２の配線２０間の第１の層間絶縁膜１２及び第１の配線１３上に形成された磁気シールド層２１とが除去される。これにより、ＭＴＪ素子１８の側面、第２の層間絶縁膜１９の側面及び第２の配線２０の側面にのみ、磁気シールド層２１ａが残存される。
【００８４】
次に、図２２（ａ）、２２（ｂ）、２２（ｃ）に示すように、磁気シールド層２１ａ、第２の配線２０、第１の配線１３及び第１の層間絶縁膜１２上に、第３の層間絶縁膜２２が堆積される。これにより、ＭＲＡＭのメモリセルアレイ部が完成する。
【００８５】
上記第４の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００８６】
［第５の実施形態］
第５の実施形態は、第２の実施形態の変形例であり、磁気シールド層を第２の配線毎に分断している例である。
【００８７】
図２４（ａ）、２４（ｂ）は、本発明の第５の実施形態に係る磁気記憶装置の断面図を示す。ここで、図２４（ａ）は、第１の配線の延在方向に沿った磁気記憶装置の断面図を示し、図２４（ｂ）は、第２の配線の延在方向に沿った磁気記憶装置の断面図を示す。以下に、第５の実施形態に係る磁気記憶装置の構造について説明する。尚、第２の実施形態と異なる構造のみ説明する。
【００８８】
図２４（ａ）、２４（ｂ）に示すように、第５の実施形態は、磁気シールド層２１ａが、ダイオード３２、第２の配線２０及びＭＴＪ素子１９の側面にのみ形成されており、第２の配線２０上や隣接する第２の配線２０間には形成されていない。つまり、磁気シールド層２１ａは、第２の配線２０毎に分断されている。ここで、磁気シールド層２１ａは、ＭＴＪ素子１９の上下の磁性層１４、１６がショートされることを防ぐために、絶縁性の材料を用いることが望ましい。
【００８９】
尚、磁気シールド層２１ａは、少なくとも第２の配線２０及びＭＴＪ素子１８の側面に形成されていればよく、ダイオード３２の側面には必ずしも形成する必要はない。
【００９０】
図２５（ａ）、２５（ｂ）は、本発明の第５の実施形態に係る磁気記憶装置の製造工程の断面図を示す。以下に、第５の実施形態に係る磁気記憶装置の製造方法について説明する。尚、第２の実施形態と同様の工程については説明を省略する。
【００９１】
まず、図１１（ａ）、１１（ｂ）乃至図１５（ａ）、１５（ｂ）に示すように、ダイオード３２、第２の配線２０及びＭＴＪ素子１８を覆うように、磁気シールド層２１が形成される。
【００９２】
次に、図２５（ａ）、２５（ｂ）に示すように、例えばＲＩＥのような垂直方向の異方性エッチングによって、第２の配線２０の上面に形成された磁気シールド層２１と、第２の配線２０間の第１の層間絶縁膜１２及び第１の配線１３上に形成された磁気シールド層２１とが除去される。これにより、ダイオード３２の側面、ＭＴＪ素子１８の側面、第２の層間絶縁膜１９の側面及び第２の配線２０の側面にのみ、磁気シールド層２１ａが残存される。
【００９３】
次に、図２４（ａ）、２４（ｂ）に示すように、磁気シールド層２１ａ、第２の配線２０、第１の配線１３及び第１の層間絶縁膜１２上に、第３の層間絶縁膜２２が堆積される。これにより、ＭＲＡＭのメモリセルアレイ部が完成する。
【００９４】
上記第５の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
【００９５】
［第６の実施形態］
第６の実施形態は、第３の実施形態の変形例であり、磁気シールド層を第２の配線毎に分断している例である。
【００９６】
図２６（ａ）、２６（ｂ）は、本発明の第６の実施形態に係る磁気記憶装置の断面図を示す。ここで、図２６（ａ）は、第１の配線の延在方向に沿った磁気記憶装置の断面図を示し、図２６（ｂ）は、第２の配線の延在方向に沿った磁気記憶装置の断面図を示す。以下に、第６の実施形態に係る磁気記憶装置の構造について説明する。尚、第３の実施形態と異なる構造のみ説明する。
【００９７】
図２６（ａ）、２６（ｂ）に示すように、第６の実施形態は、磁気シールド層２１ａが、下部電極４８、第２の配線２０及びＭＴＪ素子１９の側面にのみ形成されており、第２の配線２０上や隣接する第２の配線２０間には形成されていない。つまり、磁気シールド層２１ａは、第２の配線２０毎に分断されている。ここで、磁気シールド層２１ａは、ＭＴＪ素子１９の上下の磁性層１４、１６がショートされることを防ぐために、絶縁性の材料を用いることが望ましい。
【００９８】
尚、磁気シールド層２１ａは、少なくとも第２の配線２０及びＭＴＪ素子１８の側面に形成されていればよく、下部電極４８の側面には必ずしも形成する必要はない。
【００９９】
図２７（ａ）、２７（ｂ）は、本発明の第６の実施形態に係る磁気記憶装置の製造工程の断面図を示す。以下に、第６の実施形態に係る磁気記憶装置の製造方法について説明する。尚、第３の実施形態と同様の工程については説明を省略する。
【０１００】
まず、図１７（ａ）、１７（ｂ）乃至図２１（ａ）、２１（ｂ）に示すように、下部電極４８、第２の配線２０及びＭＴＪ素子１８を覆うように、磁気シールド層２１が形成される。
【０１０１】
次に、図２７（ａ）、２７（ｂ）に示すように、例えばＲＩＥのような垂直方向の異方性エッチングによって、第２の配線２０の上面に形成された磁気シールド層２１と、第２の配線２０間の第１の層間絶縁膜１２及び第１の配線１３上に形成された磁気シールド層２１とが除去される。これにより、下部電極４８の側面、ＭＴＪ素子１８の側面、第２の層間絶縁膜１９の側面及び第２の配線２０の側面にのみ、磁気シールド層２１ａが残存される。
【０１０２】
次に、図２６（ａ）、２６（ｂ）に示すように、磁気シールド層２１ａ、第２の配線２０、第１の配線１３及び第１の層間絶縁膜１２上に、第３の層間絶縁膜２２が堆積される。これにより、ＭＲＡＭのメモリセルアレイ部が完成する。
【０１０３】
上記第６の実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【０１０４】
［第７の実施形態］
第７の実施形態は、第１の実施形態の変形例であり、第４の実施形態と同様に磁気シールド層を第２の配線毎に分断し、かつ第２の配線上にも磁気シールド層を設けている例である。
【０１０５】
図２８は、本発明の第７の実施形態に係る磁気記憶装置の断面図を示す。以下に、第７の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と異なる構造のみ説明する。
【０１０６】
図２８に示すように、第７の実施形態に係る磁気記憶装置は、第２の配線２０及びＭＴＪ素子１９の側面に形成された第１の磁気シールド層２１ａと、第２の配線２０上に形成された第２の磁気シールド層５１とを具備している。つまり、隣接する第２の配線２０間には形成されていないため、第４の実施形態と同様に、磁気シールド層２１ａは、第２の配線２０毎に分断されている。ここで、第１の磁気シールド層２１ａは、ＭＴＪ素子１９の上下の磁性層１４、１６がショートされることを防ぐために、絶縁性の材料を用いることが望ましい。また、第２の磁気シールド層５１は、絶縁性の材料に限られず、導電性の材料を用いることも可能である。
【０１０７】
つまり、第２の磁気シールド層５１に導電性の磁性層を用いた場合、この導電性の磁性層の材料としては、例えば、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ合金、Ｃｏ−Ｆｅ−Ｎｉ合金、Ｃｏ−（Ｚｒ、Ｈｆ、Ｎｂ、Ｔａ、Ｔｉ）系のアモルファス材料、（Ｃｏ、Ｆｅ、Ｎｉ）−（Ｓｉ、Ｂ）−（Ｐ、Ａｌ、Ｍｏ、Ｎｂ、Ｍｎ）系のアモルファス材料があげられる。
【０１０８】
図２９は、本発明の第７の実施形態に係る磁気記憶装置の製造工程の断面図を示す。以下に、第７の実施形態に係る磁気記憶装置の製造方法について説明する。尚、第１の実施形態と同様の工程については説明を省略する。
【０１０９】
まず、図２（ａ）、２（ｂ）、２（ｃ）乃至図８（ａ）、８（ｂ）、８（ｃ）に示すように、第２の配線２０をマスクとして用いて、第２の配線２０間に露出している第２の層間絶縁膜１９が、第１の層間絶縁膜１２及び第１の配線１３が露出まで除去される。
【０１１０】
次に、図２９に示すように、第２の配線２０上に磁気シールド層５１が形成される。次に、磁気シールド層５１、第２の配線２０及びＭＴＪ素子１８を覆うように、磁気シールド層２１が形成される。
【０１１１】
次に、図２８に示すように、例えばＲＩＥのような垂直方向の異方性エッチングによって、第２の配線２０の上面に形成された磁気シールド層２１と、第２の配線２０間の第１の層間絶縁膜１２及び第１の配線１３上に形成された磁気シールド層２１とが除去される。これにより、ＭＴＪ素子１８の側面、第２の層間絶縁膜１９の側面及び第２の配線２０の側面に磁気シールド層２１ａが残存されるとともに、第２の配線２０上に磁気シールド層５１が残存される。次に、磁気シールド層５１、第１の配線１３及び第１の層間絶縁膜１２上に、第３の層間絶縁膜２２が堆積される。これにより、ＭＲＡＭのメモリセルアレイ部が完成する。
【０１１２】
上記第７の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１１３】
さらに、第４の実施形態と同様に、磁気シールド層２１ａ、５１は、隣接する第２の配線２０毎に分離しているため、磁気シールド層５１の材料は、絶縁性の材料に限られず、導電性の材料を用いることもできる。このため、磁気シールド層５１の材料の選択性を向上させることができる。
【０１１４】
また、第７の実施形態では、第２の配線２０上にも磁気シールド層５１が形成されているため、第４の実施形態よりも、誤書き込みの抑制や選択セルへの磁場集中の効果を高めることができる。
【０１１５】
尚、第７の実施形態は、第１の実施形態の構造に適用したが、これに限定されない。例えば、図３０（ａ）、３０（ｂ）に示すように、上記第２の実施形態のようにスイッチング素子としてダイオード３２を備えた磁気記憶装置に適用することも可能であるし、例えば、図３１（ａ）、３１（ｂ）に示すように、上記第３の実施形態のようにスイッチング素子としてＭＯＳＦＥＴ４４を備えた磁気記憶装置に適用することも可能である。
【０１１６】
［第８の実施形態］
第８の実施形態は、第１の実施形態の変形例であり、第２の配線及びＭＴＪ素子の側面を絶縁層で覆い、磁気シールド層を隣接する第２の配線を跨いで形成した例である。
【０１１７】
図３２は、本発明の第８の実施形態に係る磁気記憶装置の断面図を示す。以下に、第８の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と異なる構造のみ説明する。
【０１１８】
図３２に示すように、第８の実施形態に係る磁気記憶装置は、第２の配線２０及びＭＴＪ素子１９の側面には側壁絶縁層６１が形成され、第２の配線２０上には磁気シールド層５１が形成され、これら側壁絶縁層６１及び磁気シールド層５１を覆うように磁気シールド層２１が形成されている。つまり、第８の実施形態では、側壁絶縁層６１を設けることで、隣接する第２の配線２０及びＭＴＪ素子１８を電気的に分離できるため、磁気シールド層２１が隣接する第２の配線２０を跨いで連続して形成されている。
【０１１９】
ここで、磁気シールド層５１に例えば絶縁性の材料を用いた場合は、磁気シールド層２１には、絶縁性の材料に限られず、導電性の材料を用いることも可能である。一方、磁気シールド層５１に例えば導電性の材料を用いた場合は、隣接する第２の配線２０がショートすることを防止するために、磁気シールド層２１には絶縁性の材料を用いることが望ましい。
【０１２０】
尚、第２の配線２０上の磁気シールド層５１は必ずしも形成する必要はなく、第２の配線２０上に磁気シールド層２１を直接形成してもよい。
【０１２１】
図３３は、本発明の第８の実施形態に係る磁気記憶装置の製造工程の断面図を示す。以下に、第８の実施形態に係る磁気記憶装置の製造方法について説明する。尚、第１の実施形態と同様の工程については説明を省略する。
【０１２２】
まず、図２（ａ）、２（ｂ）、２（ｃ）乃至図８（ａ）、８（ｂ）、８（ｃ）に示すように、第２の配線２０をマスクとして用いて、第２の配線２０間に露出している第２の層間絶縁膜１９が、第１の層間絶縁膜１２及び第１の配線１３が露出まで除去される。
【０１２３】
次に、図３３に示すように、第２の配線２０上に磁気シールド層５１が形成される。次に、第２の層間絶縁膜１９（図示せず）、第２の配線２０及びＭＴＪ素子１８の側面に側壁絶縁膜６１が形成される。
【０１２４】
次に、図３２に示すように、磁気シールド層５１及び側壁絶縁膜６１を覆うように、磁気シールド層２１が形成される。次に、磁気シールド層２１上に、第３の層間絶縁膜２２が堆積される。これにより、ＭＲＡＭのメモリセルアレイ部が完成する。
【０１２５】
上記第８の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１２６】
さらに、第８の実施形態では、第２の配線２０及びＭＴＪ素子１８の側面を側壁絶縁層６１で覆っている。このため、磁気シールド層２１を隣接する第２の配線２０を跨いで連続して形成した場合であっても、磁気シールド層２１の材料は、絶縁性の材料に限定されることなく、導電性の材料を用いることもできる。このため、磁気シールド層２１の材料の選択性を向上させることができる。
【０１２７】
尚、第８の実施形態は、第１の実施形態の構造に適用したが、これに限定されない。例えば、図３４（ａ）、３４（ｂ）に示すように、上記第２の実施形態のようにスイッチング素子としてダイオード３２を備えた磁気記憶装置に適用することも可能であるし、例えば、図３５（ａ）、３５（ｂ）に示すように、上記第３の実施形態のようにスイッチング素子としてＭＯＳＦＥＴ４４を備えた磁気記憶装置に適用することも可能である。
【０１２８】
また、図３０、図３４（ａ）、３４（ｂ）、図３５（ａ）、３５（ｂ）において、磁気シールド層２１は、隣接する第２の配線２０を跨いで連続して形成されているが、これに限定されない。例えば、図３６、図３７（ａ）、３７（ｂ）、図３８（ａ）、３８（ｂ）に示すように、隣接する第２の配線２０間及び磁気シールド層５１上の磁気シールド層２１を除去し、磁気シールド層２１を第２の配線２０毎に分断してもよい。この場合、磁気シールド層２１、５１は、絶縁性の材料及び導電性の材料のどちらの材料でも用いることが可能である。
【０１２９】
［第９の実施形態］
第９の実施形態は、第１の実施形態の変形例であり、ＭＴＪ素子の側面を絶縁層で覆い、磁気シールド層を隣接する第２の配線を跨いで形成した例である。
【０１３０】
図３９は、本発明の第９の実施形態に係る磁気記憶装置の断面図を示す。以下に、第９の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と異なる構造のみ説明する。
【０１３１】
図３９に示すように、第９の実施形態に係る磁気記憶装置は、第２の配線２０の幅がＭＴＪ素子１８の幅よりも大きくなっており、第２の配線２０の側面よりも窪んだＭＴＪ素子１９の側面には側壁絶縁層１９ａが形成されている。そして、側壁絶縁層１９ａ及び第２の配線２０を覆うように磁気シールド層２１が形成され、この磁気シールド層２１は隣接する第２の配線２０を跨いで連続して形成されている。
【０１３２】
尚、第９の実施形態では、導電性の材料からなる磁気シールド層２１を隣接する第２の配線２０を跨いで形成した場合、第１の配線１３の延在方向に隣接するＭＴＪ素子１８は側壁絶縁膜１９ａによって電気的に分離されているが、隣接する第２の配線２０は電気的に分離されていない。このため、第９の実施形態では、磁気シールド層２１には、絶縁性の材料を用いることが望ましい。
【０１３３】
図４０は、本発明の第９の実施形態に係る磁気記憶装置の製造工程の断面図を示す。以下に、第９の実施形態に係る磁気記憶装置の製造方法について説明する。尚、第１の実施形態と同様の工程については説明を省略する。
【０１３４】
まず、図２（ａ）、２（ｂ）、２（ｃ）乃至図６（ａ）、６（ｂ）、６（ｃ）に示すように、セル毎に分離された島状のＭＴＪ素子１８が形成される。次に、ＭＴＪ素子１８及び第１の配線１３上に第２の層間絶縁膜１９が形成され、この第２の層間絶縁膜１９がＭＴＪ素子１８の表面が露出するまでＣＭＰ又はエッチバック法を用いて平坦化される。
【０１３５】
次に、図４０に示すように、ＭＴＪ素子１８及び第２の層間絶縁膜１９上に、第１の配線１３の延在方向と直交するように、第２の配線２０が形成される。ここで、第２の配線２０は、第２の配線２０の幅がＭＴＪ素子１８の幅よりも大きくなるように形成される。
【０１３６】
次に、図３９に示すように、第２の配線２０をマスクとして用いて、第２の配線２０間に露出している第２の層間絶縁膜１９が、第１の層間絶縁膜１２及び第１の配線１３が露出まで除去される。これにより、ＭＴＪ素子１８の側面には、第２の層間絶縁膜１９からなる側壁絶縁層１９ａが形成される。次に、第２の配線２０、第１の層間絶縁膜１２及び第１の配線１３上に、磁気シールド層２１が形成される。次に、磁気シールド層２１上に第３の層間絶縁膜２２が堆積される。これにより、ＭＲＡＭのメモリセルアレイ部が完成する。
【０１３７】
上記第９の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１３８】
尚、第９の実施形態は、第１の実施形態の構造に適用したが、これに限定されない。例えば、図４１（ａ）、４１（ｂ）に示すように、上記第２の実施形態のようにスイッチング素子としてダイオード３２を備えた磁気記憶装置に適用することも可能であるし、例えば、図４２（ａ）、４２（ｂ）に示すように、上記第３の実施形態のようにスイッチング素子としてＭＯＳＦＥＴ４４を備えた磁気記憶装置に適用することも可能である。
【０１３９】
また、図３９、図４１（ａ）、４１（ｂ）、図４２（ａ）、４２（ｂ）において、磁気シールド層２１は、隣接する第２の配線２０を跨いで連続して形成されているが、これに限定されない。例えば、図４３、図４４（ａ）、４４（ｂ）、図４５（ａ）、４５（ｂ）に示すように、隣接する第２の配線２０間及び磁気シールド層５１上の磁気シールド層２１を除去し、磁気シールド層２１を第２の配線２０毎に分断してもよい。この場合、磁気シールド層２１は、絶縁性の材料及び導電性の材料のどちらの材料でも用いることが可能である。
【０１４０】
また、図４３、図４４（ａ）、４４（ｂ）、図４５（ａ）、４５（ｂ）において、第２の配線２０上に磁気シールド層２１は残していないが、これに限定されない。例えば、図４６、図４７（ａ）、４７（ｂ）、図４８（ａ）、４８（ｂ）に示すように、第２の配線２０上に磁気シールド層５１を形成してもよい。この場合、磁気シールド層２１、５１は、絶縁性の材料及び導電性の材料のどちらの材料でも用いることが可能である。これらの構造によれば、誤書き込みの抑制や選択セルへの磁場集中の効果をさらに高めることができる。
【０１４１】
［第１０の実施形態］
第１０の実施形態は、第１の実施形態と同様の構造であるが、ＭＴＪ素子のパターニング方法が異なる。
【０１４２】
図４９乃至図５２は、本発明の第１０の実施形態に係る磁気記憶装置の製造工程の斜視図を示す。以下に、第１０の実施形態に係る磁気記憶装置の製造方法について説明する。尚、第１の実施形態と同様の工程は簡単に説明する。
【０１４３】
まず、図４９に示すように、第１の実施形態と同様に、半導体基板１１上に第１の層間絶縁膜１２及び第１の配線１３が形成される。次に、第１の層間絶縁膜１２及び第１の配線１３上に、磁化固着層１４とトンネル接合層１５と磁気記録層１６とからなるＴＭＲ材料層１７が形成される。次に、マスク材（図示せず）を用いて、ＴＭＲ材料層１７が選択的にエッチングされ、第１の配線１３の延在方向に延びる直線状のＴＭＲ材料層１７が形成される。次に、ＴＭＲ材料層１７及び第１の層間絶縁膜１２上に第２の層間絶縁膜１９が形成され、この第２の層間絶縁膜１９がＴＭＲ材料層１７の表面が露出するまでＣＭＰ又はエッチバック法を用いて平坦化される。
【０１４４】
次に、図５０に示すように、ＴＭＲ材料層１７及び第２の層間絶縁膜１９上に、第１の配線１３の延在方向と直交するように、第２の配線２０が形成される。
【０１４５】
次に、図５１に示すように、第２の配線２０をマスクとして用いて、第２の配線２０間に露出している第２の層間絶縁膜１９及びＴＭＲ材料層１７が、第１の層間絶縁膜１２及び第１の配線１３が露出まで除去される。これにより、セル毎に分離された島状のＭＴＪ素子１８が形成される。
【０１４６】
次に、図５２に示すように、第２の配線２０、第１の層間絶縁膜１２及び第１の配線１３上に、磁気シールド層２１が形成される。
【０１４７】
その後は、第１の実施形態と同様に、図１（ａ）、１（ｂ）、１（ｃ）に示すように、磁気シールド層２１上に第３の層間絶縁膜２２が堆積される。これにより、ＭＲＡＭのメモリセルアレイ部が完成する。
【０１４８】
上記第１０の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１４９】
さらに、第１０の実施形態では、ＭＴＪ素子１８のパターニングは、まず直線状に加工し、続いて第２の配線２０と自己整合的に加工することにより行われる。このため、本来リソグラフィー技術のみでは実現できない、例えば長方形のＭＴＪ素子１８を形成することが可能である。従って、例えば、磁化の反転閾値を下げることにより、書き込みに必要な電流量を減少することができる。さらに、ＭＴＪ素子１８毎の形状のばらつきが抑制できるため、ＭＴＪ素子１８毎の書き込み電流の閾値のばらつきを抑制できる。これにより、メモリセル全体としての消費電力を抑え、書き込みの誤りが生じ難いメモリを形成することが可能になる。
【０１５０】
尚、上記第１０の実施形態に係る製造方法は、第１の実施形態に適用して説明したが、第２の配線とＭＴＪ素子の幅が等しくなる構造であれば、上記第２乃至第８の実施形態にも適用することも可能である。
【０１５１】
［第１１の実施形態］
第１１の実施形態は、第１乃至第３の実施形態の変形例であり、第２の配線だけでなく第１の配線も磁気シールド層で覆う例である。
【０１５２】
図５３（ａ）、５３（ｂ）、５４（ａ）、５４（ｂ）、５５（ａ）、５５（ｂ）は、本発明の第１１の実施形態に係る磁気記憶装置の断面図を示す。ここで、図５３（ａ）、５３（ｂ）は、スイッチング素子を設けない第１の実施形態の変形例を示し、図５４（ａ）、５４（ｂ）は、スイッチング素子としてダイオード３２を設けた第２の実施形態の変形例を示し、図５５（ａ）、５５（ｂ）は、スイッチング素子としてトランジスタ４４を設けた第３の実施形態の変形例を示す。以下に、第１１の実施形態に係る磁気記憶装置の構造について説明する。尚、第１の実施形態と異なる構造のみ説明する。
【０１５３】
図５３（ａ）、５３（ｂ）、５４（ａ）、５４（ｂ）、５５（ａ）、５５（ｂ）に示すように、第１１の実施形態に係る磁気記憶装置は、第１の配線１３の底面及び側面にも、磁気シールド層６２が形成されている。この磁気シールド層６２は、セル毎に分断されているため、絶縁性の材料で形成してもよいし、導電性の材料で形成してもよい。
【０１５４】
尚、第１の配線１３がダマシン構造の場合、磁気シールド層６２は、例えば次のような方法で形成される。まず、絶縁膜１２内に第１の配線用の溝が形成される。そして、この溝内に磁気シールド層６２が形成され、この磁気シールド層６２上に第１の配線用の材料層が形成される。その後、ＣＭＰ又はエッチバックにより、磁気シールド層６２及び材料層が絶縁膜１２の表面が露出するまで平坦化される。これにより、第１の配線１３の底面及び側面に磁気シールド層６２が形成された構造がなし得る。
【０１５５】
上記第１１の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【０１５６】
さらに、第１１の実施形態では、第１の配線１３の底面及び側面が、磁気シールド層６２で覆われている。このため、磁気シールド層６２が十分にヨークとしての効果を発揮し、第１の配線１３の作る電流磁界を選択セルに効率的に印加することができる。従って、第１の配線１３に流す書きこみ電流を低減できるため、消費電力をさらに低減することができる。
【０１５７】
また、磁気シールド層６２で第１の配線１３を覆うことにより、第２の配線２０の延在方向に配置された隣接するＭＴＪ素子１８への漏れ磁界をより効率的に遮断することができる。従って、誤書き込みを抑制することができる。
【０１５８】
また、磁気シールド層６２は、隣接する第１の配線１３毎に分離している。従って、磁気シールド層６２の材料は、絶縁性の材料に限られず、導電性の材料を用いることもできるため、磁気シールド層６２の材料の選択性を向上させることができる。
【０１５９】
［第１２の実施形態］
第１２の実施形態は、第１１の実施形態の変形例であり、磁気シールド層をバリアメタルで挟んだ構造である。
【０１６０】
図５６（ａ）、５６（ｂ）、５７（ａ）、５７（ｂ）、５８（ａ）、５８（ｂ）は、本発明の第１２の実施形態に係る磁気記憶装置の断面図を示す。ここで、図５６（ａ）、５６（ｂ）は、スイッチング素子を設けない第１の実施形態の変形例を示し、図５７（ａ）、５７（ｂ）は、スイッチング素子としてダイオード３２を設けた第２の実施形態の変形例を示し、図５８（ａ）、５８（ｂ）は、スイッチング素子としてトランジスタ４４を設けた第３の実施形態の変形例を示す。以下に、第１２の実施形態に係る磁気記憶装置の構造について説明する。尚、第１１の実施形態と異なる構造のみ説明する。
【０１６１】
図５６（ａ）、５６（ｂ）、５７（ａ）、５７（ｂ）、５８（ａ）、５８（ｂ）に示すように、第１２の実施形態に係る磁気記憶装置は、第２の配線２０の上面及び側面に形成された磁気シールド層２１をバリアメタル層６３，６４で挟み、第１の配線１３の底面及び側面に形成された磁気シールド層６２をバリアメタル層６５，６６で挟んでいる。
【０１６２】
磁気シールド層２１，６２の内側に形成されたバリアメタル層６３，６５は、例えば、Ｃｏ、ＣｏＦｅのような材料が用いられる。一方、磁気シールド層２１，６２の外側に形成されたバリアメタル層６４，６６は、例えば、Ｔａ、ＴａＮ、ＴａＳｉＮのような材料が用いられる。
【０１６３】
尚、第１の配線１３がダマシン構造の場合、磁気シールド層６２及びバリアメタル層６５，６６は、例えば次のような方法で形成される。まず、絶縁膜１２内に第１の配線用の溝が形成される。そして、この溝内にバリアメタル層６６、磁気シールド層６２、バリアメタル層６５が順に形成され、この磁気シールド層６２上に第１の配線用の材料層が形成される。その後、ＣＭＰ又はエッチバックにより、バリアメタル層６５，６６、磁気シールド層６２及び材料層が絶縁膜１２の表面が露出するまで平坦化される。これにより、バリアメタル層６５，６６で挟まれた磁気シールド層６２が、第１の配線１３の底面及び側面に形成される。
【０１６４】
上記第１２の実施形態によれば、第１１の実施形態と同様の効果を得ることができる。
【０１６５】
さらに、第１２の実施形態では、磁気シールド層２１，６２の内側及び外側にバリアメタル層６３，６４，６５，６６を設けることで、次のような効果がそれぞれ得られる。
【０１６６】
バリアメタル層６３を第２の配線２０と磁気シールド層２１との間に設けることで、磁気シールド層２１と第２の配線２０とが反応することを抑制し、磁気シールドの性能（ヨーク性能）を向上することができ、さらに第２の配線２０における配線抵抗の上昇も抑制できる。
【０１６７】
バリアメタル層６４を磁気シールド層２１と層間絶縁膜２２との間に設けることで、磁気シールド層２１と上層膜である層間絶縁膜２２との密着性を向上することができ、さらに磁気シールド層２１のシールド材料が層間絶縁膜２２に拡散することを防止できる。
【０１６８】
バリアメタル層６５を第１の配線１３と磁気シールド層６２との間に設けることで、磁気シールド層６２と第１の配線１３とが反応することを抑制し、ヨーク性能を向上することができ、さらに第１の配線１３における配線抵抗の上昇も抑制できる。
【０１６９】
バリアメタル層６６を磁気シールド層６２と層間絶縁膜１２との間に設けることで、磁気シールド層６２と下地である層間絶縁膜１２との密着性を向上することができ、さらに磁気シールド層６２のシールド材料が層間絶縁膜１２に拡散することを防止できる。
【０１７０】
［第１３の実施形態］
第１３の実施形態は、スイッチング素子を用いない磁気記憶装置の変形例である。
【０１７１】
図５９、６０は、本発明の第１３の実施形態に係る磁気記憶装置の斜視図を示す。以下に、第１３の実施形態に係る磁気記憶装置の構造について説明する。尚、図５３（ａ）、５３（ｂ）の構造と異なる部分を中心に説明する。
【０１７２】
図５９に示す構造は、第１の配線１３が、書き込みワード線１３ａと読み出しワード線１３ｂとに分かれている。書き込みワード線１３ａは、第２の配線（ビット線）２０と例えば直交するように延在され、ＭＴＪ素子１８と離間して配置されている。一方、読み出しワード線１３ｂは、書き込みワード線１３ａと同一面上に平行して延在され、下部金属層６７及びコンタクト６８を介してＭＴＪ素子１８と接続されている。これら書き込み及び読み出しワード線１３ａ、１３ｂの側面及び底面には、磁気シールド層６２ａ、６２ｂがそれぞれ形成されている。
【０１７３】
図６０に示す構造も、第１の配線１３が、書き込みワード線１３ａと読み出しワード線１３ｂとに分かれている。書き込みワード線１３ａは、第２の配線（ビット線）２０と例えば直交するように延在され、ＭＴＪ素子１８と離間して配置されている。この書き込みワード線１３ａの側面及び底面には、磁気シールド層６２ａが形成されている。一方、読み出しワード線１３ｂは、書き込みワード線１３ａと平行して延在され、ＭＴＪ素子１８と書き込みワード線１３ａ間に配置され、ＭＴＪ素子１８に接している。
【０１７４】
上記第１３の実施形態によれば、第１１の実施形態と同様の効果を得ることができる。
【０１７５】
さらに、第１３の実施形態では、第１の配線１３が、書き込みワード線１３ａと読み出しワード線１３ｂとに分かれている。このため、図５３（ａ）、５３（ｂ）のような単純なクロスポイント構造と比べて、読み出し信号を大きく取ることができ、読み出し速度を向上することができる。
【０１７６】
また、書き込み線と読み出し線が一部分離されることにより、書き込み時にトンネル接合層１５にかかる電圧バイアスをなくすことができ、信頼性の向上を図ることができる。
【０１７７】
また、第１３の実施形態では、スイッチ素子がないことでセルサイズを小さくでき、多層化への展開も容易になる。
【０１７８】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１７９】
【発明の効果】
以上説明したように本発明によれば、誤書き込みの抑制及び選択セルへの磁場集中が可能な磁気記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１の実施形態に係わる半導体記憶装置を示す斜視図、図１（ｂ）は図１（ａ）のIＢ−IＢ線に沿った半導体記憶装置の断面図、図１（ｃ）は図１（ａ）のIＣ−IＣ線に沿った半導体記憶装置の断面図。
【図２】図２（ａ）、（ｂ）は、本発明の各実施形態に係わる１重トンネル接合構造のＴＭＲ素子を示す断面図。
【図３】図３（ａ）、（ｂ）は、本発明の各実施形態に係わる２重トンネル接合構造のＴＭＲ素子を示す断面図。
【図４】図４（ａ）は本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す斜視図、図４（ｂ）は図４（ａ）のIVＢ−IVＢ線に沿った半導体記憶装置の断面図、図４（ｃ）は図４（ａ）のIVＣ−IVＣ線に沿った半導体記憶装置の断面図。
【図５】図５（ａ）は、図４（ａ）に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す斜視図、図５（ｂ）は図５（ａ）のVＢ−VＢ線に沿った半導体記憶装置の断面図、図５（ｃ）は図５（ａ）のVＣ−VＣ線に沿った半導体記憶装置の断面図。
【図６】図６（ａ）は、図５（ａ）に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す斜視図、図６（ｂ）は図６（ａ）のVIＢ−VIＢ線に沿った半導体記憶装置の断面図、図６（ｃ）は図６（ａ）のVIＣ−VIＣ線に沿った半導体記憶装置の断面図。
【図７】図７（ａ）は、図６（ａ）に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す斜視図、図７（ｂ）は図７（ａ）のVIIＢ−VIIＢ線に沿った半導体記憶装置の断面図、図７（ｃ）は図７（ａ）のVIIＣ−VIIＣ線に沿った半導体記憶装置の断面図。
【図８】図８（ａ）は、図７（ａ）に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す斜視図、図８（ｂ）は図８（ａ）のVIIIＢ−VIIIＢ線に沿った半導体記憶装置の断面図、図８（ｃ）は図８（ａ）のVIIIＣ−VIIIＣ線に沿った半導体記憶装置の断面図。
【図９】図９（ａ）は、図８（ａ）に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す斜視図、図９（ｂ）は図９（ａ）のIXＢ−IXＢ線に沿った半導体記憶装置の断面図、図９（ｃ）は図９（ａ）のIXＣ−IXＣ線に沿った半導体記憶装置の断面図。
【図１０】図１０（ａ）は本発明の第２の実施形態に係わる半導体記憶装置を示す第１の配線の延在方向における断面図、図１０（ｂ）は本発明の第２の実施形態に係わる半導体記憶装置を示す第２の配線の延在方向における断面図。
【図１１】図１１（ａ）は本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図１１（ｂ）は本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図１２】図１２（ａ）は、図１１（ａ）に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図１２（ｂ）は、図１１（ｂ）に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図１３】図１３（ａ）は、図１２（ａ）に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図１３（ｂ）は、図１２（ｂ）に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図１４】図１４（ａ）は、図１３（ａ）に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図１４（ｂ）は、図１３（ｂ）に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図１５】図１５（ａ）は、図１４（ａ）に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図１５（ｂ）は、図１４（ｂ）に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図１６】図１６（ａ）は本発明の第３の実施形態に係わる半導体記憶装置を示す第１の配線の延在方向における断面図、図１６（ｂ）は本発明の第３の実施形態に係わる半導体記憶装置を示す第２の配線の延在方向における断面図。
【図１７】図１７（ａ）は本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図１７（ｂ）は本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図１８】図１８（ａ）は、図１７（ａ）に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図１８（ｂ）は、図１７（ｂ）に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図１９】図１９（ａ）は、図１８（ａ）に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図１９（ｂ）は、図１８（ｂ）に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図２０】図２０（ａ）は、図１９（ａ）に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図２０（ｂ）は、図１９（ｂ）に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図２１】図２１（ａ）は、図２０（ａ）に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図２１（ｂ）は、図２０（ｂ）に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図２２】図２２（ａ）は本発明の第４の実施形態に係わる半導体記憶装置を示す斜視図、図２２（ｂ）は図２２（ａ）のXXIIＢ−XXIIＢ線に沿った半導体記憶装置の断面図、図２２（ｃ）は図２２（ａ）のXXIIＣ−XXIIＣ線に沿った半導体記憶装置の断面図。
【図２３】図２３（ａ）は本発明の第４の実施形態に係わる半導体記憶装置の製造工程を示す斜視図、図２３（ｂ）は図２３（ａ）のXXIIIＢ−XXIIIＢ線に沿った半導体記憶装置の断面図、図２３（ｃ）は図２３（ａ）のXXIIIＣ−XXIIIＣ線に沿った半導体記憶装置の断面図。
【図２４】図２４（ａ）は本発明の第５の実施形態に係わる半導体記憶装置を示す第１の配線の延在方向における断面図、図２４（ｂ）は本発明の第５の実施形態に係わる半導体記憶装置を示す第２の配線の延在方向における断面図。
【図２５】図２５（ａ）は本発明の第５の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図２５（ｂ）は本発明の第５の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図２６】図２６（ａ）は本発明の第６の実施形態に係わる半導体記憶装置を示す第１の配線の延在方向における断面図、図２６（ｂ）は本発明の第６の実施形態に係わる半導体記憶装置を示す第２の配線の延在方向における断面図。
【図２７】図２７（ａ）は本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す第１の配線の延在方向における断面図、図２７（ｂ）は本発明の第６の実施形態に係わる半導体記憶装置の製造工程を示す第２の配線の延在方向における断面図。
【図２８】本発明の第７の実施形態に係わる半導体記憶装置を示す断面図。
【図２９】本発明の第７の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３０】図３０（ａ）、（ｂ）は本発明の第７の実施形態に係わるスイッチング素子としてのダイオードを有する半導体記憶装置を示す断面図、図３０（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図３０（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図３１】図３１（ａ）、（ｂ）は本発明の第７の実施形態に係わるスイッチング素子としてのＭＯＳＦＥＴを有する半導体記憶装置を示す断面図、図３１（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図３１（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図３２】本発明の第８の実施形態に係わる半導体記憶装置を示す断面図。
【図３３】本発明の第８の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３４】図３４（ａ）、（ｂ）は本発明の第８の実施形態に係わるスイッチング素子としてのダイオードを有する半導体記憶装置を示す断面図、図３４（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図３４（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図３５】図３５（ａ）、（ｂ）は本発明の第８の実施形態に係わるスイッチング素子としてのＭＯＳＦＥＴを有する半導体記憶装置を示す断面図、図３５（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図３５（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図３６】本発明の第８の実施形態に係わる他の半導体記憶装置を示す、磁気シールド層が第２の配線毎に分断されている断面図。
【図３７】図３７（ａ）、（ｂ）は本発明の第８の実施形態に係わるスイッチング素子としてのダイオードを有する他の半導体記憶装置を示す、磁気シールド層が第２の配線毎に分断されている断面図、図３７（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図３７（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図３８】図３８（ａ）、（ｂ）は本発明の第８の実施形態に係わるスイッチング素子としてのＭＯＳＦＥＴを有する他の半導体記憶装置を示す、磁気シールド層が第２の配線毎に分断されている断面図、図３８（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図３８（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図３９】本発明の第９の実施形態に係わる半導体記憶装置を示す断面図。
【図４０】本発明の第９の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４１】図４１（ａ）、（ｂ）は本発明の第９の実施形態に係わるスイッチング素子としてのダイオードを有する半導体記憶装置を示す断面図、図４１（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図４１（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図４２】図４２（ａ）、（ｂ）は本発明の第９の実施形態に係わるスイッチング素子としてのＭＯＳＦＥＴを有する半導体記憶装置を示す断面図、図４２（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図４２（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図４３】本発明の第９の実施形態に係わる他の半導体記憶装置を示す、磁気シールド層が第２の配線毎に分断されている断面図。
【図４４】図４４（ａ）、（ｂ）は本発明の第９の実施形態に係わるスイッチング素子としてのダイオードを有する他の半導体記憶装置を示す、磁気シールド層が第２の配線毎に分断されている断面図、図４４（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図４４（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図４５】図４５（ａ）、（ｂ）は本発明の第９の実施形態に係わるスイッチング素子としてのＭＯＳＦＥＴを有する他の半導体記憶装置を示す、磁気シールド層が第２の配線毎に分断されている断面図、図４５（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図４５（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図４６】本発明の第９の実施形態に係わる他の半導体記憶装置を示す、磁気シールド層が第２の配線毎に分断され、かつ第２の配線上に形成されている断面図。
【図４７】図４７（ａ）、（ｂ）は本発明の第９の実施形態に係わるスイッチング素子としてのダイオードを有する他の半導体記憶装置を示す、磁気シールド層が第２の配線毎に分断され、かつ第２の配線上に形成されている断面図、図４７（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図４７（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図４８】図４８（ａ）、（ｂ）は本発明の第９の実施形態に係わるスイッチング素子としてのＭＯＳＦＥＴを有する他の半導体記憶装置を示す、磁気シールド層が第２の配線毎に分断され、かつ第２の配線上に形成されている断面図、図４８（ａ）は第２の配線の延在方向に対して垂直方向の断面図、図４８（ｂ）は第１の配線の延在方向に対して垂直な断面図。
【図４９】本発明の第１０の実施形態に係わる半導体記憶装置の製造工程を示す斜視図。
【図５０】図４９に続く、本発明の第１０の実施形態に係わる半導体記憶装置の製造工程を示す斜視図。
【図５１】図５０に続く、本発明の第１０の実施形態に係わる半導体記憶装置の製造工程を示す斜視図。
【図５２】図５１に続く、本発明の第１０の実施形態に係わる半導体記憶装置の製造工程を示す斜視図。
【図５３】図５３（ａ）、（ｂ）は、本発明の第１１の実施形態に係わるスイッチング素子を設けない磁気記憶装置を示す断面図。
【図５４】図５４（ａ）、（ｂ）は、本発明の第１１の実施形態に係わるスイッチング素子としてのダイオードを有する磁気記憶装置を示す断面図。
【図５５】図５５（ａ）、（ｂ）は、本発明の第１１の実施形態に係わるスイッチング素子としてのＭＯＳＦＥＴを有する磁気記憶装置を示す断面図。
【図５６】図５６（ａ）、（ｂ）は、本発明の第１２の実施形態に係わるスイッチング素子を設けない磁気記憶装置を示す断面図。
【図５７】図５７（ａ）、（ｂ）は、本発明の第１２の実施形態に係わるスイッチング素子としてのダイオードを有する磁気記憶装置を示す断面図。
【図５８】図５８（ａ）、（ｂ）は、本発明の第１２の実施形態に係わるスイッチング素子としてのＭＯＳＦＥＴを有する磁気記憶装置を示す断面図。
【図５９】本発明の第１３の実施形態に係わる磁気記憶装置を示す斜視図。
【図６０】本発明の第１３の実施形態に係わる他の磁気記憶装置を示す斜視図。
【図６１】従来技術による半導体記憶装置を示す断面図。
【符号の説明】
１１…半導体基板、１２…第１の層間絶縁膜、１３…第１の配線、１３ａ…書き込みワード線、１３ｂ…読み出しワード線、１４、１４ａ、１４ｂ…磁化固着層、１５、１５ａ、１５ｂ…トンネル接合層、１６…磁気記録層、１７…ＴＭＲ材料層、１８…ＴＭＲ素子、１９…第２の層間絶縁膜、１９ａ、６１…側壁絶縁層、２０…第２の配線、２１、２１ａ、５１、６２、６２ａ、６２ｂ…磁気シールド層、２２…第３の層間絶縁膜、３１…ダイオード材料層、３２…ダイオード、４１…ゲート絶縁膜、４２…ゲート電極、４３…ソース／ドレイン拡散層、４４…ＭＯＳＦＥＴ、４５、６８…コンタクト、４６…第４の層間絶縁膜、４７…下部電極材料層、４８…下部電極、６３、６４、６５、６６…バリアメタル層、６７…下部金属層、１０１…テンプレート層、１０２…初期強磁性層、１０３…反強磁性層、１０４、１０４′、１０４″…基準強磁性層、１０５、１０５′、１０５″…自由記録層、１０６…接点層、１０７…非磁性層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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