(57)【特許請求の範囲】
【請求項１】
電力用半導体素子を駆動させるための駆動回路であって、
入力制御信号が外部から入力されて、上記電力用半導体素子のオン／オフのスイッチングを行うスイッチング回路と、
上記入力制御信号を検知して、上記入力制御信号がオフを指示するものであった場合に、上記電力用半導体素子のミラー期間の略々開始時刻にサンプリング信号を出力するサンプリング信号発生回路と、
上記電力用半導体素子のゲートラインに接続され、上記サンプリング信号が入力されるタイミングで上記電力用半導体素子のミラー電圧を検知して、上記ミラー電圧が所定のしきい値以上であった場合に、過電流検知信号を出力するゲート電圧検知回路と、
電力用半導体素子のゲートラインに接続され、上記ゲート電圧検知回路からの上記過電流検知信号を受けて、上記電力用半導体素子を通常時よりも遅い速度でオフするように、上記電力用半導体素子のゲート電圧を制御するゲート電圧制御回路と
を備えたことを特徴とする電力用半導体素子の駆動回路。
【請求項２】
電力用半導体素子を駆動させるための駆動回路であって、
入力制御信号が外部から入力されて、上記電力用半導体素子のオン／オフのスイッチングを行うスイッチング回路と、
上記電力用半導体素子のゲートラインに接続され、上記電力用半導体素子のミラー期間を検知して、上記ミラー期間の略々開始時刻にタイミング信号を出力するタイミング検知回路と、
上記電力用半導体素子のゲートラインに接続され、上記タイミング信号が入力されるタイミングで上記電力用半導体素子のミラー電圧を検知して、上記ミラー電圧が所定のしきい値以上であった場合に、過電流検知信号を出力するゲート電圧検知回路と、
上記電力用半導体素子のゲートラインに接続され、上記ゲート電圧検知回路からの上記過電流検知信号を受けて、上記電力用半導体素子を通常時よりも遅い速度でオフするように、上記電力用半導体素子のゲート電圧を制御するゲート電圧制御回路と
を備えたことを特徴とする電力用半導体素子の駆動回路。
【請求項３】
上記サンプリング信号発生回路または上記タイミング検知回路が、抵抗及びキャパシタンスを有する遅延回路とバッファとにより構成されていることを特徴とする請求項１または２に記載の電力用半導体素子の駆動回路。
【請求項４】
上記サンプリング信号発生回路が、予め設定された所定の参照電圧を出力する参照電圧発生回路と、抵抗及びキャパシタンスを有する遅延回路と、上記遅延回路の出力電圧が、上記参照電圧よりも、大きいかまたは小さいかを検知する電圧比較器とにより構成されていることを特徴とする請求項１または２に記載の電力用半導体素子の駆動回路。
【請求項５】
上記サンプリング信号発生回路が、上記抵抗に対して並列に、上記入力制御信号方向が順方向となるように接続されたダイオードをさらに備えたことを特徴とする請求項３または４に記載の電力用半導体素子の駆動回路。
【請求項６】
上記サンプリング信号発生回路の出力期間が、上記電力用半導体素子のミラー期間より短くなるように設定されていることを特徴とする請求項１ないし５のいずれか１項に記載の電力用半導体素子の駆動回路。
【請求項７】
上記入力制御信号のオフ指令により、ゲート電圧が低下し始めてから、上記サンプリング信号の出力までの時間が、一定となるように設定されていることを特徴とする請求項１ないし６のいずれか１項に記載の電力用半導体素子の駆動回路。
【請求項８】
上記サンプリング信号発生回路の出力期間が電源電圧に依存し、電源電圧が低下する程、出力期間が遅れることを特徴とする請求項１ないし６のいずれか１項に記載の電力用半導体素子の駆動回路。
【請求項９】
上記ゲート電圧検知回路が、
上記電力用半導体素子のゲートラインに接続され、ゲート電圧を所定のレベルに増幅する電圧増幅器と、
上記電圧増幅器に接続され、上記サンプリング信号発生回路または上記タイミング検知回路から出力される信号に基づいて切り替わるスイッチと
を備えていることを特徴とする請求項１ないし８のいずれか１項に記載の電力用半導体素子の駆動回路。
【請求項１０】
上記ゲート電圧検知回路が、
予め設定された所定の参照電圧を出力する参照電圧発生回路と、
上記電力用半導体素子のゲートラインに接続され、上記電力用半導体素子のゲート電圧が、上記参照電圧よりも、大きいかまたは小さいかを検知する電圧比較器と、
上記電圧比較器に接続され、上記サンプリング信号発生回路または上記タイミング検知回路から出力される信号に基づいて切り替わるスイッチと
を備えていることを特徴とする請求項１ないし８のいずれか１項に記載の電力用半導体素子の駆動回路。
【請求項１１】
上記ゲート電圧検知回路が、駆動回路の電源電圧の変動により上記ミラー電圧が変動した場合でも過電流に対する検知レベルは変化させずに、一定以上の電流が流れた場合に過電流検知信号を出力することを特徴とする請求項１ないし１０のいずれか１項に記載の電力用半導体素子の駆動回路。
【請求項１２】
上記ゲート電圧検知回路が、駆動回路の温度が変動した場合でも過電流に対する検知レベルは変化させずに、一定以上の電流が流れた場合に過電流検知信号を出力することを特徴とする請求項１ないし１１のいずれか１項に記載の電力用半導体素子の駆動回路。
【請求項１３】
上記ゲート電圧制御回路が、
上記ゲート電圧検知回路に接続され、上記ゲート電圧検知回路からの信号に基づいて切り替わるＭＯＳトランジスタと、
上記電力用半導体素子のゲートラインと上記ＭＯＳトランジスタとの間に接続されたツェナーダイオードと
を備えたことを特徴とする請求項１ないし１２のいずれか１項に記載の電力用半導体素子の駆動回路。
【請求項１４】
上記ゲート電圧制御回路が、
上記ゲート電圧検知回路に接続され、上記ゲート電圧検知回路からの信号に基づいて切り替わるＭＯＳトランジスタと、
上記電力用半導体素子のゲートラインと上記ＭＯＳトランジスタとの間に接続された抵抗と
を備え、
上記抵抗からの出力が上記スイッチング回路のオフ側のスイッチに接続されている
ことを特徴とする請求項１ないし１２のいずれか１項に記載の電力用半導体素子の駆動回路。
【請求項１５】
電力用半導体素子を駆動させるための駆動回路であって、
入力制御信号が外部から入力されて、上記電力用半導体素子のオン／オフのスイッチングを行うスイッチング回路と、
上記入力制御信号を検知して、上記入力制御信号がオフを指示するものであった場合に、上記電力用半導体素子のミラー期間の略々開始時刻にサンプリング信号を出力するサンプリング信号発生回路と、
上記電力用半導体素子のゲートラインに接続され、上記サンプリング信号が入力されるタイミングで上記電力用半導体素子のミラー電圧を検知して、上記ミラー電圧が所定のしきい値以上であった場合に、過電流検知信号を出力するゲート電圧検知回路と、
オン状態におけるゲート電圧を検知して、ゲート電圧の上昇に基づいて過電流を検知してオン時過電流検知信号を出力する過電流検知回路と、
電力用半導体素子のゲートラインに接続され、上記ゲート電圧検知回路からの上記過電流検知信号または上記過電流検知回路からの上記オン時過電流検知信号を受けて、上記電力用半導体素子を通常時よりも遅い速度でオフするように、上記電力用半導体素子のゲート電圧を制御するゲート電圧制御回路と
を備えたことを特徴とする電力用半導体素子の駆動回路。
【請求項１６】
電力用半導体素子を駆動させるための駆動回路であって、
入力制御信号が外部から入力されて、上記電力用半導体素子のオン／オフのスイッチングを行うスイッチング回路と、
上記電力用半導体素子のゲートラインに接続され、上記電力用半導体素子のミラー期間を検知して、上記ミラー期間の略々開始時刻にタイミング信号を出力するタイミング検知回路と、
上記電力用半導体素子のゲートラインに接続され、上記タイミング信号が入力されるタイミングで上記電力用半導体素子のミラー電圧を検知して、上記ミラー電圧が所定のしきい値以上であった場合に、過電流検知信号を出力するゲート電圧検知回路と、
オン状態におけるゲート電圧を検知して、ゲート電圧の上昇より過電流を検知してオン時過電流検知信号を出力する過電流検知回路と、
電力用半導体素子のゲートラインに接続され、上記ゲート電圧検知回路からの上記過電流検知信号または上記過電流検知回路からの上記オン時過電流検知信号を受けて、上記電力用半導体素子を通常時よりも遅い速度でオフするように、上記電力用半導体素子のゲート電圧を制御するゲート電圧制御回路と
を備えたことを特徴とする電力用半導体素子の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力用半導体素子の駆動回路に関し、特に、ＩＧＢＴ等の電力用半導体素子を駆動させるための駆動回路であって、スイッチング時に発生するサージ電圧を抑制するための電力用半導体素子の駆動回路に関する。
【０００２】
【従来の技術】
従来の電力用半導体素子におけるＩＧＢＴの過電流保護の方法について説明する。ＩＧＢＴに過電流が流れた場合、ＩＧＢＴのゲート電位と基準電圧とをコンパレータで比較し、基準電圧よりＩＧＢＴのゲートエミッタ間電圧が上昇した場合にのみ、コンパレータが動作して、スイッチをオンさせる。これによりゲート電位をツェナーダイオードの降伏電圧およびダイオードの降伏電圧にクランプすることで、過電流時にＩＧＢＴが破壊するまでの時間が長くなる。なお、モノマルチの働きにより、いったん、オフされたスイッチは、再び、ＩＧＢＴのゲートエミッタ間電圧が低下しても、スイッチはオンされない（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平４−１６５９１６号公報（第２頁）
【０００４】
また、他の従来装置において、過電流時のゲート−エミッタ間の電圧上昇を利用した保護装置を有する電力用半導体素子の駆動回路の一例について説明する。従来の装置は、負荷回路に挿入されたパワー素子のゲートとゲート駆動用直流電源の正極間に入力側が挿入され、過電流によるパワー素子のゲート電圧の上昇を制限するとともに、過電流に起因する入力側の電流を絶縁して出力可能なホトカプラを備え、ホトカプラの出力を過電流の検出信号としてパワー素子の過電流を遮断もしくは制限するパワー素子の過電流保護装置である。また、当該ホトカプラは、入力側としてのＬＥＤと出力側としてのホトトランジスタから構成されている（例えば、特許文献２参照）。
【０００５】
このような構成における従来の装置においては、過電流時にゲート電圧が上昇するとＬＥＤが通電し、ホトトランジスタがＬＥＤの通電電流に応じた電流を過電流の検出信号として制御回路に出力する。制御回路はこの検出信号の入力により電力用半導体素子の通電を遮断もしくは制限するように制御信号を出力する。また、ＬＥＤは、ゲート電圧Ｖｇｅの上昇をクランプし、過電流のピーク電流を抑制する効果も果たしている（例えば、特許文献２参照）。
【０００６】
【特許文献２】
特許第２６７４３５５号公報（第３頁、第１図）
【０００７】
【発明が解決しようとする課題】
上記の特許文献１や上記の特許文献２に代表されるゲート−エミッタ間電圧の上昇を利用した過電流検知方式ではある程度ゲート−エミッタ間電圧が上昇することが必要であり、場合によっては過電流を検知できる電流値は定格電流の数倍に達する。そのため、電力用半導体素子の定格電流以上であっても過電流と検知できる電流以下の電流が流れている状態で、外部からオフ指令が入力された場合、通常遮断する。そのため、電流遮断時に発生するサージ電圧が高くなり、装置を破壊する可能性があった。特に、電力用半導体素子から離れた箇所で短絡が起きた場合等で電流上昇率ｄｉ／ｄｔが低い場合にはゲート−エミッタ間電圧が検知レベルに達するまでに時間がかかるため、その間に外部からオフ指令が入力される確率は高くなり、装置を破壊する可能性は高くなってしまうという問題点があった。
【０００８】
この発明は、かかる問題点を解決するためになされたものであり、上記従来例のようにゲート−エミッタ間電圧が上昇するほどの大電流よりも低い電流レベルでの過電流検知および保護遮断が可能な電力用半導体素子の駆動回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明は、電力用半導体素子を駆動させるための駆動回路であって、入力制御信号が外部から入力されて、上記電力用半導体素子のオン／オフのスイッチングを行う回路と、上記入力制御信号を検知して、上記入力制御信号がオフを指示するものであった場合に、上記電力用半導体素子のミラー期間の略々開始時刻にサンプリング信号を出力するサンプリング信号発生回路と、上記電力用半導体素子のゲートラインに接続され、上記サンプリング信号が入力されるタイミングで上記電力用半導体素子のミラー電圧を検知して、上記ミラー電圧が所定のしきい値以上であった場合に、過電流検知信号を出力するゲート電圧検知回路と、電力用半導体素子のゲートラインに接続され、上記ゲート電圧検知回路からの上記過電流検知信号を受けて、上記電力用半導体素子を通常時よりも遅い速度でオフするように、上記電力用半導体素子のゲート電圧を制御するゲート電圧制御回路とを備えた電力用半導体素子の駆動回路である。
【００１０】
【発明の実施の形態】
実施の形態１．
本発明は、サージ電圧の発生を抑制するために、電力用半導体素子が流している電流値によって電流遮断時のゲート電圧波形を調整できるようにしたものである。そのために、電力用半導体素子の電流値を推測するためにターンオフ時の半導体電力素子のゲート電圧（ミラー電圧）を検知できるようにした。さらにこの検知するタイミングを入力制御信号を用いてサンプリング信号発生回路によって調整できるようにした。
【００１１】
図１に本発明の実施の形態１に係る電力用半導体素子の駆動回路の構成を示した回路図を示す。図１において、１００は電力用半導体素子のオン／オフのスイッチングを行うメインインバータ回路、７は入力制御信号からの信号を参照してターンオフのときにだけサンプリング信号を発生するサンプリング信号発生回路、８は電力用半導体素子のゲートラインに接続され、後述するゲート電圧検知回路の検知結果に基づいて、ゲート電圧の制御を行うゲート電圧制御回路、９は電力用半導体素子のゲートラインに接続され、上記サンプリング信号が入力された時に、その時点のゲート電圧の検知を行うゲート電圧検知回路、１０は本発明の駆動回路の駆動対象である電力用半導体素子であり、本実施の形態においては、ＩＧＢＴを例に挙げて説明する（以降、ＩＧＢＴ１０とする。）。また、１〜６は、メインインバータ１００内に設けられており、１は電源、２はアース、３はＰｃｈのＭＯＳＦＥＴ、４，５は抵抗、６はＮｃｈのＭＯＳＦＥＴである。なお、このように、図１においては、メインインバータ１００が、電源１、アース２、ＭＯＳＦＥＴ３、抵抗４，５、および、ＭＯＳＦＥＴ６で構成されている例について示されているが、この場合に限らず、メインインバータ１００がインバータの機能を持てばいずれのものでもよく、本発明において上記構成にとらわれるものではない。また論理を変えればバッファの構成でもかまわない。
【００１２】
動作について説明する。まず、入力制御信号がメインインバータ１００に入力されると、サンプリング信号発生回路７は、当該入力制御信号からの信号を参照して、ターンオフであれば、（ミラー期間の開始付近になるような）所定時間後に、サンプリング信号を発生する。一方、ターンオンの場合には、信号は発生させない。これにより、ターンオフのときだけ動作させることができる。次に、当該サンプリング信号がゲート電圧検知回路９に入力されると、ゲート電圧検知回路９は、そのときのゲート電圧（すなわち、ミラー電圧）を検知する。ゲート電圧検知回路９により、ＩＧＢＴ１０に過電流が流れていると検出された場合には、ゲート電圧制御回路８に所定の過電流検知信号が出力され、フィードバックがかかる。これにより、過電流のときだけ、ゲート電圧がフィードバック制御されてＩＧＢＴ１０がゆっくり遮断（オフ）される。また、サンプリング信号発生回路７がミラー期間の開始付近の時刻にサンプリング信号を発生するようにしたので、ゲート電圧検知回路９およびゲート電圧制御回路８の働きにより、通常時は高速にターンオフするので、ターンオフ損失が小さく、過電流時は、ゆっくりとＩＧＢＴ１０を遮断できるようにゲート電圧を制御するため、ターンオフ時に発生するサージ電圧を小さくすることができる。
【００１３】
ここで、ターンオフ時のゲート波形を図２に、コレクタ電圧波形を図３に、コレクタ電流波形を図４にそれぞれ示す。
【００１４】
図２〜図４を用いてさらに詳細にターンオフ時の動作について説明する。まず、ターンオフするために時刻Ｔ１でメインインバータ１００の入力にはＨＩＧＨが入力される。従って、スイッチ３はオフし、スイッチ６がオンするので、ＩＧＢＴ１０のゲートエミッタ間容量に蓄えられていた電荷は、抵抗５およびスイッチ６を介してアース２に放電される。この時の放電電流はスイッチ６のオン抵抗が十分低いので無視でき、抵抗５の大きさによって決まり、図２のようにゲート電圧が減少し始める。
【００１５】
時刻Ｔ２になるとＩＧＢＴ１０のゲートコレクタ間に存在する帰還容量を通る変位電流がＩＧＢＴ１０のゲートから流れ込みはじめる。このためゲートエミッタ間容量の放電が見かけ上停止するために、図２のように、ゲート電圧が所定の電圧ＶＭで一定となる。
【００１６】
時刻Ｔ３に近づくと、図３に示すように、ＩＧＢＴ１０のコレクタ電圧が増加し始める。
【００１７】
時刻Ｔ３をすぎると再び抵抗５によって決まる電流でＩＧＢＴ１０のゲートエミッタ間容量が放電されるので、図２のように、ゲート電圧は低下し始める。この間にコレクタ電流は図４に示すように急激に遮断される。
【００１８】
ところでＩＧＢＴ１０が含まれるインバータなどの主回路の配線には必ず寄生インダクタンスＬＳが存在する。これよりＩＧＢＴ１０のコレクタ端子にはコレクタ電流が急激に遮断されたことによるサージ電圧（ＶＣＰ−ＶＣ＝ＬＳ×ｄＩＣ／ｄｔ）が発生する。従って、コレクタ電圧波形は図３に示すように一度ピーク電圧ＶＣＰとなった後に定常値ＶＣとなる。
【００１９】
その後、時刻Ｔ４でＩＧＢＴ１０のゲートエミッタ間容量の放電が終了するので、ゲート電圧が０Ｖとなる。
【００２０】
従って、ＩＧＢＴ１０に過電流が流れている時に遮断を行った場合、通常時より大きなサージ電圧が発生するのでＩＧＢＴ１０の耐圧を超えてしまいＩＧＢＴ１０が破壊される。
【００２１】
本発明においては、時刻Ｔ２から時刻Ｔ３の時間（便宜上「ミラー期間」と称する）とその時のゲート電圧（便宜上「ミラー電圧ＶＭ」と称する）に着目する。ＩＧＢＴがターンオフするとき、必ず、（ゲート電圧が所定の電圧ＶＭで一定となる）ミラー期間が存在し、この期間の終わりにコレクタ電流が下がり始めるという事実と、ミラー電圧はＩＧＢＴのコレクタ電流の大きさに依存して大きくなるという事実がある。
【００２２】
そこでミラー電圧を検知して所定の値より大きい場合は過電流と判断し、ゆっくり遮断できるようにゲート電圧を制御すれば、ターンオフ時に発生するサージ電圧を小さくできる。この方式では、通常時はターンオフが早く、従って損失も小さくできる。また、過電流時はミラー期間までの時間は通常時と同様に早いので、制御に遅れが生じにくく、また、ミラー期間以降はゆっくりと遮断させるため、サージ電圧の発生も抑制されるのでＩＧＢＴが保護できる。また、本発明によれば、コレクタ電流に依存するターンオフ時のミラー電圧を検出して、その値によって過電流かどうか判断する。すなわち、ミラー電圧値によって過電流検出レベルを調節できるので、従来のようなゲート電圧の持ち上がりを検出する方式よりも低い電流を過電流として検出できる。
【００２３】
本発明は、図１に示すように、サンプリング信号発生回路７を設けることにより、入力制御信号からの信号を参照することでターンオフのときだけ動作させることができる。これにより、ターンオン時には影響を与えないので、ターンオン損失は増加することはない。
【００２４】
また、サンプリング信号発生回路７は、ミラー期間の開始付近にサンプリング時刻を合わせる機能を持つ。この発生したサンプリング信号を受けて、ゲート電圧検知回路９はその時のミラー電圧を検知できる。
【００２５】
ゲート電圧検知回路９によって、ＩＧＢＴ１０に過電流が流れていると検知されたときだけ、ゲート電圧制御回路８にフィードバックがかかる。これにより過電流時のときだけゲート電圧が制御されてＩＧＢＴ１０がゆっくり遮断される。これにより、ターンオフ時に発生するサージ電圧を小さく抑えることができ、サージ電圧によるＩＧＢＴ１０の破壊を防止することができる。
【００２６】
以上のように、本実施の形態によれば、サンプリング信号発生回路７、ゲート電圧検知回路９、ゲート電圧制御回路８を設けたので、ターンオフの時だけにゲート電圧検知回路９が動作するので、ターンオン損失は小さくすることができる。また、通常時は高速にターンオフするのでターンオフ損失が小さい。また、ミラー電圧検出レベルを調節することにより、過電流検出レベルをかえることができるので、従来のような大電流でなく、低い電流でも過電流検出し、サージ電圧の発生を抑える過電流保護を行うことができる。
【００２７】
実施の形態２．
上記実施の形態１のサンプリング信号発生回路７の構成例として、ＡＳＩＣを用いる方法がある。この場合、任意の波形を作ることができる。例えば、図５の実線により示すような入力制御信号９０（実線）がドライバに入力されたとき、ゲート電圧９１は、図５の破線のようになる。本発明の上記回路はターンオフの時だけ働けばよいので、図６に示すような波形をＡＳＩＣが出力するようにすればよい。
【００２８】
本実施の形態においても、上述の実施の形態１と同様の効果を得ることができる。
【００２９】
実施の形態３．
図７に、上述の実施の形態２とは別のサンプリング信号発生回路７の例を示す。図７において、１１は抵抗、１２はキャパシタンス、１３はバッファ、１４はノードである。図７に示すように、抵抗１１が入力制御信号の入力側に設けられ、バッファ１３がゲート電圧検知回路９側に設けられている。抵抗１１とバッファ１３とは接続されており、その間に設けられたノード１４とアースとの間にキャパシタンス１２が接続されている。抵抗１１とキャパシタンス１２はローパスフィルタを構成するので、図５に示すような入力制御信号が入力されると、ノード１４の電圧９３（破線）は、図８に示すようななまった波形（すなわち、変化点の変化が緩やかな波形）が生じる。ここでバッファ１３の閾値電圧を入力の半分のＶＤＤ／２として、ノード１４に生じた電圧をバッファに入力することで、図８に示すような矩形波９２が得られる。この矩形波９２は、図５に示す入力制御信号９０より一定時間遅れた信号となり、この遅れ時間は抵抗１１あるいはキャパシタンス１２の値を変化させることで調整可能である。また、この方法は、ＡＳＩＣを用いる場合に比べてコストが小さい。尚、遅れ時間が任意に調整できるので、バッファ１３の閾値電圧は厳密にＶＤＤ／２である必要はない。
【００３０】
以上のように、本実施の形態によれば、図１のサンプリング信号発生回路７が抵抗１１、キャパシタンス１２を用いた遅延回路、および、バッファ１３により構成されているので、コストを小さくすることができる。また、抵抗１１あるいはキャパシタンス１２の値を変化させることで遅れ時間を任意に調整できる。
【００３１】
実施の形態４．
上述の実施の形態３の回路の場合、ＨＩＧＨ（高）からＬＯＷ（低）に変わる時の遅れ時間とＬＯＷからＨＩＧＨに変わる時の遅れ時間が同じとなる。従って、ターンオンの時のミラー期間の始まる時刻がターンオフの時のミラー期間の始まる時刻より十分早い場合には、上記実施の形態３の回路を用いるとターンオンの時にもサンプリングされてしまうという問題が生じる。
【００３２】
そこで図９に示すような実施の形態４によるサンプリング信号発生回路７の例を示す。図９では、図７に示す実施の形態３の回路に対して、さらに、ダイオード１５が図９の向きのように接続されて追加されている。すなわち、ダイオード１５は、抵抗１１に対して並列に、かつ、入力制御信号方向が順方向となるように、接続されている。ダイオード１５は順方向には電流を流すので、キャパシタンス１２から電荷を放電する時、即ち、入力制御信号がＨＩＧＨからＬＯＷに変化する時だけ、放電電流がダイオード１５を介して流れる。従って、実施の形態３が抵抗１１を介して放電するのに比べて、本実施の形態は、非常に早く放電できるので、放電時の遅れ時間がほとんどなくなる。これより図１０に示すようにＬＯＷからＨＩＧＨに変化する時だけ遅れ、ＨＩＧＨからＬＯＷに変化する時は入力制御信号と同期したサンプリング信号が得られる。
【００３３】
この回路を用いると、ターンオフの時に一定時間遅れてサンプリング信号を発生し、逆にターンオンの時は入力制御信号と同期してオフとなるのでサンプリングをすることはない。これにより例１に比べてより精確なサンプリング信号が得られる。
【００３４】
以上のように、本実施の形態によれば、実施の形態３と同様に、上記サンプリング信号発生回路７が抵抗１１、キャパシタンス１２を用いた遅延回路、バッファ１３により構成されているのでコストを小さくすることができる。また、抵抗１１あるいはキャパシタンス１２の値を変化させることで遅れ時間を任意に調整することができる。
【００３５】
また、本実施の形態においては、サンプリング信号発生回路７が、上記抵抗１１に対して並列に、入力制御信号方向が順方向となるように接続されたダイオード１５をさらに備えているので、ＨＩＧＨからＬＯＷに変わるときは入力制御信号に同期できる。従って、電力用半導体素子がターンオンするときに駆動回路が動作することは確実に無くなる。
【００３６】
実施の形態５．
図１１に実施の形態５であるサンプリング信号発生回路７の例を示す。上記の実施の形態３及び４のバッファ１３に代えて、コンパレータ１６と抵抗１７、１８より構成される参照回路とにより構成される。図１１において、１６はコンパレータ、１７、１８は、コンパレータ１６の前段に設けられ、電源１の電圧を分圧するための抵抗、２０はコンパレータ１６の後段にコンパレータ１６と電源１との間に設けられた抵抗である。他の構成については上記の実施の形態と同じであるため、ここでは説明を省略する。ターンオフ時に入力制御信号がＬＯＷよりＨＩＧＨに切り替わるとコンデンサ１２が充電される。コンパレータ１６へ入力されるノード１４の電圧が、参照回路の電源１を抵抗１７、１８で分圧したノード１９の電圧より高くなると、コンパレータ１６はサンプリング信号を出力する。出力の遅れ時間の調整は抵抗１１あるいはキャパシタンス１２の値を変えて行っても良いし、参照回路の抵抗１７、１８を調節して参照回路の電圧を調整してもよい。
【００３７】
実施の形態３のようにバッファを用いる場合にはバッファのしきい値のバラツキによりサンプリング信号の出力の遅れ時間がばらつく可能性があるが、本実施の形態のようにコンパレータを用いる構成にした場合には出力のバラツキを少なくすることができ、誤動作をさらに防ぐことができる。
【００３８】
以上のように、本実施の形態によれば、サンプリング信号発生回路７が、予め設定された所定の参照電圧を出力する参照回路１７，１８と、抵抗１１およびキャパシタンス１２よりなる遅延回路と、遅延回路の出力電圧が参照電圧よりも大きいかまたは小さいかを検知するコンパレータ１６（電圧比較器）により構成されているので、サンプリング信号の出力の遅れ時間のバラツキを少なくすることができ、誤動作をさらに防ぐことができる。
【００３９】
実施の形態６．
図１２に実施の形態６であるサンプリング信号発生回路７の例を示す。抵抗１１、キャパシタンス１２、ダイオード１５よりなる第１の回路に加え、入力制御信号を反転させるインバータ２１と、抵抗２２、キャパシタンス２３により構成される第２の回路と、ＡＮＤ素子２４とにより構成されている。第１の回路と第２の回路とは並列に接続されており、それらの出力がＡＮＤ素子２４に入力される。また、第１の回路の構成は、上記の実施の形態４のバッファ１３を除いたものと同一である。第２の回路の構成は、インバータ２１に抵抗２２が直列に接続され、抵抗２２とＡＮＤ素子２４の片側の入力との間に設けられたノード２５とアースとの間にキャパシタンス２３が設けられている。
【００４０】
ターンオフ時の動作を図１３に示す。ターンオフ時に入力制御信号がＬＯＷからＨＩＧＨに切り替わる場合、ノード１４の電圧は徐々に上昇し、ＡＮＤ素子２４のしきい値電圧に達する。一方、ノード２５の電圧はインバータ２１が挿入してあるため、徐々に低下し、ＡＮＤ素子２４のしきい値以下となる。ノード１４の電圧がＡＮＤ素子１６のしきい値電圧に達するまでの時間に対してノード２５の電圧がＡＮＤ素子２４のしきい値電圧以下に低下するまでの時間を遅くすれば、その間のみＡＮＤ素子２４よりサンプリング信号が出力される。
【００４１】
以上のように、本実施の形態においては、このような回路構成にすることにより、サンプリング信号の出力期間を定めることができる。サンプリング信号の出力期間をミラー期間より短く設定すればミラー期間後の電流減少時のノイズにより、誤動作することを防ぐことができる。また、図１には示されていないが過電流を検知した場合の検知信号を外部回路に出力するような場合であれば、ミラー期間の終了付近で動作し、ゲート電圧制御回路８の動作が遅れ、実際には通常遮断しているにも関わらず、検出信号を出力することを防ぐことができる。
【００４２】
また、本実施の形態によれば、上記サンプリング信号発生回路７が、抵抗１１およびキャパシタンス１２を用いた遅延回路と、インバータ２１と抵抗２２とから構成された回路とにより構成されているのでコストを小さくすることができる。また、抵抗１１あるいはキャパシタンス１２の値を変化させることで遅れ時間を任意に調整できる。
【００４３】
実施の形態７．
上述の実施の形態６ではＡＮＤ素子２４にノード１４、２５から直接入力しているが、実施の形態５で用いたようにコンパレータ（図１１）を用い、その出力をＡＮＤ素子２４に入力しても良い。ＡＮＤ素子２４への入力にコンパレータを用いた構成を図１４に示す。図１４の構成は、図１１に示す回路からダイオードを削除した回路を２つ並列に設け、それぞれの出力をＡＮＤ素子２４に入力している。なお、ＡＮＤ素子２４への入力の片側には図１２のようにインバータ２１を用いて入力信号を反転させても良いが、コンパレータへ入力する端子を参照側と入れ替えても良い。
【００４４】
このように、コンパレータを用いた場合にはＡＮＤ素子２４のしきい値のバラツキによるサンプリング出力のバラツキを低減することができる。
【００４５】
以上のように、本実施の形態によれば、上記サンプリング信号発生回路７が、予め設定された所定の参照電圧を出力する参照回路１７，１８と、抵抗１１およびキャパシタンス１２によりなる遅延回路と、上記遅延回路の出力電圧が、上記参照電圧よりも、大きいかまたは小さいかを検知するコンパレータ２６とから構成される第１の回路と第２の回路と、それらの回路の出力が入力されるＡＮＤ素子２４とにより構成されているので、サンプリング信号の出力の遅れ時間のバラツキを少なくすることができ、誤動作を防ぐことができる。
【００４６】
実施の形態８．
実施の形態７ではＡＮＤ素子の両側入力ともコンパレータを用いたが、図１５のようにモニター期間の開始点のみコンパレータ１６を用いて設定し、終了点についてはコンパレータ１６の出力を抵抗３２とキャパシタンス３３よりなる遅延回路にて設定しても良い。図１５において、３１はインバータ、３２は抵抗、３３はコンデンサである。他の構成については上記の図１１の構成と同じであるため、ここでは説明を省略する。図１５に示すように、前段部分は図１１の回路からダイオードを削除したものと同一の構成であり、その出力をインバータ３１により反転させたものがＡＮＤ素子２４の片側に入力される。ＡＮＤ素子２４のもう一方の入力には、コンパレータ１６の出力を抵抗３２とキャパシタンス３３よりなる遅延回路にて遅延させたものが入力される。
【００４７】
図１５の回路の場合には終了点がＡＮＤ素子２４のバラツキにより変動するが、コンパレータ１６を用いない場合に比べれば小さくなる。また、モニター期間の開始点が変動した場合にはゲート電圧が高い期間をモニターし、誤動作する可能性があるが、終了点については多少変動した場合でも誤動作する可能性は少ない。
【００４８】
実施の形態９．
図１６に実施の形態９によるサンプリング信号発生回路７の別の例を示す。図１５に示した遅延回路に用いるコンデンサ１２および参照回路の抵抗１８の一端を、それぞれ、アースではなく、エミッタ電源３４に接続している。一般に電源電圧が変動した場合でも電源１の電圧の変動に比べて電源１とエミッタ電源３４との間の電圧変動は少なく、一定に保たれている場合が多い。そのためコンデンサ１２および参照回路の抵抗１８の一端をエミッタ電源に接続すると電源電圧が変動した場合でも電源１とエミッタ電源３４との間の電圧変動が少ないため一定の時間でモニター期間を出力することができる。そのため、電源電圧が変動した場合でもモニター期間のバラツキにより誤動作することを防ぐことができる。なお、ここではエミッタ電源を用いて構成しているがレギュレータ等を用いた電圧変動の少ない電源を用いても良い。
【００４９】
実施の形態１０．
図１７に実施の形態１０によるサンプリング信号発生回路７の別の例を示す。駆動回路の電源電圧が変動した場合、図１に示すようなメインインバータではＭＯＳＦＥＴ３、６の動作時間が変動し、入力制御信号のオフ指令からゲート電圧が低下するまでの時間が変動する場合がある。本発明はその場合に対応したものである。図１７に示すように、コンデンサ１２の端子は、図１６と同様にエミッタ電源３４に接続したままであるが、コンパレータ１６の参照回路の抵抗１８の一端は、図１５と同様にアース２に接続している。また、コンパレータの参照回路の抵抗１７と電源１との間にツェナーダイオード３５が設けられている。電源電圧が変動した場合には入力制御信号、エミッタ電源３４が変動し、コンパレータ１６への入力であるノード１４の電圧は電源電圧と同様に変動する。一方、コンパレータ１６への参照回路側の入力であるノード１９の電圧は抵抗１８の一端がアース２に接続されているため電源電圧と変動量が異なる。そのため電源電圧変動時にサンプリング信号を出力するタイミングが変化する。タイミングの変化量は参照回路の抵抗１７、１８の分圧比、ツェナーダイオード３５の値を変えることにより調節することができる。そのため、電源電圧変動時に入力制御信号のオフ時間からゲート電圧が低下するまでの時間の変動と同程度にサンプリング信号の出力するタイミングが変化するように調整すれば、電源電圧が変動した場合でもゲート電圧低下からサンプリング信号の出力までの時間を一定にすることができる。
【００５０】
図１７においてツェナーダイオード３５、抵抗１７、１８の値を調整（場合によってはツェナーダイオード３５の位置を抵抗１８とアース２間に変更）すれば電源電圧の変動に対してゲート電圧が低下し始めてから検出するまでの期間を変動するように設定することもできる。電源電圧が低下した場合、電流値が同じでもミラー期間のゲート電圧は低くなる。そのため、ゲート線のインダクタンスの影響等によりゲート電圧が一定のミラー期間に達するまでの期間が長くなる。そのため電源電圧が低下した場合に検出期間が遅くなるように設定しておけば、それらの影響により誤動作することを防止することができる。また、電源電圧が低下した場合はエミッタに対して接地電位の差が低くなるため、ミラー期間が長くなる。そのため、電源電圧低下時のミラー期間の範囲に収まる程度に検出期間を遅らせても検知が遅れることはない。
【００５１】
以上のように、本実施の形態によれば、サンプリング信号発生回路７の出力期間が駆動回路の電源電圧によらず、上記入力制御信号のオフ指令により、ゲート電圧が低下し始めてから一定の期間で出力されるようにしたのでモニター期間のバラツキにより誤動作することを防ぐことができる。
【００５２】
また、サンプリング信号発生回路７の出力期間が電源電圧に依存し、電源電圧が低下する程、出力期間が遅れるようにしたので、電源電圧低下時にゲート電圧が一定のミラー期間に達するまでの時間が長くなった場合でも誤動作することを防止することができる。
【００５３】
実施の形態１１．
上述の実施の形態１〜１０ではゲート電圧を検知する期間を入力制御信号を用いて設定しているがゲート電圧から直接設定することも可能である。
【００５４】
図１８に本発明の実施の形態１１に係る電力用半導体素子の駆動回路の構成を示した回路図を示す。本実施の形態１１では、上記実施の形態１〜１０で示したサンプリング信号発生回路７をなくし、その代わりにタイミング検知回路２００を新たに設けたものである。他の構成は、図１と同じであるため、ここではその説明を省略する。
【００５５】
タイミング検知回路２００はミラー期間に入ったら信号を出力する回路である。これよりミラー期間に入ったらすぐにゲート電圧検知回路を動作させることができ、入力制御信号からターンオフするまでの遅れ時間をより短くできる。また、本実施の形態１１はゲート電圧から直接タイミングを作れるので、入力制御信号の発生回路に余分な負荷をかけることが無い。
【００５６】
図１９に本発明の実施の形態１１のタイミング検知回路２００の具体的回路例を示す。図１９において、１は電源、３６はキャパシタンス、３７はノード、３８は抵抗、３９はバッファである。図１９に示すように、キャパシタンス３６がゲートラインに接続されており、キャパシタンス３６と電源１との間には抵抗３８が接続されている。抵抗３８とキャパシタンス３６との間に設けられたノード３７には、図のように、バッファ３９が接続されており、バッファ３９から出力される出力信号は、ゲート電圧検知回路９に入力される。
【００５７】
キャパシタンス３６と抵抗３８はハイパスフィルタを構成する。これによりゲート電位が急激に変化した時だけノード３７にパルスが発生する。入力制御信号がＨＩＧＨになりターンオフが始まるとゲート電圧は低下し始めるが、この時の変化はミラー期間に入るときの変化より緩やかである。従って、キャパシタンス３６と抵抗３８の値を調整することで、この回路はミラー期間を精確に検知できる。
【００５８】
本実施の形態において抵抗３８は電源１に接続されている。これは仮にアースに抵抗３８を接続してしまうと、ターンオフ時にノード３７の電位がアース以下の値を取ってしまうからである。タイミング検知回路２００の出力信号はロジック処理できるようにアースから電源の範囲にあるべきで、このような場合では信号を処理できない。
【００５９】
逆に、電源１に接続することでノード３７の電位はアース以上の電圧を常に持つことになる。特にターンオフ時のミラー期間に入るときのゲート電圧変化によって、ノード３７の電位はキャパシタンス３６を介して低下し、アース電位を取る。
【００６０】
上記より、本実施の形態のタイミング検知回路２００はミラー期間に入った時に信号を出力できる。
【００６１】
以上のように、本実施の形態においては、タイミング検知回路２００を設けて、ミラー期間に入った時をゲート電圧から直接検知するようにしたので、ミラー期間に入ったら、すぐにゲート電圧検知回路９を動作させることができ、入力制御信号からターンオフするまでの遅れ時間をより短くすることができるとともに、入力制御信号の発生回路に余分な負荷をかけることを防止することができる。
【００６２】
このように、本実施の形態によれば、タイミング検知回路２００、ゲート電圧検知回路９、ゲート電圧制御回路８を設けたので、ターンオフの時だけに動作するのでターンオン損失は小さくできる。また、通常時は高速にターンオフするのでターンオフ損失が小さい。また、ミラー電圧検出レベルを調節することにより、過電流検出レベルをかえることができるので、従来のような大電流でなく、低い電流でも過電流検出し、サージ電圧の発生を抑える過電流保護を行うことができる。また、ミラー期間に入ったらすぐにゲート電圧検知回路を動作させることができ、入力制御信号からのターンオフするまでの遅れ時間をより短くできる。また、ゲート電圧から直接タイミングを作れるので、入力制御信号の発生回路に余分な負荷をかけることが無い。
【００６３】
さらに、タイミング検知回路２００が、図１９に示すように、抵抗３８、キャパシタンス３６を用いた遅延回路、および、バッファ３９により構成されているのでコストを小さくすることができる。また、抵抗３８あるいはキャパシタンス３６の値を変化させることで遅れ時間を任意に調整できる。
【００６４】
実施の形態１２．
ゲート電圧検知回路９は、ＩＧＢＴ１０のゲート電圧を測定する回路である。ゲート電圧はアース２から電源１までの値をアナログに変化する。図２０に実施の形態１２によるゲート電圧検知回路９の例を示す。図２０において、４０はＩＧＢＴ１０のゲートラインに接続された電圧増幅器、４１はサンプリング信号発生回路７またはタイミング検知回路２００から出力されるサンプリング信号に基づいて切り替わるスイッチである。この例ではゲート電圧は電圧増幅器４０によって任意のレベルに変化および増幅される。電圧増幅器４０からの出力信号は上記サンプリング信号発生回路７またはタイミング検知回路２００によって発生されたサンプリング信号によって制御されるスイッチ４１によって出力するかどうかが決められる。この例ではゲート電圧値を検知してアナログ値として出力するので、可変的な制御に応用できる。
【００６５】
以上のように、本実施の形態によれば、ゲート電圧検知回路９が、電力用半導体素子のゲートラインに接続され、ゲート電圧を所定のレベルに増幅する電圧増幅器４０と、電圧増幅器４０に接続され、タイミング検知回路２００から出力される信号に基づいて切り替わるスイッチ４１とを備えているので、ゲート電圧検知回路９が電圧増幅器４０とサンプリング信号発生回路７から作られた信号で切り替わるスイッチ４１で構成され、検知した情報がアナログ値として出力されるので、可変的な制御に応用できる。
【００６６】
実施の形態１３．
図２１に実施の形態１３であるゲート電圧検知回路９の例を示す。図２１において、４１はサンプリング信号発生回路７またはタイミング検知回路２００から出力されるサンプリング信号に基づいて切り替わるスイッチ、４２はＩＧＢＴ１０のゲートラインに接続され、ゲート電圧が後述する参照電圧発生調整回路４３から出力される参照電圧に対してＬＯＷかＨＩＧＨかを検知する電圧比較器、４３は予め設定された所定の参照電圧を出力する参照電圧発生調整回路である。この例では、ゲート電圧が、参照電圧発生調整回路４３が出力する参照電圧より大きいかどうかを電圧比較器４２が判断して出力をＬＯＷかＨＩＧＨの２値で出力する。電圧比較器４２からの出力信号は上記サンプリング信号発生回路７またはタイミング検知回路２００によって発生されたサンプリング信号によって制御されるスイッチ４１によって出力するかどうかが決められる。
【００６７】
上述したように電流値によってミラー電圧が一意に決まるので、参照電圧を所定のミラー電圧の値に設定しておけば、それ以上の電流が流れたときに電圧比較器４２の出力を切り替えることができる。
【００６８】
この例ではゲート電圧値を検知してディジタル値として出力するので、可変的な制御には応用できないが、ノイズに強く、誤動作しにくい回路を構成できる。
【００６９】
実施の形態１４．
図２２に実施の形態１４であるゲート電圧検知回路９の例を示す。図２２において、１は電源、２はアース、４４，４９はツェナーダイオード、４５，５０はダイオード、４６，４８，５１，５５は抵抗、４７はＭＯＳトランジスタ、５２はバイポーラトランジスタ、５３はキャパシタンス、５４はバッファである。
【００７０】
ツェナーダイオード４９、抵抗４８、ＭＯＳトランジスタ４７は検知回路を動作させるかどうかを決める回路である。図のように、ツェナーダイオード４９がサンプリング信号発生回路７またはタイミング検知回路２００に接続され、当該ツェナーダイオード４９の他端にＭＯＳトランジスタ４７が接続されている。ツェナーダイオード４９とＭＯＳトランジスタ４７との間に設けられたノードとアース２との間に抵抗４８が接続されている。ツェナーダイオード４９の降伏電圧とＭＯＳトランジスタ４７の閾値電圧の和より大きな電圧がサンプリング信号より入力されると検知回路はＯＮ状態となる。ここでツェナーダイオード４９を入れることでＯＮするときの電圧を制御できる。また抵抗４８はツェナーダイオード４９とＭＯＳトランジスタ４７の間の電荷を放電させるためのものである。従って、ツェナーダイオードを使わない場合、これらは無くても良い。
【００７１】
抵抗５５、キャパシタンス５３、バッファ５４は検知した信号を出力するための回路である。図に示すように、バッファ５４がゲート電圧制御回路８に接続されており、バッファ５４と電源１との間には抵抗５５が接続されている。バッファ５４と抵抗５５との間に設けられたノードとアースとの間にキャパシタンス５３が接続されている。ここでキャパシタンス５３の電圧は抵抗５５を介して電源１に接続されているのでノーマリーＨＩＧＨとなっている。ここでバッファ５４はキャパシタンスの信号を受けて電流増幅または電圧増幅するものである。従って、バッファ５４の代わりにインバータを用いた場合、論理が反転するが、はじめからそのような論理構成の上で回路を組めばよいので問題はない。
【００７２】
ツェナーダイオード４４、ダイオード４５，５０、抵抗４６，５１、バイポーラトランジスタ５２は、ゲート電圧を検知するための回路である。図のように、ツェナーダイオード４４がＩＧＢＴ１０のゲートラインに接続されており、ツェナーダイオード４４の他端にダイオード４５が接続されており、ダイオード４５の他端には抵抗４６が接続されている。抵抗４６には、上述のＭＯＳトランジスタ４７が接続されている。ダイオード４５と抵抗４６との間に設けられたノードと、上述したバッファ５４と抵抗５５との間に設けられたノードとの間には、図のように、ダイオード４５側から順に、ダイオード５０、抵抗５１、バイポーラトランジスタ５２が接続されている。
【００７３】
以下に本実施の形態の動作方法を示す。まず、ＭＯＳトランジスタ４７がオフの場合、抵抗４６の端子間に電圧は生じない。従って、バイポーラトランジスタ５２がＯＮしないので、キャパシタンス５３の電荷は放電されず、ＨＩＧＨのままである。これより出力信号はＨＩＧＨとなっている。
【００７４】
これに対しサンプリング信号を受けてＭＯＳトランジスタ４７がオンしたとする。するとＭＯＳトランジスタ４７のオン抵抗が十分低い場合、抵抗４６の一方の端子はアース電位と考えてよい。従って、抵抗４６にかかる電圧はゲート電圧からツェナーダイオード４４の降伏電圧とダイオード４５の順方向のオン電圧を引いた電圧が生じることになる。
【００７５】
これよりゲート電圧が十分大きい場合、抵抗４６にかかる電圧が十分大きくなりバイポーラトランジスタ５２はＯＮ状態となる。従って、キャパシタンス５３の電圧はバイポーラトランジスタ５２を介してアースに放電されるので、出力信号はＬＯＷとなる。
【００７６】
逆に、ゲート電圧が十分低い場合、抵抗に電圧は生じない。従って、バイポーラトランジスタ５２はＯＦＦ状態のままであるので、キャパシタンス５３の電荷は放電されず、出力信号はＨＩＧＨのままとなる。
【００７７】
即ち、過電流であると判断したい電流値のときのミラー電圧に於いて、抵抗４６に電圧が発生するようにツェナーダイオード４４の降伏電圧を選ぶ。またサンプル信号発生回路７またはタイミング検知回路２００を調整してミラー期間時のゲート電圧、即ち、ミラー電圧を検知できるようにする。これらによって本例では過電流であるかどうかの判断ができる。
【００７８】
尚、ＯＮ状態となったバイポーラトランジスタ５２はバイアス電流の大きさによってコレクタ電流値を変えられるが、これは抵抗５１と抵抗４６の調整で変えることができる。
【００７９】
また、ダイオード５０は逆方向に電流が流れないように入れているが、無くても良い。
【００８０】
また、ダイオード４５はツェナーダイオード４４の温度特性を補正するものであり、温度変化がない場合には用いなくても良い。
【００８１】
また、バッファ５４は駆動能力と論理合成をしやすくするために挿入されているものなので、無くても良い。
【００８２】
実施の形態１５．
実施の形態１３に示すような電圧比較器４２としてコンパレータを用いたゲート電圧検知回路９の具体的回路例を図２３に示す。図において、５６はゲート電圧の分圧値と参照電圧発生調整回路４３からの入力を比較し、出力するコンパレータ、５７、５８は電源１を分圧し、参照電圧発生調整回路４３を構成する抵抗、５９、６０はゲート電圧を分圧する抵抗、４７は抵抗６０と並列接続され、サンプリング信号発生回路７またはタイミング検知回路２００からのサンプリング信号によって動作するＭＯＳトランジスタ、６１はフィルタとしてのコンデンサ、６２は電源１とコンパレータ５６の出力間に接続された抵抗、６３はフィルタとしてのコンデンサである。
【００８３】
定常オン状態ではサンプリング信号発生回路７またはタイミング検知回路２００よりＭＯＳトランジスタ４７にオン指令が入力されており、抵抗６０は短絡される。本実施の形態ではサンプリング信号をＭＯＳトランジスタ４７に直接入力しているが実施の形態１４に示すようにツェナーダイオード４９、抵抗４８を用いても良い。抵抗６０が短絡されるためコンパレータ５６へのゲート電圧側の入力はほぼ接地電位となり、参照電圧発生調整回路４３より入力される電圧より低いため検知されない。オフ動作時のミラー期間にはサンプリング信号発生回路７またはタイミング検知回路２００よりＭＯＳトランジスタ４７のオフ指令が出され、ＭＯＳトランジスタ４７はオフする。それによりコンパレータ５６にはゲート電圧を抵抗５９、６０で分圧した値が入力される。その値が参照電圧発生調整回路４３からの入力電圧より高い場合はコンパレータ５６が動作し、検出信号が出力される。コンパレータ５６の出力は抵抗６２を通して電源１に接続されており、コンパレータ５６の動作により、ＨＩＧＨまたはＬＯＷが出力されるが、コンパレータ５６の入力側の接続法によって、過電流時にＬＯＷ、通常時にＨＩＧＨを出力するか、あるいは、過電流時にＨＩＧＨ、通常時にＬＯＷを出力するかのいずれにも設定でき、出力信号を受けるゲート電圧設定回路の状態によって決められる。
【００８４】
従って、本実施の形態のような構成とすれば過電流であると判断したい電流値の時のミラー電圧に於いて、コンパレータ５６のゲート電圧を分圧した入力が参照電圧発生調整回路４３からの入力より高くなるように抵抗５７〜６０を調整すれば、過電流であるかどうか判断し、出力することができる。
【００８５】
以上のように、本実施の形態によれば、ゲート電圧検知回路９が、予め設定された所定の参照電圧を出力する参照電圧発生調整回路４３と、電力用半導体素子のゲートラインに接続され、電力用半導体素子のゲート電圧が、上記参照電圧よりも、大きいかまたは小さいかを検知するコンパレータ５６と、コンパレータ５６に接続され、タイミング検知回路２００から出力される信号に基づいて切り替わるスイッチ４７とを備えているので、ゲート電圧検知回路９が、コンパレータと、基準電圧を発生するための回路と、サンプリング信号発生回路から作られた信号で切り替わるスイッチで構成され、検知した情報がディジタル値として出力されるので、ノイズに強く、誤動作しにくい回路を構成できる。
【００８６】
実施の形態１６．
図２４に実施の形態１５とはまた別の形態によるゲート電圧検知回路９の具体例回路例を示す。本実施の形態では実施の形態１３に示す電圧比較器４２としてバイポーラトランジスタ６４を用いて参照電圧発生調整回路４３とゲート電圧を比較している。図に於いて、６４はバイポーラトランジスタ、６５は電流の逆流を防ぐダイオード、６６は参照電圧発生調整回路４３の出力とバイポーラトランジスタ６４のエミッタ間に接続された抵抗、６７は参照電圧発生調整回路４３の出力とバイポーラトランジスタ６４のベース間に接続された抵抗、６８は一端がバイポーラトランジスタに接続され、他端がＭＯＳトランジスタ４７、抵抗６０、キャパシタンス６１と接続された抵抗である。他の構成については、図２３と同様であるため、ここではその説明を省略する。
【００８７】
定常オン状態ではサンプリング信号発生回路７またはタイミング検知回路２００よりＭＯＳトランジスタ４７にオン指令が入力されており、出力信号はほぼアース電位となる。オフ時のミラー期間にはＭＯＳトランジスタ４７にオフ指令が入力され、ＭＯＳトランジスタ４７はオフする。ミラー期間中のゲート電圧が参照電圧発生調整回路４３の電圧より高い場合は抵抗６６に電流が流れ、バイポーラトランジスタ６４のベース−エミッタ間に電圧が生じ、バイポーラトランジスタ６４が導通する。抵抗６８、６０に電流が流れるため、抵抗６０に電圧が生じ、その電圧を出力信号として出力する。
【００８８】
従って本実施の形態のような構成としても過電流であると判断したい電流値の時のミラー電圧に於いて、ゲートの入力電圧が参照電圧発生調整回路４３の電圧からの入力より高くなるように抵抗５７、５８を調整すれば、過電流であるかどうか判断し、出力することができる。
【００８９】
実施の形態１７．
上記実施の形態１４〜１６に示すようなゲート電圧検知回路を用いた場合、ＩＧＢＴ１０を駆動する電源電圧が変動した場合に、ゲート電圧が変動し、過電流を検知する電流レベルが変動する場合がある。図２５にＩＧＢＴ１０をターンオフする際の回路構成を簡略化したものを示す。ＩＧＢＴ１０には内部にバランス抵抗６９を含んでいる場合があり。また、ＩＧＢＴ１０のエミッタにゲートを駆動する電源とは別にエミッタ電源７０を用いる場合がある。図ではそのような場合を示している。ゲート電圧検知回路８に出力されるミラー期間中のアース電位から見たゲート電圧Vgは接地電位から見るとエミッタ電圧Ve、電流によって決められるオフ時のミラー期間中のゲート−エミッタ間電圧Vgem、バランス抵抗R1、オフ時のゲート抵抗R2を用いて次で与えられる。
【００９０】
Vg  ＝  （Ve＋Vgem）R2/(R1+R2)              (1)
【００９１】
Vgemは電流によって定まり、電源電圧によって変化しないが、電源電圧変動によりエミッタ電源７０の電圧Veが変化する場合には、ゲート電圧Vgが変化する。そのため、過電流を検知する電流レベルが変化する。
【００９２】
そのため、実施の形態１５や１６に示すように参照電圧発生調整回路４３を用いる場合、電流値が同じでも電源電圧の変動によりゲート電圧が変動するのに合わせて出力する電圧が変動する参照電圧発生調整回路４３を用いれば電源電圧変動時も同じ電流値で検知することが可能となる。
【００９３】
図２６に本発明の実施の形態１７による電力用半導体素子の駆動回路を示す。過電流検知回路の具体的構成を示してある。実施の形態１５や１６に示す参照電圧発生調整回路４３に加えて、参照電圧発生調整回路４３の電源１と抵抗５７間にツェナーダイオード７１が挿入されている。(1)式より一般にエミッタ電圧Veは電源電圧Vcc、定常時のゲート−エミッタ間電圧VgeよりVe = Vcc-Vgeで与えられる。そのため(1)式は以下となる。
【００９４】
Vg  ＝  (Vcc - (Vge - Vgem)) R2/(R1+R2)        (2)
【００９５】
これより、ツェナーダイオード７１の電圧をVge−Vgem、参照電圧発生調整回路４３の抵抗５７、５８の抵抗比をバランス抵抗６９とオフ時のゲート抵抗５の抵抗比と同程度にすれば設定したい電流値におけるゲート電圧と同じ、参照電圧発生回路の４３の電圧を得ることができ、それを電圧比較器で比較することにより、電源電圧が変動した場合でも一定の電流で検知することができる。そのため電源電圧が変動した場合でも検知したい電流値で検知しない、検知したい電流値以下で検知するというような誤動作を防止することができる。実施の形態１５のようにゲート電圧をさらに分圧して比較する場合には(2)にさらに分圧比によって分圧された値と同様の分圧比となるように参照電圧発生調整回路の抵抗を設定すればよい。
【００９６】
以上のように、本実施の形態によれば、ゲート電圧検知回路が駆動回路の電源電圧の変動により、上記ミラー電圧が変動した場合でも、過電流に対する検知レベルは変化せず、一定以上の電流が流れた場合に過電流検知信号を出力するようにしたので、電源電圧が変動した場合でも検知したい電流値で検知しない、検知したい電流値以下で検知するというような誤動作を防止することができる。
【００９７】
実施の形態１８．
図２７に実施の形態１８となる電力用半導体素子の駆動回路の過電流検知回路の具体例を示す。実施の形態１４においてもダイオードを用いた温度補正について述べているがここでは実施の形態１６に示す回路を例としてより具体的な方式について示す。図２７では、上記の実施の形態１６（図２４）の構成に加えて、参照電圧発生調整回路４３内の抵抗５７と電源１との間に、ツェナーダイオード７１、ダイオード７４、７３、７２を挿入している。他の構成は、図２４と同様である。ツェナーダイオード７１は実施の形態１７で述べた電源電電圧変動時の誤動作を防止するものである。一般にツェナーダイオード、ダイオード、バイポーラトランジスタ等の素子は温度によってオン電圧が変化する。そのためこれらの素子を用いて過電流検知回路を構成する場合には過電流を検知する電流レベルが変化する可能性がある。そのため逆の温度特性を持つ素子を用いたり、電圧比較器４２を用いる場合にはゲート電圧入力側と参照電圧発生調整回路４３に同じ温度特性を持つ素子を用いる等で温度によって過電流検知レベルが変化するのを補正することができる。図２７の回路ではゲート電圧からの入力に対し、ダイオード６５を用いている。そのため参照電圧発生調整回路４３にダイオード７２を挿入すれば、温度による特性変化を相殺することができる。また、バイポーラトランジスタ６４を用いているため、参照電圧発生調整回路４３に同様の温度特性を持つダイオード７３を挿入することで温度による特性変化を相殺することができる。また、参照電圧発生調整回路４３に用いるツェナーダイオード７１は用いる電圧によって温度による電圧変動が異なる。温度による電圧変動は温度上昇時に電圧が低下する場合と上昇する場合があり、上昇する場合は図２７のように逆に温度上昇によって低下するダイオード７４を参照電圧発生調整回路４３に挿入すればよい。逆に低下する場合はゲート電圧入力側にダイオード６５と直列に同様の温度特性を持つダイオードを挿入すればよい。挿入するダイオードは１つであっても良いし、複数個を用いて温度特性が同程度になるようにしても良い。
【００９８】
ここでは説明上、１つの素子に１つのダイオードを用いているが必ずしもそうする必要はなく、全体で温度特性が同じになるようになればよい。また、ダイオードを用いた場合、オン電圧分バイポーラトランジスタ６４に入力される電圧が変わるためツェナーダイオード７１の調整が必要である。また、ここではバイポーラトランジスタ６４を用いた場合について述べたが、他の方式に於いても同様に温度に対する補正を行うことができる。
【００９９】
このように温度に対する補正を行ったため温度が変化した場合でも検知したい電流値で検知しない、検知したい電流値以下で検知するというような誤動作を防止することができる。
【０１００】
また、上記ゲート電圧検知回路が駆動回路の電源電圧の変動により、上記ミラー電圧が変動した場合でも、過電流に対する検知レベルは変化せず、一定以上の電流が流れた場合に過電流検知信号を出力するようにしたので、電源電圧が変動した場合でも検知したい電流値で検知しない、検知したい電流値以下で検知するというような誤動作を防止することができる。
【０１０１】
また、上記ゲート電圧検知回路が駆動回路の温度が変動した場合でも、過電流に対する検知レベルは変化せず、一定以上の電流が流れた場合に過電流検知信号を出力するようにしたので、温度が変化した場合でも検知したい電流値で検知しない、検知したい電流値以下で検知するというような誤動作を防止することができる。
【０１０２】
実施の形態１９．
ゲート電圧制御回路は電流遮断時のゲート電圧を調整するための回路である。図２８は実施の形態１、１１のゲート電圧制御回路８の具体例を示す回路図である。図２８において、１は電源、２はアース、３はＰｃｈのＭＯＳＦＥＴ、４，５は抵抗、６はＮｃｈのＭＯＳＦＥＴ、１０はＩＧＢＴ、７５はＭＯＳトランジスタ、７６はツェナーダイオード、７７は抵抗である。本例において、ゲート電圧制御回路８は、ＭＯＳトランジスタ７５、ツェナーダイオード７６、抵抗７７から構成されている。なお、符号１〜６の構成は、上述した通り、メインインバータ１００を構成するものである。図に示すように、ＭＯＳトランジスタ７５はゲート電圧検知回路９に接続されており、ゲート電圧検知回路９からの検知信号に基づいて、通常時はＨＩＧＨ、過電流時はＬＯＷを出力する。ＭＯＳトランジスタ７５には、図のように、ツェナーダイオード７６が接続されている。抵抗７７は、ツェナーダイオード７６とＩＧＢＴ１０のゲートラインとに接続されている。ターンオフ時は入力制御信号はＨＩＧＨとなっているので、ＭＯＳトランジスタ３はオフ、ＭＯＳトランジスタ６がオンとなるので、ＩＧＢＴ１０のゲート電荷は抵抗５を介して放電されることでＩＧＢＴ１０はターンオフする。そこで過電流が流れているときに急激にオフしたときに発生するサージ電圧を抑えるためには、例えば、ゲートから放電される電荷量と同じくらい、または、より多くの電荷がゲートに流れ込めば、ゲート電圧は急激に下がることは無くなり、サージ電圧の発生を抑制できる。
【０１０３】
ここではＭＯＳトランジスタ７５はＰｃｈであるので、ゲート電圧検知回路９からの出力信号を通常時にＨＩＧＨにし、過電流が流れたときにＬＯＷとする。このようにすると過電流時だけＭＯＳトランジスタ７５は導通するので、抵抗７７には電源１からツェナーダイオード７６の降伏電圧とゲート電圧を引いた電圧がかかる。これよりＩＧＢＴ１０のゲートに抵抗７７を介して充電電流が流れ込む。従って、急激にゲート電圧が低下することがなくなり、サージ電圧の発生を抑制できる。
【０１０４】
ここで抵抗７７が流す充電電流が抵抗５が流す放電電流より小さく設定した場合、ゲート電位はゆっくり低下していくのでＩＧＢＴはゆっくり遮断される。
【０１０５】
逆に大きく設定した場合、ゲート電位はツェナーダイオード７６の降伏電圧で決まるある電位にクランプされ、ターンオフは行われない。この場合、本実施の形態ではゲート電圧検知回路の出力信号はサンプル信号によってＯＮ、ＯＦＦを必ず繰り返すので、次のターンオフ時までにはゲート電圧検知回路９の出力信号はＨＩＧＨとなり通常状態に回復している。従って、次のターンオフ動作にはまた検知可能な状態に復帰していることになる。
【０１０６】
尚、ＭＯＳトランジスタ７５に逆にＮｃｈを用いれば、ゲートへの論理を反転するだけで同様の効果が得られる。
【０１０７】
以上のように、本実施の形態によれば、ゲート電圧制御回路８が、ゲート電圧検知回路９に接続され、ゲート電圧検知回路９からの信号に基づいて切り替わるＭＯＳトランジスタ７５と、電力用半導体素子のゲートラインとＭＯＳトランジスタ７５との間に接続されたツェナーダイオード７６とを備えているため、ゲート電圧制御回路８が、ゲート電圧検知回路９からの出力によって切り替わるスイッチと、ツェナーダイオードと、さらには抵抗を任意につけられるので、ゲート電圧がゆっくり低下したり、またはある値にクランプできる。従って、ゆっくりターンオフできるのでサージ電圧の発生を抑制できる。また入力制御信号がＨＩＧＨになってからミラー期間までは通常のターンオフと同様の遅れ時間であるので、入力制御信号を発生する制御回路は上記遅れ時間だけ考慮して設計すればよいので設計が簡単になる。
【０１０８】
実施の形態２０．
図２９は実施の形態１９とは異なるゲート電圧制御回路８の具体例を示す回路図である。図２９において、１は電源、２はアース、３はＰｃｈのＭＯＳＦＥＴ、４，５は抵抗、６はＮｃｈのＭＯＳＦＥＴ、１０はＩＧＢＴ、７８は抵抗、７９はＭＯＳトランジスタである。本例において、ゲート電圧制御回路８は、ＭＯＳトランジスタ７９、抵抗７８から構成されている。なお、符号１〜６の構成は、上述した通り、メインインバータ１００を構成するものである。図に示すように、ＭＯＳトランジスタ７９はゲート電圧検知回路９に接続されている。ＭＯＳトランジスタ７９とＩＧＢＴ１０のゲートラインには、図のように、抵抗７８が接続されている。
【０１０９】
本実施の形態では通常時にはＭＯＳトランジスタ７９は導通状態とする。この場合、メインインバータのオフ抵抗は抵抗５と抵抗７８の合成抵抗となる。またＮｃｈのＭＯＳトランジスタ７９が導通状態となるためにゲート電圧検知回路９の出力信号はＨＩＧＨを出力させる。
【０１１０】
過電流が流れたとき、ゲート電圧検知回路９の出力信号はＬＯＷを出力するので、ＭＯＳトランジスタ７９はオフになる。従って、メインインバータ１００のオフ抵抗は抵抗５だけとなり、抵抗値が通常時よりも大きくなる。これよりＩＧＢＴ１０からの放電電流が通常時よりも小さくなるので、ＩＧＢＴ１０はゆっくり遮断されることになり、サージ電圧の発生が抑制される。
【０１１１】
図３０は何も制御をしない時の、ＩＧＢＴのターンオフ波形を示す。図３０のように入力制御信号がＨＩＧＨになってゲート電圧が下がり始める。ミラー期間の終了近くになると急激にＩＧＢＴのコレクタエミッタ間電圧が上昇する。またＩＧＢＴが遮断し始めるのでコレクタ電流が急激に減少しだす。これより非常に大きなサージ電圧が発生することになり、例えば図３０の場合では４３９Ｖ発生している。
【０１１２】
一方、図３１は図２２と図２９に示す回路を用いてＩＧＢＴのゲート電圧を制御した時のＩＧＢＴのターンオフ波形である。図３１のように入力制御信号から遅れてサンプリング信号が発生し、ミラー期間の電圧を検知できるようになっている。ここでは過電流と検知されたので、ＭＯＳトランジスタ５４がオフした。従って、メインインバータ１００のオフ抵抗が抵抗５だけになり、放電電流が通常時よりも抑制され始める。これによりゲート電圧は一度上昇した後、ゆっくり低下していく。図３１より本実施の形態２０の回路を用いた場合、発生したサージ電圧は小さく、１３８Ｖ程度になる。即ち、サージ電圧をおよそ３１％に抑制している。
【０１１３】
また上記効果のほかの本例の特徴として、図３１からわかるように入力制御信号がＨＩＧＨになってからミラー期間までは通常のターンオフと同様の遅れ時間である。従って、入力制御信号を発生する制御回路は上記遅れ時間だけ考慮して設計すればよいので設計が簡単になる。
【０１１４】
尚、本例ではゲート電圧検知回路と抵抗７８とＭＯＳトランジスタ７９は一組だけ用いているが、もちろん、ゲート電圧検知回路９と抵抗７８とＭＯＳトランジスタ７９のペアを並列にいくつも並べて、多段階に放電電流を制御してゲート電圧を変化させることも同様に可能である。この場合はより細かい制御ができることになる。
【０１１５】
以上のように、本実施の形態においては、サンプリング信号発生回路７が入力制御信号からの信号を参照して、ターンオフのときだけサンプリング信号を出力するようにしたので、ターンオフの時にだけ動作するようにすることができ、ターンオン損失は小さくすることができる。また、サンプリング信号発生回路７がミラー期間の開始付近の時刻にサンプリング信号を発生するようにしたので、ゲート電圧制御回路８がミラー電圧を検知することができ、ミラー電圧が所定のしきい値以上であったときに、ＩＧＢＴ１０に過電流が流れていると判断することにより、通常時は高速にターンオフするので、ターンオフ損失が小さい。過電流時は、ゆっくりとＩＧＢＴ１０を遮断できるようにゲート電圧制御回路８によりゲート電圧を制御するため、ターンオフ時に発生するサージ電圧を小さくすることができ、過電流保護を実施することができる。
【０１１６】
また、上記ゲート電圧制御回路が、上記ゲート電圧検知回路に接続され、上記ゲート電圧検知回路からの信号に基づいて切り替わるＭＯＳトランジスタと、上記電力用半導体素子のゲートラインと上記ＭＯＳトランジスタとの間に接続された抵抗とを備え、上記抵抗からの出力が上記メインインバータのオフ側のスイッチに接続されているため、ゲート電圧をゆっくり低下できる。従って、ゆっくりターンオフできるのでサージ電圧の発生を抑制できる。また、電力用半導体素子のゲートからの放電電流を抑制しているだけなので電力半導体素子のオン／オフのスイッチングを行う上記回路には貫通電流が流れず、消費電力があまり増加しない。また入力制御信号がＨＩＧＨになってからミラー期間までは通常のターンオフと同様の遅れ時間であるので、入力制御信号を発生する制御回路は上記遅れ時間だけ考慮して設計すればよいので設計が簡単になる。
【０１１７】
実施の形態２１．
上記実施の形態では遮断時に生じるサージを抑制するための保護方式について述べているが本方式ではオン状態で短絡電流等の大きな過電流が流れ続けた場合には過電流を検知する手段を持たないため、電力用半導体素子を保護することができない。オン状態での過電流を保護するためには他の検知回路と組み合わせることが必要となる。
【０１１８】
図３２に他の検知回路と組み合わせた例を示す。図において８０はオン状態で過電流を検知する過電流検知回路、８１は外部からの入力指令により入力制御信号を出力する制御回路である。過電流検知回路８０としては例えば従来例に示されているようなゲート電圧の上昇を利用した検知方式等が用いられる。オン状態で過電流が流れた場合には過電流検知回路８０が検知信号を制御回路８１に出力し、制御回路８１は過電流検知回路８０からの出力を受けて、ＩＧＢＴ１０を遮断する。そのため長時間過電流を流すことが無く、装置の破壊を防ぐことができる。また、同時に過電流検知回路８０の検知信号はゲート電圧制御回路８に出力され、ゲート電圧制御回路８は通常よりも遅い速度で遮断する。それによりサージを抑制でき、装置の破壊を防ぐことができる。
【０１１９】
また、過電流であっても過電流検知回路８０の検知レベル以下のような場合に、遮断指令が入力された場合には、ゲート電圧検知回路９が過電流と判断し、ゲート電圧検知回路９からの検知信号によりゲート電圧制御回路８が通常よりも遅い速度で遮断する。そのためサージが抑制され、装置の破壊を防止することができる。
【０１２０】
従って、本構成とすることにより、オン状態で短絡電流のような大きな過電流が流れた場合であっても、過電流検知回路８０が検知できない比較的低い過電流であっても保護することができる。
【０１２１】
また、電力用半導体素子を駆動させるための駆動回路であって、入力制御信号が外部から入力されて、上記電力用半導体素子のオン／オフのスイッチングを行う回路と、上記入力制御信号を検知して、上記入力制御信号がオフを指示するものであった場合に、上記電力用半導体素子のミラー期間の略々開始時刻にサンプリング信号を出力するサンプリング信号発生回路または上記電力用半導体素子のゲートラインに接続され、上記電力用半導体素子のミラー期間を検知して、上記ミラー期間の略々開始時刻にタイミング信号を出力するタイミング検知回路と、上記電力用半導体素子のゲートラインに接続され、上記サンプリング信号またはタイミング信号が入力されるタイミングで上記電力用半導体素子のミラー電圧を検知して、上記ミラー電圧が所定のしきい値以上であった場合に、過電流検知信号を出力するゲート電圧検知回路と、オン状態におけるゲート電圧を検知して、ゲート電圧の上昇より過電流を検知してオン時過電流検知信号を出力する過電流検知回路と、電力用半導体素子のゲートラインに接続され、上記ゲート電圧検知回路または過電流検知回路からの上記過電流検知信号または上記オン時過電流検知信号を受けて、上記電力用半導体素子を通常時よりも遅い速度でオフするように、上記電力用半導体素子のゲート電圧を制御するゲート電圧制御回路とを備えたため、オン状態で短絡電流のような大きな過電流が流れた場合であっても、過電流検知回路が検知できない比較的低い過電流であっても保護することができる。
【０１２２】
【発明の効果】
この発明は、電力用半導体素子を駆動させるための駆動回路であって、入力制御信号が外部から入力されて、上記電力用半導体素子のオン／オフのスイッチングを行う回路と、上記入力制御信号を検知して、上記入力制御信号がオフを指示するものであった場合に、上記電力用半導体素子のミラー期間の略々開始時刻にサンプリング信号を出力するサンプリング信号発生回路と、上記電力用半導体素子のゲートラインに接続され、上記サンプリング信号が入力されるタイミングで上記電力用半導体素子のミラー電圧を検知して、上記ミラー電圧が所定のしきい値以上であった場合に、過電流検知信号を出力するゲート電圧検知回路と、電力用半導体素子のゲートラインに接続され、上記ゲート電圧検知回路からの上記過電流検知信号を受けて、上記電力用半導体素子を通常時よりも遅い速度でオフするように、上記電力用半導体素子のゲート電圧を制御するゲート電圧制御回路とを備えた電力用半導体素子の駆動回路であるので、サンプリング信号発生回路の働きにより、ゲート電圧検知回路およびゲート電圧制御回路をターンオフの時だけに動作させるのでターンオン損失は小さくできる。また、通常時は高速にターンオフするのでターンオフ損失が小さい。また、ミラー電圧検出レベルを調節することにより、過電流検出レベルをかえることができるので、従来のような大電流でなく、低い電流でも過電流検出し、サージ電圧の発生を抑える過電流保護を行うことができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る電力用半導体素子の駆動回路の構成を示した構成図である。
【図２】  ＩＧＢＴのターンオフした時の、ゲート電圧の波形を示した説明図である。
【図３】  ＩＧＢＴのターンオフした時の、コレクタ電圧の波形を示した説明図である。
【図４】  ＩＧＢＴのターンオフした時の、コレクタ電流の波形を示した説明図である。
【図５】  本発明の実施の形態２における入力制御信号とゲート電圧の波形を示した説明図である。
【図６】  本発明の実施の形態２のサンプリング波形を示した説明図である。
【図７】  本発明の実施の形態３のサンプリング信号発生回路の構成を示した構成図である。
【図８】  本発明の実施の形態３のサンプリング波形を示した説明図である。
【図９】  本発明の実施の形態４のサンプリング信号発生回路の構成を示した構成図である。
【図１０】  本発明の実施の形態４のサンプリング波形を示した説明図である。
【図１１】  本発明の実施の形態５のサンプリング信号発生回路の構成を示した構成図である。
【図１２】  本発明の実施の形態６のサンプリング信号発生回路の構成を示した構成図である。
【図１３】  本発明の実施の形態６のサンプリング波形を示した説明図である。
【図１４】  本発明の実施の形態７のサンプリング信号発生回路の構成を示した構成図である。
【図１５】  本発明の実施の形態８のサンプリング信号発生回路の構成を示した構成図である。
【図１６】  本発明の実施の形態９のサンプリング信号発生回路の構成を示した構成図である。
【図１７】  本発明の実施の形態１０のサンプリング信号発生回路の構成を示した構成図である。
【図１８】  本発明の実施の形態１１における電力用半導体素子の駆動回路の構成を示した構成図である。
【図１９】  本発明の実施の形態１１のタイミング検知回路の構成を示した構成図である。
【図２０】  本発明の実施の形態１２のゲート電圧検知回路の構成を示した構成図である。
【図２１】  本発明の実施の形態１３のゲート電圧検知回路の構成を示した構成図である。
【図２２】  本発明の実施の形態１４のゲート電圧検知回路の構成を示した構成図である。
【図２３】  本発明の実施の形態１５のゲート電圧検知回路の構成を示した構成図である。
【図２４】  本発明の実施の形態１６のゲート電圧検知回路の構成を示した構成図である。
【図２５】  ＩＧＢＴをターンオフする際の簡略化した回路構成を示した構成図である。
【図２６】  本発明の実施の形態１７のゲート電圧検知回路の構成を示した構成図である。
【図２７】  本発明の実施の形態１８のゲート電圧検知回路の構成を示した構成図である。
【図２８】  本発明の実施の形態１９のゲート電圧制御回路の構成を示した構成図である。
【図２９】  本発明の実施の形態２０のゲート電圧制御回路の構成を示した構成図である。
【図３０】  制御をしない場合のＩＧＢＴのターンオフ時の、入力制御信号の波形、コレクタエミッタ間電圧の波形、コレクタ電流の波形、ゲート電圧の波形をそれぞれ示した説明図である。
【図３１】  制御をしない場合のＩＧＢＴのターンオフ時の、入力制御信号の波形、サンプリング信号の波形、コレクタエミッタ間電圧の波形、コレクタ電流の波形、ゲート電圧の波形をそれぞれ示した説明図である。
【図３２】  本発明の実施の形態２１に係る電力用半導体素子の駆動回路の構成を示した構成図である。
【符号の説明】
１  電源、２  アース、３  ＭＯＳＦＥＴ、４  抵抗、５  抵抗、６  ＭＯＳＦＥＴ、７  サンプリング信号発生回路、８  ゲート電圧制御回路、９  ゲート電圧検知回路、１０  ＩＧＢＴ（電力用半導体素子）、１１  抵抗、１２  キャパシタンス、１３  バッファ、１４  ノード、１５  ダイオード、１６  コンパレータ、１７  抵抗、１８  抵抗、１９  ノード、２０  抵抗、２１  インバータ、２２  抵抗、２３  キャパシタンス、２４  ＡＮＤ素子、２５  ノード、２６  コンパレータ、２７  抵抗、２８  抵抗、２９  ノード、３０  抵抗、３１インバータ、３２  抵抗、３３  コンデンサ、３４  エミッタ電源、３５  ツェナー、３６  キャパシタンス、３７  ノード、３８  抵抗、３９  バッファ、４０  電圧増幅器、４１  スイッチ、４２  電圧比較器、４３  参照電圧発生調整回路、４４  ツェナーダイオード、４５  ダイオード、４６  抵抗、４７  ＭＯＳトランジスタ、４８  抵抗、４９  ツェナーダイオード、５０  ダイオード、５１  抵抗、５２  バイポーラトランジスタ、５３  キャパシタンス、５４  バッファ、５５  抵抗、５６  コンパレータ、５７  抵抗、５８  抵抗、５９  抵抗、６０  抵抗、６１  キャパシタンス、６２  抵抗、６３  キャパシタンス、６４  バイポーラトランジスタ、６５  ダイオード、６６  抵抗、６７  抵抗、６８  抵抗、６９  バランス抵抗、７０  エミッタ電源、７１  ツェナーダイオード、７２  ダイオード、７３  ダイオード、７４  ダイオード、７５  ＭＯＳトランジスタ、７６  ツェナーダイオード、７７  抵抗、７８  抵抗、７９  ＭＯＳトランジスタ、８０  過電流検知回路、８１  制御回路、９０  入力制御信号、９１  ゲート電圧、９２  バッファの出力、９３  ノードの電圧、９４  ノード１４の電圧、９５  ノード２５の電圧、１００  メインインバータ、２００  タイミング検知回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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