(57)【特許請求の範囲】
【請求項１】
反転入力端子と、
非反転入力端子と、
反転入力ノードと非反転入力ノードとを有する差動増幅段を含む差動増幅回路と、
上記反転入力端子と上記差動増幅段の上記反転入力ノードの間に設けられ、上記差動増幅回路のカットオフ周波数よりも大きく、上記差動増幅回路の入力部における寄生容量と寄生抵抗とを含む寄生フィルタ回路のカットオフ周波数よりも小さいカットオフ周波数を持つ第一フィルタ回路と、
上記非反転入力端子と上記差動増幅段の上記非反転入力ノードの間に設けられ、上記差動増幅回路のカットオフ周波数よりも大きく、上記差動増幅回路の入力部における寄生容量と寄生抵抗とを含む寄生フィルタ回路のカットオフ周波数よりも小さいカットオフ周波数を持つ第二フィルタ回路と、
を有することを特徴とする半導体集積回路。
【請求項２】
上記第一および第二フィルタ回路のカットオフ周波数は、差動増幅回路のユニティゲイン周波数よりも大きく、入力部の上記寄生フィルタ回路のカットオフ周波数よりも小さな周波数であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記反転入力端子と上記差動増幅段の上記反転入力ノード間に第一レベルシフト回路を更に含み、
上記第一フィルタ回路は上記反転入力端子と上記第一レベルシフト回路の間に設けられ、
上記非反転入力端子と上記差動増幅段の上記非反転入力ノード間に第二レベルシフト回路を更に含み、
上記第二フィルタ回路は上記非反転入力端子と上記第二レベルシフト回路の間に設けられることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
上記反転入力端子と上記差動増幅段の上記反転入力ノード間に第一レベルシフト回路を更に含み、
上記第一フィルタ回路は上記差動増幅段の上記反転入力ノードと上記第一レベルシフト回路の間に設けられ、
上記非反転入力端子と上記差動増幅段の上記非反転入力ノード間に第二レベルシフト回路を更に含み、
上記第二フィルタ回路は上記差動増幅段の上記非反転入力ノードと上記第二レベルシフト回路の間に設けられていることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
上記第一および第二フィルタ回路は、抵抗と容量とからなり、その容量として、上記抵抗の一端が接続されるトランジスタの寄生容量を利用していることを特徴とする請求項１、２、３または４に記載の半導体集積回路。
【請求項６】
反転入力端子と、
非反転入力端子と、
反転入力ノードと非反転入力ノードとを有する差動増幅段を含む差動増幅回路と、
上記反転入力端子に接続された静電保護用の第一ダイオードと、
上記非反転入力端子に接続された静電保護用の第二ダイオードと、
上記反転入力端子と上記差動増幅段の上記反転入力ノードの間に設けられ、高周波ノイズをカットする為に上記差動増幅回路のカットオフ周波数よりも大きく、上記差動増幅回路の入力部における寄生容量と寄生抵抗とを含む寄生フィルタ回路のカットオフ周波数よりも小さいカットオフ周波数を持つ第一フィルタ回路と、
上記非反転入力端子と上記差動増幅段の上記非反転入力ノードの間に設けられ、高周波ノイズをカットする為に上記差動増幅回路のカットオフ周波数よりも大きく、上記差動増幅回路の入力部における寄生容量と寄生抵抗とを含む寄生フィルタ回路のカットオフ周波数よりも小さいカットオフ周波数を持つ第二フィルタ回路と、
を有することを特徴とする半導体集積回路。
【請求項７】
上記反転入力端子と上記差動増幅段の上記反転入力ノード間に第一レベルシフト回路を更に含み、
上記第一フィルタ回路は上記反転入力端子と上記第一レベルシフト回路の間に設けられ、
上記非反転入力端子と上記差動増幅段の上記非反転入力ノード間に第二レベルシフト回路を更に含み、
上記第二フィルタ回路は上記非反転入力端子と上記第二レベルシフト回路の間に設けられることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
上記反転入力端子と上記差動増幅段の上記反転入力ノード間に第一レベルシフト回路を更に含み、
上記第一フィルタ回路は上記差動増幅段の上記反転入力ノードと上記第一レベルシフト回路の間に設けられ、
上記非反転入力端子と上記差動増幅段の上記非反転入力ノード間に第二レベルシフト回路を更に含み、
上記第二フィルタ回路は上記差動増幅段の上記非反転入力ノードと上記第二レベルシフト回路の間に設けられていることを特徴とする請求項６に記載の半導体集積回路。
【請求項９】
上記第一および第二フィルタ回路は、抵抗と容量とからなり、その容量として、上記抵抗の一端が接続されるトランジスタの寄生容量を利用していることを特徴とする請求項６、７、または８に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路技術さらには差動増幅回路における入力端子より混入する高周波ノイズによる誤動作を防止する技術に関し、例えばオペアンプＩＣの電磁波ノイズ対策に利用して有効な技術に関する。
【０００２】
【従来の技術】
従来から、アナログ入力信号を増幅するオペアンプＩＣやアナログ入力信号のレベルを検出するコンパレータＩＣとして差動増幅回路を用いた種々の回路形式のものが提案されている。ところで、半導体集積回路を使用したシステムでは、電磁妨害波による誤動作が問題とされている。一方、オペアンプＩＣやコンパレータＩＣでは、同相のノイズによる影響が少ない差動増幅回路を用いているため、電磁波ノイズによる誤動作の問題はないと一般に考えられていた。
【０００３】
しかしながら、近年、オペアンプＩＣやコンパレータＩＣにおいても、入力端子への電磁波ノイズの混入により誤動作するおそれがあることが指摘されるようになってきた。そこで、電磁波ノイズによる誤動作を防止するため、入力ピンと差動増幅回路との間に絶縁膜を誘電体とするコンデンサからなるフィルタ部を作り込むようにした発明が提案されている（特開平９―１６７８２７号公報）。
【０００４】
ただし、上記の先願発明においては、入力ピンと差動増幅回路との間に絶縁膜を誘電体とするコンデンサからなるフィルタ部を作り込むことのみが開示されているに過ぎず、具体的なコンデンサの容量値はもちろんコンデンサにより構成されるフィルタ部のカットオフ周波数等の特性については全く開示されていない。
【０００５】
【発明が解決しようとする課題】
本発明者らは、前記先願発明とは全く関係なく、オペアンプＩＣにおける電磁波ノイズによる誤動作の原因について解析を行なった。その結果、以下のようなメカニズムにより誤動作が生じることをつきとめた。
【０００６】
先ず、本発明者らは、差動増幅回路は反転入力端子と非反転入力端子よりそれぞれ混入する同相ノイズに対しては強く、誤動作を生じないはずであるから、その原因は反転入力端子と非反転入力端子に異なるノイズが入るためであると推測した。オペアンプＩＣは、一方の入力端子にアナログ信号が入力され、他方の入力端子には基準電圧が印加された状態で使用されることがあり、このような場合、反転入力端子と非反転入力端子までの配線長等が異なるため、電磁波ノイズが全く同じ条件で混入することはなく、同相のノイズとならない場合があることは容易に想像できる。
【０００７】
そこで、図１に示すように、オペアンプＯＰの反転入力端子（−）には、抵抗ｒ１を介して接地電位を印加するとともに、フィードバック抵抗ｒ２の一端を接続し、非反転入力端子（＋）には並列形態の抵抗ｒ３，ｒ４を介して接地電位を印加するようにした回路を作成した。ここで、抵抗ｒ１，ｒ３は５１Ω、ｒ２，ｒ４は５．１ｋΩである。非反転入力端子（＋）に並列形態の抵抗ｒ３，ｒ４を接続したのは、抵抗ｒ１とｒ２の２つが接続されている反転入力端子（−）と同一条件にして、回路的に入力オフセットが生じないようにするためである。なお、使用したオペアンプのカットオフ周波数ｆｃは、約３００ｋＨｚである。
【０００８】
そして、先ずこの回路において、非反転入力端子（＋）に疑似電磁波ノイズを与える高周波ノイズ源ＲＦを接続して、高周波ノイズ源ＲＦにより非反転入力端子（＋）に高周波を入力し、その周波数を変化させてそのときの出力電圧を観察した。次に、図２に示すように、オペアンプＯＰの反転入力端子（−）に疑似電磁波ノイズを与える高周波ノイズ源ＲＦを接続して、反転入力端子（−）に高周波を入力し、その周波数を変化させてそのときの出力電圧を観察した。
【０００９】
図３は非反転入力端子（＋）に高周波ノイズを入力したときに観察された出力電圧の変化を、また図４は反転入力端子（−）に高周波ノイズを入力したときに観察された出力電圧の変化をそれぞれ示す。図３より、非反転入力端子（＋）に高周波ノイズを入力したときの出力電圧Ｖｏｕｔは、オペアンプのカットオフ周波数ｆｃによりも少し高い１ＭＨｚあたりからレベルが下がり始めて、１００ＭＨｚ近傍で最も低くなり、その後再びレベルは上がり、１ＧＨｚあたりで元のレベルに戻っていることが分かる。同様に、図４から、反転入力端子（−）に高周波ノイズを入力したときの出力電圧Ｖｏｕｔは、オペアンプのカットオフ周波数ｆｃによりも少し高い１ＭＨｚあたりからレベルが上がり始めて、１００ＭＨｚ近傍で最も高くなり、その後再びレベルは下がり、１ＧＨｚあたりで元のレベルに戻っていることが分かる。
【００１０】
本発明者らは、上記のように出力電圧Ｖｏｕｔがある周波数帯で一時的に下がったり上がったりする原因について考察を行なった。その結果、以下に述べるような現象が原因であるとの結論に達した。
【００１１】
図５は、上記実験で用いたオペアンプＯＰの回路構成を示す。このオペアンプは、通常のアクティブ負荷型差動増幅段１１の前段に、入力信号のダイナミックレンジの下限レベルを接地電位以下に広げるためエミッタフォロワからなるレベルシフト回路１２，１３を挿入した回路である。
【００１２】
図６は、このオペアンプにカットオフ周波数ｆｃよりも低い周波数の信号が反転入力端子（−）に入力されたときのレベルシフト１２の入力ノードの電位Ｖ１と出力ノードｎ２の電位Ｖ２の変化を測定し示したものである。同図より明らかなように、この場合、２つの電位Ｖ１，Ｖ２は、入力トランジスタＱ１のベース・エミッタ間順方向電圧Ｖbe（約０．７Ｖ）だけずれて同じように変化する。
【００１３】
一方、図７は、このオペアンプにカットオフ周波数ｆｃよりも高い約１００ＭＨｚの周波数の信号が反転入力端子（−）に入力されたときのレベルシフト１２の入力ノードの電位Ｖ１と出力ノードｎ２の電位Ｖ２の変化を示したものである。この場合、入力電位Ｖ１は入力に応じて変化するものの、ノードｎ２の電位Ｖ２は、図７のように、振幅の小さなのこぎり波形となり、平均的なＤＣレベルは図６のものに比べてかなり低くなっていることが分かる。
【００１４】
このようにノードｎ２の電位Ｖ２がのこぎり波形となるのは、差動増幅段の差動トランジスタＱ３のベース・基板間に寄生する容量Ｃｊｓがレベルシフト回路の出力ノードｎ２に接続されているため、Ｖ２が上昇するときにレベルシフト回路の電流源Ｉ１の電流が寄生容量Ｃｊｓを充電するのに消費される一方、Ｖ２が下降するときには寄生容量Ｃｊｓの充電電荷は入力トランジスタＱ１のコレクタ電流によってすばやく引き抜かれるためであると考えられる。そして、上記のように、高周波が図５のオペアンプの反転入力端子（−）に入力され、ノードｎ２の電位Ｖ２のＤＣレベルが下がる場合、そのＤＣレベルは入力信号の周波数と振幅に依存することを見出した。
【００１５】
ところで、かかるオペアンプを用いたシステムでは、前述したように反転入力端子と非反転入力端子に接続される配線の長さ等が異なることが多いため、電磁波に起因する高周波ノイズの混入量は当然反転入力端子と非反転入力端子とでは異なることとなり、トランジスタＱ１のエミッタにおけるノードｎ２のＤＣレベルＶｄｃ２とトランジスタＱ２のエミッタにおけるノードｎ２’のＤＣレベルＶｄｃ２’との間に差異が生じることとなる。その結果、前述のように、反転入力端子（−）と非反転入力端子（＋）との間にオフセットが生じ、このオフセットがオペアンプの誤動作の原因になると考えられる。
【００１６】
なお、上記のような仮説では、図３および図４に示すように、入力端子より入り込む高周波ノイズの周波数がある程度（図では１００ＭＨｚ以上）高くなると、出力電圧が元に戻る現象は説明できない。しかし、この現象は、オペアンプの入力ピンに接続されるトランジスタＱ１自身のベース抵抗とベース・基板間寄生容量Ｃｊｓとで構成される寄生フィルタ回路が働いて高周波成分が減衰されるようになるためであると考えることによって説明することができる。よって、差動増幅回路のカットオフ周波数よりも大きく入力部の寄生フィルタ回路のカットオフ周波数よりも小さな周波数のノイズをカットしてやれば、電磁波等高周波ノイズによるオフセットの変動を抑制し誤動作を起こし難い差動増幅回路を実現することができるとの結論に達した。
【００１７】
この発明の目的は、高周波ノイズによりオフセットが変動するおそれの少ない差動増幅回路並びにそれを含む半導体集積回路を提供することにある。
【００１８】
この発明の他の目的は、電磁妨害波を受けても誤動作しにくい差動増幅回路並びにそれを含む半導体集積回路を提供することにある。
【００１９】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００２１】
すなわち、差動増幅回路の入力端子と差動増幅段の入力ノードとの間に、当該差動増幅回路のカットオフ周波数よりも大きく入力部の寄生容量と寄生抵抗とから構成される寄生フィルタ回路のカットオフ周波数よりも小さなカットオフ周波数を有する高周波ノイズカット用のフィルタ回路を挿入するようにした。
【００２２】
上記した手段によれば、高周波ノイズカット用フィルタ回路によって、入力端子より混入した電磁波等の高周波ノイズが差動増幅段に伝わるのを防止し、異なる振幅の高周波ノイズが混入することに起因して反転入力端子（−）側と非反転入力端子（＋）側のＤＣレベルに差異が生じ入力オフセットが変化するのを抑制することができる。
【００２３】
上記高周波ノイズカット用フィルタ回路は、一般的な抵抗と容量とからなるＣＲ回路により構成できる。そして、その容量としては、上記抵抗の一端が接続されるトランジスタの寄生容量を積極的に利用することができる。あるいは、半導体基板上に形成される絶縁膜を誘電体とする容量素子を設けても良いし、半導体基板表面に形成されるＰＮ接合を利用した容量素子を設けるようにしても良い。
【００２４】
上記のようにフィルタ回路を構成する容量としてトランジスタの寄生容量を積極的に利用するようにした場合には、フィルタ回路の占める面積は比較的小さなものとなる。従って、例えば差動増幅段の前段レベルシフト回路を有する差動増幅回路においてレベルシフト回路と差動増幅段との間にフィルタ回路を設ける場合に有効である。一般に、外部入力端子の近傍は素子のレイアウトに比較的余裕があるからである。一方、フィルタ回路を構成する容量として絶縁膜を誘電体とする容量を用いるようにした場合には、容量の電圧依存性が接合容量に比べて小さいので、フィルタ回路のカットオフ周波数の入力直流電圧依存性を小さくすることができる。
【００２５】
上記フィルタ回路を構成する抵抗も、フィルタ回路が接続されるトランジスタのベース領域を他のトランジスタのベース領域よりも大きく形成してその寄生抵抗を利用した抵抗とすることができる。あるいは、トランジスタのベース領域とは別個に半導体基板表面に形成されるＰ型あるいはＮ型の拡散層のような半導体領域を形成して抵抗として使用するようにしても良いし、半導体基板上にポリシリコン層のような金属層を形成して抵抗として使用するようにしても良い。フィルタ回路を構成する抵抗を、トランジスタのベース領域の寄生抵抗を利用して構成するようにした場合には、フィルタ回路の占める面積は別個に設ける場合に比べて小さなものとなる。この場合、フィルタ回路を構成するトランジスタの寄生容量も大きくなる。
【００２６】
上記高周波ノイズカット用のフィルタ回路のカットオフ周波数は、差動増幅回路のユニティゲイン周波数よりも大きく入力部の寄生フィルタ回路のカットオフ周波数よりも小さな周波数とするのが望ましい。高周波ノイズカット用のフィルタ回路のカットオフ周波数を差動増幅回路のユニティゲイン周波数よりも小さくすると、回路が発振し易くなるためである。
【００２７】
また、差動増幅回路の入力端子と差動増幅段の入力ノードとの間に、静電保護用のダイオードと高周波ノイズカット用のフィルタ回路とを挿入するようにしてもよい。このようにすると、電磁波等の高周波ノイズが入力端子より混入して入力オフセットが変化するのを抑制できるとともに、保護ダイオードにより静電破壊強度も高くすることができる。
【００２８】
入力端子に接続される静電保護用ダイオードは、視点を変えると一種の接合容量と見ることができる。従って、高周波ノイズカット用のフィルタ回路を構成する容量として絶縁膜容量の代わりにＰＮ接合容量を利用した場合には、静電保護用ダイオードと兼用するという回路も考え得るが、静電保護用ダイオードと別個に高周波ノイズカット用のフィルタ回路を設けることで、それぞれの用途に応じて素子の特性を最適化することができる。そのため、兼用した場合に比べて、高周波ノイズをより良好にカットし、かつ静電破壊強度も高くすることができる。また、静電保護ダイオードに何らかの不具合があったとしても、高周波ノイズカット用のフィルタ回路は有効に機能することとなる。なお、この保護ダイオードは、静電気に対してはもちろんサージ電圧やサージ電流に対しても内部回路の保護素子として機能する。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００３０】
図８は本発明を適用したオペアンプすなわち差動増幅回路の一実施例を説明する。なお、本発明においては、差動増幅回路が主要部分を占めている半導体集積回路をオペアンプと称し、一つの半導体基板上に他の回路も形成されている場合に差動増幅回路と称するものとし、呼び方によって回路の構成や機能が変わるものではない。
【００３１】
図８（Ａ）に示すように、本実施例は差動増幅回路の反転入力端子（−）と非反転入力端子（＋）に、それぞれローパスフィルタ回路（以下、単にフィルタ回路と略す）ＬＰＦ１，ＬＰＦ２を接続したものである。図８（Ｂ）にはその具体的な回路構成例が示されている。
【００３２】
図８（Ｂ）において、１１はエミッタ共通接続された一対の差動トランジスタＱ３，Ｑ４と、Ｑ３，Ｑ４のコレクタと接地点ＧＮＤとの間に接続されたカレントミラー構成のアクティブ負荷トランジスタＱ５，Ｑ６と、電源電圧Ｖｃｃと差動トランジスタＱ３，Ｑ４の共通エミッタとの間に接続された定電流源Ｉ３とから構成された差動増幅段である。特に制限されるものでないが、差動トランジスタＱ３，Ｑ４はＰＮＰバイポーラ・トランジスタで構成され、負荷トランジスタＱ５，Ｑ６はＮＰＮバイポーラ・トランジスタにより構成されている。定電流源Ｉ３は、ベースが定電圧でバイアスされたＰＮＰバイポーラ・トランジスタで構成することができる。
【００３３】
１２は反転入力端子（−）と上記差動トランジスタＱ３のベース端子との間に設けられたエミッタフォロワからなるレベルシフト回路、１３は非反転入力端子（＋）と上記差動トランジスタＱ４のベース端子との間に設けられたレベルシフト回路である。レベルシフト回路１２は、ベース端子が反転入力端子（−）に接続されコレクタが接地点ＧＮＤに接続されたＰＮＰバイポーラ・トランジスタＱ１と、このトランジスタＱ１のエミッタと電源電圧Ｖｃｃとの間に接続された定電流源Ｉ１とで構成され、トランジスタＱ１のエミッタ端子に前記差動入力段１１のトランジスタＱ３のベース端子が接続されている。
【００３４】
同様に、レベルシフト回路１３は、ベース端子が非反転入力端子（＋）側ｉ接続されコレクタが接地点ＧＮＤに接続されたＰＮＰバイポーラ・トランジスタＱ２と、このトランジスタＱ２のエミッタと電源電圧Ｖｃｃとの間に接続された定電流源Ｉ５とで構成され、トランジスタＱ２のエミッタ端子に前記差動入力段１１のトランジスタＱ４のベース端子が接続されている。上記レベルシフト回路１２，１３は、入力信号のダイナミックレンジの下限レベルを接地電位以下に広げるためのレベルシフト回路として機能する。具体的には、トランジスタＱ１，Ｑ２のベース電位すなわち入力信号−Ｖｉｎ，＋Ｖｉｎに対し、レベルシフト回路１２，１３の出力ノードｎ２，ｎ２’の電位すなわちトランジスタＱ３，Ｑ４のベース電位は、Ｑ１，Ｑ２のベース・エミッタ間順方向電圧Ｖbeだけ高い電位にシフトされる。
【００３５】
差動増幅段１１の出力ノードｎ４に接続されたトランジスタＱ８と定電流源Ｉ４とからなるレベルシフト回路１４は、前記アクティブ負荷トランジスタＱ６のコレクタ・エミッタ間電圧Ｖceを、トランジスタＱ６のコレクタ・エミッタ間電圧Ｖce（＝Ｖbe）とほぼ同一の電位にバイアスするためのレベルシフト回路として機能する。また、差動増幅段１１のノードｎ３に接続されたトランジスタＱ７と定電流源Ｉ２とからなるレベルシフト回路１５は、前記アクティブ負荷トランジスタＱ５とＱ６に流れる電流の誤差をなくすために設けられたダミー回路である。
【００３６】
１６は、上記レベルシフト回路１４に接続された高利得増幅段で、ダーリントン接続されたトランジスタＱ９およびＱ１０と、Ｑ９，Ｑ１０の各コレクタ端子と電源電圧Ｖｃｃとの間にそれぞれ接続された定電流源Ｉ６，Ｉ７とから構成されている。１７は、電源電圧Ｖｃｃと接地点ＧＮＤとの間に直列形態に接続されたトランジスタＱ１６，抵抗Ｒ２，トランジスタＱ１７を含み、上記高利得増幅段１６の出力を受けて出力端子ＯＵＴに接続される負荷（図示省略）を駆動する出力段で、トランジスタＱ１６のベース側にはＱ１６と共にダーリントン回路を構成するトランジスタＱ１５が接続され、これらのトランジスタＱ１５，Ｑ１６のエミッタ間には抵抗Ｒ１が接続されている。
【００３７】
１８は、出力段１７の電源電位側のトランジスタＱ１６に流れる電流を抑えるとともにトランジスタＱ９に流れるコレクタ電流を制限する電流制限回路であり、ベースが出力トランジスタＱ１６のエミッタに接続されるとともにコレクタがトランジスタＱ１５のベースに接続されたトランジスタＱ１４と、このＱ１４と直列形態に接続されかつ出力端子ＯＵＴにコレクタが接続されたトランジスタＱ１３と、このＱ１３とカレントミラー接続されたトランジスタＱ１２と、このＱ１２のコレクタにベースが接続されかつＱ９のコレクタにそれ自身のエミッタが接続されたトランジスタＱ１１とから構成され、トランジスタＱ１３で出力段１７の電流を一部引き抜くとともにトランジスタＱ９のコレクタにに流れようとする電流の一部をトランジスタＱ１１でバイパスしている。
【００３８】
高利得増幅段１７のトランジスタＱ９は、図８から明らかなように、トランジスタＱ１０のベース電流を供給できれば良いので、Ｑ９のコレクタ電流が多すぎるとＱ１０のベース電流さらにそのコレクタ電流も多く流れすぎ、Ｑ１７のベース電流を多くして出力電圧がロウ側に偏ってしまう。そこで、この電流制限回路１８を設けることで、トランジスタＱ９に流れるコレクタ電流を制限するようにしている。
【００３９】
なお、差動入力段１１のトランジスタＱ４のコレクタと高利得増幅段１６のトランジスタＱ１０のコレクタとの間に接続されている容量Ｃ１は、位相補償用の容量である。この容量の値を適宜設定してやることで、差動増幅回路のユニティゲイン周波数（ゲインが０ｄＢとなるときの周波数）をトランジスタのカットオフ周波数よりも低く抑え、これによって回路の発振を防止するようにされる。この位相補償用の容量Ｃ１は、容量値が大きい場合には外付け容量とすることも可能である。
【００４０】
ここまでの構成は、本発明回路の開発にあたって検討した図５に示されている差動増幅回路の構成と同一である。
【００４１】
この実施例においては、上記反転入力端子（−）とトランジスタＱ１のベース端子との間に抵抗Ｒin１が接続されているとともに、容量非反転入力端子（＋）とトランジスタＱ２のベース端子との間に抵抗Ｒin２が接続されている。一般に差動増幅回路では帯域を広くするために、入力端子に余計なベース抵抗を接続するようなことは行なわれていない。ただし、静電保護のために本実施例の抵抗Ｒin１，Ｒin２と同様に抵抗を入力端子と入力トランジスタのベースとの間に保護ダイオードとともに入れることも考えられるが、その場合の抵抗の値は通常数１０〜数１００Ωである。一方、本実施例における抵抗Ｒin１，Ｒin２の抵抗値は、以下に詳しく説明するように、そのような保護用の抵抗よりも抵抗値はずっと大きなものとなる。
【００４２】
上記のように上記反転入力端子（−）とトランジスタＱ１のベース端子との間に抵抗Ｒin１が、また容量非反転入力端子（＋）とトランジスタＱ２のベース端子との間に抵抗Ｒin２が接続されていると、トランジスタＱ１，Ｑ２にはそれぞれそのベース領域と半導体基板との間に寄生の容量Ｃjs１，Ｃjs２が存在するため、その寄生容量Ｃjs１，Ｃjs２と上記抵抗Ｒin１，Ｒin２とでそれぞれローパスフィルタ回路ＬＰＦ１，ＬＰＦ２が構成される。
【００４３】
本発明を発想した時点では、入力端子に接続されるフィルタ回路として上記抵抗Ｒin１，Ｒin２とともに容量素子を形成することを考えた。しかし、その後、具体的な回路の設計において所望の高周波ノイズをカットするためにフィルタ回路に必要とされる容量の値を算定したところ、その値は比較的小さく、トランジスタのベース領域と半導体基板との間に寄生する容量でも可能なことが明らかとなった。そこで、この実施例においては、フィルタ回路の容量として、トランジスタＱ１，Ｑ２のベース・基板間寄生容量Ｃjs１，Ｃjs２を利用するようにした。そして、このように、トランジスタの寄生容量を積極的に利用するようにした場合には、フィルタ回路の占める面積は比較的小さなものとなる。
【００４４】
ただし、上記のように高周波ノイズカット用フィルタ回路を構成する容量としては、トランジスタの寄生容量を積極的に利用する代わりに、半導体基板上に形成される絶縁膜を誘電体とする容量素子を設けても良いし、半導体基板表面に形成されるＰＮ接合を利用した容量素子を設けるようにしても良い。
【００４５】
上記フィルタ回路を構成する抵抗も、フィルタ回路が接続されるトランジスタのベース領域を他のトランジスタのベース領域よりも大きく形成してその寄生抵抗を利用して構成することができる。あるいは、トランジスタのベース領域とは別個に半導体基板表面に形成されるＰ型あるいはＮ型の拡散層のような半導体領域を形成して抵抗として使用するようにしても良いし、半導体基板上に形成されるポリシリコン層のような金属層を形成して抵抗として使用するようにしても良い。
【００４６】
次に、上記フィルタ回路に要求される特性およびその特性を実現するために必要とされる抵抗Ｒin１，Ｒin２の抵抗値について説明する。
【００４７】
本発明の課題の項において既に説明したように、入力ピンから混入する高周波ノイズによる入力オフセットの変動を防止するためのフィルタ回路に要求される特性は、差動増幅回路のカットオフ周波数よりも大きく入力部の寄生フィルタ回路のカットオフ周波数よりも小さな周波数のノイズをカットできることである。
【００４８】
図９に、入力部にフィルタ回路を設けない図５の差動増幅回路の周波数特性が示されている。同図から分かるように、１０Ｈｚの近傍に第１のポールＰ１があり、１００ＭＨｚの近傍に第２ポールＰ２がある。ユニティゲイン周波数は約１００ｋＨｚのあたりにある。つまり、フィルタ回路のない図５の差動増幅回路では、出力電圧Ｖｏｕｔは入力信号の周波数が１０Ｈｚまでは約８０ｄＢ一定あって、１０Ｈｚ〜１００ＭＨｚの間は−２０ｄＢ／Ｄｅｃの特性となっている。ここで、第１ポールＰ１のある周波数ｆｃ１は差動増幅回路自身のカットオフ周波数、第２ポールＰ２のある周波数ｆｃ２は差動増幅回路の入力部に寄生するフィルタ回路のカットオフ周波数である。
【００４９】
ここで、入力ピンから混入する高周波ノイズにより入力オフセットが変動し始めるときの周波数ｆerrorを、その原因が入力段としてのレベルシフト回路１２（１３）の出力ノードｎ２（ｎ２’）の電位Ｖ２（Ｖ２’）が上昇するときにレベルシフト回路１２（１３）の電流Ｉ１（Ｉ５）が差動トランジスタＱ３（Ｑ５）のベース・基板間に寄生する容量Ｃjs(Q3)（Ｃjs(Q4)）を充電するのに使われるためであるとの前述の仮説に従って求める。
【００５０】
トランジスタＱ１のベースに振幅Ｖppの高周波が入力されたときに、寄生容量Ｃｊｓを充放電するのに要する時間Ｔerrorは、次式
Ｔerror≒２・Ｃjs(Q3)・Ｖpp／ｉ１……（１）
で表わされる。ここで、ｉ１はレベルシフト回路の定電流源Ｉ１の電流である。Ｉ１=１０μＡ、Ｃjs(Q3)＝１．５ｐＦ、Ｖpp＝０．２Ｖとすると、ｆerror＝１／Ｔerrorであるので、ｆerrorは１７ＭＨｚとなる。従って、フィルタ回路は１７ＭＨｚ以上の高周波をカットできればよいことが分かる。
【００５１】
これは、フィルタ回路を設けない図５の差動増幅回路に高周波ノイズを入力したときに観察された出力電圧の変化の様子を示す図３および図４とよく一致している。従って、本実施例で新たに設けたフィルタ回路ＬＰＦ１，ＬＰＦ２のカットオフ周波数ｆｃ３は、差動増幅回路自身のカットオフ周波数よりも高く１７ＭＨｚよりも低ければよいことになる。そこで、カットオフ周波数が１０ＭＨｚであるフィルタ回路を得るために必要とされる抵抗Ｒin１，Ｒin２の値を算出すると、次式
Ｒin＝１／（２π・Ｃjs(Q1)・１０ＭＨｚ）……（２）
より、約１０．６ｋΩとなる。ここで、Ｃjs(Q1)はフィルタ回路の容量としてのトランジスタＱ１のベース・基板間寄生容量で、約１．５ｐＦとした。
【００５２】
なお、入力オフセットを変動させるような高周波ノイズをカットするためのフィルタ回路のカットオフ周波数ｆｃ３は、上記のように差動増幅回路自身のカットオフ周波数ｆｃ１よりも高く１７ＭＨｚよりも低ければよいが、フィルタ回路のカットオフ周波数ｆｃ３がユニティゲイン周波数よりも低いと差動増幅回路が発振し易くなるので、ｆｃ３はユニティゲイン周波数（１００ｋＨｚ）よりも高く入力オフセットを変動させるおそれのある高周波の周波数（１７ＭＨｚ）よりも低い範囲で選択するのが望ましい。
【００５３】
図１０には、図８の差動増幅回路において、フィルタ回路を構成する抵抗Ｒin１，Ｒin２の抵抗値を１０．６ｋΩとしたときの周波数特性を示す。
【００５４】
図９と比較すると分かるように、この実施例の差動増幅回路では、回路のユニティゲイン周波数と回路の寄生フィルタ回路のカットオフ周波数ｆｃ２との間の１０ＭＨｚの近傍に新たにポールＰ３ができている。これが本実施例で追加したフィルタ回路のカットオフ周波数ｆｃ３に対応するものである。図１０より、本実施例を適用することで入力オフセットを変動させるような高周波ノイズを有効にカットすることができることが分かる。また、上記のように抵抗Ｒin１，Ｒin２の抵抗値を１０．６ｋΩとしたときフィルタ回路のカットオフ周波数ｆｃ３は、差動増幅回路自身のユニティゲイン周波数よりも２桁近くも高いので、回路の他の特性にほとんど影響を与えない。
【００５５】
なお、上記式（１）より、定電流源Ｉ１の電流ｉ１を大きくすることによってオフセット電圧の変動を開始する周波数を高い方へずらすようにすることも対策として考えられるが、ｉ１を大きくすると入力バイアス電流が増大したり、入力信号のダイナミックレンジの下限が狭くなるなどのデメリットが生じるので、上記実施例のように、フィルタ回路を設ける方が対策としては望ましい。また、上記式（１）より、トランジスタのベース領域を小さくすることによってオフセット電圧の変動を開始する周波数を高い方へずらすようにすることも対策として考えられるが、この場合には、前述の寄生フィルタ回路のカットオフ周波数ｆｃ２も高いほうにずれ、誤動作領域がシフトするだけであるので、効果的ではない。
【００５６】
図１１（Ａ），（Ｂ）には、図８のように入力端子に抵抗Ｒin１，Ｒin２を付けた差動増幅回路を用いて図１および図２のような実験回路を構成して、非反転入力端子（＋）と反転入力端子（−）にそれぞれ高周波を入力して出力電圧を観察した結果を示す。同図において、実線がフィルタ回路を設けていない図５の差動増幅回路の出力電圧を示し、複数のドットをプロットしたものが本実施例の差動増幅回路の出力電圧を示す。同図より、本実施例を適用することにより高周波ノイズによる出力電圧の落ち込みを防止できることが分かる。
【００５７】
図１２には、図８のように入力端子に抵抗Ｒin１，Ｒin２を付けた差動増幅回路の一方の入力端子に高周波を入力した場合の入力トランジスタＱ１またはＱ２のベース電位Ｖ１と出力ノードｎ２，ｎ２’の電位Ｖ２（Ｖ２‘）の変化の様子（Ｂ）と、図５のように抵抗を付けない場合における対応するノードの電位の変化の様子（Ａ）が示されている。同図（Ａ）より、抵抗Ｒin１，Ｒin２を付けない場合のノードｎ２のＤＣレベルは下がってしまうが、抵抗Ｒin１，Ｒin２を付けた場合にはノードｎ２のＤＣレベルは下がらず、入力オフセットのずれは生じないことが分かる。したがって、フィルタ回路を設けた差動増幅回路は、高周波ノイズによる誤動作が防止される。
【００５８】
次に、フィルタ回路ＬＰＦ１，ＬＰＦ２を構成する容量の構造について説明する。
【００５９】
前述したように、フィルタ回路を構成する容量ＬＰＦ１，ＬＰＦ２としては、トランジスタＱ１，Ｑ２のベース・基板間寄生容量を利用する方法や、半導体基板上に形成される絶縁膜を誘電体とする容量素子を設ける方法、半導体基板表面に形成されるＰＮ接合を利用した容量素子を設ける方法などがある。
【００６０】
図１３には、このうちトランジスタのベース・基板間寄生容量を利用する場合の例が示されている。ここで、寄生容量を利用するトランジスタは、図８におけるトランジスタＱ１，Ｑ２である。図１３（Ａ）は横型ＰＮＰトランジスタの平面図、（Ｂ）はａ−ａ’線に沿った断面図である。図１３において、１００はＰ型半導体基板、１１１はこの基板１００上に形成されたＮ型エピタキシャル層からなりＰ型分離領域１１０により囲まれたベース領域、１１２はこのベース領域１００上に矩形枠状に形成された高濃度Ｐ型領域からなるコレクタ領域、１１３はこのコレクタ領域の内側形成された高濃度Ｐ型領域からなるエミッタ領域、１１４は高濃度Ｎ型領域からなるベースコンタクト領域である。
【００６１】
同図から分かるように、横型ＰＮＰトランジスタの場合、ベース領域が比較的大きいためベース・基板間寄生容量Ｃjsも比較的大きな値となる。具体的には、Ｎ型エピタキシャル層の抵抗率が５Ω／ｃｍで厚さ１７μｍの場合、電位差０Ｖで接合容量は約３．０ｐＦとなる。接合容量であるため端子間電圧によって空乏層の厚さが変わり容量値が変化するが、高電位をかけた場合でも、１．５ｐＦ程度には達する。従って、フィルタ回路を構成する容量素子を別途設けるまでもない。上記よりも若干大きな容量が必要な場合には、トランジスタのベース領域を大きく形成して寄生容量値を大きくすることも可能である。
【００６２】
次に、フィルタ回路ＬＰＦ１，ＬＰＦ２を構成する抵抗Ｒin１，Ｒin２の構造について説明する。
【００６３】
前述したように、フィルタ回路ＬＰＦ１，ＬＰＦ２を構成する抵抗Ｒin１，Ｒin２としては、フィルタ回路が接続されるトランジスタのベース領域を他のトランジスタのベース領域よりも大きく形成してその寄生抵抗を利用する方法や、トランジスタのベース領域とは別個に半導体基板表面に形成されるＰ型あるいはＮ型の拡散層のような半導体領域を形成して抵抗として使用する方法、半導体基板上に形成されるポリシリコン層のような金属層を使用する方法などがある。
【００６４】
図１４には、このうちトランジスタのベース領域の寄生抵抗を利用する場合の構成が示されている。ここで、寄生抵抗を利用するトランジスタは、図８におけるトランジスタＱ１，Ｑ２である。図１４を図１３と比較すると明らかなように、図１４のトランジスタは、図１３のトランジスタに比べてベース領域１１１が横長に形成され、ベースコンタクト領域１１４すなわちベース電極はエミッタやコレクタ領域１１２から離れた位置に設けられている。これによって、エピタキシャル層自身の寄生抵抗がフィルタ回路の抵抗Ｒin１，Ｒin２を構成することとなる。
【００６５】
図１５（Ａ）には、トランジスタのベース領域とは別個に半導体基板表面に形成されるＰ型拡散層を形成して抵抗として使用する場合の構造例が示されている。同図に示されている例では、Ｎ型エピタキシャル層の島１２０の上にＰ型領域１２１が形成され、このＰ型領域１２１の両端に高濃度Ｐ型領域からなるコンタクト領域１２４ａ，１２４ｂが設けられた構造となっている。なお、抵抗となる上記Ｐ型領域１２１は、図示しないＮＰＮ縦型バイポーラ・トランジスタのベース領域となるＰ型領域と同時に形成するようにすることができ、コンタクト領域１２４ａ，１２４ｂは図１２の横型ＰＮＰトランジスタのコレクタ領域やエミッタ領域となる高濃度Ｐ型領域と同時に形成することができる。
【００６６】
この実施例の場合、抵抗素子となるＰ型領域１２１とＮ型エピタキシャル層の島１２０との間に寄生容量Ｃｓが存在するので、その寄生容量を、フィルタ回路を構成する容量として利用することも可能である。また、Ｐ型領域１２１とＮ型エピタキシャル層の島１２０との間には寄生ＰＮ接合ダイオードＤｓがあるので、Ｎ型エピタキシャル層の島１２０を電源電圧Ｖｃｃなどの高電位に接続することで、この寄生ＰＮ接合ダイオードＤｓを入力端子に接続される高電位側の静電保護ダイオードとして利用することも可能である。
【００６７】
ここで、Ｎ型エピタキシャル層の島１２０を電源電圧Ｖｃｃに接続してバイアスする代わりに、入力パッドから延設された配線に接続して入力電圧でバイアスすることも可能である。このようにした場合には、通常動作時に入力信号レベルが電源電圧Ｖｃｃよりも高くなるような場合に、入力端子電圧が上記保護ダイオードによってＶｃｃにクランプされるのを回避できるという利点がある。
【００６８】
上述したように、Ｐ型領域１２１とＮ型エピタキシャル層の島１２０との間の寄生ＰＮ接合ダイオードＤｓを高電位側の静電保護ダイオードとして利用してもよいが、図１５（Ａ）の実施例では、入力端子（入力パッドＰＡＤ）に接続される静電保護用のダイオードを別個に構成するようにしている。静電保護用のダイオードは、Ｎ型エピタキシャル層の島１３０の上にＰ型領域１３１が形成され、高濃度Ｐ型領域からなるコンタクト領域１３４ａが設けられた構造とされており、上記Ｐ型領域１３１とエピタキシャル層１３０とのＰＮ接合を保護ダイオードとして利用したものである。上記コンタクト領域１３４ａには、入力端子に接続され保護ダイオードのアノード端子となる電極１４１が接触される。エピタキシャル層１３０の表面のＰ型領域１３１近傍に形成された高濃度Ｎ型領域１３４ｂは、電源電圧Ｖｃｃに接続される保護ダイオードＤ１のカソード端子となる電極１４２が接触されるコンタクト領域である。図１５（Ｂ）は等価回路図である。
【００６９】
このように、静電保護用ダイオードを高周波ノイズカット用のフィルタ回路と別個に設けることで、それぞれの用途に応じて素子の特性を最適化することができる。そのため、兼用した場合に比べて、高周波ノイズをより良好にカットし、かつ静電破壊強度も高くすることができる。また、図１５（Ａ）において、Ｐ型領域１３１に入力パッドからの配線を接続する代わりに接地電位ＧＮＤを印加する配線を接続し、高濃度Ｎ型領域１３４ｂに入力パッドからの配線を接続して、低電位側の静電保護ダイオードとして機能させるように構成してもよい。ただし、低電位側の静電保護ダイオードはエピタキシャル層と基板間の接合を利用して構成することも可能である。
【００７０】
図１６に本発明に係る差動増幅回路の他の実施例を示す。
【００７１】
図８の差動増幅回路では、フィルタ回路ＬＰＦ１，ＬＰＦ２を入力端子とレベルシフト回路１２，１３との間に設けているのに対し、この実施例は、フィルタ回路ＬＰＦ１，ＬＰＦ２をレベルシフト回路１２，１３と差動増幅段１１との間に設けている。具体的には、トランジスタＱ１，Ｑ２と差動増幅段１１の入力ノードｎ２，ｎ２’との間にそれぞれフィルタ回路ＬＰＦ１，ＬＰＦ２を構成する抵抗Ｒin１，Ｒin２を接続するとともに、差動増幅段１１のトランジスタＱ３，Ｑ４のベース・基板間寄生容量Ｃjsを容量として利用している。
【００７２】
この実施例の差動増幅回路においては、入力端子より高周波ノイズが混入したときに、差動増幅段１１のトランジスタＱ３，Ｑ４のベース・基板間寄生容量Ｃjsをディスチャージする電流を抵抗Ｒin１，Ｒin２で制限することによってレベルシフト回路１２，１３の検波特性を鈍くすることができる。その結果、高周波ノイズに起因してノードｎ２，ｎ２’の直流レベルが低下するのを防止してオフセットの変動を抑制することができる。
【００７３】
なお、この実施例においても、フィルタ回路ＬＰＦ１，ＬＰＦ２を構成する抵抗Ｒin１，Ｒin２や容量は、図８の実施例で説明したのと同様に種々のバリエーションが考えられる。ただし、フィルタ回路と共に静電保護用のダイオードを設ける場合には、その保護ダイオードは図８の実施例と同様に、入力端子に接続されるように構成される。この場合には、保護用ダイオードとフィルタ回路とはトランジスタＱ１，Ｑ２により、電気的に切り離されることとなる。
【００７４】
次に、上記のような構成を有する差動増幅回路からなるオペアンプの応用システムの一例を、図１７を用いて説明する。
【００７５】
図１７は、オペアンプを利用した電源電圧監視回路である。オペアンプＯＰの反転入力端子（−）には、電源電圧Ｖｃｃと接地点ＧＮＤとの間に直列に接続された抵抗Ｒ１１とＲ１２とからなる抵抗分割回路のノードｎ１１の電位Ｖａが印加され、オペアンプＯＰの非反転入力端子（＋）にはＶａと比較される基準電圧Ｖｒｅｆが印加されている。
【００７６】
図１７を参照すると分かり易いように、入力部にフィルタ回路が設けられていない図５のような差動増幅回路を用いたオペアンプでは、抵抗分割回路から反転入力端子（−）までの配線Ｌ１と非反転入力端子（＋）に基準電圧Ｖｒｅｆを供給する配線Ｌ２とでは長さが異なり、電磁波ノイズ等により入力端子に混入する高周波ノイズの大きさがアンバランスとなる。図のように、配線Ｌ１の方がＬ２よりも長い場合には、反転入力端子（−）より混入する高周波ノイズの方が大きくなる。
【００７７】
そのため、入力部にフィルタ回路が設けられていない図５のオペアンプは、そのオフセットが反転入力端子（−）側が低くなるように変化し、そのオペアンプを用いた図１７の電源電圧監視回路では、図１８に実線で示す本来の検出レベルに対して、破線で示すように、見かけ上の検出レベルが高くなり、回路が誤動作するおそれがある。一方、入力部にフィルタ回路が設けた図８や図１６のオペアンプを用いた電源電圧監視回路では、フィルタ回路により高周波ノイズをカットするため、検出レベルが変化することがないので、回路が誤動作するおそれもない。
【００７８】
なお、図１７のシステムはあくまでも応用例であって、本発明が適用されたオペアンプは図１７のようなシステムに使用されるものに限定されるものでないことはいうまでもない。また、図１７のようなシステムに用いられるオペアンプとしての差動増幅回路は、反転入力端子と非反転入力端子の両方が外部端子としての外部ピンに接続されるが、他の回路とともに半導体集積回路に内蔵される差動増幅回路では、１つの入力端子のみが外部ピンに接続されることもある。その場合には、反転入力端子と非反転入力端子が電磁波ノイズに対して特にアンバランスになり易いので、本発明を適用することは有効である。
【００７９】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図８に示されている実施例の差動増幅回路では、回路のカットオフ周波数が１０Ｈｚであると説明したが、これはその差動増幅回路が図１５のような電源電圧監視回路に使用されるもの（コンパレータ）を想定したためであり、他の用途に用いられる差動増幅回路にはカットオフ周波数がさらに高い特性を有するように設計されるものがあり、その場合にも本発明を適用できることはいうまでもない。
【００８０】
また、図１５（Ｂ）に示されている回路では、静電保護用のダイオードが電源電圧Ｖｃｃと入力端子ＩＮとの間に接続されているが、入力端子と接地点との間にも同様な静電保護用のダイオードが接続されていてもよい。さらに、実施例においては、入力トランジスタ（Ｑ１，Ｑ２）がＰＮＰバイポーラ・トランジスタで構成されている差動増幅回路を例として説明したが、入力トランジスタ（Ｑ１，Ｑ２）がＮＰＮバイポーラ・トランジスタで構成されている差動増幅回路にも適用できるし、バイポーラ・トランジスタの代わりにＭＯＳＦＥＴを用いて構成されている差動増幅回路にも適用できる。
【００８１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるオペアンプＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、ＡＤ変換回路などのアナログ回路を有する半導体集積回路に内蔵される差動増幅回路にも利用することができる。本発明に係る差動増幅回路は、その入力端子が外部ピンに接続されるものに特に有効である。
【００８２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００８３】
すなわち、本発明を適用した差動増幅回路は、入力端子より混入した電磁波等の高周波ノイズが差動増幅段に伝わるのを防止し、アンバランスな高周波ノイズが混入することに起因して入力オフセットが変化するのを抑制することができ、これによって電磁妨害波を受けても誤動作しにくいシステムを構築することができる。
【図面の簡単な説明】
【図１】本発明に先立って高周波ノイズによりオペアンプが誤動作する原因を追求すべく、オペアンプの非反転入力端子に高周波ノイズを入力して出力を観察するのに使用した実験回路の概略図である。
【図２】同じくオペアンプの反転入力端子に高周波ノイズを入力して出力を観察するのに使用した実験回路の概略図である。
【図３】図１の実験回路で観察された出力電圧の周波数特性を示すグラフである。
【図４】図２の実験回路で観察された出力電圧の周波数特性を示すグラフである。
【図５】図１および図２の実験回路で用いたオペアンプの回路構成を示す回路図である。
【図６】図５のオペアンプの反転入力端子（−）にカットオフ周波数よりも低い周波数の信号を入力したときの入力段のレベルシフト回路の入力電位と出力ノードの電位の変化を示す波形図である。
【図７】図５のオペアンプの反転入力端子（−）にカットオフ周波数よりも高い周波数の信号を入力したときの入力段のレベルシフト回路の入力電位と出力ノードの電位の変化を示す波形図である。
【図８】本発明に係る差動増幅回路の一実施例を示す回路図である。
【図９】本発明に先立って行なった実験に用いたフィルタ回路のない図５の差動増幅回路の周波数特性が示すグラフである。
【図１０】本発明に係る差動増幅回路の周波数特性が示すグラフである。
【図１１】実施例の差動増幅回路を用いて図１および図２のような実験回路を構成して、非反転入力端子（＋）と反転入力端子（−）にそれぞれ高周波を入力して出力電圧の観察した結果を示すグラフである。
【図１２】フィルタ回路のない図５の差動増幅回路と本発明に係る差動増幅回路の反転入力端子（−）にそれぞれ高周波信号を入力したときの入力段（レベルシフト回路）の入力電位と出力ノードの電位の変化を示す波形図である。
【図１３】本発明に係る差動増幅回路に用いられるフィルタ回路を構成する容量の構造例を示す断面図である。
【図１４】本発明に係る差動増幅回路に用いられるフィルタ回路を構成する抵抗の構造例を示す断面図である。
【図１５】フィルタ回路を構成する抵抗の他の構造例を示す断面図および等価回路図である。
【図１６】本発明に係る差動増幅回路の他の実施例を示す回路図である。
【図１７】本発明に係る差動増幅回路の応用システム例を示す回路図である。
【図１８】図１７のシステムにおける差動増幅回路の入出力特性を示すグラフである。
【符号の説明】
１１  差動増幅段
１２，１３  入力段としてのレベルシフト回路
１６  高利得増幅段
１７  出力段
１００  半導体基板
１１０  Ｐ型分離領域
１１１  ベース領域（エピタキシャル層）
１１２  コレクタ領域
１１３  エミッタ領域
１１４  ベースコンタクト領域
ＬＰＦ  フィルタ回路
ＯＰ  オペアンプ
【図１】
0003886090.tif 000002
【図２】
0003886090.tif 000003
【図３】
0003886090.tif 000004
【図４】
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【図５】
0003886090.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003886090.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003886090.tif 000017
【図１７】
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【図１８】
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