(57)【特許請求の範囲】
【請求項１】
解像度の変換を行う長さ方向に入力画素数Ｎ個当たり出力画素数Ｍ個の割合で入力映像信号の解像度を変換する映像信号の解像度変換装置であって、
入力される値に対し正の整数Ｍの加算または正の整数Ｎの減算をし、演算結果Ｚを出力する第１の演算手段と、
該第１の演算手段から出力される演算結果Ｚを記憶し、記憶している値を前記第１の演算手段へ前記入力される値として出力する記憶手段と、
映像信号を入力する入力手段と、
映像信号を一時的に記憶するメモリ手段と、
入力映像信号を構成する画素値および上記第１の演算手段から出力される演出結果Ｚを用いて出力画素値を計算する第２の演算手段と、
前記第１の演算手段、前記記憶手段、前記メモリ手段、および前記第２の演算手段を制御する制御手段と、を有し、
上記制御手段は、入力映像信号が１画素入力されるごとに上記記憶手段の出力値に対し整数Ｍの加算を行うよう上記第１の演算手段を制御し、かつ、上記第１の演算手段の演算結果が整数Ｎ以上の場合には、上記記憶手段の出力値に対し整数Ｎの減算を行うよう上記第１の演算手段を制御するとともに、出力画素値の計算を実行するよう上記第２の演算手段を制御し、
上記第２の演算手段は、上記制御手段により出力画素値の計算を実行するよう制御されたときに、入力された上記入力映像信号を構成する１画素およびその１つ前に入力された１画素の画素値に対して、それぞれＺ／Ｍおよび（１−Ｚ／Ｍ）を係数として乗じて加算することによって出力画素値を計算し、以って入力映像信号の解像度をＭ／Ｎ倍に変換し、
上記正の整数Ｍは上記正の整数Ｎと同じもしくはより小さい値であって、
上記入力映像信号は上記第２の演算手段へ入力され、
上記第２の演算手段からの出力であって、出力画素値を含む映像信号は上記メモリ手段へ入力され、
上記メモリ手段からの出力を以って解像度変換の出力とすること
を特徴とする解像度変換装置。
【請求項２】
解像度の変換を行う長さ方向に入力画素数Ｎ個当たり出力画素数Ｍ個の割合で入力映像信号の解像度を変換する映像信号の解像度変換装置であって、
入力される値に対し正の整数Ｍの加算または正の整数Ｎの減算をし、演算結果Ｚを出力する第１の演算手段と、
該第１の演算手段から出力される演算結果Ｚを記憶し、記憶している値を前記第１の演算手段へ前記入力される値として出力する記憶手段と、
映像信号を入力する入力手段と、
映像信号を一時的に記憶するメモリ手段と、
入力映像信号を構成する画素値および上記第１の演算手段から出力される演出結果Ｚを用いて出力画素値を計算する第２の演算手段と、
前記第１の演算手段、前記記憶手段、前記メモリ手段、および前記第２の演算手段を制御する制御手段と、を有し、
上記制御手段は、入力映像信号が１画素入力されるごとに上記記憶手段の出力値に対し整数Ｍの加算を行うよう上記第１の演算手段を制御し、かつ、上記第１の演算手段の演算結果が整数Ｎ以上の場合には、上記記憶手段の出力値に対し整数Ｎの減算を行うよう上記第１の演算手段を制御するとともに、出力画素値の計算を実行するよう上記第２の演算手段を制御し、
上記第２の演算手段は、上記制御手段により出力画素値の計算を実行するよう制御されたときに、入力された上記入力映像信号を構成する１画素およびその１つ前に入力された１画素の画素値に対して、それぞれＺ／Ｍおよび（１−Ｚ／Ｍ）を係数として乗じて加算することによって出力画素値を計算し、以って入力映像信号の解像度をＭ／Ｎ倍に変換し、
上記正の整数Ｍは上記正の整数Ｎと同じもしくはより大きい値であって、
上記入力映像信号は上記メモリ手段へ入力され、
上記メモリ手段からの出力であって、入力映像信号に含まれる画素の値を含む映像信号は上記第２の演算手段へ入力され、
上記第２の演算手段からの出力を以って解像度変換の出力とすることを特徴とする解像度変換装置。
【請求項３】
解像度の変換を行う長さ方向に入力画素数Ｎ個当たり出力画素数Ｍ個の割合で入力映像信号の解像度を変換する映像信号の解像度変換装置であって、
入力される値に対し正の整数Ｍの加算または正の整数Ｎの減算をし、演算結果Ｚを出力する第１の演算手段と、
該第１の演算手段から出力される演算結果Ｚを記憶し、記憶している値を前記第１の演算手段へ前記入力される値として出力する記憶手段と、
映像信号を入力する入力手段と、
映像信号を一時的に記憶するメモリ手段と、
入力映像信号を構成する画素値および上記第１の演算手段から出力される演出結果Ｚを用いて出力画素値を計算する第２の演算手段と、
前記第１の演算手段、前記記憶手段、前記メモリ手段、および前記第２の演算手段を制御する制御手段と、を有し、
上記制御手段は、入力映像信号が１画素入力されるごとに上記記憶手段の出力値に対し整数Ｍの加算を行うよう上記第１の演算手段を制御し、かつ、上記第１の演算手段の演算結果が整数Ｎ以上の場合には、上記記憶手段の出力値に対し整数Ｎの減算を行うよう上記第１の演算手段を制御するとともに、出力画素値の計算を実行するよう上記第２の演算手段を制御し、
上記第２の演算手段は、上記制御手段により出力画素値の計算を実行するよう制御されたときに、入力された上記入力映像信号を構成する１画素およびその１つ前に入力された１画素の画素値に対して、それぞれＺ／Ｍおよび（１−Ｚ／Ｍ）を係数として乗じて加算することによって出力画素値を計算し、以って入力映像信号の解像度をＭ／Ｎ倍に変換し、
該装置外部からその値を変更可能な定数保持手段を有し、上記正の整数ＭおよびＮは該定数保持手段に記憶されており、
上記入力映像信号または上記第２の演算手段からの出力のいずれか一方を選択的に上記メモリ手段へ入力させる第１の選択手段と、
上記入力映像信号または上記メモリ手段からの出力のいずれか一方を選択的に上記第２の演算手段へ入力させる第２の選択手段と、
上記第２の演算手段からの出力または上記メモリ手段からの出力のいずれか一方を選択して、以って該解像度変換装置から出力させる第３の選択手段とを有し、
上記正の整数Ｍが上記正の整数Ｎと同じもしくはより小さい場合には、上記第１の選択手段は、上記第２の演算手段からの出力を選択的に上記メモリ手段へ入力させ、上記第２の選択手段は、上記入力映像信号を選択的に上記第２の演算手段へ入力させ、上記第３の選択手段は、上記メモリ手段からの出力を選択して、以って該解像度変換装置から出力させ、
上記正の整数Ｍが上記正の整数Ｎと同じもしくはより大きい場合には、上記第１の選択手段は、上記入力映像信号を選択的に上記メモリ手段へ入力させ、上記第２の選択手段は、上記メモリ手段からの出力を選択的に上記第２の演算手段へ入力させ、上記第３の選択手段は、上記第２の演算手段からの出力を選択して、以って該解像度変換装置から出力させることを特徴とする解像度変換装置。
【請求項４】
請求項１ないし３のいずれかに記載の解像度変換装置において、
上記正の整数Ｍは、負でない整数ｋを用いてＭ＝（２のｋ乗）の形で表現される整数であって、
上記第２の演算手段は、Ｍによる除算演算を行う際に、被除数をｋビット右シフトすることによって除算を実現することを特徴とする解像度変換装置。
【請求項５】
請求項１ないし４のいずれかに記載の解像度変換装置において、
複数の映像信号から１つの映像信号を選局し、前記入力手段へ出力する選局手段と、
を備えることを特徴とする解像度変換装置。
【請求項６】
請求項１ないし４のいずれかに記載の解像度変換装置と、
複数の映像信号から１つの映像信号を選局し、前記入力手段へ出力する選局手段と、
前記第２の演算手段から出力された映像信号に基づく映像を表示する表示手段と、
を備えることを特徴とするテレビジョン受像装置。
【請求項７】
請求項１ないし４のいずれかに記載の解像度変換装置と、
像を撮影し、映像信号に変換し、前記入力手段へ出力する撮影手段とを備えることを特徴とする撮像装置。
【請求項８】
請求項１ないし４のいずれかに記載の解像度変換装置と、
被複写物の画像を取り込み、映像信号を前記入力手段へ出力する入力手段とを備えることを特徴とする複写装置。
【請求項９】
請求項１ないし４のいずれかに記載の解像度変換装置と、
映像信号を記録し、かつ、記録した映像信号を再生して前記入力手段へ出力する記録再生手段と、
前記第２の演算手段から出力された映像信号に基づく映像を出力する出力手段と、を備えることを特徴とする記録再生装置。
【請求項１０】
請求項１ないし４のいずれかに記載の解像度変換装置と、
前記第２の演算手段から出力された映像信号に基づく映像を表示する表示手段と、を備え、
前記入力画素数Ｎ個に対して前記出力画素数Ｍ個として、前記映像信号の解像度を変換して、表示することを特徴とするディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力画像の画素数を変換して拡大／縮小を行う解像度変換装置及びこれを用いた装置に関する。
【０００２】
なお、本明細書において、「拡大」とは画面上で特定の絵柄を表現する場合の一方向あたりの画像数が増加していることをいい、「縮小」とは画面上で特定の絵柄を表現する場合の一方向あたりの画素数が減少していることをいう。
【０００３】
【従来の技術】
高品位テレビジョン（ＨＤＴＶ）の登場や、画像信号を手軽に取り扱えるコンピュータ機器の普及に伴い、画像信号のフォーマット（解像度）が多種多様化している。また、放送サービスの多様化によって、放送の指示に合わせて画像の拡大もしくは縮小を行う機能を受信機側に持たせる必要性が生じている。さらに、これらの機器のディジタル化によって機器相互の接続が容易になるにつれ、異なる解像度を持つ機器間において画像信号を交換する必要性が高まっている。
【０００４】
ここで画像の解像度変換について説明する。
【０００５】
画像の解像度変換と、画像の拡大／縮小は画素数の変換という観点から見て等価的な処理である。たとえば、元の解像度が７２０×４８０画素である画像を１４４０×９６０画素である画像に変換する処理を例にとって考える。この処理は、水平・垂直の各方向に画素数を２倍に変換する処理である。
【０００６】
もし仮に、この変換後の画像を変換前と物理的に等しい大きさの画面に投影すると仮定すると、単位長さ当たりの画素数が２倍に変換されたという意味で、解像度の変換処理と考えられる。一方、上記の変換後の画像を変換前に比べて物理的に縦横２倍の大きさの画面に投影すると仮定すると、単位長さ当たりの画素数は変化していないが、画像の大きさは２倍に変化したと言う意味で、画像の拡大処理であると考えることができる。
【０００７】
いずれにしても、画像の処理としては７２０×４８０画素である画像を１４４０×９６０画素である画像に変換するという点で両者は本質的に等価である。したがって、以下の説明においては、画像の解像度変換と拡大／縮小とを特に区別しない。
【０００８】
従来、画像信号の解像度変換を実現する方法として、例えば米国特許第５，２５３，０６４や米国特許第４，７７４，５８１に記載のように、様々な手法が提案されている。これらは特定の目的のために画像の拡大もしくは縮小の一方を行うことを目的としており、上記のような多種多様な解像度をもつ画像の相互変換、すなわち拡大および縮小を自由に統一的な手法で行うことは想定されていない。
【０００９】
【発明が解決しようとする課題】
上記のような自由な拡大または縮小の解像度変換を行うためには、従来の手法では拡大用と縮小用にそれぞれ異なったアルゴリズムを用いる必要がある。これらの異なったアルゴリズムに対応するために、それぞれ専用のハードウエア装置を設けることが可能である。しかしこの場合、回路規模の大幅な増大を招くという問題がある。また、拡大時と縮小時で一部のハードウエアを共有化し、切り替えて利用することもできるが、拡大と縮小のアルゴリズムが異なっているために制御が複雑化し、制御部の回路規模の増大を招くという問題がある。
【００１０】
本発明の目的は、拡大および縮小を統一的に行うことのできるアルゴリズムを提案し、それを用いることにより上記のような問題を回避して、比較的単純な単一のハードウエアで自由な拡大または縮小を実現できる解像度変換装置及びこれを用いた装置を提供することである。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明では、
入力映像信号の解像度をＭ／Ｎ倍に変換する解像度変換装置において、
演算結果を記憶可能な記憶手段と、
上記記憶手段の出力に正整数Ｍを加算する加算手段と、
上記記憶手段の出力から正整数Ｎを減算する減算手段とを含む演算手段と、
映像信号を一時的に記憶するメモリ手段と、
上記演算手段からの出力に基づいて読み出しおよび／または書き込みの制御信号を発生するメモリ制御手段と、
上記演算手段からの出力に基づいて入力映像信号に含まれる画素の値から対応する出力画素値を計算する画素値演算手段を持たせることとした。
【００１２】
【発明の実施の形態】
図１は本発明の第１の実施例である解像度変換装置のブロック図である。
【００１３】
本実施例では画像の拡大および縮小の両方の機能に対応可能であり、そのどちらの機能を利用するかに応じてセレクタ５１、５２、５３を用いて信号の経路を切り替えるようになっている。
【００１４】
はじめに、画像の縮小を行う場合について説明する。この場合、セレクタ５１、５２、５３は上側に切り換えられる。入力映像信号はセレクタ５１を経由して画素値演算部４に入力される。画素値演算部４では、１つ以上の入力画素の値を用いて演算を行い、出力画素値を計算する。この際、カウンタ部１から出力されるカウント値Ｚおよび設定値Ｍを用いて計算を行う。また、画素値演算部４はカウンタ部１から出力される制御信号によって制御される。
【００１５】
画素値演算部４から出力される演算結果はセレクタ５２を介して一旦バッファメモリ２に蓄えられる。というのは、画像の縮小を行う場合、入力画像の画素数に比べて出力画像の画素数が減少、すなわち間引かれるので、出力画素値は間欠的に生成されることになり、間欠的に生成された出力画素値を一定の間隔でスムーズに出力するために、一旦バッファメモリに蓄えている。
【００１６】
このバッファメモリ２はメモリ制御部３からのアドレスやライトイネーブル、リードイネーブルを含む制御信号によって制御されている。さらにメモリ制御部３自身はカウンタ部１から出力される制御信号によって制御されている。
【００１７】
このように、カウンタ部１からの制御によって画素値演算部４とバッファメモリ２が協調して動作することを可能にしている。
【００１８】
最後に、バッファメモリ２に蓄えられた出力画素値はセレクタ５３を介して解像度変換された出力映像信号として本解像度変換装置から出力される。
【００１９】
次に、画像の拡大を行う場合について説明する。この場合、セレクタ５１、５２、５３は下側に切り換えられる。入力映像信号はセレクタ５２を介して一旦バッファメモリ２に蓄えられる。というのは、画像の拡大を行う場合、入力画像の画素数に比べて出力画像の画素数を増加させる必要があり、出力画素値を出力映像信号のフォーマットに応じた一定の間隔でスムーズに出力する必要があるため、演算に用いる入力画素値もその必要に応じて自由に利用すべく、入力画像を一旦バッファメモリに蓄えることによりそれを実現可能にしている。
【００２０】
縮小時と同様、このバッファメモリ２はメモリ制御部３からのアドレスやライトイネーブル、リードイネーブルを含む制御信号によって制御されている。さらにメモリ制御部３自身はカウンタ部１から出力される制御信号によって制御されている。
【００２１】
バッファメモリ２に蓄えられた入力画素値は、セレクタ５１を経由して画素値演算部４に入力される。画素値演算部４では、１つ以上の入力画素の値を用いて演算を行い、出力画素値を計算する。この際、カウンタ部１から出力されるカウント値Ｚおよび設定値Ｍを用いて計算を行う。また、画素値演算部４はカウンタ部１から出力される制御信号によって制御されている。
【００２２】
最後に、画素値演算部４から出力される演算結果はセレクタ５３を介して解像度変換された出力映像信号として本解像度変換装置から出力される。
【００２３】
図２は本発明における入力画像をＭ／Ｎ倍に拡大するための解像度変換アルゴリズムのフローチャートを示す図である。ここに、ＭおよびＮは正の整数であり、Ｍ≦Ｎの場合は画像の縮小、Ｍ≧Ｎの場合は画像の拡大を意味する。
【００２４】
また図３は、Ｍ≦Ｎ、すなわち画像の縮小を行う場合の入力画素と出力画素の位置関係を示す図である。以下、入力画素、出力画素は便宜上水平方向の画素配列であると考えて説明を行う。図３に示すように、この解像度変換は入力画素Ｎ個当たり出力画素をＭ個に変換する処理である。また、画素の空間的な間隔で言うと、入力画素ＡｉとＡｉ＋１の間隔をＭとすると出力画素ＢｊとＢｊ＋１の間隔はＮという割合になる。
【００２５】
同図において、例えば出力画素値Ｂ１は、近傍の入力画素値であるＡ２およびＡ３を用いて、Ｂ１とＡ２およびＡ３の距離に応じた線形内挿補間によって求められる。実際に、ある出力画素値Ｂｊを線形内挿補間を用いて求めるためには、以下の２つの情報を得る必要がある。
【００２６】
１点目は、ある出力画素値Ｂｊを計算するためにはどの入力画素値を用いればよいか、という情報である。すなわち、出力画素Ｂｊの左右両近傍の入力画素Ａｉ，Ａｉ＋１の特定である。出力画素値を計算するタイミングを知ると言い換えてもよい。
【００２７】
２点目は、ＢｊとＡｉ，Ａｉ＋１の距離についての情報である。距離に応じた重み付けでＢｊの値が計算される。
【００２８】
図２は、上記の２つの情報を自動的に求めるためのアルゴリズムである。
【００２９】
図２の６２は出力画素値を計算するタイミングの判定を行う部分であり、図２の６３および６５は上記の距離を求めるために必要な補助的な計算を行う部分である。６６は実際の出力画素値を求める部分である。
【００３０】
変数Ｚは、直前の出力画素に対し、最新の入力画素が右側にどれだけ離れているかをカウントする変数である。この変数Ｚを用いて、上記２つの情報を算出する。
【００３１】
変数ｉおよびｊは、それぞれ入力画素、出力画素の番号を示す。変数ＡｉおよびＢｊは、それぞれ入力画素、出力画素の値を示す。また、変数Ｋは線形補間内挿の計算に用いる作業用変数である。
【００３２】
以下、図２および図３を用いて、本発明における解像度変換アルゴリズムを、画像の縮小を行う場合について説明する。
【００３３】
まず、図２の６１で示すように、初期設定として、カウント値Ｚ＝Ｎ、入力画素番号ｉ＝０、出力する予定の画素番号ｊ＝０を設定する。また、１番目の入力画素Ａ０の読み込みも行う。このＺ＝Ｎの初期設定は、図３に示すように１番目の入力画素Ａ０と１番目の出力画素Ｂ０が同じ位置にある場合に相当するものである。
【００３４】
次に図２の６２において、Ｚ≧Ｎか否かの判定を行う。この場合はＹｅｓとなり、図２の６５へ分岐する。ここでＺからＮが減じられ、この場合はＺ＝０となる。
【００３５】
さらに図２の６６において、係数Ｋ＝０／Ｍ＝０と決定され、次出力画素値Ｂ０の計算が行われる。この場合、Ｋ＝０であるので、Ｂ０＝Ａ０となる。この演算結果が１番目の演算出力として、画素値演算部４から出力される。また、次の図２の６７に示すようにｊの値が１増加され、次の出力画素番号を示す値（この場合は１）となる。
【００３６】
以上の処理が終わると再び図２の６２に進み、Ｚ≧Ｎか否かの判定を行う。今度はＺ＝０のため判定結果はＮｏとなり、図２の６３へ分岐する。ここでＺの値にＭが加算され、Ｚ＝Ｍとなる。さらに図２の６４において、入力画素値番号が１増加され、次の入力画素値Ａ１が画素値演算部４へ入力される。
【００３７】
次に再び図２の６２に戻る。そしてＺ＜Ｎであり続ける間、図２の６２から６４までの処理が繰り返される。
【００３８】
例えばＭとＮの大小関係が図３に示すようになっている場合は、Ｚ＝３Ｍとなり、入力画素値Ａ３を取り込んだところで、図２の６２においてＺ≧Ｎが成立し、再び右側の図２の６５へ分岐する。ここでＺからＮが減じられ、この場合はＺ＝３Ｍ−Ｎとなる。この値を図３においてＺ’で示す。
【００３９】
次に図２の６６において、係数Ｋ＝Ｚ‘／Ｍと決定される。さらに次出力画素値Ｂ１の値がＢ１＝Ｋ×Ａ２＋（１−Ｋ）×Ａ３のように、Ｂ１の近傍の入力画素値Ａ３とＡ２を用いて計算される。この演算は、図３においてＡ３とＡ２からのＢ１までのそれぞれの距離であるＺ‘と（Ｍ−Ｚ’）の逆比を用いて重み付けを行うものである。逆比を用いているため、距離が近い入力画素からの寄与率がその距離に応じて高くなる線形内挿を行うことが可能になっている。
【００４０】
以上の演算結果が２番目の演算出力Ｂ１として、画素値演算部４から出力される。また、次の図２の６７に示すようにｊの値が１増加され、次の出力画素番号を示す値（この場合は２）となる。
【００４１】
以上の過程を繰り返すことによって、本発明では図２に示すアルゴリズムを用いて画像の縮小を行うことを可能にしている。
【００４２】
以上は、図３に示すように１番目の入力画素Ａ０と出力画素Ｂ０の位置がそろっている場合を示したが、本発明はそれに限定されるものではない。図２における初期設定時のＺの値を適切に選択することによって出力画素値Ｂ０の開始する位相は自由に設定することが可能である。
【００４３】
このことを図４を用いて説明する。図において、出力画素Ｂ０の開始位置をＸで示されるオフセット値に設定したい場合、図２の初期設定６１において、Ｚ＝Ｎ−Ｘを設定すれば良い。この場合、図２の６２においてＺ≧Ｎの判定はＮｏとなり、図２の６３および６４を経由して再び６２に戻った時点で、Ｚ＝Ｎ−Ｘ＋Ｍとなり、次入力画素Ａ１の読み込みが完了している。図４に示すようにＸ＜Ｍの場合はこの時点でＺ≧Ｎの判定がＹｅｓとなり、入力画素Ａ０およびＡ１を用いて出力画素Ｂ０が計算される。これ以降は、図３における場合と同様の処理となる。また、Ｘ＞Ｍの場合はＸの値に応じてＢ０の位置がさらにシフトし、初めてＺ≧Ｎの判定がＹｅｓとなるまでの６２〜６４の繰り返しの回数が異なるだけであって、処理としては同様である。
【００４４】
なお、図３に示した場合も、図４においてＸ＝０とおいた特別な場合とみなすことができる。
【００４５】
次に、図２および図５を用いて、本発明における解像度変換アルゴリズムを、画像の拡大を行う場合について説明する。
【００４６】
まず、図２の６１で示すように、初期設定として、カウント値Ｚ＝Ｎ、入力画素番号ｉ＝０、次に出力する予定の画素番号ｊ＝０を設定する。また、１番目の入力画素Ａ０の読み込みも行う。このＺ＝Ｎの初期設定は、図５に示すように１番目の入力画素Ａ０と１番目の出力画素Ｂ０が同じ位置にある場合に相当するものである。
【００４７】
次に図２の６２において、Ｚ≧Ｎか否かの判定を行う。この場合はＹｅｓとなり、図２の６５へ分岐する。ここでＺからＮが減じられ、この場合はＺ＝０となる。
【００４８】
さらに図２の６６において、係数Ｋ＝０／Ｍ＝０と決定され、次出力画素値Ｂ０の計算が行われる。この場合、Ｋ＝０であるので、Ｂ０＝Ａ０となる。この演算結果が１番目の演算出力として、画素値演算部４から出力される。また、次の図２の６７に示すようにｊの値が１増加され、次の出力画素番号を示す値（この場合は１）となる。
【００４９】
以上の処理が終わると再び図２の６２に進み、Ｚ≧Ｎか否かの判定を行う。今度はＺ＝０のため判定結果はＮｏとなり、図２の６３へ分岐する。ここでＺの値にＭが加算され、Ｚ＝Ｍとなる。さらに図２の６４において、入力画素値番号が１増加され、次の入力画素値Ａ１が画素値演算部４へ入力される。
【００５０】
次に再び図２の６２に戻る。例えばＭとＮの大小関係が図５に示すようになっている場合は、Ｚ＝Ｍとなり、この時点でＺ≧Ｎが成立し、再び右側の図２の６５へ分岐する。ここでＺからＮが減じられ、この場合はＺ＝Ｍ−Ｎとなる。この値を図５においてＺ’で示す。
【００５１】
次に図２の６６において、係数Ｋ＝Ｚ‘／Ｍと決定される。さらに次出力画素値Ｂ１の値がＢ１＝Ｋ×Ａ０＋（１−Ｋ）×Ａ１のように、Ｂ１の近傍の入力画素値Ａ１とＡ０を用いて線形内挿される。
【００５２】
以上の演算結果が２番目の演算出力Ｂ１として、画素値演算部４から出力される。また、次の図２の６７に示すようにｊの値が１増加され、次の出力画素番号を示す値（この場合は２）となる。
【００５３】
次に再び図２の６２に戻った時点で、なおＺ≧Ｎが成立しているため、再び右に分岐して図２の６５，６６を経て、出力画素値Ｂ２が計算され、出力される。そしてＺ≧Ｎであり続ける間、図２の６２から６６までの処理が繰り返される。
【００５４】
例えばＭとＮの大小関係が図５に示すようになっている場合は、Ｂ２の出力を終えて図２の６２に戻った時点で、Ｚ＝Ｍ−２Ｎ（図５のＺ”で示される値）となり、Ｚ＜Ｎとなり、図２の６３に分岐する。
【００５５】
以上の過程を繰り返すことによって、本発明では図２に示すアルゴリズムを用いて画像の拡大を可能にしている。
【００５６】
なお、図４で示したのと同様に、図５においてもＢ０の開始位置に任意のオフセット値を設定することが可能である。
【００５７】
このように本発明により、図２に示される同じアルゴリズムにおいて、変数Ｚを用いて計算を行うことによって、縮小と拡大の両方を統一的な手法で行うことができる。
【００５８】
図６は本実施例におけるカウンタ部１のブロック図である。本実施例においては、カウンタ値Ｚを保持する記憶素子１１と、拡大率Ｍ／Ｎを設定するため、値Ｍを記憶する記憶素子１２および値−Ｎを記憶する記憶素子１３を設けている。これらの記憶素子１１，１２および１３に記憶させる値は、本解像度変換装置外部からも任意に設定可能にしている。
【００５９】
記憶素子１２および１３の出力は、セレクタ１４の２つの入力へそれぞれ接続されており、ここでいずれかの入力が選択される。セレクタ１４の出力は加算器１５の２つの入力のうちの一方へ供給される。また、加算器１５のもう一方の入力は上記記憶素子１１が接続されている。また、加算器１５の出力は上記記憶素子１１にフィードバックして入力される。この構成で、セレクタ１４において入力を切り替えることによって、加算器１５においてＺ＋Ｍの演算またはＺ−Ｎの演算を行わせることを可能にしている。したがって、先に説明した図２のフローチャートで必要となる演算６３および６５が実現できる。さらに、図２の６２で示したＺ≧Ｎの判定も、Ｚ−Ｎの演算結果の符号の正負を見ることによって可能である。
【００６０】
加算器１５の出力は、制御部１６に供給され、上記のＺ−Ｎの演算結果に応じて動作を切り替えることが可能になっている。制御部１６の出力は、セレクタ１４の切換制御入力、記憶素子１１のロードイネーブル入力を制御する。さらに、画素値変換部４およびメモリ制御部３の動作を制御する。
【００６１】
記憶素子１１の出力であるカウンタ値Ｚおよび記憶素子１２の出力である値Ｍはそれぞれ画素値変換部４へ出力されており、出力画素値の演算に用いられる。
【００６２】
なお、本実施例では記憶素子１３に値−Ｎを記憶させる構成としたが、その代わりに値Ｎを記憶させて、それを加算器１５において減算させる構成も考えられ、その場合も全く同等の機能を実現可能である。
【００６３】
図７は本実施例における画素値演算部４のブロック図である。除算器４１において、カウンタ部１から出力された値ＺおよびＭを用いてＺ／Ｍの除算を行う。
【００６４】
次に、除算器４１からの出力であるＫ＝Ｚ／Ｍを用いて、減算器４２において１−Ｋの演算を行う。
【００６５】
乗算器４３で、減算器４２からの出力である１−Ｋと、入力画素値Ａｉとの乗算を行う。また、乗算器４４では、除算器４１からの出力Ｋと入力画素値Ａｉ−１との乗算を行う。
【００６６】
乗算器４３および４４からの出力を加算器４５において加算し、出力画素値Ｂｊを得る。
【００６７】
なお、上記の乗算器４３および４４については、必ずしも同時に乗算演算をする必要が無い場合には、単一の乗算器を用いて順番に演算を行うことにより、乗算器４３と４４を兼用化することができ、それにより回路規模を削減することもできる。
【００６８】
以上に説明した構成を用いて、本実施例により画像を水平方向に拡大および縮小を行うことが可能である。
【００６９】
ここで、図３、４または５に示した入出力画素の画素配列を垂直方向の配列であるとみなすことも可能である。その場合に、上記の説明における右方向を下方向と読み替えることによって、全く同じ議論を適用することができ、本実施例により画像を垂直方向に拡大および縮小を行うことが可能である。
【００７０】
以上のように、本発明によって、画像を水平または垂直の任意の方向に、拡大または縮小すなわち画像の解像度変換を行うことが可能である。
【００７１】
次に、本発明の第２の実施例について図８に示す。本実施例は、図１においてセレクタ５１，５２および５３を同図に示す方向に固定した場合に相当する。このようにして、縮小専用の機能を提供することが可能である。なお、その他の構成については第１の実施例と同様であり、説明を省略する。
【００７２】
次に、本発明の第３の実施例について図９に示す。本実施例は、図１においてセレクタ５１，５２および５３を同図に示す方向と反対側に固定した場合に相当する。このようにして、拡大専用の機能を提供することが可能である。なお、その他の構成については第１の実施例と同様であり、説明を省略する。
【００７３】
なお、第２の実施例と第３の実施例を組み合わせることも可能である。すなわち、図８全体と図９全体をセレクタにより切り換えるようにして、図１と同等の機能を持たせることも可能である。
【００７４】
次に、本発明の第４の実施例について説明する。それは、第１の実施例で説明した図６のカウンタ部１において、記憶素子１２に設定する値Ｍを２のｋ乗（ｋは負でない整数）に限定するものである。このような限定を行っても、Ｍの値として十分大きな値を選択することによって、所望の拡大率αをＭ／Ｎによって近似することが可能である。
【００７５】
本実施例においては、図７に示した画素値演算部４における除算器４１は、Ｍによる除算を単純なビットシフト（Ｚを右にｋビットシフトする）によって実現可能となり、除算器の回路規模を削減した解像度変換装置を提供することが可能である。
【００７６】
なお、その他の構成については第１の実施例と同様であり、説明を省略する。
【００７７】
次に、本発明の第５の実施例について図１０に示す。これは、本発明による解像度変換装置をテレビジョン受信機７に内蔵したものである。アンテナ７１において放送電波を受信し、チューナ／デコーダ部７３において映像信号が復調される。また、外部入力端子７２からは、必要に応じて外部からの映像信号を入力することが可能である。セレクタ部７４において、これらの映像信号から１つを選択し、水平解像度変換部６１に映像信号を入力する。
【００７８】
水平解像度変換部６１は、上記第１から第４の実施例までにおいて説明した解像度変換装置であり、水平方向の解像度変換を行う。その出力は、垂直解像度変換部６２に入力される。
【００７９】
垂直解像度変換部６２は、上記第１から第４の実施例までにおいて説明した解像度変換装置であり、垂直方向の解像度変換を行う。
【００８０】
以上のようにして水平および垂直方向の解像度変換を行い、その出力は、表示装置７５によって画像として表示される。
【００８１】
次に、本発明の第６の実施例について図１１に示す。これは、本発明による解像度変換装置をセットトップボックス８に内蔵したものである。第５の実施例と同様、アンテナ８１または外部入力端子８２から入力された信号に対して水平および垂直方向の解像度変換を行う。その出力は、セットトップボックス８の出力として、外部出力端子８５から出力される。
【００８２】
次に、本発明の第７の実施例について図１２に示す。これは、本発明による解像度変換部をカメラ等の撮像装置に組込んだものである。撮影装置の撮影系９１で撮影した像は撮像素子９２で映像信号に変換される。この映像信号はカメラ信号処理回路部９３で所定の処理が施され、その後解像度変換部９４へ入力される。解像度変換部９４では、図示しないカメラ操作部からの撮影像に対して、拡大、縮小等の処理信号により、解像度変換処理をする。例えば電子的にズームする場合等である。解像度変換された信号はカメラのモニタ部９５に表示されたり、また出力端子９６へ出力される。
【００８３】
次に、本発明の第８の実施例について図１３に示す。これは、本発明による解像度変換部を複写機等に組込んだものである。入力画像保持部９７は、被複写物を保持する。画像入力部９８で、保持された被複写物の画像を取込み、画像処理部９９で画像処理をする。この処理画像を解像度変換部９４へ送る。ここで、取込まれた画像の拡大、縮小の処理を行う。画像入力部でも拡大、縮小はできるが、通常画像入力部はカメラになっておりカメラのズーム機構を使用しているものが多く、機構が必要となる。これに対し、解像度処理部で拡大、縮小をすれば、信号処理のみで済む為、機構は不要となる。拡大、縮小の処理がされた画像は画像出力部１００を介して、出力画像保持部９８で、所望の複写物を出力する。
【００８４】
次に、本発明の第９の実施例について図１４に示す。これは、本発明による解像度変換部をＤＶＤプレーヤ、ＶＴＲ等の記録媒体から画像を再生する装置に組込んだものである。記録媒体１０２から記録されている画像信号を、信号読み出し回路部１０３により読み出す。その後、信号処理部１０４で処理をした後、解像度変換部９４で、縮小拡大処理をし、ＴＶなどの表示部に出力する信号とし、出力端子９６へ出力する。縮小、拡大はＤＶＤプレーヤ、ＶＴＲ等の操作部からの操作信号等で行う。これにより、記録媒体からの画像を、任意の大きさに編集できる。
【００８５】
次に、本発明の第１０の実施例について図１５に示す。これは、本発明による解像度変換部をモニタ（ディスプレイ）に組込んだものである。ビデオ信号はビデオ回路１０５に入力された後、解像度変換部９４で縮小、拡大処理され、表示部１０６へ表示される。また同期信号は、偏向回路１０７で処理され表示が正しく行われるようにする。
【００８６】
【発明の効果】
以上述べたように、本発明による拡大および縮小を統一的に行うことのできるアルゴリズムを用いることによって、回路規模を削減した比較的単純な単一のハードウエアで水平及び垂直方向への自由な拡大または縮小を実現できる解像度変換装置及びこれを用いた装置を提供することが可能である。
【図面の簡単な説明】
【図１】解像度変換装置のブロック図である。
【図２】解像度変換アルゴリズムのフローチャートである。
【図３】画像の縮小を行う場合の入力画素と出力画素の位置関係を示す図である。
【図４】画像の縮小を行う場合の入力画素と出力画素の位置関係を示す図である。
【図５】画像の拡大を行う場合の入力画素と出力画素の位置関係を示す図である。
【図６】カウンタ部のブロック図である。
【図７】画素値演算部のブロック図である。
【図８】解像度変換装置のブロック図である。
【図９】解像度変換装置のブロック図である。
【図１０】本発明による解像度変換装置をテレビジョン受信機に内蔵したブロック図である。
【図１１】本発明による解像度変換装置をセットトップボックスに内蔵したブロック図である。
【図１２】本発明による解像度変換部をカメラ等の撮像装置に組込んだブロック図である。
【図１３】本発明による解像度変換部を複写機等に組込んだブロック図である。
【図１４】本発明による解像度変換部を記録媒体から画像を再生する装置に組込んだブロック図である。
【図１５】本発明による解像度変換部をモニタ（ディスプレイ）に組込んだブロック図である。
【符号の説明】
１…カウンタ部、２…バッファメモリ部、３…メモリ制御部、４…画素値演算部、５１，５２，５３…セレクタ、１１，１２，１３…記憶素子、１４…セレクタ、１５…加算器、１６…制御部、４１…除算器、４２…減算器、４３，４４…乗算器、４５…加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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