(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタおよび該強誘電体キャパシタの一方の電極に主電流路の一端が接続された選択トランジスタを具えた少なくとも１つのメモリセルと、前記選択トランジスタの制御電極に接続されたワード線と、前記選択トランジスタの主電流路の他端に接続されたビット線と、前記強誘電体キャパシタの他方の電極に接続されたプレート線と、前記ビット線に接続されたセンスアンプと、前記プレート線に電圧を印加するプレート線ドライバとを具え、
前記プレート線ドライバは、電源電圧としての第１電圧および該電源電圧よりも前記選択トランジスタのしきい値電圧分だけ小さい電圧である第２電圧を選択的に発生させる電圧発生回路として構成し、
データの読み出し時に、前記電圧発生回路から、まず前記第１電圧を発生させ、次に第２電圧を発生させる
ことを特徴とする強誘電体メモリ。
【請求項２】
請求項１に記載の強誘電体メモリにおいて、
前記電圧発生回路は、前記第１電圧を供給する第１電圧供給線と、前記第２電圧を供給する第２電圧供給線と、第１ＰＭＯＳ電界効果トランジスタと、第２ＰＭＯＳ電界効果トランジスタと、第１ＮＭＯＳ電界効果トランジスタとを具え、
前記第１ＰＭＯＳ電界効果トランジスタ、第２ＰＭＯＳ電界効果トランジスタおよび第１ＮＭＯＳ電界効果トランジスタの各主電流路の一端が、それぞれ前記プレート線に接続され、
前記第１ＰＭＯＳ電界効果トランジスタの主電流路の他端が前記第１電圧供給線に接続され、前記第２ＰＭＯＳ電界効果トランジスタの主電流路の他端が前記第２電圧供給線に接続され、前記第１ＮＭＯＳ電界効果トランジスタの他端は接地電位点に接続されている
ことを特徴とする強誘電体メモリ。
【請求項３】
請求項２に記載の強誘電体メモリにおいて、
前記第２電圧供給線は、前記選択トランジスタと同じしきい値電圧を有する、前記第１ＮＭＯＳトランジスタとは異なるＮＭＯＳ電界効果トランジスタを介して前記第１電圧供給線に接続されている
ことを特徴とする強誘電体メモリ。
【請求項４】
請求項１〜３のうちのいずれか一項に記載の強誘電体メモリにおいて、
前記選択トランジスタは、そのしきい値電圧が、前記強誘電体メモリ内であって前記メモリセルの周辺回路構成用トランジスタのしきい値電圧よりも小さいトランジスタとしてある
ことを特徴とする強誘電体メモリ。
【請求項５】
請求項１に記載の強誘電体メモリにおいて、
前記電圧発生回路は、前記第１電圧を供給する第１電圧供給線と、第１ＰＭＯＳ電界効果トランジスタと、前記選択トランジスタと同じしきい値電圧を有する第１ＮＭＯＳ電界効果トランジスタと、第２ＮＭＯＳ電界効果トランジスタとを具え、
前記第１ＰＭＯＳ電界効果トランジスタ、第１ＮＭＯＳ電界効果トランジスタおよび第２ＮＭＯＳ電界効果トランジスタの各主電流路の一端が、それぞれ前記プレート線に接続され、
前記第１ＰＭＯＳ電界効果トランジスタの主電流路の他端および前記第１ＮＭＯＳ電界効果トランジスタの主電流路の他端が、それぞれ前記第１電圧供給線に接続され、前記第２ＮＭＯＳ電界効果トランジスタの他端が接地電位点に接続されていて、
前記第２ＮＭＯＳ電界効果トランジスタは、前記第１ＮＭＯＳ電界効果トランジスタよりも電流駆動能力が低いトランジスタとしてある
ことを特徴とする強誘電体メモリ。
【請求項６】
請求項１または請求項５に記載の強誘電体メモリにおいて、
前記選択トランジスタは、そのしきい値電圧が、前記強誘電体メモリ内であって前記メモリセルの周辺回路構成用トランジスタのしきい値電圧よりも小さいトランジスタとしてある
ことを特徴とする強誘電体メモリ。
【請求項７】
請求項１に記載の強誘電体メモリにおいて、
当該強誘電体メモリは、前記１つのメモリセル中に、２つの強誘電体キャパシタおよび２つの選択トランジスタを具える２Ｔ２Ｃ型の強誘電体メモリである
ことを特徴とする強誘電体メモリ。
【請求項８】
請求項１に記載の強誘電体メモリにおいて、
当該強誘電体メモリは、前記１つのメモリセル中に、１つの強誘電体キャパシタおよび１つの選択トランジスタを具える１Ｔ１Ｃ型の強誘電体メモリである
ことを特徴とする強誘電体メモリ。
【請求項９】
強誘電体キャパシタと選択トランジスタとを有する少なくとも１つのメモリセルと、該メモリセルの書き込みおよび読み出し用として該メモリセルに、それぞれ接続されているワード線、ビット線、およびプレート線と、前記ビット線に接続されているセンスアンプとを具えた強誘電体メモリから、書き込み動作が終了した前記メモリセルのデータを読み出すに当たり、
まず、前記ビット線を接地した後、該ビット線を電気的に浮遊させる工程と、
次に、前記ワード線に電源電圧を印加する工程と、
次に、前記プレート線に電源電圧としての第１電圧を印加する工程と、
次に、該プレート線に、前記第１電圧よりも前記選択トランジスタのしきい値電圧分だけ小さい電圧である第２電圧を印加する工程と、
次に、前記センスアンプを活性化する工程と、
次に、前記プレート線を接地する工程とを含む
ことを特徴とするデータ読み出し方法。
【請求項１０】
強誘電体キャパシタおよび該強誘電体キャパシタの一方の電極に主電流路の一端が接続された選択トランジスタをそれぞれ具えた第１および第２メモリセルと、前記選択トランジスタの制御電極にそれぞれ接続された第１および第２ワード線と、前記選択トランジスタの主電流路の他端にそれぞれ接続された第１および第２ビット線と、前記強誘電体キャパシタの他方の電極にそれぞれ接続されたプレート線と、前記第１および第２ビット線に接続されたセンスアンプとを具えた２Ｔ２Ｃ型の強誘電体メモリから、書き込み動作が終了した前記メモリセルのデータを読み出すに当たり、
前記第１および第２ビット線を接地電位で浮遊させておき、前記第１および第２ワード線に電源電圧を印加した状態で、前記プレート線に、まず電源電圧としての第１電圧を印加し、次に電源電圧よりも前記選択トランジスタのしきい値電圧分だけ小さい電圧である第２電圧を印加する
ことを特徴とするデータ読み出し方法。
【請求項１１】
請求項１０に記載のデータ読み出し方法において、
前記プレート線に前記第２電圧を印加することによって、前記第１および第２ビット線にそれぞれ発生する電位の差を検出する
ことを特徴とするデータ読み出し方法。
【請求項１２】
請求項１１に記載のデータ読み出し方法において、
前記電位の差を電源電圧にまで増幅する
ことを特徴とするデータ読み出し方法。
【請求項１３】
請求項９に記載のデータ読み出し方法において、
前記センスアンプを活性化する工程において、２方向のうちの１方向に分極している前記強誘電体キャパシタに対して前記第２電圧を印加し、
次に、前記プレート線を接地する工程において、前記２方向のうちの他方向に分極している前記強誘電体キャパシタに対して前記第２電圧を印加する
ことを特徴とするデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体の分極を利用する強誘電体メモリと、強誘電体メモリからのデータの読み出し方法に関する。
【０００２】
【従来の技術】
図１１は、従来の２Ｔ２Ｃ型の強誘電体メモリ（ＦｅＲＡＭ）の構成を示す回路図である。図１１には、一般的な２Ｔ２Ｃ型のＦｅＲＡＭのメモリアレイ構造が示されている。このＦｅＲＡＭは、複数のワード線ＷＬ０〜ＷＬ３と、複数のプレート線ＰＬ０およびＰＬ１と、複数のビット線ＢＬ０〜ＢＬ３とを具えている。なお、図１１では、ワード線をＷＬ０〜ＷＬ３の４本、プレート線をＰＬ０およびＰＬ１の２本、ビット線をＢＬ０〜ＢＬ３の４本示しているが、各線の本数はこれに限られるものではない。これら各線に選択トランジスタおよび強誘電体キャパシタから構成されたメモリセル１００ａ〜１００ｄが接続されている。また、ＦｅＲＡＭはセンスアンプ１０２を具えている。各ビット線ＢＬ０〜ＢＬ３は、このセンスアンプ１０２に接続されている。このセンスアンプ１０２はセンスアンプ活性化信号ＳＡＥに従って作動する。さらに各プレート線ＰＬ０およびＰＬ１には、それぞれプレート線ドライバ１０４が接続されている。一般に、これらプレート線ドライバ１０４として、ＣＭＯＳインバータが用いられている。
【０００３】
また、２Ｔ２Ｃ型のＦｅＲＡＭのメモリセルは、２つの選択トランジスタと２つの強誘電体キャパシタとで構成されている。図１１の例えばメモリセル１００ａに着目して、その構成を図１２を用いて説明する。図１２は、メモリセル１００ａの構成を概略的に示す拡大図である。メモリセル１００ａは、選択トランジスタ１１０および強誘電体キャパシタ１１２から構成された第１メモリセル１００ａｘと、選択トランジスタ１１４および強誘電体キャパシタ１１６から構成された第２メモリセル１００ａｙとを具えている。この選択トランジスタ１１０の主電流路（チャネル）と強誘電体キャパシタ１１２とは、ビット線ＢＬ０とプレート線ＰＬ０との間にビット線ＢＬ０側からこの順序で直列に接続されていて、選択トランジスタ１１０の制御電極（ゲート電極）１１０ｘは、ワード線ＷＬ０に接続されている。また、選択トランジスタ１１４の主電流路と強誘電体キャパシタ１１６とは、ビット線ＢＬ１とプレート線ＰＬ０との間にビット線ＢＬ１側からこの順序で直列に接続されていて、選択トランジスタ１１４の制御電極１１４ｘはワード線ＷＬ１に接続されている。また、接続トランジスタ１１０と強誘電体キャパシタ１１２との接続点を記憶ノード１１８とし、選択トランジスタ１１４と強誘電体キャパシタ１１６との接続点を記憶ノード１２０とする。また、図１１のメモリセル１００ｂ〜１００ｄについても上記で説明したメモリセル１００ａと同様の構成を有する。
【０００４】
また、図１１に示すように、ＦｅＲＡＭは、フローティング制御線（イコライザ）ＥＱ０と、フローティング制御用の一対のトランジスタ１２２および１２４とを具えている。これらトランジスタ１２２および１２４の各々の主電流路は、メモリセルが接続されているビット線間に直接に接続されており、例えば初段のトランジスタ１２２および１２４は、ビット線ＢＬ０およびＢＬ１間に直列に接続されている。これら主電流路間の接続点１２６は接地端子１２８に接続されている。そして、トランジスタ１２２および１２４の各制御電極１２２ｘ、１２４ｘがそれぞれ制御線ＥＱ０に接続されている（図１１）。
【０００５】
次に、図１３を参照して、このような２Ｔ２Ｃ型のＦｅＲＡＭからのデータの読み出し方法について説明する。このデータの読み出しは、一般に、文献「低消費電力、高速ＬＳＩ技術，ｐｐ．２３４−２３６，平成１０年１月発行、（株）リアライズ社発行」に記載されている方法に従って行われる。図１３は、上述した従来のＦｅＲＡＭにおけるデータ読み出し動作を示すタイミングチャートである。なお、図１３中の記号「Ｌ」は、グランド電位のレベル（論理レベル”０”に対応する。）を表し、記号「Ｈ」は電源電位のレベル（論理レベル”１”に対応する。）を表している。また、記号「ＨＨ」は、レベル「Ｈ」よりも選択トランジスタＴ０およびＴ１のしきい値電圧（Ｖｔ）分高い電位のレベルを表している。また、読み出し時には、第１メモリセル１００ａｘの強誘電体キャパシタ１１２と第２メモリセル１００ａｙの強誘電体キャパシタ１１６とは、相反する方向に分極している。すなわち、各セルには相補的なデータが書き込まれている。
【０００６】
時刻ｔ０において、フローティング制御線ＥＱ０をレベル「Ｈ」にすることにより第１および第２ビット線ＢＬ０，ＢＬ１をレベル「Ｌ」にしておく。また、第１および第２ワード線ＷＬ０，ＷＬ１をレベル「Ｌ」とし、プレート線ＰＬ０をレベル「Ｌ」とし、センスアンプ活性化信号ＳＡＥはレベル「Ｌ」にしておく。
【０００７】
読み出し動作は、まず、時刻ｔ１において、フローティング制御線ＥＱ０をレベル「Ｌ」にして、ビット線ＢＬ０およびＢＬ１を「Ｌ」のレベルでフローティング状態にする。
【０００８】
次に、時刻ｔ２において、ワード線ＷＬ０およびＷＬ１にそれぞれ電圧ＶＨを印加して、選択トランジスタ１１０および１１４のゲートを開く。この印加電圧ＶＨは、選択トランジスタ１１０および１１４のしきい値電圧Ｖｔ程度分だけ電源電圧Ｖｃｃよりも大きい電圧である。なお、このときのワード線ＷＬ０およびＷＬ１の電位はレベル「ＨＨ」となる（図１３）。
【０００９】
次に、時刻ｔ３において、プレート線ＰＬ０をレベル「Ｈ」とする。これにより、強誘電体キャパシタ１１２および１１６から電荷が放出されて、この放出された電荷がビット線ＢＬ０およびＢＬ１に、それぞれ読み出し電位として現れる。キャパシタ１１２および１１６は、その分極方向によって容量が異なるため、ビット線ＢＬ０およびＢＬ１に生じる読み出し電位もその分極方向に応じてそれぞれ異なる。
【００１０】
ここでは、強誘電体キャパシタ１１２の方が強誘電体キャパシタ１１６よりも多くの電荷を放出したとする。これにより、ビット線ＢＬ０に発生する読み出し電位の方がビット線ＢＬ１に発生する読み出し電位よりも大きくなる。この状態を図１３のｔ３からｔ４までの期間に実線と破線とで示してある。
【００１１】
次に、時刻ｔ４において、センスアンプ活性化信号ＳＡＥをレベル「Ｈ」にして、センスアンプ１０２を作動させる。センスアンプ１０２は、ビット線ＢＬ０およびＢＬ１に生じた読み出し電位の差ΔＶを感知し、この電位差ΔＶが電源電圧Ｖｃｃとなるように増幅する。その結果、ここでは、ビット線ＢＬ０が電源電位「Ｈ」となり、ビット線ＢＬ１がグランド電位「Ｌ」となる。これらの電位は、読み出し後の論理レベル「１」および「０」にそれぞれ対応する。
【００１２】
また、この際、ワード線ＷＬ０およびＷＬ１には、それぞれ電圧ＶＨが印加されている。このため、ビット線ＢＬ０の電位が電源電位「Ｈ」に増幅されている場合、電圧降下が起こらず、記憶ノード１１８の電位をレベル「Ｈ」にすることができる。このため、この時点では、強誘電体キャパシタ１１２の両側の電位は共にレベル「Ｈ」となるので、強誘電体キャパシタ１１２には電圧が印加されず、読み出し時のデータがそのまま保持される。
【００１３】
一方、ビット線ＢＬ１の電位はグランド電位である。このため、記憶ノード１２０の電位はグランド電位従ってレベル「Ｌ」となる。また、プレート線ＰＬ０の電位は、レベル「Ｈ」である。このため、強誘電体キャパシタ１１６の両側の電位は、記憶ノード１２０側がレベル「Ｌ」、およびプレート線ＰＬ０側がレベル「Ｈ」となる。よって、強誘電体キャパシタ１１６には電圧（Ｖｃｃ）が印加される。このようにして、強誘電体キャパシタ１１６に再書き込みが行われる。
【００１４】
次に、時刻ｔ５において、プレート線ＰＬ０をレベル「Ｌ」にする。
【００１５】
これにより、強誘電体キャパシタ１１２の両側の電位は、プレート線ＰＬ０側がグランド電位、および記憶ノード１１８側が電源電位となる。よって、強誘電体キャパシタ１１２には電圧（Ｖｃｃ）が印加される。これにより、強誘電体キャパシタ１１２に対して再書き込みを行うことができる。また、この時点で、強誘電体キャパシタ１１６の両側は、共にグランド電位となるので、強誘電体キャパシタ１１６では、時刻ｔ４で再書き込みされたデータをそのまま保持することができる。
【００１６】
次に、時刻ｔ６において、フローティング制御線ＥＱ０をレベル「Ｈ」とし、センスアンプ活性化信号ＳＡＥをレベル「Ｌ」とすると、ビット線ＢＬ０、ＢＬ１および記憶ノード１１８、１２０の電位は全てレベル「Ｌ」すなわちグランド電位となる。
【００１７】
最後に、時刻ｔ７において、ワード線ＷＬ０およびＷＬ１をレベル「Ｌ」として一連の読み出し動作および再書き込み動作が完了する。
【００１８】
また、図１４は、強誘電体キャパシタのヒステリシスループを示す特性図である。図中、横軸に強誘電体キャパシタに印加される電圧Ｖをとっており、縦軸に強誘電体キャパシタの分極Ｐをとって示してある。図中、記号ＡおよびＢで示した残留分極状態が、それぞれデータ「１」（論理レベル）および「０」（論理レベル）が保持されている状態を表している。また、記号ａおよびｂで表される線分は、各残留分極状態ＡおよびＢに対応する負荷線を示しており、その傾きはビット線容量Ｃｂの値で決まる。負荷線ａとヒステリシスループとの交点における電圧と、電源電圧Ｖｃｃとの差Ｖ１は、データ「１」読み出し時のビット線電位に相当する。また、負荷線ｂとヒステリシスループとの交点における電圧と、電源電圧Ｖｃｃとの差Ｖ０は、データ「０」読み出し時のビット線電位（読み出し電位）に相当する。これらビット線電位Ｖ１およびＶ０の差ΔＶは、センスアンプの判別感度以上であることが必要である。
【００１９】
【発明が解決しようとする課題】
上述したように、従来のＦｅＲＡＭでは、上記時刻ｔ４およびｔ５における強誘電体キャパシタへの再書き込み時に、強誘電体キャパシタに対して対称な電圧を印加するために、ワード線に対して、電源電圧Ｖｃｃよりも選択トランジスタのしきい値電圧Ｖｔ分高い電圧ＶＨを、加えている。ここでいう対称な電圧とは、強誘電体キャパシタに印加される電圧の印加方向によって、電圧の大きさが変化しないという意味である。すなわち、ｔ４またはｔ５において、センスアンプによって一方のビット線の電位が電源電位に増幅される。このビット線に接続されている強誘電体キャパシタの記憶ノード側の電位を、ワード線に対する上述の電圧ＶＨの印加によって、電源電位にすることができる。これにより、プレート線側の電位がグランド電位である場合に強誘電体キャパシタに印加される電圧と、強誘電体キャパシタにプレート線側の電位がＶｃｃで記憶ノード側の電位がグランド電位となる場合に強誘電体キャパシタに印加される電圧とを、同じ大きさの電圧（Ｖｃｃ）、すなわち対称な電圧にすることができる。
【００２０】
ワード線に対して、電源電圧Ｖｃｃよりも選択トランジスタのしきい値電圧Ｖｔ程度高い電圧ＶＨを印加する。この電圧ＶＨは、当然のことながらデバイス内部において発生させる必要がある。そのためには、例えばＤＲＡＭで利用されているようなチャージポンプ回路を搭載するのが常套手段である。しかしチャージポンプ回路により昇圧を行う場合は、電圧が安定になるまでマイクロ秒オーダーの時間を要する。また、チャージポンプ回路は大電流を必要とする。ＦｅＲＡＭは、非接触型ＩＣカードへの適用に対して有望視されているデバイスであるが、セットアップ時間にマイクロ秒オーダーの時間を要したり、大電流を必要とする回路構成は、スピードおよび消費電力の面で致命的な欠点となりうる。
【００２１】
しかしながら、ワード線に電源電圧Ｖｃｃを印加するようにした場合には、選択トランジスタ部分での電圧降下による、いわゆる「Ｖｔ落ち」のために、強誘電体キャパシタには、図１５に示すような非対称な電圧が印加されることとなる。すなわち、図１５に示すように、強誘電体キャパシタには一方向にＶｃｃの電圧が印加され、他方向に−Ｖｃｃ＋Ｖｔの電圧が印加されている。このような場合、強誘電体特有の劣化現象であるインプリントなどが発生してしまう。インプリントとは、強誘電体キャパシタへの恒常的電圧印加等によって、強誘電体のヒステリシスループが電気的に非対称になってしまう現象をいう。このインプリント効果は、ＦｅＲＡＭの読み出し電位を不安定にして、誤読み出しのような問題を招く。特にヒステリシスループが小さくなる低電圧動作時においてはこの問題が深刻になる。
【００２２】
したがって、従来より、ワード線に印加される電圧を電源電圧としたときにも、強誘電体キャパシタに対して対称な電圧が印加されるような強誘電体メモリの出現が望まれていた。
【００２３】
また、データの読み出し時に、ビット線電位Ｖ１およびＶ０の差（ΔＶ）がセンスアンプで容易に判別できる程度に大きくすることのできる強誘電体メモリからのデータ読み出し方法の出現が望まれていた。
【００２４】
【課題を解決するための手段】
このため、この発明の強誘電体メモリによれば、強誘電体キャパシタおよび強誘電体キャパシタの一方の電極に主電流路の一端が接続された選択トランジスタを具えた少なくとも１つのメモリセルと、選択トランジスタの制御電極に接続されたワード線と、選択トランジスタの主電流路の他端に接続されたビット線と、強誘電体キャパシタの他方の電極に接続されたプレート線と、ビット線に接続されたセンスアンプと、プレート線に電圧を印加するプレート線ドライバとを具える。そして、このプレート線ドライバは、電源電圧としての第１電圧およびこの電源電圧よりも前記選択トランジスタのしきい値電圧分だけ小さい電圧である第２電圧を選択的に発生させる電圧発生回路として構成してある。
【００２５】
プレート線ドライバを上述のように構成してあるので、プレート線には、電源電圧よりも選択トランジスタのしきい値電圧分だけ小さい電圧を印加することができる。このため、強誘電体キャパシタに対して対称な電圧を加えることが可能となる。
【００２６】
ここで、強誘電体キャパシタに印加される電圧について、２つの印加方向の場合を考える。まず、ワード線に電源電圧を印加し、ビット線にも電源電圧が印加されていて、プレート線はグランド電位にしてある場合、強誘電体キャパシタの両側の電位は、プレート線側がグランド電位となり、ビット線側は「Ｖｔ落ち」のため電源電位（Ｖｃｃ）よりも選択トランジスタのしきい値電圧（Ｖｔ）分だけ小さい電位となる。よって、強誘電体キャパシタには一方向に電源電圧よりＶｔ分だけ小さい電圧（ＶＬ：第２電圧に相当する）が印加される。次に、ワード線をグランド電位にし、ビット線に電源電圧を印加し、プレート線に第２電圧（ＶＬ）を印加する場合、強誘電体キャパシタのビット線側はグランド電位となり、プレート線側の電位はグランド電位からＶＬ分だけ高い電位となる。よって、強誘電体キャパシタには上記の方向とは逆方向の電圧（ＶＬ）が印加される。これにより、プレート線に電源電圧よりも選択トランジスタのしきい値電圧分だけ小さい電圧（第２電圧）を印加することによって、強誘電体キャパシタへ２つの方向から同じ大きさの電圧、すなわち対称な電圧を印加することができる。この結果、強誘電体キャパシタのインプリントを低減することができる。
【００２７】
なお、電源電圧（Ｖｃｃ）は、強誘電体メモリ内で汎用される電圧とする。
また、この発明の強誘電体メモリにおいて、データ読み出し時に、電圧発生回路から、まず第１電圧を発生させ、次に第２電圧を発生させる。このような順に第１電圧および第２電圧をプレート線に発生させることによって、ビット線に発生する読み出し電位の読み出しマージンを大きくすることができる。また、強誘電体キャパシタへの再書き込み時に、強誘電体キャパシタへ対称な電圧を印加することができる。
【００２８】
この発明の強誘電体メモリにおいて、好ましくは、プレート線ドライバを次のような構成を有する電圧発生回路として構成するのが良い。すなわち、この電圧発生回路は、第１電圧を供給する第１電圧供給線と、第２電圧を供給する第２電圧供給線と、第１ＰＭＯＳ電界効果トランジスタ（以下、ＦＥＴという。）と、第２ＰＭＯＳＦＥＴと、第１ＮＭＯＳＦＥＴとを具えている。そして第１ＰＭＯＳＦＥＴ、第２ＰＭＯＳＦＥＴおよび第１ＮＭＯＳＦＥＴの各主電流路の一端を、それぞれプレート線に接続し、第１ＰＭＯＳＦＥＴの主電流路の他端を第１電圧供給線に接続し、第２ＰＭＯＳＦＥＴの主電流路の他端を第２電圧供給線に接続し、さらに第１ＮＭＯＳＦＥＴの他端を接地電位点に接続してある。
【００２９】
このような構成の電圧発生回路を有するプレート線ドライバを用いれば、第１電圧と第２電圧とを選択的にプレート線に発生させることができる。第１ＰＭＯＳＦＥＴ、第２ＰＭＯＳＦＥＴおよび第１ＮＭＯＳＦＥＴには、それぞれゲートに電圧を印加する入力端子が接続されている。
【００３０】
まず、プレート線に第１電圧を発生させる場合は、第１ＰＭＯＳＦＥＴの入力端子をレベル「Ｌ」の電位、第２ＰＭＯＳＦＥＴの入力端子をレベル「Ｈ」の電位、および第１ＮＭＯＳＦＥＴの入力端子をレベル「Ｌ」の電位にする。なお、レベル「Ｈ」の電位を電源電位とし、レベル「Ｌ」の電位をグランド電位とする。この結果、プレート線には第１電圧が印加される。
【００３１】
また、第２電圧を発生させる場合は、第１ＰＭＯＳＦＥＴの入力端子をレベル「Ｈ」の電位、第２ＰＭＯＳＦＥＴの入力端子をレベル「Ｌ」の電位、および第１ＮＭＯＳＦＥＴの入力端子をレベル「Ｌ」の電位にする。この結果、プレート線には第２電圧が印加される。
【００３２】
また、第１ＰＭＯＳＦＥＴの入力端子をレベル「Ｈ」の電位、第２ＰＭＯＳＦＥＴの入力端子をレベル「Ｈ」の電位、および第１ＮＭＯＳＦＥＴの入力端子をレベル「Ｈ」の電位にすれば、プレート線の電位は接地電位となる。
【００３３】
また、このように、第１電圧と第２電圧とを選択的にプレート線に供給することのできるプレート線ドライバは、従来プレート線ドライバとして用いられていたＣＭＯＳインバータの構成要素に、新しい構成要素としてＰＭＯＳトランジスタが１つ加えられただけの簡単な構成である。しかも、このプレート線ドライバによって、安定した第１電圧および第２電圧をプレート線に供給することができる。また、プレート線に電圧を供給するためには、３つのトランジスタの入力端子を、レベル「Ｈ」の電位もしくはレベル「Ｌ」の電位にするだけでよいため、供給のタイミングを容易に取ることができる。
【００３４】
また、この強誘電体メモリにおいて、好ましくは、第２電圧供給線を、選択トランジスタと同じしきい値電圧を有していて、上述の第１ＮＭＯＳＦＥＴとは異なるＮＭＯＳＦＥＴを介して、第１電圧供給線に接続しておくのがよい。
【００３５】
このように、第１電圧供給線と第２電圧供給線がＮＭＯＳトランジスタを介して接続されていて、この別のＮＭＯＳＦＥＴのしきい値電圧をメモリセル内の選択トランジスタのしきい値電圧（Ｖｔ）と同じにすることによって、第２電圧供給線に、第１電圧（電源電圧Ｖｃｃ）よりもＶｔ分だけ小さい電圧を供給させることができる。そして、この第１電圧よりもＶｔ分だけ小さい電圧が第２電圧に相当している。
【００３６】
また、この強誘電体メモリの他の好適実施例において、プレート線ドライバを次のような構成要件を有する電圧発生回路として構成するのがよい。すなわちこの電圧発生回路は、第１電圧を供給する第１電圧供給線と、第１ＰＭＯＳＦＥＴと、選択トランジスタと同じしきい値電圧を有する第１ＮＭＯＳＦＥＴと、第２ＮＭＯＳＦＥＴとを具えている。そして、第１ＰＭＯＳＦＥＴ、第１ＮＭＯＳＦＥＴおよび第２ＮＭＯＳＦＥＴの各主電流路の一端を、それぞれプレート線に接続し、第１ＰＭＯＳＦＥＴの主電流路の他端および第１ＮＭＯＳＦＥＴの主電流路の他端を、それぞれ第１電圧供給線に接続し、第２ＮＭＯＳＦＥＴの他端を接地電位点に接続してあり、さらに、第２ＮＭＯＳＦＥＴとして、第１ＮＭＯＳＦＥＴよりも電流駆動能力が低いトランジスタを用いている。
【００３７】
このような構成の電圧発生回路を有するプレート線ドライバを用いても、第１電圧と第２電圧とを選択的にプレート線に発生させることができる。第１ＰＭＯＳＦＥＴ、第１ＮＭＯＳＦＥＴおよび第２ＮＭＯＳＦＥＴには、それぞれゲートに電圧を印加する入力端子が接続されている。
【００３８】
まず、プレート線に第１電圧を発生させる場合は、第１ＰＭＯＳＦＥＴの入力端子をレベル「Ｌ」の電位、第１ＮＭＯＳＦＥＴの入力端子をレベル「Ｌ」の電位および第２ＮＭＯＳＦＥＴの入力端子をレベル「Ｌ」の電位にする。この結果、プレート線には第１電圧が供給される。
【００３９】
また、このとき、第１ＮＭＯＳＦＥＴの入力端子をレベル「Ｌ」の電位ではなくレベル「Ｈ」電位にする。ここで、ゲート寸法が同等なＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを比較すると、ＮＭＯＳＦＥＴの方がＰＭＯＳＦＥＴよりも電流駆動能力が高い。そこで、第１電圧を発生させる際に、第１ＮＭＯＳＦＥＴの入力端子をレベル「Ｈ」の電位にすることによって、第１電圧のプレート線への供給速度を高速化することができる。
【００４０】
また、プレート線に第２電圧を発生させる場合は、第１ＰＭＯＳトランジスタの入力端子をレベル「Ｈ」の電位、第１ＮＭＯＳＦＥＴの入力端子をレベル「Ｈ」の電位および第２ＮＭＯＳＦＥＴの入力端子をレベル「Ｈ」の電位にする。ただし、第２ＮＭＯＳＦＥＴの入力端子をレベル「Ｈ」にしておく時間は、プレート線に供給される電圧が第２電圧になるまでに必要な時間とする。また、第２ＮＭＯＳＦＥＴの電流駆動能力は、第１ＮＭＯＳＦＥＴの電流駆動能力よりも低くしてあるので、第２ＮＭＯＳＦＥＴを導通状態にしても、プレート線の電位が接地電位となることはない。よって、所望の時間だけ第２ＮＭＯＳＦＥＴを導通状態にすることにより、プレート線に第１電圧よりも選択トランジスタのしきい値電圧分だけ小さい第２電圧を供給することができる。
【００４１】
また、トランジスタの電流駆動能力を低くするには、例えば、構造的に、トランジスタのゲート長を長くする、あるいはゲート幅を狭くする、もしくはしきい値電圧を大きくするといった方法が考えられる。
【００４２】
また、第１ＰＭＯＳＦＥＴの入力端子をレベル「Ｈ」の電位、第１ＮＭＯＳＦＥＴの入力端子をレベル「Ｌ」の電位および第２ＮＭＯＳＦＥＴの入力端子をレベル「Ｈ」の電位にすれば、プレート線の電位は接地電位となる。
【００４３】
また、このように、第１電圧と第２電圧とを選択的にプレート線に供給することのできるプレート線ドライバは、従来プレート線ドライバとして用いられていたＣＭＯＳインバータの構成要素に、新しい構成要素としてＮＭＯＳＦＥＴが１つ加えられただけの簡単な構成である。しかも、このプレート線ドライバによって、安定した第１電圧および第２電圧をプレート線に供給することができる。また、プレート線に電圧を供給するためには、３つのトランジスタの入力端子を、レベル「Ｈ」の電位もしくはレベル「Ｌ」の電位にするだけでよいため、供給のタイミングを容易に取ることができる。
【００４４】
そして、このような強誘電体メモリにおいて、好ましくは、選択トランジスタとして、そのしきい値電圧が、強誘電体メモリ内であってメモリセルの周辺回路中のトランジスタ、すなわち周辺回路構成用トランジスタのしきい値電圧よりも小さいトランジスタを用いるのがよい。
【００４５】
周辺回路とは、例えばビット線やプレート線を選択するデコーダ回路やコントロール回路を指す。この周辺回路には、通常、トランジスタが構成要素として含まれている。選択トランジスタのしきい値電圧を周辺回路構成用トランジスタのしきい値電圧よりも小さくすることによって、データ読み出し時における、読み出しマージンを大きくすることができる。
【００４６】
また、周辺回路中のトランジスタのしきい値電圧は、リーク電流が増大するおそれがあるため容易に小さくすることはできない。これに対して、メモリセル内の選択トランジスタとして、そのしきい値電圧が小さいトランジスタを用いることができるのは、メモリセルのスタンバイ時において、選択トランジスタに接続される全ての配線が接地電位となるので、この選択トランジスタからオフリーク電流が発生するおそれがないためである。
【００４８】
また、この発明のデータ読み出し方法によれば、強誘電体キャパシタと選択トランジスタとを有する少なくとも１つのメモリセルと、このメモリセルの書き込みおよび読み出し用としてこのメモリセルに、それぞれ接続されているワード線、ビット線、およびプレート線と、ビット線に接続されているセンスアンプとを具えた強誘電体メモリから、書き込み動作が終了したメモリセルのデータを読み出すに当たり、以下の工程を含むことを特徴とする。
【００４９】
▲１▼ビット線を接地した後、このビット線を電気的に浮遊させる工程。
【００５０】
▲２▼次に、ワード線に電源電圧を印加する工程。
【００５１】
▲３▼次に、プレート線に電源電圧としての第１電圧を印加する工程。
【００５２】
▲４▼次に、このプレート線に、第１電圧よりも選択トランジスタのしきい値電圧分だけ小さい電圧である第２電圧を印加する工程。
【００５３】
▲５▼次に、前記センスアンプを活性化する工程。
【００５４】
▲６▼次に、前記プレート線を接地する工程。
【００５５】
書き込み動作が終了した１つのメモリセルからのデータの読み出し方法につき考える。▲１▼工程で、上記メモリセルに接続しているビット線を接地した後、電気的に浮遊させる。これにより、ビット線は接地電位で浮遊する。次に、▲２▼工程で、このメモリセルの選択トランジスタのゲートに接続しているワード線に電源電圧（Ｖｃｃ）を印加する。これにより、選択トランジスタが導通状態となる。次に、▲３▼工程でプレート線に電源電圧（Ｖｃｃ）を印加する。これにより、メモリセルの強誘電体キャパシタから電荷が放出されて、ビット線にその電荷量に応じた電位（読み出し電位）が発生する。また、強誘電体キャパシタから放出される電荷量は、書き込み動作により書き込まれたデータ、すなわち分極方向によって異なる。次に、▲４▼工程において、この発明の読み出し方法では、プレート線に、電源電圧（Ｖｃｃ）よりも選択トランジスタのしきい値電圧（Ｖｔ）分だけ小さい電圧（ＶＬ）を印加する。これに伴い、読み出し電位は変化する。
【００５６】
ここで、まず、２Ｔ２Ｃ型の強誘電体メモリの場合は、相反するデータが書き込まれた２つの強誘電体キャパシタから、読み出し電位がそれぞれの強誘電体キャパシタに接続しているビット線に発生する。そして、書き込まれたデータの判断は、発生した２つの読み出し電位の差を用いてなされる。▲３▼工程から▲４▼工程にかけて、プレート線にＶｃｃからＶＬに変化する電圧を印加すると、プレート線にＶＬのみを印加する場合よりも、読み出し電位の差を大きくすることができる。これは、強誘電体の特性に起因している。
【００５７】
したがって、２Ｔ２Ｃ型の強誘電体メモリにおいては、読み出し時に単にＶＬを印加する場合よりも読み出し電位の差、すなわち読み出しマージンを大きくすることができる。
【００５８】
また、１Ｔ１Ｃ型の強誘電体メモリの場合、１つの強誘電体キャパシタと１つの選択トランジスタとを具えたメモリセルを具えている。そして、このメモリセルに書き込まれるデータは、強誘電体キャパシタの分極方向に応じた２種類の値をとりうる。よって、読み出し時にビット線に発生する電位の値も２通りである。また、１Ｔ１Ｃ型の強誘電体メモリには、上記２通りの電位の中間の電位を発生させるリファレンスセルが設けられている。よって、書き込まれたデータの読み出しは、ビット線に発生する読み出し電位とリファレンスセルからの出力電位とをセンスアンプで比較して行われる。
【００５９】
１Ｔ１Ｃ型の強誘電体メモリの場合は、強誘電体キャパシタに書き込まれるデータ、すなわち強誘電体キャパシタの分極方向は２つ考えられるが、そのうちの１つの方向に分極している場合に、リファレンスセルからの出力電位と読み出し電位との差を大きくすることができる。
【００６０】
この後、▲５▼工程で、センスアンプを活性化する。２Ｔ２Ｃ型の強誘電体メモリの場合、２つのビット線がセンスアンプに接続されている。そして、センスアンプは、この２つのビット線にそれぞれ発生した読み出し電位の差を感知して、この差を電源電圧（Ｖｃｃ）にまで増幅する。よって、一方のビット線（ビット線Ａとする。）の電位は電源電位に、そして他方のビット線（ビット線Ｂ）の電位はグランド電位になる。また、このとき、ビット線Ｂに接続されている強誘電体キャパシタへの再書き込み動作が行われる。この強誘電体キャパシタのビット線側は接地電位となる。また、プレート線側はＶＬの大きさの電位となっている。このため、強誘電体キャパシタには電圧ＶＬが印加され、その結果、再書き込みが行われる。一方、ビット線Ａに接続されている強誘電体キャパシタの両側の電位は、プレート線側がＶＬの大きさの電位であり、およびビット線側は選択トランジスタに起因するＶｔ落ちのためにＶｃｃよりもＶｔだけ小さい電圧ＶＬの大きさの電位となる。よって、この強誘電体キャパシタには電圧が印加されない、すなわち読み出し動作によりデータが破壊された状態で保持されている。
【００６１】
この後、▲６▼工程で、プレート線を接地する。これにより、ビット線Ａに接続されている強誘電体キャパシタの両側の電位は、プレート線側が接地電位となり、ビット線側がＶＬとなる。これにより、強誘電体キャパシタに電圧ＶＬが印加されて再書き込みが行われる。なお、ビット線Ａに接続されている強誘電体キャパシタへの電圧の印加方向は、上記▲５▼工程で行われたビット線Ｂに接続されている強誘電体キャパシタへの再書き込みの際の電圧の印加方向とはちょうど反対の方向である。また、このとき、ビット線Ｂに接続されている強誘電体キャパシタの両側の電位は接地電位となるため、この強誘電体キャパシタへは電圧は印加されず、その結果、▲５▼工程で再書き込みが行われた状態が保持される。
【００６２】
このように、プレート線に電源電圧（Ｖｃｃ）よりも選択トランジスタのしきい値電圧（Ｖｔ）分だけ小さい電圧（ＶＬ）を印加することによって、ヒステリシス特性が同等である２つの強誘電体キャパシタへの再書き込み時に、２つの強誘電体キャパシタへ、印加方向は異なるが、同じ大きさの電圧ＶＬを印加することができる。この結果、強誘電体キャパシタのインプリントを低減することができる。
【００６３】
また、１Ｔ１Ｃ型の強誘電体メモリにおいても、２Ｔ２Ｃ型の場合と再書き込み動作は同様である。▲５▼工程で、センスアンプを活性化することによって、ビット線に発生した読み出し電位とリファレンスセルからの出力電位との電位差が電源電圧（Ｖｃｃ）に増幅される。ビット線の電位が電源電位（Ｖｃｃ）となった場合、強誘電体キャパシタの両側の電位は、ＶＬの大きさを有する電位となるため、強誘電体キャパシタへは電圧が印加されず、よってデータは破壊されたまま保持される。その後、▲６▼工程で、プレート線を接地することによって、強誘電体キャパシタのプレート線側の電位が接地電位となり、かつビット線側の電位はＶＬの電位となるので、電圧ＶＬが印加され再書き込みが行われる。
【００６４】
また、ビット線に発生した読み出し電位がグランド電位となった場合、強誘電体キャパシタの両側は、プレート線側がＶＬの電位となり、その結果、ビット線側は接地電位となる。したがって強誘電体キャパシタに電圧ＶＬが印加されて再書き込みが行われる。
【００６５】
この結果、各ビット線に発生した読み出し電位により再書き込み時に強誘電体キャパシタへ印加される電圧の印加方向は異なるが、いずれも同じ大きさの電圧ＶＬを印加することができる。すなわち、強誘電体キャパシタに対称な電圧を加えることができる。よって、強誘電体キャパシタのインプリントを低減することができる。
【００６６】
【発明の実施の形態】
以下、図を参照してこの発明の実施の形態につき説明する。なお、各図は発明を理解できる程度に接続関係などを概略的に示してあるに過ぎず、したがってこの発明を図示例に限定するものではない。
【００６７】
＜第１の実施の形態＞
図１は、この実施の形態の強誘電体メモリ（ＦｅＲＡＭ）の構成を表す回路図である。図１には、ＦｅＲＡＭの主要部の構成であるメモリセルアレイ中の１つのメモリセルと、このメモリセルの周辺の構成が示されている。
【００６８】
図１に示すＦｅＲＡＭは２Ｔ２Ｃ型の強誘電体メモリである。この強誘電体メモリは、第１および第２メモリセル１６および２２を具えている。第１メモリセル１６は、第１強誘電体キャパシタ１２と、この第１強誘電体キャパシタ１２の一方の電極１２ａに主電流路の一端１４ａが接続された第１選択トランジスタ１４とを具えている。第２メモリセル２２は、第２強誘電体キャパシタ１８と、この第２強誘電体キャパシタ１８の一方の電極１８ａに主電流路の一端２０ａが接続された第２選択トランジスタ２０とを具えている。これら第１および第２メモリセル１６および２２は、１つのメモリセル１０を構成している。そして、第１強誘電体キャパシタ１２と第１選択トランジスタ１４の第２主電極との接続点を第１記憶ノード２４とし、第２強誘電体キャパシタ１８と第２選択トランジスタ２０の第１主電極との接続点を第２記憶ノード２６としている。また、上記第１選択トランジスタ１４の制御電極１４ｘには第１ワード線ＷＬ１が接続されており、第２選択トランジスタ２０の制御電極２０ｘには第２ワード線ＷＬ２が接続されている。また、第１選択トランジスタ１４の主電流路の他端（第１主電極）１４ｂに第１ビット線ＢＬ１が接続されていて、第２選択トランジスタ２０の主電流路の他端（第２主電極）２０ｂに第２ビット線ＢＬ２が接続されている。また、第１ビット線ＢＬ１および第２ビット線ＢＬ２にはセンスアンプ２８が接続されていて、このセンスアンプ２８は、これに外部から入力させるセンスアンプ活性化信号ＳＡＥに従って作動する。さらに、第１強誘電体キャパシタ１２の他方の電極１２ｂおよび第２強誘電体キャパシタ１８の他方の電極１８ｂにプレート線ＰＬ１が接続されている。
【００６９】
また、プレート線ＰＬ１にはプレート線ドライバ３０が接続されている。この実施の形態では、プレート線ドライバ３０を、電源電圧（Ｖｃｃ）としての第１電圧、および電源電圧よりも第１および第２選択トランジスタ１４，２０のしきい値電圧（Ｖｔ）分だけ小さい電圧である第２電圧を、プレート線ＰＬ１に対して、選択的に、発生させるドライバ、すなわち電圧発生回路として構成する。
【００７０】
また、ＦｅＲＡＭは、フローティング制御線ＥＱ１とフローティング制御用のトランジスタ３２，３４とを具えている。これらトランジスタ３２，３４の各々の主電流路は、第１ビット線ＢＬ１および第２ビット線ＢＬ２間に直列に接続されている。これら主電流路間の接続点３６は接地端子３８に接続されている。そして、トランジスタ３２，３４の各制御電極３２ｘ，３４ｘが、それぞれ、制御線ＥＱ１に接続されている。
【００７１】
次に、この実施の形態のＦｅＲＡＭからのデータ読み出し動作につき、図２を参照して説明する。図２は、実施の形態のＦｅＲＡＭにおけるデータ読み出し動作を示すタイミングチャートである。図２中の記号「Ｌ」は、グランド電位のレベル（論理レベル”０”に対応）を表しており、記号「Ｈ」は電源電位のレベル（論理レベル”１”に対応）を表している。また、記号「Ｍ」は、電源電位よりも第１および第２選択トランジスタのしきい値電圧（Ｖｔ）分だけ低い電位のレベルを表している。なお、レベル「Ｌ」はグランド電位であるため、レベル「Ｈ」とレベル「Ｌ」との電位差は電源電圧（Ｖｃｃ、第１電圧）に相当する。また、レベル「Ｍ」とレベル「Ｌ」との電位差は電源電圧（Ｖｃｃ）より第１および第２選択トランジスタのしきい値電圧（Ｖｔ）分小さい電圧（ＶＬ、第２電圧）に相当する。
【００７２】
このＦｅＲＡＭは、第１メモリセル１６および第２メモリセル２２に相補的なデータが既に書き込まれた状態にあるとする。そして、時刻ｔ０において、フローティング制御線ＥＱ１をレベル「Ｈ」にすることにより、第１および第２ビット線ＢＬ１，ＢＬ２をレベル「Ｌ」にしておく。また、第１および第２ワード線ＷＬ１，ＷＬ２をレベル「Ｌ」とし、プレート線ＰＬ１をレベル「Ｌ」とし、センスアンプ活性化信号ＳＡＥはレベル「Ｌ」にしておく。
【００７３】
読み出し動作は、まず時刻ｔ１において、フローティング制御線をレベル「Ｌ」にすることにより第１および第２ビット線をレベル「Ｌ」の電位でフローティング状態にする。
【００７４】
次に、時刻ｔ２において、第１ワード線ＷＬ１および第２ワード線ＷＬ２をそれぞれレベル「Ｈ」にする。これにより、第１選択トランジスタ１４および第２選択トランジスタ２０が導通状態となる。
【００７５】
次に、時刻ｔ３において、プレート線ドライバ３０を起動して、プレート線ＰＬ１に電源電圧（Ｖｃｃ、第１電圧）を印加する。これにより、第１ビット線ＢＬ１には、第１強誘電体キャパシタ１２の分極方向に応じた電位が発生する。同様に、第２ビット線ＢＬ２には、第２強誘電体キャパシタ１８の分極方向に応じた電位が発生する。なお、この実施の形態のＦｅＲＡＭは２Ｔ２Ｃ型であるので、第１メモリセル１６と第２メモリセル２２とでは相補的なデータが書き込まれている。すなわち、第１強誘電体キャパシタ１２と第２強誘電体キャパシタ１８とでは分極方向が逆である。この実施の形態では、図２に示すように、第２ビット線ＢＬ２に発生する電位（図２中に実線で示してある）よりも、第１ビット線ＢＬ１に発生する電位（図２中に破線で示してある）の方が高い場合のデータ読み出し方法について述べる。
【００７６】
次に、時刻ｔ４において、プレート線ドライバ３０からプレート線ＰＬ１に第２電圧（ＶＬ）を印加する。これにより、第１および第２ビット線ＢＬ１，ＢＬ２に発生する電位が変化する。
【００７７】
ここで、図３を用いて、時刻ｔ３においてプレート線ＰＬ１に第１電圧を印加した後、時刻ｔ４でプレート線ＰＬ１に第２電圧を印加することによる、第１および第２ビット線ＢＬ１，ＢＬ２の電位（読み出し電位）の変化について説明する。図３は、第１および第２強誘電体キャパシタのヒステリシス特性曲線図である。図３中、横軸に強誘電体キャパシタ１２，１８に印加される電圧（Ｖ）を取っており、縦軸に強誘電体の分極（μＣ／ｃｍ2）を取って示してある。なお、第１強誘電体キャパシタ１２および第２強誘電体キャパシタ１８のヒステリシス特性は実質的に同じものとする。このため、同一の特性図（図３）を用いて説明する。図３中、ＡおよびＢで示した残留分極状態が、それぞれデータ「１」（論理レベル）および「０」（論理レベル）が保持されている状態を表している。また、記号ａ1、ａ2、ｂ1およびｂ2で表される線分は、各残留分極状態に対応する負荷線を示しており、その傾きはビット線容量Ｃｂの値で決まる。
【００７８】
まず、時刻ｔ３において、プレート線ＰＬ１に電源電圧Ｖｃｃを印加したときに第１ビット線ＢＬ１に発生する電位は、図中の負荷線（破線で示す）ａ1とヒステリシス特性曲線（ヒステリシスループとも称する。）との交点における電圧と、電源電圧Ｖｃｃとの差Ｖａ１に相当する。また、時刻ｔ３の時点で第２ビット線ＢＬ２に発生する電位は、負荷線ｂ1（破線で示す）とヒステリシスループとの交点における電圧と、電源電圧Ｖｃｃとの差Ｖｂ１に相当する。
【００７９】
この後、時刻ｔ４でプレート線ＰＬ１に第２電圧（ＶＬ）を印加すると、第１ビット線ＢＬ１および第２ビット線ＢＬ２に発生する電位は変化する。第１ビット線ＢＬ１に発生する電位は、負荷線ａ2（実線で示す）とヒステリシスループとの交点における電圧と電圧ＶＬとの差となるはずである。しかしながら、第１強誘電体キャパシタは時刻ｔ３での分極方向を保持しようとする。このため、第１ビット線ＢＬ１に発生する電位は、負荷線ａ2とヒステリシスループの内側に新たに形成される曲線Ｒとの交点における電圧と、電圧ＶＬとの差Ｖａ２となる。また、負荷線ｂ2（実線で示す）とヒステリシスループとの交点における電圧と電源電圧ＶＬとの差Ｖｂ２が、時刻ｔ４での第２ビット線ＢＬ２の電位に相当している。このため、センスアンプ２８で判別される第１ビット線ＢＬ１および第２ビット線ＢＬ２の電位差は、Ｖａ２とＶｂ２との差ΔＶである。
【００８０】
また、図３には、プレート線ＰＬ１に対して第２電圧（ＶＬ）のみを印加した場合に第１ビット線ＢＬ１および第２ビット線ＢＬ２に発生する電位が示されている。第１ビット線ＢＬ１に発生する電位は、負荷線ａ2とヒステリシスループとの交点における電圧と電圧ＶＬとの差Ｖａｘに相当する。また、第２ビット線ＢＬ２に発生する電位は、負荷線ｂ2とヒステリシスループとの交点における電圧と電圧ＶＬとの差Ｖｂｘに相当する。これにより、第１ビット線ＢＬ１の電位と第２ビット線ＢＬ２の電位との電位差は、ΔＶｘとなる。
【００８１】
この結果、図３に示すように、ΔＶｘよりもΔＶの方が大きくなる。これらのΔＶｘおよびΔＶは、センスアンプ２８で判別する読み出しマージンである。よって、読み出し動作時に、プレート線ＰＬ１に電源電圧（第１電圧）を印加した後、ＶＬ（第２電圧）を印加すれば、プレート線ＰＬ１に第２電圧のみを印加する場合よりも、読み出しマージンを大きくすることができる。これは、上述した強誘電体キャパシタの分極方向を保持しようとする特性に起因している。
【００８２】
また、ここで、図４を参照して、第１ビット線ＢＬ１および第２ビット線ＢＬ２に発生する読み出し電位の差（読み出しマージン）の、ビット線容量依存性を調べる。図４は、電源電圧Ｖｃｃを３．３Ｖとし、第１および第２選択トランジスタ１４，２０のしきい値電圧（Ｖｔ）を０．８Ｖとする強誘電体メモリにおける、読み出し電位の差のビット線容量依存特性図である。図４では、横軸にビット線容量Ｃｂ（ｐＦ）を取り、縦軸に第１ビット線ＢＬ１および第２ビット線ＢＬ２の電位差（Ｖ）を取って示してある。また、第１ビット線ＢＬ１および第２ビット線ＢＬ２の容量は同じとする。ビット線容量Ｃｂを０から２．０×１０-12ｐＦまで任意に変化させたときに、プレート線ＰＬ１にＶｃｃ（３．３Ｖ）を印加した後、ＶＬ（２．５Ｖ）を印加する。これによってビット線に生じる電位差ΔＶと、プレート線ＰＬ１にＶＬ（２．５Ｖ）のみを印加して生じる電位差ΔＶｘとを比較する。図４において、曲線IがΔＶの変化を示し、曲線IIがΔＶｘの変化を示している。そしてこの図４によれば、ビット線容量Ｃｂが０〜２．０×１０-12ｐＦの範囲では、ΔＶの方がΔＶｘよりも大きくなる。すなわち読み出しマージンが大きくなっている。
【００８３】
次に、時刻ｔ５において、センスアンプ活性化信号ＳＡＥをレベル「Ｈ」にして、センスアンプ２８を作動させる。センスアンプ２８は、第１ビット線ＢＬ１および第２ビット線ＢＬ２に生じた電位の差（ΔＶ）を感知して、この差を電源電圧（Ｖｃｃ）にまで増幅する。これにより、第１ビット線ＢＬ１の電位（図２中に破線で示す。）は電源電位となり、第２ビット線ＢＬ２の電位（図２中に実線で示す）はグランド電位となる。このとき、第１メモリセル１６において、第１強誘電体キャパシタ１２のプレート線ＰＬ１側の電位はレベル「Ｍ」である。また、第１記憶ノード２４側の電位もレベル「Ｍ」となる。これは、第１ビット線ＢＬ１の電位が電源電位となった場合、第１記憶ノード２４と第１ビット線ＢＬ１との間には第１選択トランジスタ１４を介しているために、第１選択トランジスタ１４の部分で「Ｖｔ落ち」が起こる。これにより第１記憶ノード２４の電位がレベル「Ｈ」よりも電圧Ｖｔだけ小さい電位レベル「Ｍ」となるためである。したがって、第１強誘電体キャパシタ１２の両側は同電位であるため、第１強誘電体キャパシタ１２には電圧は印加されない。また、第２メモリセル２２においては、第２強誘電体キャパシタ１８のプレート線ＰＬ１側の電位はレベル「Ｍ」である。そして、第２記憶ノード２６側の電位は、第２ビット線ＢＬ２の電位がグランド電位であるためレベル「Ｌ」となる。このため、第２強誘電体キャパシタ１８には電圧ＶＬが印加される。これは、すなわち第２強誘電体キャパシタ１８へ再書き込みが行われたことを意味する。
【００８４】
次に、時刻ｔ６において、プレート線ＰＬ１の電位をレベル「Ｌ」にする（図２）。この結果、第１メモリセル１６では、第１強誘電体キャパシタ１２のプレート線ＰＬ１側の電位がレベル「Ｌ」となり、第１記憶ノード２４側の電位はレベル「Ｍ」のままとなる。よって、第１強誘電体キャパシタ１２には電圧ＶＬが印加され、再書き込みが行われる。また、第２メモリセル２２では、第２強誘電体キャパシタ１８のプレート線ＰＬ１側の電位および第２記憶ノード２６側の電位の両方がレベル「Ｌ」となる。よって、第２強誘電体キャパシタ１８には電圧が印加されず、時刻ｔ５で再書き込みが行われた状態が保持される。
【００８５】
したがって、再書き込み時に、第１強誘電体キャパシタ１２および第２強誘電体キャパシタ１８に対して同じ大きさの電圧ＶＬを印加することが可能である。また、第１および第２強誘電体キャパシタ１２，１８に上記と反対のデータが書き込まれていた場合においても、上述したと同様の方法でデータを読み出すことによって、再書き込み時には両強誘電体キャパシタ１２，１８に対して電圧ＶＬを印加することができる。これにより、強誘電体キャパシタに対して対称な電圧を加えることが可能である。その結果、強誘電体キャパシタのインプリントを低減することができる。
【００８６】
次に、時刻ｔ７において、フローティング制御線ＥＱ１をレベル「Ｈ」とし、かつ、センスアンプ活性化信号ＳＡＥをレベル「Ｌ」とすると、第１ビット線ＢＬ１、第２ビット線ＢＬ２、第１記憶ノード２４および第２記憶ノード２６の電位はすべてレベル「Ｌ」となる。
【００８７】
最後に、時刻ｔ８において、第１ワード線ＷＬ１および第２ワード線ＷＬ２をレベル「Ｌ」とすることによって読み出し動作が完了する。
【００８８】
＜第２の実施の形態＞
図５は、第２の実施の形態の強誘電体メモリの構成を表す回路図である。図５には、図１で示したメモリセルを多数有するメモリセルアレイ５０と、周辺回路部５２が示されている。周辺回路部５２には、ビット線やプレート線を選択するデコーダ回路やコントロール回路が含まれている。通常、これら回路には周辺回路構成用の所要のトランジスタが含まれている。また、このＦｅＲＡＭは、複数のワード線ＷＬ１〜ＷＬ４と、複数のプレート線ＰＬ１およびＰＬ２と、複数のビット線ＢＬ１〜ＢＬ４を具えている。ただし、各線の本数は、これに限られるものではない。そして、これら各線に図１で示したメモリセル１０と同様のメモリセルが複数接続されている。
【００８９】
この実施の形態では、メモリセルアレイ５０中の選択トランジスタは、そのしきい値電圧が、周辺回路部５２内に設けられているトランジスタ、例えばＮＭＯＳＦＥＴのしきい値電圧よりも低く設定されたトランジスタとする。
【００９０】
例えば、ここでは、電源電圧Ｖｃｃを３．３Ｖとし、周辺回路部５２内のＮＭＯＳトランジスタのしきい値電圧を０．８Ｖとし、選択トランジスタのしきい値電圧を０．３Ｖとする。
【００９１】
そして、第１の実施の形態と同様に、データが書き込まれたメモリセル１０に対して時刻ｔ０〜ｔ４の読み出し動作を行って、第１ビット線ＢＬ１および第２ビット線ＢＬ２に読み出し電位を発生させる。
【００９２】
ここで、第１および第２ビット線ＢＬ１，ＢＬ２の容量Ｃｂを０〜２．０×１０-12ｐＦの範囲内で変化させて、第１ビット線ＢＬ１および第２ビット線ＢＬ”に発生する読み出し電位の差（読み出しマージン）を測定する。この結果、図６に示すような読み出しマージンのビット線容量依存特性図が得られる。図６は、横軸にビット線容量Ｃｂ（ｐＦ）を取り、縦軸に第１ビット線ＢＬ１および第２ビット線ＢＬ２の電位差（Ｖ）を取って示してある。また、第１ビット線ＢＬ１および第２ビット線ＢＬ２の容量は同じとする。図６において、曲線IIIは、この実施の形態の読み出しマージンΔＶｖの変化曲線を示しており、曲線IVは、第１の実施の形態の読み出しマージンΔＶの変化曲線を示している。図６に示すとおり、ビット線容量Ｃｂが０〜２．０×１０-12ｐＦの範囲では、ΔＶｖの方がΔＶよりも大きい。したがって、メモリセル１０の選択トランジスタのしきい値電圧を小さくすることによって、さらに、読み出しマージンを大きくすることが可能である。
【００９３】
選択トランジスタのしきい値電圧を小さくすると、時刻ｔ４でプレート線に印加する第２電圧（ＶＬ）を大きくすることができる。すなわち第２電圧を電源電圧に近づけることができる。したがって、強誘電体キャパシタに印加される第２電圧が第１の実施の形態よりも大きくなるため、第１ビット線ＢＬ１および第２ビット線ＢＬ２に発生する読み出し電位の差を大きくすることができる。
【００９４】
なお、周辺回路部５２内のＮＭＯＳＦＥＴのしきい値電圧は容易に小さくすることはできない。これは、しきい値電圧の減少によってオフリーク電流が増加するおそれがあるためである。一方、メモリセル内の選択トランジスタについては、選択トランジスタの使用スタンバイ時および使用終了時において、選択トランジスタに接続される全ての配線がグランド電位となるために、オフリーク電流が発生する心配はない。
【００９５】
また、選択トランジスタのしきい値電圧を低くするためには、例えば選択トランジスタの製造時に、しきい値電圧をコントロールするためのイオンインプランテーション工程を追加すればよい。
【００９６】
【実施例】
以下、図を参照して、この発明の強誘電体メモリに用いられるプレート線ドライバの構成について、いくつか構成例を挙げて説明する。なお、図はこの発明が理解できる程度に接続関係などを概略的に示しているに過ぎない。よって、この発明はこの図示例に限定されるものではない。
【００９７】
＜実施例１＞
図７は、実施例１のプレート線ドライバ３０の構成を示す回路図である。プレート線ドライバ３０は電圧発生回路であって、電源電圧（Ｖｃｃ）としての第１電圧、および電源電圧よりも第１および第２選択トランジスタ１４，２０のしきい値電圧（Ｖｔ）分小さい電圧（ＶＬ）である第２電圧を、プレート線ＰＬ１に選択的に発生させる構成を有している。
【００９８】
図７に示す構成によれば、第１電圧を供給する第１電圧供給線６０と、第２電圧を供給する第２電圧供給線６２と、第１ＰＭＯＳＦＥＴ６４と、第２ＰＭＯＳＦＥＴ６６と、第１ＮＭＯＳＦＥＴ６８とを具えている。そして、第１ＰＭＯＳＦＥＴ６４、第２ＰＭＯＳＦＥＴ６６および第１ＮＭＯＳＦＥＴ６８の各主電流路の一端６４ａ（第２主電極），６６ａ（第２主電極），６８ａ（第１主電極）が、それぞれプレート線ＰＬ１に接続されている。また、第１ＰＭＯＳＦＥＴ６４の主電流路の他端（第１主電極）６４ｂは第１電圧供給線６０に接続されている。また、第２ＰＭＯＳトランジスタ６６の主電流路の他端（第１主電極）６６ｂは第２電圧供給線６２に接続されている。また、第１ＮＭＯＳＦＥＴ６８の主電流路の他端（第２主電極）６８ｂは接地電位点７０に接続されている。また、それぞれのトランジスタ６４，６６，６８には、制御電極すなわちゲート電極に電圧を印加するための入力端子ＩＰ１，ＩＰ２，ＩＮ１が接続されている。
【００９９】
このようなプレート線ドライバ３０を用いて、メモリセルからの読み出し動作を行う場合のタイミングチャートを図８に示す。図８は、それぞれのトランジスタ６４，６６，６８の入力端子ＩＰ１，ＩＰ２，ＩＮ１への電圧の印加タイミングを表しており、第１の実施の形態中の図２に示したタイミングチャートのプレート線ＰＬ１の電位変化と合わせて示してある。図８中の記号Ｈ、ＬおよびＭの関係は、図２で説明したと同様な関係にあるので、その詳細な説明は省略する。
【０１００】
時刻ｔ０において、第１ＰＭＯＳトランジスタ６４の入力端子ＩＰ１、第２ＰＭＯＳトランジスタ６６の入力端子ＩＰ２および第１ＮＭＯＳトランジスタ６８の入力端子ＩＮ１には、それぞれ電位がレベル「Ｈ」となるように電源電圧を印加しておく。これにより、プレート線ＰＬ１はグランド電位のレベル「Ｌ」となる。
【０１０１】
次に、時刻ｔ３において、プレート線ＰＬ１に電源電圧（Ｖｃｃ）を印加する。この目的のため、この例では、第１ＰＭＯＳＦＥＴ６４の入力端子ＩＰ１をレベル「Ｌ」にする。また、第１ＮＭＯＳＦＥＴ６８の入力端子ＩＮ１をレベル「Ｌ」にする。これにより、第１ＰＭＯＳＦＥＴ６４が導通状態となり、第１電圧供給線６０から第１ＰＭＯＳＦＥＴ６４を通ってプレート線ＰＬ１に電源電圧（Ｖｃｃ）が供給される（図７）。よって、プレート線ＰＬ１の電位がレベル「Ｈ」となる（図８）。
【０１０２】
次に、時刻ｔ４において、プレート線ＰＬ１に第２電圧（ＶＬ）を印加する。この目的を達成するため、この例では、第１ＰＭＯＳＦＥＴ６４の入力端子ＩＰ１をレベル「Ｈ」にする。また、第２ＰＭＯＳＦＥＴ６６の入力端子ＩＰ２をレベル「Ｌ」にする。また、第１ＮＭＯＳＦＥＴ６８の入力端子ＩＮ１はレベル「Ｌ」のままにしておく。これにより、第１ＰＭＯＳＦＥＴ６４は非導通状態となり、第２ＰＭＯＳＦＥＴ６６が導通状態となる。よって、第２電圧供給線６２から第２ＰＭＯＳＦＥＴ６６を通ってプレート線ＰＬ１に第２電圧（ＶＬ）が供給される（図７）。よって、プレート線ＰＬ１の電位がレベル「Ｍ」となる（図８）。
【０１０３】
この後、強誘電体キャパシタへの再書き込み時である時刻ｔ６において、プレート線ＰＬ１の電位をレベル「Ｌ」にする。この目的を達成するため、この例では、第１ＰＭＯＳＦＥＴ６４の入力端子ＩＰ１をレベル「Ｈ」のままとし、第２ＰＭＯＳＦＥＴ６６の入力端子ＩＰ２をレベル「Ｈ」とし、第１ＮＭＯＳＦＥＴ６８の入力端子ＩＮ１をレベル「Ｈ」とする。これにより、第１および第２ＰＭＯＳＦＥＴ６４，６６は非導通状態となる。そして第１ＮＭＯＳＦＥＴ６８は導通状態となる。このため、プレート線ＰＬ１は第１ＮＭＯＳＦＥＴ６８を介して接地電位点７０に接続されるので、電位はレベル「Ｌ」となる（図７および図８参照。）。
【０１０４】
このように、この実施例で説明したプレート線ドライバ３０を用いれば、第１電圧（Ｖｃｃ）と第２電圧（ＶＬ）とを選択的にプレート線ＰＬ１に印加することができる。よって、第１の実施の形態で説明したように、メモリセルの強誘電体キャパシタに対して、異なる印加方向の電圧で、かつ同じ大きさの電圧を印加することができる。これにより強誘電体キャパシタのインプリントを低減することができる。また、プレート線ＰＬ１に第１電圧を印加した後に第２電圧を印加することによって、第１ビット線ＢＬ１および第２ビット線ＢＬ２に発生する読み出し電位の差（読み出しマージン）を大きくすることができる。したがって、センスアンプ２８による電位差の判別をより容易に行うことができる。
【０１０５】
また、上述したプレート線ドライバ３０は、従来プレート線ドライバとして用いられていたＣＭＯＳインバータの構成要素に、新しい構成要素としてＰＭＯＳＦＥＴが１つ加えられただけの簡単な構成である。しかも、このプレート線ドライバ３０によって、安定した第１電圧および第２電圧をプレート線ＰＬ１に供給することができる。また、プレート線ＰＬ１に電圧を供給するためには、３つのトランジスタの入力端子を、レベル「Ｈ」もしくはレベル「Ｌ」の電位にするだけでよいため、供給のタイミングを容易に取ることができる。
【０１０６】
また、上記第２電圧供給線６２は、例えば、選択トランジスタと同じしきい値電圧を有する、第１ＮＭＯＳＦＥＴとは異なる、ＮＭＯＳトランジスタを介して第１電圧供給線６０に接続する（図示せず）。これにより、ＮＭＯＳトランジスタのしきい値電圧分電圧降下が起こるため、第２電圧供給線には、Ｖｃｃよりもしきい値電圧Ｖｔ分小さい電圧ＶＬ（第２電圧）が供給される。従って、第２電圧供給線から第２電圧を供給することができる。
【０１０７】
＜実施例２＞
図９は、実施例２のプレート線ドライバ３０の構成を示す回路図である。
【０１０８】
以下、実施例１と相違する点につき説明し、実施例１と同様の点についてはその詳細な説明を省略する。
【０１０９】
図９によれば、第１電圧を供給する第１電圧供給線７２と、第１ＰＭＯＳＦＥＴ７４と、メモリセル内の選択トランジスタと同じしきい値電圧を有する第１ＮＭＯＳＦＥＴ７６と、第２ＮＭＯＳＦＥＴ７８とを具えている。そして、第１ＰＭＯＳＦＥＴ７４、第１ＮＭＯＳＦＥＴ７６および第２ＮＭＯＳＦＥＴ７８の各主電流路の一端７４ａ（第２主電極），７６ａ（第２主電極），７８ａ（第１主電極）が、それぞれプレート線ＰＬ１に接続されている。また、第１ＰＭＯＳＦＥＴ７４の主電流路の他端（第１主電極）７４ｂおよび第１ＮＭＯＳＦＥＴ７６の主電流路の他端（第１主電極）７６ｂが、それぞれ第１電圧供給線７２に接続されている。また、第２ＮＭＯＳＦＥＴ７８の主電流路の他端（第２主電極）７８ｂは接地電位点８０に接続されている。また、第２ＮＭＯＳトランジスタ７８は、第１ＮＭＯＳトランジスタ７６よりも電流駆動能力を低いトランジスタとする。また、それぞれのトランジスタ７４，７６，７８には、ゲート電極に電圧を印加するための入力端子ＩＰ１，ＩＮ１，ＩＮ２が接続されている。このようなプレート線ドライバ３０を用いて、メモリセルからの読み出し動作を行う場合のタイミングチャートを図１０に示す。図１０は、それぞれのトランジスタ７４，７６，７８の入力端子ＩＰ１，ＩＮ１，ＩＮ２への電圧の印加タイミングを表しており、図２に示したタイミングチャートのプレート線ＰＬ１の電位変化と合わせて示してある。
【０１１０】
時刻ｔ０において、第１ＰＭＯＳＦＥＴ７４の入力端子ＩＰ１をレベル「Ｈ」にし、第１ＮＭＯＳＦＥＴ７６の入力端子ＩＮ１をレベル「Ｌ」にし、第２ＮＭＯＳＦＥＴ７８の入力端子ＩＮ２をレベル「Ｈ」にしておく。これにより、プレート線ＰＬ１の電位はレベル「Ｌ」となっている。
【０１１１】
次に、時刻ｔ３において、プレート線ＰＬ１に電源電圧（Ｖｃｃ）を印加する。この目的のため、この例では、第１ＰＭＯＳＦＥＴ７４の入力端子ＩＰ１をレベル「Ｌ」にする。また、第２ＮＭＯＳＦＥＴ７８の入力端子ＩＮ２をレベル「Ｌ」にする。これにより第１ＰＭＯＳＦＥＴ７４が導通状態となり、第１電圧供給線７２から第１ＰＭＯＳＦＥＴ７４を通ってプレート線ＰＬ１に電源電圧（Ｖｃｃ）が供給される（図９）。この例では、このとき、さらに第１ＮＭＯＳＦＥＴ７６の入力端子ＩＮ１をレベル「Ｈ」にする。ここで、ゲート寸法が同じＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとでは、ＮＭＯＳＦＥＴの方が電流駆動能力が高いことが知られている。このため、時刻ｔ３において、第１ＮＭＯＳＦＥＴ７６も導通状態にすることによって、プレート線ＰＬ１の電位をより速く電源電位に立ち上げることが可能となる。
【０１１２】
次に、時刻ｔ４において、プレート線ＰＬ１に第２電圧（ＶＬ）を印加する（図１０）。この目的のため、この実施例では、第１ＰＭＯＳＦＥＴ７４の入力端子ＩＰ１をレベル「Ｈ」にして、第１ＮＭＯＳＦＥＴ７６の入力端子ＩＮ１をレベル「Ｈ」のままにする。また、第２ＮＭＯＳＦＥＴ７８の入力端子ＩＮ２を任意の時間だけレベル「Ｈ」にする。この任意の時間は、トランジスタの特性によって異なるが、プレート線ＰＬ１の電位がレベル「Ｍ」となるまでに必要な時間とする。第２ＮＭＯＳＦＥＴ７８の電流駆動能力は、第１ＮＭＯＳＦＥＴ７６の電流駆動能力よりも低い。このため、第２ＮＭＯＳＦＥＴ７８を導通状態にしても、プレート線ＰＬ１の電位がレベル「Ｌ」になることはない。よって、プレート線ＰＬ１の電位は、レベル「Ｈ」の状態から、第１ＮＭＯＳＦＥＴ７６のしきい値電圧（Ｖｔ）分電圧降下が起こって、レベル「Ｍ」の電位で落ち着く。これにより、プレート線ＰＬ１の電位をレベル「Ｍ」にする、すなわちプレート線ＰＬ１に第２電圧を印加することができる。
【０１１３】
この後、時刻ｔ６において、プレート線ＰＬ１の電位をレベル「Ｌ」にする。この目的のため、この例では、第１ＰＭＯＳＦＥＴ７４の入力端子ＩＰ１をレベル「Ｈ」のままとし、第１ＮＭＯＳＦＥＴ７６の入力端子ＩＮ１をレベル「Ｌ」にし、第２ＮＭＯＳＦＥＴ７８の入力端子ＩＮ２をレベル「Ｈ」にする。これにより、第１ＰＭＯＳＦＥＴ７４および第１ＮＭＯＳＦＥＴ７６は非導通状態となる。そして、第２ＮＭＯＳＦＥＴ７８は導通状態となる。このため、プレート線ＰＬ１は、第２ＮＭＯＳＦＥＴ７８を介して接地電位点８０に接続されるので、電位はレベル「Ｌ」となる。
【０１１４】
このように、この実施例で説明したプレート線ドライバ３０を用いれば、第１電圧（Ｖｃｃ）と第２電圧（ＶＬ）とを選択的にプレート線ＰＬ１に印加することができる。よって、第１の実施の形態で説明したように、メモリセルの強誘電体キャパシタに対して、異なる印加方向の電圧で、かつ同じ大きさの電圧を印加することができる。これにより強誘電体キャパシタのインプリントを低減することができる。また、プレート線ＰＬ１に第１電圧を印加した後に第２電圧を印加することによって、第１ビット線ＢＬ１および第２ビット線ＢＬ２に発生する読み出し電位の差（読み出しマージン）を大きくすることができる。したがって、センスアンプ２８による電位差の判別をより容易に行うことができる。
【０１１５】
また、上述したプレート線ドライバ３０は、従来プレート線ドライバとして用いられていたＣＭＯＳインバータの構成要素に、新しい構成要素としてＮＭＯＳＦＥＴが１つ加えられただけの簡単な構成である。しかも、このプレート線ドライバ３０によって、安定した第１電圧および第２電圧をプレート線ＰＬ１に供給することができる。また、プレート線ＰＬ１に電圧を供給するためには、３つのトランジスタの入力端子を、レベル「Ｈ」もしくはレベル「Ｌ」の電位にするだけでよいため、供給のタイミングを容易に取ることができる。
【０１１６】
また、第２ＮＭＯＳＦＥＴ７８の電流駆動能力を低くするには、トランジスタのゲート長を長くする、あるいはゲート幅を狭くする、もしくはしきい値電圧を大きくする、等の方法をとればよい。
【０１１７】
【発明の効果】
上述した説明から明らかなように、この発明の強誘電体メモリによれば、強誘電体キャパシタ、および強誘電体キャパシタの一方の電極に主電流路の一端が接続された選択トランジスタを具えた少なくとも１つのメモリセルと、選択トランジスタの制御電極に接続されたワード線と、選択トランジスタの主電流路の他端に接続されたビット線と、強誘電体キャパシタの他方の電極に接続されたプレート線と、ビット線に接続されたセンスアンプと、プレート線に電圧を印加するプレート線ドライバとを具えていて、プレート線ドライバは、電源電圧としての第１電圧および該電源電圧よりも前記選択トランジスタのしきい値電圧分小さい電圧である第２電圧を選択的に発生させる電圧発生回路として構成してある。
【０１１８】
このように、プレート線には、電源電圧よりも選択トランジスタのしきい値電圧分小さい電圧を印加することができる。このため、強誘電体キャパシタに対して対称な電圧を加えることが可能となる。この結果、強誘電体キャパシタのインプリントを低減することができる。
【０１１９】
また、この発明のデータ読み出し方法によれば、強誘電体キャパシタと選択トランジスタとを有する少なくとも１つのメモリセルと、このメモリセルの書き込みおよび読み出し用としてこのメモリセルにそれぞれ接続されているワード線、ビット線、およびプレート線と、ビット線に接続されているセンスアンプとを具えた強誘電体メモリから、書き込み動作が終了したメモリセルのデータを読み出すに当たり、以下の工程を含むことを特徴とする。
【０１２０】
▲１▼ビット線を接地した後、このビット線を電気的に浮遊させる工程。
【０１２１】
▲２▼次に、ワード線に電源電圧を印加する工程。
【０１２２】
▲３▼次に、プレート線に電源電圧としての第１電圧を印加する工程。
【０１２３】
▲４▼次に、このプレート線に、電源電圧（第１電圧）よりも選択トランジスタのしきい値電圧分小さい電圧である第２電圧を印加する工程。
【０１２４】
▲５▼次に、前記センスアンプを活性化する工程。
【０１２５】
▲６▼次に、前記プレート線を接地する工程。
【０１２６】
書き込み動作が終了した１つのメモリセルからのデータの読み出し方法につき考える。▲１▼工程で、上記メモリセルに接続しているビット線を接地した後、電気的に浮遊させる。これにより、ビット線は接地電位で浮遊する。次に、▲２▼工程で、このメモリセルの選択トランジスタのゲートに接続しているワード線に電源電圧（Ｖｃｃ）を印加する。これにより、選択トランジスタが導通状態となる。次に、▲３▼工程でプレート線に電源電圧（Ｖｃｃ）を印加する。これにより、メモリセルの強誘電体キャパシタから電荷が放出されて、ビット線にその電荷量に応じた電位（読み出し電位）が発生する。また、強誘電体キャパシタから放出される電荷量は、書き込み動作により書き込まれたデータ、すなわち分極方向によって異なる。次に、▲４▼工程において、この発明の読み出し方法では、プレート線に、電源電圧（Ｖｃｃ）よりも選択トランジスタのしきい値電圧（Ｖｔ）分小さい電圧（ＶＬ）を印加する。これに伴い、読み出し電位は変化する。
【０１２７】
ここで、まず、２Ｔ２Ｃ型の強誘電体メモリの場合は、相反するデータが書き込まれた２つの強誘電体キャパシタから、読み出し電位がそれぞれの強誘電体キャパシタに接続しているビット線に発生する。そして、書き込まれたデータの判断は、発生した２つの読み出し電位の差を用いてなされる。▲３▼工程から▲４▼工程にかけて、プレート線にＶｃｃからＶＬに変化する電圧を印加すると、プレート線にＶＬのみを印加する場合よりも、読み出し電位の差（読み出しマージン）を大きくすることができる。このため、センスアンプによる判別をより容易に行うことができる。
【０１２８】
また、１Ｔ１Ｃ型の強誘電体メモリの場合においても、ビット線に生じた読み出し電位とリファレンスセルからの出力電位との差を大きくすることができるので、センスアンプによる判別を容易に行うことが可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態の説明に供する、概略的なメモリセル構成図である。
【図２】第１の実施の形態の説明に供する、データ読み出し動作を示すタイミングチャートである。
【図３】第１の実施の形態の説明に供する、ヒステリシス特性曲線図である。
【図４】第１の実施の形態の説明に供する、読み出し電位の差のビット線容量依存特性図である。
【図５】第２の実施の形態の強誘電体メモリの構成を概略的に示す回路図である。
【図６】第２の実施の形態の説明に供する、読み出しマージンのビット線容量依存特性図である。
【図７】実施例１のプレート線ドライバの概略的な構成図である。
【図８】実施例１のプレート線ドライバのデータ読み出し時におけるタイミングチャートである。
【図９】実施例２のプレート線ドライバの概略的な構成図である。
【図１０】実施例２のプレート線ドライバのデータ読み出し時におけるタイミングチャートである。
【図１１】従来の強誘電体メモリの構成図である。
【図１２】図１１中のメモリセル１００ａの拡大図である。
【図１３】従来の強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。
【図１４】従来技術の説明に供する、強誘電体キャパシタのヒステリシス特性曲線図である。
【図１５】課題の説明に供する図である。
【符号の説明】
１０，１００ａ，１００ｂ，１００ｃ，１００ｄ：メモリセル
１２：第１強誘電体キャパシタ
１２ａ：一方の電極
１２ｂ：他方の電極
１４：第１選択トランジスタ
１４ａ：主電流路の一端
１４ｂ：主電流路の他端
１４ｘ，２０ｘ，１１０ｘ，１１４ｘ：制御電極
１６，１００ａｘ：第１メモリセル
１８：第２強誘電体キャパシタ
１８ａ：一方の電極
１８ｂ：他方の電極
２０：第２選択トランジスタ
２０ａ：主電流路の一端
２０ｂ：主電流路の他端
２２，１００ａｙ：第２メモリセル
２４：第１記憶ノード
２６：第２記憶ノード
２８，１０２：センスアンプ
３０，１０４：プレート線ドライバ
３２，３４，１２２，１２４：フローティング制御用のトランジスタ
３２ｘ，３４ｘ，１２２ｘ，１２４ｘ：制御電極
３６，１２６：接続点
３８，１２８：接地端子
５０：メモリセルアレイ
５２：周辺回路部
６０，７２：第１電圧供給線
６２：第２電圧供給線
６４，７４：第１ＰＭＯＳトランジスタ
６４ａ，６６ａ，６８ａ，７４ａ，７６ａ，７８ａ：主電流路の一端
６４ｂ，６６ｂ，６８ｂ，７４ｂ，７６ｂ，７８ｂ：主電流路の他端
６６：第２ＰＭＯＳトランジスタ
６８，７６：第１ＮＭＯＳトランジスタ
７０，８０：接地電位点
７８：第２ＮＭＯＳトランジスタ
１１０，１１４：選択トランジスタ
１１２，１１６：強誘電体キャパシタ
１１８，１２０：記憶ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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