(57)【特許請求の範囲】
【請求項１】
ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムで記録パルスを生じるためにＮＲＺデータパターンをバッファリングする方法において、
（ａ）前記ＮＲＺデータからパターンエッジとパターンとを検出する段階と、
（ｂ）前記検出されたパターンエッジを遅延させて書込みイネーブル信号を生成する段階と、
（ｃ）前記書込みイネーブル信号に応答して前記検出されたパターンを貯蔵するパターンバッファを指定する書込みアドレスを生成する段階と、
（ｄ）前記検出されたパターンを前記書込みアドレスが指定するパターンバッファに書込む段階と、
（ｅ）前記書込みイネーブル信号に比べて所定の書込み読出し間遅延時間だけ遅延された読出しイネーブル信号に応答して前記書込みアドレスと同じ読出しアドレスを生成する段階と、
（ｆ）前記読出しイネーブル信号に応答して前記読出しアドレスが指定するパターンバッファに貯蔵されているパターンである現在パターンと共に、前記現在パターンより先に書込まれた１つ以上のパターンと前記現在パターンより後に書込まれた１つ以上のパターンとを読出す段階と
を具備することを特徴とするダイナミック書込み戦略のためのパターンバッファリング方法。
【請求項２】
前記（ｆ）段階で読出されるパターンは、
前記現在パターン、前記現在パターンより先に書込まれて前記現在パターンに連続する２つのパターン、及び前記現在パターンより後に書込まれて前記現在パターンに連続する２つのパターンであることを特徴とする請求項１に記載のダイナミック書込み戦略のためのパターンバッファリング方法。
【請求項３】
ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムで記録パルスを生じるためにＮＲＺデータパターンをバッファリングする方法において、
（ａ）前記ＮＲＺデータからパターンエッジとパターンとを検出する段階と、
（ｂ）前記検出されたパターンエッジを遅延させて書込みイネーブル信号を生成する段階と、
（ｃ）前記書込みイネーブル信号に応答して前記検出されたパターンを貯蔵するパターンバッファを指定する書込みアドレスとして、所定の開始アドレスから始まって最大アドレスまで一つずつ順次に増加して前記最大アドレスの次には最小アドレスになる書込みアドレスを生成する段階と、
（ｄ）前記検出されたパターンを前記書込みアドレスが指定するパターンバッファに書込む段階と、
（ｅ）前記書込みイネーブル信号に比べて所定の書込み読出し間遅延時間だけ遅延された読出しイネーブル信号に応答して前記書込みアドレスと同じ読出しアドレスを生成する段階と、
（ｆ）前記読出しイネーブル信号に応答して前記読出しアドレスが指定するパターンバッファに貯蔵されているパターンと共に、前記読出しアドレスより各々１及び２少ないアドレスと前記読出しアドレスより各々１及び２多いアドレスが指定するパターンバッファに貯蔵されているパターンを読出す段階と
を具備することを特徴とするダイナミック書込み戦略のためのパターンバッファリング方法。
【請求項４】
前記書込み読出し間遅延時間は、
連続する３つのパターンが最も長いデュレーションを有する時のデュレーションと同じか、あるいはそれより長いことを特徴とする請求項３に記載のダイナミック書込み戦略のためのパターンバッファリング方法。
【請求項５】
前記書込み読出し間遅延時間は、
３２個のチャンネルクロックと同じであることを特徴とする請求項４に記載のダイナミック書込み戦略のためのパターンバッファリング方法。
【請求項６】
前記（ｂ）段階の書込みイネーブル信号は、
前記検出されたパターンエッジに比べて１個のチャンネルクロックだけ遅延されて発生することを特徴とする請求項３に記載のダイナミック書込み戦略のためのパターンバッファリング方法。
【請求項７】
前記パターンバッファの大きさは、
最も長いデュレーションを有する連続する３つのパターンが書込まれる間に最大に読出しうるパターンの数に最小限３を足した個数であるか、最も長いデュレーションを有する連続する３つのパターンが読出される間に最大に書込みうるパターンの数に最小限３を足した個数であることを特徴とする請求項３に記載のダイナミック書込み戦略のためのパターンバッファリング方法。
【請求項８】
ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムで記録パルスを生じるためにＮＲＺデータパターンをバッファリングする装置において、
前記ＮＲＺデータからパターンエッジ及びパターンを検出するパターンディテクタと、
前記パターンエッジを遅延させて発生する書込みイネーブル信号に応答して前記パターンを貯蔵するパターンバッファを指定する書込みアドレスを生成する書込みアドレス発生部と、
複数のレジスタを含み、書込みアドレスによって前記検出されたパターンを貯蔵する前記パターンバッファと、
前記書込みイネーブル信号に比べて所定の書込み読出し間遅延時間だけ遅延された読出しイネーブル信号に応答して前記書込みアドレスと同じ読出しアドレスを生成し、前記読出しアドレスが指定するパターンバッファに貯蔵されているパターンの現在パターンと共に、前記現在パターンより先に書込まれて前記現在パターンに連続する２つのパターンと前記現在パターンの次に書込まれて前記現在パターンに連続する２つのパターンとを読出す読出しアドレス発生部と
を具備することを特徴とするダイナミック書込み戦略のためのパターンバッファ装置。
【請求項９】
前記書込みアドレス発生部は、
前記書込みイネーブル信号が発生するたびに所定の開始アドレスから始まって最大アドレスまで一つずつ順次に増加し、前記最大アドレスの次には最小アドレスになる前記書込みアドレスを生成する書込みアドレス生成機と、
前記書込みアドレスをデコーディングして前記書込みアドレスが指定する前記パターンバッファのレジスタに入力される書込み信号を活性化する書込みアドレスデコーダと
を含むことを特徴とする請求項８に記載のダイナミック書込み戦略のためのパターンバッファ装置。
【請求項１０】
前記読出しアドレス発生部は、
前記読出しイネーブル信号が発生するたびに前記開始アドレスから始まって前記最大アドレスまで一つずつ順次に増加し、前記最大アドレスの次には前記最小アドレスになる前記読出しアドレスを生成する読出しアドレス生成機と、
前記読出しアドレスをデコーディングして、前記読出しアドレスが指定する前記パターンバッファのレジスタに貯蔵されているパターンと共に、前記読出しアドレスより各々１及び２少ないアドレス及び前記読出しアドレスより各々１及び２多いアドレスが指定するレジスタに貯蔵されているパターンを選択して読出す読出しアドレスデコーダと
を含むことを特徴とする請求項９に記載のダイナミック書込み戦略のためのパターンバッファ装置。
【請求項１１】
前記書込み読出し間遅延時間は、
連続する３つのパターンが最も長いデュレーションを有する時のデュレーションと同じか、あるいはそれより長いことを特徴とする請求項８に記載のダイナミック書込み戦略のためのパターンバッファ装置。
【請求項１２】
前記書込み読出し間遅延時間は、
３２個のチャンネルクロックと同じであることを特徴とする請求項１１に記載のダイナミック書込み戦略のためのパターンバッファ装置。
【請求項１３】
前記書込みイネーブル信号は、
前記パターンエッジに比べて１個のチャンネルクロックだけ遅延されて発生することを特徴とする請求項８に記載のダイナミック書込み戦略のためのパターンバッファ装置。
【請求項１４】
前記パターンバッファの大きさは、
最も長いデュレーションを有する連続する３つのパターンが書込まれる間に最大に読出しうるパターンの数に最小限３を足した個数であるか、最も長いデュレーションを有する連続する３つのパターンが読出される間に最大に書込みうるパターンの数に最小限３を足した個数であることを特徴とする請求項８に記載のダイナミック書込み戦略のためのパターンバッファ装置。
【請求項１５】
前記パターンバッファの大きさは、
１４個であることを特徴とする請求項１４に記載のダイナミック書込み戦略のためのパターンバッファ装置。
【請求項１６】
前記パターンバッファの大きさは、
１６個であることを特徴とする請求項１４に記載のダイナミック書込み戦略のためのパターンバッファ装置。
【請求項１７】
情報データに基づいて生成されたＮＲＺデータから記録パルスを生成して前記情報データをＣＤ−ＲＷ／ＤＶＤ−ＲＷに記録するＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムにおいて、
前記ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムは、
前記記録パルスを生成するために前記ＮＲＺデータパターンをバッファリングするパターンバッファ装置を具備し、
前記パターンバッファ装置は、
前記ＮＲＺデータからパターンエッジ及びパターンを検出するパターンディテクタと、前記パターンエッジを遅延させて発生する書込みイネーブル信号に応答して前記パターンを貯蔵するパターンバッファを指定する書込みアドレスを生成する書込みアドレス発生部と、複数のレジスタを含み書込みアドレスによって前記検出されたパターンを貯蔵する前記パターンバッファと、前記書込みイネーブル信号に比べて所定の書込み読出し間遅延時間だけ遅延された読出しイネーブル信号に応答して前記書込みアドレスと同じ読出しアドレスを生成し、前記読出しアドレスが指定するパターンバッファに貯蔵されているパターンの現在パターンと共に、前記現在パターンより先に書込まれて前記現在パターンに連続する２つのパターンと前記現在パターンの次に書込まれて前記現在パターンに連続する２つのパターンとを読出す読出しアドレス発生部と
を具備することを特徴とするダイナミック書込み戦略を有するＣＤ−ＲＷ／ＤＶＤ−ＲＷシステム。
【請求項１８】
前記書込みアドレス発生部は、
前記書込みイネーブル信号が発生するたびに所定の開始アドレスから始まって最大アドレスまで一つずつ順次に増加し、前記最大アドレスの次には最小アドレスになる前記書込みアドレスを生成する書込みアドレス生成機と、
前記書込みアドレスをデコーディングして前記書込みアドレスが指定する前記パターンバッファのレジスタに入力される書込み信号を活性化する書込みアドレスデコーダと
を含むことを特徴とする請求項１７に記載のダイナミック書込み戦略を有するＣＤ−ＲＷ／ＤＶＤ−ＲＷシステム。
【請求項１９】
前記読出しアドレス発生部は、
前記読出しイネーブル信号が発生するたびに前記開始アドレスから始まって前記最大アドレスまで一つずつ順次に増加し、前記最大アドレスの次には前記最小アドレスになる前記読出しアドレスを生成する読出しアドレス生成機と、
前記読出しアドレスをデコーディングして、前記読出しアドレスが指定するパターンバッファのレジスタに貯蔵されているパターンと共に、前記読出しアドレスより各々１及び２少ないアドレス及び前記読出しアドレスより各々１及び２多いアドレスが指定するレジスタに貯蔵されているパターンを選択して読出す読出しアドレスデコーダと
を含むことを特徴とする請求項１８に記載のダイナミック書込み戦略を有するＣＤ−ＲＷ／ＤＶＤ−ＲＷシステム。
【請求項２０】
前記書込み読出し間遅延時間は、
連続する３つのパターンが最も長いデュレーションを有する時のデュレーションと同じか、あるいはそれより長いことを特徴とする請求項１７に記載のダイナミック書込み戦略を有するＣＤ−ＲＷ／ＤＶＤ−ＲＷシステム。
【請求項２１】
前記パターンバッファの大きさは、
最も長いデュレーションを有する連続する３つのパターンが書込まれる間に最大に読出しうるパターンの数に最小限３を足した個数であるか、最も長いデュレーションを有する連続する３つのパターンが読出される間に最大に書込みうるパターンの数に最小限３を足した個数であることを特徴とする請求項１７に記載のダイナミック書込み戦略を有するＣＤ−ＲＷ／ＤＶＤ−ＲＷシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はコンパクトディスク（ｃｏｍｐａｃｔ ｄｉｓｃ、以下、ＣＤという）及びデジタル多機能ディスク（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ、以下、ＤＶＤという）システムに係り、再書込み可能なＣＤ／ＤＶＤ（以下、ＣＤ−ＲＷ／ＤＶＤ−ＲＷという）システムで光ディスク記録のためのパルスを生成する手段及び方法に関する。
【０００２】
【従来の技術】
ＣＤ−ＲＷ／ＤＶＤ−ＲＷのような光ディスクは、大量のオーディオ、ビデオ及び／またはデータを貯蔵するのに使われる。光ディスクにデータを記録するためにデータはエンコーディング、変調などの過程を経る。光ディスクにデータが記録される過程を説明するために図１を参照する。図１には、ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムでのＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）データと実際記録のためのパルス信号とがクロックと共に示される。
【０００３】
ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムは変調方式としてＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）／ＥＦＭ＋方式を使用する。ＥＦＭ／ＥＦＭ＋変調されたデータがＮＲＺＩ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ Ｉｎｖｅｒｓｉｏｎ）データである。‘１’と‘０’とよりなるＮＲＺＩデータはイベント（‘１’から‘０’へ、または‘０’から‘１’への変化がある時点）が発生するたびに反転されるＮＲＺデータに変換される。ＮＲＺデータはマークとスペースとよりなるパターンを有する。そして、実際に光ディスクに記録されるデータはＮＲＺデータのマークに基づいて生成されたパルスＷＲＩＴＥ＿ＰＵＬＳＥである。ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムでディスク記録のためのパルスＷＲＩＴＥ＿ＰＵＬＳＥをどのように生成するかが書込み戦略に該当する。
【０００４】
既存の低速のＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムでは現在のマーク（Ｃｕｒｒｅｎｔ Ｍａｒｋ、以下、ＣＭという）の大きさだけをもって記録パルスＷＲＩＴＥ＿ＰＵＬＳＥの位置及びサイズを調整する。すなわち、現在のマークの大きさによって相異なるディレイＴｄ、Ｔｆを有するパルスを生成する。一般的にマークの大きさによるディレイ情報Ｔｄ、Ｔｆを表にしてあらかじめ貯蔵しておき、表でＣＭの大きさに該当するディレイ情報を読出して記録パルスＷＲＩＴＥ＿ＰＵＬＳＥを生成する。
【０００５】
最近では高速のＣＤ−ＲＷ／ＤＶＤ−ＲＷディスク記録を可能にするためにダイナミック書込み戦略を使用する。ダイナミック書込み戦略とは、ＣＭの大きさのみだけでなくＣＭに隣接したスペースＰＳ、ＦＳ及び隣接したマークＰＭ、ＦＭの大きさを全部考慮して一つの記録パルスを作らせる技術をいう。
ダイナミック書込み戦略でない一般の書込み戦略のためには、生成されるＥＦＭ変調されたＮＲＺパターンでマーク及びスペースの大きさを捜し出して該当マークに必要なディレイデータを読出して必要な記録パルスを生成すれば良いが、ダイナミック書込み戦略では隣接マーク及びスペースも全部考慮されねばならないためにパターンのバッファリングが必要になる。
したがって、パターンバッファリングのための装置が必要であるが、これに要求されるハードウェア構成を最小化して動作速度などの性能を効率的にするためには、最小のバッファリングディレイを有し、最小のサイズを有するバッファ装置及びバッファリング方法が要求される。
【０００６】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的な課題は、ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムで記録パルスを生成するためにＮＲＺデータのパターンをバッファリングする方法として、最小のバッファリングディレイを有し、最小のハードウェア構成を要求するパターンバッファリング方法を提供することである。
本発明が解決しようとする他の技術的な課題は、ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムで記録パルスを生成するためにＮＲＺデータのパターンをバッファリングするための装置として、最小のバッファリングディレイを有し、最小のサイズを有する構造のパターンバッファ装置を提供することである。
本発明が解決しようとするさらに他の技術的課題は、前記パターンバッファ装置を具備するＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムを提供することである。
【０００７】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一面は、ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムで記録パルスを生成するためにＮＲＺデータパターンをバッファリングする方法に関する。本発明の一面によるバッファリングする方法は、（ａ）ＮＲＺデータからパターンエッジとパターンとを検出する段階と、（ｂ）前記検出されたパターンエッジを遅延させて書込みイネーブル信号を生成する段階と、（ｃ）前記書込みイネーブル信号に応答して前記検出されたパターンを貯蔵するパターンバッファを指定する書込みアドレスを生成する段階と、（ｄ）前記検出されたパターンを前記書込みアドレスが指定するパターンバッファに書込む段階と、（ｅ）前記書込みイネーブル信号に比べて所定の書込み読出し間遅延時間だけ遅延された読出しイネーブル信号に応答して前記書込みアドレスと同じ読出しアドレスを生成する段階と、（ｆ）前記読出しイネーブル信号に応答して前記読出しアドレスが指定するパターンバッファに貯蔵されているパターンである現在パターンと共に、前記現在パターンより先に書込まれた１つ以上のパターンと前記現在パターンより後に書込まれた１つ以上のパターンとを読出す段階とを具備することを特徴とする。望ましくは、前記（ｆ）段階で読出されるパターンは、前記現在パターン、前記現在パターンより先に書込まれて前記現在パターンに連続する２つのパターン、及び前記現在パターンより後に書込まれて前記現在パターンに連続する２つのパターンである。
【０００８】
前記技術的課題を達成するための本発明の他の一面も、ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムで記録パルスを生じるためにＮＲＺデータパターンをバッファリングする方法に関する。本発明の他の一面によるパターンバッファリング方法は、（ａ）ＮＲＺデータからパターンエッジとパターンとを検出する段階と、（ｂ）前記検出されたパターンエッジを遅延させて書込みイネーブル信号を生成する段階と、（ｃ）前記書込みイネーブル信号に応答して前記検出されたパターンを貯蔵するパターンバッファを指定する書込みアドレスとして、所定の開始アドレスから始まって最大アドレスまで一つずつ順次に増加して前記最大アドレスの次には最小アドレスになる書込みアドレスを生成する段階と、（ｄ）前記検出されたパターンを前記書込みアドレスが指定するパターンバッファに書込む段階と、（ｅ）前記書込みイネーブル信号に比べて所定の書込み読出し間遅延時間だけ遅延された読出しイネーブル信号に応答して前記書込みアドレスと同じ読出しアドレスを生成する段階と、（ｆ）前記読出しイネーブル信号に応答して前記読出しアドレスが指定するパターンバッファに貯蔵されているパターンと共に、前記読出しアドレスより各々１及び２少ないアドレスと前記読出しアドレスより各々１及び２多いアドレスとが指定するパターンバッファに貯蔵されているパターンを読出す段階とを具備することを特徴とする。
【０００９】
前記他の技術的課題を達成するための本発明は、ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムで記録パルスを生じるためにＮＲＺデータパターンをバッファリングする装置に関する。本発明のパターンバッファリング装置は、ＮＲＺデータからパターンエッジ及びパターンを検出するパターンディテクタと、前記パターンエッジを遅延させて発生する書込みイネーブル信号に応答して前記パターンを貯蔵するパターンバッファを指定する書込みアドレスを生成する書込みアドレス発生部と、複数のレジスタを含み、書込みアドレスによって前記検出されたパターンを貯蔵する前記パターンバッファと、前記書込みイネーブル信号に比べて所定の書込み読出し間遅延時間だけ遅延された読出しイネーブル信号に応答して前記書込みアドレスと同じ読出しアドレスを生成し、前記読出しアドレスが指定するパターンバッファに貯蔵されているパターンの現在パターンと共に、前記現在パターンより先に書込まれて前記現在パターンに連続する２つのパターンと前記現在パターンの次に書込まれて前記現在パターンに連続する２つのパターンとを読出す読出しアドレス発生部とを具備することを特徴とする。
【００１０】
前記さらに他の技術的課題を達成するための本発明は、情報データに基づいて生成されたＮＲＺデータから記録パルスを生じて前記情報データをＣＤ−ＲＷ／ＤＶＤ−ＲＷに記録するＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムに関する。本発明のＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムは、記録パルスを生じるために前記ＮＲＺデータパターンをバッファリングするパターンバッファ装置を具備し、前記パターンバッファ装置は、ＮＲＺデータからパターンエッジ及びパターンを検出するパターンディテクタと、前記パターンエッジを遅延させて発生する書込みイネーブル信号に応答して前記パターンを貯蔵するパターンバッファを指定する書込みアドレスを生成する書込みアドレス発生部と、複数のレジスタを含み、書込みアドレスによって前記検出されたパターンを貯蔵する前記パターンバッファと、前記書込みイネーブル信号に比べて所定の書込み読出し間遅延時間だけ遅延された読出しイネーブル信号に応答して前記書込みアドレスと同じ読出しアドレスを生成し、前記読出しアドレスが指定するパターンバッファに貯蔵されているパターンの現在パターンと共に、前記現在パターンより先に書込まれて前記現在パターンに連続する２つのパターンと前記現在パターンの次に書込まれて前記現在パターンに連続する２つのパターンとを読出す読出しアドレス発生部を具備することを特徴とする。
【００１１】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００１２】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は同一部材を示す。
本発明の構成を説明する前にＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムでのＮＲＺデータの特性をさらに説明する。このために再び図１を参照する。
【００１３】
ＮＲＺデータのパターンはＣＭを中心に次のマーク（Ｆｏｌｌｏｗｉｎｇ Ｍａｒｋ、以下、ＦＭという）、次のスペース（Ｆｏｌｌｏｗｉｎｇ Ｓｐａｃｅ、以下、ＦＳという）、ＣＭ、以前スペース（Ｐｒｅｖｉｏｕｓ Ｓｐａｃｅ、以下、ＰＳという）及び以前マーク（Ｐｒｅｖｉｏｕｓ Ｍａｒｋ、以下、ＰＭという）に分類される。
【００１４】
連続的なＮＲＺデータからいずれか一時点のマーク、すなわち、ＣＭを基準にした時、５つのパターンＦＭ、ＦＳ、ＣＭ、ＰＳ、ＰＭを同時に得るためにはバッファリングせねばならない。ＮＲＺデータをバッファリングする装置や基準時点で前記５つのパターンを全部見られるハードウェアは多様であるが、エンコーダでは最小ディレイを有し、最小サイズを有することが重要である。
【００１５】
本発明では、このような２つの目的に合う最小サイズの最小ディレイを有するパターンバッファ装置及びこの運用方法を提案する。
参考に、ＣＤ−ＲＷ、ＤＶＤ−ＲＷシステムでのＥＦＭ変調されたＮＲＺデータは、最小３、最大１１のチャンネルクロックの大きさ（３Ｔ〜１１Ｔ、ここでＴはチャンネルクロック周期）を有するラン長さ制限信号である。すなわち、ＮＲＺデータの最小デュレーションは３Ｔであり、最大デュレーションは１１Ｔである。特に、本発明のパターンバッファ装置及びパターンバッファリング方法は前述のようなＮＲＺデータ特性を利用して最小サイズ及び最小ディレイを有する。
【００１６】
図２は、本発明の一実施例によるパターンバッファリング方法を順番に示すタイミングダイヤグラムである。
チャンネルクロックＣＬＫに同期されたＮＲＺデータは３Ｔ〜１１Ｔにラン長さが制限されており、ＮＲＺデータからパターンの形態を判別するためにＮＲＺデータはシフトレジスタ（図示せず）に入る。シフトレジスタでパターンエッジＤＥＴＥＣＴＥＤ＿ＥＤＧＥが検出され、パターンエッジＤＥＴＥＣＴＥＤ＿ＥＤＧＥが検出されればシリアルデータのパターンを検出できる。
【００１７】
検出されたパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮは図２に示されたように、‘１３’、‘０３’、‘１４’と表現され、最上位ビット‘１’、‘０’はパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮがマークか、スペースかを表示する。最上位ビットが‘１’であればマークを意味し、‘０’であればスペースを意味する。そして、下位４ビットはパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮのラン長さ、すなわち、デュレーションを表示する。パターン‘１３’で‘３’はラン長さが３Ｔであることを、パターン‘１４’で‘４’は４Ｔであることを意味する。ＥＦＭ変調されたＮＲＺデータは前述したように３Ｔ〜１１Ｔのラン長さを有するのでラン長さを区分するためには最小４ビットが必要である。
したがって、検出されたパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮが‘１３’であればラン長さが３Ｔであるマークを、検出されたパターンが‘０Ａ’であればラン長さが１０Ｔのスペースを意味する。
【００１８】
検出されたパターンエッジＤＥＴＥＣＴＥＤ＿ＥＤＧＥはチャンネルクロックＣＬＫの一周期１Ｔだけ遅延され、パターンバッファに対する書込みイネーブル信号ＷＲＩＴＥ＿ＥＮとして使われる。書込みイネーブル信号ＷＲＩＴＥ＿ＥＮが発生するたびに、検出されたパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮが書込まれるパターンバッファのアドレスを指定する書込みアドレスＷＲＩＴＥ＿ＡＤＤＲが発生する。
パターンバッファについては後述するが、複数のレジスタで構成される。パターンバッファの大きさ、すなわち、レジスタの数はいかなる場合にもパターンバッファに書込まれたパターンを正確に再生できるように最悪の場合を仮定して決定される。これについても後述する。
【００１９】
書込みアドレスＷＲＩＴＥ＿ＡＤＤＲはパターンバッファのレジスタのうちいずれか一つを指定する。書込みアドレスＷＲＩＴＥ＿ＡＤＤＲは所定の開始アドレスから始まって１ずつ順次に増加し、最大アドレスの次には最小アドレスになることが望ましい。したがって、パターンバッファは円形バッファであることが望ましい。
【００２０】
検出されたパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮは書込みイネーブル信号ＷＲＩＴＥ＿ＥＮが発生する時の書込みアドレスＷＲＩＴＥ＿ＡＤＤＲが指定するパターンバッファに書込まれる。最初に検出されたパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮは開始アドレスが指定するレジスタに、次に検出されたパターンは１増加したパターンバッファ、すなわち、次のレジスタに書込まれる。このような方式で検出されたパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮがパターンバッファのレジスタに順次に書込まれる。図２には、書込みアドレスＷＲＩＴＥ＿ＡＤＤＲが‘８’から始まって１ずつ増加することが示されている。
【００２１】
そして、書込みイネーブル信号ＷＲＩＴＥ＿ＥＮとして検出されたパターンエッジＤＥＴＥＣＴＥＤ＿ＥＤＧＥの遅延信号が使われるので、パターンバッファの書込みアドレスＷＲＩＴＥ＿ＡＤＤＲの発生間隔と、パターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮがパターンバッファに書込まれる間隔とは、検出されたパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮの長さと同じデュレーションを有する。
【００２２】
検出されたパターンエッジＤＥＴＥＣＴＥＤ＿ＥＤＧＥは、書込みイネーブル信号ＷＲＩＴＥ＿ＥＮに比べて書込み読出し間遅延時間だけさらに遅延されて読出しイネーブル信号ＲＥＡＤ＿ＥＮとして使われる。書込み読出し間遅延時間はパターンの最悪の場合を考慮して決定されねばならないが、その決定方法については後述する。ここでは書込み読出し間遅延時間は３２チャンネルクロック３２Ｔである。すなわち、読出しイネーブル信号ＲＥＡＤ＿ＥＮはパターンエッジＤＥＴＥＣＴＥＤ＿ＥＤＧＥに比べて３３Ｔだけ、そして書込みイネーブル信号ＷＲＩＴＥ＿ＥＮに比べては３２Ｔだけ遅延されて発生する。
【００２３】
検出されたパターンエッジＤＥＴＥＣＴＥＤ＿ＥＤＧＥを３２チャンネルクロックだけさらに遅延するために、３２個のフリップフロップを利用して毎フリップフロップごとに１チャンネルクロックだけ遅延し、３２番目の出力信号を読出しイネーブル信号ＲＥＡＤ＿ＥＮとして使用する方法がある。
読出しイネーブル信号ＲＥＡＤ＿ＥＮが発生するたびに、パターンが読出されるパターンバッファのアドレスを指定する読出しアドレスＲＥＡＤ＿ＡＤＤＲが発生する。
【００２４】
読出しアドレスＲＥＡＤ＿ＡＤＤＲは書込みアドレスＷＲＩＴＥ＿ＡＤＤＲと同じく、書込みアドレスＷＲＩＴＥ＿ＡＤＤＲと同じ開始アドレスから始まって読出しイネーブル信号ＲＥＡＤ＿ＥＮが発生するたびに１ずつ順次に増加する。したがって、読出しアドレスＲＥＡＤ＿ＡＤＤＲは書込み読出し間遅延時間（ここでは３２Ｔ）だけの間隔をおいて書込みアドレスＷＲＩＴＥ＿ＡＤＤＲと同一に発生し続く。
【００２５】
したがって、同じアドレスのパターンバッファに書込まれたパターンが、書込みイネーブル信号ＷＲＩＴＥ＿ＥＮの発生から３２個のチャンネルクロック３２Ｔ後に読出される。すなわち、書込みイネーブル信号ＷＲＩＴＥ＿ＥＮから３２チャンネルクロック３２Ｔだけ遅延された読出しイネーブル信号ＲＥＡＤ＿ＥＮに合せて読出されるＣＭは、最初にパターンバッファに入力される時と同じアドレスから出る。そして、読出される間隔も書込み時の間隔と同じく、検出されたパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮの長さと同じデュレーションを有するので、パターンバッファから読出されるパターンは入力パターンの再生パターンとして出力される。
【００２６】
読出しイネーブル信号ＲＥＡＤ＿ＥＮに合せて読出しアドレスＲＥＡＤ＿ＡＤＤＲが指定するパターンバッファに貯蔵されているパターンを読出すと同時に、読出しアドレスＲＥＡＤ＿ＡＤＤＲより各々１及び２少ないアドレス、そして、読出しアドレスＲＥＡＤ＿ＡＤＤＲより各々１及び２多いアドレスが指定するパターンバッファに貯蔵されているパターンを読出す。
【００２７】
すなわち、ＣＭの読出し時に読出しアドレスが指定するパターンＣＭだけでなく、ＣＭを基準にＣＭより先に書込まれてＣＭに連続するＰＳ、ＰＭ及び、ＣＭより後に書込まれてＣＭに連続するＦＭ、ＦＳの値を共に読出す。したがって、ＣＭを基準に５つのパターンが同時に再生されて特定時間の５つのパターンを同時に見ることが出来る。
【００２８】
図３は、本発明の一実施例によるパターンバッファ装置を示すブロック図である。これを参照すれば、本発明の一実施例によるパターンバッファ装置はパターンディテクタ１０、パターンバッファ２０、書込みアドレス発生部３０、読出しアドレス発生部４０を具備する。
【００２９】
パターンディテクタ１０は、ＮＲＺデータからパターンエッジＤＥＴＥＣＴＥＤ＿ＥＤＧＥ及びパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮを検出する。パターンバッファ２０に入力されるパターンＰＡＴＴＥＲＮ＿ＩＮが、パターンディテクタ１０から検出されたパターンＤＥＴＥＣＴＥＤ＿ＰＡＴＴＥＲＮである。パターンバッファ２０は１６個の５ビットレジスタＢＵＦＦＥＲ０［４：０］〜ＢＵＦＦＥＲ１５［４：０］で構成される。パターンバッファ２０が５ビットレジスタＢＵＦＦＥＲ０［４：０］〜ＢＵＦＦＥＲ１５［４：０］で構成される理由は前述したように、パターンＰＡＴＴＥＲＮ＿ＩＮがマークか、スペースかを区分するための１ビットと、パターンＰＡＴＴＥＲＮ＿ＩＮのデュレーションを区分するための４ビットとが必要であり、パターンＰＡＴＴＥＲＮ＿ＩＮを貯蔵するために最小限５ビットが必要となるからである。
【００３０】
パターンバッファ２０の各レジスタＢＵＦＦＥＲ０〜ＢＵＦＦＥＲ１５に相異なる１５個の書込み信号ＷＲＩＴＥＥＮ０〜ＷＲＩＴＥＥＮ１５が入力される。各レジスタＢＵＦＦＥＲ０〜ＢＵＦＦＥＲ１５は該当書込み信号が活性化される時、受信されるパターンＰＡＴＴＥＲＮ＿ＩＮを貯蔵する。
書込みアドレス発生部３０は書込みアドレス生成機３２と書込みアドレスデコーダ３４とを含む。書込みアドレス生成機３２は、書込みイネーブル信号ＷＲＩＴＥ＿ＥＮが発生するたびにパターンバッファ２０にパターンＰＡＴＴＥＲＮ＿ＩＮを書込むためのアドレスＷＲＩＴＥ＿ＡＤＤＲを生成する。
【００３１】
書込みアドレスデコーダ３４は書込みアドレスＷＲＩＴＥ＿ＡＤＤＲをデコーディングしてパターンバッファ２０のレジスタＢＵＦＦＥＲ０〜ＢＵＦＦＥＲ１５のうちいずれか一つを指定する。すなわち、書込みアドレスデコーダ３４は書込みアドレスＷＲＩＴＥ＿ＡＤＤＲをデコーディングして１６個のレジスタＢＵＦＦＥＲ０〜ＢＵＦＦＥＲ１５のうち一つのレジスタを選択し、選択されたレジスタの書込み信号を活性化する。
【００３２】
読出しアドレス発生部４０は読出しアドレス生成機４２と読出しアドレスデコーダ４４とを含む。読出しアドレス生成機４２は、読出しイネーブル信号ＲＥＡＤ＿ＥＮが発生するたびにパターンバッファ２０のパターンを読出すためのアドレスＲＥＡＤ＿ＡＤＤＲを生成する。
読出しアドレスデコーダ４４は、読出しアドレス生成機４２で生成された読出しアドレスＲＥＡＤ＿ＡＤＤＲをデコーディングして、読出しアドレスＲＥＡＤ＿ＡＤＤＲが指定するレジスタのパターンＣＭ及びこれに隣接するパターンＦＭ、ＦＳ、ＰＳ、ＰＭ、すなわち、現在のＣＭを基準に５つのパターンＦＭ、ＦＳ、ＣＭ、ＰＳ、ＰＭを多重化して外部出力ＰＡＴＴＥＲＮ＿ＯＵＴに出力する。
【００３３】
書込みアドレスＷＲＩＴＥ＿ＡＤＤＲと読出しアドレスＲＥＡＤ＿ＡＤＤＲとはいずれも１６個のレジスタＢＵＦＦＥＲ０〜ＢＵＦＦＥＲ１５のうちいずれか一つのレジスタを指定せねばならないために、各々４ビットで構成される。
書込みアドレスＷＲＩＴＥ＿ＡＤＤＲと読出しアドレスＲＥＡＤ＿ＡＤＤＲとは前述したように、同じ開始アドレスから始まって１ずつ順次に増加して最大アドレスの次には最小アドレスになることが望ましい。
【００３４】
そして、書込みイネーブル信号ＷＲＩＴＥ＿ＥＮと読出しイネーブル信号ＲＥＡＤ＿ＥＮとは前述したように、検出されたパターンエッジＤＥＴＥＣＴＥＤ＿ＥＤＧＥを遅延して発生する。このために、本発明のパターンバッファ装置は遅延部５０をさらに具備することが望ましい。
書込みイネーブル信号ＷＲＩＴＥ＿ＥＮは検出されたパターンエッジＤＥＴＥＣＴＥＤ＿ＥＤＧＥに比べて１チャンネルクロック１Ｔだけ遅延され、読出しイネーブル信号ＲＥＡＤ＿ＥＮは書込みイネーブル信号ＷＲＩＴＥ＿ＥＮに比べて書込み読出し間遅延時間（ここでは３２Ｔ）だけの間隔をおいて発生する。
【００３５】
図４は、図３に示されたパターンバッファのアドレスマップを概念的に示す図面である。バッファアドレスマップはパターンバッファの大きさ及び書込み読出し間遅延時間を決定する方法を説明するのに重要である。
図４を参照すれば、書込みアドレスＷＲＩＴＥ＿ＡＤＤＲを示す書込みアドレスポインタはＮＲＺデータの毎パターンエッジごとに１ずつ増加し、最上位アドレスに合えばラップアラウンドされる。
【００３６】
読出しアドレスＲＥＡＤ＿ＡＤＤＲを示す読出しアドレスポインタは書込みアドレスポインタの後を追わねばならず、両ポインタ間の差（ｏｆｆｓｅｔ）は貯蔵されたパターンと再生されるパターンとによって上下に変動する。
この時、読出されるパターンの長さが短くて書込まれるパターンの長さが長い場合、読出しアドレスポインタが書込みアドレスポインタに近接する。したがって、読出しアドレスポインタが速すぎてまだ書込んでいないパターンを読出す場合が発生してはならない。
【００３７】
またその反対の場合は、読出されるパターンの長さが長くて書込まれるパターンの長さが短い場合であって、書込みアドレスポインタが読出しアドレスポインタに近接する。したがって、書込みアドレスポインタが速すぎてまだ読出していないパターンを侵犯する場合が発生してはならない。
したがって、パターンバッファ２０のサイズ及び書込み読出し間の遅延時間はパターンの書込みと読出しとの間に発生しうる最悪の場合を考慮して決定されねばならない。
【００３８】
図５は、パターンの書込みと読出しとの間に発生しうる最悪の場合を示すタイミングダイヤグラムである。図５に示される場合は、前述した場合のうち読出されるパターンの長さが短くて書込まれるパターンの長さが長い場合である。
図５を参照すれば、ＮＲＺデータのパターンが最初には最も短いデュレーションである３Ｔのデュレーションを有するマーク‘１３’とスペース‘０３’とが連続的に現れるが、後に１１Ｔのデュレーションを有するスペース‘０ｂ’、１１Ｔのデュレーションを有するマーク‘１ｂ’及び１０Ｔのデュレーションを有するスペース‘０ａ’が現れる。
【００３９】
ＣＭを基準に５つのパターンが同時に読出されるためには、ＣＭ、ＦＳ及びＦＭの書込みが完了した後にＣＭを基準にパターンが読出されねばならない。すなわち、読出されるＣＭを基準にＦＭ、ＦＳが保護されねばならないため、書込みと読出しとの間にはＦＭ、ＦＳ、ＣＭが最も長いデュレーションを有するパターンである場合を仮定してそのデュレーションだけのディレイが必要である。
ＥＦＭ変調されたＮＲＺデータの特性を見れば、連続する３つのパターンのデュレーションが最も長い場合は図５に示された‘１１Ｔ＋１１Ｔ＋１０Ｔ’を有するパターンであって、合計３２Ｔのデュレーションを有する。したがって、最小限３２Ｔだけの書込み読出し間遅延時間が必要である。
【００４０】
図５に示されたように、最も長いデュレーションを有する連続する３つのパターン‘０ｂ’、‘１ｂ’、‘０ａ’が書込まれる間に一番小さいデュレーションを有する３Ｔパターンが連続的に１１個以上読出される場合が最悪の読出しの場合である。このような最悪の読出しの場合にも書込まれたパターンを正確に再生するためにパターンバッファの大きさが一定数以上にならねばならない。
【００４１】
パターンバッファの大きさを決定する方法を説明するために図５と共に図６を参照する。図６は、本発明の一実施例にパターンのバッファリングメカニズムを説明するための図面である。
図６を参照すれば、経時的に書込みアドレスポインタと読出しアドレスポインタとが逆時計回り方向に進行するが、書込みアドレスポインタと読出しアドレスポインタとの差は書込み速度と読出し速度との差によって変化する。書込み速度及び読出し速度は各々書込まれるパターンのデュレーション及び読出されるパターンのデュレーションに比例する。
【００４２】
図５の場合は、３つのパターン‘０ｂ’、‘１ｂ’、‘０ａ’が徐々に書込まれている間に読出しが速く進む場合であるため、読出しアドレスポインタが書込みアドレスポインタに近接してＦＭ、ＦＳ領域を侵犯する恐れがある。
したがって、このような最悪の読出しの場合に読出されるパターンが書込まれたパターンの完全な再生パターンになるためには、最も長いデュレーションを有する連続する３つのパターン‘０ｂ’、‘１ｂ’、‘０ａ’が書込まれる間に最大に読出しうるパターンの１１個のパターンが貯蔵されうる１１個のレジスタ、ＣＭと共に読出されるＦＭ及びＦＳが入っているレジスタ、そして現在書込みが進むレジスタが最小限必要である。
したがって、パターンバッファのサイズは１４以上でなければならない。すなわち、パターンバッファのレジスタの数は最小限１４でなければならない。
【００４３】
図５の場合とは逆に読出しに比べて書込みがあまり速く進む最悪の書込みの場合には、図６で書込みアドレスポインタが読出しアドレスポインタに近接して読出されるＣＭを基準にＰＭ、ＰＳ領域を侵犯する恐れがある。したがって、最悪の書込みの場合に、ＰＭ及びＰＳ領域を侵犯させないためにもＣＭを基準に最小２つのパターンが保護されねばならない。
このような最悪の書込み場合には、最も長いデュレーションを有する連続する３つのパターン‘０ｂ’、‘１ｂ’、‘０ａ’が読出される間に最大１１個のパターンが書込まれ得る。したがって、１１個のレジスタ、ＣＭと共に読出されるＰＭ及びＰＳが入っているレジスタ、そして現在書込みが進むレジスタが最小限必要である。
【００４４】
したがって、パターンバッファのサイズは前記最悪の読出しの場合を考慮した時と同じく１４個以上でなければならない。
結論的に、保護されねばならない５つのパターンを中心に最悪の読出しの場合と最悪の書込みの場合とを全部考慮すればパターンバッファのサイズは最小１４個でなければならない。
図３に示された本発明の一実施例によるパターンバッファ装置でのパターンバッファ２０は、必ず必要な１４個のレジスタに２つのダミーレジスタを添加して合計１６個のレジスタを有するバッファで構成された。
【００４５】
本発明は図示された一実施例を参考として説明したが、これは例示的なものに過ぎず、当業者であればさらに多様な変形及び均等な他実施例が可能であることは理解できるであろう。
例えば、本発明の一実施例ではＥＦＭ変調されたＮＲＺデータの特性を利用して書込み読出し間遅延時間及びパターンバッファのサイズが決定された。したがって、ＥＦＭ＋変調されたＮＲＺデータの特性がＥＦＭ変調されたＮＲＺデータの特性と異なる場合にはこれにより書込み読出し間遅延時間及びパターンバッファの大きさがさらに決定されなければならない。しかし、本発明のパターンバッファリング方法、書込み読出し間遅延時間及びパターンバッファのサイズ決定方法がそのまま適用され得ることは当然である。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決定されなければならない。
【００４６】
【発明の効果】
本発明のパターンバッファリング方法及びパターンバッファ装置によれば、最小のバッファリングディレイと最小のハードウェア構成でＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムの記録パルスを生成するために必要な情報であるＮＲＺデータの現在パターン及びこれに隣接するパターンを得ることが出来る。
また本発明のパターンバッファを具備するＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムによれば、ダイナミック書込み戦略のために要求されるバッファ装置のハードウェア構成及びバッファリングにかかるディレイを最小にしながらも効果的にダイナミック書込み戦略を行うことが出来る。
【図面の簡単な説明】
【図１】ＣＤ−ＲＷ／ＤＶＤ−ＲＷシステムでのＮＲＺデータと実際記録のためのパルス信号とをクロックと共に示す図である。
【図２】本発明の一実施例によるパターンバッファリング方法を順番に示すタイミングダイヤグラムである。
【図３】本発明の一実施例によるパターンバッファ装置を示すブロック図である。
【図４】図３に示されたパターンバッファのアドレスマップを概念的に示す図である。
【図５】パターンの書込みと読出しとの間に発生しうる最悪の場合を示すタイミングダイヤグラムである。
【図６】本発明の一実施例によるパターンのバッファリングメカニズムを説明するための図である。
【符号の説明】
１０  パターンディテクタ
２０  パターンバッファ
３０  書込みアドレス発生部
３２  書込みアドレス生成機
３４  書込みアドレスデコーダ
４０  読出しアドレス発生部
４２  読出しアドレス生成機
４４  読出しアドレスデコーダ
５０  遅延部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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