(57)【特許請求の範囲】
【請求項１】
ＣＰＵからのライトデータを保持するライト要求保持レジスタと、
このライトデータが記入されるデータレジスタと、
前記ライト要求保持レジスタとデータレジスタの間に、
ライト要求保持レジスタの出力とデータレジスタの出力が入力され、内部回路が動作中のときデータレジスタから入力されたデータをデータレジスタに出力し、内部回路が動作中でなければライト要求保持レジスタから入力されたライトデータをデータレジスタに出力するセレクタを設け、
このセレクタには前記ライト要求保持レジスタの出力とデータレジスタの出力が入力され、内部回路が動作中のときデータレジスタから入力されたデータをデータレジスタに出力し、内部回路が動作中でなければライト要求保持レジスタから入力されたライトデータをデータレジスタに出力することを特徴とするレジスタアクセス装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンピュータなどの電子回路のレジスタアクセス装置に係り、例えばコンピュータアクセス時間設定用のレジスタのように、内部回路が動作中にレジスタを書き替えると不都合が起きるようなレジスタに対するアクセス装置に関するものである。
【０００２】
【従来の技術】
従来は、外部メモリ・アクセス回路のような内部回路が動作中に、ＣＰＵからのレジスタに対するライト要求があった場合、ライト要求を無視するか、ライト要求を出力させたままこれを待たせておく必要があった。
【０００３】
【発明が解決しようとする課題】
しかし、ＣＰＵからのライト要求を無視して次の動作を行ったとき、ＣＰＵはこのライト処理が実行できたのかどうかを後から確認しなければならず、このためのレジスタに対するリード動作が必要となる。
【０００４】
またライト要求を出力させたままこれを待たせておくと、その間ＣＰＵは他の処理を行うことができなくなってしまう。
【０００５】
したがって本発明の目的は、内部回路が動作中に、ＣＰＵからのレジスタに対するライト要求があっても、ＣＰＵはライトできたかどうかの確認を必要とすることもなく、またライト要求のまま待たせておくこともない、レジスタアクセス装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明の概略を図１に示す。図１において１はライト要求保持レジスタ、２はデータレジスタ、３はセレクタである。
【０００７】
本発明の前記目的は下記（１）のレジスタアクセス装置により達成することができる。
【０００８】
（１）ＣＰＵからのライトデータを保持するライト要求保持レジスタ１と、
このライトデータが記入されるデータレジスタ２と、
前記ライト要求保持レジスタ１とデータレジスタ２の間に、
ライト要求保持レジスタ１の出力とデータレジスタ２の出力が入力され、内部回路が動作中のときデータレジスタ２から入力されたデータをデータレジスタ２に出力し、内部回路が動作中でなければライト要求保持レジスタ１から入力されたライトデータをデータレジスタ２に出力するセレクタ３を設け、
このセレクタ３には前記ライト要求保持レジスタ１の出力とデータレジスタ２の出力が入力され、内部回路が動作中のときデータレジスタ２から入力されたデータをデータレジスタ２に出力し、内部回路が動作中でなければライト要求保持レジスタ１から入力されたライトデータをデータレジスタ２に出力することを特徴とするレジスタアクセス装置。
【０００９】
そしてこれにより下記の作用効果を奏することができる。
【００１０】
セレクタにはライト要求保持レジスタの出力とデータレジスタの出力が入力され、内部回路が動作中のときデータレジスタから入力されたデータをデータレジスタに出力し、内部回路が動作中でなければライト要求保持レジスタから入力されたライトデータをデータレジスタに出力するので、内部回路が動作中の場合ライト要求はライト要求保持レジスタに保持されてデータレジスタの書き替えは行わず、内部回路が動作中でなくなればライト要求保持レジスタに保持されたライト要求によりデータレジスタを正確に書き替えることができるので、内部回路が動作中でもライト要求が正確に行われたか否かを確認する必要もなく、またライト要求のままＣＰＵを待たせる必要もない。
【００１１】
【発明の実施の形態】
本発明の一実施の形態を図２、図３にもとづき説明する。図２において図１と同記号は同一部を示し、１はライト要求保持レジスタ、２はデータレジスタ、３はセレクタである。なお図２、図３では内部回路動作として、外部メモリをアクセスする状態を示している。
【００１２】
ライト要求保持レジスタ１は、図２では図示省略したＣＰＵからデータレジスタ２に対する書込要求のＣＰＵライト信号ＷＥが出力されたとき、これを保持するものである。  データレジスタ２は、例えば、図２では図示省略した外部メモリに対するアクセスタイミング値が記入されるものであり、このアクセスタイミング値は前記書込要求信号ＷＥ中に存在するものである。そしてデータレジスタ２は、常時入力データを取込んでいるものである。
【００１３】
セレクタ３は、ライト要求保持レジスタ１からの出力と、データレジスタ２の出力とが入力されてその一方をデータレジスタ２に出力するものであり、メモリ制御回路の如き内部回路動作中を示す信号であるメモリアクセス中信号ＭＡが印加されたとき、データレジスタ２から入力されたデータを出力し、内部回路動作中でない場合ライト要求保持レジスタ１から入力されたデータを出力するものである。
【００１４】
図２に示す本発明の実施の形態の動作を、内部回路として、図２では図示省略したメモリ制御回路に対するアクセスの有無の場合について図３を参照して説明する。
【００１５】
図２の状態は、外部メモリに対してアクセス中の場合であり、図３（２）に示す如く、メモリアクセス中信号ＭＡがセレクタ３に印加されており、セレクタ３はデータレジスタ２から入力されたデータをデータレジスタ２に出力している。このとき、データレジスタ２には、外部メモリに対するアクセスタイミング、例えばＡ（ｎｓ）が記入され、このＡがセレクタ３を介して再びデータレジスタ２に記入されるので、データレジスタ２は外部メモリに対しＡの出力を接続する。これにより外部メモリはアクセスタイミングＡ（ｎｓ）で動作される。
【００１６】
ＣＰＵが外部メモリに対するアクセスタイミングを、例えばＢ（ｎｓ）に変更する場合、図３（３）に示す如く、このＢを含むＣＰＵライト信号ＷＥをライト要求保持レジスタ１に出力する。このＣＰＵライト信号ＷＥは、クロックＣＬＫの立上がりでライト要求保持レジスタ１に保持・出力され、図３（４）に示す如く、有効となり、セレクタ３に出力される。
【００１７】
そしてメモリアクセス動作が終了してこれを示すメモリアクセス中信号ＭＡが、図３（２）に示す如く、落ちればもしくは変化すれば、セレクタ３は、今度はライト要求保持レジスタ１からのデータを出力し、クロックＣＬＫの立上がりでデータレジスタ２はこれを保持・出力して、図３（５）に示す如く、有効になり、外部メモリに出力するので、今度は外部メモリはアクセスタイミングＢ（ｎｓ）で動作することになる。
【００１８】
なおメモリアクセス中に２回以上ＣＰＵから書き込みが行われると、最後に書き込まれたデータ以外は無効になるが、後述するように、本発明ではＣＰＵからの書き込みが頻繁に起ることはその使用目的上想定していない。
【００１９】
図２に示す本発明の実施の形態の具体的使用状態を、図４、図５を参照して説明する。図４は本発明のレジスタアクセス装置が使用されるデータ処理システム概略図、図５はそのデータ処理システムにおける本発明のレジスタアクセス装置が設けられるネットワーク処理チップの概略構成図である。
【００２０】
データ処理システムは、図４に示す如く、イーサネット（登録商標）やネットワーク規格ＯＣ−４８などに対応した第１のネットワーク・インタフェース・カード１６の一方には企業内情報システムのイントラネット１２やＬＡＮ（図示省略）などの内部ネットワークが接続されている。イントラネット１２にはサーバ０、１、２・・・等で構成されるサーバ群１３や端末（図示省略）等が接続されている。また第２のネットワーク・インタフェース・カード１７の一方には、インターネット１１等の外部ネットワークが接続される。
【００２１】
そして図４に示すシステム内のネットワーク・アクセス・サーバ１０は、外部からの不正アクセス防止システムであるファイアウオール、アプリケーションゲートウェイ、サーバ負荷分散、ＱｏＳ制御、データキャッシュ等の機能を備えている。
【００２２】
このシステムは、システムに接続された企業内ネットワークなどの内部ネットワークのデータをインターネット１１などの外部ネットワークを経由して送信したり、インターネット１１などの外部ネットワークを経由して送信されてきたデータを内部ネットワークのイントラネット１２などに受信するデータ通信を行っている。
【００２３】
このとき、コントローラ１５に搭載されているネットワーク処理チップ１８により、パケット処理などのデータ処理が行われている。
【００２４】
ネットワーク処理チップ１８の詳細を図５に示す。図５において、２１はＣＰＵ、２２、２３はネットワーク・インタフェース・カード、２４は外部メモリ、３０はＣＰＵインタフェース、３１、３２はストリーム・プロセッサ、３３はメモリ制御部、３４、３５はＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  ＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスコントローラ、３６は第１パケット処理部、３７は第２パケット処理部、３８、３９はＦＩＦＯ入力部、４０、４１はＦＩＦＯ出力部である。
【００２５】
外部メモリ２４は、汎用の市販のメモリであって、例えばＳＲＡＭで構成されている。汎用のメモリであるので、特性は同一ではなく、そのアクセスタイミングも種々のものがある。
【００２６】
ストリーム・プロセッサ３１は入力データを暗号化処理して出力したり、暗号化された入力データを復号化処理して出力したり、メモリ制御部３３を経由して外部メモリ２４に対してアクセス処理を行うものである。
【００２７】
ストリーム・プロセッサ３２は、ストリーム・プロセッサ３１と同様の動作を行う。
【００２８】
メモリ制御部３３は、ＣＰＵ２１の指示によりＣＰＵインタフェース３０を経由して、外部メモリ２４をアクセス制御するものであって、外部メモリ２４の特性に応じたアクセスタイミングデータを出力する、図２で示す、レジスタアクセス装置はこのメモリ制御部３３に設けられている。
【００２９】
ＰＣＩバスコントローラ３４は、ＰＣＩ1 バス上のデータをネットワーク処理チップ１８で処理可能なフォーマットに変換したり、ネットワーク処理チップ１８で処理したデータをＰＣＩ1 バスに出力可能なフォーマットに変換したり、ＰＣＩ1 バスから受信したデータを第１パケット処理部３６に出力したり、第２パケット処理部３７から受信したデータをＰＣＩ1 バス上に出力するものである。
【００３０】
ＰＣＩバスコントローラ３５は、ＰＣＩ2 バス上のデータをネットワーク処理チップ１８で処理可能なフォーマットに変換したり、ネットワーク処理チップ１８で処理したデータをＰＣＩ2 バスに出力可能なフォーマットに変換したり、第２パケット処理部３７から受信したデータをＰＣＩ2 バス上に出力したり、ＰＣＩ2 バスから受信したデータを第１パケット処理部３６に出力するものである。
【００３１】
第１パケット処理部３６は、入力されたデータをこれに記入されたデータにもとづき、ストリーム・プロセッサ３１、３２のいずれかに選択的に送出するため、ＦＩＦＯ入力部３８、３９のいずれかに出力するものである。
【００３２】
第２パケット処理部３７は、ＦＩＦＯ出力部４０、４１から出力されたデータを受信し、これに記入されたデータにもとづきＰＣＩバスコントローラ３４、３５に送出するものである。
【００３３】
ネットワーク処理チップ１８に外部メモリ２４を接続したとき、メモリ制御部３３に設けられたレジスタアクセス装置のデータレジスタ２に、外部メモリ２４のアクセスタイミングを記入することが必要である。
【００３４】
このためＣＰＵ２１のアクセスタイミング記入プログラムを起動し、外部メモリ２４の仕様書に記入されたアクセスタイミングを記入処理する。このアクセスタイミングは、ＣＰＵ２１→ＣＰＵインタフェース３０→メモリ制御部３３を経由してライト信号ＷＥがライト要求保持レジスタ１に入力される。
【００３５】
このとき、図２に示すセレクタ３に印加されるメモリアクセス中信号ＭＡは「０」のため、セレクタ３はライト要求保持レジスタ１の出力であるアクセスタイミングを出力し、データレジスタ２に記入する。このようにして外部メモリは、このＣＰＵ２１から送出されたアクセスタイミングにより動作する。
【００３６】
ところで、外部に接続されたＣＰＵ２１からメモリアクセスタイミングを設定するとき、メモリアクセス中にこのデータレジスタ２の値を変更すると正常に動作することができなくなる。
【００３７】
しかし本発明によれば、図２、図３に示す如く、ＣＰＵ２１からのライト信号ＷＥはライト要求保持レジスタ１に書き込んでＣＰＵ２１からのレジスタライトを保留しておき、メモリアクセス完了後にこの保留しておいたデータをデータレジスタ２に書き込むので、次にメモリアクセスが行われるとき、この新しいメモリアクセスタイミングで外部メモリのメモリ制御を行うことができる。
【００３８】
なお前記したように、メモリアクセス中に２回以上ＣＰＵから書き込みが行われると、最後に書き込まれたデータ以外は無効となるが、本発明では、このような外部メモリのアクセスタイミング調整に好適なものであり、ＣＰＵからの書き込みが頻繁に起こることは動作上想定する必要はない。
【００３９】
【発明の効果】
本発明により下記の効果を奏することができる。
【００４０】
セレクタにはライト要求保持レジスタの出力とデータレジスタの出力が入力され、内部回路が動作中のときデータレジスタから入力されたデータをデータレジスタに出力し、内部回路が動作中でなければライト要求保持レジスタから入力されたライトデータをデータレジスタに出力するので、内部回路が動作中の場合ライト要求はライト要求保持レジスタに保持されてデータレジスタの書き替えは行わず、内部回路が動作中でなくなればライト要求保持レジスタに保持されたライト要求によりデータレジスタを正確に書き替えることができるので、内部回路が動作中でもライト要求が正確に行われたか否かを確認する必要もなく、またライト要求のままＣＰＵを待たせる必要もない。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の一実施の形態である。
【図３】本発明の動作説明図である。
【図４】本発明の使用されるデータ処理システム概略図である。
【図５】ネットワーク処理チップの概略構成図である。
【符号の説明】
１  ライト要求保持レジスタ
２  データレジスタ
３  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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