(57)【特許請求の範囲】
【請求項１】
複数の命令レジスタと、
命令セレクタと、
命令デコーダと、
プログラムカウンタと、
ワークカウンタと、
格納するアドレスをアドレス信号としてメモリへ出力するアドレスカウンタと、
格納するデータをデータ信号として前記メモリへ出力するデータレジスタとを有し、
前記各命令レジスタは、ＷＴ命令、ＲＤ命令、ＮＯ命令、ＬＰ命令の何れか一を格納するものであって、
前記セレクタは、前記プログラムカウンタの値に従い、前記命令レジスタの前記命令を前記デコーダへ選択出力するものであって、
前記命令デコーダは、前記命令をデコードするものであって、
前記命令デコーダが前記ＷＴ命令をデコードした場合には、前記データレジスタのデータを前記アドレスカウンタの示すアドレスへ書き込み、前記データレジスタのデータの編集、前記アドレスカウンタのインクリメント、前記ワークカウンタのデクリメントが行われるものであって、
前記命令デコーダが前記ＲＤ命令をデコードした場合には、前記アドレスカウンタの示すアドレスからデータを読み出し、期待値と比較し、前記データレジスタのデータの編集、前記アドレスカウンタのアドレスのインクリメント、前記ワークカウンタのデクリメントが行われるものであって、
前記命令デコーダが前記ＮＯ命令をデコードした場合には、前記データレジスタのデータの編集、アドレスカウンタのアドレスのインクリメント、前記ワークカウンタのデクリメントが行われるものであって、
前記命令デコーダが前記ＬＰ命令をデコードした場合には、前記ループカウンタのデクリメントが行われるものであって、
前記ワークカウンタのデクリメントの際に、前記ワークカウンタの値が０の場合には、前記プログラムカウンタの値をインクリメントし、０以外の場合は前記命令の次に処理する命令を格納する前記命令レジスタを指定するステップ番号を前記プログラムカウンタへ代入するものであって、
前記ループカウンタの値が０の場合に、テストを終了するものであって、
外部から直接又は間接に、前記命令レジスタ内の命令が設定されることを特徴とするテストパタン生成回路。
【請求項２】
請求項１記載のパタン生成回路において、
データセレクタを有し、
前記データレジスタのデータの編集に際し、前記データセレクタが、前記データレジスタの値又はその反転値を、前記データレジスタへ選択出力することを特徴とするテストパタン生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路の検査に係るものであり、より詳細にはメモリ回路のテスト用回路に関する。
【０００２】
【従来の技術】
半導体回路技術の進歩により、同一チップ上にメモリとロジックを搭載することが一般的になっている。このようなチップ上のメモリ回路を検査するためには、チップの一次ピンと内部メモリのピン間の経路を活性化する手段を用意し、検査時に内部メモリのピンをチップの一次ピンと対応づけてテスタからアルゴリズミックなパタンを用いてテストする外部テスト方法があるが、内部メモリのピン数が大きい場合や、内部メモリから外部ピンまでの論理が深い場合に、前記活性化のための回路および配線の面積やディレイオーバーヘッドが大きくなる、アクセスパスが長くなり高速なテストが困難、外部でテストを生成するため高価なテスタが必要などの問題があった。
【０００３】
上記の如き問題を解決する一手法として、組込み型自己検査あるいはＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）と呼ばれる非検査回路と同一チップ上に検査のための回路を埋設する手法が知られている。
【０００４】
この手法に係る公知の例として、日本特許特開平６−３２５６００号公報では全メモリセルを一回アクセスする操作をステップと表現し、このステップ単位に２進カウンタの出力を加工する手段を有するメモリ用テストパタン生成回路が示されている。
【０００５】
他の例として、日本特許特開平６−３４２０４０号公報では、超ＬＳＩチップ上に配置され、チップ製造後も指示のコードを介してデータパタンが選択可能な決定性のデータパタン生成器が示されている。
【０００６】
別の例として汎用のＭＰＵとテスト用プログラムをチップ上に検査用回路として埋設する方法も考えられる。
【０００７】
【発明が解決しようとする課題】
前記ＢＩＳＴ手法は前記の如き、外部テスト手法の問題を軽減するが、一方、テスト回路がハードウェアとして組込まれるため、製造後にメモリの故障原因から、特定のテストアルゴリズムを追加あるいは変更できない問題があった。
【０００８】
日本特許特開平６−３２５６００号公報では、ギャロッピングやウォーキングのようなアドレス変化が２系統以上あるような複雑なテストは実行できない。また、あらかじめテスト生成のアルゴリズムがハードウェアとして実現されているため、チップ製造後にアルゴリズムの変更ができないという問題があった。
【０００９】
日本特許特開平６−３４２０４０号公報では、やはり、決定性のパタン生成器であるためアルゴリズムが固定されているか、手順が固定されてしまい、アルゴリズム変更の自由度が小さいという問題があった。
【００１０】
汎用のＭＰＵとテスト用プログラムをチップ上に検査用回路として埋設する方法では、前記のような複雑なテストができるとしても、そのコストやハードウェアオーバヘッドが大きくなること、メモリへのアクセスと制御のための命令が複数ステップで複数クロックサイクルに渡ってしまい、高速なテストが困難である等の問題があった。
【００１１】
本発明は、メモリテストにおける前記従来技術の問題点を解決し、ＢＩＳＴに好適なコンパクトでプログラマブルな高速メモリ用テストパタン生成回路を提供するものである。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明の一手段では、単一あるいは複数個のメモリアクセス用のアドレスカウンタと、単一あるいは複数個のメモリアクセス用のデータレジスタと、実行ステップ管理用のプログラムカウンタと、命令語を格納する複数の命令レジスタと、該命令で操作される単一あるいは複数個の制御レジスタを有するテストパタン生成回路が提供される。該命令レジスタには、メモリに対する１回のアクセスを１ステップとして、この１ステップ単位に、該メモリへのアクセス指示と、該メモリへの書き込みあるいは読み出しアドレスおよび書き込みあるいは読み出し期待データの操作と、命令実行制御変数の操作を同時に表現する命令によって構成されたメモリテスト用アルゴリズムを実現するプログラムが格納される。
【００１３】
また、本発明の別の一手段では、前記テストパタン生成回路において、命令レジスタの部分を、ＲＡＭあるいはＲＯＭなど別の記憶素子で置き換えるよう構成する。
【００１４】
さらに、また、本発明の別の一手段では、前記テストパタン生成回路を、被試験メモリと同一の半導体集積回路上に埋設し、前記テストパタン生成回路内部の命令レジスタを含む各ＦＦに半導体回路の一次入力から直接あるいは間接的に値を設定可能なように構成する。
【００１５】
【発明の実施の形態】
簡単のため被検査メモリを４ワード×２ビットのＳＲＡＭとしたときの本発明の第一の実施例を図１に示す。
【００１６】
＜図１の説明＞
テストパタン生成回路１００は、２個のアドレスカウンタ（以下ＡＣ）１１６と、１個のデータレジスタ（以下ＤＲ）１１７と、プログラムカウンタ（以下ＰＣ）１１２と、８個の命令レジスタ（以下ＩＲ）１１１と、該命令で操作される制御レジスタ類として、ループカウンタ（以下ＬＣ）１１５、２個のワークカウンタ（以下ＷＣ）１１８、最大ワードアドレス格納レジスタ（以下ＭＡＲ）１１３を備えている。さらに、各レジスタおよびカウンタを構成する全てのフリップフロップ（以下ＦＦ）は、テストクロック（以下ＴＣ）１０１によってクロックされ、また、スキャンクロック（以下ＳＣ）１０２に同期したシフト動作による、スキャンインデータ（以下ＳＩ）からのスキャンインおよびスキャンアウトデータ（以下ＳＯ）へのスキャンアウトが可能である。なお、ＰＣ１１２はＩＲ１１１が８個のため、２の対数より３ビット、ＡＣ  １１９とＷＣ  １１８とＭＡＲ１１３は全て最大ワードアドレス３（アドレス数４）を表現できるよう、２の対数より２ビットからなる。ＬＣ１１５は最大２回のループを前提として２ビットである。
【００１７】
＜図２の説明＞
図２は、図１のより詳細な回路の実現例である。
【００１８】
セレクタ１１４ａはＰＣ１１２の値に従い８個あるＩＲ１１１の０〜７のいずれかを選択出力する。
【００１９】
８個のＩＲ１１１は各々１２ビットの幅を持ち、各ビット１１１ａ〜１１１ｉは図３に示す意味を持つ。
【００２０】
後述のテスト生成アルゴリズムの理解を容易にするため、この機械語表現の命令を図４のようなニモニック表現で示すことにする。
【００２１】
選択されたＩＲ１１１の２ビットの命令ビットＩＮＳ０およびＩＮＳ１ビット１１１ａはその命令の種類を命令デコーダ１１４ｂでデコードされ、書き込み命令では書き込みインジケータＷ１０６、読み込み命令では読み込みモードインジケータＲ１０５、ＮＯＰおよびＬＯＯＰ命令では、マスクモードインジケータＭ１０７が各々１となる。
【００２２】
ＬＣ１１５はＤＥＣ端子が１のときＴＣに同期してデクリメント処理を行い、内容が０になるとＺＥＲＯ端子が１となる。
【００２３】
従って、ＬＯＯＰ命令ではＬＣ１１５のＤＥＣ端子が１となり、ＴＣの印加に同期してＬＣの値がデクリメントされる。
【００２４】
選択されたＩＲ１１１のＡＣ選択ビット１１１ｂの値でアドレス処理器１１４ｃ内のセレクタは、指示されたＡＣ０またはＡＣ１を選択する。さらに、この結果は、選択されたＩＲ１１１の補数アドレス指示ビット１１１ｅの値が０あるいは１により、１１４ｃ内の補数器が各々非補数あるいは補数値に変更されて端子Ａ１０８に出力される。
【００２５】
ＡＣ１１６はＩＮＣ端子が１のときＴＣに同期してインクリメント処理を行い、インクリメント処理でオーバーフローすると、また、０に戻るものである。
【００２６】
従って、選択されたＩＲ１１１のＡＣ０加算ビット１１１ｃの値が０または１かにより、ＴＣの印加に同期してＡＣ０は各々現在の値を保持またはインクリメントする。
【００２７】
また、選択されたＩＲ１１１のＡＣ１加算ビット１１１ｄの値が０または１かにより、ＴＣの印加に同期してＡＣ１は各々現在の値を保持またはインクリメントする。
【００２８】
選択されたＩＲ１１１のＤＲ反転指示ビット１１１ｆの値は０か１かにより、１１４ｄ内のセレクタが現在のＤＲの値の非反転か反転値を選択し、その結果が、ＴＣの印加に同期してＤＲに記憶される。
【００２９】
ＷＣ１１８は、ＤＥＣ端子が１のときＴＣの印加に同期してデクリメント処理を行い、内容が０になるとＺＥＲＯ端子が１となる。
【００３０】
従って、選択されたＩＲ１１１のＷＣ０減算指示ビット１１１ｇの値が１の場合、ＷＣ０のＤＥＣ端子が１となり、ＴＣの印加に同期してＷＣ０の値はデクリメントされる。
【００３１】
選択されたＩＲ１１１のＷＣ１減算指示ビット１１１ｈの値が１の場合、ＷＣ１のＤＥＣ端子が１となり、ＴＣの印加に同期してＷＣ１の値はデクリメントされる。
【００３２】
ＰＣ１１２はＬ端子が１のときＴＣの印加に同期してＤ端子の値をロードし、ＩＮＣ端子が１のときはＴＣの印加に同期してインクリメンタル処理を行う。
【００３３】
選択されたＩＲ１１１のＷＣ０減算指示ビット１１１ｇの値が１でかつ現在のＷＣ０が０であることを示すＷＣ０のＺＥＲＯ出力端子が１、あるいは、選択されたＩＲ１１１のＷＣ１減算指示ビット１１１ｈの値が１でかつ現在のＷＣ１が０であることを示すＷＣ１のＺＥＲＯ出力端子が１の少なくともいずれか１つが成り立つとき、ワークカウンタ処理器１１４ｅ内のＯＲゲートの非反転出力は１となり、ＰＣのＩＮＣ端子が１となるので、ＴＣの印加に同期してＰＣの値はインクリメントされる。
【００３４】
選択されたＩＲ１１１のＷＣ０減算指示ビット１１１ｇの値が０または現在のＷＣ０のＺＥＲＯ出力端子が０、かつ、選択されたＩＲ１１１のＷＣ１減算指示ビット１１１ｈの値が０または現在のＷＣ１のＺＥＲＯ出力端子が０が同時に成り立つとき、ワークカウンタ処理器１１４ｅ内のＯＲゲートの反転出力が１となり、ＰＣのＬ端子が１となるので、ＴＣの印加に同期して選択されたＩＲ１１１の次の実行ステップｎｏ．ビット１１１ｉの３ビットの値がＰＣにロードされる。
【００３５】
なお、本図では、その接続の図示を省略しているが、テストパタン生成回路１００内部のすべてのＦＦは、よく知られているシフトスキャン構造を持っており、ＳＣ１０２に同期してＳＩ１０３からのスキャンインおよびＳＯ１１０へのスキャンアウトが可能である。
【００３６】
かかる、回路の実現は数１００ゲート程度で実現でき、汎用のＭＰＵ等を使用する場合に比べれば大幅に少ない回路規模ですむ。
【００３７】
＜図４  パラメタの説明＞
図４の命令仕様の中で使用している記号パラメタのうち、Ｐ０は各命令につけた０からのステップ番号である。Ｐ１はアドレスカウンタ（ＡＣ）を指示する。ただし、反転記号（〜）が付いている場合は、ＡＣの補数値を示す。この補数値は、ＡＣの示す値が昇順の値を採るとき、実際にメモリに与えられるアドレスが降順の値を採ることを意味する。Ｐ２はデータの編集（この実施例では反転）の有無を指示する。Ｐ３は、インクリメント対象のＡＣを指示する。Ｐ４はデクリメント対象のワークカウンタ（ＷＣ）を指示する。Ｐ５は次に処理するステップ番号を指示する。
【００３８】
＜図４  命令の説明＞
ＷＴ命令はテスト対象メモリに対し、Ｐ１の示す現在のＡＣが示すアドレスに、現在のＤＲのデータを書き込む、また、後述の命令共通処理を行う。ＲＤ命令はテスト対象メモリに対し、Ｐ１の示す現在のＡＣが示すアドレスのデータを読み出し、現在のＤＲのデータを期待値として比較し、また、後述の命令共通処理を行う。ＮＰ命令はテスト対象メモリに対するアクセスは行わず、後述の命令共通処理のみを行う。ＬＰ命令はＮＯ命令と同じく命令共通処理を行い、さらに、ループカウンタ（ＬＣ）のデクリメント処理を行う。この結果ＬＣが０であると処理の終了を示すＥ信号を真（１）とする。全ての命令に共通の処理としてＰ２指示に従うデータの編集、Ｐ３に従うＡＣのインクリメント、Ｐ４に従うＷＣのデクリメントが行われる。ＷＣのデクリメント指示があった場合、該ＷＣが本命令実行時に０ならばプログラムカウンタ（以下ＰＣと呼ぶ）は現在のＰＣの内容＋１となり、でなければ、Ｐ５がＰＣに代入される。
【００３９】
＜処理手順＞
本実施例における回路動作の処理手順としては、最初にテスト生成の準備として、テストパタン生成器の全てのＦＦがスキャン動作により初期化される。この時、アドレスレジスタは０、ワークカウンタは最大ワードアドレスである３、プログラムカウンタは０とされる。ループカウンタは、今回は２を設定する。この後、実際のテストクロックが送出されると、テスト生成動作となる。最後に、テスト生成回路からＥ信号に１が送出されるとテストエンドである。
【００４０】
＜図５、図６  マーチプログラムの説明＞
より、具体的な説明として、図５のマーチプログラムを例に回路動作を説明する。
【００４１】
図５のマーチプログラムの機械語は、
ステップ０がＩＮＣ＜０−１＞＝’００’、ＳＡＣ＝’０’、
ＩＮＣ０＝’１’、ＩＮＣ１＝’０’、ＣＡ＝’０’、ＩＮＶＤ＝’１’、
ＤＷ０＝’１’、ＤＷ１＝’０’、ＮＳ＜０−２＞＝’０００’、
ステップ１がＩＮＣ＜０−１＞＝’０１’、ＳＡＣ＝’０’、
ＩＮＣ０＝’１’、ＩＮＣ１＝’０’、ＣＡ＝’０’、ＩＮＶＤ＝’１’、
ＤＷ０＝’１’、ＤＷ１＝’０’、ＮＳ＜０−２＞＝’００１’、
ステップ２がＩＮＣ＜０−１＞＝’１１’、ＳＡＣ＝’０’、
ＩＮＣ０＝’０’、ＩＮＣ１＝’０’、ＣＡ＝’０’、ＩＮＶＤ＝’１’、
ＤＷ０＝’０’、ＤＷ１＝’０’、ＮＳ＜０−２＞＝’０００’、
となる。
【００４２】
回路動作は、まず初期値として、ＡＣ０＝ＡＣ１＝ＰＣ＝０、ＷＣ０＝ＷＣ１＝３、ＬＣ＝２、ＤＲ＝’００’を設定する。この初期値は、ＴＣを０の状態でＳＩ１０３端子に回路１００内のＦＦのシフト順序を考慮したデータを順次設定しＳＣ１０２を印加していくことによって設定できることは公知の技術として容易に理解できるであろう。その後、図６の順序でＴＣに同期して図６に示すごとく処理が実行される。なお、図６は、１行目に前記初期状態を、２行目以降にＴＣ１０１に同期したサイクルごとの処理順序で、被テスト対象メモリへのアクセスの種類、アクセスするアドレスおよびそのアドレスを決めるＡＣ、以下、ＡＣ０、ＡＣ１、ＤＲ、ＷＣ０、ＷＣ１、ＰＣ、ＬＣの値を記述している。ＡＣ０からＬＣについては、各行の上段にＴＣ印加前、下段にＴＣ印加後の値を示している。
【００４３】
この例ではＡＣ０とＷＣ０を利用して単純なくり返しを行いながら、しかも、各サイクルでデータの反転を実現している。このように、カウンタとデータ編集とループを巧みに使うことにより、わずか、３ステップの命令でマーチテスト生成が記述できている。
【００４４】
＜図７、図８  ギャロッピングプログラムの説明＞
もう少し、複雑な例として図７のギャロッピングプログラムの場合の動作を図８を用いて説明する。初期値としては、マーチの場合と同様ＡＣ０＝ＡＣ１＝ＰＣ＝０、ＷＣ０＝ＷＣ１＝３、ＬＣ＝２、ＤＲ＝’００’を設定する。図８は、図６とほぼ同じだが、紙面の関係で、ＤＲとＬＣの欄については処理順序１〜３８対応の値をＡ欄に３９〜７６対応の値をＢ欄に記載した。他の欄は、処理順序１〜３８対応の値と３９〜７６対応の値は同じであるため片方で代表している。図８の処理順序１〜４では、マーチ同様ＡＣ０とＷＣ０を用いて全アドレスを０クリアしている。処理手順５でＤＲを反転した後、手順６〜３８では、ＡＣ０，ＡＣ１、ＷＣ０，ＷＣ１を工夫して使用することによって、主アドレス（Ｘとする）を０〜３へ変化させながら、その中で各Ｘについて従アドレス（Ｙとする）をＸ＋１〜Ｘ−１まで変化させるような、複雑なフローを実現している。ただし、ここでアドレスのインクリメントは０、１、２、３、０、１、というようにサイクリックであることを前提にしている。本実施例によればこのような複雑なフローもわずか７ステップの命令で記述できている。しかも、テスト生成器のハードウェアを変更することなく、命令語の変更を含めた、初期設定だけで、生成されるテストパタンを変更できている。他にも、類似の手法のプログラムを書くことで、ウォーキングパタン等も発生できる。このことは、ハードに変更を加えることなく、チップ作成後にかなり複雑なパタン生成アルゴリズムをプログラムできることを示しており、本発明の重要な特徴の一つである。
【００４５】
また、さらに、ループカウンタ（ＬＣ）のビット幅および値をもっと大きくすれば、必要回数だけループを回してのバーンインもできる。
【００４６】
あるいは、同じくバーンインテストの目的などで、特定の信号がくるまで、ＬＣをデクリメントしない等の回路変更をくわえることも可能である。
【００４７】
また、さらには、本実施例は、ワードアドレス数が２のべき乗の例であったが、そうでない場合は、カウンタの内容をワードアドレスと比較する回路を追加する、あるいは、あらかじめ最大アドレスを格納しておいてデクリメント結果が０となることを判定するなどの対策をとればよい。
【００４８】
データの編集方法として、本実施例では、反転回路を取り上げたが、メモリテスト側の要請により、サイクル毎にシフトさせるようなパタンも場合により必要となるかも知れない。このような場合には、命令語の中に、データ編集の種類を表現するビットを追加することも可能である。
【００４９】
本発明の第二の実施例として、ＢＩＳＴ環境下でのメモリ用テストパタン生成器として利用する場合の回路接続例を図９に示す。テストパタン生成器１００は被テスト対象であるメモリ２０８と同一のチップ２００上に埋設され、チップのテスト制御回路２０１の管理下に置かれる。被テストメモリとは通常論理動作時のＲＥＡＤ信号２０２とテスト時ＲＥＡＤ信号、通常論理動作時のＷＲＩＴＥ信号２０３とテスト時ＷＲＩＴＥ信号、通常論理動作時のアドレス信号２０４とテスト時アドレス信号、通常論理動作時のデータ信号２０５とテスト時データ信号がテスト時に各々テスト側信号を選択するようなマルチプレクサ２０７を介して接続されている。また、メモリ出力結果はそのファンアウト信号をテスト生成器の出力するデータ信号と比較器２１０で比較する接続となっている。さらに、テスト生成器の出力するマスク信号はこの比較器２１０の出力結果を無条件一致とさせるべく働く。テスト制御回路２０１は、チップ２００のテスト用入力ピン群２１１により外部から動作を制御され、また、その結果が、テスト用出力ピン群２１２に出力される。典型的な例では、入力ピン群２１１は、そのまま、テストパタン生成回路１００の１０１、１０２、１０３、１０４、およびＭＵＸ２０７の選択信号２０６と接続し、また、出力ピン群２１２がテストパタン生成回路１００のテスト終了インジケータＥ１０４および比較器２１０の出力２１１と直結させればよい。この接続の場合、テストパタン生成回路１００の動作は、前記実施例１と同様であり、本実施例では、初期状態設定後に、２０６をテスト論理選択側に設定しておくこと、および、比較器が２１１で不一致を報告するかどうかを２１２で監視することだけが変わる。
【００５０】
なお、比較器の出力結果を、制御回路内に蓄積して、テスト終了後に観測するなどの手段も可能である。
【００５１】
本実施例では、典型的な例を示したが、他にも、本発明の範囲内で、例えば、テスタのテストパタン発生回路として本回路を利用すること、あるいは、テスタとの接続冶具上に本回路を利用すること、本回路を、テスト対象メモリとは別のチップに搭載して、他のチップ上のメモリをテストすること等もできる。
【００５２】
【発明の効果】
以上述べた如く、本発明を用いれば、メモリテストにおける前記従来技術の問題点を解決し、ＢＩＳＴに好適なコンパクトでプログラマブルな高速メモリ用テストパタン生成回路を得ることができる。
【図面の簡単な説明】
【図１】４ワード×２ビットのＳＲＡＭ向けのテストパタン生成回路の概略ブロック図である。
【図２】４ワード×２ビットのＳＲＡＭ向けのテストパタン生成回路のより詳な回路構成を示すブロック図である。
【図３】図１、図２の回路を動作させる機械命令語の構成ビットの仕様である。
【図４】図３機械命令をニモニック命令語表現したときの仕様である。
【図５】図４のニモニック命令で表現したマーチパタン生成プログラムの記述例である。
【図６】図５のプログラムの実行をステップ毎の内部状態を含めてトレースした動作例である。
【図７】図４のニモニック命令で表現したギャロッピングパタン生成プログラムの記述例である。
【図８】図７のプログラムの実行をステップ毎の内部状態を含めてトレースした動作例である。
【図９】実施例として、ＢＩＳＴ環境下でのメモリ用テストパタン生成器として利用する場合の回路接続例である。
【符号の説明】
１００…テストパタン生成回路、      １０１…テストクロック（ＴＣ）、
１０２…スキャンクロック（ＳＣ）、  １０３…スキャンインデータ（ＳＩ）、
１０４…テスト終了インジジケータ（Ｅ）、
１０５…読み込みモードインジケータ（Ｒ）、
１０６…書き込みインジケータ（Ｗ）、
１０７…マスクモードインジケータ（Ｍ）、
１０８…アドレス出力（Ａ）、        １０９…データ出力（Ｄ）、
１１０…スキャンアウトデータ（ＳＯ）、
１１１…命令レジスタ（ＩＲ）、      １１１ａ…命令（ＩＮＳ＜０−１＞）、
１１１ｂ…ＡＣ選択（ＳＡＣ）、      １１１ｃ…ＡＣ０加算（ＩＮＣ０）、
１１１ｄ…ＡＣ１加算（ＩＮＣ１）、  １１１ｅ…補数アドレス指示（ＣＡ）、
１１１ｆ…ＤＲ反転指示（ＩＮＶＤ）、１１１ｇ…ＷＲ０減算（ＤＷ０）、
１１１ｈ…ＷＲ１減算（ＤＷ１）、
１１１ｉ…次実行ステップ番号（ＮＳ＜０−２＞）、
１１２…プログラムカウンタ（ＰＣ）、
１１３…最大ワードアドレス格納レジスタ、
１１４…制御回路（ＣＬ）、          １１４ａ…セレクタ、
１１４ｂ…命令デコーダ、            １１４ｃ…アドレス処理器、
１１４ｄ…データ処理器、            １１４ｅ…ワークカウンタ処理器、
１１５…ループカウンタ（ＬＣ）、    １１６…アドレスカウンタ（ＡＣ）、
１１７…データレジスタ（ＤＲ）、    １１８…ワークカウンタ（ＷＣ）、
１１８ａ…ワークカウンタ（ＷＣ０）、１１８ｂ…ワークカウンタ（ＷＣ１）、
２００…チップ、
２０１…チップテスト制御回路、
２０２…通常論理動作時のＲＥＡＤ信号、
２０３…通常論理動作時のＷＲＩＴＥ信号、
２０４…通常論理動作時のアドレス信号、
２０５…通常論理動作時のデータ信号、    ２０６…テストモード信号、
２０７…マルチプレクサ、                ２０８…被テストメモリ、
２０９…メモリ出力、                    ２１０…比較器、
２１１…比較結果、                      ２１２…テスト用入力ピン群、
２１３…テスト用出力ピン群。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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