(57)【特許請求の範囲】
【請求項１】
内部回路、前記内部回路に接続されたポート回路、前記ポート回路が接続された外部端子、及びバウンダリスキャンレジスタを介するバウンダリスキャンを制御するバウンダリスキャン回路を有し、
前記バウンダリスキャン回路に接続されるテストアクセス端子は前記外部端子の内の所定の外部端子と兼用され、当該兼用端子を前記ポート回路に接続するか前記バウンダリスキャン回路に接続するかを切り替え可能に決定する選択手段を有し、
前記選択手段は、前記兼用端子を前記バウンダリスキャン回路又は前記ポート回路に接続可能とするマルチプレクサと、前記マルチプレクサによる選択状態を決定するための制御情報がパワーオンリセット動作によって初期設定されるポートコントロールレジスタとを有し、
前記ポートコントロールレジスタは、前記制御情報に応答して、前記兼用端子をポート入力端子、ポート出力端子、テストアクセス端子のいずれかとして機能させることを決定し、
前記バウンダリスキャン回路は、前記テストアクセス端子を介してテストモードを決定する命令が設定可能とされるインストラクションレジスタと、前記テストアクセス端子から入力されたデータを、前記バウンダリスキャンレジスタを経由させずに、他のテストアクセス端子から出力するバイパスレジスタとを有し、
前記テストモードは、前記バウンダリスキャンレジスタを介する前記バウンダリスキャンと、前記バイパスレジスタを経由して前記他のテストアクセス端子からデータを出力するバイパスモードとを含み、
前記パワーオンリセット動作時の前記テストアクセス端子の状態に応じて、前記インストラクションレジスタに設定された値に応じて前記テストモードが決定されるものであり、
前記パワーオンリセット時のマルチプレクサによる選択状態はパワーオンリセット時のモード信号の状態に応じて選択可能であり、
前記内部回路にはＣＰＵが設けられ、前記ポートコントロールレジスタは内部バスを介して前記ＣＰＵによってアクセス可能にされ、前記ポートコントロールレジスタは、前記兼用端子を前記ポート回路に接続することを指示する第１の制御情報と前記兼用端子を前記バウンダリスキャン回路に接続することを指示する第２の制御情報とをパワーオンリセットに同期して並列的に保持する記憶手段と、パワーオンリセット時の前記モード信号の状態に応じて第１の制御情報又は第２の制御情報の何れを有効にするかを決定する選択論理とを有して成るものであることを特徴とする半導体装置。
【請求項２】
前記バウンダリスキャン回路は、前記外部端子に対応して配置されたバウンダリスキャンセルと、バウンダリスキャン制御回路とを有し、
前記テストアクセス端子はテストアクセス制御端子、テストアクセスデータ入力端子、テストアクセスデータ出力端子及びテストリセット端子を有し、
前記バウンダリスキャン制御回路は、前記テストリセット端子からリセットされて前記バウンダリスキャンが可能とされ、前記テストアクセス制御端子の状態に従って前記バウンダリスキャンセルと対応する外部端子との間の信号伝達、バウンダリスキャンセル間での信号シフト、テストアクセスデータ入力端子からバウンダリスキャンセルへの信号のシフト入力、及びバウンダリスキャンセルからテストアクセスデータ出力端子への信号のシフト出力を制御するものであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記内部回路は、ＣＰＵと、前記ＣＰＵの命令実行動作を停止させるユーザブレーク制御回路を含み、
前記バウンダリスキャン回路は更に、前記テストアクセス端子から入力したブレーク条件データを前記ユーザブレーク制御回路に供給可能にされて成るものであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記内部回路は、前記ＣＰＵによる命令実行状態をトレース可能にする情報を生成するデバッグ用回路を更に含み、前記デバッグ用回路で生成されたトレース可能にする情報を外部に出力する端子は前記外部端子の内の前記所定の外部端子と兼用され、前記兼用端子を前記ポート回路に接続するか前記デバッグ用回路に接続するかを切り替え可能に決定する前記選択手段を有して成るものであることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記外部端子は面実装可能にパッケージの一面にアレイ状に配置されて成るものであることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
技術分野
本発明は、バウンダリスキャン機能を有する面実装形式の半導体装置、更には同半導体装置などを配線基板に実装した電子回路装置に関し、例えば、面実装可能な外部端子がＣＳＰ（チップサイズパッケージ）の底面にアレイ状に配置されたマイクロコンピュータないしマイクロプロセッサに適用して有効な技術に関する。
背景技術
回路基板に半導体装置を実装した電子回路（以下端にボードとも記す）のテストにおいては、半導体装置間の回路基板上配線にプローブを当ててデータ入出力を行なうことが行なわれていた。しかしながら、近年、高密度実装化が進み、半導体装置間の配線にプローブを当てることが困難になってきた。そこで、ボードの配線にプローブを当てる代わりに、ボードのテスト端子から各半導体装置の外部端子をアクセスできるような構成を予め半導体装置に設けておくという、バウンダリスキャン技術が実用化されている。
バウンダリスキャンに対応した半導体装置は、各外部端子にバウンダリスキャンセルと呼ばれるフリップフロップが付加され、ＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳとういバウンダリスキャン専用端子が追加されている。全てのバウンダリスキャンセルはＴＤＩから入りＴＤＯに出る一つのシフトレジスタとして機能されるように接続されている。ＴＭＳとＴＣＫはバウンダリスキャンによるテストロジックの制御端子である。回路基板上では全てのバウンダリスキャンセルが１本のシフトレジスタとして繋がるように半導体装置相互間でＴＤＩとＴＤＯが接続される。実装された全ての半導体装置のＴＣＫ，ＴＭＳに共通のコントロール信号を供給することにより、この長いシフトレジスタを動かし、外部から各チップの全てのピンをアクセスすることができる。これにより、配線基板のショートやオープン、そして実装時に入出力回路が破壊されていないかなどのテストを行なうことができる。
尚、バウンダリスキャンは１９９０年２月にＩＥＥＥ  Ｓｔｄ  １１４９．１として国際的に標準化されている。
本発明者は、従来バウンダリスキャン機能を搭載していなかったマイクロコンピュータなどにも当該機能を搭載することについて検討した。即ち、面実装可能なＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｌｌａｙ）のような外部端子がＣＳＰの底面にアレイ状に配置されているとき、配線基板の配線と外部端子との接続箇所に不所望な応力が作用して電気的に分離されたとき、外部端子はＣＳＰの裏面に位置するため確認が困難であり、これに対処するためにバウンダリスキャン機能を利用することを検討した。
しかしながら、ＴＤＩ、ＴＤＯ、ＴＣＫ、ＴＭＳとういバウンダリスキャン専用端子を追加すれば、外部端子の数及びパッケージサイズなどの点で、バウンダリスキャン機能を搭載する以前のマイクロコンピュータとの互換性を保証することができなくなる。
また、デバッグ機能を新たに搭載しようとするときも、当該機能を搭載する以前のマイクロコンピュータとの互換性を保証するには、デバッグ情報の入出力のために新たな外部端子を増やすことはできない。
本発明の目的は、外部端子の数を増やすことなくバウンダリスキャン機能を搭載できる半導体装置を提供することにある。
本発明の別の目的は、外部端子の数を増やすことなくデバッグ機能を搭載できる半導体装置を提供することにある。
本発明の更に別の目的は、配線基板の配線と半導体装置の外部端子との接続不良を簡単に確認できる電子回路を提供することにある。
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
発明の開示
本発明は、内部回路、前記内部回路に接続されたポート回路、前記ポート回路が接続された外部端子、及びバウンダリスキャン回路を有し、前記バウンダリスキャン回路は、テストアクセス端子から前記外部端子をアクセス可能にする回路であり、前記テストアクセス端子は前記外部端子の内の所定の外部端子と兼用され、当該兼用端子を前記ポート回路に接続するか前記バウンダリスキャン回路に接続するかを切り替え可能に決定する選択手段を有し、前記選択手段はパワーオンリセットに呼応して前記兼用端子を前記バウンダリスキャン回路に接続する状態を初期状態として選択するように、半導体装置を構成する。
上記により、テストアクセス端子を専用化しなくても済むから、外部端子のピン互換性を保証してバウンダリスキャン機能を搭載することができる。搭載されたバウンダリスキャン機能を利用しない設定にすれば、或いは、バウンダリスキャン機能を利用しても当該兼用端子のポート機能を用いない利用形態では、バウンダリスキャン機能を搭載する以前の半導体装置との完全互換性を保証することができる。パワーオンリセットによって前記兼用端子を前記バウンダリスキャン回路に接続する状態を初期状態とするから、半導体装置の外部端子と配線基板との電気的な接続不良をバウンダリスキャン機能を用いて確実に検証する事ができる。仮にそのような初期状態を得ることができない場合には、内部回路を実際に動作させて（例えばＣＰＵにプログラムを実行させて）兼用端子をバウンダリスキャン回路に接続する制御を行なわなければならないが、そもそも外部端子と回路基板との電気的接続不良を検証しようとするとき、接続不良があれば内部回路の正常動作を保証できず、バウンダリスキャン機能を用いた電気的な接続不良の検証そのものが不可能になってしまう。
前記選択手段は、パワーオンリセット時の外部条件（例えばモード信号の論理値）に従って前記兼用端子の接続先を初期的に決定するように構成してもよい。バウンダリスキャン機能を利用しない回路ボードに上記半導体装置が実装されている場合を考慮すれば、兼用端子をポート回路に接続する状態を初期状態として選択可能であれば、使い勝手が向上する。
前記選択手段による選択状態は、前記内部回路に含まれるＣＰＵがその動作プログラムに従って変更可能なようにすることもできる。
本発明による更に具体的な態様では、前記選択手段は、前記兼用端子を前記バウンダリスキャン回路又は前記ポート回路に接続可能とするマルチプレクサと、前記マルチプレクサによる選択状態を決定するための制御情報がパワーオンリセット動作によって初期設定されるポートコントロールレジスタとを有する。前記パワーオンリセット時のマルチプレクサによる選択状態はパワーオンリセット時のモード信号の状態に応じて選択可能にすることができる。
前記ポートコントロールレジスタが内部バスを介して前記ＣＰＵによってアクセス可能にされているとき、ポートコントロールレジスタによるマルチプレクサの制御値とＣＰＵによるポートコントロールレジスタアクセス値との不一致という形式的矛盾による誤解を解消するには、前記ポートコントロールレジスタを次のように構成すればよい。すなわち、前記兼用端子を前記ポート回路に接続することを指示する第１の制御情報と前記兼用端子を前記バウンダリスキャン回路に接続することを指示する第２の制御情報とをパワーオンリセットに同期して並列的に保持する記憶手段と、パワーオンリセット時の前記モード信号の状態に応じて第１の制御情報又は第２の制御情報の何れを有効にするかを決定する選択論理とによってポートコントロールレジスタを構成する。
前記内部回路にＣＰＵの命令実行動作を停止させるユーザブレーク制御回路を含めるとき、前記バウンダリスキャン回路には、前記テストアクセス端子から入力したブレーク条件データを前記ユーザブレーク制御回路に供給する機能を割り当てることができる。したがって、パワーオンリセット直後にバウンダリスキャン回路を介してブレーク条件などを設定し、その後、ＣＰＵにユーザプログラムを実行させ、実行状態がブレーク条件に一致したとき、ユーザブレーク制御回路はＣＰＵにおよるユーザプログラムの実行を停止させる。
ＣＰＵによる命令実行状態をトレース可能にするための情報を生成するデバッグ用回路を前記内部回路に含めるとき、前記デバッグ用回路で生成されたトレース可能にする情報を外部に出力する端子を前記外部端子の内の所定の外部端子と兼用させ、前記兼用端子を前記ポート回路に接続するか前記デバッグ用回路に接続するかを切り替え可能に決定する選択手段を採用することができる。これにより、外部端子の数を増やすことなく半導体装置にデバッグ機能を搭載できる。
前記半導体装置などを回路基板に搭載した電子回路において、回路基板には、前記半導体装置の前記兼用端子が接続される第１の配線と前記半導体装置の前記兼用端子を除く外部端子が接続される第２の配線とが形成されている。前記外部端子は例えば面実装可能にパッケージの一面にアレイ状に配置されている。パッケージの裏にアレイ状に外部端子が配置されていても半導体装置と回路基板との接続不良をバウンダリスキャン回路を用いて簡単に検証することができる。回路基板上の第２の配線はバウンダリスキャン専用配線とされる。したがって、バウンダリスキャン機能を利用するとき、回路ボード上においてテストアクセス端子として機能される前記兼用端子はポート回路との信号伝達には一切利用できなくなる。この意味において、テストアクセス端子と兼用され得る外部端子は、利用される機会が相対的に少ないと判断される信号入出力機能に割り当てられた外部端子とされるのが得策である。デバッグ用回路との接続に兼用される外部端子に関しても事情は全く同じである。
外部端子の機能設定を重視した別の観点による本発明は、第１外部端子と、第２外部端子と、第１内部回路と、第２内部回路と、前記第２外部端子への第１レベルの信号に応答して前記第１外部端子を前記第１内部回路に結合させ、且つ、前記第２外部端子への第１レベルと異なる第２レベルの信号に応答して前記第１外部端子を前記第２内部回路に結合させる外部端子の機能決定用の機能決定回路とを含む半導体装置を提供する。これによれば、半導体装置の外部端子の機能を別の外部端子の状態によって決定することができる。前記第１内部回路は例えば通常使用時におけるマイクロプロセッサの内部回路であり、第２内部回路は例えばバウンダリスキャン回路やデバッグ回路等のテスト制御回路である。
上記において、前記半導体装置は更に、リセット信号が供給されるべき第３外部端子を有することができる。このとき、前記機能決定回路は、前記第３外部端子へのリセット信号の供給に応答して、前記第２外部端子の機能を決定するようにできる。
発明を実施するための最良の形態
第２図には本発明に係る半導体装置の一実施例であるマイクロコンピュータないしマイクロプロセッサのブロック図が示される。同図に示されるマイクロコンピュータ（ＭＰＵ）１は、例えば公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板（半導体チップ）に形成される。このマイクロコンピュータ１は、特に制限されないが、ローカルバスＬ−Ｂｕｓ、内部バスＩ−Ｂｕｓ、及びペリフェラルバスＰ−Ｂｕｓなどを有する。それらバスはデータ、アドレス、制御信号の各信号線群を備えている。
ローカルバスＬ−Ｂｕｓには中央処理装置（ＣＰＵ）２、ディジタル・シグナル・プロセッサ（ＤＳＰ）３、ユーザブレークコントローラ（ＵＢＣ）４、デバッグ制御回路としてのユーザデバッガ（ＡＵＤ）５、及びテストロジック（ＴＳＴ）６が結合されている。前記ローカルバスＬ−Ｂｕｓと内部バスＩ−Ｂｕｓとの間にはアドレス変換バッファ（ＴＬＢ）１０、キャッシュメモリ（Ｃａｃｈｅ）１１及びそれらの制御ユニット（ＣＣＮ）１２が配置されている。内部バスＩ−Ｂｕｓはバスコントローラ（ＢＳＣ）１３を介してペリフェラルバスＰ−Ｂｕｓに接続される。ペリフェラルバスＰ−Ｂｕｓには、特に制限されないが、シリアルコミュニケーションインタフェース（ＳＣＩ）２０、タイマカウンタ（ＴＭＵ）２１、アナログ信号をディジタル信号に変換するアナログ・ディジタル変換回路（ＡＤＣ）２２、ディジタル信号をアナログ信号に変換するディジタル・アナログ変換回路（ＤＡＣ）２３、及びダイレクトメモリアクセスコントローラ（ＤＭＡＣ）２４が結合されている。
第２図には代表的に２個の入出力ポート回路３０，３１が示されている。入出力ポート回路３０はバスコントローラ１３に接続され、外部アドレスバスやデータバスとの接続などに利用可能なインタフェースポートとされる。他方の入出力ポート３１は前記ペリフェラルバスＰ−Ｂｕｓに結合された周辺回路などのための外部インタフェースポートとして利用可能にされる。
前記ＣＰＵ２は、特に制限されないが、汎用レジスタや算術論理演算器で代表される演算部と、プログラムカウンタなどの制御用レジスタ群、そして命令のフェッチや解読並びに命令実行手順を制御したり演算制御を行う命令制御部などを有する。ＣＰＵ２は外部メモリなどから命令をフェッチし、その命令を命令デコーダにて解読することにより、当該命令に応じたデータ処理を行う。
前記ＤＳＰ３は、それ専用のバスＸ−Ｂｕｓ，Ｙ−Ｂｕｓを介してＸＹメモリ（ＸＹＭＥＭ）１３に接続される。ＸＹメモリ１３は内部バスＩ−Ｂｕｓにもインタフェースされる。メモリコントローラ（ＸＹＣＮＴ）１４はＸＹメモリ１３に対するＤＳＰ３からのアクセス要求と内部バスＩ−Ｂｕｓ側からのアクセス要求とを監視し、アクセス要求の調停などを行なう。前記ＸＹメモリ１３はＣＰＵ２のワーク領域としても利用可能にされている。ＣＰＵ２はＤＳＰ３のためにデータフェッチを行なうだけでなく、ＤＳＰ３のための固定小数点命令を含む全ての命令をフェッチする。
マイクロコンピュータ１は、特に制限されないが、３２ビットの仮想アドレスで規定される仮想アドレス空間と２９ビットの物理アドレスで規定される物理アドレス空間を扱う。仮想アドレスを物理アドレスに変換するためのアドレス変換情報は仮想ページ番号とそれに対応される物理ページ番号を含んでいる。アドレス変換テーブルはマイクロコンピュータ１の図示を省略する外部メモリに形成される。図示を省略する外部メモリは、入出力ポート回路３０に接続されることになる。アドレス変換テーブルのアドレス変換情報のうち、最近利用されたものが前記アドレス変換バッファ（ＴＬＢ）１０に格納されることになる。アドレス変換バッファ１０はデータ及び命令のアドレス変換情報を有し、データフェッチ又は命令フェッチのためにＣＰＵ２がローカルバスＬ−ｂｕｓに出力する仮想アドレスの仮想ページ番号に応ずる物理ページ番号をアドレス変換情報から連想検索する。検索の結果、目的とするアドレス変換情報がある場合（ＴＬＢヒット）、そのアドレス変換情報を用いて、当該仮想アドレスを物理アドレスに変換する。前記検索の結果、目的とするアドレス変換情報がない場合（ＴＬＢミス）、目的とするアドレス変換情報を前記外部メモリ上のアドレス変換テーブルから読み込む。上記アドレス変換動作は前記制御ユニット１２が制御する。
キャッシュメモリ１１は、特に図示はしないが、４ウェイ・セットアソシアティブ形式の連想メモリ部を備える。連想メモリ部に対するインデックスは論理アドレスの一部を用いて行われ、エントリのタグ部には物理アドレスが保有され、インデックスされたタグ部はその論理アドレスが物理アドレスと比較され、その比較結果に応じてキャッシュミス／ヒットが判定される。
前記キャッシュメモリ１１は、データフェッチ又は命令フェッチに際してアドレス変換バッファ１０などを介して変換された物理アドレスを受け取り、これに基づいて上述の通りキャッシュエントリの連想検索を行う。検索結果がリードピットであれば、ヒットに係るキャッシュラインからその物理アドレスに応ずるデータがローカルバスＬ−ｂｕｓに出力される。検索結果がリードミスであれば、ミスに係るデータを含む１キャッシュライン分のデータがバスコントローラ１３及び入出力ポート回路３０を介して外部メモリから読み込まれて、キャッシュフィルが行われる。これによってキャッシュミスに係るデータが前記ローカルバスＬ−ｂｕｓに読出される。検索結果がライトヒットした場合、キャッシュ動作モードがコピーバックモードならばヒットしたエントリにデータを書き込み、当該エントリのダーティービットをセットする。ライトスルーモードではヒットしたエントリにデータを書き込むと共に外部メモリへのデータの書込みも併せて行われる。検索結果がライトミスである場合、コピーバックモードならキャッシュフィルを行うと共にダーティービットをセットしてタグアドレスを更新し、フィルを行ったキャッシュラインにデータを書き込む。ライトスルーモードの場合には外部メモリに対してのみ書込みを行う。
キャッシュフィルはキャッシュラインのデータを前記図示を省略する外部メモリから読み込む動作であり、読み込んだデータをキャッシュラインに書込むためにはキャッシュエントリのリプレースが行なわれる。このとき、無効なキャッシュエントリがある場合には当該無効なキャッシュエントリがリプレースされる。無効なキャッシュエントリが無い場合、例えば、ＬＲＵ（Ｌｅａｓｔ  Ｒｅｃｅｎｔｌｙ  Ｕｓｅｄ）等の論理に従って最も最近利用されていないキャッシュエントリをリプレースの対象とする。リプレース制御などは前記制御ユニット１２が行なう。
前記バスコントローラ１３は、ＣＰＵ２やＤＭＡＣ２４によるアクセス対象回路（アクセス対象とされるアドレスエリア）に応じて、アクセスデータサイズ、アクセスタイム、ウェイトステートの挿入制御などを行なって、バスサイクルを制御する。
上記マイクロコンピュータ１はクロックパルスジェネレータ（ＣＰＧ）１５から出力されるクロック信号に同期動作される。マイクロコンピュータ１の内外からの割込み要求や例外処理要求に対するマスク処理や調停は割込みコントローラ（ＩＮＴＣ）１６が行なう。
マイクロコンピュータ１は、評価専用のマイクロコンピュータではなく、所謂実チップであるが、ユーザブレークコントローラ４、ユーザデバッガ５、及び代替メモリ（ＡＳＥＲＡＭ）１７によって、ある程度のデバッグ機能を実現している。代替メモリ１７は例えばＣＰＵ２が実行するユーザプログラム領域などに利用することができる。
前記ユーザブレークコントローラ４は、命令アドレスなどのブレーク条件が設定され、設定されたブレーク条件の成立を監視し、成立を検出したとき、ＣＰＵ２によるユーザプログラムの実行を停止される。ユーザプログラムの実行停止はブレーク割り込みなどを用いる。ブレーク条件の設定は、後述するバウンダリ制御回路１８を用いて行なうことができる。
前記ユーザデバッガ５は、ＣＰＵ２による分岐命令実行や割込み発生によりＣＰＵ２の実行命令に分岐が発生したとき、これを検出し、分岐先アドレスと分岐元アドレスを計算できるデータ（分岐トレースデータ）を生成して外部に出力可能にする。分岐トレースデータの出力は外部端子Ｐｊ〜Ｐｊ＋５を介して行なう。詳細は後述するが、外部端子Ｐｊ〜Ｐｊ＋５は分岐トレースデータの出力用端子ＡＵＤＣＫ，ＡＵＤＳＹＮＣ，ＡＵＤＡＴＡ０，ＡＵＤＡＴＡ１，ＡＵＤＡＴＡ２，ＡＵＤＡＴＡ３として専用化されておらず、入出力ポート回路３０のポート端子ＰＯＲＴと兼用されている。どちらの端子機能を選択するかはポートコントロールレジスタ（ＰＣＲ１）３００の設定状態に従って決定される。前記ユーザデバッガ５はテスト制御回路とみなされる。
マイクロコンピュータはバウンダリスキャン機能を有する。この機能を実現するバウンダリスキャン回路は、入出力ポート回路３０，３１に接続する外部端子Ｐ０〜Ｐｎの所定の端子に対応されて配置されたバウンダリスキャンセルとバウンダリスキャン制御回路（ＳＤＩ）１８とを有する。前記バウンダリスキャン制御回路１８はテスト制御回路とみなされる。特に制限されないが、バウンダリスキャンセルが設けられていない端子は、クロック入力端子、バウンダリスキャン制御用のテストアクセス端子、パワーオンリセット端子などとされる。第２図にはバウンダリスキャンセルは図示を省略してあるが、実際には入出力ポート回路３０，３１に含まれている。バウンダリスキャンに用いられる制御用の外部端子はＰ１〜Ｐ５とされる。当該端子Ｐ１〜Ｐ５はバウンダリスキャン用の端子ＴＲＳＴ，ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯに専用化されず、入出力ポート回路３１のポート端子ＰＯＲＴと兼用されている。どちらの端子機能を選択するかはポートコントロールレジスタ（ＰＣＲ２）３０１の設定状態に従って決定される。
第３図にはバウンダリスキャンセルの概略が示されている。バウンダリスキャンセル４０は各外部端子に付加されている、マスク・スレーブの構成を有する。各バウンダリスキャンセル４０はマスタ段が直列的に順次接続され、シフトレジスタとして機能されるバウンダリスキャンレジスタを構成する。バウンダリスキャンレジスタの入力は端子ＴＤＩに接続され、バウンダリスキャンレジスタの出力端子はＴＤＯに接続される。バウンダリスキャンセル４０のマスタ段はシフト動作を行なうと共に、外部端子又は内部回路からのデータの取り込みを行なう。スレーブ段は、外部端子又は内部回路にデータを送る。マスタ段及びスレーブ段の動作はバウンダリスキャン制御回路（ＳＤＩ）１８によって制御される。バウンダリスキャン動作モードが設定されていない場合には、外部端子と内部回路との間はスルーとされ、バウンダリスキャンセルは機能されない。第３図において内部回路の一例としてポートレジスタ３２が代表的に示されている。
第４図には入力端子に対応して設けられたバウンダリスキャンセルの詳細な一例が示される。入力バッファはオアゲート４１で代表的に図示されている。マルチプレクサ４２は入力端子からの信号又は前段のバウンダリスキャンセル（前段セル）の出力を選択してラッチ回路４３に供給する。前記バウンダリスキャンレジスタにシフト動作が指示されたとき、信号ＳＨＩＦＴ−ＤＲによって前段セルからの入力が選択される。ラッチ回路４３の出力は次段のバウンダリスキャンセル（次段セル）に接続される。ラッチ回路４３のラッチ動作はクロック信号ＣＬＯＣＫ−ＤＲによって制御される。入力イネーブル信号はマルチプレクサ４４を介してオアゲート４１に与えられる。マルチプレクサ４４はバウンダリスキャン動作の種類に応じた制御信号ＭＯＤＥ１によって選択制御される。例えば、バウンダリスキャンレジスタがシフト動作を行なうとき、ローレベル固定信号ＦＩＸＬＯＷが選択され、オアゲート４１の入力動作が禁止される。
第５図には出力端子に対応して設けられたバウンダリスキャンセルの詳細な一例が示される。４５はトライステート出力バッファである。マルチプレクサ４６は内部回路からの信号又は前段セルの出力を選択してマスタラッチ回路４７に供給する。バウンダリスキャンレジスタにシフト動作が指示されたとき、信号ＳＨＩＦＴ−ＤＲによって前段セルからの入力が選択される。マスタラッチ回路４７の出力は次段のバウンダリスキャンセル（次段セル）とスレーブラッチ回路４８に接続される。マスタラッチ回路４７のラッチ動作はクロック信号ＣＬＯＣＫ−ＤＲによって制御され、スレーブラッチ回路４８のラッチ動作はクロック信号ＵＰＤＡＴＥ−ＤＲによって制御される。スレーブラッチ回路４８の出力又は内部回路からの信号はマルチプレクサ４９で選択されてトライステートバッファ４５に供給される。マルチプレクサ４９はバウンダリスキャン動作の種類に応じた制御信号ＭＯＤＥ１によって選択制御される。
トライステートバッファ４５の出力イネーブル信号に関しても、前記同様のマルチプレクサ５０、マスタラッチ回路５１、スレーブラッチ回路５２、及びマルチプレクサ５３が設けられている。
第６図には入出力端子に対応して設けられたバウンダリスキャンセルの詳細な一例が示される。同図の構成は、第４図及び第５図の構成を組合わせたものであり、その詳細な説明は省略する。
第１図にはバウンダリスキャン回路の詳細な一例が示される。同図において、前記バウンダリスキャンセル４０を直列に接続して成るバウンダリスキャンレジスタは１８０で示してある。バウンダリスキャンレジスタ１８０は前述の通り入出力ポート回路３０、３１に含まれる。第１図には入出力ポート回路３１に対応される外部端子として前記兼用端子Ｐ１〜Ｐ５及びモード端子ＡＳＥＭＤ０が代表的に示されている。前記兼用端子Ｐ１〜Ｐ５はマルチプレクサ３０３〜３０７を介してポートデータレジスタ３０２とバウンダリスキャン制御回路１８に選択的に接続される。ポートデータレジスタ３０２は入出力ポート回路３１に本来備えられている入出力用のデータラッチを構成する。マルチプレクサ３０３〜３０７の選択状態はポートコントロールレジスタ３０１の状態によって決定される。すなわち、ポートコントロールレジスタ３００及び３０１は外部端子の機能を決定するための機能決定回路とみなされる。前記ポートデータレジスタ３０２及びポートコントロールレジスタ３０１は所定の内部回路に接続されているが、ここでは、その内部回路の図示は省略してある。
バウンダリスキャン制御回路１８は、テストアクセスコントローラ（ＴＡＢコントローラ）１８１、インストラクションレジスタ１８２、デコーダ１８３、バイパスレジスタ１８４、その他のレジスタ１８５、セレクタ１８６、及びマルチプレクサ１８７を有する。バウンダリスキャンレジスタ１８０、バイパスレジスタ１８４、その他のレジスタ１８５は、インストラクションレジスタ１８２に対してデータレジスタと総称する。この例では、バウンダリスキャンのテスト端子は５個の端子ＴＲＳ，ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯである。端子ＴＤＩ、ＴＤＯはバウンダリスキャンで用いるレジスタの外部とのインタフェース端子、端子ＴＣＫはテスト動作の同期クロック端子、ＴＭＳはＴＣＫに同期した状態遷移のためのコントロール信号である。端子ＴＲＳＴはバウンダリスキャン制御回路１８のリセット端子である。
前記ＴＡＰコントローラ１８１は端子ＴＲＳＴ，ＴＣＫ，ＴＭＳからの入力信号を受け、ＴＣＫに同期してＴＭＳが“０”か“１”かによって制御状態を遷移させるステートマシンとされる。このＴＡＰコントローラ１８１が形成するステータスはデコーダ１８３に供給される。インストラクションレジスタ１８２にはテストモードの種類を決定するためのインストラクションが端子ＴＤＩからロードされる。デコーダ１８３がインストラクションをデコードすることによってバウンダリスキャン制御回路１８のテストモードが決定される。ＴＡＢコントローラ１８１は、端子ＴＲＳＴによりリセットされ又はパワーオンリセットされると、初期化され、ＴＭＳの値に従ってインストラクションレジスタ１８２を選択するか、データレジスタを選択するかが決定され、それに応じてインストラクションレジスタにインストラクションがロードされ、或いはデータレジスタにデータがロードされる。データレジスタの内のどのレジスタを選択するか、また、セレクタ１８６やマルチプレクサ１８７の選択態様は、インストラクションのデコード結果に従って決定される。選択された動作モードに従ったテスト動作はステートマシンのステータスによって遷移され、例えば選択されたデータレジスタに対するシフト動作のシフト回数などはＴＣＫに同期する端子ＴＭＳの変化の状態にしたがって制御されることになる。
インストラクションによってバイパスモードが設定されると、入力端子ＴＤＩはバイパスレジスタ１８４から直接出力端子ＴＤＯに接続され、シフトレジスタ構成のバウンダリスキャンレジスタ１８０を経由しない。バウンダリスキャン機能を有する半導体装置は回路ボード上で全てのバウンダリスキャンレジスタ１８０が１本のレジスタのように接続されるが、その中の一つの半導体装置のバウンダリスキャンレジスタだけをアクセスしたいとき、他の半導体装置に関して前記バイパスモードを設定する。例えば、第７図に例示されるようにバウンダリスキャンのチェーンに３個の半導体装置が接続されているとき、真ん中の半導体装置だけをバウンダリスキャンによって動作テストしたいとき、その両側の半導体装置に対してバイパスモードを設定すればよい。
インストラクションによってチップ間配線テストが設定されると、バウンダリスキャンレジスタ１８０によってチップ内部はチップの外部端子から切り離され、出力用外部端子に対応されるバウンダリスキャンセルからチップ外部にデータを出力し、入力用外部端子に対応されるバウンダリスキャンセルでチップ外部から信号を取り込むことによって、チップ間配線及び入出力ポート回路のテストを行なうことができる。チップ間配線テストモードを設定した後は、バウンダリスキャンレジスタ１８０を用いたテストシーケンスの繰返しになる。すなわち、Ｓｈｉｆｔ−ＤＲで出力用外部端子のバウンダリスキャンセルのマスタ段に端子ＴＤＩからテストデータをロードし、これをＵｐｄａｔｅ−ＤＲでスレーブ段に転送して出力用外部端子から出力し、また、入力用外部端子に対応されるバウンダリスキャンセルで信号を取り込み、取り込んだ信号をバウンダリスキャンレジスタ１８０を介して端子ＴＤＯにシフトアウトしながら、次のテストデータを端子ＴＤＩからバウンダリスキャンレジスタ１８０にシフトインする。この操作を繰り返すことにより、第８図に例示されるようなデータの流れに対して、チップ間配線の状態を評価することができる。
インストラクションレジスタ１８２にロードされたインストラクションによって、ユーザブレークコントローラ４へのデータロード動作が設定されると、第１図に示されるように、端子ＴＤＩからシフトインされたユーザブレーク条件がその他のレジスタ１８５に入力され、当該レジスタ１８５のブレーク条件がセレクタ１８６を介してユーザブレークコントローラ４に供給される。
インストラクションレジスタ１８２にロードされたインストラクションによって、代替メモリ１７へのプログラムなどの転送動作が設定されると、第１図に示されるように、端子ＴＤＩからシフトインされたユーザプログラムがその他のレジスタ１８５に入力され、当該レジスタ１８５のユーザプログラムがセレクタ１８６を介して代替メモリ１７に供給される。
第９図には前記バウンダリスキャン用及びデバッグ用の兼用端子に対するマルチプレクス制御の構成が全体的に示されている。兼用外部端子Ｐ１〜Ｐ５の機能選択はポートコントロールレジスタ３０１の状態に従って前記マルチプレクサ３０４〜３０７が行なう。同様に、兼用外部端子Ｐｊ〜Ｐｊ＋５の機能選択はポートコントロールレジスタ３００の状態に従ってマルチプレクサ３１０〜３１５が行なう。
前記ポートコントロールレジスタ３００，３０１は、パワーオンリセット時に所定の状態に初期化される。また当該レジスタ３００，３０１はＣＰＵ２によってリード・ライト可能にされる。すなわち、ポートコントロールレジスタ３００，３０１は内部バスＰ−Ｂｕｓ，Ｉ−Ｂｕｓ，Ｌ−Ｂｕｓを介してＣＰＵ２によってアクセス可能にされる。前記ユーザデバッガ５は、パワーオンリセットとは別に、前記兼用端子Ｐ１にリセット端子ＴＲＳＴの機能が選択されたとき当該端子ＴＲＳＴを介して個別的にリセット可能にされる。
第１０図には前記ポートコントロールレジスタ３００，３０１の一例が示される。第１０図に例示されるコントロールレジスタは２ビットを一単位として外部端子の機能を決定する。例えば第１１図に例示される２ビットＰＸｎＭＤ１，ＰＸｎＭＤＯはその論理値の組み合わせによって外部端子の機能を決定する。例えば、ＰＸｎＭＤ１，ＰＸｎＭＤ０＝０，０のとき（その他の機能選択）、端子Ｐ１〜Ｐ５はバウンダリスキャン用のテストアクセス端子ＴＲＳＴ，ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯとしての機能選択が行なわれる。ＰＸｎＭＤ１，ＰＸｎＭＤ０が０，０以外のとき端子Ｐ１〜Ｐ５はポート端子ＰＯＲＴとしての機能が選択される。
第１２図には前記ポートコントロールレジスタ３００，３０１の一例としてその１ビットの構成が示される。第１２図においてＲＥＳＥＴは外部信号としてのパワーオンリセット信号であり、ｎｒｘ＿ｒｅｓｅｔはその内部信号である。３２０はポートコントロールレジスタ３００，３０１の１ビット分のラッチ回路、例えばマルチプレクサ３０３〜３０７の選択制御ビットである。ラッチ回路３２０のデータ入力端子はペリフェラルバスＰ−Ｂｕｓの１ビットのデータ信号線に結合され、ラッチ回路３２０のデータ出力端子はインバータを介してマルチプレクサ３０３に向けて選択制御信号ｐｘｘｍｄ１を出力する。この信号ｐｘｘｍｄ１の論理値が前記第１１図のビットＰｘｎＭＤ１，ＰＸｎＭＤ０の論理値に対応される。また、ラッチ回路３２０の出力は出力ゲート３２１を介して前記ペリフェラルバスＰ−Ｂｕｓの１ビットのデータ信号線に伝達可能にされる。パワーオンリセットによってラッチ回路３２０は論理値“１”（ハイレベル）をラッチし、これによって、マルチプレクサ３０３〜３０７は端子Ｐ１〜Ｐ５をバウンダリスキャン制御回路１８に接続して当該端子Ｐ１〜Ｐ５にアクセス制御端子ＴＲＳＴ，ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯの機能が選択される。
デバッグ用の兼用端子Ｐｊ〜Ｐｊ＋５についても、パワーオンリセット時にデバッグ用端子機能を選択する必要性がある。デバッグ機能は、ＣＰＵ２に命令を実行させてオンボードで行なう。しかし、ＣＰＵの初期化ルーチンが通常と異なるため、前記バウンダリスキャン用端子と同様に、ポートコントロールレジスタ３００についても、パワーオンリセットによって端子Ｐｊ〜Ｐｊ＋５にデバッグ用端子機能を選択するように構成することが求められる。
第１３図にはパワーオンリセット時における前記兼用端子の初期的な接続先をパワーオンリセット時の外部条件、例えばモード信号ＡＳＥＭＯＤ０の論理値に従って可変に決定できる構成が示される。第１３図は第１１図に例示された１ビットＰＸｎＭＤ１の構成を例示する。ＰＸｎＭＤ０は第１２図と同じでよい。
第１３図においてＲＥＳＥＴは外部信号としてのパワーオンリセット信号であり、ｎｒｘ＿ｒｅｓｅｔはその内部信号である。ＡＳＥＭＤ０は外部信号としてのモード信号である。３２２はラッチ回路であり、パワーオンリセット信号ＲＥＳＥＴが論理値“０”にアサートされたとき、ラッチ動作を行なう。したがって、信号ｐｘ＿ａｓｍはパワーオンリセット信号ＲＥＳＥＴとモード信号ＡＳＥＭＤ０が共に論理値“０”にアサートされて初めて論理値“１”にされる。３２３，３２４は前記ビットＰＸｎＭＤ１に対応される１ビット分のラッチ回路、例えばマルチプレクサ３０３〜３０７の選択制御ビットである。パワーオンリセット時に論理値“１”にされる内部信号ｎｒｘ＿ｒｅｓｅｔにより、ラッチ回路３２３は論理値“１”（ハイレベル）、ラッチ回路３２４は論理値“０”（ローレベル）をラッチする。それらラッチ回路３２３，３２４の出力を受ける選択論理３２５は、前記信号ｐｘ＿ａｓｍの論理値に従って論理値“１”又は論理値“０”を選択する。選択論理３２５の出力はインバータを介して反転され、これがマルチプレクサ３０３〜３０３の選択制御信号ｐｘｘｍｄ１とされる。この信号ｐｘｘｍｄ１の論理値が前記第１１図のビットＰｘｎＭＤ１論理値に対応される。すなわち、パワーオンリセット時に、信号ＡＳＥＭＤ０が論理値“０”のとき、ＰｘｎＭＤ１（＝ｐｘｘｍｄ１）が論理値“０”にされて端子Ｐ１〜Ｐ５にはテストアクセス端子の機能が初期設定され、これに対して、信号ＡＳＥＭＤ０が論理値“１”のときはＰｘｎＭＤ１（＝ｐｘｘｍｄ１）が論理値“１”にされて端子Ｐ１〜Ｐ５にはポート端子の機能が初期設定される。また、ラッチ回路３２３，３２４のデータ入力端子はペリフェラルバスＰ−Ｂｕｓの１ビットのデータ信号線に結合され、ラッチ回路３２３，３２４のデータ出力に対しても上記同様の選択論理３２６を有する。この選択論理３２６は、前記信号ｐｘ＿ａｓｍの論理値に従って論理値“１”又は論理値“０”を選択する。選択論理３２６の出力は反転出力ゲート３２７を介してペリフェラルバスＰ−Ｂｕｓの信号線に当てられる。このようにして前記信号線に与えられる信号は前記信号ｐｘｘｍｄ１の論理値と整合している。
デバッグ用の兼用端子Ｐｊ〜Ｐｊ＋５に対する機能設定に関してもポートコントロールレジスタ３０１に第１３図の構成を採用することができる。
第１４図には第１３図の構成を採用した場合にバウンダリスキャンを開始するまでの手順が示される。信号ＲＥＳＥＴによるパワーオンリセットと共に信号ＡＳＥＭＤ０をアサートすることにより、テストアクセス端子ＴＤＩ，ＴＤＯ，ＴＲＳＴ，ＴＭＳ，ＴＣＫの機能が選択され、その後、バウンダリスキャン制御回路１８がリセット端子ＴＲＳＴからリセットされて、バウンダリスキャンが可能にされる。尚、前述のように、前記マイクロコンピュータ１にはバウンダリスキャンの対象とされない外部端子があり、それは、クロック端子、バウンダリスキャン制御用のテストアクセス端子、リセット端子ＲＥＳＥＴなど、バウンダリスキャン動作の制御に必須な端子とされる。
第１５図には第２図のマイクロコンピュータ１のパッケージされた構造の一例が示される。同図に示される構造は、ＢＧＡ形式の外部端子を有するＣＳＰ構造の一例であり、回路基板に面実装される構造とされる。
半導体装置としてのマイクロコンピュータ１は、ベース基板６０にマイクロコンピュータチップ６１が搭載されてボンディングされ、表面が樹脂封止体６２で覆われて構成される。第１６図は第１５図のマイクロコンピュータ１の樹脂封止体６２を省略した平面図である。前記ベース基板６０は、第１７図の側面断面図及び第１８図の平面図に例示されるように、表面の中央部がマイクロコンピュータチップ６１の搭載領域６３とされ、その周囲にはマイクロコンピュータチップ６１の電極パッドにボンディングされる電極６４が多数配設され、更にその外縁には電源配線などの周回配線６５、６６が形成されている。ベース基板６０の裏面には前記外部端子Ｐ１〜Ｐｎを総称する外部端子６７がアレイ状に多数配置され、外部端子６７と前記電極６４及び周回配線６５，６６とはスルーホール６８と裏面配線６９とを介して接続されている。第１５図の例では、前記電極６４はマイクロコンピュータチップ６１の電極パッドとワイヤボンディングされている。７０で示されるものはボンディングワイヤである。
以上説明したバウンダリスキャン機能を有するマイクロコンピュータコンピュータ１は、テストアクセス端子ＴＲＳＴ，ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯを専用化しなくても済むから、外部端子のピン互換性を保証してバウンダリスキャン機能をマイクロコンピュータに搭載することができる。搭載されたバウンダリスキャン機能を利用しない設定にすれば、或いは、バウンダリスキャン機能を利用しても当該兼用端子のポート機能を用いない利用形態では、バウンダリスキャン機能を搭載する以前の同種のマイクロコンピュータとの外部端子に関する完全互換性を保証することができる。
パワーオンリセットによって前記兼用端子Ｐ１〜Ｐ５を前記バウンダリスキャン回路に接続する状態を初期状態とすることにより、マイクロコンピュータ１の外部端子と配線基板との電気的な接続不良をバウンダリスキャン機能を用いて確実に検証する事ができる。仮にそのような初期状態を得ることができない場合には、内部回路を実際に動作させて（例えばＣＰＵにプログラムを実行させて）兼用端子をバウンダリスキャン回路に接続する制御を行なわなければならないが、そもそも外部端子と回路基板との電気的接続不良を検証しようとするとき、接続不良があれば内部回路の正常動作を保証できず、バウンダリスキャン機能を用いた電気的な接続不良の検査そのものが不可能になってしまう。
パワーオンリセット時の外部条件（例えばモード信号ＡＳＥＭＤ０の論理値）に従って前記兼用端子Ｐ１〜Ｐ５の接続先を初期的に決定するように構成するので、兼用端子Ｐ１〜Ｐ５をポート回路に接続する状態を初期状態として選択可能であり、バウンダリスキャン機能を利用しない回路ボードに上記マイクロコンピュータ１が実装されている場合を考慮すれば、その使い勝手が向上する。
前記ポートコントロールレジスタが内部バスを介して前記ＣＰＵによってアクセス可能にされているとき、前記第１３図の構成を採用することにより、ポートコントロールレジスタ３０１によるマルチプレクサ３０３〜３０７の制御値とＣＰＵ２によるポートコントロールレジスタ３０１のアクセス値との不一致という形式的矛盾による誤解を解消することができる。
前記バウンダリスキャン回路に、前記テストアクセス端子から入力したブレーク条件データを前記ユーザブレークコントローラ４にシフトインする機能を割り当て、また、代替ＲＡＭ１７にユーザプログラムなどをシフトインする機能を割り当て、更に、前記ユーザデバッガ５で生成された分岐トレースデータを外部に出力する端子を兼用端子Ｐｊ〜Ｐｊ＋５とすることにより、外部端子の数を増やすことなくマイクロコンピュータ１にデバッグ機能を搭載できる。
第１９図には前記マイクロコンピュータ１を用いた電子回路の一例が示される。この電子回路は配線基板８０に前記マイクロコンピュータ１とその他の半導体装置８１，８２が搭載されて構成されている。マイクロコンピュータ１においては前述の通りバウンダリスキャンのためのテストアクセス端子が他のポート端子と兼用されている。他の半導体装置８１，８２もバウンダリスキャン機能を有するが、テストアクセス端子は専用端子であっても、上述の兼用端子であってもよい。要するに、半導体装置のパッケージサイズに対して外部端子の数に余裕がある場合、或いはバウンダリスキャン機能を有しない同種類の半導体装置との間でピン配置に関する互換性が必要でない場合には、テストアクセス端子は専用端子であっても支障はない。
第１９図において、回路基板８０には、前記マイクロコンピュータ１の前記兼用端子が接続される第１の配線８５Ａ，８５Ｂと前記半導体装置の前記兼用端子を除く外部端子が接続される第２の配線８６とが形成されている。マイクロコンピュータ１の外部端子は面実装可能にパッケージの一面にアレイ状に配置されている。パッケージの裏にアレイ状に外部端子が配置されていてもマイクロコンピュータ１と回路基板８０との接続不良をバウンダリスキャン回路を用いて簡単に検証することができる。回路基板８０の上の第１の配線８５Ａはバウンダリスキャン専用配線とされる。したがって、バウンダリスキャン機能を利用するとき、回路ボード上においてテストアクセス端子として機能される前記兼用端子Ｐ１〜Ｐ５は入出力ポート回路との信号伝達には一切利用できなくなる。したがって、テストアクセス端子と兼用され得る外部端子は、利用される機会が相対的に少ないと判断される信号入出力機能に割り当てられた外部端子とされている。デバッグ用回路との接続に兼用される外部端子Ｐｊ〜Ｐｊ＋５に関しても事情は同じである。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
例えば、マイクロコンピュータの内蔵モジュールの種類や内部バスの構成は第２図で説明した内容に限定されず適宜変更可能である。また、テストアクセス端子は上記の例に限定されず、リセット端子ＴＲＳＴを省略してもよい。更に、テストアクセス端子はＩＥＥＥ  Ｓｔｄ  １１４９．１の規格外の端子であってもよい。また、面実装形式のＣＳＰ構造はＢＧＡに限定されず、その他の外部端子構造であってもよい。
産業上の利用可能性
本発明は、マイクロコンピュータに限定されず、バウンダリスキャン機能を搭載し、或いはデバッグ機能を搭載するその他の半導体装置に広く適用することができる。
【図面の簡単な説明】
第１図はバウンダリスキャン回路の詳細な一例を示すブロック図である。
第２図は本発明に係る半導体装置の一実施例であるマイクロコンピュータのブロック図である。
第３図はバウンダリスキャンセルの概略を示す説明図である。
第４図は入力端子に対応して設けられたバウンダリスキャンセルの詳細な一例を示す論理回路図である。
第５図は出力端子に対応して設けられたバウンダリスキャンセルの詳細な一例を示す論理回路図である。
第６図は入出力端子に対応して設けられたバウンダリスキャンセルの詳細な一例を示す論理回路図である。
第７図はバイパスモードの説明図である。
第８図はチップ間配線テストモードの説明図である。
第９図はバウンダリスキャン用及びデバッグ用の兼用端子に対するマルチプレクス制御の構成を全体的に示すブロック図である。
第１０図はポートコントロールレジスタの一例フォーマット図である。
第１１図はコントロールレジスタの２ビットによる端子機能初期設定モードの説明図である。
第１２図はポートコントロールレジスタの１ビットの構成の第１の例を示す論理回路図である。
第１３図はポートコントロールレジスタの１ビットの構成の第２の例を示す論理回路図である。
第１４図は第１３図の構成を採用した場合にバウンダリスキャンを開始するまでの手順を示しタイミングチャートである。
第１５図は第２図のマイクロコンピュータのパッケージされた構造の一例を示す縦断面図である。
第１６図は第１５図のマイクロコンピュータの樹脂封止体を省略した平面図である。
第１７図はベース基板の縦断面図である。
第１８図はベース基板の平面図である。
第１９図はマイクロコンピュータを用いた電子回路の一例を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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