(57)【特許請求の範囲】
【請求項１】
第１の電源電圧が供給される第１の電源端子と、
第２の電源電圧が供給される第２の電源端子と、
前記第１の電源電圧と論理回路の基準電位である第３の電源電圧との間を論理振幅とする第１の論理信号が入力する第１の入力端子と、
前記第１の論理信号の反転信号である第２の論理信号が入力する第２の入力端子と、
第１の導通路と第１のゲート電極を有し、前記第１の入力端子に前記第１の導通路の一端が接続され、前記第１のゲート電極が前記第１の電源端子に接続された第１導電型の第１のＭＩＳＦＥＴと、
第２の導通路と第２のゲート電極を有し、前記第２の入力端子に前記第２の導通路の一端が接続され、前記第２のゲート電極が前記第１の電源端子に接続された第１導電型の第２のＭＩＳＦＥＴと、
第３の導通路と第３のゲート電極を有し、前記第１の導通路の前記他端に前記第３の導通路の一端が接続され、前記第３のゲート電極に前記第２の電源端子が接続された第１導電型の第３のＭＩＳＦＥＴと、
第４の導通路と第４のゲート電極を有し、前記第２の導通路の前記他端に前記第４の導通路の一端が接続され、前記第４のゲート電極に前記第２の電源端子が接続された第１導電型の第４のＭＩＳＦＥＴと、
第５の導通路と第５のゲート電極を有し、前記第５の導通路の一端が前記第２の電源端子に接続され、前記第５の導通路の他端が前記第３の導通路の前記他端に接続され、前記第５のゲート電極が前記第４の導通路の前記他端に接続された第２導電型の第５のＭＩＳＦＥＴと、
第６の導通路と第６のゲート電極を有し、前記第６の導通路の一端が前記第２の電源端子に接続され、前記第６の導通路の他端が前記第４の導通路の前記他端に接続され、前記第６のゲート電極が前記第３の導通路の前記他端に接続された第２導電型の第６のＭＩＳＦＥＴと、
前記第３の導通路の前記他端に接続され、第１の出力信号が出力される第１の出力端子と、
前記第４の導通路の前記他端に接続され、前記第１の出力信号の反転信号である第２の出力信号が出力される前記第２の出力端子と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記第１の電源電圧が前記第２の電源電圧よりも大であるとき、前記第１の出力信号は前記第１の入力信号より振幅が小さく、
前記第１の電源電圧が前記第２の電源電圧よりも小であるとき、前記第１の出力信号は前記第１の入力信号より振幅が大きいことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１の電源電圧と前記第２の電源電圧は論理回路の基準電位である前記第３の電源電圧に対して正であり、前記第１、第２、第３及び第４のＭＩＳＦＥＴの各々はｎチャネル型のＭＩＳＦＥＴであり、前記第５及び第６のＭＩＳＦＥＴはｐチャネル型のＭＩＳＦＥＴであることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記第１、第２、第３及び第４のｎチャネル型のＭＩＳＦＥＴのウエル電位は前記第３の電源電圧に等しいことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第１、第２、第３及び第４のｎチャネル型のＭＩＳＦＥＴはｐ型の同一のウェル内に形成されていることを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
前記第１の電源電圧と前記第２の電源電圧は論理回路の基準電位である前記第３の電源電圧に対して負であり、前記第１、第２、第３及び第４のＭＩＳＦＥＴの各々はｐチャネル型のＭＩＳＦＥＴであり、前記第５及び第６のＭＩＳＦＥＴの各々はｎチャネル型のＭＩＳＦＥＴであることを特徴とする請求項１に記載の半導体集積回路。
【請求項７】
前記第１、第２、第３及び第４のｐチャネル型のＭＩＳＦＥＴのウエル電位は前記第１の電源電圧に等しいことを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記第１、第２、第３及び第４のｐチャネル型のＭＩＳＦＥＴはｎ型の同一のウェル内に形成されていることを特徴とする請求項６に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複数の電源を用いて動作する半導体集積回路に関し、特にレベル変換回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の集積度の向上は著しく、ギガビット級の半導体メモリでは１チップに数億個の半導体素子が、６４ビットのマイクロプロセッサでは１チップに数百万個から１千万個の半導体素子が集積されるようになっている。集積度の向上は素子の微細化によって達成され、１ＧビットＤＲＡＭ（Dynamic Random Access Memory）においては、０．１５マイクロメートルのゲート長のＭＯＳトランジスタが用いられ、更に集積度が高まると０．１マイクロメートル以下のゲート長のＭＯＳトランジスタが用いられるようになる。
【０００３】
このような微細ＭＯＳトランジスタに於いては、ホットキャリア生成によるトランジスタの特性の劣化やＴＤＤＢ（Time Dependant Dielectric Breakdown）による絶縁膜破壊が起きる。また、チャネル長が短くなることによる閾値電圧の低下を抑える為、基板領域やチャネル領域の不純物濃度が高められると、ソース、ドレインの接合電圧が低下する。これらの微細素子の信頼性を維持する為には、電源電圧を下げることが有効である。即ちソース・ドレイン間の横方向電界を弱めることによってホットキャリアの発生を防ぎ、ゲート・バルク間の縦方向電界を弱めることによってＴＤＤＢを防ぐ。さらに、電源電圧を下げることによって、ソース・バルク間、ドレイン・バルク間の接合に加わる逆バイアスを低下させ、耐圧の低下に対応させる。
【０００４】
また、近年携帯情報機器の市場の拡大が著しい。携帯情報機器に於いては、リチウムイオン電池に代表される軽量でかつエネルギー密度の高い電源が主流に使われている。しかしながら、リチウムイオン電池は電圧が３Ｖ程度で有り、上記微細ＭＯＳトランジスタの耐圧である２Ｖ前後より高く、このような微細トランジスタを用いた回路に適用する場合、ＤＣ−ＤＣ変換回路あるいはリニアレギュレータなどの電源電圧変換回路で降圧する必要がある。また、論理回路で用いられるＣＭＯＳ回路の動作時の消費電力は、動作周波数に比例し、電源電圧の二乗に比例するため、電源電圧を低下することは、チップ消費電力の低下に著しい効果がある。
【０００５】
そこで、携帯機器をより長時間使う為には、高エネルギー密度の電池、高効率の電源変換変圧器、低電圧動作の集積回路が要求されている。降圧した電源電圧を特に消費電力の大きいマイクロプロセッサ及びベースバンドＬＳＩに用いることは、ＬＳＩの低消費電力化の観点からも望ましい。
【０００６】
しかしながら、論理回路の電源電圧を低くしていくと論理回路の低消費電力化は実現できるものの、ゲート印加電圧の低減によりＭＯＳトランジスタの駆動能力が低下するため、論理回路の動作速度は遅くなる。そこで、実際には、ＬＳＩ内の各論理回路ブロックに対して場面毎に論理回路ブロックの必要とする処理能力を鑑みて電源電圧を変えていくことが必要となる。すなわち、ＬＳＩ内の論理回路においては、現在、将来いずれにおいても、状況によって論理回路ブロック毎に様々な電源電圧を切り替えていく可変電源構成になると考えられる。
【０００７】
【発明が解決しようとする課題】
図４に複数の論理回路ブロックを同一チップ上に集積化した携帯情報機器用半導体集積回路４０５とその電源系の構成を示す。リチウム電池（リチウムイオン２次電池）４００、電源電圧変換回路４０４、論理回路４０２、４０３およびレベル変換回路４０１から構成される。リチウム電池４００の出力電源電圧３Ｖを電源電圧変換器４０４でＬＳＩ内ＭＯＳトランジスタの耐圧以下である１．５Ｖ電圧および低電力化に必要な０．５Ｖ電圧に変換し、論理回路４０２、４０３にスイッチトランジスタ４０６、４０７、４０８、４０９を介して１．５Ｖ電源あるいは０．５Ｖ電源を供給する構成となっている。また、論理回路４０２と論理回路４０３は、供給されている電源電圧によって論理レベルが異なる場合があるためレベル変換回路４０１を介して接続を行い、レベル変換回路４０１には１．５Ｖ電源と０．５Ｖ電源を供給している。
【０００８】
図４の構成では、論理回路を低速で動作させる場合に、スイッチトランジスタ４０７、４０９を介して０．５Ｖ電源を供給し低電力化を実現する。一方高速で動作させる場合には、スイッチトランジスタ４０６、４０８を介して１．５Ｖ電源を供給する。従って、レベル変換回路４０１の基本機能として、０．５Ｖから０．５Ｖ、０．５Ｖから１．５Ｖ、１．５Ｖから０．５Ｖ、１．５Ｖから１．５Ｖの４通りの電圧変換のいずれかをチップの供給電源電圧状況毎に切り替えて行う必要がある。
【０００９】
図５は図４におけるレベル変換回路４０１を実現する第１の例で、（ａ）にブロック図を、（ｂ）に制御信号の組合せ表を示す。
【００１０】
レベル変換回路５０１は、電源電圧を０．５Ｖから０．５Ｖ、あるいは０．５Ｖから１．５Ｖに変換する昇圧系のレベル変換回路５０２，５０３と、電源電圧を１．５Ｖから０．５Ｖ、あるいは０．５Ｖから０．５Ｖに変換する降圧系のレベル変換回路５０４、５０５とを備える。なお、例えばレベル変換回路５０２において、０．５Ｖ／０Ｖという表記は、電源電圧０．５Ｖ，基準電圧０Ｖの電源系が使用されることを表す。
【００１１】
レベル変換回路５０１は、さらに制御回路５１４を備える。制御回路５１４には、図４において論理回路ブロック４０２、４０３に供給する電圧を決定するスイッチトランジスタ４０６〜４０９の制御信号ＣＴＬ１、ＣＴＬ２が入力される。そして制御回路５１４は、レベル変換回路５０２〜５０５のいずれかを接続するために、スイッチ回路５０６〜５１３の制御信号ＣＴＬＡ、ＣＴＬＢ、ＣＴＬＣ、ＣＴＬＤを出力する。制御信号ＣＴＬ１、ＣＴＬ２の４つの組合せに対するＣＴＬＡ〜ＣＴＬＤのＯＮ／ＯＦＦ状況を図５（ｂ）に示す。
【００１２】
本構成では、４種類のレベル変換回路５０２〜５０５を必要とし、制御回路５１４により４種類の中の一つのレベル変換を用いるため、回路が複雑でレイアウト面積が大きくなる問題点を有している。
【００１３】
図６は、前述の構成より単純な構成でレベル変換を実現する第２の例である。図４のレベル変換回路４０１に相当するレベル変換回路６０１は、レベルアップ回路６０２、レベルダウン回路６０３から構成される。
【００１４】
レベルアップ回路６０２は、低い電圧レベルからそれ以上の電圧レベルへ変換するレベル変換回路で、０．５Ｖ（ＶＤ１）から１．５Ｖあるいは１．５Ｖから１．５Ｖへのレベル変換を行えるものとする。
【００１５】
一方、レベルダウン回路６０３は、高い電圧レベルからそれ以下の電圧レベルへ変換を行うレベル変換回路で、１．５Ｖから０．５Ｖ（ＶＤＤ）あるいは０．５Ｖから０．５Ｖへの変換が行えるものとする。
【００１６】
本構成においては、第１のレベル変換回路６０２で、最も高い電圧レベルの中間電圧レベル（ここでは１．５Ｖ）に変換し、その後第２のレベル変換回路６０３で所望の電圧レベル（例えば０．５Ｖ）に変換する。
【００１７】
当然であるが、レベル変換回路６０３と６０２の接続の順番を入れ替えても第１のレベル変換回路出力の中間電圧レベルが１．５Ｖ系か０．５Ｖ系かの違いはあるものの同様のレベル変換機能を有する。
【００１８】
しかしながら、本構成ではレベルアップ回路とレベルダウン回路を組み合わせるものであり、２種類の回路を組み合わせる冗長な回路構成であるため、レイアウト面積が大きくなる問題点を有している。
【００１９】
また、任意の電圧を生成することが可能であるＤＣ−ＤＣコンバータを複数用いるなどの方法により、第１、第２の論理回路の電源電圧が０．５Ｖから１．５Ｖの任意の電源電圧に可変できるような制御が可能であるＬＳＩにおいて、例えば０．９Ｖから１．３Ｖへのレベル変換を行う場合においても、最も高い電圧レベルあるいは最も低い電圧レベルを考慮して、必ず中間電圧レベルとして１．５Ｖ系か０．５Ｖ系に変換する必要がある。このため、電源として１．５Ｖ電源あるいは０．５Ｖ電源を必ず用意する必要があり、電源システムが冗長となる。
【００２０】
図７はさらに単純な構成で直接レベル変換を実現する第３の例である。レベル変換回路７１１は、第１の電源ＶＤ１で動作する論理回路７０２の相補出力７０Ａ、７０Ｂを第１の電源ＶＤ１をゲートに接続した電荷転送ゲート７０３、７０４を介して、第２の電源ＶＤＤで動作する差動増幅回路７０５に接続される構成からなる。
【００２１】
本構成は、特願２０００−０８６３８５にあるようにレベルアップのための回路構成であるが、動作機能としてはレベルアップ、レベルダウンいずれも行えるため、第１の電源ＶＤ１および第２の電源ＶＤＤの電位の大小に関わらずレベル変換が行われる。
【００２２】
しかしながら、第１の電源ＶＤ１の電位が第２の電源ＶＤＤの電位より高い場合、すなわちレベルダウン時に電荷転送ゲート７０３あるいは７０４を介して第１の電源ＶＤ１から第２の電源ＶＤＤに定常電流が発生するため、消費電力が増加する問題点を有している。
【００２３】
以上のようにＬＳＩ内の論理回路ブロックが要求される動作速度を鑑み、また低電力化を鑑み、それぞれのブロックの電源電圧を変動させるＬＳＩでは、ＬＳＩ内の論理回路ブロックをレベル変換回路を介して接続することになる。
【００２４】
しかしながら、従来のレベル変換回路では回路が冗長になる、レイアウト面積が大きくなる、電源回路が冗長となる、あるいは定常電流が発生するため消費電力が大きくなるといった問題がある。このため、半導体集積回路のコストの増加あるいは消費電力特性の劣化などの問題点を招く。
【００２５】
このように携帯機器を狙った低消費電力特性の優れたＬＳＩを実現しようとした場合、ＬＳＩの論理回路ブロック毎に逐次要求される速度特性、電力特性を鑑み最適な電圧をリアルタイムで供給していく必要がある。
【００２６】
また、論理回路ブロックを接続するレベル変換回路においては接続する論理回路ブロックの電源電圧の大小に関わらずレベル変換を行うことが必要となる。
【００２７】
本発明は上記事情を考慮してなされたもので、その目的とするところは任意の論理レベルの論理回路に対して接続する論理回路の論理レベルの大小に関わらずレベル変換を低消費電力で行うレベル変換回路を実現するための半導体集積回路を提供することにある。
【００２８】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体集積回路は、第１の電源電圧が供給される第１の電源端子と、第２の電源電圧が供給される第２の電源端子と、前記第１の電源電圧と論理回路の基準電位である第３の電源電圧との間を論理振幅とする第１の論理信号が入力する第１の入力端子と、前記第１の論理信号の反転信号である第２の論理信号が入力する第２の入力端子と、第１の導通路と第１のゲート電極を有し、前記第１の入力端子に前記第１の導通路の一端が接続され、前記第１のゲート電極が前記第１の電源端子に接続された第１導電型の第１のＭＩＳＦＥＴと、第２の導通路と第２のゲート電極を有し、前記第２の入力端子に前記第２の導通路の一端が接続され、前記第２のゲート電極が前記第１の電源端子に接続された第１導電型の第２のＭＩＳＦＥＴと、第３の導通路と第３のゲート電極を有し、前記第１の導通路の前記他端に前記第３の導通路の一端が接続され、前記第３のゲート電極に前記第２の電源端子が接続された第１導電型の第３のＭＩＳＦＥＴと、第４の導通路と第４のゲート電極を有し、前記第２の導通路の前記他端に前記第４の導通路の一端が接続され、前記第４のゲート電極に前記第２の電源端子が接続された第１導電型の第４のＭＩＳＦＥＴと、第５の導通路と第５のゲート電極を有し、前記第５の導通路の一端が前記第２の電源端子に接続され、前記第５の導通路の他端が前記第３の導通路の前記他端に接続され、前記第５のゲート電極が前記第４の導通路の前記他端に接続された第２導電型の第５のＭＩＳＦＥＴと、第６の導通路と第６のゲート電極を有し、前記第６の導通路の一端が前記第２の電源端子に接続され、前記第６の導通路の他端が前記第４の導通路の前記他端に接続され、前記第６のゲート電極が前記第３の導通路の前記他端に接続された第２導電型の第６のＭＩＳＦＥＴと、前記第３の導通路の前記他端に接続され、第１の出力信号が出力される第１の出力端子と、前記第４の導通路の前記他端に接続され、前記第１の出力信号の反転信号である第２の出力信号が出力される前記第２の出力端子とを具備することを特徴とする.
このように、電荷転送ＦＥＴを２段接続し、それぞれのゲートを第１の電源、第２の電源に接続することにより、従来のレベルアップ機能を有するレベルコンバータで問題であったレベルダウン機能の際の電源間の定常電流が抑制でき、レベルダウンの際にも低消費電力化が計れる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
図１には、本発明の第１の実施形態に関わる半導体集積回路に設けられるレベル変換回路が示されている。本半導体集積回路は第１の電源電圧ＶＤ１で決定される論理レベルの第１の論理回路１１２と第２の電源電圧ＶＤＤで決定される論理レベルの第２の論理回路１１３とを１チップ上に集積形成する構成のものであり、論理回路間にレベル変換回路１１０が設けられている。
【００３０】
このレベル変換回路１１０は第１の電源電位ＶＤ１で決定される第１の論理回路１１２からの論理出力レベルを、第２の電源電位ＶＤＤで決定される第２の論理回路１１３からの論理出力レベルに変換して記憶回路に出力するためのものである。
【００３１】
すなわち、レベル変換回路１１０は、第１の論理回路１１２からの相補信号１０Ａ，１０Ｂが入力され、それぞれが電荷転送ゲートであるゲート接地形のｎチャネルＭＯＳＦＥＴ１００，１０１、１０２、１０３と、ｐチャネルＭＯＳＦＥＴ１０４，１０５からなる差動増幅器とで構成される。
【００３２】
ｎチャネルＭＯＳＦＥＴ１００，１０１のゲート電極は第１の論理回路の正電源であるＶＤ１に接続され、ｎチャネルＭＯＳＦＥＴ１０２，１０３のゲート電極は第２の論理回路の正電源であるＶＤＤに接続されている。
【００３３】
また、ｐチャネルＭＯＳＦＥＴ１０４，１０５のソースは、ＶＤＤに接続されている。また、ｐチャネルＭＯＳＦＥＴ１０４，１０５それぞれのドレインは互いに相手のゲートに接続されている。それぞれの増幅器の出力１０Ｃ，１０Ｄにはレベル変換された相補出力が得られる。
【００３４】
本レベル変換回路１１０によると、入力端子１０Ａ，１０Ｂに入力される論理回路の論理レベルである（ＶＤ１，ＶＳＳ）は、次のようにしてレベル変換が行なわれる。
【００３５】
先ず、１０ＡがＶＳＳからＶＤ１へ、１０ＢがＶＤ１からＶＳＳへ変化する場合を考える。まずＶＤ１＜ＶＤＤの場合ｎチャネルＭＯＳＦＥＴ１００は差動増幅回路内のｐチャンネルＭＯＳＦＥＴ１０４のドレインがＶＤ１になるまではオン状態であるため、１０ＡがＶＳＳからＶＤ１へ変化すると、ｐチャネル増幅回路内のＭＯＳＦＥＴ１０４のドレインはＶＤ１に向かって変化する。
【００３６】
一方、ｎチャネルＭＯＳＦＥＴ１０１はオフ状態であったが、１０ＢがＶＤ１からＶＳＳに変化するためオン状態となり、その結果差動増幅回路内のＭＯＳＦＥＴ１０５のドレインはＶＳＳに向かって変化する。
【００３７】
やがて、ＭＯＳＦＥＴ１０４のドレイン電圧がＶＤ１近傍の値に上昇することにより、ＭＯＳＦＥＴ１００はオフ状態となり、論理回路内バッファ回路と分離される。このため最終的には、出力１０Ｃは増幅回路の電源電圧であるＶＤＤまで上昇する。
【００３８】
さらに、ＭＯＳＦＥＴ１０１はオン状態であるため、ＭＯＳＦＥＴ１０５のドレイン電圧である１０ＤはＶＳＳとなる。ここでわかるようにＶＤ１＜ＶＤＤの場合、ｎチャネルＭＯＳＦＥＴ１０２、１０３は常にオンになっている。
【００３９】
次にＶＤ１＞ＶＤＤにおいて、１０ＡがＶＳＳからＶＤ１へ、１０ＢがＶＤ１からＶＳＳへ変化する場合を考える。ｎチャネルＭＯＳＦＥＴ１０２は差動回路内のＭＯＳＦＥＴ１０４のドレインがＶＤＤになるまではオン状態であるため、１０ＡがＶＳＳからＶＤ１へ変化すると、ｐチャネル増幅回路内のＭＯＳＦＥＴ１０４のドレインはＶＤＤに向かって変化する。
【００４０】
一方、ｎチャネルＭＯＳＦＥＴ１０３はオフ状態であったが、１０ＢがＶＤ１からＶＳＳに変化するためオン状態となり、その結果差動増幅回路内のＭＯＳＦＥＴ１０５のドレインはＶＳＳに向かって変化する。
【００４１】
やがて、ＭＯＳＦＥＴ１０４のドレイン電圧がＶＤＤ近傍の値に上昇することにより、ＭＯＳＦＥＴ１０２はオフ状態となり、論理回路内バッファ回路と分離されるため最終的には出力１０Ｃは増幅回路の電源電圧であるＶＤＤまで上昇する。
【００４２】
さらに、ＭＯＳＦＥＴ１０３はオン状態であるため、ＭＯＳＦＥＴ１０５のドレイン電圧である１０ＤはＶＳＳとなる。ＶＤ１＞ＶＤＤにおいて、ｎチャネルＭＯＳＦＥＴ１００、１０１は常にオンになっている。
【００４３】
従って、ゲート接地構成のｎチャネルＭＯＳＦＥＴ１００、１０１、１０２，１０３からなる電荷転送用ゲートとｐチャネルＭＯＳＦＥＴ１０４，１０５による差動増幅回路とを用いることにより、論理レベルＶＤ１，ＶＳＳからＶＤＤ，ＶＳＳへのレベル変換が行なわれたことになる。
【００４４】
このときＭＯＳＦＥＴ１０５はオフ状態であるため、ＭＯＳＦＥＴ１０５を介した消費電流は殆どなく、またＭＯＳＦＥＴ１０４を介した消費電流はゲート接地ｎチャネルＭＯＳＦＥＴ１００、あるいはゲート接地ｎチャネルＭＯＳＦＥＴ１０２がオフ状態であるため、非常に小さい値となり、スタティックな消費電力は殆どゼロとなる。
【００４５】
ここでは、ゲート接地構成のｎチャネルＭＯＳＦＥＴ１００、１０１、１０２，１０３とｐチャネルＭＯＳＦＥＴ１０４，１０５による交差ラッチ側でのレベル変換を説明したが、第２図に第２の実施形態として示すように、ゲート接地構成のｐチャネルＭＯＳＦＥＴ２００、２０１、２０２、２０３とｎチャネルＭＯＳＦＥＴ２０４，２０５による差動増幅回路から構成されたレベル変換回路２１０でも、同様の機能により論理レベルＶＤＤ，ＶＳ１からＶＤＤ，ＶＳＳへのレベル変換が行なわれる。
【００４６】
図１に関わる本発明の回路に関して具体的に説明する。ここでは、０．２５μｍＣＭＯＳプロセスを前提とした検討結果を述べる。まず、電源電圧としてＶＤＤ、ＶＤ１、ＶＳＳをそれぞれ１．５Ｖ、０．５Ｖ、０Ｖとする。この場合、内部論理回路の実効的電源電圧ＶＤ１−ＶＳＳは０．５Ｖであり、従って０．５Ｖの論理振幅を１．５Ｖに変換するものとする。ここで、論理回路の出力をＣＭＯＳインバータ出力としてそのｐチャネルＭＯＳＦＥＴのゲート幅を１２０μｍ、ｎチャネルＭＯＳＦＥＴのゲート幅を６０μｍとし、このインバータ回路出力のレベル変換を行なうものとする。
【００４７】
まずゲート接地ｎチャネルＭＯＳＦＥＴ１００、１０１、１０２、１０３のゲート幅として３０μｍ、また増幅器内のｐチャネルＭＯＳＦＥＴ１０４，１０５のゲート幅は６μｍである。尚、検討の際のＦＥＴの閾値電圧の設計中心は、ＭＯＳＦＥＴ１００〜１０５については０．５Ｖでの論理回路動作を想定してｐチャネルの場合はＶｔｐ１＝−０．１５Ｖ，ｎチャネルの場合はＶｔｎ１＝０．１５Ｖとした。
【００４８】
ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの閾値電圧をパラメータとし、１００ＭＨｚの信号を入力した際の動作検討を行なった。この際、図３（ｂ）に示すように、ｎチャネルゲート接地ＭＯＳＦＥＴ１００〜１０３の基板電位（ウェル電位）をＶＳＳとしている。なお、同一導電型のＭＯＳＦＥＴ１００〜１０３は、同一ウェルの中に形成することができる。
【００４９】
これは、ゲート接地のＭＯＳＦＥＴ１００〜１０３をよりオフ状態になりやすいようにするためであり、実際にはＣＭＯＳプロセスにおけるＭＯＳＦＥＴのウエル電位もしくはＳＯＩプロセスにおけるＭＯＳＦＥＴのボディ電位は、接地することを意味する。
【００５０】
尚、本回路構成では、ゲート接地を行う電荷転送ゲートは幅広い閾値で動作することが確認されているため、ＳＯＩプロセスではボディを浮遊状態にしておいても問題はないことも確認している。
【００５１】
なお、ｐチャネルゲート接地ＭＯＳＦＥＴ２００〜２０３の場合は、図３（ａ）に示すように、基板電位（ウェル電位）をＶＤＤとする。なお、同一導電型のＭＯＳＦＥＴ２００〜２０３は、同一ウェルの中に形成することができる。
【００５２】
論理回路の閾値電圧（｜Ｖｔｐ１｜，Ｖｔｎ１）を実際のプロセスの変動幅以上の０Ｖから０．２５Ｖまで変えたが、０．５Ｖ電源の内部論理回路の速度が問題となる（Ｖｔｐ１，Ｖｔｎ１）＝（−０．２５Ｖ，０．２５Ｖ）の場合以外は、１００ＭＨｚと高速な動作にも関わらず問題なく動作していることを確認した。
【００５３】
また、電源電圧としてＶＤＤ、ＶＤ１、ＶＳＳをそれぞれ０．５Ｖ、１．５Ｖ、０Ｖとし、レベルダウン機能として動作した場合においても問題なく動作していることを確認した。
【００５４】
また、各電源端子における電流を観測したがＶＤＤ、ＶＤ１何れに関してもμＡオーダの消費電流であり、閾値を鑑みると妥当な値に収まっていることが判った。
【００５５】
一方、図７に示す従来型回路では、前述のように電源電圧としてＶＤＤ、ＶＤ１、ＶＳＳをそれぞれ０．５Ｖ、１．５Ｖ、０Ｖとしたレベルダウン機能を実現場合において、ＶＤ１からＶＤＤへ数百μＡオーダの電流が流れ、消費電力の観点で問題があることを確認しており、消費電力の観点で従来技術に対する優位性を確認した。
【００５６】
また、電源電圧に関しても上記の場合にとどまらず、ＶＤＤが０．５Ｖから０．１Ｖステップで２Ｖまでの条件に対してＶＤ１が０．５Ｖから０．１Ｖステップで２Ｖまで変えた場合に関しても検討を行い、問題なく動作することを確認した。
【００５７】
また、図２に対しては、まずゲート接地ｐチャネルＭＯＳＦＥＴ２００、２０１、２０２、２０３のゲート幅として１５μｍ、また差動増幅器内のｎチャネルＭＯＳＦＥＴ１０４，１０５のゲート幅は３μｍで検討を行った結果、ＶＤ１＝０．５Ｖ、ＶＳ１＝０Ｖ、ＶＳＳ＝−１Ｖでのレベル変換及びＶＤ１＝０．５Ｖ、ＶＳ１＝−１Ｖ、ＶＳＳ＝−０．５Ｖでのレベル変換機能を確認した。
【００５８】
尚、このとき電荷転送ゲートであるゲート接地ｐチャネルＭＯＳＦＥＴのゲート電位はＶＳ１とＶＳＳに接続されており、ボディ電位は前述のようにＶＤ１に接続されている。
【００５９】
図１、図２、図３の回路はいずれも一つの例であり、前述のようにＳＯＩプロセスではＭＯＳトランジスタのボディの電位は完全空乏型ＳＯＩ、部分空乏型ＳＯＩの何れのプロセスにおいても浮遊状態にしても問題はない。
【００６０】
また、図１、図２においては、正側と負側それぞれについてレベル変換を行ったが、図１と図２を組み合わせることで、任意の（ＶＤ１、ＶＳ１）論理レベルから（ＶＤＤ、ＶＳＳ）論理レベルにレベルシフトすることも可能となる。
【００６１】
さらに、図１、図２においても、一つあるいは互いに相補出力の２つの出力バッファを用いることで駆動能力を高めてもかまわない。また、各ＦＥＴとしては絶縁ゲート型のものを用いれば良く、ＭＯＳに限らず、ＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴを用いても良いことはもちろんである。
【００６２】
【発明の効果】
以上詳述したように、本発明のレベル変換回路によれば、相補入力のゲート接地回路を直列接続し、それぞれのゲートに第１の電源電圧と第２の電源電圧を印加し、増幅回路を駆動するように構成することにより、第１の電源電圧で決定される論理レベルを第２の電源電圧で決定される論理レベルにレベル変換を低消費電力特性を満たしながら行うことができる。このため、回路構成の単純なレイアウト面積の少ないレベル変換回路を低消費電力で実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路で用いられるレベル変換回路を示す回路図。
【図２】本発明の第２の実施形態に係る半導体集積回路で用いられるレベル変換回路を示す回路図。
【図３】第１或いは第２実施形態のレベル変換回路内に設けられるゲート接地回路のウェル電位を示す図。
【図４】複数の電源を供給する半導体集積回路とその電源系の一般的な構成を示すブロック図。
【図５】複数の電源で動作する半導体集積回路内で用いられる一般的なレベル変換回路の一例。
【図６】複数の電源で動作する半導体集積回路内で用いられる一般的なレベル変換回路の他の例。
【図７】複数の電源で動作する半導体集積回路内で用いられる一般的なレベル変換回路の更に他の例。
【符号の説明】
１００、１０１、１０２，１０３、７０３，７０４…ゲート接地ｎチャネル型ＭＯＳＦＥＴ
１０４，１０５、７０６，７０７…差動増幅器を構成するｐチャネル型ＭＯＳＦＥＴ
１０Ａ，１０Ｂ、２０Ａ，２０Ｂ…論理回路１からの相補入力信号端子
１０Ｃ，１０Ｄ、２０Ｃ，２０Ｄ…論理回路２への相補出力信号端子
２００，２０１、２０２、２０３…ゲート接地ｐチャネル型ＭＯＳＦＥＴ
２０４，２０５…差動増幅器を構成するｎチャネル型ＭＯＳＦＥＴ
４００…リチウムイオン２次電池
４０４…電源電圧変換回路
１１２，２１２、４０２、７０２…論理回路１
１１３，２１３、４０３、７０８…論理回路２
１１０，２１０、４０１、５０１〜５０５、６０１，７１１…レベル変換回路
４０５…半導体集積回路
４０６、４０７、４０８、４０９…電源切り替えスイッチ用ｐチャネルＭＯＳＦＥＴ
５０６〜５１３…スイッチ回路
５１４…制御回路
６０１…レベルアップ回路
６０２…レベルダウン回路
７０５…差動増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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