(57)【特許請求の範囲】
【請求項１】
ウエハに予め定められた半導体チップ単位毎に設定された分割個所を設け、前記半導体チップの配線から前記分割個所に引き出されたメタル層を形成し、前記メタル層上に端子電極を形成し、
前記分割個所により前記ウエハを分割する工程において前記ウエハと共に前記端子電極を切断し、前記ウエハの端部に前記端子電極を露出させる半導体チップの製造方法であって、
前記端子電極の形成装置は、インクジェット方式、ディスペンス方式、および、スプレー方式からなる吐出型印刷装置、又は、スクリーン印刷方式、ピン転写方式、たこ式転写方式からなる転写印刷装置のいずれであることを特徴とする半導体チップの製造方法。
【請求項２】
前記吐出型印刷装置はインクジェット方式であって、分割される端子電極は、前記インクジェット方式による吐出型印刷装置により吐出した半田、金、あるいは、銀のいずれであることを特徴とする請求項1に記載の半導体チップの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体チップ、マルチチップパッケージ,および半導体装置と、並びに、それを用いた電子機器に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ(Multi Chip Package)とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べたものと、複数の半導体チップを厚み方向に積層したものとがある。半導体チップを平面的に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを積層したスタックドＭＣＰの開発が盛んに行われている。
【０００３】
この種のパッケージ構造としては、実開昭６２−１５８８４０号、特開平６−３７２５０号の公報に開示されているように、複数の半導体チップを外形寸法の大きさにしたがってピラミッド状に積層し、各半導体チップの上面に設けた端子電極をボンディングワイヤによって接続する構成となっているのが一般的である。
【０００４】
【発明が解決しようとする課題】
ところが、上記従来構造のマルチチップパッケージでは、積層する順位がチップサイズによって規制されてしまい、積層の自由度が少ないという欠点がある。また、チップ間の端子電極の接続にボンディングワイヤを利用して行なうが、端子間距離が一定していないため、ワイヤ長さが種々にわたってしまい、ボンディング長さに起因する電気的特性の劣化が生じてしまう問題がある。更に、積層するチップの下位チップは必ず上位チップよりは端子電極の形成領域が露出している必要があり、チップサイズに限定要件があるため、設計自由度が極めて小さいという問題もある。また、同一サイズの下位チップと上位チップとを用いたときには、下位半導体チップと上位半導体チップとの間に、ボンディングワイヤのための空間を必要とし、外形寸法が大きくなるという欠点がある。このために、同一サイズの下位チップと上位チップでも、外形寸法が小さく、電極の製造が容易なマルチチップパッケージの開発が望まれている。また、従来では、電極は蒸着あるいは電極個所に半田ペーストをいちいち塗布して形成されているため、製造工程が多くなるため、簡単な製造により作成できることが望まれている。
【０００５】
本発明は、上記従来の問題点に着目し、端子電極の製造を容易にするとともに外形寸法が小さくでき、かつ、半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることのできる半導体チップ、マルチチップパッケージ,および半導体装置と、並びに、それを用いた電子機器を提供することを目的とする。また、第２にはチップサイズに影響を受けずに３次元実装できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体チップは、ウエハに予め定められたチップ単位毎に設定された分割個所に、導電材料を印刷装置により塗布し、チップ単位毎に分割した端子電極を有することを特徴とする。
【０００７】
このように構成した本発明は、端子電極は印刷装置により流動状態で塗布されて電極が形成され、ウエハが予め定められた分割個所でチップ単位毎に分割されるときに、電極も同時に分割される。また、一回の塗布と、ウエハの切断に伴い二つの半導体チップの電極を作ることができるので製作工程が少なくなる。
【０００８】
また、導電材料を塗布する装置は、インクジェット方式、ディスペンス方式、および、スプレー方式からなる吐出型印刷装置、又は、スクリーン印刷方式、ピン転写方式、たこ式転写方式からなる転写印刷装置のいずれで行うことにより簡単に製作でき、製作工程を少なくできる。
【０００９】
また、分割される端子電極は、インクジェット装置より吐出した半田、金、あるいは、銀のいずれの導電材料で電極を製作するために、より製造が容易になる。
【００２２】
【発明の実施の形態】
以下に、本発明に係る半導体チップ、マルチチップパッケージ,および半導体装置と、並びに、それを用いた電子機器の好ましい実施の形態を添付図面に従って詳細に説明する。
【００２３】
図１乃至図６は本発明の実施形態に係るマルチチップパッケージ１０を構成する半導体チップ１４の斜視図あるいは一部断面側面形状を示す製造工程図である。
【００２４】
図１は、本発明を用いる後述するマルチチップパッケージ１０の半導体チップ１４を構成するシリコンウエハ５１部の一部斜視図、図２は側面断面図で図１のＡ−Ａ断面図である。シリコンウエハ５１の上面Ｕｐ（能動面側）には、予め定められたチップ単位毎に回路素子、例えば、アルミニューム配線５３の回路が作り込まれており、また、半導体チップ１４のチップ単位毎の分割個所（Ｌａ）が設定されている。また、半導体チップ１４の上面には、アルミニューム配線５３の一部でチップ電極パッド用穴５５、および、チップ単位毎に設定されている分割個所（Ｌａ）を除いて絶縁膜５７（ＳｉＯ2膜）が被覆されている。すなわち、アルミニューム配線５３等の回路が作成されたシリコンウエハ５１の上面は、熱酸化により絶縁膜５７（ＳｉＯ2膜）を作った後に、チップ電極パッド用穴５５および分割個所（Ｌａ）をホトエッチングにより絶縁膜５７（ＳｉＯ2膜）を除去している。
【００２５】
図３では、絶縁膜５７（ＳｉＯ2）の上側で、かつ、チップ電極パッド用穴５５に配されたアルミニューム配線５３と導通されるメタル層５９をチップ単位毎に設定されている分割個所（Ｌａ）に延長させ、このメタル層５９を通じてチップ端縁から信号入出力を行わせるようにしている。このメタル層５９はアルミニュームの蒸着等により行なっても良い。
【００２６】
図４では、分割個所（Ｌａ）に配されたメタル層５９の上にインクジェット装置６１よりペースト状の流動状態の導電材料が吐出されてメタル層５９の上に重ねられた後に、硬化されている。この硬化された端子電極６３は円筒形状で形成されている。この端子電極６３には、半田、金、あるいは、銀のいずれかが用いられている。分割される端子電極６３は、インクジェット装置６１より半田ペースト、金ペースト、あるいは、銀ペーストのいずれかの導電材料を吐出し、硬化した導電材料で端子電極６３を製作するために、他より製造が容易になる。なお、上記において端子電極６３は、インクジェット装置６１を用いたが、同じ吐出型印刷装置であるディスペンス方式およびスプレー方式でも良く、又は、転写印刷装置である方式、ピン転写方式でも良い。
【００２７】
図５および図６では、シリコンウエハ５１は、チップ単位毎に設定されている分割個所（Ｌａ）で切断され、これに伴い、硬化された端子電極６３も一緒に切断される。この切断には、一般的に、ダイヤモンドカッタ（Ｄｃ）、ダイヤモンドブレード、あるいは、レーザ光で切断するスクライビング法が行われる。これにより、端子電極６３は、分割個所（Ｌａ）に配されたメタル層５９に一部が重ねられた状態で二つに切断され、各々の端子電極６３ａ、６３ｂが両側に製作された半導体チップ１４Ａ、１４Ｂの外部に接続する電極となるようになされている。
【００２８】
図５では、設定されている分割個所（Ｌａ）でチップ単位毎に切断されたチップは、端子電極６３の部分を除いて、樹脂封止材６５によりモールドされ、各々の半導体チップ１４Ａ、１４Ｂが製造される。この樹脂封止にはモールド金型を用いたトランスファモールド方法、あるいは、ポッティング樹脂を用いたポッティング方法等を用いることが出来る。
【００２９】
図７、図８、および、図９では、各々の半導体チップ１４Ａ、１４Ｂ、１４Ｃ…（本実施形態では３個）が連続して積層され、この積層された半導体チップ１４は各々の端子電極６３ａ、６３ｂが導電体６７により順次連結されることにより、マルチチップパッケージ１０が構成されている。各々の半導体チップ１４Ａ、１４Ｂ、１４Ｃが連続して、すなわち、図示の上下方向で接触して積層されることにより厚さが小さく出来る。
【００３０】
図７では、各々の端子電極６３ａ、６３ｂが導電体６７である第１実施形態であるボンディングワイヤ６７Ａにより接続されて導通をとるようにされている。これにより、ボンディングワイヤ６７Ａの長さがほぼ同じ長さにでき、電気的特性の劣化を最小にすることができる。また、同一サイズの上側半導体チップ１４Ａと下側半導体チップ１４Ｂとが用いられても、ボンディングワイヤ６７Ａのために必要な上下方向の空間が不要となり、外形寸法の厚さを小さく出来る。ボンディングワイヤ６７Ａは後述するプリント回路基板１２に形成される外部電極端子２６に対して接続をなせばよい。ボンディングワイヤ６７Ａの外側は、外側樹脂封止材６９によりモールドされ、マルチチップパッケージ１０が構成されている。
【００３１】
図８では、各々の端子電極６３ａ、６３ｂが導電体６７である第２実施形態であるインクジェット装置６１からペースト状態で吐出された、半田ペースト、金ペースト、あるいは、銀ペーストのいずれかの半田用導電体６７Ｂにより接続されて導通をとるようにされている。また、このインクジェット装置６１は、このインクジェットから半導体チップ１４の端面に封止絶縁膜７１で被覆して形成するようにしても良い。これにより、簡単な装置の構成により、導電体６７および封止絶縁膜７１を作ることができる。
【００３２】
図９では、各々の端子電極６３ａ、６３ｂが導電体６７である第３実施形態であるリード棒６７Ｃにより接続されて導通をとるようにされている。リード棒６７Ｃは、レーザ光により、溶着され接続されている。その他は同一のため詳細な説明は省略する。リード棒６７Ｃは後述するプリント回路基板１２に形成される外部電極端子２６に対して接続をなせばよい。
【００３３】
図１０は上記で説明した電極構造（製造工程図図７乃至図９）を用いた実施形態に係るマルチチップパッケージ１０をプリント回路基板１２に実装した状態からなる半導体装置３６の概略斜視図の一例である。これらに図示しているように、マルチチップパッケージ１０は、異種サイズの複数の半導体チップ１４Ａ、１４Ｂ、１４Ｃをそれらの隣接する２辺が整列するように上下に積層して構成されている。換言すれば、半導体チップ１４Ａ、１４Ｂ、１４Ｃのサイズの如何に拘わらず、それらの一つのコーナ部分が一致するように積層するのである。この実施形態では、上層には正方形をなす最小半導体チップ１４Ａが配置され、その下位の中間層には一回り大きい正方形サイズの半導体チップ１４Ｂが配置され、最下層の半導体チップ１４Ａは、上記正方形半導体チップ１４Ｂの１辺長さより長い長辺と、正方形半導体チップ１４Ｂの１辺長さよりは短い短辺を有する長方形半導体チップ１４Ｃが配置されるように積層されている。そして、同一サイズの複数の最小半導体チップ１４Ａは縁辺を揃えて連続して積層するようにしている（図示の例では３層）。
【００３４】
このように同一または異種サイズの複数の半導体チップ１４Ａ、１４Ｂ、１４Ｃをそれらの隣接する２辺１６Ｘ、１６Ｙを整列するように一つのコーナが一致するようにして積層させるため、各半導体チップ１４（１４Ａ、１４Ｂ、１４Ｃ）では、次のような構成を採用している。すなわち、各半導体チップ１４Ａ、１４Ｂ、１４Ｃに共通する端子を上記整列された縁辺１６Ｘ、１６Ｙ側に集中させているのである。例えば、半導体チップ１４をメモリ素子として構成した場合、電源ライン、データライン、アドレスラインなどの電極端子、あるいはライトイネーブルなどの制御端子を共通にすることができる。したがって、このような共通端子１８ｎ（ｎ＝１、２、………ｎ）を各半導体チップ１４における整列縁辺１６Ｘ、１６Ｙに集中配置するようにしている。このとき、各半導体チップ１４の共通端子の配列パターンを一致させる。もちろん、端子ピッチ間隔も一定にすることが望ましい。このようにすることにより、各半導体チップ１４が積層されたとき、積層体の端面に配列された端子１８ｎが鉛直方向に１直線に配列される。
【００３５】
各半導体チップ１４を積層するに際して、層間に絶縁接着樹脂２０（図７参照）を介在させることで、チップ間で端子と基板シリコンとの接触による不具合を防止できる。そして、積層チップ１４の端子１８ｎ同士は図１に示しているように、ボンディングワイヤ６７Ａなどにより接続して導通をとるようにしている。これは、例えば、各半導体チップ１４の端子１８ｎの配列縁辺１６Ｘ、１６Ｙの部分に傾斜面を形成し、端子１８ｎ上にメタライズ層２４を形成して傾斜面に延設し、このメタライズ層２４を利用してボンディングワイヤ６７Ａを施し、プリント回路基板１２に形成している外部電極端子２６に対してボンディングワイヤ６７Ａにより接続をなせばよい。
【００３６】
このようにして形成されたマルチチップパッケージ１０は、プリント回路基板１２に実装され、プリント回路基板１２の端縁に設けたコネクタ端子３２と共通電極１８ｎとが配線ライン３４によって接続される。これにより機能をもった半導体装置３６が作製される。かかるマルチチップパッケージ１０では、異種サイズの半導体チップ１４は隣接する２辺１６Ｘ、１６Ｙに共通端子１８ｎを集中配置するように設計作製し、これらの２辺１６Ｘ、１６Ｙが整列するようにコーナを一致させて積層する構成を採用しているので、ピラミッド状にチップ積層しなくてもよく、積層作業を極めて簡易に行なわせることができる。そして、積層にはチップサイズによる制限は無いので、積層順位を任意に設定でき、パッケージ設計の自由度は著しく増大する。また、積層されるチップ１４の共通端子１８ｎ同士の接続距離は上下間で共通にすることができ、ボンディングワイヤ６７Ａの長さも最短となる。この結果、電気的な特性の劣化を最小に抑えることができるのである。マルチチップパッケージ１０の揃えた縁辺１６Ｘ、１６Ｙ以外の箇所では凹凸端面となるが、これらは樹脂モールドによって外形を整えることができるので、何ら問題はない。
【００３７】
なお、上記構成では、サイズが異なる半導体チップ１４Ａ、１４Ｂ、１４Ｃを積層するものとして述べたが、サイズの如何に拘わらず、一つの回路装置を構成する異なる種類の半導体チップを対象とし、これらに共通する電極を同一の配列パターンで各チップにおける隣接する２辺の範囲内に集中配置し、前記２辺を整列させて異種半導体チップを積層してこの積層体の端面部分で共通電極の導通接続をなすようにしてもよい。この場合においても、前述した半導体チップ１４Ａの場合と同様に、同一種類の半導体チップは連続積層させるようにすればよい。
【００３８】
また、上記構成では、半導体チップ１４Ａ、１４Ｂ、１４Ｃを積層してマルチチップパッケージ１０を構成し、マルチチップパッケージ１０は、プリント回路基板１２に実装されて多層化された半導体装置３６が作製される例を記載しているが、半導体チップ１４Ａ、１４Ｂ、１４Ｃのいずれか一つをプリント回路基板１２に実装して単独よりなる半導体装置３６Ａを作製しても良い。
【００３９】
図１１は、本発明の実施形態に係る多層化された半導体チップ１４をプリント回路基板１２に実装した多層化半導体装置３６と、また、いずれか単独の半導体チップ１４Ａ、１４Ｂ、１４Ｃをプリント回路基板１２に実装した単独半導体装置３６Ａとをマザボード８１に取着した回路基板１０００を示している。回路基板１０００には、例えば、ガラスエポキシ基板等の有機系基板を用いるのが一般的である。回路基板１０００には、例えば、銅からなるボンディング部が所望の回路となるように形成されている。そして、ボンディング部と半導体装置３６、３６Ａの外部電極とを機械的に接続することでそれらの電気的導通が図られる。
【００４０】
なお、半導体装置３６、３６Ａは、実装面積をベアチップにて実装する面積にまで小さくすることができるので、この基板回路１０００を電子機器に用いれば電気機器自体の小型化が図れる。また、同一面積においては、より実装スペースを確保することができ、高機能化を図ることが可能である。また、多層化された半導体装置３６と単独の半導体装置３６Ａは、半導体チップの端子電極が容易に製作できるたるめ、半導体装置が安価にできる。
【００４１】
そして、この回路基板１０００を備える電子機器として図１２にノート型パーソナルコンピュータ１２００を示している。前記ノート型パーソナルコンピュータ１２００は、高機能化を図った回路基板１０００を備えているため、性能を向上させることができる。
【００４２】
【発明の効果】
以上説明したように、本発明に係る半導体チップは、ウエハに予め定められたチップ単位毎に設定された分割個所に、導電材料を印刷装置より塗布し、チップ単位毎に分割した端子電極を有する構成としたので、印刷装置より流動状態で塗布した導電材料で電極が形成された後、ウエハがチップ単位毎に分割されるときに、電極も同時に分割されるため容易に製造できる。また、一回の塗布と、ウエハの切断に伴い二つの半導体チップの電極に用いることができるので製作工程が少なくなり安価にできる。
【００４３】
本発明に係るマルチチップパッケージは、ウエハに予め定められたチップ単位毎に設定されている分割個所に、チップ単位毎に分割されたパンプ端子電極を有する半導体チップを積層し、かつ、各電極を接続し積層したチップ間を導通する導電体からなる構成としたので、チップの同一個所に作られた電極をほぼ同じ長さの導電体で導通するため、ほぼ同じ長さにでき、電気的特性の劣化を最小にすることのできる。また、積層した側面に電極間を接続する導電体を配設したため、同一サイズの下位半導体チップと上位半導体チップでも、ボンディングワイヤのために必要とする上下方向の空間が不要となり、外形寸法の厚さを小さく出来る。
【００４４】
本発明に係る半導体装置は、同一または異種サイズの複数の半導体チップをそれらの隣接する２辺を整列して積層し、各半導体チップに共通する端子を上記整列された縁辺側に集中させ、集中配置された積層チップ間の端子同士に電極を配置し、各電極をロジックチップの電極に接続した構成としたので、電極は隣接する２辺の範囲内に集中配置するとともに、同一列で電極を接続することが出来るため製造が容易になる。半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることができる。また、製造の容易な半導体チップが用いられているため、安価な半導体装置が得られる。
【００４５】
また、電子機器は、小型化されたマルチチップパッケージよりなる半導体装置をマザボードに実装して回路基板を備えた構成としたので、外形寸法の厚さを小さく出来るので、電子機器の外形も小型にでき、また、製造工程が少ないとともに、製造の容易な半導体チップおよびマルチチップパッケージを用いているため、安価な電子機器が出来る。
【図面の簡単な説明】
【図１】本発明の実施形態に係るシリコンウエハ部の工程図の一部斜視図である。
【図２】本発明の実施形態に係るシリコンウエハ部の工程図の一部側面断面であり、図１のＡ−Ａ断面図である。
【図３】本発明の実施形態に係るシリコンウエハ部の一部側面断面図であり、半導体チップのメタル層製造の工程図である。
【図４】本発明の実施形態に係るシリコンウエハ部の一部側面断面図であり、半導体チップの電極製造の工程図である。
【図５】本発明の実施形態に係るシリコンウエハ部の一部側面断面図であり、半導体チップの切断の工程図である。
【図６】本発明の実施形態に係るシリコンウエハ部の一部斜視図であり、半導体チップの切断の工程図である。
【図７】本発明の第１施形態に係るマルチチップパッケージの電極構造（ボンディングワイヤ）の一部断面側面図である。
【図８】本発明の第２施形態に係るマルチチップパッケージの電極構造（半田導電体）の一部断面側面形状を示す工程図である。
【図９】本発明の第３施形態に係るマルチチップパッケージの電極構造（リード棒）の一部断面側面形状を示す工程図である。
【図１０】実施形態に係るマルチチップパッケージを実装した半導体装置の斜視図である。
【図１１】実施形態に係るマルチチップパッケージの回路基板への適用例の説明図である。
【図１２】実施形態に係るマルチチップパッケージを実装した電子機器への適用例の説明図である。
【符号の説明】
１０………マルチチップパッケージ
１２………プリント回路基板
１４（１４Ａ、１４Ｂ、１４Ｃ）………半導体チップ
１６Ｘ、１６Ｙ………整列縁辺
１８ｎ………共通端子
２０………絶縁接着樹脂
２２………ボンディングワイヤ
２４………メタライズ層
２６………外部電極端子
３６、３６Ａ………半導体装置
５１………シリコンウエハ
５３………アルミニューム配線
５５………チップ電極パッド用穴
５７………絶縁膜
５９………メタル層
６１………インクジェット装置
６３………端子電極
６５………樹脂封止材
６７………導電体
６７Ａ………ボンディングワイヤ
６７Ｂ………半田導電体
６７Ｃ………リード棒
８１………マザボード
１０００………回路基板
１２００………ノート型パーソナルコンピュータ（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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