(57)【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に形成されたＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタとを相補的に組み合わせたＣＭＯＳ回路を有する半導体装置において、
前記Ｎチャネル型薄膜トランジスタは、前記基板上に形成され結晶性珪素膜からなる第１の活性層と、前記第１の活性層に形成される第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を有し、
前記Ｐチャネル型薄膜トランジスタは、前記基板上に形成され結晶性珪素膜か  らなる第２の活性層と、前記第２の活性層に形成される第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を有し、
前記Ｎチャネル型薄膜トランジスタの第１の活性層および前記Ｐチャネル型薄膜トランジスタの第２の活性層は結晶粒界に方向性があり、かつ、前記基板と概略平行な針状または柱状結晶が集合してなる結晶構造体で構成され、
前記Ｎチャネル型薄膜トランジスタに用いられる結晶構造体は前記Ｐチャネル型薄膜トランジスタに用いられる結晶構造体に比べて針状または柱状結晶の結晶幅が狭くなっていることを特徴とする半導体装置。
【請求項２】
絶縁表面を有する基板上に形成されたＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタとを相補的に組み合わせたＣＭＯＳ回路を有する半導体装置において、
前記Ｎチャネル型薄膜トランジスタは、前記基板上に形成され結晶性珪素膜からなる第１の活性層と、前記第１の活性層に形成される第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を有し、
前記Ｐチャネル型薄膜トランジスタは、前記基板上に形成され結晶性珪素膜か らなる第２の活性層と、前記第２の活性層に形成される第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を有し、
前記第１のソース領域、前記第１のドレイン領域、前記第２のソース領域及び前記第２のドレイン領域は、それぞれの表面又は全体がシリサイドでなり、
前記Ｎチャネル型薄膜トランジスタの第１の活性層および前記Ｐチャネル型薄膜トランジスタの第２の活性層は結晶粒界に方向性があり、かつ、前記基板と概略平行な針状または柱状結晶が集合してなる結晶構造体で構成され、
前記Ｎチャネル型薄膜トランジスタに用いられる結晶構造体は前記Ｐチャネル型薄膜トランジスタに用いられる結晶構造体に比べて針状または柱状結晶の結晶幅が狭くなっていることを特徴とする半導体装置。  
【請求項３】
請求項１又は請求項２において、
前記第１の活性層の膜厚は前記第２の活性層の膜厚よりも薄いことを特徴とする半導体装置。
【請求項４】
絶縁表面を有する基板上にＮチャネル型薄膜トランジスタおよびＰチャネル型薄膜トランジスタとを相補的に組み合わせたＣＭＯＳ回路を有する半導体装置の作製方法において、
前記基板上に結晶性珪素膜を形成し、
前記結晶性珪素膜を用いて、前記Ｎチャネル型薄膜トランジスタの第１の活性層及び前記Ｐチャネル型薄膜トランジスタの第２の活性層を形成し、
前記第１の活性層に、第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を形成し、
前記第２の活性層に、第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を形成し、
前記第１の活性層および前記第２の活性層は結晶粒界に方向性があり、かつ、前記基板と概略平行な針状または柱状結晶が集合してなる結晶構造体で構成され、
前記第１の活性層における前記針状または柱状結晶の結晶幅は前記第２の活性層の結晶幅よりも狭くすることを特徴とする半導体装置の作製方法。
【請求項５】
請求項４において、
前記結晶性珪素膜は、非晶質珪素膜に結晶化を助長させる金属元素を導入し、加熱によって結晶化させて形成されることを特徴とする半導体装置の作製方法。
【請求項６】
請求項４又は請求項５において、
前記第１の活性層の膜厚は前記第２の活性層の膜厚よりも薄いことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、結晶性を有する半導体膜を用いた半導体装置およびその作製方法に関する。特に、半導体膜として珪素膜を用いたＣＭＯＳ構造を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、絶縁ゲイト型トランジスタを用いたＣＭＯＳ技術が盛んに開発されている。ところが、特開平4-206971号公報や特開平4-286339号公報に記載されている様に、結晶性珪素膜を活性層とするＮ型トランジスタの電気特性はデプレッション方向（負側）にシフトし、Ｐ型トランジスタはエンハンスメント方向（負側）にシフトする傾向にある。この原因は、導電型の違いによるゲイト電極と活性層との仕事関数差によるものと考えられている。
【０００３】
上述のトランジスタの電気特性（Id-Vg 特性) の模式図を図２に示す。横軸Ｖｇはゲイト電圧であり、縦軸Ｉｄはドレイン電流である。また、２０１はＮ型トランジスタの特性であり、２０２はＰ型トランジスタの特性を示す。なお、２０１および２０２で示されるId-Vg 特性がＶｇ軸と接する接点がしきい値電圧を示している。
【０００４】
ここで２０３で示されるのはウィンドウ幅（Ｖwin ）であり、Ｎ型トランジスタのしきい値電圧（Ｖth,n) およびＰ型トランジスタのしきい値電圧（Ｖth,p）の差（＝Ｖth,n−Ｖth,p）で定義される。また、２０４はウィンドウ中心（Ｖcen ）であり、ウィンドウ幅の中央値( ＝1/2 Ｖwin ）で定義される。
【０００５】
この時、従来のＣＭＯＳ回路はウィンドウ幅（Ｖwin ）が全体的に負側にシフトするため結果的にウィンドウ中心（Ｖcen ）が０Ｖ以下となる。特開平4-206971号公報によると、このしきい値電圧の相違による出力電圧の偏りがＣＭＯＳ回路の特性を低下させる原因となるのである。
【０００６】
この解決案としてチャネル形成領域に対して一導電性を付与する不純物（リンまたはボロン）を添加してしきい値制御を行う方法（以後、チャネルドープ法と呼ぶ）がある。しかしながら、この方法では不純物イオンがキャリアの散乱を招き、動作速度を低下させる要因となることが問題となる。
【０００７】
特に、チャネル長が0.01〜0.1 μｍとなるディープサブミクロン領域ではチャネル領域に存在する不純物イオンは１個乃至数個であるため、不純物イオンの存在によって電気特性がまるで変わってしまうことが報告されている。
【０００８】
【発明に至る背景】
ここで本発明者らが提案する短チャネル効果抑制技術（ピニング技術）について触れておく必要がある。以下に図３を用いて概略を記載する。
【０００９】
短チャネル効果とは、しきい値電圧の低下、パンチスルー現象に伴う耐圧の劣化およびサブスレッショルド特性の劣化などの総称である。また、これらの現象はドレイン側の空乏層がソース領域にまで広がることで、ゲイト電圧のみによるキャリアの制御が困難な状況となるために起こる。
【００１０】
即ち、ドレイン側の空乏層の広がりを抑止する技術がピニング技術であり、チャネル形成領域に対して人為的かつ局部的に不純物領域を設けることで達成しうるのである。なお、本発明者らは「ピニング」という言葉を「抑止」という意味で用いている。
【００１１】
具体的にはトランジスタの活性層を図３に示す様な構造とする。図３（Ａ）において、３０１はソース領域、３０２はドレイン領域、３０３はチャネル形成領域であり、チャネル形成領域３０３の中には人為的に不純物領域３０４が形成される。また、チャネル形成領域３０３中、不純物領域３０４以外の領域３０５は、実質的に真性な領域であり、キャリアが移動する領域となる。
【００１２】
なお、不純物領域３０４は電子描画法等によって微細なパターン形成を行って得られる。また、図３（Ａ）は不純物領域を線状パターン形状にした例を示すが、点状のドットパターン形状とすることもできる。
【００１３】
また、図３（Ａ）をＡ−Ａ’で切断した断面図を図３（Ｂ）に示す。３０６は絶縁表面を有する基板である。また、図３（Ａ）をＢ−Ｂ’で切断した断面図を図３（Ｃ）に示す。
【００１４】
この時、チャネル形成領域３０３内に配置された不純物領域３０４はチャネル形成領域内に局部的に拡散電位（エネルギー障壁）の高い領域を形成する。そして、そのエネルギー障壁がドレイン側空乏層のソース側への広がりを効果的に抑止（ピニング）しうるのである。
【００１５】
なお、不純物領域３０４には酸素、窒素、炭素のいずれを添加しても十分なエネルギー障壁を形成することができる。また、Ｎ型トランジスタならばＢ（ボロン）を、Ｐ型トランジスタならばＰ（リン）を添加しても良い。
【００１６】
以上の様な構成とすることで、短チャネル効果の一つであるしきい値電圧の低下を効果的に抑止することが期待される。勿論、パンチスルー現象に伴う耐圧やサブスレッショルド特性の劣化を抑制することも可能である。
【００１７】
また、図３に示す構成は、上述の効果とは別に狭チャネル効果を生じることが予想される。即ち、不純物領域３０４の間隔を十分狭くすることで、キャリアが移動する領域３０５に人為的に狭チャネル効果を発生しうるのである。
【００１８】
以上に説明した様に、本発明者らの提案するピニング技術は短チャネル効果が発生する程度（チャネル長２μｍ以下) から、さらに微細化されたディープサブミクロン領域（チャネル長0.01〜0.1 μｍ）のデバイス素子にまで効果を発揮する技術である。
【００１９】
しかしながら、従来例で述べた様な、ゲイト電極と活性層との仕事関数差の違いによるウィンドウ中心（Ｖcen ）のシフトはピニング技術においても同様に生じる現象である。従って、サブミクロン領域では短チャネル効果を抑止しつつしきい値電圧を制御することが必要となる。
【００２０】
【発明が解決しようとする課題】
本発明は短チャネル効果が生じうる程度（0.01〜２μｍ) にまで微細化されたＣＭＯＳ回路において、チャネルドープ法以外の方法でしきい値電圧の相違を是正する技術を提供することを課題とする。
【００２１】
換言すれば、上述のウィンドウ中心（Ｖcen ）を極力０Ｖに近づけるための技術を提供する。この事はＮチャネル型およびＰチャネル型半導体装置のしきい値電圧の絶対値が概略同一となる様に制御することを意味する。
【００２２】
【課題を解決するための手段】
本発明の主旨は、デバイス素子の微細化に伴って生じる短チャネル効果（Short Channel Effect：SCE ）および狭チャネル効果（Nallow Channel Effect ：NCE ）を利用してしきい値電圧（Ｖth）のバランスをとり、ＣＭＯＳ回路のＶthの相違を是正することにある。
【００２３】
そこで、本明細書で開示する発明の構成は、
絶縁表面を有する基板上に形成されたＮチャネル型半導体装置およびＰチャネル型半導体装置とを相補的に組み合わせたＣＭＯＳ構造を有する半導体装置において、
前記Ｎチャネル型半導体装置および前記Ｐチャネル型半導体装置のしきい値電圧の絶対値が概略同一となる様に、前記Ｎチャネル型半導体装置には狭チャネル効果を強める手段が施され、前記Ｐチャネル型半導体装置には短チャネル効果を強める手段が施されていることを特徴とする。
【００２４】
具体的には、前記Ｎチャネル型半導体装置およびＰチャネル型半導体装置のチャネル形成領域にはチャネル方向と概略平行に人為的かつ局部的に不純物領域が配置されており、
前記狭チャネル効果を強める手段とは前記Ｎチャネル型半導体装置に配置される前記不純物領域の配置間隔を意図的に狭くする手段であり、
前記短チャネル効果を強める手段とはＰチャネル型半導体装置に配置される前記不純物領域の配置間隔を、前記Ｎチャネル型半導体装置における配置間隔よりも相対的に広くする手段であることを特徴とする。
【００２５】
あるいは、前記Ｎチャネル型半導体装置およびＰチャネル型半導体装置の活性層は結晶粒界に方向性があり、かつ、前記基板と概略平行な針状また柱状結晶が集合してなる結晶構造体で構成され、
前記狭チャネル効果を強める手段とは前記Ｎチャネル型半導体装置における前記針状または柱状結晶の結晶幅を意図的に狭くする手段であり、
前記短チャネル効果を強める手段とは前記Ｐチャネル型半導体装置における前記針状または柱状結晶の結晶幅を、前記Ｎチャネル型半導体装置における結晶幅よりも相対的に広くする手段であることを特徴とする。
【００２６】
【発明の実施の形態】
ＣＭＯＳ構造を有する半導体装置を作製する際に問題となるＮチャネル型半導体装置とＰチャネル型半導体装置のしきい値電圧の絶対値の相違を、チャネルドープ法によらない新しい手段で是正する。
【００２７】
そのために、短チャネル効果によるしきい値電圧の減少および狭チャネル効果によるしきい値電圧の増加を利用して、Ｎチャネル型半導体装置とＰチャネル型半導体装置のしきい値電圧を別々にシフトさせる。
【００２８】
狭チャネル効果が強く現れる様にする構成は、ピニング技術を利用してチャネル形成領域に配置する不純物領域の間隔を狭くする、即ちピニング効果を強くすることで達成しうる。また、逆に不純物領域の間隔を広めに設計すればピニング効果は弱まり、短チャネル効果が強めに現れる様な構成となる。
【００２９】
また、針状（または柱状）結晶が集合してなる結晶構造体を利用して活性層を構成する場合、同様の効果を結晶幅を制御することで達成することができる。具体的には、結晶幅を狭くすることで狭チャネル効果を強め、結晶幅を広くすることで短チャネル効果を強めることができる。結晶幅の制御は、結晶化前の非晶質珪素膜の膜厚を制御することでなしうる。
【００３０】
【実施例】
〔参考例１〕
本参考例では、ピニング技術を利用した薄膜トランジスタ（ＴＦＴ）を用いてＣＭＯＳ回路を設計する際に、活性層の構造をＮ型トランジスタとＰ型トランジスタとで異なるものとする例を示す。
【００３１】
従来例で述べた様に、結晶性珪素膜を活性層とする場合、Ｎ型トランジスタおよびＰ型トランジスタの電気特性（Id-Vg 特性）は、双方マイナス側（負側）にシフトする傾向にあり、ウィンドウ中心（Ｖcen ）は０Ｖ以下となる。
【００３２】
そのため、ウィンドウ中心（Ｖcen ）を０ＶにするためにはＮ型トランジスタのしきい値電圧（Ｖth,n）は増加する方向に動かし、Ｐ型トランジスタのしきい値電圧（Ｖth,p) は減少する方向に動かす必要がある。
【００３３】
即ち、Ｎ型トランジスタの活性層には狭チャネル効果が強めに発生し、Ｐ型トランジスタの活性層には短チャネル効果が強めに発生する様に、チャネル形成領域に対して不純物領域を配置すれば良い（実際には短チャネル効果を強めるという事は相対的に狭チャネル効果を弱めるという事を意味する）。
【００３４】
ここで、本参考例を実施した場合のＮ型トランジスタおよびＰ型トランジスタの活性層の構造を図１（Ａ）、（Ｂ）に示す。なお、活性層のチャネル長は0.01〜２μｍの範囲とし、チャネル幅は希望するオン電流と信頼性との兼ね合いから任意の範囲で決定すれば良い。
【００３５】
図１（Ａ）において、１０１はソース領域、１０２はドレイン領域、１０３はチャネル形成領域である。不純物領域１０４の間隔は所望のしきい値電圧が得られる様に調節する。図１（Ａ）はＮ型トランジスタの活性層となるため、狭チャネル効果が強めに現れる様に、不純物領域１０４の間隔を狭く調節することが重要である。
【００３６】
なお、本参考例に示す発明を利用するに際して、必要とされるしきい値電圧のシフト量は実施者によって異なる。即ち、実施者の作製する本来の（本参考例に示す発明によらない）半導体装置のしきい値電圧を鑑みて、実験的に所望のしきい値電圧が得られる様に不純物領域の間隔を設計する必要がある。
【００３７】
代表的には、狭チャネル効果を強めるために不純物領域１０４の間隔を30〜1000Å( 好ましくは50〜500 Å) とすれば良い。換言すれば、チャネル形成領域の幅を 100〜1000個程度に分割する様に不純物領域１０４を配置すれば良い。
【００３８】
本参考例に示す発明によれば、図１（Ａ）に示す様な構造の活性層を有するＮ型トランジスタのしきい値電圧（Ｖth,n）は図１（Ｂ）に示す様に変化すると推測される。なお、図１（Ｂ）において点線は本参考例に示す発明を実施しない場合、実線は本参考例に示す発明を実施した場合の例である。
【００３９】
即ち、狭チャネル効果が強めに現れる様な構成とすることでＶth,nは増加する方向にシフトする。また、空乏層をピニングする効果が強まるのでサブスレッショルド特性も向上する（図１（Ｂ）において実線で示されるId-Vg 特性の傾きが大きくなる) と考えられる。
【００４０】
また、図１（Ｃ）はＰ型トランジスタの活性層となるため、短チャネル効果が強めに現れる様に不純物領域１０５の間隔を広く調節することが重要となる。代表的には、チャネル形成領域の幅を 5〜100 個程度に分割する様に不純物領域１０５を配置すれば短チャネル効果が強く現れる様になる。その結果、Ｐ型トランジスタのしきい値電圧（Ｖth,p) は図１（Ｄ）に示す様に変化する。
【００４１】
ただし、短チャネル効果が強めに現れるということは電気特性は悪化する方向に進むことを意味する。従って、図１（Ｄ）に示す様に実線で示されるId-Vg 特性の傾きは小さくなるので、特性の悪化とＶth,pの制御との兼ね合いに注意しなければならない。
【００４２】
以上の様に、ピニング技術を利用して意図的に短チャネル効果を強くしたり、狭チャネル効果を強くしたりすることでＮ型トランジスタおよびＰ型トランジスタのしきい値電圧を制御することで、ＣＭＯＳ回路におけるしきい値電圧の絶対値の相違を是正しうる。即ち、従来のピニング技術とは、導電型の違いによって不純物領域の間隔を異なるものとする点で異なるのである。
【００４３】
また、従来は素子の微細化を妨げる要因としか認識されていなかった短チャネル効果および狭チャネル効果を、しきい値電圧の制御に利用するという発想は全く新しいものである。本参考例に示す発明により、チャネルドープ法によらないしきい値電圧の制御が可能となるのである。
【００４４】
従って、本参考例に示す発明を利用した場合、チャネル形成領域内のキャリアが移動する領域は、真性または実質的に真性な領域である。真性または実質的に真性であるとは、活性化エネルギーがほぼ1/2（フェルミレベルが禁制帯の中央に位置する）であること、スピン密度よりも不純物濃度が低い領域であること、意図的に不純物を添加しないアンドープ領域であることを意味している。
【００４５】
〔実施例１〕
本実施例では、参考例１と異なる方法で短チャネル効果および狭チャネル効果を制御してＶth,nおよびＶth,pのバランスをとるための技術を説明する。具体的には、多結晶シリコン膜の結晶の幅を利用する。
【００４６】
本発明者らによる特開平6-244103号公報または特開平7-321339号公報記載の技術によって結晶化した結晶性珪素膜（多結晶シリコン膜）は、針状（または柱状）の結晶の集合した構成でなる結晶構造体となる。そして、この結晶構造体に対してハロゲン元素を含む雰囲気における加熱処理を施すと、極めて優れた結晶性を有する結晶性珪素膜が得られる。
【００４７】
また、本発明者らの実験によってこの結晶性珪素膜を活性層として利用した半導体装置は単結晶シリコン上に作製したMOSFETに匹敵する電気特性を示すことが確認されている。具体的には、サブスレショルド特性（Ｓ値）が60〜100mV/dec(好ましくは60〜70mV/dec) であり、Ｖth,nが-0.5〜2.0 Ｖ、Ｖth,pが-2.0〜0.5 Ｖの高い電気特性が得られる。
【００４８】
しかしながら、前述の様な活性層の導電型の違いによるしきい値電圧の偏りが生じ、代表的にはＶth,nが-0.5〜0.5 Ｖ、Ｖth,pが-1.5〜-0.5Ｖとなり、ウィンドウ中心（Ｖcen)が-1.0〜-0.5Ｖ付近にあることが多い。本実施例は、この様な半導体装置のウィンドウ中心を0.5 〜1.0 Ｖだけ正側へシフトさせるための技術である。
【００４９】
ここで、図４に示すのは上記結晶構造体をＴＥＭ観察した時の写真である。図４に示す様に、この結晶構造体は針状結晶４０１が概略同一方向へと向かう規則性を有しており、その結晶粒界４０２も互いに概略平行に延びている。
【００５０】
本発明者らは、活性層のソース領域とドレイン領域とを結ぶ方向（チャネル方向）と上記針状結晶４０１の成長方向とが一致する様な時が最も高い電気特性の得られる条件であると推測した。そして、結晶粒界をエネルギー障壁の高い領域と見なして模式的にモデル化したのが前述のピニング技術である。
【００５１】
即ち、針状結晶の結晶幅を狭くすることは参考例１の図１（Ａ）の構成を得ることに相当し、狭チャネル効果が強く現れる構成となる。また、結晶幅を広くすることは参考例１の図１（Ｃ）の構成を得ることに相当し、短チャネル効果が強く現れる構成となる。
【００５２】
本発明者らの実験的な知見によれば、針状結晶の結晶幅は結晶化前の非晶質珪素膜の膜厚にほぼ等しいことが判明している。従って、結晶幅の狭い結晶構造体とする場合（狭チャネル効果を強める場合）は非晶質珪素膜の膜厚を薄くし、結晶幅の広い結晶構造体とする場合（短チャネル効果を強める場合）は非晶質珪素膜の膜厚を厚くすれば良い。
【００５３】
ここで本実施例を実施するための結晶性珪素膜の作製方法について図５を用いて説明する。なお、図５（Ａ）は基板上の特定の狭い領域のみを示した図である。図５（Ａ）において、５０１は石英基板である。ガラス基板を用いることもできるが、後に700 ℃を超える加熱処理行程がある様な場合には耐熱性を考慮して石英基板を用いる必要がある。
【００５４】
石英基板５０１上には非晶質珪素膜５０２が成膜されている。本実施例で重要なのは、非晶質珪素膜５０２が部分的に薄膜化（成膜時の膜厚と比較して薄いという意味）してあることである。この薄膜化はハーフエッチング技術等により行えば良い。勿論、薄膜化する領域は、後にＮ型トランジスタの活性層となる領域であることは言うまでもない。
【００５５】
選択的な薄膜化が終了したら、特開平特開平6-244103号公報または特開平7-321339号公報記載の技術を用いて結晶化を行う。針状結晶の結晶成長方向を規定して、成長方向とチャネル方向とを一致させるためには特開平7-321339号公報記載の技術を用いることが有効である。
【００５６】
こうして図５（Ｂ）に示す様に、膜厚の異なる領域を有する結晶性珪素膜５０３が得られる。図５（Ｃ）は図５（Ｂ）における結晶性珪素膜５０３を上面から見た図であり、膜厚の違いによって膜厚の薄い第１の領域５０４、膜厚の厚い第２の領域５０５とに分けられる。
【００５７】
さらに、第１の領域５０４および第２の領域５０５を拡大した時の状態を模式的に表したのが図５（Ｄ）、（Ｅ）である。図５（Ｄ）においては結晶化の際に非晶質珪素膜５０２の膜厚が薄いため、針状結晶５０６の結晶幅は狭くなっている。また、図５（Ｅ）に示す様に、第２の領域５０５は膜厚が厚いため針状結晶５０７の結晶幅は結晶５０６に比べて広くなっている。
【００５８】
従って、図５（Ｄ）に示す様な状態の結晶構造体を活性層とした場合、ピニング効果（ドレイン側空乏層の広がりを抑える効果）が強まり、さらに、針状結晶５０６の幅が狭いので狭チャネル効果が顕著に現れる様になると推測される。また、図５（Ｅ）に示す様な状態の結晶構造体を活性層とした場合、ピニング効果は弱まり、短チャネル効果が現れる様になると推測される。
【００５９】
以上の様に、針状結晶の結晶幅を制御することで狭チャネル効果および短チャネル効果の影響力を制御し、Ｎ型型トランジスタ、Ｐ型型トランジスタ共に所望のしきい値電圧を得られる様に設計しうる。
【００６０】
〔参考例２〕
本参考例では、参考例１を適用したＣＭＯＳ回路の構造に関する説明を図６を用いて行うこととする。なお、ＣＭＯＳ回路の基本的な構造は公知であるので、必要な部分のみを符号をつけて説明する。
【００６１】
図６（Ａ）は本参考例に示す発明を適用した場合のＣＭＯＳ回路の上面図である。左側はＮ型トランジスタ、右側はＰ型トランジスタであり、基本的に同一構造となっている。６０１、６０２は活性層であり、その上方にはゲイト電極６０３とデータ配線６０４が配置されている。
【００６２】
また、Ｎ型トランジスタの活性層６０１のチャネル形成領域にはピニング技術による不純物領域６０５が配置され、Ｐ型トランジスタの活性層６０２のチャネル形成領域には同様に不純物領域６０６が配置される。
【００６３】
その際、本参考例に示す発明に従って不純物領域６０５を配置する間隔は、不純物領域６０６を配置する間隔よりも狭く設定する。具体的な数値等は実施者が実験的に求める必要がある。
【００６４】
図６（Ａ）をＡ−Ａ’およびＢ−Ｂ’で切断した断面を図６（Ｂ）、（Ｃ）に示す。６０７で示されるのは絶縁表面を有する基板である。この時、図６（Ｂ）には活性層６０１のチャネル幅方向の断面が現れ、図６（Ｃ）には活性層６０２のチャネル幅方向の断面が現れる。
【００６５】
また、図６（Ｄ）は図６（Ａ）をＣ−Ｃ’で切断した時に現れる断面を示している。なお、６０７は絶縁表面を有する基板であり、６０８はゲイト電極直下に位置するチャネル形成領域である。図６（Ｄ）において、不純物領域６０５と６０６を記載する際にハッチングを変えたのはＮ型トランジスタとＰ型トランジスタとで配置密度が異なることを示すためである。
【００６６】
以上の様に、参考例１に示す発明の構成をＣＭＯＳ回路に適用した場合、図６（Ｂ）、（Ｃ）に明らかな様に、Ｎ型トランジスタに配置される不純物領域６０５の間隔は、Ｐ型トランジスタに配置される不純物領域６０６の間隔に比べて狭いものとなる。
【００６７】
〔実施例２〕
本実施例では、実施例１を適用したＣＭＯＳ回路の構造に関する説明を図７を用いて行うこととする。参考例２で用いた図６と異なる点は狭チャネル効果を不純物領域ではなく針状結晶の幅で制御する点である。
【００６８】
図７（Ａ）は本発明を適用した場合のＣＭＯＳ回路の上面図である。各部分に記されている符号は図６と同一の部分に対応するものである。また、７０１は活性層６０１を構成する針状結晶であり、７０２は活性層６０２を構成する針状結晶である。
【００６９】
本実施例の特徴は、本発明に従って針状結晶７０１の結晶幅が針状結晶７０２の結晶幅よりも狭くなる様に形成されていることである。結晶幅の制御は実施例２に示した手段によれば良い。また、具体的な幅は実施者が実験的に求める必要がある。代表的には、針状結晶７０１の幅を50〜500 Å( 好ましくは50〜200 Å) とすれば良い。
【００７０】
図７（Ａ）をＡ−Ａ’およびＢ−Ｂ’で切断した断面を図７（Ｂ）、（Ｃ）に示す。この時、図７（Ｂ）には活性層６０１のチャネル幅方向の断面が現れ、図７（Ｃ）には活性層６０２のチャネル幅方向の断面が現れる。また、図７（Ｄ）は図７（Ａ）をＣ−Ｃ’で切断した時に現れる断面を示している。
【００７１】
以上の様に、実施例１に示す本発明の構成をＣＭＯＳ回路に適用した場合、図７（Ｂ）、（Ｃ）に明らかな様に、Ｎ型トランジスタの活性層６０１を構成する針状結晶７０１の結晶幅は、Ｐ型トランジスタの活性層６０２を構成する針状結晶７０２の結晶幅に比べて狭いものとなる。
【００７２】
〔実施例３〕
本実施例では本発明を適用したＣＭＯＳ回路の実施例を図８を用いて説明する。なお、ここでは実施例１の手段により本発明を実施した場合を例にする。また、図８（Ａ）、（Ｂ）、（Ｃ）において左側は全てＮ型トランジスタ、右側は全てＰ型トランジスタとなっている。また、ＣＭＯＳ回路の構造は公知であるので、特殊な構造のみを符号を付して説明することとする。
【００７３】
図８（Ａ）に示すＣＭＯＳ回路は特開平7-135318号公報記載の技術を用いてドレイン領域とチャネル形成領域との間に電界緩和のための低濃度不純物領域を設けた構造である。基本的にＮ型トランジスタとＰ型トランジスタは導電型が異なるのみで構造的な差異はないので、Ｎ型トランジスタを主体に説明する。
【００７４】
図８（Ａ）において、活性層はソース領域８０１、ドレイン領域８０２、チャネル形成領域８０３、低濃度不純物領域８０４、８０５で構成される。そして、８０６はゲイト絶縁膜、８０７はアルミニウムを主成分とするゲイト電極であり、ゲイト電極８０７は陽極酸化膜８０８によって保護されている。また、８０９は層間絶縁膜、８１０はデータ配線である。
【００７５】
ゲイト絶縁膜８０６はゲイト電極８０７の側面に配置された多孔質状の陽極酸化膜（ＣＭＯＳ回路の形成過程で除去される）をマスクとしてエッチングされるため、活性層上の一部に残存する状態となる。このゲイト絶縁膜８０６の端部を利用して低濃度不純物領域８０４、８０５が形成される。
【００７６】
次に、図８（Ｂ）に示す構造は、上記特開平7-135318号公報記載の技術において多孔質状の陽極酸化膜の代わりに絶縁物でなるサイドウォールを利用する例を示すものである。従って、活性層の構成は基本的に図８（Ａ）で説明した活性層の構成と同一である。
【００７７】
サイドウォール８１１は窒化珪素膜または酸化珪素膜をエッチバック法によってゲイト電極８０７の側面のみに残存させることによって形成する。このサイドウォール８１１はソース領域８０１、ドレイン領域８０２の主表面にシリサイド８１２を形成する時にも必要となる。
【００７８】
シリサイド８１２の形成は公知のサリサイド技術を用いれば良い。例えば、チタン、タンタル、モリブデン、タングステン等に金属を用いることができる。この時、ソース／ドレイン領域全体がシリサイド化する様な条件を選ぶことも可能である。
【００７９】
図８（Ｂ）に示す様なサリサイド構造を有する半導体装置はデータ配線８１０とのオーミック接触が良好なので、動作速度を向上させることができる。
【００８０】
次に、図８（Ｃ）に示す構造は、図８（Ｂ）の示した構造においてゲイト電極の材料を結晶性珪素（多結晶シリコン）とした場合の例である。ゲイト電極８１３の側面には図８（Ｂ）と同様にサイドウォール８１１が配置されるが、この場合、ゲイト電極８１３の主表面にもシリサイド８１４が形成される。
【００８１】
図８（Ｃ）には示されないが、ゲイト電極８１３はゲイト信号を伝える引き出し配線と接続しているので、本構成はその様な引き出し配線とのオーミック接触を良好なものとすることができる。
【００８２】
以上に示したＣＭＯＳ回路の構造は一実施例を示すものであり、他の構造に本発明を適用することは実施者の自由である。従って、例えばマルチゲイト型構造（ダブルゲイト型やトリプルゲイト型）をとることもできるし、逆スタガ型ＴＦＴでＣＭＯＳ回路を構成する場合にも本発明を適用できる。
【００８３】
〔実施例４〕
本発明を利用した半導体装置は同一基板上に画素マトリクス回路とロジック回路とを集積化したアクティブマトリクス型電気光学装置に適用することもできる。電気光学装置としては、液晶表示装置、ＥＬ表示装置、ＥＣ表示装置などが含まれる。
【００８４】
なお、ロジック回路とは、周辺駆動回路やコントロール回路等の様に電気光学装置を駆動するための集積化回路を指す。また、コントロール回路とはプロセッサ回路、メモリ回路、クロック発生回路、Ａ／Ｄ（Ｄ／Ａ）コンバータ回路等の電気光学装置を駆動するに必要な全ての電気回路を含むものとする。
【００８５】
本発明を適用したＴＦＴは動作速度を落とさずにしきい値電圧の制御を行っているので、高性能な集積化回路を構成することができる。また、ウィンドウ中心（Ｖcen)を０Ｖにしたり、ウィンドウ幅（Ｖwin)を狭くすることで必要な駆動電圧を低減し、低消費電力の電気光学装置を作製することが可能である。
【００８６】
〔実施例５〕
本明細書中において「半導体装置」とは、半導体を利用することで機能する装置全般を指す。従って、単体ＴＦＴ、半導体集積回路（ＣＭＯＳ回路、ＤＲＡＭ回路、ＳＲＡＭ回路等のロジック回路）、アクティブマトリクス型電気光学装置およびその応用製品は半導体装置の範疇に含まれるものとする。
【００８７】
本実施例では、その応用製品について図例を挙げて説明する。本発明を利用した半導体装置としてはＴＶカメラ、ヘッドマウントディスプレイ、カーナビゲーション、プロジェクション（フロント型とリア型がある）、ビデオカメラ、パーソナルコンピュータ等が挙げられる。簡単な説明を図９を用いて行う。
【００８８】
図９（Ａ）はモバイルコンピュータであり、本体２００１、カメラ部２００２、受像部２００３、操作スイッチ２００４、表示装置２００５で構成される。本発明は表示装置２００５や装置内部に組み込まれる集積化回路２００６に対して適用される。
【００８９】
図９（Ｂ）はヘッドマウントディスプレイであり、本体２１０１、表示装置２１０２、バンド部２１０３で構成される。表示装置２１０２は比較的小型のサイズのものが２枚使用される。
【００９０】
図９（Ｃ）はカーナビゲーションであり、本体２１０１、表示装置２１０２、操作スイッチ２１０３、アンテナ２１０４で構成される。本発明は表示装置２１０２や装置内部の集積化回路２１０５に適用できる。車載式なので電圧変動に強い信頼性の高い半導体装置が必要となる。また、表示装置２２０２はモニターとして利用されるが、地図の表示が主な目的なので解像度の許容範囲は比較的広いと言える。
【００９１】
図９（Ｄ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示装置２３０４、操作スイッチ２３０５、アンテナ２３０６で構成される。本発明は表示装置２３０４や装置内部の集積化回路２１０５に適用できる。スタンバイ状態における消費電力を減らすことが重要となるため、本発明は非常に有効であると言える。
【００９２】
図９（Ｅ）はビデオカメラであり、本体２４０１、表示装置２４０２、音声入力部２４０３、操作スイッチ２４０４、バッテリー２４０５、受像部２４０６で構成される。本発明は表示装置２４０２や装置内部の集積化回路２４０７に適用できる。バッテリー駆動による長時間使用が要求されるため、本発明により低消費電力化することは非常に有意義である。
【００９３】
図９（Ｆ）はフロントプロジェクションであり、本体２５０１、光源２５０２、反射型表示装置２５０３、光学系（ビームスプリッターや偏光子等が含まれる）２５０４、スクリーン２５０５で構成される。スクリーン２５０５は会議や学会発表などのプレゼンテーションに利用される大画面スクリーンであるので、表示装置２５０３は高い解像度が要求される。
【００９４】
また、本実施例に示した電気光学装置以外にも、リアプロジェクションやハンディターミナルなどの携帯型情報端末機器に適用することができる。以上の様に、本発明の応用範囲は極めて広く、あらゆる分野の表示媒体に適用することが可能である。
【００９５】
また、本発明のＴＦＴは電気光学装置に限らず、例えばＳＲＡＭやＤＲＡＭといった形で集積化回路に組み込み、本実施例で示した様な応用製品の駆動回路として用いることも可能である。
【００９６】
【発明の効果】
デバイス素子の微細化に伴って生じる短チャネル効果および狭チャネル効果を利用することで、チャネルドープ法を用いることなくＣＭＯＳ回路のＶthの相違を是正することが可能となる。
【００９７】
従って、しきい値電圧の偏りに起因して引き起こされるＣＭＯＳ回路の動作速度の低下や誤動作を防ぐだけでなく、チャネル形成領域における不純物散乱の影響をも低減した高速動作の可能な半導体装置を実現しうる。また、半導体装置のしきい値電圧の絶対値を小さくすることができるので、半導体装置の低消費電力化を実現しうる。
【００９８】
また、チャネル形成領域においてチャネル方向と概略平行に形成されるエネルギー障壁（不純物領域や結晶粒界）によって、0.01〜2 μｍの微細な領域においても短チャネル効果による特性の劣化を問題としない高い信頼性の半導体装置を実現しうる。
【図面の簡単な説明】
【図１】    活性層の構成を説明するための図。
【図２】    従来例を説明するための図。
【図３】    ピニング技術を説明するための図。
【図４】    針状結晶を示す写真。
【図５】    結晶性珪素膜の作製工程を示す図。
【図６】    ＣＭＯＳ回路の構成を示す図。
【図７】    ＣＭＯＳ回路の構成を示す図。
【図８】    ＣＭＯＳ回路の構成を示す図。
【図９】    半導体装置（応用製品）の例を示す図。
【符号の説明】
１０１          ソース領域
１０２          ドレイン領域
１０３          チャネル形成領域
１０４          Ｎチャネル型半導体装置の不純物領域
１０５          Ｎチャネル型半導体装置の不純物領域
【図１】
0003886577.tif 000002
【図２】
0003886577.tif 000003
【図３】
0003886577.tif 000004
【図４】
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【図５】
0003886577.tif 000006
【図６】
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【図７】
0003886577.tif 000008
【図８】
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【図９】
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