(57)【特許請求の範囲】
【請求項１】
第１絶縁層を形成する段階と、
前記第１絶縁層をエッチングしてストレージ電極コンタクトホールを形成する段階と、
前記ストレージ電極コンタクトホールを導電物質で充填してストレージ電極コンタクトプラグを形成する段階と、
前記ストレージ電極コンタクトプラグ及び前記第１絶縁層上に鋳型層を形成する段階と、
前記鋳型層及び前記第１絶縁層の一部をエッチングして、前記ストレージ電極コンタクトプラグの上部表面及び側壁の一部表面を露出する開口部を形成する段階と、
前記開口部の側壁に露出する前記鋳型層をエッチングして前記開口部を拡張させる段階と、
拡張された前記開口部にストレージ電極を形成する段階とを含むことを特徴とするＤＲＡＭセルキャパシタの製造方法。
【請求項２】
前記第１絶縁層を形成する段階は、半導体基板上に下部酸化膜と窒化膜と上部酸化膜を順次に形成する段階を含み、
前記第１絶縁層の一部をエッチングする段階は、前記上部酸化膜をエッチングする段階を含み、
前記開口部の側壁に露出する前記鋳型層をエッチングする段階は、前記窒化膜をエッチング停止層として使用して前記鋳型層及び前記上部酸化膜をエッチングする段階を含むことを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項３】
前記ストレージ電極を形成する段階は、
拡張された前記開口部の内面を含む前記鋳型層の表面にストレージ電極膜を形成する段階と、
前記ストレージ電極膜上に第２絶縁層を形成する段階と、
前記鋳型層が露出される時まで前記第２絶縁層及び前記ストレージ電極膜を平坦化エッチングする段階と、
拡張された前記開口部内部の前記第２絶縁層を除去する段階とを含むことを特徴とする請求項２に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項４】
前記第２絶縁層を形成する段階は、拡張された前記開口部を完全に充填するように前記第２絶縁層を形成する段階を含むことを特徴とする請求項３に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項５】
前記第２絶縁層を形成する段階は、拡張された前記開口部内にボイドが形成されるように前記第２絶縁層を形成する段階を含むことを特徴とする請求項３に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項６】
拡張された前記開口部内の前記ストレージ電極の一部を除去して、前記ストレージ電極の上部表面が前記鋳型層よりも低くなるようにする段階を更に含むことを特徴とする請求項３に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項７】
前記ストレージ電極を形成する段階の後に、
前記窒化膜をエッチング停止層として使用して前記鋳型層及び前記上部酸化膜を除去する段階を更に含むことを特徴とする請求項３から６のいずれか一項に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項８】
（ａ）半導体基板上に酸化膜及び窒化膜を含む多層の第１絶縁層を形成する段階と、
（ｂ）前記第１絶縁層を部分的にエッチングしてストレージ電極コンタクトホールを形成する段階と、
（ｃ）前記ストレージ電極コンタクトホールを導電物質で充填してストレージ電極コンタクトプラグを形成する段階と、
（ｄ）前記ストレージ電極コンタクトプラグ及び前記第１絶縁層上に少なくともストレージ電極の高さ以上の鋳型層を形成し、前記ストレージ電極コンタクトプラグの上部表面と前記ストレージ電極コンタクトプラグの周囲の前記第１絶縁層の一部表面が露出される開口部を有するようにエッチングする段階と、
（ｅ）前記開口部の側壁に露出する前記鋳型層を所定の厚さエッチングして前記開口部を拡張させる段階と、
（ｆ）前記開口部の内面を含む前記鋳型層の表面に前記コンタクトプラグと電気的に接続されるストレージ電極膜を形成する段階と、
（ｇ）前記ストレージ電極膜の表面上にＨＳＧノジュールを形成する段階と、
（ｈ）前記開口部を完全に充填する時まで前記ＨＳＧノジュール及び前記ストレージ電極膜上に第２絶縁層を形成する段階と、
（ｉ）前記開口部の周囲の前記鋳型層の上部表面が露出される時まで前記第２絶縁層、前記ＨＳＧノジュール、そして前記ストレージ電極膜を平坦化エッチングしてストレージ電極膜を隣接する開口部の間で隔離させてストレージ電極を形成する段階とを含み、
前記開口部形成段階（ｄ）は、前記鋳型層を部分的にエッチングし、さらに前記第１絶縁層中の窒化膜をエッチング停止層として使用してその上部にある酸化膜もエッチングすることにより、前記ストレージ電極コンタクトプラグが突出された構造を有するように遂行されることを特徴とするＤＲＡＭセルキャパシタの製造方法。
【請求項９】
（ａ）半導体基板上に酸化膜及び窒化膜を含む多層の第１絶縁層を形成する段階と、
（ｂ）前記第１絶縁層を部分的にエッチングしてストレージ電極コンタクトホールを形成する段階と、
（ｃ）前記ストレージ電極コンタクトホールを導電物質で充填してストレージ電極コンタクトプラグを形成する段階と、
（ｄ）前記ストレージ電極コンタクトプラグ及び前記第１絶縁層上に少なくともストレージ電極の高さ以上の鋳型層を形成し、前記ストレージ電極コンタクトプラグの上部表面と前記ストレージ電極コンタクトプラグの周囲の前記第１絶縁層の一部表面が露出される開口部を有するようにエッチングする段階と、
（ｅ）前記開口部の側壁に露出する前記鋳型層を所定の厚さエッチングして前記開口部を拡張させる段階と、
（ｆ）前記開口部の内面を含む前記鋳型層の表面に前記コンタクトプラグと電気的に接続されるストレージ電極膜を形成する段階と、
（ｇ）前記ストレージ電極膜の表面上にＨＳＧノジュールを形成する段階と、
（ｈ）前記開口部を完全に充填する時まで前記ＨＳＧノジュール及び前記ストレージ電極膜上に第２絶縁層を形成する段階と、
（ｉ）前記開口部の周囲の前記鋳型層の上部表面が露出される時まで前記第２絶縁層、前記ＨＳＧノジュール、そして前記ストレージ電極膜を平坦化エッチングしてストレージ電極膜を隣接する開口部の間で隔離させてストレージ電極を形成する段階とを含み、
前記第２絶縁層形成段階（ｈ）前に、前記ＨＳＧノジュールの屈曲に沿って前記ストレージ電極膜上に前記ＨＳＧノジュールを保護するための物質層を形成する段階をさらに含むことを特徴とするＤＲＡＭセルキャパシタの製造方法。
【請求項１０】
（ａ）半導体基板上に酸化膜及び窒化膜を含む多層の第１絶縁層を形成する段階と、
（ｂ）前記第１絶縁層を部分的にエッチングしてストレージ電極コンタクトホールを形成する段階と、
（ｃ）前記ストレージ電極コンタクトホールを導電物質で充填してストレージ電極コンタクトプラグを形成する段階と、
（ｄ）前記ストレージ電極コンタクトプラグ及び前記第１絶縁層上に少なくともストレージ電極の高さ以上の鋳型層を形成し、前記ストレージ電極コンタクトプラグの上部表面と前記ストレージ電極コンタクトプラグの周囲の前記第１絶縁層の一部表面が露出される開口部を有するようにエッチングする段階と、
（ｅ）前記開口部の側壁に露出する前記鋳型層を所定の厚さエッチングして前記開口部を拡張させる段階と、
（ｆ）前記開口部の内面を含む前記鋳型層の表面に前記コンタクトプラグと電気的に接続されるストレージ電極膜を形成する段階と、
（ｇ）前記開口部を完全に充填する時まで前記ストレージ電極膜上に前記鋳型層に対してエッチング選択比を有する物質からなる第２絶縁層を形成する段階と、
（ｈ）前記開口部の周囲の前記鋳型層の上部表面が露出される時まで前記第２絶縁層及び前記ストレージ電極膜を平坦化エッチングしてストレージ電極膜を隣接する開口部の間で隔離させてストレージ電極を形成する段階と、
（ｉ）前記開口部内部の前記第２絶縁層を除去する段階と、
（ｊ）前記ストレージ電極の内部表面及び前記ストレージ電極の上部表面上にＨＳＧノジュールを形成する段階とを含み、
前記開口部形成段階（ｄ）は、前記鋳型層を部分的にエッチングし、さらに前記第１絶縁層中の窒化膜をエッチング停止層として使用してその上部にある酸化膜もエッチングすることにより、前記ストレージ電極コンタクトプラグが突出された構造を有するように遂行されることを特徴とするＤＲＡＭセルキャパシタの製造方法。
【請求項１１】
（ａ）半導体基板上に酸化膜及び窒化膜を含む多層の第１絶縁層を形成する段階と、
（ｂ）前記第１絶縁層を部分的にエッチングしてストレージ電極コンタクトホールを形成する段階と、
（ｃ）前記ストレージ電極コンタクトホールを導電物質で充填してストレージ電極コンタクトプラグを形成する段階と、
（ｄ）前記ストレージ電極コンタクトプラグ及び前記第１絶縁層上に少なくともストレージ電極の高さ以上の鋳型層を形成し、前記ストレージ電極コンタクトプラグの上部表面と前記ストレージ電極コンタクトプラグの周囲の前記第１絶縁層の一部表面が露出される開口部を有するようにエッチングする段階と、
（ｅ）前記開口部の側壁に露出する前記鋳型層を所定の厚さエッチングして前記開口部を拡張させる段階と、
（ｆ）前記開口部の内面を含む前記鋳型層の表面に前記コンタクトプラグと電気的に接続されるストレージ電極膜を形成する段階と、
（ｇ）前記ストレージ電極膜の表面上にＨＳＧノジュールを形成する段階と、
（ｈ）前記開口部を完全に充填する時まで前記ＨＳＧノジュール及び前記ストレージ電極膜上に第２絶縁層を形成し、前記開口部内に充填された前記第２絶縁層がボイドを有するように形成する段階と、
（ｉ）前記開口部の周囲の前記鋳型層の上部表面が露出される時まで前記第２絶縁層、前記ＨＳＧノジュール、そして前記ストレージ電極膜を平坦化エッチングしてストレージ電極膜を隣接する開口部の間で隔離させてストレージ電極を形成する段階とを含むことを特徴とするＤＲＡＭセルキャパシタの製造方法。
【請求項１２】
前記開口部形成段階（ｄ）は、前記鋳型層を部分的にエッチングし、さらに前記第１絶縁層中の窒化膜をエッチング停止層として使用してその上部にある酸化膜もエッチングすることにより、前記ストレージ電極コンタクトプラグが突出された構造を有するように遂行されることを特徴とする請求項１１に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項１３】
前記開口部を拡張させる段階（ｅ）は、少なくとも前記鋳型層が前記ストレージ電極膜の厚さ以上でエッチングされるように湿式エッチング方法で遂行され、拡張された前記開口部の隣接するもの同士の間隔の最小値は１０ｎｍであることを特徴とする請求項１１に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項１４】
前記ストレージ電極形成段階（ｉ）後、前記鋳型層及び前記開口部内部の前記第２絶縁層の中少なくとも前記開口部内部の前記第２絶縁層を除去する段階と、
前記ＨＳＧノジュールを有する前記ストレージ電極を含んで前記半導体基板上にキャパシタ誘電体膜及びプレート電極を順次に形成してキャパシタを形成する段階とをさらに含むことを特徴とする請求項１１に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項１５】
（ａ）半導体基板上に第１絶縁層及び第１反射防止膜を順次に形成する段階と、
（ｂ）前記第１反射防止膜及び前記第１絶縁層を部分的にエッチングしてストレージ電極コンタクトホールを形成する段階と、
（ｃ）前記ストレージ電極コンタクトホールを導電物質で充填してストレージ電極コンタクトプラグを形成する段階と、
（ｄ）前記ストレージ電極コンタクトプラグ及び前記第１反射防止膜上に少なくともストレージ電極の高さ以上の鋳型層と、第２反射防止膜を順次に形成し、前記ストレージ電極コンタクトプラグの上部表面と前記ストレージ電極コンタクトプラグの周囲の前記第１反射防止膜の一部表面が露出される開口部を有するようにエッチングする段階と、
（ｅ）前記第２反射防止膜及び前記開口部の底面に露出する前記第１反射防止膜を除去する段階と、
（ｆ）前記開口部の側壁に露出する前記鋳型層を所定の厚さエッチングして前記開口部を拡張させる段階と、
（ｇ）前記開口部の内面を含む前記鋳型層の表面に前記コンタクトプラグと電気的に接続されるストレージ電極膜を形成する段階と、
（ｈ）前記ストレージ電極膜の表面上にＨＳＧノジュールを形成する段階と、
（ｉ）前記開口部を完全に充填する時まで前記ＨＳＧノジュール及び前記ストレージ電極膜上に第２絶縁層を形成する段階と、
（ｊ）前記開口部の周囲の前記鋳型層の上部表面が露出される時まで前記第２絶縁層、前記ＨＳＧノジュール、そして前記ストレージ電極膜を平坦化エッチングしてストレージ電極膜を隣接する開口部の間で隔離させてストレージ電極を形成する段階とを含むことを特徴とするＤＲＡＭセルキャパシタの製造方法。
【請求項１６】
前記開口部を拡張させる段階（ｆ）は、少なくとも前記鋳型層が前記ストレージ電極膜の厚さ以上でエッチングされるように湿式エッチング方法で遂行され、拡張された前記開口部の隣接するもの同士の間隔の最小値は１０ｎｍであることを特徴とする請求項１５に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項１７】
前記第２絶縁層形成段階（ｉ）前に、前記ＨＳＧノジュールの屈曲に沿って前記ストレージ電極膜上に前記ＨＳＧノジュールを保護するための物質層を形成する段階をさらに含むことを特徴とする請求項１５に記載のＤＲＡＭセルキャパシタの製造方法。
【請求項１８】
前記ストレージ電極を形成する段階（ｊ）後、前記鋳型層及び前記開口部内部の前記第２絶縁層の中少なくとも前記開口部内部の前記第２絶縁層を除去する段階と、前記ＨＳＧノジュールを有する前記ストレージ電極を含んで前記半導体基板上にキャパシタ誘電体膜及びプレート電極を順次に形成してキャパシタを形成する段階とをさらに含むことを特徴とする請求項１５に記載のＤＲＡＭセルキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、より詳しくは高集積素子に応用可能なＤＲＡＭセルキャパシタ(dynamic random access memory cell capacitor)及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ素子が高集積化されることにより、キャパシタの容量増大が要求されている。これにより、キャパシタの容量を増加させるために、キャパシタの下部電極として使用されるストレージ電極の表面積(surface area)を広めるか或いは高い誘電率を有する高誘電体膜を使用する方法が提案されている。しかし、高誘電体膜の場合、ＮＯ膜乃至ＯＮＯ膜を除外しては大部分まだ開発段階にある場合が多いのでストレージ電極の表面積を広める方法が一般的に使用されている。
【０００３】
ストレージ電極の表面積を広めるために、ストレージ電極の構造をスタック(stack)型、シリンダー(cylinder)型、フィン(fin)型、そしてトレンチ(trench)型等に形成する方法が提案されている。このような方法の具体的な例で、米国特許第5,340,765号(Aug.23,1994)はシリンダー型コンテナ(cylindrical container)を似たキャパシタ構造を形成する工程を開示しており、さらに複雑な構造、例えば、コンテナ内にコンテナ(container-within-container)及び多重ピン(multiple pin)構造が米国特許第5,340,763号(Aug.23,1994)に開示されている。
【０００４】
スタック型ストレージ電極の場合、所望のキャパシタ容量を得るため、その高さが増加されて後続金属コンタクト(metal contact)形成のための乾式エッチング工程のとき難しい。
【０００５】
従って、ストレージ電極段差を減らすために、ストレージ電極の表面上にＨＳＧ(hemispherical grain)ポリシリコンノジュール(nodule)を成長させる方法が適用されている。ＨＳＧポリシリコンノジュールは化学気相蒸着(chemical vapor deposition)により蒸着できるが、真空アニール(vacuum anneal)を使用して選択的に成長させる工程がさらに単純なのでこの方法が望ましく、使用されている。
【０００６】
しかし、ＨＳＧポリシリコンノジュールを適用する場合、素子が高集積化されることにより隣接したストレージ電極間短絡が深化される問題点が発生される。特に、シリンダー構造のストレージ電極の場合、ストレージ電極の短縮方向の空間マージン(space margin)が不足でＨＳＧポリシリコンノジュールの適用が不可能な問題点が発生される。
【０００７】
【発明が解決しようとする課題】
本発明の目的はストレージ電極の表面積が広められ、ストレージ電極の段差を減らせる高集積ＤＲＡＭセルキャパシタ及びその製造方法を提供することである。
本発明の他の目的はＨＳＧポリシリコンノジュール適用時隣接したストレージ電極間短絡が防止できる高集積ＤＲＡＭセルキャパシタ及びその製造方法を提供することである。
本発明のさらに他の目的はストレージ電極コンタクトプラグを突出構造で形成することによりストレージ電極の支持を強化できる高集積ＤＲＡＭセルキャパシタ及びその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
前述した目的を達成するための本発明によると、高集積ＤＲＡＭセルキャパシタの製造方法は、（ａ）半導体基板上に酸化膜及び窒化膜を含む多層の第１絶縁層を形成する段階と、（ｂ）コンタクトホール形成用マスクを使用して第１絶縁層を部分的にエッチング(partially etch)してストレージ電極コンタクトホールを形成する段階と、（ｃ）ストレージ電極コンタクトホールを導電物質に充填してストレージ電極コンタクトプラグを形成する段階と、（ｄ）ストレージ電極コンタクトプラグ及び第１絶縁層上に少なくともストレージ電極の高さ以上の鋳型層(mold layer)を形成し、ストレージ電極コンタクトプラグの上部表面とストレージ電極コンタクトプラグ両側の第１絶縁層の一部表面が露出されるオープニングを有するように形成する段階と、（ｅ）オープニングの両側壁の一部をエッチングしてオープニングを拡張させる段階と、（ｆ）オープニングの内面を含む鋳型層の表面にコンタクトプラグと電気的に接続されるストレージ電極膜を形成する段階と、（ｇ）ストレージ電極膜の表面上にＨＳＧノジュールを形成する段階と、（ｈ）オープニングを完全に充填する時までＨＳＧノジュール及びストレージ電極膜上に第２絶縁層を形成する段階と、（ｉ）オープニング両側の鋳型層の上部表面が露出される時まで第２絶縁層、ＨＳＧノジュール、そしてストレージ電極膜を平坦化エッチングしてストレージ電極膜を隔離させてストレージ電極を形成する段階とを含む。
【０００９】
この方法の望ましい実施形態において、第２絶縁層形成段階（ｈ）前に、ＨＳＧノジュールの屈曲に沿ってストレージ電極膜上にＨＳＧノジュールを保護するための物質層を形成する段階をさらに含める。
この方法の望ましい実施形態において、ストレージ電極形成段階（ｉ）後、鋳型層及び第２絶縁層を湿式エッチングに除去する段階と、ＨＳＧノジュールを有するストレージ電極及び第１絶縁層上にキャパシタ誘電体膜及びプレート電極を順次に形成してキャパシタを形成する段階とをさらに含める。
【００１０】
前述した目的を達成するための本発明によると、高集積ＤＲＡＭセルキャパシタの製造方法は、（ａ）半導体基板上に酸化膜及び窒化膜を含む多層の第１絶縁層を形成する段階と、（ｂ）コンタクトホール形成用マスクを使用して第１絶縁層を部分的にエッチングしてストレージ電極コンタクトホールを形成する段階と、（ｃ）ストレージ電極コンタクトホールを導電物質に充填してストレージ電極コンタクトプラグを形成する段階と、（ｄ）ストレージ電極コンタクトプラグ及び第１絶縁層上に少なくともストレージ電極高さ以上の鋳型層を形成し、ストレージ電極コンタクトプラグの上部表面とストレージ電極コンタクトプラグ両側の第１絶縁層の一部表面が露出されるオープニングを有するように形成する段階と、（ｅ）オープニングの両側壁の一部をエッチングしてオープニングを拡張させる段階と、（ｆ）オープニングの内面を含む鋳型層の表面にコンタクトプラグと電気的に接続されるストレージ電極膜を形成する段階と、（ｇ）オープニングを完全に充填する時までストレージ電極膜上に第２絶縁層を形成し、鋳型層に対してエッチング選択比を有する物質で形成する段階と、（ｈ）オープニング両側の鋳型層の上部表面が露出される時まで第２絶縁層及びストレージ電極膜を平坦化エッチングしてストレージ電極膜を隔離させてストレージ電極を形成する段階と、（ｉ）オープニング内部の第２絶縁層を除去する段階と、（ｊ）ストレージ電極の内部表面(inner surface)及びストレージ電極の上部表面(top surface)上にＨＳＧノジュールを形成する段階とを含む。
【００１１】
前述した目的を達成するための本発明によると、高集積ＤＲＡＭセルキャパシタの製造方法は、（ａ）半導体基板上に酸化膜及び窒化膜を含む多層の第１絶縁層を形成する段階と、（ｂ）コンタクトホール形成用マスクを使用して第１絶縁層を部分的にエッチングしてストレージ電極コンタクトホールを形成する段階と、（ｃ）ストレージ電極コンタクトホールを導電物質に充填してストレージ電極コンタクトプラグを形成する段階と、（ｄ）ストレージ電極コンタクトプラグ及び第１絶縁層上に少なくともストレージ電極高さ以上の鋳型層を形成し、ストレージ電極コンタクトプラグの上部表面とストレージ電極コンタクトプラグ両側の第１絶縁層の一部表面が露出されるオープニングを有するように形成する段階と、（ｅ）オープニングの両側壁の一部をエッチングしてオープニングを拡張させる段階と、（ｆ）オープニングの内面を含む鋳型層の表面にコンタクトプラグと電気的に接続されるストレージ電極膜を形成する段階と、（ｇ）ストレージ電極膜の表面上にＨＳＧノジュールを形成する段階と、（ｈ）オープニングを完全に充填する時までストレージ電極膜上に第２絶縁層を形成し、オープニング内に充填された第２絶縁層がボイドを有するように形成する段階と、 （ｉ）オープニング両側の鋳型層の上部表面が露出される時まで第２絶縁層を平坦化エッチングしてストレージ電極膜を隔離させてストレージ電極を形成する段階と、（ｊ）オープニング内部の第２絶縁層を除去する段階とを含む。
【００１２】
前述した目的を達成するための本発明によると、高集積ＤＲＡＭセルキャパシタの製造方法は、（ａ）半導体基板上に第１絶縁層及び第１反射防止膜を順次に形成する段階と、（ｂ）コンタクトホール形成用マスクを使用して第１反射防止膜及び第１絶縁層を部分的にエッチングしてストレージ電極コンタクトホールを形成する段階と、（ｃ）ストレージ電極コンタクトホールを導電物質に充填してストレージ電極コンタクトプラグを形成する段階と、（ｄ）ストレージ電極コンタクトプラグ及び第１反射防止膜上に少なくともストレージ電極高さ以上の鋳型層と、第２反射防止膜を順次に形成し、ストレージ電極コンタクトプラグの上部表面とストレージ電極コンタクトプラグ両側の第１反射防止膜の一部表面が露出されるオープニングを有するように形成する段階と、（ｅ）第２反射防止膜及びオープニング下部の第１反射防止膜を除去する段階と、（ｆ）オープニングの両側壁の一部をエッチングしてオープニングを拡張させる段階と、（ｇ）オープニングの内面を含む鋳型層の表面にコンタクトプラグと電気的に接続されるストレージ電極膜を形成する段階と、（ｈ）ストレージ電極膜の表面上にＨＳＧノジュールを形成する段階と、（ｉ）オープニングを完全に充填する時までＨＳＧノジュール及びストレージ電極膜上に第２絶縁層を形成する段階と、（ｊ）オープニング両側の鋳型層の上部表面が露出される時まで第２絶縁層、ＨＳＧノジュール、そしてストレージ電極膜を平坦化エッチングしてストレージ電極膜を隔離させてストレージ電極を形成する段階と、（ｋ）鋳型層及び第２絶縁層を除去する段階と、（ｌ）ＨＳＧノジュールを有するストレージ電極及び第１絶縁層上にキャパシタ誘電体膜及びプレート電極を順次に形成してキャパシタを形成する段階とを含む。
【００１３】
前述した目的を達成するための本発明によると、高集積ＤＲＡＭセルキャパシタの製造方法は、（ａ）半導体基板上に第１絶縁層及び第１反射防止膜を順次に形成する段階と、（ｂ）コンタクトホール形成用マスクを使用して第１反射防止膜及び第１絶縁層を部分的にエッチングしてストレージ電極コンタクトホールを形成する段階と、（ｃ）ストレージ電極コンタクトホールを導電物質に充填してストレージ電極コンタクトプラグを形成する段階と、（ｄ）ストレージ電極コンタクトプラグ及び第１反射防止膜上に少なくともストレージ電極高さ以上の鋳型層と、第２反射防止膜を順次に形成し、ストレージ電極コンタクトプラグの上部表面とストレージ電極コンタクトプラグ両側の第１反射防止膜の一部表面が露出されるオープニングを有するように形成する段階と、（ｅ）第２反射防止膜及びオープニング下部の第１反射防止膜を除去する段階と、（ｆ）オープニングの両側壁の一部をエッチングしてオープニングを拡張させる段階と、（ｇ）オープニングの内面を含む鋳型層の表面にコンタクトプラグと電気的に接続されるストレージ電極膜を形成する段階と、（ｈ）ストレージ電極膜の表面上にＨＳＧノジュールを形成する段階と、（ｉ）オープニングを完全に充填する時までストレージ電極膜上に第２絶縁層を形成し、オープニング内に充填された第２絶縁層がボイドを有するように形成する段階と、（ｊ）オープニング両側の鋳型層の上部表面が露出される時まで第２絶縁層、ＨＳＧノジュール、そしてストレージ電極膜を平坦化エッチングしてストレージ電極膜を隔離させてストレージ電極を形成する段階と、（ｋ）オープニング内部の第２絶縁層を除去する段階と、（ｌ）ＨＳＧノジュールを有するストレージ電極及び鋳型層上にキャパシタ誘電体膜及びプレート電極を順次に形成してキャパシタを形成する段階とを含む。
【００１４】
前述した目的を達成するための本発明によると、高集積ＤＲＡＭセルキャパシタの構造は、半導体基板上に形成された絶縁層と、絶縁層を突き抜いて半導体基板と電気的に接続されるように形成されており、絶縁層の表面上にシリンダー構造で形成されたストレージ電極と、ストレージ電極の内部表面上に形成されたＨＳＧノジュールと、ＨＳＧノジュール及びストレージ電極を含んで絶縁層上に順次に形成されたキャパシタ誘電体膜及びプレート電極とを含む。
【００１５】
前述した目的を達成するための本発明によると、高集積ＤＲＡＭセルキャパシタの構造は、半導体基板上に形成された第１絶縁層と、第１絶縁層を突き抜いて半導体基板と電気的に接続されるように形成されており、第１絶縁層の表面上にシリンダー構造で形成されたストレージ電極と、ストレージ電極の内部表面及びストレージ電極上部表面上に形成されたＨＳＧノジュールと、第１絶縁層上にストレージ電極両側と接するように形成された第２絶縁層と、ＨＳＧノジュール及びストレージ電極を含んで第２絶縁層上に順次に形成されたキャパシタ誘電体膜及びプレート電極とを含む。
【００１６】
前述した目的を達成するための本発明によると、高集積ＤＲＡＭセルキャパシタの構造は、半導体基板上に形成された第１絶縁層と、第１絶縁層を突き抜いて半導体基板と電気的に接続されるように形成されており、絶縁層の表面上にシリンダー構造で形成されたストレージ電極と、ストレージ電極の内部表面上に形成されたＨＳＧノジュールと、第１絶縁層上にストレージ電極両側と接するように形成された第２絶縁層と、ＨＳＧノジュールを有するストレージ電極及び第２絶縁層上に順次に形成されたキャパシタ誘電体膜及びプレート電極とを含む。
【００１７】
【発明の実施の形態】
図１及び図２を参照すると、本発明の実施形態による新たな高集積ＤＲＡＭセルキャパシタ及びその製造方法は、酸化膜がエッチングされてストレージ電極用オープニングが形成される。オープニング両側の酸化膜が湿式エッチング工程でエッチングされて拡張されたオープニングが形成される。シリンダー構造のストレージ電極の内部表面乃至ストレージ電極の内部表面及び上部表面上にＨＳＧポリシリコンノジュールが形成される。
【００１８】
このような半導体装置及びその製造方法により、ストレージ電極コンタクトプラグのストレージ電極支持機能を向上させられ、ストレージ電極コンタクトプラグのオーバーレイマージン(overlay margin)を増加させ得る。そして、湿式エッチングでオープニングを拡張させることによりフォト工程の限界が克服でき、コンタクトプラグと誤整列(misalign)が防止でき、既存シリンダー構造のストレージ電極の工程限界が克服できる。又、高集積素子のシリンダ−構造のストレージ電極にＨＳＧポリシリコンノジュールを適用することにより、ストレージ電極の表面積を広められ、従ってストレージ電極の高さを減らせる。又、ストレージ電極の外部表面上にＨＳＧポリシリコンノジュールが形成されないようにすることにより隣接したストレージ電極間の短絡が防止でき、ストレージ電極形成のための鋳型層を後続金属コンタクト形成のための層間絶縁膜として使用することにより工程コストを減らせる。
【００１９】
以下、図１乃至図３０を参照して本発明の実施形態を詳細に説明する。
（実施形態１）
図１乃至図５は本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図であり、図６は本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの概略的なレイアウト図面である。
図５を参照して本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの構造を説明する。
【００２０】
図５を参照すると、本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタは、半導体基板（図示せず）上に層間絶縁膜１００、シリコン窒化膜１０２、酸化膜１０３、そしてシリコン窒化膜１０４が順次に形成されている。半導体基板上に形成された絶縁膜１０４，１０３，１０２，１００を突き抜いて半導体基板と電気的に接続されるストレージ電極コンタクトプラグ１０８が形成されている。
【００２１】
ストレージ電極コンタクトプラグ１０８はシリコン窒化膜１０４の表面よりさらに高く形成されている。即ち、ストレージ電極コンタクトプラグ１０８は突出構造で形成されている。これで、ストレージ電極コンタクトプラグ１０８とストレージ電極１１４ａの接触面積が広まり、従ってストレージ電極プラグ１０８によりストレージ電極１１４ａがさらに丈夫に支持される。
【００２２】
ストレージ電極コンタクトプラグ１０８と連結されるシリンダー構造のストレージ電極１１４ａがシリコン窒化膜１０４上に形成されている。ストレージ電極１１４ａの内部表面上にＨＳＧポリシリコンノジュール１１６が形成されている。このように、ＨＳＧポリシリコンノジュール１１６がストレージ電極１１４ａの外部表面(outer surface)上に形成されないので隣接したストレージ電極１１４ａ間ブリッジが防止される。又、隣接したストレージ電極１１４ａ間の領域を最大な減らせる。ＨＳＧポリシリコンノジュール１１６及びストレージ電極１１４ａを含んでシリコン窒化膜１０４上にキャパシタ誘電体膜（図示せず）及びプレート電極（図示せず）が順次に形成されている。
【００２３】
前述したような本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を添付された図面により詳細に説明する。
図１を参照すると、本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの製造方法は先ず、半導体基板（図示せず）上に活性領域と非活性領域とを定義して素子隔離膜（図示せず）が形成される。素子隔離膜は例えば、局部シリコン酸化(local oxidation of silicon;ＬＯＣＯＳ)方法乃至浅いトレンチ隔離(shallow trench isolation)方法等で形成される。その後、活性領域にゲート電極及びソース／ドレーン領域を有するトランジスタ（図示せず）が形成される。
【００２４】
トランジスタを含んで半導体基板の全面に層間絶縁膜１００が蒸着される。この際、層間絶縁膜１００内にビットライン（図示せず）が形成される。
層間絶縁膜１００上にシリコン窒化膜１０２，１０４及び酸化膜１０３，１０５が交代に蒸着された多層膜構造の交代層(alternating layer)１０２−１０５が形成される。即ち、シリコン窒化膜１０２上に酸化膜１０３が蒸着され、酸化膜１０３上に再びシリコン窒化膜１０４及び酸化膜１０５が順次に蒸着される。シリコン窒化膜１０２，１０４は各々３０Å乃至５００Åの厚さ範囲を有するように蒸着される。シリコン窒化膜１０２は、キャパシタ誘電体膜等のような後続酸化工程時ビットラインが酸化されることを防止するために形成される。
【００２５】
ストレージコンタクトホール形成マスクを使用して交代層１０２−１０５及び層間絶縁膜１００をエッチングするとストレージ電極コンタクトホール１０６が形成される。ストレージ電極コンタクトホール１０６が、例えば、ポリシリコン、ＴｉＮ、Ｔｉ、Ｗ、ＷＳｉｘ、そしてこれらの複合膜の中いずれか一つの導電物質で充填されてストレージ電極コンタクトプラグ１０８が形成される。コンタクトプラグ１０８は、例えば、ストレージ電極コンタクトホール１０６を充填する時まで酸化膜１０５上にポリシリコン膜が蒸着される。ストレージコンタクトホール１０６両側の酸化膜１０５の上部表面が露出される時までポリシリコン膜がエッチバック(etch-back)工程等で平坦化エッチングされる。
【００２６】
その後、コンタクトプラグ１０８及び酸化膜１０５上に少なくともストレージ電極高さ以上の酸化膜１１０が形成される。ここで、酸化膜１１０及び酸化膜１０５はストレージ電極形成のための鋳型層１１１として使用される。ストレージ電極形成用マスクを使用してコンタクトプラグ１０８の上部表面が露出される時まで鋳型層１１１がエッチングされてストレージ電極用オープニング１１２が形成される。
【００２７】
この際、シリコン窒化膜１０４がエッチング停止層(etch stopping layer)として使用されることにより突出された構造（参照番号１１３）のコンタクトプラグ１０８が形成される。このように形成することにより、コンタクトプラグ１０８と後続工程で形成されるストレージ電極間の接触面積が広まってストレージ電極がよく支持され、又コンタクトプラグ１０８のオーバーレイマージンが増加される。
【００２８】
図６のように、高集積素子において、ストレージ電極用オープニング１１２の短縮方向長さ（ａ）と隣接したストレージ電極用オープニング１１２間の距離（ａ）は同一に形成される。
図２において、ストレージ電極形成用マスクが除去された後、本発明の核心工程中の一つの鋳型層１１１の一部を除去する湿式エッチング工程が遂行される。鋳型層１１１は少なくとも形成されるストレージ電極物質の厚さ以上でエッチングされる。これで、既存のストレージ電極形成用マスクにより定義された領域より拡張されたオープニング１１２ａが形成される。ＨＳＧポリシリコンノジュールが形成されるための最小限のストレージ電極物質の厚さは４０ｎｍなので、オープニング１１２の両側壁が各々少なくとも４０ｎｍ以上エッチングされるようにする。
【００２９】
その後、図３を参照すると、拡張されたオープニング１１２ａの内面を含む鋳型層１１１の表面にストレージ電極膜１１４が蒸着される。ここで、ストレージ電極膜１１４はＨＳＧポリシリコン適用のため非晶質シリコン(amorphous silicon)が使用される。ストレージ電極膜１１４の表面上にＨＳＧポリシリコンノジュール(nodule;asperities凹凸部分)１１６が形成される。そうすると、拡張されたオープニング１１２ａのサイズが図３及び図６で参照番号１１２ｂに示したように減る。拡張されたオープニング１１２ａが完全に充填される時までＨＳＧポリシリコンノジュール１１６及びストレージ電極膜１１４上に酸化膜１１８が蒸着される。
【００３０】
図４において、拡張されたオープニング１１２ａ両側の鋳型層１１１の上部表面が露出される時まで酸化膜１１８、ＨＳＧポリシリコンノジュール１１６、そしてストレージ電極膜１１４の一部が平坦化エッチングされる。この平坦化エッチング工程は、例えば、ＣＭＰ(chemical mechanical polishing)工程で遂行される。そうすると、ストレージ電極膜１１４が部分的に隔離されてストレージ電極１１４ａが形成される。
【００３１】
最後に、シリコン窒化膜１０４をエッチング停止層として使用して酸化膜１１８及び鋳型層１１１が除去されると図５に示されたように、ストレージ電極１１４ａの内部表面にのみＨＳＧポリシリコンノジュール１１６が形成されたキャパシタの下部電極１２０が完成される。酸化膜１１８及び鋳型層１１１は湿式エッチング方法で除去される。例えば、ＢＯＥ(buffered oxide etchant)等の湿式ケミカル(wet chemical)を使用して除去される。その後、ストレージ電極１１４ａをドーピング(doping)させるために、高濃度のＰＨ3アニーリング(annealing)工程が遂行される。
【００３２】
後続工程でキャパシタ誘電体膜(capacitor dielectric layer)（図示せず）とプレートポリシリコン膜(plate polysilicon layer)（図示せず）が蒸着されてＨＳＧポリシリコンノジュール１１６を有するシリンダー構造のＤＲＡＭセルキャパシタが完成される。
【００３３】
従来にはストレージ電極の短縮方向長さが１７０ｎｍの場合、ＨＳＧポリシリコンノジュールフレーム(frame)になるストレージ電極ポリシリコンの厚さが４０ｎｍ以上であり、ＨＳＧポリシリコンノジュールの厚さが３０ｎｍなので、シリンダー両側の厚さの和が総計１４０ｎｍ以上で後続キャパシタ誘電体膜及びプレートポリシリコン膜の形成が難しくなる。即ち、キャパシタ誘電体膜がＮＯ膜で形成される場合、シリコン窒化膜が６．７ｎｍであり、酸化膜が１．３ｎｍであれば、ＮＯ膜の厚さは８ｎｍになる。そして、プレートポリシリコンの厚さは３０ｎｍ程度形成されなければならないのでストレージ電極の短縮方向のシリンダー両側の厚さの和は２１６ｎｍになる。結果的に、ストレージ電極の短縮方向の長さが１７０ｎｍの場合、ＨＳＧポリシリコンノジュールの適用が不可能であることが分かる。
【００３４】
これを克服するため、米国特許第5,760,434号(Jun.2,1998)に開示されたように、ＨＳＧポリシリコンノジュールのフレームの厚さを縮めてシリンダー内部の体積を広める方法が提案されたことがある。即ち、ＨＳＧポリシリコンノジュールのフレームとして浅い低抵抗物質層即ち、シリサイド膜を使用することである。しかし、この方法やはりフォト工程の限界によりシリンダー内部の体積を広めることに限界がある。
【００３５】
反面、図６を参照すると、本発明では湿式エッチングによるオープニング拡張工程が使用されるので、問題点を十分に克服する。具体的に、湿式工程によりオープニングの短縮方向の長さ（ａ）が両側へ各々例えば、７０ｎｍ拡張された場合総計短縮長さａ＋２ｂは３１０ｎｍ（１７０ｎｍ＋１４０ｎｍ）で増加される。従って、３０ｎｍ以上の厚さを有するＨＳＧポリシリコンノジュールが適用されても、シリンダー内部のスペースマージンｄが９０ｎｍ以上さらに残る。
この際、隣接した拡張されたオープニング間の距離ｃは、約１０ｎｍ程度まで形成可能であり、望ましくは２０ｎｍ乃至１００ｎｍ程度で形成される。
【００３６】
従って、オープニング拡張工程を使用する本発明はストレージ電極の短縮方向長さａが１３０ｎｍの場合にもＨＳＧポリシリコンノジュールの適用が可能である。そして、オープニング１１２がコンタクトプラグ１０８に誤整列されても、湿式エッチング工程によりそのサイズが拡張されるのでストレージ電極コンタクトプラグ１０８に対するストレージ電極１１４ａの誤整列の問題はない。
【００３７】
本発明に係るシリンダー型キャパシタのストレージ電極の短縮方向の長さが１７０ｎｍの場合、キャパシタの高さが１００００Åである時拡張されたオープニング１１２ａのサイズが３１０ｎｍであればデザインルール対比線幅は最大９５％増加される。線幅の変動(variation)が３０ｎｍである点を考慮する時、オープニングのサイズが最大７５％程度拡張される。そして、ＨＳＧポリシリコンノジュールを使用する場合、ＨＳＧポリシリコンノジュールを使用しない場合の割りにキャパシタンスが２．５倍増加される。
【００３８】
ＨＳＧポリシリコンノジュールが適用される場合、キャパシタ誘電体膜としてＴａＯが使用されると４５％乃至５０％のキャパシタンスが増加されてＣｍｉｎ及びＣｍａｘは各々３５ｆＦ／ｃｅｌｌになる。そして、キャパシタ誘電体膜としてＮＯ膜（４０Å）が使用される場合Ｃmin及びＣmaxは各々３０ｆＦ／ｃｅｌｌ及び３５ｆＦ／ｃｅｌｌになる。これは従来のストレージ電極の短縮方向の長さが１７０ｎｍの場合、ＨＳＧポリシリコンノジュールが適用されない単純シリンダー構造（キャパシタ誘電体膜としてＴａＯが使用された場合）に対するＣｍｉｎ及びＣｍａｘが各々２１ｆＦ／ｃｅｌｌ及び２５ｆＦ／ｃｅｌｌであることの割りに相当に増加されることが分かる。又、本発明ではＮＯ膜が使用された場合も従来のＴａＯ膜が使用された場合よりキャパシタンスがさらに高いことが分かる。
前述したように、本発明は少なくとも２８ｆＦ／ｃｅｌｌ以上のキャパシタンスを有するＤＲＡＭセルキャパシタを製造する方法を提供する。
【００３９】
（実施形態２）
図７乃至図１０は本発明の第２実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
図７乃至図１０において、図１乃至図５に示された本発明の第１実施形態によるＤＲＡＭセルキャパシタの構成要素と同一の機能を有する構成要素に対しては同一の参照番号を併記する。
【００４０】
一方、キャパシタ誘電体膜の形成前に一般にＳＣ−１(NH3+H2O2+D.I water)及びＨＦを使用した前洗浄(pre-cleaning)工程が遂行される。図７において、図２でのように鋳型層１１１の一部が湿式エッチングされて拡張されたオープニング１１２ａが形成される。 図８を参照すると、ＨＳＧポリシリコンノジュール１１６が形成された後、後続酸化膜１１８及び鋳型層１１１の除去のための湿式工程等によりＨＳＧポリシリコンノジュール１１６がアタック(attack)されて離れて出ることを防止するためにＨＳＧポリシリコンノジュール１１６及びストレージ電極膜１１４上にエッチング障壁膜(etch barrier layer)１１７が形成される。
【００４１】
エッチング障壁膜１１７は酸化膜に対してエッチング選択比を有する物質で、例えば、ＴｉＮ又はＴｉ膜又はシリコン窒化膜ＳｉＮ等で形成される。図４のように、酸化膜１１０及びストレージ電極膜１１４の一部が平坦化エッチングされる（図９）。続いて、図５のように、酸化膜１１８及び鋳型層１１１の湿式エッチング方法で除去されると、ストレージ電極１１４ａの内部表面にのみＨＳＧポリシリコンノジュール１１６が形成されたキャパシタ下部電極１２０が完成される（図１０）。
【００４２】
エッチング障壁膜１１７は後続キャパシタ誘電体膜の形成前に前洗浄工程遂行時除去される。
前述したように、本発明の第１実施形態及び第２実施形態によるＤＲＡＭセルキャパシタは、オープニング１１２の拡張にシリンダー内部の領域が既存より増加されたので、ＨＳＧポリシリコンノジュール１１６の形成だけでなく、キャパシタ誘電体膜及びプレートポリシリコン蒸着工程が難しくない。
【００４３】
又、キャパシタ下部電極１２０の表面積が既存対比（ＨＳＧポリシリコンノジュールを有するスタック構造）非常に広まったのでキャパシタ誘電体膜はＴａＯ又はＢＳＴ等の高誘電体膜の代わりにＮＯ又はＯＮＯで代替可能であり、ストレージ電極１１４ａの高さが既存の高さ（１００００Å）に対し８０００Å以下に減る。
【００４４】
（実施形態３）
図１１乃至図１５は本発明の第３実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
図１５を参照して本発明の第３実施形態による高集積ＤＲＡＭセルキャパシタの構造を説明する。
【００４５】
図１５を参照すると、本発明の第３実施形態による高集積ＤＲＡＭセルキャパシタは、半導体基板（図示せず）上に層間絶縁膜２００、シリコン窒化膜２０２、酸化膜２０３、そしてシリコン窒化膜２０４が順次に積層されている。半導体基板上に形成された絶縁膜２０４，２０３，２０２，２００を突き抜いて半導体基板と電気的に接続されるストレージ電極コンタクトプラグ２０８が形成されている。ストレージ電極コンタクトプラグ２０８はシリコン窒化膜２０４の上部表面よりさらに高く形成されている。即ち、ストレージ電極コンタクトプラグ２０８は突出構造で形成されている。即ち、ストレージ電極コンタクトプラグ２０８とストレージ電極２１４ａの接触面積が広まり、従ってストレージ電極コンタクトプラグ２０８によりストレージ電極２１４ａがさらに丈夫に支持される。
【００４６】
ストレージ電極コンタクトプラグ２０８と連結されるシリンダー構造のストレージ電極２１４ａがシリコン窒化膜２０４上に形成されている。ストレージ電極２１４ａの内部表面上にＨＳＧポリシリコンノジュール２１８が形成されている。このように、ＨＳＧポリシリコンノジュール２１８がストレージ電極２１４ａの外部表面上に形成されないので隣接したストレージ電極２１４ａ間ブリッジが防止される。又、隣接したストレージ電極２１４ａ間領域を最大に減らして高集積化が容易になる。
【００４７】
一方、ストレージ電極２１４ａの両側壁から延びて酸化膜で形成された鋳型層２１１が形成されている。鋳型層２１１はエッチングされずに残って後続金属コンタクト形成時層間絶縁膜として使用される。ＨＳＧポリシリコンノジュール２１８及びストレージ電極２１４ａを含んで酸化膜２１０上にキャパシタ誘電体膜（図示せず）及びプレート電極（図示せず）が順次に形成されている。
【００４８】
前述したような本発明の第３実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を添付された図面に基づいて詳細に説明する。
図１１を参照すると、本発明の第３実施形態による高集積ＤＲＡＭセルキャパシタの製造方法は先ず、半導体基板（図示せず）上に活性領域と非活性領域とを定義して素子隔離膜（図示せず）が形成される。素子隔離膜は例えば、局部シリコン酸化（ＬＯＣＯＳ）方法乃至浅いトレンチ隔離方法等で形成される。その後、活性領域にゲート電極及びソース／ドレーン領域を有するトランジスタ（図示せず）が形成される。
【００４９】
トランジスタを含んで半導体基板全面に層間絶縁膜２００が蒸着される。この際、層間絶縁膜２００内にビットライン（図示せず）が形成される。
層間絶縁膜２００上にシリコン窒化膜２０２，２０４及び酸化膜２０３，２０５が交代に蒸着された多層膜構造の交代層２０２−２０５が形成される。即ち、シリコン窒化膜２０２上に酸化膜２０３が蒸着される。酸化膜２０３上に再びシリコン窒化膜２０４及び酸化膜２０５が順次に蒸着される。シリコン窒化膜２０２，２０４は各々３０Å乃至５００Åの厚さ範囲を有するように蒸着される。シリコン窒化膜２０２は、キャパシタ誘電体膜等のような後続酸化工程時ビットライン等が酸化されることを防止するために形成される。
【００５０】
ストレージコンタクトホール形成マスクを使用して交代層２０２−２０５及び層間絶縁膜２００をエッチングするとストレージ電極コンタクトホール２０６が形成される。ストレージ電極コンタクトホール２０６が、例えば、ポリシリコン、ＴｉＮ、Ｔｉ、Ｗ、ＷＳｉｘ、そしてこれらの複合膜の中いずれか一つの導電物質で充填されてストレージ電極コンタクトプラグ２０８が形成される。コンタクトプラグ２０８は例えば、ストレージ電極コンタクトホール２０６を充填する時まで酸化膜２０５上にポリシリコン膜が蒸着される。ストレージコンタクトホール２０６両側の酸化膜２０５の上部表面が露出される時までポリシリコン膜がエッチバック工程等で平坦化エッチングされる。
【００５１】
その後、コンタクトプラグ２０８及び酸化膜２０５上に少なくともストレージ電極高さ以上の酸化膜２１０が蒸着される。ここで、酸化膜２１０及び酸化膜２０５はストレージ電極形成のための鋳型層２１１として使用される。ストレージ電極形成用マスクを使用してコンタクトプラグ２０８の上部表面が露出される時まで鋳型層２１１がエッチングされてストレージ電極用オープニング２１２が形成される。
【００５２】
この際、オープニング２１２の形成工程時、シリコン窒化膜２０４がエッチング停止層として使用されることにより突出された構造（参照番号２１３）のコンタクトプラグ２０８が形成される。このように形成することにより、コンタクトプラグ２０８と後続工程で形成されるストレージ電極間の接触面積が広まってストレージ電極がよく支持され、又コンタクトプラグ２０８のオーバーレイマージンが増加される。
【００５３】
図１２において、ストレージ電極形成用マスクが除去された後、本発明の核心工程中の一つの鋳型層２１１の一部を除去するための湿式エッチング工程が遂行される。鋳型層２１１は少なくとも形成されるストレージ電極物質の厚さ以上でエッチングされる。これで、既存のストレージ電極形成用マスクにより定義された領域より拡張されたオープニング２１２ａが形成される。ＨＳＧポリシリコンノジュールが形成されるための最小限のストレージ電極物質の厚さは４０ｎｍなので、オープニング２１２の両側壁が各々少なくとも４０ｎｍ以上エッチングされるようにする。この際、オープニング２１２はデザインルールによるストレージ電極のピッチより約１０ｎｍ程小さいサイズまで拡張可能である。即ち、隣接した拡張されたオープニング２１２ａ間の短縮方向の距離は最少約１０ｎｍになる。
【００５４】
その後、図１３を参照すると、拡張されたオープニング２１２ａの内面を含む酸化膜２１０の表面にストレージ電極膜２１４が蒸着される。ここで、ストレージ電極膜２１４はＨＳＧポリシリコンノジュール適用のため非晶質シリコンが使用される。拡張されたオープニング２１２ａが完全に充填される時までストレージ電極膜１１４上に鋳型層２１１に対してエッチング選択比を有する物質例えば、窒化膜２１６が蒸着される。窒化膜２１６は例えば、ＰＥＣＶＤ方法で蒸着されたシリコン窒化膜ＳｉＮである。
【００５５】
図１４において、拡張されたオープニング２１２ａ両側のストレージ電極膜２１４の上部表面が露出される時まで窒化膜２１６がエッチバック工程でエッチングされる。拡張されたオープニング２１２ａの内部に残っている窒化膜２１６及び鋳型層２１１をエッチングマスクとして使用して露出されたストレージ電極膜２１４の一部がエッチングされる。そうすると、ストレージ電極膜２１４が部分的に隔離されてシリンダー構造のストレージ電極２１４ａが形成される。
【００５６】
ストレージ電極膜２１４のエッチングは、例えば、湿式エッチング方法で遂行され、ストレージ電極膜２１４の蒸着厚さ以上がエッチングされるようにする。これは、ストレージ電極２１４ａが拡張されたオープニング２１２ａ両側の鋳型層２１１の上部表面より相対的に低い上部表面を有するようにすることにより、後続ＨＳＧポリシリコンノジュール２１８形成時隣接したストレージ電極２１４ａ間ブリッジを防止するためである。続いて、拡張されたオープニング２１２ａの内部に残っている窒化膜２１６が湿式エッチングで選択的に除去される。
【００５７】
最後に、拡張されたオープニング２１２ａの内部のストレージ電極２１４ａの露出された表面上にＨＳＧポリシリコンノジュール２１８が形成される。そうすると、図１５に示されたように、ストレージ電極２１４ａの内部表面及び上部表面にＨＳＧポリシリコンノジュール２１８が形成されたキャパシタ下部電極２２０が完成される。
【００５８】
ここで、鋳型層２１１はエッチングされずに残って後続金属コンタクト形成工程時コンタクトホール形成のための層間絶縁膜として使用される。
後続工程にＨＳＧポリシリコンノジュール２１８、ストレージ電極２１４ａ、そして鋳型層２１１上にキャパシタ誘電体膜（図示せず）とプレートポリシリコン膜（図示せず）が蒸着されてＨＳＧポリシリコンノジュール２１８を有するシリンダー構造のＤＲＡＭセルキャパシタが完成される。一方、キャパシタ誘電体膜の形成前にストレージ電極２１４ａをドーピングさせるため、高濃度のＰＨ3アニーリング工程がさらに遂行される。
【００５９】
前述したように、本発明の第３実施形態によるＤＲＡＭセルキャパシタは、第１実施形態でのように、オープニング２１２の拡張にシリンダー内部の領域が既存より広まったので、ＨＳＧポリシリコンノジュール２１８の形成だけでなく、キャパシタ誘電体膜及びプレートポリシリコン蒸着工程が難しくない。
【００６０】
又、キャパシタ下部電極２２０の表面積が既存対比（ＨＳＧポリシリコンノジュールを有するスタック構造）非常に広まったのでキャパシタ誘電体膜はＴａＯ又はＢＳＴ等の高誘電体膜の代わりにＮＯ又はＯＮＯで代替可能であり、ストレージ電極２１４ａの高さが既存の高さ（１００００Å）に対し９０００Å以下に減る。又、鋳型層２１１が後続工程でそのまま使用されるようにすることにより第１実施形態でより工程コストを減らす。
【００６１】
（実施形態４）
図１６乃至図２０は本発明の第４実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
図２０を参照すると、本発明の第４実施形態による高集積ＤＲＡＭセルキャパシタの構造は第１実施形態による高集積ＤＲＡＭセルキャパシタの構造と類似する。即ち、シリンダー構造のストレージ電極３１４ａの内部表面上にＨＳＧポリシリコンノジュール３１６が形成されている。
【００６２】
反面、第３実施形態でのようにストレージ電極３１４ａの両側壁から延びて酸化膜で形成された鋳型層３１１が形成されている。この鋳型層３１１はエッチングされずに残って後続金属コンタクト形成時層間絶縁膜として使用される。
前述したような本発明の第４実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を添付された図面に基づいて説明し、第１実施形態及び第３実施形態と同一の段階に対しては重複を避けるためその詳細な説明は略する。
【００６３】
図１６を参照すると、本発明の第４実施形態による高集積ＤＲＡＭセルキャパシタの製造方法は、先ず、トランジスタが形成された半導体基板（図示せず）の全面に層間絶縁膜３００が蒸着される。
層間絶縁膜３００上にシリコン窒化膜３０２，３０４及び酸化膜３０３，３０５が交代に蒸着された多層膜構造の交代層３０２−３０５が形成される。シリコン窒化膜３０２，３０４は各々３０Å乃至５００Åの厚さ範囲を有するように蒸着される。
【００６４】
ストレージコンタクトホール形成マスクを使用して、交代層３０２−３０５及び層間絶縁膜３００をエッチングするとストレージ電極コンタクトホール３０６が形成される。ストレージ電極コンタクトホール３０６が、例えば、ポリシリコン、ＴｉＮ、Ｔｉ、Ｗ、ＷＳｉｘ、そしてこれらの複合膜の中いずれか一つの導電物質で充填されてストレージ電極コンタクトプラグ３０８が形成される。
【００６５】
その後、コンタクトプラグ３０８及び酸化膜３０５上に少なくともストレージ電極高さ以上の酸化膜３１０が蒸着される。ここで、酸化膜３１０及び酸化膜３０５はストレージ電極形成のための鋳型層３１１として使用される。ここで、鋳型層３１１は、例えば、ＰＥＣＶＤ方法で蒸着されたＴＥＯＳ酸化膜である。ストレージ電極形成用マスクを使用してコンタクトプラグ３０８の上部表面が露出される時まで鋳型層３１１がエッチングされてストレージ電極用オープニング３１２が形成される。この際、オープニング３１２形成工程時、シリコン窒化膜３０４がエッチング停止層として使用されることにより突出された構造（参照番号３１３）のコンタクトプラグ３０８が形成される。
【００６６】
図１７において、ストレージ電極形成用マスクが除去された後、本発明の核心工程中の一つの鋳型層３１１の一部を除去するための湿式エッチング工程が遂行される。鋳型層３１１は少なくとも形成されるストレージ電極物質の厚さ以上でエッチングされる。これで、既存のストレージ電極形成用マスクにより定義された領域よりさらに拡張されたオープニング３１２ａが形成される。オープニング３１２はデザインルールによるストレージ電極のピッチより約１０ｎｍ程小さいサイズまで拡張可能である。即ち、隣接した拡張されたオープニング３１２ａ間の短縮方向の距離は最少約１０ｎｍになる。
【００６７】
その後、図１８を参照すると、拡張されたオープニング３１２ａの内面を含む酸化膜３１０の表面に非晶質シリコンでストレージ電極膜３１４が蒸着される。ストレージ電極膜３１４の表面上にＨＳＧポリシリコンノジュール３１６が形成される。
【００６８】
拡張されたオープニング３１２ａが完全に充填される時までストレージ電極膜３１４及びＨＳＧポリシリコンノジュール３１６上に酸化膜３１８が蒸着される。酸化膜３１８は、例えば、鋳型層３１１と同様にＰＥ−ＴＥＯＳ酸化膜である。この際、酸化膜３１８蒸着時工程条件を調節して拡張されたオープニング３１２ａ内に充填された酸化膜３１８がボイド３１９を有するように形成される。これは後続酸化膜３１０の湿式エッチング工程でそのエッチング量を減らすためである。
【００６９】
図１９において、拡張されたオープニング３１２ａ両側の酸化膜３１０の上部表面が露出される時まで酸化膜３１８、ＨＳＧポリシリコンノジュール３１６、そしてストレージ電極膜３１４の一部がＣＭＰ工程等により平坦化エッチングされる。そうすると、ストレージ電極膜３１４が部分的に隔離されてシリンダー構造のストレージ電極３１４ａが形成される。
【００７０】
最後に、拡張されたオープニング３１２ａ内に残存する酸化膜３１８が例えば、ＢＯＥ等の湿式ケミカルにより除去される。そうすると、図２０に示されたように、ストレージ電極３１４ａの内部表面にのみＨＳＧポリシリコンノジュール３１６を有するキャパシタ下部電極３２０が完成される。
【００７１】
ここで、鋳型層３１１はエッチングされずに残って後続コンタクト形成工程時コンタクトホール形成のための層間絶縁膜として使用される。この際、湿式エッチング工程時、酸化膜３１８が除去される中酸化膜３１０の一部が除去される金属コンタクトが形成される領域の層間絶縁膜の厚さを縮めるので金属コンタクトホールの段差を減らす。
【００７２】
後続工程に、キャパシタ誘電膜（図示せず）とプレートポリシリコン膜（図示せず）が順次に蒸着されてＨＳＧポリシリコンノジュール３１６を有するシリンダー構造のＤＲＡＭセルキャパシタが完成される。一方、キャパシタ誘電体膜の形成前にストレージ電極３１４ａをドーピングさせるため、高濃度のＰＨ3アニーリング工程がさらに遂行される。
【００７３】
前述したように、本発明の第４実施形態によるＤＲＡＭセルキャパシタは、第１及び第３実施形態でと同様一に、オープニング３１２の拡張にシリンダー内部の領域が既存より広まったので、ＨＳＧポリシリコンノジュール３１６の形成だけでなく、キャパシタ誘電体膜及びプレートポリシリコンの蒸着工程が難しくない。
【００７４】
又、キャパシタ下部電極３２０の表面積が既存対比（ＨＳＧポリシリコンノジュールを有するスタック構造）非常に広まるのでキャパシタ誘電体膜はＴａＯ又はＢＳＴ等の高誘電体膜の代わりにＮＯ又はＯＮＯで代替可能であり、ストレージ電極３１４ａの高さが既存の高さ（１００００Å）に対し９０００Å以下に減る。又、鋳型層３１１が後続工程でそのまま使用されるようにすることにより工程コストを減らす。
【００７５】
（実施形態５）
図２１乃至図２５は本発明の第５実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
図２１を参照すると、本発明の第５実施形態による高集積ＤＲＡＭセルキャパシタの製造方法は先ず、半導体基板（図示せず）上に層間絶縁膜４００、シリコン窒化膜４０２、酸化膜４０３、そして第１反射防止膜(first anti-reflective coating layer)４０４が順次に蒸着される。シリコン窒化膜４０２はキャパシタ誘電体膜形成等のような後続酸化工程時層間絶縁膜４００内のビットライン（図示せず）が酸化されることを防止するために形成されるものであり、５０Å乃至１００Åの厚さ範囲内で形成される。
【００７６】
望ましくは、約７０Åの厚さを有するように形成される。酸化膜４０３は例えば、ＰＥ−ＴＥＯＳ酸化膜で約５００Åの厚さを有するように形成される。第１反射防止膜４０４は、例えば、ＳｉＯＮで形成されて１００Å乃至１０００Åの厚さ範囲内で形成されて望ましく、２６０Åの厚さを有するように形成される。一般に、反射防止膜は高集積素子でフォト工程時ほとんど必須的に使用されており、パターン(pattern)形成に問題がないようにレジスト露光(resist exposure)時反射(reflections)を最小化するためレジスト形成前にウェーハ(wafer)上に蒸着される物質層である。
【００７７】
ストレージコンタクトホール形成マスクを使用して第１反射防止膜４０４、酸化膜４０３、シリコン窒化膜４０２、そして層間絶縁膜４００が順次にエッチングされてストレージ電極コンタクトホール４０６が形成される。ストレージ電極コンタクトホール４０６が例えば、ポリシリコン、ＴｉＮ、Ｔｉ、Ｗ、ＷＳｉｘ、そしてこれらの複合膜の中いずれか一つの導電物質で完全に充填された後、ストレージ電極コンタクトホール４０６両側の第１反射防止膜４０４の上部表面が露出される時まで導電物質がエッチバック工程等で平坦化エッチングされる。そうすると、ストレージ電極コンタクトプラグ４０８が形成される。
【００７８】
コンタクトプラグ４０８及び第１反射防止膜４０４上にストレージ電極形成のための鋳型層として、少なくともストレージ電極高さ以上の酸化膜４１０が蒸着される。酸化膜４１０は例えば、ＰＥ−ＴＥＯＳ酸化膜として約９０００Åの厚さを有するように蒸着される。酸化膜４１０上に第２反射防止膜４１１が形成される。第２反射防止膜４１１は、例えば、第１反射防止膜４０４と同一な物質即ち、ＳｉＯＮで形成されて１００Å乃至１０００Åの厚さ範囲を有するように形成される。望ましく、２６０Åの厚さを有するように形成される。
【００７９】
第２反射防止膜４１１上にストレージ電極形成用マスク例えば、フォトレジストパターン４１２が形成される。フォトレジストパターン４１２をマスクとして使用して第１反射防止膜４０４の上部表面が露出される時まで酸化膜４１０がエッチングされてストレージ電極用オープニング４１３が形成される。
図２２において、フォトレジストパターン４１２が除去された後、第２反射防止膜４１１が除去される。第２反射防止膜４１１の除去時オープニング４１３の下部に露出された第１反射防止膜４０４も共に除去されて酸化膜４０３が露出される。
【００８０】
その後、本発明の核心工程中の一つの酸化膜４１０の一部即ち、少なくともストレージ電極物質の厚さ以上がエッチングされるようにするための湿式エッチング工程が遂行される。そうすると、フォトレジストパターン４１２により定義されたオープニング４１３のサイズより拡張されたオープニング４１３ａが形成される。オープニング４１３はデザインルールによるストレージ電極のピッチより約１０ｎｍ程小さいサイズまで拡張可能である。
【００８１】
即ち、隣接した拡張されたオープニング４１３ａ間の短縮方向の距離は最少約１０ｎｍになる。ここで、拡張前後のオープニング４１３のサイズの差は最大約１６０ｎｍになる。一方、酸化膜４１０のエッチング時第１反射防止膜４０４下部の酸化膜４０３の一部も共にエッチングされる。このように、湿式エッチング工程を通じて拡張されたオープニング４１３ａを形成することにより、フォトリソグラフィ工程の限界が克服できてシリンダー型ストレージ電極の内部体積を非常に広める。
【００８２】
図２３を参照すると、拡張されたオープニング４１３ａの内面を含む酸化膜４１０表面にストレージ電極膜４１４が蒸着される。ここで、ストレージ電極膜４１４はＨＳＧポリシリコンノジュール適用のため非晶質シリコンが使用され、約５００Åの厚さで形成される。ストレージ電極膜４１４上にＨＳＧポリシリコンノジュール４１６が形成される。ＨＳＧポリシリコンノジュール４１６は３００Å以上の厚さを有するように形成される。
【００８３】
拡張されたオープニング４１３ａが完全機充填される時までＨＳＧポリシリコンノジュール４１６及びアウトレージ電極膜４１４上に酸化膜４１８が蒸着される。酸化膜４１８は例えば、ＰＥ−ＴＥＯＳ酸化膜として約２００ｎｍ以上の厚さで蒸着される。
図２４において、拡張されたオープニング４１３ａ両側の酸化膜４１０の上部表面が露出される時まで酸化膜４１８、ＨＳＧポリシリコンノジュール４１６、そしてストレージ電極膜４１４がＣＭＰ工程等で平坦化エッチングされる。そうすると、ストレージ電極膜４１４が部分的に隔離されてストレージ電極４１４ａが形成される。
【００８４】
最後に、第１反射防止膜４０４をエッチング停止層として使用して酸化膜４１０，４１８が除去されるとストレージ電極４１４ａの内部表面にのみＨＳＧポリシリコンノジュール４１６が形成されたキャパシタ下部電極が形成される。酸化膜４１０，４１８の除去工程は、例えば、ＢＯＥ等の湿式ケミカルを使用して遂行される。キャパシタ下部電極の抵抗を減少させるための高濃度ＰＨ3アニーリング工程が遂行された後、半導体基板の全面にキャパシタ誘電体膜４２０及びプレート電極４２２が順次に形成されて図６Ｅに示されたように、本発明によるＨＳＧポリシリコンノジュール４１６を有するシリンダー型ＤＲＡＭセルキャパシタ４３０が完成される。ここで、キャパシタ誘電体膜４２０は、例えば、８ｎｍ乃至１０ｎｍの厚さ範囲を有するＮＯ膜で形成され、プレート電極４２２は約１５５ｎｍのポリシリコン膜を蒸着して約１３５ｎｍの厚さで形成される。
【００８５】
一方、第２実施形態でのように、酸化膜４１８の形成前に酸化膜４１０，４１８を除去するための湿式工程等によりＨＳＧポリシリコンノジュール４１６がアタックされて離れて出ることを防止するためＨＳＧポリシリコンノジュール４１６及びストレージ電極膜４１４上にエッチング障壁膜（図示せず）がさらに形成できる。エッチング障壁膜は酸化膜に対してエッチング選択比を有する物質で形成されて例えば、ＴｉＮ膜又はＴｉ膜又はシリコン窒化膜等で形成される。エッチング障壁膜はキャパシタ誘電体膜４２０の形成前に遂行される前洗浄工程遂行時除去される。
【００８６】
（実施形態６）
図２６乃至図３０は本発明の第６実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
図２６を参照すると、本発明の第６実施形態による高集積ＤＲＡＭセルキャパシタの製造方法は、先ず半導体基板（図示せず）上に層間絶縁膜５００、シリコン窒化膜５０２、そして第１反射防止膜５０３が順次に形成される。シリコン窒化膜５０２は、ＰＥＣＶＤ方法で３０ｎｍ乃至１００ｎｍの厚さ範囲を有するように形成されて望ましく約１００ｎｍの厚さを有するように形成される。シリコン窒化膜５０２はキャパシタ誘電体膜形成等のような後続酸化工程時層間絶縁膜５００内のビットライン（図示せず）が酸化されることを防止するため形成される。第１反射防止膜５０３は例えば、ＳｉＯＮ膜として１００Å乃至１０００Åの厚さ範囲内で形成されて望ましく２６０Åの厚さを有するように形成される。
【００８７】
第１反射防止膜５０３、シリコン窒化膜５０２、そして層間絶縁膜５００が順次にエッチングされてストレージ電極コンタクトホール５０４が形成される。ストレージ電極コンタクトホール５０４が例えば、ポリシリコン、ＴｉＮ、Ｔｉ、Ｗ、ＷＳｉｘ、そしてこれらの複合膜の中いずれか一つの導電物質で完全に充填された後、この導電物質がストレージ電極コンタクトホール５０４両側の第１反射防止膜５０３の上部表面が露出される時までエッチバック工程等で平坦化エッチングされる。そうすると、ストレージ電極コンタクトプラグ５０６が形成される。
【００８８】
コンタクトプラグ５０６及び第１反射防止膜５０３上にストレージ電極形成のための鋳型層として、少なくとも、ストレージ電極高さ以上を有する酸化膜５０８が蒸着される。酸化膜５０８は、例えば、ＰＥ−ＴＥＯＳ酸化膜として約１００００Åの厚さを有するように蒸着される。酸化膜５０８上に第２反射防止膜５０９が形成される。第２反射防止膜５０９は、例えば、第１反射防止膜５０３と同一な物質即ち、ＳｉＯＮで形成されて１００Å乃至１０００Åの厚さ範囲を有するように形成される。望ましくは、２６０Åの厚さを有するように形成される。
【００８９】
第２反射防止膜５０９上にストレージ電極形成用マスク例えば、フォトレジストパターン５１０が形成される。フォトレジストパターン５１０をマスクとして使用して第１反射防止膜５０３の上部表面が露出される時まで酸化膜５０８がエッチングされてストレージ電極用オープニング５１２が形成される。
図２７において、フォトレジストパターン５１０が除去された後、第２反射防止膜５０９が除去される。第２反射防止膜５０９の除去時オープニング５１２の下部に露出された第１反射防止膜５０３も共に除去されてシリコン窒化膜５０２が露出される。
【００９０】
その後、本発明の核心工程中の一つの酸化膜５０８の一部を除去する湿式エッチング工程が遂行される。この湿式エッチング工程により酸化膜５０８は少なくともストレージ電極物質の厚さ以上でエッチングされる。その結果、フォトレジストパターン５１０により定義されたオープニング５１２のサイズより拡張されたオープニング５１２ａが形成される。オープニング５１２はデザインルールによるストレージ電極のピッチより約１０ｎｍ程小さいサイズまで拡張可能である。
【００９１】
即ち、隣接した拡張されたオープニング５１２ａ間の短縮方向の距離は最少約１０ｎｍになる。オープニング５１２の拡張前後のサイズの差は約１６０ｎｍになる。このように、湿式エッチング工程を通じて拡張されたオープニング５１２ａを形成することにより、フォトリソグラフィ工程の限界が克服できてシリンダー型ストレージ電極の内部体積を非常に広める。
【００９２】
図２８を参照すると、拡張されたオープニング５１２ａの内面を含む酸化膜５０８の表面にストレージ電極膜５１４が蒸着される。ここで、ストレージ電極膜５１４はＨＳＧポリシリコンノジュールを形成するため非晶質シリコンで形成され、約４００Å乃至５００Åの厚さ範囲内で形成される。ストレージ電極膜５１４上に約３００Å以上の厚さを有するＨＳＧポリシリコンノジュール５１６が形成される。
【００９３】
拡張されたオープニング５１２ａが完全に充填される時までＨＳＧポリシリコンノジュール５１６及びストレージ電極膜５１４上に酸化膜５１８が蒸着される。酸化膜５１８は例えば、ＰＥ−ＴＥＯＳ酸化膜として約２００ｎｍ以上の厚さを有するように蒸着される。この際、酸化膜５１８蒸着時工程条件を調節して拡張されたオープニング５１２ａ内に充填された酸化膜５１８がボイド５１９を有するように形成される。これは後続酸化膜５１８の湿式エッチング工程でそのエッチング量を減らすためである。
【００９４】
図２９において、拡張されたオープニング５１２ａ両側の酸化膜５０８の上部表面が露出される時まで酸化膜５１８及びストレージ電極膜５１４の一部が平坦化エッチングされる。そうすると、ストレージ電極膜５１４が部分的に隔離されてシリンダー構造のストレージ電極５１４ａが形成される。
【００９５】
最後に、拡張されたオープニング５１２ａ内に残存する酸化膜５１８が例えば、ＢＯＥ等の湿式ケミカルにより除去される。そうすると、ストレージ電極５１４ａの内部表面にのみＨＳＧポリシリコンノジュール５１６を有するキャパシタ下部電極が形成される。
酸化膜５０８はエッチングされずに残って後続金属コンタクト形成時コンタクトホール形成のための層間絶縁膜として使用される。この際、酸化膜５１８の除去工程時酸化膜５０８の一部が除去されることにより、金属コンタクトが形成される領域の層間絶縁膜の厚さを縮めるので金属コンタクトホールの段差を減らす。
【００９６】
その後、ストレージ電極５１４ａを含んで酸化膜５０８上にキャパシタ誘電体膜５２０及びプレート電極５２２が順次に形成されて図３０に示されたように、ＨＳＧポリシリコンノジュール５１６を有するシリンダー構造のＤＲＡＭセルキャパシタ５３０が完成される。ここで、キャパシタ誘電体膜５２０は、例えば、８ｎｍ乃至１０ｎｍの厚さ範囲を有するＮＯ膜で形成され、プレート電極５２２は約１５５ｎｍのポリシリコン膜を蒸着して約１３５ｎｍの厚さで形成される。一方、キャパシタ誘電体膜５２０の形成前にキャパシタ下部電極の抵抗を減少させるための高濃度ＰＨ3アニーリング工程がさらに遂行される。
【００９７】
【発明の効果】
本発明はストレージ電極用オープニング形成時エッチング停止層を使用してストレージ電極コンタクトプラグを突出形態で形成することにより、ストレージ電極コンタクトプラグのストレージ電極支持機能を向上させられ、ストレージ電極コンタクトプラグのオーバーレイマージンを増加させ得る効果がある。
【００９８】
そして、本発明はストレージ電極オープニングを湿式エッチング工程で最大な拡張させ、シリンダー型ストレージ電極の内部表面又はストレージ電極の内部表面及び上部表面にＨＳＧポリシリコンノジュールが形成されることにより、フォト工程の限界が克服でき、コンタクトプラグとオープニングの誤整列が防止でき、既存シリンダー構造のストレージ電極の工程限界が克服できる効果がある。又、ストレージ電極の表面積を広められ、従って、ストレージ電極の高さを減少させ得る効果がある。
【００９９】
又、ストレージ電極の外部表面上にＨＳＧポリシリコンノジュールが形成されないようにすることにより隣接したストレージ電極間短絡が防止できる効果がある。
ストレージ電極形成のための鋳型層を後続金属コンタクト形成時コンタクトホール形成のための層間絶縁膜で使用されるようにすることにより、工程コストを減らせる効果がある。
【図面の簡単な説明】
【図１】   本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程流れの順に示す図である。
【図２】  本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図３】  本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図４】  本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図５】  本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図６】  本発明の第１実施形態による高集積ＤＲＡＭセルキャパシタの概略的なレイアウト図面である。
【図７】  本発明の第２実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図８】  本発明の第２実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図９】  本発明の第２実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図１０】  本発明の第２実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図１１】  本発明の第３実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図１２】  本発明の第３実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図１３】  本発明の第３実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図１４】  本発明の第３実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図１５】  本発明の第３実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図１６】  本発明の第４実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図１７】 本発明の第４実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図１８】 本発明の第４実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図１９】 本発明の第４実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図２０】 本発明の第４実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図２１】  本発明の第５実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程流れの順に示す図である。
【図２２】 本発明の第５実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図２３】 本発明の第５実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図２４】 本発明の第５実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図２５】 本発明の第５実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図２６】  本発明の第６実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程流れの順に示す図である。
【図２７】 本発明の第６実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図２８】 本発明の第６実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図２９】 本発明の第６実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【図３０】 本発明の第６実施形態による高集積ＤＲＡＭセルキャパシタの製造方法を工程の流れ順に示す図である。
【符号の説明】
１００，２００，３００，４００，５００  層間絶縁膜
１０２，１０４，２０２，２０４，３０２，３０４，４０２，５０２  シリコン窒化膜
１０３，１０５，１１８，２０３，２０５，３０３，３０５，３１８，４０３，５１８  酸化膜
１０６，２０６，３０６，４０６，５０４  ストレージ電極コンタクトホール
１０８，２０８，３０８，４０８，５０６  ストレージ電極コンタクトプラグ
１１１，２１１，３１１，４１０，５０８  鋳型層
１１２，２１２，３１２，４１３，５１２  ストレージ電極用オープニング
１１２ａ，２１２ａ，３１２ａ，４１３ａ，５１２ａ  拡張されたオープニング
１１４，２１４，３１４，４１４，５１４  ストレージ電極膜
１１４ａ，２１４ａ，３１４ａ，４１４ａ，５１４ａ  ストレージ電極
１１６，２１８，３１６，４１６，５１６  ＨＳＧポリシリコンノジュール
１１７  エッチング障壁膜
１２０，２２０，３２０  キャパシタ下部電極
２１６  窒化膜
３１９，５１９  ボイド
４０４，５０３  第１反射防止膜
４１１，５０９  第２反射防止膜
４１２，５１０  フォトレジストパタ−ン
４２０，５２０  キャパシタ誘電体膜
４２２，５２２  プレート電極
４３０，５３０  キャパシタ
【図１】
0004015320.tif 000002
【図２】
0004015320.tif 000003
【図３】
0004015320.tif 000004
【図４】
0004015320.tif 000005
【図５】
0004015320.tif 000006
【図６】
0004015320.tif 000007
【図７】
0004015320.tif 000008
【図８】
0004015320.tif 000009
【図９】
0004015320.tif 000010
【図１０】
0004015320.tif 000011
【図１１】
0004015320.tif 000012
【図１２】
0004015320.tif 000013
【図１３】
0004015320.tif 000014
【図１４】
0004015320.tif 000015
【図１５】
0004015320.tif 000016
【図１６】
0004015320.tif 000017
【図１７】
0004015320.tif 000018
【図１８】
0004015320.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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