(57)【特許請求の範囲】
【請求項１】
標本化されて入力した画像デ−タを記憶する画像メモリと、この画像メモリから読み出した画像デ−タを順次１標本化周期分遅延させて出力する複数の遅延器と、拡大率に対応した複数組のフィルタ係数を予め記憶した係数記憶部と、前記係数記憶部から複数組のフィルタ係数を順次読み出すための係数切替アドレスを出力する制御部と、前記画像メモリから読み出した画像デ−タと前記複数の遅延器の各々から出力した画像デ−タとに前記係数記憶部から読み出したフィルタ係数を乗算して出力する複数の乗算器と、この複数の乗算器の出力を加算して出力画像デ−タとする加算器とを具備してなり、前記制御部は、拡大パラメータｍ（ｍは２ｎ以下の正の整数、ｎは２以上の整数）を一方の入力値とするｎビットの加算器と、拡大パラメータｍの入力に基づき係数切替アドレスの始点を演算するアドレスオフセット演算器と、初期化信号の有無に基づいて前記アドレスオフセット演算器の演算値と前記加算器の和デ−タとを選択して出力するセレクタと、このセレクタの出力値を１標本化周期分遅延させ、係数切替アドレスとして出力するとともに前記加算器の他方の入力値とする第１遅延器と、前記加算器の桁上げ信号と前記初期化信号の論理和信号を出力する論理和回路と、この論理和回路の出力信号を１標本化周期分遅延させ画像メモリのリードイネーブル信号として出力する第２遅延器とからなることを特徴とする画像拡大フィルタ。
【請求項２】
標本化されて入力した画像デ−タを記憶する画像メモリと、この画像メモリから読み出した画像デ−タを順次１標本化周期分遅延させて出力する複数の遅延器と、複数の拡大率の全てに対応可能な複数組のフィルタ係数を予め記憶した係数記憶部と、指定された拡大率に基づいて前記係数記憶部から対応した複数組のフィルタ係数を読み出すための係数切替アドレスを出力する制御部と、前記画像メモリから読み出した画像デ−タと前記複数の遅延器の各々から出力した画像デ−タとに前記係数記憶部から読み出したフィルタ係数を乗算して出力する複数の乗算器と、この複数の乗算器の演算値を加算し画像デ−タとして出力する加算器とを具備してなり、前記制御部は、拡大パラメータｍ（ｍは２ｎ以下の正の整数、ｎは２以上の整数）を一方の入力値とするｎビットの加算器と、拡大パラメータｍの入力に基づき係数切替アドレスの始点を演算するアドレスオフセット演算器と、初期化信号の有無に基づいて前記アドレスオフセット演算器の演算値と前記加算器の和デ−タとを選択して出力するセレクタと、このセレクタの出力値を１標本化周期分遅延させ、係数切替アドレスとして出力するとともに前記加算器の他方の入力値とする第１遅延器と、前記加算器の桁上げ信号と前記初期化信号の論理和信号を出力する論理和回路と、この論理和回路の出力信号を１標本化周期分遅延させ画像メモリのリードイネーブル信号として出力する第２遅延器とからなることを特徴とする画像拡大フィルタ。
【請求項３】
係数記憶部に記憶した複数の拡大率の全てに対応可能な複数組のフィルタ係数は、入力画像デ−タを標本化周波数Ｆｓの２ｎ倍（ｎは２以上の整数）の周波数で０内挿したデ−タに対して、標本化周波数Ｆｓの１／（２×２ｎ）までの帯域を通過させるための帯域フィルタのフィルタ係数で形成された２ｎ組のフィルタ係数からなる請求項２記載の画像拡大フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アスペクト比１６：９のワイド画面にアスペクト比４：３のノーマル画面を拡大表示する場合や、複数パネルを配列して形成した大画面でワイド画面やノーマル画面を拡大表示する場合などに利用される画像拡大フィルタに関するものである。
【０００２】
【従来の技術】
画像拡大は、原サンプル点（又は原サンプリング点）の間に零サンプル点を挿入してサンプル点を増やした上で、この零サンプル点に適当な信号を内挿することで得られる。この内挿補間は、周波数スペクトルの高域成分を除去するＬＰＦ（ローパスフィルタ）と同等のものであり、いかにして高域成分を除去するかが直接画質に関わってくる。
従来の画像拡大フィルタは、図１１に示すように構成され、直線補間により画素デ−タを内挿していた。すなわち、図１２（ａ）に示すような標本化周波数Ｆｓのクロックで標本化された画像デ−タ▲１▼、▲２▼、▲３▼、…が、入力端子１０を介してフレームメモリ１１に書き込まれる。第１乗算器１２は、リードイネーブル信号でフレームメモリ１１から読み出された図１２（ｈ）に示す画像デ−タに係数αを掛けて加算器１３の一方の入力側に入力する。第２乗算器１４は、フレームメモリ１１から読み出され遅延器１５で遅延された図１２（ｉ）に示す画像デ−タに係数βを掛けて加算器１３の他方の入力側に入力する。この加算器１３からは、図１２（ｊ）に示す演算値が画像拡大処理された画像デ−タとして出力端子１６から出力する。
【０００３】
係数α、βは次のようにして決まる。説明の便宜上、拡大率Ｍ／Ｎを４／３とし、加算器１７を８ビット加算器とし、加算器１７のＢ入力となる拡大パラメータｍを、拡大率Ｍ／Ｎの分子Ｍを２５６（８ビット）としたときの分母Ｎに対応する１９２（Ｍ／Ｎ＝４／３＝２５６／１９２）とし、加算器１７の初期のＳ（和デ−タ）出力を０とする。すると、加算器１７のＳ出力は図１２（ｂ）のように変化し、加算器１７のＣＯ（桁上げ信号）出力は、同図（ｃ）のように変化し、リードイネーブル信号としてフレームメモリ１１に入力するとともに、遅延器１５のイネーブル端子に入力する。遅延器１８は、図１２（ｄ）に示すような、加算器１７のＳ出力を１クロック遅延させたデ−タを減算器１９及び第１除算器２０に出力するので、減算器１９の出力は同図（ｅ）のように変化し、第１除算器２０の出力（すなわち係数α）は同図（ｆ）のように変化する。減算器１９の出力は第２除算器２１に入力しているので、第２除算器２１の出力（すなわち係数β）は図１２（ｇ）のように変化する。
【０００４】
このため、図１１に示した従来例は図１３に示す動作イメージと等価であると考えられる。すなわち、図１３（ａ）に示すような標本化周波数Ｆｓのクロックで標本化された画像デ−タ▲１▼、▲２▼、▲３▼、…に０を仮想的に挿入することによって、標本化周波数を同図（ｂ）に示すように見かけ上４Ｆｓに上げ、係数ｈ３（＝１／４）、ｈ２（＝１／２）、ｈ１（＝３／４）、ｈ０（＝１）、ｈ１（＝３／４）、ｈ２（＝１／２）、ｈ３（＝１／４）を掛ける乗算器２２〜２８及び加算器２９を同図（ｃ）に示すように矢印方向へ移動し、同図（ｄ）に示すように４Ｆｓ／３のタイミングでリサンプルすることによって出力画像デ−タ１、２、３、４、５を得ていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１１に示した従来例では、直線補間により対象画素の画像デ−タを内挿していたので、周波数スペクトルの高域成分の除去が十分でなく、画質の劣化を招くという問題点があった。
【０００６】
本発明は、上述の問題点に鑑みなされたもので、周波数スペクトルの高域成分の除去を充分に行って画質の劣化を抑制することのできる画像拡大フィルタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明による画像拡大フィルタは、標本化されて入力した画像デ−タを記憶する画像メモリと、この画像メモリから読み出した画像デ−タを順次１標本化周期分遅延させて出力する複数の遅延器と、拡大率に対応した複数組のフィルタ係数を予め記憶した係数記憶部と、係数記憶部から複数組のフィルタ係数を順次読み出すための係数切替アドレスを出力する制御部と、画像メモリから読み出した画像デ−タと複数の遅延器の各々から出力した画像デ−タとに係数記憶部から読み出したフィルタ係数を乗算して出力する複数の乗算器と、この複数の乗算器の出力を加算して出力画像デ−タとする加算器とを具備してなることを特徴とする。
【０００８】
制御部が係数記憶部に係数切替アドレスを出力して複数組のフィルタ係数を順次読み出すと、複数の乗算器は画像メモリから読み出した画像デ−タと複数の遅延器から出力した画像デ−タとに係数記憶部から読み出したフィルタ係数を掛けて出力し、加算器は乗算器の出力を加算し画像デ−タとして出力する。このため、係数記憶部に予め記憶した複数組のフィルタ係数で任意のフィルタ特性とすることができるので、周波数スペクトルの高域成分の除去を充分とするフィルタ特性として、画質劣化を抑えることができる。また、係数記憶部から複数組のフィルタ係数を順次読み出して対応した乗算器へ出力しているので、遅延器と乗算器の数を少なくして構成を簡単にすることができる。
【０００９】
拡大率の変更を容易にするために、係数記憶部は、拡大率に対応した複数組のフィルタ係数を書き替え可能に記憶する。
【００１０】
係数記憶部のフィルタ係数を書き替えることなく拡大率の変更を可能にするために、係数記憶部に、複数の拡大率の全てに対応可能な複数組のフィルタ係数を予め記憶しておき、この係数記憶部から拡大率に対応した複数組のフィルタ係数を順次読み出すための係数切替アドレスを制御部から出力する。
【００１１】
係数記憶部のフィルタ係数を書き替えることなく拡大率の変更を可能にするとともに拡大率を２n／ｍ（ｍは２n以下の正の整数）にするために、係数記憶部に記憶した複数の拡大率の全てに対応可能な複数組のフィルタ係数を、入力画像デ−タを標本化周波数Ｆｓの２n倍（２のｎ乗倍、ｎは２以上の整数）の周波数で０内挿したデ−タに対して、標本化周波数Ｆｓの１／（２×２n）までの帯域を通過させるための帯域フィルタのフィルタ係数で形成された２n組のフィルタ係数とする。
【００１２】
制御部の構成を簡単にするために、制御部を、拡大パラメータｍ（ｍは２n以下の正の整数、ｎは２以上の整数）を一方の入力値とするｎビットの加算器と、拡大パラメータｍの入力に基づき係数切替アドレスの始点を演算するアドレスオフセット演算器と、初期化信号の有無に基づいてアドレスオフセット演算器の演算値と加算器の和デ−タとを選択して出力するセレクタと、このセレクタの出力値を１標本化周期分遅延させ、係数切替アドレス（又は係数アドレス）として出力するとともに加算器の他方の入力値とする第１遅延器と、加算器の桁上げ信号と初期化信号の論理和信号を出力する論理和回路と、この論理和回路の出力信号を１標本化周期分遅延させ画像メモリのリードイネーブル信号として出力する第２遅延器とで構成する。
【００１３】
【発明の実施の形態】
以下、本発明による画像拡大フィルタの一実施形態例を図面を用いて説明する。説明の便宜上、入力画像データが８ビット、拡大率Ｍ／Ｎが４／３（すなわち、Ｍ／Ｎ＝４／３＝２５６／１９２、拡大パラメータｍ＝１９２）の場合につき、図１を用いて説明する。
図１は非巡回型、５タップのフィルタを示すもので、この図において図１１と同一部分は同一符号とする。図１において１０は標本化周波数Ｆｓで標本化された画像デ−タ▲１▼、▲２▼、▲３▼、…を入力する入力端子、１１は入力画像デ−タ▲１▼、▲２▼、▲３▼、…を記憶するための画像メモリの一例としてのフレームメモリである。
【００１４】
３１（１）〜３１（４）は、前記フレームメモリ１１から読み出した画像デ−タを順次１標本化周期Ｔ（Ｔ＝１／Ｆｓ）分遅延させて出力する遅延器である。３２（０）〜３２（４）は、拡大率Ｍ／Ｎ（＝４／３）の分子Ｍ（＝４）に対応した４組の係数パターン０〜３に対応したフィルタ係数Ｋ０〜Ｋ４を書き替え可能に記憶した係数記憶部の一例としてのＲＡＭ（ランダム・アクセス・メモリ）である。この４組の係数パターン０〜３は、図示を省略したＲＯＭ（リード・オンリ・メモリ）に予め記憶された複数の拡大率のそれぞれに対応した複数組の係数パターンの中から、拡大パラメータｍによって設定された拡大率に基づいて読み出され、ＲＡＭ３２（０）〜３２（４）に書き込まれている。
【００１５】
３３は制御部で、この制御部３３は、拡大パラメータｍと初期化信号に基づいて、前記フレームメモリ１１に対応した読出用のイネーブル信号（すなわちリードイネーブル信号）を出力するとともに、前記遅延器３１（１）〜３１（４）にタイミング一致用のイネーブル信号を出力し、さらに、前記ＲＡＭ３２（０）〜３２（４）に対応した係数切替アドレスを出力することによって、１標本化周期Ｔの切替タイミングで前記ＲＡＭ３２（０）〜３２（４）から対応したフィルタ係数フィルタ係数（Ｋ０〜Ｋ４）（Ｋ０〜Ｋ４）を順次読み出す。
【００１６】
３４（０）〜３４（４）は乗算器で、これらの乗算器３４（０）〜３４（４）のうち、乗算器３４（０）はフレームメモリ１１から読み出した画像デ−タにＲＡＭ３２（０）から読み出されたフィルタ係数Ｋ０を掛けて出力し、乗算器３４（１）は対応した遅延器３１（１）から出力した画像データにＲＡＭ３２（１）から読み出されたフィルタ係数Ｋ１を掛けて出力し、乗算器３４（２）、３４（３）、３４（４）は、乗算器３４（１）と同様に、遅延器３１（２）、３１（３）、３１（４）から出力した画像データにＲＡＭ３２（２）、３２（３）、３２（４）から読み出されたフィルタ係数Ｋ２、Ｋ３、Ｋ４を掛けて出力する。
３５は加算器で、この加算器３５は、前記乗算器３４（０）〜３４（４）から出力した画像データを加算し、加算値を画像拡大処理された画像デ−タとして出力端子３６へ出力する。
【００１７】
前記制御部３３は、図２に示すように、拡大パラメータｍ（例えばｍは１６進数表示でＣ０（１０進数表示で１９２）を一方の入力値とするｎ（例えばｎは８）ビットの加算器３７と、拡大パラメータｍの入力に基づき係数切替アドレスの始点（例えば係数パターン０に対応したアドレス）を演算するアドレスオフセット演算器３８と、初期化信号をＳＡＸ端子への入力信号とし、初期化信号の有無に基づいて前記アドレスオフセット演算器３８の演算値と前記加算器３７のＳ（和デ−タ）出力とを選択して出力するセレクタ３９と、このセレクタ３９の出力値を１標本化周期分遅延させ、係数切替アドレスとして出力するとともに前記加算器３７の他方の入力値とする第１遅延器４０と、前記加算器３７のＣＯ（桁上げ信号）と前記初期化信号の論理和信号を出力する論理和回路４１と、この論理和回路４１の出力信号を１標本化周期分遅延させイネーブル信号として出力する第２遅延器４２とで構成されている。
【００１８】
前記アドレスオフセット演算器３８の演算は、拡大パラメータｍの下位ビット側から上位ビット側に向けて各ビットを参照し、最初に「１」がでるまで各ビットの「０」を「１」に変えるとともに、最初にでた「１」を「０」に変え、さらにその他のビットを全て「０」にする演算に相当する。例えば、ｍ＝１９２を８ビット表示すると「１１００００００」となるので、この各ビットに対して上述のビット変換による演算をすると、「００１１１１１１」（＝１６進数表示で３Ｆ）となり、係数パターン０のアドレスに相当する。
【００１９】
前記ＲＡＭ３２（０）〜３２（４）のそれぞれに予め記憶された４組の係数パターン０〜３は、フィルタ特性が入力画像デ−タ▲１▼、▲２▼、▲３▼、…に０を仮想的に挿入して標本化周波数をＦｓから見掛け上４Ｆｓに上げ、ついで周波数帯域を４Ｆｓに対して１／３に圧縮（元のＦｓに対しては４／３に拡大）した特性となるように設定される。この４組の係数パターン０〜３のフィルタ係数ｈ９〜ｈ０〜ｈ９は、図４に示す１９タップの仮想回路及び図５に示す仮想タイミングチャートを利用して次ぎのようにして設定される。
【００２０】
すなわち、この仮想回路は、図４に示すように、ゼロ内挿回路５０、帯域制限フィルタ５１及び画像メモリ５２からなり、帯域制限フィルタ５１は、ゼロ内挿回路５０において見掛け上の４Ｆｓで０内挿された画像デ−タを順次１標本化周期Ｔａ（Ｔａ＝１／（４Ｆｓ））分遅延させて出力する遅延器５３（１）〜５３（１８）と、ゼロ内挿回路５０から出力した画像デ−タにフィルタ係数ｈ９を掛けて出力する乗算器５４（０）と、遅延器５３（１）〜５３（１８）のそれぞれから出力した画像デ−タに対応したフィルタ係数ｈ８〜ｈ９を掛けて出力する乗算器５４（１）〜５４（１８）と、乗算器５４（０）〜５４（１８）から出力した画像デ−タを加算して画像メモリ５２へ出力する加算器５５とからなる。
【００２１】
そして、ゼロ内挿回路５０は、標本化周波数Ｆｓで標本化されて入力端子５６に入力した画像データ▲１▼、▲２▼、▲３▼、…に０を仮想的に内挿することによって、図５に示すように標本化周波数をＦｓから見掛け上４Ｆｓにあげ（すなわち、１標本化周期Ｔａを１／（４Ｆｓ）とし）、この標本化周期Ｔａで▲１▼、０、０、０、▲２▼、０、０、０、▲３▼、０、０、０、…と変化する画像デ−タを出力する。乗算器５４（０）はゼロ内挿回路５０から出力した画像デ−タにフィルタ係数ｈ９を掛けて出力し、乗算器５４（１）はゼロ内挿回路５０から出力し遅延器５３（１）で遅延させた画像デ−タにフィルタ係数ｈ８を掛けて出力し、乗算器５４（２）はゼロ内挿回路５０から出力し遅延器５３（１）、５３（２）で遅延させた画像デ−タにフィルタ係数ｈ７を掛けて出力し、乗算器５４（３）はゼロ内挿回路５０から出力し遅延器５３（１）〜５３（３）で遅延させた画像デ−タにフィルタ係数ｈ６を掛けて出力し、…、乗算器５４（１８）はゼロ内挿回路５０から出力し遅延器５３（１）〜５３（１８）で遅延させた画像デ−タにフィルタ係数ｈ９を掛けて出力する。すなわち、図５に示すように、１９タップのフィルタ係数ｈ９、ｈ８、ｈ７、ｈ６、ｈ５、ｈ４、…、ｈ９のそれぞれに、その右側に示す画像デ−タ▲１▼、０、０、０、▲２▼、０、…、０を掛けて出力する。
【００２２】
そして、加算器５５は乗算器５４（０）、５４（１）〜５４（１８）の出力デ−タを加算し、この加算値は、画像メモリ５２への書き込み、読み出しによって、拡大率を４／３にするための標本化周波数４Ｆｓ／３でリサンプルされる。このリサンプル点を図５の下部に示すような上向きの矢印で表すと、左から順に係数パターン０、１、２、３、０、１、２、３、…が対応する。すなわち、係数パターン０に対応した加算値は、画像デ−タ▲１▼、０、０、０、▲２▼、０、０、０、▲３▼、０、０、０、▲４▼、０、０、０、▲５▼のそれぞれに、対応したフィルタ係数ｈ７、ｈ６、ｈ５、ｈ４、ｈ３、ｈ２、ｈ１、ｈ０、ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６、ｈ７、ｈ８、ｈ９を掛けて加算したものとなるので、０以外の画像デ−タに掛けるフィルタ係数はｈ７、ｈ３、ｈ１、ｈ５、ｈ９となる。同様にして、係数パターン１に対応した加算値は、０以外の画像デ−タに掛けるフィルタ係数がｈ６、ｈ２、ｈ２、ｈ６となり、係数パターン２に対応した加算値は、０以外の画像デ−タに掛けるフィルタ係数がｈ９、ｈ５、ｈ１、ｈ３、ｈ７となり、係数パターン３に対応した加算値は、０以外の画像デ−タに掛けるフィルタ係数がｈ８、ｈ４、ｈ０、ｈ４、ｈ８となる。
【００２３】
このため、拡大率４／３に基づいてＲＯＭ（図示省略）から、図３に示すような４組の係数パターン０、１、２、３のフィルタ係数Ｋ０（ｈ９、ｈ６、ｈ７、ｈ８）〜Ｋ４（ｈ７、０、ｈ９、ｈ８）を読み出してＲＡＭ３２（０）〜３２（４）に書き込み、図１に示す制御部３３からの係数切替アドレスに基づいてＲＡＭ３２（０）〜３２（４）から読み出したフィルタ係数Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４を乗算器３４（０）、３４（１）、３４（２）、３４（３）、３４（４）に出力することによって図３と同等の機能を達成できる。例えば、係数パターン０〜３は係数切替アドレスで切り替わるが、係数切替アドレスが係数パターン０に切り替わったときには、Ｋ０＝ｈ９、Ｋ１＝ｈ５、Ｋ２＝ｈ１、Ｋ３＝ｈ３、Ｋ４＝ｈ７となる。
【００２４】
つぎに、図１及び図２の作用を図３〜図８を併用して説明する。
Ａ：まず、図６を用いて、図２の制御部３３が拡大パラメータｍ及び初期化信号に基づき係数切替アドレス及びリードイネーブル信号を出力する作用について説明する。
（イ）拡大パラメータｍは１６進数表示のＣ０（１０進数表示で１９２）で、アドレスオフセット演算器３８に入力しているので、このアドレスオフセット演算器３８が係数切替アドレスの始点（係数パターン０に対応）の３Ｆを演算し、この演算値３Ｆを図６（ｃ）に示すようにセレクタ３９のＢ入力としている。
このため、加算器３７、第１、第２遅延器４０、４２に入力するクロックのタイミングを図６（ａ）、初期化信号のタイミングを同図（ｂ）であるとすると、同図（ｄ）に示すように初期化信号のＨレベルへの変化に応じてセレクタ３９のＹ出力が３Ｆとなる。
【００２５】
（ロ）セレクタ３９のＹ出力は第１遅延器４０で１クロック分遅延して、図６（ｅ）に示すように係数切替アドレスとして出力するとともに、加算器３７のＡ入力となり、この加算器３７のＢ入力は図６（ｆ）示すように拡大パラメータｍ（＝Ｃ０）なので、加算器３７のＳ出力がＦＦとなる。このＳ出力（ＦＦ）がセレクタ３９のＹ出力となり、第１遅延器４０で１クロック分遅延して、図６（ｅ）に示すように係数切替アドレスとして出力するとともに、加算器３７のＡ入力となるので、係数切替アドレスは、図６（ｅ）示すように、初期化信号がＨレベルからＬレベルに変化した後のクロックの立上りのタイミングで順次３Ｆ、ＦＦ、ＢＦ、７Ｆ、３Ｆ、ＦＦ、ＢＦ、７Ｆ、…と変化する。
【００２６】
（ハ）加算器３７のＡ入力は係数切替アドレス、Ｂ入力は一定値ｍ（＝Ｃ０（１０進数の１９２））なので、加算器３７のＣＯ出力は図６（ｇ）のように変化し、これに伴って、論理和回路４１の出力（オア出力）が同図（ｈ）のように変化するので、第２遅延器４２から出力するリードイネーブル信号は、同図（ｉ）に示すように変化する。すなわち、係数切替アドレスがＦＦのとき（４クロックに１回の割合で繰り返し現われる）にＬレベル、ＦＦ以外の３Ｆ、ＢＦ、７ＦのときにＨレベルとなる。
【００２７】
Ｂ：つぎに、図７を用いて図１の作用を説明する。
（イ）図１のＲＡＭ３２（０）〜３２（４）に入力する切替アドレスのタイミングを図７（ｂ）、フレームメモリ１１のリードイネーブル端子及び遅延器３１（１）〜３１（４）のＥＮ端子に入力するリードイネーブル信号のタイミングを同図（ｃ）で表すと、乗算器３４（０）〜３４（４）に入力する画像デ−タは同図（ｄ）〜（ｈ）のようになる。すなわち、リードイネーブル信号がＨレベルのときにはフレームメモリ１１から新たな画像デ−タが読み出され、Ｌレベルのときにはフレームメモリ１１から直前に読み出された画像デ−タが保持されているので、フレームメモリ１１から読み出されて乗算器３４（０）へ入力する画像デ−タは図７（ｄ）のようになる。また、リードイネーブル信号がイネーブル信号として遅延器３１（１）〜３１（４）のＥＮ端子に入力し、リードイネーブル信号がＨレベルのときには遅延器３１（１）〜３１（４）は新たな画像デ−タを取り込み、Ｌレベルのときには遅延器３１（１）〜３１（４）は直前に取り込んだ画像デ−タを保持しているので、乗算器３４（１）〜３４（４）に入力する画像デ−タは図７（ｅ）〜（ｈ）のようになる。
【００２８】
（ロ）係数パターン０（又は１、２、３）と一致する係数切替アドレスのタイミングは、基本的には係数切替アドレスが３Ｆ、ＦＦ、ＢＦ、７Ｆのいずれのときでもよいが、アドレスオフセット演算器３８の演算により係数パターン０の現われるタイミングが図７（ｉ）に示すように係数切替アドレス３Ｆと一致するものとすると、ＲＡＭ３２（０）〜３２（４）に入力する係数切替アドレスが３Ｆ、ＦＦ、ＢＦ、７Ｆと変化するのに伴って、ＲＡＭ３２（０）〜３２（４）から読み出されて乗算器３４（０）〜３４（４）へ出力するフィルタ係数は、係数パターン０、１、２、３に対応したフィルタ係数に変化する。例えば、係数切替アドレスが３Ｆのときには、乗算器３４（０）、３４（１）、３４（２）、３４（３）、３４（４）へ出力するフィルタ係数Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４は、図３に示すように係数パターン０に対応したフィルタ係数ｈ９、ｈ５、ｈ１、ｈ３、ｈ７となる。
【００２９】
（ハ）制御部３３から出力する係数切替アドレスが３Ｆのときには、乗算器３４（０）、３４（１）、３４（２）、３４（３）、３４（４）は画像デ−タ▲５▼、▲４▼、▲３▼、▲２▼、▲１▼に係数パターン０のフィルタ係数ｈ９、ｈ５、ｈ１、ｈ３、ｈ７を掛けて出力し、加算器３５は、▲５▼×ｈ９、▲４▼×ｈ５、▲３▼×ｈ１、▲２▼×ｈ３、▲１▼×ｈ７を加算して出力端子３６へ出力する。制御部３３から出力する係数切替アドレスがＦＦに変化すると、乗算器３４（０）、３４（１）、３４（２）、３４（３）、３４（４）は画像デ−タ▲５▼、▲４▼、▲３▼、▲２▼、▲１▼に係数パターン１のフィルタ係数ｈ６、ｈ２、ｈ２、ｈ６、０を掛けて出力し、加算器３５は、▲５▼×ｈ６＋▲４▼×ｈ２＋▲３▼×ｈ２＋▲２▼×ｈ６＋▲１▼×０を出力端子３６へ出力する。制御部３３から出力する係数切替アドレスがＢＦ、７Ｆに変化したときには、同様にして、加算器３５は、▲５▼×ｈ７＋▲４▼×ｈ３＋▲３▼×ｈ１＋▲２▼×ｈ５＋▲１▼×ｈ９、▲５▼×ｈ８、▲４▼×ｈ４、▲３▼×ｈ０、▲２▼×ｈ４、▲１▼×ｈ８を出力端子３６へ出力する。
【００３０】
（ニ）フィルタ係数ｈ０〜ｈ９をｈ０＝０．６８７５、ｈ１＝０．６４０６２５、ｈ２＝０．５０７８１２５、ｈ３＝０．３３５９３７５、ｈ４＝０．１７１８７５、ｈ５＝０．０５４６８７５、ｈ６＝−０．００７８１２５、ｈ７＝−０．０２３４３７５、ｈ８＝−０．０１５６２５、ｈ９＝−０．００７８１２５として実測したフィルタの振幅特性は、図８（ａ）に示すように、原信号の標本化周波数Ｆｓを１に規格化した場合の有効な帯域Ｗ１（正規化周波数０〜０．１２５）について適切な振幅が得られ、不要な帯域Ｗ２（正規化周波数０．１２５〜０．５の高域成分）について充分な振幅減衰が得られた。
これに対して、図１１に示した従来例フィルタの振幅特性は、図８（ｂ）に示すように、不要な帯域Ｗ２（正規化周波数０．１２５〜０．５の高域成分）について充分な振幅減衰が得られなかった。
【００３１】
図１及び図２の実施形態例では、画像の拡大率Ｍ／Ｎが４／３の場合（Ｍ＝２５６、Ｎ＝１９２の場合）の場合について説明したが、本発明はこれに限るものではない。
例えば、画像の拡大率Ｍ／Ｎを２／１、８／７、２６５／１９１、…とした場合についても利用することができる。以下、各場合について説明する。
【００３２】
（１）画像の拡大率Ｍ／Ｎが２／１の場合（Ｍ＝２５６、Ｎ＝１２８の場合）には、この拡大率２／１に基づいて、ＲＯＭ（図示省略）に予め記憶された複数の拡大率の中から、拡大率２／１の分子の２に対応した２組の係数パターン０、１が読み出され、ＲＡＭ３２（０）〜３２（４）に書き替え記憶される。この２組の係数パターン０、１のフィルタ係数の数は（乗算器の数）×Ｍ（すなわち５×２）又は（乗算器の数）×Ｍ−１（すなわち５×２−１）で与えられる奇数（すなわち９）から成り、この９個のフィルタ係数ｈ４〜ｈ１、ｈ０、ｈ１〜ｈ４は次のようにして設定される。
拡大率Ｍ／Ｎが４／３の場合に用いたタイミングチャート（図５）と同様に、入力画像デ−タ▲１▼、▲２▼、▲３▼、…に０を仮想的に挿入して標本化周波数をＦｓから見掛け上２Ｆｓ（Ｍ＝２の場合）に上げ、この零内挿されたデ−タに対して９タップの仮想フィルタをかけたタイミングチャートを考えると、０以外のデ−タが入力するタップ数は４個又は５個である。このため、２組の係数パターン０、１の一方をｈ４、ｈ２、ｈ０、ｈ２、ｈ４とすると、他方は０、ｈ３、ｈ１、ｈ１、ｈ３となる。
【００３３】
そして、拡大パラメータｍ＝１２８（Ｍ＝２５６と置いたときのＮの値「１２８」に相当）の入力に基づく、制御部３３から出力する係数切替アドレスによって、ＲＡＭ３２（０）〜３２（４）から係数パターン０、１が周波数Ｆｓのクロックのタイミングで交互に読み出され、乗算器３４（０）〜３４（４）に出力する。
このため、２組の係数パターン０、１の一方のフィルタ係数が出力しているときには、加算器３５は▲５▼×ｈ４、▲４▼×ｈ２、▲３▼×ｈ０、▲２▼×ｈ２、▲１▼×ｈ４を加算して出力端子３６へ出力し、他方のフィルタ係数が出力しているときには、加算器３５は▲５▼×ｈ３、▲４▼×ｈ１、▲３▼×ｈ１、▲２▼×ｈ３、▲１▼×０を加算して出力端子３６へ出力する。
【００３４】
（２）画像の拡大率Ｍ／Ｎが８／７の場合（Ｍ＝２５６、Ｎ＝２２４の場合）には、この拡大率８／７に基づいて、ＲＯＭ（図示省略）に予め記憶された複数の拡大率の中から、拡大率８／７の分子の８に対応した８組の係数パターン０〜７が読み出され、ＲＡＭ３２（０）〜３２（４）に書き替え記憶される。この８組の係数パターン０〜７のフィルタ係数の数は（乗算器の数）×Ｍ（すなわち５×８）又は（乗算器の数）×Ｍ−１（すなわち５×８−１）で与えられる奇数（すなわち３９）からなり、この３９個のフィルタ係数ｈ１９〜ｈ１、ｈ０、ｈ１〜ｈ１９は次のようにして設定される。
拡大率Ｍ／Ｎが４／３の場合のタイミングチャート（図５）を用いた場合と同様に、入力画像デ−タ▲１▼、▲２▼、▲３▼、…に０を仮想的に挿入して標本化周波数をＦｓから見掛け上８Ｆｓ（Ｍ＝８の場合）に上げ、この零内挿されたデ−タに対して３９タップの仮想フィルタをかけたタイミングチャートを考えると、０以外のデ−タが入力するタップ数は４個又は５個である。このため、８組の係数パターン０、１、２、３、４、５、６、７は、（ｈ１９、ｈ１１、ｈ３、ｈ５、ｈ１３）、（ｈ１２、ｈ４、ｈ４、ｈ１２、０）、（ｈ１３、ｈ５、ｈ３、ｈ１１、ｈ１９）、（ｈ１４、ｈ６、ｈ２、ｈ１０、ｈ１８）、（ｈ１５、ｈ７、ｈ１、ｈ９、ｈ１７）、（ｈ１６、ｈ８、ｈ０、ｈ８、ｈ１６）、（ｈ１７、ｈ９、ｈ１、ｈ７、ｈ１５）、（ｈ１８、ｈ１０、ｈ２、ｈ６、ｈ１４）となる。
【００３５】
そして、拡大パラメータｍ＝２２４（Ｍ＝２５６と置いたときのＮの値「２２４」に相当）の入力に基づく、制御部３３から出力する係数切替アドレスによって、ＲＡＭ３２（０）〜３２（４）から係数パターン０、１、２、３、４、５、６、７が周波数Ｆｓのクロックのタイミングで順次切り替えて読み出され、乗算器３４（０）〜３４（４）に出力する。
このため、係数パターン０のときには、加算器３５は▲５▼×ｈ１９、▲４▼×ｈ１１、▲３▼×ｈ３、▲２▼×ｈ５、▲１▼×ｈ１３を加算して出力端子３６へ出力する。その他の係数パターン１、２、３、４、５、６、７のときにも、加算器３５は同様の加算をして出力端子３６へ出力する。
【００３６】
（３）画像の拡大率Ｍ／Ｎが２５６／１９１の場合には、この拡大率２５６／１９１に基づいて、ＲＯＭ（図示省略）に予め記憶された複数の拡大率の中から、拡大率２６５／１９１に対応した２５６組（Ｍ＝２５６に対応）の係数パターン０〜２５５が読み出され、ＲＡＭ３２（０）〜３２（４）に書き替え記憶される。この２５６組の係数パターン０〜２５５のフィルタ係数の数は（乗算器の数）×Ｍ（すなわち５×２５６）又は（乗算器の数）×Ｍ−１（すなわち５×２５６−１）で与えられる奇数（すなわち１２７９）からなり、この１２７９個のフィルタ係数ｈ６３９〜ｈ１、ｈ０、ｈ１〜ｈ６３９は次のようにして設定される。
拡大率Ｍ／Ｎが４／３の場合のタイミングチャート（図５）を用いた場合と同様に、入力画像デ−タ▲１▼、▲２▼、▲３▼、…に０を仮想的に挿入して標本化周波数をＦｓから見掛け上２５６Ｆｓ（Ｍ＝２５６の場合）に上げ、この零内挿されたデ−タに対して１２７９タップの仮想フィルタをかけたタイミングチャートを考えると、０以外のデ−タが入力するタップ数は４個又は５個である。このため、２５６組の係数パターン０〜２５５は、（ｈ６３９、ｈ３８３、ｈ１２７、ｈ１２９、ｈ３８５）〜（ｈ５７４、ｈ３１８、ｈ６２、ｈ１９４、ｈ４５０）となる。
【００３７】
そして、拡大パラメータｍ＝１９１（Ｍ＝２５６と置いたときのＮの値「１９１」に相当）の入力に基づく、制御部３３から出力する係数切替アドレスによって、ＲＡＭ３２（０）〜３２（４）から係数パターン０〜２５５が周波数Ｆｓのクロックのタイミングで順次切り替えて読み出され、乗算器３４（０）〜３４（４）に出力する。
このため、係数パターン０のときには、加算器３５は▲５▼×ｈ６３９、▲４▼×ｈ３８３、▲３▼×ｈ１２７、▲２▼×ｈ１２９、▲１▼×ｈ３８５を加算して出力端子３６へ出力する。その他の係数パターン１〜２５５のときにも、加算器３５は同様の加算をして出力端子３６へ出力する。
【００３８】
前記実施形態例では、乗算器の数が５個、遅延器の数が４個の場合について説明したが、本発明はこれに限るものでなく、乗算器の数が３個以上、遅延器の数が２個以上の場合について利用することができる。
例えば、画像の拡大率Ｍ／Ｎを４／３とし、乗算器の数を３個、遅延器の数を２個とした場合について説明する。
３個の乗算器を３４ａ（０）〜３４ａ（２）とし、対応する係数記憶部をＲＡＭ３２ａ（０）〜３２ａ（２）とすると（図示省略）、拡大率Ｍ／Ｎが４／３の場合には、ＲＯＭから読み出されてＲＡＭ３２ａ（０）〜３２ａ（２）に記憶されるフィルタ係数は、拡大率４／３の分子の４に対応した４組の係数パターン０〜３となり、各組の係数パターン０〜３のフィルタ係数の数は（乗算器の数）×Ｍ（すなわち３×４）又は（乗算器の数）×Ｍ−１（すなわち３×４−１）で与えられる奇数（すなわち１１）から成り、この１１個のフィルタ係数ｈ５〜ｈ１、ｈ０、ｈ１〜ｈ５は次のようにして設定される。
入力画像デ−タ▲１▼、▲２▼、▲３▼、…に０を仮想的に挿入して標本化周波数をＦｓから見掛け上４Ｆｓ（Ｍ＝４の場合）に上げ、この零内挿されたデ−タに対して１１タップの仮想フィルタをかけ、０以外のデ−タが入力するタップ数は２個又は３個である。このため、４組の係数パターン０、１、２、３は、（ｈ５、ｈ１、ｈ３）、（ｈ２、ｈ２、０）、（ｈ３、ｈ１、ｈ５）、（ｈ４、ｈ０、ｈ４）となる。
【００３９】
そして、拡大パラメータｍ＝１９２（Ｍ＝２５６と置いたときのＮの値「１９２」に相当）の入力に基づく、制御部３３から出力する係数切替アドレスによって、ＲＡＭ３２ａ（０）〜３２ａ（２）から係数パターン０、１、２、３が周波数Ｆｓのクロックのタイミングで順次切り替えて読み出され、乗算器３４ａ（０）〜３４ａ（２）に出力する。
このため、係数パターン０のときには、加算器３５ａ（図示省略）は▲３▼×ｈ５、▲２▼×ｈ１、▲１▼×ｈ３を加算して出力端子３６ａ（図示省略）へ出力する。その他の係数パターン１、２、３のときにも、加算器３５ａは同様の加算をして出力端子３６ａへ出力する。
【００４０】
前記実施形態例では、画像の拡大率Ｍ／Ｎの分子のＭが２５６の場合について説明したが、本発明はこれに限るものでなく、２５６以外の場合についても利用することができる。例えば、Ｍ＝１２８のときには、図２に示した制御部３３内の加算器３７を７ビットの加算器とすればよい。この場合、ＮはＭ以下の正の整数であり、拡大率Ｍ／Ｎを４／３とするときには、制御部３３に入力する拡大パラメータｍは１２８／９６（＝Ｍ／Ｎ）の分母の９６とすればよい。
【００４１】
前記実施形態例では、係数記憶部に拡大率に対応して予め記憶した複数組のフィルタ係数は、ＲＯＭに記憶された複数の拡大率に対応した複数組のフィルタ係数の中から、指定する拡大率（例えば４／３）に対応した複数組のフィルタ係数を読み出して、書き替え記憶するようにしたが、本発明はこれに限るものではない。
例えば、拡大率を変更する必要がないような場合には、必要とする１種類の拡大率（例えば４／３）に対応した複数組のフィルタ係数を予め係数記憶部に記憶するようにしてもよい。
または、係数記憶部に、複数の拡大率の全てに対応可能な複数組のフィルタ係数を予め記憶しておき、この係数記憶部から拡大率に対応した複数組のフィルタ係数を読み出すための係数アドレスを制御部から出力するようにして、係数記憶部のフィルタ係数を書き替えることなく拡大率を変更することができるようにしてもよい。
【００４２】
つぎに、前述の複数の拡大率の全てに対応可能な複数組のフィルタ係数を係数記憶部に予め記憶しておく場合について説明する。
まず、拡大率が４／３の場合のタイミングチャート（図５）を見直してみると、図９（ａ）〜（ｄ）に示すように、拡大率４／３（＝２５６／１９２）の画像拡大フィルタは、入力画像デ−タ▲１▼、▲２▼、▲３▼、…に０を仮想的に挿入して標本化周波数をＦｓから見掛け上４Ｆｓに上げ、標本化周波数４Ｆｓ／３でリサンプルしている。図９（ａ）〜（ｄ）の横軸は原信号の標本化周波数Ｆｓを１に規格化した正規化周波数を表し、縦軸は画像のデ−タを表している。この図から明らかなように、４倍０内挿したデ−タ（周波数４）に対して１／８（＝１／４×１／２）までの周波数帯域が有効な成分であり、その他の成分は不要である。また、このフィルタはデ−タを鈍らせるフィルタではなく有効な成分のみを通過させるフィルタである。この考え方からいけば、２５６倍０内挿したデ−タ（周波数２５６）に対して１／５１２（＝１／２５６×１／２）までの周波数帯域を通過させ、周波数１／１９２でリサンプルしても同じ結果が得られる。したがって、拡大率を２５６／ｍ倍（ｍ＝１、２、３、…、２５６）とする場合には、図１０（ａ）に示すように、２５６倍用のフィルタ（２５６倍補間）をかけ、１／ｍにリサンプルすればよい。つぎに、乗算器を５個、遅延器を４個とした場合（図１の場合）において、拡大率を２５６／ｍ倍としたときのＲＡＭ３２（０）〜３２（４）に予め記憶されるフィルタ係数について、図１０（ｂ）を用いて説明する。
【００４３】
この場合、乗算器の個数「５」、拡大率２５６／ｍの分子「２５６」に対応してフィルタ係数の数は（乗算器の数）×（拡大率の分子）（すなわち５×２５６）又は（乗算器の数）×｛（拡大率の分子）−１｝（すなわち５×２５６−１）で与えられる奇数（すなわち１２７９）から成り、この１２７９個のフィルタ係数ｈ６３９〜ｈ１、ｈ０、ｈ１〜ｈ６３９は次のようにして設定される。
拡大率４／３の場合のタイミングチャート（図５）を用いた場合と同様に、入力画像デ−タ▲１▼、▲２▼、▲３▼、…に０を仮想的に挿入して標本化周波数をＦｓから見掛け上２５６Ｆｓに上げ、この零内挿されたデ−タに対して１２７９タップの仮想フィルタをかけたタイミングチャートを考えて設定されている。そして、ＲＡＭ３２（０）〜３２（４）のそれぞれに２５６組の係数パターン０〜２５５のフィルタ係数が予め記憶される。具体的には、ＲＡＭ３２（０）にはｈ６３９〜ｈ３８４（アドレス００〜ＦＦが対応）、ＲＡＭ３２（１）にはｈ３８３〜ｈ１２８（アドレス００〜ＦＦが対応）、ＲＡＭ３２（２）にはｈ１２７〜ｈ１２８（アドレス００〜ＦＦが対応）、ＲＡＭ３２（３）にはｈ１２９〜ｈ３８４（アドレス００〜ＦＦが対応）、ＲＡＭ３２（４）にはｈ３８５〜ｈ６３９、０（アドレス００〜ＦＥ、ＦＦが対応）が予め記憶される。この場合、補間対象に一番近い画素デ−タの重みを大きくするために、図１０（ｂ）に示すように、ｈ０の値に一番大きな重みを付け、ｈ６３９に近づくほど重みを小さくする。
【００４４】
そして、拡大率２５６／１倍（すなわちｍ＝１）のときには、拡大パラメータｍ＝１の入力に基づく制御部からの係数切替アドレス（正規化周波数１／１のリサンプルに対応したアドレス００、０１、０２、…、ＦＦ、００、…）に基づいて、ＲＡＭ３２（０）〜３２（４）から対応したフィルタ係数Ｋ０〜Ｋ４が順次読み出されて乗算器３４（０）〜３４（４）へ出力する。このフィルタ係数Ｋ０〜Ｋ４は係数パターン０〜２５５に対応した２５６通りある。
例えば、係数切替アドレスが００のとき（例えば係数パターン０）には、乗算器３４（０）、３４（１）、３４（２）、３４（３）、３４（４）へ出力するフィルタ係数Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ６３９、ｈ３８３、ｈ１２７、ｈ１２９、ｈ３８５となり、加算器３５は▲５▼×ｈ６３９、▲４▼×ｈ３８３、▲３▼×ｈ１２７、▲２▼×ｈ１２９、▲１▼×ｈ３８５を加算して出力端子３６へ出力する。
係数切替アドレスが０１のとき（例えば係数パターン１）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ６３８、ｈ３８２、ｈ１２６、ｈ１３０、ｈ３８６となり、加算器３５は▲５▼×ｈ６３８、▲４▼×ｈ３８２、▲３▼×ｈ１２６、▲２▼×ｈ１３０、▲１▼×ｈ３８６を加算して出力端子３６へ出力する。
係数切替アドレスが０２のとき（例えば係数パターン２）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ６３７、ｈ３８１、ｈ１２５、ｈ１３１、ｈ３８７となり、加算器３５は▲５▼×ｈ６３７、▲４▼×ｈ３８１、▲３▼×ｈ１２５、▲２▼×ｈ１３１、▲１▼×ｈ３８７を加算して出力端子３６へ出力する。
以下同様にして、係数切替アドレスがＦＦのとき（例えば係数パターン２５６）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ３８２、ｈ１２８、ｈ１２８、ｈ３８４、０となり、加算器３５は▲５▼×ｈ３８２、▲４▼×ｈ１２８、▲３▼×ｈ１２８、▲２▼×ｈ３８４、▲１▼×０を加算して出力端子３６へ出力する。
【００４５】
また、拡大率２５６／２倍（すなわちｍ＝２）のときには、拡大パラメータｍ＝２の入力に基づく制御部からの係数切替アドレス（正規化周波数１／２のリサンプルに対応したアドレス００、０２、０４、…、ＦＥ、００、…）に基づいて、ＲＡＭ３２（０）〜３２（４）から対応したフィルタ係数Ｋ０〜Ｋ４が順次読み出されて乗算器３４（０）〜３４（４）へ出力する。このフィルタ係数Ｋ０〜Ｋ４は係数パターン０〜１２７に対応した１２８通りある。
例えば、係数切替アドレスが００のとき（例えば係数パターン０）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ６３９、ｈ３８３、ｈ１２７、ｈ１２９、ｈ３８５となり、加算器３５は▲５▼×ｈ６３９、▲４▼×ｈ３８３、▲３▼×ｈ１２７、▲２▼×ｈ１２９、▲１▼×ｈ３８５を加算して出力端子３６へ出力する。
係数切替アドレスが０２のとき（例えば係数パターン１）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ６３７、ｈ３８１、ｈ１２５、ｈ１３１、ｈ３８７となり、加算器３５は▲５▼×ｈ６３７、▲４▼×ｈ３８１、▲３▼×ｈ１２５、▲２▼×ｈ１３１、▲１▼×ｈ３８７を加算して出力端子３６へ出力する。
係数切替アドレスが０４のとき（例えば係数パターン２）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ６３５、ｈ３７９、ｈ１２３、ｈ１３３、ｈ３８９となり、加算器３５は▲５▼×ｈ６３５、▲４▼×ｈ３７９、▲３▼×ｈ１２３、▲２▼×ｈ１３３、▲１▼×ｈ３８９を加算して出力端子３６へ出力する。
以下同様にして、係数切替アドレスがＦＥのとき（例えば係数パターン１２７）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ３８５、ｈ１２９、ｈ１２７、ｈ３８３、ｈ６３９となり、加算器３５は▲５▼×ｈ３８１、▲４▼×ｈ１２９、▲３▼×ｈ１２７、▲２▼×ｈ３８３、▲１▼×ｈ６３９を加算して出力端子３６へ出力する。
【００４６】
また、拡大率２５６／３倍（すなわちｍ＝２）のときには、拡大パラメータｍ＝３の入力に基づく制御部からの係数切替アドレス（正規化周波数１／３のリサンプルに対応したアドレス００、０３、０６、…、ＦＦ、０２、０５、０８、…、ＦＥ、０１、０４、０７、…、ＦＤ、００、…）に基づいて、ＲＡＭ３２（０）〜３２（４）から対応したフィルタ係数Ｋ０〜Ｋ４が順次読み出されて乗算器３４（０）〜３４（４）へ出力する。このフィルタ係数Ｋ０〜Ｋ４は係数パターン０〜２５５に対応した２５６通りある。
例えば、係数切替アドレスがＦＦのとき（例えば係数パターン８５）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ３８４、ｈ１２８、ｈ１２８、ｈ３８４、０となり、係数切替アドレスがＦＥのとき（例えば係数パターン１７０）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ３８５、ｈ１２９、ｈ１２７、ｈ３８３、ｈ６３９となり、係数切替アドレスがＦＤのとき（例えば係数パターン２５６）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ３８６、ｈ１３０、ｈ１２６、ｈ３８２、ｈ６３８となる。
【００４７】
また、拡大率２５６／１９２倍（ｍ＝１９２）のとき（すなわち４／３のとき）には、拡大パラメータｍ＝１９２の入力に基づく制御部からの係数切替アドレス（正規化周波数１／１９２のリサンプルに対応したアドレス３Ｆ、ＦＦ、ＢＦ、７Ｆ、３Ｆ、…）に基づいて、ＲＡＭ３２（０）〜３２（４）から対応したフィルタ係数Ｋ０〜Ｋ４が順次読み出されて乗算器３４（０）〜３４（４）へ出力する。このフィルタ係数Ｋ０〜Ｋ４は係数パターン０〜３に対応した４通りある。
例えば、係数切替アドレスが３Ｆのとき（例えば係数パターン０）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ５７６、ｈ３２０、ｈ６４、ｈ１９２、ｈ４４８となり、係数切替アドレスがＦＦのとき（例えば係数パターン１）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ３８４、ｈ１２８、ｈ１２８、ｈ３８４、０となり、係数切替アドレスがＢＦのとき（例えば係数パターン２）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ３８８、ｈ１３２、ｈ１２４、ｈ３８０、ｈ６３５となり、係数切替アドレスが７Ｆのとき（例えば係数パターン３）には、Ｋ０、Ｋ１、Ｋ２、Ｋ３、Ｋ４がｈ５１２、ｈ２５６、ｈ０、ｈ２５６、ｈ５１２となる。
【００４８】
前記実施形態例では、制御部の構成を簡単にする（例えば制御部内の加算器の構成を簡単にする）ために、画像の拡大率Ｍ／Ｎの分子のＭが２n（２のｎ乗）の場合について説明したが、本発明はこれに限るものでなく、Ｍが２n以外の場合についても利用することができる。
例えば、Ｍ／Ｎ＝５／４の場合についても利用することができる。この場合、５／４の分子の５に対応した５組の係数パターン０〜４がＲＡＭ３２（０）〜３２（４）き書き替え記憶される。また、制御部は、図２の構成と相違し、標本化周波数Ｆｓの５クロックに１回の割合で繰り返しＬレベルとなり、それ以外はＨレベルとなる係数切替アドレスが出力するとともに、フレームメモリ１１及び複数の遅延器３１（１）〜３１（４）に対応したイネーブル信号を出力するように構成される。
【００４９】
【発明の効果】
本発明による画像拡大フィルタは、画像メモリ、複数の遅延器、係数記憶部、制御部、複数の乗算器及び加算器を具備し、制御部が係数記憶部に係数切替アドレスを出力することによって、複数の乗算器が画像メモリから読み出した画像デ−タと複数の遅延器から出力した画像デ−タとに係数記憶部から読み出したフィルタ係数を乗算して出力し、加算器が乗算器の演算値を加算し出力画像デ−タとするように構成した。このため、係数記憶部に予め記憶した複数組のフィルタ係数で任意のフィルタ特性とすることができ、周波数スペクトルの高域成分の除去を充分とするフィルタ特性として、画質劣化を抑えることができる。また、係数記憶部から複数組のフィルタ係数を順次読み出して対応した乗算器へ出力しているので、遅延器と乗算器の数を少なくして構成を簡単にすることができる。
【００５０】
また、係数記憶部を、拡大率に対応した複数組のフィルタ係数を書き替え可能に記憶するように構成した場合には、拡大率の変更を容易にすることができる。
【００５１】
係数記憶部に、複数の拡大率の全てに対応可能な複数組のフィルタ係数を予め記憶しておき、この係数記憶部から拡大率に対応した複数組のフィルタ係数を読み出すための係数切替アドレスを制御部から出力するようにした場合には、係数記憶部のフィルタ係数を書き替えることなく拡大率を変更することができる。
【００５２】
係数記憶部に記憶した複数の拡大率の全てに対応可能な複数組のフィルタ係数を、入力画像デ−タを標本化周波数Ｆｓの２n倍の周波数で０内挿したデ−タに対して、標本化周波数Ｆｓの１／（２×２n）までの帯域を通過させるための帯域フィルタのフィルタ係数で形成された２n組のフィルタ係数とした場合には、係数記憶部のフィルタ係数を書き替えることなく拡大率を変更することができるとともに、拡大率を２n／ｍにすることができる。
【００５３】
制御部を、拡大パラメータｍを一方の入力値とするｎビットの加算器と、拡大パラメータｍの入力に基づき係数切替アドレスの始点を演算するアドレスオフセット演算器と、初期化信号の有無に基づいてアドレスオフセット演算器の演算値と加算器の和デ−タとを選択して出力するセレクタと、このセレクタの出力値を１標本化周期分遅延させ、係数切替アドレスとして出力するとともに加算器の他方の入力値とする第１遅延器と、加算器の桁上げ信号と初期化信号の論理和信号を出力する論理和回路と、この論理和回路の出力信号を１標本化周期分遅延させ画像メモリのリードイネーブル信号として出力する第２遅延器とで構成した場合には、制御部の構成を簡単にすることができる。
【図面の簡単な説明】
【図１】本発明による画像拡大フィルタの一実施形態例を示すブロック図である。
【図２】図１中の制御部３３の具体例を示すブロック図である。
【図３】図１中のＲＡＭ３２（０）〜３２（４）に書き替え可能に予め記憶した４組のフィルタ係数（パターン０〜３）の説明図である。
【図４】図３中のフィルタ係数ｈ０〜ｈ９を求めるための４倍０内挿フィルタの仮想回路のブロック図である。
【図５】図４の作用を説明するタイミングチャートである。
【図６】図２の作用を説明するタイミングチャートである。
【図７】図１の作用を説明するタイミングチャートである。
【図８】図１の振幅特性を従来例と比較して示すもので、（ａ）は本発明の振幅特性図、（ｂ）は従来例（図１１）の振幅特性図である。
【図９】図４の仮想回路（４倍０内挿フィルタ）の作用を説明するもので、画像デ−タの周波数スペクトル図である。
【図１０】図１中のＲＡＭ３２（０）〜３２（４）の記憶内容を書き替えることなく、複数の拡大率２５６／ｍ倍（ｍは１、２、３、…、２５６）のうちの任意の拡大率を選択できるようにするために、ＲＡＭ３２（０）〜３２（４）に予め記憶された複数組のフィルタ係数を示す説明図である。
【図１１】従来例を示すブロック図である。
【図１２】図１１の作用を説明するタイミングチャートである。
【図１３】図１１の作用を説明する動作イメージ図である。
【符号の説明】
１０…画像データ▲１▼、▲２▼、▲３▼の入力端子、  １１…フレームメモリ（画像メモリの一例）、  ３１（１）〜３１（４）…遅延器、  ３２（０）〜３２（４）…ＲＡＭ（係数記憶部の一例）、  ３３…制御部、  ３４（０）〜３４（４）…乗算器、  ３５…加算器、  ３６…画像データの出力端子、  ３７…ＣＯ（桁上げ信号）出力付きの８ビット加算器、  ３８…アドレスオフセット演算器、  ３９…セレクタ、  ４０、４２…遅延器、  ４１…論理和回路、  ｈ０〜ｈ９…ＲＡＭ３２（０）〜３２（４）内に予め記憶されたフィルタ係数、  Ｋ０〜Ｋ４…ＲＡＭ３２（０）〜３２（４）から読み出されて３４（０）〜３４（４）へ出力するフィルタ係数、  ｍ…拡大パラメータ、  ▲１▼、▲２▼、▲３▼…画像デ−タ。
【図１】
0003887975.tif 000002
【図２】
0003887975.tif 000003
【図３】
0003887975.tif 000004
【図４】
0003887975.tif 000005
【図５】
0003887975.tif 000006
【図６】
0003887975.tif 000007
【図７】
0003887975.tif 000008
【図８】
0003887975.tif 000009
【図９】
0003887975.tif 000010
【図１０】
0003887975.tif 000011
【図１１】
0003887975.tif 000012
【図１２】
0003887975.tif 000013
【図１３】
0003887975.tif 000014