(57)【特許請求の範囲】
【請求項１】
半導体基板上の第１の領域に複数のゲート電極を、第２の領域に少なくとも１つのゲート電極を同時に形成した後、前記第１及び第２の領域のゲート電極の両側に第１の不純物拡散層を形成する工程と、
前記第１及び第２の領域に第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜を形成した後に、前記第１及び第２の領域に絶縁膜を形成する工程と、
前記絶縁膜上の前記第１の領域のみを覆うマスクを形成し、前記第２の領域の前記第１のシリコン窒化膜及び前記絶縁膜を加工して前記第２の領域のゲート電極の両側にサイドウォールを形成し、前記サイドウォールの両側の前記半導体基板の表面を露出させるとともに、前記第１の領域には前記絶縁膜を残す工程と、
前記第２の領域において、前記サイドウォールの両側で露出した前記半導体基板に前記第１の不純物拡散層と一部重なるように第２の不純物拡散層を形成する工程と、
前記マスクを除去した後、前記第１及び第２の領域に第２のシリコン窒化膜及びシリコン酸化膜を順に形成する工程と、
前記第１の領域には前記第１の不純物拡散層を露出させる第１の接続孔を形成するとともに、前記第２の領域には前記第２の不純物拡散層を露出させる第２の接続孔を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の不純物拡散層を形成した後、前記第２の不純物拡散層上に金属シリサイド膜を形成する工程を含み、
前記第２の接続孔を形成する際に、前記第２の領域で前記金属シリサイド膜を露出させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１及び第２のシリコン窒化膜は同じエッチング特性を有する材料からなり、前記第１及び第２の接続孔を形成する工程は、前記第２のシリコン窒化膜の材料に対して選択性の低い条件で前記各ゲート電極を埋め込む膜厚に形成された前記シリコン酸化膜及び前記第１の領域側の前記第２のシリコン窒化膜が貫通するまで異方性エッチングした後、前記第１及び第２のシリコン窒化膜の材料に対して選択性の高い条件で前記第１の領域上の前記絶縁膜及び前記第２の領域上のシリコン酸化膜を異方性エッチングする工程を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記シリコン酸化膜を形成した後、化学機械研磨法により前記シリコン酸化膜の表面を平坦化する工程を更に含み、
前記化学機械研磨の際に、前記第２の領域側における前記ゲート電極上の前記第２のシリコン窒化膜が除去されるまで前記シリコン酸化膜を研磨することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２のシリコン窒化膜を形成した後、前記第２の領域を覆い前記第１の領域を開口するマスクを形成し、前記マスクを用いて前記第１の領域側の前記第２のシリコン窒化膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
半導体基板上の第１の領域に複数のゲート電極を、第２の領域に少なくとも１つのゲート電極をそれぞれ形成した後、前記第１及び第２の領域のゲート電極の両側に第１の不純物拡散層を形成する工程と、
前記第１及び第２の領域に第１の保護膜を形成する工程と、
前記第１及び第２の領域に絶縁膜を形成し、前記第２の領域の前記絶縁膜を加工して前記第２の領域のゲート電極の両側にサイドウォールを形成するとともに、前記サイドウォールの両側の前記半導体基板の表面を露出させる工程と、
前記サイドウォールの両側で露出した前記半導体基板に前記第１の不純物拡散層と一部重なるように第２の不純物拡散層を形成した後、前記第１の領域の前記絶縁膜及び前記第２の領域の前記サイドウォールを除去する工程と、
前記第１及び第２の領域に第２の保護膜を形成する工程と、
前記第１の領域には前記第１の不純物拡散層を露出させる第１の接続孔を形成するとともに、前記第２の領域には前記第２の不純物拡散層を露出させる第２の接続孔を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の不純物拡散層を形成した後、前記第２の不純物拡散層上に金属シリサイド膜を形成する工程を含み、
前記第２の接続孔を形成する際に、前記第２の領域で前記金属シリサイド膜を露出させることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
ゲート電極及びソース／ドレインを有するトランジスタが複数形成された第１の領域と、ゲート電極及びソース／ドレインを有するトランジスタが形成された第２の領域とを備えた半導体装置において、
前記第１及び第２の領域に、合計した膜厚が前記第１の領域の前記ゲート電極間を埋め込まない程度の膜厚に第１及び第２の保護膜が形成され、
前記第１の領域では、第１の接続孔の形成部位を除いて全面を覆うように前記第１及び第２の保護膜が形成されており、
前記第２の領域では、前記ソース／ドレインの一部上に金属シリサイド膜が形成されており、前記ゲート電極の側面及び前記ソース／ドレインの残部上に前記第１の保護膜が形成されるとともに、第２の接続孔の形成部位を除いて全面を覆い、前記第１の保護膜と接するように第２の保護膜が形成されており、
前記第１の領域には前記第１の接続孔が、前記第２の領域には前記第２の接続孔がそれぞれ形成されており、前記第１及び第２の接続孔を介して前記第１の領域のソース／ドレイン及び前記金属シリサイド膜と電気的に接続されるように各配線が形成されていることを特徴とする半導体装置。
【請求項９】
半導体基板上に少なくとも１つのゲート電極を形成した後、前記ゲート電極の両側に第１の不純物拡散層を形成する工程と、
第１のシリコン窒化膜と絶縁膜を形成する工程と、
前記絶縁膜を加工して前記ゲート電極の両側にサイドウォールを形成するとともに、前記サイドウォールの両側の前記半導体基板の表面を露出させる工程と、
前記サイドウォールの両側で露出した前記半導体基板に前記第１の不純物拡散層と一部重なるように第２の不純物拡散層を形成する工程と、
前記サイドウォールを除去する工程と、
前記第２の不純物拡散層上に金属シリサイド膜を形成する工程と、
前記ゲート電極の側壁において、前記第１のシリコン窒化膜に接するように第２のシリコン窒化膜を形成する工程と、
前記第１の不純物拡散層を露出することなく前記金属シリサイド膜を露出する接続孔を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲート電極を形成する際に、前記ゲート電極と共に、当該ゲート電極の上面にキャップ絶縁膜を形成し、
前記サイドウォールを除去する際に、前記キャップ絶縁膜を残すことを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高集積化に適した半導体装置及びその製造方法に関し、特にＤＲＡＭ、フラッシュメモリ等の如く素子領域とその周辺回路領域を備えた半導体メモリに適用して好適なものである。
【０００２】
【従来の技術】
近年、半導体装置への要求は高集積化のみならずより高い付加価値を求める傾向が強くなってきている。例えば、新分野の半導体メモリとして注目されているメモリセルとロジック回路（メモリセルの周辺回路）とを備えたＤＲＡＭの混載チップでは、ロジック回路を構成するトランジスタのソース／ドレインに抵抗値の低減化を図る金属シリサイドを形成する技術が必要不可欠とされている。ところがこの場合、この技術を適用するにあたって、ＤＲＡＭのメモリセルを構成するトランジスタにはリフレッシュ特性の観点からソース／ドレインに金属シリサイドを用いることはできないという根本的な問題がある。従って、トランジスタのソース／ドレインに関してはメモリセル側とロジック回路側とを分けて形成する必要がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述の技術はメモリセルの高集積化の要請と相入れない側面を持っている。即ち、高集積化が進むに伴い、コンタクト孔の合わせ余裕が厳格なものとなるため、これを緩和するためにトランジスタを覆う保護膜、ここでは酸化膜に比してエッチレートの低い窒化膜を形成し、ボーダレスコンタクト技術（ＢＬＣ）や自己整合的にコンタクト孔を形成するセルフアラインコンタクト技術（ＳＡＣ）が用いられる。本例の場合、上記の如き自己整合化技術を用いると具体的に以下に示すような問題が生じる。
【０００４】
高集積化によりメモリセルサイズが縮小化すれば、当然に当該メモリセルの隣接するゲート電極の離間距離も短くなる。この場合、図３１（ａ）に示すように、ゲート電極３０１間の距離の短縮化が進むと、ゲート電極３０１の素子間隔３０２がＢＬＣ及びＳＡＣ用の窒化膜３０６によって図示の如く埋め込まれてしまい、金属シリサイドを形成するどころかその前提となるＢＬＣ及びＳＡＣが実行不能となる。
【０００５】
そこで、図３１（ｂ）に示すように、ゲート電極３０１の形成後に膜厚３０ｎｍ程度の薄いＳＡＣ用の窒化膜３０３及び所要膜厚の酸化膜を順次形成し、全面異方性エッチングによりサイドウォール３０４を形成するという技術が提案されている。しかしながらこの場合、ロジック回路側のトランジスタのみに金属シリサイドを形成する必要性から、メモリセル側をマスクしてエッチングによりロジック回路側のトランジスタのソース／ドレイン表面を露出させる必要がある。そして金属シリサイド形成後、今度はＢＬＣ用の窒化膜３０５を形成することになるが、このときゲート電極３０１間が狭いために図示の如く窒化膜３０５がサイドウォール３０４間を埋め込み、コンタクト孔形成の際に上方からみた窒化膜３０５の実質的な膜厚が極めて厚いものとなってメモリセル側のＳＡＣを行なうことができない。
【０００６】
このように、ロジック回路のトランジスタにおける低抵抗化の要請と、メモリセル部及びロジック回路部全体の高集積化の要請とは互いに相反する要素を有しており、両者を共に満たすことは極めて困難であるという現況にある。
【０００７】
そこで本発明は、上記の課題に鑑み、例えば第１，第２の領域の関係について、第１の領域がメモリセル領域、第２の領域がその周辺回路領域である場合に、当該周辺回路領域のトランジスタにおけるソース／ドレインのシリサイド化と、ＢＬＣやＳＡＣの自己整合化技術とを共に適用し、ロジック回路のトランジスタに金属シリサイドを備えた半導体メモリの更なる高集積化及び高性能化（高速動作化）を可能とする半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、上記課題を解決するために、以下に示す発明の諸態様を有する。
【０００９】
第１の態様は、半導体基板上の第１の領域に複数のゲート電極を、第２の領域に少なくとも１つのゲート電極を同時に形成した後、前記第１及び第２の領域のゲート電極の両側に第１の不純物拡散層を形成する工程と、前記第１及び第２の領域に第１のシリコン窒化膜を形成する工程と、前記第１のシリコン窒化膜を形成した後に、前記第１及び第２の領域に絶縁膜を形成する工程と、前記絶縁膜上の前記第１の領域のみを覆うマスクを形成し、前記第２の領域の前記第１のシリコン窒化膜及び前記絶縁膜を加工して前記第２の領域のゲート電極の両側にサイドウォールを形成し、前記サイドウォールの両側の前記半導体基板の表面を露出させるとともに、前記第１の領域には前記絶縁膜を残す工程と、前記第２の領域において、前記サイドウォールの両側で露出した前記半導体基板に前記第１の不純物拡散層と一部重なるように第２の不純物拡散層を形成する工程と、前記マスクを除去した後、前記第１及び第２の領域に第２のシリコン窒化膜及びシリコン酸化膜を順に形成する工程と、前記第１の領域には前記第１の不純物拡散層を露出させる第１の接続孔を形成するとともに、前記第２の領域には前記第２の不純物拡散層を露出させる第２の接続孔を形成する工程とを含む。
【００１０】
前記第１の態様において、前記第２の不純物拡散層を形成した後、前記第２の不純物拡散層上に金属シリサイド膜を形成する工程を含み、前記第２の接続孔を形成する際に、前記第２の領域で前記金属シリサイド膜を露出させることが好適である。
【００１１】
前記第１の態様において、前記第１及び第２のシリコン窒化膜は同じエッチング特性を有する材料からなり、前記第１及び第２の接続孔を形成する工程は、前記第２のシリコン窒化膜の材料に対して選択性の低い条件で前記各ゲート電極を埋め込む膜厚に形成された前記シリコン酸化膜及び前記第１の領域側の前記第２のシリコン窒化膜が貫通するまで異方性エッチングした後、前記第１及び第２のシリコン窒化膜の材料に対して選択性の高い条件で前記第１の領域上の前記絶縁膜及び前記第２の領域上のシリコン酸化膜を異方性エッチングする工程を含む。
【００１２】
前記第１の態様において、前記第２の不純物拡散層を形成する際のイオン注入用のマスクを、前記サイドウォールを形成する際に兼用することが好適である。
【００１３】
前記第１の態様において、前記シリコン酸化膜を形成した後、化学機械研磨法により前記シリコン酸化膜の表面を平坦化する工程を更に含み、前記化学機械研磨の際に、前記第２の領域側における前記ゲート電極上の前記第２のシリコン窒化膜が除去されるまで前記シリコン酸化膜を研磨する。
【００１４】
前記第１の態様において、前記第２のシリコン窒化膜を形成した後、前記第２の領域を覆い前記第１の領域を開口するマスクを形成し、前記マスクを用いて前記第１の領域側の前記第２のシリコン窒化膜を除去する。
【００１５】
第２の態様は、半導体装置の製造方法であって、半導体基板上の第１の領域に複数のゲート電極を、第２の領域に少なくとも１つのゲート電極をそれぞれ形成した後、前記第１及び第２の領域のゲート電極の両側に第１の不純物拡散層を形成する工程と、前記第１及び第２の領域に第１の保護膜を形成する工程と、前記第１及び第２の領域に絶縁膜を形成し、前記第２の領域の前記絶縁膜を加工して前記第２の領域のゲート電極の両側にサイドウォールを形成するとともに、前記サイドウォールの両側の前記半導体基板の表面を露出させる工程と、前記サイドウォールの両側で露出した前記半導体基板に前記第１の不純物拡散層と一部重なるように第２の不純物拡散層を形成した後、前記第１の領域の前記絶縁膜及び前記第２の領域の前記サイドウォールを除去する工程と、前記第１及び第２の領域に第２の保護膜を形成する工程と、前記第１の領域には前記第１の不純物拡散層を露出させる第１の接続孔を形成するとともに、前記第２の領域には前記第２の不純物拡散層を露出させる第２の接続孔を形成する工程とを含むことを特徴とする。
【００１６】
前記第２の態様において、前記第２の不純物拡散層を形成した後、前記第２の不純物拡散層上に金属シリサイド膜を形成する工程を含み、前記第２の接続孔を形成する際に、前記第２の領域で前記金属シリサイド膜を露出させることが好適である。
【００１７】
前記第２の態様において、前記第２の不純物拡散層を形成する際のイオン注入用のマスクを、前記サイドウォールを形成する際に兼用することが好適である。
【００１９】
第３の態様は、ゲート電極及びソース／ドレインを有するトランジスタが複数形成された第１の領域と、ゲート電極及びソース／ドレインを有するトランジスタが形成された第２の領域とを備えた半導体装置において、前記第１及び第２の領域に、合計した膜厚が前記第１の領域の前記ゲート電極間を埋め込まない程度の膜厚に第１及び第２の保護膜が形成され、前記第１の領域では、第１の接続孔の形成部位を除いて全面を覆うように前記第１及び第２の保護膜が形成されており、前記第２の領域では、前記ソース／ドレインの一部上に金属シリサイド膜が形成されており、前記ゲート電極の側面及び前記ソース／ドレインの残部上に前記第１の保護膜が形成されるとともに、第２の接続孔の形成部位を除いて全面を覆い、前記第１の保護膜と接するように第２の保護膜が形成されており、前記第１の領域には前記第１の接続孔が、前記第２の領域には前記第２の接続孔がそれぞれ形成されており、前記第１及び第２の接続孔を介して前記第１の領域のソース／ドレイン及び前記金属シリサイド膜と電気的に接続されるように各配線が形成されている。
第４の態様は、半導体装置の製造方法であって、半導体基板上に少なくとも１つのゲート電極を形成した後、前記ゲート電極の両側に第１の不純物拡散層を形成する工程と、第１のシリコン窒化膜と絶縁膜を形成する工程と、前記絶縁膜を加工して前記ゲート電極の両側にサイドウォールを形成するとともに、前記サイドウォールの両側の前記半導体基板の表面を露出させる工程と、前記サイドウォールの両側で露出した前記半導体基板に前記第１の不純物拡散層と一部重なるように第２の不純物拡散層を形成する工程と、前記サイドウォールを除去する工程と、前記第２の不純物拡散層上に金属シリサイド膜を形成する工程と、前記ゲート電極の側壁において、前記第１のシリコン窒化膜に接するように第２のシリコン窒化膜を形成する工程と、前記第１の不純物拡散層を露出することなく前記金属シリサイド膜を露出する接続孔を形成する工程とを含む。
【００２０】
【作用】
本発明の半導体装置の製造方法（前記第１の態様）においては、全面にＳＡＣ用の第１の保護膜を形成し、第２の領域（例えば周辺回路領域）のゲート電極のみにサイドウォールを形成し、第２の不純物拡散層上に金属シリサイドを形成した後、ＢＬＣ用の第２の保護膜を形成する。このとき、第１の領域（例えばメモリセル領域）では、ゲート電極の素子間隔が極めて狭い場合でも、当該素子間隔を薄い第１の保護膜を介して絶縁膜が埋め込んでいる。即ち、第１の領域のゲート電極にはＳＡＣ用の第１の保護膜が、第２の領域のゲート電極（及びサイドウォール）にはＢＬＣ用の第２の保護膜がそれぞれ有効に形成されている。従って、これら保護膜を利用して、第１の領域ではゲート電極間で第１の不純物拡散層の一部が露出するように、第２の領域では金属シリサイドの一部が露出するように、所望の第１及び第２の接続孔を形成することが可能となる。
【００２１】
本発明の半導体装置の製造方法（前記第２の態様）においては、第２の領域（例えば、周辺回路領域）のトランジスタに対しては十分な膜厚でサイドウォールを形成できるため、安定した特性のトランジスタを形成することができる。更に、第２の保護膜の形成前に、第１の領域に存する絶縁膜及び第２の領域に存するサイドウォールを除去することにより、第１及び第２の領域のゲート電極側壁には第１及び第２の保護膜が形成されるため、ＳＡＣ用の第１の保護膜に加えて、ＢＬＣ用の第２の保護膜をＳＡＣ用の保護膜として利用できる。これにより、第１及び第２の領域に形成した接続孔の絶縁耐圧を更に向上させることができる。
【００２２】
【発明の実施の形態】
以下、本発明を適用した具体的な実施形態について図面を参照しながら詳細に説明する。
【００２３】
（第１の実施形態）
ここでは、本発明の原理的な説明として、第１及び第２の領域を備え、各領域に相異なる種類の半導体素子を備えた半導体装置の製造方法について述べる。なおここでは便宜上、半導体装置の構成を製造方法と共に説明する。
【００２４】
図１及び図２は、第１の実施形態の半導体装置の製造方法を示す概略断面図である。
先ず、図１（ａ）に示すように、例えばｐ型の半導体基板１の素子分離領域を異方性エッチングして溝を形成し、当該溝内にシリコン酸化膜を埋め込むことにより素子分離構造２を形成し、素子分離構造２により画定された第１及び第２の領域３，４にゲート絶縁膜５を形成した後、ゲート絶縁膜５上にそれぞれゲート電極６，７及びその上にＳＡＣ用の厚いシリコン窒化膜３１をパターン形成する。
【００２５】
次に、ゲート電極６，７をマスクとして半導体基板１にイオン注入し、ＬＤＤ拡散層８，９（第１の不純物拡散層）をそれぞれ形成する。第１の領域３については、ゲート電極６とソース／ドレインとして機能するＬＤＤ拡散層８とを備えてトランジスタが構成される。
【００２６】
続いて、図１（ｂ）に示すように、全面にＳＡＣ用の保護膜（第１の保護膜）としてシリコン窒化膜１０を第１の領域３のゲート電極６間を埋め込まない程度の膜厚、ここでは３０ｎｍ程度に堆積形成する。
【００２７】
次に、続くサイドウォールを形成するためのシリコン酸化膜１１をゲート電極６間を埋め込む膜厚、ここでは５０ｎｍ程度に堆積形成する。当該膜厚は、第１の領域３における隣接するゲート電極６間の距離が１５０ｎｍ以下であれば、当該ゲート電極６間は図示の如くシリコン酸化膜１１で埋め込まれる程度の値である。
【００２８】
続いて、図１（ｃ）に示すように、第１の領域３のみを覆うレジストマスク１２を形成し、第２の領域４のＬＤＤ拡散層９が露出するまで、シリコン酸化膜１１及びシリコン窒化膜１０について全面異方性エッチングする。このとき、ＬＤＤ拡散層９が露出するとともに、ゲート電極７の側面にシリコン酸化膜１１からなるサイドウォール１３が形成される。
【００２９】
次に、ゲート電極７及びサイドウォール１３をマスクとして、ＬＤＤ拡散層９と一部重なるようにイオン注入し、ＬＤＤ拡散層９を含むソース／ドレイン１４（第１及び第２の不純物拡散層）を形成する。第２の領域４については、ゲート電極７とＬＤＤ構造のソース／ドレイン１４とを備えてトランジスタＴｒ２が構成される。このとき、当該イオン注入時のマスクをサイドウォール１３の形成時に兼用することが好適である。このように、イオン注入用のマスクとサイドウォール１３の形成用のマスクとを兼ねることにより、マスク数及び工程数を削減して効率の良い半導体製造が可能となる。
【００３０】
続いて、図２（ａ）に示すように、レジストマスク１２を灰化処理等により除去した後、ソース／ドレイン１４の表面に金属シリサイド２１として、ＣｏＳｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ程度に選択的に成長させる。
【００３１】
次に、ＣＶＤ法により全面にＢＬＣ用の保護膜（第２の保護膜）としてシリコン窒化膜１５を第２の領域４のゲート電極７間をサイドウォール１３の膜厚との合計で埋め込まない程度の膜厚、ここでは３０ｎｍ程度に堆積形成する。次に、ＣＶＤ法によりシリコン酸化膜を膜厚６００ｎｍ程度に堆積してゲート電極６，７間を埋め込む層間絶縁膜１６を形成し、化学機械研磨法（ＣＭＰ法）により層間絶縁膜１６の表面を４００ｎｍ程度研磨して平坦化する。
【００３２】
次に、層間絶縁膜１６の全面にフォトレジスト１７を塗布し、フォトリソグラフィーによりフォトレジスト１７に開孔１７ａを形成する。
次に、フォトレジスト１７をマスクとして、層間絶縁膜１６及び第１の領域３側のシリコン窒化膜１５を異方性エッチング（第１のエッチング）する。この第１のエッチングでは、窒化膜と酸化膜との選択比の低いエッチングガスを用いてシリコン窒化膜１５が十分にエッチングされる程度に行なうため、図２（ａ）の如く第１の領域３側と第２の領域４側とでほぼ同一のエッチングレートでエッチングが進むことになる。
【００３３】
続いて、図２（ｂ）に示すように、今度は窒化膜と酸化膜との選択比の高いエッチングガスを用いて層間絶縁膜１６、シリコン窒化膜１０，１５及びゲート絶縁膜５のエッチング（第２のエッチング）を行なう。このとき、第１の領域３のゲート電極６間の間隔が狭くとも、又は第２の領域４のゲート電極７のコンタクト領域が小さくとも、シリコン窒化膜１０，１５，３１によりゲート電極６，７がエッチングから保護されて第１の領域３にはソース／ドレインとして機能するＬＤＤ拡散層８の表面、第２の領域４には金属シリサイド２１の表面をそれぞれ露出させるコンタクト孔１８，１９が形成される。
【００３４】
即ち、コンタクト孔１８を形成する際に、図中で上方から見ればゲート電極６を覆うシリコン窒化膜１０の膜厚はＬＤＤ拡散層８を覆うシリコン窒化膜１０の膜厚に比して実質的に厚いため、ゲート電極６を覆うシリコン窒化膜１０がエッチングされる前にＬＤＤ拡散層８を覆うシリコン窒化膜１０がエッチング除去されることになる。他方、コンタクト孔１９の場合も同様に、図中で上方から見ればゲート電極７を覆うシリコン窒化膜１５の膜厚は金属シリサイド２１を覆うシリコン窒化膜１５の膜厚に比して実質的に厚いため、ゲート電極７を覆うシリコン窒化膜１５がエッチングされる前に金属シリサイド２１を覆うシリコン窒化膜１５がエッチング除去される。
【００３５】
しかる後、コンタクト孔１８，１９を埋め込み層間絶縁膜１６上で延在する配線層、全面を覆う保護層等を形成し、半導体装置を完成させる。
【００３６】
このように、第１の実施形態の半導体装置の製造方法によれば、第２の領域４のトランジスタにおけるソース／ドレインのシリサイド化と、ＢＬＣやＳＡＣの自己整合化技術とを共に適用し、第２の領域４のトランジスタに金属シリサイド２１を備えた半導体装置の更なる高集積化及び高性能化（高速動作化）が可能となる。この技術は特に、第１の領域３をメモリセル領域、第２の領域４をその周辺回路領域（ロジック回路領域）とした半導体メモリに適用して好適である。
【００３７】
−変形例−
以下、第１の実施形態のいくつかの変形例について説明する。なお、これら変形例において第１の実施形態の半導体装置に相当する構成部材等については同符号を記して説明を省略する。
【００３８】
（変形例１）
この変形例１では、第２の領域４にｎ型及びｐ型の各トランジスタを形成するに際して、サイドウォール１３の形成とソース／ドレイン１４の形成を連続した工程として行なう。
【００３９】
具体的には、図１（ａ），（ｂ）の各工程を経た後、図３（ａ）に示すように、第２の領域４のｎ型トランジスタとなるゲート電極７のみを開口するレジストマスク２２を形成し、図１（ｃ）と同様の手順でサイドウォール１３を形成した後、ｎ型不純物のイオン注入を行いｎ型ソース／ドレイン１４を形成する。
【００４０】
続いて、図３（ｂ）に示すように、レジストマスク２２を灰化処理等により除去した後、今度は第２の領域４のｐ型トランジスタとなるゲート電極７のみを開口するレジストマスク２３を形成し、同様にサイドウォール１３を形成した後、ｐ型不純物のイオン注入を行いｐ型ソース／ドレイン１４を形成する。なお、ｎ型，ｐ型トランジスタに対する工程（サイドウォール形成、イオン注入）についてはｎ型，ｐ型とで順序を逆にしてもよい。
【００４１】
続いて、レジストマスク２３を灰化処理等により除去した後、図３（ｃ）に示すように、図２（ａ）と同様、各ソース／ドレイン１４の表面に金属シリサイド２１としてＣｏＳｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ程度に選択的に成長させる。
【００４２】
しかる後、図２（ａ）の残る工程及び図２（ｂ）の各工程を経てコンタクト孔１８，１９を形成する。
【００４３】
変形例１によれば、第１の実施形態で説明した諸効果に加え、各導電型のトランジスタについて、サイドウォール１３の形成用のマスクとイオン注入用のマスクとを兼ねる（レジストマスク２２，２３）ことにより、マスク数及び工程数を削減して効率の良い半導体製造が可能となる。
【００４４】
（変形例２）
この変形例２では、２段階に分けたコンタクト孔１８，１９の形成工程を１段階で行なえるようにするものである。
【００４５】
具体的には、図１（ａ）〜（ｃ）の各工程を経た後、図４（ａ）に示すように、全面にＢＬＣ用の保護膜（第２の保護膜）としてシリコン窒化膜１５を膜厚３０ｎｍ程度に形成し、ゲート電極６，７を埋め込む層間絶縁膜１６を膜厚４００ｎｍ程度に形成する。
【００４６】
続いて、図４（ｂ）に示すように、第２の領域４のゲート電極７の上面をストッパーとして、当該上面のシリコン窒化膜１０の表面が現れる程度まで層間絶縁膜１６をＣＭＰ法により研磨する。このとき、当該研磨により第１の領域３側のゲート電極６の上方に堆積したシリコン窒化膜１０が除去される。
【００４７】
続いて、図４（ｃ）に示すように、層間絶縁膜１６の全面にフォトレジスト１７を塗布してフォトリソグラフィーによりフォトレジスト１７に開孔１７ａを形成した後、フォトレジスト１７をマスクとして、窒化膜と酸化膜との選択比の高いエッチングガスを用いて層間絶縁膜１６、その下層のシリコン窒化膜１０，１５及びゲート絶縁膜５を異方性エッチングし、第１の領域３にはソース／ドレインとして機能するＬＤＤ拡散層８の表面、第２の領域４には金属シリサイド２１の表面をそれぞれ露出させるコンタクト孔１８，１９が形成される。
【００４８】
変形例２によれば、第１の実施形態で説明した諸効果に加え、コンタクト孔１８，１９を形成する際に第１の領域３側のシリコン窒化膜１５が除去されているために１回の異方性エッチングによりコンタクト孔１８，１９を同時形成することが可能となり、工程の短縮化、簡略化が可能となる。
【００４９】
（変形例３）
この変形例３では、変形例２と同様に、２段階に分けたコンタクト孔１８，１９の形成工程を１段階で行なえるようにするものである。
【００５０】
具体的には、図１（ａ）〜（ｃ）の各工程を経た後、図５（ａ）に示すように、全面にＢＬＣ用の保護膜（第２の保護膜）としてシリコン窒化膜１５を膜厚３０ｎｍ程度に堆積形成する。
【００５１】
続いて、図５（ｂ）に示すように、第２の領域４側を覆うレジストマスク２４を形成し、フッ酸等の所定のウェットエッチャントを用いて等方性エッチングし、第１の領域３側を覆うシリコン窒化膜１５を除去する。
【００５２】
続いて、図５（ｃ）に示すように、ゲート電極６，７を埋め込む層間絶縁膜１６を形成した後、フォトレジスト１７をマスクとして、窒化膜と酸化膜との選択比の高いエッチングガスを用いて層間絶縁膜１６、その下層のシリコン窒化膜１０，１５及びゲート絶縁膜５を異方性エッチングし、第１の領域３にはソース／ドレインとして機能するＬＤＤ拡散層８の表面、第２の領域４には金属シリサイド２１の表面をそれぞれ露出させるコンタクト孔１８，１９が形成される。
【００５３】
変形例３によれば、第１の実施形態で説明した諸効果に加え、コンタクト孔１８，１９を形成する際に第１の領域３側のシリコン窒化膜１５が除去されているために１回の異方性エッチングによりコンタクト孔１８，１９を同時形成することが可能となり、工程の短縮化、簡略化が可能となる。
【００５４】
（第２の実施形態）
第２の実施形態では、第１の実施形態を周辺回路（ロジック回路）領域を備えたＤＲＡＭに適用した一例について説明する。本実施形態では、便宜上、ＤＲＡＭの構造をその製造方法と共に説明する。
【００５５】
図６は第２の実施形態によるＤＲＡＭを示す概略平面図であり、図７〜図１３は、第２の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図（図６の線分Ｉ−Ｉ’に沿った断面図に対応する。）である。
【００５６】
先ず、図７（ａ）に示すように、ｐ型シリコン半導体基板１０１の表面に素子活性領域を画定するために、半導体基板１０１上に初期酸化膜１０２を約８５０℃の熱酸化にて膜厚１０ｎｍ程度に形成し、次にＣＶＤ法にてシリコン窒化膜１０３を膜厚１５０ｎｍ程度に堆積形成する。そして、素子分離領域となる部位を開口するレジストマスク（不図示）を形成し、シリコン窒化膜１０３及び初期酸化膜１０２、続いて半導体基板１０１を３００ｎｍ程度異方性エッチングして素子分離領域となる部位に溝１０４を形成する。
【００５７】
続いて、図７（ｂ）に示すように、ＣＶＤ法により溝１０４を埋め込むようにシリコン酸化膜を６００ｎｍ程度堆積し、シリコン窒化膜１０３をストッパーとしてこのシリコン酸化膜をＣＭＰ法により１５０ｎｍ程度研磨した後、シリコン窒化膜１０３を除去する。そして、半導体基板１０１の表面に約８５０℃の熱酸化にて膜厚１０ｎｍ程度の犠牲酸化膜１０５を形成することにより、溝１０４をシリコン酸化膜にて埋め込むトレンチ型の素子分離構造１０６が形成される。このとき、素子分離構造１０６により素子活性領域が画定され、第１の領域であるメモリセル領域１０７と、第２の領域である周辺回路領域（ロジック回路領域）１０８が形成される。
【００５８】
続いて、図７（ｃ）に示すように、メモリセル領域１０７及び周辺回路領域１０８に犠牲酸化膜１０５を介してｐ型不純物（Ｂ：ホウ素）を２００ＫｅＶ，１×１０13／ｃｍ2  、ｎ型不純物（Ｐ：リン）を８００ＫｅＶ，１×１０13／ｃｍ2の加速エネルギー，ドーズ量でそれぞれイオン注入し、ｐウェル領域１１１及びｎウェル領域１１２を形成する。
【００５９】
次に、各種トランジスタのしきい値（Ｖth）制御のためのイオン注入を行なう。例えばメモリセル領域１０７であれば、ホウ素を２０ＫｅＶ，１×１０13／ｃｍ2  の加速エネルギー，ドーズ量の各条件で注入する。
【００６０】
次に、犠牲酸化膜１０５を除去した後、メモリセル領域１０７及び周辺回路領域１０８の表面に約８５０℃の熱酸化にて膜厚１０ｎｍ程度のゲート絶縁膜１０９を形成する。
【００６１】
次に、不純物がドープされたアモルファスシリコン（Doped Amorphous Silicon ：ＤＡＳＩ）膜１１３、バリアメタル膜１１４、メタル膜１１５、反射防止膜となるシリコン窒化酸化膜１１６、ＳＡＣ用のシリコン窒化膜１１７をそれぞれ膜厚７０ｎｍ、３０ｎｍ、４０ｎｍ、４０ｎｍ、１２０ｎｍ程度に順次形成し、これらにフォトリソグラフィー及びそれに続くエッチングを施してゲート電極１１８，１１９をパターン形成する。ここで、ゲート電極１１８がメモリセル領域１０７に、ゲート電極１１９が周辺回路領域１０８に形成されることになる。なお、図中、素子分離構造１０６を跨ぐようなゲート電極１０８，１０９が示されているが、これらは素子活性領域から素子分離領域にかけて形成されたものであり、断面図上で素子分離構造１０６上に形成されているように表されているに過ぎない。
【００６２】
次に、ｐウェル領域１１１、ｎウェル領域１１２の各々にイオン注入し、ＬＤＤ拡散層１２１ａ，１２１ｂ（第１の不純物拡散層）を形成する。このとき、メモリセル領域１０７では、ゲート電極１１８及びソース／ドレインとして機能するＬＤＤ拡散層１２１ａからトランジスタＴｒ１が構成される。
【００６３】
続いて、図８（ａ）に示すように、ＣＶＤ法により全面にＳＡＣ用の保護膜としてシリコン窒化膜１２２を膜厚３０ｎｍ程度に形成した後、サイドウォール形成用のシリコン酸化膜１２３を膜厚５０ｎｍ程度に形成する。ここで、メモリセル領域１０７の隣接するゲート電極１１８間（間隔：０．１５μｍ以下）はシリコン酸化膜１２３で埋め込まれることになる。
【００６４】
続いて、図８（ｂ）に示すように、フォトレジストを塗布し、フォトリソグラフィーによりメモリセル領域１０７を覆う形状のレジストマスク１２４を形成する。そして、周辺回路領域１０８のＬＤＤ拡散層１２１の表面が露出するまで全面を異方性エッチングし、周辺回路領域１０８のゲート電極１１９の側面にシリコン酸化膜１２３からなるサイドウォール１２５を形成する。
【００６５】
続いて、図８（ｃ）に示すように、レジストマスク１２４を灰化処理等により除去した後、周辺回路領域１０８のｎチャネル側にはｎ型不純物を、ｐチャネル側にはｐ型不純物をそれぞれイオン注入し、ＬＤＤ拡散層１２１ａ，１２１ｂと接合されるソース／ドレイン１２６（ｎ+）、１２７（ｐ+）（それぞれ第１及び第２の不純物拡散層）をそれぞれ形成する。このとき、周辺回路領域１０８には、ゲート電極１１９及びソース／ドレイン１２６（ｎ+）からなるｎ型トランジスタＴｒ２（ｎ）と、ゲート電極１１９及びソース／ドレイン１２７（ｐ+）からなるｐ型トランジスタＴｒ２（ｐ）とが構成される。
【００６６】
次に、周辺回路領域１０８の露出したソース／ドレイン１２６（ｎ+）、１２７（ｐ+）の表面に金属シリサイド１２８としてＣｏＳｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ程度に選択的に成長させる。
【００６７】
次に、ＣＶＤ法により全面にＢＬＣ用の保護膜としてシリコン窒化膜１２９を周辺回路領域１０８のゲート電極１１９間をサイドウォール１２５の膜厚との合計で埋め込まない程度の膜厚、ここでは３０ｎｍ程度に堆積形成した後、シリコン酸化膜を膜厚６００ｎｍ程度に堆積してゲート電極１１８，１１９を埋め込む層間絶縁膜１３１を形成し、化学機械研磨法（ＣＭＰ法）により層間絶縁膜１３１の表面を４００ｎｍ程度研磨して平坦化する。
【００６８】
続いて、ＤＲＡＭのメモリキャパシタ用のコンタクト孔（蓄積電極コンタクト孔）を形成する。
先ず、図９（ａ）に示すように、層間絶縁膜１３１の全面にフォトレジスト１３２を塗布し、フォトリソグラフィーによりフォトレジスト１３２にドレインコンタクト形成用の開孔１３２ａを形成する。
【００６９】
次に、フォトレジスト１３２をマスクとして、メモリセル領域１０７について、層間絶縁膜１３１及びシリコン窒化膜１２９を異方性エッチング（第１のエッチング）する。この第１のエッチングでは、窒化膜と酸化膜との選択比の低いエッチングガスを用いてシリコン窒化膜１２９が十分にエッチングされる程度の深さ（３００ｎｍ程度）に行なう。
【００７０】
続いて、図９（ｂ）に示すように、今度は窒化膜と酸化膜との選択比の高いエッチングガスを用いて層間絶縁膜１３１及びゲート絶縁膜１０９のエッチング（第２のエッチング）を行なう。このとき、メモリセル領域１０７のゲート電極１１８間の間隔が狭くとも、シリコン窒化膜１２９によりゲート電極１１８がエッチングから保護されてメモリセル領域１０７にはソース／ドレインとして機能するＬＤＤ拡散層１２１ａの表面を露出させるコンタクト孔１３３が形成される。
【００７１】
続いて、フォトレジスト１３２を灰化処理等により除去した後、図９（ｃ）に示すように、コンタクト孔１３３を十分埋め込む膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、ＣＭＰにより層間絶縁膜１３１の表面が露出するまで研磨して、コンタクト孔１３３をＤＡＳＩで充填するコンタクトプラグ１３４を形成する。
【００７２】
続いて、メモリセル領域１０７にはトランジスタＴｒ１のビットコンタクト孔を、周辺回路領域１０８にはトランジスタＴｒ２（ｎ），Ｔｒ２（ｐ）のソース／ドレインコンタクト孔を形成する。
【００７３】
先ず、図１０（ａ）に示すように、層間絶縁膜１３１の全面にフォトレジスト１３５を塗布し、フォトリソグラフィーによりフォトレジスト１３５にビットコンタクト形成用の開孔１３５ａ及びソース／ドレインコンタクト形成用の開孔１３５ｂを形成する。
【００７４】
次に、フォトレジスト１３５をマスクとして、メモリセル領域１０７については層間絶縁膜１３１及びシリコン窒化膜１２９を、周辺回路領域１０８については層間絶縁膜１３１を異方性エッチング（第１のエッチング）する。この第１のエッチングでは、窒化膜と酸化膜との選択比の低いエッチングガスを用いてシリコン窒化膜１２９が十分にエッチングされる程度の深さ（３００ｎｍ程度）に行なう。
【００７５】
続いて、図１０（ｂ）に示すように、今度は窒化膜と酸化膜との選択比の高いエッチングガスを用いて層間絶縁膜１３１及びゲート絶縁膜１０９のエッチング（第２のエッチング）を行なう。このとき、メモリセル領域１０７のゲート電極１１８間の間隔が狭くとも、又は周辺回路領域１０８のゲート電極１１９間の間隔が狭くとも、シリコン窒化膜１２２，１２９によりゲート電極１１８，１１９がエッチングから保護されてメモリセル領域１０７にはソース／ドレインとして機能するＬＤＤ拡散層１２１の表面を露出させるコンタクト孔（ビットコンタクト孔）１３６が、周辺回路領域１０８には金属シリサイド１２８の表面を露出させるコンタクト孔（ソース／ドレインコンタクト孔）１３７がそれぞれ形成される。
【００７６】
続いて、フォトレジスト１３５を灰化処理等により除去した後、図１１（ａ）に示すように、コンタクト孔１３６，１３７の内壁面を覆うようにバリアメタル膜１３８を膜厚３０ｎｍ程度に形成し、コンタクト孔１３６，１３７を十分に埋め込むようにメタル膜を形成した後、ＣＭＰにより層間絶縁膜１３１の表面が露出するまで研磨して、コンタクト孔１３６，１３７を前記メタル膜で充填するコンタクトプラグ１５１，１５２を形成する。
【００７７】
次に、層間絶縁膜１３１上にバリアメタル膜１５３、メタル膜１５４、反射防止膜となるシリコン窒化酸化膜１５５、シリコン窒化膜１５６をそれぞれ膜厚３０ｎｍ、８０ｎｍ、５０ｎｍ、１３０ｎｍ程度に順次形成し、これらにフォトリソグラフィー及びそれに続くエッチングを施して、コンタクトプラグ１５１と接続されるビット線１５７、コンタクトプラグ１５２と接続される配線層１５８をパターン形成する。
【００７８】
次に、全面にシリコン窒化膜を膜厚３０ｎｍ程度に堆積形成した後、全面を異方性エッチングしてビット線１５７、配線層１５８の各側面にサイドウォール１５９を形成する。
【００７９】
続いて、コンタクトプラグ１３４を介してメモリセル領域１０７のトランジスタ１４１のＬＤＤ拡散層１２１と接続されるメモリキャパシタ１７１を形成する。先ず、図１１（ｂ）に示すように、ビット線１５７、配線層１５８を埋め込むようにシリコン酸化膜を膜厚６００ｎｍ程度に堆積形成して層間絶縁膜１６１を形成し、ＣＭＰにより表面を研磨して平坦化する。
【００８０】
次に、コンタクトプラグ１３４と接続されるように、層間絶縁膜１６１をフォトリソグラフィー及びそれに続くエッチングにより開孔し、コンタクト孔１６２を形成する。
【００８１】
次に、コンタクト孔１６２を十分埋め込む膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、ＣＭＰにより層間絶縁膜１６１の表面が露出するまで研磨して、コンタクト孔１６２をＤＡＳＩで充填しコンタクトプラグ１３４と接続されるコンタクトプラグ１６３を形成する。
【００８２】
続いて、図１２に示すように、層間絶縁膜１６１上にＤＡＳＩを膜厚７００ｎｍ程度に堆積形成し、フォトリソグラフィー及びそれに続くエッチングによりパターニングして、コンタクトプラグ１６３と接続されるストレージノード電極１６４を形成する。
【００８３】
次に、ストレージノード電極１６４を覆うようにＴａＯ，ＳｉＮ，ＳｉＯＮ等をＣＶＤ法により膜厚５ｎｍ程度に堆積して誘電体膜１６５を形成した後、ＤＡＳＩを膜厚１００ｎｍ程度に堆積形成し、フォトリソグラフィー及びそれに続くエッチングにより当該ＤＡＳＩ及びその下層の誘電体膜１６５をパターニングして、セルプレート電極１６６を形成する。このとき、ストレージノード電極１６４とセルプレート電極１６６とが誘電体膜１６５を介して容量結合するメモリキャパシタ１７１が完成する。
【００８４】
続いて、上層配線層１８１をパターン形成する。
図１３に示すように、先ずメモリキャパシタ１７１を埋め込むように、シリコン酸化膜を膜厚１０００ｎｍ程度に堆積して層間絶縁膜１６７を形成し、ＣＭＰにより表面を研磨して平坦化する。
【００８５】
次に、例えば図示のビット線１５７，１５８と接続するためのコンタクト孔を層間絶縁膜１６７、１６１に開孔し、コンタクトプラグ１５１，１５２と同様にバリアメタル膜を介して前記コンタクト孔を充填するメタル膜（コンタクト孔、バリアメタル膜と共に図示を省略する。）を形成する。
【００８６】
次に、バリアメタル膜１７２、メタル膜１７３をそれぞれ膜厚３０ｎｍ程度、４００ｎｍ程度に順次形成し、フォトリソグラフィー及びそれに続くエッチングによりパターニングして、上層配線層１８１を形成する。しかる後、全面を覆うように保護膜１７４を形成し、ＤＲＡＭを完成させる。
【００８７】
なお、本発明は上記の実施形態に限定されるものではない。例えば、上層配線層１８１を単層としたが、これを更に重ねた２層以上の多層配線層を形成するようにしてもよい。また、本発明はＤＲＡＭのみならず、フラッシュメモリ等の不揮発性半導体メモリにも適用可能である。
【００８８】
以上説明したように、本実施形態のＤＲＡＭの製造方法によれば、周辺回路領域１０８のトランジスタＴｒ２（ｎ）、Ｔｒ２（ｐ）におけるソース／ドレインのシリサイド化と、ＢＬＣやＳＡＣの自己整合化技術とを共に適用し、周辺回路領域１０８のトランジスタＴｒ２（ｎ）、Ｔｒ２（ｐ）に金属シリサイド２１を備えたＤＲＡＭの更なる高集積化及び高性能化（高速動作化）が可能となる。
【００８９】
−変形例−
以下、第２の実施形態のいくつかの変形例について説明する。なお、これらの変形例において第２の実施形態の半導体装置に相当する構成部材等については同符号を記して説明を省略する。
【００９０】
（変形例１）
この変形例１では、周辺回路領域１０８にｎ型及びｐ型の各トランジスタＴｒ２（ｎ），Ｔｒ２（ｐ）を形成するに際して、サイドウォール１２５の形成とソース／ドレイン１２６（ｎ+），１２７（ｐ+）の形成を連続した工程として行なう。
【００９１】
具体的には、図７（ａ）〜（ｃ）、図８（ａ）の各工程を経た後、図１４（ａ）に示すように、周辺回路領域１０８のｎ型トランジスタＴｒ２（ｎ）となるゲート電極１１９のみを開口するレジストマスク２０１を形成し、図８（ｂ）と同様の手順でサイドウォール１２５を形成した後、ｎ型不純物のイオン注入を行いｎ型ソース／ドレイン１２６（ｎ+）を形成する。
【００９２】
続いて、図１４（ｂ）に示すように、レジストマスク２０１を灰化処理等により除去した後、今度は周辺回路領域１０８のｐ型トランジスタＴｒ２（ｐ）となるゲート電極１１９のみを開口するレジストマスク２０２を形成し、同様にサイドウォール１２５を形成した後、ｐ型不純物のイオン注入を行いｐ型ソース／ドレイン１２７（ｐ+）を形成する。なお、ｎ型，ｐ型トランジスタに対する工程（サイドウォール形成、イオン注入）についてはｎ型，ｐ型とで順序を逆にしてもよい。
【００９３】
続いて、レジストマスク２０２を灰化処理等により除去した後、図８（ｃ）と同様に、ソース／ドレイン１２６（ｎ+），１２７（ｐ+）の表面に金属シリサイド１２８としてＣｏＳｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ程度に選択的に成長させた後、層間絶縁膜１３１を形成して表面を平坦化する。
【００９４】
しかる後、図９〜図１３の各工程を経て、ＤＲＡＭを完成させる。
【００９５】
変形例１によれば、第２の実施形態で説明した諸効果に加え、各導電型のトランジスタＴｒ２（ｎ），Ｔｒ２（ｐ）について、サイドウォール１２５の形成用のマスクとイオン注入用のマスクとを兼ねることにより、マスク数及び工程数を削減して効率の良いＤＲＡＭの製造が可能となる。
【００９６】
（変形例２）
この変形例２では、２段階に分けたメモリキャパシタ用のコンタクト孔１３３の形成工程を１段階で行なえるようにするものである。
【００９７】
具体的には、図７（ａ）〜（ｃ）、図８（ａ），（ｂ）の各工程を経た後、図８（ｃ）と同様、全面にＢＬＣ用の保護膜としてシリコン窒化膜１２９を膜厚３０ｎｍ程度に形成し、ゲート電極１１８，１１９を埋め込む層間絶縁膜１３１を膜厚６００ｎｍ程度に形成する。
【００９８】
続いて、図１５（ａ）に示すように、周辺回路領域１０８のゲート電極１１８，１１９の上面をストッパーとして、当該上面のシリコン窒化膜１２２の表面が現れる程度まで層間絶縁膜１３１をＣＭＰ法により研磨する。このとき、当該研磨によりメモリセル領域１０７側のゲート電極１１８の上方に堆積したシリコン窒化膜１２９が除去される。
【００９９】
続いて、図１５（ｂ）に示すように、層間絶縁膜１３１の全面にフォトレジスト２０３を塗布してフォトリソグラフィーによりフォトレジスト２０３に開孔２０３ａを形成した後、フォトレジスト２０３をマスクとして、窒化膜と酸化膜との選択比の高いエッチングガスを用いて層間絶縁膜１３１、その下層のシリコン窒化膜１２２，１２９及びゲート絶縁膜１０９を異方性エッチングし、メモリセル領域１０７にソース／ドレインとして機能するＬＤＤ拡散層１２１の表面を露出させるコンタクト孔１３３が形成される。
【０１００】
同様に、コンタクト孔１３６，１３７についても、窒化膜と酸化膜との選択比の高いエッチングガスを用いた１回の異方性エッチングにより形成することができる。
【０１０１】
しかる後、図１１〜図１３の各工程を経て、ＤＲＡＭを完成させる。
【０１０２】
変形例２によれば、第２の実施形態で説明した諸効果に加え、コンタクト孔１３３を形成する際にメモリセル領域１０７側のシリコン窒化膜１２９が除去されているために１回の異方性エッチングによりコンタクト孔１３３を、同様に１回の異方性エッチングによりコンタクト孔１３６，１３７をそれぞれ形成することができ、工程の短縮化、簡略化が可能となる。
【０１０３】
（変形例３）
この変形例３では、変形例２と同様に、２段階に分けたコンタクト孔１３３の形成工程を１段階で行なえるようにするものである。
【０１０４】
具体的には、図７（ａ）〜（ｃ）、図８（ａ），（ｂ）の各工程を経た後、図８（ｃ）と同様、図１６（ａ）に示すように、全面にＢＬＣ用の保護膜としてシリコン窒化膜１２９を膜厚３０ｎｍ程度に堆積形成する。
【０１０５】
続いて、図１６（ｂ）に示すように、周辺回路領域１０８側を覆うレジストマスク２０４を形成し、フッ酸等の所定のウェットエッチャントを用いて等方性エッチングし、メモリセル領域１０７側を覆うシリコン窒化膜１２９を除去する。
【０１０６】
続いて、図１７（ａ）に示すように、ゲート電極１１８，１１９を埋め込む層間絶縁膜１３１を形成し、表面を平坦化した後、フォトレジストをマスクとして、窒化膜と酸化膜との選択比の高いエッチングガスを用いて層間絶縁膜１３１、その下層のシリコン窒化膜１２２及びゲート絶縁膜１０９を異方性エッチングし、メモリセル領域１０７にソース／ドレインとして機能するＬＤＤ拡散層１２１の表面を露出させるコンタクト孔１３３を形成する。
【０１０７】
次に、コンタクト孔１３３を十分埋め込む膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、ＣＭＰにより層間絶縁膜１３１の表面が露出するまで研磨して、コンタクト孔１３３をＤＡＳＩで充填するコンタクトプラグ１３４を形成する。
【０１０８】
続いて、図１７（ｂ）に示すように、フォトレジストをマスクとして、窒化膜と酸化膜との選択比の高いエッチングガスを用いて層間絶縁膜１３１、その下層のシリコン窒化膜１２２及びゲート絶縁膜１０９を異方性エッチングし、メモリセル領域１０７にはソース／ドレインとして機能するＬＤＤ拡散層１２１の表面を露出させるコンタクト孔（ビットコンタクト孔）１３６を、周辺回路領域１０８には金属シリサイド１２８の表面を露出させるコンタクト孔（ソース／ドレインコンタクト孔）１３７をそれぞれ形成する。
【０１０９】
次に、コンタクト孔１３６，１３７の内壁面を覆うようにバリアメタル膜１３８を膜厚３０ｎｍ程度に形成し、コンタクト孔１３６，１３７を十分に埋め込むようにメタル膜を形成した後、ＣＭＰにより層間絶縁膜１３１の表面が露出するまで研磨して、コンタクト孔１３６，１３７を前記メタル膜で充填するコンタクトプラグ１５１，１５２を形成する。
【０１１０】
しかる後、図１１〜図１３の各工程を経て、ＤＲＡＭを完成させる。
【０１１１】
変形例３によれば、第２の実施形態で説明した諸効果に加え、コンタクト孔１３３を形成する際にメモリセル領域１０７側のシリコン窒化膜１２９が除去されているために１回の異方性エッチングによりコンタクト孔１３３を、同様に１回の異方性エッチングによりコンタクト孔１３６，１３７をそれぞれ形成することができ、工程の短縮化、簡略化が可能となる。
【０１１２】
（第３の実施形態）
ここでは、第１の実施形態と同様の半導体装置及びその製造方法について例示するが、構成及び製造工程に若干の差異がある点で、第１の実施形態と異なる。なお便宜上、第１の実施形態と共通する構成部材等については同符号を記す。
【０１１３】
図１８〜図２０は、第３の実施形態の半導体装置の製造方法を示す概略断面図である。
先ず、図１８（ａ）に示すように、例えばｐ型の半導体基板１の素子分離領域を異方性エッチングして溝を形成し、当該溝内にシリコン酸化膜を埋め込むことにより素子分離構造２を形成し、素子分離構造２により画定された第１及び第２の領域３，４にゲート絶縁膜５を形成した後、ゲート絶縁膜５上にそれぞれゲート電極６，７及びその上にＳＡＣ用の厚いシリコン窒化膜３１をパターン形成する。
【０１１４】
次に、ゲート電極６，７をマスクとして半導体基板１にイオン注入し、ＬＤＤ拡散層８，９（第１の不純物拡散層）をそれぞれ形成する。第１の領域３については、ゲート電極６とソース／ドレインとして機能するＬＤＤ拡散層８とを備えてトランジスタが構成される。
【０１１５】
続いて、図１８（ｂ）に示すように、全面にＳＡＣ用の保護膜（第１の保護膜）としてシリコン窒化膜１０を第１の領域３のゲート電極６間を埋め込まない程度の膜厚、ここでは３０ｎｍ程度に堆積形成する。
【０１１６】
次に、続くサイドウォールを形成するためのシリコン酸化膜１１をゲート電極６間を埋め込む膜厚、ここでは５０ｎｍ程度に堆積形成する。当該膜厚は、第１の領域３における隣接するゲート電極６間の距離が１５０ｎｍ以下であれば、当該ゲート電極６間は図示の如くシリコン酸化膜１１で埋め込まれる程度の値である。
【０１１７】
続いて、図１８（ｃ）に示すように、第１の領域３のみを覆うレジストマスク１２を形成し、第２の領域４のＬＤＤ拡散層９が露出するまで、シリコン酸化膜１１及びシリコン窒化膜１０について全面異方性エッチングする。このとき、ＬＤＤ拡散層９が露出するとともに、ゲート電極７の側面にシリコン酸化膜１１からなるサイドウォール１３が形成される。
【０１１８】
次に、ゲート電極７及びサイドウォール１３をマスクとして、ＬＤＤ拡散層９と一部重なるようにイオン注入し、ＬＤＤ拡散層９を含むソース／ドレイン１４（第１及び第２の不純物拡散層）を形成する。第２の領域４については、ゲート電極７とＬＤＤ構造のソース／ドレイン１４とを備えてトランジスタＴｒ２が構成される。このとき、当該イオン注入時のマスクをサイドウォール１３の形成時に兼用することが好適である。このように、イオン注入用のマスクとサイドウォール１３の形成用のマスクとを兼ねることにより、マスク数及び工程数を削減して効率の良い半導体製造が可能となる。
【０１１９】
次に、図１９（ａ）に示すように、レジストマスク１２を灰化処理等により除去した後、第１の領域３のシリコン酸化膜１１及び第２の領域４のサイドウォール１３を除去する。そして、ソース／ドレイン１４の表面に金属シリサイド２１としてＣｏＳｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ程度に選択的に成長させる。
【０１２０】
続いて、図１９（ｂ）に示すように、ＣＶＤ法により全面にＢＬＣ用の保護膜（第２の保護膜）としてシリコン窒化膜１５を第１の領域３のゲート電極６間をシリコン窒化膜１０との合計で埋め込まない程度の膜厚、ここでは３０ｎｍ程度に堆積形成する。
【０１２１】
次に、ＣＶＤ法によりシリコン酸化膜を膜厚６００ｎｍ程度に堆積してゲート電極６，７間を埋め込む層間絶縁膜１６を形成し、化学機械研磨法（ＣＭＰ法）により層間絶縁膜１６の表面を４００ｎｍ程度研磨して平坦化する。
【０１２２】
次に、図２０（ａ）に示すように、層間絶縁膜１６の全面にフォトレジスト１７を塗布し、フォトリソグラフィーによりフォトレジスト１７に開孔１７ａを形成する。
【０１２３】
次に、フォトレジスト１７をマスクとして、層間絶縁膜１６及びゲート絶縁膜５を異方性ドライエッチングする。
このとき、第１の領域３のゲート電極６間の間隔が狭くとも、又は第２の領域４のゲート電極７のコンタクト領域が小さくとも、シリコン窒化膜１０，１５，３１によりゲート電極６，７がエッチングから保護されて第１の領域３にはソース／ドレインとして機能するＬＤＤ拡散層８の表面、第２の領域４には金属シリサイド２１の表面をそれぞれ露出させるコンタクト孔１８，１９が形成される。
【０１２４】
即ち、コンタクト孔１８を形成する際に、図中で上方から見ればゲート電極６を覆うシリコン窒化膜１０の膜厚はＬＤＤ拡散層８を覆うシリコン窒化膜１０の膜厚に比して実質的に厚いため、ゲート電極６を覆うシリコン窒化膜１０がエッチングされる前にＬＤＤ拡散層８を覆うシリコン窒化膜１０がエッチング除去されることになる。他方、コンタクト孔１９の場合も同様に、図中で上方から見ればゲート電極７を覆うシリコン窒化膜１５の膜厚は金属シリサイド２１を覆うシリコン窒化膜１５の膜厚に比して実質的に厚いため、ゲート電極７を覆うシリコン窒化膜１５がエッチングされる前に金属シリサイド２１を覆うシリコン窒化膜１５がエッチング除去される。
【０１２５】
そして、図２０（ｂ）に示すように、フォトレジスト１７を灰化処理等により除去する。
しかる後、コンタクト孔１８，１９を埋め込み層間絶縁膜１６上で延在する配線層、全面を覆う保護層等を形成し、半導体装置を完成させる。
【０１２６】
このように、第３の実施形態の半導体装置の製造方法によれば、第２の領域４のトランジスタにおけるソース／ドレインのシリサイド化と、ＢＬＣやＳＡＣの自己整合化技術とを共に適用し、第２の領域４のトランジスタに金属シリサイド２１を備えた半導体装置の更なる高集積化及び高性能化（高速動作化）が可能となる。
【０１２７】
更に、第２の領域４のトランジスタに対しては十分な膜厚でサイドウォール１３を形成できるため、安定した特性のトランジスタを形成することができる。更に、第２の保護膜であるシリコン窒化膜１５の形成前に、第１の領域３に存する絶縁膜１１及び第２の領域４に存するサイドウォール１３を除去することにより、第１及び第２の領域３，４のゲート電極６，７の側壁には第１及び第２の保護膜であるシリコン窒化膜１０，１５が形成されるため、ＳＡＣ用のシリコン窒化膜１０に加えて、ＢＬＣ用のシリコン窒化膜１５をＳＡＣ用の保護膜として利用できる。これにより、第１及び第２の領域３，４に形成したコンタクト孔（接続孔）１８，１９の絶縁耐圧を更に向上させることができる。
【０１２８】
この技術は特に、第１の領域３をメモリセル領域、第２の領域４をその周辺回路領域（ロジック回路領域）とした半導体メモリに適用して好適である。
【０１２９】
−変形例−
以下、第３の実施形態の変形例について説明する。なお、この変形例において、第３の実施形態の半導体装置に相当する構成部材等については同符号を記して説明を省略する。
【０１３０】
この変形例では、第２の領域４にｎ型及びｐ型の各トランジスタを形成するに際して、サイドウォール１３の形成とソース／ドレイン１４の形成を連続した工程として行なう。
【０１３１】
具体的には、図１８（ａ），（ｂ）の各工程を経た後、図２１（ａ）に示すように、第２の領域４のｎ型トランジスタとなるゲート電極７のみを開口するレジストマスク２２を形成し、図１８（ｃ）と同様の手順でサイドウォール１３を形成した後、ｎ型不純物のイオン注入を行いｎ型ソース／ドレイン１４を形成する。
【０１３２】
続いて、図２１（ｂ）に示すように、レジストマスク２２を灰化処理等により除去した後、今度は第２の領域４のｐ型トランジスタとなるゲート電極７のみを開口するレジストマスク２３を形成し、同様にサイドウォール１３を形成した後、ｐ型不純物のイオン注入を行いｐ型ソース／ドレイン１４を形成する。なお、ｎ型，ｐ型トランジスタに対する工程（サイドウォール形成、イオン注入）についてはｎ型，ｐ型とで順序を逆にしてもよい。
【０１３３】
続いて、レジストマスク２３を灰化処理等により除去した後、図２１（ｃ）に示すように、図１９（ａ），（ｂ）と同様、第１の領域３の絶縁膜１１及び第２の領域のサイドウォール１３を除去し、各ソース／ドレイン１４の表面に金属シリサイド２１としてＣｏＳｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ程度に選択的に成長させる。
【０１３４】
しかる後、図１９（ｃ）及び図２０の各工程を経てコンタクト孔１８，１９を形成する。
【０１３５】
この変形例によれば、第３の実施形態で説明した諸効果に加え、各導電型のトランジスタについて、サイドウォール１３の形成用のマスクとイオン注入用のマスクとを兼ねる（レジストマスク２２，２３）ことにより、マスク数及び工程数を削減して効率の良い半導体製造が可能となる。
【０１３６】
（第４の実施形態）
第４の実施形態では、第３の実施形態を周辺回路（ロジック回路）領域を備えたＤＲＡＭに適用した一例について説明する。本実施形態では、便宜上、ＤＲＡＭの構造をその製造方法と共に説明し、第２の実施形態のＤＲＡＭと同様の構成部材等については同符号を記す。
【０１３７】
図２２は第４の実施形態によるＤＲＡＭを示す概略平面図であり、図２３〜図２９は、第２の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図（図２２の線分Ｉ−Ｉ’に沿った断面図に対応する。）である。
【０１３８】
先ず、図２３（ａ）に示すように、ｐ型シリコン半導体基板１０１の表面に素子活性領域を画定するために、半導体基板１０１上に初期酸化膜１０２を約８５０℃の熱酸化にて膜厚１０ｎｍ程度に形成し、次にＣＶＤ法にてシリコン窒化膜１０３を膜厚１５０ｎｍ程度に堆積形成する。そして、素子分離領域となる部位を開口するレジストマスク（不図示）を形成し、シリコン窒化膜１０３及び初期酸化膜１０２、続いて半導体基板１０１を３００ｎｍ程度異方性エッチングして素子分離領域となる部位に溝１０４を形成する。
【０１３９】
続いて、図２３（ｂ）に示すように、ＣＶＤ法により溝１０４を埋め込むようにシリコン酸化膜を６００ｎｍ程度堆積し、シリコン窒化膜１０３をストッパーとしてこのシリコン酸化膜をＣＭＰ法により１５０ｎｍ程度研磨した後、シリコン窒化膜１０３を除去する。そして、半導体基板１０１の表面に約８５０℃の熱酸化にて膜厚１０ｎｍ程度の犠牲酸化膜１０５を形成することにより、溝１０４をシリコン酸化膜にて埋め込むトレンチ型の素子分離構造１０６が形成される。このとき、素子分離構造１０６により素子活性領域が画定され、第１の領域であるメモリセル領域１０７と、第２の領域である周辺回路領域（ロジック回路領域）１０８が形成される。
【０１４０】
続いて、図２３（ｃ）に示すように、メモリセル領域１０７及び周辺回路領域１０８に犠牲酸化膜１０５を介してｐ型不純物（Ｂ：ホウ素）を２００ＫｅＶ，１×１０13／ｃｍ2、ｎ型不純物（Ｐ：リン）を８００ＫｅＶ，１×１０13／ｃｍ2の加速エネルギー，ドーズ量でそれぞれイオン注入し、ｐウェル領域１１１及びｎウェル領域１１２を形成する。
【０１４１】
次に、各種トランジスタのしきい値（Ｖth）制御のためのイオン注入を行なう。例えばメモリセル領域１０７であれば、ホウ素を２０ＫｅＶ，１×１０13／ｃｍ2の加速エネルギー，ドーズ量の各条件で注入する。
【０１４２】
次に、犠牲酸化膜１０５を除去した後、メモリセル領域１０７及び周辺回路領域１０８の表面に約８５０℃の熱酸化にて膜厚１０ｎｍ程度のゲート絶縁膜１０９を形成する。
【０１４３】
次に、不純物がドープされたアモルファスシリコン（ＤＡＳＩ）膜１１３、バリアメタル膜１１４、メタル膜１１５、反射防止膜となるシリコン窒化酸化膜１１６、ＳＡＣ用のシリコン窒化膜１１７をそれぞれ膜厚７０ｎｍ、３０ｎｍ、４０ｎｍ、４０ｎｍ、１２０ｎｍ程度に順次形成し、これらにフォトリソグラフィー及びそれに続くエッチングを施してゲート電極１１８，１１９をパターン形成する。ここで、ゲート電極１１８がメモリセル領域１０７に、ゲート電極１１９が周辺回路領域１０８に形成されることになる。なお、図中、素子分離構造１０６を跨ぐようなゲート電極１０８，１０９が示されているが、これらは素子活性領域から素子分離領域にかけて形成されたものであり、断面図上で素子分離構造１０６上に形成されているように表されているに過ぎない。
【０１４４】
次に、ｐウェル領域１１１、ｎウェル領域１１２の各々にイオン注入し、ＬＤＤ拡散層１２１ａ，１２１ｂ（第１の不純物拡散層）を形成する。このとき、メモリセル領域１０７では、ゲート電極１１８及びソース／ドレインとして機能するＬＤＤ拡散層１２１ａからトランジスタＴｒ１が構成される。
【０１４５】
続いて、図２４（ａ）に示すように、ＣＶＤ法により全面にＳＡＣ用の保護膜としてシリコン窒化膜１２２を膜厚３０ｎｍ程度に形成した後、サイドウォール形成用のシリコン酸化膜１２３を膜厚５０ｎｍ程度に形成する。
【０１４６】
続いて、図２４（ｂ）に示すように、フォトレジストを塗布し、フォトリソグラフィーによりメモリセル領域１０７を覆う形状のレジストマスク１２４を形成する。そして、周辺回路領域１０８のＬＤＤ拡散層１２１の表面が露出するまで全面を異方性エッチングし、周辺回路領域１０８のゲート電極１１９の側面にシリコン酸化膜１２３からなるサイドウォール１２５を形成する。
【０１４７】
続いて、図２４（ｃ）に示すように、レジストマスク１２４を灰化処理等により除去した後、周辺回路領域１０８のｎチャネル側にはｎ型不純物を、ｐチャネル側にはｐ型不純物をそれぞれイオン注入し、ＬＤＤ拡散層１２１ａ，１２１ｂと接合されるソース／ドレイン１２６（ｎ+）、１２７（ｐ+）（それぞれ第１及び第２の不純物拡散層）をそれぞれ形成する。このとき、周辺回路領域１０８には、ゲート電極１１９及びソース／ドレイン１２６（ｎ+）からなるｎ型トランジスタＴｒ２（ｎ）と、ゲート電極１１９及びソース／ドレイン１２７（ｐ+）からなるｐ型トランジスタＴｒ２（ｐ）とが構成される。
【０１４８】
次に、シリコン酸化膜１２３及びサイドウォール１２５を除去し、周辺回路領域１０８の露出したソース／ドレイン１２６（ｎ+）、１２７（ｐ+）の表面に金属シリサイド１２８としてＣｏＳｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ程度に選択的に成長させる。
【０１４９】
次に、ＣＶＤ法により全面にＢＬＣ用の保護膜としてシリコン窒化膜１２９をメモリセル領域１０７のゲート電極１１８間をシリコン窒化膜１２２の膜厚との合計で埋め込まない程度の膜厚、ここでは３０ｎｍ程度に堆積形成した後、シリコン酸化膜を膜厚６００ｎｍ程度に堆積してゲート電極１１８，１１９を埋め込む層間絶縁膜１３１を形成し、化学機械研磨法（ＣＭＰ法）により層間絶縁膜１３１の表面を４００ｎｍ程度研磨して平坦化する。
【０１５０】
続いて、ＤＲＡＭのメモリキャパシタ用のコンタクト孔（蓄積電極コンタクト孔）を形成する。
先ず、図２５（ａ）に示すように、層間絶縁膜１３１の全面にフォトレジスト１３２を塗布し、フォトリソグラフィーによりフォトレジスト１３２にドレインコンタクト形成用の開孔１３２ａを形成する。
【０１５１】
次に、図２５（ｂ）に示すように、フォトレジスト１３２をマスクとして、メモリセル領域１０７について、層間絶縁膜１３１、シリコン窒化膜１２９及びゲート絶縁膜１０９を異方性エッチングする。これにより、メモリセル領域１０７のゲート電極１１８間の間隔が狭くとも、シリコン窒化膜１２８，１２９によりゲート電極１１８がエッチングから保護されてメモリセル領域１０７にはソース／ドレインとして機能するＬＤＤ拡散層１２１ａの表面を露出させるコンタクト孔１３３が形成される。
【０１５２】
続いて、フォトレジスト１３２を灰化処理等により除去した後、図２５（ｃ）に示すように、コンタクト孔１３３を十分埋め込む膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、ＣＭＰにより層間絶縁膜１３１の表面が露出するまで研磨して、コンタクト孔１３３をＤＡＳＩで充填するコンタクトプラグ１３４を形成する。
【０１５３】
続いて、メモリセル領域１０７にはトランジスタＴｒ１のビットコンタクト孔を、周辺回路領域１０８にはトランジスタＴｒ２（ｎ），Ｔｒ２（ｐ）のソース／ドレインコンタクト孔を形成する。
【０１５４】
先ず、図２６（ａ）に示すように、層間絶縁膜１３１の全面にフォトレジスト１３５を塗布し、フォトリソグラフィーによりフォトレジスト１３５にビットコンタクト形成用の開孔１３５ａ及びソース／ドレインコンタクト形成用の開孔１３５ｂを形成する。
【０１５５】
次に、図２６（ｂ）に示すように、フォトレジスト１３５をマスクとして、メモリセル領域１０７及び周辺回路領域１０８の双方について、層間絶縁膜１３１、シリコン窒化膜１２２，１２９及びゲート絶縁膜１０９を異方性エッチングする。これにより、メモリセル領域１０７のゲート電極１１８間の間隔が狭くとも、又は周辺回路領域１０８のゲート電極１１９間の間隔が狭くとも、シリコン窒化膜１２２，１２９によりゲート電極１１８，１１９がエッチングから保護されてメモリセル領域１０７にはソース／ドレインとして機能するＬＤＤ拡散層１２１の表面を露出させるコンタクト孔（ビットコンタクト孔）１３６が、周辺回路領域１０８には金属シリサイド１２８の表面を露出させるコンタクト孔（ソース／ドレインコンタクト孔）１３７がそれぞれ形成される。
【０１５６】
続いて、フォトレジスト１３５を灰化処理等により除去した後、図２７（ａ）に示すように、コンタクト孔１３６，１３７の内壁面を覆うようにバリアメタル膜１３８を膜厚３０ｎｍ程度に形成し、コンタクト孔１３６，１３７を十分に埋め込むようにメタル膜を形成した後、ＣＭＰにより層間絶縁膜１３１の表面が露出するまで研磨して、コンタクト孔１３６，１３７を前記メタル膜で充填するコンタクトプラグ１５１，１５２を形成する。
【０１５７】
次に、層間絶縁膜１３１上にバリアメタル膜１５３、メタル膜１５４、反射防止膜となるシリコン窒化酸化膜１５５、シリコン窒化膜１５６をそれぞれ膜厚３０ｎｍ、８０ｎｍ、５０ｎｍ、１３０ｎｍ程度に順次形成し、これらにフォトリソグラフィー及びそれに続くエッチングを施して、コンタクトプラグ１５１と接続されるビット線１５７、コンタクトプラグ１５２と接続される配線層１５８をパターン形成する。
【０１５８】
次に、全面にシリコン窒化膜を膜厚３０ｎｍ程度に堆積形成した後、全面を異方性エッチングしてビット線１５７、配線層１５８の各側面にサイドウォール１５９を形成する。
【０１５９】
続いて、コンタクトプラグ１３４を介してメモリセル領域１０７のトランジスタ１４１のＬＤＤ拡散層１２１と接続されるメモリキャパシタ１７１を形成する。先ず、図２７（ｂ）に示すように、ビット線１５７、配線層１５８を埋め込むようにシリコン酸化膜を膜厚６００ｎｍ程度に堆積形成して層間絶縁膜１６１を形成し、ＣＭＰにより表面を研磨して平坦化する。
【０１６０】
次に、コンタクトプラグ１３４と接続されるように、層間絶縁膜１６１をフォトリソグラフィー及びそれに続くエッチングにより開孔し、コンタクト孔１６２を形成する。
【０１６１】
次に、コンタクト孔１６２を十分埋め込む膜厚、ここでは１５０ｎｍ程度にＤＡＳＩを堆積し、ＣＭＰにより層間絶縁膜１６１の表面が露出するまで研磨して、コンタクト孔１６２をＤＡＳＩで充填しコンタクトプラグ１３４と接続されるコンタクトプラグ１６３を形成する。
【０１６２】
続いて、図２８に示すように、層間絶縁膜１６１上にＤＡＳＩを膜厚７００ｎｍ程度に堆積形成し、フォトリソグラフィー及びそれに続くエッチングによりパターニングして、コンタクトプラグ１６３と接続されるストレージノード電極１６４を形成する。
【０１６３】
次に、ストレージノード電極１６４を覆うようにＴａＯ，ＳｉＮ，ＳｉＯＮ等をＣＶＤ法により膜厚５ｎｍ程度に堆積して誘電体膜１６５を形成した後、ＤＡＳＩを膜厚１００ｎｍ程度に堆積形成し、フォトリソグラフィー及びそれに続くエッチングにより当該ＤＡＳＩ及びその下層の誘電体膜１６５をパターニングして、セルプレート電極１６６を形成する。このとき、ストレージノード電極１６４とセルプレート電極１６６とが誘電体膜１６５を介して容量結合するメモリキャパシタ１７１が完成する。
【０１６４】
続いて、上層配線層１８１をパターン形成する。
図２９に示すように、先ずメモリキャパシタ１７１を埋め込むように、シリコン酸化膜を膜厚１０００ｎｍ程度に堆積して層間絶縁膜１６７を形成し、ＣＭＰにより表面を研磨して平坦化する。
【０１６５】
次に、例えば図示のビット線１５７，１５８と接続するためのコンタクト孔を層間絶縁膜１６７、１６１に開孔し、コンタクトプラグ１５１，１５２と同様にバリアメタル膜を介して前記コンタクト孔を充填するメタル膜（コンタクト孔、バリアメタル膜と共に図示を省略する。）を形成する。
【０１６６】
次に、バリアメタル膜１７２、メタル膜１７３をそれぞれ膜厚３０ｎｍ程度、４００ｎｍ程度に順次形成し、フォトリソグラフィー及びそれに続くエッチングによりパターニングして、上層配線層１８１を形成する。しかる後、全面を覆うように保護膜１７４を形成し、ＤＲＡＭを完成させる。
【０１６７】
なお、本発明は上記の実施形態に限定されるものではない。例えば、上層配線層１８１を単層としたが、これを更に重ねた２層以上の多層配線層を形成するようにしてもよい。また、本発明はＤＲＡＭのみならず、フラッシュメモリ等の不揮発性半導体メモリにも適用可能である。
【０１６８】
以上説明したように、本実施形態のＤＲＡＭの製造方法によれば、周辺回路領域１０８のトランジスタＴｒ２（ｎ）、Ｔｒ２（ｐ）におけるソース／ドレインのシリサイド化と、ＢＬＣやＳＡＣの自己整合化技術とを共に適用し、周辺回路領域１０８のトランジスタＴｒ２（ｎ）、Ｔｒ２（ｐ）に金属シリサイド２１を備えたＤＲＡＭの更なる高集積化及び高性能化（高速動作化）が可能となる。
【０１６９】
更に、周辺回路領域１０８のトランジスタに対しては十分な膜厚でサイドウォール１２５を形成できるため、安定した特性のトランジスタを形成することができる。更に、第２の保護膜であるシリコン窒化膜１２９の形成前に、メモリセル領域１０７に存する絶縁膜１２１及び周辺回路領域１０８に存するサイドウォール１２５を除去することにより、メモリセル領域１０７及び周辺回路領域１０８のゲート電極１１８，１１９の側壁には第１及び第２の保護膜であるシリコン窒化膜１２２，１２９が形成されるため、ＳＡＣ用のシリコン窒化膜１２２に加えて、ＢＬＣ用のシリコン窒化膜１２９をＳＡＣ用の保護膜として利用できる。これにより、メモリセル領域１０７及び周辺回路領域１０８に形成したコンタクト孔（接続孔）１３３，１３６，１３７の絶縁耐圧を更に向上させることができる。
【０１７０】
−変形例−
以下、第４の実施形態の変形例について説明する。なお、この変形例において第４の実施形態の半導体装置に相当する構成部材等については同符号を記して説明を省略する。
【０１７１】
この変形例では、周辺回路領域１０８にｎ型及びｐ型の各トランジスタＴｒ２（ｎ），Ｔｒ２（ｐ）を形成するに際して、サイドウォール１２５の形成とソース／ドレイン１２６（ｎ+），１２７（ｐ+）の形成を連続した工程として行なう。
【０１７２】
具体的には、図２３（ａ）〜（ｃ）、図２４（ａ）の各工程を経た後、図３０（ａ）に示すように、周辺回路領域１０８のｎ型トランジスタＴｒ２（ｎ）となるゲート電極１１９のみを開口するレジストマスク２０１を形成し、図２４（ｂ）と同様の手順でサイドウォール１２５を形成した後、ｎ型不純物のイオン注入を行いｎ型ソース／ドレイン１２６（ｎ+）を形成する。
【０１７３】
続いて、図３０（ｂ）に示すように、レジストマスク２０１を灰化処理等により除去した後、今度は周辺回路領域１０８のｐ型トランジスタＴｒ２（ｐ）となるゲート電極１１９のみを開口するレジストマスク２０２を形成し、同様にサイドウォール１２５を形成した後、ｐ型不純物のイオン注入を行いｐ型ソース／ドレイン１２７（ｐ+）を形成する。なお、ｎ型，ｐ型トランジスタに対する工程（サイドウォール形成、イオン注入）についてはｎ型，ｐ型とで順序を逆にしてもよい。
【０１７４】
続いて、レジストマスク２０２を灰化処理等により除去した後、図２４（ｃ）と同様に、ソース／ドレイン１２６（ｎ+），１２７（ｐ+）の表面に金属シリサイド１２８としてＣｏＳｉを周知のサリサイド・プロセスにより膜厚１０ｎｍ程度に選択的に成長させた後、層間絶縁膜１３１を形成して表面を平坦化する。
【０１７５】
しかる後、図２５〜図２９の各工程を経て、ＤＲＡＭを完成させる。
【０１７６】
この変形例によれば、第４の実施形態で説明した諸効果に加え、各導電型のトランジスタＴｒ２（ｎ），Ｔｒ２（ｐ）について、サイドウォール１２５の形成用のマスクとイオン注入用のマスクとを兼ねることにより、マスク数及び工程数を削減して効率の良いＤＲＡＭの製造が可能となる。
【０１７７】
以下に示す諸態様もまた、本発明を構成する。
【０１７８】
態様１は、半導体装置の製造方法であって、
半導体基板上の第１の領域に複数のゲート電極を、第２の領域に少なくとも１つのゲート電極をそれぞれ形成した後、前記第１及び第２の領域のゲート電極の両側に第１の不純物拡散層を形成する工程と、
前記第１の領域のゲート電極間を埋め込まない程度の膜厚に第１の保護膜を形成する工程と、
前記第１及び第２の領域に絶縁膜を形成し、前記第２の領域の前記絶縁膜を加工して前記第２の領域のゲート電極の両側にサイドウォールを形成するとともに、前記サイドウォールの両側の前記半導体基板の表面を露出させる工程と、
前記サイドウォールの両側で露出した前記半導体基板に前記第１の不純物拡散層と一部重なるように第２の不純物拡散層を形成する工程と、
前記第２の不純物拡散層上に金属シリサイド膜を形成する工程と、
少なくとも前記第２の領域のゲート電極間を埋め込まない程度の膜厚に第２の保護膜を形成する工程と、
前記第１の領域には前記第１の不純物拡散層を露出させる第１の接続孔を、前記第２の領域には前記金属シリサイド膜を露出させる第２の接続孔を前記第１及び第２の保護膜を利用してそれぞれ形成する工程とを含むことを特徴とする。
【０１７９】
態様２は、前記態様１に記載の半導体装置の製造方法であって、
前記金属シリサイド膜を形成した後、前記第１の領域の前記絶縁膜及び前記第２の領域の前記サイドウォールを残した状態で、前記第２の領域のゲート電極間を埋め込まない程度の膜厚に前記第２の保護膜を形成することを特徴とする。
【０１８０】
態様３は、前記態様１に記載の半導体装置の製造方法であって、
前記金属シリサイド膜を形成した後、前記第１の領域の前記絶縁膜及び前記第２の領域の前記サイドウォールを除去し、前記第１の領域のゲート電極間を埋め込まない程度の膜厚に前記第２の保護膜を形成することを特徴とする。
【０１８１】
【発明の効果】
本発明によれば、例えば第１，第２の領域の関係について、第１の領域がメモリセル領域、第２の領域がその周辺回路領域である場合に、当該周辺回路領域のトランジスタにおけるソース／ドレインのシリサイド化と、ＢＬＣやＳＡＣの自己整合化技術とを共に適用し、ロジック回路のトランジスタに金属シリサイドを備えた半導体メモリの更なる高集積化及び高性能化（高速動作化）を可能とする。
【図面の簡単な説明】
【図１】第１の実施形態の半導体装置の製造方法を示す概略断面図である。
【図２】図１に引き続き、第１の実施形態の半導体装置の製造方法を示す概略断面図である。
【図３】第１の実施形態の半導体装置の製造方法の変形例１を示す概略断面図である。
【図４】第１の実施形態の半導体装置の製造方法の変形例２を示す概略断面図である。
【図５】第１の実施形態の半導体装置の製造方法の変形例３を示す概略断面図である。
【図６】第２の実施形態によるＤＲＡＭを示す概略平面図である。
【図７】第２の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第２の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第２の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第２の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図１４】第２の実施形態の半導体装置の製造方法の変形例１を示す概略断面図である。
【図１５】第２の実施形態の半導体装置の製造方法の変形例２を示す概略断面図である。
【図１６】第２の実施形態の半導体装置の製造方法の変形例３を示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態の半導体装置の製造方法の変形例３を示す概略断面図である。
【図１８】第３の実施形態の半導体装置の製造方法を示す概略断面図である。
【図１９】図１８に引き続き、第３の実施形態の半導体装置の製造方法を示す概略断面図である。
【図２０】図１９に引き続き、第３の実施形態の半導体装置の製造方法を示す概略断面図である。
【図２１】第３の実施形態の半導体装置の製造方法の変形例を示す概略断面図である。
【図２２】第４の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第４の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第４の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図２５】図２４に引き続き、第４の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図２６】図２５に引き続き、第４の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図２７】図２６に引き続き、第４の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図２８】図２７に引き続き、第４の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図２９】図２８に引き続き、第４の実施形態によるＤＲＡＭの製造方法を工程順に示す概略断面図である。
【図３０】第４の実施形態の半導体装置の製造方法の変形例を示す概略断面図である。
【図３１】従来のＤＲＡＭの製造方法における問題点を説明するための一部工程を示す概略断面図である。
【符号の説明】
１，１０１  半導体基板
２，１０６  素子分離構造
３  第１の領域
４  第２の領域
５，１０９  ゲート絶縁膜
６，７，１１８，１１９  ゲート電極
８，９，１２１ａ，１２１ｂ  ＬＤＤ拡散層
１０，１２２  第１の保護膜
１１  シリコン酸化膜
１２，１７，２２，２３，２４，１２４，１３２，１３５，２０１，２０２，２０３，２０４  フォトレジスト
１３，１２５  サイドウォール
１４，１２６（ｎ+），１２７（ｐ+  ）  ソース／ドレイン
１５，１２９  第２の保護膜
１６，１３１，１６７  層間絶縁膜
１８，１９，１３３，１３６，１３７  コンタクト孔
２１，１２８  金属シリサイド
１０７  メモリセル領域
１０８  周辺回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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