(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたキャパシタを有する半導体装置の製造方法において、
前記半導体基板上の第１層間絶縁膜に設けられた層間配線部と、この層間配線部に接するように前記第１層間絶縁膜上に設けられた導電性パターンとを有する下部電極を形成する第１工程と、
前記第１層間絶縁膜上および前記導電性パターン上に、非晶質の誘電体膜を形成する第２工程と、
前記誘電体膜上の所定領域に上部電極を形成する第３工程と、
前記上部電極をランプ加熱することによって前記上部電極下の前記誘電体膜のみを結晶化する第４工程と、
前記誘電体膜の非晶質領域の一部または全部を、結晶質に対するエッチレートよりも非晶質に対するエッチレートが高いエッチング液を用いたウエットエッチングにより除去する第５工程と、
前記半導体基板の全面に第２層間絶縁膜を形成する第６工程と、
前記第５工程で前記誘電体膜が除去された領域の、前記導電性パターンが形成されていない領域に、前記第１、第２層間絶縁膜を貫通する貫通孔を形成する第７工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程で形成される前記導電性パターンが、前記層間配線部と接するように形成されたバリア層と、このバリア層上に直接形成されたＲｕ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、Ｐｔの少なくとも一種類以上の層とからなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２工程で形成される前記誘電体層が、チタン酸バリウムストロンチウム層であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第５工程が、１水素２フッ化アンモニウムを用いてウエットエッチングを行う工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体基板上に形成されたキャパシタを有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、例えばＤＲＡＭ(Dynamic Random Access Memory)等、集積回路の一部としてキャパシタを作り込んだ半導体装置が知られている。
【０００３】
また、近年、かかるキャパシタの誘電体膜としてＢａＴｉＯ3 やＳｒＴｉＯ3 を使用する技術が提案されている。
【０００４】
このような技術を開示した文献としては、例えば以下のようなものがある。
【０００５】
（１）S.Yamamichi et al.,1995 IEDM Technical Digest,p.119.
（２）K.P.Lee et al.,1995 IEDM Technical Digest,p.910.
（３）特開平７−５０３９５号公報
上記文献（１）、（２）で開示されているように、誘電体膜としてＢａＴｉＯ3 やＳｒＴｉＯ3 を使用することにより、かかる誘電体膜の絶縁性を高めることができるので、集積度の高い半導体装置において、高い誘電率のキャパシタを作製することができる。このため、例えばギガビット規模の大容量ＤＲＡＭ等に採用されることが期待されている。
【０００６】
また、上記文献（３）で開示されているように、複数対の上部電極および下部電極と一層のＢａＴｉＯ3 （誘電体膜）とによって複数個のキャパシタを形成した場合に、この誘電体膜のうち上部電極および下部電極と接しない部分を非晶質化して誘電率を低下させることにより、寄生容量の低減を図ることができる。
【０００７】
【発明が解決しようとする課題】
図１２は、従来のＤＲＡＭの要部構造を概略的に示す断面図である。
【０００８】
同図に示したように、シリコンウェハ１２０１の表面には、素子分離膜としての酸化シリコン膜１２０２と、ＭＯＳトランジスタ等の一部を構成する拡散層１２０３ａ，１２０３ｂが形成されている。また、この半導体基板１２０１の全面には、層間絶縁膜１２０４およびＳｉＮ膜１２０５が形成され、さらにポリシリコン等からなる層間配線部１２０６ａと、Ｒｕ、ＲｕＯ2 またはＰｔ等からなる導電層１２０６ｂとが形成されている。そして、かかる層間配線部１２０６ａと導電層１２０６ｂとにより、下部電極１２０６が構成されている。
【０００９】
また、導電層１２０６ｂおよびその周辺のＳｉＮ膜１２０５上には、誘電体膜１２０７と上部電極１２０８とが、積層形成されている。そして、この上部電極１２０８を含む層間絶縁膜１２０４の全面に、層間絶縁膜１２０９が形成されている。
【００１０】
さらに、この層間絶縁膜１２０９の表面には、配線パターン１２１０，１２１１が形成されている。そして、配線パターン１２１０と拡散層１２０３ｂとは層間配線部１２１２によって接続され、また、配線パターン１２１１と上部電極１２０８とは層間配線部１２１３によって接続されている。
【００１１】
このような構造のＤＲＡＭにおいて、層間配線部１２１２を形成するためには、層間絶縁膜１２０４，１２０９、ＳｉＮ膜１２０５および誘電体膜１２０７を貫通するコンタクトホールを形成する必要がある。
【００１２】
しかしながら、誘電体膜１２０７として上述のようなＢａＴｉＯ3 膜やＳｒＴｉＯ3 膜を使用する場合、かかる誘電体膜１２０７をＲＩＥ(Reactive Ion Etching)等のドライエッチングで除去することが困難となるため、コンタクトホールの形成が困難になってしまうという欠点があった。これは、Ｂａ、Ｓｒ或いはＴｉとエッチングガス成分（例えばＣｌ等）とによって生成される化合物の融点が高く、従って揮発性が低いためである。
【００１３】
これに対して、ウエットエッチングを用いることとすれば、ＢａＴｉＯ3 やＳｒＴｉＯ3 からなる誘電体膜１２０７を除去することが可能である。しかし、ウエットエッチングは異方性が大きいため、集積度の高いＤＲＡＭに使用することは困難である。
【００１４】
一方、上記文献（３）に開示された技術では、ＢａＴｉＯ3 膜等からなる誘電体膜の一部を非晶質化するだけであるため、寄生容量の誘電率を低下させることができるものの、完全に無くすことはできない。また、上述したようなコンタクトホールの形成が困難であるという欠点を解消することはできない。
【００１５】
なお、ここでは、ＤＲＡＭを例に採って説明したが、このような課題は、高集積化を図った半導体装置においては、常に生じうるものである。
【００１６】
【課題を解決するための手段】
（１）この発明は、半導体基板上に形成されたキャパシタを有する半導体装置の製造方法に関するものである。
【００１７】
そして、半導体基板上の第１層間絶縁膜に設けられた層間配線部とこの層間配線部に接するように第１層間絶縁膜上に設けられた導電性パターンとを有する下部電極を形成する第１工程と、第１層間絶縁膜上および導電性パターン上に非晶質の誘電体膜を形成する第２工程と、誘電体膜上の所定領域に上部電極を形成する第３工程と、上部電極をランプ加熱することによって上部電極下の誘電体膜のみを結晶化する第４工程と、誘電体膜の非晶質領域の一部または全部を結晶質に対するエッチレートよりも非晶質に対するエッチレートが高いエッチング液を用いたウエットエッチングにより除去する第５工程と、半導体基板の全面に第２層間絶縁膜を形成する第６工程と、第５工程で誘電体膜が除去された領域の導電性パターンが形成されていない領域に第１、第２層間絶縁膜を貫通する貫通孔を形成する第７工程とを備える。
【００１８】
これにより、簡単な工程で、キャパシタの誘電体膜として使用する領域のみを結晶化することができる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について、この発明をＤＲＡＭに適用する場合を例に採って、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎないことを理解されたい。
【００２４】
第１の実施の形態
まず、この発明の第１の実施の形態にかかる製造方法について、図１〜図５を用いて説明する。
【００２５】
図１および図２は、この実施の形態に係るＤＲＡＭの製造方法を概略的に示す断面工程図である。
【００２６】
▲１▼まず、シリコンウェハ１０１の表面に、素子分離膜としてのＳｉＯ2 膜１０２と、ＭＯＳトランジスタ等の一部を構成する拡散層１０３とを形成し、次に、このシリコンウェハ１０１の全面に、例えばＣＶＤ(Chemical Vapor Deposition) 法等により、例えば厚さ７００〜１０００ｎｍの層間絶縁膜としてのＳｉＯ2 膜１０４と、例えば厚さ１０〜１００ｎｍの非晶質ＳｉＮ膜１０５とを形成する。
【００２７】
続いて、このＳｉＯ2 膜１０４およびＳｉＮ膜１０５に通常のフォトリソグラフィー技術等を用いてコンタクトホール１０６を形成する。そして、例えばスパッタリング法を用いて全面にポリシリコンを堆積した後、エッチバックを行うことにより、層間配線部１０７ａを形成する。さらに、ＣＶＤ法等の堆積技術とパターニング技術とを用いて、バリア層とＲｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 、Ｐｔの少なくとも一種類以上の層（結晶膜で形成する）とからなる導電層１０７ｂを、全体としての厚さが例えば２０〜１００ｎｍとなるように形成する。なお、この導電層１０７ｂと上述の層間配線部１０７ａとにより、下部電極１０７が構成される。
【００２８】
次に、ＣＶＤ法等を用いて、全面に、例えば厚さが２０〜１００ｎｍのＢＳＴ（チタン酸バリウムストロンチウム）膜１０８を形成する。このとき、堆積温度を５００℃以下とすることにより、このＢＳＴ膜１０８を、結晶膜上には結晶質で形成し、且つ、非晶質膜上には非晶質で形成することができる。ここでは、導電層１０７ｂは結晶膜であり、ＳｉＮ膜１０５は非晶質膜であるので、この導電層１０７ｂ上には結晶質のＢＳＴ膜１０８ａが、ＳｉＮ膜１０５上には非晶質のＢＳＴ膜１０８ｂが形成される（図１（Ａ）参照）。なお、堆積温度を５００℃以上とした場合は、導電層１０７ｂ上のＢＳＴ膜、ＳｉＮ膜１０５上のＢＳＴ膜ともに、結晶化してしまう。
【００２９】
▲２▼続いて、例えばスパッタリング法またはＣＶＤ法等を用いて、このＢＳＴ膜１０８の全面に、Ｒｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 、Ｐｔの少なくとも一種類以上の層１０９を、全体としての厚さが例えば３０〜２００ｎｍとなるように形成する（図１（Ｂ）参照）。
【００３０】
▲３▼さらに、この層１０９を、通常のフォトリソグラフィー法等を用いてパターニングすることにより、上部電極１１０を形成する（図１（Ｃ）参照）。
【００３１】
▲４▼そして、全面を、例えば４００℃でランプ加熱する。これにより、上述した非晶質のＢＳＴ膜１０８ｂのうち、上部電極１１０と接している領域のみが結晶化されて、結晶質のＢＳＴ膜１０８ｃとなる（図１（Ｄ）参照）。
【００３２】
図３は、ランプ加熱の処理時間とＢＳＴ膜１０８ｂの結晶化の進行速さとの関係を示すグラフである。また、同図において、横軸はランプ加熱時間であり、縦軸はＢＳＴ膜１０８ｂのＸ線回折ピーク強度（任意値）である。
【００３３】
同図に符号ａで示したように、ＢＳＴ膜１０８ｂのうち、上部電極１１０と接していない部分は、ランプ加熱を行っても結晶化しない。これに対して、同図に符号ｂで示したように、上部電極と接している部分は、４００℃のランプ加熱を約６０秒行うことにより完全に結晶化する。
【００３４】
このように、非晶質のＢＳＴ膜膜１０８ｂ上に結晶質の上部電極１１０を形成した後でランプ加熱を行うことにより、この上部電極１１０と接する領域のみを選択的に結晶化することが可能となる。
【００３５】
▲５▼次に、ウエットエッチングにより、非晶質のＢＳＴ膜１０８ｂのみを除去する（図２（Ａ）参照）。このときのエッチング液としては、結晶質に対するエッチレートよりも非晶質に対するエッチレートが高いものであれば使用できるが、この実施の形態では１水素２フッ化アンモニウム水溶液を使用する。
【００３６】
図４は、ＢＳＴ膜のエッチング液として１水素２フッ化アンモニウム水溶液を使用した場合のエッチレートを示すグラフであり、横軸は１水素２フッ化アンモニウム濃度、縦軸はエッチレートを示している。
【００３７】
同図に示したように、１水素２フッ化アンモニウムをエッチング液として使用した場合には、濃度に拘わらず、結晶質に対するエッチレート（符号ａ参照）よりも非晶質に対するエッチレート（符号ｂ参照）の方が高くなる。
【００３８】
図５は、ＢＳＴ膜のエッチング液として１水素２フッ化アンモニウム水溶液を使用した場合の、結晶質に対するエッチレートと非晶質に対するエッチレートとの比を示すグラフであり、横軸は１水素２フッ化アンモニウム濃度、縦軸はエッチレートの比を示している。
【００３９】
同図からわかるように、エッチング液として１水素２フッ化アンモニウム水溶液を用いることにより、非晶質に対するエッチレートを結晶質に対するエッチレートの３倍以上にすることができる。そして、これにより、非晶質のＢＳＴ膜１０８ｂを除去するときに、結晶質のＢＳＴ膜１０８ｃへのエッチング液の染み込み長さを、ＢＳＴ膜１０８の膜厚の１／３未満に抑制することができる。
【００４０】
▲６▼続いて、例えばＲＩＥ法等によって、ＳｉＮ膜１０５のうち露出している領域のみを除去する（図２（Ｂ）参照）。
【００４１】
▲７▼そして、例えばＣＶＤ法等を用いて、全面に、層間絶縁膜としてのＳｉＯ2 膜１１１を形成する（図２（Ｃ）参照）。
【００４２】
▲８▼最後に、このＳｉＯ2 膜１１１に、通常のフォトリソグラフィー技術等を用いて、コンタクトホール１１２およびスルーホール１１３を形成する。そして、例えばスパッタリング法を用いて全面にポリシリコンを堆積した後、通常のフォトリソグラフィー等を用いてパターニングすることにより、層間配線部１１４，１１５および配線パターン１１６，１１７を形成する。
【００４３】
なお、ここでは、ＳｉＮ膜１０５を除去した後でコンタクトホール１１２を形成することとしたが（上記工程▲６▼、▲８▼参照）、コンタクトホール１１２を形成するためのエッチングの際に、ＳｉＮ膜１０５にも開口を形成することとしてもよい。
【００４４】
このように、この実施の形態では、非晶質のＢＳＴ膜１０８ｂ上に上部電極１１０を形成した後でランプ加熱を行うことにより、この上部電極１１０と接するＢＳＴ膜のみを結晶化することにし、且つ、その後のエッチング工程で１水素２フッ化アンモニウム水溶液を用いたウエットエッチングを行うこととした。そして、これにより、非晶質のＢＳＴ膜１０８ｂ（すなわち上部電極１１０が形成されていない領域のＢＳＴ膜）のみを選択性良く除去することができる。
【００４５】
また、キャパシタが形成されない領域のＢＳＴ膜を完全に除去することができるので、寄生容量の発生を防止する上でも有効である。
【００４６】
第２の実施の形態
次に、この発明の第２の実施の形態にかかる製造方法について、図６および図７を用いて説明する。
【００４７】
図６および図７は、この実施の形態に係るＤＲＡＭの製造方法を概略的に示す断面工程図である。
【００４８】
▲１▼まず、第１の実施の形態の場合と同様にして、シリコンウェハ６０１の表面に、素子分離膜としてのＳｉＯ2 膜６０２、拡散層６０３、層間絶縁膜としてのＳｉＯ2 膜６０４および非晶質ＳｉＮ膜６０５を順次形成し、さらに、ＳｉＯ2 膜６０４およびＳｉＮ膜６０５に通常のフォトリソグラフィー技術等を用いてコンタクトホール６０６を形成する。そして、第１の実施の形態と同様の構成の層間配線部６０７ａおよび導電層６０７ｂを形成することにより、下部電極６０７を得る。
【００４９】
次に、第１の実施の形態と同様にして、下部電極６０７と接する領域が結晶質で他の領域が非晶質領域のＢＳＴ膜６０８を形成し、さらに、第１の実施の形態と同様の構成の上部電極６０９を形成する。そして、第１の実施の形態と同様のランプ加熱を行うことにより、上部電極６０９と接する領域６０８ａが結晶質で他の領域６０８ｂが非晶質のＢＳＴ膜６０８を得る。
【００５０】
そして、全面に、ＳｉＯ2 膜６１０を形成する（図６（Ａ）参照）。
【００５１】
▲２▼続いて、例えば通常のドライエッチング技術等を用いて、ＢＳＴ膜６０８の非晶質のＢＳＴ膜６０８ｂの一部が露出するように、貫通孔６１１を形成する（図６（Ｂ）参照）。
【００５２】
▲３▼次に、ウエットエッチングにより、非晶質のＢＳＴ膜６０８ｂの露出部分を除去する（図６（Ｃ）参照）。この実施の形態でも、エッチング液としては、例えば１水素２フッ化アンモニウム水溶液を使用することができる。
【００５３】
▲４▼その後、通常のドライエッチング技術等を用いて、非晶質ＳｉＮ膜６０５の露出部を除去した後、さらに、ＳｉＯ2 膜６１０をすべて取り除く（図７（Ａ）参照）。
【００５４】
▲５▼そして、例えばＣＶＤ法等を用いて、全面に、層間絶縁膜としてのＳｉＯ2 膜６１２を形成する（図７（Ｂ）参照）。
【００５５】
▲６▼最後に、このＳｉＯ2 膜６１２に、通常のフォトリソグラフィー技術等を用いて、コンタクトホール６１３およびスルーホール６１４を形成する。そして、例えばスパッタリング法を用いて全面にポリシリコンを堆積した後、通常のフォトリソグラフィー等を用いてパターニングすることにより、層間配線部６１５，６１６および配線パターン６１７，６１８を形成する。
【００５６】
このように、この実施の形態でも、非晶質のＢＳＴ膜６０８ｂ上に上部電極６１０を形成した後でランプ加熱を行うことにより、この上部電極６０９と接するＢＳＴ膜のみを結晶化することにし、且つ、その後のエッチング工程で１水素２フッ化アンモニウム水溶液を用いたウエットエッチングを行うこととした。このため、この実施の形態では、所望の領域のＢＳＴ膜６０８ｂのみを簡単な工程で除去することができる。
【００５７】
第３の実施の形態
次に、この発明の第３の実施の形態にかかる製造方法について、図８および図９を用いて説明する。
【００５８】
図８および図９は、この実施の形態に係るＤＲＡＭの製造方法を概略的に示す断面工程図である。
【００５９】
▲１▼まず、上述の各実施の形態の場合と同様にして、シリコンウェハ８０１の表面に、素子分離膜としてのＳｉＯ2 膜８０２、拡散層８０３、層間絶縁膜としてのＳｉＯ2 膜８０４および非晶質ＳｉＮ膜８０５を順次形成し、さらに、ＳｉＯ2 膜８０４およびＳｉＮ膜８０５に通常のフォトリソグラフィー技術等を用いてコンタクトホール８０６を形成する。そして、第１の実施の形態と同様の構成の、層間配線部８０７ａと導電層８０７ｂを形成することにより、下部電極８０７を得る。
【００６０】
次に、例えばＣＶＤ法または反応性スパッタリング法等を用いて、全面に、例えば厚さが２０〜１００ｎｍのＢＳＴ膜８０８を形成する。この実施の形態では、堆積温度を５００℃以上とすることにより、このＢＳＴ膜８０８を結晶で形成する。
【００６１】
続いて、例えばスパッタリング法またはＣＶＤ法等を用いて、このＢＳＴ膜８０８の全面に、Ｒｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 、Ｐｔの少なくとも一種類以上の層８０９を、全体としての厚さが例えば３０〜２００ｎｍとなるように形成する。
【００６２】
そして、例えばＣＶＤ法等により、全面にＳｉＯ2 層８１０を形成する（図８（Ａ）参照）。
【００６３】
▲２▼次に、通常のパターニング技術等を用いて、層８０９，８１０をパターニングすることにより、上部電極８１１とマスクパターン８１２とを形成する（図８（Ｂ）参照）。
【００６４】
▲３▼その後、全面に、例えばＡｒイオンを、例えば加速電圧１０〜２０ｋＶ、ドーズ量１×１０13〜１×１０15で注入する。これにより、ＢＳＴ膜８０８の露出領域にイオン衝撃を与えて非晶質化し、非晶質領域８０８ａを形成することができる（図８（Ｃ）参照）。
【００６５】
▲４▼そして、ウエットエッチングにより、ＢＳＴ膜８０８の非晶質領域８０８ａのみを除去する（図９（Ａ）参照）。この実施の形態でも、エッチング液としては、結晶質に対するエッチレートよりも非晶質に対するエッチレートが高いものであれば使用でき、例えば１水素２フッ化アンモニウム水溶液を使用することができる。
【００６６】
▲５▼続いて、ＲＩＥ等により、ＳｉＮ膜８０５を除去する（図９（Ｂ）参照）。
【００６７】
▲６▼その後、マスクパターン８１２を除去した後、層間絶縁膜としてのＳｉＯ2 膜８１３を形成する。そして、第１の実施の形態と同様、このＳｉＯ2 膜８１３にコンタクトホール８１４およびスルーホール８１５を形成した後、層間配線部８１６，８１７および配線パターン８１８，８１９を形成する（図９（Ｃ）参照）。
【００６８】
なお、ここでは、ＳｉＮ膜８０５を除去した後でコンタクトホール８１４を形成することとしたが（上記工程▲６▼、▲８▼参照）、コンタクトホール８１４を形成するためのエッチングの際に、ＳｉＮ膜８０５にも開口を形成することとしてもよい。
【００６９】
このように、この実施の形態では、結晶質のＢＳＴ膜８０８の所定領域にＡｒイオンを注入することによって非晶質化し、且つ、その後のエッチング工程で１水素２フッ化アンモニウム水溶液を用いたウエットエッチングを行うこととした。このため、この実施の形態では、ＢＳＴ膜８０８の非晶質領域８０８ａのみを選択性良く除去することができる。
【００７０】
また、キャパシタが形成されない領域のＢＳＴ膜を完全に除去することができるので、寄生容量の発生を防止する上でも有効である。
【００７１】
第４の実施の形態
次に、この発明の第３の実施の形態にかかる製造方法について、図１０および図１１を用いて説明する。
【００７２】
図１０および図１１は、この実施の形態に係るＤＲＡＭの製造方法を概略的に示す断面工程図である。
【００７３】
▲１▼まず、上述の各実施の形態の場合と同様にして、シリコンウェハ１００１の表面に、素子分離膜としてのＳｉＯ2 膜１００２、拡散層１００３、層間絶縁膜としてのＳｉＯ2 膜１００４および非晶質ＳｉＮ膜１００５を順次形成し、さらに、ＳｉＯ2 膜１００４およびＳｉＮ膜１００５に通常のフォトリソグラフィー技術等を用いてコンタクトホール１００６を形成する。そして、第１の実施の形態と同様の構成の、層間配線部１００７ａと導電層１００７ｂを形成することにより、下部電極１００７を得る。
【００７４】
次に、第３の実施の形態と同様の結晶質のＢＳＴ膜１００８を形成する。さらに、例えばスパッタリング法またはＣＶＤ法等を用いて、このＢＳＴ膜１００８の全面に、Ｒｕ、ＲｕＯ2 、Ｉｒ、ＩｒＯ2 、Ｐｔの少なくとも一種類以上の層を全体としての厚さが例えば３０〜２００ｎｍとなるように形成し、その後でパターニングすることにより、第１の実施の形態と同様の上部電極１００９を形成する。
【００７５】
そして、例えばＣＶＤ法等により、全面にＳｉＯ2 層１０１０を形成する（図１０（Ａ）参照）。
【００７６】
▲２▼次に、通常のドライエッチング技術等を用いて、ＢＳＴ膜１００８の一部領域が露出するように、貫通孔１０１１を形成する（図１０（Ｂ）参照）。
【００７７】
▲３▼その後、全面に、例えばＡｒイオンを、例えば加速電圧１０〜２０ｋＶ、ドーズ量１×１０13〜１×１０15で注入する。これにより、ＢＳＴ膜１００８の露出領域にイオン衝撃を与えて非晶質化することができる。
【００７８】
そして、ウエットエッチングにより、ＢＳＴ膜１００８の非晶質領域のみを除去する（図１０（Ｃ）参照）。この実施の形態でも、エッチング液としては、例えば１水素２フッ化アンモニウム水溶液を使用することができる。
【００７９】
▲４▼続いて、ＲＩＥ等によりＳｉＮ膜１００５を除去し、さらに、ＳｉＯ2 膜１０１０をすべて取り除く（図１１（Ａ）参照）。
【００８０】
▲５▼その後、全面に層間絶縁膜としてのＳｉＯ2 膜１０１１を形成する（図１１（Ｂ）参照）。
【００８１】
▲６▼最後に、このＳｉＯ2 膜１０１１に、通常のフォトリソグラフィー技術等を用いて、コンタクトホール１０１２およびスルーホール１０１３を形成する。そして、例えばスパッタリング法を用いて全面にポリシリコンを堆積した後、通常のフォトリソグラフィー等を用いてパターニングすることにより、層間配線部１０１４，１０１５および配線パターン１０１６，１０１７を形成する。
【００８２】
このように、この実施の形態では、結晶質のＢＳＴ膜１００８の所定領域にＡｒイオンを注入することによって非晶質化し、且つ、その後のエッチング工程で１水素２フッ化アンモニウム水溶液を用いたウエットエッチングを行うこととした。このため、この実施の形態では、所望の領域のＢＳＴ膜のみを簡単な工程で除去することができ
る。
【００８３】
【発明の効果】
以上詳細に説明したように、この発明によれば、半導体装置に形成されるキャパシタの誘電体膜を、ウエットエッチングを用いて容易に且つ精度良く除去することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の製造方法を概略的に示す断面工程図である。
【図２】第１の実施の形態に係る半導体装置の製造方法を概略的に示す断面工程図である。
【図３】第１の実施の形態における、ランプ加熱の処理時間と誘電体膜の結晶化の進行速さとの関係を示すグラフである。
【図４】第１の実施の形態の効果を説明するためのグラフである。
【図５】第１の実施の形態の効果を説明するためのグラフである。
【図６】第２の実施の形態に係る半導体装置の製造方法を概略的に示す断面工程図である。
【図７】第２の実施の形態に係る半導体装置の製造方法を概略的に示す断面工程図である。
【図８】第３の実施の形態に係る半導体装置の製造方法を概略的に示す断面工程図である。
【図９】第３の実施の形態に係る半導体装置の製造方法を概略的に示す断面工程図である。
【図１０】第４の実施の形態に係る半導体装置の製造方法を概略的に示す断面工程図である。
【図１１】第４の実施の形態に係る半導体装置の製造方法を概略的に示す断面工程図である。
【図１２】従来の半導体装置の要部構造を概略的に示す断面図である。
【符号の説明】
１０１  シリコンウェハ
１０２，１０４，１１１  ＳｉＯ2 膜
１０３  拡散層
１０５  ＳｉＮ膜
１０６，１１２  コンタクトホール
１０７  下部電極
１０７ａ，１１４，１１５  層間配線部
１０７ｂ  導電層
１０８  ＢＳＴ（チタン酸バリウムストロンチウム）膜
１０８ａ  結晶質のＢＳＴ膜
１０８ｂ  非晶質のＢＳＴ膜
１１０  上部電極
１１３  スルーホール
１１６，１１７  配線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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