(57)【特許請求の範囲】
【請求項１】
外部クロックを反転させる第１反転手段と、
前記第１反転手段の出力信号を反転させる第２反転手段と、
前記第２反転手段の出力信号を遅延させる遅延手段と、
複数個のＣＡＳ待ち時間情報信号を受けて論理演算を実行することにより、前記複数個のＣＡＳ待ち時間情報信号がいずれも非活性状態の場合に第１制御信号を活性化し、前記複数個のＣＡＳ待ち時間情報信号のいずれかが活性状態の場合に第２制御信号を活性化する第１論理手段と、
前記第１制御信号の活性化に応答して前記遅延手段の出力信号を伝達する第１スイッチング手段と、
前記第２制御信号の活性化に応答して前記第２反転手段の出力信号を伝達する第２スイッチング手段と、
前記第１スイッチング手段及び前記第２スイッチング手段のいずれかを通して伝達された信号と、前記第１反転手段の出力信号とに対して論理演算を施して内部クロックを出力する第２論理手段と、
を含み、
前記第１論理手段は、
前記入力信号に対してＮＯＲ演算動作を施して前記第１制御信号を出力するＮＯＲゲートと、
前記第１制御信号を反転させて前記第２制御信号を出力するインバータと、
を含み、
前記第２論理手段は、
前記第１スイッチング手段及び前記第２スイッチング手段のいずれかを通して伝達された信号を反転させるインバータと、
前記インバータの出力信号と前記第１反転手段の出力信号とに対してＮＡＮＤ演算を施して前記内部クロックを出力するＮＡＮＤゲートと、
を含む
ことを特徴とする同期式メモリ装置の内部クロック発生器。
【請求項２】
前記遅延手段は、直列連結された偶数個のインバータを含む
ことを特徴とする請求項１に記載の同期式メモリ装置の内部クロック発生器。
【請求項３】
前記第１スイッチング手段は、前記第１制御信号が論理“ハイ”である場合に、前記遅延手段の出力信号を伝達する
ことを特徴とする請求項１に記載の同期式メモリ装置の内部クロック発生器。
【請求項４】
前記第１スイッチング手段は、トランスミッションゲートからなる
ことを特徴とする請求項３に記載の同期式メモリ装置の内部クロック発生器。
【請求項５】
前記第２スイッチング手段は、前記第２制御信号が論理“ハイ”である場合に、前記第２反転手段の出力信号を伝達する
ことを特徴とする請求項１に記載の同期式メモリ装置の内部クロック発生器。
【請求項６】
前記第２スイッチング手段は、トランスミッションゲートからなる
ことを特徴とする請求項５に記載の同期式メモリ装置の内部クロック発生器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式メモリ装置の内部クロック発生器に関する。
【０００２】
【従来の技術】
メモリ装置、特にＤＲＡＭには、非同期式のＤＲＡＭと同期式のＤＲＡＭ(以下、ＳＤＲＡＭという)とがある。ＳＤＲＡＭでは、内部の信号が外部のＣＰＵから入力される外部クロックに同期して動作する。すなわち、ＳＤＲＡＭは、外部クロックを受けて一定のパルス幅を有する内部クロックを発生し、ＳＤＲＡＭ内部の各種の信号を該内部クロックに同期して動作させる。
【０００３】
図１は、ＳＤＲＡＭにおける従来の内部クロック発生器の回路を示す図である。
【０００４】
図１に示す従来の内部クロック発生器は、外部のＣＰＵから入力される外部クロックを反転させるインバータ11と、インバータ11の出力を遅延させる遅延部1と、インバータ11の出力と遅延部1の出力とにＮＡＮＤ演算を施して内部クロック(Pclock)を出力するＮＡＮＤゲート(ＮＤ1)とを含む。ここで、遅延部1は複数かつ偶数個のインバータ(12乃至17)を含む。出力信号である内部クロック(Pclock)の位相は、入力信号である外部クロック(Clock)の状態に応じて決定される。
【０００５】
図２及び図３は、図１の動作タイミング図であり、図２は外部クロック(Clock)の周期が長い場合を示したものであり、図３は外部クロック(Clock)の周期が短い場合を示したものである。
【０００６】
図４は、ＳＤＲＡＭにおいて内部クロックを用いる回路の例を示したものである。図４を参照しながら、図１に示す従来の内部クロック発生器の問題点を説明する。
【０００７】
図４に示す回路において、内部クロック(Pclock)が論理”ハイ”になると、入力信号(Input)がトランスミッションゲート(ＴＭ１)を通してラッチ3に格納され、内部クロック(Pclock)が論理"ロー"になると、ラッチ3に格納された信号がトランスミッションゲート(ＴＭ２)を通してラッチ5に格納され出力信号(Output)として出力される。入力信号(Input)が出力信号(Output)として正確に伝達されるためには、内部クロック(Pclock)のパルス幅が図４で用いられるトランジスタの入出力反応時間より大きくなければならない。しかしながら、従来の内部クロック発生器では、図３のタイミング図から分かるように、入力信号の外部クロック(Clcok)の周期が短くなると、出力信号である内部クロック(Pclock)の"ロー"パルス幅が小さくなる。そして、外部クロック(Clock)の周期が非常に短くなると、内部クロック(Pclock)の"ロー"パルス幅がなくなることになる。
【０００８】
以上のように、従来の内部クロック発生器には、内部クロック(Pclock)の"ロー"パルス幅が図４で用いられるトランジスタの入出力反応時間より小さくなる場合、入力信号(Input)が出力信号(Output)として正確に伝達されず、誤動作が発生するという問題点がある。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の事情に鑑みてなされたものであり、外部クロックの周期に応じて内部クロックのパルス幅を調節し得る同期式メモリ装置の内部クロック発生器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記目的を達成するため、本発明の同期式メモリ装置の内部クロック発生器は、外部クロックを反転させる第１反転手段と、前記第１反転手段の出力信号を反転させる第２反転手段と、前記第２反転手段の出力信号を遅延させる遅延手段と、複数個のＣＡＳ待ち時間情報信号を受けて論理演算を実行することにより、前記複数個のＣＡＳ待ち時間情報信号がいずれも非活性状態の場合は第１制御信号を活性化し、前記複数個のＣＡＳ待ち時間情報信号のいずれかが活性状態の場合は第２制御信号を活性化する第１論理手段と、前記第１制御信号の活性化に応答して前記遅延手段の出力信号を伝達する第１スイッチング手段と、前記第２制御信号の活性化に応答して前記第２反転手段の出力信号を伝達する第２スイッチング手段と、前記第１スイッチング手段及び前記第２スイッチング手段のいずれかを通して伝達された信号と、前記第１反転手段の出力信号とに対して論理演算を施して内部クロックを出力する第２論理手段とを含み、前記第１論理手段は、前記入力信号に対してＮＯＲ演算動作を施して前記第１制御信号を出力するＮＯＲゲートと、前記第１制御信号を反転させて前記第２制御信号を出力するインバータとを含み、前記第２論理手段は、前記第１スイッチング手段又は前記第２スイッチング手段を通して伝達された信号を反転させるインバータと、前記インバータの出力信号及び前記第１反転手段の出力信号に対してＮＡＮＤ演算を施して前記内部クロックを出力するＮＡＮＤゲートとを含むことを特徴とする。
【００１１】
本発明の好適な実施の形態によれば、例えば、前記遅延部は直列連結された偶数個のインバータを含む。また、例えば、前記第１スイッチング部は、前記第１制御信号が論理"ハイ"である場合に、前記遅延部の出力信号を伝達する。また、例えば、前記第１スイッチング部は、トランスミッションゲートからなる。また、例えば、前記第２スイッチング部は、前記第２制御信号が論理"ハイ"である場合に、前記第２反転部の出力信号を伝達する。また、例えば、前記第２スイッチング部は、トランスミッションゲートからなる。また、例えば、前記第１論理部は、前記入力信号を受けてＮＯＲ演算を行い前記第１制御信号を出力するＮＯＲゲートと、前記第１制御信号を反転させて前記第２制御信号を出力するインバータとを含む。また、例えば、前記第２論理部は、前記第１スイッチング部及び前記第２スイッチング部のうち選択された何れか一つを通して伝達された信号を反転させるインバータと、前記インバータの出力信号及び前記第１反転部の出力信号を受けてＮＡＮＤ動作を行い前記内部クロックを出力するＮＡＮＤゲートとを含む。
【００１２】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１３】
図５は、本発明の好適な実施の形態に係るＳＤＲＡＭの内部クロック発生器の回路を示す図である。なお、この内部クロック発生器は、ＳＤＲＡＭのみならず、他の半導体装置にも適用可能である。
【００１４】
図５に示すように、本発明の好適な実施の形態に係る内部クロック発生器は、外部のＣＰＵから入力される外部クロック(Clock)を反転させる第１反転部I14と、第１反転部I14の出力信号を反転させる第２反転部I15と、第２反転部I15の出力信号を遅延させる遅延部7と、第１制御信号(CONT1)に応答して遅延部7の出力信号を伝達する第１スイッチング部9と、第２制御信号(CONT2)に応答して第２反転部I15の出力信号を伝達する第２スイッチング部11と、外部から入力される入力信号(CASL3,CASL4)を受けて論理演算を実行し第１及び第２制御信号(CONT1,CONT2)を出力する第１論理部13と、第１スイッチング部9及び第２スイッチング部11のうち選択された何れか一つを通して伝達された信号と第１反転部I14の出力信号を受けて論理演算を実行して内部クロック(Pclock)を出力する第２論理部15とを含む。
【００１５】
第１及び第２反転部I14,I15は、インバータで構成されている。遅延部7は、直列連結された偶数個（図示の例では４つ）のインバータ(I16乃至I19)を含んでいる。第１及び第２スイッチング部9,11は、トランスミッションゲート(TM1,TM2)で構成されている。第１論理部13は、外部から入力される前記第１及び第２入力信号(CASL3,CASL4)を受けてＮＯＲ演算を実行して第１制御信号(CONT1)を出力するＮＯＲゲート(NR1)と、ＮＯＲゲート(NR1)の出力を反転させて第２制御信号(CONT2)を出力するインバータI20とを含む。第２論理部15は、第１及び第２制御信号(CONT1,CONT2)により第１及び第２スイッチング部9,11のうち選択された何れか一つを通して伝達された信号を反転させるインバータI21と、インバータI21の出力信号及び第１反転部I14の出力信号を受けてＮＡＮＤ演算を実行し内部クロック(Pclock)を出力するＮＡＮＤゲート(ND2)とを含む。
【００１６】
外部から入力される第１及び第２入力信号(CASL3,CASL4)は、この例では、ＣＡＳ(Column Address Strobe)待ち時間(Latency)情報である。例えば、ＳＤＲＡＭが読出命令を受けた後、外部クロック(Clock)の３番目の立上がりエッジでデータが出力される場合、ＣＡＳ待ち時間情報は３である。このＣＡＳ待ち時間は、使用者が如何なる周期を有する外部クロックを用いるかにより決定される。
【００１７】
図６は、図５に示す回路の動作タイミング図である。以下、図６を参照しながら図５に示す内部クロック発生器の動作を説明する。ＣＡＳ待ち時間情報が入力されない場合、すなわち第１及び第２入力信号(CASL3,CASL4)が論理"ロー"である場合、第１論理部13の出力信号である第１及び第２制御信号(CONT1,CONT2)は、それぞれ論理"ハイ"及び論理"ロー"になる。従って、第１スイッチング部9がターンオンされ、第２スイッチング部11がターンオフされる。この場合、外部クロック(Clock)が入力されると、外部クロック(Clock)が第１反転部I14を通して反転され、その反転されたクロックが第２論理部15のＮＡＮＤゲート(ND2)の１つの入力端子に入力される一方、その反転されたクロックが第２反転部I15、遅延部7、第１スイッチング部9、第２論理部15のインバータI21を通して所定の時間だけ遅延された後、ＮＡＮＤゲート(ND2)の他の入力端子に入力される。従って、ＮＡＮＤゲート(ND2)が２つの入力端子に入力される信号を受けてＮＡＮＤ演算を実行して図６のタイミング図に示されたように、"ロー"パルス幅の短い内部クロック(Pclock1)を出力する。
【００１８】
ＣＡＳ待ち時間情報が入力される場合、すなわち第１入力信号(CASL3)又は第２入力信号(CASL4)が論理"ハイ"である場合は、第１論理部13の出力信号である第１及び第２制御信号(CONT1,CONT2)がそれぞれ論理"ロー"及び論理"ハイ"になる。従って、第１スイッチング部9がターンオフされ、第２スイッチング部11がターンオンされる。この場合、外部クロック(Clock)が入力されると、外部クロック(Clock)が第１反転部I14を通して反転され、その反転されたクロックが第２論理部15のＮＡＮＤゲート(ND2)の１つの入力端子に入力される一方、その反転されたクロックが第２反転部I15、第２スイッチング部11及び第２論理部15のインバータI21を通してＮＡＮＤゲート(ND2)の他の入力ポートに入力される。この場合は、クロックが遅延部7を通らないので、図６のタイミング図に示されたように、"ロー"パルス幅の長い内部クロック(Pclock2)を出力する。
【００１９】
【発明の効果】
本発明によれば、外部クロックの周期に応じて内部クロックのパルス幅が調節することができる。したがって、例えば、外部クロックの周期が短い場合にも"ハイ"パルス幅と"ロー"パルス幅が略同一の内部クロックを発生させることができる。これにより、同期式メモリ装置の誤動作を防止することができる。
【００２０】
【図面の簡単な説明】
【図１】ＳＤＲＡＭにおける従来の内部クロック発生器の回路図である。
【図２】外部クロックの周期が長い場合の図１の動作タイミング図である。
【図３】外部クロックの周期が短い場合の図１の動作タイミング図である。
【図４】ＳＤＲＡＭにおいて内部クロックを用いる回路の例を示した図面である。
【図５】本発明の好適な実施の形態に係るＳＤＲＡＭの内部クロック発生器の回路図である。
【図６】図５に示す回路の動作タイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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