(57)【特許請求の範囲】
【請求項１】
ＭＰＥＧ圧縮アルゴリズムのそれぞれＩ，Ｐおよび選択的なＢ−画像の伸張段を有するＭＰＥＧ−２復号器の必要なビデオメモリを低減するとともに、これらの画像に関連するデータが、前記ビデオメモリの中に組織されたそれぞれのバッファの中に格納されるＭＰＥＧ−２復号方法において、
前記ＭＰＥＧ−２伸張の後で、前記ビデオメモリバッファの中に関連するデータを格納する前に、前記伸張された画像データを逆離散余弦変換して得られたｎ＊ｍ画素の各ブロックの変動を推定し、多重レベルの適応量子化器を形成するための一組の係数に各ブロックの変動の値を乗算し、適応パルス符号変調技術（ＡＤＰＣＭ）に従って、各ブロックの第１の画素をｐビット数でコード化し、前記変動の推定値をｎ−ｈビット数、すなわちこの場合、ｈは、ゼロより大きい整数であるｎ−ｈビット数でコード化し、さらに、前記第１の画素に続く他の各画素と前記ブロックの全ての画素の平均値との間の差分をｐ−ｋビット数、すなわちこの場合、ｋはゼロより大きい整数であるｐ−ｋビット数でコード化することによって、少なくとも前記ＩおよびＰ画像を再圧縮し、
そのようにコード化された再圧縮ＩおよびＰ画像に関連するデータをビデオメモリの前記それぞれのバッファの中に格納し、
前記再圧縮ＩおよびＰイメージの画素に関連する前記格納されたデータを復号し、適応パルス符号変調技術（ＡＤＰＣＭ）に従って前記イメージを伸張し、それらをディスプレイユニットに向けることを有することを特徴とするＭＰＥＧ−２復号方法。
【請求項２】
ｎ＊ｍ画素の各ブロックを（ｎ／２）＊ｍ画素の２つのサブブロックに細分割し、前記サブブロックに対して、前記ＡＤＰＣＭ再圧縮および伸張を実行することを有することを特徴とする請求項１に記載のＭＰＥＧ−２復号方法。
【請求項３】
制御バスとデータバスとを介してビデオデータがビデオ復号器の“コア”の外にあるそれぞれのＲＡＭバッファの中で書き込まれ読み出される制御バスとデータバスとをインタフェースするＭＰＥＧ−２ビデオ復号器であって、
前記“コア”は、データ獲得と外部ＤＲＡＭメモリの第１のバッファへの書き込みのための“第１の先入れ先出し”（FIFO）バッファと、制御器によって同期させられた開始コード検出回路（START CODE DETECTOR ）と、オンスクリーンディスプレイデータ（OSD ）のための双方向バッファ（I/O UNIT）と、圧縮されたデータ入力ストリーム（BIT STREAM）の可変長復号器（VLD ）と、“ランレングス”復号器、逆量子化回路、逆離散余弦変換プロセッサ、“予測値”発生回路、ディスプレイユニットの上流の現在のＢ−画像のための“ラスタ走査へのマクロブロック走査”変換回路を有し、可変長復号器によって復号化されたデータのＭＰＥＧ伸張ブロック（パイプライン−ＲＬＤ、Ｉ＿ＱＵＡＮＴ、Ｉ＿ＤＣＴ、予測器構造）とを有する復号器において、
伸張されたＩおよびＰ画像を再圧縮でき、前記外部メモリのそれぞれのバッファの中に格納されるべき関連するデータをコード化することができる差分型の適応差分パルス符号変調による符号化および再圧縮回路（ＡＤＰＣＭエンコーダ）と、
ＩおよびＰ画像に関連する復号化され伸張されたデータのストリームを発生する前記外部メモリのそれぞれのバッファから読み出された前記再圧縮ＩおよびＰ画像に関連する格納データを復号化及び伸張する復号化および伸張回路（ＡＤＰＣＭデコーダ）と、
Ｂ−画像の動き補償および“ラスタ走査へのマクロブロック”変換の手段とを有することを特徴とするＭＰＥＧ−２ビデオ復号器。
【請求項４】
前記再圧縮および符号化回路（ＡＤＰＣＭエンコーダ）は、前記ＭＰＥＧ伸張ブロックによって生成された伸張Ｉ＿ＤＣＴデータのブロックの獲得のためのバッファ（BLOCK BUFFER）と、
前記バッファ（BLOCK BUFFER）に記憶されている信号のエネルギを推定することができ、前記メモリのそれぞれのバッファの中に格納されるべきＩ＿ＤＣＴデータのブロックの画素値の前記変動のデジタル値を発生することができる回路（VARIANCE ESTIMATOR：変動推定器）と、
前記メモリから読み取られた変動の前記デジタル値によって選択された複数の予め確立されたデジタル値(ROM, PLA）を格納するためのプログラマブル手段と、
変動の現在値によって選択されたデジタル値によって条件付けられた多重レベル量子化回路（QUANTIZER ）と、
前記Ｉ＿ＤＣＴ伸張データブロックのストリームを第１の入力を介して受けることができ、予測値を第２の入力を介して受けることができ、前記多重レベル量子化回路（QUANTIZER ）に入力されるデータのストリームを出力することができる差分回路（−）と、
前記量子化回路の出力ストリームを入力として受け取ることができるところの、それぞれのメモリバッファの中のＡＤＰＣＭ再圧縮データを書き込む書き込みコード化回路（CODER ）と、
伸張されたＩ＿ＤＣＴデータストリームを第１の入力を介して受け取り、発生された予測値を第２の入力を介して受け取るマルチプレクサ（MUX ）、前記量子化回路の出力を第１の入力を介して受け取り、前記マルチプレクサ（MUX ）の出力を第２の入力を介して受け取り、合計されたデータのストリームを出力する加算器（＋）、その出力が前記差分回路（−）および前記マルチプレクサ（MUX ）の第２の入力に供給され、前記予測値を発生する回路（COEFF）が直列に後続するとともに、前記加算器（＋）によって生成された合計されたデータの前記ストリームを入力を介して受け取る制限回路（LIM ０−２５５）を有する前記予測値の発生回路とを有することを特徴とする請求項３によるＭＰＥＧ−２ビデオ復号器。
【請求項５】
前記プログラマブル手段（ROM, PLA）は、読み取り専用メモリ（ROM ）によって構成されていることを特徴とする請求項４に記載のＭＰＥＧ−２ビデオ復号器。
【請求項６】
前記プログラマブル記憶手段は、プログラマブルロジックアレイ（PLA ）によって構成されていることを特徴とする請求項４に記載のＭＰＥＧ−２ビデオ復号器。
【請求項７】
ＡＤＰＣＭ再圧縮データの一部分を復号器の中に記憶するための手段を有することを特徴とする請求項４に記載のＭＰＥＧ−２ビデオ復号器。
【請求項８】
前記記憶手段は、１９４，４００ビット容量のＲＡＭメモリによって構成されていることを特徴とする請求項７に記載のＭＰＥＧ−２ビデオ復号器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＰＥＧ圧縮アルゴリズムの使用に基づく集積ビデオ復号器に関し、特に、必要量が低減されたビデオメモリを具備するＭＰＥＧ−２と呼ばれるＭＰＥＧ−１標準の第２およびそれより進歩したバージョンによる集積ビデオ復号器に関する。
【０００２】
【従来の技術】
ＭＰＥＧ−１標準は、デジタル型の記憶支援体、例えばＣＤ−ＲＯＭ、の上にビデオ情報を格納および検索する効果的な方法を実行する産業の必要性に応じて開発された。もちろん、ＭＰＥＧ−１標準は、ＤＡＴ、ウインチェスタディスク、光ディスク、およびＩＳＤＮとＬＡＮネットワークのような類似の支援体の上にデータを効果的に格納するための強力なツールである。この標準のより効果的なバージョンで、いわゆるＭＰＥＧ−２は、デジタルビデオ伝送応用の分野におけるビットレートの必要性に支援されて開発された。その標準は、一般に、約１５Ｍｂｐｓまでに、完全にインターレースされ、ＴＶ解像度の画像を圧縮するデジタルＴＶシステムに対して受け入れられた。
【０００３】
ＭＰＥＧ−２標準の特別なバージョンは、未来世代のＨＤＶＴシステムにおいて使用されることが期待されている。
このＭＰＥＧ標準は、以前の国際標準、例えばＣＣＩＴＴ動作ベクトル決定アルゴリズム（motion vectors determination algorithm）Ｈ．２６１および静止画像の符号化に対するＩＳＯＪＰＥＧ委員会のＩＳＯ１０９１８標準によって規定された重要なアルゴリズムと基準とを組み込みおよび利用している。実行技術の異なる徹底した説明、および、ＭＰＥＧ標準による圧縮されたビデオ画像に関するデータの関係する符号化と復号化システムと同様に、ＭＰＥＧ標準（１および２）は、この主題に関する多くの論文および報告に記載されており、そのうちには次のようなものがある。
【０００４】
−国際ＩＳＯ／ＩＥＣＤＩＳ１３８１８−２“情報技術−動画および関連した音声情報の一般的な符号化”
−Leonardo Chiariglioneによる“ＭＰＥＧ符号化および移送システム”、デジタルテレビジョンの放送−処理
−Didier J. Le Gall による“ＭＰＥＧビデオ圧縮アルゴリズム”、信号処理画像通信、Elsevier Science Publishers B.V., Vol. 4, No. 2,April 1992
−要約雑誌Ｎｏ．１９９５／０１２、電子工学部門、Institute of Electrica    l Engineers −ロンドン、“ＭＰＥＧ−２−何がそうで何がそうでないのか”についての討論会
−“ＭＰＥＧ圧縮アルゴリズムの外観”SGS-THOMSON MICROELECTRONICS (An 5    29/0294)によって公表された技術ノート
−データシート“ＳＴｉ３５００Ａ”SGS-THOMSON MICROELECTRONICSのデータシート
−“ＳＴｉ３５２０Ａ−ＭＰＥＧ音響／ＭＰＥＧ−２ビデオ集積復号器のための先行情報”（１９９５年６月）
【０００５】
ここでは図１として再現されている SGS-THOMSON MICROELECTRONICS によって市場で売られているＭＰＥＧ音響／ＭＰＥＧ−２ビデオ集積復号器に関連する刊行物Ｎｏ．ＳＴｉ３５２０Ａについての図３において示されているもののようなＭＰＥＧ−２復号器の典型的なアーキテクチャによると、十分に規定されたビデオメモリの必要性、すなわち、ＰＡＬおよびＮＴＳＣ応用に対して、１６ＭビットＰＡＬビデオ信号を支持できる外部ＤＲＡＭメモリの容量である必要性が存在し、次のように推定される。
【０００６】
ＭＰＥＧ−２ビデオ復号器およびＭＰＥＧ音響復号器の両方が共通のインタフェースを介して、１６Ｍビットの唯一の外部ＤＲＡＭメモリにアクセスするということを考慮に入れると、音響復号器は、ＭＰＥＧ−２ビデオ復号器の必要性を満足させるために利用できる残りの１６，６４６，１４４ビットをそのままにして、１３１，０７２ビットのみに対するアクセスを要求してもよい。ビデオメモリは次のように構成できる。
【０００７】
−“ビットバッファ”：すなわち、伸張の理想的でない工程が実際には行われることを考慮して、ＭＰＥＧ−２標準が１．７５Ｍビットプラス余分量、例えば９８３，０４０ビットに固定するという圧縮されたデータのためのバッファである。
−４：２：０のフォーマットにおける伸張された内部−画像（decompressed I    ntra-picture）あるいは短くＩ−画像のための第１の“Ｉ−フレームバッファ”
−４：２：０のフォーマットにおける伸張された予測−画像あるいは短くＰ−画像のための第２の“Ｐ−フレームバッファ”
−４：２：０フォーマットにおける伸張された双方向予測画像あるいは短くＢ−画像のための第３の“Ｂ−フレームバッファ”であって、低減された、すなわちＰＡＬあるいはＮＴＳＣシステムの場合においてそれぞれフレームの０．７４０７あるいは０．６１１１であるメモリ量を必要とする結局は理想化された第３のＢ−フレームバッファ
【０００８】
このＭＰＥＧ−２標準技術により、Ｉ，ＰあるいはＢ−画像を扱うこととは無関係に、ビデオ標準の型に依存して、４：２：０における各“フレームバッファ”は、次のテーブルによって与えられるメモリ量を占有してもよい。
【０００９】
【表１】
0003928815.tif 000002
【００１０】
したがって、最も重い負荷の場合を表すＰＡＬシステムの場合、参照例となる必要な実際の全メモリ量は、下記のように与えられる。
1,835,008 + 835,584 + 4,976,640 + 4,976,640+ (4,976,640 * 0.7407)
= 16,310,070 ビット
この計算は、Ｂ−画像フレームバッファの０．７４０７最適化を考慮に入れている。
【００１１】
さらなる最適化は、外部ＲＡＭへの格納ステップに頼ることなく、ディスプレイユニットの機能的に上流に配置された専用回路ブロックにより集積復号器装置の中で等価の機能を内部的に実行することによって、Ｂ−画像の伸張を実行することにあってもよい。
【００１２】
このさらなる最適化を考慮して、ビデオＲＡＭの必要性は以下のように低減する。
1,835,008 + 835,584 + 4,976,640 + 4,976,640 = 12,623,872ビット
この場合、Ｂ−バッファは、ＭＰＥＧ−２圧縮データストリーム、画像それ自身のビデオ表示工程によって要求される画像（フィールドあるいはフレーム）の各行のそれにおいて定義された各８＊８ブロックの走査を変換するために必要とされる復号器の“コア（core）”を含む同じチップ内で実現される。そのような変換マクロセル（macrocell）は、“ラスタ走査へのマクロブロック変換器（MACROBLOCK TO RASTER SCAN CONVERTER）”と一般に呼ばれる。
【００１３】
【発明が解決しようとする課題】
上述のようにＭＰＥＧ−２復号器のスタティックメモリの最適化を制限する現在の事情に鑑み、本発明はメモリの著しい低減を可能にさせる実施の方法および関連するシステムを提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の概念は、上述の計算からもたらされ復号工程によって要求されるメモリ量は、ＭＰＥＧ伸張に引き続き、それらが外部ビデオメモリに格納される前、および、それらが外部メモリによって読み取られる時のそれらの伸張の前において、予想に対する参照（標準ＭＰＥＧ−１およびＭＰＥＧ−２の場合に対するＩ−画像およびＰ−画像）として用いられる画像の再圧縮を可能にさせるとき、著しく低減され得るという認識に基づいている。
【００１５】
基本的に本発明の方法は、ＭＰＥＧ−２伸張の後で、かつ、ディスプレイユニットに画像を送る前に、Ｂ−画像の伸張が、Ｂ−画像の“マクロブロック走査からラスタ走査への”変換バッファを採用することにより、格納段階に頼らすして実行されると仮定する一方、少なくともＩ−画像およびＰ−画像を再圧縮することにある。そのようなＩおよびＰ画像再圧縮段階は、適応差分パルス符号変調（an adaptive differential pulse code modulation：ＡＤＰＣＭ）技術に従って実行される。
【００１６】
本発明の一つの見方によれば、ＩおよびＰ画像のＡＤＰＣＭ再圧縮は、次の必要条件に応答している。
【００１７】
効果：  それらの伸張を実行するために用いられそれに追加された圧縮画像によって占有されているメモリ量は、前記ＡＤＰＣＭ再圧縮を必要としない復号器に対して用いられる合計メモリよりも低い。
【００１８】
効率：  （１）画像の再圧縮は、メモリの一部分を使用しないことから得られる節約に比較されるならば、装置の全コストがひどく増加しないような簡単な方法で実行される。
【００１９】
（２）再構築された画像の品質は、無視できる品質低下を受け、あるいは、コスト／品質の観点から如何なる場合にも受け入れ可能である。
【００２０】
（３）適宜にかつ好ましくも、外部メモリの機能を制御し、動き補償工程のための予測器をこの外部メモリから引き出すように要求される主クロックサイクルは、好適に低減される。これを得るためおよび好ましい実施例に従って、圧縮された情報の一部は、下で詳しく説明されるように、専用バッファの中の復号器の“コア”の素子の中に格納される。
【００２１】
実際、ＡＤＰＣＭ技術による再圧縮は、例えば、ルミナンスブロックの（例えば、それぞれ８＊８画素の）４ビット圧縮およびクロミナンスブロックの（例えば、それぞれ８＊８画素の）３ビット圧縮に従って、データを符号化することにより、ＭＰＥＧ−２伸張ブロック（Ｉ−画像に対し、動きの後では、Ｐ−画像に対して）の離散余弦逆変換処理回路によって出力されるように、クロミナンスおよびルミナンスブロックに関するデータに対して実行される。
【００２２】
場合によっては、ルミナンスおよび／またはクロミナンスＵとＶのｎ＊ｍ画素の各ブロックは、さらに（ｎ／２）＊ｍ画素の２つのサブブロックに予防的に細分割され、このようなデータサブブロックに対して、ＡＤＰＣＭ圧縮の行程／符号化／メモリへの書き込み／メモリからの読み出し／復号化／ＡＤＰＣＭ伸張が実行されてもよい。
【００２３】
本発明のＡＤＰＣＭ圧縮方法は、下に説明されるように、上述の必要性、すなわち、異なるレベルの圧縮に対して符号化および複合化の回路が最適化されるべき場合には、符号化および複合化の回路の修正を極度に単純な方法で可能にさせるように、それにある程度の圧縮における柔軟性が加えられべきである必要性を満たす。
【００２４】
本文脈において、短縮語“ｐｅｌ”は、以降“ｐｉｘｅｌ：画素”の代わりに用いられる。
【００２５】
本発明の一つの観点によると、関連する記憶バッファに書き込まれ、そこから読み出されるビデオ画像に関する制御バスとビデオデータ処理バスとをインタフェースするビデオ復号器ＭＰＥＧ−２であって、
外部ＤＲＡＭメモリのビデオビットのためのそれぞれの第１のバッファの中における圧縮データの獲得および書き込みのための“先入れ先出し”型の第１のバッファと、制御回路によって同期させられる画像初期コードの検出回路と、オンスクリーンディスプレイ（ＯＳＤ）データを格納するための双方向バッファと、圧縮入力データストリームの可変長復号ブロックと、前記可変長復号ブロックによって復号化されたデータの伸張ブロックであり、“ランレングス”型の復号段、逆量子化機能をはたす回路、逆離散余弦変換（Ｉ＿ＤＣＴ）の処理回路、および、予測器の値発生ネットワークを有する伸張ブロックとを一般的に有していてもよいビデオ復号器ＭＰＥＧ−２において、
−適応差分パルス符号変調（ＡＤＰＣＭ）技術により、伸張されたＩおよびＰ画像を符号化および再圧縮し、動き補償の後に、外部メモリによってそれぞれのバッファの中に書き込まれるＩ＿ＤＣＴブロック出力データを符号化するための回路と、
−外部メモリのそれぞれのバッファから読み出され再圧縮されたＩおよびＰ画像に関連してＩ＿ＤＣＴブロックからの出力（ＡＤＰＣＭ）データを伸張および復号化するための回路であり、伸張されたＢ−画像に関連するＩ＿ＤＣＴブロックの出力データと一緒に、外部ビデオディスプレイユニットに送られるべきＩおよびＰ画像に関連してビデオデータストリームを発生することができる回路とをさらに有することを特徴とするビデオ復号器ＭＰＥＧ−２。
【００２６】
本発明の一実施例によれば、符号化および再圧縮を行う回路は、
−ＭＰＥＧ伸張ブロックによって生成された伸張Ｉ＿ＤＣＴデータの獲得バッファと、
−前記バッファのエネルギ内容を評価でき、外部メモリのそれぞれのバッファの中に格納されるべきＩ＿ＤＣＴブロックによって出力された異なるデータブロックの画素値のデジタル変動値を発生できる回路と、
−前記回路によって発生させられた実際あるいは現在のデジタル変動値によって首尾一貫して条件付けられた多重レベルの量子化器と、
−ＭＰＥＧ伸張ブロックによって生成されたＩ＿ＤＣＴデータストリームを第１の入力を介して受け取ることができ、予測器の値を第２の入力を介して受け取ることができ、前記量子化器の入力に送られるべき出力データストリームを生成することができる微分器と、
−量子化器の出力ストリームを入力として受け取ることができる、それぞれのバッファの中の外部メモリの再圧縮されたデータの符号化および書き込み回路と、
−Ｉ＿ＤＣＴ入力データストリームを第１の入力を介して受け取ることができ、ネットワークによって発生させられた予測器の値を第２の入力を介して受け取ることができるマルチプレクサを有する前記予測器の値の発生のためのネットワークと、
−量子化器の出力ストリームを第１の入力を介して受け取ることができ、前記マルチプレクサによって出力されたデータを第２の入力を介して受け取ることができ、合計されたデータの出力ストリームを生成することができる加算器と、
−前記加算器によって生成された前記合計されたデータストリームを入力として受け取ることができるとともに、前記微分器と前記マルチプレクサの第２の入力に供給される前記予測器の値を発生する回路が直列に後続する制限回路とを有していてもよい。
【００２７】
前記伸張および復号化回路は、それぞれの外部メモリバッファからくる圧縮され符号化されたデータストリームを第１の入力を介して受け取ることができ、同じ外部メモリバッファの中に予め格納された関連する変動値を第２の入力を介して受け取ることができる復号化回路と、前記復号化回路によって出力された復号化されたデータストリームを第１の入力を介して受け取ることができ、前記かさんきの出力に既に発生されている、伸張された画素値に関連する予測器の値を第２の入力を介して受け取ることができる加算器の合計段からなり、画素値の制限器が後続する伸張ネットワークとによって構成され得る。
【００２８】
もちろん、ルミナンスおよびクロミナンスのデータブロックの画素の大きさ、ＭＰＥＧ−２圧縮技術によるＩ＿ＤＣＴデータのフォーマット、ＡＤＰＣＭ技術に従って既に伸張されたＩおよびＰ画像の再圧縮データのフォーマット、同様に、推定されたデジタル変動値のフォーマットと関連する量子化器のレベル数は、現記載における例によって指示されたものと異なってもよいし、ビデオの復号器あるいは受信器の設計選択に基づいて通常規定されるであろう。
【００２９】
【発明の実施の形態】
本発明の種々の観点と関連する有利な点とが重要な実施例についての後続の説明を通し、また、付属の図面を参照することによって、より以上に明かとなるであろう。
図で示されたサンプルの例は、ＰＡＬおよびＮＴＳＣの応用において使用可能であり、１６ＭビットのＰＡＬを支持することができ、そのような要求から開始して必要なビデオＲＡＭの大きさを著しく低減できるＭＰＥＧ−２ビデオ復号器に関する。
【００３０】
図１において示されるアーキテクチャにより、ＭＰＥＧ−２ビデオ復号器（集積されたシステムの“ビデオコア”）は、同じ外部ＤＲＡＭに組み込まれていてもよい関係する音響バッファにアクセスするＭＰＥＧ音響復号器コア（不図示）によっても共同使用され得る、インターフェース用のメモリデータバスを通して外部ＤＲＡＭメモリにアクセスする。メモリデータバスとインターフェースする以外に、ビデオ復号器コアは、それを介してシステムの制御マイクロプロセッサがインタフェースブロック、マイクロコントローラインターフェース（MICROCONTROLLER INTERFACE）に介入するところの制御バスともインタフェースする。
【００３１】
ビデオ復号器は、同期管理、DSYNC および VSYNCのためのコントローラ（COTROLLER）を含んでいてもよい。
従来のＭＰＥＧ−２のアーキテクチャによると、復号器は、例えば、外部ＤＲＡＭの第１のバッファ、ビットバッファの中の圧縮データの獲得および書き込みのために１Ｋビットを持った“先入れ先出し”バッファで圧縮データＦＩＦＯと、開始コード検出器と、オンスクリーンディスプレイ（ＯＳＤ）のためのメモリ双方向バッファでメモリＩ／Ｏユニットと、圧縮入力データストリーム（ビットストリーム）のための第１の可変長復号器（ＶＬＤ）ブロックとを有している。
【００３２】
ＭＰＥＧ−２ＤＣＴデータ伸張は、関連する伸張ブロック（パイプライン−ＲＤＬ、Ｉ＿ＱＵＡＮＴ、Ｉ＿ＤＣＴ、予測器構築）によって実行される。パイプラインは、“ランレングス”復号化段（a “run-length” decoding stage:ＲＤＬ）と、逆量子化回路（an inverse quantization circuit:Ｉ＿ＱＵＡＮＴ）と、逆離散余弦変換プロセッサ（an inverse discrete cosine transform processor: Ｉ＿ＤＣＴ）と、予測器の値の発生あるいは構築（予測器構築： PREDICTOR CONSTRUCTION）のためのネットワークとを典型的に含んでいる。
【００３３】
公知のアーキテクチャにおいて、Ｉ，ＰおよびＢ画像に関連して、逆離散余弦変換と動き補償とを計算するＩ＿ＤＣＴ処理回路によって出力されたＩ＿ＤＣＴデータのブロックは、復号化されディスプレイユニットに送られる前に、コード化された形、すなわち、ある数のビットのワードの形で、外部メモリのそれぞれのバッファに書き込まれた。対照的に、本発明によると、ＩおよびＰ画像に関連する伸張されたＩ＿ＤＣＴデータは、コード化され外部メモリの関連するバッファに書き込まれる前に、ＡＤＰＣＭ技術に従って再圧縮される。このことは、専用ブロック、ＡＤＰＣＭ符号器によって影響される。その後、再圧縮されたデータは、ディスプレイユニットに対して、伸張されたＢ−画像と一緒に、送られるために、ＡＤＰＣＭ復号器ブロックによって復号化され、伸張される。
【００３４】
任意ではあるが、内部補助メモリ（ＡＤＰＣＭメモリ）は、下に記述されるように、外部メモリの管理を最適化するために実現されてもよい。
そこで、Ｂ−画像の“直接”の再構築の好ましい場合において、このことは次のように実現される。
【００３５】
−ＡＤＰＣＭ圧縮ＩおよびＰ予測器は、現在“パイプライン”によってＭＰＥＧ−２伸張されているＢ−画像の動き補償を実行するために、外部メモリと
伸張されたＡＤＰＣＭとによって読み取られる。
【００３６】
そのように再構築されたＩ＿ＤＣＴデータのマクロブロック（macroblock）は、図１において示されているダイアグラムの中の表示ユニットに先行する“ラスタ走査へのマクロブロック（MACROBLOCK TO RASTER SCAN）”変換回路に送られ、次にそれらは表示される。
この手順は、Ｂ−画像を格納するように予定された外部メモリの中の如何なるバッファをも必要としない、なぜならば、そのようなバッファは、マクロセル（macrocell）“ラスタ走査へのマクロブロック変換器Ｂ−画像（MACROBLOCK TO RASTER SCAN CONVERTER B-picture）”の中に存在するからである。
【００３７】
図２は、伸張されたＩおよびＰ画像に関連しＩ＿ＤＣＴブロック（簡略さのためにＩ＿ＤＣＴデータとしてしばしば示される）によって出力されたデータから図１のダイヤグラムの再圧縮ブロックの詳細を示している。
図２を参照すると、ＡＤＰＣＭ符号化ブロックは、Ｉ＿ＤＣＴ入力データ獲得のための６４＊８ビットバッファ（ブロックバッファ：BLOCK BUFFER）を有する。専用回路（変動推定器： VARIANCE ESTIMATOR）は、Ｉ＿ＤＣＴ入力データの各サブブロックの平均画素値と、Ｉ＿ＤＣＴデータサブブロックの各画素間の差分の絶対値の合計の平均とを計算する。そのようなパラメータで入力データ（画素）ブロックの変動を評価することは可能である。
【００３８】
図３および４は、好ましい実施例による変動予測ブロックの詳細な機能案を示している。変動予測ブロックの図３および４の詳細な案は、当業者によって直ちに理解されるように標準の術語を使用している。変動推定の回路ブロックを構成する各段のさらなる定義および記述は、本発明のアーキテクチャの全体の理解に対して必要とは考えられない。
【００３９】
ＲＯＭブロックは、図示の例において指示されているように、それぞれ８カラム（８ビット）からなる５６行によって構成されていてもよい。この読み出し専用プログラマブルメモリ（不揮発性）には、ルミナンスおよびクロミナンスの量子化の係数が格納されている。実際に、例えば、ルミナンスは、各ワードが変動推定器によって選択されるラインの１６個の可能性のある係数の中から一つを選択することを意味して、４ビットでコード化される。これらの係数は、ゼロに関して対称であり、したがって、行は絶対値係数（１６というより８）を含む。
【００４０】
プログラマブルＲＯＭの使用に対する代わりとして、それは、利用されるシリコンの面積という意味で高価でない、すなわち、入力としてある変動値を受け取り、要求された係数の値を出力するプログラマブルロジックアレイ（ＰＬＡ）の使用。そのＰＬＡは、複数の係数の中の変動のブール変換を実行するようなアンド、オア、ノットゲートに配列されてもよい。
【００４１】
微分器の関連入力に印加されるべき予測器の値を発生するＤＰＣＭ圧縮回路網は、２入力マルチプレクサから作られている。そのマルチプレクサの第１の入力には、Ｉ＿ＤＣＴ入力データの各サブブロックの第１の画素（Ａ１）の値が印加され、この場合、前記回路網で発生された予測器の値は、他の入力に印加される。加算器（＋）は、マルチプレクサ（ＭＵＸ）の出力値に加えられるべき量子化回路（quantizer circuit:量子化器，QUANTIZER）の出力を第１の入力を通して受け取る。この合計の結果は、その出力ストリームが予測器の値（COEFF）発生回路の入力に供給されるところの制限回路（a limiter circuit: LIM.0-255）の入力に印加される。
【００４２】
制限段（LIM. 0-255）は、適切な結合性の論理回路によって構成されてもよい。そのような段の使用は、画素値の８ビット符号化の場合において、２５５に固定されてもよい与えられた制限を越える偶発的な最大画素値を圧縮するのに必要である。実際に、圧縮および伸張の局面の期間において、画素値は、２５５の制限を時折越えることがあり、そのような場合においては、制限回路は、画素の最大値を設定された制限内に戻す。Ｉ＿ＤＣＴクロミナンスデータのための３ビット書き込み符号化（CODER:符号器）回路と、ルミナンスＩ＿ＤＣＴデータのための４ビット符号化回路とは、量子化回路の出力ストリームを受け取り、そのように再圧縮されたデータを外部メモリのそれぞれのバッファに書き込む。
【００４３】
符号化とＡＤＰＣＭ再圧縮ブロックの機能をよりよく図示する目的で、種々なブロック機能の説明に詳細な記載が続く。
【００４４】
ＡＤＰＣＭ再圧縮
ＩをＭ行とＮ列の画素マトリクスによって表されるデジタル画像とし、Ｉ（ｘ，ｙ）をｙ行とｘ列によって定義され、数Ｂのビット（２進数）によって整数として定義された画素としよう。
画像Ｉは、Ｒ×Ｃ（Ｒ行およびＣ欄）寸法を持つ長方形ブロックに再分割されるとしよう。圧縮に対する最大効率は、もしも、ＲとＣとがそれぞれＭとＮとの整数割り算器の間で選択されるならば、獲得される。
【００４５】
前記アルゴリズムは、ブロック自身の表現に必要なビット数の低減である各ブロックの圧縮を実行し、ブロック自身から抽出されたデータを適宜に利用するとともに、この目的は、圧縮されたデータのストリームの中のブロックおよびブロック自身の伸張に対するアクセスを簡単にすることである。
ＡＤＰＣＭ圧縮機構は、画像の隣接する画素の間に存在する相関関係を利用し、画像自身の２進記述のための必要ビット数を低減する。実際、画素の“予測”と一般に呼ばれるものを生成するために、それに隣接する画素の値のみを適切に結合すること（したがって、画素自身の値を使用することなしに）によって画素の値を概算することは可能である。
【００４６】
したがって、予測機構を規定し、各画素というよりは予測誤差のみを適切にコード化することによって、画像のデジタル表現のための２進数の大きさを低減することは可能である。画素の値の予測が正確になればなるほど、予測誤差のエントロピーは、より低くなり、すなわち、後者をコード化するのに必要なビット数はより少なくなる。
【００４７】
例えば、図８において示された走査技術に従う各ブロックの画素の走査のための装置を考慮すると、各画素に対して最初のものを除いて、画素自身の予測器として用いられてもよいそれに先行する他のものがある。Ｐ（ｉ，ｊ），ｉ＝１，・・・，Ｃは、いずれかのブロックの行ｉと列ｊとによって定義される画素であるとし、Ｐ’（ｉ，ｊ）は、Ｐ（ｉ，ｊ）の予測器として用いられた画素であるととし、図８の技術を参照することによって、装置は次のように定義される。
【００４８】
＊Ｐ（１，１）＝走査の第１の画素
＊Ｐ’（ｉ，１）＝Ｐ（ｉ−１，１）；ｉ＝２，…，Ｒ
＊Ｐ’（ｉ，ｊ）＝Ｐ（ｉ，ｊ−１）；ｉ＝１，…，Ｒ  ｊ＝２，…，Ｃ
【００４９】
Ｅ（ｉ，ｊ）＝Ｐ（ｉ，ｊ）−Ｐ’（ｉ，ｊ）は、予測誤差であるとしよう。全部の予測誤差は、一連の独立の偶発的な変数に対して充分に概算され、同じように分布され得るとともに、ラプラシアン確立濃度（Laplacian probability density）をもっている統計表現を有しているということは公知の[ｂｉｂ：Ｊ＆Ｎ]である。予測誤差よりも前にこの知識を利用することによって、過度の歪みを導入することなしに、小グループの値Ｑ（ｋ），ｋ＝１，・・；ＬおよびＬ＜２∧Ｂの上にそれをマッピングすることによって予測誤差を圧縮することが可能である。このマッピング動作は、一般に“量子化（quantization）”と名付けられている。各Ｌ値Ｑ（ｋ）は、Ｂより小さいＣビットの数（例えば、Ｌ＝＜２∧Ｂのときには、常に真である）でコード化され得ると仮定して、予測工程を受けさせられた各画素の２進コード化は、係数Ｃ／Ｂによって圧縮される。
【００５０】
ＡＤＰＣＭ圧縮方法は、次に述べる操作を介して画像がその中に伸張される各ブロックに適用される。
【００５１】
−デジタルストリームの中において適切な量子化器を選択しコード化すること
−そのブロックの第１の画素のコード化
−そのブロックの全ての残りの画素の相関関係を解き（decorrelating）、量子化し、コード化すること。
【００５２】
これらの操作を実行する種々のステップおよび回路アーキテクチャが以下に個々に記載される。
【００５３】
１）量子化器の選択とコード化
もしも、量子化値の設定が量子化されるべき信号のエネルギを考慮に入れることによって計算されるならば、量子化の工程によって導入された歪みは低減され得るということは充分に文書で証明されている。デジタル画像の異なる部分は、非常に異なるエネルギ値を示してもよいということは、さらに公知である。本方法は、次のようにブロック自身のエネルギの関数として、各ブロックに関連する全ての値Ｑ（ｋ）を規定する。
【００５４】
＊単位エネルギの場合に利用される全ての値Ｑ１（ｋ）ｋ＝１，…，Ｌは、符号器に対しても復号器に対しても知られている。
＊そのブロックのＵエネルギは、デジタルストリームの中で推定されコード化される。
＊そのブロックによって効果的に使用される値Ｑ（ｋ）は、次のように計算される。
【００５５】
Ｑ（ｋ）＝Ｑ１（ｋ）＊Ｕ；  ｋ＝１，…，Ｌ
【００５６】
ブロックエネルギの推定は、予測誤差のラプラシアン統計を仮定することによって、比較的に簡単な方法で行われてもよい。実際に、この場合において、エネルギは、ブロック予測誤差の絶対値の２つの平均の平方根によって乗算することにより計算できる。そのエネルギの符号化は、一定の量子化を基本的に実現するために、最大値に応じて大きさを決め、結果をビットのＫ数で表すことにより簡単に実行される。予測誤差の量子化器の選択において、量子化誤差のピーク値を考慮に入れることはさらに必要である。なぜならば、大きな予測誤差の場合において、以下に示される技術によると、量子化器のピーク回復値（peak restitution value）が小さすぎるということが発生するかもしれないからである。このように、変動の計算と同時に、その中で、飛び越し走査における１フィールドのラインの間のより大きな距離の故に、大きな予測誤差が起きそうである間に、第１の列の誤差に対する予測のピーク値も計算されるとともに、Ｇ連続水平ライン（すなわち、Ｇ＝２）の各グループに対しても行われる。予測誤差の過度のピークの発生と、その結果としての、一対の行の場合の２＊Ｕエネルギおよび第１の列の場合の４＊Ｕに対応する量子化器の選択とを信号で伝えるために、画素のこれらのグループのそれぞれのコード化に１ビットが加えられる。
【００５７】
図３および４において詳細に図示されたような回路アーキテクチャは、この変動推定を計算するために用いられてもよい。
【００５８】
２）ブロックの第１の画素のコード化
図２の技術を参照すると、前にＰ（１，１）として指示されたブロックの第１の画素は、如何なる種類の予測をも受けずに、元々の解像度に従ってＢビットによってコード化される。
【００５９】
３）そのブロックの全ての他の画素の相関関係の解放、量子化、コード化
図２の技術を参照すると、ブロックの各画素に対して、画素Ｐ’は、前に規定されたように、予測器として適用されるであろう。前に詳細が記載された図８の走査順序に従って、この予測器は、既に量子化および再構築されており、したがって、元の画像からは取り込まれないということに留意すべきである。このことは、公知のＡＤＰＣＭ技術とつじつまが合って、画像の品質のよりよい制御を可能にする。
【００６０】
図２は、符号器の全体の形を与える以外に、個々の画素の予測および量子化ループの詳細を与える回路を示している。予測誤差の計算は、モジュラスと記号とによって実行される。このことは、量子化が作動するレベル数を半分にすることによって、量子化を簡単にすることを可能にしている。実際に、予測誤差の統計がゼロの周りで対称的であるということが知られている。
【００６１】
図５および図６は、量子化器の回路実施例を図示している。図５の技術は、回復値Ｔ０，・・・，Ｔ７の算術的な平均を表す７つの閾値Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６を発生するために用いられるアーキテクチャを示している。特に、その平均は、隣接した回復値（すなわち、Ｓ２＝Ｔ２＋Ｔ３）の間で計算され、この結果は、全精度を維持するために２によって割られない。もちろん、これは、８ビットというよりは、事実的に９ビット（すなわち、１記号ビットが加えられている）で表されている図６の技術の“ｅｒｒ”値に２による乗算を行うことによって補償される。
【００６２】
図６は、実際の量子化回路を示している。
図５において計算された閾値は、絶対値の一連の８つの間隔を定義し、したがって、もしも、“ｅｒｒ”がＳ１とＳ２とによって規定される合間に発生するならば、“ｅｒｒ”は、ＰＬＡによってあるいはＲＯＭを読み取ることにより、前に生成された値Ｔ２によって置き換えられる。
【００６３】
したがって、Ｓ１およびＳ２を供給された２つの比較器は、結合ロジックの助けを借りて、マルチプレクサＭＵＸを駆動し、“delta”と名前が付けられた出力にＴ２を移送する。その代わり、“ｅｒｒ”の記号ビットは、変更を受けずに出力に移送され、どんな場合にも、“delta”の記号となる。
図２のビデオＲＡＭにおける再圧縮と書き込みとのＡＤＰＣＭ符号器の完全な技術を再び参照すると、１６ビットワードの中に組織されるように再圧縮されたデータは、外部ＤＲＡＭの中に格納される。このように、例えば、８＊８ブロックのルミナンスのコード化を表すＮビットは、例えば、外部のＤＲＡＭメモリに向けて、図１のメモリコントローラの使用によって１６ビットワードの中にそろえられ送り出される。明らかに、Ｎは、１６ビットの倍数ではなく、したがって、１６ビットワードは、有用な情報を含んでおらず、したがって、素子の上に実現可能である小さな寸法（外部のＤＲＡＭのそれと比較して）のメモリの中にそのようなワードを格納することは好都合である。特に有利な実現の形は、復号器の素子の上に集積可能な選択的な補助メモリのようなものを表すいわゆるＡＤＰＣＭメモリブロックの存在により、図１の技術の中に指示されている。
【００６４】
図１の技術のＡＤＰＣＭ復号器ブロックのアーキテクチャは、図７において詳細に示されている。
メモリから読み出されたものを上で参照されたＮビットと仮定しよう。それらから計算されたような変動は、ＲＯＭ（あるいはＰＬＡ）の中に格納された値を選択する、すなわち、格納された値の一つに狙いをつける。したがって、マルチプレクサＭＵＸに供給される値Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７が生成される。４ビットのサブワード（ルミナンス伸張の場合において）は、Ｎビットから引き出され、それらは、Ｔ値の選択においてＭＵＸを駆動する。
【００６５】
最後に、現在のＴ値は、伸張された画素になる以外に、ＭＵＸによって選択される次の値に加えられるべき値にもなる。
この工程は、圧縮によって影響を受けない８＊８ブロックの第１の画素によって開始される。
【００６６】
画素当たりＮビットでの圧縮の例
図２乃至図７の例を参照して、偶然な動き補償の後の画素のＲ＊Ｃブロックを考えてみよう。
【００６７】
そのブロックの圧縮のために利用されるビットの総数は、
Ｋ＋８＋（Ｒ＊Ｃ−１）＊Ｎ＋１＋Ｒ／Ｇ
この場合、
−  Ｋ＝エネルギをコード化するために採用されたビット
−  ８＝走査された第１の画素のために用いられたビット
−  Ｎ＝量子化のために用いられたビット
−  （Ｒ＊Ｃ−１）＊Ｎ＝残りの画素のＤＰＣＭコード化のために採用されたビット
−  １＝第１の列において変更された量子化器を示すビット
−  Ｒ／Ｇ＝行のＲ／Ｇグループにおける変更された量子化器を示すためのビット
元の表現によって要求される８＊８＊８＝５１２に比較して、
Ｋ＝６，Ｒ＝８，Ｃ＝８，Ｎ＝４，Ｇ＝２の場合に対して、我々は、下記の合計を獲得する：
６＋８＋（８＊８−１）＊４＋１＋８／２＝２７１ビット／ブロック
Ｋ＝６，Ｒ＝８，Ｃ＝８，Ｎ＝３，Ｇ＝２の場合において、我々は、下記の合計を獲得する：
６＋８＋（８＊８−１）＊３＋１＋８／２＝２０８ビット／ブロック
【００６８】
ＭＰＥＧマクロブロックの圧縮の例
各マクロブロックは、ルミナンスの４つの８＊８ブロックと、クロミナンスの２つの８＊８ブロックからできあがっており、各マクロブロックは、下記に等しいビット数でコード化されている。
【００６９】
0003928815.tif 000003
各画像においては、１６２０マクロブロックがある：
３，０７２＊１，６２０＝４９７６６４０ビット
【００７０】
クロミナンス信号は、最も低い空間周波数に制限された帯域を示すより低い内容をもっているということは公知である。このことは、クロミナンスそれ自身のより大きな予測可能性、すなわち、ＡＤＰＣＭ圧縮のより大きな効率を意味する。ルミナンスに対して４ビット／画素の圧縮と、クロミナンスに対して３ビット／画素とを考慮することにより、メモリ必要量は以下のようになる。
【００７１】
0003928815.tif 000004
したがって、各フレームが占有するのは以下のようである：
１，５００＊１，６２０＝２，４３０，０００
そのように獲得されたマクロブロック圧縮係数は、２．４０８に等しく、したがって、各マクロブロックの５０％圧縮を達成するのを可能にしている。
【００７２】
ＭＰＥＧ復号器に対する適用の例
上述の関係を考慮に入れると、ＭＰＥＧ伸張されたＩおよびＰ画像の５０％の再圧縮を想定することによって、ビデオメモリレジスタの８Ｍビットまでの低減に対する目標を達成することは可能である。
この結果は、ＭＰＥＧ伸張の後で外部メモリに格納される前に、ＩおよびＰ画像を再圧縮することによって達成される。したがって、それらは、図１に示されているように、それらを外部メモリから読み出すときに伸張されるであろう。
【００７３】
圧縮は、適応型のＤＰＣＭ技術に従って、Ｉ＿ＤＣＴと動き補償パイプラインとから出力された８＊８ブロックに適用可能である。特に、考慮された例において、クロミナンスの８＊８ブロックに対しては３ビット圧縮が選択されるが、ルミナンスの８＊８ブロックに対しては４ビット圧縮が選択される。
このように、メモリ必要量は次のようになる。
【００７４】
0003928815.tif 000005
残りの６７２，２５６ビット（８／ＭビットＤＲＡＭ容量に対して）は、音響バッファを収容するため、および、表示ユニットシステム（ＯＳＤ）の必要性のために利用可能である。
【００７５】
本発明の好ましい実施例による外部メモリの読み取られた帯域の低減
上の例において説明されたように、ルミナンスの圧縮された８＊８ブロックのコード化のために必要なビット数は、２７１ビットである。本発明の好ましい実施例に従って、図１の技術に示されているメモリコントローラの現存しているアーキテクチャをできるかぎり少なく修正することと、これらのシステムの機能が２５６ビットブロックの読み取りおよび書き込みに対して現在最適化されているということを考慮に入れることとの目的で、復号器素子の上に集積された専用ローカルメモリの中の各ブロックに対して、２７１−２５６＝１５ビットを格納することは、確かに有利である。
【００７６】
これは、ＡＤＰＣＭメモリと呼ばれ、図１の技術の中に示されている。そのような補助的なＡＤＰＣＭメモリは、厳格には必要でないが、それによってもたらされる、したがって、図１の全体の技術の中に含まれた追加の有利な点の故に、非常に好ましい選択であることを示しているということは強調されるべき事実である。
【００７７】
単一のフレームに対するこの補助的なＡＤＰＣＭメモリの大きさは、したがって、次のようになる。
【００７８】
１，６２０＊４＊１５＝フレーム当たり９７，２００ビット
この量は、ＰＡＬ画像においては、１，６２０マクロブロックが存在し、それらのそれぞれは、４つの８＊８ブロックを含み、それらのそれぞれは、上で定義されたように１５ビットによって特徴づけられているということを考慮に入れている。この計算結果は、ＡＤＰＣＭ技術に従ってＩおよびＰ画像が再圧縮されるので、２倍にされる。この結果、ＡＤＰＣＭメモリの容量は、存在するところにおいて、１９４，４００ビットであるべきである。
【００７９】
公知のシステムの場合に比較して予測器の読み取りに対するサイクル数を低減することが、特定の重要な場合に対して、如何に可能であるかを示している例が下に記載される。
【００８０】
ビデオメモリからの予測器の読み取り
ＭＰＥＧ標準に従って動き補償工程を実行するために、最大で１６＊１６画素によって構成される予測器を外部メモリから読み取ることが必要である。外部ビデオメモリのコントローラによって追従される通常の実行に従って、その工程は、外部メモリがその中で典型的に配置されている特定のページフォーマットに従って、画素の読み取りと、幾つかの周りのものの読み取りとに基づいている。これは、実際に要求されているものを超過してデータを読み取ることを意味する厳しい条件である。
【００８１】
例えば、予測器を読み取るために、４０８の８ビットコードの画素（圧縮された）が、６３＊３基本クロックサイクルを利用するルミナンス成分のために読み取られる。この状況は、画素が灰色の陰で強調されている図９において示されている。
素子の中のＡＤＰＣＭ補助メモリの存在をさらに考慮し、そのなかでそのメモリからＡＤＰＣＭ圧縮データが読み取られるこの発明の好ましい実施例の場合においては、予測領域を含んでいて８＊８ブロックに属する５７６の画素は、外部ＤＲＡＭメモリから読み取られる（図１０において示されるように）。この場合、４８＊３の基本クロックサイクルが必要である。これらのブロックのそれぞれを完成するために、残りの１５ビットは、図１の内部ＡＤＰＣＭメモリから読み取られる。
【００８２】
この好ましい実施例の他に、本発明によって読み取られる画素は、圧縮がない場合の４０８に比べて５７６であるという事実にも拘わらず、圧縮自身のおかげで、メモリから読み取られる合計のビットは低減し、その読み取りに必要なクロックサイクルの数も低減するということは、どんな場合にも強調される。
【００８３】
選択的な内部ＡＤＰＣＭメモリの容量の定義
ルミナンス
ＡＤＰＣＭ技術により圧縮されたルミナンスの８＊８ブロックをコード化するのに必要なビットの総数をＴとしよう。結果は次のようになるであろう。
【００８４】
２n≦Ｔ≦２n+1
この場合、ｎは１と等しいかそれよりも大きい。
【００８５】
過剰のビット数は、各ブロックに対して（Ｔ−２n）に等しく、結果として、ＡＤＰＣＭメモリは次のものに等しい容量を有する。
【００８６】
0003928815.tif 000006
【００８７】
クロミナンス
圧縮されたＡＤＰＣＭクロミナンスデータの８＊８ブロックをコード化するのに必要なビットの総数をＳとしよう。結果は次のようになるであろう。
【００８８】
２m≦Ｓ≦２m+1
この場合、ｍは１と等しいかそれよりも大きく、ｎと等しいか異なる。
【００８９】
過剰のビット数は、各ブロックに対して（Ｓ−２m）に等しく、結果として、ＡＤＰＣＭメモリは次のものに等しい容量を有する。
【００９０】
0003928815.tif 000007
結論として、内部メモリは、Ｌ＋Ｃに等しいかそれよりも大きい２者の電力に近似された、Ｌ＋Ｃによって与えられる容量を有していてもよい。
【図面の簡単な説明】
【図１】本発明の好ましい実施例によるビデオ復号器の“コア”のブロックダイアグラムである。
【図２】ＡＤＰＣＭ再圧縮および符号化回路技術を示している。
【図３】図２の技術の変動予測ブロックの詳細な機能技術を示している。
【図４】図２の技術の変動予測ブロックの詳細な機能技術を示している。
【図５】図２において示された技術の量子化ブロック閾値を発生させる回路の機能技術である。
【図６】多重レベル量子化回路の機能技術である。
【図７】ＡＤＰＣＭ復号化および伸張回路技術を示している。
【図８】Ｉ＿ＤＣＴデータの８＊８ブロックの走査を示している。
【図９】画像再構築の異なる場合を示している。
【図１０】画像再構築の異なる場合を示している。
【図１】
0003928815.tif 000008
【図２】
0003928815.tif 000009
【図３】
0003928815.tif 000010
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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