(57)【特許請求の範囲】
【請求項１】
制御ゲートとドレインとソースを有すると共に、電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタがマトリクス状に配置されたメモリセルアレイと、行方向に配列された上記浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された上記浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線と、ブロックを構成する複数の上記浮遊ゲート電界効果トランジスタのソースに共通に接続された共通配線を有して、書き込み状態の上記浮遊ゲート電界効果トランジスタにおける閾値電圧は消去状態の上記浮遊ゲート電界効果トランジスタにおける閾値電圧よりも高い不揮発性半導体メモリ装置において、
上記行線,列線及び共通配線への印加電圧を制御して、第１に消去前書き込みを行い、第２に消去前書き込みベリファイを行い、第３に消去パルスを印加し、第４に消去パルス印加後ベリファイを行い、第５にオーバーイレースセル検出のための第１ベリファイを行い、第６に上記第１のベリファイによってオーバーイレースセルが検出された場合にオーバーイレースセルを特定するための第２ベリファイを上記第１ベリファイ時の上記行線印加電圧とは異なる行線印加電圧で行い、第７に上記第２ベリファイの結果オーバーイレースセルが特定された場合には当該オーバーイレースセルに対してソフト書き込みを行う消去処理を実行する消去処理手段を備えた
ことを特徴とする不揮発性半導体メモリ装置のオーバーイレースセル検出方法であって、
上記第１ベリファイ時には、ベリファイ対象となる浮遊ゲート電界効果トランジスタで成る対象セルのドレインに接続された上記列線の電圧値に基づいて、パスあるいはフェイルを判定する一方、
上記第２ベリファイ時には、上記浮遊ゲート電界効果トランジスタと同じ構造を有して上記書き込みおよび消去の対象とはならない浮遊ゲート電界効果トランジスタで成るリファレンスセルのドレインに接続された上記列線の電流値と上記対象セルのドレインに接続された上記列線の電流値とを比較して、パスあるいはフェイルを判定し、
上記第１ベリファイ時における上記対象セルに関する列線の電圧値の検知は第１センスアンプによって行われ、
上記第１ベリファイ時には、上記ブロック内の総ての上記行線に対して上記オーバーイレースセル検出用の所定電圧を印加する一方、上記列線を順次選択して上記第１センスアンプに接続することによって、上記列線単位で上記オーバーイレースセルの検出を行う
ことを特徴とする不揮発性半導体メモリ装置のオーバーイレースセル検出方法において、
上記第２ベリファイ時における上記リファレンスセルと対象セルとに関する電流値の比較は第２センスアンプで行われ、
上記第２ベリファイ時には、上記行線に、上記第１ベリファイ時に印加された電圧とは異なる電圧を順次印加する一方、上記第１ベリファイ時にオーバーイレースセルが存在すると判定された列線のみを上記第２センスアンプに接続することによって、個々の対象セル単位で上記オーバーイレースセルの特定を行う
ことを特徴とする不揮発性半導体メモリ装置のオーバーイレースセル検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高い閾値と低い閾値とのうちの低い閾値の方をイレース状態として高速イレースを可能にする不揮発性半導体メモリ装置のオーバーイレースセルの検出方法に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられているフラッシュメモリとして、ＥＴＯＸ(EPROM THIN OXIDE：インテル社の商標)がある。このＥＴＯＸ型フラッシュメモリセルの模式的な断面図を図１２に示す。図１２から分るように、ソース１とドレイン２とソース‐ドレイン間の基板(ウェル)３との上に、トンネル酸化膜４を介してフローティングゲート５が形成されている。さらに、上記フローティングゲート５の上に、層間絶縁膜６を介してコントロールゲート７が形成されている。
【０００３】
上記ＥＴＯＸ型フラッシュメモリの動作原理について述べる。表１に示すように、書き込み時には、上記コントロールゲート７に電圧Ｖpp(例えば１０Ｖ)を印加し、ソース１に基準電圧Ｖss(例えば０Ｖ)を印加し、ドレイン２に６Ｖの電圧を印加する。これによって、チャネル層には多くの電流が流れ、ドレイン２側の電界が高い部分でホットエレクトロンが発生し、フローティングゲート５に電子が注入される。その結果、閾値電圧が上昇して当該メモリセルへの書き込みが行われる。図１３は、書き込み状態と消去状態とにおける閾値電圧分布を示す。図１３に示すように、書き込まれたメモリセルの閾値電圧は５Ｖ以上となる。尚、表１中におけるドレイン２のオープンは、書き込みを行わないメモリセルのドレイン２に印加する電圧である。
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【０００４】
また、消去時は、上記コントロールゲート７に電圧Ｖnn(例えば−９Ｖ)を印加し、ソース１に電圧Ｖpe(例えば６Ｖ)を印加し、ドレイン２をオープンにして、ソース１側に電子を引き抜いて閾値電圧を低下させる。その結果、図１３に示すように、消去されたメモリセルの閾値電圧は１.５Ｖ〜３Ｖとなる。
【０００５】
また、読み出し時には、上記ドレイン２に電圧１Ｖを印加し、コントロールゲート７に電圧５Ｖを印加する。そして、当該メモリセルは、閾値電圧が低く消去状態である場合には、電流が流れて状態「１」と判定される。一方、閾値電圧が高く書き込み状態である高い場合には、電流が流れず状態「０」と判定される。
【０００６】
このような動作原理に従って、書き込み,消去および読み出しが行なわれるのであるが、実際のデバイスにおいては、消去時には、例えば６４kＢと比較的大きなブロック単位で処理が行われる。さらに、その消去処理が行われるブロック内のメモリセルは、閾値電圧がプログラム状態(高電圧)のものもあればイレース状態(低電圧)のものもあり、図１３に示すような２種類の閾値電圧のメモリセルが混在していることになる。
【０００７】
その場合に、イレース(消去)状態のメモリセルに更にイレースパルスを印加したり、消去特性のバラツキによって他のメモリセルよりも早く閾値電圧が下降するメモリセルが存在したりすると、そのイレース状態のメモリセルまたは他より早く閾値電圧が下降するメモリセルの閾値電圧は、過消去状態(オーバーイレース)となってしまう。特に問題となるのは、オーバーイレース状態が進んで閾値電圧が負になった場合である。
【０００８】
図１４に示すように、一般に、読出し時や書き込みベリファイ時や消去ベリファイ時においては、非選択のメモリセルのコントロールゲートには０Ｖを印加している。ところが、非選択メモリセル中に閾値電圧が負のメモリセルが存在すると、そのメモリセルには非選択メモリセルであるにも拘らずセル電流が流れることになる。したがって、選択されているメモリセルＭ00とオーバーイレースセルＭ(1023,0)とが同一ビット線ＢＬ0に接続されている場合には、選択メモリセルＭ00に流れるセル電流に非選択のオーバーイレースセルＭ(1023,0)を流れるセル電流が加算されることになり、ビット線ＢＬ0で測定されるセル電流が大きな値を呈する。そのために、プログラムセルの閾値電圧が、見かけ上低い(イレース状態)と判定されてしまうことになる。このように、閾値電圧が負のメモリセルが存在すると、上記読出しや書き込みベリファイや消去ベリファ時の動作が正確にできなくなり、その結果、正常なデバイス動作ができなくなってしまうのである。
【０００９】
このようなことを防ぐために、消去時に閾値電圧が負のメモリセルが生じないように複雑な消去アルゴリズムを用いている。その基本的なアルゴリズムを図３に示す。
【００１０】
図３において、消去処理動作が開始すると、先ず、ステップＳ1で、全メモリセルに対して消去前プログラムが行われる。その際における印加電圧は、上述した書き込み時と同様である。ステップＳ2で、消去前プログラムベリファイが行われる。ここでは、詳述はしないが、消去前プログラムベリファイの結果、プログラム状態が不充分なために所定の閾値電圧(図１３における５.０Ｖ以上)に達していないメモリセルが１個でも存在する場合には、そのメモリセルに対して再度プログラムを行い、当該メモリセルの閾値電圧が所定電圧(５.０Ｖ)以上になるまでプログラムとベリファイとが繰り返される。そして、当該メモリセルの閾値電圧が所定電圧(５.０Ｖ)以上になると、次のメモリセルのアドレスヘ移動する。こうして、全メモリセルの閾値電圧が所定電圧以上になると、消去前プログラムベリファイを終了する。
【００１１】
ステップＳ3で、イレースパルス印加が行われる。このイレースパルス印加の処理はブロック一括で行われる。すなわち、ブロック内の全メモリセルに対して同時に、ドレイン２をオープン状態とし、コントロールゲート７に９Ｖが印加され、ソース１に６Ｖが印加されて、イレースが行われる。ステップＳ4で、上述のようにしてイレースパルス印加が終了すると、ブロック内の全メモリセルが所定の閾値電圧以下(この場合には３Ｖ以下)になっているか否かを検出するイレースベリファイが行われる。ここでは、詳述はしないが、閾値電圧が上記所定電圧以下でないメモリセルが発見された時点でイレースベリファイを一旦止め、再度イレースパルス印加を行う。この動作を全メモリセルの閾値電圧が上記所定電圧以下になるまで繰り返されるのである。次に、ステップＳ5で、後に詳述するようなオーバーイレースセル検出とソフトプログラムとが行われる。そうした後、消去処理動作を終了する。
【００１２】
図１５は、図３に示す消去処理動作のフローチャートにおけるステップＳ5において実行されるオーバーイレースセル検出の一般的なアルゴリズムを示す。以下、図１５に示すフローチャートと図２に示すフラッシュメモリのアレイ構成に従って、オーバーイレースセル検出とソフトプログラムとの処理動作について説明する。尚、図２において、フラッシュメモリセルアレイは、マトリクス状に配列されたメモリセルＭと、各行方向に配列されたメモリセルＭのコントロールゲートに接続されたワード線ＷＬと、各列方向に配列されたメモリセルＭのドレインに接続されたビット線ＢＬと、ブロックを構成する総てのメモリセルＭ00〜Ｍ(1023,511)のソースを接続する共通ソース線ＳＬで構成されている。
【００１３】
図１５において、ステップＳ11で、カラムアドレスＣＡ(＝ビット線ＢＬの番号)に初期値「０」がセットされる。ステップＳ12で、ロウアドレスＲＡ(＝ワード線ＷＬの番号)に初期値「０」がセットされる。ステップＳ13で、上記ロウアドレスＲＡとカラムアドレスＣＡとの交点に位置するメモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖtが検証される。ステップＳ14で、上記検証の結果、メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖtが０.５Ｖよりも高いか否かが判別される。その結果、０.５Ｖよりも高い場合にはメモリセルＭ(ＲＡ,ＣＡ)はオーバーイレース状態ではないと判断されてステップＳ15に進む。一方、０.５Ｖ以下である場合には、メモリセルＭ(ＲＡ,ＣＡ)はオーバーイレース状態であると判断(ベリファイ)されてステップＳ19に進む。
【００１４】
ステップＳ15で、ロウアドレスＲＡがインクリメントされる。その結果、上記ステップＳ12においてワード線ＷＬ0が選択されている場合にはワード線ＷＬ1が選択される。ステップＳ16で、ロウアドレスＲＡは、最終アドレスＲＡMAX(＝１０２４)以上であるか否かが判別される。その結果、最終アドレスＲＡMAX以上であればステップＳ17に進み、最終アドレスＲＡMAXよりも小さければ上記ステップＳ13に戻って、次のメモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖt検証に移行する。つまり、上記ステップＳ15においてワード線ＷＬ1が選択された場合には、ワード線ＷＬ1とビット線ＢＬ0との交点に位置するメモリセルＭ10の閾値電圧Ｖtが検証されるのである。
【００１５】
ステップＳ17で、上記カラムアドレスＣＡは最終アドレスＣＡMAX(＝５１２)以上であるか否かが判別される。その結果、最終アドレスＣＡMAX以上であればオーバーイレースセル検出処理動作を終了して、図３に示す消去処理動作にリターンする。一方、最終アドレスＣＡMAXより小さければステップＳ18に進む。ステップＳ18で、カラムアドレスＣＡがインクリメントされる。その結果、上記ステップＳ11においてビット線ＢＬ0が選択されている場合にはビット線ＢＬ1が選択される。そうした後、上記ステップＳ12に戻って、ロウアドレスＲＡが初期値「０」に戻される。そして、上記ステップＳ18においてビット線ＢＬ1が選択された場合には、ワード線ＷＬ0とビット線ＢＬ1との交点に位置するメモリセルＭ01の閾値電圧Ｖt検証に移行するのである。
【００１６】
こうして、上記カラムアドレスＣＡ(＝ビット線ＢＬの番号)を１つインクリメントする毎に、ロウアドレスＲＡ(＝ワード線ＷＬの番号)を「０」から「１０２４」へと順次インクリメントしながら、メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖtの確認を行う。そして、上記ブロック内の全メモリセルの閾値電圧Ｖtを確認した結果、全メモリセルの閾値電圧Ｖtが０.５Ｖよりも高ければ、オーバーイレースセル検出処理動作を終了するのである。一方、上記ステップＳ14において、メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖtが０.５Ｖ以下であり、オーバーイレース状態であると判断されるとステップＳ19に進む。
【００１７】
ステップＳ19で、ソフトプログラム回数値Ｎに初期値「０」がセットされる。ステップＳ20で、レジスタXaddに、上記ステップＳ14においてオーバーイレース状態であると判断された際のロウアドレスＲＡが格納される。以後、ソフトプログラム処理が開始される。
【００１８】
尚、レジスタXaddにオーバーイレースメモリセルのロウアドレスＲＡを格納するのは、次の理由による。すなわち、メモリセルＭ(ＲＡ,ＣＡ)がオーバーイレース状態であると判断されるには、消去特性のバラツキによって当該メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧の低下が早すぎる場合と、当該メモリセルＭ(ＲＡ,ＣＡ)とビット線ＢＬを共有する他のメモリセルＭ(ＲＡ＋１,ＣＡ)〜Ｍ(１０２３,ＣＡ)の中に閾値電圧が負のメモリセルＭがあるため非選択状態でもセル電流が流れ、当該メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧が見かけ上低く検出される場合とがある。したがって、ビット線ＢＬを同一とするメモリセルＭ(ＲＡ,ＣＡ)〜Ｍ(１０２３,ＣＡ)に対して閾値電圧が０.５以上になるまで順次ソフトプログラムを所定回繰り返す必要がある。その管理のために、レジスタXaddに当該メモリセルＭ(ＲＡ,ＣＡ)のロウアドレスＲＡを格納するのである。
【００１９】
ステップＳ21で、上記メモリセルＭ(ＲＡ,ＣＡ)に対して、書き込みパルス(プログラムパルス)を印加して閾値電圧Ｖtを上昇させるソフトプログラムが実行される。ステップＳ22で、メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖtが検証される。ステップＳ23で、上記検証の結果メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖtが０.５Ｖよりも高いか否かが判別される。その結果、０.５Ｖよりも高い場合にはメモリセルＭ(ＲＡ,ＣＡ)はオーバーイレース状態ではなくなったと判断され、上記ステップＳ15に戻ってオーバーイレースセルの検出処理が続行される。一方、０.５Ｖ以下である場合にはステップＳ24に進む。
【００２０】
ステップＳ24で、上記メモリセルＭ(ＲＡ,ＣＡ)に対してソフトプログラムを実行しても閾値電圧Ｖtは依然として０.５Ｖ以下であるので、ロウアドレスＲＡがインクリメントされる。ステップＳ25で、ロウアドレスＲＡは、最終アドレスＲＡMAX以上であるか否かが判別される。その結果、最終アドレスＲＡMAX以上であればステップＳ26に進み、最終アドレスＲＡMAXより小さければ上記ステップＳ21に戻って、次のメモリセルＭ(ＲＡ,ＣＡ)に対するソフトプログラム処理に移行する。
【００２１】
こうして、上記ロウアドレスＲＡ(＝ワード線ＷＬの番号)を「ＲＡ」から「１０２４」へと順次インクリメントしながら、閾値電圧Ｖtが０.５Ｖより高くなるまでメモリセルＭ(ＲＡ,ＣＡ)に対するソフトプログラム処理を行うのである。例えば、ＷＬ0に接続されたメモリセルＭ00で閾値電圧Ｖtが０.５Ｖ以下であると判定され、ソフトプログラムを行っても閾値電圧Ｖtが０.５Ｖよりも高く上昇しない場合には、ＷＬ1に対してソフトプログラムを行う。この場合も、閾値電圧Ｖtが０.５Ｖ以下である場合には、次のロウアドレスヘ移動する。この動作をＷＬ1023まで繰り返すのである。
【００２２】
ステップＳ26で、上記ロウアドレスＲＡに、レジスタXaddの格納内容XADDがセットされる。ステップＳ27で、ソフトプログラム回数値Ｎがインクリメントされる。ステップＳ28で、ソフトプログラム回数値Ｎが「１０」以上であるか否かが判別される。その結果、「１０」以上でなければ上記ステップＳ21に戻って、次回のソフトプログラム処理に移行する。一方、「１０」以上であれば、イレースフェイルとして上記消去処理動作を終了する。
【００２３】
すなわち、例えば、上記ワード線ＷＬ0に接続されたメモリセルＭ00で閾値電圧Ｖtが０.５Ｖ以下であると判定された場合には、閾値電圧Ｖtが０.５Ｖよりも高くなるまで、メモリセルＭ00〜Ｍ(1023,0)に対して最大１０回までソフトプログラム処理を繰り返すのである。
【００２４】
次に、上記オーバーイレースセル検出処理動作における上記ステップＳ14あるいはステップＳ23で実行されるオーバーイレース状態のメモリセルＭを検出するためのベリファイの方法について述べる。最も簡単な方法について、図１６,図１７および図１８に従って説明する。
【００２５】
ここで、図１８に示すように、実際にデータの書き込み/読み出し等が行われるメモリセルアレイ中のメモリセル(メインセル)Ｍとは別に、これらメインセルＭの閾値電圧Ｖtを検証するために用いられるメインセルＭと同じ特性を有する参照用メモリセル(リファレンスセル)Ｍrが設けられている。そして、このリファレンスセル)Ｍrを流れるセル電流Ｉrと、メモリセルアレイ中における選択メインセルＭを流れるセル電流Ｉmとを比較することによって、選択されたメインセルＭの閾値電圧Ｖtを判定するのである。
【００２６】
先ず、上記リファレンスセルＭrの閾値電圧Ｖtを、予め、例えば３.０Ｖに設定しておく。そうすると、このリファレンスセルＭrのＩ‐Ｖ特性は図１７に示すようになり、リファレンスセルＭrのコントロールゲートに接続されているワード線ＷＬrefに４.５Ｖを印加すると、リファレンスセルＭrにセル電流Ｉrが流れることを示している。
【００２７】
一方、図１６に示すように、上記閾値電圧Ｖtを検証するために選択されたメインセルＭのコントロールゲートに接続されているワード線ＷＬmain(ＷＬ0〜ＷＬ1023の内の１つ)に２Ｖを印加すると、メインセルＭにはセル電流としてＩmが流れる。
【００２８】
ここで、上記メインセルＭとリファレンスセルＭrとは同じＩ‐Ｖ特性を有するメモリセルであるため、メインセルＭの閾値電圧Ｖtが０.５Ｖであれば、閾値電圧Ｖtより１.５Ｖ(＝リファレンスセルＭr：ゲート電圧−閾値電圧Ｖt＝４.５Ｖ−３.０Ｖ)だけ高いゲート電圧２.０Ｖによって同じセル電流が流れることになる。つまり、Ｉm＝Ｉrとなる。ところが、メインセルＭの閾値電圧Ｖtが０.５Ｖより高ければ、メインセルＭを流れるセル電流ＩmはリファレンスセルＭrに流れるセル電流Ｉrと比較して小さくなり(Ｉm＜Ｉr)、逆にメインセルＭの閾値電圧Ｖtが０.５Ｖより低ければ、セル電流Ｉmはセル電流Ｉrと比較して大きくなる(Ｉm＞Ｉr)。これを、図１８に示すようなセンスアンプによって判定することによって、オーバーイレース状態か否かを検証するのである。
【００２９】
すなわち、各セル電流Ｉm,ＩrによってメインセルＭおよびリファレンスセルＭrのドレイン部に発生する電圧によって、センスアンプを構成する差動回路の各々の差動対を流れる電流値が変化する。そこで、その電流値の大小関係を判定することによって、メインセルＭの閾値電圧Ｖtが所定の値(ここでは、０.５Ｖ)より高いか否かを判定する。つまり、電流センスによって判定を行うのである。その場合、上記差動対と接地電位間に挿入されているｎＭＯＳ(金属酸化膜半導体)トランジスタが定電流源となり、そのｎＭＯＳトランジスタのゲートに入力される電圧biasによって、上記差動回路の動作点が決められる。
【００３０】
上記メモリセルアレイ中のメインセルＭを１つずつ選択して上記センスアンプに接続し、リファレンスセルＭrのワード線ＷＬrefに４.５Ｖを印加する一方、選択されたメインセルＭのワード線ＷＬmainに２Ｖを印加することによって、オーバーイレース状態か否かを順次検証していくのである。
【００３１】
【発明が解決しようとする課題】
しかしながら、上記従来のオーバーイレース状態のメモリセルＭを検出するベリファイ方法には、以下のような問題がある。すなわち、上述したように、従来のオーバーイレースのベリファイ方法では、メインセルＭ１個ずつ、実際には１本のワード線にコントロールゲートが接続された８個のメインセルＭを並列してベリファイを行っている。その場合における１ブロックのベリファイ時間は、１個のメモリセルＭのベリファイに５００nsが必要であるとすると、(１メモリセルＭのベリファイ時間×ブロック内のメモリセル数)/並列処理数であるから、
(５００ns×５１２×１０２４)/８＝３３ms
となる。
【００３２】
このベリファイ時間は、図１５に示すオーバーイレースセル検出処理動作のアルゴリズムからも分かるように、図１５におけるステップＳ11〜ステップＳ18において行われる通常検出ルーチンに要する時間である。したがって、オーバーイレース状態のメモリセルＭが検出されてソフトプログラムが実行されると、上記ベリファイ時間３３msにソフトプログラム時間とソフトプログラムに伴うベルファイ時間とがさらに加算されることになる。
【００３３】
しかしながら、図３に示すように、実際の消去処理動作においては、上記ステップＳ4において実行されるイレースベリファイで、イレースベリファイとイレースパルス印加とを交互に繰り返しながらブロック内の全メモリセルＭの閾値電圧が所定の電圧(図１３における３.０Ｖ)以下になるようにしている。また、各メモリセルＭのイレース特性のバラツキも、実際は問題になる程大きくはない。したがって、通常においては、オーバーイレース状態のメモリセルの出現は殆ど無いのである。
【００３４】
ところが、使用環境や経時変化等によってオーバーイレース状態のメモリセルが出現すると、デバイスの正常な動作ができなくなる。したがって、デバイスの正常な動作を保障するためには、消去処理動作中におけるオーバーイレースセルの検出と閾値電圧の回復とのアルゴリズムは省略することができないのである。
【００３５】
今後、例えば、イレース時間が１０ms以下の高速イレースが要求された場合、上記オーバーイレース検出時間を短縮する必要がある。
【００３６】
そこで、この発明の目的は、通常状態ではオーバーイレースセルが殆ど出現しない現状に鑑み、信頼性保障のために欠くことのできないオーバーイレースセルの検出時間を大幅に短縮することが可能な不揮発性半導体メモリ装置のオーバーイレースセル検出方法を提供することにある。
【００３７】
【課題を解決するための手段】
上記目的を達成するため、この発明は、
制御ゲートとドレインとソースを有すると共に、電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタがマトリクス状に配置されたメモリセルアレイと、行方向に配列された上記浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された上記浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線と、ブロックを構成する複数の上記浮遊ゲート電界効果トランジスタのソースに共通に接続された共通配線を有して、書き込み状態の上記浮遊ゲート電界効果トランジスタにおける閾値電圧は消去状態の上記浮遊ゲート電界効果トランジスタにおける閾値電圧よりも高い不揮発性半導体メモリ装置において、
上記行線,列線及び共通配線への印加電圧を制御して、第１に消去前書き込みを行い、第２に消去前書き込みベリファイを行い、第３に消去パルスを印加し、第４に消去パルス印加後ベリファイを行い、第５にオーバーイレースセル検出のための第１ベリファイを行い、第６に上記第１のベリファイによってオーバーイレースセルが検出された場合にオーバーイレースセルを特定するための第２ベリファイを上記第１ベリファイ時の上記行線印加電圧とは異なる行線印加電圧で行い、第７に上記第２ベリファイの結果オーバーイレースセルが特定された場合には当該オーバーイレースセルに対してソフト書き込みを行う消去処理を実行する消去処理手段を備えた
ことを特徴とする不揮発性半導体メモリ装置のオーバーイレースセル検出方法であって、
上記第１ベリファイ時には、ベリファイ対象となる浮遊ゲート電界効果トランジスタで成る対象セルのドレインに接続された上記列線の電圧値に基づいて、パスあるいはフェイルを判定する一方、
上記第２ベリファイ時には、上記浮遊ゲート電界効果トランジスタと同じ構造を有して上記書き込みおよび消去の対象とはならない浮遊ゲート電界効果トランジスタで成るリファレンスセルのドレインに接続された上記列線の電流値と上記対象セルのドレインに接続された上記列線の電流値とを比較して、パスあるいはフェイルを判定し、
上記第１ベリファイ時における上記対象セルに関する列線の電圧値の検知は第１センスアンプによって行われ、
上記第１ベリファイ時には、上記ブロック内の総ての上記行線に対して上記オーバーイレースセル検出用の所定電圧を印加する一方、上記列線を順次選択して上記第１センスアンプに接続することによって、上記列線単位で上記オーバーイレースセルの検出を行う
ことを特徴とする不揮発性半導体メモリ装置のオーバーイレースセル検出方法において、
上記第２ベリファイ時における上記リファレンスセルと対象セルとに関する電流値の比較は第２センスアンプで行われ、
上記第２ベリファイ時には、上記行線に、上記第１ベリファイ時に印加された電圧とは異なる電圧を順次印加する一方、上記第１ベリファイ時にオーバーイレースセルが存在すると判定された列線のみを上記第２センスアンプに接続することによって、個々の対象セル単位で上記オーバーイレースセルの特定を行う
ことを特徴としている。
【００３８】
上記構成によれば、消去処理手段によって消去処理が実行される際に、消去パルス印加後ベリファイが行われた後にオーバーイレースセル検出のための第１ベリファイが行われ、この第１のベリファイによってオーバーイレースセルが検出された場合には、オーバーイレースセルを特定するための第２ベリファイが行われる。その場合、上記第２ベリファイ時には、上記第１ベリファイ時に行線に印加された電圧とは異なる電圧が上記行線に印加される。したがって、上記第１ベリファイ時に行線に印加される電圧を上記オーバーイレースセルとなる浮遊ゲート電界効果トランジスタにおける閾値電圧程度に低めることによって、複数の浮遊ゲート電界効果トランジスタに対する上記第１ベリファイを少ない電流で一括して行うことが可能になる。一方、上記第２ベリファイ時に行線に印加される電圧を上記第１ベリファイ時よりも高めることによって、検出感度を上げて上記オーバーイレースセルの特定スピードを上げることが可能になる。
【００３９】
さらに、上記第１ベリファイが電圧センスによって行われる。したがって、感度良く短時間にオーバーイレースセル検出を行うことが可能になる。
【００４０】
さらに、上記列線単位で上記第１ベリファイが行われる。したがって、個々の浮遊ゲート電界効果トランジスタ単位で上記第１ベリファイを行う場合に比してベリファイ回数が減少されて、上記オーバーイレースセル検出時間が短縮される。
【００４１】
さらに、上記第１ベリファイ時にオーバーイレースセルが存在すると判定された列線に関して、個々の対象セル単位で上記オーバーイレースセルの特定が行われる。したがって、上記オーバーイレースセルの特定が正確に行われる。
【００４２】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態における不揮発性半導体メモリ装置の構成を示すブロック図である。この不揮発性半導体メモリ装置は、レジスタ１１は、後に詳述するが、消去動作時にソフトプログラムに移行する際におけるロウアドレスを格納するものである。尚、１３はメモリセルアレイである。１４は、制御回路１２からの制御信号を受けて各ビット線に電圧を印加する駆動回路を含むＹデコーダと各ビット線に接続されたセンスアンプとが搭載されたソースドライバである。１５は、制御回路１２からの制御信号を受けて各ワード線に印加する駆動回路を含むＸデコーダが搭載されたゲートドライバである。１６は、制御回路１２からの上記制御信号を、書き込みや消去や読み出し用の電圧にレベル変換して出力するレベルシフタである。１７は、共通ソース線を選択するソーススイッチである。また、１８は、制御回路１２による書き込み処理や消去処理や読み出し処理用のプログラム等が格納されているＲＯＭ(リード・オンリ・メモリ)である。
【００４３】
図２は、図１に示する不揮発性半導体メモリ装置におけるメモリセルアレイ１３の構成を示す。尚、このメモリセルアレイ１３の構成は、上記従来のメモリセルアレイの構成と同一のフラッシュメモリである。また、図３は、ＲＯＭ１８に格納されている消去処理プログラムによる消去処理動作のアルゴリズムを示すフローチャートである。この消去処理動作は、消去前プログラム、消去前プログラムベリファイ、イレースパルス印加、イレースベリファイ、オーバーイレースセル検出の順に行われる。このうち、消去前プログラムベリファイ、イレースパルス印加、イレースベリファイについては、上述した従来の消去処理動作の場合と同一である。異なる点は、オーバーイレースセル検出処理に関するアルゴリズムである。
【００４４】
すなわち、図３に示す消去処理動作におけるステップＳ1〜ステップＳ5と、上記制御回路１２,レベルシフタ１６,ソースドライバ１４,ゲートドライバ１５およびソーススイッチ１７とによって、請求項１における消去処理手段を構成するのである。
【００４５】
上述したように、図３に示す消去処理動作におけるステップＳ4のイレースベリファイでは、イレースベリファイとイレースパルス印加とを交互に繰り返し、消去すべきブロック内の全メモリセルの閾値電圧Ｖtが所定の電圧(図１３における３.０Ｖ)以下になるようにする。この時点におけるブロック内の全メモリセルの閾値電圧Ｖtの分布状態を図４に示す。横軸は、メモリセルの閾値電圧Ｖt(Ｖ)であり、縦軸はメモリセルの出現確率(％)である。
【００４６】
図４より、全メモリセルの９９.９９％の閾値電圧Ｖtは１.０Ｖ以上であり、閾値電圧Ｖtが０.５Ｖ以下であるメモリセルの出現確率は精々０.００５％程度であることが分かる。ここで、図６は、上記ブロック内のメインメモリＭのＩ‐Ｖ特性を示す。図６から分かるように、メインメモリＭのワード線ＷＬmainに０.５Ｖを印加すると、閾値電圧Ｖtが１.０ＶであるメインメモリＭに流れるセル電流Ｉmは略０となり、閾値電圧Ｖtが０.５ＶであるメインメモリＭのセル電流Ｉmは１μＡとなる。このような状況を踏まえて、次のステップＳ5において、オーバーイレースセル検出(閾値電圧Ｖtが０.５Ｖ以下)処理動作の実行に移行するのである。
【００４７】
図５は、図３に示す消去処理動作のフローチャートにおけるステップＳ5において実行されるオーバーイレースセル検出処理動作のフローチャートを示す。以下、図５に示すフローチャートと図２に示すメモリアレイの構成に従って、本実施の形態におけるオーバーイレースセル検出処理動作について説明する。
【００４８】
先ず、ステップＳ31で、カラムアドレスＣＡ(＝ビット線ＢＬの番号)に初期値「０」がセットされる。ステップＳ32で、上記カラムアドレスＣＡに位置するメモリセルＭ(０,ＣＡ)〜Ｍ(１０２３,ＣＡ)の閾値電圧Ｖtが一括して検証される。ステップＳ33において、上記検証の結果、メモリセルＭ(０,ＣＡ)〜Ｍ(１０２３,ＣＡ)の閾値電圧Ｖtが０.５Ｖよりも高いか否かが判別される。その結果、０.５Ｖよりも高い場合にはメモリセルＭ(０,ＣＡ)〜Ｍ(１０２３,ＣＡ)はオーバーイレース状態ではないと判断されてステップＳ34に進む。一方、０.５Ｖ以下である場合には、メモリセルＭ(０,ＣＡ)〜Ｍ(１０２３,ＣＡ)中にオーバーイレースセルがあると判断されてステップＳ36に進む。
【００４９】
こうして、本実施の形態においては、オーバーイレースベリファイをビット線ＢＬ毎に行う。例えば、メモリセルＭ00〜Ｍ(1023,0)の１０２４個のメモリセルに流れるセル電流を、ビット線ＢＬ0で検出するのである。この場合、データの書き込みおよび読出し用とは別に設置されているリファレンスセルＭrの閾値電圧Ｖtは、図７のＩ‐Ｖ特性に示すように予め３.０Ｖに設定してある。そして、ゲート電極に閾値電圧Ｖtを印加した際のセル電流Ｉrは１μＡ程度である。
【００５０】
そして、上記閾値電圧Ｖtの検証時には、図９に示すように、対象となるメインセルＭ(０,ＣＡ)〜Ｍ(１０２３,ＣＡ)のコントロールゲートに接続されている全ワード線ＷＬ(図２におけるＷＬ0〜ＷＬ1023)に０.５Ｖを印加する。一方、リファレンスセルＭrのコントロールゲートに接続されているワード線ＷＬrefには３.０Ｖを印加する。そして、センスアンプ(図１８に示すセンスアンプと同じであるが印加電圧は異なる)によって電流センスを行うのである。
【００５１】
その結果、上記リファレンスセルＭrに流れるセル電流Ｉr＝１μＡに対して、１ビット単位のメインセルＭ(１０２４個のメインセルＭ)に流れるセル電流(１０２４個のメインセルＭの電流)Ｉmが１μＡより大きければ、この１ビット単位のメインセルＭの中にオーバーイレースセルが混在していると判別する。一方、上記セル電流(１０２４個のメインセルＭの電流)Ｉmが１μＡ以下であれば、この１ビット単位のメインセルＭの中にオーバーイレースセルは含まれていないと判別するのである。
【００５２】
このように、上記メインセルＭ(０,ＣＡ)〜Ｍ(１０２３,ＣＡ)に対応するワード線ＷＬ0〜ＷＬ1023への印加電圧を、従来の２Ｖ(図１８参照)から０.５Ｖに下げて、小さいセル電流Ｉm(１μＡ程度)に設定した理由は、図４に示すように、１.０Ｖ以下の閾値電圧Ｖtを有するメモリセルＭの出現確率を考慮したものである。
【００５３】
すなわち、上記閾値電圧Ｖtが０.５Ｖ以下のメインセル(ワード線ＷＬmainに０.５Ｖを印加した際のセル電流Ｉmが１μＡより大)Ｍの出現確率が０.００５％以下であるということは、１本のビット線ＢＬに接続された１０２４個のメインセルＭに１個存在するか否かの確率である。また、閾値電圧Ｖtが１.０Ｖであるメインセル(ワード線ＷＬmainに０.５Ｖを印加した際のセル電流Ｉmが殆ど０)Ｍの出現確率が約０.０１％であるということは、ビット線ＢＬ単位で１０２４個のメインセルＭで０.１個(＝１０２４個×０.０１/１００)となり、やはり１個存在するか否かの確率である。
【００５４】
このように、上記ビット線ＢＬ単位(つまり１０２４個)で１個存在するか否かの確率となる閾値電圧Ｖtを、オーバーイレースセル判定用の電圧とすることによって、上述のようにして１ビット単位のメインセルＭの中にオーバーイレースセルが混在していると判別されたとしても、１０２４個のメインセルＭ中に高々１個とすることができるのである。
【００５５】
ステップＳ34で、上記カラムアドレスＣＡは最終アドレスＣＡMAX(＝５１２)以上であるか否かが判別される。その結果、最終アドレスＣＡMAX以上であればオーバーイレースセル検出処理動作を終了して、図３に示す消去処理動作にリターンする。一方、最終アドレスＣＡMAXより小さければステップＳ35に進む。ステップＳ35で、カラムアドレスＣＡがインクリメントされる。そうした後、上記ステップＳ32に戻って、次のビット線ＢＬに接続された全メインセルＭの閾値電圧Ｖt検証に移行するのである。
【００５６】
その場合、上記ブロック内の全ワード線ＷＬ0〜ＷＬ1023には電圧０.５Ｖがそのまま印加されており、リファレンスセルＭrのワード線ＷＬrefにもそのまま３.０Ｖが印加されている。そして、例えば、ビット線ＢＬ1に流れるセル電流(１０２４個のメインセルＭの電流)ＩmとリファレンスセルＭrに流れるセル電流Ｉr(＝１μＡ)とを上記センスアンプによって比較するのである。以下、同様に、ビット線単位のメインセルＭ中にオーバーイレースセルは含まれていないと判定される毎に、カラムアドレスＣＡをインクリメントしながらビット線ＢＬ2,ＢＬ3,…,ＢＬ511と順次判定を続けていく。そして、オーバーイレースセルが存在しなければ、オーバーイレースベリファイを終わり、消去処理動作を終了するのである。
【００５７】
すなわち、図５に示すオーバーイレースセル検出処理動作におけるステップＳ31〜ステップＳ35によって、請求項２における第１ベリファイ手段を構成するのである。
【００５８】
尚、このような小さい電流(１μＡ)でオーバーイレースベリファイを行うことによって、以下のような利点がある。すなわち、例えば、セル電流(１０２４個のメインセルＭの電流)Ｉmが１μＡ近傍以下であるためオーバーイレースセルは無いと判定されたが、実際には閾値電圧Ｖtが０Ｖに近い状態のメモリセルＭが１つあったとする。その場合でも、閾値電圧Ｖtが０ＶであるメモリセルＭのＩ‐Ｖ特性は、図８(図６に示す閾値電圧Ｖtが０.５Ｖの場合Ｉ‐Ｖ特性曲線を０.５Ｖだけ低電圧側に移動させ図)に示すようになる。したがって、通常動作時の書き込みベリファイや消去ベリファイや読出し時において、当該メモリセルＭが非選択(ワード線には０Ｖが印加)である場合におけるリーク電流は、１μＡ以下に押さえられていることになる。すなわち、非常にリーク電流の少ないデバイスを選別できることにもなるのである。
【００５９】
本実施の形態におけるオーバーイレースベリファイ方式では、各ビット線ＢＬ毎に、１μＡ程度の低電流を検出して電流値の大小関係を判定しているために、電流を安定させたり、センス感度を上げたりする必要があり、１回のオーバーイレースベリファイ時間は、従来の各メモリセルＭ毎に行う場合(５００ns)に比較して１μsと長くなる。しかしながら、本実施の形態はビット線ＢＬ単位で一括してベリファイを行うために、全体のオーバーイレースベリファイ時間は、
１μs×５１２＝５１２μs
のごとく大幅に短縮されるのである。
【００６０】
また、従来の場合と同様に、１ブロックが６４kＢであって、８個(８ビット)並列にオーバーイレースベリファイを行うとし、１回のオーバーイレースベリファイ時間は１μsとすると、ベリファイ時間は
１μs×５１２÷８＝６４μs
となる。したがって、従来のメモリセルＭ単位でオーバーイレースベリファイを行う場合のベリファイ時間３.３msに比較して、オーバーイレースセルが無い場合、つまり、オーバーイレースセル検出における通常検出ルーチン(ステップＳ31〜ステップＳ35)の時間が大幅に短縮されることになる。
【００６１】
尚、このように、１ブロックが６４kＢであって、８個(８ビット)並列にオーバーイレースベリファイを行う場合でも、上記オーバーイレースセルの出現個数は０.００５％×１０２４×８＝０.４程度であり、やはり１個あるか無いかの確率である。一方、閾値電圧Ｖtが１.０Ｖであるメモリセル(ワード線ＷＬに０.５Ｖを印加した場合のセル電流が殆ど０)の出現する個数は、０.０１％×１０２４×８＝０.８であり、やはり１個存在するか否かの確率となる。
【００６２】
上述のようにして、上記ステップＳ33において閾値電圧Ｖtが０.５Ｖ以下であると判別された場合は、メモリセルＭ(０,ＣＡ)〜Ｍ(１０２３,ＣＡ)中にオーバーイレースセルがあると判断されてステップＳ36に進む。ステップＳ36で、ロウアドレスＲＡに初期値「０」がセットされる。ステップＳ37で、メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖtが検証される。ステップＳ38で、上記検証の結果、メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖtが０.５Ｖよりも高いか否かが判別される。その結果、０.５Ｖよりも高い場合にはメモリセルＭ(ＲＡ,ＣＡ)はオーバーイレース状態ではないと判断されてステップＳ39に進む。一方、０.５Ｖ以下である場合には、メモリセルＭ(ＲＡ,ＣＡ)はオーバーイレース状態であると判断されてステップＳ41に進む。ステップＳ39で、ロウアドレスＲＡがインクリメントされる。ステップＳ40で、ロウアドレスＲＡは、最終アドレスＲＡMAX(＝１０２４)以上であるか否かが判別される。その結果、最終アドレスＲＡMAX以上であれば上記ステップＳ34に戻って、次のカラムアドレス(次のビット線ＢＬ)に対するオーバーイレースセルの検出処理が続行される。一方、最終アドレスＲＡMAXより小さければ上記ステップＳ37に戻って、次のメモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖt検証に移行する。
【００６３】
ステップＳ41で、ソフトプログラム回数値Ｎに初期値「０」がセットされる。ステップＳ42で、レジスタ(XADD)１１に、上記ステップＳ38においてオーバーイレース状態であると判断された際のロウアドレスＲＡが格納される。ステップＳ43で、メモリセルＭ(ＲＡ,ＣＡ)に対して上記ソフトプログラムが実行される。ここで、ソフトプログラムの電圧は、ゲート電圧Ｖgが５Ｖであり、ドレイン電圧が６Ｖである。ステップＳ44で、メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖtが検証される。ステップＳ45で、上記検証の結果メモリセルＭ(ＲＡ,ＣＡ)の閾値電圧Ｖtが０.５Ｖよりも高いか否かが判別される。その結果、０.５Ｖよりも高い場合には、メモリセルＭ(ＲＡ,ＣＡ)は上記ソフトプログラムによって閾値電圧Ｖtが高くなり、オーバーイレース状態ではなくなったと判断されて、上記ステップＳ34に戻ってオーバーイレースセルの検出処理が続行される。一方、０.５Ｖ以下である場合にはステップＳ46に進む。
【００６４】
ステップＳ46で、上記ロウアドレスＲＡがインクリメントされる。ステップＳ47で、ロウアドレスＲＡは最終アドレスＲＡMAX(＝１０２４)以上であるか否かが判別される。その結果、最終アドレスＲＡMAX以上であればステップＳ48に進み、最終アドレスＲＡMAXより小さければ上記ステップＳ43に戻って次のメモリセルＭ(ＲＡ,ＣＡ)に対するソフトプログラム処理に移行する。こうして、ロウアドレスＲＡ(＝ワード線ＷＬの番号)を順次インクリメントしながら、閾値電圧Ｖtが０.５Ｖより高くなるまでメモリセルＭ(ＲＡ,ＣＡ)に対するソフトプログラム処理を行うのである。
【００６５】
ステップＳ48で、上記ロウアドレスＲＡに、レジスタ１１の格納内容XADDがセットされる。ステップＳ49で、ソフトプログラム回数値Ｎがインクリメントされる。ステップＳ50で、ソフトプログラム回数値Ｎが「１０」以上であるか否かが判別される。その結果、「１０」以上でなければ上記ステップＳ43に戻って、次回のソフトプログラム処理に移行する。一方、「１０」以上であれば、イレースフェイルであるとして上記消去処理動作を終了する。
【００６６】
ここで、上記イレースフェイルの場合には、レジスタにイレースフェイルである記憶を留めておき、最終的に、このビット単位の小ブロックを他のビット単位の小ブロックに置換して使用するか、デバイスそのものを使用しないか等の判定を別途行う。
【００６７】
尚、その場合における上記ステップＳ36〜ステップＳ50において実行されるソフトプログラム処理中におけるベリファイ(ステップＳ37,Ｓ38,ステップＳ44,Ｓ45)においては、閾値電圧Ｖtを３.０Ｖに設定したリファレンスセルＭrのワード線ＷＬrefに４.５Ｖを印加し、選択されたメインセルＭのワード線ＷＬmainには２.０Ｖを印加し、非選択のメモリセルＭのワード線ＷＬには０Ｖを印加して行う。つまり、ソフトプログラム処理中におけるベリファイにおいては、図１８に示す従来のオーバーイレースセル検出処理中におけるベリファイと同じ電圧で行うのである。その場合におけるメインセルＭとリファレンスセルＭrとのＩ‐Ｖ特性は、図１６および図１７となる。
【００６８】
このように、ソフトプログラム処理中におけるベリファイでの検出電流値を大きくするのは、以下の理由による。すなわち、ステップＳ31〜ステップＳ35において実行されるオーバーイレースセルの検出処理中におけるベリファイ(ステップＳ32,Ｓ33)においては、小さい電流(１μＡ)で検出しているため、ソフトプログラム処理中においては電流値を増やしてセンス感度を上げるのである。また、同一ビット線ＢＬにドレインが接続された個々のメインセルＭの閾値電圧Ｖtは０.５Ｖより高くてセル電流Ｉmが１μＡよりも低くても、各メインセルＭを流れるセル電流が加算されて１μＡ以上となり、該当するビット線ＢＬにドレインが接続されたメインセルＭ全体としては閾値電圧Ｖtが０.５Ｖ以下であると判定される場合もあるので、その場合を分離するためである。さらに、電流値を増加させることには、このソフトプログラム処理中におけるベリファイルーチンでのセンス時間を短縮させる意味もある。
【００６９】
尚、上記オーバーイレースセル検出処理中において、１μＡを基準にしたビット線ＢＬを流れる電流の大小によってオーバーイレース状態を判定する本実施の形態の場合には、図８に示すように閾値電圧Ｖtが０Ｖ以下のメモリセルが１個でも存在すれば１μＡ以上のセル電流Ｉmが流れるために、オーバーイレースセルの判定は可能である。しかしながら、閾値電圧Ｖtが０Ｖ〜０.５Ｖのメモリセルが１個存在してもセル電流Ｉmが１μＡより小さければ判定漏れとなる。ところが、その場合でも、上述したように、リーク電流は最大１μＡに留められるのである。
【００７０】
このように、上記ビット線ＢＬ単位でオーバーイレースのベリファイを行う場合におけるベリファイ時間は、例えば、メモリセルアレイ内にオーバーイレースセルが１ビット存在する場合には、
５１２(ビット線数)/８(並列処理)×１μs(センス時間)
＋０.５μs(センス時間)×１０２４(ワード線数)＝５７６μs
となる。また、メモリセルアレイ内にオーバーイレースセルが２ビット存在する場合でも、
５１２(ビット線数)/８(並列処理)×１μs(センス時間)
＋０.５μs(センス時間)×１０２４(ワード線数)
×２(オーバーイレースセルビット数)＝１ms
となる。オーバーイレースセルが２ビット存在する場合においても、上述した従来のオーバーイレースのベリファイ方法に比較して、ベリファイ時間は短縮されている。また、実際のフラッシュメモリのアレイにおいては、オーバーイレースセルは殆ど発生しておらず、本実施の形態におけるオーバーイレースのベリファイ方法を用いれば、オーバーイレースベリファイ(通常検出)の場合において６４μsのオーバーレースのベリファイ時間を達成することが可能になるのである。尚、オーバーレースのベリファイ時におけるセンス時間が１μsであるのに対して、オーバーイレース状態の特定およびこの特定されたメモリセルの回復時におけるセンス時間が０.５μsと短いのは、センス時の電流値が増大されて高速になっているためである。
【００７１】
以上のごとく、本実施の形態においては、消去動作時のオーバーイレースベリファイ時において、ビット線ＢＬ単位で一括ベリファイを行う。その際に、イレースパルス印加およびイレースベリファイ実施後におけるメモリセルアレイ内の閾値電圧Ｖtの分布状態を鑑み、１回のオーバーイレースベリファイにおいて所定閾値電圧Ｖt(例えば０.５Ｖ)以下(オーバーイレース状態)のメモリセルＭが１個あるか否かにでき、且つ、通常動作において非選択メモリセルＭのリーク電流が所定電流値(例えば１μＡ)以下にできるような検出レベルになるように、リファレンスセルＭrのセル電流およびメインセルＭのワード線ＷＬ印加電圧を設定している。
【００７２】
したがって、本実施の形態によれば、オーバーイレースベリファイ時におけるベリファイ回数を大幅に減らしてオーバーイレースベリファイ時間を短縮し、高速イレースを実現することができる。また、セル電流を小さくして、低消費電力化が可能になる。尚、上記オーバーイレースベリファイによって、オーバーイレース状態のメモリセルが存在すると判定された場合には、従来と同様に、各ワード線ＷＬ毎に再検出を行ってオーバーイレース状態の特定とこの特定されたメモリセルの回復とを行う。その際には、判定電流を大きくしてセンス感度を上げ、安定測定に至るスピードを早めるようにしている。
【００７３】
＜第２実施の形態＞
本実施の形態は、上記第１実施の形態の場合と同じ不揮発性半導体メモリ装置におけるメモリセルアレイ構成において、オーバーイレースベリファイを電圧センスによって行うものに関する。
【００７４】
上記第１実施の形態のように、図９に示すごとく電流検出を電流センスによって行う場合には、ビット線ＢＬ上における１μＡ程度の電流を検出するには以下のような問題がある。
（１）図９に示すセンスアンプによってリファレンスセルＭr側とメインセルＭ側との電圧差が安定するまでに時間が掛る。
（２）電流が少ないためにセンス感度が低い。
【００７５】
本実施の形態においては、以上のような問題を解決して１μＡ程度(小さな電流)のビット線ＢＬ上の電流を検出するために、オーバーイレースベリファイ時における電流検出を電圧センスによって行う方法について説明する。
【００７６】
本実施の形態における消去処理動作のアルゴリズムは、上記第１実施の形態における消去処理動作と同じであり、図３に示すフローチャートに従って実行される。また、本実施の形態におけるオーバーイレースセル検出処理動作のアルゴリズムは、上記第１実施の形態におけるオーバーイレースセル検出処理動作と同じであり、図５に示すフローチャートに従って実行される。
【００７７】
さらに、オーバーイレースセル検出処理動作におけるオーバーイレースベリファイ時において、ビット線ＢＬ単位で一括ベリファイを行い、１回のオーバーイレースベリファイにおいて所定閾値電圧Ｖt(例えば０.５Ｖ)以下(オーバーイレース状態)のメモリセルＭが１個あるか否かにでき、且つ、通常動作時において非選択メモリセルＭのリーク電流が所定電流値(例えば１μＡ)以下にできるような検出レベルになるように、メインセルＭのワード線ＷＬへの印加電圧を設定する点においても、上記第１実施の形態におけるオーバーイレースベリファイ時と同様である。
【００７８】
また、上記オーバーイレースベリファイ時においてオーバーイレースセルが存在すると判定された場合に、各ワード線ＷＬ毎に再検出を行ってオーバーイレースセルの特定とこの特定されたオーバーイレースセルの回復とを行う。その際には、電流センスの判定電流を大きくしてセンス感度を上げ、安定測定に至るスピードを早めるようにしている点においても、上記第１実施の形態におけるオーバーイレースベリファイ時と同様である。つまり、図１８に示すように、リファレンスセルＭrの閾値電圧Ｖtを３.０Ｖに設定すると共に、ワード線ＷＬrefへは電圧４.５Ｖを印加する。一方、選択メインセルＭのワード線ＷＬmainには電圧２.０Ｖを印加する一方、非選択メモリセルＭのワード線ＷＬには電圧０Ｖを印加するのである。
【００７９】
但し、本実施の形態は、上記オーバーイレースベリファイ(つまり、図５に示すオーバーイレースセル検出処理動作の通常検出ルーチン(ステップＳ31〜ステップＳ35))時においての電流検出を、図１０に示すように、電圧センスによって行う点において、上記第１実施の形態とは異なるのである。
【００８０】
図１０に示す電圧センス用のセンスアンプにおいては、設定されたセンス電流値(但し、リファレンスセルＭrは無い)は１μＡであり、ブロック内の総てのメインセルＭのワード線ＷＬmainには、一括して０.５Ｖを印加する。その場合における電圧センスの動作タイミングは図１１に示す通りである。
【００８１】
上記センスアンプは、図１０に示すように、電源電圧と接地電圧とを電源にする２つのインバータのうち一方の入力を他方の出力に接続すると共に、上記一方の出力を上記他方の入力に接続して構成されたラッチ回路部２１と、このラッチ回路部２１の１つの出力線(ノードＡ)と電源とに接続されたｎＭＯＳトランジスタ２２と、ノードＡとメインセルＭ(ビット線ＢＬ単位の１０２４個のメモリセルＭ)のビット線ＢＬとに接続されたｎＭＯＳトランジスタ２３で構成されている。そして、ｎＭＯＳトランジスタ２２のゲートには制御信号preが入力され、ｎＭＯＳトランジスタ２３のゲートには制御信号setが入力される。
【００８２】
上記構成のセンスアンプは、以下のように動作してメインセルＭを流れる電流Ｉmを検出する。すなわち、図１１に示すように、先ず、最初に制御信号setのレベルが「Ｈ」に設定されて、ｎＭＯＳトランジスタ２３がオンされる。これによって、センス系であるラッチ回路部２１と判定の対象となるメインセルＭのビット線ＢＬとが接続される。続いて、制御信号preのレベルが「Ｈ」に設定されて、ｎＭＯＳトランジスタ２２がオンされる。そして、ｎＭＯＳトランジスタ２２を介して電源から電流が供給されて、ノードＡの電圧が立ち上げられる(プリチャージ)。一方、ノードＡが立ち上がることによって、ラッチ回路部２１はノードＡのレベルが「Ｈ」に、ノードＢのレベルが「Ｌ」にラッチされる。
【００８３】
こうして、所定のプリチャージ電圧に達すると、ｎＭＯＳトランジスタ２２をオフさせる一方、判定の対象となるメインセルＭ(判定の対象となるビット線ＢＬにドレインが接続された１０２４個のメモリセルＭ)の全ワード線ＷＬ0〜ＷＬ1023)に、一括して０.５Ｖを印加する。そして、当該ビット線ＢＬに接続されているメインセルＭの中に閾値電圧Ｖtが０.５Ｖ以下のメインセルＭが含まれていれば、セル電流Ｉmが流れることで、ノードＡの電圧は低下する。そして、ノードＡの電圧が所定の電圧(ラッチ回路部２１の反転電圧)を下回ると、ラッチ回路部２１のラッチ電圧は反転し、ノードＡの電圧レベルは「Ｌ(接地電位)」に、ノードＢの電圧レベルは「Ｈ(電源電圧)」になってラッチされる。
【００８４】
その場合におけるラッチ回路部２１は、ノードＡの電圧が上記反転電圧を下回れば急激に反転するためにスピードが速く、またセンス感度も高いのである。そして、ノードＡの電圧が反転すれば、オーバーイレース状態のメモリセルが含まれている(もしくは、総てのメモリセルのセル電流が加算された結果かも知れないが)と判定され、上記ワード線ＷＬ毎にオーバーイレース状態のメモリセルの特定とこの特定されたメモリセルヘのソフトプログラムとが行われる。その場合のベリファイ時は、上述したように、図１８に示すセンスアンプのリファレンスセルＭrを用い、リファレンスセルＭrのワード線ＷＬrefには電圧４.５Ｖを印加し、メインセルＭのワード線ＷＬmainに電圧２.０Ｖを印加するのである。判定は従来例に示すものと同様である。
【００８５】
尚、上述の説明においては、上記オーバーイレースセル検出処理動作時(図５に示すオーバーイレースセル検出処理動作と同一)におけるオーバーイレース状態のメモリセルの特定とこの特定されたメモリセルヘのソフトプログラムとにおいては、図１８に示すセンスアンプによって電流センスを行うようにしている。
【００８６】
例えば、上記オーバーイレースセル検出処理からオーバーイレース状態のメモリセルの特定処理とこの特定されたメモリセルヘのソフトプログラム処理とを除いた通常検出ルーチン時における通常センス時間が０.５μsであるのに対して、センス時間が１μsとなった場合の処理時間を考えてみると(メモリセルアレイ内にオーバーイレースセルが無い場合)、
５１２(ビット線数)/８(並列処理)×１μs(センス時間)＝６４μs
となり、従来の通常検出ルーチン時における処理時間３３msと比較して、大幅に処理時間が低減されることがわかる。
【００８７】
本実施の形態においては、ラッチ回路部２１と、このラッチ回路部２１のノードＡ(１つの出力線)をプリチャージするｎＭＯＳトランジスタ２２と、ノードＡとメインセルＭのビット線ＢＬとを接続するｎＭＯＳトランジスタ２３とで構成されたセンスアンプを有している。そして、上記オーバーイレースセル検出処理の通常検出ルーチンにおいては、ノードＡとメインセルＭのビット線ＢＬとを接続した後、制御信号preのレベルを「Ｈ」にして所定時間だけノードＡをプリチャージする。そうした後、総てのメインセルＭのワード線ＷＬ0〜ＷＬ1023に一括して０.５Ｖを印加する。
【００８８】
そして、上記ラッチ回路部２１のラッチ電圧が反転すれば、メインセルＭの中に閾値電圧Ｖtが０.５Ｖ以下のメインセルＭが含まれていると判定するようにしている。したがって、１μＡ以下の各ビット線ＢＬのリーク電流を検出することが可能である。また、電圧センスを行うので、１μＡ程度の電流も正確にチェックすることが可能であり、且つ、電流センスを用いる場合よりもセンス時間が低減されることになる。
【００８９】
また、本実施の形態においては、上記第１実施の形態の場合と同様に、ビット線ＢＬ単位で上記オーバーイレース検出ルーチンを行うので，５１２本のビット線ＢＬに対しては５１２/８回(８ビット単位で実行)＝６４回だけベリファイ処理を行えばよく、ベリファイ時間は大幅に低減される。さらに、上記メモリセルアレイ内にオーバーイレースセルが発生していた場合においても、例えばオーバーイレースセルがメモリセルアレイ内に１ビット存在する場合のベリファイ時間は、
５１２(ビット線数)/８(並列処理)×０.５μs(センス時間)
＋０.５μs(センス時間)×１０２４(ワード線数)＝５４４μs
となる。また、メモリセルアレイ内にオーバーイレースセルが２ビット存在する場合でも、
５１２(ビット線数)/８(並列処理)×０.５μs(センス時間)
＋０.５μs(センス時間)×１０２４(ワード線数)
×２(オーバーイレースセルビット数)＝１ms
となる。この場合においても、上述した従来のオーバーイレースのベリファイ方法に比較して、ベリファイ時間は短縮されている。
【００９０】
また、実際のフラッシュメモリのアレイにおいては、オーバーイレースセルが殆ど発生することはなく、本実施の形態におけるオーバーイレースのベリファイ方法を用いれば、オーバーイレースベリファイ(通常検出動作)時の場合において６４μsのオーバーイレース検出のベリファイ時間を達成することが可能になるのである。
【００９１】
尚、上記各実施の形態においては、上記オーバーイレースベリファイ(通常検出動作)時には、図９および図１０に示すように、メインセルＭに接続されたワード線ＷＬmainには０.５Ｖの電圧を印可しているが、この電圧に限定されるものではなく０Ｖ〜１Ｖであればよい。こうして、閾値電圧Ｖtが０Ｖ〜１ＶのメモリセルＭをオーバーイレースセルとして検出することによって、検出漏れがあった場合における通常動作時のリーク電流の最大値を、閾値電圧が０Ｖであるオーバーイレースセルのリーク電流に制限できるのである。さらに、図４に示す閾値電圧分布における下限近傍に位置して、１回のオーバーイレースセル検出時に１個出現するか否かのオーバーイレースセルを検出することが可能になるのである。
【００９２】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体メモリ装置のオーバーイレースセル検出方法は、消去処理手段によって行線,列線および共通配線への印加電圧を制御して消去処理を実行する場合に、消去パルス印加後ベリファイを行った後に、オーバーイレースセル検出のための第１ベリファイを行い、次に上記第１のベリファイによってオーバーイレースセルが検出された場合にオーバーイレースセルを特定するための第２ベリファイを行い、その際に、上記第１ベリファイ時の上記行線印加電圧とは異なる行線印加電圧で行うので、上記第１ベリファイ時に行線に印加される電圧を、上記オーバーイレースセルの閾値電圧程度に低めることができる。したがって、複数のメモリセルに対する上記第１ベリファイを少ない電流で一括して行うことができる。
【００９３】
一方、上記第２ベリファイ時に行線に印加される電圧を、上記第１ベリファイ時よりも高めることができる。こうすることによって、上記第２ベリファイ時の検出感度を上げて、上記オーバーイレースセルの特定処理を高速且つ精度良く行うことができるのである。
【００９４】
さらに、上記第１ベリファイを電圧センスによって行うので、感度良く短時間にオーバーイレースセル検出を行うことができる。したがって、オーバーイレースセル検出時のベリファイ時間を短縮できる。
【００９５】
さらに、上記第１ベリファイを上記列線単位で行うので、個々のメモリセル単位で行う場合に比してベリファイ回数を減少でき、上記オーバーイレースセル検出時間を短縮できる。したがって、高速イレースを実現することが可能になる。
【００９６】
さらに、上記第２ベリファイを、上記第１ベリファイ時にオーバーイレースセルが存在すると判定された列線に接続された複数のメモリセルに対して、個々のメモリセル単位で行うので、上記オーバーイレースセルの特定を正確に行うことができる。
【図面の簡単な説明】
【図１】  この発明の不揮発性半導体メモリ装置の概略ブロック図である。
【図２】  図１におけるメモリセルアレイの具体的構成を示す図である。
【図３】  消去処理動作のフローチャートである。
【図４】  図３に示す消去処理動作のイレースベリファイ終了時点における全メモリセルの閾値電圧Ｖtの分布を示す図である。
【図５】  オーバーイレースセル検出処理動作のフローチャートである。
【図６】  メインセルのＩ‐Ｖ特性を示す図である。
【図７】  リファレンスセルのＩ‐Ｖ特性を示す図である。
【図８】  閾値電圧Ｖtが０ＶであるオーバーイレースセルのＩ‐Ｖ特性を示す図である。
【図９】  電流検出を電流センスで行うセンスアンプの回路図である。
【図１０】  電流検出を電圧センスで行うセンスアンプの回路図である。
【図１１】  図１０に示すセンスアンプの動作タイミングを示す図である。
【図１２】  ＥＴＯＸ型フラッシュメモリセルの模式的な断面図である。
【図１３】  書き込み状態と消去状態とにおける閾値電圧分布を示す図である。
【図１４】  オーバーイレースセルの存在によって正確なベリファ動作ができなくなる理由の説明図である。
【図１５】  従来のオーバーイレースセル検出処理動作のフローチャートである。
【図１６】  従来のオーバーイレースセル検出時におけるメインセルのＩ‐Ｖ特性を示す図である。
【図１７】  従来のオーバーイレースセル検出時におけるリファレンスセルのＩ‐Ｖ特性を示す図である。
【図１８】  オーバーイレースセル検出時における電流検出を電流センスで行うセンスアンプの回路図である。
【符号の説明】
１１…レジスタ、
１２…制御回路、
１３…メモリセルアレイ、
１４…ソースドライバ、
１５…ゲートドライバ、
１６…レベルシフタ、
１７…ソーススイッチ、
１８…ＲＯＭ、
２１…ラッチ回路部、
２２,２３…ｎＭＯＳトランジスタ、
ＢＬ…ビット線、
ＷＬ…ワード線、
Ｍ…メモリセル、
ＳＬ…共通ソース線、
Ｍr…リファレンスセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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