(57)【特許請求の範囲】
【請求項１】
期待値信号を入力する期待値入力端子と、
テスト対象回路の出力データ信号と前記期待値入力端子からの前記期待値信号とを比較する比較手段と、
前記比較手段からの比較結果信号が不一致を示すときはその不一致状態を保持する不一致保持手段と、
前記不一致保持手段が出力する判定信号を外部出力する判定信号出力端子と、
前記不一致保持手段が出力する前記判定信号が不一致状態を示すときに前記テスト対象回路からの出力データ信号を保持する出力データロック手段と、
前記不一致保持手段が出力する判定信号を所定の周期遅延させる第１の判定遅延手段と、
前記第１の判定遅延手段からの遅延判定信号を所定の周期遅延させる第２の判定遅延手段と、
クロックを計測し、前記不一致保持手段が出力する前記判定信号が不一致に変化したタイミングでの計測クロック数を保持するクロック計測手段と、
前記第２の判定遅延手段が出力する第２の遅延判定信号が不一致を示すときに前記保持した計測クロック数を所定の間隔でシリアル出力する計測クロック数出力手段と、
前記第２の判定遅延手段が出力する前記第２の遅延判定信号が一致を示すときは前記出力データロック手段の出力を選択し、不一致のときは前記計測クロック数出力手段の出力を選択し出力する選択手段と、
前記期待値入力端子に接続され、前記第１の判定遅延手段が出力する第１の遅延判定信号が一致を示すときはハイインピーダンスを出力し、前記第１の遅延判定信号が不一致を示すときに前記選択手段の出力信号を出力する出力バッファとを備え、
前記選択手段は、前記出力データロック手段からの前記不良情報信号の出力と前記計測クロック数出力手段からの不良時刻情報信号の出力との順序を、不良情報信号を先に、不良時刻情報信号を後にするように構成されている半導体集積回路のテスト回路。
【請求項２】
請求項１において、さらに、
前記期待値入力端子からの前記期待値信号を遅延させる期待値遅延手段と、
前記テスト対象回路の出力データ信号と前記期待値遅延手段による遅延期待値信号とを比較する遅延系の比較手段と、
前記遅延系の比較手段からの比較結果信号が不一致を示すときにその不一致状態を保持する遅延系の不一致保持手段と、
前記不一致保持手段と前記判定信号出力端子との間に挿入されて、前記不一致保持手段の出力信号と前記遅延系の不一致保持手段の出力信号の論理積を前記判定信号として前記判定信号出力端子に出力する論理積手段とを備える半導体集積回路のテスト回路。
【請求項３】
請求項２において、さらに、
前記論理積手段が出力する判定信号を所定の周期遅延させる判定遅延手段と、
前記期待値入力端子に接続され、前記判定遅延手段からの遅延判定信号が一致を示すときはハイインピーダンスを出力し、前記遅延判定信号が不一致を示すときに前記出力データロック手段からの出力信号を出力する出力バッファとを備える半導体集積回路のテスト回路。
【請求項４】
請求項２において、さらに、
前記論理積手段が出力する判定信号を所定の周期遅延させる第１の判定遅延手段と、
前記第１の判定遅延手段からの遅延判定信号を所定の周期遅延させる第２の判定遅延手段と、
クロックを計測し、前記不一致保持手段が出力する前記判定信号が不一致に変化したタイミングでの計測クロック数を保持するクロック計測手段と、
前記第２の判定遅延手段が出力する第２の遅延判定信号が不一致を示すときに前記保持した計測クロック数を所定の間隔でシリアル出力する計測クロック数出力手段と、
前記第２の判定遅延手段が出力する前記第２の遅延判定信号が一致を示すときは前記出力データロック手段の出力を選択し、不一致のときは前記計測クロック数出力手段の出力を選択し出力する選択手段と、
前記期待値入力端子に接続され、前記第１の判定遅延手段が出力する第１の遅延判定信号が一致を示すときはハイインピーダンスを出力し、前記第１の遅延判定信号が不一致を示すときに前記選択手段の出力信号を出力する出力バッファとを備える半導体集積回路のテスト回路。
【請求項５】
請求項２から請求項４までのいずれかにおいて、
前記期待値遅延手段、前記遅延系の比較手段および前記遅延系の不一致保持手段の組が複数組以上設けられ、
前記論理積手段は、前記不一致保持手段と前記複数組の遅延系の不一致保持手段の論理積をとる半導体集積回路のテスト回路。
【請求項６】
請求項２から請求項５までのいずれかにおいて、
前記不一致保持手段および前記遅延系の不一致保持手段のそれぞれの出力信号を個別的に外部出力する出力端子群を備える半導体集積回路のテスト回路。
【請求項７】
請求項１から請求項６までのいずれかにおいて、
前記判定信号出力端子に出力される前記判定信号が不一致を示すとき、前記テスト対象回路に対する供給クロックを停止させるクロック制御手段を備える半導体集積回路のテスト回路。
【請求項８】
請求項１から請求項７でのいずれかにおいて、
前記テスト対象回路が前記出力データ信号を複数ビット出力するものであり、前記期待値入力端子、前記比較手段、前記不一致保持手段、前記判定信号出力端子、前記出力データロック手段および前記不良情報出力端子の組が前記出力データ信号のビット数に応じて複数組設けられ、前記複数の不一致保持手段の出力の論理和を前記判定信号とする半導体集積回路のテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、良品、不良品の選別や不良解析、テスト開発に好適な半導体集積回路のテスト回路に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路のテスト回路を図１１に示し、以下に説明する（特開平３−２５３８２号公報参照）。
【０００３】
図１１において、６０はテストの対象の半導体集積回路であるテスト対象回路であり、図示しないＬＳＩテスタからテストパターンがクロックＣＬＫ0に同期して周期的にテスト対象回路６０に入力され、テスト対象回路６０の出力端子から所定の周期で第１および第２の出力データ信号Ａ１，Ａ２が出力される。６１，６２は期待値信号Ｂ１，Ｂ２を入力する期待値入力端子、６３，６４はそれぞれ出力データ信号Ａ１，Ａ２と期待値信号Ｂ１，Ｂ２とを比較する比較手段であり、排他的論理和ゲートで構成されている。排他的論理和ゲートは、２つの入力が一致すれば“０”を出力し、不一致のときに“１”を出力する。６５は比較手段６３，６４からの出力信号Ｃ１，Ｃ２の出力を論理和して出力する論理和ゲートである。６６は論理和ゲート６５からの出力信号Ｃ３をクロックＣＬＫ0の立ち上がりに同期してラッチするフリップフロップである。６７は内部比較の結果である判定信号Ｄを出力する判定信号出力端子である。
【０００４】
ここで、テスト対象回路６０が正常に動作していて、出力データ信号Ａ１，Ａ２がそれぞれ期待値信号Ｂ１，Ｂ２と一致しているときには、比較手段６３，６４の出力信号Ｃ１，Ｃ２がともに“０”で、クロックＣＬＫ0の立ち上がりタイミングで論理和ゲート６５の出力信号Ｃ３が“０”であると、フリップフロップ６６の出力である判定信号Ｄは“０”を出力する。
【０００５】
しかし、テスト対象回路６０が異常動作を起し、出力データ信号Ａ１が期待値信号Ｂ１と不一致となるか、出力データ信号Ａ２が期待値信号Ｂ２と不一致となったとき、あるいはそれら両者が不一致となったときには、比較手段６３，６４の出力信号Ｃ１，Ｃ２の少なくともいずれか一方が“１”となり、クロックＣＬＫ0の立ち上がりタイミングで論理和ゲート６５の出力信号Ｃ３が“１”であると、フリップフロップ６６の出力である判定信号Ｄは“１”を出力する。
判定信号出力端子６７から外部出力される判定信号ＤをＬＳＩテスタで判定する。これによって、期待値をすべて外部比較することなくテストすることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記構成の従来技術の場合、テスト対象回路６０の動作が異常シーケンスに入らない状態で、外部出力される判定信号Ｄが“０”と“１”を繰り返す場合には、ＬＳＩテスタのボード容量によって生じる出力遅延や端子間スキューにより、正確に異常動作と判定することが困難であった。そのため高精度、高コストのＬＳＩテスタを使用せざるを得なかった。
【０００７】
また、不良解析やテストパターン作成ミスのデバッグ情報として、異常動作した周期にテスト対象回路６０の出力データ信号が論理的に“０”であったか“１”であったかの情報や、該当する周期がいつであったかの不良時刻情報信号を出力するためには、その出力専用の端子を特別に設けなければならない。
【０００８】
さらには、その不良時刻情報信号を出力しても、ＬＳＩテスタのボード容量などの問題から高速動作の場合に、ＬＳＩテスタで正確に判定することができないという課題があった。
【０００９】
また、ＬＳＩ内部の遅延ばらつきによって期待値信号を入力するタイミングが出力データ信号と一致しなくなり、そのために良品でありながら不良品と判定してしまうおそれがあった。この不都合を回避するには、一つのテスト対象回路について常に入力タイミングを変化させ複数回のテストを繰り返せばよいが、そうすると検査時間が長くなるという課題があった。
【００１０】
また、不良判定しても、不一致のタイミングで内部クロックを停止できないため、実装されたトランジスタのスイッチング動作が継続して行われ、テストで不一致を生じた状態を保持したまま不良箇所の特定ができないという課題があった。
【００１１】
【課題を解決するための手段】
本発明は、次のような手段を講じることにより、上記の課題を解決する。
【００１２】
第１の解決手段として、本発明の半導体集積回路のテスト回路は、期待値信号を入力する期待値入力端子と、テスト対象回路の出力データ信号と前記期待値入力端子からの前記期待値信号とを比較する比較手段と、前記比較手段からの比較結果信号が不一致を示すときはその不一致状態を保持する不一致保持手段と、前記不一致保持手段が出力する判定信号を外部出力する判定信号出力端子と、前記不一致保持手段が出力する前記判定信号が不一致状態を示すときに前記テスト対象回路からの出力データ信号を保持する出力データロック手段と、前記不一致保持手段が出力する判定信号を所定の周期遅延させる第１の判定遅延手段と、前記第１の判定遅延手段からの遅延判定信号を所定の周期遅延させる第２の判定遅延手段と、クロックを計測し、前記不一致保持手段が出力する前記判定信号が不一致に変化したタイミングでの計測クロック数を保持するクロック計測手段と、前記第２の判定遅延手段が出力する第２の遅延判定信号が不一致を示すときに前記保持した計測クロック数を所定の間隔でシリアル出力する計測クロック数出力手段と、前記第２の判定遅延手段が出力する前記第２の遅延判定信号が一致を示すときは前記出力データロック手段の出力を選択し、不一致のときは前記計測クロック数出力手段の出力を選択し出力する選択手段と、前記期待値入力端子に接続され、前記第１の判定遅延手段が出力する第１の遅延判定信号が一致を示すときはハイインピーダンスを出力し、前記第１の遅延判定信号が不一致を示すときに前記選択手段の出力信号を出力する出力バッファとを備え、前記選択手段は、前記出力データロック手段からの前記不良情報信号の出力と前記計測クロック数出力手段からの不良時刻情報信号の出力との順序を、不良情報信号を先に、不良時刻情報信号を後にするように構成されている。なお、出力順序については逆でもよく、基本的な作用は同じである。
【００１３】
この構成によれば、比較手段において出力データ信号と期待値信号とを比較し、その比較の結果が不一致を示すときに不一致保持手段において不一致状態を保持した上で判定信号を外部出力するとともに、出力データロック手段においてその不一致を生じたタイミングでテスト対象回路が出力している出力データ信号をロックした上で外部出力する。すなわち、出力データ信号と期待値信号との内部比較を行いながら、不良情報（異常動作タイミングで出力データ信号が論理的に“０”，“１”いずれであったかの不良解析に用いる情報）を保持することができる。この不良情報は不一致検出後も保持されているため、高速テスト時にもボード容量に影響されることなく外部観測することができる。
【００１９】
また、不良情報出力端子の省略を可能にする。すなわち、期待値入力端子を不良情報および不良情報信号の出力端子として兼用するものである。この兼用のために、判定遅延手段を増やし、また、出力バッファを追加している。
【００２１】
第２の解決手段として、本発明による半導体集積回路のテスト回路は、上記第１の解決手段において、さらに、次の構成要素が追加されたものである。すなわち、前記期待値入力端子からの前記期待値信号を遅延させる期待値遅延手段と、前記テスト対象回路の出力データ信号と前記期待値遅延手段による遅延期待値信号とを比較する遅延系の比較手段と、前記遅延系の比較手段からの比較結果信号が不一致を示すときにその不一致状態を保持する遅延系の不一致保持手段と、前記不一致保持手段と前記判定信号出力端子との間に挿入されて、前記不一致保持手段の出力信号と前記遅延系の不一致保持手段の出力信号の論理積を前記判定信号として前記判定信号出力端子に出力する論理積手段とである。
【００２２】
これは、半導体集積回路の内部遅延のばらつきに対応するものである。比較手段はテスト対象回路からの出力データ信号と期待値信号とを比較するものであるが、両者のタイミングが高精度に合致していることが重要である。しかし、半導体集積回路の内部遅延のばらつきのために、期待値信号の入力タイミングが出力データ信号と一致しなくなる場合が起こり得る。そのままであれば、良品を不良品と誤判定する可能性がある。そこで、上記の期待値遅延手段と遅延系の比較手段と遅延系の不一致保持手段とを追加している。さらに、論理積手段を追加している。このように構成すれば、出力データ信号と期待値信号とを比較するに際して、タイミングを少しずらして比較することができる。したがって、一致または不一致の判定の確度が高いものになる。これにより、内部遅延のばらつきを吸収する状態での並行比較をすることができる。したがって、同一のテスト対象回路について入力タイミングを変化させる状態でテストを繰り返す必要性をなくすことができ、検査時間の短縮化を図ることができる。
【００２３】
第３の解決手段として、本発明による半導体集積回路のテスト回路は、上記第２の解決手段において、さらに、次の構成要素が追加されたものである。すなわち、前記論理積手段が出力する判定信号を所定の周期遅延させる判定遅延手段と、前記期待値入力端子に接続され、前記判定遅延手段からの遅延判定信号が一致を示すときはハイインピーダンスを出力し、前記遅延判定信号が不一致を示すときに前記出力データロック手段からの出力信号を出力する出力バッファとである。
【００２４】
これは、前述同様に、不良情報出力端子の省略を可能にする。すなわち、期待値入力端子を不良情報信号の出力端子として兼用するものである。期待値入力端子を不良情報信号の出力端子に兼用するので、不良情報信号の出力のための特別な出力端子が不要となる。
【００２５】
第４の解決手段として、本発明による半導体集積回路のテスト回路は、上記第２の解決手段において、さらに、次の構成要素が追加されたものである。すなわち、前記論理積手段が出力する判定信号を所定の周期遅延させる第１の判定遅延手段と、前記第１の判定遅延手段からの遅延判定信号を所定の周期遅延させる第２の判定遅延手段と、クロックを計測し、前記不一致保持手段が出力する前記判定信号が不一致に変化したタイミングでの計測クロック数を保持するクロック計測手段と、前記第２の判定遅延手段が出力する第２の遅延判定信号が不一致を示すときに前記保持した計測クロック数を所定の間隔でシリアル出力する計測クロック数出力手段と、前記第２の判定遅延手段が出力する前記第２の遅延判定信号が一致を示すときは前記出力データロック手段の出力を選択し、不一致のときは前記計測クロック数出力手段の出力を選択し出力する選択手段と、前記期待値入力端子に接続され、前記第１の判定遅延手段が出力する第１の遅延判定信号が一致を示すときはハイインピーダンスを出力し、前記第１の遅延判定信号が不一致を示すときに前記選択手段の出力信号を出力する出力バッファとである。
【００２６】
これは、前述同様に、異常動作時にテスト対象回路の出力データ信号が論理的に“０”，“１”いずれであったかの不良情報に加えて、異常動作が発生したのがどのタイミングであるかの不良時刻情報を外部出力するものである。さらに、不良情報と不良時刻情報とを同一の出力端子から外部出力するものである。不良情報だけでなく不良時刻情報も取得することができるとともに、不良時刻情報信号の外部出力に不良情報信号出力のための不良情報出力端子を兼用しており、回路構成の簡略化を進めることができる。
【００２７】
第５の解決手段として、本発明による半導体集積回路のテスト回路は、上記第２〜第４の解決手段において、前記期待値遅延手段、前記遅延系の比較手段および前記遅延系の不一致保持手段の組が複数組以上設けられ、前記論理積手段は、前記不一致保持手段と前記複数組の遅延系の不一致保持手段の論理積をとるように構成されている。
【００２８】
これは、判定遅延手段、遅延系の比較手段および遅延系の不一致保持手段の組が複数組あること、換言すれば、比較から不一致保持の系統が３つ以上あることを記述している。上記第４の解決手段では、比較から不一致保持の系統が２つであることを記述しているのに対するものである。系統数は２に限定する必要がないことを明確にしている。系統の数が多いほど、内部遅延のばらつきを吸収する作用が大きく、より高精度な比較判定に基づくテストが可能となる。
【００２９】
第６の解決手段として、本発明による半導体集積回路のテスト回路は、上記第２〜第５の解決手段において、前記不一致保持手段および前記遅延系の不一致保持手段のそれぞれの出力信号を個別的に外部出力する出力端子群を備えるものである。
【００３０】
この場合、出力端子群から複数相の判定信号を取得でき、タイミング調整の指標として利用することができる。そして、期待値信号の入力タイミングが早いタイミングと遅いタイミングのどちらにずれても、良品判定できるように調整できる。
【００３１】
第７の解決手段として、本発明による半導体集積回路のテスト回路は、上記第１〜第６の解決手段において、さらに、前記判定信号出力端子に出力される前記判定信号が不一致を示すとき、前記テスト対象回路に対する供給クロックを停止させるクロック制御手段を備えた構成としている。
【００３２】
これによれば、出力データ信号が期待値信号から不一致となったタイミングにおいて、テスト対象回路へのクロック供給を停止し、実装トランジスタのスイッチング動作を内部的に強制停止させることができる。したがって、外部からの操作で不一致のタイミングを見計らってクロック供給を絶つ必要がなく、当該のテストで不一致を生じた状態を保持したまま不良箇所を特定することができる。例えば、テストパターンを使って電流量に応じた発光現象を用いて不良箇所の解析ができる。
【００３３】
第８の解決手段として、本発明による半導体集積回路のテスト回路は、上記第１〜第７の解決手段において、さらに、次のように構成したものである。すなわち、前記テスト対象回路が前記出力データ信号を複数ビット出力するものであり、前記期待値入力端子、前記比較手段、前記不一致保持手段、前記判定信号出力端子、前記出力データロック手段および前記不良情報出力端子の組が前記出力データ信号のビット数に応じて複数組設けられ、前記複数の不一致保持手段の出力の論理和を前記判定信号とするものである。
【００３４】
これによれば、テスト対象回路の多ビットからなる複数の出力データ信号について、出力データ信号と期待値信号との内部比較を行いながら、不良発生時の多ビットの不良情報を保持することができ、不良解析を有利に展開することができる。
【００３５】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路のテスト回路の構成を示す回路図である。
【００３６】
テスト対象回路１からの出力データ信号Ａと期待値入力端子２からの期待値信号Ｂとが排他的論理和ゲートからなる比較手段３に入力されている。比較手段３は、テスト対象回路１から出力される出力データ信号Ａとそれに対応する期待値信号Ｂとを比較し、一致のときは比較結果信号Ｃとして“０”を出力し、不一致のときは比較結果信号Ｃとして“１”を出力する。比較手段３からの比較結果信号Ｃが不一致保持手段Ｍ１に入力されている。不一致保持手段Ｍ１は論理和ゲート４とリセット付きフリップフロップ５から構成されている。論理和ゲート４の入力側には比較手段３の出力とフリップフロップ５の出力とが入力され、論理和ゲート４の出力はフリップフロップのデータ入力（Ｄ）に接続されている。フリップフロップ５は、論理和ゲート４からのデータをテストパターンの１周期毎すなわちクロックＣＬＫ0の立ち上がりエッジ毎に更新的に記憶するとともに、比較結果信号Ｃが不一致の“１”のときには、その“１”を一旦保持すると、リセットされるまで保持し続ける機能を有している。不一致保持手段Ｍ１が出力する判定信号Ｄは判定信号出力端子６に出力されるとともに、出力データロック手段Ｍ２に供給されている。判定信号Ｄはテスト対象回路１が良品であるか不良品であるかを示すものである。
【００３７】
テスト対象回路１からの出力データ信号Ａは出力データロック手段Ｍ２にも供給されている。出力データロック手段Ｍ２は論理積ゲート７とフリップフロップ８から構成されている。不一致保持手段Ｍ１が出力する判定信号Ｄは論理積ゲート７の１入力に対して論理反転して入力されている。テスト対象回路１からの出力データ信号Ａがフリップフロップ８のデータ入力（Ｄ）に接続され、データ出力（Ｑ）が不良情報出力端子９に接続されている。フリップフロップ８のクロック入力（ＣＬＫ）に接続の論理積ゲート７は、判定信号Ｄが“０”のときすなわちテスト対象回路１の出力データ信号Ａが期待値信号Ｂと一致する状態では、ゲート開の状態であり、出力データ信号ＡをクロックＣＬＫ0に同期して出力する。また、判定信号Ｄが“１”のときすなわちテスト対象回路１の出力データ信号Ａのが期待値信号Ｂと一致しない状態では、非導通となって、不一致状態が発生したタイミングでの出力データ信号Ａを保持し、それ以降、その不良を示す不良情報信号Ｅを出力する。
【００３８】
以下、上記のように構成された本実施の形態の半導体集積回路のテスト回路の動作を説明する。クロックＣＬＫ0は、テスト対象回路（半導体集積回路）１と当該のテスト回路とに共通に供給される。
【００３９】
テスト対象回路１がリセットされると、不一致保持手段Ｍ１のフリップフロップ５は、そのリセット端子に図示されないリセット信号が入力され、論理“０”に初期化される。テスト対象回路１から出力される出力データ信号Ａと期待値入力端子２から入力される期待値信号Ｂとが比較手段３によって比較され、その比較結果信号Ｃは論理和ゲート４に入力される。論理和ゲート４には比較手段３の比較結果信号Ｃとフリップフロップ５の出力が入力されて論理和される。論理和ゲート４の論理和出力はフリップフロップ５に入力される。フリップフロップ５は、クロックＣＬＫ0の立ち上がりタイミングで論理和ゲート４の出力を記憶する。
【００４０】
《良品の場合》
テストパターンのすべての周期においてテスト対象回路１から出力される出力データ信号Ａが正常で、出力データ信号Ａが期待値入力端子２から入力される期待値信号Ｂと一致する場合、比較手段３による比較結果信号Ｃは論理“０”であり、不一致保持手段Ｍ１のフリップフロップ５の出力である判定信号Ｄは論理“０”のままである。出力データ信号Ａが正常状態を続けるとき、判定信号出力端子６はテスト終了まで論理“０”の判定信号Ｄを出力し続ける。外部のＬＳＩテスタでは判定信号出力端子６からの論理“０”の出力を観測し、良品と判定する。判定信号Ｄが“０”のとき、その論理反転の“１”を入力する出力データロック手段Ｍ２の論理積ゲート７はゲート開であり、正常な出力データ信号ＡをクロックＣＬＫ0に同期して不良情報出力端子９より順次に外部出力する。
【００４１】
《不良品の場合》
テストパターンのある周期で出力データ信号Ａが不良で、比較手段３において、出力データ信号Ａと期待値信号Ｂとが不一致を示すとき、比較手段３の比較結果信号Ｃは“０”から“１”に切り換わる。不一致保持手段Ｍ１のフリップフロップ５は論理和ゲート４からの論理“１”をクロックＣＬＫ0の立ち上がりに同期して保持する。フリップフロップ５の出力が論理和ゲート４の入力に帰還されているので、フリップフロップ５は一旦“１”を保持すると、それ以降で比較結果信号Ｃが“０”になっても、“１”の保持および出力を継続する。それはリセットされるまで続く。
【００４２】
不一致保持手段Ｍ１のフリップフロップ５が出力する判定信号Ｄが“１”に切り換わったとき、その論理反転の“０”を入力する出力データロック手段Ｍ２の論理積ゲート７はゲート閉の状態に切り換わり、フリップフロップ８は不良が発生した時点の出力データ信号Ａを保持し、それ以降、その不良を示す不良情報信号Ｅを不良情報出力端子９から出力する。外部のＬＳＩテスタでは判定信号出力端子６からの論理“１”の判定信号Ｄを観測し、不良品と判定するとともに、不良情報出力端子９から出力される不良情報信号Ｅを不良解析の情報として使用する。この判定信号Ｄが“１”のときに出力される不良情報信号Ｅは、テスト対象回路１が不良を引き起こしたときの論理（“０”または“１”）を示している。なお、フリップフロップ５をリセットすると、論理積ゲート７はゲート開を再開する。
【００４３】
以上のように、本実施の形態によれば、異常動作を発生したタイミングにおけるテスト対象回路１の出力データ信号Ａについて、そのときの論理が“０”であったか“１”であったかの不良情報を、出力データ信号と期待値信号との内部比較を行いながら、記憶し外部出力することができる。この不良解析に用いる情報は、不一致が生じた後は保持されているため、高速テスト時にもボード容量に影響されることなく外部観測することができる。
【００４４】
（実施の形態２）
図２は本発明の実施の形態２における半導体集積回路のテスト回路の構成を示す回路図である。実施の形態１の場合の図１と同じ構成要素には同一符号を付与して説明を省略する。
【００４５】
テスト対象回路１からは２ビットの出力データ信号Ａ１，Ａ２が出力されるようになっている。これに対応して、比較手段３として３ａ，３ｂの２つが設けられ、不一致保持手段Ｍ１における論理和ゲート４として４ａ，４ｂの２つ、リセット付きフリップフロップ５として５ａ，５ｂの２つがそれぞれ設けられている。また、出力データロック手段Ｍ２における論理積ゲート７として７ａ，７ｂの２つ、およびフリップフロップ８として８ａ，８ｂの２つがそれぞれ設けられている。
【００４６】
テスト対象回路１からの２ビットの出力データ信号Ａ１，Ａ２と期待値入力端子２ａ，２ｂからの２ビットの期待値信号Ｂ１，Ｂ１とがそれぞれ排他的論理和ゲートからなる比較手段３ａ，３ｂに入力されている。比較手段３ａは、テスト対象回路１から出力される１ビット目の出力データ信号Ａ１とそれに対応する期待値信号Ｂ１とを比較し、一致のときは比較結果信号Ｃ１として“０”を出力し、不一致のときは比較結果信号Ｃ１として“１”を出力する。比較手段３ｂは、２ビット目の出力データ信号Ａ２とそれに対応する期待値信号Ｂ２とを比較し、一致のときは比較結果信号Ｃ２として“０”を出力し、不一致のときは比較結果信号Ｃ２として“１”を出力する。比較手段３ａ，３ｂからの比較結果信号Ｃ１，Ｃ２がそれぞれ不一致保持手段Ｍ１に入力されている。
【００４７】
不一致保持手段Ｍ１は、実施の形態１の場合の図１と同様の関係にある論理和ゲート４ａとリセット付きフリップフロップ５ａの組み合わせ、同じく論理和ゲート４ｂとリセット付きフリップフロップ５ｂの組み合わせ、および論理和ゲート１０から構成されている。論理和ゲート１０は両フリップフロップ５ａ，５ｂが出力する出力信号Ｄ１，Ｄ２の論理和をとり、判定信号Ｄとして判定信号出力端子６および出力データロック手段Ｍ２に出力する。
【００４８】
出力データロック手段Ｍ２は、実施の形態１の場合の図１と同様の関係にある論理積ゲート７ａとフリップフロップ８ａの組み合わせおよび同じく論理積ゲート７ｂとフリップフロップ８ｂの組み合わせから構成されている。テスト対象回路１からの２ビットの出力データ信号Ａ１，Ａ２はそれぞれフリップフロップ８ａ，８ｂのデータ入力（Ｄ）に接続され、それぞれのデータ出力（Ｑ）が不良情報出力端子９ａ，９ｂに接続されている。フリップフロップ８ａ，８ｂのクロック入力（ＣＬＫ）に接続の論理積ゲート７ａ，７ｂは、判定信号Ｄが“０”のときすなわちテスト対象回路１の出力データ信号Ａ１，Ａ２がそれぞれ期待値信号Ｂ１，Ｂ１と一致する状態では、ゲート開の状態であり、このときフリップフロップ８ａ，８ｂはそれぞれ出力データ信号Ａ１，Ａ２をクロックＣＬＫ0に同期して出力する。また、判定信号Ｄが“１”のときすなわちテスト対象回路１の出力データ信号Ａ１，Ａ２の少なくともいずれか一方が期待値信号Ｂ１，Ｂ１と一致しない状態では、論理積ゲート７ａ，７ｂはそれぞれ非導通となり、フリップフロップ８ａ，８ｂは不一致状態が発生した時点の出力データ信号Ａ１，Ａ２を保持し、それ以降、その不良を示す不良情報信号Ｅ１，Ｅ２を出力する。
【００４９】
以下、上記のように構成された本実施の形態の半導体集積回路のテスト回路の動作を説明する。
【００５０】
《良品の場合》
テスト対象回路１から出力される２ビットの出力データ信号Ａ１，Ａ２がともに正常で、出力データ信号Ａ１，Ａ２のそれぞれが期待値入力端子２ａ，２ｂから入力される期待値信号Ｂ１，Ｂ２と一致する場合、比較手段３ａ，３ｂによる比較結果信号Ｃ１，Ｃ２はともに論理“０”であり、フリップフロップ５ａ，５ｂの出力信号Ｄ１，Ｄ２もともに論理“０”となる。その結果、論理和ゲート１０が出力する判定信号Ｄは論理“０”のままである。出力データ信号Ａ１，Ａ２が正常状態を続けるとき、判定信号出力端子６はテスト終了まで論理“０”の判定信号Ｄを出力し続ける。外部のＬＳＩテスタでは判定信号出力端子６からの論理“０”の出力を観測し、良品と判定する。判定信号Ｄが“０”のとき、その論理反転の“１”を入力する出力データロック手段Ｍ２の論理積ゲート７ａ，７ｂはゲート開であり、正常な出力データ信号Ａ１，Ａ２をクロックＣＬＫ0に同期してそれぞれ不良情報出力端子９ａ，９ｂから順次に出力する。
【００５１】
《不良品の場合》
出力データ信号Ａ１，Ａ２の少なくともいずれか一方が不良でフリップフロップ５ａ，５ｂの少なくともいずれか一方が論理“１”を出力するようになった場合、論理和ゲート１０が出力する判定信号Ｄは論理“０”から論理“１”に反転する。つまり、２つのフリップフロップ５ａ，５ｂのいずれかが最初に不一致を保持してからテストが終了するまで、判定信号出力端子６は論理“１”の判定信号Ｄを出力し続けることになる。判定信号Ｄが“１”に切り換わったとき、その論理反転の“０”を入力する出力データロック手段Ｍ２の論理積ゲート７ａ，７ｂはゲート閉の状態に切り換わり、不良が発生した時点の出力データ信号Ａ１，Ａ２を保持し、それ以降、その不良を示す不良情報信号Ｅ１，Ｅ２をそれぞれ不良情報出力端子９ａ，９ｂから出力する。外部のＬＳＩテスタでは判定信号出力端子６からの論理“１”の判定信号Ｄを観測し、不良品と判定するとともに、不良情報出力端子９ａ，９ｂから出力される不良情報信号Ｅ１，Ｅ２を不良解析の情報として使用する。なお、フリップフロップ５ａ，５ｂをリセットすると、論理積ゲート７ａ，７ｂはゲート開を再開する。
【００５２】
以上において、テスト対象回路１の出力を２ビットとしたが、３ビット以上のときにも適用することができる。その場合、比較手段３の数、不一致保持手段Ｍ１を構成する論理和ゲート４、フリップフロップ５の数、および、出力データロック手段Ｍ２を構成する論理積ゲート７、フリップフロップ８の数を、テスト対象回路１の出力ビット数に応じた数とする。
【００５３】
（実施の形態３）
本発明の実施の形態３は、不良情報信号の外部出力のための専用の出力端子を省略するものである。すなわち、不良情報信号の出力端子として期待値信号の入力端子を兼用するものである。実施の形態１の場合の図１における不良情報出力端子９がなく、図１における期待値入力端子２から不良情報信号Ｅを外部出力するように構成したものである。その兼用の端子が期待値入力不良情報出力の入出力端子２Ａである。
【００５４】
図３は本発明の実施の形態３における半導体集積回路のテスト回路の構成を示す回路図である。実施の形態１の場合の図１と同じ構成要素には同一符号を付与して説明を省略する。図３において、１１は不一致保持手段Ｍ１におけるフリップフロップ５が出力する判定信号Ｄを所定の周期（ここでは４周期分）遅延させ遅延判定信号Ｆとして出力する判定遅延手段である。２Ａは期待値信号Ｂを入力するとともに不良情報信号Ｅを出力する期待値入力不良情報出力の入出力端子である。１２はトライステートバッファに構成された出力バッファであり、その入力端子には出力データロック手段Ｍ２におけるフリップフロップ８からの不良情報信号Ｅが接続され、その出力端子には期待値入力不良情報出力の入出力端子２Ａが接続され、その制御端子には判定遅延手段１１からの遅延判定信号Ｆが入力されている。
【００５５】
出力バッファ１２の機能は次のとおりである。出力データ信号Ａが期待値信号Ｂに一致している状態が続き、判定信号Ｄが論理“０”であり、その結果として、遅延判定信号Ｆが“０”となっているときは、出力バッファ１２はハイインピーダンスを出力し、出力データロック手段Ｍ２からの不良情報信号Ｅを入出力端子２Ａに対して遮断する。出力データ信号Ａと期待値信号Ｂとが不一致を示し判定信号Ｄが“０”から“１”に切り換わり、その状態がある程度続いて遅延判定信号Ｆも“０”から“１”に切り換わると、出力バッファ１２は導通状態となり、出力データロック手段Ｍ２からの不良情報信号Ｅを入出力端子２Ａに出力する。なお、入出力端子２Ａにおいては、出力データ信号Ａと期待値信号Ｂとが不一致を示した時点から判定遅延手段１１における遅延時間が経過するまでの間に、期待値信号Ｂの入力が停止される。これは、ＬＳＩテスタからの指示によって行われる。判定遅延手段１１は４つのフリップフロップで構成されており、クロックＣＬＫ0の４クロック分の遅延時間を有している。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５６】
以下、上記のように構成された本実施の形態の半導体集積回路のテスト回路の動作を説明する。
【００５７】
《良品の場合》
テストパターンのすべての周期においてテスト対象回路１から出力される出力データ信号Ａが正常であり、期待値入力不良情報出力の入出力端子２Ａから入力される期待値信号Ｂと出力データ信号Ａとが一致する。この場合、比較手段３による比較結果信号Ｃは論理“０”であり、不一致保持手段Ｍ１のフリップフロップ５の出力である判定信号Ｄは論理“０”のままである。出力データ信号Ａが正常状態を続けるとき、判定信号出力端子６はテスト終了まで論理“０”の判定信号Ｄを出力し続ける。外部のＬＳＩテスタでは判定信号出力端子６からの論理“０”の出力を観測し、良品と判定する。判定信号Ｄが“０”のとき、その論理反転の“１”を入力する出力データロック手段Ｍ２の論理積ゲート７はゲート開であり、正常な出力データ信号ＡをクロックＣＬＫ0に同期して順次に出力する。また、出力データ信号Ａが正常状態を続けるとき、判定遅延手段１１から出力される遅延判定信号Ｆは論理“０”を出力し続け、出力バッファ１２は常にハイインピーダンスを出力し、出力データロック手段Ｍ２におけるフリップフロップ８の出力端子は入出力端子２Ａから切り離され、入出力端子２Ａへの期待値信号Ｂの入力は妨げられない。
【００５８】
《不良品の場合》
テストパターンのある周期で出力データ信号Ａが不良で、比較手段３において、出力データ信号Ａと期待値信号Ｂとが不一致を示すとき、比較手段３の比較結果信号Ｃは“０”から“１”に切り換わる。不一致保持手段Ｍ１のフリップフロップ５は、クロックＣＬＫ0の立ち上がりに同期して“１”に切り換えられ、“１”を保持する。すなわち、判定信号Ｄは論理“０”から論理“１”に反転する。判定信号Ｄが“１”に切り換わると、その論理反転の“０”を入力する出力データロック手段Ｍ２の論理積ゲート７はゲート閉の状態に切り換わり、フリップフロップ８は不良が発生した時点の出力データ信号Ａを保持する。このフリップフロップ８におけるデータ保持状態は、不一致保持手段Ｍ１におけるリセット付きフリップフロップ５がリセットされるまで続く。
【００５９】
判定信号出力端子６の状態を観測している外部のＬＳＩテスタは、論理“０”から論理“１”への切り換わりによって、不良品と判定するとともに、入出力端子２Ａからの期待値信号Ｂの入力を停止する。
【００６０】
判定遅延手段１１は、判定信号Ｄが“０”から“１”に切り換わった時点から４周期分遅れて、その遅延判定信号Ｆを論理“０”から論理“１”に反転する。遅延判定信号Ｆが“１”に反転されると、出力バッファ１２はハイインピーダンス状態から導通状態に切り換えられ、すでに出力ロック状態にされている出力データロック手段Ｍ２のフリップフロップ８からの不良情報信号Ｅが出力バッファ１２を通って入出力端子２Ａから出力される。このときすでに、入出力端子２Ａでは期待値信号Ｂの入力が停止されており、入出力端子２Ａからの不良情報信号Ｅの外部出力には支障はない。
【００６１】
以上のようにして、外部のＬＳＩテスタでは、判定信号出力端子６からの論理“１”の判定信号Ｄを観測して不良品と判定するとともに、入出力端子２Ａから出力される不良情報信号Ｅを不良解析の情報として使用する。この判定信号Ｄが“１”のときに出力される不良情報信号Ｅは、テスト対象回路１が不良を引き起こしたときのテスト対象回路１の出力データ信号Ａの論理（“０”または“１”）を示している。
【００６２】
なお、本実施の形態では、判定遅延手段１１が４周期分遅延するものとしたが、遅延時間については条件に応じて適宜に設定すればよい。外部のＬＳＩテスタも精度に応じて、さらに多くのクロック数を要してもかまわない。
【００６３】
以上のように本実施の形態によれば、判定信号Ｄが不良状態を出力した後に不良情報信号Ｅを出力させるための端子として、期待値信号Ｂを入力する端子を兼用している。この兼用化を実現するのが、出力バッファ１２と判定遅延手段１１とである。この兼用により、不良情報信号Ｅを出力するための専用の出力端子（実施の形態１の場合の図１における不良情報出力端子９に相当するもの）を省略することができる。
【００６４】
（実施の形態４）
図４は本発明の実施の形態４における半導体集積回路のテスト回路の構成を示す回路図である。実施の形態３の場合の図３と同じ構成要素には同一符号を付与して説明を省略する。本実施の形態は、異常動作時にテスト対象回路の出力データ信号が論理的に“０”，“１”いずれであったかの不良情報信号を外部出力するだけでなく、異常動作が発生したのがどのタイミングであるかの不良時刻情報信号も外部出力するものである。そして、不良情報信号と不良時刻情報信号とを時分割して、期待値信号の入力端子（入出力端子２Ａ）から外部出力するものである。
【００６５】
図４において、２１は実施の形態３の場合の図３における判定遅延手段１１と同様の構成をもつもので、不一致保持手段Ｍ１におけるフリップフロップ５が出力する判定信号Ｄを所定の周期（ここでは４周期分）遅延させ第１の遅延判定信号Ｆとして出力する第１の判定遅延手段、２２は第１の判定遅延手段２１が出力する第１の遅延判定信号Ｆをさらに所定の周期（ここでは４周期分）遅延させ第２の遅延判定信号Ｇとして出力する第２の判定遅延手段である。
【００６６】
Ｍ３はクロックＣＬＫ0を計測し、不一致保持手段Ｍ１が出力する判定信号Ｄが不一致の“１”に切り換わったときの計測クロック数Ｎ（Ｄ１）を保持するクロック計測手段であり、論理積ゲート２３とリセット付きフリップフロップ２４とインクリメンタ２５とから構成されている。論理積ゲート２３にはクロックＣＬＫ0が入力されるとともに、判定信号Ｄの論理反転が入力されている。論理積ゲート２３の出力はフリップフロップ２４のクロック入力（ＣＬＫ）に接続されている。フリップフロップ２４のデータ出力端子（Ｑ）は、インクリメンタ２５の入力端子に接続され、インクリメンタ２５の出力端子はフリップフロップ２４のデータ入力端子（Ｄ）に接続されている。フリップフロップ２４は多値の計測クロック数データＨｐを出力する。
【００６７】
Ｍ４は計測クロック数出力手段である。この計測クロック数出力手段Ｍ４の入力端子にはクロック計測手段Ｍ３におけるフリップフロップ２４のデータ出力端子（Ｑ）が接続され、多値の計測クロック数データＨｐを入力する。計測クロック数出力手段Ｍ４は、計測クロック数データＨｐとクロックＣＬＫ0と第２の判定遅延手段２２からの第２の遅延判定信号Ｇを入力し、第２の遅延判定信号Ｇが“１”に切り換わったときにアクティブにされ、クロックＣＬＫ0に同期して、多値の計測クロック数データＨｐをパラレル／シリアル変換し、変換後のシリアル計測クロック数信号Ｈｓを出力する。この計測クロック数出力手段Ｍ４は、具体的には、クロックＣＬＫ0の４分周回路と、その４分周回路の出力をクロックとしてｎビットデータ（ｎは例えば３２）を１ビットデータにパラレル／シリアル変換するＰＳ変換回路の２つで構成されている。
【００６８】
２６は出力データロック手段Ｍ２から出力される不良情報信号Ｅと計測クロック数出力手段Ｍ４から出力されるシリアル計測クロック数信号Ｈｓとを入力し、第２の判定遅延手段２２からの第２の遅延判定信号Ｇの論理値に従って、いずれか一方を選択して出力するマルチプレクサなどの選択手段である。具体的には、第２の遅延判定信号Ｇが論理“０”のときは不良情報信号Ｅを選択し、論理“１”のときはシリアル計測クロック数信号Ｈｓを選択する。
【００６９】
以下、上記のように構成された本実施の形態の半導体集積回路のテスト回路の動作を説明する。
【００７０】
テスト対象回路１がリセットされると、不一致保持手段Ｍ１におけるフリップフロップ５が論理“０”に初期化されると同時に、クロック計測手段Ｍ３におけるフリップフロップ２４も初期化され、ｎビットの計測クロック数データＨｐの“０”からの計数を開始する。
【００７１】
良品の場合の動作については、実施の形態３の場合と同様であり、説明を省略する。
【００７２】
《不良品の場合》
テストパターンのある周期で出力データ信号Ａが不良で、比較手段３において、出力データ信号Ａと期待値信号Ｂとが不一致を示すとき、比較手段３の比較結果信号Ｃは“０”から“１”に切り換わる。不一致保持手段Ｍ１のフリップフロップ５が出力する判定信号Ｄは論理“０”から論理“１”に反転され、この判定信号Ｄは、第１の判定遅延手段２１と出力データロック手段Ｍ２とクロック計測手段Ｍ３に出力される。これによって、判定信号Ｄの論理反転の“０”を入力する出力データロック手段Ｍ２の論理積ゲート７はゲート閉の状態に切り換わり、フリップフロップ８は不良が発生した時点の出力データ信号Ａを保持する。また、クロック計測手段Ｍ３の論理積ゲート２３もゲート閉の状態に切り換わり、フリップフロップ２４はテスト開始から不良発生時点までのクロック数の計数を停止し、そのときのカウント値すなわちｎビットの計測クロック数データＨｐの値を保持する。これらのフリップフロップ８，２４におけるデータ保持状態は、不一致保持手段Ｍ１におけるリセット付きフリップフロップ５がリセットされるまで続く。
【００７３】
判定信号出力端子６の状態を観測している外部のＬＳＩテスタは、論理“０”から論理“１”への切り換わりによって、不良品と判定するとともに、入出力端子２Ａからの期待値信号Ｂの入力を停止する。
【００７４】
第１の判定遅延手段２１は、判定信号Ｄが“０”から“１”に切り換わった時点から４周期分遅れて、その第１の遅延判定信号Ｆを論理“０”から論理“１”に反転し、出力バッファ１２の制御端子と第２の判定遅延手段２２に出力する。第１の遅延判定信号Ｆが“１”に反転されると、出力バッファ１２はハイインピーダンス状態から導通状態に切り換えられる。このとき、第２の判定遅延手段２２が選択手段２６の制御端子に与えている第２の遅延判定信号Ｇはまだ論理“０”であるので、選択手段２６は出力データロック手段Ｍ２からの不良情報信号Ｅの方を選択する状態である。その不良情報信号Ｅが出力バッファ１２を通って入出力端子２Ａから出力される。このときすでに、入出力端子２Ａでは期待値信号Ｂの入力が停止されており、入出力端子２Ａからの不良情報信号Ｅの外部出力に支障はない。
【００７５】
次いで、第２の判定遅延手段２２の遅延時間である４周期分の時間が経過すると、第２の判定遅延手段２２は、それが出力する第２の遅延判定信号Ｇを論理“０”から論理“１”に反転する。これに伴って、計測クロック数出力手段Ｍ４がアクティブにされ、クロック計測手段Ｍ３ですでにロックされた多値の計測クロック数データＨｐをシリアル計測クロック数信号Ｈｓにパラレル／シリアル変換する動作を開始する。また、選択手段２６は計測クロック数出力手段Ｍ４からのシリアル計測クロック数信号Ｈｓの方を選択する状態に切り換えられ、そのシリアル計測クロック数信号Ｈｓが出力バッファ１２を通って入出力端子２Ａから出力される。
【００７６】
すなわち、出力データ信号Ａと期待値信号Ｂとの不一致が検出されると、その時点の出力データ信号Ａの論理値が出力データロック手段Ｍ２においてロックされるとともに、その時点の時刻情報がクロック計測手段Ｍ３においてロックされ、入出力端子２Ａからの期待値信号Ｂの入力が停止され、所定時間の経過後、不良情報信号Ｅが入出力端子２Ａから外部出力され、さらに所定時間の経過後、シリアル計測クロック数信号Ｈｓが入出力端子２Ａから外部出力される。
【００７７】
計測クロック数データＨｐのＬＳＢからＭＳＢまでのシリアル計測クロック数信号Ｈｓへの変換には、ｎ＝３２の場合、クロックＣＬＫ0の４クロック分の周期で、トータル１２８（３２×４）クロックの時間を要する。この時間をかけてシリアル計測クロック数信号Ｈｓが入出力端子２Ａから外部出力される。
【００７８】
つまり、判定信号Ｄが論理反転してから４クロック後に出力バッファ１２がイネーブルとなり、同時に不良情報信号Ｅが入出力端子２Ａから出力され、その４クロック後から４クロック間隔で計測クロック数出力手段Ｍ４から不良を引き起こした周期を示すシリアル計測クロック数信号Ｈｓをシリアルに出力する。なお、本実施の形態では４クロック間隔で出力する構成としたが、その周期はこれに限定するものではない。
【００７９】
以上のようにして、外部のＬＳＩテスタでは、判定信号出力端子６からの論理“１”の判定信号Ｄを観測して不良品と判定するとともに、入出力端子２Ａから出力される不良情報信号Ｅを不良解析の情報として使用する。この判定信号Ｄが“１”のときに出力される不良情報信号Ｅは、テスト対象回路１が不良を引き起こしたときの論理（“０”または“１”）を示している。
【００８０】
なお、本実施の形態では、判定遅延手段１１が４周期分遅延するものとしたが、遅延時間については条件に応じて適宜に設定すればよい。外部のＬＳＩテスタも精度に応じて、さらに多くのクロック数を要してもかまわない。
【００８１】
以上のように、本実施の形態によれば、異常動作を発生したタイミングにおけるテスト対象回路１の出力データ信号Ａの論理が“０”であったか“１”であったかの不良情報と、それに対応する周期がいつであったかの不良時刻情報とを時分割で出力できるため、より効果的に不良解析やテストパターンのデバッグを行うことができる。
【００８２】
なお、選択手段２６は、上記の説明とは逆に、第２の遅延判定信号Ｇが論理“０”のときにシリアル計測クロック数信号Ｈｓを選択し、論理“１”のときに不良情報信号Ｅを選択するようにしてもよい。この場合、入出力端子２Ａからは、まずシリアル計測クロック数信号Ｈｓが出力され、次いで、不良情報信号Ｅが出力されることになる。
【００８３】
（実施の形態５）
本発明の実施の形態５は、期待値信号の時間ばらつきを吸収するものである。
【００８４】
図５は本発明の実施の形態５における半導体集積回路のテスト回路の構成を示す回路図である。実施の形態１の場合の図１と同じ構成要素には同一符号を付与して説明を省略する。
【００８５】
図５において、２７ａは入出力端子２Ａからの期待値信号Ｂを遅延させる第１の期待値遅延手段、２７ｂは第１の期待値遅延手段２７ａによる第１の期待値遅延信号Ｂ1をさらに遅延させる第２の期待値遅延手段である。第１の期待値遅延手段２７ａと第２の期待値遅延手段２７ｂとは同一の構成となっている。したがって、それぞれの遅延時間τ１と遅延時間τ２とは同じである。これらは、例えば所定個数のバッファをシリーズに接続して構成することができる。また、例えばクロックＣＬＫ0をクロック入力（ＣＬＫ）に入力するフリップフロップで１周期分の遅延を作る構成であってもよい。もっとも、τ１≠τ２でもかまわない。
【００８６】
２８ａはテスト対象回路１からの出力データ信号Ａと第１の期待値遅延信号Ｂ1とを比較する第１の遅延系の比較手段、２８ｂはテスト対象回路１からの出力データ信号Ａと第２の期待値遅延信号Ｂ2とを比較する第２の遅延系の比較手段である。
【００８７】
Ｍ５ａは第１の遅延系の比較手段２８ａからの第１の比較結果信号Ｃ1が不一致を示す“１”のときにその不一致状態を保持する第１の遅延系の不一致保持手段、Ｍ５ｂは第２の遅延系の比較手段２８ｂからの第２の比較結果信号Ｃ2が不一致を示す“１”のときにその不一致状態を保持する第２の遅延系の不一致保持手段である。
【００８８】
第１および第２の遅延系の不一致保持手段Ｍ５ａ，Ｍ５ｂの構成は不一致保持手段Ｍ１と同様の構成となっている。２９ａ，２９ｂは論理和ゲート、３０ａ，３０ｂはリセット付きフリップフロップである。不一致保持手段Ｍ１と第１および第２の遅延系の不一致保持手段Ｍ５ａ，Ｍ５ｂの各出力端子は論理積ゲート（論理積手段）３１の入力端子に接続されている。論理積ゲート３１の出力端子からは判定信号Ｄが出力されるが、この論理積ゲート３１の出力端子は判定信号出力端子６に出力されるとともに、出力データロック手段Ｍ２および判定遅延手段１１に供給されている。
【００８９】
テスト対象回路１から出力される出力データ信号Ａと期待値信号Ｂとの比較において、期待値信号が時間的なばらつき（ジッタ）を生じていると判定信号Ｄが不正確になる。本実施の形態においては、入出力端子２Ａから入力した期待値信号Ｂを比較手段３で出力データ信号Ａと比較するだけでなく、第１および第２の期待値遅延手段２７ａ，２７ｂで１段階および２段階に遅延させた第１および第２の期待値遅延信号Ｂ1，Ｂ2のそれぞれと出力データ信号Ａとを比較し、これら３つの比較結果の総合で判定信号Ｄを生成するようにしている。
【００９０】
すなわち、比較結果信号Ｃが“１”に反転したときは不一致保持手段Ｍ１の出力信号Ｄ0は“１”に反転保持される。また、第１の比較結果信号Ｃ1が“１”に反転したときは第１の遅延系の不一致保持手段Ｍ５ａの出力信号Ｄ1は“１”に反転保持される。また、第２の比較結果信号Ｃ2が“１”に反転したときは第２の遅延系の不一致保持手段Ｍ５ｂの出力信号Ｄ2は“１”に反転保持される。これら３つの比較結果信号Ｃ，Ｃ1，Ｃ2がすべて“０”から“１”に反転し、その結果として、３つの出力信号Ｄ0，Ｄ1，Ｄ2がすべて“１”になったときに限り論理積ゲート３１が出力する判定信号Ｄが“１”に反転する。それ以外のときは、判定信号Ｄは“０”のままである。
【００９１】
以下、上記のように構成された本実施の形態の半導体集積回路のテスト回路の動作を説明する。
【００９２】
《良品の場合》
テスト対象回路１から出力される出力データ信号Ａは、比較手段３と第１の遅延系の比較手段２８ａと第２の遅延系の比較手段２８ｂの３箇所で期待値信号Ｂと第１の期待値遅延信号Ｂ1と第２の期待値遅延信号Ｂ2によって比較される。テスト対象回路１が正常であれば、入力される期待値信号Ｂにタイミングばらつきがあっても、少なくとも１箇所では一致する。すなわち、比較結果信号Ｃ、第１の比較結果信号Ｃ1、第２の比較結果信号Ｃ2のうち少なくともいずれか１つは“０”を維持する。その結果、不一致保持手段Ｍ１の出力信号Ｄ0、第１の遅延系の不一致保持手段Ｍ５ａの出力信号Ｄ1、第２の遅延系の不一致保持手段Ｍ５ｂの出力信号Ｄ2のいずれか１つは“０”を維持する。したがって、論理積ゲート３１の出力である判定信号Ｄは“０”を維持し、これが判定信号出力端子６から外部のＬＳＩテスタへ正常を示す判定信号Ｄが出力される。
【００９３】
《不良品の場合》
テスト対象回路１に異常が発生しておれば、入力される期待値信号Ｂにタイミングばらつきがあれば、３つの比較箇所すべてにおいて不一致となる。すなわち、比較結果信号Ｃ、第１の比較結果信号Ｃ1、第２の比較結果信号Ｃ2のうちすべてが“１”に反転する。その結果、不一致保持手段Ｍ１の出力信号Ｄ0、第１の遅延系の不一致保持手段Ｍ５ａの出力信号Ｄ1、第２の遅延系の不一致保持手段Ｍ５ｂの出力信号Ｄ2のいずれもが“１”となり、論理積ゲート３１の出力である判定信号Ｄも“１”に反転する。判定信号出力端子６から外部のＬＳＩテスタへ異常を示す判定信号Ｄが出力される。
【００９４】
外部のＬＳＩテスタでは判定信号出力端子６から出力されてきた判定信号Ｄの論理“１”をもって不良品と判定するとともに、入出力端子２Ａからの期待値信号Ｂの入力を停止する。また、判定信号Ｄが“１”に切り換わったタイミングで出力データ信号Ａの論理値が出力データロック手段Ｍ２に保持され不良情報信号Ｅとして出力される。それから所定時間遅れて判定遅延手段１１が出力する遅延判定信号Ｆが“１”に切り換わると、出力バッファ１２がハイインピーダンス状態から導通状態に切り換わり、前記の保持された不良情報信号Ｅが出力バッファ１２を通して入出力端子２Ａから外部のＬＳＩテスタに出力される。
【００９５】
なお、本実施の形態では、期待値信号Ｂの遅延ばらつきを吸収するための遅延系のブロックを２つ使用したが、この数は１でもよいし、あるいは３以上でもよい。
【００９６】
以上のように、本実施の形態によれば、入力されてきた期待値信号とそれが指定の時間間隔で遅延された１以上の期待値信号とでテスト対象回路１の出力データ信号Ａを並行比較することができるため、テスト対象回路１の内部遅延のばらつきに影響されることなく適正なテストを実施でき、従来技術に比べて、検査時間の短縮を図ることができる。
【００９７】
（変形の実施の形態）
（１）図６に示すように、不一致保持手段Ｍ１、第１の遅延系の不一致保持手段Ｍ５ａ、第２の遅延系の不一致保持手段Ｍ５ｂそれぞれの出力端子に外部出力端子３２ａ，３２ｂ，３２ｃを接続する構成とし、タイミング調整の指標として用いてもよい。この構成により、良品サンプルを用いて、入出力端子２Ａから期待値信号Ｂを入力するタイミングについて、第１の遅延系の比較手段２８ａおよび第１の遅延系の不一致保持手段Ｍ５ａで良品判定されるタイミングに調整できる。つまり、早いタイミングと遅いタイミングのどちらにずれても良品判定できるように調整可能となる。
【００９８】
（２）図７に示すように、テスト対象回路１にクロックＣＬＫ0を供給する系に、不一致時クロック供給を停止するクロック制御手段Ｍ６を介在させるように構成してもよい。具体的には、論理積ゲート３３を介在させ、この論理積ゲート３３を判定信号Ｄの論理反転で制御する。すなわち、出力データ信号Ａと期待値信号Ｂとの不一致が生じ判定信号Ｄが“１”に反転したときに、テスト対象回路１に対するクロックＣＬＫ0の供給を停止する。不一致時に、実装したトランジスタのスイッチング動作を停止させ、テストパターンを使って電流量に応じた発光現象を用いて不良箇所の解析ができる。
【００９９】
なお、図７は実施の形態１の場合の図１にクロック制御手段Ｍ６を追加したものに相当するが、同じことを他の実施の形態に適用してもよい。
【０１００】
（３）図２に示す実施の形態２は、テスト対象回路１が複数ビットの出力データ信号Ａを出力することを骨子とするが、この概念を、図３に示す実施の形態３、図４に示す実施の形態４、図５に示す実施の形態５、さらにはこれらの変形の実施の形態にそれぞれ適用してもよい。
【０１０１】
（４）図４に示す実施の形態４は図３に示す実施の形態３との比較において、クロック計測手段Ｍ３および計測クロック数出力手段Ｍ４を追加し、不良時刻情報をも外部出力することに骨子があるが、シリアル計測クロック数信号Ｈｓを入出力端子２Ａから出力することを無視して考えて、その概念を、他の実施の形態に適用してもよい。その場合に、計測クロック数出力手段Ｍ４を省略し、計測クロック数データＨｐを出力するための複数の端子を設けてもよい。また、出力データロック手段Ｍ２および選択手段２６を省略し、シリアル計測クロック数信号Ｈｓを外部出力する端子を設けてもよい。これらの変形の実施の形態を図８、図９に示す。図８において、３４は計測クロック数出力手段Ｍ４からのシリアル計測クロック数信号Ｈｓを外部出力するための外部出力端子、図９において、３５は選択手段２６からの不良情報信号Ｅまたはシリアル計測クロック数信号Ｈｓを外部出力するための外部出力端子である。また、図示は省略するが、不良情報信号Ｅを出力バッファ１２を介して入出力端子２Ａから出力する一方、シリアル計測クロック数信号Ｈｓを専用の外部出力端子から出力するように構成してもよいし、逆に、シリアル計測クロック数信号Ｈｓを出力バッファ１２を介して入出力端子２Ａから出力する一方、不良情報信号Ｅを専用の外部出力端子から出力するように構成してもよい。
【０１０２】
（５）図５に示す実施の形態５の変形の形態として、図１０に示すように、不良情報信号Ｅの外部出力専用の不良情報出力端子９を設けてもよい。この場合、図５における判定遅延手段１１および出力バッファ１２は省略され、期待値信号Ｂの入力端子は入力専用の期待値入力端子２となる。また、図示しないが、図５に示す遅延系の比較手段、不一致保持手段を有する構成を図４のようなクロック計測手段Ｍ３、計測クロック数出力手段Ｍ４を有する形態に適用してもよい。
【０１０３】
【発明の効果】
以上のように本発明によれば、次の効果が発揮される。
【０１０４】
（１）異常動作した周期にテスト対象回路の出力データ信号が論理的に“０”であったか“１”であったかの不良解析に用いる不良情報を、期待値を内部比較しながら保持することができる。一旦、異常動作を検出した後は、この不良情報は保持されるため、高速テスト時にもボード容量に影響されることなく外部観測することができる。
【０１０５】
（２）また、判定遅延手段と出力バッファを設けて、期待値信号を入力する端子から不良情報信号を出力するように構成すれば、不良情報信号を外部出力する専用の端子を余分に設ける必要がなく、半導体集積回路の小型化、低コスト化に貢献する。
【０１０６】
（３）また、異常動作時の不良情報に加えて、異常動作がどのタイミングで発生したかを示す不良時刻情報を外部出力する場合は、より詳細な不良解析を行うことができる。
【０１０７】
特に、不良情報と不良時刻情報とを同一の出力端子から外部出力すれば、回路構成の簡略化を図ることができる。
【０１０８】
さらに、第１および第２の判定遅延手段と出力バッファを付加すれば、不良情報と不良時刻情報とを時分割で期待値入力端子から外部出力させることができ、限られた端子数でより多くの情報を取得することができる。すなわち、より効果的に不良解析やテスト開発ができる。
【０１０９】
（４）また、期待値信号を所定単位時間遅らせる期待値遅延手段と遅延系の不一致保持手段と論理積手段を追加すれば、タイミングを積極的に異ならせて出力データ信号と並行比較でき、半導体集積回路の内部遅延のばらつきに影響されることなくテストすることができ、繰り返しテストを省略して検査時間を短縮することができる。
【０１１０】
（５）また、不一致保持手段からの判定信号が不一致を示すときに、その判定信号に基づいてテスト対象回路へのクロック供給を停止すれば、実装トランジスタのスイッチング動作を内部的に強制停止させることができる。したがって、外部からの操作で不一致のタイミングを見計らってクロック供給を絶つ必要がなく、当該のテストで不一致を生じた状態を保持したまま不良箇所を特定することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における半導体集積回路のテスト回路の構成を示す回路図
【図２】  本発明の実施の形態２における半導体集積回路のテスト回路の構成を示す回路図
【図３】  本発明の実施の形態３における半導体集積回路のテスト回路の構成を示す回路図
【図４】  本発明の実施の形態４における半導体集積回路のテスト回路の構成を示す回路図
【図５】  本発明の実施の形態５における半導体集積回路のテスト回路の構成を示す回路図
【図６】  本発明の他の実施の形態における本半導体集積回路のテスト回路の構成を示す回路図
【図７】  本発明のさらに他の実施の形態における本半導体集積回路のテスト回路の構成を示す回路図
【図８】  本発明のさらに他の実施の形態における本半導体集積回路のテスト回路の構成を示す回路図
【図９】  本発明のさらに他の実施の形態における本半導体集積回路のテスト回路の構成を示す回路図
【図１０】  本発明のさらに他の実施の形態における本半導体集積回路のテスト回路の構成を示す回路図
【図１１】  従来の半導体集積回路のテスト回路の構成を示す回路図
【符号の説明】
１  テスト対象回路（半導体集積回路）
２，２ａ，２ｂ  期待値入力端子
２Ａ  期待値入力不良情報出力の入出力端子
３，３ａ，３ｂ  比較手段（排他的論理和ゲート）
４，４ａ，４ｂ  論理和ゲート
５，５ａ，５ｂ  リセット付きフリップフロップ
６  判定信号出力端子
７，７ａ，７ｂ  論理積ゲート
８，８ａ，８ｂ  フリップフロップ
９，９ａ，９ｂ  不良情報出力端子
１０  論理和ゲート（論理和手段）
１１  判定遅延手段
１２  出力バッファ
２１  第１の判定遅延手段
２２  第２の判定遅延手段
２３  論理積ゲート
２４  フリップフロップ
２５  インクリメンタ
２６  選択手段
２７ａ  第１の期待値遅延手段
２７ｂ  第２の期待値遅延手段
２８ａ  第１の遅延系の比較手段
２８ｂ  第２の遅延系の比較手段
２９ａ，２９ｂ  論理和ゲート
３０ａ，３０ｂ  フリップフロップ
３１  論理積ゲート
３２ａ，３２ｂ，３２ｃ  外部出力端子
３３論理積ゲート
３４，３５  外部出力端子
Ａ，Ａ１，Ａ２  出力データ信号
Ｂ，Ｂ１，Ｂ２  期待値信号
Ｂ1  第１の期待値遅延信号
Ｂ2  第２の期待値遅延信号
Ｃ，Ｃ１，Ｃ２  比較結果信号
Ｃ1  第１の比較結果信号
Ｃ2  第２の比較結果信号
Ｄ  判定信号
Ｅ，Ｅ１，Ｅ２  不良情報信号
Ｆ  第１の遅延判定信号
Ｇ  第２の遅延判定信号
ＣＬＫ0  クロック
Ｍ１  不一致保持手段
Ｍ２  出力データロック手段
Ｍ３  クロック計測手段
Ｍ４  計測クロック数出力手段
Ｍ５ａ  第１の遅延系の不一致保持手段
Ｍ５ｂ  第２の遅延系の不一致保持手段
Ｍ６  クロック制御手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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