(57)【特許請求の範囲】
【請求項１】
トランジスタのしきい値電圧を変化させることによりデータを記憶する不揮発性記憶素子から構成される不揮発性記憶装置であって、
複数の前記不揮発性記憶素子を含む第１の記憶手段と、
前記第１の記憶手段の記憶状態を判定する判定手段とを備え、
前記不揮発性記憶素子は、
電荷を帯電するための第１のフローティングゲート電極層と、
前記第１のフローティングゲート電極層から絶縁された、電荷を帯電するための第２のフローティングゲート電極層と、
前記第１のフローティングゲート電極層および前記第２のフローティングゲート電極層の上方に、絶縁膜を介在させて形成されるコントロールゲート電極層とを備え、
前記第１のフローティングゲート電極層と、前記第２のフローティングゲート電極層とは、前記トランジスタの電流の流れる方向に沿って配置され、
前記判定手段は、前記第１のフローティングゲート電極層および前記第２のフローティングゲート電極層の帯電状態を判定する、不揮発性記憶装置。
【請求項２】
さらに、前記判定手段の判定結果に基づき、前記不揮発性記憶素子の前記コントロールゲート電極層に供給する電圧を発生する電圧発生手段を備え、
前記電圧発生手段は、前記帯電状態が第１の状態であるとの判定結果を受けた場合には、所定の電圧を発生し、前記第１の状態と異なる第２の状態であるとの判定結果を受けた場合には、前記所定の電圧よりも低い電圧を発生する、請求項１記載の不揮発性記憶装置。
【請求項３】
さらに、前記判定手段の判定結果を記憶する第２の記憶手段と、
前記第２の記憶手段に記憶された判定結果に基づき、前記不揮発性記憶素子の前記コントロールゲート電極層に供給する電圧を発生する電圧発生手段を備え、前記電圧発生手段は、前記第２の記憶手段から前記帯電状態が第１の状態であるとの判定結果を受けた場合には、所定の電圧を発生し、前記第１の状態と異なる第２の状態であるとの判定結果を受けた場合には、前記所定の電圧よりも低電圧を発生する、請求項１記載の不揮発性記憶装置。
【請求項４】
前記第１の状態とは、前記第１のフローティングゲート電極層および前記第２のフローティングゲート電極層が、ともに前記電荷を帯電している状態であり、
前記第２の状態とは、前記第１のフローティングゲート電極層もしくは前記第２のフローティングゲート電極層のいずれか一方から前記電荷が抜けた状態である、請求項２または請求項３記載の不揮発性記憶装置。
【請求項５】
さらに、比較するためのデバイス手段を備え、
前記判定手段は、前記不揮発性記憶素子と、前記デバイス手段と比較することによって、前記第１の記憶手段の記憶状態を判定する、請求項１記載の不揮発性記憶装置。
【請求項６】
前記第１の記憶手段の前記不揮発性記憶素子の電気的特性は、前記デバイス手段の電気的特性と異なる、請求項５記載の不揮発性記憶装置。
【請求項７】
前記デバイス手段は、前記第１のフローティングゲート電極層、または前記第２のフローティングゲート電極層のいずれか一方が前記電荷を失った状態の前記不揮発性記憶素子と等価である、請求項５記載の不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特に、電気的にデータの書き込み、消去が可能な不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
従来より、不揮発性記憶装置の一つとして、電気的に情報の書込み、消去が可能なＥＥＰＲＯＭがある。
【０００３】
図１１は、従来の不揮発性記憶装置（ＥＥＰＲＯＭ）９００の要部の基本構成を概略的に示すブロック図である。図１１を参照して、不揮発性記憶装置９００は、メモリセルアレイ７０、Ｘデコーダ７１、Ｙゲート６９、データ出力バッファ６８、およびＹデコーダ７２を含む。
【０００４】
メモリセルアレイ７０は、行方向および列方向にマトリックス状に配列された複数のメモリセルを含む。メモリセルアレイ７０は、Ｘデコーダ７１とＹゲート６９とに接続されている。Ｙゲート６９には、Ｙデコーダ７２、およびデータ出力バッファ６８が接続されている。
【０００５】
Ｘデコーダ７１とＹゲート６９は、メモリセルアレイ７０の行方向および列方向をそれぞれ選択する。Ｙデコーダ７２は、列方向の選択を制御する。データ出力バッファ６８は、読み出し回路（センスアンプ）を有し、図示しない外部出力端子に接続されている。
【０００６】
次に、従来の不揮発性記憶装置９００におけるメモリセルを構成する不揮発性記憶素子９１０の構造について説明する。
【０００７】
図１２は、従来の不揮発性記憶装置９００を構成する不揮発性記憶素子９１０の基本的な構成を示した部分断面図である。
【０００８】
図１２に示した不揮発性記憶素子９１０は、ＦＬＯＴＯＸ型（Ｆｌｏａｔｉｎｇ  ｇａｔｅ  Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）のＥＥＰＲＯＭを構成する記憶素子である。図１２を参照して、不揮発性記憶素子９１０は、フローティングゲート電極層５１、コントロールゲート電極層５３、層間絶縁膜５４、絶縁膜５５、トンネル酸化膜５２、ソース／ドレイン領域５６、５７、５８、および不純物拡散領域５９を有している。
【０００９】
ソース／ドレイン領域５６、５７、５８、および不純物拡散領域５９は、Ｐ型シリコン基板４０の主表面上に所定の間隔を隔てて形成される。
【００１０】
フローティングゲート電極層５１は、ソース／ドレイン領域５６から不純物拡散領域５９に至る領域の上に、絶縁膜５５を介在して形成される。
【００１１】
コントロールゲート電極層５３は、フローティングゲート電極層５１上に、層間絶縁膜５４を介在して形成される。
【００１２】
さらに、フローティングゲート電極層５１は突出部分を有する。この突出部分は、トンネル酸化膜５２を介在して不純物拡散領５９上に形成されている。
【００１３】
図１２を参照して、不揮発性記憶素子９１０はさらに、選択ゲート５０、およびビット線６１を有している。
【００１４】
選択ゲート５０は、ソース／ドレイン領域５７からソース／ドレイン領域５８に至る領域上に形成される。ソース／ドレイン領域５７とソース／ドレイン領域５８とに挟まれる領域は、選択ゲート５０に与えられる信号に応答して導通／非導通状態になる。
【００１５】
ソース／ドレイン領域５８上には、電位を取出すためのコンタクト孔６２が形成されている。ソース／ドレイン領域５８は、コンタクト孔６２を介して、ビット線６１に接続される。フローティングゲート電極層５１、およびコントロールゲート電極層５３を構成要素とするメモリトランジスタの有する情報は、ビット線６１から図１１に示すＹゲート６９を介して外部の周辺回路に出力される。
【００１６】
次に、図１２に示す不揮発性記憶素子９１０の動作について説明する。不揮発性記憶素子９１０は、書込み、消去、そして読出の３つの動作モードを有する。不揮発性記憶素子９１０は、フローティングゲート電極層５１の帯電状態によって情報（書込み、消去状態）を記憶する。フローティングゲート電極層５１への電荷の注入、放出は、トンネル酸化膜５２を通過するＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を利用して行なわれる。
【００１７】
消去動作では、コントロールゲート電極層５３および選択ゲート５０に消去電圧ＶＰＰ（高電圧）を印加する。同時に、ビット線６１を接地して、ソース／ドレイン領域５８を接地電位にする。この結果、不純物拡散領域５９からフローティングゲート電極層５１に電子が注入され、フローティングゲート電極層５１が、負に帯電する。
【００１８】
フローティングゲート電極層５１が、負に帯電すると、コントロールゲート電極層５３の下方に形成されるメモリトランジスタのしきい値電圧Ｖｔｈが高くなる。この状態を、消去状態（”１”状態）と呼ぶ。
【００１９】
書込み動作では、コントロールゲート電極層５３を接地電位とし、選択ゲート５０およびソース／ドレイン領域５８に高電圧を印加する。この結果、フローティングゲート電極層５１に蓄積された電子が不純物拡散領域５９に放出され、フローティングゲート電極層５１が、正に帯電する。
【００２０】
フローティングゲート電極層５１が、正に帯電すると、しきい値電圧Ｖｔｈが低くなる。この状態を、書込み状態（”０”状態）と呼ぶ。
【００２１】
読出動作では、コントロールゲート電極層５３に、消去状態と書込み状態のしきい値電圧Ｖｔｈの中間の電圧を供給する。フローティングゲート電極層５１が正に帯電している（”０”）状態であれば、不純物拡散領域５９とソース／ドレイン領域５６との間の領域ＥＲ３にチャネルが形成される。一方、フローティングゲート電極層５１が負に帯電している（”１”）状態であれば、領域ＥＲ３にチャネルは形成されない。
【００２２】
従って、コントロールゲート電極層５３に電圧を印加した場合に、ビット線６１に流れる電流によって、”０”（領域ＥＲ３が導通状態）、もしくは”１”（領域ＥＲ３が非導通状態）の情報が読み出される。
【００２３】
【発明が解決しようとする課題】
このように、従来の不揮発性記憶素子９１０は、トンネル電流を利用してフローティングゲート電極層５１の帯電状態を変化させることにより、情報の記憶を行なう。
【００２４】
しかしながら、フローティングゲート電極層５１への電子の注入、放出を行なうためには、上述のように、高電圧を印加する必要がある。このため、何回も、書込み、および消去を行なうと、高電圧のストレスによって、トンネル酸化膜５２に劣化、破損が生じてしまう。
【００２５】
この結果として、フローティングゲート電極層５１に注入されている電子が、トンネル酸化膜５２の微少なリークを通じて抜けるといった現象、すなわち、データ保持不良が発生するという問題があった。
【００２６】
図１３は、従来の不揮発性記憶素子９１０の故障率と、使用頻度との関係を示した図である。図１３は、バスタブカーブと呼ばれ、横軸は、使用時間を、縦軸は、故障率をそれぞれ示している。
【００２７】
図１３を参照して、期間Ｔ０は、初期故障期間と呼ばれる。使用開始直後、比較的早い時期に発生する故障であって、製造工程等に起因して発生する。
【００２８】
期間Ｔ１は、偶発故障期間と呼ばれる。初期故障期間後、散発的に発生する故障である。故障率は、設計によって決定され、製品固有の信頼度を表わす。
【００２９】
期間Ｔ２は、摩耗故障期間と呼ばれる。時間と共に増加する故障であって、摩耗や、疲労現象（トンネル酸化膜５２の破損を含む）に起因して発生する。
【００３０】
図１３の期間Ｔ２に示すように、従来の不揮発性記憶素子９１０のトンネル酸化膜５２の破損等による故障は、使用頻度に応じて急激に増加する。
【００３１】
すなわち、使用頻度が高くなるにつれて、データ保持不良が発生する頻度が高くなるため、従来の不揮発性記憶素子９１０を構成要素とする不揮発性記憶装置９００の信頼性は、使用と共に急激に低下するという問題があった。
【００３２】
従って、本発明は、これらの問題点を解決するためになされたものであって、その目的は、データ保持不良の発生を抑えて、信頼性の高い不揮発性記憶素子を備える不揮発性記憶装置を提供することにある。
【００３３】
さらに、本発明は、不揮発性記憶素子のデータ保持状態（不良の発生）を判定することができる不揮発性記憶装置を提供することにある。
【００３４】
さらに、本発明は、不揮発性記憶素子のデータ保持状態を判定して結果に基づき、記憶した情報を正確に読み出すことができる信頼性の高い不揮発性記憶装置を提供することにある。
【００３５】
【課題を解決するための手段】
請求項１に係る不揮発性記憶装置は、トランジスタのしきい値電圧を変化させることによりデータを記憶する不揮発性記憶素子から構成される不揮発性記憶装置であって、複数の不揮発性記憶素子を含む第１の記憶手段と、第１の記憶手段の記憶状態を判定する判定手段とを備え、不揮発性記憶素子は、電荷を帯電するための第１のフローティングゲート電極層と、第１のフローティングゲート電極層から絶縁された、電荷を帯電するための第２のフローティングゲート電極層と、第１のフローティングゲート電極層および第２のフローティングゲート電極層の上方に、絶縁膜を介在させて形成されるコントロールゲート電極層とを備え、記第１のフローティングゲート電極層と、第２のフローティングゲート電極層とは、トランジスタの電流の流れる方向に沿って配置され、判定手段は、第１のフローティングゲート電極層および第２のフローティングゲート電極層の帯電状態を判定する。
【００３６】
請求項２に係る不揮発性記憶装置は、請求項１に係る不揮発性記憶装置であって、さらに、判定手段の判定結果に基づき、不揮発性記憶素子のコントロールゲート電極層に供給する電圧を発生する電圧発生手段を備え、電圧発生手段は、帯電状態が第１の状態であるとの判定結果を受けた場合には、所定の電圧を発生し、第１の状態と異なる第２の状態であるとの判定結果を受けた場合には、所定の電圧よりも低い電圧を発生する。
【００３７】
請求項３に係る不揮発性記憶装置は、請求項１に係る不揮発性記憶装置であって、さらに、判定手段の判定結果を記憶する第２の記憶手段と、第２の記憶手段に記憶された判定結果に基づき、不揮発性記憶素子のコントロールゲート電極層に供給する電圧を発生する電圧発生手段を備え、電圧発生手段は、第２の記憶手段から帯電状態が第１の状態であるとの判定結果を受けた場合には、所定の電圧を発生し、第１の状態と異なる第２の状態であるとの判定結果を受けた場合には、所定の電圧よりも低電圧を発生する、請求項１記載の不揮発性記憶装置。
【００３８】
請求項４に係る不揮発性記憶装置は、請求項２または請求項３に係る不揮発性記憶装置であって、第１の状態とは、第１のフローティングゲート電極層および第２のフローティングゲート電極層が、ともに電荷を帯電している状態であり、第２の状態とは、第１のフローティングゲート電極層もしくは第２のフローティングゲート電極層のいずれか一方から、電荷が抜けた状態である。
【００３９】
請求項５に係る不揮発性記憶装置は、請求項１に係る不揮発性記憶装置であって、さらに、比較するためのデバイス手段を備え、判定手段は、不揮発性記憶素子と、デバイス手段とを比較することによって、第１の記憶手段の記憶状態を判定する。
【００４０】
請求項６に係る不揮発性記憶装置は、請求項５に係る不揮発性記憶装置であって、第１の記憶手段の不揮発性記憶素子の電気的特性は、デバイス手段の電気的特性と異なる。
【００４１】
請求項７に係る不揮発性記憶装置は、請求項５に係る不揮発性記憶装置であって、デバイス手段は、第１のフローティングゲート電極層、または第２のフローティングゲート電極層のいずれか一方が電荷を失った状態の不揮発性記憶素子と等価である。
【００４２】
【発明の実施の形態】
［実施の形態１］
本発明の実施の形態１は、不揮発性記憶装置において、信頼性の高い不揮発性記憶素子を備えると共に、その信頼性（データ保持不良の発生状況）について判定を可能とするものである。
【００４３】
本発明の実施の形態１の不揮発性記憶装置について説明する。図１は、本発明の実施の形態１の不揮発性記憶装置１００の基本構成の一例を示す図である。図１１の不揮発性記憶装置９００と同じ構成要素については、同じ符号を用いてその説明を省略する。
【００４４】
図１を参照して、不揮発性記憶装置１００は、メモリセルアレイ７０、Ｘデコーダ７１、Ｙデコーダ７２、Ｙ選択回路７３、基準電圧発生回路７４、および読出判定回路７５を含む。
【００４５】
メモリセルアレイ７０は、Ｘデコーダ７１、およびＹ選択回路７３と接続されている。Ｙ選択回路７３は、Ｙデコーダ７２、基準電圧発生回路７４、および読出判定回路７５と接続されている。読出判定回路５５は、図示しないデータ出力バッファと接続されている。
【００４６】
図１に示すメモリセルアレイ７０について説明する。図１を参照して、不揮発性記憶装置１００のメモリセルアレイ７０は、トランジスタＴ、およびメモリセルＭ（ｉ）を含む。メモリセルＭ（ｉ）は、次の図２〜図３に示す不揮発性記憶素子から構成されている。
【００４７】
図２は、本発明の実施の形態１で使用する不揮発性記憶素子１１０の構成の一例を示す断面図であり、図３は、図１のＺ−Ｚ’線に沿って不揮発性記憶素子１１０を切断した場合に得られる断面図を表わしている。
【００４８】
図２〜図３を参照して、不揮発性記憶素子１１０は、フローティングゲート電極層１、２、コントロールゲート電極層３、層間絶縁膜４、絶縁膜５、ソース／ドレイン領域３０、３１、３２、および不純物拡散領域３３、３４、３５を有している。
【００４９】
ソース／ドレイン領域３０、３１、３２、および不純物拡散領域３３、３４、３５は、Ｐ型シリコン基板４０の主表面上に所定の間隔を隔てて形成される。
【００５０】
フローティングゲート電極層２は、不純物拡散領域３４から不純物拡散領域３５に至る領域の上に、絶縁膜５を介在して形成される。
【００５１】
フローティングゲート電極層１は、不純物拡散領域３３、３４および３５に至る領域の上に、絶縁膜５を介在して形成される。
【００５２】
コントロールゲート電極層３は、フローティングゲート電極層１、２上に層間絶縁膜４を介在して形成される。
【００５３】
さらに、フローティングゲート電極層１、２は共に突出部分を有する。フローティングゲート電極層１の突出部分は、トンネル酸化膜２０を介在して不純物拡散領域３５上に形成されている。フローティングゲート電極層２の突出部分は、トンネル酸化膜２１を介在して、同じく不純物拡散領域３５上に形成されている。
【００５４】
図２〜図３を参照して、不揮発性記憶素子１１０はさらに、選択ゲート１０、ビット線１１、および絶縁膜１３を有している。
【００５５】
選択ゲート１０は、ソース／ドレイン領域３１からソース／ドレイン領域３２に至る領域上に形成される。
【００５６】
ソース／ドレイン領域３２の上には、電極を取出すためのコンタクト孔１２が形成されている。ソース／ドレイン領域３２は、コンタクト孔１２を介して、ビット線１１に接続される。
【００５７】
絶縁膜１３は、コントロールゲート電極層３を覆うように形成されている。
続いて、本発明の実施の形態１における不揮発性記憶素子１１０の動作について説明する。
【００５８】
不揮発性記憶素子１１０は、フローティングゲート電極層１、２の帯電状態によって情報（書込み、消去状態）を記憶する。フローティングゲート電極層１、２への電荷の注入、放出は、トンネル酸化膜２０、２１を通過して流れるＦ−Ｎトンネル電流を利用して行なわれる。
【００５９】
消去動作では、フローティングゲート電極層１、２への電子の注入によって行なう。まず、コントロールゲート電極層３および選択ゲート１０に、消去電圧ＶＰＰを与える。同時に、ビット線１１を接地して、ソース／ドレイン領域３２を接地電位とする。
【００６０】
この結果、不純物拡散領域３５から流れるＦ−Ｎトンネル電流により、フローティングゲート電極層１、２に電子が注入（負に帯電）される。
【００６１】
これにより、読出動作時、コントロールゲート電極層３に読出電圧を供給すると、不純物拡散領域３３と不純物拡散領域３４とに挟まれる領域ＥＲ１、および不純物拡散領域３４と不純物拡散領域３５とに挟まれる領域ＥＲ２は、共に非導通状態になる。すなわち、不揮発性記憶素子１１０は、情報として、”１”（消去状態）を保持していることになる。
【００６２】
ここで、一方のフローティングゲート電極層１において、データ保持不良（電子が抜ける）が発生したとする。フローティングゲート電極層１から電子が抜けた状態でコントロールゲート電極層３に電圧を印加すると、領域ＥＲ１は導通状態になる。
【００６３】
しかし、他方のフローティングゲート電極層２は、正常であれば負の帯電状態を保持している。従って、コントロールゲート電極層３に電圧を印加しても、領域ＥＲ２は、やはり非導通状態のままである。
【００６４】
この結果、読出動作時に、コントロールゲート電極層３に読出電圧を供給しても不揮発性記憶素子１１０は導通せず、情報として、”１”（消去状態）を保持していることになる。特に記載しないが、フローティングゲート電極層２においてデータ保持不良が発生した場合でも、不揮発性記憶素子１１０は情報として”１”を保持することができる。
【００６５】
すなわち、フローティングゲート電極層１で電子が抜けたとしても、他方のフローティングゲート電極層２が正常であれば、メモリセルＭ（ｉ）は、全体として”１”の情報を保持することができる。この不揮発性記憶素子１１０をメモリセルＭ（ｉ）に用いることにより、不揮発性記憶装置１００の信頼性は通常より高くすることができる。
【００６６】
ここで、参考のため図４に、メモリセルＭ（ｉ）と、各配線との接続関係を示す。図４の記号は、図２〜図３に示した不揮発性記憶素子のコントロールゲート電極層３、フローティングゲート電極層１、２、および選択ゲート１０に対応している。図２〜図４を参照して、コントロールゲート電極層３は、トランジスタＴの一方の導通端子と接続され、他方の導通端子からセンス線ＳＬｊ（ｊは整数）に接続されている。フローティングゲート電極層１、２とコントロールゲート電極層３から構成されるメモリトランジスタの一方の導通端子は、アレーソースＡＳＧに接続されている。さらに、選択ゲート１０から構成される選択トランジスタの一方の導通端子は、ビット線ＢＬｎ（ｎは整数）と接続されている。また、選択ゲート１０は、ワード線ＷＬｍ（ｍは整数）と接続されている。
【００６７】
続いて、図１に示すＹ選択回路７３について説明する。Ｙ選択回路７３は、メモリセルアレイ７０のビット線ＢＬ０、ＢＬ１、…と接続され、さらに、センスラインＳＬ０、ＳＬ１、…と接続されている。Ｙ選択回路７３は、Ｙデコーダ７２の制御を受けて、所定のビット線ＢＬ０（、またはＢＬ１、…）と、所定のセンスラインＳＬ０（、またはＳＬ１、…）を選択する。
【００６８】
基準電圧発生回路７４は、メモリセルＭ（ｉ）のコントロールゲート電極層３に供給する所定の基準電圧Ｖｒｅｆを発生する。
【００６９】
読出判定回路７５は、メモリセルアレイ７０から読み出したデータを図示しないデータ出力バッファに送るとともに、外部から判定信号を受けると所定のメモリセルＭ（ｉ）のデータ保持状態を判定する。
【００７０】
読出判定回路７５としては、例えば、バイアス電流を用いて、メモリセルＭ（ｉ）から読み出した電流に応じてメモリセルＭ（ｉ）の導通状態を検証するように構成する。
【００７１】
次に、図１〜図４を参照して、本発明の実施の形態１の不揮発性記憶装置１００でのデータ保持不良を判定する判定動作について説明する。不揮発性記憶装置１００は、外部から判定信号を受けると、所定のメモリセルＭ（ｉ）のデータ保持状態を判定する。
【００７２】
Ｘデコーダ７１の制御により、ワード線ＷＬ０が、Ｙデコーダ７２の制御により、ビット線ＢＬ０、およびセンスラインＳＬ０がそれぞれ選択されたものとする。この場合、メモリセルアレイ７０のメモリセルＭ（１）が選択状態となり、メモリセルＭ（１）に記憶されたデータの読出が行なわれる。
【００７３】
基準電圧発生回路７４から出力される基準電圧Ｖｒｅｆが、メモリセルＭ（１）のコントロールゲート電極層３に供給される。メモリセルＭ（１）の内部では、フローティングゲート電極層１、２の帯電状態に基づき、領域ＥＲ１、ＥＲ２にチャネルが形成される。そして、メモリセルＭ（１）は、チャネルに応じたインピーダンスをもつことになる。
【００７４】
ここで、フローティングゲート電極層１、２の少なくとも一方に電子が注入されている状態であれば、チャネルは形成され難くい（導通状態になり難い）。従って、インピーダンスが大きくなる。一方、フローティングゲート電極層１、２から電子が抜けている状態であるならば、チャネルが形成され易くなる（導通状態になる）。従って、インピーダンスが小さくなる。
【００７５】
読出判定回路７５は、Ｙ選択回路７３を介して、メモリセルＭ（１）が出力する電流を受けこれを検証する。そして、この結果を判定結果（データ保持状態か、否か）として出力する。
【００７６】
読出判定回路７５、および基準電圧発生回路７４の構成は、上記に示したものに限られない。上記に説明した方法に従えば、フローティングゲート電極層１、２のいずれか一方における電子抜け（データ保持不良）の発生を確認することができない。
【００７７】
したがって、以下の方法を用いて、フローティングゲート電極層１、２のいずれか一方で発生するデータ保持不良を確認するように構成してもよい。
【００７８】
図５は、本発明の実施の形態１の不揮発性記憶装置２００の基本構成の一例を示すブロック図である。図１の不揮発性記憶装置１００と同じ構成要素については、同じ符号を用いてその説明を省略する。
【００７９】
図５を参照して、不揮発性記憶装置２００は、基準電圧発生回路７６、および読出判定回路７７を含む。
【００８０】
図５に示す基準電圧発生回路７６は、判定信号を受けた場合、通常動作時での値Ｖ０よりも高い値ＶＨの基準電圧Ｖｒｅｆを出力する。この値ＶＨは、例えば、”１”状態（消去）のメモリセルＭ（ｉ）であっても、導通状態となるような値に設定しておく。
【００８１】
図５に示す読出判定回路７７は、判定信号を受けると、通常動作時と異なるバイアス電流、および感度に設定される。
【００８２】
次に、図５を参照して、本発明の実施の形態１の不揮発性記憶装置２００でのデータ保持不良を判定する判定動作について説明する。不揮発性記憶装置２００は、外部から判定信号を受けると、所定のメモリセルＭ（ｉ）のデータ保持状態を判定する。
【００８３】
メモリセルＭ（１）が、選択状態にあるものとする。例えば、メモリセルＭ（１）のフローティングゲート電極層１、２のいずれにおいても電子抜けが発生していない（正常状態）場合、前述したように高い値ＶＨの基準電圧Ｖｒｅｆが、メモリセルＭ（１）に供給される。これにより、メモリセルＭ（１）は導通状態になる。一方、いずれか一方で電子抜けが発生した場合、メモリセルＭ（１）のインピーダンスは、正常時に比べて低くなっている。これにより、メモリセルＭ（１）から、電流がより流れ易くなる。
【００８４】
読出判定回路７７は、正常状態、もしくは電子抜けが起こった状態のいずれの場合であっても、メモリセルＭ（１）から電流を受ける。一方、読出判定回路７７は、判定信号を受けて、通常動作時よりも感度を高くする。これにより、メモリセルＭ（１）の帯電状態を判定することができる。
【００８５】
なお、読出判定回路７７を、読出判定回路７５に置換えて、基準電圧判定回路７６の基準電圧Ｖｒｅｆだけを変更して判定することも可能である。
【００８６】
以上のように、本発明の実施の形態１における不揮発性記憶装置１００、２００は、信頼性の高い不揮発性記憶素子から構成されるとともに、判定機能を有し、不揮発性記憶素子における信頼性（データ保持不良）を判定することができる。
【００８７】
［実施の形態２］
本発明の実施の形態２は、不揮発性記憶装置において、信頼性の高い不揮発性記憶素子を備え、一部でデータ保持不良が発生した場合であっても、記憶した情報を正確に読み出すことを可能とするものである。
【００８８】
本発明の実施の形態２の不揮発性記憶装置３００について説明する。図６は、本発明の実施の形態２の不揮発性記憶装置３００の基本構成の一例を示すブロック図である。図１の不揮発性記憶装置１００と同じ構成要素については、同じ符号を用いてその説明を省略する。
【００８９】
図６を参照して、不揮発性記憶装置３００は、基準電圧発生回路７８と、読出判定回路７７とを含む。
【００９０】
読出判定回路７７は、前述したようにメモリセルアレイ７０のデータ保持状態を判定して、判定結果を出力する。
【００９１】
基準電圧発生回路７８は、外部から受ける制御信号に基づき、メモリセルＭ（ｉ）のコントロールゲート電極層３に供給する所定の基準電圧Ｖｒｅｆを発生する。ここで、制御信号とは、読出判定回路７５が出力する判定結果と一対一の対応関係にある信号である。具体的には、基準電圧発生回路７８は、制御信号としてデータ保持不良を示す信号を受けた場合は、通常動作時よりも低い値ＶＬ（＜Ｖ０）の基準電圧Ｖｒｅｆを発生して出力する。
【００９２】
次に、図６を参照して、本発明の実施の形態２の不揮発性記憶装置３００での読出動作について説明する。なお、メモリセルＭ（１）が選択状態にあるものとする。
【００９３】
基準電圧発生回路７８は、制御信号を受けると、メモリセルＭ（１）のコントロールゲート電極層３に供給する基準電圧Ｖｒｅｆを発生する。例えば、メモリセルＭ（１）の内部で、フローティングゲート電極層１、２のいずれか一方で電子抜けが発生した場合、基準電圧Ｖｒｅｆの値はＶＬとなる。
【００９４】
この結果、メモリセルＭ（１）は、インピーダンスが低くなっているにも関らず、非導通状態になるので、情報として”１”を出力することができる。すなわち、電子抜けが起こっていない、正常状態にあるフローティングゲート電極層１（または２）から情報を読み出すことができる。
【００９５】
以上のように、本発明の実施の形態２における不揮発性記憶装置３００は、２つのフローティングゲートを備えた信頼性の高い不揮発性記憶素子から構成され、いずれかのフローティングゲート電極層でデータ保持不良が発生しても、他方のフローティングゲート電極層の帯電状態に基づき、正確に記憶した情報を読み出すことができる。
［実施の形態３］
本発明の実施の形態３は、不揮発性記憶装置において、データ保持不良を判定した結果を記憶するメモリを備え、記憶した判定結果を用いて電圧を調節することにより、記憶した情報を正確に読み出すことを可能とするものである。
【００９６】
図７は、本発明の実施の形態３の不揮発性記憶装置４００の要部の基本構成の一例を示すブロック図である。図７を参照して、不揮発性記憶装置４００は、不揮発性記憶装置３００、判定結果記憶部８０、判定結果書込回路８１、および高電圧発生回路８２を備える。
【００９７】
不揮発性記憶装置３００の基準電圧発生回路７８は、前述したように、外部からの指示を受けて、基準電圧Ｖｒｅｆを調整して出力する。
【００９８】
不揮発性記憶装置３００の読出判定回路７７は、前述したように、外部からの指示を受けて、メモリセルアレイ７０のデータ保持状態を判定する。
【００９９】
判定結果書込回路８１は、読出判定回路７７に接続されている。判定結果書込回路８１は、入力として、読出判定回路７７の出力と、判定信号とを受ける。
【０１００】
高電圧発生回路８２は、判定結果書込回路８１の出力側と接続される。判定結果記憶部８０は、判定結果書込回路８１、高電圧発生回路８２、そして基準電圧発生回路７８に接続されている。
【０１０１】
次に、図７を参照して、本発明の実施の形態３の不揮発性記憶装置４００の動作について説明する。なお、メモリセルアレイ７０のメモリセルＭ（１）が選択状態にあるものとする。
【０１０２】
データ保持不良の判定動作時においては、読出判定回路７７は、メモリセルＭ（１）のデータ保持状態を判定して判定結果を出力する。判定結果書込回路８１は、判定信号を受けると、不揮発性記憶装置３００から出力される判定結果を判定結果記憶部８０に書込むための制御を行なう。高電圧発生回路８３は、判定結果書込回路８１からの書込みの指示を受けると、電圧を判定結果記憶部８０に供給する。
【０１０３】
一方、判定結果記憶部８０は、判定結果書込回路８１からの書込みの指示を受け、さらに高電圧発生回路８２から高電圧を受けると判定結果を記憶する。
【０１０４】
読出動作時においては、判定結果記憶部８０は、記憶した判定結果を出力する。基準電圧発生回路７８は、この判定結果を制御信号として受けて、これに基づき基準電圧Ｖｒｅｆを調整して出力する。
【０１０５】
例えば、メモリセルＭ（１）のフローティングゲート電極層１（または２）において電子抜けが起こっていた場合、前述したように通常の値Ｖ０よりも低い値ＶＬの基準電圧Ｖｒｅｆが供給される。これにより、メモリセルＭ（１）は、インピーダンスが低くなっているにも関らず、非導通状態になる。この結果、メモリセルＭ（１）から情報”１”が読み出されることになる。
【０１０６】
以上のように、本発明の実施の形態３における不揮発性記憶装置４００は、データ保持状態の判定結果を記憶することができ、かつこの記憶を基づきメモリセルＭ（ｉ）に供給する電圧を調整することができるので、記憶した情報を正確に読み出すことができる。
【０１０７】
［実施の形態４］
本発明の実施の形態４は、不揮発性記憶装置において、比較判定用のデバイスを備え、本来使用するメモリセルとデバイスとを比較することにより、データ保持不良の発生を判定することを可能とするものである。
【０１０８】
図８は、本発明の実施の形態４の不揮発性記憶装置５００の要部の基本構成の一例を示すブロック図である。図１の不揮発性記憶装置１００と同じ構成要素については、同じ符号を用いて、その説明を省略する。
【０１０９】
図８を参照して、不揮発性記憶装置５００は、読出判定回路８３と、等価回路８４とを備える。
【０１１０】
等価回路８４は、メモリセルＤＭから構成される。メモリセルＤＭのインピーダンスは、メモリセルＭ（ｉ）のインピーダンスより低い。具体的には、図２〜図３に示す不揮発性記憶素子１１０のいずれか一方のフローティングゲート電極層１（または２）から電子が抜けた状態と等価なインピーダンスにする。
【０１１１】
このようなメモリセルＤＭとしては、例えば、図２〜図３に示す不揮発性記憶素子１１０であって、トンネル酸化膜２０（、または２１）を有しないもの、または、一方の領域ＥＲ１（、またはＥＲ２）を有しないもの、または、一方のフローティングゲート電極層１（または２）を有しないものが挙げられる。
【０１１２】
読出判定回路８３は、メモリセルアレイ７０および等価回路８４に接続される。読出判定回路８３は、メモリセルアレイ７０から読み出したデータと、等価回路８４から読み出したデータとを比較する。
【０１１３】
図９は、本発明の実施の形態４の読出判定回路８３の要部の基本構成の一例を示すブロック図である。図９を参照して、読出判定回路８３は、差動増幅器ＡＭＰを備える。差動増幅器ＡＭＰの一方の入力は、メモリセルアレイ７０に接続され、他方の入力は、等価回路８４に接続されている。
【０１１４】
差動増幅器ＡＭＰは、メモリセルＭ（ｉ）から出力される電流と、メモリセルＤＭから出力される電流との差を増幅して出力する。なお、図９の記号Ｉ０、Ｉ１は、それぞれメモリセルＭ（ｉ）に対するバイアス電流、およびメモリセルＤＭに対するバイアス電流を示している。
【０１１５】
続いて、図９を参照して、不揮発性記憶装置５００のデータ保持不良を判定する判定動作について説明する。ここで、メモリセルアレイ７０のメモリセルＭ（１）および等価回路８４のメモリセルＤＭに、予め電子を注入して”１”を記憶しておく。
【０１１６】
判定動作時、メモリセルＭ（１）と、メモリセルＤＭとが選択状態になったとする。図示しない基準電圧発生回路から、メモリセルＭ（１）とメモリセルＤＭとに、同じ値の基準電圧Ｖｒｅｆが供給される。読出判定回路８３は、外部から判定信号を受けて、メモリセルＭ（１）およびメモリセルＤＭのそれぞれから出力される電流を受けてこれを比較する。
【０１１７】
前述したように、メモリセルＤＭは、インピーダンスが高いため導通状態になり難い。メモリセルＭ（１）は、電子抜けが起こっていなければ、メモリセルＤＭよりもインピーダンスが高いため、より導通し難い。従って、読出判定回路８３は、メモリセルＤＭから出力される電流よりメモリセルＭ（１）から出力される電流の方が少なければ、メモリセルＭ（１）はデータ保持状態にあると判定する。一方、電流量に差が無ければ、メモリセルＭ（１）のフローティングゲート電極層１、または２で電子抜けが発生していると判定する。
【０１１８】
以上のように、本発明の実施の形態４における不揮発性記憶装置５００は、ダミーのメモリセルを備えることにより、本来使用するメモリセルアレイのデータ保持状態を判定することができる。
【０１１９】
なお、読出判定回路８３の差動増幅器ＡＭＰにおけるバイアス電流Ｉ０、Ｉ１のバランスをずらすことによって、さらにメモリセルＭ（ｉ）の各種状態を検出することができる。
【０１２０】
例えば、等価回路８４に対応するイアス電流Ｉ１を大きくして、メモリセルアレイ７０に対応するバイアス電流Ｉ０を少なくする方法が挙げられる。
【０１２１】
［実施の形態５］
本発明の実施の形態５は、不揮発性記憶装置において、比較判定用のデバイスを備え、本来使用するメモリセルとデバイスとを比較することにより、メモリセルから徐々に電子が抜けていく状態を判定することを可能とするものである。
【０１２２】
図１３で説明したように、不揮発性記憶素子においては、データを正常に書込み記憶したとしても、時間とともに徐々に電子が抜けていき、後発的にデータ保持不良を発生することがある。本発明の実施の形態５の不揮発性記憶装置６００は、このような徐々に電子が抜けている状態を判定することを可能とする。
【０１２３】
図１０は、本発明の実施の形態５の不揮発性記憶装置６００の要部の基本構成をの一例を示すブロック図である。図１の不揮発性記憶装置１００と同じ構成要素については、同じ符号を用いて、その説明を省略する。
【０１２４】
図１０を参照して、不揮発性記憶装置６００は、読出判定回路８５と、等価回路８６とを備える。
【０１２５】
等価回路８６は、メモリセルＤＮから構成される。メモリセルＤＮは、並列に接続した２つの記憶素子Ｘ１、Ｘ２から構成される。ここで、記憶素子Ｘ２は、図２に示すフローティングゲート電極層１、２を有する不揮発性記憶素子１１０に対応し、記憶素子Ｘ１は、図１２に示す１つのフローティングゲート電極層５１からなる不揮発性記憶素子９１０に対応している。Ｘ１は等価回路８４としても良い。
【０１２６】
ここで、メモリセルＤＮのインピーダンスＺ０は、以下の式（１）で表される。
【０１２７】
Ｚ０＝（Ｚ１＋Ｚ２）／２          …（１）
Ｚ１とは、記憶素子Ｘ１のインピーダンスを、Ｚ２とは、記憶素子Ｘ２のインピーダンスをそれぞれ示している。
【０１２８】
読出判定回路８５は、差動増幅器ＡＭＰを備える。図１０の記号Ｉ０は、バイアス電流を示している。メモリセルＭ（ｉ）に対するバイアス電流をＩ０とし、メモリセルＤＮに対するバイアス電流を、２×Ｉ０とする。差動増幅器ＡＭＰは、メモリセルＭ（ｉ）から出力される電流と、メモリセルＤＮ（ｉ）から出力される電流との差を増幅して出力する。
【０１２９】
続いて、図１０を参照して、不揮発性記憶装置６００ののデータ保持不良を判定する判定動作について説明する。ここで、メモリセルアレイ７０のメモリセルＭ（１）および等価回路８６のメモリセルＤＮには、予め電子が注入されて”１”が記憶されているものとする。
【０１３０】
判定動作時、メモリセルＭ（１）と、メモリセルＤＮとが選択状態になったとする。図示しない基準電圧発生回路から、メモリセルＭ（１）とメモリセルＤＮ（１）とに同じ値の基準電圧Ｖｒｅｆが供給される。読出判定回路８５は、外部から判定信号を受けて、メモリセルＭ（１）およびメモリセルＤＮのそれぞれから出力される電流を受けてこれを比較する。
【０１３１】
前述したように、メモリセルＤＮのインピーダンスは、記憶素子Ｘ１のインピーダンスと記憶素子Ｘ２のインピーダンスとの中間の値になる。一方、メモリセルＭ（１）のインピーダンスは、書込み直後は記憶素子Ｘ２のインピーダンスと等価である。そして、一方のフローティングゲート電極層１（または２）から徐々に電子が抜けていった場合、そのインピーダンスは、メモリセルＤＮのインピーダンスに近づいていく。
【０１３２】
従って、読出判定回路８５を用いて、メモリセルＭ（１）の出力電流と、メモリセルＤＮの出力電流とを比較することにより、メモリセルＭ（１）の一方のフローティングゲート電極層１（または２）において、半分の電子が抜けている状態を検出することができることになる。
【０１３３】
なお、メモリセルＤＮの構成は、上記に示したものに限られない。すなわち、判定の対象となるメモリセルＭ（ｉ）の特性（インピーダンス）とメモリセルＤＮの特性とをずらせることにより、さらにメモリセルＭ（ｉ）の各種状態を判定することが可能となる。
【０１３４】
【発明の効果】
以上のように、本発明の不揮発性記憶装置によれば、複数のフローティングゲート電極層を有する不揮発性記憶素子を備えることにより、信頼性を向上することができる。
【０１３５】
さらに、本発明によれば、不揮発性記憶素子のデータ保持状態（不良の発生）を判定することができる。
【０１３６】
さらに、本発によれば、不揮発性記憶素子のデータ保持状態を判定した結果を用いて電圧を調整することにより、記憶した情報を正確に読み出すことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の不揮発性記憶装置１００の基本構成の一例を示す図である。
【図２】本発明の実施の形態１の不揮発性記憶素子１１０の基本構成の一例を概略的に示す平面図である。
【図３】本発明の実施の形態１の不揮発性記憶素子１１０の基本構成の一例を概略的に示す断面図である。
【図４】本発明の実施の形態１のメモリセルにおける不揮発性記憶素子１１０と、各配線との関係を示した図である。
【図５】本発明の実施の形態１の不揮発性記憶装置２００の基本構成の一例を示すブロック図である。
【図６】本発明の実施の形態２の不揮発性記憶装置３００の基本構成の一例を示すブロック図である。
【図７】本発明の実施の形態３の不揮発性記憶装置４００の要部の基本構成の一例を示すブロック図である。
【図８】本発明の実施の形態４の不揮発性記憶装置５００の要部の基本構成の一例を示すブロック図である。
【図９】本発明の実施の形態４の読出判定回路８３の要部の基本構成の一例を示すブロック図である。
【図１０】本発明の実施の形態５の読出判定回路８５の要部の基本構成の一例を示すブロック図である。
【図１１】従来の不揮発性記憶装置９００の要部の基本構成の一例を示す図である。
【図１２】従来の不揮発性記憶素子９１０の基本構成の一例を概略的に示す平面図である。
【図１３】従来の不揮発性記憶素子における故障率を説明するためのである。
【符号の説明】
１００〜６００、９００  不揮発性記憶装置
１、２  フローティングゲート電極層
３  コントロールゲート電極層
４  層間絶縁膜
５、１３  絶縁膜
１０  選択ゲート
１１  ビット線
２０、２１  トンネル酸化膜
３０、３１、３２  ソース／ドレイン領域
３３、３４、３５  不純物拡散領域
４０  Ｐ型シリコン基板
６８  データ出力バッファ
６９  Ｙゲート
７０  メモリセルアレイ
７１  Ｘデコーダ
７２  Ｙデコーダ
７３  Ｙ選択回路
７４、７６、７８  基準電圧発生回路
７５、７７、８３、８５  読出判定回路
８０  判定結果記憶部
８１  判定結果書込回路
８２  高電圧発生回路
８４、８６  等価回路
１１０、９１０  不揮発性記憶素子
Ｍ（ｉ）、ＤＭ、ＤＮ  メモリセル
【図１】
0003875345.tif 000002
【図２】
0003875345.tif 000003
【図３】
0003875345.tif 000004
【図４】
0003875345.tif 000005
【図５】
0003875345.tif 000006
【図６】
0003875345.tif 000007
【図７】
0003875345.tif 000008
【図８】
0003875345.tif 000009
【図９】
0003875345.tif 000010
【図１０】
0003875345.tif 000011
【図１１】
0003875345.tif 000012
【図１２】
0003875345.tif 000013
【図１３】
0003875345.tif 000014