(57)【特許請求の範囲】
【請求項１】
半導体装置の製造方法において、
（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、
（２）上記パット酸化膜の上に酸化防止膜を形成する工程と、
（３）所望の位置の上記酸化防止膜、パット酸化膜を除去させ、半導体基板表面を露出させる工程と、
（４）上記パット酸化膜を後退させる工程と、
（５）上記（４）工程のパット酸化膜の後退量をＴとし、上記基板のエッチング量をＲとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板の露出面をエッチングする工程と、
（６）上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、
（７）上記パット酸化膜を後退させる工程と、
（８）上記半導体基板に形成した溝部分を酸化する工程と、
（９）上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、
（１０）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、
（１１）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（１２）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体装置の製造方法において、
（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、
（２）上記パット酸化膜の上に酸化防止膜を形成する工程と、
（３）所望の位置の上記酸化防止膜、パット酸化膜を除去させ、半導体基板表面を露出させる工程と、
（４）上記パット酸化膜を後退させる工程と、
（５）上記（４）工程のパット酸化膜の後退量をＴとし、上記基板のエッチング量をＲとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板の露出面をエッチングする工程と、
（６）上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、
（７）上記パット酸化膜を後退させる工程と、
（８）等方性エッチング法にて半導体基板を除去する工程と、
（９）上記パット酸化膜を後退させる工程と、
（１０）上記半導体基板に形成した溝部分を酸化する工程と、
（１１）上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、
（１２）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、
（１３）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、
（１４）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の回路形成面にパット酸化膜を形成し、上記パット酸化膜の上に酸化防止膜を形成し、所望の位置の上記酸化防止膜及びパット酸化膜を除去し、半導体基板表面を露出し、上記パット酸化膜を後退させ、パット酸化膜の後退量をＴとし、基板エッチング量をＲとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板の露出面をエッチングし、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、パット酸化膜を後退させる等方性エッチング法にて半導体基板を除去し、上記パット酸化膜を後退させ、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去することよって製造されたことを特徴とする半導体装置。
【請求項４】
半導体基板の回路形成面にパット酸化膜を形成し、上記パット酸化膜の上に酸化防止膜を形成し、所望の位置の上記酸化防止膜及びパット酸化膜を除去し、半導体基板表面を露出し、上記パット酸化膜を後退させ、パット酸化膜の後退量をＴとし、基板エッチング量をＲとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、上記パット酸化膜を後退させ、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去することよって製造されたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信頼性の高い溝分離構造を有する半導体装置の製造方法及び装置に関する。
【０００２】
【従来の技術】
半導体基板上で隣接したトランジスタ等の素子間を電気的に絶縁分離する構造としてＳＧＩ（Ｓｈａｌｌｏｗ  Ｇｒｏｏｖｅ  Ｉｓｏｌａｔｉｏｎ）構造がある。このＳＧＩ構造は、図６に示すように、シリコン基板１に浅溝を形成し、その溝に酸化膜を埋め込んだものであり、加工寸法精度が従来まで用いられてきたＬＯＣＯＳ構造に比べ高いことから、０．２５μｍプロセス以降のデバイスに好適な構造となっている。
【０００３】
つまり、シリコン基板１の表面を熱酸化してパット酸化膜２を形成し、パット酸化膜２の上に酸化防止膜３を堆積する。そして、シリコン基板１に浅溝を形成する（図６の（ａ）、（ｂ））。その後、シリコン基板１の溝部分に素子分離熱酸化膜５を形成する（図６の（ｃ））。そして、絶縁膜６を堆積し、溝に埋め込む（図６の（ｄ））。
【０００４】
しかしながら、上述したＳＧＩ構造では溝を異方性のドライエッチングを用いて形成する（図６の（ｂ））ことから、溝上端部には角部Ａが形成され、さらに、そのまま酸化した場合、溝上端部のＳｉ基板形状が図６の（ｃ）のように鋭角部４が形成される場合がある。
【０００５】
このような鋭角部４が基板１に存在すると、電界集中や応力集中が発生するため、トランジスタの電気的特性に異常が生じる場合がある。
【０００６】
そのため、溝上端部の基板に曲率を形成する方法として、例えば、Ａ．Ｃｈａｔｔｅｒｊｅｅ等が「Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  ＩＥＤＭ  ’９６、ｐｐ．８２９−８３２」に記載しているものがある。図７は、上述した基板に曲率を形成する方法を示す図である。
【０００７】
図７の（ａ）において、レジスト１３、ＴＥＯＳ膜１５、酸化防止膜３をパターンニングした後に、図７の（ｂ）で酸化によってＬＯＣＯＳ１２を形成する。その後、図７の（ｃ）で、ＬＯＣＯＳ１２膜を除去して、酸化膜であるＴＥＯＳ膜１５を酸化防止膜３側壁に形成し、これをマスクとして、図７の（ｄ）で溝を形成する。そして、図７の（ｅ）で、溝内部を酸化して、ＳＧＩの溝上端部に曲率を形成させる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記基板に曲率を形成する方法は、このような上端部に曲率を有する基板形状を得るために、酸化２回（図７の（ｂ）及び（ｅ））、膜堆積１回（図７の（ｃ））を行なっており、工程が複雑であった。
【０００９】
したがって、簡略化された工程により、曲率を有する溝上端部を形成可能な半導体の製造方法が望まれていた。
【００１０】
本発明の目的は、製造方法が簡略化されていながら、曲率を有する溝上端部を形成可能な半導体装置の製造方法及び装置を実現することである。
【００１１】
【課題を解決するための手段】
上記目的は、半導体基板表面の素子分離用溝上端部の角部を酸化ではなくエッチングにより除去させることにより達成される。
【００１４】
上記目的を達成するため、本発明は次のように構成される。
（Ａ）半導体装置の製造方法において、（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、（２）上記パット酸化膜の上に酸化防止膜を形成する工程と、（３）所望の位置の上記酸化防止膜、パット酸化膜を除去させ、半導体基板表面を露出させる工程と、（４）上記パット酸化膜を後退させる工程と、（５）上記（４）工程のパット酸化膜の後退量をＴとし、上記基板のエッチング量をＲとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板の露出面をエッチングする工程と、（６）上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（７）上記パット酸化膜を後退させる工程と、（８）上記半導体基板に形成した溝部分を酸化する工程と、（９）上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（１０）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（１１）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（１２）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程とを備える。
【００１５】
（Ｂ）半導体装置の製造方法において、（１）半導体基板の回路形成面にパット酸化膜を形成する工程と、（２）上記パット酸化膜の上に酸化防止膜を形成する工程と、（３）所望の位置の上記酸化防止膜、パット酸化膜を除去させ、半導体基板表面を露出させる工程と、（４）上記パット酸化膜を後退させる工程と、（５）上記（４）工程のパット酸化膜の後退量をＴとし、上記基板のエッチング量をＲとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板の露出面をエッチングする工程と、（６）上記酸化防止膜をマスクとして、所定の深さの溝を形成する工程と、（７）上記パット酸化膜を後退させる工程と、（８）等方性エッチング法にて半導体基板を除去する工程と、（９）上記パット酸化膜を後退させる工程と、（１０）上記半導体基板に形成した溝部分を酸化する工程と、（１１）上記酸化させた溝内部に埋め込み絶縁膜を埋め込む工程と、（１２）上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去する工程と、（１３）上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去する工程と、（１４）上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去する工程とを備える。
【００１７】
（Ｃ）半導体装置において、半導体基板の回路形成面にパット酸化膜を形成し、上記パット酸化膜の上に酸化防止膜を形成し、所望の位置の上記酸化防止膜及びパット酸化膜を除去し、半導体基板表面を露出し、上記パット酸化膜を後退させ、パット酸化膜の後退量をＴとし、基板エッチング量をＲとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板の露出面をエッチングし、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、パット酸化膜を後退させる等方性エッチング法にて半導体基板を除去し、上記パット酸化膜を後退させ、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去することよって製造される。
【００１８】
（Ｄ）半導体装置において、半導体基板の回路形成面にパット酸化膜を形成し、上記パット酸化膜の上に酸化防止膜を形成し、所望の位置の上記酸化防止膜及びパット酸化膜を除去し、半導体基板表面を露出し、上記パット酸化膜を後退させ、パット酸化膜の後退量をＴとし、基板エッチング量をＲとした場合、Ｔ／Ｒの範囲が１．５〜２．５となるように、等方性エッチング法にて半導体基板を除去し、上記酸化防止膜をマスクとして、所定の深さの溝を形成し、上記パット酸化膜を後退させ、上記半導体基板に形成した溝部分を酸化し、上記酸化させた溝内部に埋め込み絶縁膜を埋め込み、上記酸化防止膜の上に形成された上記埋め込み絶縁膜を除去し、上記半導体基板の回路形成面の上に形成された上記酸化防止膜を除去し、上記半導体基板の回路形成面の上に形成された上記パット酸化膜を除去することよって製造される。
【００２０】
等方性エッチングを用いて、シリコン基板の上端部に曲率を形成するように構成したので、シリコン基板の上端部に曲率を形成するための工程においては、必要な酸化処理は、１回のみとなり、工程を簡略化することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照して説明する。
本発明の一実施形態である半導体装置の溝分離構造の製造方法を図１及び図２を用いて説明する。
【００２２】
図１は本発明の一実施形態における半導体装置の製造過程の断面構造図であり、図２はその製造方法の概略を示すフローチャートである。以下、図２のフローチャートに沿って、製造方法を図１を参照しながら説明する。
【００２３】
（１）シリコン基板１の表面を熱酸化して厚さ約１０ｎｍのパット酸化膜２を形成する（図２の工程（１０１）、（１０２）、図１の（ａ）、（ｂ））。
【００２４】
（２）パット酸化膜２の上に酸化防止膜３を厚さ約２００ｎｍ程度堆積する（図２の工程（１０３））。
【００２５】
（３）酸化防止膜３上にホトレジスト１３を形成する（図２の工程（１０４）、図１の（ｃ））。
【００２６】
（４）通常の露光法を使用して、所望の位置のホトレジスト１３を除去した後、酸化防止膜３、パット酸化膜２をドライエッチング等により除去する。この際，エッチングはパット酸化膜２で止まらず、通常、Ｓｉ表面がオーバエッチングされる（図２の工程（１０５）、（１０６）、図１の（ｄ））。
【００２７】
（５）その後、ホトレジストを除去し、パット酸化膜２をＨＦ等により後退させ、さらに等方性エッチング法（ウエット、もしくはドライエッチング法）を用いて露出したシリコン基板を除去する（図２の工程（１０７）〜（１０９）、図１の２（ｅ）、（ｆ））。このウエットエッチング法での液は基板洗浄の際に一般的に使用される、ＮＨ3、Ｈ2Ｏ、Ｈ2Ｏ2の混合液でもよい。また、このパット酸化膜２の後退量は、０．１４μｍ以下のプロセスを考えた場合、約１０〜３０ｎｍが好ましく、また、等方性エッチング法で露出したシリコン基板１を除去する量は５〜１０ｎｍ程度が好ましい。
【００２８】
（６）酸化防止膜３をマスクとして、シリコン基板１の表面の側壁がシリコン基板１に対して所定の角度（例えば、図６に示したＡ部の角度が９０〜１１０度）を有する浅溝を形成する（図２の工程（１１０）、図１の（ｇ））。
【００２９】
（７）次に、パット酸化膜２をＨＦ等により約１０ｎｍエッチング除去して後退させる（図２の工程（１１１）、図１の（ｈ））。
【００３０】
（８）その後、例えば９００〜１１００°Ｃのドライ酸化雰囲気中で酸素濃度を希釈してシリコン基板１の表面を約１０ｎｍ熱酸化し、溝部分に素子分離熱酸化膜５を形成する（図２の工程（１１２）、図１の（ｉ））。
【００３１】
（９）化学気相蒸着（ＣＶＤ）法、スパッタ法等でシリコン酸化膜等の絶縁膜を堆積し、埋め込む（以下、埋め込み絶縁膜６）。また、これら化学気相蒸着法、スパッタ法等で製作したシリコン酸化膜等は一般に粗な膜であることから、埋め込み絶縁膜６の堆積後、緻密化を目的として、１１００℃前後のアニールまたは酸化雰囲気中でシリコン基板１を酸化させてもよい（図２の工程（１１３）、図１の（ｊ））。
【００３２】
（１０）埋め込み絶縁膜６を化学機械研磨法（ＣＭＰ）法あるいはドライエッチング法を使用してエッチバックする。この場合、酸化防止膜３はエッチングストッパーとなり、酸化防止膜３下のシリコン基板１がエッチングされることを防止する働きを持つ（図２の工程（１１４）、図１の（ｋ））。
【００３３】
（１１）そして、酸化防止膜３及びパット酸化膜２を除去することで溝埋め込み構造は完了する（図２の工程（１１５）、図１の（ｌ））。
【００３４】
その後、トランジスタ構造製造に必要な、例えばゲート酸化膜、ゲート電極の形成、不純物の導入、配線、層間絶縁膜等、多層配線構造の形成、表面保護膜の形成等を経て、半導体装置が完成される。
【００３５】
次に、本発明の一実施形態の作用効果について説明する。
本発明の一実施形態と従来技術との異なる点は、上記製造工程（５）でパット酸化膜２を後退している点と、等方性エッチング法によりシリコン基板１を除去している点と、工程（７）でパット酸化膜２を後退している点との３点である。
【００３６】
溝上端部に曲率を簡単に形成する方法としては、酸化防止膜３のエッチング時に生じた基板１の角部（図６の（ｂ）のＡ）を予め除去（丸める）ことが重要である。従来技術では、この角部の除去を酸化で行なっているが、本発明による方法では等方性のエッチングにより行なうものである。
【００３７】
まず、工程（５）の作用について、図３を用いて説明する。
図３は、酸化防止膜３のエッチング後に、パット酸化膜２の後退なしにシリコン基板１の等方性エッチングを行なった際の実験結果を模式的に書いたものである。
【００３８】
図３の（ａ）においては、溝上端部のパット酸化膜２と接しているＡの箇所では基板１の形状が鋭角化してしまっている。
【００３９】
これは、パット酸化膜２に接しない領域ではあらゆる方向からエッチングが進行するが、パット酸化膜２に接している箇所では一方向からのエッチングとなるため上記形状になったものである。
【００４０】
そのため、この等方性エッチングの前に、パット酸化膜２を後退させておけば、上記形状のように形状が鋭角化することはなく、しかも、等方性のエッチングでは、角部が優先的に除去されるため、図３の（ｂ）に示すような鋭角では無い形状を得ることができ、この後の酸化で曲率が形成されやすいものとなる。
【００４１】
しかし、このパット酸化膜２の後退量Ｔとエッチング量Ｒとを適正に行なわないと、図４の（ａ）に示すように、Ａで示す部分において、再び角部が形成され、曲率を形成しずらくなる。
【００４２】
図４の（ｂ）は、パット酸化膜２の後退量Ｔとエッチング量Ｒとの関係を示したもので、後退量Ｔとエッチング量Ｒとの比Ｔ／Ｒを１から３まで０．５ステップで示した。
【００４３】
図４の（ｂ）から明らかなように、比Ｔ／Ｒが１．５から２．５では角部が除去された形状となっているが、比Ｔ／Ｒ＝１では基板形状は垂直となる。また、比Ｔ／Ｒが３では、段差が大きくなり、角部が形成されている。比Ｔ／Ｒ＝１や３を酸化すると、曲率を形成し難くなるため、比Ｔ／Ｒは１．５〜２．５の範囲が好ましい。
【００４４】
次に、工程（７）の作用効果について、図５を用いて説明する。
図５の（ａ）、（ｂ）の破線は、酸化工程（６）の完了での形状を示しており、破線に示す形状においては、パット酸化膜２の端部ではシリコン基板１が除去され、段差１４が生じている。この状態で酸化を行なうと、図５の（ａ）の実線で示すように、さらに段差が鋭角となる。
【００４５】
これは、以下のような理由によるものである。
つまり、パット酸化膜２の端部近傍では、酸化による体積膨張（約２倍）で酸化防止膜３が反り、その反力として圧縮応力が生じる。
【００４６】
酸化膜中に圧縮応力が生じると酸化が抑制されることが知られており、そのため、パット酸化膜２の端部近傍では酸化が抑制される。一方、パット酸化膜２の端部より少し離れた領域ではこれらの影響が少ないことから、酸化がスムーズに進行し、結果として段差が大きくなる。
【００４７】
そのため、図５の（ｂ）に示すように、パット酸化膜２を後退すると、これらの影響が段差より遠ざかり、エッチングの際生じた段差が酸化により除去されるので、なめらかな形状を形成することができる。
【００４８】
また、工程（６）でのシリコン基板１に溝を形成した後では、溝表面にドライエッチング時のダメージが生じる場合がある。このダメージ除去にはシリコン基板１の表面を数ｎｍ除去する必要があり、そのため、パット酸化膜２の端部のシリコン基板１は、さらに段差が大きくなる。
【００４９】
そのため、この処理の前に、ＨＦ等によりパット酸化膜２を後退しておくと、段差を軽減できるので、ドライエッチング時のダメージが生じる場合には、ダメージ除去の前に、パット酸化膜２を後退しておいた方が好ましい。
【００５０】
上記理由により、本発明の一実施形態によれば、溝上端の曲率を従来方法と同等に形成させることができ、さらに工程を簡略化する事ができる。
つまり、本発明の一実施形態においては、等方性エッチングを用いて、基板１の上端部に曲率を形成するように構成したので、基板１の上端部に曲率を形成するための工程（工程（４）〜（８））においては、必要な酸化処理は、１回（工程（８））のみとなり、工程を簡略化することができる。
【００５１】
したがって、本発明によれば、製造方法が簡略化されていながら、曲率を有する溝上端部を形成可能な半導体装置の製造方法及び装置を実現することができる。
【００５２】
【発明の効果】
本発明によれば、等方性エッチングを有効に用いることにより、酸化工程を増やさなくてもトランジスタや容量の耐圧特性を劣化させることのない半導体装置の製造方法及び装置を実現することができる。
【００５３】
つまり、製造方法が簡略化されていながら、曲率を有する溝上端部を形成可能な半導体装置の製造方法及び装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る一実施形態である半導体装置の溝分離構造製造の断面構造図ある。
【図２】図１に示した溝分離構造の製造方法を示すフローチャートである。
【図３】本発明に係る一実施形態の作用効果を説明する図である。
【図４】本発明に係る一実施形態の作用効果を説明する図である。
【図５】本発明に係る一実施形態の作用効果を説明する図である。
【図６】従来における半導体装置の溝分離構造の製造工程を説明する図である。
【図７】従来における溝分離構造の製造工程の模式図である。
【符号の説明】
１      シリコン基板
２      パット酸化膜
３      酸化防止膜
４      基板鋭角部
５      素子分離熱酸化膜
６      埋め込み絶縁膜
１２    ＬＯＣＯＳ
１３    ホトレジスト
１４    基板段差
【図１】
0003917327.tif 000002
【図２】
0003917327.tif 000003
【図３】
0003917327.tif 000004
【図４】
0003917327.tif 000005
【図５】
0003917327.tif 000006
【図６】
0003917327.tif 000007
【図７】
0003917327.tif 000008