(57)【特許請求の範囲】
【請求項１】
浮遊ゲートメモリセルのブロックを、該ブロックの消去の準備としてプリプログラミングする方法において、上記ブロック内のメモリセルは、半導体基体の絶縁ウェル内のチャネルウェルに形成されており、浮遊ゲート、ソース、ドレイン、及び制御ゲートを有し、上記方法は、
上記ブロック内のメモリセルの上記制御ゲートに結合されているワードラインをプリプログラムワードライン電位にセットするステップと、
プリプログラムチャネル電位を上記ブロック内のメモリセルの上記チャネルウェルに印加して、前記メモリセルの制御ゲートとチャネルウェル間に電界を確立し、それによって、上記メモリセルの浮遊ゲート内の電荷レベルが上記ブロック内のメモリセルに対してリプログラムされた状態を確立するように、電子のＦ−Ｎトンネリングを誘起させて上記ブロック内のセルの上記浮遊ゲート内に電荷レベルをセットするステップと、
上記ブロック内のメモリセルの上記プリプログラミングを検査するステップと、
を備えていることを特徴とする方法。
【請求項２】
上記ブロックは、セルの複数の行及び列を含み、上記ブロック内のセルの行は対応するワードラインに結合され、上記ブロック内のセルの列は対応するビットラインに結合され、上記ワードラインを上記プリプログラムワードライン電位にセットするステップは、上記複数の行に対応するワードラインを、上記プリプログラムワードライン電位にセットするステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
上記ブロックは、セルの複数の行及び複数の列を含み、上記ブロック内のセルの行は対応するワードラインに結合され、上記ブロック内のセルの列は対応するビットラインに結合され、上記プリプログラミングを検査するステップは、
検査電位を上記複数の行に対応するワードラインに印加するステップと、
上記複数の列内のセルの１つの列に対応する少なくとも１つのビットラインを感知し、上記列内の、且つ上記複数の行内のメモリセルが上記プリプログラムされた状態にあることを検査するステップと、
を含むことを特徴とする請求項１に記載の方法。
【請求項４】
上記ブロックは、セルの複数の行及び複数の列を含み、上記ブロック内のセルの行は対応するワードラインに結合され、上記ブロック内のセルの列は対応するビットラインに結合され、上記プリプログラミングを検査するステップは、
検査電位を上記複数の行に対応するワードラインに印加するステップと、
上記複数の列内のセル内の少なくとも８つの列に対応する１組のビットラインを感知し、上記少なくとも８つの列内の、且つ上記複数の行内のメモリセルが上記プリプログラムされた状態にあることを検査するステップと、
を含むことを特徴とする請求項１に記載の方法。
【請求項５】
上記半導体基体上には浮遊ゲートメモリセルの複数のブロックが存在しており、上記セットするステップの前に、プリプログラムされるブロックを選択するステップを含むことを特徴とする請求項１に記載の方法。
【請求項６】
上記複数のブロック内の１つより多くのブロックが１つのチャネルウェルを共用しており、上記印加ステップの前に、選択されたブロックとチャネルウェルを共有している選択されていないブロック内の行に対応するワードラインをプリプログラム禁止電位にセットするステップを含むことを特徴とする請求項５に記載の方法。
【請求項７】
上記プリプログラム禁止電位は、約−４Ｖ乃至−８Ｖの範囲内の値を有していることを特徴とする請求項６に記載の方法。
【請求項８】
プリプログラムソース電位を、上記ブロック内のメモリセルのソースに印加するステップを更に含むことを特徴とする請求項１に記載の方法。
【請求項９】
上記プリプログラムソース電位は、ほぼ接地乃至−８Ｖの値を有していることを特徴とする請求項８に記載の方法。
【請求項１０】
プリプログラムドレイン電位を、上記ブロック内のメモリセルのドレインに印加するステップを更に含むことを特徴とする請求項１に記載の方法。
【請求項１１】
上記プリプログラムドレイン電位は、ほぼ接地乃至−８Ｖの値を有していることを特徴とする請求項１０に記載の方法。
【請求項１２】
浮遊ゲートメモリセルのブロックを消去する方法において、上記ブロックはセルの複数の行及び列を含み、上記ブロック内のメモリセルは半導体基体内の絶縁ウェル内のチャネルウェル内に形成されており、上記ブロック内の浮遊ゲートメモリセルはそれぞれ浮遊ゲート、制御ゲート、ソース、ドレイン、及びチャネルを有し、上記方法は、
上記セルを並列にバイアスすることによって電子のトンネリングを誘起させて、上記ブロック内のセルの上記浮遊ゲート内に上記ブロック内のセルのプリプログラムされた状態に対応する電荷状態を確立させる、上記セルのブロックをプリプログラミングするステップであって、上記プリプログラミング中に、上記バイアスは、低電圧のプリプログラミング電位を上記ブロック内のメモリセルのチャネルウェルに印加し、且つ、高電圧のプログラミング電位を上記ブロック内のメモリセルの制御ゲートに印加するステップを含む上記セルのブロックをプリプログラミングするステップと、
上記プリプログラミングするステップの後に、上記セルを並列にバイアスすることによって電子のトンネリングを誘起させて、上記ブロック内のセルの上記浮遊ゲート内に上記ブロック内のセルの消去された状態に対応する電荷状態を確立させる、上記セルのブロックを消去するステップであって、上記消去中に、上記バイアスは、上記低電圧のプリプログラミング電位と逆の第１の消去電位を上記ブロック内のメモリセルのチャネルウェルに印加し、且つ、上記高電圧のプリプログラミング電位と逆の第２の消去電位を上記ブロック内のメモリセルの制御ゲートに印加するステップを含む上記セルのブロックを消去するステップと、
を備えることを特徴とする方法。
【請求項１３】
上記プリプログラムチャネル電位は、−４Ｖ乃至−８Ｖの範囲内の値を有することを特徴とする請求項１に記載の方法。
【請求項１４】
上記プリプログラムワードライン電位は、約＋３Ｖ乃至＋１０Ｖの範囲内の値を有していることを特徴とする請求項１３に記載の方法。
【請求項１５】
もし、上記ブロック内のセルが上記検査ステップに合格しなければ、全てのセルが検査ステップに合格するか、または再試行限度に到達するまで、上記印加ステップ及び検査ステップを再試行するステップ、
を含むことを特徴とする請求項１に記載の方法。
【請求項１６】
上記検査ステップは、上記ブロック内のメモリセルをバイト毎に読み出すステップを含むことを特徴とする請求項１に記載の方法。
【請求項１７】
上記プリプログラミング中に、上記低電圧のプリプログラミング電位を上記ブロック内のメモリセルのチャネルウェルに印加するステップは、上記低電圧のプリプログラミング電位を上記チャネルウェルに印加し、上記高電圧のプリプログラミング電位を上記ブロック内のセルの上記制御ゲートに印加することによって、上記ブロック内のセルの上記チャネルと上記浮遊ゲートとの間にプリプログラミング電界を確立するステップを含むことを特徴とする請求項１２に記載の方法。
【請求項１８】
上記低電圧のプリプログラミング電位は、約０Ｖ乃至−１２Ｖの範囲内にある値を有し、上記高電圧のプリプログラミング電位は、約０Ｖ乃至＋１２Ｖの範囲内にある値を有していることを特徴とする請求項１７に記載の方法。
【請求項１９】
上記プリプログラミング中に、プリプログラチャネル電位を前記メモリセルのチャネルウェルに印加するステップは、第１のプリプログラミング電位を上記ブロック内のセルのソースに印加し、第２のプリプログラミング電位を上記ブロック内のセルの上記制御ゲートに印加することによって、上記ブロック内のセルの上記ソースと上記浮遊ゲートとの間にプリプログラミング電界を確立するステップを含むことを特徴とする請求項１２に記載の方法。
【請求項２０】
上記第１のプリプログラミング電位は、約０Ｖ乃至−１２Ｖの範囲内の値を有し、上記第２のプリプログラミング電位は、約０Ｖ乃至＋１２Ｖの範囲内の値を有し、上記ドレインは浮かしてあり、約０Ｖ乃至−１２Ｖの範囲内の値を有する第３のプリプログラミング電位を上記チャネルウェルに印加するステップを含むことを特徴とする請求項１９に記載の方法。
【請求項２１】
上記プリプログラミング中に、プリプログラチャネル電位を前記メモリセルのチャネルウェルに印加するステップは、第１のプリプログラミング電位を上記ブロック内のセルのドレインに印加し、第２のプリプログラミング電位を上記ブロック内のセルの上記制御ゲートに印加することによって、上記ブロック内のセルの上記ドレインと上記浮遊ゲートとの間にプリプログラミング電界を確立するステップを含むことを特徴とする請求項１２に記載の方法。
【請求項２２】
上記第１のプリプログラミング電位は、約０Ｖ乃至−１２Ｖの範囲内の値を有し、上記第２のプリプログラミング電位は、約０Ｖ乃至＋１２Ｖの範囲内の値を有し、上記ソースは浮かしてあり、約０Ｖ乃至−１２Ｖの範囲内の値を有する第３のプリプログラミング電位を上記チャネルウェルに印加するステップを含むことを特徴とする請求項２１に記載の方法。
【請求項２３】
上記半導体基体上には浮遊ゲートメモリセルの複数のブロックが存在しており、上記プリプログラミングのステップの前に、消去されるブロックを選択するステップを含むことを特徴とする請求項１２に記載の方法。
【請求項２４】
上記半導体基体上には浮遊ゲートメモリセルの複数のブロックが存在しており、上記複数のブロック内の１つより多くのブロックが１つのチャネルウェルを共有しており、上記プリプログラミングステップ前に、
消去される１つまたはたそれ以上のブロックを選択するステップと、
選択されたブロックとチャネルウェルを共用している選択されていないブロック内のセルの制御ゲートを、プリプログラム禁止電位にセットするステップと、を含むことを特徴とする請求項１７に記載の方法。
【請求項２５】
上記プリプログラム禁止電位は、約０Ｖ乃至−１２Ｖの範囲内の値を有していることを特徴とする請求項２４に記載の方法。
【発明の詳細な説明】
関連出願データ
本特許出願は、本明細書に参照として採り入れている我々の同時出願、1996年９月５日付出願番号ＰＣＴ／ＵＳ 96/14349“Triple Well Floating Gate and Operating Method with Isolated Channel Program, Pre-Program and Erase Program Processes”の部分継続である。
発明の背景
発明の分野
本発明は、不揮発性メモリデバイスに関し、詳しく述べれば、高速プリプログラミング及び消去技術を有する浮遊ゲートトランジスタを基とする改良された不揮発性メモリに関する。
関連技術の説明
フラッシュメモリは、浮遊ゲートトランジスタを基とする不揮発性メモリ集積回路のクラスである。浮遊ゲートセルのメモリ状態は、浮遊ゲート内に捕捉されている電荷の濃度によって決定される。フラッシュメモリの動作は、浮遊ゲート内への電荷の注入、または浮遊ゲートからの電荷の除去に使用される技術に大きく依存する。
フラッシュメモリ内の浮遊ゲート内への、及び浮遊ゲートからの電荷の移動に使用される基本技術は少なくとも２つ存在する。第１の技術は、ホットエレクトロン注入と呼ばれるものである。ホットエレクトロン注入は、メモリセルのドレインとソースとの間に正電圧を印加し、制御ゲートに正電圧を印加することによって誘起される。これはセル内に電流を誘起させ、電流内のホットエレクトロンが浮遊ゲートセルのトンネル酸化物を通して浮遊ゲート内へ注入される。ホットエレクトロン注入は比較的迅速であるが大電流動作であり、従って普通はデバイス内で一時に数セルをプログラミングするための使用に制限される。
フラッシュメモリセルの浮遊ゲート内への、及び浮遊ゲートからの電荷の移動に使用される第２の主要技術は、ファウラ・ノルトハイムトンネリング（Ｆ−Ｎトンネリング）と呼ばれるものである。Ｆ−Ｎトンネリングは、制御ゲートと、ドレイン、ソース、及びチャネルの１つとの間に、または制御ゲートとこれらの端子の組合せとの間に大きい電界を確立することによって誘起される。この電界は、トンネル酸化物を通るＦ−Ｎトンネリング電流を確立し、浮遊ゲート内への電子の注入、及び浮遊ゲートからの電子の駆逐の両方に使用することができる。Ｆ−Ｎトンネリングプロセスは、セルのソースとドレインとの間の電流の流れを含まないので、比較的低電流である。従って、一般的にこれは、デバイス上で一時に多数のセルにまたがって並列に使用される。
フラッシュメモリの動作はアレイをプログラミングすることを含み、このためには、浮遊ゲート内に蓄積される電荷の量をセル毎に制御し、アレイ全体またはアレイのあるセクタを浮遊ゲート内の所定の帯電状態にクリヤする消去を必要とする。１つの種類のフラッシュメモリにおいては、アレイ内のセルのプログラミング、及び消去の両方のためにＦ−Ｎトンネリングが使用される。第２の種類のフラッシュメモリにおいては、プログラミングのためにホットエレクトロン注入が使用され、消去のためにＦ−Ｎトンネリングが使用される。
浮遊ゲートメモリセルを消去するために、及び消去されたセル内の電荷をより均一に分布させるために、従来のシステムにおいてはプリプログラミングが遂行されている。即ち、消去電位を印加する前に、消去すべきブロック内の全てのセルは高しきい値状態のような既知の状態にプリプログラムされる。このようにすると、チップを消去した時に、全てのメモリセルの浮遊ゲートは実質的に同量の電荷から開始されるようになる。従って、消去シーケンスは、消去される全ブロックにまたがってより均一な電荷レベルを生じさせる。
しかしながら、チップまたはセクタ消去動作におけるプリプログラミングは、従来の技術によればかなりの時間を必要とする。例えば、消去すべきブロック内の各バイトをプリプログラムし、次いでそのプリプログラミングの成功を検査しなければならない。消去すべき全ブロックをプリプログラムし、検査した後でなければ、消去動作を遂行することはできない。
従来のアプローチにおいては、プリプログラミングはバイト毎の、またはワード毎のプログラミング動作と、それに続くバイト毎の、またはワード毎の検査が含まれている。大きいブロックの浮遊ゲートセルをプリプログラムし、検査するためには、かなりな時間量が含まれることが理解されよう。
プリプログラミング技術の詳細に関しては、米国特許第5,563,822号“Fast Flash EPROM Programming and Pre-Programming Circuit Design”、及び前記参照を参照されたい。
従って、デバイスの総合性能を改善するために、浮遊ゲートメモリアレイのプリプログラミングの速度を増加させたフラッシュメモリセル設計、及び動作技術を提供することが望まれている。更に、フラッシュメモリ動作技術が、低供給電圧に適するものであることも望まれている。
発明の要旨
本発明は、プリプログラムすべき、及び消去すべきセルの浮遊ゲートとチャネルとの間にファウラ・ノルトハイム（Ｆ−Ｎ）トンネリングを使用することを基として、及び三重ウェル浮遊ゲートメモリ構造を使用することを基として、従来のアプローチよりもかなり高速でプリプログラミング及び消去動作を可能にした新しいフラッシュメモリセル構造、及び動作バイアスアプローチを提供する。
即ち、本発明は、浮遊ゲートメモリセルのブロックを消去する方法を特徴としている。セルは、半導体基体内の絶縁ウェル内のチャネルウェル内に形成されている。例えば、ｐ型半導体基体内に深いｎ型の絶縁ウェルが形成される。この絶縁ウェルの中にｐ型のチャネルウェルが形成される。浮遊ゲートメモリセルは、セルのチャネル領域がチャネルウェル内に存在するように、チャネルウェル内に形成される。消去方法は、ブロック内のセルの中にプリプログラムされた状態を確立するために、ブロック内のセルのチャネルと浮遊ゲートとの間に電子のトンネリングを誘起させることによって、メモリセルのブロックをプリプログラミングするステップを備えている。次に、このプリプログラミングステップの後に、セル内に消去された状態を確立するために、ブロック内のセルのチャネルウェルと浮遊ゲートとの間に電子のトンネリングを誘起させることによってブロック内のセルを消去するステップを更に備えている。プリプログラミングステップは、ブロック内のセルのチャネルウェルにチャネルプリプログラミング電位を印加し、制御ゲートに制御ゲートプリプログラミング電位を印加することによって、ブロック内のセルのチャネルと浮遊ゲートとの間にプリプログラミング電界を確立するステップを含む。代替方法においては、プリプログラミング電位をソース及びドレインの一方に付加的に印加し、ソース及びドレインの他方を浮かせたままにして、プリプログラミングステップ中にセルを導通させる。
１つの好ましいアプローチにおいては、チャネルプリプログラミング電位は、０Ｖ乃至−12Ｖ、より好ましくは−４Ｖ乃至−８Ｖの範囲内のような負の値を有している。この実施例によれば、ワードラインプリプログラミング電位は、０Ｖ乃至＋12Ｖ、より好ましくは約＋３Ｖ乃至＋10Ｖの値のような正の値を有している。ブロック内のセルの消去は、基本的にはプリプログラミング電位に対して電位を逆にしたチャネル消去動作によって遂行される。
プリプログラミングのためにブロック毎にＦ−Ｎトンネリングを使用すると、ブロック内のセルのチャネルウェル及びワードラインにバイアスを印加することによって、浮遊ゲートメモリアレイ内のセルの全ブロックを並列にプリプログラムすることができる。ブロックにプリプログラミングバイアスを印加した後に、プリプログラミングの検査を遂行する。一代替においては、プリプログラミングの検査は、セルがプリプログラムされた状態に到達していることを確かめるために、バイト毎に、またはワード毎に読み出し、検査する従来の方法を使用して遂行される。
代替として、ブロックのプリプログラミングの検査は、ブロック内の全ての行に沿うバイトまたはワードのプリプログラミングを検査するために、ブロック内のセルに結合されている全てのワードラインに検査電位を印加し、ビットラインの全バイト、または全ワードの組を一時に感知することによって、実質的により迅速に遂行することができる。またこの技術を、ブロック内の複数のワードラインの何れかのサブセットに対して使用し、検査動作に必要な時間の量の実質的な節約を実現することができる。
本発明の一面によれば、複数のブロックを含むアレイ内の浮遊ゲートメモリセルの選択されたブロックを消去するための方法が提供される。本方法は、消去すべき複数のブロック内の１つまたはそれ以上のブロックを選択するステップと、選択された１つまたはそれ以上のブロック内のメモリセルのワードラインを、正の値を有するプリプログラムワードライン電位にセットするステップとを含んでいる。負の値を有するプリプログラムチャネル電位を、選択された１つまたはそれ以上のブロック内のメモリセルのチャネルウェルに印加する。これにより、チャネルウェルから、選択された１つまたはそれ以上のブロック内のセルの浮遊ゲートに電子の転送が誘起され、それによってメモリセルの浮遊ゲート内の帯電レベルが選択された１つまたはそれ以上のブロック内のメモリセルにプリプログラムされた状態を確立する。
次に、選択された１つまたはそれ以上のブロック内のワードライン及びチャネルからそれぞれ、プリプログラムワードライン電位及びプリプログラムチャネル電位を取り除く。１つまたはそれ以上のブロック内の複数の行に対応するワードラインに検査電位を印加し、少なくとも１つのビットライン（この少なくとも１つのビットラインは、複数の列内のセルの列に対応する）を一時に感知し、選択された１つまたはそれ以上のブロック内の列内の、且つ複数の行内のメモリセルがプリプログラムされた状態にあることを検査する。もし選択された１つまたはそれ以上のブロック内のセルが検査ステップに不合格であれば、選択された１つまたはそれ以上のブロック内の全てのセルが検査ステップに合格するまで、または再試行限度に到達するまで、不合格のブロックに対してプリプログラミングが再び試みられる。
選択された１つまたはそれ以上のブロック内の全てのセルが検査に合格した後に、選択された１つまたはそれ以上のブロック内のセル内に消去状態を確立するように浮遊ゲートからチャネルへの電子のトンネリングを誘起させることによって、選択された１つまたはそれ以上のブロックが消去される。
本発明の一面によれば、セルの１つより多くのブロックが、単一のチャネルウェル内に形成される。従って、プリプログラミングステップ中に、選択されたブロック内にないセルは、対応するワードライン上にプリプログラム禁止電位を受けている。プリプログラム禁止電位は、消去するように選択されていないブロック内のセル内にトンネリングが誘起されないように、チャネルウェルに印加される値に近い値を有している。
本発明のＦ−Ｎプリプログラミング及び消去動作は、絶対値が極端に高くない電圧を使用して達成され、５Ｖより低い、そして2.2Ｖ程度、またはそれ以下の低い供給電圧を使用して実現することができる。更に、多数のセルに対してプリプログラミング動作を並列に実行するためにＦ−Ｎトンネリングを使用することによって、プリプログラミング及び消去の速度が増加し、従来技術のアプローチよりも20乃至50倍程度も速くすることができる。
本発明の他の面及び長所は、添付図面、以下の詳細な説明、及び請求の範囲を検討することにより明白になるであろう。
【図面の簡単な説明】
図１は、本発明による三重ウェルフラッシュメモリセルの断面図である。
図２は、本発明による複数のチャネルウェル及びメモリセルアレイを含むフラッシュメモリデバイスの簡易レイアウトである。
図３は、単一のチャネルウェルを有するフラッシュメモリデバイスの簡易レイアウトである。
図４は、本発明によるフラッシュメモリ集積回路の簡易ブロック図である。
図５Ａ−５Ｃは、本発明による消去動作の流れ図である。
詳細な説明
以下に添付図面を参照して本発明の好ましい実施例を詳細に説明する。図１に本発明による三重ウェル浮遊ゲートメモリセルの基本的構造を示す。図１に示すように、半導体基体１０は第１の導電型を有している。好ましくは、基体１０はｐ型ドーピングしたシリコンである。深いｎ型ウェルＮＷＤ  １１が基体１０内に形成される。深いｎ型ウェル１１の内側に、ｐ型ウェルＰＷＩ  １２が含まれている。ｎ型ソース１３及びｎ型ドレイン１４がｐ型ウェル１２の内側に含まれている。浮遊ゲート１５及びトンネル絶縁体１６を含む浮遊ゲート構造が、ソース１３とドレイン１４との間のチャネル領域の上に形成されている。制御ゲート１７及び絶縁体１８を含む制御ゲート構造が、浮遊ゲート１５上に形成されている。
深いｎ型ウェル１１は、デバイスの絶縁ウェルとして働く。ｐ型ウェル１２はセルのチャネルウェルになっている。ｎ型ソース及びドレイン構造がｐ型ウェル内に形成され、絶縁ウェル１１によって基体１０から絶縁されているｐ型ウェル内にチャネルを確立している。図１には、構造のためのバイアス点２０−２４が示されている。バイアス点２０は、絶縁に使用される深いｎ型ウェル１１に結合されている。接触点２１はソース端子１３に結合されている。接点２２はセルの制御ゲートに結合されている。接点２３はドレイン領域１４に結合されている。接点２４はチャネルウェル１２に結合されている。これらの端子は、本発明によるプログラミング、プリプログラミング、及び消去を達成するためにバイアスされる。
図１には、チャネルウェルＰＷ１  １２と絶縁ウェルＮＷＤ  １１との間のＰ−Ｎ接合、及び基体１０と絶縁ウェルとの間のＰ−Ｎ接合を代表的に表しているダイオード記号３０及び３１も示されている。基体１０が絶縁ウェル１１に近いか、またはそれより低くバイアスされている限り、ダイオード記号３１によって表されるＰ−Ｎ接合は導通しない。また、チャネルウェル１２が絶縁ウェルに近いか、またはそれより低くバイアスされている限り、ダイオード記号３０によって表されるＰ−Ｎ接合は導通しない。
バイアス回路３５は、以下に説明するように、ホットエレクトロン注入及び絶縁されたチャネルＦ−Ｎトンネリングのために端子２０−２４に電位を印加する。
接地２５に結合されているＰ型基体１０のためのプログラミングバイアスを、以下の表１に示す。
0003979673.tif 000002
このように、伝統的なホットエレクトロンプログラミング技術が、三重ウェルセルをプログラムするために使用されている。（ｐ型基体は接地されている。）
消去のためにＦ−Ｎトンネリングが使用される。単一チャネルウェルを全アレイのために使用する（図３参照）場合には、Ｆ−Ｎトンネリングを誘起するためのバイアスは、以下の表２に示すようになる。
0003979673.tif 000003
デバイスが、絶縁ウェル内に１組のチャネルウェルを含む（図２参照）場合には、選択されたブロックを消去するＦ−Ｎトンネリングのためのバイアス点は、以下の表３に示すようになる。
0003979673.tif 000004
プリプログラミング動作は、チャネルＦ−Ｎトンネリングに基づいている。絶縁ウェル内に複数のチャネルウェルが存在する（図２参照）場合には、アレイをプリプログラミングするためには、以下の表４に示すようにバイアスされる。
0003979673.tif 000005
アレイのアーキテクチャが複数のセルのブロックのための単一のチャネルウェルを含んでいる（図３）の場合には、プリプログラミング動作は以下の表５に示すようにバイアスされる。
0003979673.tif 000006
供給電位ＶＤＤは、好ましいシステムでは、約２Ｖ乃至約５Ｖの範囲である。Ｆ−Ｎ消去中にチャネルウェルに印加される高い正電位は、供給電位より僅かに高いレベルから約１０Ｖの範囲である。チャネル消去中にワードラインに印加される負の高電位は、約−４Ｖ乃至約−８Ｖの範囲である。また、Ｆ−Ｎトンネリング消去中に図３のアーキテクチャ内の選択されないワードラインに印加される高電圧は、供給電位よりは高いが、チャネルウェルのために使用される高電圧に等しくする必要はない。
高速プリプログラミング動作中に使用される負の高電圧は約−４Ｖ乃至約−８Ｖの範囲であり、一方ワードライン電位は供給電位ＶＤＤから約10Ｖの範囲である。図３のアーキテクチャによるプリプログラミング動作中に、選択されないセルのワードライン上に使用される負の高電圧は、チャネルウェルに印加される電圧に近いが、それに等しくする必要はない。
表４及び５のプリプログラミングにより、トンネル絶縁体障壁１６を横切る電子のチャネルトンネリングが発生する。何れの場合も、例えば約−４Ｖ乃至約−８Ｖの、または若干の実施例では接地と−12Ｖ程度との間の負の電圧が、浮遊ゲート１５とチャネル１２との間に印加される。代替として、約−４Ｖ乃至約−８Ｖの、または若干の実施例では接地と−12Ｖ程度との間の負の電圧を、ソース１３及びドレイン１４の一方に印加し、ソースまたはドレインの導通、及びソースまたはドレイン側のトンネリングを達成する。ソース側のトンネリングにおいては、選択されたセルのソース１３に負の電圧が印加され、一方ドレイン１４は浮いた（無接続）ままとしてドレイン１４内の電流を避ける。このようにすると、浮遊ゲート１５と、チャネル及びソース１３との間にＦ−Ｎトンネリングが発生する。同様に、ドレイン側トンネリングは、選択されたセルのドレイン１４に高い負の電圧を印加し、ソース１３をそのままにして浮遊ゲート１５とドレイン１４との間にトンネリングを発生させることによって達成する。
本発明による絶縁ウェル及びチャネルウェルをレイアウトするための２つの基本アーキテクチャを図２及び図３に示す。図２は、複数のチャネルが、図２の浮遊ゲートメモリセルの対応する複数の分離したアレイと共に存在する実施例を示しており、半導体基体は外側の箱１００で示されている。絶縁ウェルはシェード付きの箱１０１である。図のチャネルウェルはチャネルウェル１０２、チャネルウェル１０３、及びチャネルウェル１０４を含んでいる。図示のように、複数のチャネルウェルが、各ウェル内の浮遊ゲートメモリセルの対応するアレイと共に存在することができる。図２のデバイス内の浮遊ゲートメモリセルのアレイは簡易化したフォーマットで示されており、ドレイン及びソース拡散領域、及びワードラインが示されている。構造を完成させるために必要な、そして図示してないグローバルビットライン、ブロック選択回路、及び他の回路は、当業者ならば充分に理解されよう。例えば、このアーキテクチャは、本明細書に参考として採り入れている米国特許第5,399,891号、米国特許第5,414,664号、または米国特許第5,526,307号に開示されているように実現することができる。図２及び３のドレイン・ソース・ドレイン構造は現在では好ましいのであるが、連続アレイを有する仮想接地アーキテクチャのような他のアーキテクチャが適当である。
この例では、チャネルウェル１０２内に複数のドレイン・ソース・ドレイン構造が示されており、ドレイン拡散１０６、ソース拡散１０７、及びドレイン拡散１０８が２列のセルを限定し、ワードライン１１０、１１１、１１２、１１３がドレイン拡散１０６、ソース拡散１０７、及びドレイン拡散１０８と交差している。チャネルウェル１０２内には、付加的なドレイン・ソース・ドレイン構造１１５、１１６が含まれていてチャネルウェル１０２内にアレイを作っている。図にシェーディングによって示されているように、絶縁ウェル１０１、ドレイン拡散領域１０６及び１０８、及びソース拡散領域１０７は全て同じ導電型、好ましくはｎ型を有している。基体１００及びチャネル領域１０２は共に、同じ導電型、好ましくはｐ型である。
他のチャネルウェル１０３及び１０４内のアレイは、同じ構造に構成されている。従って、各チャネルウェル１０３のために複数のワードライン１２０が含まれている。チャネルウェル１０３内のドレイン・ソース・ドレイン構造１２１、１２２、１２３は、ワードライン１２０と交差してフラッシュメモリセルのアレイを形成している。
同じようにして、チャネルウェル１０４は、ワードライン１３０及びドレイン・ソース・ドレイン構造１３１、１３２、及び１３３からなるフラッシュメモリセルのアレイを含んでいる。
このアーキテクチャは、チャネルウェル１０３のようなチャネルウェルのサイズに等しいブロックサイズを有するアレイを消去することが望ましいシステムに適している。チャネルウェルは、選択されないセルの妨害を避けるために、また基体上のアレイの外側の周辺デバイス上の応力を減少させるために、個々にバイアスすることができる。
より小さいアレイサイズ、及び総合サイズが小さい集積回路にとっては、図３のアーキテクチャが適している。図３のアーキテクチャによれば、基体２００はｐ型のような第１の導電型を有している。絶縁ウェル２０１は、好ましくはｎ型である第２の導電型を有している。チャネルウェル２０２が絶縁ウェル２０１内に形成され、基体と同一の型の導電型を有している。浮遊ゲートメモリセルの複数のブロックがチャネルウェル２０２内に形成され、大きいアレイを発生させている。即ち、第１のブロックは、１組のドレイン・ソース・ドレイン構造２１０、２１１、２１２、及び１組のワードライン２１３を含んでいる。個々のフラッシュメモリセルは、ソース拡散とドレイン拡散との間で、アレイ内のワードラインの下に位置している。セルの第２のブロックは、ワードライン２２３を有するドレイン・ソース・ドレイン構造２２０、２２１、２２２からなる。第３の組のセルは、ワードライン２３３を有するドレイン・ソース・ドレイン構造２３０、２３１、２３２からなる。
図３のアーキテクチャによれば、消去プロセス中に選択されないワードラインは、他のブロックを消去しながらこれらのセルの妨害を防ぐために、チャネルウェルのレベルに近い正の高電圧に駆動される。また、選択されないワードラインは、選択されないブロックのプリプログラミングを禁止するために、プリプログラミング中にチャネルのレベルに、またはその近くに駆動される。
図４は、本発明の三重ウェルアーキテクチャを使用する浮遊ゲートメモリアレイを含む集積回路メモリデバイスの簡易図である。即ち、半導体基体４００は、絶縁ウェル４０１、浮遊ゲートメモリセルのアレイ４０３のための１組のチャネルウェル４０２−１、４０２−２、４０２−３、及び４０２−４を含んでいる。好ましい実施例の基体４００はｐ型である。絶縁ウェル４０１はｎ型である。チャネルウェル４０２−１乃至４０２−４はｐ型であり、浮遊ゲートメモリアレイ４０３内のセルのソース領域及びドレイン領域はｎ型である。
アレイのアーキテクチャは、デバイスが設計されている特定の用途に依存して図２のアーキテクチャ、または図３のアーキテクチャに従って実現することができる。図４においては、図２のアーキテクチャが、チャネルウェル４０２−１、４０２−２、４０２−３、及び４０２−４と共に示されている。
基体４００上の周辺回路は、アレイ４０３に結合されている。周辺回路は、プリプログラム及び消去の絶縁されたチャネルプロセス、並びにプログラミング及び読み出しプロセスを制御し、実行するためのロジックを含む制御状態マシン４１８を含んでいる。命令ロジック５００が、命令シーケンスを検出し、状態マシンによる動作を可能にするために、データ入力／出力ロジック４１０及びアドレス入力／出力ロジック４１４に結合されている。
ブロック選択フラグ５０１が含まれている。好ましくは、選択フラグは前記米国特許第5,914,664号に示されているもののように実現し、消去すべき１つまたはそれ以上のブロックを選択するロジックに支援を与える。データ入力／出力ロジック５１０が、Ｙデコーダ４１１に結合されている。Ｙデコーダ４１１は、アレイ４０３のビットライン４１９に結合され、読み出し及びプログラミングのためにアレイへのアクセスを提供する。
検査コンパレータ５０２がＹデコーダ４１１に結合されており、プリプログラミング中に検査の目的で、ビットライン上で感知された値とプリプログラムされた状態（例えば、16進数の00）とを比較するために使用される。また周辺回路はＸデコーダ４１２を含み、Ｘデコーダ４１２はアレイ４０３のためのワードライン及びブロック選択ドライバを含んでいる。Ｘデコーダ４１２は、浮遊ゲートメモリアレイ４０３内のセルの行及びブロックにアクセスするために、ワードライン４１３及び他の制御ラインに結合されている。アドレス入力／出力（Ｉ／Ｏ）ロジック４１４が、ライン４１５、ライン４１６、及びライン４１７を介してＸデコーダ４１２と、Ｙデコーダ４１１とに結合されている。またアドレスＩ／Ｏロジック４１４は状態マシン４１８に結合されている。
基体４００は、電圧供給回路４２０をも含んでいる。電圧供給回路は、ライン４２１を介して外部接地に、またライン４２２を通して外部供給電圧ＶＤＤに結合されている。外部供給電圧ＶＤＤは、好ましいシステムでは、約２Ｖまたはそれ以下から約５Ｖまでの範囲であることができる。電圧供給回路４２０は、三重ウェルアーキテクチャの上述したバイアス状態を達成するために、接地、ＶＤＤ、高い正、及び高い負を、アレイ４０３内の絶縁ウェル４０１、チャネルウェル４０２、ソース領域及びドレイン領域、及びワードライン４１３に供給する。
従って、電圧供給回路４２０は、メモリデバイスのプログラム、消去、プリプログラム、及び読み出し動作を駆動するためのバイアス電圧を生成するのに使用される分圧器、チャージポンプ、及び他の回路を含んでいる。例えば、図４に示すように、電圧供給回路４２０は、ワードライン４１３を通してアレイ内のセルの制御ゲート上のバイアスレベルを制御するために、ライン４２５を通してＸデコーダ４１２に結合されている。また電圧供給回路４２０は、ビットライン４１９を通してセルのソース端子及びドレイン端子上のバイアスを制御するために、ライン４２９を通してＹデコーダ４１１に結合されている。代替システムにおいては、ソース電位は、ビットラインには無関係の特別なソースバイアスラインを通して印加することができる。
電圧供給回路４２０は、ライン４２７を通して絶縁ウェル４０１に接続されている。電圧供給回路４２０は、各チャネルウェル毎に１つずつの供給ライン４２８（個々に制御可能である）を通して複数のチャネルウェル４０２−１乃至４０２−４に接続されている。状態マシン４１８は、選択されたチャネルウェル、絶縁ウェル、及び他の端子を適切にバイアスするために、供給回路を制御する。
図示のように、図２のアーキテクチャによればｐ型チャネルウェルが４つのユニット４０２−１乃至４０２−４内に実現されている。図３のアーキテクチャを含む代替システムでは、チャネルウェルのために単一のバイアスラインだけを必要とする。
図５Ａ−５Ｃに、チャネルＦ−Ｎトンネリングを使用するブロックレベルプリプログラミング、消去、及び検査を伴う、本発明による埋め込み型プリプログラミング及び消去動作のための詳細な流れ図を示す。アルゴリズムは、図５Ａにおいて、入力上の、例えば、20（16進数、以下（hex）という）とそれに続くDO（hex）のシーケンスからなる命令を待機するステップ６００、６０１、及び６０２からなるループから開始される。即ち、ループはリセットステップ６００を含み、それから20（hex）のための試験（ステップ６０１）へ進む。もし試験に失敗すれば、アルゴリズムはリセットステップ６００へループバックする。もし試験に成功すれば、アルゴリズムはステップ６０２においてDO（hex）を試験する。もしDO（hex）の試験に失敗すれば、アルゴリズムはリセットステップ６００へループバックする。もしステップ６０２において、20（hex）ワードとそれに続くDO（hex）ワードのシーケンスを検出すれば、アルゴリズムはステップ６０３へ進んでＬＯＡＤ信号を表明する。これにより、入力アドレスのデコードに応答して、32のフラグの１つがセットされる。この点で、ステップ６０４においてタイマが動作可能にされる。次に、アルゴリズムはＰＧＲＥＳ信号の表明を試験する。このＰＧＲＥＳ信号は、出力イネーブルの表明中にチップイネーブルが低になり、チップを別のアドレスにラッチし、別のフラグをセットすべきことを指示する。もしこの信号が高であれば、アドレスはステップ６０６へループしてＲＶタイマをリセットし、次いで入力アドレスに応答してフラグをセットする（ステップ６０７）。この点で、アドレスはステップ６０４へループバックしてＲＶタイマを動作可能にする。
ステップ６０５において、もしＰＧＲＥＳ信号が高でなければ、アドレスはＲＶタイマのタイムアウトを試験する（ステップ６０８）。好ましいシステムでは、これは約100マイクロ秒である。もしタイマがタイムアウトしていなければ、アルゴリズムはステップ６０５へループする。もしタイマがタイムアウトしていれば、ステップ６０９においてＰＧＬＯＥＮＤ信号が表明され、消去すべきブロックをラッチするためのセクタアドレスロードシーケンスの終わりを指示する。ステップ６０９の後に、アルゴリズムは図５Ｂへループする。
図５Ｂのアルゴリズムは、状態マシンが、アレイ内のブロック０のためのフラグを評価するための準備が整った位置にある時に開始される。このステップの後に、消去モードのためのプリプログラミング評価間隔を指示するようにパラメータＰＥＶＡＬがセットされる（ステップ６１１）。ＰＥＶＡＬがセットされた後に、ステップ６１２においてそのフラグを評価する。もしフラグが０に等しくなければ、対応するブロックが消去のために選択されているのであり、アルゴリズムはステップ６１３へ分岐してワードラインセットシーケンスが実行される。ワードラインセットシーケンスにおいては、選択されたブロック内の全てのワードラインがプリプログラムワードライン電位にセットされ、次いでアルゴリズムはブロック６１４へ分岐する。もしステップ６１２において、フラグが０にセットされていたのであれば、アルゴリズムはステップ６１４へ分岐する。
複数のブロックが単一のチャネルウェルを共用する代替アプローチでは、ステップ６１２において、もし特定のブロックのためのフラグがセットされてなく、そのブロックが選択されていないことを指示していれば、その選択されていないブロックのワードラインは、ステップ７００に示すようにプリプログラム禁止値にセットされる。ワードライン禁止値がセットされた後に、共用チャネルウェル代替に従って、アルゴリズムはブロック６１４におけるステップへ進む。ブロック６１４においては、セットされたフラグについてアレイ内の最後のブロックが試験されたか否かが決定される。もし否であれば、ステップ６１５においてブロックアドレスがインクリメントされ、アルゴリズムはステップ６１１へループバックする。
もし、ステップ６１４において、あるセットされたフラグについて最後のブロックが評価されたと決定され、消去するように選択された全てのブロックのワードラインがプリプログラム電位にプリセットされていれば、アルゴリズムはステップ６１６へ分岐し、プリプログラム・高電圧シーケンスが開始され、ＰＥＶＡＬ信号がリセットされる。
ブロック６１６の後に、選択されたブロックのチャネルウェルにＦ−Ｎトンネリングプリプログラム電位が印加される（ステップ６１７）。チャネルウェルに印加されるプリプログラミングパルスは、特定の実施から選択された、例えばマイクロ秒程度の持続時間を有している。パルスの持続時間及び大きさは、実行された再試行の回数に依存して、及び他の理由から制御することができる。好ましい実施例では、プリプログラムされた状態は高しきい値状態であるので、ワードラインに検査電位が印加されている時にはプリプログラムされたセルは導通しない。
チャネルウェルにプリプログラムを印加した後に、プリプログラム回復間隔に入る（ステップ６１８）。回復間隔の後に、プリプログラム検査ロジック信号が送られ、検査手順に使用されているアドレスカウンタがリセットされる（ステップ６１９）。アルゴリズムは、アレイ内の最初のブロックのためのフラグを試験することから開始される（ステップ６２０）。もしそのフラグが０に等しく、そのブロックが選択されていないことを指示していれば、アルゴリズムはステップ６２１へ分岐して最後のブロックが試験されたか否かを決定する。もし否であれば、ブロックアドレスがインクリメントされてＹアドレスがリセットされ（ステップ６２２）、アルゴリズムはステップ６２０へ戻る。
ステップ６２０において、もしそのフラグが対応するブロックのためにセットされていれば、ステップ６２３から始まるプリプログラム検査動作が実行される。ステップ６２３中に、選択されたブロック内のワードラインはプログラム検査電位を受け、Ｙアドレスによって指示されたバイトまたはワードが試験コンパレータにおいて試験され、プリプログラムされた状態が試験される。次のステップでは、試験コンパレータにおいて一致が見出されたか否かが決定される（ステップ６２４）。もしバイトの一致が見出されれば、Ｙアドレスカウンタが試験され、選択されたブロック内のバイトの最後の列が試験されたか否かが決定される。この実施例では、この試験は７ビットカウンタの出力Ｑ６を読むことによって実行される（ステップ６２５）。もしこの出力が高でなく、最後の列のセットが試験されていないことを指示すれば、アルゴリズムはステップ６２６へ分岐してＹアドレスがインクリメントされ、次いでステップ６２３へ進んで列の次のセットが検査される。７ビットのカウンタは、127バイト幅のブロックに対応する。一実施例では、1024列ブロックに対して、各バイトは８ビットである。代替システムでは、各バイトは16ビットであり、特定の設計の要望に合わせてブロック当たり異なる数の列を実現することができる。
ステップ６２４において、もし一致が見出されず、バイトの列が検査に合格しなかった少なくとも１つのビットを含んでいることを指示すれば、プリプログラム回復間隔に入り、プリプログラム検査制御信号がリセットされる（ステップ６３０）。プリプログラム回復間隔の後に、プリプログラム再試行カウンタが試験される（ステップ６３１）。もし再試行の最大数（この実施例では１ｆ（hex）より大きい）が実行されていれば、プリプログラム失敗状態が指示される（ステップ６３２）。もし再試行の最大数が実行されていなければ、プリプログラムカウンタがインクリメントされ（ステップ６３３）、アルゴリズムはステップ６１７へ戻り、選択されたブロックのプリプログラミングを再び試みる。
ステップ６２５において、もし最後の列が試験されていれば、アルゴリズムはステップ６２１へ分岐してアレイ内の最後のブロックが試験されたか否かを決定する。もし最後のブロックが試験されていなければ、アルゴリズムはステップ６２２へ、次いでステップ６２０へ分岐し、プリプログラム検査動作を完了する。ステップ６２１において、もし最後のブロックが検査されていれば、アルゴリズムはステップ６３５へ分岐してプリプログラム検査回復間隔に入り、プリプログラム及びプリプログラム検査制御信号がリセットされる。
ステップ６３５の後に、ワードラインリセット動作が遂行され、選択されたブロック及び選択されないブロックの両方のワードライン電圧が、適切にリセットされる（ステップ６３６）。次に、ステップ６３７において消去制御信号ＥＲＳが高にセットされ、アルゴリズムは消去動作を完了させるために、図５Ｃへループする。
プリプログラミングシーケンス内のＷＬＳＥＴ及びＷＬＲＥＳロジックの動作は、一時に多過ぎるワードラインのスイッチングが発生する（このようになるとパワークラッシュが発生しかねない）のを防ぐように、実行させることができる。これらの信号のタイミング及び動作は、本発明の特定の実施例の実現時に決定することができる。
図５Ｃに示す最初のステップは、上述したようにワードライン及びチャネルウェルに適切な消去電圧を印加することによって消去動作を準備することである。このプロセスは、図５Ｂに示したプリプログラミングのために行った準備に類似しており、繰り返して説明はしない。消去電圧の準備及び実行は、図５Ｃのステップ６５０によって表してある。選択されたブロックに消去電位を印加した後に、消去回復間隔に入る（ステップ６５１）。
ステップ６５１における回復の後に、ＥＲＳＶＦＹ信号が高になり、チップは消去検査動作に入る（ステップ６５２）。次に、遅延消去検査信号ＤＥＶが高になる（ステップ６５３）。この点で、消去比較ラッチが、アドレスされたセルからデータを受入れる（ステップ６５４）。その点の後に、アルゴリズムは、不一致、一致且つ信号Ｑ１３によって指示されるオーバフロー、またはＦＬＡＧ信号が低、を試験する（ステップ６５５）。もしこれらの条件の何れか１つが満たされず、バイトに一致が見出されなかったこと、またはブロックの終わりに到達していないこと、またはフラグが未だリセットされていることを指示すれば、アルゴリズムはステップ６５６へループして最下位ビット（ＬＳＢ）アドレスをインクリメントさせる。ステップ６５６の後に、アルゴリズムはステップ６５４へ戻って、次のバイトからのデータをラッチする。
ステップ６５５において、もしバイトが確認されなかったか、またはバイトは確認されたがアドレスカウンタがオーバフローしていたか、または被試験ブロックのフラグがリセットされていたかすれば、アルゴリズムはステップ６５７へループして一致且つオーバフロー状態を試験する。もし一致が見出されれば、そのブロックのためのフラグがリセットされる（ステップ６５８）。フラグをリセットした後に、アルゴリズムはステップ６５９へループバックし、最後のブロックが再試験されたか否かを試験する。同様に、もしステップ６５７において、ステップ６５７へ到達した理由が、一致且つＬＳＢカウンタのオーバフロー以外であったのであれば、アルゴリズムはステップ６５９へ進む。ステップ６５９において、もし最後のブロックが試験されていなければ、アルゴリズムはステップ６９０へループし、ブロックアドレスがインクリメントされ、ＬＳＢアドレスがリセットされる。ステップ６６０から、アルゴリズムはステップ６５４へループし、フラグがセットされている次のブロックの試験を開始する。
ステップ６５９において、もし最後のブロックが試験されていれば、アルゴリズムはステップ６６１へ進んでＥＲＳＶＦＹ及びＤＥＶ信号がリセットされ、回復タイマが始動する。回復タイマがタイムアウトした後に、「全フラグはリセット」を指示する信号が試験される（ステップ６６２）。信号を試験する際に、もし全てのフラグがリセットされていると決定されれば消去動作は完了し、制御回路はリセットされる（ステップ６６３）。もし全てのフラグがリセットされていなければ、再試行カウンタＰＥＣＮＴが試験され、例えば、1024（８ＦＦ（hex））のような選択された値を越えたか否かを決定する。もし選択された値をこえていればエラーが発生し、試みは失敗する（ステップ６６５）。ステップ６６４において、もし越えていなければ、それはステップ６６６においてインクリメントされ、アルゴリズムはステップ６５０へループして消去検査に合格しなかったブロックを再消去する。
以上のように、本発明は、参照として採り入れられている前記米国特許第5,414,664号に記載されているような、セクタ消去フラッシュメモリチップアーキテクチャのためのプリプログラミング動作を提供する。本発明によれば、プリプログラムプロセスにＦ−Ｎチャネルトンネリングが使用されている。Ｆ−Ｎチャネルトンネリングプリプログラムプロセスの場合、１つまたはそれ以上のブロック内の全ての選択されたセルが同時にプリプログラムされる。これは、従来のプロセスが実行していたバイト毎のホットエレクトロンプログラミング動作よりも遥かに速い動作を行う。Ｆ−Ｎトンネリングプリプログラム動作中、選択されたセルのゲートに正の高電圧を印加することができる。チャネルウェルに負の電圧が印加され、選択されたブロック内の全てのセルを通して並列トンネリングを誘起させる。ブロックがプリプログラムされている時に、選択されないブロックがプリプログラムされないように、同一チャネル内のセルのブロックにワードライン禁止電圧を印加することができる。代替として、セルの各ブロックは独立チャネルウェル内に実現することができ、この場合プリプログラミング禁止準備は必要ない。
プリプログラミングのための検査動作中、全ての選択されたワードラインが検査ワードライン電圧にセットされる。１つのブロック内の同一ビットラインのセルが同時に検査される。これはプリプログラム検査時間をかなり節約する。
本発明のＦ−Ｎトンネリングアプローチを自動消去モードに使用すると、フラッシュメモリデバイスの動作の速度を大幅に増加させることができる。例えば、本発明によるこの自動消去モードは、従来のデバイスに使用されている伝統的なホットエレクトロンプリプログラミングアプローチに比して20−50倍速くすることができる。
以上の本発明の好ましい実施例の説明は、例示のために行ったものである。この説明は、本発明を開示した精密な形状に限定する意図でなされたものではない。明らかに、当業者ならば多くの変更及び変化を実現することができよう。本発明の範囲は、請求の範囲によって限定されるものである。
【図１】
0003979673.tif 000007
【図２】
0003979673.tif 000008
【図３】
0003979673.tif 000009
【図４】
0003979673.tif 000010
【図５Ａ】
0003979673.tif 000011
【図５Ｂ】
0003979673.tif 000012
【図５Ｃ】
0003979673.tif 000013