(57)【特許請求の範囲】
【請求項１】
基準電圧と接地電圧間に複数の抵抗が直列連結されて成る抵抗列の各抵抗間の各ノードから出力される複数レベルの電圧を、外部からのＮビットの入力信号により夫々出力する電圧分配方式のＤ／Ａ変換器において、
前記Ｎビットの入力信号をＬビットとＭビットとに分離し、前記Ｌビットの入力信号をディコーディングして２Lビットの信号を出力するＬビットディコーダーと、前記Ｍビットの入力信号をディコーディングして２Mビットの信号を出力するＭビットディコーダーとを備えるディコード手段と、
２N個のスイッチが２L個ずつ２M個のグループに分配されて前記抵抗列の各ノードに夫々接続され、前記Ｍビットディコーダーの２Mビットの出力信号により、前記２M個のグループのうちのいずれか１つのグループの２L個のスイッチが同時にターンオンする第１スイッチング手段と、
２N個のスイッチが２L個ずつ２M個のグループに分配されて前記第１スイッチング手段の各スイッチと夫々接続され、前記Ｌビットディコーダーの２Lビットの出力信号により、前記第１スイッチング手段でターンオンされた２L個のスイッチのうちのいずれか１つのスイッチに接続するスイッチがターンオンする第２スイッチング手段と、
２M個のスイッチが前記第２スイッチング手段の２M個のグループに対応する２M個のノードと出力端子間に夫々接続され、前記Ｍビットディコーダーの２Mビットの出力信号により、前記第２スイッチング手段でターンオンされたスイッチからの電圧を出力するスイッチがターンオンする第３スイッチング手段と、
を備えて構成されたことを特徴とする電圧分配方式のＤ／Ａ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、抵抗列を用いたＤ／Ａ変換器に係るもので、詳しくは、スイッチの寄生容量（Parasitic Capacitance）による時定数（Time Constant）を減らして、アナログ出力電圧を高速に生成し得る電圧分配方式のＤ／Ａ変換器に関するものである。
【０００２】
【従来の技術】
従来、電圧分配方式のＤ／Ａ変換器は、図３に示したように、Ｎビットの入力信号をディコーディングして、２Nビットのディコーディング信号Ｄ0〜Ｄ2N-1を夫々出力するディコーダー１０と、基準電圧ＶＲＥＦと接地電圧ＶＳＳ間に２N＋１個の抵抗Ｒ1〜Ｒ2N+1が直列連結された抵抗列１１と、前記ディコーダー１０からのディコーディング信号Ｄ0〜Ｄ2N-1により、前記抵抗Ｒ1〜Ｒ2N+1間の各ノードＢ1〜Ｂ2Nにて分配された電圧を出力端子Ｖoutに夫々出力する複数のスイッチＳＷ1〜ＳＷ2N、複数の抵抗Ｒｏｎ1〜Ｒｏｎ2N、及び複数のコンデンサＣｐ1〜Ｃｐ2Nを有するスイッチング部１２と、を備えて構成されていた。
【０００３】
以下、このように構成された従来の電圧分配方式のＤ／Ａ変換器の動作を説明する。
先ず、基準電圧ＶREFが各抵抗Ｒ1〜Ｒ2N+1により分配されて、抵抗列１１の各ノードＢ1〜Ｂ2Nは、分配された電圧値を維持する。
【０００４】
ディコーダー１０は、Ｎビットの入力信号が印加されると、該Ｎビットの入力信号をディコーディングして、２Nビットのディコーディング信号Ｄ0〜Ｄ2N-1を夫々出力する。
【０００５】
スイッチング部１２の各スイッチＳＷ1〜ＳＷ2Nは、前記ディコーダー１０から出力するディコーディング信号Ｄ0〜Ｄ2N-1によりターンオン／ターンオフされる。従って、前記抵抗列１１の各ノードＢ1〜Ｂ2Nの電圧値が、ターンオンされたスイッチＳＷ1〜ＳＷ2Nを経て出力端子Ｖoutに出力されることにより、各抵抗Ｒ1〜Ｒ2N+1に応じて１〜２Nの異なる電圧レベルのアナログ電圧が生成される。
【０００６】
このような従来の電圧分配方式のＤ／Ａ変換器において、ディジタル入力の変化率が２であるときにアナログ出力の変化率が１である状態、即ち、ディジタル入力に応じたアナログ出力の微分線形性（differential linearity）が１／２ＬＳＢとなるまで安定化されるのにかかる時間を示す整定時間（Settling Time）Ｔｃは、入力信号のビット数Ｎ、前記ディコーダー１０の遅延時間Ｔｄ及びＲＣ回路の時定数Ｔにより決定され、式（１）のように示される。
Ｔｃ＝Ｔｄ＋（Ｎ＋１）・Ｔ・ｌｎ２  ・・・（１）
図４は、式（１）からＲＣ回路の時定数Ｔを求めるための図１の等価回路を示した図である。図中、Ｖｅｑ及びＲｅｑは、抵抗列１１の等価電圧及び等価抵抗を示し、Ｃｅｑは、抵抗列１１及びスイッチＳＷ1〜ＳＷ2Nの等価寄生容量を示し、Ｒｏｎ及びＣｐは、スイッチＳＷ１〜ＳＷ２Nの各ターンオン抵抗及び寄生容量を示す。
【０００７】
図４の等価回路からＲＣ回路の時定数Ｔを近似的に求めると、式（２）に示したようになる。
Ｔ＝２N・Ｃｐ（Ｒｏｎ＋Ｒｅｑ）＋Ｃｅｑ・Ｒｅｑ  ・・・（２）
式（２）を式（１）に代入して纏めると、整定時間Ｔｃは、式（３）のように示される。
Ｔｃ＝Td＋(N+1)・ln２・〔２N・Cp(Ron＋Req)＋Ceq・Req〕  ・・・（３）
この場合、ビット数Ｎが６以上であると（Ｎ≧６）、出力端子Ｖoutの寄生容量Ｃｐが増加して、整定時間Ｔｃも増加される。
【０００８】
即ち、式（３）において、ビット数Ｎが６以上に増加されると、以下の式（３）’になる。
Ｔｃ≒２N・Ｃｐ（Ｒｏｎ＋Ｒｅｑ）（Ｎ＋１）・ｌｎ２  ・・・（３）’
このとき、抵抗列１１の等価抵抗ＲｅｑがスイッチＳＷ1〜ＳＷ2Nのターンオン抵抗Ｒｏｎよりも充分に小さいと仮定すると、整定時間Ｔｃは近似的に式（４）のように示される。
Ｔｃ≒２N・Ｃｐ・Ｒｏｎ（Ｎ＋１）・ｌｎ２  ・・・（４）
【０００９】
【発明が解決しようとする課題】
然るに、このような従来の電圧分配方式のＤ／Ａ変換器においては、整定時間Ｔｃが２N（Ｎ＋１）に比例して増加するため、アナログ出力電圧の出力速度が低下するという不都合な点があった。
【００１０】
そこで、本発明は、このような従来の課題に鑑みてなされたもので、スイッチの寄生容量による時定数を減らして、アナログ出力電圧を高速に生成し得る電圧分配方式のＤ／Ａ変換器を提供しようとするものである。
【００１１】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に係る電圧分配方式のＤ／Ａ変換器は、基準電圧と接地電圧間に複数の抵抗が直列連結されて成る抵抗列の各抵抗間の各ノードから出力される複数レベルの電圧を、外部からのＮビットの入力信号により夫々出力する電圧分配方式のＤ／Ａ変換器において、前記Ｎビットの入力信号をＬビットとＭビットとに分離し、前記Ｌビットの入力信号をディコーディングして２Lビットの信号を出力するＬビットディコーダーと、前記Ｍビットの入力信号をディコーディングして２Mビットの信号を出力するＭビットディコーダーとを備えるディコード手段と、２N個のスイッチが２L個ずつ２M個のグループに分配されて前記抵抗列の各ノードに夫々接続され、前記Ｍビットディコーダーの２Mビットの出力信号により、前記２M個のグループのうちのいずれか１つのグループの２L個のスイッチが同時にターンオンする第１スイッチング手段と、２N個のスイッチが２L個ずつ２M個のグループに分配されて前記第１スイッチング手段の各スイッチと夫々接続され、前記Ｌビットディコーダーの２Lビットの出力信号により、前記第１スイッチング手段でターンオンされた２L個のスイッチのうちのいずれか１つのスイッチに接続するスイッチがターンオンする第２スイッチング手段と、２M個のスイッチが前記第２スイッチング手段の２M個のグループに対応する２M個のノードと出力端子間に夫々接続され、前記Ｍビットディコーダーの２Mビットの出力信号により、前記第２スイッチング手段でターンオンされたスイッチからの電圧を出力するスイッチがターンオンする第３スイッチング手段と、を備えて構成されている。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
本実施形態に係る電圧分配方式のＤ／Ａ変換器は、図１に示したように、基準電圧ＶREFと接地電圧ＶSS間に２N＋１個の抵抗Ｒ1〜Ｒ2N+1が直列連結されて成る抵抗列２１により基準電圧ＶREFを分配し、該各抵抗Ｒ1〜Ｒ2N+1間の各ノードＢ1〜Ｂ2Nから出力される複数レベルの電圧を、外部からのＮビットの入力信号により夫々出力するものであり、Ｎビットの入力信号をＬビットとＭビットとに分離し、前記Ｌビットの入力信号をディコーディングして２Lビットの信号を出力するＬビットディコーダー２０−１及び前記Ｍビットの入力信号をディコーディングして２Mビットの信号を出力するＭビットディコーダー２０−２を備えるディコード手段としてのディコーダー部２０と、２N個のスイッチＳＷ１1〜ＳＷ１2Nが２L個ずつ２M個のグループに分配されて前記抵抗列２１の各ノードＢ1〜Ｂ2Nに夫々接続され、Ｍビットディコーダー２０−２からの２Mビットのディコーディング信号Ｄ0〜Ｄ2M-1により、前記２M個のグループのうちのいずれか１つのグループの２L個のスイッチが同時にターンオンする第１スイッチング手段としての第１スイッチング部２２と、２N個のスイッチＳＷ２1〜ＳＷ２2Nが２L個ずつ２M個のグループに分配されて第１スイッチング部２２の各スイッチＳＷ１1〜ＳＷ１2Nと２M個のノードＥ1〜Ｅ2M間に夫々接続され、Ｌビットディコーダー２０−１の２Lビットのディコーディング信号Ｄ0〜Ｄ2L-1により、第１スイッチング部２２でターンオンされた２L個のスイッチＳＷ１のうちのいずれか１つのスイッチＳＷ１に接続するスイッチＳＷ２がターンオンする第２スイッチング手段としての第２スイッチング部２３と、２M個のスイッチＳＷ３1〜ＳＷ３2Mが、第２スイッチング部２３の２M個のグループに対応する２M個のノードＥ1〜Ｅ2Mと出力端子Ｖout間に夫々接続され、Ｍビットディコーダー２０−２のコーディング信号Ｄ0〜Ｄ2M-1により、第２スイッチング部２３でターンオンされたスイッチＳＷ２からの電圧を出力するスイッチＳＷ３がターンオンする第３スイッチング手段としての第３スイッチング部２４と、を備えて構成されている。
【００１３】
以下、このように構成された電圧分配方式のＤ／Ａ変換器の動作を、図面を用いて説明する。
先ず、ディコーディング部２０のＬビットディコーダー２０−１及びＭビットディコーダー２０−２は、Ｎビットの入力信号をＬビットとＭビットとに分離して、ディコーディング信号Ｄ0〜Ｄ2L-1，Ｄ0〜Ｄ2M-1を夫々出力する。
【００１４】
抵抗列２１の各ノードＢ1〜Ｂ2Nでは、複数の抵抗Ｒ1〜Ｒ2N+1により分配された電圧が維持される。
第１スイッチング部２２のスイッチＳＷ１1〜ＳＷ１2Nでは、Ｍビットディコーダー２０−２から出力するディコーディング信号Ｄ0〜Ｄ2M-1により、２M個のグループ中、何れか１つのグループに包含された２L個のスイッチＳＷ１のみがターンオンされ、その他のグループのスイッチＳＷ１はオフされる。その結果、ターンオンされた２L個のスイッチＳＷ１以外のスイッチＳＷ１による経路を遮断させて、それらのスイッチＳＷ１の寄生容量による時定数を除去することができる。
【００１５】
第２スイッチング部２３のスイッチＳＷ２1〜ＳＷ２2Nでは、Ｌビットディコーダー２０−１から出力するディコーディング信号Ｄ0〜Ｄ2L-1により、第１スイッチング部２２で選択されたグループに対応するグループ内の２L個のスイッチＳＷ２のうちの何れか１つのスイッチＳＷ２のみがターンオンされて、前記第１スイッチング部２２から出力する２L個の電圧レベル中、何れか１つの電圧レベルが選択される。
【００１６】
第３スイッチング部２４の２M個のスイッチＳＷ３1〜ＳＷ３2Mでは、Ｍビットディコーダー２０−２から出力するディコーディング信号Ｄ0〜Ｄ2M-1により、第２スイッチング部２３で選択されたスイッチＳＷ２を含むグループに対応する１つのスイッチＳＷ３のみターンオンする。
【００１７】
その結果、前記抵抗列２１及び第１，第２スイッチング部２２，２３を経て入力した１つの電圧レベルが、Ｍビットディコーダー２０−２により選択され、出力端子Ｖoutを経て出力される。
【００１８】
ここで、Ｌビットディコーダー２０−１及びＭビットディコーダー２０−２からの各出力信号と、第１スイッチング部２２〜第３スイッチング部２４が備えるスイッチＳＷ１，ＳＷ２，ＳＷ３の構成との関係について説明する。
【００１９】
例えば、Ｎ＝４、Ｌ＝２，Ｍ＝２とする場合には、Ｎビットの入力信号のデコーディング信号は２4＝１６ビットであり、抵抗列２１は２4＋１＝１７個の抵抗Ｒ1〜Ｒ17を備え、第１スイッチング部２２及び第２スイッチング部２３は１６個のスイッチＳＷ１1〜ＳＷ１16及びＳＷ１1〜ＳＷ１16が４個ずつ４つのグループにそれぞれ分配されて配置され、第３スイッチング部２４は４個のスイッチＳＷ３1〜ＳＷ３4が配置されて成る。
【００２０】
例えば、第１２番目のディコーディング信号に対応する電圧を出力させる場合には、まず、Ｍビットディコーダー２０−２から、最下位から３ビット目のディコーディング信号Ｄ2が出力される。第１スイッチング部２２では、入力された３ビット目のディコーディング信号Ｄ2により、第３グループのスイッチＳＷ１9〜ＳＷ１12がターンオンされる。次に、Ｌビットディコーダー２０−１からは、最上位から４ビット目のディコーディング信号Ｄ3が出力される。第２スイッチング部２３では、入力された最上位のディコーディング信号Ｄ3により、第１スイッチング部２２でターンオンされたスイッチＳＷ１9〜ＳＷ１12に対応して接続する第３グループのスイッチＳＷ２9〜ＳＷ２12のうちの最上位のスイッチＳＷ２12がターンオンする。さらに、第３スイッチング部２４には、第１スイッチング部２２と同様に、Ｍビットディコーダー２０−２からの３ビット目のディコーディング信号Ｄ２が入力され、第２スイッチング部２３の第３グループに対応するスイッチＳＷ３3がターンオンされる。これにより、第１２番目のディコーディング信号に対応する電圧が出力端子Ｖoutから出力される。
【００２１】
ここで、例えば、Ｎ＝８、Ｌ＝５、Ｍ＝３であると仮定すると、Ｌビットディコーダー２０−１は、５ビットの入力信号に対し２５個のディコーディング信号を出力し、Ｍビットディコーダー２０−２は、３ビットの入力信号に対し２３個のディコーディング信号を出力する。
【００２２】
第１，第２スイッチング部２２，２３の各２8個のスイッチＳＷ１1〜ＳＷ１256，ＳＷ２1〜ＳＷ２256は、２5個ずつ分配されて２3個のグループを形成する。第１スイッチング部２２では、Ｍビットディコーダー２０−２から出力するディコーディング信号により、２3（＝８）個のグループ中の何れか１つのグループ、例えば、第３グループに属する２５個のスイッチＳＷ１65〜ＳＷ１96のみがターンオンされる。そして、第２スイッチング部２３では、Ｌビットディコーダー２０−１から出力するディコーディング信号により、第３グループに属する２5（＝３２）個のスイッチＳＷ２65〜ＳＷ２96中の何れか１つのスイッチ、例えば、２５番目のスイッチＳＷ２89のみがターンオンされる。
【００２３】
第３スイッチング部２４では、Ｍビットディコーダー２０−２から出力するディコーディング信号により、２3個のスイッチＳＷ３1〜ＳＷ３8中、第１スイッチング部２２で選択された第３グループに対応するスイッチ、即ち、第３スイッチＳＷ３3のみがターンオンされる。これにより、第１スイッチング部２２から出力された２5個の電圧レベル中、ディコーダー２０からの出力に応じた１つの電圧が、出力端子Ｖoutを経て出力される。
【００２４】
このように、本発明では、第１スイッチング部２２の複数のスイッチＳＷ１1〜ＳＷ１2Nは、Ｍビットディコーダーのコーディング信号により２L個ずつターンオンさせ、第２スイッチング部２３のスイッチＳＷ２1〜ＳＷ２2Nは、Ｌビットディコーダーのコーディング信号により２L個中の何れか１つのスイッチのみをターンオンさせ、第３スイッチング部２４のスイッチＳＷ３1〜ＳＷ３2Mは、Ｍビットディコーダーのコーディング信号により何れか１つのスイッチのみをターンオンさせて、１〜２Nの異なる電圧レベルのアナログ電圧を生成することができる。
【００２５】
図２は、ＲＣ回路の時定数Ｔを求めるための図１の等価回路を示した図である。
図中、Ｖｅｑは、抵抗列２１により分配された等価電圧、Ｒｅｑは、前記抵抗列２１の等価抵抗、Ｒｏｎは、スイッチング部２２，２３，２４のスイッチのターンオン抵抗、Ｃｅｑは、前記抵抗列２１及びスイッチの等価寄生容量、Ｃｐは、スイッチング部２２，２３，２４のスイッチの寄生容量を夫々示す。
【００２６】
即ち、図２の等価回路から時定数Ｔを近似的に求めると、式（５）に示したようになる。
Ｔ＝Ｃｅｑ・Ｒｅｑ＋２Ｃｐ(Ｒｏｎ＋Ｒｅｑ)
＋(２L＋１)Ｃｐ(２Ｒｏｎ＋Ｒｅｑ)
＋２MＣｐ(３Ｒｏｎ＋Ｒｅｑ)       ・・・（５）
また、式（５）を式（１）に代入して纏めると、整定時間Ｔｃは式（６）に示したようになる。
Ｔｃ＝Td＋(N＋１)・ln２・
〔Ceq・Req＋2Cp(Ron＋Req)＋(2L＋1)Cp(2Ron＋Req)＋2MCp(3Ron＋Req)〕・・・（６）
式（６）において、入力信号のビット数Ｎが充分に大きいと、以下の式（６）’になる。
Ｔｃ≒ (N＋１)・ln２・
〔2Cp(Ron＋Req)＋(2L＋1)Cp(2Ron＋Req)＋2MCp(3Ron＋Req)〕・・・（６）’
このとき、前記抵抗列２１の等価抵抗Ｒｅｑが各スイッチのターンオン抵抗Ｒｏｎよりも充分に小さいと仮定すると、
Ｔｃ≒(４＋２L+1＋３・２M）Ｃｐ・Ｒｏｎ(Ｎ＋１)・ｌｎ２  ・・・（７）
これにより、従来よりも、２N−（４＋２L+1＋３・２M）個のスイッチの寄生容量を減らすことができる。
【００２７】
従って、従来の電圧分配方式のＤ／Ａ変換器による式（４）の整定時間Ｔｃと、本実施形態の電圧分配方式のＤ／Ａ変換器による式（７）の整定時間Ｔｃとを比較すると、Ｎ≧６，Ｍ≦Ｌのとき、本実施形態に係る電圧分配方式のＤ／Ａ変換器による整定時間Ｔｃのほうが、従来の電圧分配方式のＤ／Ａ変換器による整定時間Ｔｃよりも減少することが明らかになる。
【００２８】
例えば、Ｎ＝１０，Ｌ＝Ｍ＝５の場合、従来の整定時間Ｔｃは、（Ｎ＋１）・Ｃｐ・Ｒｏｎ・ｌｎ２に標準化するとき、２N＝１０２４となり、本実施形態の整定時間Ｔｃは、４＋２L+1＋３・２M＝４＋２5+1＋３・２5＝１６４となる。
【００２９】
この結果、従来の整定時間Ｔｃと本実施形態の整定時間Ｔｃとの比が１０２４：１６４となり、本実施形態の整定時間Ｔｃのほうが約６倍速いことが明らかになる。
【００３０】
即ち、本発明は、抵抗列を用いた電圧分配方式のＤ／Ａ変換器のスイッチの寄生容量による時定数を減らして、ディジタル信号の入力に対して、アナログ出力電圧を高速に生成することができる。
尚、本発明は、上述の実施形態に限定されるものでなく、特許請求の範囲を外れない限り、多様な形態に変更して使用することができる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、抵抗列の各抵抗間に２N個のスイッチが２L個ずつ２M個のグループで接続された第１スイッチング部と、該第１スイッチング部とノード間に２N個のスイッチが２L個ずつ２M個のグループで接続された第２スイッチング部と、ノードと出力端子間に２M個のスイッチが接続された第３スイッチング部とを備えて、前記第１スイッチング部の２L個のスイッチは同時にターンオンさせ、前記第２スイッチング部の２L個のスイッチ及び第３スイッチング部の２M個のスイッチは、夫々何れか１つのスイッチのみをターンオンさせるようになっているため、スイッチによる寄生容量を減らし、迅速化し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る電圧分配方式のＤ／Ａ変換器の一実施形態の回路図である。
【図２】図１のＲＣ等価回路図である。
【図３】従来の電圧分配方式のＤ／Ａ変換器の回路図である。
【図４】図３のＲＣ等価回路図である。
【符号の説明】
２０    ディコーダー部
２０−１    Ｌビットディコーダー
２０−２    Ｍビットディコーダー
２１    抵抗列
２２    第１スイッチング部
２３    第２スイッチング部
２４    第３スイッチング部
ＳＷ１1〜ＳＷ１2N，ＳＷ２1〜ＳＷ２2N，ＳＷ３1〜ＳＷ３2M   スイッチ
【図１】
0003955405.tif 000002
【図２】
0003955405.tif 000003
【図３】
0003955405.tif 000004
【図４】
0003955405.tif 000005