(57)【特許請求の範囲】
【請求項１】
高周波信号をゲート電極に入力する第１のトランジスタと、当該高周波信号をドレイン電極から出力する第２のトランジスタと、上記第１のトランジスタのドレイン電極と上記第２のトランジスタのソース電極との間に接続され、上記電極間の高周波的なアイソレーションを大きくするためのインダクタ素子又は抵抗素子と、上記第２のトランジスタのソース電極での高周波的なインピーダンスを低くする容量素子と、を含み、上記第１及び第２のトランジスタが電源からの電流を直列に共有する構成とし、
上記第１及び第２のトランジスタで得られる利得を変化させる可変抵抗素子として、第３のトランジスタ及びこの第３のトランジスタのドレイン・ソース電極間に配置した抵抗素子を、上記第１と第２のトランジスタ間の上記インダクタ素子又は抵抗素子に対し直列に接続したことを特徴とする高周波利得可変増幅回路。
【請求項２】
上記第１のトランジスタのドレイン電極と上記第２のトランジスタのゲート電極の間に接続され、信号減衰器として動作する第４のトランジスタを設け、上記第１及び第２のトランジスタから得られる利得を可変する上記第３のトランジスタのゲート電極に印加される利得可変制御電圧を、上記第４のトランジスタのゲート電極にも接続し、
上記第４のトランジスタのドレイン電極と上記電源の間、この第４のトランジスタのドレイン電極と接地電位の間、上記第４のトランジスタのソース電極と上記電源又は接地電位の間に、上記第３のトランジスタによる利得可変特性を加味した上記第４のトランジスタによる信号減衰特性の利得可変制御電圧に対する総合利得可変特性の傾斜の直線性を補正するためのバイアス抵抗素子を接続したことを特徴とする上記請求項１記載の高周波利得可変増幅回路。
【請求項３】
上記第４のトランジスタのソース電極側に配置した上記バイアス抵抗素子は、上記第２のトランジスタのゲート電極のバイアス抵抗も兼ねるように構成したことを特徴とする上記請求項１又は２記載の高周波利得可変増幅回路。
【請求項４】
上記第１のトランジスタ及び第２のトランジスタのそれぞれのドレイン・ゲート電極間に直列に抵抗素子及び容量素子を接続し、上記第１のトランジスタ及び第２のトランジスタを広帯域増幅器として構成し、
上記入力端子と上記第１のトランジスタのゲート電極の間に、この入力端子から見て特定の周波数における入力反射特性を補正するためのインダクタ素子を接続したことを特徴とする上記請求項１乃至３記載の高周波利得可変増幅回路。
【請求項５】
上記構成の利得可変増幅回路を集積回路として形成したことを特徴とする上記請求項１乃至４記載の高周波利得可変増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高周波利得可変増幅回路、特に超短波から準マイクロ波等の信号を対象とした利得可変機能を持つ増幅回路の構成に関する。
【０００２】
【従来の技術】
従来から、超短波から準マイクロ波等の信号を扱う通信装置等において、高周波信号の利得を可変制御する増幅回路が用いられており、この種の増幅回路としては、例えば図８に示されるものがある。
図８において、高周波信号を印加する入力端子Ｔ1には、デュアルゲート構造の第１の電界効果トランジスタ（以下ＦＥＴとする）１が入力整合回路６を介して接続され、増幅処理を施した高周波信号を出力する出力端子Ｔ2には、利得可変時に上記第１のＦＥＴ１の出力反射特性の劣化を後段に影響させないようにするために、第２のＦＥＴ２が入力整合回路７を介して接続される。
【０００３】
上記第１のＦＥＴ１にはその動作を確保するために、図示の位置に抵抗素子（以下抵抗とする）９，１０及び容量素子（以下容量とする）１１、他方のＦＥＴ２には抵抗１２，１３及び容量１４が配置されており、この容量１１，１４は各ＦＥＴ１，２のソース電極（以下ソースとする）を高周波的に接地する役目をする。また、第１のＦＥＴ１ドレイン（以下ドレインとする）と第２のＦＥＴ２のゲート電極（以下ゲートとする）との間には、ＤＣカットとインピーダンス整合のために、容量１５が接続される。
【０００４】
そして、上記のデュアル構造の第１のＦＥＴ１の第２ゲートに、抵抗１６を介して利得制御電圧を与えるための端子Ｔ3 が配置され、この利得制御電圧に基づいて第２のＦＥＴ２から出力される信号の利得が制御される。また、これら第１のＦＥＴ１及び第２のＦＥＴ２のドレインと電源端子Ｔ4との間に、インダクタ１８及び１９が配置され、これらのインダクタ１８，１９により、各ＦＥＴ１と２のドレイン間の高周波的なアイソレーションが高くなる。なお、上記電源端子Ｔ4は容量２０を介して高周波的に接地される。
【０００５】
このような構成の利得可変増幅回路によれば、第２のＦＥＴ２により第１のＦＥＴ１の出力反射特性の劣化を後段に影響させない形で、所定の利得範囲での安定な動作を実現することができる。即ち、上記第２のＦＥＴ２を使用しない場合は、上記第１のＦＥＴ１の第２ゲート電極に利得制御電圧を印加して利得を変化させると、第１のＦＥＴ１の出力反射特性の変化が大きいため、第１のＦＥＴ１の後段に接続するフィルタや増幅器に影響を与え、通信装置系等の特性の悪化や不安定な動作を招くことになる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記図８のような従来の回路では、付加した上記第２のＦＥＴ２を動作させるための新たな電流が必要になり、低消費電流動作を実現できないという問題があった。
【０００７】
また、上記第２のＦＥＴ２を配置した場合でも、増幅利得を変化させる場合に出力反射特性の劣化を十分に抑えることができず、しかも広帯域で動作させると、特定の周波数で入力反射特性の劣化が生じるという不具合もある。
更には、上記利得の可変幅を広くする回路構成にすると、総合利得可変特性の傾斜の直線性等を考慮した安定な動作が確保し難くなるという問題もある。
【０００８】
本発明は上記間題点に鑑みてなされたものであり、その目的は、低消費電流で動作させることができ、利得を変化させても入出力反射特性の劣化が小さくなり、かつ可変利得幅を広くする場合でも安定した動作が確保できる高周波利得可変増幅回路構造を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、高周波信号をゲート電極に入力する第１のトランジスタと、当該高周波信号をドレイン電極から出力する第２のトランジスタと、上記第１のトランジスタのドレイン電極と上記第２のトランジスタのソース電極との間に接続され、上記電極間の高周波的なアイソレーションを大きくするためのインダクタ素子又は抵抗素子と、上記第２のトランジスタのソース電極での高周波的なインピーダンスを低くする容量素子と、を含み、上記第１及び第２のトランジスタが電源からの電流を直列に共有する構成とした高周波利得可変増幅回路であって、上記第１及び第２のトランジスタで得られる利得を変化させる可変抵抗素子として、第３のトランジスタ及びこの第３のトランジスタのドレイン・ソース電極間に配置した抵抗素子を、上記第１と第２のトランジスタ間の上記インダクタ素子又は抵抗素子に対し直列に接続したことを特徴とする。
請求項２記載の発明は、上記第１のトランジスタのドレイン電極と上記第２のトランジスタのゲート電極の間に接続され、信号減衰器として動作する第４のトランジスタを設け、上記第１及び第２のトランジスタから得られる利得を可変する上記第３のトランジスタのゲート電極に印加される利得可変制御電圧を、上記第４のトランジスタのゲート電極にも接続し、上記第４のトランジスタのドレイン電極と上記電源の間、この第４のトランジスタのドレイン電極と接地電位の間、上記第４のトランジスタのソース電極と上記電源又は接地電位の間に、上記第３のトランジスタによる利得可変特性を加味した上記第４のトランジスタによる信号減衰特性の利得可変制御電圧に対する総合利得可変特性の傾斜の直線性を補正するためのバイアス抵抗素子を接続したことを特徴とする。
【００１０】
請求項３記載の発明は、上記第４のトランジスタのソース電極側に配置した上記バイアス抵抗素子を、上記第２のトランジスタのゲート電極のバイアス抵抗も兼ねるように構成したことを特徴とする。
請求項４記載の発明は、上記第１のトランジスタ及び第２のトランジスタのそれぞれのドレイン・ゲート電極間に直列に抵抗素子及び容量素子を接続し、上記第１のトランジスタ及び第２のトランジスタを広帯域増幅器として構成し、上記入力端子と上記第１のトランジスタのゲート電極の間に、この入力端子から見て特定の周波数における入力反射特性を補正するためのインダクタ素子を接続したことを特徴とする。
請求項５記載の発明は、上記構成の利得可変増幅回路を集積回路として形成したことを特徴とする。
【００１１】
上記請求項１の構成によれば、第１及び第２のトランジスタが従来のように電源電流を並列ではなく直列に共有することになるので、低電流で動作させることができる。また、可変抵抗機能を持つ第３のトランジスタ及び抵抗素子により、利得可変制御が実行され、かつ容量素子により第２のトランジスタのソースが高周波的に接地されるので、利得可変時の出力反射性の劣化を良好に抑制することができる。
【００１２】
上記請求項２の構成によれば、第４のトランジスタを信号減衰器として機能させることにより、利得可変幅を大きくすることができ、バイアス抵抗素子の値を適宜選択することにより総合利得可変特性の傾斜の直線性を改善することができる。
上記請求項３の構成によれば、第４のトランジスタのソース電極側のバイアス抵抗素子と第２のトランジスタのゲート電極のバイアス抵抗素子を共用したので、抵抗素子の数が減ると共に、これらトランジスタ間に配置していたＤＣカットの容量素子も不要となる。
【００１３】
上記請求項４の構成によれば、広帯域利得可変増幅回路となるが、この場合の特定周波数の入力反射特性の補正が行われるので、広帯域で利得可変させる動作において入力反射特性の劣化を小さく維持することができる。
上記請求項５の構成によれば、集積回路化しない場合に比べて端子数を減らすことができる。
【００１４】
【発明の実施の形態】
図１には、実施形態の第１例に係る高周波利得可変増幅回路の構成が示されており、図１において、高周波信号の入力端子Ｔ1と当該高周波信号の出力端子Ｔ2との間に、デュアル構造の第１のＦＥＴ１、出力反射特性を改善するための第２のＦＥＴ２、可変抵抗機能（詳細は後述）を担う第３のＦＥＴ３が配置されるが、これらのＦＥＴ１〜３は電源に対して直列に配置される。即ち、電源端子Ｔ4とグランド（ＧＮＤ）との間に、図示されるように第２のＦＥＴ２のドレイン電極（以下ドレインとする）→そのソース電極（以下ソースとする）→第３のＦＥＴ３のドレイン→そのソース→第１のＦＥＴ１のドレイン（容量３８でＤＣカットされる）→そのソースの順に接続される。これにより、これらのＦＥＴ１〜３は電源電流を直列に共有することになる。
【００１５】
上記第１のＦＥＴ１は、自己バイアス方式の増幅器であり、そのソースは抵抗１０により自己バイアスされ、ゲート電極（以下ゲートとする）は抵抗９により接地電位にバイアスされる。この第１のＦＥＴ１のソースは、容量１１によって高周波的なインピーダンスが下げられており、このソースと接地電位との間のインピーダンスが高周波的に影響を与えないようになっている。そして、このＦＥＴ１の第２ゲートはそのソースへ短絡させる。また、この第１のＦＥＴ１のドレイン・ゲート電極間に直列に、抵抗２２及び容量２３が接続され、これによって負帰還を構成して当該ＦＥＴ１を広帯域増幅器として動作させている。
【００１６】
上記第２のＦＥＴ２は、固定バイアス方式の増幅器であり、そのゲートは抵抗２４と抵抗２５で電源電圧を分割した電圧にバイアスされ、この第２のＦＥＴ２においても、そのドレイン・ゲート電極間に直列に配置した抵抗２６及び容量２７によって負帰還を構成し、広帯域増幅器として動作させる。
【００１７】
そして、この第２のＦＥＴ２のソースと上記第１のＦＥＴ１のドレインとの間に、この両者間の高周波的なアイソレーションを高くするためのインダクタ１８（このインダクタの代りに抵抗を配置する場合もある）が配置されるが、このインダクタ１８と第２のＦＥＴ２のソースとの間に、利得可変時の可変抵抗機能を果たすため、上記第３のＦＥＴ３と抵抗２９（これは第３のＦＥＴ３のドレイン・ソース電極間に配置）を並列に接続する。この第３のＦＥＴ３のゲートに、抵抗３０を介して利得可変制御電圧端子Ｔ3が配置される。この可変抵抗機能によれば、ここで発生する電圧降下を利用し、上記第１のＦＥＴ１のドレインにかかる電圧を変えることによって、上記第１のＦＥＴ１の利得を変化させることができる。
【００１８】
また、この第２のＦＥＴ２のソース電極は容量３２で高周波的にGNDへ接地しており、このソース電極での直流電圧が利得可変時に変化しなければ増幅器の特性は大きく変らないため、利得可変時の当該第２のＦＥＴ２の出力反射特性の劣化は小さくなる。
【００１９】
更に、上記の第１のＦＥＴ１と第２のＦＥＴ２の間に、第４のＦＥＴ４を接続し、これをＦＥＴ１，２から構成される広帯域増幅器の段間における高周波減衰器として動作させている。即ち、この第４のＦＥＴ４のドレインのバイアス電圧として、抵抗３３と抵抗３４で電源電圧を分圧した電圧を設定し、この第４のＦＥＴ４のソースのバイアス電圧は、抵抗３５で電源電圧にプルアップされる。そして、この第４のＦＥＴ４のゲートは抵抗３６を介して上述した制御電圧端子Ｔ3に接続される。
【００２０】
この高周波減衰器としての第４のＦＥＴ４は、減衰特性が最小のとき、当該ＦＥＴ４のドレイン・ソース間が導通状態となり、このとき、上記第４のＦＥＴ４のドレインとソースには、上記抵抗３３と抵抗３５の並列合成抵抗と上記抵抗３４で電源電圧を分圧したバイアスがかかる。そして、これらの抵抗値で第４のＦＥＴ４のドレインとソースに異なるバイアスを印加することにより、減衰特性の傾斜を調整し、第３のＦＥＴ３が持つ利得可変特性を含んだ形での上記第４のＦＥＴ４による信号減衰特性の利得可変制御電圧に対する総合利得可変特性の傾斜の直線性を改善することができる。
【００２１】
また、図示されるように、上記第２のＦＥＴ２のゲートと第４のＦＥＴ４のソースとの間には、ＤＣ（直流）カットをするための容量３７が配置され、この第４のＦＥＴ４のドレインと第１のＦＥＴ１のドレインとの間にも、ＤＣカット用の容量３８が設けられる。
更に、上記入力端子Ｔ1と第１のＦＥＴ１のゲートとの間には、容量３９を介して、入力反射特性を改善するためのインダクタ４０が接続されており、詳細は後述するが、このインダクタ４０によって、広帯域で利得可変をする増幅器において特定周波数の入力反射特性の向上を図ることができる。
【００２２】
このような第１例の構成によれば、上述したように、第１のＦＥＴ１〜第３のＦＥＴ３が電源電流を直列に共有することになるので、低電流で動作させることができる。
また、第２のＦＥＴ２のソースとインダクタ１８との間に、可変抵抗機能を持つ第３のＦＥＴ３及び抵抗２９を配置したので、従来のように第１のＦＥＴ１の第２ゲートに制御電圧を与えるのではなく、第１のＦＥＴ１と第２のＦＥＴ２の間の可変抵抗機能で利得可変制御を行うことができる。
【００２３】
即ち、上記端子Ｔ3に印加される利得可変制御電圧Ｖｃは、抵抗３０を介して上記第３のＦＥＴ３のゲートに与えられ、この制御電圧Ｖｃが上記第２のＦＥＴ２のソース電圧Ｖｓより高い程、可変抵抗部分の抵抗値は小さくなり、上記第１のＦＥＴ１の利得は大きくなる。一方、当該利得可変制御電圧Ｖｃが上記第２のＦＥＴ２のソース電圧Ｖｓより低い程、可変抵抗部分の抵抗値は大きくなり、上記第１のＦＥＴ１の利得は小さくなる。
そして、このような利得可変制御において、上記の第２のＦＥＴ２のソースが容量３２によって高周波的に接地されるので、このソース電極の電圧は変化せず、出力反射特性の劣化が小さくなる。
【００２４】
図４には、利得を変化させた場合の上記第２のＦＥＴ２のソース電圧、第１のＦＥＴ１のドレイン電圧及びソース電圧の変化が示されている。このグラフは、第１乃至第３のＦＥＴ１〜３として、ピンチオフ電圧が−１ＶのＧａＡｓ（ガリウム砒素）ＭＥＳ（Metal Semiconductor）の電界効果トランジスタを用い、電源電圧（ＶDD）を３Ｖとし、利得可変制御電圧（Ｖｃ）を０〜３Ｖまで変えたときの各電圧の特性である。この図４に示されるように、第２のＦＥＴ２のソース電圧は、利得が変わってもほとんど変化しておらず、第２のＦＥＴ２の各電極の直流バイアスには変化がないことになり、出力反射特性の劣化が小さいことが理解される。
【００２５】
図５には、上記実施形態の第１例の高周波利得可変回路において、第１乃至第４のＦＥＴ１〜４に、上記と同様にピンチオフ電圧が−１ＶのＧａＡｓＭＥＳＦＥＴを用い、電源電圧を３Ｖとして利得可変制御電圧（Ｖｃ）を０〜３Ｖまで変えたときの第４のＦＥＴ４のドレイン電圧とソース電圧の特性が示されている。
【００２６】
図示されるように、当該第１例の第４のＦＥＴ４のドレイン電圧とソース電圧は、制御電圧が１Ｖよりも低くなるときに、異なる電圧が印加されるように設定されており、これによって、総合利得可変特性の傾斜をほぼ直線に維持することができる。この傾斜の直線性については、他の実施形態例と比較して後述する。
【００２７】
図２には、実施形態の第２例の構成が示されており、この高周波利得可変増幅回路でも、上記第１例と同様に、入力端子Ｔ1と出力端子Ｔ2との間に、第１のＦＥＴ１、第２のＦＥＴ２及び第３のＦＥＴ３が電源端子Ｔ4から接地電位を見て、電源電流を直列に共用するように接続し、この第１のＦＥＴ１と第２のＦＥＴ２の間には、第４のＦＥＴ４を接続し、これを広帯域増幅器（第１及び第２のＦＥＴ１，２で構成される）の段間における高周波減衰器として動作させる。
【００２８】
そして、この第２例では、上記第４のＦＥＴ４のドレインのバイアス電圧が図の抵抗３３で電源電圧にプルアップし、上記第４のＦＥＴ４のソースのバイアス電圧が図の抵抗２４と抵抗２５で電源電圧を分圧した電圧で設定されるようにし、上記第２のＦＥＴのゲートのバイアス抵抗である抵抗２４，２５を、第４のＦＥＴ４のバイアス抵抗としても用いる。
【００２９】
即ち、この第４のＦＥＴ４のドレインとソースは同一の特性を示すので、第１例の第４のＦＥＴ４のドレイン側の抵抗３３，３４をソース側へ、一方ソース側の抵抗３５をドレイン側へ配置することが可能である。そこで、第２例は第１例の抵抗３３と３４を抵抗２４と２５で代用し、抵抗３５を抵抗３３で代用することにより、第２のＦＥＴ２のゲートのバイアス抵抗と第４のＦＥＴ４のソースのバイアス抵抗を共用することができる。
この第２例によれば、抵抗素子の数を減らすことができると共に、ＤＣカットの役目をする容量３７も不要となり、部品点数の削減が図られるという利点がある。
【００３０】
図３には、実施形態の第３例の構成が示されており、この第３例の場合も、上述した第１のＦＥＴ１乃至第４のＦＥＴ４及びそれに付属する接続構成は、第１例と同様となる。そして、この第３例では、上記第４のＦＥＴのドレインとソースに、電源電圧を抵抗４２と抵抗４３で分圧した電圧に対し更に抵抗４４と抵抗４５を介して設定された電圧が与えられる。
【００３１】
このような第３例によっても、一つの電源ラインに第１のＦＥＴ１から第３のＦＥＴ３をシリーズに接続して低電流で動作させることができ、第３のＦＥＴ３及び抵抗２９の可変抵抗機能と高周波的接地のための容量３２を設けることによって、出力反射特性の劣化を小さく維持することができるという利点がある。
【００３２】
図６には、上記第１例、第２例及び第３例のそれぞれの回路での周波数の利得可変特性（第１例を実線、第２例を点線、第３例を鎖線で表す）が示される。この図６は、１．５ＧＨｚの周波数についての特性であり、この図から理解されるように、全ての例で４０ｄＢ以上の範囲において利得可変が可能となっている。そして、第１例と第２例の回路は、上記第３例の回路よりも利得可変特性の傾斜の直線性が改善されている。
【００３３】
即ち、第１例及び第２例は、第４のＦＥＴ４の各電極のバイアス抵抗２４，２５，３３〜３５の値を調整することにより、第３のＦＥＴ３によって与えられる利得可変特性を加味した総合利得可変特性傾斜の直線性が改善されているのに対し、この第３例の場合は、第４のＦＥＴ４のドレインとソースが常に同じ電圧となるので、上記第４のＦＥＴ４の信号減衰特性が与えられた状態での利得可変制御電圧に対する総合利得可変特性の傾斜の直線性が補償されないためである。
【００３４】
更に、上記実施形態の第１例乃至第３例の高周波利得可変回路では、上述したように、入力端子Ｔ1と第１のＦＥＴ１との間にインダクタ４０を設けており、このインダクタ４０によって、広帯域の利得可変増幅回路として構成したものを狭帯域周波数で動作させる場合に、利得可変時の特定の周波数における入力反射特性を改善することができる。
【００３５】
図７には、上記第１例の回路において８５０ＭＨｚの特定周波数につき、利得可変制御電圧で利得可変制御を実行したときの入力VSWR（電圧定在波比）特性（実線）及び出力VSWR特性（点線）と、この第１例回路から上記インダクタ４０を除いたときの入力VSWR特性（鎖線）が示される。この図７によれば、実線の第１例の特性が鎖線のインダクタ４０を含まない場合の特性に比べて良好になっていることが分る。
【００３６】
また、上記の各例の回路は集積回路化することが好ましく、これによれば端子数を少なくすることができる。即ち、従来の図８で集積回路化しない場合を考えると、インダクタ１８に対する電源端子が必要で、これとＧＮＤ端子を加えると、６本の端子を設けなければならない。これに対し、本発明では、各図に示されるように、入出力端子Ｔ1，Ｔ2、利得制御電圧端子Ｔ3、電源端子Ｔ4にＧＮＤ端子を加えた５本となり、端子数が減ることになる。
【００３７】
【発明の効果】
以上説明したように、請求項１の発明によれば、高周波利得可変増幅回路の入力側の第１トランジスタと出力側の第２トランジスタを電源端子から接地電位を見て、この電源電流を直列に共有する構成としたので、低電流での動作が可能となり、省電力化に貢献することができる。また、直列配置の第１と第２のトランジスタの間に、利得可変用の第３のトランジスタ及び抵抗素子を配置すると共に、第２のトランジスタのソース・接地電位間に高周波的接地のための容量素子を接続したので、第２のトランジスタの高周波的な出力インピーダンスを変えない状態で上記第１のトランジスタの利得を変化させ、利得可変時の出力反射性の劣化を抑制することが可能となる。
【００３８】
請求項２と請求項３の発明によれば、当該増幅回路の利得可変幅を大きくするために、第４のトランジスタを上記第１と第２のトランジスタの信号ラインの間に配設し、高周波信号減衰器の機能を付加すると共に、バイアス抵抗素子を設けたので、第３のトランジスタと第４のトランジスタが一つの利得可変制御電圧で連動する高周波利得可変増幅器が構成される。また、第４のトランジスタの信号減衰特性をバイアス電圧で調整することにより、第３のトランジスタによって与えられる利得可変特性を加味した、上記第４のトランジスタによる信号減衰特性の利得可変制御電圧に対する総合利得可変特性の傾斜の直線性を改善することが可能となる。
【００３９】
しかも、この請求項３の発明によれば、第２のトランジスタのゲート側のバイアス抵抗と、第４のトランジスタのソース側のバイアス抵抗を共用したので、バイアス抵抗及びＤＣカットのための容量素子が不要となり、回路素子の点数を減らすことができるという利点がある。
【００４０】
請求項４の発明によれば、上記第１と第２のトランジスタに負帰還回路を付加して広帯域の利得可変増幅回路とした場合で、この第１のトランジスタのゲートと入力端子の間にインダクタを配置し、所定帯域内の特定周波数における入力反射特性を良好にしたので、利得可変時の入力反射特性の劣化を改善することが可能となる。
【００４１】
請求項５の発明によれば、上記請求項１乃至請求項４の増幅器を集積回路とすることにより、少ない端子で安定した動作する増幅回路が得られるという利点がある。
【図面の簡単な説明】
【図１】本発明の実施形態の第１例に係る高周波利得可変増幅回路の構成を示す図である。
【図２】実施形態の第２例に係る高周波利得可変増幅回路の構成を示す図である。
【図３】実施形態の第３例に係る高周波利得可変増幅回路の構成を示す図である。
【図４】第１例の回路において、利得可変制御電圧を変えたときの第１のＦＥＴのソース電極電圧及びドレイン電極電圧、第２のＦＥＴのソース電極電圧の特性を示すグラフである。
【図５】第１例の回路において、利得可変制御電圧を変えたときの第４のＦＥＴのドレイン電極電圧及びソース電極電圧の特性を示すグラフである。
【図６】第１例、第２例及び第３例の回路において、利得可変制御電圧を変えたときの利得特性（第１例を実線、第２例を点線、第３例を鎖線で表す）を示すグラフである。
【図７】第１例の回路において、利得可変制御電圧を変えたときの入力VSWR特性（実線）及び出力VSWR特性（点線）、第１例回路からインダクタ素子を取り除いた場合の入力VSWR特性（鎖線）を示すグラフである。
【図８】従来の高周波利得可変増幅回路の構成を示す図である。
【符号の説明】
Ｔ1  …  入力端子、Ｔ2  …  出力端子、
Ｔ3  …  利得可変制御電圧端子、Ｔ4  …  電源端子、
１  …  第１のＦＥＴ、２  …  第２のＦＥＴ、
３  …  第３のＦＥＴ、４  …  第４のＦＥＴ、
６  …  入力整合回路、７  …  出力整合回路、
９，１０，１３，１６，２２，２４，２５，２６，２９，３０，３３〜３６，４２〜４５  …  抵抗素子、
１１，１４，２０，２１，２３，２７，３２，３７〜３９  …  容量素子、
１８，１９，４０  …  インダクタ素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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