(57)【特許請求の範囲】
【請求項１】
半絶縁性基板上に、少なくとも第１の半導体層と、該第１の半導体層より不純物濃度の高い第２の半導体層が形成され、該第２の半導体層上に抵抗素子が形成される半導体装置の製造方法において、
前記第２の半導体層の前記抵抗素子形成予定領域上に前記抵抗素子の電極を形成する工程と、
少なくとも前記第２の半導体層によって表面が被覆されている前記抵抗素子形成予定領域に不純物イオンを注入し、抵抗素子を形成する工程と、
少なくとも前記抵抗素子を電気的に分離するアイソレーション形成予定領域に、前記抵抗素子を形成するための不純物イオンを同時に注入した後、前記第２の半導体層を除去し、前記抵抗素子形成領域を電気的に分離する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記不純物イオンの注入によって、前記第１の半導体層のシート抵抗を前記第２の半導体層のシート抵抗より大きくすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に抵抗素子を含む半導体装置を形成する製造方法に関し、特に、抵抗素子をイオン注入により形成する製造方法に関する。
【０００２】
【従来の技術】
以下、化合物半導体を用いた半導体集積回路の製造工程を例にとり、説明する。ＭＥＳＦＥＴのような半導体装置を形成する場合、半絶縁性基板１上にバッファ層２を介して、チャネル層となる第１の半導体層が形成された半導体基板が用いられる。第１の半導体層３はｎ型半導体層で形成され、その不純物濃度は、通常２×１０18atom／ｃｍ3程度で、厚さが０．１μｍ程度である。
【０００３】
このような半導体基板上に抵抗素子を形成する場合、まず、第１の半導体層３に不純物イオンを注入エネルギー３０〜１００ＫｅＶ、ドーズ量３〜７×１０12atom／ｃｍ２程度で注入する。その後、加熱処理を行うことにより絶縁化し、シート抵抗が１×１０10Ω／□のアイソレーション領域４が形成される。（ここで、第１の半導体層３をエッチング除去して電気的な分離を行う場合もある。）このアイソレーション領域４によって電気的に分離された第１の半導体層３上に抵抗素子の電極５を形成し、第１の半導体層３に選択的に不純物イオンを注入エネルギー３０〜１００ＫｅＶ、ドーズ量０．５〜５×１０12atom／ｃｍ２程度で注入する。その後、加熱処理を行うことにより高抵抗化し、シート抵抗が数十Ω／□〜数百Ω／□の抵抗素子を形成する（図６）。
【０００４】
このようにイオン注入により、アイソレーション領域と抵抗素子を形成する場合、それぞれの領域に適したシート抵抗に調節するため、イオン注入工程を少なくとも２回行う必要があった。
【０００５】
また、アイソレーション領域をエッチングにより形成した場合でも、低濃度の半導体層に、添加されている不純物と導電型の異なる不純物をイオン注入してシート抵抗の高い半導体層を形成して抵抗素子とする方法では、表面空乏層の影響により、抵抗値の電界依存性が強くなったり、表面状態の影響で、特性がばらついてしまう。このような欠点をなくすためには、抵抗素子を形成する半導体層のシート抵抗をあまり高く設定することができなかった。
【０００６】
【発明が解決しようとする課題】
以上説明したように従来の製造方法によれば、アイソレーション領域を形成するためのイオン注入と抵抗素子を形成するためのイオン注入を別個に行う場合、製造コストが高くなるという問題があった。また、抵抗素子を形成する半導体層のシート抵抗を、数十Ω／□〜数百Ω／□程度と低く設定せざるを得なかったので、数十ＫΩ〜数百ＫΩ程度の高抵抗が必要な場合は、抵抗の長さを長くする必要があった。そのため、集積回路に占める抵抗素子の面積が大きくなり、チップ面積が増大してしまうという問題があった。本発明は上記問題点を解消し、簡便な方法で、シート抵抗の高い抵抗素子を形成することができる製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本願請求項１に係る発明は、半絶縁性基板上に、少なくとも第１の半導体層と、該第１の半導体層より不純物濃度の高い第２の半導体層が形成され、該第２の半導体層上に抵抗素子が形成される半導体装置の製造方法において、前記第２の半導体層の前記抵抗素子形成予定領域上に前記抵抗素子の電極を形成する工程と、少なくとも前記第２の半導体層によって表面が被覆されている前記抵抗素子形成予定領域に不純物イオンを注入し、抵抗素子を形成する工程と、少なくとも前記抵抗素子を電気的に分離するアイソレーション形成予定領域に、前記抵抗素子を形成するための不純物イオンを同時に注入した後、前記第２の半導体層を除去し、前記抵抗素子形成領域を電気的に分離する工程とを含むことを特徴とするものである。
【０００８】
また請求項２に係る発明は、請求項１記載の半導体装置の製造方法において、前記不純物イオンの注入によって、前記第１の半導体層のシート抵抗を前記第２の半導体層のシート抵抗より大きくすることを特徴とするものである。
【００１０】
本発明は以上のように構成することにより、第２の半導体層に欠陥を導入することで見かけ上の移動度を下げ、抵抗素子を形成することを可能としてものである。さらに抵抗素子と同時に、アイソレーション領域を形成することを可能にしたものである。
【００１１】
【発明の実施の形態】
以下、化合物半導体を用いた半導体集積回路の製造工程を例にとり、説明する。ＭＥＳＦＥＴのような半導体装置を形成する場合、半絶縁性基板１上にバッファ層２を介して、チャネル層を構成する第１の半導体層３とが形成された半導体基板が用いられる。第１の半導体層３は、ｎ型半導体層で形成されている。さらに第１の半導体層３表面には、電極のオーミックコンタクトを形成するため、ｎ++型半導体層で形成された第２の半導体層層６が形成されている。
【００１２】
このような半導体基板上に抵抗素子を形成する場合、まず、第２の半導体層６上にオーミック接触する抵抗素子の電極５を形成する（図１）。この電極５をマスクとして使用し、全面に不純物イオンを注入エネルギー１８５ＫｅＶ、ドーズ量１×１０12atom／ｃｍ2程度で注入する。従来例と異なり、本発明ではこの後の加熱処理を行わない。この不純物イオンの注入により、第２の半導体層６を高抵抗化すると同時に、第１の半導体層３を絶縁化する（図２）。つまり、第１の半導体層３’のシート抵抗を第２の半導体層６’のシート抵抗より大きくすることによって、第２の半導体層６’のみが抵抗素子として機能するように構成される。
【００１３】
その後、抵抗素子形成領域以外の第２の半導体層６’をエッチング除去することにより、アイソレーション領域４が形成され、電気的に分離された抵抗素子を形成することができる（図３）。
【００１４】
本発明では、例えばコンタクト層として不純物濃度が５×１０18atom／ｃｍ2、厚さが０．１４μｍとし、チャネル層として２×１０18atom／ｃｍ3程度で、厚さが０．０８μｍ程度である場合、不純物イオンの注入条件を注入エネルギーが１８５ＫｅＶ、ドーズ量が１．２〜３×１０12atom／ｃｍ2程度と設定することができる。これは、第２の半導体層６’のシート抵抗と、第１の半導体層３’のシート抵抗が、所望の条件を満たすように設定したものである。即ち、ドーズ量に対する第２の半導体層６’のシート抵抗を示す図４より、第２の半導体層６’のシート抵抗が１ｋΩ〜１００ｋΩになる範囲がドーズ量１．２〜３×１０12atom／ｃｍ2程度あることがわかる。また、ドーズ量に対するアイソレーション電流（１５μｍ離れた幅５０μｍの抵抗素子間に５０Ｖの電圧を印加した場合の電流値）を示す図５より、アイソレーション電流が２０ｎＡ以下となる範囲が、ドーズ量１．０〜５．０×１０12atom／ｃｍ2程度であることがわかる。従って、シート抵抗とアイソレーション電流の条件を満たす条件として、注入エネルギー１８５ＫｅＶの時、ドーズ量１．２〜３×１０12atom／ｃｍ2と設定した。
【００１５】
以上、ＭＥＳＦＥＴを例にとり説明したが、本発明はこれに限定されるものではなく、例えばＨＥＭＴやＰＨＥＭＴであっても良い。その場合、不純物イオンの注入条件は、使用する素子の大きさ、要求される特性、半導体基板の不純物濃度および厚さ等に応じて、適宜設定される。本発明は、所望の条件を満たすように不純物イオンを注入し、その後、熱処理を加えないことで、欠陥が導入され、見かけ上の移動度が下がり、高抵抗化あるいは絶縁化するように構成している。このように構成することによって、表面空乏層の影響により抵抗値の電界依存性が発生したり、表面状態により抵抗値がばらつくといったことが無くなる。
【００１７】
【発明の効果】
以上説明したように、本発明は、比較的高濃度の半導体層に不純物イオンを注入をすることのみで、欠陥を導入し、見かけ上の移動度を低下させることで半導体層を高抵抗化するように構成しているので、表面空乏層の影響による抵抗値の電界依存性の発生や、表面状態による抵抗値のばらつきが無くなり、特性変動の少ない、均一な特性の抵抗素子を形成することが可能となる。
【００１８】
また、抵抗素子を構成する領域のシート抵抗は、１ｋΩ〜１００ｋΩ程度になるため、比較的大きな抵抗であっても、小さい面積の素子で形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明する図である。
【図２】本発明の実施の形態を説明する図である。
【図３】本発明の実施の形態を説明する図である。
【図４】本発明の実施の形態を説明する図である。
【図５】本発明の実施の形態を説明する図である。
【図６】従来のこの種の半導体装置の製造方法を説明する図である。
【符号の説明】
１  半絶縁性基板
２  バッファ層
３、３’  第１の半導体層
４  アイソレーション層
５  電極
６、６’  第２の半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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