(57)【特許請求の範囲】
【請求項１】
バイポーラ半導体集積回路における入力部のトランジスタがラテラルＰＮＰトランジスタで形成された差動増幅回路であって、
前記差動増幅回路の入力部の一方にエミッタを接続してコレクタを接地に接続したラテラルＰＮＰトランジスタと、前記ラテラルＰＮＰトランジスタのベースに一端を接続した第１の抵抗と、前記第１の抵抗の他端に一端を接続した第２の抵抗と、前記第１，第２の抵抗の共通接続部にエミッタを接続してコレクタ及びベースを前記接地に接続したＮＰＮトランジスタと、を備え、前記第２の抵抗の他端を入力端子としたことを特徴とする差動増幅回路。
【請求項２】
バイポーラ半導体集積回路において、正入力端子とベースを接続し、コレクタが接地された第１のラテラルＰＮＰトランジスタと、前記第１のラテラルＰＮＰトランジスタのエミッタとエミッタが接続された第１のＮＰＮトランジスタと、前記第１のＮＰＮトランジスタのベースとコレクタの接続点にベースを接続された第２のラテラルＰＮＰトランジスタと、前記第２のラテラルＰＮＰトランジスタのエミッタと電流源との接続点にエミッタが接続された第３のラテラルＰＮＰトランジスタと、前記第３のラテラルＰＮＰトランジスタのベースをコレクタとベースの接続点に接続された第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのエミッタとエミッタ、及び負入力端子とベースを接続し、コレクタが接地された第４のラテラルＰＮＰトランジスタと、前記第３のラテラルＰＮＰトランジスタのコレクタとコレクタを接続し、エミッタが接地された第３のＮＰＮトランジスタと、前記第３のＮＰＮトランジスタのコレクタとベースの接続点とベースを接続し、エミッタが接地された第４のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタのコレクタと前記第２のラテラルＰＮＰトランジスタのコレクタの接続点とベース、及び第１の抵抗を介して内部基準電圧とコレクタを接続し、エミッタが接地された第５のＮＰＮトランジスタと、前記第５のＮＰＮトランジスタのコレクタと前記第１の抵抗との間に設けられた出力端子とを備え、
前記正入力端子の前段に前記第１のラテラルＮＰＮトランジスタを形成するＰ型半導体基板上で、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第２の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第３の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層をコレクタ、前記Ｎ型エピタキシャル層中のＰ型拡散層をベース、前記Ｐ型拡散層中のＮ型拡散層をエミッタとする第６のＮＰＮトランジスタを設け、前記正入力端子と前記第３の抵抗の一方、前記第３の抵抗の他方と前記第２の抵抗の他方、及び前記第３の抵抗の他方と前記第２の抵抗の他方との接続点にコレクタ及びベースを接地した前記第６のＮＰＮトランジスタのエミッタを接続して、前記第２の抵抗の一方を新たな正入力端子としたことを特徴とする差動増幅回路。
【請求項３】
バイポーラ半導体集積回路において、正入力端子とベースを接続し、コレクタが接地された第１のラテラルＰＮＰトランジスタと、前記第１のラテラルＰＮＰトランジスタのエミッタとエミッタが接続された第１のＮＰＮトランジスタと、前記第１のＮＰＮトランジスタのベースとコレクタの接続点にベースを接続された第２のラテラルＰＮＰトランジスタと、前記第２のラテラルＰＮＰトランジスタのエミッタと電流源との接続点にエミッタが接続された第３のラテラルＰＮＰトランジスタと、前記第３のラテラルＰＮＰトランジスタのベースをコレクタとベースの接続点に接続された第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのエミッタとエミッタ、及び負入力端子とベースを接続し、コレクタが接地された第４のラテラルＰＮＰトランジスタと、前記第３のラテラルＰＮＰトランジスタのコレクタとコレクタを接続し、エミッタが接地された第３のＮＰＮトランジスタと、前記第３のＮＰＮトランジスタのコレクタとベースの接続点とベースを接続し、エミッタが接地された第４のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタのコレクタと前記第２のラテラルＰＮＰトランジスタのコレクタの接続点とベース、及び第１の抵抗を介して内部基準電圧とコレクタを接続し、エミッタが接地された第５のＮＰＮトランジスタと、前記第５のＮＰＮトランジスタのコレクタと前記第１の抵抗との間に設けられた出力端子とを備え、
前記負入力端子の前段に前記第４のラテラルＮＰＮトランジスタを形成するＰ型半導体基板上で、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第４の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第５の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層をコレクタ、前記Ｎ型エピタキシャル層中のＰ型拡散層をベース、前記Ｐ型拡散層中のＮ型拡散層をエミッタとする第７のＮＰＮトランジスタを設け、前記正入力端子と前記第５の抵抗の一方、前記第５の抵抗の他方と前記第４の抵抗の他方、及び前記第５の抵抗の他方と前記第４の抵抗の他方との接続点とコレクタ及びベースを接地した前記第７のＮＰＮトランジスタのエミッタを接続して、前記第４の抵抗の一方を新たな負入力端子としたことを特徴とする差動増幅回路。
【請求項４】
バイポーラ半導体集積回路において、正入力端子とベースを接続し、コレクタが接地された第１のラテラルＰＮＰトランジスタと、前記第１のラテラルＰＮＰトランジスタのエミッタとエミッタが接続された第１のＮＰＮトランジスタと、前記第１のＮＰＮトランジスタのベースとコレクタの接続点にベースを接続された第２のラテラルＰＮＰトランジスタと、前記第２のラテラルＰＮＰトランジスタのエミッタと電流源との接続点にエミッタが接続された第３のラテラルＰＮＰトランジスタと、前記第３のラテラルＰＮＰトランジスタのベースをコレクタとベースの接続点に接続された第２のＮＰＮトランジスタと、前記第２のＮＰＮトランジスタのエミッタとエミッタ、及び負入力端子とベースを接続し、コレクタが接地された第４のラテラルＰＮＰトランジスタと、前記第３のラテラルＰＮＰトランジスタのコレクタとコレクタを接続し、エミッタが接地された第３のＮＰＮトランジスタと、前記第３のＮＰＮトランジスタのコレクタとベースの接続点とベースを接続し、エミッタが接地された第４のＮＰＮトランジスタと、前記第４のＮＰＮトランジスタのコレクタと前記第２のラテラルＰＮＰトランジスタのコレクタの接続点とベース、及び第１の抵抗を介して内部基準電圧とコレクタを接続し、エミッタが接地された第５のＮＰＮトランジスタと、前記第５のＮＰＮトランジスタのコレクタと前記第１の抵抗との間に設けられた出力端子とを備え、前記正入力端子の前段に前記第１のラテラルＮＰＮトランジスタを形成するＰ型半導体基板上で、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第２の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第３の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層をコレクタ、前記Ｎ型エピタキシャル層中のＰ型拡散層をベース、前記Ｐ型拡散層中のＮ型拡散層をエミッタとする第６のＮＰＮトランジスタを設け、前記正入力端子と前記第３の抵抗の一方、前記第３の抵抗の他方と前記第２の抵抗の他方、及び前記第３の抵抗の他方と前記第２の抵抗の他方との接続点にコレクタ及びベースを接地した前記第６のＮＰＮトランジスタのエミッタを接続して、前記第２の抵抗の一方を新たな正入力端子とし、前記負入力端子の前段に前記第４のラテラルＮＰＮトランジスタを形成するＰ型半導体基板上で、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第４の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第５の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層をコレクタ、前記Ｎ型エピタキシャル層中のＰ型拡散層をベース、前記Ｐ型拡散層中のＮ型拡散層をエミッタとする第７のＮＰＮトランジスタを設け、前記正入力端子と前記第５の抵抗の一方、前記第５の抵抗の他方と前記第４の抵抗の他方、及び前記第５の抵抗の他方と前記第４の抵抗の他方との接続点とコレクタ及びベースを接地した前記第７のＮＰＮトランジスタのエミッタを接続して、前記第４の抵抗の一方を新たな負入力端子としたことを特徴とする差動増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ラテラルＰＮＰトランジスタのベースであるＮ型エピタキシャル層を入力端子として、入力端子における負入力に対して出力端子が誤反転しない差動増幅回路に関するものである。
【０００２】
【従来の技術】
従来のこの種のバイポーラ半導体集積回路として形成される差動増幅回路は、図７に示したように構成されている。図７において、１は正入力端子、２，４，６，８はラテラルＰＮＰトランジスタ、３，７，１０，１１，１２はＮＰＮトランジスタ、５は電流源、９は負入力端子、１３は抵抗、１４は内部基準電圧、１５は出力端子、１６，１７は寄生ＮＰＮトランジスタである。
【０００３】
また、図８（ａ）は図７に示すラテラルＰＮＰトランジスタ２，６、図８（ｂ）は図７に示すラテラルＰＮＰトランジスタ４，８の概略構成を示す断面図である。図８において、１は正入力端子、９は負入力端子、１６，１７は寄生ＮＰＮトランジスタ、２０はＰ型半導体基板、２１はＰ型分離層、２２はＮ型拡散層、２３，２３′はＰ型拡散層、２４はＮ型エピタキシャル層である。
【０００４】
以上のように構成された差動増幅回路について、その回路動作を説明する。まず、正入力端子１に印加された電圧はラテラルＰＮＰトランジスタ２とＮＰＮトランジスタ３で構成されたレベルシフト回路を経由してラテラルＰＮＰトランジスタ４のベースに印加される。また、負入力端子９に印加された電圧はラテラルＰＮＰトランジスタ８とＮＰＮトランジスタ７で構成されたレベルシフト回路を経由してラテラルＰＮＰトランジスタ６のベースに印加される。さらに、ラテラルＰＮＰトランジスタ４とラテラルＰＮＰトランジスタ６で構成される差動増幅回路により比較される。
【０００５】
いま、正入力端子１の電圧が負入力端子９の電圧よりも高い条件では、ラテラルＰＮＰトランジスタ６が動作状態、ラテラルＰＮＰトランジスタ４が非動作状態となり、ＮＰＮトランジスタ１０，１１で構成されたカレントミラー回路が動作状態、ＮＰＮトランジスタ１２が非動作状態となって、出力端子１５の電圧は内部基準電圧１４となる。
【０００６】
次に、正入力端子１の電圧が負入力端子９の電圧よりも低い条件では、ラテラルＰＮＰトランジスタ６が非動作状態、ラテラルＰＮＰトランジスタ４が動作状態となり、ＮＰＮトランジスタ１０とＮＰＮトランジスタ１１で構成されたカレントミラー回路が非動作状態、ＮＰＮトランジスタ１２が動作状態となって、出力端子１５の電圧はＮＰＮトランジスタ１２の飽和電圧となる。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような構成のバイポーラ半導体集積回路における差動増幅回路は、その一部を図８（ａ）の右側に示すＰ型分離層２１により分離され、Ｐ型拡散層２３をコレクタ、Ｐ型拡散層２３′をエミッタ、Ｎ型エピタキシャル層２４及びＮ型拡散層２２をベースとするラテラルＰＮＰトランジスタ２と、図８（ａ）の左側に示すＰ型分離層２１により分離され、Ｐ型拡散層２３をコレクタ、Ｐ型拡散層２３′をエミッタ、Ｎ型エピタキシャル層２４及びＮ型拡散層２２をベースとするラテラルＰＮＰトランジスタ６より構成される。
【０００８】
また、図８（ｂ）の左側に示すＰ型分離層２１により分離され、Ｐ型拡散層２３をコレクタ、Ｐ型拡散層２３′をエミッタ、Ｎ型エピタキシャル層２４とＮ型拡散層２２をベースとするラテラルＰＮＰトランジスタ８と、図８（ｂ）の右側に示すＰ型分離層２１により分離され、Ｐ型拡散層２３をコレクタ、Ｐ型拡散層２３′をエミッタ、Ｎ型エピタキシャル層２４及びＮ型拡散層２２をベースとするラテラルＰＮＰトランジスタ４より構成される。
【０００９】
そして、ラテラルＰＮＰトランジスタ２のベースであるＮ型エピタキシャル層２４及びＮ型拡散層２２、接地されたＰ型半導体基板２０、ラテラルＰＮＰトランジスタ６のベースであるＮ型エピタキシャル層２４及びＮ型拡散層２２により寄生ＮＰＮトランジスタ１６と、ラテラルＰＮＰトランジスタ８のベースであるＮ型エピタキシャル層２４及びＮ型拡散層２２、接地されたＰ型半導体基板２０、ラテラルＰＮＰトランジスタ４のベースであるＮ型エピタキシャル層２４及びＮ型拡散層２２により寄生ＮＰＮトランジスタ１７が構成される。
【００１０】
ここで、正入力端子１の電圧が負入力端子９の電圧よりも高い条件で負入力端子９に負電圧が印加されると、寄生ＮＰＮトランジスタ１７が動作し、ラテラルＰＮＰトランジスタ４のベース電流が引かれ、ラテラルＰＮＰトランジスタ４が動作状態、ラテラルＰＮＰトランジスタ６が非動作状態となって、ＮＰＮトランジスタ１０とＮＰＮトランジスタ１１で構成されたカレントミラー回路が非動作状態、ＮＰＮトランジスタ１２が動作状態となり、出力端子１５の電圧はＮＰＮトランジスタ１２の飽和電圧となり出力が誤反転する。
【００１１】
また、正入力端子１の電圧が負入力端子９の電圧よりも高い条件で正入力端子１に負電圧が印加されると、寄生ＮＰＮトランジスタ１６が動作し、ラテラルＰＮＰトランジスタ６のベース電流が引かれ、ラテラルＰＮＰトランジスタ４が非動作状態、ラテラルＰＮＰトランジスタ６が動作状態となって、ＮＰＮトランジスタ１０とＮＰＮトランジスタ１１で構成されたカレントミラー回路が動作状態、ＮＰＮトランジスタ１２が非動作状態となり、出力端子１５の電圧は内部基準電圧１４となり出力が誤反転するという問題があった。
【００１２】
本発明は、前記従来技術の問題を解決することに指向するものであり、正入力端子や負入力端子に入力される負入力に対して出力端子からの出力を誤反転させない差動増幅回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するために、本発明に係る差動増幅回路は、バイポーラ半導体集積回路における入力部のトランジスタがラテラルＰＮＰトランジスタで形成された差動増幅回路であって、差動増幅回路の入力部の一方にエミッタを接続してコレクタを接地に接続したラテラルＰＮＰトランジスタと、ラテラルＰＮＰトランジスタのベースに一端を接続した第１の抵抗と、第１の抵抗の他端に一端を接続した第２の抵抗と、第１，第２の抵抗の共通接続部にエミッタを接続してコレクタ及びベースを接地に接続したＮＰＮトランジスタと、を備え、第２の抵抗の他端を入力端子としたことを特徴とする。
【００１４】
また、バイポーラ半導体集積回路において、正入力端子とベースを接続し、コレクタが接地された第１のラテラルＰＮＰトランジスタと、第１のラテラルＰＮＰトランジスタのエミッタとエミッタが接続された第１のＮＰＮトランジスタと、第１のＮＰＮトランジスタのベースとコレクタの接続点にベースを接続された第２のラテラルＰＮＰトランジスタと、第２のラテラルＰＮＰトランジスタのエミッタと電流源との接続点にエミッタが接続された第３のラテラルＰＮＰトランジスタと、第３のラテラルＰＮＰトランジスタのベースをコレクタとベースの接続点に接続された第２のＮＰＮトランジスタと、第２のＮＰＮトランジスタのエミッタとエミッタ、及び負入力端子とベースを接続し、コレクタが接地された第４のラテラルＰＮＰトランジスタと、第３のラテラルＰＮＰトランジスタのコレクタとコレクタを接続し、エミッタが接地された第３のＮＰＮトランジスタと、第３のＮＰＮトランジスタのコレクタとベースの接続点とベースを接続し、エミッタが接地された第４のＮＰＮトランジスタと、第４のＮＰＮトランジスタのコレクタと第２のラテラルＰＮＰトランジスタのコレクタの接続点とベース、及び第１の抵抗を介して内部基準電圧とコレクタを接続し、エミッタが接地された第５のＮＰＮトランジスタと、第５のＮＰＮトランジスタのコレクタと第１の抵抗との間に設けられた出力端子とを備え、
正入力端子の前段に第１のラテラルＮＰＮトランジスタを形成するＰ型半導体基板上で、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第２の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第３の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層をコレクタ、Ｎ型エピタキシャル層中のＰ型拡散層をベース、Ｐ型拡散層中のＮ型拡散層をエミッタとする第６のＮＰＮトランジスタを設け、正入力端子と第３の抵抗の一方、第３の抵抗の他方と第２の抵抗の他方、及び第３の抵抗の他方と第２の抵抗の他方の接続点にコレクタ及びベースを接地した第６のＮＰＮトランジスタのエミッタを接続して、第２の抵抗の一方を新たな正入力端子としたことを特徴とする。
【００１５】
また、前記負入力端子の前段に第４のラテラルＮＰＮトランジスタを形成するＰ型半導体基板上で、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第４の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層中のＰ型拡散層からなる第５の抵抗と、Ｐ型分離層により分離されたＮ型エピタキシャル層をコレクタ、Ｎ型エピタキシャル層中のＰ型拡散層をベース、Ｐ型拡散層中のＮ型拡散層をエミッタとする第７のＮＰＮトランジスタを設け、正入力端子と第５の抵抗の一方、第５の抵抗の他方と第４の抵抗の他方、及び第５の抵抗の他方と第４の抵抗の他方の接続点とコレクタ及びベースを接地した第７のＮＰＮトランジスタのエミッタを接続して、第４の抵抗の一方を新たな負入力端子として構成したものである。
【００１６】
前記構成によれば、本発明の差動増幅回路は、正入力端子とラテラルＰＮＰトランジスタのベース間、もしくは負入力端子とラテラルＰＮＰトランジスタのベース間の一方、または両方に直列に２つの抵抗を接続し、その抵抗の接続点にコレクタ及びベースを接地したＮＰＮトランジスタのエミッタを接続した構成により、新たな正入力端子もしくは負入力端子に負入力がされた場合に、発生する寄生ＮＰＮトランジスタのベースとエミッタ間には、正入力端子もしくは負入力端子と直接接続された抵抗により電流制限されて動作するＮＰＮトランジスタのベースとエミッタ間電圧が印加され、かつ寄生ＮＰＮトランジスタに流れる電流がＮＰＮトランジスタのエミッタとラテラルＰＮＰトランジスタのベース間に接続された抵抗によって制限され寄生ＮＰＮトランジスタの動作が抑制されて、出力端子からの出力の誤反転をなくすことができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００１８】
図１は本発明の実施の形態１における差動増幅回路を示す図である。ここで、前記従来例を示す図７において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示し、以下同様とする。図１において、１′は新たな正入力端子、２，４，６，８はラテラルＰＮＰトランジスタ、３，７，１０，１１，１２はＮＰＮトランジスタ、５は電流源、９は負入力端子、１３は抵抗、１４は内部基準電圧、１５は出力端子、１６，１７は寄生ＮＰＮトランジスタ、２５，２６は抵抗、２７はＮＰＮトランジスタである。
【００１９】
また、図２は、図１に示すラテラルＰＮＰトランジスタ２，６、抵抗２５，２６及びＮＰＮトランジスタ２７の概略構成を示す断面図であり、図２において、１′は新たな正入力端子、１６は寄生ＮＰＮトランジスタ、２０はＰ型半導体基板、２１はＰ型分離層、２２はＮ型拡散層、２３，２３′はＰ型拡散層、２４はＮ型エピタキシャル層、３１はＰ型拡散層、３２はＮ型拡散層である。
【００２０】
次に、前記のように構成される本実施の形態１の動作を説明する。新たな正入力端子１′に負入力された場合、Ｐ型分離層２１により分離されＰ型拡散層２３をコレクタ、Ｐ型拡散層２３′をエミッタとするラテラルＰＮＰトランジスタ２のＮ型エピタキシャル層２４及びＮ型拡散層２２からなるベースと、接地されたＰ型半導体基板２０と、Ｐ型分離層２１により分離されＰ型拡散層２３をコレクタ、Ｐ型拡散層２３′をエミッタとするラテラルＰＮＰトランジスタ２のＮ型エピタキシャル層２４及びＮ型拡散層２２からなるベースとによって寄生ＮＰＮトランジスタ１６が構成される。
【００２１】
また、図２に示すように、Ｐ型分離層２１によって分離されＮ型エピタキシャル層２４中に形成されたＰ型拡散層３１により抵抗２６、同様にＰ型分離層２１によって分離されＮ型エピタキシャル層２４中に形成されたＰ型拡散層３１により抵抗２５、及びＰ型分離層２１で分離されたＮ型エピタキシャル層２４であるコレクタ、Ｎ型エピタキシャル層２４中に形成されるＰ型拡散層３１であるベース、Ｐ型拡散層３１中に形成されるＮ型拡散層３２であるエミッタからなるＮＰＮトランジスタ２７が構成される。
【００２２】
前記の寄生ＮＰＮトランジスタ１６のベースとエミッタ間には、前述した抵抗２６によって電流制限されて動作するＮＰＮトランジスタ２７のベースとエミッタ間の電圧が印加され、かつ寄生ＮＰＮトランジスタ１６に流れる電流が抵抗２６により制限されることから、寄生ＮＰＮトランジスタ１６の動作を抑制することができる。
【００２３】
以上のことから、寄生ＮＰＮトランジスタ１６の動作が抑制され、出力端子１５からの出力が誤反転することなく、新たな正入力端子１′に負入力された場合であっても誤反転しない差動増幅回路が得られる。
【００２４】
図３は本発明の実施の形態２における差動増幅回路を示す図である。図３において、１は正入力端子、２，４，６，８はラテラルＰＮＰトランジスタ、３，７，１０，１１，１２はＮＰＮトランジスタ、５は電流源、９′は新たな負入力端子、１３は抵抗、１４は内部基準電圧、１５は出力端子、１６，１７は寄生ＮＰＮトランジスタ、２８，２９は抵抗、３０はＮＰＮトランジスタである。
【００２５】
また、図４は、図３に示すラテラルＰＮＰトランジスタ４，８、抵抗２８，２９、及びＮＰＮトランジスタ３０の概略構成を示す断面図であり、図４において、９′は新たな負入力端子、１７は寄生ＮＰＮトランジスタ、２０はＰ型半導体基板、２１はＰ型分離層、２２はＮ型拡散層、２３，２３′はＰ型拡散層、２４はＮ型エピタキシャル層、３１はＰ型拡散層、３２はＮ型拡散層である。
【００２６】
以上のように構成される本実施の形態２の動作を説明する。新たな負入力端子９′に負入力された場合、Ｐ型分離層２１により分離されＰ型拡散層２３をコレクタ、Ｐ型拡散層２３′をエミッタとするラテラルＰＮＰトランジスタ８のＮ型エピタキシャル層２４及びＮ型拡散層２２からなるベースと、接地されたＰ型半導体基板２０と、Ｐ型分離層２１により分離されＰ型拡散層２３をコレクタ、Ｐ型拡散層２３′をエミッタとするラテラルＰＮＰトランジスタ４のＮ型エピタキシャル層２４及びＮ型拡散層２２からなるベースとによって寄生ＮＰＮトランジスタ１７が構成される。
【００２７】
また、図４に示すように、Ｐ型分離層２１によって分離されＮ型エピタキシャル層２４中に形成されたＰ型拡散層３１により抵抗２９、同様にＰ型分離層２１によって分離されＮ型エピタキシャル層２４中に形成されたＰ型拡散層３１により抵抗２８、及びＰ型分離層２１で分離されたＮ型エピタキシャル層２４であるコレクタ、Ｎ型エピタキシャル層２４中に形成されるＰ型拡散層３１であるベース、Ｐ型拡散層３１中に形成されるＮ型拡散層３２であるエミッタからなるＮＰＮトランジスタ３０が構成される。
【００２８】
前記の寄生ＮＰＮトランジスタ１７のベースとエミッタ間には、前述した抵抗２９により電流制限されて動作するＮＰＮトランジスタ３０のベースとエミッタ間の電圧が印加され、かつ寄生ＮＰＮトランジスタ１７に流れる電流が抵抗２９により制限されることにより、寄生ＮＰＮトランジスタ１７の動作を抑制することができる。
【００２９】
以上のことから、寄生ＮＰＮトランジスタ１７の動作が抑制され、出力端子１５からの出力が誤反転することなく、新たな負入力端子９′に負入力された場合であっても誤反転しない差動増幅回路が得られる。
【００３０】
図５は本発明の実施の形態３における差動増幅回路を示す図であり、また図６（ａ）は、図５に示すラテラルＰＮＰトランジスタ２，６、抵抗２５，２６、及びＮＰＮトランジスタ２７、図６（ｂ）は、図５に示すラテラルＰＮＰトランジスタ４，８、抵抗２８，２９、及びＮＰＮトランジスタ３０の概略構成を示す断面図である。
【００３１】
本実施の形態３において、前記実施の形態１，２で説明した構成を組み合わせた差動増幅回路であるため、その重複する構成部材の説明は省略する。以下に本実施の形態３の動作を説明する。まず、新たな正入力端子１′に負入力された場合、図６（ａ）の断面図に示されるように、ラテラルＰＮＰトランジスタ２のＮ型エピタキシャル層２４及びＮ型拡散層２２からなるベースと、接地されたＰ型半導体基板２０と、ラテラルＰＮＰトランジスタ６のＮ型エピタキシャル層２４及びＮ型拡散層２２からなるベースによって寄生ＮＰＮトランジスタ１６が構成される。
【００３２】
寄生ＮＰＮトランジスタ１６のベースとエミッタ間には抵抗２６で電流制限されて動作するＮＰＮトランジスタ２７のベース（Ｐ型拡散層３１）とエミッタ（Ｎ型拡散層３２）間の電圧が印加され、かつ寄生ＮＰＮトランジスタ１６に流れる電流が抵抗２６により制限されることで、寄生ＮＰＮトランジスタ１６の動作が抑制される。
【００３３】
また、新たな負入力端子９′に負電圧が入力された場合、図６（ｂ）の断面図に示されるように、ラテラルＰＮＰトランジスタ８のＮ型エピタキシャル層２４及びＮ型拡散層２２からなるベースと、接地されたＰ型半導体基板２０と、ラテラルＰＮＰトランジスタ４のＮ型エピタキシャル層２４及びＮ型拡散層２２からなるベースによって寄生ＮＰＮトランジスタ１７が構成される。
【００３４】
寄生ＮＰＮトランジスタ１７のベースとエミッタ間には、Ｐ型分離層２１によって分離されＮ型エピタキシャル層２４中に形成されたＰ型拡散層３１により構成される抵抗２９で電流制限されて動作するＮＰＮトランジスタ３０のベース（Ｐ型拡散層３１）とエミッタ（Ｎ型拡散層３２）間の電圧が印加され、かつ寄生ＮＰＮトランジスタ１７に流れる電流が抵抗２９により制限されることによって、寄生ＮＰＮトランジスタ１７の動作が抑制される。
【００３５】
以上のことから、寄生ＮＰＮトランジスタ１６，１７の動作が抑制され、出力端子１５からの出力が誤反転することなく、新たな正入力端子１′と新たな負入力端子９′に負入力された場合でも誤反転しない差動増幅回路が得られる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、正入力端子とラテラルＰＮＰトランジスタのベース間、もしくは負入力端子とラテラルＰＮＰトランジスタのベース間の一方、または両方に直列に２つの抵抗を接続し、その接続点にＮＰＮトランジスタのエミッタを接続しコレクタ及びベースを接地した回路を設けることによって、新たな正入力端子もしくは新たな負入力端子に負電圧が入力された場合に、集積回路内の任意のＮ型エピタキシャル層をコレクタ、半導体基板をベース、ラテラルＰＮＰトランジスタのベース（Ｎ型エピタキシャル層）をエミッタとする寄生ＮＰＮトランジスタが構成される。この寄生ＮＰＮトランジスタのベースとエミッタ間に、正入力端子もしくは負入力端子と直接接続された抵抗により電流が制限されて動作するＮＰＮトランジスタのベースとエミッタ間の電圧が印加され、かつ寄生ＮＰＮトランジスタに流れる電流が前記抵抗により制限されることにより、寄生ＮＰＮトランジスタの動作が抑制され出力端子からの出力が誤反転することがない優れた差動増幅回路を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１における差動増幅回路を示す図
【図２】図１に示すラテラルＰＮＰトランジスタ２，６、抵抗２５，２６及びＮＰＮトランジスタ２７の概略構成を示す断面図
【図３】本発明の実施の形態２における差動増幅回路を示す図
【図４】図３に示すラテラルＰＮＰトランジスタ４，８、抵抗２８，２９及びＮＰＮトランジスタ３０の概略構成を示す断面図
【図５】本発明の実施の形態３における差動増幅回路を示す図
【図６】（ａ）は、図５に示すラテラルＰＮＰトランジスタ２，６、抵抗２５，２６及びＮＰＮトランジスタ２７、（ｂ）は、図５に示すラテラルＰＮＰトランジスタ４，８、抵抗２８，２９、及びＮＰＮトランジスタ３０の概略構成を示す断面図
【図７】従来の差動増幅回路を示す図
【図８】（ａ）は図７に示すラテラルＰＮＰトランジスタ２，６、（ｂ）は図７に示すラテラルＰＮＰトランジスタ４，８の概略構成を示す断面図
【符号の説明】
１  正入力端子
１′  新たな正入力端子
２，４，６，８，  ラテラルＰＮＰトランジスタ
３，７，１０，１１，１２，２７，３０  ＮＰＮトランジスタ
５  電流源
９  負入力端子
９′  新たな負入力端子
１３，２５，２６，２８，２９  抵抗
１４  内部基準電圧
１５  出力端子
１６，１７  寄生ＮＰＮトランジスタ
２０  Ｐ型半導体基板
２１  Ｐ型分離層
２２，３２  Ｎ型拡散層
２３，２３′，３１  Ｐ型拡散層
２４  Ｎ型エピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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