(57)【特許請求の範囲】
【請求項１】
所定間隔でサンプリングされた音声データを間欠的に伝送し、音声データが伝送されないことを示す音声データインアクティブ信号が伝送されるシステムにおいて、
書き込みアドレス値が指定されることによって、音声データをバッファリングするバッファメモリと、
音声データインアクティブ信号の検出し、これに基づいて基準時刻タイミング信号を生成する基準時刻タイミング生成手段と、
前記基準時刻タイミング信号が生成されたときに、前記バッファメモリに対する書き込みアドレスを記憶する記憶手段と、
前記基準時刻タイミング信号を検出し、これに基づいて前記バッファメモリに対する書き込みアドレス値を記憶し、記憶したアドレス値と同じアドレス値から、前記バッファメモリに対する読み出しアドレス値を設定して、この基準時刻タイミング信号に基づいて、前記バッファメモリに対する読み出しを開始するバッファメモリ読み出し制御手段を具備し、前記基準時刻タイミング生成手段は、データインアクティブ信号のイネーブル期間が複数個設定されている場合、最大のイネーブル期間に基づいて、前記タイミング信号を出力することを特徴とするバッファメモリ制御装置。
【請求項２】
前記バッファメモリ読み出し制御手段は、前記基準時刻タイミング生成手段が出力した、前記基準タイミング信号の検出と同時あるいは所定時間後に前記バッファメモリに対する読み出しを開始することを特徴とする請求項１に記載のバッファメモリ制御装置。
【請求項３】
前記基準時刻タイミング生成手段の出力する前記タイミング信号に基づいて記憶したアドレス値から所定値分増減したアドレス値によりバッファメモリからのデータの読み出しを開始するバッファメモリ読み出し制御手段を具備したことを特徴とする請求項１または請求項２に記載のバッファメモリ制御装置。
【請求項４】
前記音声データは映像信号に重畳されて間欠的に転送され、前記データインアクティブ信号は当該映像信号の垂直同期信号に基づいて生成されることを特徴とする請求項１乃至請求項３に記載のバッファメモリ制御装置。
【請求項５】
前記音声データは映像信号に重畳されて間欠的に転送され、前記データインアクティブ信号は当該映像信号の水平同期信号に基づいて生成されることを特徴とする請求項１乃至請求項３に記載のバッファメモリ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は間欠的に伝送される音声データをバッファリングして転送するバッファメモリの制御を行うバッファメモリ制御装置に関する。
【０００２】
【従来の技術】
従来の技術について、図６を用いて説明する。
【０００３】
図６はバッファメモリに記憶されるデータに対する読み出しアドレスと、書き込みアドレスの変化と経過時間の関係を示すグラフである。
【０００４】
映像データなどの情報データと共に音声データをデジタル伝送する場合は伝送に使用する信号線路の数を少なくする都合上映像データに音声データを重畳して伝送する場合がある。具体的には、垂直帰線期間を除く、水平同期信号の転送期間において音声データを伝送する手法がある。
【０００５】
このような場合には、受信側のバッファメモリを用いて音声データをバッファリングした上で音声の途切れを無くす処理を行う。
【０００６】
ところで、実際に伝送される音声データは音声データが伝送されない期間を補うために実際のサンプリング周波数よりも高い周波数で転送される。
【０００７】
そのため音声データが伝送されている期間においては、バッファメモリに対する書き込みアドレスは読み出しアドレスが序々に進むことになる。読み出しアドレスと書き込みアドレスとの相対アドレス値は大きくなっていく。
【０００８】
そして、音声データの伝送されない期間（バッファメモリに対して書き込みをしない期間）の直前でピークに達する。
【０００９】
一方、音声データの伝送されない期間においては、書き込みアドレスは進行せずに、読み出しアドレスのみが進行するので、読み出しアドレスと書き込みアドレスとの相対アドレス値は小さくなり、音声データの伝送されない期間の終了時点で相対アドレス値は最小となる。
【００１０】
ここで、バッファをアンダーフローさせないためにはアドレスが最小値となることを想定して、相対アドレス値が最小となる音声データの伝送されない期間の開始点の直前において読み出しを開始した場合に書き込みアドレスが読み出しアドレスに対して所定の符号量分だけ進んでいれば音声データの伝送されない期間においてアンダーフロー現象を回避できる。
【００１１】
また、一方オーバーフロー現象を回避するには、相対アドレス値が最大になることを想定して、音声データが伝送されない期間の直後に読み出しを開始した場合に音声データが伝送されない期間の直前でバッファへの書き込みが正しく行われるだけのバッファ容量を持つことが条件となる。
【００１２】
従来は、バッファメモリに対する読み出し開始時刻を規定していなかったがために図６に示されるように、音声データの伝送されない期間の開始点における、読み出し開始時刻Aにおける書き込みアドレスと、読み出し開始アドレスの相対アドレス差を、書き込みをしていない期間にバッファメモリから読み出し得るＮサンプル分のアドレスと想定し、また、音声データの伝送されない期間の開始点における、読み出し開始時刻Aにおける書き込みアドレスと、読み出し開始アドレスの相対アドレス差を、書き込みをしていない期間に、バッファメモリから読み出し得るサンプル数N個分のアドレスと想定しする。
【００１３】
よって、バッファメモリに必要な容量は、バッファメモリから読み出し得るサンプル数N個分の相対アドレスに相当する符号量の容量に設定する必要があった。
【００１４】
【発明が解決しようとする課題】
所定間隔でサンプリングされた音声データを間欠的に伝送し、音声データの伝送されない期間を示す信号を伝送するシステムにおいては、バッファメモリを用いて音声データを蓄積して音声の途切れを回避しているが、近年高音質化される音声再生仕様においては、１サンプル当たりのデータの符号量が大きくなり勝ちであり、それだけ、バッファメモリの容量も大きなものが求められ、これがコストアップの原因となっていた。
【００１５】
本発明は、従来必要であった、音声が伝送されない期間において、バッファメモリから読み出し得るＮ個分のサンプル数の２倍の符号量を要したバッファメモリの容量を減少し得る良好なバッファメモリ制御装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題をを解決するために、本発明のバッファメモリ制御装置は、
【００１７】
所定間隔でサンプリングされた音声データを間欠的に伝送し、音声データが伝送されないことを示す音声データインアクティブ信号が伝送されるシステムにおいて、
【００１８】
書き込みアドレス値が指定されることによって、音声データをバッファリングするバッファメモリと、
【００１９】
音声データインアクティブ信号の検出し、これに基づいて基準時刻タイミング信号を生成する基準時刻タイミング生成手段と、
【００２０】
前記基準時刻タイミング信号が生成されたときに、前記バッファメモリに対する書き込みアドレスを記憶する記憶手段と、
【００２１】
前記基準時刻タイミング信号を検出し、これに基づいて前記バッファメモリに対する書き込みアドレス値を記憶し、記憶したアドレス値と同じアドレス値から、前記バッファメモリに対する読み出しアドレス値を設定して、この基準時刻タイミング信号に基づいて、前記バッファメモリに対する読み出しを開始するバッファメモリ読み出し制御手段を具備したことを特徴とする。
【００２２】
【発明の実施の形態】
図１乃至図４を用いて本発明のバッファメモリ制御装置について説明する。
【００２３】
図１は、本発明のバッファメモリ制御装置が用いられた音声データ伝送システムのブロック図である。
【００２４】
図中において１は、映像データと音声データとを混合するデータ混合回路である。２はＤＶＩ(デジタルビデオインターフェース)規格のインターフェースに準拠した送信側のＤＶＩインターフェース制御回路である。３はＤＶＩ規格の信号伝送路であるＤＶＩケーブルである。混合回路１で混合された映像データと音声データは、このＤＶＩケーブルを介して伝送される。４は受信側のＤＶＩインターフェース制御回路である。５は混合されて伝送された、映像データと音声データを分離するデータ分離回路である。６は映像信号のデジタルアナログ変更可能に処理する映像信号処理回路である。７は映像データをアナログの映像信号に変換する映像ＤＡＣ（デジタルアナログコンバータ）７である。１０はデータ分離回路５から転送された音声データに基づいて音声データのタイミングを制御する音声タイミング制御回路である。８は、本発明のバッファ制御装置である音声バッファ制御回路である。９は、音声バッファ制御回路８と音声タイミング制御回路１０から出力される音声データをデジタルアナログ変換する音声ＤＡＣ（デジタルアナログコンバータ）である。
【００２５】
そして、１１はシステム全体を制御するシステムコントローラである。
【００２６】
次に、本発明のバッファ制御装置である音声バッファ制御回路８の構成について図２を用いて説明する。図２は、音声バッファ制御回路８のブロック図である。
【００２７】
図２において、１３は読み出し制御回路である。１２は書き込み制御回路である。１４は読み出し制御回路である。そして、１５はバッファメモリである。
【００２８】
読み出し開始時刻制御回路１３には音声データインアクティブ信号が入力されており、開始時刻制御回路１３は、これに基づいてバッファメモリ１５に対する読み出し開始信号を後段の読み出し制御回路１４へ転送する。読み出し制御回路１４には音声データ再生サンプリング信号も入力されている。また、読み出し制御回路１４は読み出し制御信号と、読み出しアドレスをバッファメモリ１５へ転送する。
【００２９】
一方、書き込み制御回路１２は音声データ分離信号が入力されており、再生用の音声データも入力されている。書き込み制御回路１２は書き込みデータと、書き込み制御信号と、書き込みアドレスをバッファメモリへ転送する。
【００３０】
ここで、本回路のバッファメモリの動作について図３を用いて説明する。
【００３１】
図３は、本発明のバッファメモリに記憶されるデータに対する読み出しアドレスと、書き込みアドレスの変化と経過時間の関係を示すグラフである。
【００３２】
読み出し開始時刻制御回路１３に入力される音声データインアクティブ信号は、データ分離回路５から音声タイミング制御回路を経て得られる垂直同期信号である。この音声データインアクティブ信号に基づいて出力されるのが読み出し開始信号である。
【００３３】
読み出し開始信号は、バッファメモリ１５に対する書き込み動作を停止する旨の音声データインアクティブ信号を検出した後、これに基づいて出力される基準時刻タイミング信号に基づいて、現在のバッファメモリ１５に対する書き込みアドレス値を記憶し、
【００３４】
記憶したアドレス値と同じアドレス値から、バッファメモリ１５に対する読み出しアドレス値を設定して、この基準時刻タイミング信号に基づいて、前記バッファメモリに対する読み出しを開始するための開始信号である。
【００３５】
音声データインアクティブ信号のイネーブル時には、書き込みアドレスは所定値に達して停止しているので書き込みアドレスと読み出しアドレスの相対アドレス値は、徐々に小さくなり、書き込みを開始する直前で最小値となる。
【００３６】
よって、この書き込みアドレス値と同じアドレス値で読み出しアドレスを指定すると書き込みアドレスと読み出しアドレスの相対アドレス値は最小となる。
【００３７】
一方、書き込み制御回路１２からバッファメモリ１５に対しては、書き込み制御信号と、書き込みアドレスを指定しながら、書き込みデータである音声データを転送し、音声データを書き込んでいく。
【００３８】
読み出し制御回路１２はバッファメモリ１５に対して指定している書き込みアドレスの転送を同時に受けている。読み出し制御回路１２は読み出し開始信号の転送を受けたときに、伝送を受けている書き込みアドレスを記憶する。
【００３９】
そして、読み出し制御回路１２は記憶した書き込みアドレスに基づいて読み出しアドレスを、読み出しアドレスとしてバッファメモリ１５に対して供給する。
【００４０】
この読み出しアドレスの出力されたタイミングは、書き込みをしていない期間の最終点のタイミングに合わせて出力される。即ち、音声データインアクティブ信号がイネーブルからディスネーブルに代わる時点を基準時刻タイミングとしているのである。
【００４１】
このとき書き込みアドレスと読み出しアドレスの相対アドレス差は最小となる。
【００４２】
データの読み出しタイミングを同一固定周期で与えると、書き込みアドレスと読み出しアドレスの相対アドレス値は、最大で、音声データの音声データインアクティブ信号の検出期間にバッファメモリから読み出し得るサンプル数Ｎと同じ値になる。
【００４３】
従って、理論上バッファメモリの容量は、データが伝送されない期間にバッファメモリから読み出し得るサンプルの総符号量でよい。
【００４４】
実際には、データの転送のずれなどを考慮して＋−４サンプル分の符号量に設定するとよい。
【００４５】
これに従うと、バッファメモリに対して読み出しを開始するタイミングは読み出し開始時刻制御回路１３の出力する読み出し開始信号の検出後所定時間経過した後でもよい。
【００４６】
また、読み出しアドレスの値は記憶した書き込みアドレスの前後に所定値ずれた値に設定してもよい。
【００４７】
また、データが転送されない期間が複数個ある場合は最もイネーブル期間の長いデータインアクティブ信号に基づいて、読み出し開始信号を出力させるようにしてもよい。
【００４８】
また、本実施例ではデータインアクティブ信号を垂直同期信号に基づいて生成したが、水平同期信号としてもよい。
【００４９】
以上、説明したように、本発明によれば、従来必要であった、音声が伝送されない期間に読み出し得るサンプル数の符号量の２倍を要したバッファメモリの容量を減少し得る良好なバッファメモリ制御装置を提供することができる。
【００５０】
【発明の効果】
本発明によれば、バッファメモリの容量を減少し得る良好なバッファメモリ制御装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明のバッファメモリ制御装置が用いられた音声データ伝送システムのブロック図。
【図２】  音声バッファ回路９のブロック図。
【図３】  本発明のバッファメモリに記憶されるデータに対する読み出しアドレスと、書き込みアドレスの変化と経過時間の関係を示すグラフ。
【図４】  従来技術におけるバッファメモリに記憶されるデータに対する読み出しアドレスと、書き込みアドレスの変化と経過時間の関係を示すグラフ。
【符号の説明】
１３…読み出し開始時刻制御回路
１４…読み出し制御回路
１２…書き込み制御回路
１５…バッファメモリ
【図１】
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【図２】
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【図３】
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【図４】
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