(57)【特許請求の範囲】
【請求項１】
０からＫまでの所望の制御信号値CCi により、Ｍ個の異なる重み付けされた遅延段の縦続接続状態を切替制御して、所望の遅延量を設定する可変遅延回路を、名目最小遅延ステップds毎の名目遅延量Dsk=dsk, k=0, 1, 2, …, K 、Ｍ及びＫは２以上の整数、に対する校正を行う方法であり、以下の行程を含む：
(a) 予めメモリ内に誤差とその誤差を与える制御信号値をそれぞれ保持するための欄を有する少なくともＫ行の校正表を規定し、
(b) 制御信号値CCi により設定された上記可変遅延回路の遅延量Diを測定し、  (c) 測定された遅延量Diを上記最小名目ステップdsで割り算し、その商の整数部ｋと、その測定遅延量Diの、隣接する２つの名目遅延量Dsk, Dsk+1に対する第１及び第２誤差Rk＝Di-dsk, Rk+1＝ds-Rkを計算し、
(d) 計算された上記第１誤差Rkが上記校正表の第ｋ行目に保持されている誤差以下であるか判定し、以下であれば上記第ｋ行の欄に計算された上記第１誤差Rkとそれを与えた制御信号値CCi を上書きし、
(e) 計算された上記第２誤差Rk+1が上記校正表の第k+1 行目に保持されている誤差以下であるか判定し、以下であれば上記第k+1 行の欄に計算された上記第２誤差Rk+1とそれを与えた制御信号値CCi を上書きし、
(f) 上記ステップ(b)〜(e)を、i=0からi=2M-1 まで実行することにより、第０行から第Ｋ行にそれぞれ上記名目遅延量に対し誤差を最小とする制御信号値を得る。
【請求項２】
請求項１に記載の校正方法において、上記ステップ(a) は上記校正表の誤差の欄には予め上記名目遅延ステップds以上の一定値を初期値として書き込んでおくステップを含む。
【請求項３】
請求項１又は２に記載の校正方法において、全ての上記遅延段を迂回接続させる制御信号値CS0 が与えられたときの上記可変遅延回路の入出力間の遅延時間tdo をオフセット遅延とすると、上記ステップ(b) は、各上記制御信号値CSi に対し、上記可変遅延回路の入出力間の遅延時間tdi を測定し、上記遅延量Diを次式
Di＝tdi−tdo
として得るステップを含む。
【請求項４】
請求項１又は２に記載の校正方法において、第ｍ段目、ｍ=1, 2, …, M、の上記遅延段の遅延の重み付けは、ほぼ2m-1とされている。
【請求項５】
制御信号値により最小名目遅延ステップds毎の名目遅延遅延Dsk に対応して校正された遅延を生成する可変遅延回路であり、
異なる重み付けされた遅延量を持つＭ個の遅延段と、
上記Ｍ個の遅延段の出力側にそれぞれ設けられ、それぞれの遅延段への入力と出力とを選択して出力するＭ個のマルチプレクサと、Ｍ個の上記遅延段とマルチプレクサの組は縦続接続されており、
与えられた制御信号に応じて０からＫまでの所望の制御信号値を生成し上記マルチプレクサに与えて上記Ｍ個の遅延段に最小名目遅延ステップ毎の名目遅延量Dsk=dsk, ｋ=0, 1, 2, …, K、Ｍ及びＫは２以上の整数、に対応した所望の遅延量を設定する制御信号変換手段と、
上記制御信号値を０からＫまで変化させる毎に上記可変遅延回路の入出力間の遅延時間を測定する遅延時間測定手段と、
予め誤差とその誤差を与える制御信号値をそれぞれ保持するための欄を有する少なくともＫ行の校正表を内部に規定するメモリと、
与えられた各制御信号値CCi に対し、上記遅延時間測定手段によって測定した遅延量Diを上記可変遅延回路の最小名目遅延ステップdsで割算し、得られた商の整数部の値ｋと、隣接する２つの名目遅延量Dsk, Dsk+1との第１及び第２誤差Rk=Di-dsk, Rk+1=ds-Rk を算出し、上記第１誤差Rkが上記校正表の第ｋ行目に保持されている誤差以下であるか判定し、以下であれば上記第ｋ行の欄に計算された上記第１誤差Rkとそれを与えた制御信号値CCi を上書きし、更に上記第２誤差Rk+1が上記校正表の第k+1 行目に保持されている誤差以下であるか判定し、以下であれば上記第k+1 行の欄に計算された上記第２誤差Rk+1とそれを与えた制御信号値CCi を上書きすることを、i=0からi=Kまで実行することにより、上記校正表の第０行から第Ｋ行にそれぞれ上記名目遅延量に対し誤差を最小とする制御信号値を生成し、上記上記校正表のそれぞれの行ｋ、k=0, 1, 2, …, Kに保持されている制御信号値を、校正後の制御信号値として上記制御信号変換手段に格納するする演算手段と、
を含む。
【請求項６】
請求項５に記載５の可変遅延回路において、上記メモリ内の上記校正表の誤差の欄には予め上記名目遅延ステップds以上の一定値が初期値として書き込まれてある。
【請求項７】
請求項５又は６に記載の可変遅延回路において、全ての上記遅延段を迂回接続させる制御信号値CC0 が与えられたときの上記可変遅延回路の入出力間の遅延時間tdo をオフセット遅延とすると、上記遅延時間測定手段は、各上記制御信号値CCi に対し、上記可変遅延回路の入出力間の遅延時間tdi を測定し、上記演算手段は上記遅延量Diを次式
Di＝tdi−tdo
として得る。
【請求項８】
請求項５又は６に記載の可変遅延回路において、第ｍ段目、m=1, 2, …, M、の上記遅延段の遅延の重み付けは、ほぼ2m-1とされている。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えばＩＣ試験装置に用いられるタイミング発生器等に適用することができる可変遅延回路の校正方法及びこの校正方法によって校正動作する可変遅延回路に関する。
【０００２】
【従来の技術】
従来よりＩＣ試験装置ではタイミング発生器が設けられ、このタイミング発生器が出力するタイミング信号に従って被試験ＩＣに与える例えば試験パターン信号の立上りのタイミング、立下りのタイミング等を規定している。
ＩＣ試験装置では例えば被試験ＩＣに与える試験パターン信号の立上り及び立下りのタイミングを少しずつずらし、被試験ＩＣが正常に動作するタイミングの範囲を測定する等の各種の項目のテストが実施される。このためにタイミング発生器ではタイミングの発生を微細に変化できるように構成されている。
【０００３】
図１に可変遅延回路の原理的構成を示す。Ｍ個の遅延段DY1〜DYMがM-1 個のマルチプレクサMUX1〜MUXM-1を介して縦続接続され、最終遅延段DYM の出力はマルチプレクサMUXMを介して出力端子OUT に接続されている。これら遅延段DY1〜DYMの遅延量は異なる重み付けがされている。この例ではｍ段目の遅延段DYm はほぼ同じ遅延量ｄを有する2m個の遅延素子DEを直列接続することにより重み付けされている。各遅延素子DEは、例えばAND ゲートで構成され、例えば１〜２psecの遅延量を有する。各遅延段DY1〜DYMの出力側と入力側は対応するマルチプレクサMUX1〜MUXMの入力端子ＡとＢにそれぞれ接続され、各マルチプレクサMUX1〜MUXMは２つの入力端子Ａ，Ｂに与えられる信号のいずれか一方を端子Ｓに与えられた制御信号c1〜cMに従って選択し、出力する。ここでは制御端子ＳにＨ論理を与えることにより入力端子Ａを選択した状態に切替わり、Ｌ論理を与えると入力端子Ｂを選択した状態に切替えられるものとする。従って制御入力端子T1 〜TM の全てにＬ論理を与えるとマルチプレクサMUX1〜MUXMは全て入力端子Ｂに切替わり、入力端子INと出力端子OUT との間の遅延時間は最小値となる。この最小遅延時間を以下オフセット遅延時間と称することにする。
【０００４】
もし理想的に全ての遅延素子DEの遅延量が同じｄであれば、図１の可変遅延回路によれば、入力端子INから出力端子OUT に至る全遅延量を遅延量ｄずつ異なる2M通りに設定することができる。その場合、設定可能な遅延量の範囲は0〜d(2M-1)である。そこで、図２の行Ａに示すように、ＩＣ試験装置のタイミング発生器におけるタイミング設定に必要とされる遅延分解能（最小遅延単位）をds=dとし、最大遅延量をds(2M-1)とすれば、図１に示す構成により必要とされる最小遅延単位で、必要とされる範囲にわたって所望の遅延量を設定することができる。図２行Ａに示すds単位の目盛りをここでは名目遅延目盛りと呼び、その値Ds1, Ds2, Ds3, … を名目遅延値と呼ぶことにする。
【０００５】
しかしながら、実際には各遅延素子DEの遅延量ｄはばらついており、また遅延素子DE以外の部分の接続線による遅延も加算される。そこで、実際には、Ｎビットの遅延設定信号CSにより名目遅延設定を行うものとすると、可変遅延回路として必要とされる名目遅延分解能dsと名目最大遅延量、即ち最大可変遅延範囲ds(2N-1)に関しては、図２の行Ｂに示すように、各遅延素子DEの遅延量ｄをdsより十分小さく、例えば２分の１以下に選び、しかもd(2M-1) となるほぼ最大遅延量が、必要とされる最大遅延量ds(2N-1)より大となるようＭの値を決め、Ｍびっと制御信号CCの2M-1通りの全ての設定についての遅延量を測定し、図２行Ａの名目目盛り上の名目遅延値Ds1, Ds2, …と最も誤差が少なくなる遅延量を与える制御信号値CCを予め決め、使用する。
【０００６】
ところで前述のように遅延素子DEの遅延量はばらついているので、名目遅延設定値0psed, 10psec, 20psec, 30psec, … に対し、実遅延時間の誤差が最小となるような制御信号値CCを決める必要がある。また、遅延段DY1, DY2, DY3, … を半導体素子等で構成した場合は、温度変化によっても遅延時間が変化する。
このため、従来よりＩＣ試験装置の起動時或は起動から一定時間が経過する毎にテストを中断し、その中断している間に遅延段DY1〜DYMの全ての組み合わせによる遅延時間を測定し、測定された遅延時間の中から名目設定遅延量に対し誤差が最小となる最適な遅延段の組合せ（即ち、制御信号値CC）を求め、名目遅延量に対する実遅延時間の関係ができるだけ線形に近い状態となるように校正している。
【０００７】
図３にその一例を示す。図３に示す例では制御信号等に変換器１１を設け、この変換器１１で名目遅延設定信号CSを、測定によって求めた遅延段の、誤差を最小にする組合せを選択する制御信号値CCに変換し、この変換した制御信号値CCによってマルチプレクサMUX1〜MUXMを制御するように構成した場合を示す。
図４Ａに各制御信号CCの値に対応する遅延時間の測定結果の一例を示す。この例では、必要とされる名目最小遅延ステップ（分解能）dsを10psecとし、最大1nsec までの遅延時間を名目10psecのステップで設定可能とする場合とする。各遅延素子DEの遅延量は約2psec であり、M=10ビットの制御信号値CC=(c1,c2,c3,…,c10)によりマルチプレクサMUX1〜MUXMを制御し、制御信号値CSを０から210-1 まで変化させ、遅延時間を測定した場合である。制御信号値CCが７と８及び２３と２４で遅延時間の大きさが逆になっている。従来はこの遅延時間の測定値が得られた時点で、遅延時間の値を小さい方から大きくなる方向にソーティング（並べ換え）を実行し、図４Ｂに示すように配列を変更する。ソーティング実行時に各遅延時間を与えた制御信号CCの値も各遅延時間に対応させて並べ換えを行なう。
【０００８】
並べ換えされた遅延時間の中から必要な例えばds=10psec の間隔に近い状態で配列される遅延時間を選択し、その選択された遅延時間に付随している制御信号CCの値を順に校正表の名目遅延設定値CS（図４Ｃ）に対応して配列させ、このCS対CCの校正表を変換器１１に記憶させる。つまり、名目遅延設定信号CSを変換器１１に入力すると、この名目遅延設定信号CSの値を制御信号CCに変換して出力させ、制御信号CCによってマルチプレクサMUX1〜MUXMを制御することにより、その時点で最も理想値に近い遅延時間が与えられる。
【０００９】
【発明が解決しようとする課題】
上述したように従来は各遅延段DY1〜DYMの遅延時間を測定した後、その遅延時間をソーティングして並べ換えを実行し、並べ換えされた遅延時間の配列の中から、所定のピッチで変化する遅延時間の配列を選択して変換データCCを得る方法を採るから、その処理に時間が掛る欠点がある。
【００１０】
つまり、実際のＩＣ試験装置には図３に示した可変遅延回路100 が多数（1500〜2000本）設けられるため、各可変遅延回路の遅延時間を校正するのに時間が掛ることになる。更に、測定した遅延時間の配列と、並べ換え後の遅延時間の配列、その配列の中から所定のピッチで配列される遅延時間の配列をそれぞれ記憶しながら変換データCCを得る処理方法を採るから例えば１００本程度の可変遅延回路の遅延時間の校正を同時に処理しようとすると、メモリの記憶領域を大きく占有しないと処理できないことになる。
【００１１】
この発明の目的は可変遅延回路の遅延時間の校正を短時間に済ませることができ、また、メモリの領域を広く占有することのない校正方法及び校正動作する可変遅延回路を提供することである。
【００１２】
【課題を解決するための手段】
この発明によれば、マルチプレクサを介して縦続接続された異なる重み付けされたＭ個の遅延段の縦続接続状態を制御信号値により制御して所定の最小名目遅延ステップdsで変化する名目遅延量Dsに対応した校正遅延量を発生させる可変遅延回路の校正方法において、与えられた各制御信号値CCi に対し測定した遅延量Diを可変遅延回路の最小名目遅延ステップdsで割算し、得られた商の整数部の値ｋと、隣接する２つの名目遅延量Dsk, Dsk+1との第１及び第２誤差Rk=Di-dsk, Rk+1=ds-Rk を算出し、第１誤差Rkが校正表の第ｋ行目に名目設定信号値CS=kに対応して保持されている誤差以下であるか判定し、以下であれば校正表の第ｋ行の欄に計算された上記第１誤差Rkとそれを与えた制御信号値CCi を上書きし、更に上記第２誤差Rk+1が校正表の第k+1 行目に名目設定信号値CS=k+1に対応して保持されている誤差以下であるか判定し、以下であれば上記第k+1 行の欄に計算された上記第２誤差Rk+1とそれを与えた制御信号値CCi を上書きすることを、i=0 からi=2M-1まで実行することにより、上記校正表の第０行から第Ｋ行にそれぞれ上記名目遅延量に対し誤差を最小とする制御信号値を名目設定信号値CSに対応して生成する。
【００１３】
このように、この発明によれば各制御信号を与え、その制御信号によって設定される可変遅延回路の遅延時間を測定する毎に、誤差が小さくなる制御信号値で校正表を更新していくので、ソーティングの処理を行なう必要がなく、従って遅延時間の校正を短時間に実行することができる。更に、校正表を直接更新するので、データの記憶領域は誤差値と制御信号値を保持する領域だけで済む。更に、名目遅延量を与える名目設定信号値CSi の数Ｋだけアドレスを設ければよいので、記憶領域の領域は従来より小さくてすむ。
【００１４】
【発明の実施の形態】
まず、この発明による校正方法の原理で使用される、２つの隣接する名目遅延値Dsk, Dsk+1に対する測定遅延時間Diの誤差Rk, Rk+1について図５を参照して説明する。図５，行Ａに示すように名目遅延ステップds（一定値）毎の名目遅延値Ds1, Ds2, Ds3, … に対し、Ｍビットの制御信号CCにより設定される、図５，行Ｂに示すようにdsより十分小さい最小可変遅延ステップｄ毎の遅延時間Diを測定する。その遅延時間Diを間に含む隣接する名目遅延値Dsk とDsk+1（Dsk≦Di≦Dsk+1とする） に対する誤差Rk, Rk+1をそれぞれ次のようにして求める。
【００１５】
ｋ＝int[Di/ds]                                     (1)
ここで、int[a/b]はa/b の整数部の値を意味する。
Dsk に対する誤差 ：Rk'＝Di−dsk                    (2)
Dsk+1に対する誤差：Rk+1'＝Dsk+1−Di＝ds−Rk'       (3)
なお、制御信号によって設定される可変遅延回路100 の遅延時間の大きさはほぼ制御信号値CCi＝ｉ=0, 1, 2, …, 2M-1 の順に大きくなるが、実際に得られる遅延時間Diは理想的な値からずれたばらつきのある遅延を有する遅延段DY1, DY2, …, DYM を組み合わせて行うので、ｉの値順は、必ずしも全領域でDiの順と一致しない。
【００１６】
誤差Rk' はDiをdsで割り算したときの余りでもある。値ｋ(=0, 1, 2, …, K) は名目遅延値Ds0, Ds1, Ds2, …, DsKの番号に対応している。Ｍビット制御信号CCi で設定可能な可変遅延回路の最小可変遅延ステップをｄとすると、Kds＜(2M-1)dとなっている。
図６は後述の図１０に示す可変遅延回路に適用される、この発明による遅延校正方法の手順を示すフロー図を示する。この発明では、図７に示すようにK+1 個の名目遅延値0, ds, 2ds, 3ds, …, Kdsの名目設定信号値CS=0〜K に対しそれぞれ名目遅延値Dk=kdsと測定遅延値Di間の誤差Rkと、その測定遅延値Diを生じさせた遅延段DY1〜DYMに設定した制御信号値CCi＝(c1,c2,…,cM)を書き込むための校正表を予め用意する。即ち、装置内のメモリ（後述の図１０におけるメモリ１２Ｂ）内にCS=k=0, 1, 2,…, Kに対応して誤差Rkと設定制御信号値CCi を書き込む校正表の領域を設定する。また、この実施例では、図３の可変遅延回路において設定した制御信号値CCi に対し、図１０に示すような可変遅延回路100 の入出力端子IN, OUT 間の測定された遅延時間をtdi で表し、その測定遅延時間tdi からオフセット遅延時間td0（制御信号値CC0=0を設定したときの測定遅延時間）を除去して得た遅延値Di=tdi-tdoに対し、校正するものとする。
【００１７】
ステップＳ１：校正表の誤差Ｒの欄には全てのｋの値に対応して予めds以上の任意の初期値Rsを書き込んでおく。
ステップＳ２：i=0 とした時のＭビット制御信号CC0=0(=0,0,0,…,0)をマルチプレクサMUX1〜MUXMに設定し、その時の遅延時間をオフセット遅延td0 として測定する。
【００１８】
ステップＳ３：制御信号値CCi を設定し、遅延時間tdi を測定する。
ステップＳ４：測定遅延値Di=tdi-td0を求める。
ステップＳ５：測定遅延値Diを名目遅延分解能（最小可変遅延ステップ）dsで割り算し、その商k=int[Di/ds]と余りRk'=Di-kdsを求める。図５に示したように、余りRk' は測定値Diの、CS=k番目の名目遅延値Dsk=kds に対する誤差である。更に、CS=k+1番目の名目遅延値Dsk+1＝(k+1)dsに対する誤差Rk+1'=ds-Rk'を求める。
【００１９】
ステップＳ６：校正表のCS=k行目から誤差Ｒを読み出す。
ステップＳ７：Rk'≦Ｒ かつ0≦k≦K であるか判定する。判定結果がYES であればステップＳ８に移り、NOであればステップＳ９に移る。
ステップＳ８：判定結果がYES であれば、校正表のCS=k行目の誤差の欄に誤差R'を新しい誤差Ｒとして上書きし、制御信号値の欄に制御信号値CCi を上書きする。
【００２０】
ステップＳ９：校正表のk+1 行目から誤差Ｒを読み出す。
ステップＳ１０：Rk+1'≦R かつ0≦k+1≦K であるか判定する。判定結果がYESであればステップＳ１１に移り、NOであればステップＳ１２に移る。
ステップＳ１１：判定結果がYES であれば校正表のk+1 行目の誤差の欄に誤差Rk+1' を新しい誤差Ｒとして上書きし、制御信号値の欄に制御信号値CCi を上書きする。
【００２１】
ステップＳ１２：CC=iが2M-1に達したか判定する。達していれば校正処理を終了し、達していなければステップＳ１３に移る。
ステップＳ１３：ｉを歩進してステップＳ３に戻る。
以上の校正処理により全てのＭビット制御信号値CCi ＝(c1,c2,…,cM) （i=0, 1, 2, …, I, ただしI=2M-1）に対する遅延時間の測定結果に基づく、誤差を最小とする校正が完了する。その結果、図７の校正表には、０からdsK まで名目遅延分解能ds毎に名目遅延値Dsk に対する誤差が最小となる制御信号値CCi が得られる。通常は遅延分解能dsに比べ遅延素子DEの遅延量ｄを２分の１以下に選んであり、図７の校正表に示す可変遅延回路の最大遅延範囲をカバーする遅延分解能dsによるステップ数Ｋに比べ、遅延段DY1〜DYMに対する制御信号値の全設定数2M-1は非常に大きな値となっている。従って、従来の校正方法では、図４Ａに示したように、2M-1個の制御信号値の設定に対する遅延時間の測定値を保持する大きなサイズのテーブルが必要であるのに対し、この発明による校正表は非常に小さいサイズのテーブルを必要とするだけである。しかも、この発明では、測定遅延時間をソーティングする必要もなければ、名目遅延分解能dsでサンプリングする必要もない。
【００２２】
図８は図６に示した手順に従って行う処理の例である。校正する名目遅延値のステップ（遅延分解能）dsはds=10psec とし、遅延段DY1〜DY5を以下
DY1： 3.1psec
DY2： 4.7psec
DY3： 8.8psec
DY4：14.3psec
DY5：33.1psec
であった場合とする。遅延段DY6〜DYMは任意の値とする。一方、作成する校正表のk=0 行目に保持されるオフセット遅延dof としての誤差Rkは０であるものとする。
【００２３】
測定遅延時間Diを10psec割り算し、商の整数部をｋとする。測定遅延時間Diの名目遅延値10k(psec) に対する誤差Rk' と名目遅延値10(k+1) に対する誤差Rk+1' が図８の表のそれぞれの欄に示されている。前述のように、この発明の方法により、制御信号値CCi に対し測定された誤差Rk' が校正表のｋ行目に保持されている誤差Rk以下であれば、校正表のｋ行目の誤差Rkと制御信号値CCi を測定誤差と制御信号値で更新し、また測定誤差Rk+1' が校正表のk+1 行目に保持されている誤差Rk+1以下であれば、校正表のk+1 行目の誤差Rk+1と制御信号値CCi を測定誤差と制御信号値で更新する。
【００２４】
図８において、制御信号値CCi が０〜４においてk=0 であり、CCi=0 での遅延（オフセット遅延）を０と仮定したので、このときの誤差Rk=0と制御信号値CSi が校正表のk=0 行目に保持されている。また、図６のステップＳ３〜Ｓ１３をi=0からi=4まで繰り返すことにより、校正表のk+1=1 行目にはRk+1=1.2とCCi=4 が保持されている。CCi=5(即ちi=5)でk=1 となり、誤差Rk'=1.9 を、k=0 の時のRk+1=1.2と比較すると、後者の方が小さいので、校正表のk=1 行目のデータは更新しないが、k+1=2 行目はRk+1'=10（初期値）なのでRk+1'=8.1 とCCi=5 が上書きされる。
【００２５】
CCi=5〜10 の測定では、全て誤差Rkは1.2 より大なので校正表のk=1 行目の更新は行われない。一方、k+1=2 行目はCCi=5〜7の測定により順次更新が行われるが、CCi=8 では、測定された誤差Rk+1'=5.7 はが校正表のk+1 行目に保持されているRk+1=3.4より大なので更新は行われない。CCi=9, 10 の測定によりk+1=2 行目では再び更新が生じる。最終的にはCCi=10でRk+1=1.0、CCi=10が校正表のk+1=2 行目に保持される。CCi=11〜14ではk=2 となっており、この間ではいずれも誤差Rk' がすでに２行目に保持されているk=1 の時のデータRk+1=1.0より大となっているので、k=2 行目のデータ(Rk+1=1.0, CCi=10)はk=2 行目に保持されるが、k+1=3 行目には更新が生じる。CCi=15ではk=3 となる。このときの誤差Rk'=0.9 はk=3 行目に保持されているk=2 の時の誤差Rk+1'=2.2 より小なので、校正表のk=3 行目はデータ(Rk=0.9，CCi=15)に更新される。以後、CCi=18までk=3 行目のデータは保持されるが、k+1=4 行目のデータRk+1，CCi は順次更新されている。
【００２６】
図８の処理が行われた結果として図９に示す校正表が得られる。なお、図８の表は、図６の校正表を作成する処理過程を説明するために示したものであり、この様な表に対応するメモリ領域は必要でない。必要なメモリ領域は図６の校正表に対応するものであり、この発明の特徴的なことは、図５及び８で説明した比較判定と更新を繰り返し実行することで自動的に図９の校正表が得られることである。
【００２７】
図１０に上述した校正方法を用いる可変遅延回路100 の実施例を示す。遅延時間測定部１３は可変遅延回路100 の入力端子INに与あえられる入力信号と出力端子OUT に出力される信号の時間差を測定して可変遅延回路の遅延時間を測定する。その測定結果を制御器１２に入力する。制御器１２は例えばマイクロコンピュータにより構成され、演算部１２Ａとメモリ１２Ｂを有している。メモリ１２Ｂには前述した校正表を作成する領域が設けられている。メモリ１２Ｂにはまた、図６で示した校正方法を実行するためのプログラムが格納されており、演算部１２Ａは遅延時間測定部１３から与えられた測定遅延時間Diに対し、そのプログラムに従って校正処理を実行する。即ち、演算部１２Ａは予め設定された可変遅延回路100 の最小分解能dsによって遅延時間Diを割算し、整数値ｋと誤差値Rk, Rk+1を算出する。その算出値と、制御信号CSi の値をメモリ１２Ｂ内に設けられた図７の校正表に書き込み、校正表を作成する。校正表完成後、この校正表から入力制御信号値CSi （即ちｋの値）に対し最も誤差の小さくなる制御信号値CCの関係を読み出し、変換器１１に書き込む。
【００２８】
図１０の可変遅延回路100 を使ってＩＣ試験パターンのタイミングを所望に設定する場合、所望のタイミングを指定する制御信号CSi を端子T1〜TNに与えると、変換器１１は対応する制御信号CCを読み出し、マルチプレクサMUX1〜MUXMに与え、精度の高い遅延量の設定が可能である。
【００２９】
【発明の効果】
以上説明したように、この発明によれば可変遅延回路の遅延時間の測定と同時に、測定された遅延時間Diを名目遅延ステップdsで割算した整数値ｋと、２つの隣接名目遅延dsk, ds(k+1)に対する誤差Rk', Rk+1'を求め、測定誤差Rk' が校正表のｋ行目に保持されている誤差Rk以下であればRk', CCiを新しいデータRk, CCi としてｋ行目に上書きし、測定誤差Rk+1' が校正表のk+1 行目に保持されている誤差Rk+1以下であれば(Rk+1', CCi)を新しいデータ(Rk+1, CCi) としてk+1 行目に上書きする。この処理によれば、全ての制御信号値CCi についての遅延時間の測定と校正表の更新が終了した段階で必要とする遅延時間の校正が完了しており、従って、従来のように可変遅延回路の各切替状態の遅延時間を測定した後にその遅延時間を小さい順に並べ換えを行なう必要がないから、可変遅延回路が多数存在しても校正動作を短時間に済ませることができる。
【００３０】
また、制御器１２のメモリ１２Ｂに図９に示す誤差Rkと制御信号CCi をｋと対応させて格納するためには、k=0 からk=K までに対応する名目遅延最小ステップdsの数Ｋだけアドレスを設ければよい。例えば前述のように可変遅延回路により10psecのステップで０から1nsec まで変化させる場合、K＝100である。従って、多数の可変遅延回路の校正を実行しても全体で使用する記憶領域も小さくできる。  これに対し、従来法では、Ｍビットの制御信号値の全ての値に対し測定したデータをメモリに保持する必要があるので、少なくとも2M-1個のアドレスを必要とする。例えばM=10ビットの制御信号の場合、必要なアドレス数は約1000となる。
【図面の簡単な説明】
【図１】従来の可変遅延回路を示すブロック図。
【図２】従来の可変遅延回路の校正方法を説明するための図。
【図３】校正表を有する変換器が設けられた従来の可変遅延回路の例を説明するためのブロック図。
【図４】従来の可変遅延回路の校正方法による処理例を説明するための表。
【図５】この発明において使用される遅延誤差を説明するための図。
【図６】この発明による可変遅延回路の校正処理手順を説明するためのフロー図。
【図７】この発明により作成される校正表を示す図。
【図８】図５の校正方法による処理例を説明するための表。
【図９】図８の処理により作成された校正表の例を示す図。
【図１０】この発明によるり可変遅延回路の校正方法によって校正動作を実行する制御器を具備した可変遅延回路の実施例を示すブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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