(57)【特許請求の範囲】
【請求項１】
閉じた底部及び底部から上方に延びる側壁を有し、酸素の原子拡散を阻止する第１の導電性バリヤ層と、
閉じた底部及び底部から上方に延びる側壁を有し、第１の導電性バリヤ層の上に形成され、酸素拡散性である一次導電層と、
一次導電層の少なくとも底部の上を延びる第２の拡散バリヤ層と、
第２の拡散バリヤ層及び一次導電層の上を延び、少なくとも１つの金属酸化物により形成された誘電体層と、
誘電体層の上を延びる上部導電層と、
第１の導電性バリヤ層に結合された接点とより成る半導体キャパシタ。
【請求項２】
第１の導電性バリヤ層及び一次導電体層は円筒形である請求項１の半導体キャパシタ。
【請求項３】
一次導電層は、金属層、金属合金層及び導電性金属酸化物層より成る群から選択される請求項１の半導体キャパシタ。
【請求項４】
第１の導電性バリヤ層及び一次導電層は、高融点金属、白金金属群及び貴金属群より成る群から選択した少なくとも１つの金属より成る請求項１の半導体キャパシタ。
【請求項５】
少なくとも１つの金属は金属合金である請求項４の半導体キャパシタ。
【請求項６】
少なくとも１つの金属は導電性金属酸化物である請求項４の半導体キャパシタ。
【請求項７】
一次導電層は、白金、酸化ルテニウム、酸化イリジウム及び白金−ロジウム合金より成る群から選択した物質より成る請求項４の半導体キャパシタ。
【請求項８】
第１及び第２の導電バリヤ層は金属窒化物より成る請求項１の半導体キャパシタ。
【請求項９】
第２の拡散バリヤ層は一次導電層の底部に隣接し、誘電体層は一次導電層の側壁に隣接する請求項１の半導体キャパシタ。
【請求項１０】
第２の拡散バリヤ層は、一次導電層の少なくとも底部への酸素の原子拡散を阻止する物質より成る請求項１の半導体キャパシタ。
【請求項１１】
第２の拡散バリヤ層は、酸化珪素、窒化珪素、酸化窒化珪素及び高融点金属窒化物より成る群から選択した少なくとも１つの物質より成る請求項１の半導体キャパシタ。
【請求項１２】
誘電体層は、ＢａxＳｒ(1-x)ＴｉＯ3、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）ＴｉＯ3、Ｔａ2Ｏ5、ＫＮＯ3及びＬｉＮｂＯ3を含む群から選択した少なくとも１つの誘電材料より成る請求項１の半導体キャパシタ。
【請求項１３】
接点は、ポリシリコン、タングステン、窒化チタン、窒化タングステン、窒化タンタル及びアルミニウムより成る群から選択した物質より成る請求項１の半導体キャパシタ。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、一般的に半導体容器構造の形成に関し、さらに詳細には、拡散バリヤを有する半導体容器型キャパシタ構造の形成及びかかる容器型キャパシタ構造を用いる装置に関する。
【０００２】
【背景】
電子装置の多くは、データを記憶するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のようなメモリデバイスを備えている。典型的なＤＲＡＭは、メモリセルの配列体である。各メモリセルは、セルにデータを記憶だせるキャパシタと、そのデータへのアクセスを制御するトランジスタとを有する。キャパシタは通常、２つの導電性プレートが誘電体層により分離されたものである。キャパシタに蓄えられる電荷はデータビットを表すが、それは高電圧または低電圧の何れかである。書き込みモードの間、データをメモリセルに記憶させ、また読み出しモードの間、メモリセルからデータを読み出すことができる。データは、スイッチング装置として使用されるトランジスタを介して入出力（Ｉ／Ｏ）ラインに結合された、デジットラインと呼ばれる信号ライン上を伝送される。通常、記憶されたデータの各ビットにつき、その真の論理状態がＩ／Ｏライン上に得られ、その相補的論理状態がＩ／Ｏ相補ライン上に得られる。しかしながら、かかるメモリセルはそれぞれ、アクセス用トランジスタを介してデジットライン対の一方のラインだけに結合されている。
【０００３】
メモリセルは、アレイ状構成であり、各セルはそのアレイ内の位置を示すアドレスを有するのが一般的である。アレイは、交差する導電性ラインを有し、メモリセルはラインの交差部分に位置する。セルの読み出しまたは書き込みを行うためには、問題の特定セルを選択、即ちアドレスする必要がある。選択されるセルのアドレスは、ワードラインまたは行デコーダと、デジットラインまたは列デコーダへの入力信号により表される。行デコーダは、ワードラインのアドレスに応答してワードラインを作動する。選択されたワードラインは、そのワードラインと通信関係にある各メモリセルのアクセス用トランジスタを作動する。列デコーダは、デジットラインアドレスに応答してデジットラインの対を選択する。読み出し動作では、選択されたワードラインが所与のワードラインアドレスのアクセス用トランジスタを作動し、選択されたメモリセルの電荷が関連のデジットラインへ送られ、データがデジッドライン対に感知されラッチされる。
【０００４】
ＤＲＡＭのメモリセル密度が増加するにつれて、メモリセル面積及びそれに付随するキャパシタ面積の減少にもかかわらず、十分に高い記憶容量を維持するための挑戦が続いているが、その理由は容量が一般的にプレート面積の関数であるためである。さらに、メモリセル面積をさらに減少させるという目標への挑戦が続いている。
【０００５】
セル容量を増加させる主要な方法として、種々のセル構造によるものがある。かかる方法には、トレンチまたはスタックドキャパシタのような三次元キャパシタが含まれる。スタックドキャパシタ構造の普通のものは、円筒容器型スタックドキャパシタであり、容器構造がキャパシタの底部プレートを形成する。かかる容器構造は、卵形または他の三次元容器のようなほぼ円筒形とは異なる形状のものがある。容器構造にはさらにフィンを組み込んだものもある。
【０００６】
セル容量を増加させる別の方法として、キャパシタの誘電体層に高誘電定数の材料を用いるものがある。２５６メガビット（Ｍｂ）またはそれ以上のメモリに一般的に必要とされる電荷蓄積効率を得るためには、高い誘電定数、通常は５０以上の誘電定数の材料を、キャパシタの底部プレートと上部プレートの間の誘電体層に用いることができる。誘電定数は材料に特有な値であり、一般的に、２つの電極が真空で分離された場合に蓄積可能な電荷量に対する２つの電極間に介在する材料に蓄積可能な電荷量の比率として定義される。
【０００７】
しかしながら、高誘電定数の材料は既存のプロセスに適合しないことが多い。この不適合性は、高誘電定数の材料の付着またはその後のアニーリング工程の間に存在することの多い酸素含有雰囲気の結果である。
【０００８】
上記の理由により、また、本明細書を読んで理解すれば当業者にとって明らかになるであろう他の理由により、改良型容器構造及びかかる構造の形成方法が必要とされている。
【０００９】
【概要】
本発明によると、閉じた底部及び底部から上方に延びる側壁を有し、酸素の原子拡散を阻止する第１の導電性バリヤ層と、閉じた底部及び底部から上方に延びる側壁を有し、第１の導電性バリヤ層の上に形成され、酸素拡散性である一次導電層と、一次導電層の少なくとも底部の上を延びる第２の拡散バリヤ層と、第２の拡散バリヤ層及び一次導電層の上を延び、少なくとも１つの金属酸化物により形成された誘電体層と、誘電体層の上を延びる上部導電層と、第１の導電性バリヤ層に結合された接点とより成る半導体キャパシタが提供される。
【００１３】
本発明のさらに別の実施例は、種々の半導体構造及び方法だけでなく、かかる半導体構造及び方法を利用する装置、デバイス、モジュール及びシステムを包含するものである。
【００１４】
【実施例の説明】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範囲から逸脱することなく構造的、論理的及び電気的な設計変更を行うことができる。以下の説明中の用語「ウェーハ」及び「基板」は、ベースとなる任意の半導体構造を包含するものである。それらの用語は共に、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドーピングを施したまたは施さない半導体、ベースとなる半導体構造により支持された珪素のエピタキシャル層だけでなく当業者によく知られた他の半導体構造を包含すると理解されるべきである。さらに、以下の説明において、「ウェーハ」または「基板」を言及する際、ベースとなる半導体構造には、前のプロセスにより、領域／接合が形成されている場合があり、用語「ウェーハ」または「基板」は、かかる領域／接合を含む下部層を包含するものである。従って、以下の詳細の説明は限定的な意味でとらえるべきでなく、本発明の範囲は頭書の特許請求の範囲によってのみ決定される。
【００１５】
原子拡散の影響
材料の付着またはそれに続くアニーリング工程の間に存在することの多い酸素含有雰囲気は、一部の最新式キャパシタ構造に有害な影響を与えることが判明している。酸素の原子拡散は、キャパシタの底部プレートへの電気的接触用として使用されることの多いポリシリコンのプラグまたは接点に到達することがある。酸素のかかる原子拡散には、二原子酸素（Ｏ2）、オゾン（Ｏ3）、酸素ラジカル（Ｏ’）及び他の酸化化合物またはラジカルの拡散が含まれる。ポリシリコンの他に、有害な酸化を受けやすい接点材料の例には、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮx）、窒化タンタル（ＴａＮ）及びアルミニウム（Ａｌ）が含まれる。
【００１６】
底部プレートを介する原子拡散のような接点の酸素による汚染は、接点と底部プレートとの間の界面に酸化物を生ぜしめることがある。界面の酸化物は、接点と、底部プレートとの間に、キャパシタの底部プレートと上部プレートとの間の容量と直列の容量を発生させる。界面容量はプレート容量に比べて格段に小さいため、界面容量がキャパシタ構造の容量の主要部を占める傾向がある。これを、図１Ａ−１Ｄを参照して説明する。
【００１７】
図１Ａは、容器型キャパシタ１００の断面図である。容器型キャパシタ１００は、導電性底部プレート１５０、誘電体層１６０及び導電性上部プレート１７０を有する。底部プレート１５０への電気的接触は、埋設接点である接点１４０が行う。キャパシタ１００は、絶縁層１３５によりほぼ囲まれている。キャパシタ１００は、図１Ｂの回路図で表すことができる。接点１４０と底部プレート１５０との間に適正な導電接触があると、システム容量Ｃsは、キャパシタ１００の底部プレート１５０と、上部プレート１７０との間の容量１８０にほぼ等しい。
【００１８】
図１Ｃは、接点１４０と、底部プレート１５０との間に界面酸化物層１７５が存在する、図１Ａの容器型キャパシタ１００の断面図である。この場合、キャパシタ１００は、図１Ｄの回路図で表すことができる。図１Ｄに示すように、システム容量Ｃsは、２つの成分、即ち、底部プレート１５０と、頂部プレート１７０との間の容量１８０、Ｃ1と、接点１４０と、底部プレート１５０との間の容量１８５、Ｃ2とを含む。Ｃ1とＣ2の直列容量は、式Ｃs＝（Ｃ1ｘＣ2）／（Ｃ1＋Ｃ2）により決まる。Ｃ2はＣ1と比べると相対的な表面積及び相対的な誘電定数により一般的に格段に小さいため、Ｃ1＋Ｃ2の和はＣ1にほぼ等しく、式Ｃs≒（Ｃ1ｘＣ2）／Ｃ1、即ち、Ｃs≒Ｃ2に分解できる。従って、キャパシタ１００の界面酸化物層１７５の形成により、容器型キャパシタ構造及び誘電体層１６０への高誘電定数材料の使用により得られる容量増加分がなくなる可能性のあることがわかる。
【００１９】
容器型構造
以下の説明を、容器型キャパシタ、特に、ダイナミックメモリデバイスの容器型キャパシタメモリセルの文脈で行う。当業者は、本明細書に述べる半導体容器構造及びそれらの製造方法は、種々の集積回路デバイス及び用途に適用可能なことがわかるであろう。従って、本明細書に述べる半導体容器型構造は実施例には限定されない。
【００２０】
図２は、本発明の一実施例によるメモリデバイスのメモリアレイの一部の一般的構成を示す。メモリアレイは、活性領域２０８の上に形成される容器型キャパシタメモリセル２００を有する。活性領域２０８は、電界隔離領域２１０により分離されている。活性領域２０８及び電界隔離領域２１０は、半導体基板の上に形成される。
【００２１】
メモリセル２００の配列は、ほぼ行列状である。図２は、３つの行２０１Ａ、２０１Ｂ、２０１Ｃの部分を示す。各行２０１の上に形成される別個のデジットライン（図示せず）は、デジットライン接点２０６を介して活性領域２０８に結合されている。さらに、ワードライン２０２、２０４が活性領域２０８に結合されているが、ワードライン２０２は行２０１Ｂの活性領域２０８に、またワードライン２０４は行２０１Ａ、２０１Ｃの活性領域２０８に結合されている。このようにメモリセルに互い違いに結合されたワードライン２０２、２０４は、ほぼメモリアレイの列を画定する。この折れ曲がりビットライン構造は、メモリセル２００の高密度化を達成するために当該技術分野においてよく知られている。
【００２２】
図３Ａ−３Ｌは、図２のメモリデバイスを製造するための一部のプロセスの一実施例を示す。図３Ａ−３Ｌは、種々のプロセス段階における、図２の線Ａ−Ａ’に沿う断面図である。
【００２３】
図３Ａにおいて、基板２０５上には電界隔離領域２１０が形成されている。基板２０５は、Ｐ型シリコン基板のようなシリコン基板でよい。電界隔離領域２１０は、酸化珪素、窒化珪素または酸化窒化珪素のような絶縁材料で一般的に形成される。この実施例の電界隔離流域２１０は、基板表面上に酸化物の実質的に平坦な領域を形成する従来のシリコン局部酸化（ＬＯＣＯＳ）によるなどして二酸化珪素により形成される。活性領域２０８は、基板２０５上の電界隔離領域２１０により覆われない領域である。電界隔離領域２１０の形成は、ゲート誘電体層２１２の前または後に行われる。この実施例のゲート誘電体層２１２は熱成長二酸化珪素であるが、本明細書に述べる他の絶縁材料でもよい。
【００２４】
電界隔離領域２１０及びゲート誘電体層２１２の形成に続いて、当該技術分野でよく知られた方法により、第１の導電性ドーピングによるゲートポリシリコン層２１６、ゲートバリヤ層２１８、ゲート導電体層２２０、ゲートキャップ層２２２及びゲートスペーサ２１４が形成される。ゲートバリヤ層２１８は、窒化チタンまたは窒化タングステンのような窒化金属でよい。ゲート導電体層２２０は任意の導電性材料でよく、ますます金属に近い。ゲートキャップ層２２２は窒化珪素であることが多いが、ゲートスペーサ２１４は一般的に、酸化珪素、窒化珪素及び酸化窒化珪素のような絶縁材料である。上記層は、電界効果トランジスタ（ＦＥＴ）のゲートとしてパターン形成され、ワードライン２０２、２０４となる。ワードライン２０２、２０４の構成は例示的であるにすぎない。さらに別の例として、ワードライン２０２、２０４には、ポリシリコン層の上を延びる高融点金属珪素化物層が含まれる。クロム（Ｃｒ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、バナジウム（Ｖ）及びジルコニウム（Ｚｒ）の高融点金属が普通である。当該技術分野では、他の構成もよく知られている。
【００２５】
基板２０５には、基板の導電性ドーピングによるなどしてソース／ドレイン領域２２８が形成される。ソース／ドレイン領域は、基板２０５とは反対の導電性を有する。Ｐ型基板では、ソース／ドレイン領域２２８はＮ型導電性を有する。かかる導電性ドーピングは、この実施例ではリンまたは砒素をイオン注入することにより行える。通常、ソース／ドレイン領域２２８は、イオン濃度を異なるレベルにするかまたは異なるドーパントイオンを用いて形成される低濃度ドーピング領域２３０を含む。ワードライン２０２、２０４は、周縁接点（図示せず）に結合される。周縁接点はメモリアレイの端部に位置し、外部回路と電気接続される。
【００２６】
上述したようなワードライン２０２、２０４の形成は、本発明の種々の実施例の１つの用途の一例である。他の製造方法及び他の用途も可能であり、恐らく同様に有望である。図示を簡略化するため、また容器型構造の形成に照準を当てるため、後続の図面からは、例えばワードライン及びソース／ドレイン領域の構造に関する参照番号の多くが削除されている。
【００２７】
図３Ｂにおいて、厚い絶縁層２３５は、基板２０５だけでなくワードライン２０２、２０４、電界隔離領域２１０及び活性領域２０８の上に付着されている。絶縁層２３５は、酸化珪素、窒化珪素、及び酸化窒化珪素のような絶縁材料である。１つの実施例の絶縁層２３５は、硼燐珪酸ガラス（ＢＰＳＧ）、硼素及びリンをドープした酸化珪素のようなドーピング済み絶縁材料である。絶縁層２３５は、高さを均一にするために化学的機械研摩（ＣＭＰ）などにより平坦化されている。マスク２３７を、絶縁層２３５上にパターン形成して、メモリセル２００の場所を画定する。
【００２８】
図３Ｃにおいて、パターン状マスク２３７により露出された絶縁層２３５の部分が除去された後、マスク２３７が取り除かれている。絶縁層２３５のそれらの部分は、エッチングまたは当該技術分野で知られた他の適当な除去方法により取り除くことができる。除去方法は、一般的に、除去すべき層の構成材料だけでなく保持すべき周りの層により異なる。絶縁層２３５のパターン形成により、基板２０５の露出部分上の底部及び絶縁層２３５により画定される側壁を有する開口が形成される。
【００２９】
図３Ｄにおいて、ドープしたポリシリコンの層は、活性領域２０８の露出部分及び絶縁層２３５の頂部の上に形成されるが、これが接点層２４０となる。接点層２４０は、図３Ｄに示すように、ポリシリコンを制御した態様で付着させることにより形成可能である。別法として、ブランケット付着したポリシリコンをエッチバックして、活性領域２０８の露出表面上のワードライン２０２と２０４の間にポリシリコンの層を残すことにより、接点層２４０を形成できる。別法として、接点層２４０を、反応性導電材料で構成して、後の処理ステップの雰囲気と反応できるようにすることもできる。さらに別の実施例において、接点層２４０の反応性導電材料は酸素と反応可能、即ち酸化可能である。さらに別の実施例の接点層２４０は、タングステン、窒化チタン、窒化タングステン、窒化タンタルまたはアルミニウムで形成される。
【００３０】
図３Ｅにおいて、絶縁層２３５上の接点層２４０の部分は、ワードライン２０２と２０４との間に接点２４０を形成するために除去されている。第１の導電性バリヤ層２４５は、接点２４０及び絶縁層２３５上に形成されている。１つの実施例において、第１の導電性バリヤ層２４５は、金属窒化物のような導電性バリヤ材料である。金属窒化物は、窒化チタンまたは窒化タングステンのような二成分系、または窒化チタンアルミニウムのような三またはそれよりも多い成分系でよい。導電性バリヤ材料は、接点２４０への原子拡散、特に酸素の原子拡散を制限するように作用する。第１の導電性バリヤ層はさらに、接点２４０からの原子拡散、例えば、ポリシリコンの接点からそれに続く層への珪素の原子拡散を制限するように作用する。さらに、導電性バリヤ材料は、接点２４０への後続層の接着性を改善するように作用する。
【００３１】
さらに別の実施例において、第１の導電性バリヤ層２４５は、金属成分の濃度が高い金属窒化物である。即ち、それは金属窒化物を形成するに必要な化学量論量を超えた濃度の金属成分を含む。一例として、第１の導電性バリヤ層２４５はチタン濃度の高い窒化チタン材料でよい。メモリデバイスを後でアニーリングすると、余剰のチタンが接点２４０と反応する。ポリシリコンの接点２４０の場合、かかる反応により、接点２４０と第１の導電性バリヤ層２４５との間に珪化チタンの界面が形成され、接点２４０と第１の導電性バリヤ層２４５との間の電気接続が改善される。別法として、かかる金属珪化物の界面を、金属イオンをポリシリコンの接点２４０に注入し、接点２４０の上面上に金属濃度の高い領域を形成することにより、形成できる。再び、メモリデバイスを後でアニーリングすると、接点２４０と第１の導電性バリヤ層２４５との間に金属珪化物の界面が形成される。１つの実施例において、金属珪化物界面の形成には高融点金属珪化物の形成が含まれる。別の実施例では、ポリシリコンの接点２４０上にルテニウムを付着させて、接点２４０の上面上にルテニウム層を形成される。この実施例においてメモリデバイスを後でアニーリングすると、接点２４０の上面上に珪化ルテニウム（ＲｅＳｉx）の界面が形成される。
【００３２】
図３Ｆでは、一次導電層２５０が第１の導電性バリヤ層２４５上に形成されている。一次導電層２５０は、任意の導電材料である。１つの実施例のこの一次導電層２５０は、少なくとも１つの金属層を含む。別の実施例の金属層は、高融点金属層である。さらに別の実施例の一次導電層２５０は、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ロジウム（Ｒｈ）及びルテニウム（Ｒｕ）を含む白金金属群の金属を含む。さらに別の実施例の一次導電層２５０は、レニウム（Ｒｅ）、ルテニウム、ロジウム、パラジウム、銀（Ａｇ）、オスミウム、イリジウム、白金及び金（Ａｕ）を含む貴金属群の金属を含む。さらに別の実施例の一次導電層２５０は、白金である。１つの実施例の一次導電層２５０は、導電性金属酸化物を含む。別の実施例の一次導電層２５０は、金属合金を含む。さらに別の実施例の一次導電層２５０は、酸化ルテニウム（ＲｕＯx）含む。さらに別の実施例の一次導電層２５０は、酸化イリジウム（ＩｒＯx）を含む。さらに別の実施例の一次導電層２５０は、白金−ロジウム合金（Ｐｔ−Ｒｈ）である。
【００３３】
一次導電層２５０は、コリメートスパッタリング、化学的蒸着（ＣＶＤ）または他の付着法のような任意の方法で形成可能である。一次導電層２５０及び第１の導電性バリヤ層２４５は、協働してキャパシタの底部導電層またはプレートを形成する。底部導電層は、閉じた底部と、閉じた底部から上方に延びる側壁とを有する。第１の導電性バリヤ層２４５を用いず、一次導電層２５０を接点２４０に隣接させる場合、メモリデバイスを後でアニーリングすると、一次導電層２５０と接点２４０とが反応して、界面層が形成される。一例として、一次導電層２５０が高融点金属を含み、接点２４０がポリシリコンを含む場合、その後のアニーリングにより、一次導電層２５０と接点２４０との間に高融点金属珪化物の界面が生じる。かかる金属珪化物の界面層は、接点２４０への電気的抵抗を減少させるという利点を有することが多い。
【００３４】
図３Ｇにおいて、第２の拡散バリヤ層２５５は、この実施例では一次導電層２５０と第１の導電性バリヤ層２４５を含む底部導電層の上に形成されている。第２の拡散バリヤ層２５５は、一次導電層２５０または底部導電層の少なくとも一部への、酸素の原子拡散のような原子拡散を阻止する物質を含んでいる。従って、第２の拡散バリヤ層２５５は、接点２４０への原子拡散を阻止する。原子拡散の阻止により拡散する種の移動が妨げられるが、かかる原子拡散を完全に無くする必要はない。１つの実施例において、この第２の拡散バリヤ層２５５はシリコンより成る。この実施例において、第２の拡散バリヤ層２５５の少なくとも一部が後で二酸化珪素、窒化珪素または酸化窒化珪素に変わると、適当な酸素拡散バリヤ特性が得られる。別の実施例において、拡散バリヤ層２５５は、直接付着によるような二酸化珪素より成る。この実施例の二酸化珪素の一部は、後述するように、後で酸化窒化珪素に変わる。さらに別の実施例では、拡散バリヤ層２５５はチタンより成る。この実施例において、拡散バリヤ層２５５の少なくとも一部が窒化チタンに後で変化すると、適当な酸素拡散バリヤ特性が得られる。さらに別の実施例において、第２の拡散バリヤ層２５５は、直接付着によるような窒化チタンより成る。さらに別の実施例の第２の拡散バリヤ層２５５は、高融点金属（少なくとも一部が後で高融点金属窒化物に変換される）または高融点金属窒化物より成る。第２の拡散バリヤ層２５５は、コリメートスパッタリング、化学的蒸着または付着法により付着可能である。第２の拡散バリヤ層２５５はさらに、一次導電層２５０の上面または底部の上に選択的に付着されるため、一次導電層２５０の側壁部分が少なくとも一部露出する。選択的付着は、基板面に関しほぼ直角にスパッタリング材料を入射させるコリメートスパッタリングのような方法より実行可能である。
【００３５】
１つの実施例において、一次導電層２５０の上面及び側壁部分上の第２の拡散バリヤ層２５５の部分が除去されるため、図３Ｈに示すように、一次導電層２５０の一部、例えば側壁部分が露出して、一次導電層２５０の底部を覆う第２の拡散バリヤ層２５５が残る。一例として、第２の拡散バリヤ層２５５の部分は、メモリデバイスを酸浴に浸すと除去できる。適当な酸浴の一例として、ＨＦ１部に対してがＨ2Ｏが約３００部の範囲のＨＦ水溶液がある。適当な酸浴の別の例として、ＨＦ１０部に対してＨ2Ｏが約１００部のＨＦ水溶液がある。ＨＦを含む酸浴は、二酸化珪素または窒化珪素を含む層の除去に特に適している。適当な酸浴の別の例として、ＨＮＯ3水溶液がある。ＨＮＯ3を含む酸浴は、珪素を含む層の除去に特に適している。適当な酸浴のさらに別の例として、Ｈ2ＳＯ4及びＨＣｌの水溶液がある。これらの水溶液は、チタンを含む層の除去に特に適している。酸浴または溶剤は、選択的除去が可能なように使用する特定の構成材料に合わせて選択する。
【００３６】
別の例として、第２の拡散バリヤ層２５５の一部は、イオン軌道に角度を持たせた反応性イオンエッチング（ＲＩＥ）プロセスのような選択的エッチング法により除去可能である。第２の拡散バリヤ層２５５を一次導電層２５０の上面及び底部の上を延びるように選択的に付着させる実施例では、化学的機械研摩（ＣＭＰ）により第２の拡散バリヤ層２５５の上面部分を除去して、図３Ｈに実質的に示すような第２の拡散バリヤ層２５５が形成されるようにする。さらに別の実施例では、第２の拡散バリヤ層２５５を一次導電層２５０の上面及び側壁上に維持する。さらに別の実施例では、第２の拡散バリヤ層２５５をアンモニアのような窒素含有雰囲気中でアニーリングすることにより、第２の拡散バリヤ層２５５の少なくとも一部を窒化珪素（第２の拡散バリヤ層２５５が珪素を含む場合）、酸化窒化珪素（酸化バリヤ層２５５が酸化珪素を含む場合）または高融点金属窒化物（第２の拡散バリヤ層２５５が例えばチタンのような高融点金属を含む場合）に変換する。図３Ｉにおいて、第２の拡散バリヤ層２５５と一次導電層２５０の上には、誘電体層２６０が形成されている。図３Ｉに示すように、この誘電体層２６０は、一次導電層２５０の側壁部分、または拡散バリヤ層２５５により露出された一次導電層２５０の残りの部分に隣接する。誘電体層２６０はさらに、一次導電層２５０の底部の上にある第２の拡散バリヤ層２５５に隣接する。誘電体層２６０は、第２の拡散バリヤ層２５５が一次導電層２５０の底部及び側壁部分を覆う、即ち、一次導電層２５０の如何なる部分も第２の拡散バリヤ層２５５により露出されない実施例では、第２の拡散バリヤ層２５５だけに隣接するようにしてもよい。
【００３７】
１つの実施例において、誘電体層２６０は、高誘電定数を有する誘電材料を含む。別の実施例の誘電体層２６０は、誘電定数が約７より大きい誘電材料を含む。さらに別の実施例の誘電体層２６０は、誘電定数は約５０より大きい誘電材料を含む。さらに別の実施例の誘電体層２６０は、少なくとも１つの金属酸化物誘電材料を含む。さらに別の実施例の誘電体層２６０は、ＢａxＳｒ(1-x)ＴｉＯ3［ＢＳＴ；0<x<1］、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3［ＰＺＴ］、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3［ＰＬＺＴ］、（Ｐｂ，Ｌａ）ＴｉＯ3［ＰＬＴ］、Ｔａ2Ｏ5、ＫＮＯ3またはＬｉＮｂＯ3のような少なくとも１つの誘電材料を含む。 これらの金属酸化物の誘電定数は一般的に５０より高く、ＤＲＡＭの２５６キロビット乃至６４メガビット世代にしばしば使用されている標準のＳｉ3Ｎ4、ＳｉＯ2／Ｓｉ3Ｎ4、Ｓｉ3Ｎ4／ＳｉＯ2またはＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2複合薄膜にとって代わると考えられる。比較すると、Ｓｉ3Ｎ4とＳｉＯ2／Ｓｉ3Ｎ4の複合薄膜は一般的に、その誘電定数が約７またはそれ以下である。さらに別の実施例の誘電体層２６０は、ＢＳＴ（チタン酸バリウムストロンチウム）を含む。ＢＳＴは、ＲＦマグネトロンスパッタリング、化学的蒸着（ＣＶＤ）または他の適当な付着法により、約３０乃至３００ｎｍの範囲の厚さに付着される。誘電体層２６０は、二原子酸素及び／またはオゾンを含む雰囲気のような酸素含有雰囲気中で、約２００乃至８００℃の範囲の温度でアニーリングされる。実際の酸素含有雰囲気、酸素濃度及び温度は、付着される特定の誘電体により異なるであろう。これらのパラメータの差は当業者によく知られている。酸素含有雰囲気中で誘電体層２６０をアニーリングすると、第２の拡散バリヤ層２５５の少なくとも一部が二酸化珪素（拡散バリヤ層２５５がケイ素を含む場合）、酸化窒化珪素（第２の拡散バリヤ層２５５が窒化珪素を含む場合）または高融点金属酸化物（第２の拡散バリヤ層２５５が耐火金属を含む場合）に変換される。
【００３８】
高温アニーリングの間、接点２４０は一般的に酸化しないが、その理由は、第２の拡散バリヤ層２５５及び第１の導電性バリヤ層２４５により酸素含有雰囲気また酸素の原子拡散から接点が保護されるからである。酸化しないように保護されるため、接点２４０は界面酸化物を形成する可能性が低い。従って、接点２４０の一部が酸化される方法に比べると、容量が事実上増加する。
【００３９】
第２の拡散バリヤ層２５５は、誘電体層２６０により生じる容量と並列の容量を発生させる。従って、第２の拡散バリヤ層２５５により生じる容量は、誘電体層２６０により生じる容量に加算される。このように、第２の拡散バリヤ層２５５は界面酸化物の形成を阻止するが、その際、図１Ｃ−１Ｄを参照して説明したような有害な影響を容量に与えない。
【００４０】
図３Ｊにおいて、上部導電層２７０は、キャパシタの上部導電層またはプレートを形成するように付着されている。上部導電層２７０は、任意の導電材料より成る。１つの実施例において、この上部導電層２７０はドーピングを施されたポリシリコン層である。別の実施例の上部導電層２７０は、導電性金属酸化物層である。さらに別の実施例の上部導電層２７０は、酸化ルテニウムである。さらに別の実施例の上部導電層２７０は、酸化イリジウムである。その後、層２４５乃至２７０は、当該技術分野でよく知られた方法でパターン化され、図３Ｋに示すようなメモリセル２００が形成される。絶縁層２３５は、図３Ｌに示すように、絶縁材料をさらに付着させるなどして延長され、その後、デジットライン（図示せず）への接続のためにデジットライン接点２０６が形成される。各メモリセル２００へのアクセスは、当該技術分野でよく知られているように、その関連のワードライン２０２を作動し、デジットライン接点２０６を介してメモリセル２００上の蓄積電荷を感知することにより制御される。
【００４１】
上述したような拡散バリヤ層を使用するため、このようにして形成したキャパシタには、底部プレートと接点との間に界面酸化物が形成される傾向が低い。拡散バリヤ層により導入される容量変化は、界面酸化物のような直列でなく、並列の関係である。図４Ａは、第２の拡散バリヤ層を用いる容器型キャパシタ３００の断面図である。容器型キャパシタ３００は、導電性底部プレート３５０、第２の拡散バリヤ層３５５、誘電体層３６０及び導電性上部プレート３７０を有する。底部プレート３５０への電気的接触は、埋設接点としての接点３４０により行われる。キャパシタ３００は、絶縁層３３５によりほぼ囲まれている。キャパシタ３００は、図４Ｂの回路図で表すことができる。接点３４０と底部プレート３５０との間に適当な導電接触があると、システム容量Ｃsは２つの成分、即ち、底部プレート３５０の側壁と上部プレート３７０との間の容量３８０、Ｃ1と、底部プレート３５０の底部と上部プレート３７０との間の容量３８５、Ｃ2とを有する。Ｃ1とＣ2の並列容量は、式Ｃs＝Ｃ1＋Ｃ2により決まる。誘電体層３６０と拡散バリヤ層３５５の相対的な表面積及び相対的な誘電定数によりＣ2はＣ1より格段に小さいため、和Ｃ1＋Ｃ2はＣ1とほぼ等しく、分解すると式Ｃs≒Ｃ1になる。従って、拡散バリヤ層の形成により、システム容量に実質的な影響を与えることなく界面酸化物の形成からの保護を可能にすることがわかる。
【００４２】
メモリデバイス
図５は、本発明の一実施例によるメモリデバイスの単純化ブロック図である。メモリデバイス５００は、メモリセルのアレイ５０２、アドレスデコーダ５０４、行アクセス回路５０６、列アクセス回路５０８、制御回路５１０及び入出力回路５１２を有する。メモリは、メモリアクセスのために外部のマイクロプロセッサ５１４またはメモリコントローラに結合可能である。メモリは、プロセッサー５１４から、ＷＥ＊、ＲＡＳ＊、ＣＡＳ＊信号のような制御信号を受ける。メモリはデータの記憶に使用され、データはＩ／Ｏラインを介してアクセスされる。当業者は、さらに別の回路または制御信号を用いることが可能であり、図５のメモリデバイスは本発明に照準を当てるために単純化されたものであることがわかるであろう。メモリセルの少なくとも１つは、本発明による容器型キャパシタを有する。
【００４３】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の上記説明は、メモリの一般的な理解に資するためであり、ＤＲＡＭの全要素の特徴を完全に説明するものではないことがわかるであろう。さらに、本発明は、任意サイズまたはタイプのメモリ回路に同様に適用可能であり、上述したＤＲＡＭに限定されるものではない。他のタイプのデバイスには、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）またはフラッシュメモリが含まれる。さらに、ＤＲＡＭは普通、ＳＧＲＡＭ（シンクロナス・グラフィックス・ランダム・アクセス・メモリ）と呼ばれる同期ＤＲＡＭ、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）、ＳＤＲＡＭ  ＩＩ、ＤＤＲ  ＳＤＲＡＭ（ダブル・データ・レート・ＳＤＲＡＭ）だけでなくシンクリンクまたはラムバスＤＲＡＭや他の進化途上のＤＲＡＭ技術が含まれる。
【００４４】
当業者であればわかるように、上述したタイプのメモリデバイスは、種々の半導体デバイスを含む集積回路として一般的に製造される。集積回路は、基板により支持されている。集積回路は、各基板上で多数回繰り返されるパターンを有するのが普通である。当該技術分野でよく知られているように、基板はさらに集積回路をダイに分離するための処理を施される。
【００４５】
半導体のダイ
図６を参照して、１つの実施例における半導体のダイ７１０はウェーハ７００から製造される。ダイは、基板上において通常は矩形の個別パターンを有し、特定の機能を実行するための回路または集積回路デバイスを含んでいる。集積回路デバイスのうちの少なくとも１つは、本発明による容器型構造または容器型キャパシタである。半導体ウェーハは通常、同一機能のダイが繰り返されるパターンを有する。ダイ７１０は、上述したように本発明のメモリデバイスの回路を有する。ダイ７１０はさらに、多数の機能を有するモノリシックプロセッサのような複雑なデバイスに拡張するためのさらに別の回路を含んでもよい。ダイ７１０は通常、保護ケーシング（図示せず）内に実装され、単方向または双方向の通信及び制御のためにダイの回路にアクセスするためのリード線がそのケースから延びる（図示せず）。
【００４６】
回路モジュール
図７に示すように、２またはその以上のダイ７１０を、保護ケーシング内で、またはそれを用いずに、組み合わせて回路モジュール８００にすることにより、個々のダイ７１０の機能を増加または拡張することができる。回路モジュール８００は、種々の機能を表すダイ７１０の組み合わせ、または同一機能を含むダイの組み合わせでよい。回路モジュール８００の１またはそれ以上のダイ７１０は、少なくとも１つの本発明による容器型構造または容器型キャパシタを含む。
【００４７】
回路モジュールのいくつかの例には、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール及び特定用途モジュールを含むものがあり、またマルチレイヤー・マルチチップモジュールを含むものがある。回路モジュール８００は、クロック、テレビジョン、セル電話、パソコン、自動車、工業的制御システム、航空機及びその他の種々の電子システムの１コンポーネントである。回路モジュール８００は、ダイ７１０と結合されて単方向または双方向の通信または制御を可能にする種々のリード線８１０を有する。
【００４８】
図８は、メモリモジュール９００のような回路モジュールの一実施例である。メモリモジュール９００は、支持体９１５上に収納される多数のメモリデバイス９１０を含み、その数は所望のバス幅及び所望のパリティにより異なる。メモリモジュール９００は、コマンドリンク９２０上に外部コントローラ（図示せず）からのコマンド信号を受け、データリンク９３０上にデータ入力及びデータ出力を与える。コマンドリンク９２０及びデータリンク９３０は、支持体９１５から延びるリード線９４０に接続されている。リード線９４０は概念を示すものであり、図８に示す位置に限定されない。
【００４９】
電子システム
図９は、１またはそれ以上の回路モジュール８００を有する電子システム１０００を示す。電子システム１０００は、一般的に、ユーザインターフェイス１０１０を有する。ユーザインターフェイス１０１０は、電子システム１０００のユーザが電子システム１０００を制御し、その結果を観察するための何らかの手段を提供する。ユーザインターフェイス１０１０のいくつかの例として、パソコンのキーボード、ポインティングデバイス、モニタまたはプリンタ、ラジオの同調ダイアル、ディスプレイまたはスピーカ、自動車の点火スイッチ、ゲージまたはガスペタル、自動出納装置のカードリーダ、キーパッド、ディスプレイまたは現金引出し装置がある。ユーザインターフェイス１０１０はさらに、電子システム１０００に設けられるアクセスポートを有する。アクセスポートは、電子システムを、前に例示したよりより実体的なユーザインターフェイスに接続するために使用される。１またはそれ以上の回路モジュール８００は、ユーザインターフェイス１０１０からの入力またはユーザインターフェイスへの出力もしくは電子システム１０００に予めプログラムされたあるいは他の態様で提供された他の情報を操作、制御または差し向けるプロセッサの場合がある。上述の例から明らかなように、電子システム１０００は、回路モジュール８００及びユーザインターフェイス１０１０とは別に、ある特定の機械的コンポーネント（図示せず）を有するのが一般的である。電子システム１０００の１またはそれ以上の回路モジュール８００は、単一の集積回路で置き換え可能であることがわかる。さらに、電子システム１０００は、大型電子システムの一部である場合もある。
【００５０】
図１０は、メモリシステム１１００のような電子システムの一実施例である。メモリシステム１１００は、１またはそれ以上のメモリモジュール９００と、メモリコントローラ１１１０とを有する。メモリコントローラ１１１０は、メモリシステム１１００と、外部システムバス１１２０との間の双方向インターフェイスを提供し、制御する。メモリシステム１１００は、外部バス１１２０からのコマンド信号を受け、それをコマンドリンク１１３０を介して１またはそれ以上のメモリモジュール９００へ転送する。メモリシステム１１００は、１またはそれ以上のメモリモジュール９００と、外部システムバス１１２０との間のデータリンク１１４０によりデータ入力及びデータ出力を可能にする。
【００５１】
図１１は、コンピュータシステム１２００のような電子システムのさらに別の実施例である。コンピュータシステム１２００は、コンピュータユニット１２０５内に収容されたプロセッサ１２１０及びメモリシステム１１００を有する。コンピュータシステム１２００は、別の電子システム、即ちサブコンポーネントとしてのメモリシステム１１００を含む電子システムの一例にすぎない。コンピュータシステム１２００は、オプションとして、インターフェイスコンポーネントを有する。図１１には、キーボード１２２０、ポインティングデバイス１２３０、モニタ１２４０、プリンタ１２５０及び大型記憶装置１２６０が示されている。モデム、デバイスドライバカード、さらに別の記憶デバイス等のような他のコンポーネントを、コンピュータシステム１２００と併用可能なことがわかる。さらに、コンピュータシステム１２００のプロセッサ１２１０及びメモリシステム１１００は、単一の集積回路上に組み込み可能であることがわかる。かかる単一の実装処理ユニットは、プロセッサとメモリ回路との間の通信時間を短縮する。
【００５２】
結論
容器型キャパシタは特に、高誘電定数の酸化物含有材料の場合、酸化雰囲気に曝されることがある。酸化雰囲気は、酸素をキャパシタの底部プレートを介してその電気接点へ拡散させる可能性がある。底部プレートとの接点部分が、ポリシリコンのプラグ接点の場合のように酸化可能である場合、酸素の原子拡散により、接点と底部プレートとの間に界面酸化物が形成される。この界面酸化物は、キャパシタ構造の総容量またはシステム容量を支配できる。本発明の種々の実施例は、酸素の原子拡散を阻止して、界面酸化物が形成される危険性を減少する構造及び方法を提供する。
【００５３】
本発明をメモリセル用の容器型キャパシタの形成について図示説明したが、同じ処理法により、他の用途のための他の容器型キャパシタだけでなく他の容器型半導体構造の形成に使用できることが明らかである。一例として、上述した本発明の方法により形成されるキャパシタは、実装集積回路チップのリードインピーダンスの減少に使用されるオン・チップ・キャパシタとして使用できる。さらに、本発明の種々の実施例を酸素の原子拡散の阻止に関連して特に説明したが、上述の方法及び構造を用い、拡散バリヤ層の材料を適当に選択すると、他の化学種の原子拡散を阻止することができる。
【００５４】
特定の実施例につき図示説明したが、当業者は、図示の特定実施例の代わりに同一目的を達成すると思われる任意の構成を使用可能なことがわかるであろう。本発明の多数の変形例及び設計変更は、当業者にとって明らかであろう。一例として、他の付着または除去プロセスだけでなく、他の材料及び形状を本発明に関連して用いることができる。
【００５５】
従って、本発明は任意の変形例及び設計変更を包含するものと意図されている。本発明は頭書の特許請求の範囲及びその均等物によってのみ限定されると意図されている。
【図面の簡単な説明】
【図１Ａ】  図１Ａは、容器型キャパシタの断面図である。
【図１Ｂ】  図１Ｂは、図１Ａの容器型キャパシタの回路図である。
【図１Ｃ】  図１Ｃは、底面プレートのところに界面酸化物を有する図１Ａの容器型キャパシタの断面図である。
【図１Ｄ】  図１Ｄは、図１Ｃの容器型キャパシタの回路図である。
【図２】  図２は、メモリデバイスのメモリアレイの一実施例の一部の構成を示す立面図である。
【図３Ａ】  図３Ａは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｂ】  図３Ｂは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｃ】  図３Ｃは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｄ】  図３Ｄは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｅ】  図３Ｅは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｆ】  図３Ｆは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｇ】  図３Ｇは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｈ】  図３Ｈは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｉ】  図３Ｉは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｊ】  図３Ｊは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｋ】  図３Ｋは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図３Ｌ】  図３Ｌは、１つの処理段階における図２のメモリデバイスの一部を示す断面図である。
【図４Ａ】  図４Ａは、容器型キャパシタの断面図である。
【図４Ｂ】  図４Ｂは、図４Ａの容器型キャパシタの回路図である。
【図５】  図５は、集積回路メモリデバイスの一実施例を示すブロック図である。
【図６】  図６は、半導体のダイを含むウェーハの一実施例を示す立面図である。
【図７】  図７は、例示的な回路モジュールの一実施例のブロック図である。
【図８】  図８は、メモリモジュールの一実施例のブロック図である。
【図９】  図９は、電子システムの一実施例のブロック図である。
【図１０】  図１０は、メモリシステムの一実施例のブロック図である。
【図１１】  図１１は、コンピュータシステムの一実施例のブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３Ａ】
0003962255.tif 000007
【図３Ｂ】
0003962255.tif 000008
【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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