(57)【特許請求の範囲】
【請求項１】
多重解像度画像装置であって：
行列状に配置された能動ピクセルセルの焦点面アレイであって、前記各セルが、（１）入射された放射物を画像信号に変換する感光素子と、（２）トランジスタと、（３）前記画像信号の出力とを含む、焦点面アレイと；
前記セルに連結され、ある時に１つ以上のセル列を読出し用に選択する列選択回路と；
前記セルに連結され、ある時に１つのセル行を読出し用に選択する行選択回路と；
列並列構成で前記各セルに連結された多重解像度回路であって、（１）前記行選択回路および前記列選択回路によって読出し用に選択された１つ以上のセルグループ内の各セルからの画像信号出力を結合して、前記各グループの列平均を形成する列平均回路と、（２）前記行選択回路によって選択された一連の行にわたって前記各グループの前記列平均を順次結合し、それによって前記アレイ内の連続ブロックに各々対応する１つ以上のブロック平均信号を形成する行平均回路とを備える多重解像度回路と；
前記連続ブロック内のセル数を変更して、異なる出力画像解像度を発生する手段と；
を備え、
前記焦点面アレイのセルによる前記画像信号出力が不連続な画像読出しの連続であり、各読出しが異なる時に前記焦点面アレイによって捕捉される画像シーンを表し、
前記列平均回路および前記行平均回路が更に：
所定回数の順次画像読出しで発生されるブロック平均を結合して平均し、時間的ブロック平均を発生する手段と；
前記時間的ブロック平均を表す信号を出力する手段とを備える、
多重解像度画像装置。
【請求項２】
前記各セルが前記感光素子に隣接した電荷結合素子セクションを含み、前記電荷結合素子セクションが、検出ノードと、前記感光素子から前記検出ノードへ電荷を転送して、前記焦点面アレイによって受け取られた画像シーンを示す画像信号出力を発生する電荷結合ステージとを有する、
請求項１の画像装置。
【請求項３】
前記多重解像度回路が、前記アレイ内のひとつを超えるブロックに関連する画像信号を処理するよう動作する素子を含む、
請求項１の画像装置。
【請求項４】
前記多重解像度回路が、前記アレイのひとつの行内の少なくとも２つのセルへ同時に接続されることが可能である、
請求項１の画像装置。
【請求項５】
前記各セル内の前記感光素子がホトダイオードを備える、
請求項１の画像装置。
【請求項６】
前記各セルが：
基板上にあり、ホト生成される電荷を前記基板の下地部分に累積させるホトゲートと；
前記ホトゲートに隣接して前記基板上に形成される電荷結合素子セクションであって、検出ノードと、前記基板の前記下地部分から前記検出ノードへ電荷を転送できる少なくとも１つの電荷結合素子ステージとを有し、それによって、転送された電荷の量を表す検出ノードポテンシャルを生成して、前記検出ノードからの画像信号出力を発生する電荷結合素子セクションと；
定期的に前記検出ノードのポテンシャルを所定ポテンシャルにリセットして、前記検出ノードからのリセット信号を発生する手段と；を備える、
請求項１の画像装置。
【請求項７】
前記多重解像度回路が更に、前記ブロックを形成するセルからの前記リセット信号を結合して平均し、ブロックリセット平均を発生する手段を備える、
請求項６の画像装置。
【請求項８】
前記多重解像度回路が：
ブロック平均とブロックリセット平均とを差分比較して、差分ブロック平均を発生する手段と；
前記差分ブロック平均を表す信号を出力する手段を備える、
請求項７の画像装置。
【請求項９】
前記多重解像度回路が：
前記能動セル列にそれぞれ連結された第１列のコンデンサと；
前記第１列のコンデンサ同士を相互接続し、前記第１列のコンデンサを前記能動セル列に連結して、前記連続ブロック内のセル列の列平均を発生する第１セットのスイッチと；
前記第１列のコンデンサにそれぞれ連結された第２列のコンデンサと；
前記第２列のコンデンサ同士を相互接続し、前記第１列のコンデンサを前記第２列のコンデンサに連結して、前記連続ブロック内のセル行の行平均を発生するスイッチのセットとを含む、
請求項１の画像装置。
【請求項１０】
各セル内の前記感光素子がホトダイオードであり、各セルが：
前記基板内に形成されるフローティングディフュージョンと；
前記フローティングディフュージョンに接続されるピクセル読出し回路手段と；
前記フローティングディフュージョンノードと前記ホトダイオードとの間で前記基板の上に重なる転送ゲートとを含む、
請求項１の画像装置。
【請求項１１】
前記多重解像度回路が前記アレイ内で１つを超えるブロックを形成でき、前記各ブロックが任意の所定の形とサイズである、
請求項１０の画像装置。
【請求項１２】
前記多重解像度回路が：
コンデンサと積分器とを各々有し、前記能動セル列にそれぞれ連結されたスイッチ付きコンデンサ積分器の列と；
前記スイッチ付きコンデンサ積分器の列を相互接続して隣接した２列間のキャパシタンスを切り換えるとともに、前記スイッチコンデンサ積分器の列を前記能動セル列に連結して前記連続ブロック内のセルのブロック平均を発生するスイッチのセットとを含む、
請求項１の画像装置。
【請求項１３】
多重解像度画像装置であって：
半導体基板上にモノリシック構造に形成され、互いに行列状に配置された能動ピクセルセルの焦点面アレイであって、前記各セルが、画像シーンに反応して電荷を発生するよう動作可能な感光素子と、前記感光素子に隣接した電荷結合素子セクションであって、検出ノードと、前記感光素子から前記検出ノードへ電荷を転送する電荷結合ステージとを有する電荷結合素子セクションと、前記検出ノードに接続され、前記画像シーンを示す画像信号出力を発生する少なくとも１つの出力トランジスタを有するよう構成された読出し回路とを含む、焦点面アレイと；
前記基板上に形成され、前記アレイ内の連続ブロックを形成する各セルグループからの画像信号出力を処理するため各セルに接続可能であり、前記連続ブロック内のセル数を変更して、異なる出力解像度を発生するよう動作可能な多重解像度回路であって、前記アレイの一行内の少なくとも２つのセルに同時に接続可能な多重解像度回路と：
前記アレイの前記行内の所定数の順次セルからの画像信号出力を結合して平均するよう動作する列平均素子であって、前記所定数の順次セルがセルのブロックの一行を構成し、前記結合して平均をとることで前記ブロックの前記行の平均を生じる、列平均素子と；
（１）前記列平均素子から前記セルのブロックの順次行の平均を受け取って貯蔵するよう動作可能なストレージ素子と、（２）前記貯蔵された平均を結合して平均することによう動作可能で、それによってブロック平均を発生する処理素子とを備える行平均素子とを備え、
前記焦点面アレイのセルによる前記画像信号出力が不連続な画像読出しの連続であり、各読出しが異なる時に前記焦点面アレイによって捕捉される画像シーンを表し、前記多重解像度回路が更に：
時間的平均素子を備え、前記時間的平均素子が、
前記行平均素子からのブロック平均を、各順次画像読出しの後に受け取って貯蔵するよう構成および接続されたストレージユニットと、
所定回数の画像読出しの前記貯蔵されたブロック平均を結合して平均するよう構成および接続され、それによって時間的ブロック平均を発生する時間的ブロック平均ユニットとを備える、
多重解像度画像装置。
【発明の詳細な説明】
【０００１】
発明の起源
本願に記載の発明は、ＮＡＳＡとの契約に基づいた研究を行ってなされた発明であり、契約当事者が所有権を保持することを選択した一般法９６−５１７（合衆国法典第３５巻２０２条）の規定に基づいている。
【０００２】
関連する出願
本発明は、米国特許出願番号−−−−−の部分継続出願であり、同出願は、Eric R. Fossum他によるピクセル内電荷転送を有する能動ピクセルセンサと名付けられて１９９４年１月２８日に提出された０８／１８８，０３２の継続であり、現譲受人に譲渡されたものである。また、本発明は、１９９６年１月２６日に提出された仮出願番号６０／０１０，３０５、及び１９９６年３月２０日に提出された仮出願番号６０／０１３，７００からの優先権を主張している。
【０００３】
発明の利用分野
本発明は、半導体画像装置に関する。更に具体的には、本発明はＣＭＯＳと両立するプロセスを用いて製造されるシリコン画像装置、及びそのようなシステムに使用される特定の改良された技法に関する。
【０００４】
発明の背景と要約
多くの半導体が画像を表す信号を得るのに使用可能である。荷電結合素子（ＣＣＤ）、ホトダイオードアレイ、電荷注入デバイス及びハイブリッド型焦点面アレイは、かなり一般的に使用されている装置の一部である。ＣＣＤは充分に発達した技術であるので、しばしば使用され、大きいフォーマット及び非常に小さいピクセルサイズが可能であり、またビンニング及びタイムディレイ集積のようなノイズが低減された電荷領域を可能とする。
【０００５】
しかしながら、ＣＣＤ画像装置は多くの欠点により悩まされている。例えば、ＣＣＤの信号忠実度は、電荷転送効率がステージの数で累乗されるにつれて減少する。ＣＣＤは多くのステージを用いるので、ＣＣＤ製造技法は非常に効率的な電荷転送効率が得られるように最適化されなければならない。ＣＣＤはまた、放射線ダメージを受けやすく、にじみを避けるために良好な光遮蔽を要し、また大きいアレイでは高い電力消費を有している。
【０００６】
特殊なＣＣＤ半導体製造プロセスが、ＣＣＤの電荷転送効率を最大にするために試みられている。しかしながらこの特殊なＣＣＤプロセスは、従来用いられている相補的金属酸化物半導体（「ＣＭＯＳ」）の処理と両立しなかった。画像装置に必要な画像信号処理電子装置は、ＣＭＯＳで製造されることが多い。従って、処理技法の非両立性のために、信号処理電子装置をＣＣＤ画像装置にオンチップで集積化することは困難であった。この問題のために、信号処理電子装置はオフチップで行われることが多かった。
【０００７】
代表的には、ＣＣＤピクセルの各列は直列出力レジスタの対応するセルに転送され、それらの出力は、オフチップ信号処理電子装置で処理される前に、単一のオンチップ増幅器（例えば、ソースフォロワ型トランジスタ）により増幅される。この構成は、オンチップ増幅器が画像装置内のピクセルの数で割算したチャージパケットの数に比例して取り扱える読出しフレーム速度を限定する。
【０００８】
他のタイプの画像装置も同様な問題を有している。ホトダイオードアレイは高いＫＴＣノイズを示している。このことは、各積分時間の始めにダイオードまたはキャパシタのノードを同一の初期電圧にリセットすることを実用的としている。ホトダイオードアレイは遅れによっても悩まされる。電荷注入デバイスは高いノイズも有している。
【０００９】
ハイブリッド型焦点面アレイはノイズは少ないが非常に高価であり、またアレイサイズが比較的小さい。
【００１０】
上記問題についての発明者の認識を考慮すれば、本発明の第１の目的は、ＣＣＤの低いＫＴＣノイズレベルを有し、関連するＣＭＯＳ非両立性及びその他の上述した問題のない画像装置を提供することである。
【００１１】
生物学的観察、模型制作、立体距離測定、パターン認識、目標追跡、及び圧縮画像の連続的伝達を含む多くの画像処理の用途は、変化する解像度の画像データを使用している。本発明においては、このような変化する解像度を多重解像度と言い、多重解像度による読出しを多重解像度読出しと言い、多重解像度による画像処理を行う能力を多重解像度画像処理能力または単に多重解像度能力と言い、多重解像度による画像処理を行う回路を多重解像度画像処理回路または単に多重解像度回路と言う。本発明によればこのデータの利用可能性は、ユーザがあるユニット、例えばフレームデータ、を当面の課題に必要な最低の解像度で得ることを許容する。これにより、高解像度の画像を低解像度の画像に変換するための処理ステップをなくすことができる。これまでは、そのような多重解像度画像データは、画像ピラミッド法で生成されていた。観察された場面は、使用された画像装置で可能な最大の解像度で画像化される。より低い解像度のフレーム／画像を表す結合された出力を創出するために次のグループのピクセル出力が処理される。このより低い解像度のフレーム／画像も保存される。予め定められた数の異なる解像度レベルが得られるまで、このプロセスが続けられる。それから所望の解像度レベルが読み出される。
【００１２】
多くのこれまでの試みは、画像の内容を再配置するソフトウエアを使用した。しかしながら、ソフトウエアを通じて多重解像度ピラミッドを構成することは、コンピュータ的に非常にきつく、画像を処理するタスクの時間を浪費する部分である。多くのコンピュータは５１２×５１２のピクセルアレイに対し数百ミリセカンドのオーダを消費する。このことは、各解像度レベルが個々に処理されて別々に保存されることを要求する。結果的な処理時間は、データがビデオ速度（例えば毎秒３０フレーム）であることが要求されるシステム内の多重解像度読出しの実行を困難にする。数百万のピクセルが含まれる大きいフォーマットの画像（例えば１０２４×１０２４）でなされる画像処理タスクでは、この問題は更にきびしくなる。
【００１３】
本発明の別の目的は、画像データを所望の解像度で、また上述したビデオ速度以上またはこれと同じ速度で提供できる多重解像度読出しシステムを提供することである。
【００１４】
以上を考慮して、本発明の１つの側面が、工業標準の相補的金属酸化物半導体プロセス内でモノリス型相補的金属酸化物半導体集積回路として形成された画像装置に具体化されている。この集積回路は焦点面アレイのピクセルセルを含み、このセルの各１つは基板の下にある部分にホト生成された電荷を累積するための基板上に重なったホトゲート、並びに検出ノード及び基板の下側にある部分から検出ノードに電荷を転送する少なくとも１つの電荷結合素子ステージを有する、ホトゲートに隣接して基板上に形成された電荷結合素子セクションを含んでいる。
【００１５】
好ましい実施例では、電荷結合素子セクションの検出ノードはフローティングディフュージョン（ディフュージョン：拡散領域）を含んでおり、電荷結合素子ステージはフローティングディフュージョンとホトゲートの間で基板の上に重なっているトランスファゲートを含んでいる。この好ましい実施例は、検出ノードのポテンシャルを予め定められたポテンシャルに定期的にリセットするドレインディフュージョンを含む装置を含んでもよく、このドレインディフュージョンはフローティングディフュージョンとドレインディフュージョンの間でドレインバイアスと電圧リセットゲートに接続され、リセットゲートはリセット制御信号に接続されている。
【００１６】
画像装置は少なくとも出力トランジスタを有する読出し回路をも含んでいる。好ましくは出力トランジスタはピクセルセルのそれぞれに形成された電界効果ソースフォロワ型出力トランジスタであり、フローティングディフュージョンはそのゲートに接続されている。読出し回路も、ソースフォロワ型出力トランジスタに接続された電界効果ロードトランジスタを、また好ましくはソースフォロワ型出力トランジスタとロードトランジスタの間に接続された入力ノードを有する相関されたダブルサンプリング回路を更に含むことができる。セルの焦点アレイも行と列により組織化するのが好ましく、読出し回路は複数のロードトランジスタと複数の相関されたダブルサンプリング回路を有している。この場合には、セルの各列の各セルはただ１つの共通のロードトランジスタ及びただ１つの共通の相関されたダブルサンプリング回路に接続されている。これらの共通のロードトランジスタ及びダブルサンプリング回路は、それらが接続されるセルの各列の底部に配置されている。
【００１７】
好ましい実行例では、電荷は先ずピクセルセルの画像取得要素の下に累積される。その画像取得要素は能動ピクセルセルのホトゲート、能動ホトダイオードで、その何れも電流または電圧モードの何れでも作動する。簡単化のために、ここでは画像取得要素はホトゲートを示し、またはホトゲートに関連して言及される。ホトダイオードの使用はホトゲートの作用とはある種の相違をもたらすことは理解されるべきである。ホトダイオードはトランスファゲートまたはホトゲートを要求する。従ってフローティングディフュージョンはこれに対応してより大きい。また、情報は逆順に−−電荷が先でそれからリセットレベル−−に読み出される。従ってこのダブルサンプリング作用は相関されず、従ってホトダイオードにおける高いＫＴＣノイズを補償しない。
【００１８】
好ましいホトゲートモードの説明に戻って、相関されたダブルサンプリング回路は、１つのキャパシタにおいてリセットされた直後にフローティングディフュージョンをサンプルする。累積された電荷は、次いでフローティングディフュージョンに転送され、サンプリングプロセスは他のキャパシタに貯蔵された結果で繰り返される。２つのキャパシタの間の差は信号出力である。一層の改良では、この差は、図３Ａに関連して後述するように、一時的にショートされている間に２つのキャパシタの間で感知された他の差をそれから感知することにより、固定パターンノイズについて訂正される。
【００１９】
画像装置はまた、基板の上に重なっているマイクロレンズ層を有してもよい。このマイクロレンズ層は屈折層及びセルの個々の１つに登録された層に形成された個々のレンズを含んでいる。個々のレンズは、各セルの光感知性のある部分に向けて光を収束させるような曲率を有している。
【００２０】
上述したピクセルセル構造はまた、アレイの同時的積分を許容するように改変するのがよく、これにより「スナップショット」像が提供される。この改変は、基板の上に重なって設けられホト生成されて累積された電荷を隣接した基板の下にある部分に貯蔵することが可能なストレージゲートを加えることを必要とする。加えて、電荷結合素子は、もとのステージと共同して電荷をホトゲートの下にある基板の部分から前記検出ノードに転送する付加的電荷結合素子ステージを有している。この付加的ステージは、ホトゲートとストレージゲートの間に配置された中間トランスファゲートを含んでいる。作用において、ホトゲートの下に累積された電荷は、中間トランスファゲートの作用を介してストレージゲートの下の基板の部分に転送される。次いで電荷は、読出しの間だけ、トランスファゲートの作用を介してフローティングディフュージョンに転送される。このようにして、アレイ全体（またはその一部）は同時に積分されて、累積された電荷は読み出されるまで貯蔵される。
【００２１】
上述したアレイまたはホトダイオードアレイの何れも、多重解像度画像処理能力を組み込むように改変できる。このことはピクセルセルのそれぞれに接続された多重解像度回路を使用することによりなされた。多重解像度回路は、１グループのセルのそれぞれからの画像信号出力をアレイ内に連続的ブロックを形成するよう処理する。アレイ内の新しいブロックは、新しい解像度の像の新しいピクセルを形成する。
【００２２】
更に具体的には、多重解像度回路はブロックを形成するセルからの画像信号出力を、ブロック平均出力を生成するために平均するのが好ましい。このブロック平均出力は低解像度の画像信号を表す。
【００２３】
低解像度の像を生成するブロック平均化プロセスの重要な利点は、減少された処理時間である。ノイズ減少技法もまた可能である。ブロック平均化プロセスは多重解像度回路により、ホト生成された電荷が累積されて転送された後で信号出力ではもちろん、ピクセルセルによりリセットの直後に信号出力でなされる。２つのブロック平均、すなわちブロックリセット平均及びブロック信号平均は、次いで、低ノイズの出力信号を生成するために差分的に比較される。多重解像度回路は、以上に述べたブロック平均を時間にわたり平均するように形成してもよい。この場合は、ピクセルセルによる画像信号出力は、個別の画像読出しの連続を使用しており、そこでは各読出しは異なる時間における画像装置により見た場面を表している。各読出しに従って生成されたブロック平均は、時間ブロック平均を生成するためにきめられた繰返し数だけ平均される。
【００２４】
以上に述べた多重解像度回路は、各ピクセルの能動的に光感知性のある部分がホトダイオードであるアレイにも使用できるであろう。
【００２５】
別のバージョンの多重解像度回路が、アレイ内で個別のブロックを形成するアレイを形成するホトダイオードのグループを相互に連結して、ブロック平均を出力するために使用される。そのうえ、もしそのようなアレイが使用されれば、暗い光の画像処理を容易にするように更に改変されるであろう。具体的には、改変されたホトダイオードアレイは、ホトダイオードを含むピクセルセル、フローティングディフュージョン、このフローティングディフュージョンに結合された読出し回路手段、及び前記フローティングディフュージョンとホトダイオードの間のトランスファゲートを有するであろう。それでも多重解像度回路はブロックを形成するために使用されるであろう。しかしながら、ブロックは、ブロック内のただ１つのセルのフローティングディフュージョンを介して読み出されるであろう。このことは出力信号を向上させて、暗い光の画像処理を許容する。
【００２６】
先に述べた利益に加えて、本発明のその他の目的及び利点は、この後に続く詳細な説明を図面と共に理解すれば明らかになるであろう。
【００２７】
さて、本発明の上記及びその他の側面は、添付図面を参照して詳細に述べられるであろう。
【００２８】
好適な実施例の詳細な説明
図１は、集積回路に形成された多数のピクセルセルの焦点面アレイのひとつのピクセル１０の簡単なブロック線図である。各セル１０はホトゲート１２、ホトゲート１２に隣接する電荷転送セクション１４、及び電荷転送セクション１４に隣接する読出回路１６を含む。図２は、シリコン基板２０上に形成された多数のセルの焦点面アレイを示す。
【００２９】
図３Ａはセル１０及びその関連処理の模式的概念図である。各ピクセル３００はホトゲート領域とその関連回路（３０〜５０）及び行デコーダ素子５５、６０を含む。図３Ａは、基板の上にある比較的大きなホトゲート電極３０を有するホトゲート１２を示す。電荷転送セクション１４は、ホトゲート電極３０に隣接する転送ゲート電極３５、フローティングディフュージョン４０、リセット電極４５、及びドレインディフュージョン５０を有する。読出回路１６はソースフォロワ電界効果トランジスタ（ＦＥＴ）５５、行セレクトＦＥＴ６０、ロードＦＥＴ、及び相関ダブルサンプリング回路７０を有する。
【００３０】
図４の表面ポテンシャル線図は、ホトゲート電極３０がホトゲート信号ＰＧによって正電圧に保持されて、積分期間中にホト生成された電荷が累積されるポテンシャルウェル８０を基板に形成する状態を示す。転送ゲート電極３５は最初、転送ゲート信号ＴＸによってより小さな正電圧に保持されて、ポテンシャルウェル８０に隣接するポテンシャルバリヤ８５を形成する。フローティングディフュージョン４０は、ドレイン供給電圧ＶＤＤに接続されたドレインを持つソースフォロワＦＥＴ５５のゲートに接続される。リセット電極４５は最初、リセット信号ＲＳＴによって転送ゲート上の電圧に対応する電圧に保持されて、その下にポテンシャルバリヤ９０を形成する。ドレインディフュージョン５０に接続されたドレイン供給電圧ＶＤＤは、ドレインディフュージョン５０の下に一定ポテンシャルウェル９５を造る。
【００３１】
積分期間中、電子は、ホトゲート電極３０の下の基板に対する光子束の入射に比例してポテンシャルウェル８０内に累積する。積分期間の終わりに、フローティングディフュージョン４０の下の表面ポテンシャルは、ポテンシャルウェル９５よりわずかに上のポテンシャルレベル１００まで急速にリセットされる。これは、図４の図面に示すように、リセット信号ＲＳＴが一時的に、より高い正電圧に増加されてポテンシャルバリヤ９０を一時的に取り除き、転送ゲートポテンシャルバリヤ９０からドレインディフュージョンポテンシャルウェル９５への下向きポテンシャル階段を用意することによって達成される。リセットゲート４５がその最初のポテンシャルに戻されると（ポテンシャルバリヤを回復）、読出回路７０がフローティングディフュージョン４０のポテンシャルを短時間サンプリングした後、セル１０がホトゲート電極３０の下からホト生成された電荷を転送させる準備ができる。この目的のために、ホトゲート信号ＰＧはより小さい正電圧に減少してホトゲート電極３０の下にポテンシャルバリヤ１０５を形成するので、ホトゲート電極３０からフローティングディフュージョン４０の下のポテンシャルウェル１００への下向き階段表面ポテンシャルを提供する。この動作が、ホトゲート電極３０の下からフローティングディフュージョン４０まで電荷を転送させて、先にリセットされたレベル（１００）から、積分期間中に累積された電荷の量を示す新しいレベル１０７へ、フローティングディフュージョン４０のポテンシャルを変更する。このフローティングディフュージョン４０の新しいポテンシャルはソースフォロワＦＥＴ５５のソースの位置で検知される。しかしながら、読出回路７０がソースフォロワＦＥＴ５５のソースをサンプリングする前に、ホトゲート信号ＰＧはその最初の（より大きな正の）電圧に戻る。次の積分期間の間、全プロセスが繰り返される。
【００３２】
読出回路７０はＳ／Ｈ  ＦＥＴ２００と、Ｓ／Ｈ  ＦＥＴ２００を介すると共に行セレクトＦＥＴ６０を介してソースフォロワＦＥＴ５５に接続された信号貯蔵キャパシタ２０５とを含む信号サンプルアンドホールド（Ｓ／Ｈ）回路を持つ。キャパシタ２０５の他方の側はソースバイアス電圧ＶＳＳに接続される。キャパシタ２０５の一方の側も出力ＦＥＴ２１０のゲートに接続される。出力ＦＥＴのドレインは列セレクトＦＥＴ２２０を介して信号サンプル出力ノードＶＯＵＴＳに接続されると共にロードＦＥＴ２１５を介してドレイン電圧ＶＤＤに接続される。「信号サンプルアンドホールド」（ＳＨＳ）と呼ばれる信号は、ホトゲート電極３０の下に累積された電荷がフローティングディフュージョン４０に転送した後、Ｓ／Ｈ  ＦＥＴ２００を短時間作動させるので、キャパシタ２０５は、ホトゲート電極３０の下に先に累積された電荷の量を示すソースフォロワＦＥＴ５５のソース電圧を貯蔵する。
【００３３】
読出回路７０もＳ／Ｈ  ＦＥＴ２２５と、Ｓ／Ｈ  ＦＥＴ２２５を介すると共に行セレクトＦＥＴ６０を介してソースフォロワＦＥＴ５５のソースに接続された信号貯蔵キャパシタ２３０とを含むリセットサンプルアンドホールド（Ｓ／Ｈ）回路を持つ。キャパシタ２３０の他方の側はソースバイアス電圧ＶＳＳに接続される。キャパシタ２３０の一方の側も出力ＦＥＴ２４０のゲートに接続される。出力ＦＥＴ２４０のドレインは列セレクトＦＥＴ２４５を介してリセットサンプル出力ノードＶＯＵＴＲに接続されると共にロードＦＥＴ２３５を介してドレイン電圧ＶＤＤに接続される。「リセットサンプルアンドホールド」（ＳＨＲ）と呼ばれる信号は、リセット信号ＲＳＴがフローティングディフュージョン４０のポテンシャルをリセットさせた直後にＳ／Ｈ  ＦＥＴ２２５を短時間作動させるので、キャパシタ２３０はフローティングディフュージョンがリセットされた電圧を貯蔵する。
【００３４】
読出回路はフローティングディフュージョンのポテンシャルの相関ダブルサンプリングの特別な形を用意することによって、各積分期間中にホトゲート１２の下に積分された電荷を、各積分期間の終わりに読出回路７０の出力ノードＶＯＵＴＳとＶＯＵＴＲにおける電圧間の差から得られるようにする。これは、ＶＯＵＴＳとＶＯＵＴＲ間の差がリセット電圧ＲＳＴの変動とは無関係なので、ｋＴＣノイズの効果を最小にする。
【００３５】
図５は、図２の焦点面アレイの上面を覆って堆積する透明な屈折マイクロレンズ層を示す。マイクロレンズ層１１０は各セルの上に中心を持つ球状部分１１５を有し、各ホトゲート１２の中心の方向に光を集めるような形状を持つ。これは、さもなければホトゲート１２の光学的活性区域の外に落ちるであろう光を使用する利点がある。例えば、電荷転送セクション１４か読出回路１６（図１）のいずれかに普通に入射する光の少なくとも一部が、マイクロレンズ層１１０の追加によってホトゲート領域で検知される。これはリアルエステートを最大にする効果がある−−非ホトゲート領域を含む基板の部分は別の点に焦点を結ぶ。
【００３６】
図５Ａと５Ｂは、カラーフィルタリングを使用する本発明の別の実施例を示す。カラーフィルタリングは画像装置の色の空間的分離を可能にする。例えば、ＣＣＤ素子はこの方式の色の分離を通常的に使用する。
【００３７】
好ましいシステムは、複数のピクセルに異なるカラーフィルタリング特性を持たせることによってカラーフィルタ効果を提供する。通常、これは何らかのアレイ形式のカラーフィルタを使用して行なわれる。例えば、赤と青のフィルタ間に点在する交互の緑フィルタである。典型的なフィルタ動作は緑／赤／緑／青／緑／赤／緑／青を、アレイの長さの間連続するパターンで使用するであろう。
【００３８】
本発明のこの実施例によれば、カラーフィルタを使用して図５のレンズ動作を補足する。
【００３９】
好ましいシステムは、図５Ａと５Ｂに示す２つの形式の中の一つでその動作を具体化する。図５Ａに示す第１の形式は高分子カラーフィルタアレイを使用する。この高分子カラーフィルタアレイはこの分野では周知である。層６００は赤色層が望ましく、最初にチップ全体の上に堆積させる。堆積後、エッチング技術を使って赤フィルタ領域６００を、希望のピクセル１０の上を除いてすべての場所から除去する。平坦化層６０２が除去領域を覆うことによってその表面を平坦化するので、表面が平らになる。次に青フィルタ６０４をピクセルの上に堆積させる。青フィルタ６０４は、希望のピクセル１０Ａだけを覆うように同様にエッチングされる。残りの領域は第２平坦化層６０６によって平坦化される。最後に、緑フィルタ６１０がその平坦化層の上に形成されてピクセル１０Ｂを覆う。平坦化層６１２は、緑フィルタ６１０だけがピクセル１０Ｂを覆うように、結果として生じる領域を平らにする。
【００４０】
高分子層を含む各ピクセルはマイクロレンズ１１５Ａ、１１５Ｂ、１１５Ｃによって覆われる。マイクロレンズは高分子層と共に、到来する光を修正する。従って、光はマイクロレンズ１１５Ａ〜１１５ＣとＣＦＡ部分６１２、６０６、６００の両者によって変更される。従って、各ピクセルは、レンズによって変更されると共にカラーフィルタアレイによって変更された光を受けることが望ましい。
【００４１】
この高分子カラーフィルタアレイは場面の解像度の一定量を犠牲にする。場面の各ピクセルは３つのピクセルによって画像形成されるので、ピクセルの幾つかは異なるカラー専用となる。
【００４２】
図５Ｂに示す別の実施例は解像度を失わないが、その代わり、画像形成のために多重のチップを必要とする。これは３チップカメラを形成するであろう。一つのチップ６６０はそのピクセル全部が赤フィルタ６２０で覆われる。従って、そのチップは赤の場面−−赤の成分か、赤成分の補色のいずれか−−の画像を作る。同様に、他のチップは緑フィルタと青フィルタとを含む。３つのチップが一緒になって完全な画像を形成する。
【００４３】
更に別の実施例は、図５Ｃに示す波長変換用蛍光体６５０を使用する。波長変換用蛍光体は通常、希望の波長、例えば紫外線またはＸ線の放射を受けるように調整される。通常、シリコン下地層はその同じ波長に応答しない。従って、蛍光体は、この放射を受けると、固有タイプの光子を放出して下地のシリコン６５２を適切に励起する。好ましい例としては、蛍光体６５０はＸ線に対して敏感だが、回路６５２（本明細書に記載される任意の種類のセンサでよい）によって検知される緑光の光子を放射する。
【００４４】
図５Ｃの実施例は、素子の全表面上に波長変換用蛍光体を使用することを考えているが、ピクセル化効果を使用することも可能である。蛍光体をマスキングするにはシャドーマスクを使用する。蛍光体を、シャドーマスクによって許される所だけに堆積させる。
【００４５】
これは言うまでもないことであるが、これらの同一技術は他の焦点面とホトダイオード用途で具体化できるし、上記カラーフィルタアレイは単一読出回路パーピクセルシステムに限定されない。
【００４６】
図１〜４に対応する焦点面アレイは、ＭＯＳシリコンまたはＣＭＯＳ、あるいは業界の標準ＣＭＯＳ製作プロセスに適合した任意の他の技術で実行されることが望ましい。各ＦＥＴはＭＯＳＦＥＴであり、ＦＥＴ５５、６０、６５、２００、２２５はｎチャンネル素子、ＦＥＴ２１０、２２０、２２５、２３０、２４０、２４５はｐチャンネル素子であることが望ましい。ゲート電極３０、３５、４５とディフュージョン４０、５０との下に重なるｎチャンネルＭＯＳＦＥＴとＣＣＤチャンネルはｐウェルの中に配置してもよいが、残りの（ｐチャンネル）素子はｐウェルの外に配置される。ＰチャンネルロードＦＥＴ２１５、２３５のゲートに加えられるゲート電圧ＶＬＰは＋２．５Ｖのオーダーの定電圧である。ｎチャンネルロードＦＥＴ６５に加えらえるゲート電圧ＶＬＮは＋１．５Ｖのオーダーの定電圧である。
【００４７】
電荷転送セクション１４は、図３Ａの特定実施例ではホトゲート１２とフローティングディフュージョン４０間の単一ＣＣＤステージのみを使用する。これは、電荷転送の非効率による損失が存在せず、従って特別なＣＣＤプロセスで素子を製作する必要がないことを意味する。その結果、読出回路７０はＦＥＴ５５、６０、６５の出力回路と共に、標準ＣＭＯＳ回路として容易に実行可能で、それらを比較的安価なものにする。しかしながら、２つ以上のステージを持つＣＣＤを含む任意の適切な電荷結合素子構造を使用して、電荷転送セクション１４を実行できる。２つか３つの積分期間をバッファするために、例えば２または３ステージが役立つかもしれない。
【００４８】
本発明の概念の他の実行例は、前記の開示に照らして、当業者には容易に製造できるであろう。例えばフローティングディフュージョン４０の代わりにフローティングゲート電極でもよい。読出回路６０の信号リセットサンプルアンドホールド回路は任意のサンプルアンドホールド回路でよい。更に、当分野で周知のタイプのシールディングを使ってホトゲート１２を囲むアパーチャを形成してもよい。また、本発明を埋込チャンネル、ｎウェル、またはｐチャンネル素子として実施してもよい。
【００４９】
基板２０を横切るＦＥＴしきい電圧の変動による固定パターンノイズの除去に役立つ本発明の別の特徴は、サンプリングキャパシタ２０５、２３５をまたぐ短絡ＦＥＴ１１６である。累積された電荷が２つの出力ノードＶＯＵＴＳとＶＯＵＴＲ間のポテンシャル差として測定された後、短絡信号ＶＭが一時的に短絡ＦＥＴ１１６のゲートに加えられて、ＶＯＵＴＳとＶＯＵＴＲの差が再び測定される。この後者の差は、出力ＦＥＴ２１０、２４０のしきい電圧間の差異の測定値で、固定パターン差と呼ぶことができる。固定パターン差を、積分期間の終わりに測定されたＶＯＵＴＳとＶＯＵＴＲ間の差から差し引いて、固定パターンノイズを取り除く。
【００５０】
本明細書で先に述べたように、フローティングゲートをフローティングディフュージョン４０の代わりに使用してもよい。そのようなフローティングゲートを、簡易化した破線のフローティングゲート電極４１によって図３Ａに概略的に示す。一つの好ましい実行例では、Ｌ形ホトゲート１２（すなわちホトゲート電極３０）の面積は約１００平方ミクロン、転送ゲート電極３５とリセットゲート電極はそれぞれ約１．５ミクロン×約６ミクロン、ホトゲート信号ＰＧは約＋５Ｖ（そのより大きい方の正電圧）と約０Ｖ（そのより小さい方の正電圧）の間で変更され、転送ゲート信号ＴＸは約＋２．５Ｖ、リセット信号ＲＳＴは約＋５Ｖ（そのより大きい方の正電圧）と約２．５Ｖ（そのより小さい方の正電圧）の間で変更され、ドレインディフュージョン５０は約＋５Ｖに保たれた。
【００５１】
図１〜４のアレイ構造を修正して好ましい列並列方式を組み込むことができる。用語の列並列方式とは、読出回路の一部がアレイの列の底に接続されることを言う。これによって、アレイの行全体を一度に処理することができる。この列方式は、各ピクセルがそれ自体の処理回路（例えば図１〜４の実施例）を持つ空間的並列処理方式や、各ピクセルの出力が処理のために単一プロセッサに順次供給される逐次処理方式に対比される。
【００５２】
図３Ｂは、ロードＦＥＴ６５と相関ダブルサンプリング回路７０が個々のピクセルセル１０から除去された列並列方式を示す。代わりに、アレイの列の各セル１０が共通ロードＦＥＴ６５とサンプリング回路７０に接続される。共通素子をアレイの各列の底部に配置することが望ましい。この列並列アレイ構造は重要な利点がある。ロードＦＥＴ６５とサンプリング回路７０がピクセルセル１０から除去されたので、利用可能な感光性セル面積が大きくなる。かくして、各セル１０の解像度が改善される。列並列アレイ構造は、標準行列セレクト回路１８、１９を使用して全行を選択することによって読み出される。特に、行を選ぶことによって、累積した電荷が行の各セル１０のホトゲートポテンシャルウェル８０からその関連フローティングディフュージョン４０に転送する。その後、各列の底部のサンプリング回路７０が、接続されたピクセルセル１０を前述の方法で「読み取る」。次に、標準マルチプレクサ２１を並列または直列に使って、「読み取られた」ピクセルセル値を出力する。
【００５３】
能動ピクセルセンサアレイの好ましい実施例は、画像データの多重解像度の読出を可能にする。このシステムが記載するのは、全画像ピラミッドを生成、貯蔵することによって作動する映像フレーム速度内で、ユーザーの決定した解像度で画像データを読み出し可能なシステムのハードウェア実行例である。本実施例によれば、画像装置自体が希望の解像度で構成され、直接に読み出される。
【００５４】
本技術は、ピクセルのブロックの局部平均を取ることによって、より低い解像度のスーパーピクセルを作るブロック平均方式を使用する。この「スーパーピクセル」からの出力の強さは、選択されたブロック内のすべてのピクセルの強さの平均である。ピクセルブロックは一般に任意の形状寸法であり、アレイ内のどこに配置してもよい。
【００５５】
例えば３６×３６＝１２９６のピクセルアレイは、それぞれが１２×１２＝１４４のピクセルブロックから成る９つの正方形のスーパーピクセルに分割できるであろう。スーパーピクセルブロック内の各ピクセルの出力は一つに平均されて、全ブロックに対する単一の出力を形成する。各スーパーピクセルはその中に１４４ピクセルの結果を持ち、従ってこれが、それぞれ個々の、独立に処理されたピクセルからの読出による解像度よりも１４４倍小さい解像度を持つ画像を作り出す。更に、各ピクセルからの出力を処理する場合に必要な１２９６データポイントの代わりに、９つのデータポイント（すなわち、各スーパーピクセルから１つ）を処理するだけでよい。これは処理時間の莫大な節約になる。中には、上記のような、より低い解像度の画像で必要充分な場合もある。更に、より高い解像度が最終的に要求される場合でも、全画像中の、関心のある特定領域を確認するには、より低い解像度の読出で充分かもしれない。そのような場合は、この技術を使って、関心領域内のピクセルからの画像データのみを処理する。繰り返して言うが、それぞれの個々のピクセルからの画像信号を処理する必要はなく、代わりに窓内のピクセルブロックの平均出力を使用する。かくして、画像装置からの可能な最大値より小さい解像度で充分な場合は、処理時間を再び削減できる。この、より低い解像度画像データを用いて、よい高い解像度で画像形成すべき窓内の関心領域を更に確認できる。
【００５６】
図６Ａ〜６Ｃはこの動作の例を提供する。図６Ａは、９つの１２×１２スーパーピクセル５０２にブロック平均される３６×３６のピクセルアレイ５００を示す。左上の象限の関心領域は、それによって得られた、より低い解像度画像データから確認される。この関心領域を次に更に確認できる。図６Ｂは、アレイ５００のほぼ１２×１２のピクセル区域をカバーするこの関心領域５０４を示す。この領域５０４は、それぞれ４×４のピクセルブロックを持つ９つのサブスーパーピクセル５０８にブロック平均されている。図６Ｂに示す画像装置によって提供される中間解像度画像データを使って、更なる関心領域５１０を確認する。この領域５１０は、図６Ｃで示すように、ピクセル５１２の２×２アレイを使って、可能な最高解像度で画像形成される。用語の「最高解像度」は本明細書では、ブロック平均とは反対に、関心領域内のそれぞれ個々のピクセルからの読出が処理されることを意味する。
【００５７】
上記の多重解像度能動ピクセルセンサアレイ用の一つの好ましい構成を図７に示す。この構成は、先に検討した列並列方式を使用する。能動ピクセルセンサの２−Ｄアレイ６６２は、アレイの一部（例えば、図７で示すアレイの底部）に配置される多重解像度読出回路６６４を含む。本明細書では、用語の列並列方式は、多重解像度回路６６４がアレイ６６２の列の底部に接続されることを根拠にしている。この構成によって、アレイ６６２の行全体を一度に処理することが可能で、これについて以下に説明する。
【００５８】
列並列方式は、従来の行列選択回路６６６によってアレイ６６２の各ピクセルにアクセスする。行列選択回路６６６はアレイ６６２の行からの出力またはその一部を、各列の底部に接続された多重解像度回路６６４に切り換える。多重解像度読出回路６６４は、アレイ６６２に接続された列平均セクション６６８と、列平均セクション６６８に接続された行平均セクション６７０とを含む。
【００５９】
アレイ６６２内のピクセルブロックの出力を平均するために使用される好ましい構造を図８に示す。下記は、アレイ６６２が、隣接する３×３のピクセルブロック６０３のシリーズに分割される例を仮定する。ピクセル６６６ａの第１行が読み出され、グループ化された３つのピクセルはいずれも、列平均回路６６８によって一つに平均される。これらの３ピクセルの平均は行平均セクション６７０に貯蔵される。このプロセスが次の２つの連続行６６６ｂ、６６６ｃから繰り返されて、行平均回路に今貯蔵された３行の情報のすべてを獲得する。
【００６０】
行平均セクション６７０は、各ブロック毎の３つの入力の平均を計算して出力する。この平均は、従って、最初の３行６６６ａ〜ｃに対する各３×３のブロック毎の平均値の読出である。行平均セクション６７０の出力は、希望に応じて直列読出か並列読出のいずれかを提供できる従来のマルチプレクサ６７２によって受け取られる。
【００６１】
次に、上記のブロック平均プロセスは、アレイ全体がブロック平均されるまで、アレイの次の３行に対して繰り返される。注目すべきは、アレイ全体をブロック平均する必要がないことである。この一般的構成の回路実行例に関する後記の説明で明らかになることであるが、アレイの一部を、行のピクセルの幾つかの平均化を先行することによって、アレイの残部を除いてブロック平均することができる。例えば、上記の例では、処理が最初の３行の最初の３ピクセルに限定される場合、アレイの右上隅の３×３ブロックのみが平均されて読み出されるであろう。これはプログラマブルウィンドウ化能力を提供する。
【００６２】
時間平均セクション６７１を行平均セクション６７０とマルチプレクサ６７２間にオプションとして接続してもよい。作動時には、ピクセルアレイ６６２からの画像読出の特定繰返しに対する前記のブロック平均を表す行平均セクション６７０からの出力が、時間平均セクション６７１に貯蔵される。従って、所定数の繰返しに伴う追加出力が貯蔵されて平均される。最後に、時間的に平均されたブロック値がマルチプレクサ６７２に転送される。平均される繰返し数は画像形成装置から期待されるフレーム速度に依存する。
【００６３】
例えば、行平均セクション６７０からブロック平均値を得るための総処理時間はほぼ１５ミリ秒、希望のフレーム速度は約３０ミリ秒と仮定する。これらの２つの連続するフレームは、マルチプレクサ６７２に出力する前に時間平均セクション６７１によって平均してもよい。これは依然として期待フレーム速度の画像データを提供するが、アレイ６６２からの画像データの時間平均は、例えば事象検出用途で有利に使用できる。観察される場面が例えば非常にゆっくり変化している場合、事象が起こったことを決定するには、ある繰返しの画像出力と次の繰返しとの間に充分な差が存在しないかもしれない。しかしながら、多重繰返しの平均化は、その後の同様に平均された出力に対する、より正確な比較を可能にする。
【００６４】
上記の多重解像度読出回路構成は様々な方法で実行できる。２つの好ましい方式をここで検討しよう。いずれも、多重解像度読出回路をアレイ列の底部に配置して、一組のプログラマブルスイッチを介してそれにアクセスすることが望ましい。任意の周知のプログラマブルスイッチングネットワークをこの切換え用に使用できる。
【００６５】
第１実行例は、図９で概略的に示す受動キャパシタ方式を使用する。２つのキャパシタバンク７０２、７０４を一組のプログラマブルスイッチを介して相互に接続して信号の平均化を行なう。第１バンク７０２は、先に記載した列平均セクション６６８に対応し、第２バンク７０４は行平均セクション６７０に対応する。両バンク７０２、７０４のすべてのキャパシタは同一のキャパシタンス値を持つことが望ましい。例えば、テスト実施例では３ｐｆのキャパシタが使用されたが、キャパシタンス値は１ないし１０ｐｆの範囲にあることが更に望ましい。図９の破線ボックスに示す第３キャパシタバンク７０４′は、時間平均回路６７１用のリセットバンクである。本明細書に記載するキャパシタは、リニアポリキャパシタかリニアＭＯＳキャパシタかレギュラーＭＯＳキャパシタのいずれかを含む。
【００６６】
この回路の動作を、３×３ブロックを平均するためのプロセスを辿って説明しよう。第１と第４の列平均セクションスイッチ７０６ａ、７０６ｄが開いて（すなわち、選択解除されて）、他方のスイッチ７０６ｂ、７０６ｃが閉じられる（すなわち、選択される）。平均すべきブロックの第１行に対応するアレイの３つのピクセルによる信号出力は、信号セレクトスイッチ７１０ａ、７１０ｂ、７１０ｃを全体的にパルシングする（すなわち短時間閉じてから開く）ことによって、列平均セクションキャパシタ７０８ａ、７０８ｂ、７０８ｃの上にサンプリングされる。これらのラインは前述のピクセルの出力に切り換えられた。これによって、図示の３つの列平均セクションキャパシタ７０８ａ、７０８ｂ、７０８ｃが充電される。キャパシタ７０８ａ、７０８ｂ、７０８ｃは閉じた列平均セクションスイッチ７０６ｂ、７０６ｃによって一体に接続されるので、電荷は各キャパシタ７０８上の電圧が実質上同一になるように再分配する。次に、第１行セレクトスイッチ７１２ａを閉じることによって、３つの列平均キャパシタ７０８ａ、７０８ｂ、７０８ｃが第１行平均キャパシタ７１４ａを充電する。この転送中、他の行セレクトスイッチ７１２ｂ、７１２ｃはすべて開のままである。プロセスは次に、平均されるブロックの第２行に対して繰り返される。しかしながら、この時は、第２行セレクトスイッチ７１２ｂが閉じられる一方、その他のスイッチは開のままである。これによって第２行平均キャパシタ７１４ｂがそれらの値で充電される。最後に、プロセスがプロックの第３行に対して繰り返され、第３行セレクトスイッチ７１２ｃを閉じることによって第３行平均キャパシタ７１４ｃが充電される。行平均キャパシタ７１４ａ、７１４ｂ、７１４ｃの３つがすべて個々に充電された後、電荷は、行平均スイッチ７１６ａ、７１６ｂ、７１６ｃを列平均スイッチと同一パターンでパルシングすることによって再分配される。すなわち、第１の７１６ａと第４の７１６ｄは開のままであるが、第２の７１６ｂと７１６ｃは閉じられる。これは行平均キャパシタ７１４ａ、７１４ｂ、７１４ｃ間の電荷を均等に分配するので、各キャパシタ７１４上の電圧は、個々のキャパシタ７１４に最初に与えられた電圧の平均を表すことになる。従って、キャパシタ７１４上の電荷はブロック平均を表す量となる。ブロック平均は、３つの行平均セクションキャパシタ７１４のいずれか一つの出力スイッチ７１８ａ、７１８ｂ、７１８ｃをパルシングすることによって、マルチプレクサか時間平均セクション（使用した場合）のいずれかに読み出される。
【００６７】
行平均キャパシタ７１４の電荷は、ソースフォロワ出力アンプ等のバッファ７２２によって出力ライン７２０からバッファされて、出力ライン７２０からのすべての可能なローディングを防止する。電荷転送ステップ中の、列と行の平均キャパシタ７０８ａ、７０８ｂ、７０８ｃ、及び７１４ａ、７１４ｂ、７１４ｃ間の電荷シェアリングはフォロワによって回避できるが、より好ましくは、１／２の一定係数を行平均セクション７０４からの読出に適用して、３×３ブロック用の真の平均電圧を獲得することである。この同一係数は、平均される任意サイズのブロックに適用されるであろう。
【００６８】
行平均キャパシタ７１４は、行平均リセットスイッチ７２４を全体的にパルシングすることによってリセットされる。列と行の平均セクション７０２、７０４はその時点で、別のブロック（単数または複数）を平均する準備ができる。
【００６９】
上記のプロセスは単一の３×３ブロックの平均化を説明したが、当業者なら、その回路を用いて、適切なスイッチングシーケンスを使用することによってアレイ上の任意のパターンの多重ブロックを平均化できることを充分理解するであろう。しかしながら、上記の回路を使用するには、ブロックは正方形か、行の数が列の数よりも少ない長方形のいずれかであることが望ましい。
【００７０】
もうひとつの変更は、差分読出を提供して、図３の読出回路７０をピクセルセル毎に使用する必要をなくす。このことは、セルの光感知面積を増加させるという利点がある。これは、図９に示すように、行平均セクション内に、列平均キャパシタの２つのバンク７０４、７０４′を設けることにより達成される。（第２バンクを、破線囲み内に示す。）リセットバンク７０４′と、信号バンク７０４は、構成が同一である。両バンク７０４、７０４′とも、列平均セクション７０２に接続される。バンク７０４′は、別の行平均リセットセレクトスイッチ７１２′を介して接続される。それぞれのフォロワー７２２′と、信号バンク７０４中の各キャパシタ７１４の出力とを介してリセット出力ライン７２０′に接続された、リセットバンク７０４′中の各リセットキャパシタ７１４′は、最終的には、出力ライン７２０に接続される。そして、これらの出力ライン７２０、７２０′はそれぞれ、差動アンプ７２６の入力に接続される。差動アンプ７２６の出力は、前述の時間平均セクションまたはマルチプレクサに接続される。変更されたこの行平均セクション中の行平均キャパシタバンク７０４、７０４′はそれぞれ、先に記載のシングルバンクのバージョンと同じに動作することになろう。しかし、リセットバンク７０４′は、ピクセルセルがリセットされた後（つまり、図３Ａに関連して説明した通り）で、しかも累積電荷が、フローティングディフュージョンノード４０に転送される前の場合だけ、列平均セクション７０２へ切替えられる。これとは逆に、一旦、累積電荷がフローティングディフュージョン４０へ転送されると、信号バンク７０４は、列平均セクション７０２へ切替えられる。このようにして、各リセットキャパシタ７１４′の電荷は、ブロックの平均リセット値を表し、信号バンク７０４内の各キャパシタ７１４の電荷はブロックの平均信号値を表す。このようにして、これら二つの平均値の差は、先に検討した理由に関して、何らのＫＴＣノイズも無いブロック平均を表すことになろう。
【００７１】
（図３Ａの）読出回路７０をなくすことにより、固定パターンのノイズを抑制する本発明の先に述べた利点もなくしてしまうことが注目される。読出回路７０は、ノイズを減らすために、サンプリングキャパシタ２０５、２３５をまたいで接続される短絡ＦＥＴを持っていた。この固定パターンのノイズは、多重解像度に同じような策を講ずることにより抑制することも可能である。この回路に、クロスバースイッチを使用することができる。これらのスイッチは、閉成されると、信号バンク７０４をリセットバンク７０４′に接続する。クロスバースイッチが閉じられたときに得られる、差動アンプ７２６からの出力は、スイッチが閉じられる前に積分期間の終わりに得られる出力から差し引かれる。その結果得られるのが、固定パターンのノイズに関して補償された信号である。
【００７２】
図１０は、時間平均セクション６１１に加えた変更を示す。時間平均キャパシタ７３２は、行平均セクションに接続される。シングルバンクしか示していないが、シングルあるいはデュアルキャパシタのバンク構造を使用してもよい。シングルバンク構造は、差分出力をもたらす上記変更を行なわない場合に用いられることになろう。また、差分出力回路が使用されて、差動アンプからの信号出力が、時間平均キャパシタ７３２のシングルバンク内へ送られる場合も、同様とすることができるであろう。しかし、時間平均キャパシタ７３２からなる２個の独立したバンクを設けて、それぞれ、先に記載の差分行平均セクションのリセットバンクと、信号バンクに接続することも有益である。この場合、行平均セクションからのリセット及び信号出力の信号は差動アンプに接続されることはないであろう。その代わり、２つの時間平均バンクからのリセットと信号の出力は、このアンプに接続されることになろう。デュアル時間平均キャパシタバンク構造は、シングルキャパシタバンク内で発生する可能性のある信号ノイズを抑制するという利点がある。
【００７３】
シングルバンクに関する以下の説明は、デュアルバンク構造にも当てはまる。デュアルバンク構造を用いる場合、（ピクセルがリセットされた時の）リセットバンクと、（ピクセル内に電荷が累積された後の）信号バンクの両方で、プロセスが実行され、次いで、それぞれの出力が差分的に比較される。
【００７４】
図１０は、行平均セクションとマルチプレクサとの間に接続された時間平均キャパシタ７３２のバンクを示す。時間平均セクション７３０は、（図１２の）行平均セクション７０４と同様に構成され、また列平均セクション７０２が行平均セクション７０４へ接続される方法と類似する方法で接続される。しかし、時間平均セクション７３０へ接続されているとき、行平均セクション７３０内で何れのバッファ７２２をも使用することは好ましくない点が注意される。
【００７５】
図１０に示す回路を用いて、ここで、画像装置の３つの別々のフレームが時間的にどのように平均されるかを説明する。先に説明したブロック平均プロセスが完了すると、第１時間選択スイッチ７３４ａが閉じる。これにより、行平均セクションからの出力は、第１時間平均キャパシタ７３２ａに電荷を与える。他の時間セレクトスイッチ７３４ｂと７３４ｃは、この転送の間は開いたままである。このプロセスは、次の画像装置の読み出し用にブロック平均が決定されたが、このときに第２時間セレクトスイッチ７３４ｂが閉じており、一方、他のセレクトスイッチ７３４ａと７３４ｃとは開いたであると、反復される。これにより、第２時間平均キャパシタ７３２ｂが電荷を与えられる。このプロセスは、次の反復のために３回目の反復がなされ、第３時間平均キャパシタ７３２ｃは、第３時間セレクトスイッチ７３４ｃ′を閉じることにより電荷を付与される。時間平均キャパシタ７３２ａ，７３２ｂ、及び７３２ｃの３個全てが個々に電荷を付与された後、時間平均スイッチ７３６ａ，７３６ｂ、７３６ｃ及び７３６ｄを、列平均スイッチと同一のパターンでパルシングすることにより、電荷は再分配される。つまり、第１時間平均スイッチ７３６ａと第４時間平均スイッチ７３６ｄが開放されたままで、第２時間平均スイッチ７３６ｂと第３時間平均スイッチ７３６ｃが閉成される。この接続が、キャパシタ７３２ａ、７３２ｂ、及び７３２ｃとの間の電荷を等しくさせ、各キャパシタ上の電圧はそれらの中で始めから個々に保持されていた電圧の平均を表す。従って、各時間平均キャパシタ７３２が持つ電荷は、画像装置の３回の読み出し反復の時間平均を表す。この時間ブロック平均は、３個の時間平均キャパシタ７３２の何れかひとつの時間平均出力スイッチ７３８をパルシングすることにより、マルチプレクサ（または差動アンプ）へ読み出される。時間平均キャパシタ７３２は、バッファ７４２により、出力ライン７４０からバッファされる。電荷転送ステップ時の、行平均キャパシタと時間平均キャパシタとの間の電荷シェアリングは、追加要因の半分が時間平均セクション７３０からの読み出しに与えられるのが好ましいことを教えている。
【００７６】
時間平均キャパシタ７３２は、時間平均リセットスイッチ７４４を全体的にパルシングすることによりリセットできる。
【００７７】
多重解像度読出回路の第２の好ましい実行例は、一組のスイッチを介して相互接続された切替えキャパシタ積分器のバンクを利用する。隣接する列からの追加キャパシタンスに適切に切り替えることにより、可変積分利得を持つ切替えキャパシタ電荷積分器が実現される。各列の底部にあるこれらの可変利得積分器は、２つのステップで行われる局所的な平均を出すために使用される。先ず、ひとつのブロックの与えられた行のピクセルが平均される。次いで、ブロックの各行が一緒に平均される。積分器は、ピクセル信号とリセットレベルから差分入力を受け取り、相関されたダブルサンプリングを基本的に実行して、ピクセルＫＴＣノイズ、１／ｆノイズ、及びしきい値電圧変動に起因する固定パターンのノイズ、を抑制する。単一端信号を生成する基本回路を図１１に示す。
【００７８】
前と同じように、信号積分期間に続いて、アレイの各行は並行して読出される。この読出しに先立って、リセットスイッチ８０４並びにギャング式フィードバックキャパシタスイッチ８０６の対をパルシングすることにより、オペアンプ８０２がリセットされる。各動作サイクルの前半分で、第１の列平均キャパシタスイッチ８０８は、列平均をとることを実行するために閉じられる。ピクセルセル出力信号は、信号セレクトスイッチ８１２を全体的にパルシングすることにより列平均キャパシタ８１０上でサンプル化される。次いで、選択された列平均スイッチ８１４をイネーブル化することにより、電荷は、所望のブロックサイズに従い列平均キャパシタ８１０上に再分配される。例えば、図１４を参照すると、３×３ブロックパターン用の列平均スイッチ８１４の構成は、第２と第３のスイッチ８１４が閉じられている一方、第１と第４のスイッチ８１４が開放されたままであることが必要となろう。
【００７９】
続いて、ギャング式の第２の列平均キャパシタスイッチ８１６がパルシングされ、第１フィードバックキャパシタ８１８へ電荷を転送する。ギャング式フィードバックキャパシタスイッチ８０６の第１の対だけを閉じることにより、第１フィードバックキャパシタ８１８の選択が行われる。各後続サイクル（ｎサイクルではｎ×ｎブロックが必要）では、列平均兼転送プロセスが、ブロックの各列に関して説明した通りに行われる。しかし、各後続サイクルの終端で、選択された一団にまとまった行平均スイッチ８２０の対がパルシングされる。選択された行平均スイッチの対８２０は、現在処理されているサイクルに依存する。例えば、第２サイクルにおいて、第１と第２のフィードバックキャパシタ８１８間に接続された一対の行平均スイッチ８２０は閉成される。一方、第３サイクルにおいて、これらのスイッチ８２０は、第２と第３のキャパシタ８１８間の行平均スイッチ８２０と同じく閉成され、以下同様である。このプロセスの結果は、最終サイクルが完了した後、関与した各フィードバックキャパシタが、ブロック平均を表す電荷を持つということである。
【００８０】
出力ライン８２２は、オペアンプ８０２とフィードバックキャパシタ８１８とを接続するノードに、出力スイッチ８２３を介して接続される。ブロック平均は、積分器のうちのひとつの積分器の出力スイッチ８２３をパルシングすることにより読出される。注意する点は、フィードバックキャパシタ８１８が隣の列から切り替えられる、上に記載の実施例において、平均されるべきブロックは正方形か長方形であって、行数は列数より少ないことが好ましいということである。
【００８１】
ノイズ性能を高めるためには、単一端ピクセル読出しではなくて差分読出しが好ましい。図１２に差分読出回路を示す。変更により、追加のオペアンプ８０２′、フィードバックキャパシタ８１８′、リセットスイッチ８０４′、及びフィードバックキャパシタスイッチ８０６′を追加して、既存の信号サブ回路８２４と並列にリセットサブ回路８２４′が形成されている。サブ回路８２４、８２４′は別々の第２の列平均キャパシタスイッチ８１６、８１６′を介して、列平均セクションに接続される。フィードバックキャパシタサブ回路８２４、８２４′はそれぞれ、先に説明した回路の単一端バージョンに対して同様に動作する。リセットサブ回路８２４′は、ピクセルセルがリセットされた後（つまり、図３に関連して説明した通り）、かつフローティングディフュージョンノード４０へ何れの累積電荷も転送されてしまう前においてだけ、列平均セクションへ切り替えられる。逆に、信号サブ回路８２４は、累積電荷が一旦、フローティングディフュージョン４０へ転送されてしまうと、単に列平均セクションへ切り替えられるだけであろう。この方法で、リセットサブ回路８２４′中の各フィードバックキャパシタ８１８′上の電荷は、ブロックの平均リセット値を表し、信号サブ回路８２４中の各フィードバックキャパシタ８１８上の電荷は、ブロックの平均信号値を表す。
【００８２】
各リセットサブ回路８２４′のオペアンプ８０２′からの出力は、出力スイッチ８２３′を介して、リセット出力ライン８２２′に接続される。同様にして、信号サブ回路８２４のオペアンプ８０２の出力は、信号出力スイッチ８２３を介して、信号出力ライン８２２に接続される。これらの出力ライン８２２、８２２′はそれぞれ、差動アンプ８２６の入力へ接続される。差動アンプ８２６の出力は、先に記載の時間平均セクションまたはマルチプレクサに接続される。先に記載の変更された回路の差分出力は、誘起された変動（例えばＫＴＣノイズ）をピクセルに関して訂正し、行平均セクションで使用されて、積分動作を行うアンプのバンク内のオフセットを解消もする。更に、スイッチフィードスルー効果も、この技術を使って（第１のオーダーまで）なくすこともできる。
【００８３】
もう一つの差分読出しの変更が図１３に示されている。キャパシタ積分器の構成はひとつだけが示されているが、多重解像度回路中の全ての積分器に同じ変更を加えてもよい。変更されたキャパシタ積分器の構成は、ギャング式の第１の列平均キャパシタスイッチ８０８が閉じられている間、ピクセルリセットレベルが与えられる、一方で、ギャング式の第２の列平均キャパシタスイッチ８１６が閉じられている間、ピクセルリセットレベルが与えられる、ということ以外、基本的には上記と同じように動作される。この代替手順の結果として、フィードバックキャパシタ８１８をまたぐ差分電圧（Ｖリセット−Ｖ信号）が生成される。このようにして、ピクセル信号とリセットレベルとの間の差分信号は、積分器から直に読出される。図１２に示すような先の実施例のリセットサブ回路８２４′も、差動アンプ８２６も必要としない。
【００８４】
時間平均セクションが望ましい場合、多重解像度回路の第１の好ましい実施例に関して先に説明した通り、それをシングルバンク構造またはダブルバンク構造として組み込むことが可能であろう。唯一の違いは、多重解像度回路の第２の好ましい実施例の行平均セクションのように構成されて動作するのが好ましいという点であろう。このことは、フル解像度の画像出力（例えば１フレーム）を与えるのに必要な時間と、低解像度の画像出力を与えるのに必要な時間とを比較する以下の分析によって示すことができる。
【００８５】
以下においては、ｍ×ｍ個のピクセルセルよりなる焦点面アレイを、ｎ×ｎ個のブロックに分割した場合について説明する。このアレイはピクセル及びブロックの具体的個数が異なるのを除き、先に図６につき説明したものと同じである。アレイ中の各行の処理に「ａ」なるクロックサイクル数を必要とするのであれば、ブロックの行を処理するには、ｎ×ｎブロックとして、（ｎ×ａ）ｔｃだけかかることになろう。ここにおいて「ｔｃ」は１クロックサイクルの持続時間である。言い換えれば、ｎ個のアレイ行は、アレイ中の水平方向の各ブロックのためのブロック平均を生成するように処理される必要があろう。次に、各ブロック平均が、「ｂ」なるクロックサイクル数で走査される場合、ｍ×ｍのアレイとして、ブロックのひとつの行にはｍ／ｎ個のブロックが存在することになろう。従って、行ブロック全体を走査するには（ｍ／ｎ×ｂ）ｔｃがかかることになる。ブロックの１行の処理と出力には、（ｎ×ａ）＋（ｍ／ｎ×ｂ）ｔｃがかかることになる。このようにして、ひとつの画像フレームを処理して出力するトータル時間は、アレイ中にはｍ／ｎ行のブロックがあるので、ｍ／ｎ［（ｎ×ａ）＋（ｍ／ｎ×ｂ）］ｔｃとなる。
【００８６】
上記回路で、「ａ」は３つのクロックサイクルに等しく、「ｂ」はひとつのクロックサイクルに等しいと考えられる。従って、５１２×５１２アレイでは、フル解像度の画像フレーム（例えば、ｎ−１）を生成するための時間は、５１２［（３＋５１２）］ｔｃ＝２６３６８０ｔｃとなる。しかし、アレイを４で除してダウンサンプルし、１２８×１２８ブロックの平均をとる場合、低位の解像度の画像フレームを生成するための時間は、５１２／４［（４×３）＋（５１２／４）］ｔｃ＝１７９２０ｔｃとなる。これは、画像を生成するのにかかる時間が約１／１５に減ったことを示す。ｔｃ＝１μ秒とすると、減少した解像度のフレームは、１７．９ミリ秒で読出され得ることが分かる。典型的な映像フレーム速度はほぼ３０ミリ秒で与えられるので、この画像フレームは、望み通りに、充分、映像フレーム速度内で得られることが分かる。また注目される点は、ソフトウエアで駆動される多重解像度システムを利用して得られるよりも、有意な程に速いということである。
【００８７】
列並行多重解像度回路を内蔵させるために先に開示した能動ピクセルセンサーアレイを変更することは、多重解像度能力をセンサーアレイへ実装する好ましい方法ではあるが、このコンセプトは他の種類のアレイにも適用できることを理解しておくべきである。例えば、ホトダイオードアレイに、列並列方式を行って、多重解像度読み出しを提供することもできるであろう。この場合、ホトダイオードピクセルセルの出力は多重解像度回路へ切り替えられて、同じように処理されるであろう。この方法で、ホトダイオードアレイへ列並列方式を用いることにより、同じ利点が得られることになるであろう。とりわけ、各セルで必要とされるのは、能動回路の最小化であり、それは、フィルファクタを最大化することになる。
【００８８】
ホトダイオードアレイは、空間的並列構成とともに使用して（列並列構造と対立するものして）、多重解像度能力を提供することもできる。この代替構成は、ホトダイオード構造を直接リンクすることができるので、使用可能である。図１４は、一組のプログラマブルスイッチ９０２を介して、各ホトダイオード９００を最も近い隣のホトダイオードへ接続することにより、空間的並列方式がどのように動作するかを示している。図示は省略したが、各スイッチはまた、各ホトダイオードが直交方向に隣り合うホトダイオードにと同様その対角線方向に隣り合うホトダイオードにも切り替え可能となるようにも接続されている。この切り替え能力が総合的にもたらすのは、ホトダイオード群の相互接続が、先に記載のブロックを形成できるようにすることである。空間的並列構成の場合、ブロックは任意の構成（すなわち、直角、Ｌ形など）をとることができ、列並列方式の場合のように、正方形であったり、列数より行数のほうが少ないという制限はないことになる。その上、異なる形状とサイズのブロックは、各フレームに関して、アレイの異なる領域内に形成できる。例えば、その領域の高解像度画像が得られる一方、低解像度画像が受け入れられる別の領域がブロック平均され得るように、アレイの一部分がブロック化されないままにすることができるであろう。
【００８９】
一旦ホト生成された電荷が累積されて、アレイ内の一群のピクセルのホトダイオード構成９００を一緒に切り換えることは、ホトダイオード９００によって出力される信号を平均する効果を有する。これは、アレイ内の各ホトダイオード９００の活性感光面の面積が通常は同一であって、ホトダイオード９００のキャパシタンスが、その感光面積とともに線形に増加することにより生じる。このように、より多くのホトダイオード５００が一緒に切り替えられるので、「スーパーピクセル」ブロックの全体キャパシタンスは、同様の程度まで増加する。例えば、３×３のブロックでは、全ブロックキャパシタンスは、アレイ内の個々のホトダイオード９００の９倍となる。加えて、ホトダイオード９００による電圧出力は、そのキャパシタンスで除した累積電荷と等しい。ブロック内のホトダイオード９００が、積分期間の後で相互接続されるとき、ブロックによる電圧出力は、ホトダイオードのキャパシタンス（ブロック内の各ホトダイオードについて同一となる）で除した各ホトダイオード９００の累積電荷に、ブロック内のホトダイオード９００の数を乗じた計となる。このように、相互接続されたホトダイオード９００による信号出力の電圧は、ホトダイオードから個別に出力された電圧信号の平均を表す。
【００９０】
相互接続されるホトダイオード９００の空間的並列ネットワークの別の用途は、暗い光レベルの画像化である。図１５は、転送ゲート９０４が、ホトダイオード９００とフローティングディフュージョン９０６との間に用いられることを示す。フローティングディフュージョン９０６の面積は、ホトダイオード５００と比べて小さい。暗い光の状態に直面すると、検出器の面積は、前と全く同じに、隣合うホトダイオード内でプログラマブルスイッチ９０２を介して切り替えることによって増加されて、より大きな「スーパーピクセル」を作成する。相互接続されたホトダイオードのブロックは、相互接続されたホトダイオード９００から直接的にというよりはむしろ、ブロック内のただひとつの転送ゲート９０４をパルシングすることによって単一フローティングディフュージョン出力ノード９０８を介して読み出される。転送ゲート９０４をパルシングすることは、ブロックのキャパシタンスを、相互接続されたホトダイオード９００の結合された、より大きなキャパシタンスというよりはむしろ、フローティングディフュージョン９０６のキャパシタンスへ本質的に変化させる。累積電荷は同一のまま残るが、キャパシタンスは相当に減少し、フローティングディフュージョン９０６からの電圧の読みは、相互接続されたホトダイオード９００、または任意のひとつのホトダイオード９００を直に読取ることによって得ることのできるものよりも著しく大きい。従って、感度は解像度を犠牲にして（即ち、ホトダイオード９００が相互接続されるときに起こるブロック平均によって）達成される（即ち、前記ブロックからの拡張電圧信号）。
【００９１】
本発明を上記の好ましい実施例を参照して詳細に説明してきたが、それらの変更と修正は、本発明の真正な精神及び範囲から逸脱することなく行われてもよいことは言うまでもない。例えば、多重解像度読出回路の第２の好適な実施に関連して記載された切替えキャパシタ積算器は、切替えキャパシターフィルタと置き換えることができる。この切替えキャパシターフィルタは、ただの単純な信号平均をとる代わりに、ローパスフィルタリング及びピクセルの重み付け操作を実行するよう設計してもよい。このような方法で、より洗練されたブロック処理手順を実現することができる。
【図面の簡単な説明】
【図１】好ましい個々の焦点面セルの構成を示す概念図である。
【図２】図１に示すタイプの焦点面アレイのセルを有する集積回路の平面図である。
【図３Ａ】図１のセルの模式的概念図である。
【図３Ｂ】図１と同様なタイプの焦点面アレイのセルを構成するが、ロードＦＥＴ及びサンプリング回路が各セルから除かれて各アレイの列の底部に共通の要素として組み込まれている集積回路の平面図である。
【図４】図３Ａのセルの電荷転送部分内の表面ポテンシャルのグラフである。
【図５】図２の焦点面アレイの別の実施例でマイクロレンズ層を含むものの横断面図である。
【図５Ａ】ポリマフィルタの実施例を示す。
【図５Ｂ】燐光物質の実施例を示す。
【図５Ｃ】燐光物質からの光子の放出を示す実施例を示す。
【図６】本発明による多重解像度画像処理を採用したアレイにおける種々のブロッキング案の図示である。
【図７】多重解像度画像処理能力を有し列並列手法を採用した焦点面アレイを構成する集積回路の構造を示す概念図である。
【図８】図７のアレイのファクタ３だけダウンサンプリングしたものを示す概念図である。
【図９】図７の構造に関する多重解像度画像処理回路の１つの実施例の模式的概念図である。
【図１０】図９の回路に組み込まれる時間平均回路の模式的概念図である。
【図１１】図７の構造に関する多重解像度画像処理回路の別の実施例の模式的概念図である。
【図１２】図４の多重解像度画像処理回路の、ある形式の特異な出力を組み込んだ別の実施例の改変の模式的概念図である。
【図１３】図４の多重解像度画像処理回路の、第２の形式の特異な出力を組み込んだ別の実施例の改変の模式的概念図である。
【図１４】多重解像度画像処理能力を有し空間的並列手法を採用した焦点面アレイのホトダイオードを構成する集積回路の構造を示す概念図である。
【図１５】図１４の構造の代わりの実施例の暗い光での画像処理能力を組み込んだ模式的概念図である。
【図１】
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【図２】
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【図４】
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【図５】
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【図３Ａ】
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【図３Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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