(57)【特許請求の範囲】
【請求項１】
シフト冗長機能を有する半導体記憶装置において、
アドレス信号の入力を受けるアドレス入力回路と、
前記アドレス信号に応じてメモリアレイを駆動する駆動回路と、
前記アドレス入力回路と前記駆動回路とを連結する信号線と、
前記駆動回路の近傍に配置され、前記メモリアレイに存在する不良ラインを、冗長ラインを含む他のラインによって置換する冗長回路と、
前記不良ラインを示す情報を格納した不良ライン情報格納回路と、
前記不良ライン情報格納回路に格納されている情報を、前記信号線を介して前記冗長回路に供給する供給回路と、を備え、
前記供給回路は、半導体記憶装置が起動された場合に、前記不良ラインを示す情報を、
前記信号線を介して前記冗長回路に供給し、
前記冗長回路は、供給された前記不良ラインを示す情報を基に、前記不良ラインを前記他のラインに置換することを特徴とする半導体記憶装置。
【請求項２】
シフト冗長機能を有する半導体記憶装置において、
アドレス信号の入力を受けるアドレス入力回路と、
前記アドレス信号に応じてメモリアレイを駆動する駆動回路と、
前記アドレス入力回路と前記駆動回路とを連結する信号線と、
前記駆動回路の近傍に配置され、前記メモリアレイに存在する不良ラインを、冗長ラインを含む他のラインによって置換する冗長回路と、
前記不良ラインを示す情報を格納した不良ライン情報格納回路と、
前記不良ライン情報格納回路に格納されている情報を、前記信号線を介して前記冗長回路に供給する供給回路と、を備え、
前記冗長回路は、前記情報を記憶する記憶回路を有し、該記憶された情報に基づいて前記不良ラインを前記他のラインに置換する冗長処理を行うこと、
を特徴とする半導体記憶装置。
【請求項３】
前記供給回路は、半導体記憶装置が起動された場合に、前記不良ラインを示す情報を、前記信号線を介して前記冗長回路に供給することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記冗長回路は、前記情報を記憶する記憶回路を有していることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
駆動回路およびメモリアレイを有するサブブロックを複数具備する半導体記憶装置において、
前記サブブロックに存在する不良ラインを示す情報を前記サブブロック単位に格納する不良ライン情報格納回路と、
前記不良ライン情報格納回路に格納されている情報に基づいて、前記各サブブロックに存在する不良ラインを、冗長ラインを含む他のラインによって置換する冗長回路と、を備え、
前記不良ライン情報格納回路は、複数の前記サブブロックで共用され、
前記サブブロックは複数の部分に分割され、前記冗長回路は前記複数の部分毎に冗長処理を実行することを特徴とする半導体記憶装置。
【請求項６】
前記不良ライン情報格納回路を共有している複数の前記サブブロックは、前記ラインに対して直交する方向に並置されていることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記不良ライン情報格納回路は、前記不良ラインと平行する前記サブブロックの一辺に隣接して配置されていることを特徴とする請求項５記載の半導体記憶装置。
【請求項８】
前記冗長回路は、前記サブブロックの近傍に配置されることを特徴とする請求項５記載の半導体記憶装置。
【請求項９】
アドレス信号の入力を受けるアドレス入力回路と、
前記アドレス信号に応じて前記サブブロックを駆動する駆動回路と、
前記アドレス入力回路と前記駆動回路とを連結する信号線と、
前記不良ライン情報格納回路に格納されている情報を、前記信号線を介して前記冗長回路に供給する供給回路と、
を更に有することを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記駆動回路は、前記サブブロックの一辺に沿って配置され、前記信号線は、前記駆動回路に平行に配置されていることを特徴とする請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、シフト冗長機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
製造された半導体記憶装置が不良ラインを有する場合には、シフト冗長と呼ばれる手法によって、不良ラインを冗長ラインを含む他のラインによって置換することで、正常化することができる。
【０００３】
図９は、シフト冗長の概要を説明する図である。この図において、メモリアレイ２は、通常ライン２ａとともに、冗長ライン２ｂを有しており、その接続関係はデコーダ１によって管理されている。
【０００４】
このような半導体記憶装置において、例えば、図１０に示すように、中央部分に不良ラインが見つかったとすると、デコーダ１は、その不良ラインより右側のラインを全て右側にシフトすることにより不良ラインを冗長ラインを含む他のラインによって置換することが可能になる。
【０００５】
図１１は、このようなシフト冗長を実現するための回路図である。この図において、アドレスラッチ回路２０は、外部から入力されたアドレス信号をラッチし、デコード回路２１に供給する。
【０００６】
デコード回路２１は、アドレスラッチ回路２０によってラッチされたアドレス信号をデコードし、メモリアレイの所定のラインを選択するための選択信号を生成して、ワードドライバ回路２２に供給する。
【０００７】
ワードドライバ回路２２は、デコード回路２１から供給された選択信号に応じてメモリアレイを駆動する。
一方、ヒューズ回路２３は、メモリアレイのワードラインの本数に応じたヒューズによって構成されている。製造後の検査によってメモリアレイの所定のワードラインが不良ラインであることが検出された場合には、不良ラインの位置（アドレス）に応じたヒューズを外部の装置によって溶断することで、不良ラインを示す情報を記憶させる。
【０００８】
デコード回路２４は、ヒューズ回路２３に保持されている不良ラインを示す情報をデコードし、ワードライン中の不良ラインを指示する指示信号を生成して、冗長回路２５に供給する。
【０００９】
冗長回路２５は、指示信号に応じてワードドライバ回路２２を制御し、不良ラインを冗長ラインを含む他のラインによって置換させる。
次に、以上の従来例の動作について説明する。
【００１０】
製造後の検査によって、メモリアレイの所定のワードラインが不良ラインであることが検出された場合には、その不良ラインに応じてヒューズ回路２３の該当するヒューズを溶断する作業が行われる。
【００１１】
このようにして不良ラインに対応するヒューズが溶断された半導体記憶装置が所定の回路に実装された後、電源が投入されたとすると、先ず、ヒューズ回路２３は、ヒューズの溶断状態に応じた信号（不良ラインを示すアドレス信号）を生成してデコード回路２４に供給する。
【００１２】
デコード回路２４は、ヒューズ回路２３から供給された信号をデコードし、指示信号を生成して冗長回路２５に供給する。
冗長回路２５は、デコード回路２４からの指示信号を参照し、ワードドライバ回路２２を制御することによってワードラインをシフトし、不良ラインを冗長ラインを含む他のラインによって置換する（図１０参照）。
【００１３】
シフト冗長が完了すると、半導体記憶装置はアドレス信号の受け付けを開始し、アドレスラッチ回路２０は入力されたアドレス信号をラッチする。
デコード回路２１は、アドレスラッチ回路２０によってラッチされたアドレス信号をデコードして選択信号を生成し、ワードドライバ回路２２に供給する。
【００１４】
ワードドライバ回路２２は、冗長回路２５からの指示に基づいてシフト冗長を行っているので、デコード回路２１からの選択信号を適宜シフトし、メモリアレイに供給する。その結果、不良ラインをアクセスの対象から除外するとともに、冗長ラインによって不良ラインを代替することが可能になる。
【００１５】
図１２は、図１１に示す回路が、半導体基板上に形成される場合の回路パターンの概略を説明する図である。この図の例では、メモリアレイの一辺に沿ってデコード回路とヒューズ回路が配置されている。なお、デコード回路のうち、ハッチングが施されている部分は、冗長回路である。また、メモリアレイの右半分と、左半分がそれぞれ冗長単位であって、それぞれの単位に不良ラインが存在する場合には、冗長ラインによって置換する動作が独立して実施される。
【００１６】
このように、シフト冗長の対象となるメモリアレイと、ヒューズ回路とが１対１の関係を有する場合には、冗長ラインに対応するブロックを新たに追加するだけで事足りるので、シフト冗長を容易に実現することができる。
【００１７】
【発明が解決しようとする課題】
ところで、シフト冗長を実現するためには、図１１に示すように、通常の選択配線とは別に、シフト冗長用の選択配線を設ける必要が生ずる。特に、デコード回路２１、冗長回路２５以降は、配線の本数が多いため、回路のレイアウトによっては配線ペナルティを生ずる場合があるという問題点があった。
【００１８】
また、ＦＣＲＡＭ（Fast Cycle Random Access Memory）のように、複数のサブブロックから構成される半導体記憶装置の場合、図１３に示すように、複数のサブブロックでヒューズを共有する手法が考えられる。ここで、「サブブロック」とは、冗長ラインを１本含むメモリアレイの単位をいう。図１３に示す例では、ハッチングが施されている部分が冗長回路であることから、図の横方向に２個、また、図の縦方向に２個の合計４（＝２×２）個のサブブロックによって構成されている。
【００１９】
そして、この例では、図の上下方向に並置された２個のサブブロックが１個のヒューズ回路を共用しているため、図１４に示すように、上下に並置される何れかのサブブロックのラインに不良がある場合には、上下方向に並置された他方のサブブロックも含めてシフト冗長が実行されていた。この図の例では、左から第４番目と右端のラインが不良ラインであり、これらの不良ラインは、左側のサブブロックの左端の冗長ラインと、右側のサブブロックの左端の冗長ラインによって置換されている。
【００２０】
ところで、このように上下方向に並置される複数のサブブロックで同一のヒューズ回路を共用した場合には、各サブブロックのデコード回路とヒューズ回路とを配線によって連結する必要が生ずるため、図１３および図１４に示すように、サブブロックを跨ぐ配線が必要になる。その結果、配線ペナルティを生じる蓋然性が高まるとともに、デコーダのレイアウトが困難になるという問題点もあった。
【００２１】
なお、見開きタイプのメモリレイアウトの場合では、上下に並置されるメモリアレイについてヒューズ回路を共有化することができ、その場合にはメモリアレイ上にラインを跨がせる必要がない。しかしながら、このような手法では３つ以上のメモリアレイには対応できないという問題点があった。
【００２２】
本発明は、このような点に鑑みてなされたものであり、特に、複数のサブブロックを有する半導体記憶装置において、配線ペナルティが生じる蓋然性を低減するとともに、レコーダの配置を容易にすることを可能とすることを目的とする。
【００２３】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、シフト冗長機能を有する半導体記憶装置において、アドレス信号の入力を受けるアドレス入力回路３０と、前記アドレス信号に応じてメモリアレイを駆動する駆動回路３１と、前記アドレス入力回路３０と前記駆動回路３１とを連結する信号線３２と、前記駆動回路３１の近傍に配置され、前記メモリアレイに存在する不良ラインを、冗長ラインを含む他のラインによって置換する冗長回路３３と、前記不良ラインを示す情報を格納した不良ライン情報格納回路３４と、前記不良ライン情報格納回路３４に格納されている情報を、前記信号線３２を介して前記冗長回路３３に供給する供給回路３５と、を備え、前記供給回路３５は、半導体記憶装置が起動された場合に、前記不良ラインを示す情報を、前記信号線３２を介して前記冗長回路３３に供給し、前記冗長回路３３は、供給された前記不良ラインを示す情報を基に、前記不良ラインを前記他のラインに置換することを特徴とする半導体記憶装置が提供される。
【００２４】
ここで、アドレス入力回路３０は、アドレス信号の入力を受ける。駆動回路３１は、アドレス信号に応じてメモリアレイを駆動する。信号線３２は、アドレス入力回路３０と駆動回路３１とを連結する。冗長回路３３は、駆動回路３１の近傍に配置され、メモリアレイに存在する不良ラインを、冗長ラインを含む他のラインによって置換する。不良ライン情報格納回路３４は、不良ラインを示す情報を格納し、供給回路３５は、不良ライン情報格納回路３４に格納されている情報を、半導体記憶装置が起動された場合に、信号線３２を介して冗長回路３３に供給する。冗長回路３３は、供給された不良ラインを示す情報を基に、不良ラインを他のラインに置換する。
また、シフト冗長機能を有する半導体記憶装置において、アドレス信号の入力を受けるアドレス入力回路と、前記アドレス信号に応じてメモリアレイを駆動する駆動回路と、前記アドレス入力回路と前記駆動回路とを連結する信号線と、前記駆動回路の近傍に配置され、前記メモリアレイに存在する不良ラインを、冗長ラインを含む他のラインによって置換する冗長回路と、前記不良ラインを示す情報を格納した不良ライン情報格納回路と、前記不良ライン情報格納回路に格納されている情報を、前記信号線を介して前記冗長回路に供給する供給回路と、を備え、前記冗長回路は、前記情報を記憶する記憶回路を有し、該記憶された情報に基づいて前記不良ラインを前記他のラインに置換する冗長処理を行うことを特徴とする半導体記憶装置が提供される。
ここで、アドレス入力回路は、アドレス信号の入力を受ける。駆動回路は、アドレス信号に応じてメモリアレイを駆動する。信号線は、アドレス入力回路と駆動回路とを連結する。冗長回路は、駆動回路の近傍に配置され、メモリアレイに存在する不良ラインを、冗長ラインを含む他のラインによって置換する。不良ライン情報格納回路は不良ラインを示す情報を格納し、供給回路は不良ライン情報格納回路に格納されている情報を、信号線を介して冗長回路に供給する。なお、冗長回路は、不良ラインを示す情報を記憶する記憶回路を有しており、記憶された情報に基づいて不良ラインを他のラインに置換する冗長処理を行う。
【００２５】
また、駆動回路およびメモリアレイを有するサブブロックを複数具備する半導体記憶装置において、前記サブブロックに存在する不良ラインを示す情報を前記サブブロック単位に格納する不良ライン情報格納回路と、前記不良ライン情報格納回路に格納されている情報に基づいて、前記各サブブロックに存在する不良ラインを、冗長ラインを含む他のラインによって置換する冗長回路と、を備え、前記不良ライン情報格納回路は、複数の前記サブブロックで共用され、前記サブブロックは複数の部分に分割され、前記冗長回路は前記複数の部分毎に冗長処理を実行することを特徴とする半導体記憶装置が提供される。
【００２６】
ここで、不良ライン情報格納回路は、サブブロックに存在する不良ラインを示す情報をサブブロック単位に格納する。また、不良ライン情報格納回路は、複数のサブブロックで共用される。冗長回路は、不良ライン情報格納回路に格納されている情報に基づいて、各サブブロックに存在する不良ラインを、冗長ラインを含む他のラインによって置換する。
また、サブブロックは複数の部分に分割されており、冗長回路は複数の部分毎に冗長処理を実行する。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の半導体記憶装置は、アドレス入力回路３０、駆動回路３１、信号線３２、冗長回路３３、不良ライン情報格納回路３４、供給回路３５、および、メモリアレイ３６によって構成されている。
【００２８】
ここで、アドレス入力回路３０は、外部からアドレス信号の入力を受け、信号線３２を介して駆動回路３１に供給する。
駆動回路３１は、信号線３２を介して供給されたアドレス信号に応じてメモリアレイ３６を駆動する。
【００２９】
信号線３２は、アドレス入力回路３０と駆動回路３１とを電気的に連結し、アドレス信号を伝送する。
冗長回路３３は、駆動回路３１の近傍に配置され、メモリアレイ３６に存在する不良ラインを冗長ラインを含む他のラインによって置換する処理を実行する。
【００３０】
不良ライン情報格納回路３４は、メモリアレイ３６に存在する不良ラインを示す情報を格納する。
供給回路３５は、不良ライン情報格納回路３４に格納されている不良ラインを示す情報を、信号線３２を介して冗長回路３３に供給する。
【００３１】
次に、以上の原理図の動作について説明する。
検査によってメモリアレイ３６に不良ラインが存在することが検出された場合には、不良ライン情報格納回路３４に、不良ラインを特定するための情報が他の装置によって格納される。不良ライン情報格納回路３４には、複数のヒューズが具備されており、不良ラインの位置に応じて該当するヒューズが溶断されることにより、不良ライン情報が格納される。
【００３２】
以上のような操作により、不良ライン情報格納回路３４に対して、不良ラインを示す情報が格納された状態において、半導体記憶装置が所定の回路に実装されたとする。
【００３３】
このような状態において、その回路に電源が投入されたとすると、半導体記憶装置の供給回路３５は、不良ライン情報格納回路３４から不良ラインに関する情報を読み出し、信号線３２を介して冗長回路３３に供給する。なお、このとき、アドレス入力回路３０の動作は停止されており、アドレス信号の入力は中断される。
【００３４】
冗長回路３３は、信号線３２を介して供給された情報に応じて、メモリアレイ３６の不良ラインを、冗長ラインを含む他のラインによって置換する処理を実行する。
【００３５】
また、冗長回路３３は、内部に記憶回路を具備しており、不良ラインに関する情報をその内部に記憶することができるので、供給回路３５から情報が供給された後は、内部に記憶した情報に基づいて冗長処理を継続的に実施することができる。
【００３６】
冗長処理が終了すると、アドレス入力回路３０は外部からアドレス信号の入力を開始する。アドレス入力回路３０から入力されたアドレス信号は、信号線３２を介して駆動回路３１に供給される。
【００３７】
駆動回路３１は、信号線３２を介して供給されたアドレス信号に基づいてメモリアレイ３６を駆動する。このとき、冗長回路３３によってシフト冗長が実行されているので、不良ラインはアクセスの対象から除外されることになる。
【００３８】
以上に説明したように、本発明によれば、起動時においては、アドレス信号を駆動回路３１に供給するための信号線３２を利用して、不良ライン情報格納回路３４から不良ラインに関する情報を冗長回路３３に供給するようにしたので、従来の場合に比較して配線の本数を減少させ、配線ペナルティが発生する蓋然性を低減することが可能になる。
【００３９】
また、起動時において不良ライン情報格納回路３４から情報を冗長回路３３に供給し、そこに情報を記憶するようにしたので、起動後に１回だけ冗長回路３３に情報を供給すればよいので、装置の動作を簡略化することが可能になる。
【００４０】
図２は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明の半導体記憶装置は、アドレスラッチ回路５０、ヒューズ回路５１、スイッチ回路５２、選択回路５３、デコード回路５４、スイッチ回路５５、冗長回路５６、ワードドライバ回路５７、および、図示せぬメモリアレイによって構成されている。
【００４１】
ここで、アドレスラッチ回路５０は、外部から供給されたアドレス信号をラッチして、スイッチ回路５２に供給する。
ヒューズ回路５１は、複数のヒューズによって構成されている。そして、これらのヒューズによって、不良ラインの有無と、不良ラインを特定するための情報とを保持している。
【００４２】
スイッチ回路５２は、選択回路５３の制御に応じて、アドレスラッチ回路５０またはヒューズ回路５１の出力の何れか一方を選択し、デコード回路５４に供給する。
【００４３】
選択回路５３は、半導体記憶装置の起動時においては、ヒューズ回路５１からの出力を選択することを指示する信号を、スイッチ回路５２およびスイッチ回路５５に供給し、冗長処理が完了した後は、アドレスラッチ回路５０からの出力を選択するように指示する信号を供給する。
【００４４】
デコード回路５４は、アドレスラッチ回路５０またはヒューズ回路５１から供給されたアドレス信号をデコードし、ワードラインを選択するための選択信号を生成して出力する。
【００４５】
スイッチ回路５５は、選択回路５３の指示に応じてデコード回路５４の出力を、ワードドライバ回路５７または冗長回路５６に供給する。
冗長回路５６は、内部にラッチ回路を有しており、デコード回路５４がヒューズ回路５１の出力信号をデコードした結果得られた情報を記憶する。そして、この記憶した情報に基づいてワードドライバ回路５７を制御し、不良ラインを冗長ラインを含む他のラインによって置換する冗長処理を実行する。
【００４６】
ワードドライバ回路５７は、冗長回路５６の制御に応じて冗長処理を実行するとともに、アドレスラッチ回路５０から出力され、デコード回路５４によってデコードされて得られた選択信号に応じてメモリアレイを制御する。
【００４７】
次に、以上の実施の形態の動作について説明する。
出荷前検査等によってメモリアレイに存在する不良ラインが検出された場合には、その不良ラインの位置に応じて、ヒューズ回路５１の所定のヒューズが溶断される。なお、ヒューズ回路５１は、不良ラインの存在の有無を示すヒューズと、不良ラインのアドレスを特定するためのヒューズ群とを有しており、不良ラインが検出された場合には、前述の不良ラインの存在の有無を示すワードラインが溶断されるとともに、その不良ラインの位置に応じて前述のヒューズ群が所定のパターン（例えば、アドレス値を示す２進数に応じたパターン）で溶断される。
【００４８】
このような状態において、半導体記憶装置が所定の回路に実装された後、その回路に電源が投入されたとすると、選択回路５３は、ヒューズ回路５１からの出力を選択するように、スイッチ回路５２およびスイッチ回路５５に指示する。
【００４９】
その結果、図３に黒線で示すように、ヒューズ回路５１からの出力は、スイッチ回路５２によって選択され、デコード回路５４に供給され、そこでデコードされて選択信号に変換された後、スイッチ回路５５によって冗長回路５６に供給される。
【００５０】
冗長回路５６は、スイッチ回路５５から供給された冗長用の選択信号を内部のラッチ回路にラッチして保持する。このようにしてラッチ回路にラッチされた選択信号は、電源が切断されるまで保持され続ける。
【００５１】
続いて、冗長回路５６への選択信号の供給が完了すると、選択回路５３はアドレスラッチ回路５０からの出力を選択するように、スイッチ回路５２およびスイッチ回路５５に対して指示する。
【００５２】
その結果、図４に黒線で示すように、アドレスラッチ回路５０は、外部から供給されたアドレス信号をラッチし、スイッチ回路５２を介してデコード回路５４に供給する。
【００５３】
デコード回路５４は、アドレス信号をデコードして選択信号を生成し、スイッチ回路５５に出力する。
スイッチ回路５５は、選択回路５３からの指示に応じて、デコード回路５４からの出力を、ワードドライバ回路５７に供給する。
【００５４】
ところで、ワードドライバ回路５７は、冗長回路５６の制御に応じて冗長処理が実行されているので、不良ラインが冗長ラインを含む他のラインによって置換されている。その結果、不良ラインに対する選択信号が入力された場合には、不良ラインに代替する他のラインに対してアクセスがなされることになる。
【００５５】
以上に説明したように、本発明によれば、半導体記憶装置が起動された際には、ヒューズ回路５１に記憶されている不良ラインに関する情報を通常のアドレスが伝送される経路を利用して冗長回路５６に供給するようにしたので、配線の本数を減少させることが可能になる。その結果、配線ペナルティが発生する蓋然性を低下させることが可能になる。
【００５６】
また、以上の実施の形態では、冗長回路５６に対してラッチ回路を具備し、そこに不良ラインに関する情報をラッチするようにしたので、起動後に１回だけヒューズ回路５１からデータを読み出した後は、再度の読み出しを行うことなく、継続して冗長処理を実行することが可能になる。
【００５７】
次に、本発明の第２の実施の形態について説明する。
図５は、本発明の第２の実施の形態の概要を示す図である。この図に示すように、第２の実施の形態は、メモリアレイ６０ａ，６１ａ、デコード回路６０ｂ，６１ｂ、ヒューズ回路６０ｃ，６１ｃ、および、配線６０ｄ，６１ｄから構成されている。
【００５８】
なお、メモリアレイ６０ａ、デコード回路６０ｂ、ヒューズ回路６０ｃ、および、配線６０ｄのうち、左から第１列目〜第５列目までは１つのサブブロックを形成し、また、第６列目〜第１０列目までは他の１つのサブブロックを形成している。
【００５９】
また、メモリアレイ６１ａ、デコード回路６１ｂ、ヒューズ回路６１ｃ、および、配線６１ｄのうち、左から第１列目〜第５列目までは１つのサブブロックを形成し、また、第６列目〜第１０列目までは他の１つのサブブロックを形成している。
【００６０】
この例では、説明の簡略化のためにサブブロックを４つしか示していないが、実際には５以上のサブブロックが存在する場合も想定される。
ここで、メモリアレイ６０ａ，６１ａは、複数のメモリセルがマトリクス状に配置されて構成されている。
【００６１】
デコード回路６０ｂ，６１ｂは、デコード回路と冗長デコード回路（ハッチングが施される部分）とから構成される。デコード回路は、アドレス信号を入力してデコードすることにより選択信号を生成し、該当するワードラインをアクティブの状態にする。冗長デコード回路は、ヒューズ回路６０ｃ，６１ｃに格納されている不良ラインに関する情報を読み出してデコードし、シフト冗長処理を実行する。
【００６２】
ヒューズ回路６０ｃ，６１ｃは、例えば、不良ラインの存在の有無を示すヒューズと、不良ラインが存在する位置を示す複数のヒューズとから構成されており、メモリアレイ６０ａ，６１ａのワードラインに平行な辺に隣接して配置されている。
【００６３】
配線６０ｄ，６１ｄは、デコード回路６０ｂ，６１ｂと、ヒューズ回路６０ｃ，６１ｃとを接続し、これらの間で情報を伝送する。
図６は、図５に示す第２の実施の形態の動作を説明する図である。
【００６４】
この図に示すように、この実施の形態の場合では、ヒューズ回路が図の上下方向のサブブロックでは独立して設けられ、図の左右方向のサブブロックではヒューズ回路が共用されていることから、上下のサブブロックで独立してシフト冗長を実行することができる。
【００６５】
例えば、上側のメモリアレイ６０ａでは、右側のサブブロックの左から第４列目が不良ラインであるとすると、右側のサブブロックのみならず左側のサブブロックも同様にして左端の冗長ラインによって置換される。
【００６６】
また、メモリアレイ６０ｂでは、例えば、左側のサブブロックの左から第３列目が不良ラインであるとすると、左側のサブブロックのみならず右側のサブブロックも同様にして左端の冗長ラインによって置換される。
【００６７】
このように、図の上下方向に並置されているサブブロックに独立したヒューズ回路を設けることにより、図１３に示すように、メモリセルを跨いで信号線を配置する必要がなくなるので、配線ペナルティの発生を低減することが可能になる。
【００６８】
なお、この図の例では、図の左右方向に配置されるサブブロックでヒューズ回路を共用するようにしたが、それぞれが独立したヒューズ回路を具備するようにすることも可能である。
【００６９】
また、ヒューズ回路をワードラインに平行するサブブロックの辺に隣接して配置するようにしたので、例えば、複数のサブブロックでヒューズ回路を共用するような場合であっても、メモリアレイを跨いで配線を設ける必要がなくなるので、配線ペナルティの発生を低減することができる。
【００７０】
次に、本発明の第３の実施の形態について説明する。
図７は、本発明の第３の実施の形態の構成例を示す図である。なお、第３の実施の形態は第１の実施の形態と第２の実施の形態を総合したものである。この図の例では、第３の実施の形態は、サブブロック６５およびサブブロック６６によって構成されている。なお、図５に示すように、図の横方向に２個またはそれ以上のサブブロックを有する構成としてもよい。
【００７１】
図８は、図７に示す破線で囲繞された部分を拡大して示す図である。この図の例は、アドレスラッチ回路７０、ヒューズ回路７１、選択回路７２、スイッチ回路７３、デコード回路７４ａ，７５ａ、スイッチ回路７４ｂ，７５ｂ、ラッチ回路７４ｃ，７５ｃ、冗長回路７４ｄ，７５ｄ、ワードドライバ回路７４ｅ，７５ｅ、および、メモリセル７４ｆ，７５ｆによって構成されている。
【００７２】
なお、アドレスラッチ回路７０はアドレスラッチ回路５０に、ヒューズ回路７１はヒューズ回路５１に、選択回路７２は選択回路５３に、スイッチ回路７３はスイッチ回路５２に、デコード回路７４ａ，７５ａはデコード回路５４に、スイッチ回路７４ｂ，７５ｂはスイッチ回路５５に、冗長回路７４ｄ，７５ｄ、ワードドライバ回路７４ｅ，７５ｅはワードドライバ回路５７に、ラッチ回路７４ｃ，７５ｃは冗長回路５６にそれぞれ対応している。
【００７３】
アドレスラッチ回路７０は、サブブロック６５のワードラインに平行する辺に隣接して配置されており、外部から供給されたアドレス信号をラッチして、スイッチ回路７３に供給する。
【００７４】
ヒューズ回路７１は、アドレスラッチ回路７０と同様に、サブブロック６５のワードラインに平行する辺に隣接して配置されている。なお、ヒューズ回路７１は、複数のヒューズによって構成されており、これらのヒューズによって、不良ラインの有無と、不良ラインが存在する場合にはその不良ラインを特定するための情報とを保持している。
【００７５】
スイッチ回路７３は、デコード回路７４ａ，７５ａからの配線が直線になる位置に配置され、選択回路７２の制御に応じて、アドレスラッチ回路７０またはヒューズ回路７１の出力の何れか一方を選択し、デコード回路７４ａ，７５ａに供給する。
【００７６】
選択回路７２は、半導体記憶装置の起動時においては、ヒューズ回路７１からの出力を選択することを指示する信号を、スイッチ回路７３およびスイッチ回路７４ｂ，７５ｂに供給し、冗長処理が完了した後は、アドレスラッチ回路７０からの出力を選択するように指示する信号を供給する。
【００７７】
デコード回路７４ａ，７５ａは、サブブロックの最上部に配置され、アドレスラッチ回路７０またはヒューズ回路７１から供給されたアドレス信号をデコードし、ワードラインを選択するための選択信号を生成して出力する。
【００７８】
スイッチ回路７４ｂ，７５ｂは、デコード回路７４ａ，７５ａの下に配置され、選択回路７２の指示に応じてデコード回路７４ａ，７５ａの出力を、ワードドライバ回路７４ｅ，７５ｅまたはラッチ回路７４ｃ，７５ｃの何れかに供給する。
【００７９】
ラッチ回路７４ｃ，７５ｃは、スイッチ回路７４ｂ，７５ｂの下に配置され、ヒューズ回路７１から供給された情報をラッチして記憶し、冗長回路７４ｄ，７５ｄに供給する。
【００８０】
ワードドライバ回路７４ｅ，７５ｅは、冗長回路７４ｄ，７５ｄの下に配置され、ラッチ回路７４ｃ，７５ｃによってラッチされた情報に基づいて冗長処理を実行する。
【００８１】
メモリセル７４ｆ，７５ｆは、複数のメモリ素子が列方向に配置されて形成されている。
次に、以上の実施の形態の動作について説明する。
【００８２】
出荷前検査等によってメモリセル７４ｆ，７５ｆ，・・・に存在する不良ラインが検出された場合には、その不良ラインの位置に応じて、ヒューズ回路７１の所定のヒューズが溶断される。なお、この溶断作業は、サブブロック単位で実行される。
【００８３】
そして、前述の場合と同様に、ヒューズ回路７１は、不良ラインの存在の有無を示すヒューズと、メモリアレイの不良ラインのアドレスを特定するためのヒューズ群とを有しており、不良ラインが検出された場合には、前述の不良ラインの存在の有無を示すワードラインが溶断されるとともに、その不良ラインの位置に応じて前述のヒューズ群が溶断される。
【００８４】
このような状態において、半導体記憶装置が所定の回路に実装された後、その回路に電源が投入されたとすると、各サブブロックの選択回路は、ヒューズ回路からの出力を選択するように指示する。例えば、図８の例では、選択回路７２は、ヒューズ回路７１からの出力を選択するように、スイッチ回路７３およびスイッチ回路７４ｂ，７５ｂに指示する。
【００８５】
その結果、ヒューズ回路７１からの出力は、スイッチ回路７３によって選択され、デコード回路７４ａ，７５ａに供給され、そこでデコードされて選択信号に変換された後、スイッチ回路７４ｂ，７５ｂによってラッチ回路７４ｃ，７５ｃにそれぞれ供給される。
【００８６】
ラッチ回路７４ｃ，７５ｃは、スイッチ回路７４ｂ，７５ｂから供給された情報をラッチして保持し、冗長回路７４ｄ，７５ｄに供給する。
冗長回路７４ｄ，７５ｄは、スイッチ回路７４ｂ，７５ｂから供給された冗長用の選択信号をラッチして保持する。このようにしてラッチされた情報は、電源が切断されるまで保持され続ける。
【００８７】
続いて、冗長回路７４ｄ，７５ｄへの選択信号の供給が完了すると、選択回路７２はアドレスラッチ回路７０からの出力を選択するように、スイッチ回路７３およびスイッチ回路７４ｂ，７５ｂに対して指示する。
【００８８】
その結果、アドレスラッチ回路７０は、外部から供給されたアドレス信号をラッチし、スイッチ回路７３を介してデコード回路７４ａ，７５ａに供給する。
デコード回路７４ａ，７５ａは、アドレス信号をデコードして選択信号を生成し、スイッチ回路７４ｂ，７５ｂに出力する。
【００８９】
スイッチ回路７４ｂ，７５ｂは、選択回路７２からの指示に応じて、デコード回路７４ａ，７５ａからの出力を、ワードドライバ回路７４ｅ，７５ｅに供給する。
【００９０】
ところで、ワードドライバ回路７４ｅ，７５ｅは、冗長回路７４ｄ，７５ｄの制御に応じて冗長処理を実行しているので、不良ラインが他のラインによって置換されている。その結果、不良ラインに対する選択信号が入力された場合には、不良ラインに代替する他のラインに対してアクセスがなされることになる。具体的には、メモリセル７４ｆが不良ラインである場合に、メモリセル７４ｆへのアクセス要求がなされたときには、図示せぬ他のラインのメモリセルに対してアクセスが振り分けられることになる。
【００９１】
以上に説明したように、本発明によれば、ワードラインに平行な方向（図の上下方向）に並置されるサブブロックに対して独立なヒューズ回路を設け、それぞれを独立して制御するようにしたので、図１３に示すように、メモリセルを跨いで配線を行う必要がなくなり、配線ペナルティの発生を防止することが可能になる。
【００９２】
また、アドレス信号を伝送する配線と、冗長情報を伝送する配線とを共用するようにしたので、配線の本数を減少させることにより、前述の場合と同様に配線ペナルティの発生を防止することが可能になる。
【００９３】
また、ラッチ回路を具備し、そこに不良ラインに関する情報をラッチするようにしたので、起動後に１回だけヒューズ回路からデータを読み出した後は、再度の読み出しを行うことなく、継続して冗長処理を実行することが可能になる。
【００９４】
なお、以上の実施の形態では、各サブブロック単位で独立した１個のヒューズ回路を設けるようにしたが、ワードラインに直交する方向に並置される複数のサブブロックで１個のヒューズ回路を共用するようにしてもよい。その場合にはメモリアレイの外部に配線を設ければよいことから、従来のように、メモリアレイを跨ぐ配線を行う必要がないので、そのような構成においても配線ペナルティの発生を防止することができる。
【００９５】
また、ワードラインに平行する方向に並置されるサブブロックであっても、例えば、見開きタイプの配線であれば、メモリセル上に跨がせることなく配線を行うことができるので、配線ペナルティの発生を防止することができる。なお、その場合には、ワードラインを跨がせずに制御可能なサブブロックは上下方向に２つまでとなるのは前述の通りである。
【００９６】
更に、以上の実施の形態では、ワードラインに対する冗長処理を例に挙げて説明したが、本発明はワードラインのみならず、コラムライン等にも適用可能であることはいうまでもない。
【００９７】
最後に以上に示した回路はほんの一例であり、本発明がこのような場合のみに限定されるものでないことはいうまでもない。
【００９８】
【発明の効果】
以上説明したように本発明では、シフト冗長機能を有する半導体記憶装置において、アドレス信号の入力を受けるアドレス入力回路と、アドレス信号に応じてメモリアレイを駆動する駆動回路と、アドレス入力回路と駆動回路とを連結する信号線と、駆動回路の近傍に配置され、メモリアレイに存在する不良ラインを、冗長ラインを含む他のラインによって置換する冗長回路と、不良ラインを示す情報を格納した不良ライン情報格納回路と、不良ライン情報格納回路に格納されている情報を、信号線を介して冗長回路に供給する供給回路と、を設け、供給回路は、半導体記憶装置が起動された場合に、不良ラインを示す情報を、信号線を介して冗長回路に供給し、冗長回路は、供給された不良ラインを示す情報を基に、不良ラインを他のラインに置換するようにしたので、起動時に信号線により不良ラインを示す情報を冗長回路に供給できるとともに、必要な信号線の本数を減少させることができ、その結果、配線ペナルティの発生を低減することが可能になる。
また、シフト冗長機能を有する半導体記憶装置において、アドレス信号の入力を受けるアドレス入力回路と、アドレス信号に応じてメモリアレイを駆動する駆動回路と、アドレス入力回路と駆動回路とを連結する信号線と、駆動回路の近傍に配置され、メモリアレイに存在する不良ラインを、冗長ラインを含む他のラインによって置換する冗長回路と、不良ラインを示す情報を格納した不良ライン情報格納回路と、不良ライン情報格納回路に格納されている情報を、信号線を介して冗長回路に供給する供給回路と、を備え、冗長回路は、情報を記憶する記憶回路を有し、該記憶された情報に基づいて不良ラインを他のラインに置換する冗長処理を行うようにしたので、１回だけ冗長回路に不良ラインを示す情報を供給して記憶回路に記憶させればよいので、装置の動作を簡略化することが可能になる。
【００９９】
また、駆動回路およびメモリアレイを有するサブブロックを複数具備する半導体記憶装置において、サブブロックに存在する不良ラインを示す情報をサブブロック単位に格納する不良ライン情報格納回路と、不良ライン情報格納回路に格納されている情報に基づいて、各サブブロックに存在する不良ラインを、冗長ラインを含む他のラインによって置換する冗長回路と、を備え、不良ライン情報格納回路は、複数のサブブロックで共用され、サブブロックは複数の部分に分割され、冗長回路はその複数の部分毎に冗長処理を実行するようにしたので、サブブロックを跨ぐ配線を除外することが可能になるので、配線ペナルティの発生を減少させることが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す図である。
【図３】図２に示す第１の実施の形態の動作を説明するための図である。
【図４】図２に示す第１の実施の形態の動作を説明するための図である。
【図５】本発明の第２の実施の形態の構成例を示す図である。
【図６】図５に示す第２の実施の形態の動作を説明するための図である。
【図７】本発明の第３の実施の形態の構成例を示す図である。
【図８】図７に示す破線で囲繞された部分の詳細な構成例を示す図である。
【図９】従来におけるシフト冗長の概要を説明するための図である。
【図１０】従来におけるシフト冗長の概要を説明するための図である。
【図１１】従来の半導体記憶装置の構成例を示す図である。
【図１２】図１１に示す回路が、半導体基板上に形成される場合の回路パターンの概略を説明する図である。
【図１３】複数のサブブロックから構成される半導体記憶装置におけるシフト冗長の一例を説明するための図である。
【図１４】複数のサブブロックから構成される半導体記憶装置におけるシフト冗長の一例を説明するための図である。
【符号の説明】
３０  アドレス入力回路
３１  駆動回路
３２  信号線
３３  冗長回路
３４  不良ライン情報格納回路
３５  供給回路
３６  メモリアレイ
５０  アドレスラッチ回路
５１  ヒューズ回路
５２  スイッチ回路
５３  選択回路
５４  デコード回路
５５  スイッチ回路
５６  冗長回路
５７  ワードドライバ回路
６０ａ，６１ａ  メモリアレイ
６０ｂ，６１ｂ  デコード回路
６０ｃ，６１ｃ  ヒューズ回路
７０  アドレスラッチ回路
７１  ヒューズ回路
７２  選択回路
７３  スイッチ回路
７４ａ，７５ａ  デコード回路
７４ｂ，７５ｂ  スイッチ回路
７４ｃ，７５ｃ  ラッチ回路
７４ｄ，７５ｄ  冗長回路
７４ｅ，７５ｅ  ワードドライバ回路
７４ｆ，７５ｆ  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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