(57)【特許請求の範囲】
【請求項１】
水晶振動子と発振用コンデンサからなる共振回路の共振周波数をＣ−ＭＯＳからなる発振用インバータ増幅器を用いて帰還増幅する発振段と、前記発振段の出力レベルを小さくする緩衝段からなる水晶発振器において、前記緩衝段は電源と基準電位との間に同一極性のＭＯＳからなる第１と第２のＦＥＴを直列接続してなり、前記発振用インバータ増幅器の出力側からの反転信号を前記第１ＦＥＴのゲートに直接に入力し、前記発振用インバータ増幅器の入力側からの非反転信号はＣＲ時定数回路からなる遅延回路を経て前記第２ＦＥＴのゲートに直接に入力し、前記第１と第２のＦＥＴの接続点から出力を得たことを特徴とする水晶発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインバータ増幅器を用いた水晶発振器を産業上の技術分野とし、特に矩形波状の出力レベルを制限した水晶発振器に関する。
【０００２】
【従来の技術】
（発明の背景）水晶発振器は周波数及び時間の基準源として各種の電子機器に使用される。このようなものの一つに、Ｃ−ＭＯＳからなるインバータ増幅器を用いた水晶発振器があり、例えば携帯電話のＰＬＬ（PHASE LOOCKED LOOP）回路の基準信号源に使用される。
【０００３】
（従来技術の一例）第２図は一従来例を説明する水晶発振器の回路図である。
水晶発振器は発振段１と緩衝段２からなり、これらはＩＣチップに集積化してなる。発振段１は例えばＡＴカットとした水晶振動子３と、その両端側に設けて基準電位（ここではアース電位）に接地した発振用コンデンサ４（ａｂ）とで共振回路を形成する。そして、共振回路の共振周波数を、帰還抵抗５を有する発振用のインバータ増幅器（発振用インバータとする）６によって増幅してなる。発振用インバータ６は第１定電圧源Ｖd1で駆動する。但し、発振周波数は共振周波数に依存するが、水晶振動子３から見た等価直列容量（負荷容量）によって決定される。
【０００４】
なお、インバータ増幅器は、第３図に示したようにＰ型とＮ型からなるＭＯＳ（METAL OXIDE SEMICOMDUCTOR）−ＦＥＴ（FILD EFFECT TRANSISTOR）を直列接続した所謂Ｃ（COMPLEMENTORY）−ＭＯＳからなる。この例では、Ｐ−ＭＯＳとＮ−ＭＯＳのドレインを接続し、Ｐ−ＭＯＳのソースを電源に、Ｎ−ＭＯＳのソースをアースに接続する。そして、ゲートを共通接続して入力側として、ドレインを出力側とする。
【０００５】
このようなものでは、ゲートに入力（Ｖin）した周波数（振幅）の＋側（正信号）、−側（負信号）の半波ごとにＰ−ＭＯＳ及びＮ−ＭＯＳが増幅し、入力（非反転信号）に対して反転した出力（反転信号、Ｖout）とする。要するに、入出力間で位相が１８０度異なる正負信号からなる矩形波状の発振出力とする。通常では、発振出力の振幅レベルは電源電圧Ｖd1となる。
【０００６】
緩衝段２は、帰還抵抗５を有する前述同様の第１インバータ増幅器（緩衝用第１インバータとする）７と第２インバータ増幅器（緩衝用第２インバータ８とする）からなる。これらは、第２定電圧源Ｖd2（但しＶd2＜Ｖd1）で駆動する。図中の符号９は、直流阻止のコンデンサである。
【０００７】
緩衝用第１インバータ７は発振段１からの発振出力（周波数）の振幅を小さく制限する。すなわち、発振段１での発振出力のレベル（振幅）は大きいほど相対的に雑音が小さくなるので、第１定電圧源Ｖd1の電圧を大きくする。そして、セット回路側では発振出力のレベルが高いと、負荷に流れる電流も大きくなって省電力化を阻害するので、第２定電圧源Ｖd2（＜Ｖd1）によって振幅を小さく制限する。要するに、発振出力を電源Ｖd2にクリップする。緩衝用第２インバータ８は発振段１と水晶発振器が搭載されて接続されるセット基板の回路（セット回路）とを電気的に遮蔽し、セット回路の発振段１に与える影響を小さくする。
【０００８】
【発明が解決しようとする課題】
（従来技術の問題点）しかしながら、上記構成の水晶発振器では、緩衝段２に第２定電圧源Ｖd2を使用するので、ＩＣ化に際してのチップ面積を増加させて小型化を阻む。また、緩衝用第１インバータ７で発振出力を定電圧源Ｖd2にクリップさせるために帰還増幅するので、雑音を増加させて位相雑音特性の悪化要因となる問題があった。
【０００９】
（発明の目的）本発明は、ＩＣチップの小型化を促進して、位相雑音特性を良好にする水晶発振器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、水晶振動子と発振用コンデンサからなる共振回路の共振周波数をＣ−ＭＯＳからなる発振用インバータ増幅器を用いて帰還増幅する発振段と、前記発振段の出力レベルを小さくする緩衝段からなる水晶発振器において、前記緩衝段は電源と基準電位との間に同一極性のＭＯＳからなる第１と第２のＦＥＴを直列接続してなり、前記発振用インバータ増幅器の出力側からの反転信号を前記第１ＦＥＴのゲートに直接に入力し、前記発振用インバータ増幅器の入力側からの非反転信号はＣＲ時定数回路からなる遅延回路を経て前記第２ＦＥＴのゲートに直接に入力し、前記第１と第２のＦＥＴの接続点から出力を得たことを基本的な解決手段とする。
【００１１】
【作用】
本発明では、同一極性の第１と第２のＦＥＴを直列接続して各ゲートに発振段からの正負信号を入力して、第１と第２のＦＥＴの接続点から出力を得るので、第１ＦＥＴのゲートとソース間のしきい値電圧によって接続点の出力はその分減少する。したがって、発振段の電源を共用できる。そして、従来のように帰還抵抗を有する反転増幅器を使用しないので、雑音発生源を排除する。以下、本発明の一実施例を説明する。
【００１２】
【実施例】
第１図は本発明の一実施例を説明する水晶発振器の回路図である。なお、前従来例と同一部分には同番号を付与してその説明は簡略又は省略する。
水晶発振器は、水晶振動子３、発振用コンデンサ４（ａｂ）及び発振用インバータ６を備えた前述の発振段１と本発明による緩衝段２とからなる。そして、ここでの緩衝段２は、いずれもＮ−ＭＯＳからなる第１と第２のＦＥＴ１１、１２を直列接続してなる。
【００１３】
すなわち、第１ＦＥＴ１１のソースと第２ＦＥＴ１２のドレインを接続し、第１ＦＥＴ１１のドレインを電源Ｖd1に、第２ＦＥＴ１２のソースをアース電位に接地する。そして、発振段１の発振用インバータ６の出力側からの信号（発振出力）を第１ＦＥＴ１１のゲートに印加する。また、発振用インバータ６の入力側からの信号を遅延回路１３を経て第２ＦＥＴ１２のゲートに印加する。遅延回路１３は抵抗１４とコンデンサ１５の所謂ＣＲの時定数回路とする。
【００１４】
このようなものでは、前述したように発振段１（発振用インバータ６）の出力は、正負信号からなる矩形波状とした、入力側の非反転信号に対して反転信号になる。そして、ここでは発振用インバータ６の出力側の反転信号を第１ＦＥＴ１１のゲートに、同入力側の非反転信号を第２ＦＥＴ１２のゲートに入力する。
【００１５】
したがって、発振用インバータ６の出力側から反転信号の正信号が第１ＦＥＴ１１のゲートに入力すると、同入力側からの非反転信号の負信号が第２ＦＥＴ１２のゲートに入力する。これにより、第１ＦＥＴ１１のゲートがオンとなり、第２ＦＥＴ１２のゲートはオフとなる。したがって、第１ＦＥＴ１１のドレイン・ソース間に電源Ｖd1から電流が流れ、第２ＦＥＴ１２のドレイン・ソース間は非道通（遮断）となる。
【００１６】
そして、第１ＦＥＴ１１のゲート・ソース間には、ドレイン・ソース間に電流が流れ出すまでの所謂しきい値電圧ＶTが存在する。したがって、第１と第２のＦＥＴの接続点の出力は、電源電圧Ｖdからしきい値電圧ＶTを差し引いた電圧になる。
【００１７】
また、発振用インバータ６の出力側から反転信号の負信号が第１ＦＥＴ１１のゲートに入力すると、同入力側からの非反転信号の正信号が第２ＦＥＴ１２のゲートに入力する。これにより、第１ＦＥＴ１１のゲートがオフとなり、第２ＦＥＴ１２のゲートはオンとなる。したがって、第１ＦＥＴ１１のドレイン・ソース間は遮断となり、第２ＦＥＴ１２のドレイン・ソース間が道通して、電源電圧Ｖd1からしきい値電圧ＶTを差し引いた電圧である出力Ｖoからアース電位に電流が流れる。
【００１８】
このようなことから、第１と第２のＦＥＴの接続点の出力は、発振段１の出力と同様の正負信号からなる矩形波状となるとともに、出力電圧としての振幅レベル（幅）は、電源電圧Ｖd1から第１ＦＥＴ１１のしきい値電圧を差し引いた値になる。したがって、緩衝増幅器の電源Ｖd1を発振段１と共用しても、出力レベルを小さく制限できる。
【００１９】
これにより、ＩＣチップ内に発振段１用と緩衝段２用の二個の電源を形成する必要がないので、ＩＣチップを小さくできる。また、従来のように帰還抵抗５を有するインバータ増幅器７を要しないので、雑音発生源を排除して位相雑音特性を改善できる。
【００２０】
また、ここでは遅延回路１５を設けて第２ＦＥＴ１２のゲートに発振用インバータ６の入力側からの非反転信号を印加する。したがって、発振用インバータ６の出力側からの反転信号との時間差を解消して、位相の一致した正負信号からなる連続した矩形状の出力を得られる。
【００２１】
【他の事項】
上記実施例では、緩衝段２はＮ-ＭＯＳを使用して直列接続したが、Ｐ-ＭＯＳを使用して直列接続してもよい。但し、この場合には前述の電源Ｖd1を−電位にする。要するに、Ｐ又はＮ型とした同一極性のＭＯＳを使用して、これに応じた電源を設定すればよい。
【００２２】
また、遅延回路１３は抵抗１４とコンデンサ１５の時定数回路から形成したが、遅延線等から形成してもよい。但し、ＩＣ化に際しては時定数回路の方が有利である。そして、位相差が格別に問題にならない場合にはなくともよい。
【００２３】
【発明の効果】
本発明は、水晶振動子と発振用コンデンサからなる共振回路の共振周波数をＣ−ＭＯＳからなる発振用インバータ増幅器を用いて帰還増幅する発振段と、前記発振段の出力レベルを小さくする緩衝段からなる水晶発振器において、前記緩衝段は電源と基準電位との間に同一極性のＭＯＳからなる第１と第２のＦＥＴを直列接続してなり、前記発振用インバータ増幅器の出力側からの反転信号を前記第１ＦＥＴのゲートに直接に入力し、前記発振用インバータ増幅器の入力側からの非反転信号はＣＲ時定数回路からなる遅延回路を経て前記第２ＦＥＴのゲートに直接に入力し、前記第１と第２のＦＥＴの接続点から出力を得たので、ＩＣチップの小型化を促進して、位相雑音特性を良好にする水晶発振器を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明する水晶発振器の回路図である。
【図２】従来例を説明する水晶発振器の回路図である。
【図３】従来例を説明するＣ-ＭＯＳ・ＦＥＴの回路図である。
【符号の説明】
１  発振段、２  緩衝段、３  水晶振動子、４  発振用コンデンサ、５  帰還抵抗、６  発振用インバータ、７、８  緩衝用インバータ、９  直流阻止のコンデンサ、１１、１２  ＦＥＴ．
【図１】
0003965034.tif 000002
【図２】
0003965034.tif 000003
【図３】
0003965034.tif 000004