(57)【特許請求の範囲】
【請求項１】
第１の電源から供給された直流電圧に電圧変化が生じたときに、その電圧変化による電荷を集積回路化された第１のＭＯＳＦＥＴにより第２の電源へ逃がすようにした過電圧の保護回路において、
前記第１の電源と前記第１のＭＯＳＦＥＴのゲート電極との間に接続される第２のＭＯＳＦＥＴを備え、
前記第１のＭＯＳＦＥＴは、前記ゲート電極と自身のボディ部とを電気的に接続し、
前記第２のＭＯＳＦＥＴは、前記電圧変化が生じたときに導通することにより、前記第１のＭＯＳＦＥＴにゲート・ソース電圧を発生させると共に、前記第１のＭＯＳＦＥＴの前記ボディ部に電流を供給することを特徴とする過電圧の保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、安定化電源の出力回路や半導体集積回路の電源部などに並列に接続され、サージなどに起因して電源電圧が急激に上昇したときに、この急激な電圧による電荷を逃がすようにした過電圧の保護回路に関する。
【０００２】
【従来の技術】
従来、この種の保護回路としては、図７に示すようなものが知られている。
この保護回路は、図７に示すように、ＭＯＳＦＥＴ１のソースが電源端子２に接続され、この電源端子２には直流電圧ＶＤＤが供給されている。ＭＯＳＦＥＴ１のドレインは、抵抗４を介して接地端子３に接続されている。
【０００３】
電源端子２と接地端子３との間には、抵抗５とコンデンサ６とが直列に接続され、その両者の共通接続点がＭＯＳＦＥＴ１のゲートに接続されている。さらに、電源端子２と接地端子３との間にはＭＯＳＦＥＴ７が接続され、ＭＯＳＦＥＴ７のゲートはＭＯＳＦＥＴ１のドレインに接続されている。
【０００４】
次に、ＭＯＳＦＥＴ７の内部構造について、図８を参照して説明する。
ＭＯＳＦＥＴ７は、図８に示すように、ｎ型シリコン半導体からなる基板１１内の上部側にｐ型ウエル１２が形成され、このｐ型ウエル１２の上面の中央には所定形状の絶縁膜１３が形成され、この絶縁膜１３の上面にゲート電極Ｇが取付けられている。ｐ型ウエル１２内の上面側の左右の位置には、ｎ型領域からなるソースＳとドレインＤとが形成されている。ドレインＤには直流電圧ＶＤＤが供給され、ソースＳは接地されている。ｐ型ウエル１２内の上面側の一部には、ｐ型領域からなる接続部１４が設けられ、ｐ型ウエル１２がこの接続部１４を介してソースＳに接続されている。また、基板１１の上面側の一部に接続部１６が設けられ、この接続部１６には直流電圧ＶＤＤが供給されている。
【０００５】
次に、このような構成からなる保護回路の動作について説明する。
まず、通常時の場合、すなわち電源端子２と接地端子３との間に印加される電源電圧が変動しない場合には、ＭＯＳＦＥＴ１は非導通状態である。このため、ＭＯＳＦＥＴ７のゲートは０ボルトとなるので、ＭＯＳＦＥＴ７は非導通状態となる。
【０００６】
一方、ＥＳＤサージなどが発生して電源電圧が急激に上昇する場合には、抵抗５の抵抗値とコンデンサ６の静電容量により定まる時定数により、ＭＯＳＦＥＴ１のゲート電圧がソース電圧より低くなり、ＭＯＳＦＥＴ１が導通状態になる。このＭＯＳＦＥＴ１の導通によりＭＯＳＦＥＴ７のゲートとソース間に電圧が発生するので、ＭＯＳＦＥＴ７は導通状態になり、そのサージによる電荷が接地点に逃がされる。
【０００７】
このとき、ＭＯＳＦＥＴ７の内部のおけるサージ電流は、図８に示すように、ドレインＤからソースＳに向けてゲート電極Ｇの真下のｐ型ウエル１２の表面だけを流れることなる。
【０００８】
【発明が解決しようとする課題】
このため、サージ電圧が大きな場合には、Ｗ／Ｌ比（ゲート幅、ゲート長の比率）の十分に大きなものを使用しなくてはＭＯＳＦＥＴ７を破損してしまう懸念がある。このため、そのＭＯＳＦＥＴを製造する際には、ＭＯＳＦＥＴを構成する半導体集積回路中のＷ／Ｌ比を十分に大きく設定し、占有エリアを十分に大きく設定する必要がある。
【０００９】
そこで、本発明の目的は、集積エリアの有効利用等が図れ、かつ、簡易な構成でサージ電圧等の急激な電圧変化から被保護回路を保護するようにした過電圧の保護回路を提供することにある。
【００１０】
【課題を解決するために手段】
上記の課題を解決し、本発明の目的を達成するために、請求項１に記載の発明は、第１の電源から供給された直流電圧に電圧変化が生じたときに、その電圧変化による電荷を集積回路化された第１のＭＯＳＦＥＴにより第２の電源へ逃がすようにした過電圧の保護回路において、前記第１の電源と前記第１のＭＯＳＦＥＴのゲート電極との間に接続される第２のＭＯＳＦＥＴを備え、前記第１のＭＯＳＦＥＴは、前記ゲート電極と自身のボディ部とを電気的に接続し、前記第２のＭＯＳＦＥＴは、前記電圧変化が生じたときに導通することにより、前記第１のＭＯＳＦＥＴにゲート・ソース電圧を発生させると共に、前記第１のＭＯＳＦＥＴの前記ボディ部に電流を供給するようにした。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。
図１は、本発明の第１実施形態の保護回路の回路図である。図２は、図１に示すＭＯＳＦＥＴ２１の内部構造を示す断面図である。
【００１３】
第１実施形態は、図７に示すＭＯＳＦＥＴ７に代えて、図１に示すように、電源端子２と接地端子３の間に、ＭＯＳＦＥＴ２１を接続するようにし、このＭＯＳＦＥＴ２１は、図１および図２に示すように、自己のゲート電極Ｇとｐ型ウエル１２とを電気的に外部で接続するようにしたものである。すなわち、従来は、図８に示すように、ｐ型ウエル１２はソースＳに接続され、このソースＳを接地させていたが、この第１実施形態では、図２に示すように、ｐ型ウエル１２を接続部１４、１５を介してゲート電極Ｇに接続させ、このゲート電極ＧをＭＯＳＦＥＴ１のドレインに接続させるようにした。なお、ｐ型ウエル１２のように基板１１に形成させたウエルは、請求項１に記載の発明のボディ部に相当するものである。
【００１４】
このような外部接続を行うことにより、ＭＯＳＦＥＴ２１内には、図２に示すように、ドレインＤ、ｐ型ウエル１２、およびソースＳによって形成された本来のＭＯＳＦＥＴの他に、ｎ型の基板１１、ｐ型ウエル１２、およびｎ型領域のソースＳによって縦型からなるｎｐｎ型のトランジスタ２２が形成されるとともに、ｎ型領域のドレインＤ、ｐ型ウエル１２、およびｎ型領域のソースＳによってｎｐｎ型のトランジス２３が形成される。
【００１５】
従って、このような構造からなるＭＯＳＦＥＴ２１は、本来のＭＯＳＦＥＴ２１に対し、トランジスタ２２およびトランジスタ２３が並列に接続されたものと等価になり、この点を考慮した図１の等価回路は図３に示すようになる。なお、トランジスタ２３の表記が一般的でないのは、ドレインＤ側の領域の不純物の濃度と、ソースＳ側の不純物の濃度が同じため、形成されるトランジスタのエミッタあるいはコレクタが特定できないからである。
【００１６】
第１実施形態の他の部分の構成は、図７の保護回路と同様であるので、同一部分には同一符号を付してその説明は省略する。ただし、図１に示す各素子の値は、例えば、抵抗４は１ＫΩ、抵抗５は２０ＫΩ、コンデンサ６は２ｐＦとする。また、抵抗４は可変できるようにしても良い。
【００１７】
次に、このような構成からなる第１実施形態の動作について、図１〜図３を参照して説明する。
まず、通常時の場合には、ＭＯＳＦＥＴ１は非導通状態のため、トランジスタ２２、２３、およびＭＯＳＦＥＴ２１は、いずれも非導通状態となる。
【００１８】
一方、ＥＳＤサージなどが発生して電源電圧が急激に上昇する場合には、抵抗５の抵抗値とコンデンサ６の静電容量により定まる時定数により、ＭＯＳＦＥＴ１のゲート電圧がソース電圧より低くなり、ＭＯＳＦＥＴ１が導通状態になる。このＭＯＳＦＥＴ１の導通により、トランジスタ２２、２３の各ベースにはベース電流が流れるとともに、ＭＯＳＦＥＴ２１のゲートとソース間に電圧が発生する。このため、トランジスタ２２、２３、およびＭＯＳＦＥＴ２１は、いずれも導通状態となるので、そのサージ電流は、ＭＯＳＦＥＴ２１の他に、トランジスタ２２、２３によりバイパスされて、接地点に逃がされる。
【００１９】
さらに、そのサージ電流の流路は、図２に示すように、ｐ型ウエル１２の表面側に面的に形成される本来のもののみならず、トランジスタ２２、２３によって、ｐ型ウエル１２の内部や基板１１の内部に３次元的に形成される。このため、サージ電流を十分に流すことができる。
【００２０】
以上説明したように、この第１実施形態では、電源端子２と接地端子３の間に、ＭＯＳＦＥＴ２１を接続するようにし、このＭＯＳＦＥＴ２１は、自己のゲート電極Ｇとｐ型ウエル１２とを電気的に外部で接続することにより、ＭＯＳＦＥＴ２１内にトランジスタ２２、２３が形成されるようにした。このため、簡易な構成により、サージ電流をバイパスする経路が確保でき、これによりＭＯＳＦＥＴ２１のサイズを小さくしたり、または十分にサージ電流を流すことができる保護回路を実現できる。
【００２１】
次に、本発明の第２実施形態について、図４及び図５を参照して説明する。
第１実施形態では、ＭＯＳＦＥＴ２１は、図２に示すようにゲート電極Ｇを１つから構成したが、この第２実施形態では、図４および図５に示すように、２つのゲート電極Ｇ１、Ｇ２を設けたＭＯＳＦＥＴ３１とした。
【００２２】
すなわち、この第２実施形態にかかるＭＯＳＦＥＴ３１は、図４および図５に示すように、ｐ型ウエル１２の上面に、絶縁膜１３、１３を介して２つのゲート電極Ｇ１、Ｇ２を所定間隔をおいて並行に設け、そのゲート電極Ｇ１、Ｇ２の端部同士を接続するようにした。そして、ｐ型ウエル１２内の上面側の中央には、２つのゲート電極Ｇ１、Ｇ２に共通のｎ型領域からなるドレインＤを形成するとともに、その左右（外側）には、ｎ型領域からなるソースＳ１、Ｓ２を形成するようにした。さらに、ｐ型ウエル１２は接続部１４、１５を介してゲート電極Ｇ１、２に接続させ、このゲート電極Ｇ１、Ｇ２をＭＯＳＦＥＴ１のドレインに接続させるようにした。
【００２３】
このような構成からなる第２実施形態では、ＭＯＳＦＥＴ３１内に、図４に示すように、ドレインＤ、ｐ型ウエル１２、およびソースＳ１により、かつ、ドレインＤ、ｐ型ウエル１２、およびソースＳ２によって本来のＭＯＳＦＥＴが構成される。さらに、その本来のＭＯＳＦＥＴの他に、ｎ型の基板１１、ｐ型ウエル１２、およびｎ型領域のソースＳ１によって縦型からなるｎｐｎ型のトランジスタ３２が形成されるとともに、ｎ型の基板１１、ｐ型ウエル１２、およびｎ型領域のソースＳ２によって縦型からなるｎｐｎ型のトランジスタ３３が形成され、かつ、ｎ型領域のドレインＤ、ｐ型ウエル１２、およびｎ型領域のソースＳ１によって横型からなるｎｐｎ型のトランジス３４が形成されるとともに、ｎ型領域のドレインＤ、ｐ型ウエル１２、およびｎ型領域のソースＳ２によって横型からなるｎｐｎ型のトランジス３５が形成される。
【００２４】
このため、第２実施形態では、サージ電流のバイパス容量を十分に確保できるので、第１実施形態に比べてさらに十分なサージ電流を流すことができる。
次に、本発明の第３実施形態について、図６を参照して説明する。
【００２５】
第１実施形態では、図１に示すように、電源電圧が急激に上昇した場合に、ＭＯＳＦＥＴ２１を導通状態にさせる回路として、ＭＯＳＦＥＴ１などで構成したが、第３実施形態は、図６に示すように、その回路をコンデンサ４１と抵抗４２の回路に置き換えたものである。
【００２６】
すなわち、図６に示すように、コンデンサ４１の一端を電源端子２に接続するとともに、コンデンサ４１の他端をＭＯＳＦＥＴ２１のゲートに接続させている。さらに、抵抗４２の一端をＭＯＳＦＥＴ２１のゲートに接続させ、抵抗４２の他端を接地するようにした。
【００２７】
このように第３実施形態は構成するので、第１実施形態に比較して極めて簡易な構成となる。
【００２８】
【発明の効果】
以上説明したように、請求項１に係る発明では、電圧変化が生じたときに、電源間には、本来のＭＯＳトランジスタの他に、２つのバイポーラトランジスタが並列に形成されるので、電圧変化による電荷を逃がす経路をより多く確保できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】図１に示すＭＯＳＦＥＴ２１の内部構造を示す断面図である。
【図３】図１に示す回路の等価回路である。
【図４】本発明の第２実施形態の要部の内部構造を示す断面図である。
【図５】図４の構造の平面図である。
【図６】本発明の第３実施形態の構成を示す回路図である。
【図７】従来装置の構成を示す回路図である。
【図８】図７に示すＭＯＳＦＥＴ７の内部構造を示す断面図である。
【符号の説明】
Ｄ  ドレイン
Ｇ  ゲート電極
Ｓ  ソース
１、２１、３１  ＭＯＳＦＥＴ
２  電源端子
３  接地端子
４、５、４２  抵抗
６、４１  コンデンサ
１２  ｐ型ウエル（ボディ部）
２２、２３  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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