(57)【特許請求の範囲】
【請求項１】
多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ前記第１の電界効果型トランジスタのドレイン同士が接続され、前記第１の電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＰ型電界効果型トランジスタと前記第２のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、第３のＮ型電界効果型トランジスタのドレインは、第３のＰ型電界効果型トランジスタのドレインと第４のＰ型電界効果型トランジスタのドレインに接続され、前記第３のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第４のＰ型電界効果型トランジスタのドレインに接続され、前記第４のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのドレインに接続された構成を特徴とする半導体集積回路。
【請求項２】
多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ前記第１のＮ型電界効果型トランジスタのドレイン同士が接続され、前記第１のＮ型電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＰ型電界効果型トランジスタと前記第２のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第１のＮ型電界効果型トランジスタの群がすべて導通となった電流量よりも少なく且つ１つのみ不一致となった電流量よりも多い電流源に第３のＮ型電界効果型トランジスタのソースが接続され、前記第３のＮ型電界効果型トランジスタのドレインは、第３のＰ型電界効果型トランジスタのドレインと第４のＰ型電界効果型トランジスタのドレインに接続され、前記第３のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第４のＰ型電界効果型トランジスタのドレインに接続され、前記第４のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＮ型電界効果型トランジスタと前記第２のＮ型電界効果型トランジスタと前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのゲートが活性化信号線に接続された構成で、前記活性化信号が活性化された時、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのドレインの電位の差を増幅することより、前記データ信号と前記データの一致、不一致を検出することを特徴とする半導体集積回路。
【請求項３】
多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ前記第１の電界効果型トランジスタのドレイン同士が接続され、前記第１の電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＰ型電界効果型トランジスタと前記第２のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第１のＮ型電界効果型トランジスタの群がすべて導通となった電流量よりも少なく且つ１つのみ不一致となった電流量よりも多い電流源に第３のＮ型電界効果型トランジスタのソースが接続され、前記第３のＮ型電界効果型トランジスタのドレインは、第３のＰ型電界効果型トランジスタのドレインと第４のＰ型電界効果型トランジスタのドレインに接続され、前記第３のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第４のＰ型電界効果型トランジスタのドレインに接続され、前記第４のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのドレインに接続され、前記第２のＮ型電界効果型トランジスタと前記第３のＮ型電界効果型トランジスタのゲートが活性化信号に接続され、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのゲートが保持信号線に接続された構成で、前記活性化信号、保持信号が活性化された時、前記第１のＰ型電界効果型トランジスタと第３のＰ型電界効果型トランジスタのドレインの電位の差を増幅することより、前記データ信号と前記データの一致、不一致を検出し、前記活性化信号のみを不活性にし前記検出結果を保持することを特徴とする半導体集積回路。
【請求項４】
多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ第１のＮ型電界効果型トランジスタのドレイン同士が接続され、前記第１のＮ型電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインに接続され、第１のＰ型電界効果型トランジスタと第２のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、導通時前記第１のＮ型電界効果型トランジスタと同じ電流量が流れ且つ前記ビット数より１つ少ない数で且つ常に導通している第３のＮ型電界効果型トランジスタのソースと、導通時前記第１のＮ型電界効果型トランジスタより少ない電流量が流れ且つ常に導通している１つの第４の電界効果型トランジスタのソース同士が接続され且つ第１のＮ型電界効果型トランジスタのソースと同電位が供給され、前記第３のＮ型電界効果型トランジスタのドレインと前記第４の電界効果型トランジスタのドレインが接続され、且つ第５のＮ型電界効果型トランジスタのソースが接続され、前記第５のＮ型電界効果型トランジスタのドレインは、第３のＰ型電界効果型トランジスタのドレインと第４のＰ型電界効果型トランジスタのドレインに接続され、前記第３のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第４のＰ型電界効果型トランジスタのドレインに接続され、前記第４のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのドレインに接続され、前記第２のＮ型電界効果型トランジスタと前記第５のＮ型電界効果型トランジスタと前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのゲートが活性化信号線に接続された構成で、前記活性化信号が活性化された時、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのドレインの電位の差を増幅することより、前記データ信号と前記データの一致、不一致を検出することを特徴とする半導体集積回路。
【請求項５】
多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ前記第１の電界効果型トランジスタのドレイン同士が接続され、前記第１の電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインと第３のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＰ型電界効果型トランジスタと前記第２のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第１のＮ型電界効果型トランジスタの群がすべて導通となった電流量よりも少なく且つ１つのみ不一致となった電流量よりも多い電流源に第３のＮ型電界効果型トランジスタのソースが接続され、前記第３のＮ型電界効果型トランジスタのドレインは、第４のＰ型電界効果型トランジスタのドレインと第５のＰ型電界効果型トランジスタと第６のＰ型電界効果型トランジスタのドレインに接続され、前記第４のＰ型電界効果型トランジスタと前記第５のＰ型電界効果型トランジスタと前記第６のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第５のＰ型電界効果型トランジスタのドレインに接続され、前記第５のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのドレインに接続され、前記第２のＮ型電界効果型トランジスタと前記第３のＮ型電界効果型トランジスタのゲートが第１の活性化信号に接続され、前記第１のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのゲートが保持信号線に接続され、前記第３のＰ型電界効果型トランジスタと前記第６のＰ型電界効果型トランジスタのゲートが第２の活性化信号線に接続された構成で、前記第１の活性化信号、前記第２の活性化信号、保持信号が活性化された時、前記第１のＰ型電界効果型トランジスタと第４のＰ型電界効果型トランジスタのドレインの電位の差を増幅することより、前記データ信号と前記データの一致、不一致を検出し、前記第１の活性化信号と第２の活性化信号を不活性にし前記検出結果を保持することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関する。
【０００２】
【従来の技術】
マイクロプロセッサなどの計算機システムには、高速動作を行うために中央処理装置と主メモリとの間に主メモリ内のプログラムやデータの一部を格納して、高速バッファメモリとして機能するキャッシュメモリが設けられている。
【０００３】
また、最近の中央処理装置のアドレスは、仮想アドレスが用いられているために、キャッシュメモリや主メモリの実アドレスとの間でアドレスの高速変換が必要となる。このため、トランスレーションルックアサイドバッファ（以下ＴＬＢ）と呼ばれる連想機能を持ったテーブルが階層化されたテーブルと並列に設けられて高速に実アドレスを引き出している。
【０００４】
上記に述べた連想メモリは、多ビットの入力アドレスと多ビットのメモリ内の記憶データとの一致、不一致を調べ、すべてのビットが一致した記憶データが存在するとその存在を示す信号および記憶しているデータを出力する方式である。
【０００５】
このように連想メモリでは、多ビットのデータを一度に比較するので、高速に動作させるには比較回路数が多くなること、これに伴い、回路面積が増加、消費電力の増加となる。検索データと記憶データとの比較を高速に且つ低消費電力且つ回路面積の課題を解決した例が、特開平８−５２８２８５号に示されている。この発明の代表的な半導体集積回路を図９に示す。１０は、仮想アドレス内の１ビットを示している。１１は仮想アドレスデータ線である。１２はインバータで仮想アドレスデータ線１１の相補信号を発生する。１６は、比較回路を内蔵したメモリセルである。１３はワード線で仮想アドレスデータ線１１に送られたデータをメモリセル１６に記憶させる作用をする。ここで、ワード線を選択したり、駆動する回路は省略しているが、これらの回路は広く用いられている回路構成であるので、説明は省略する。１５は一致検出信号線で、Ｎ型ＭＯＳＦＥＴ１４は入力仮想アドレス１１とメモリセル１６内のデータが一致したときにＯＦＦになるように設計されている。信号線１５は入力仮想アドレスビットのすべてに並列に接続されており、仮想アドレスすべての入力データと記憶データとが一致の場合のみ信号線１５は接地端子から遮断される。活性化信号３３は差動回路４１を活性化させるための信号線である。活性化信号３３が活性化された時、Ｐ型ＭＯＳＦＥＴ２１、２９からは、データが不一致のときにＮ型ＭＯＳＦＥＴ１４に流れる電流と等しい電流が供給され、ダイオード接続されたＮ型ＭＯＳＦＥＴ２２、一致検出信号線１５、Ｎ型ＭＯＳＦＥＴ１４を経て貫通電流が流れる。Ｎ型ＭＯＳＦＥＴ２７は遮断されているので信号線１５の電位は上昇する。Ｐ型ＭＯＳＦＥＴ２９より供給された電流はダイオード接続されたＮ型ＭＯＳＦＥＴ２５、Ｎ型ＭＯＳＦＥＴ２６を経て貫通電流が流れる。参照電圧３２にはデータが１個不一致のときＭＯＳＦＥＴ１４に流れる電流と同じように電位を設定しておく。この状態で端子３０、３１の電位の変化を説明する。信号線１５のデータは不一致であると不一致の個数だけ比較回路のＭＯＳＦＥＴ１４が導通するので、最も高い電位に信号線１５がなるのは１個の比較回路のＭＯＳＦＥＴ１４のみが不一致のときである。このときには、端子３０、３１はほぼ同電位となる。このため一致検出回路４２の左右の回路に流れる電流はほぼ等しい。ここで、一致検出回路４２の負荷であるＰ型ＭＯＳＦＥＴ３２、２４の寸法の差を与えて等しい電流が流れたときは一致検出回路４２の出力３４が高電位になるように設計する。すなわち、不一致の場合は、ＨＩＧＨになる。
【０００６】
【発明が解決しようとする課題】
従来の技術で述べた構成では、比較器において、高速化と低消費電力化を両立する為、活性化信号に短パルスを生成させ、貫通電流を少なくしているが、活性化信号が活性化されている間、常に電流が電源からＰチャンネルトランジスタ２１からＮチャンネルトランジスタ１４を経由し接地へ流れるパスと電源からＰチャンネルトランジスタ２９からＮチャンネルトランジスタ２５を経由し接地へ流れるパスがあり、無駄な貫通電流が流れるという第１の課題があった。また、活性化信号は短パルスの為、出力データを活性化信号が不活性になっても更に保持するには、別にラッチ回路を付加させなければならないという第２の課題があった。また、プロセスばらつきによるリファレンス電流を構成するトランジスタ２４、２５、２６、２７の電流量のばらつき変動、特にＭＯＳＦＥＴ２７とＭＯＳＦＥＴ１４の物理的配置が離れていることによるトランジスタを形成する際の注入量や露光時のパターン形成のずれが大きくなりＭＯＳＦＥＴ２７とＭＯＳＦＥＴ１４の電流量が等しくならず半導体集積回路の不良が多くなるという第３の課題があった。また、信号線３０、３１の電位はＭＯＳＦＥＴ２３とＭＯＳＦＥＴ２７のゲートを介してＭＯＳＦＥＴ２４のゲート、ドレインに伝達し増幅するので、どうしても１段ゲートを介さなければならず、これ以上の高速化は望めないという第４の課題があった。
【０００７】
【課題を解決するための手段】
本発明は、多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ前記第１のＮ型電界効果型トランジスタのドレイン同士が接続され、前記第１のＮ型電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＰ型電界効果型トランジスタと前記第２のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第１のＮ型電界効果型トランジスタの群がすべて導通となった電流量よりも少なく且つ１つのみ不一致となった電流量よりも多い電流源に第３のＮ型電界効果型トランジスタのソースが接続され、前記第３のＮ型電界効果型トランジスタのドレインは、第３のＰ型電界効果型トランジスタのドレインと第４のＰ型電界効果型トランジスタのドレインに接続され、前記第３のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第４のＰ型電界効果型トランジスタのソースに接続され、前記第４のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのソースに接続され、前記第１のＮ型電界効果型トランジスタと前記第２のＮ型電界効果型トランジスタと前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのゲートが活性化信号線に接続された構成をとることにより、活性化信号が活性化されると第１から第４までのＰ型電界効果型トランジスタのドレインが所定の固定された電圧からトランジスタの閾値まで下がるまでは、貫通電流が流れず、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのドレインの電位の差を増幅することより、前記データ信号と前記データの一致、不一致を検出することができるので第１の課題である無駄な貫通電流が流れず、低消費電力化が可能となる。
【０００８】
また、多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ前記第１の電界効果型トランジスタのドレイン同士が接続され、前記第１の電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＰ型電界効果型トランジスタと前記第２のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第１のＮ型電界効果型トランジスタの群がすべて導通となった電流量よりも少なく且つ１つのみ不一致となった電流量よりも多い電流源に第３のＮ型電界効果型トランジスタのソースが接続され、前記第３のＮ型電界効果型トランジスタのドレインは、第３のＰ型電界効果型トランジスタのドレインと第４のＰ型電界効果型トランジスタのドレインに接続され、前記第３のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第４のＰ型電界効果型トランジスタのソースに接続され、前記第４のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタと前記第３のＮ型電界効果型トランジスタのゲートが活性化信号に接続され、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのゲートが保持信号線に接続された構成をとることにより、前記活性化信号保持信号が活性化された時、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのドレインの電位の差を増幅することより、前記データ信号と前記データの一致、不一致を検出し、前記活性化信号のみを不活性にすることで前記検出結果を保持することにより、保持信号を活性化信号よりも活性化期間を長く取る信号にすれば、その期間は貫通電流が流れることなく検出出力データは保持できるので、保持回路をわざわざ次段に設ける必要がなくなり第２の課題であるラッチ回路が不必要となる。
【０００９】
また、多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ第１のＮ型電界効果型トランジスタのドレイン同士が接続され、前記第１のＮ型電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインに接続され、第１のＰ型電界効果型トランジスタと第２のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、導通時前記第１のＮ型電界効果型トランジスタと同じ電流量が流れ且つ前記ビット数より１つ少ない数で且つ常に導通している第３のＮ型電界効果型トランジスタのソースと、導通時前記第１のＮ型電界効果型トランジスタより少ない電流量が流れ且つ常に導通している１つの第４の電界効果型トランジスタのソース同士が接続され且つ第１のＮ型電界効果型トランジスタのソースと同電位が供給され、前記第３のＮ型電界効果型トランジスタのドレインと前記第４の電界効果型トランジスタのドレインが接続され、且つ第５のＮ型電界効果型トランジスタのソースが接続され、前記第５のＮ型電界効果型トランジスタのドレインは、第３のＰ型電界効果型トランジスタのドレインと第４のＰ型電界効果型トランジスタのドレインに接続され、前記第３のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第４のＰ型電界効果型トランジスタのソースに接続され、前記第４のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタと前記第５のＮ型電界効果型トランジスタと前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのゲートが活性化信号線に接続された構成をとることにより、前記活性化信号が活性化された時、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのドレインの電位の差を増幅することより、前記データ信号と前記データの一致、不一致を検出でき、比較されるビットの第１のＮ型電界効果型トランジスタと比較する第３のＮ型電界効果型トランジスタ及び第４のＮ型電界効果型トランジスタを隣接配置することにより、第３の課題であるプロセスばらつき変動による電流量の変動を押えることができ、不良を少なくすることが可能となる。
【００１０】
また、多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ前記第１の電界効果型トランジスタのドレイン同士が接続され、前記第１の電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインと第３のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＰ型電界効果型トランジスタと前記第２のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第１のＮ型電界効果型トランジスタの群がすべて導通となった電流量よりも少なく且つ１つのみ不一致となった電流量よりも多い電流源に第３のＮ型電界効果型トランジスタのソースが接続され、前記第３のＮ型電界効果型トランジスタのドレインは、第４のＰ型電界効果型トランジスタのドレインと第５のＰ型電界効果型トランジスタと第６のＰ型電界効果型トランジスタのドレインに接続され、前記第４のＰ型電界効果型トランジスタと前記第５のＰ型電界効果型トランジスタと前記第６のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第５のＰ型電界効果型トランジスタのソースに接続され、前記第５のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタと前記第３のＮ型電界効果型トランジスタのゲートが第１の活性化信号に接続され、前記第１のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのゲートが保持信号線に接続され、前記第３のＰ型電界効果型トランジスタと前記第６のＰ型電界効果型トランジスタのゲートが第２の活性化信号線に接続された構成をとることにより、前記第１の活性化信号、前記第２の活性化信号、前記保持信号が活性化された時、前記第１のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのドレインの電位の差を前記第３のＰ型電界効果型トランジスタと第６のＰ型電界効果型トランジスタによって強制的に広げ、前記第２のＰ型電界効果型トランジスタもしくは、前記第４のＰ型電界効果型トランジスタのゲート及びドレインに直接伝達するため前記データ信号と前記データの一致、不一致が第４の課題であるゲート１段を介さずに高速に検出可能となる。
【００１１】
【発明の実施の形態】
（実施形態１）
図１は本発明の請求項２に係る発明の半導体集積回路の一例であり１ウェイのセットアソシアティブ方式（すなわちダイレクトマップ方式）のＴＬＢの構成を示している。１０は、仮想アドレス内の１ビットを示している。１１は仮想アドレスデータ線である。１２はインバータで１１の相補信号を発生する。１６は、比較回路を内蔵したメモリセルである。１３はワード線で１１に送られたデータをメモリセル１６に記憶させる作用をする。ここで、ワード線を選択したり、駆動する回路は省略しているが、これらの回路は広く用いられている回路構成であり、例えば、アドレスの下位ビットをデコードしバッファで駆動するような回路であり、詳細説明は省略する。１５は一致検出信号線で、Ｎ型ＭＯＳＦＥＴ１４は入力仮想アドレスとメモリセル内のデータが一致したときにＯＮになるように設計されている。信号線１５は入力仮想アドレスのすべてに並列に接続されており、仮想アドレスすべての入力データと記憶データとが不一致の場合のみ信号線１５は接地端子から遮断される。活性化信号３５は一致検出回路１を活性化させるための信号線である。５は、仮想アドレスデータが全ビット一致のときに信号線１５に流れる電流よりも小さく、仮想アドレスデータが１ビットのみ不一致のときに信号線１５に流れる電流よりも大きい電流を駆動する電流源である。Ｎ型ＭＯＳＦＥＴ２のソースは、信号線１５に接続されており、Ｎ型ＭＯＳＦＥＴ３のソースは、電流源５に接続されており、Ｎ型ＭＯＳＦＥＴ２のドレインは、比較回路出力相補信号線４に接続されており、Ｎ型ＭＯＳＦＥＴ３のドレインは、比較回路出力信号線３６に接続されており、活性化信号３５が不活性の時、Ｎ型ＭＯＳＦＥＴ２と３はそれぞれのゲートが活性化信号３５に接続されているのでＯＦＦしている。Ｐ型ＭＯＳＦＥＴ６、７、８、９のソースは電源に並列に接続されており、Ｐ型ＭＯＳＦＥＴ６、７のドレインは比較回路出力相補信号線４に接続されている。Ｐ型ＭＯＳＦＥＴ８、９のドレインは比較回路出力信号線３６に接続されている。
【００１２】
Ｐ型ＭＯＳＦＥＴ６、８は活性化信号線３５にゲートが接続されているので、不活性時ＯＮしており、比較回路出力信号線３６と比較回路出力相補信号線４は電源と同電位に固定されている。また、Ｐ型ＭＯＳＦＥＴ７のゲートは、比較回路出力信号線３６に接続され、Ｐ型ＭＯＳＦＥＴ９のゲートは、比較回路出力信号線３６に接続されているので、活性化信号線３５が不活性の時、Ｐ型ＭＯＳＦＥＴ７、９はＯＦＦしている。入力仮想アドレス１１とメモリセル１６内のデータが一致か否か各ビットのＮ型ＭＯＳＦＥＴ１４によって決定され、その後、活性化信号３５が活性化され、一致検出回路１によってすべての仮想アドレス１１とメモリセル１６内のデータが一致したか否かを判定し、比較回路出力信号３６に結果が出力される。
【００１３】
図２は、すべての入力仮想アドレスとメモリセル内のデータが一致した後、活性化信号３５が活性化された場合のタイミングチャートである。横軸は過渡時間であり、縦軸は、電圧であり、各々の信号線の遷移を示す。Ｐ型ＭＯＳＦＥＴ６、７、８、９のドレインが電源電位から閾値分だけ下がるまで、Ｐ型ＭＯＳＦＥＴ７、９はＯＦＦしており、比較回路出力相補信号線４は、各メモリセル１６内のＮ型ＭＯＳＦＥＴを経由して、接地へ電流が流れる。同様に比較回路出力信号線３６は、電流源を経由して接地へ電流が流れる。しかし、各々の電流量は異なり、比較回路出力相補信号線４の電位の方が早く電源電位からＰ型ＭＯＳＦＥＴの閾値分だけ下がる。この時間をＴ１とする。時間Ｔ１から、Ｐ型ＭＯＳＦＥＴ９がＯＮし、比較回路出力信号線３６は電源から電流が流れ、Ｐ型ＭＯＳＦＥＴ９から流れる電流量とＮ型ＭＯＳＦＥＴ３から電流源５を経由して接地へ流れる電流量の差に比例して電位の減少は妨げられる。しばらくして時間Ｔ２で、比較回路出力相補信号線４の電荷は、電源からの供給電流がないのでＮ型ＭＯＳＦＥＴ２からＮ型ＭＯＳＦＥＴ１４を経由し接地へ流れ比較回路出力相補信号線４の電位は、接地電位と等しくなり、またＰ型ＭＯＳＦＥＴ９のゲート電位は電源と接地の電位差となるため、Ｐ型ＭＯＳＦＥＴ９は飽和モードとなり非常に大きな電流が比較回路出力信号線３６に流れ、比較回路出力信号線３６の電位は更に急速に上昇する。上記説明のようにすべて入力アドレスとメモリセル内のデータが一致した場合、比較回路出力信号線３６はＨＩＧＨとなる。また、１ビットでも入力仮想アドレスとメモリセル内のデータが不一致になる場合は、比較回路出力相補信号線４と比較回路出力信号線の振舞いは、逆となり、比較回路出力信号線はＬＯＷとなる。
【００１４】
以上のように、Ｐ型ＭＯＳＦＥＴ６のドレインが電源電位から閾値まで下がるまで貫通電流が流れることなく、Ｐ型ＭＯＳＦＥＴ６のドレインの電位とＰ型ＭＯＳＦＥＴ８のドレインの電位との差がＰ型ＭＯＳＦＥＴ９により増幅され高速に比較検出ができる。
【００１５】
なお、本半導体集積回路は、Ｐ型Ｎ型ＭＯＳＦＥＴ及び電位、出力信号を反対にしてもほぼ同様な動作となることはいうまでもない。更に、仮想アドレスデータ信号がすべて一致の時、信号線１５が非導通の構成をとれば、電流源５は、１ビットのみが一致した場合より小さな電流が流れる電流源で実現できる。この時仮想アドレスデータ信号がすべて一致の時、比較回路出力信号線３６はＬＯＷとなる。仮想アドレスデータ信号がすべて一致の時、一致検出回路１からＨＩＧＨの出力を得たい場合は、比較回路出力相補信号線４を出力とすればよい。
【００１６】
（実施形態２）
図３は本発明の請求項３に係る発明の半導体集積回路の一例でありＴＬＢの構成を示している。図３は、図１とほぼ同様であるが、Ｐ型ＭＯＳＦＥＴ６、７のゲートが保持信号３７に接続されているところが違う。
【００１７】
入力仮想アドレス１１とメモリセル１６内のデータが一致か否か各ビットのＮ型ＭＯＳＦＥＴ１４によって決定され、その後、活性化信号３５と保持信号３７が活性化され、一致検出回路１によってすべての仮想アドレス１１とメモリセル１６内のデータが一致したか否かを判定し、比較回路出力信号３６に結果が出力され、活性化信号３５のみ不活性にすることにより比較回路出力信号３６に結果が保持される。
【００１８】
すべて入力アドレスとメモリセル内のデータが一致し、活性化信号３５と保持信号３７が活性化された場合のタイミングチャートを図４に示す。活性化信号３５と保持信号３７はほぼ同時刻に活性化される。その後、比較回路出力信号３６がＨＩＧＨになるまでは、図１と図２を用いて実施形態１で説明したのと同じ振舞をする。活性化信号３５が不活性になった時間Ｔ３で、Ｎ型ＭＯＳＦＥＴ２、３は、ＯＦＦし、比較回路出力信号３６はＨＩＧＨのままになり、出力データは、ラッチ回路を付加させることなく保持される。
【００１９】
以上のように活性化信号に対して保持信号を長く活性化することにより、出力データが保持される。
【００２０】
（実施形態３）
図５は、本発明の請求項４に係る発明の半導体集積回路の一例である。図５は、図１とほぼ同様であるが、図１の電流源５の代わりに、メモリセル１９内にあるＮ型ＭＯＳＦＥＴ１７のゲートがメモリセル１９内のデータが仮想アドレス１１と一致された時、Ｎ型ＭＯＳＦＥＴ１４のゲート電位１８と同じ電位に固定され、ソースが接地され、ドレインが他のビットの同Ｎ型ＭＯＳＦＥＴ１７のドレインに並列に接続されており、且つＮ型ＭＯＳＦＥＴ３のソースに接続されている。各ビットで構成されるＮ型ＭＯＳＦＥＴ１７の内、１ビットだけは、Ｎ型ＭＯＳＦＥＴ１４の形状よりも電流が少ないように作られた形状であるが、他のビットについては、Ｎ型ＭＯＳＦＥＴ１４と同形状である。電流が少ないように作られたＮ型ＭＯＳＦＥＴ１７とＮ型ＭＯＳＦＥＴ１４の形状を上からみた物理的配置図を図６に示す。図６のようにＮ型ＭＯＳＦＥＴ１４、１７のソースを共通にし、ドレイン形状も同様にしＮ型ＭＯＳＦＥＴ１４のゲート長よりも１７のゲート長を大きくすることによって電流は少なくなる。
【００２１】
以上のように、Ｎ型ＭＯＳＦＥＴ１４、１７を隣接し、ドレイン、ソース、ゲート形状を同形状にすることにより、プロセス製造によるトランジスタ形成時のイオン注入量の場所による局所依存性を改善できほぼ同等性能をもつＮ型ＭＯＳＦＥＴ１４、１７が生成できプロセスばらつきを最小限に押えることが可能となる。
【００２２】
（実施形態４）
図７は本発明の請求項５に係る発明の半導体集積回路の一例でありＴＬＢの構成を示している。図７は、図３とほぼ同様であるが、Ｐ型ＭＯＳＦＥＴ３８のドレインが比較回路出力相補信号４に接続され、Ｐ型ＭＯＳＦＥＴ３８のソースが電源に接続され、Ｐ型ＭＯＳＦＥＴ３９のドレインが比較回路出力信号３６に接続され、Ｐ型ＭＯＳＦＥＴ３９のソースが電源に接続され、Ｐ型ＭＯＳＦＥＴ３８、３９のゲートが第２の活性化信号４０に接続されているところが違う。
【００２３】
入力仮想アドレス１１とメモリセル１６内のデータが一致か否か各ビットのＮ型ＭＯＳＦＥＴ１４によって決定され、その後、活性化信号３５と保持信号３７が活性化され、更に第２の活性化信号４０が活性化され、一致検出回路１によってすべての仮想アドレス１１とメモリセル１６内のデータが一致したか否かを判定し、比較回路出力信号３６に結果が出力され、活性化信号３５、第２の活性化信号４０のみ不活性にすることにより比較回路出力信号３６に結果が保持される。
【００２４】
すべて入力アドレスとメモリセル内のデータが一致し、活性化信号３５と第２の活性化信号４０と保持信号３７が活性化された場合のタイミングチャートを図８に示す。活性化信号３５と保持信号３７はほぼ同時刻に活性化される。Ｐ型ＭＯＳＦＥＴ６、７、８、９のドレインが電源電位から閾値分だけ下がるまで、Ｐ型ＭＯＳＦＥＴ６、７、８、９はＯＦＦしており、比較回路出力相補信号線４は、各メモリセル１６内のＮ型ＭＯＳＦＥＴを経由して、接地へ電流が流れる。同様に比較回路出力信号線３６は、電流源を経由して接地へ電流が流れる。しかし、各々の電流量は異なり、比較回路出力相補信号線４の電位の方が早く電源電位からＰ型ＭＯＳＦＥＴの閾値分だけ下がる。この時間をＴ４とする。このＰ型ＭＯＳＦＥＴの閾値分だけ下がる時刻Ｔ４とほぼ同時刻に第２の活性化信号を不活性化させる。ここでは、第２の活性化信号４０はＰ型ＭＯＳＦＥＴのゲートに接続しているのでＬＯＷ期間が活性化期間である。すると、Ｐ型ＭＯＳＦＥＴ３８、Ｐ型ＭＯＳＦＥＴ３９、Ｐ型ＭＯＳＦＥＴ９がＯＮし、比較回路出力信号線３６は電源から電流が流れ、Ｐ型ＭＯＳＦＥＴ３９とＰ型ＭＯＳＦＥＴ９から流れる電流量の総和とＮ型ＭＯＳＦＥＴ３から電流源５を経由して接地へ流れる電流量の差に比例して比較回路出力信号線３６の電位の減少は妨げられる。また、比較回路出力相補信号線４の電位は、Ｐ型ＭＯＳＦＥＴ３８の供給電流と各メモリセル１６内のＮ型ＭＯＳＦＥＴを経由して、接地へ流れる電流量の差に比例して電位の減少は妨げられる。これら比較回路出力信号線３６の電位と比較回路出力相補信号線４の電位の差は、Ｐ型ＭＯＳＦＥＴ３８、Ｐ型ＭＯＳＦＥＴ３９のゲートとソース間の電圧差が常に一定であるため常に一定の電流が流れる為、すなわち定電流源を追加することにより、比較回路出力信号線３６と比較回路出力相補信号線４に電荷が急速に溜まるので、実施形態１で説明した時間よりも急速に広がり、Ｐ型ＭＯＳＦＥＴ９は実施形態１で説明した時間よりも早く飽和モードに遷移し更に大きな電流が比較回路出力信号線３６に流れ、比較回路出力信号線３６の電位は更に急速に上昇する。活性化信号３５が不活性となり、第２の活性化信号４０が活性になった場合、Ｎ型ＭＯＳＦＥＴ２、３は、ＯＦＦし、比較回路出力信号３６はＨＩＧＨのままになり、出力データは、ラッチ回路を付加させることなく保持される。
【００２５】
第２の活性化信号を活性化させることにより、Ｐ型ＭＯＳＦＥＴ３８、Ｐ型ＭＯＳＦＥＴ３９から電流を強制的に増強させることよりＰ型ＭＯＳＦＥＴ９のゲート及びドレインに直接伝達されＰ型ＭＯＳＦＥＴ６のドレインの電位とＰ型ＭＯＳＦＥＴ８のドレインの電位との差が、高速に比較検出ができ、また、第一の活性化信号に対して保持信号を長く活性化することにより、出力データが保持される。
【００２６】
【発明の効果】
以上のように本発明は、多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ前記第１のＮ型電界効果型トランジスタのドレイン同士が接続され、前記第１のＮ型電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＰ型電界効果型トランジスタと前記第２のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第１のＮ型電界効果型トランジスタの群がすべて導通となった電流量よりも少なく且つ１つのみ不一致となった電流量よりも多い電流源に第３のＮ型電界効果型トランジスタのソースが接続され、前記第３のＮ型電界効果型トランジスタのドレインは、第３のＰ型電界効果型トランジスタのドレインと第４のＰ型電界効果型トランジスタのドレインに接続され、前記第３のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第４のＰ型電界効果型トランジスタのソースに接続され、前記第４のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのソースに接続され、前記第１のＮ型電界効果型トランジスタと前記第２のＮ型電界効果型トランジスタと前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのゲートが活性化信号線に接続された構成をとることにより、活性化信号が活性化されると第１から第４までのＰ型電界効果型トランジスタのドレインが所定の固定された電圧からトランジスタの閾値まで下がるまでは、貫通電流が流れず、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのドレインの電位の差を増幅することより、前記データ信号と前記データの一致、不一致を検出することができるので無駄な貫通電流が流れず、低消費電力化ができる。
【００２７】
また、多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ前記第１の電界効果型トランジスタのドレイン同士が接続され、前記第１の電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＰ型電界効果型トランジスタと前記第２のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第１のＮ型電界効果型トランジスタの群がすべて導通となった電流量よりも少なく且つ１つのみ不一致となった電流量よりも多い電流源に第３のＮ型電界効果型トランジスタのソースが接続され、前記第３のＮ型電界効果型トランジスタのドレインは、第３のＰ型電界効果型トランジスタのドレインと第４のＰ型電界効果型トランジスタのドレインに接続され、前記第３のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第４のＰ型電界効果型トランジスタのソースに接続され、前記第４のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタと前記第３のＮ型電界効果型トランジスタのゲートが活性化信号に接続され、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのゲートが保持信号線に接続された構成をとることにより、前記活性化信号保持信号が活性化された時、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのドレインの電位の差を増幅することより、前記データ信号と前記データの一致、不一致を検出し、前記活性化信号のみを不活性にすることで前記検出結果を保持することにより、保持信号を活性化信号よりも活性化期間を長く取る信号にすれば、その期間は貫通電流が流れることなく検出出力データは保持できるので、保持回路をわざわざ次段に設ける必要がなくなり、低面積化ができる。
【００２８】
また、多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ第１のＮ型電界効果型トランジスタのドレイン同士が接続され、前記第１のＮ型電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインに接続され、第１のＰ型電界効果型トランジスタと第２のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、導通時前記第１のＮ型電界効果型トランジスタと同じ電流量が流れ且つ前記ビット数より１つ少ない数で且つ常に導通している第３のＮ型電界効果型トランジスタのソースと、導通時前記第１のＮ型電界効果型トランジスタより少ない電流量が流れ且つ常に導通している１つの第４の電界効果型トランジスタのソース同士が接続され且つ第１のＮ型電界効果型トランジスタのソースと同電位が供給され、前記第３のＮ型電界効果型トランジスタのドレインと前記第４の電界効果型トランジスタのドレインが接続され、且つ第５のＮ型電界効果型トランジスタのソースが接続され、前記第５のＮ型電界効果型トランジスタのドレインは、第３のＰ型電界効果型トランジスタのドレインと第４のＰ型電界効果型トランジスタのドレインに接続され、前記第３のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第４のＰ型電界効果型トランジスタのソースに接続され、前記第４のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタと前記第５のＮ型電界効果型トランジスタと前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのゲートが活性化信号線に接続された構成をとることにより、前記活性化信号が活性化された時、前記第１のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのドレインの電位の差を増幅することより、前記データ信号と前記データの一致、不一致を検出でき、比較されるビットの第１のＮ型電界効果型トランジスタと比較する第３のＮ型電界効果型トランジスタ及び第４のＮ型電界効果型トランジスタを隣接配置することにより、プロセスばらつき変動による電流量の変動を押えることができ、不良を少なくすることができる。
【００２９】
また、多ビットのデータ信号を入力する入力信号線とデータを記憶するメモリセルと入力された多ビットの前記データ信号と記憶された前記データとを比較し、一致の時、導通、不一致の時、非導通となり、比較する入力信号の数に等しい個数の第１のＮ型電界効果型トランジスタのソース同士が接続され、前記第１のＮ型電界効果型トランジスタのソースに所定の電位が供給され、かつ前記第１の電界効果型トランジスタのドレイン同士が接続され、前記第１の電界効果型トランジスタのドレイン同士が第２のＮ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタのドレインは、第１のＰ型電界効果型トランジスタのドレインと第２のＰ型電界効果型トランジスタのドレインと第３のＰ型電界効果型トランジスタのドレインに接続され、前記第１のＰ型電界効果型トランジスタと前記第２のＰ型電界効果型トランジスタと前記第３のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第１のＮ型電界効果型トランジスタの群がすべて導通となった電流量よりも少なく且つ１つのみ不一致となった電流量よりも多い電流源に第３のＮ型電界効果型トランジスタのソースが接続され、前記第３のＮ型電界効果型トランジスタのドレインは、第４のＰ型電界効果型トランジスタのドレインと第５のＰ型電界効果型トランジスタと第６のＰ型電界効果型トランジスタのドレインに接続され、前記第４のＰ型電界効果型トランジスタと前記第５のＰ型電界効果型トランジスタと前記第６のＰ型電界効果型トランジスタのソース同士が接続されかつ所定の電位に固定され、前記第２のＰ型電界効果型トランジスタのゲートが前記第５のＰ型電界効果型トランジスタのソースに接続され、前記第５のＰ型電界効果型トランジスタのゲートが前記第２のＰ型電界効果型トランジスタのソースに接続され、前記第２のＮ型電界効果型トランジスタと前記第３のＮ型電界効果型トランジスタのゲートが第１の活性化信号に接続され、前記第１のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのゲートが保持信号線に接続され、前記第３のＰ型電界効果型トランジスタと前記第６のＰ型電界効果型トランジスタのゲートが第２の活性化信号線に接続された構成をすることにより、前記第１の活性化信号、前記第２の活性化信号、前記保持信号が活性化された時、前記第１のＰ型電界効果型トランジスタと前記第４のＰ型電界効果型トランジスタのドレインの電位の差を前記第３のＰ型電界効果型トランジスタと前記第６のＰ型電界効果型トランジスタによって強制的に広げ、前記第２のＰ型電界効果型トランジスタもしくは前記第４のＰ型電界効果型トランジスタのドレイン及びゲートに直接伝達することより、前記データ信号と前記データの一致、不一致が高速に検出できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係る半導体集積回路の構成図
【図２】  本発明の第１の実施形態に係るタイミングチャート
【図３】  本発明の第２の実施形態に係る半導体集積回路の構成図
【図４】  本発明の第２の実施形態に係るタイミングチャート
【図５】  本発明の第３の実施形態に係る半導体集積回路の構成図
【図６】  本発明の第３の実施形態に係るメモリセル１９の中のＮ型ＭＯＳＦＥＴ１４とＮ型ＭＯＳＦＥＴ１７の物理的配置図
【図７】  本発明の第４の実施形態に係る半導体集積回路の構成図
【図８】  本発明の第４の実施形態に係るタイミングチャート
【図９】  従来の半導体集積回路の構成図
【符号の説明】
１  比較回路
２  Ｎ型ＭＯＳＦＥＴ
３  Ｎ型ＭＯＳＦＥＴ
４  比較回路出力相補信号線
５  電流源
６  Ｐ型ＭＯＳＦＥＴ
７  Ｐ型ＭＯＳＦＥＴ
８  Ｐ型ＭＯＳＦＥＴ
９  Ｐ型ＭＯＳＦＥＴ
１０  仮想アドレス１ビットの構成
１１  仮想アドレス信号線
１２  インバータ
１３  ワード線
１４  Ｎ型ＭＯＳＦＥＴ
１５  一致検出信号線
１６  メモリセル
１７  Ｎ型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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