(57)【特許請求の範囲】
【請求項１】
複数のメモリセルが配列された複数のバンクを含むメモリセルアレイと、
前記メモリセルを指定するロウアドレス信号及びカラムアドレス信号を取り込むための、単一信号であるアドレスストローブ信号が入力される入力バッファと、
前記アドレスストローブ信号が活性化されたとき、クロック信号の第１立ち上がり、立ち下がりのいずれか一方のエッジに同期して第１ロウアドレス信号を取り込み、その後の前記第１ロウアドレス信号に対応する第１カラムアドレス信号が取り込めない期間内に、前記クロック信号の第２立ち上がり、立ち下がりのいずれか一方のエッジに同期して、前記第１ロウアドレス信号及び前記第１カラムアドレス信号により指定される第１メモリセルとは別バンクに属する第２メモリセルを指定する第２ロウアドレス信号を取り込み、その後前記クロック信号の第３立ち上がり、立ち下がりのいずれか一方のエッジに同期して前記第１カラムアドレス信号を取り込み、その後前記第２ロウアドレス信号に対応した第２カラムアドレス信号を取り込むアドレス回路と、
前記第１ロウアドレス信号及び前記第１カラムアドレス信号により指定された前記第１メモリセルに記憶されたデータを出力し、前記データ出力後隙間なく、前記第２ロウアドレス信号及び前記第２カラムアドレス信号により指定された前記第２メモリセルに記憶されたデータを出力する出力バッファと、
を具備することを特徴とする半導体メモリ。
【請求項２】
前記メモリセルに対するデータの書き込み及び読み出しは、前記クロック信号の立ち上がりと立ち下がりの両方に同期して行われることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記クロック信号の立ち上がりと立ち下がりの両方のエッジに同期して、動作を指定するコマンド用信号を取り込むコマンド回路をさらに具備することを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記クロック信号の立ち上がりエッジから生成された信号をトリガとして、前記アドレスストローブ信号、及び前記コマンド用信号を一時保持する第１のラッチ回路と、
前記クロック信号の立ち下がりエッジから生成された信号をトリガとして、前記アドレスストローブ信号、及び前記コマンド用信号を一時保持する第２のラッチ回路と、
前記第１のラッチ回路に保持された前記コマンド用信号をデコードする第１のコマンドデコード回路と、
前記第２のラッチ回路に保持された前記コマンド用信号をデコードする第２のコマンドデコード回路と、
をさらに具備することを特徴とする請求項３に記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリに関し、特にＤＤＲ動作を行う半導体メモリに関するものである。
【０００２】
【従来の技術】
近年、ますますコンピュータシステムの高速化に対する要求は強まっている。そのため、メモリからＣＰＵ間のデータ転送を、クロック信号の立ち上がりエッジと立ち下がりエッジの両方に同期させて行うことで、データ転送を実効的に、従来の倍のスピードで行うＤＤＲ(Duoble Data Rate)転送技術を用いたシンクロナスＤＲＡＭ(DDR-SDRAM)が現在開発されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のシンクロナスＤＲＡＭ（DDR-SDRAM）では、データの入出力は、DDR動作をしているものの、ロウアドレスストローブ信号ｂＲＡＳ、カラムアドレスストローブ信号ｂＣＡＳ、チップセレクト信号ｂＣＳ、ライトイネーブル信号ｂＷＥ、バンクセレクト信号（ＢＳ０，ＢＳ１）、ロウ(カラム)アドレス信号（Ａ０〜Ａ１１）の各信号までは、ＤＤＲ動作をさせていない。信号名中の頭文字ｂは、反転信号であることを示す。
【０００４】
また、ロウアドレス、カラムアドレスの各信号は、アドレスバス、入力ピン、入力バッファ等が共通化されていて、同時に入力することができない。
【０００５】
以上の２点から、特にランダムなロウアクセスを行う場合には、図１０〜図１３に示すように、データ転送上の隙間が生じ、実効的なデータ転送レートを悪化させるという問題がある。
【０００６】
なお、図１０は、ＣＡＳ信号のレイテンシーが２、バースト長が４、４バンクのインターリーブでの読み出し動作を示す図である。図１１は、ＣＡＳ信号のレイテンシーが２、バースト長が４、４バンクのインターリーブでの書き込み動作を示す図である。図１２は、ＣＡＳ信号のレイテンシーが２、バースト長が２、４バンクのインターリーブでの読み出し動作を示す図である。さらに、図１３は、ＣＡＳ信号のレイテンシーが２、バースト長が２、４バンクのインターリーブでの書き込み動作を示す図である。
【０００７】
前述のデータ転送レートを悪化させるという問題を避けるためには、アドレスバス、入力ピン、入力バッファ等をロウアドレス専用、カラムアドレス専用に別々に設け、同時にロウアドレス、カラムアドレスを入力できるようにすれば簡単である。しかし、この場合、アドレスバス、入力ピン、入力バッファ等を形成するための面積が２倍必要となり、チップ面積が増大するため、実現するのは難しい。
【０００８】
そこでこの発明は、前記課題に鑑みてなされたものであり、データ転送の効率を向上でき、さらにチップ面積の削減及び回路動作の高速化が可能な半導体メモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の第１の半導体メモリは、複数のメモリセルが配列された複数のバンクを含むメモリセルアレイと、前記メモリセルを指定するロウアドレス信号及びカラムアドレス信号を取り込むための、単一信号であるアドレスストローブ信号が入力される入力バッファと、前記アドレスストローブ信号が活性化されたとき、クロック信号の第１立ち上がり、立ち下がりのいずれか一方のエッジに同期して第１ロウアドレス信号を取り込み、その後の前記第１ロウアドレス信号に対応する第１カラムアドレス信号が取り込めない期間内に、前記クロック信号の第２立ち上がり、立ち下がりのいずれか一方のエッジに同期して、前記第1ロウアドレス信号及び前記第１カラムアドレス信号により指定される第１メモリセルとは別バンクに属する第２メモリセルを指定する第２ロウアドレス信号を取り込み、その後前記クロック信号の第３立ち上がり、立ち下がりのいずれか一方のエッジに同期して前記第１カラムアドレス信号を取り込み、その後前記第２ロウアドレス信号に対応した第２カラムアドレス信号を取り込むアドレス回路と、前記第１ロウアドレス信号及び前記第１カラムアドレス信号により指定された前記第１メモリセルに記憶されたデータを出力し、前記データ出力後隙間なく、前記第２ロウアドレス信号及び前記第２カラムアドレス信号により指定された前記第２メモリセルに記憶されたデータを出力する出力バッファとを具備することを特徴とする。
【００１０】
この発明の第２の半導体メモリは、クロック信号、アドレス信号、コマンド用信号が入力され、前記アドレス信号によって指定されたメモリセルに対してデータの書き込みまたは読み出しを行い、かつ前記コマンド用信号をデコードして動作を指定する半導体メモリであって、前記アドレス信号、前記コマンド用信号の取り込み、及び前記データの書き込みと読み出しを、前記クロック信号の立ち上がりと立ち下がりの両方に同期して行うことを特徴とする。
【００１１】
このように構成された半導体メモリでは、データの入出力のみならず、アドレス信号、バンク選択信号、ｂＲＡＳ、ｂＣＡＳ、ｂＣＳ、ｂＷＥの各コマンド用信号も前記クロック信号の立ち上がりと立ち下がりの両方に同期して取り込むことにより、データ転送効率を向上させることができる。
【００１２】
さらに、単に各信号を、前記クロック信号の立ち上がりと立ち下がりの両方に同期して取り込むだけでなく、それぞれの信号をその目的に応じて、ある信号はクロック信号の立ち上がりエッジに同期して取り込むことに限定し、またある信号は、クロック信号の立ち下がりエッジに同期して取り込むことに限定することにより、外部から入力する信号数を削減できる。これにより、回路の簡素化が図られ、チップ面積の削減及び回路動作の高速化が実現できる。
【００１３】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【００１４】
図１は、この発明の実施の形態の半導体メモリの構成を示すブロック図である。
【００１５】
図１に示すように、コマンド信号バッファ１１には、アドレスストローブ信号bRASCAS、ライトイネーブル信号ｂＷＥ、チップセレクト信号ｂＣＳが入力される。このコマンド信号バッファ１１の出力は、コマンドラッチ１２Ａを介してコマンドデコーダ１２Ｂに入力されると共に、コマンドラッチ１３Ａを介してコマンドデコーダ１３Ｂに入力される。
【００１６】
前記コマンドデコーダ１２Ｂと、コマンドデコーダ１３Ｂの出力は、それぞれコントロール信号ジェネレータ１４に入力される。コントロール信号ジェネレータ１４の出力は、バンクＢＫ０〜バンクＢＫｎを有するバンクブロック１５に入力される。
【００１７】
また、アドレスバッファ１６には、アドレス信号ADDRESS（Ａ０〜Ａ１１）、バンクセレクト信号ＢＳ（ＢＳ０、ＢＳ１）が入力される。このアドレスバッファ１６の出力は、ロウアドレスラッチ１７、カラムアドレスラッチ１８にそれぞれ入力される。ロウアドレスラッチ１７の出力は、モードレジスタ１９に入力されると共に、ロウアドレスデコーダ（図示しない）を介してバンクブロック１５に入力される。同様に、カラムアドレスラッチ１８の出力は、モードレジスタ１９に入力されると共に、カラムアドレスデコーダ（図示しない）を介してバンクブロック１５に入力される。
【００１８】
また、クロック生成部２０には、外部よりクロック信号ＣＬＫが入力される。クロック生成部２０からは、クロック信号bCMDLTCがコマンドラッチ１２Ａに出力され、クロック信号CMDLTCがコマンドラッチ１３Ａに出力される。さらに、クロック生成部２０からは、クロック信号ADDDLTCがロウアドレスラッチ１７に出力され、クロック信号bADDDLTCがカラムアドレスラッチ１８に出力される。さらに、クロック生成部２０から出力されるクロック信号は、コントロール信号ジェネレータ１４、メモリセルアレイ部１５にそれぞれ入力される。
【００１９】
また、カラムカウンタ２１の出力は、カラムアドレスラッチ１８に入力される。リフレッシュカウンタ２２の出力は、ロウアドレスラッチ１７に入力される。そして、メモリセルアレイ部１５からは、ＤＱバッファ２３を介してデータＤＱ０〜ＤＱｎが出力される。メモリセルアレイ部１５は、ＢＫ０〜ＢＫｎのバンクと呼ばれる複数のセルアレイの単位からなる。
【００２０】
なお、コマンド信号バッファ１１、コマンドラッチ１２Ａ、コマンドデコーダ１２Ｂ、コマンドラッチ１３Ａ、及びコマンドデコーダ１３Ｂにより、コマンド部３０が構成されている。また、アドレスバッファ１６、ロウアドレスラッチ１７、及びカラムアドレスラッチ１８により、アドレス部４０が構成されている。
【００２１】
前記クロック生成部２０は、コマンド部３０にて用いるクロック信号bCMDLTC、信号CMDLTCと、アドレス部４０にて用いるクロック信号bADDDLTC、信号ADDDLTCを生成する。クロック信号bCMDLTC、信号CMDLTCは、コマンド部３０にて動作開始の同期を取るために用いられる。クロック信号bADDDLTC、信号ADDDLTCは、アドレス部４０にて動作開始の同期を取るために用いられる。
【００２２】
前記コマンド部３０は、コマンド信号バッファ１１に入力された前記アドレスストローブ信号bRASCAS、ライトイネーブル信号ｂＷＥ、チップセレクト信号ｂＣＳのそれぞれを、クロック信号bCMDLTCに同期してコマンドラッチ１２Ａにてラッチし、ラッチしたそれぞれの信号をコマンドデコーダ１２Ｂに出力する。コマンドデコーダ１２Ｂは、入力された信号をデコードして、任意のロウ系回路動作を行うための信号ROW-COMMANDを出力する。
【００２３】
また、前記コマンド部３０は、コマンド信号バッファ１１に入力された前記アドレスストローブ信号bRASCAS、ライトイネーブル信号ｂＷＥ、チップセレクト信号ｂＣＳのそれぞれを、クロック信号CMDLTCに同期してコマンドラッチ１３Ａにてラッチし、ラッチしたそれぞれの信号をコマンドデコーダ１３Ｂに出力する。コマンドデコーダ１３Ｂは、入力された信号をデコードして、任意のカラム系回路動作を行うための信号COLUMN-COMMANDを出力する。
【００２４】
前記アドレス部４０は、コマンドバッファ１６に入力された前記アドレス信号を、クロック信号bADDDLTCに同期してロウアドレスラッチ１７にてラッチし、ラッチした信号ROW-ADDRESSをアドレスデコーダ（図示しない）に出力する。アドレスデコーダは、入力された信号ROW-ADDRESSをデコードして、任意のロウアドレス選択線を活性化する。
【００２５】
また、前記アドレス部４０は、コマンドバッファ１６に入力された前記アドレス信号を、クロック信号ADDDLTCに同期してカラムアドレスラッチ１８にてラッチし、ラッチした信号COLUMN-ADDRESSをアドレスデコーダ（図示しない）に出力する。アドレスデコーダは、入力された信号COLUMN-ADDRESSをデコードして、任意のカラムアドレス選択線を活性化する。
【００２６】
また、前記アドレス部４０は、コマンドバッファ１６に入力された前記バンクセレクト信号を、クロック信号bADDDLTC、及び信号ADDDLTCに同期してラッチ回路（図示しない）にてラッチし、ラッチした信号をデコーダ（図示しない）にてデコードして、バンクを選択するための信号ＢＳ<0:3>を出力する。
【００２７】
次に、図２〜図４を用いて、クロック生成部２０、コマンド部３０、アドレス部４０の詳細な回路構成について説明する。図５は、これらクロック生成部２０、コマンド部３０、アドレス部４０の動作を示すタイムチャートである。
【００２８】
図２（ａ）〜図２（ｅ）は、クロック生成部２０の構成を示す回路図である。
【００２９】
図２（ａ）に示すように、インプットバッファＩＢ１に入力されたクロック信号ＣＬＫは、インバータＩ１、Ｉ２、Ｉ３、Ｉ４を通り、インバータＩ４の出力部からクロック信号ＡＣＰとして出力される。さらに、信号ＡＣＰはインバータＩ５を通り、クロック信号ｂＡＣＰとして出力される。これらクロック信号ＣＬＫ、クロック信号ＡＣＰ、クロック信号ｂＡＣＰの波形は図５に示すようになる。
【００３０】
また、図２（ｃ）に示すように、前記クロック信号ＡＣＰは、ＮＡＮＤ回路ＮＡ１の第１端子に入力されると共に、インバータＩ６、Ｉ７、Ｉ８を通ってＮＡＮＤ回路ＮＡ１の第２端子に入力される。このＮＡＮＤ回路ＮＡ１の出力部からは、クロック信号bCMDLTCが出力される。また、図２（ｂ）に示すように、前記クロックｂＡＣＰ信号は、ＮＡＮＤ回路ＮＡ２の第１端子に入力されると共に、インバータＩ９、Ｉ１０、Ｉ１１を通ってＮＡＮＤ回路ＮＡ２の第２端子に入力される。このＮＡＮＤ回路ＮＡ２の出力部からはクロック信号CMDLTCが出力される。これらクロック信号bCMDLTC、クロック信号CMDLTCの波形は図５に示すようになる。
【００３１】
また、図２（ｅ）に示すように、前記クロックＡＣＰ信号は、ＮＡＮＤ回路ＮＡ３の第１端子に入力されると共に、インバータＩ１２、Ｉ１３、Ｉ１４を通ってＮＡＮＤ回路ＮＡ３の第２端子に入力される。このＮＡＮＤ回路ＮＡ３の出力部からはクロック信号bADDDLTCが出力される。また、図２（ｄ）に示すように、前記クロックｂＡＣＰ信号は、ＮＡＮＤ回路ＮＡ４の第１端子に入力されると共に、インバータＩ１５、Ｉ１６、Ｉ１７を通ってＮＡＮＤ回路ＮＡ４の第２端子に入力される。そして、ＮＡＮＤ回路ＮＡ４の出力部からは信号ADDDLTCが出力される。これらクロック信号bADDDLTC、クロック信号ADDDLTCの波形は図５に示すようになる。
【００３２】
図３（ａ）〜図３（ｅ）は、前記コマンド部３０の構成を示す回路図である。
【００３３】
まず、コマンド部３０内のコマンド信号バッファ１１、及びコマンドラッチ１２Ａ、１３Ａの回路構成を説明する。
【００３４】
図３（ａ）に示すように、インプットバッファＩＢ１１に入力されたアドレスストローブ信号bRASCASは、インバータＩ２１を介してドライバＤＲ１に入力される。このドライバＤＲ１の出力は、クロックドインバータＣＩ１を介して、ラッチ回路を構成するインバータＩ２２及びインバータＩ２３に入力され、このラッチ回路の出力部からは信号RASLTCが出力される。また、ドライバＤＲ１の出力は、クロックドインバータＣＩ２を介して、ラッチ回路を構成するインバータＩ２４及びインバータＩ２５に入力され、このラッチ回路の出力部からは信号CASLTCが出力される。なお、クロックドインバータＣＩ１の制御端には信号bCMDLTCが入力され、クロックドインバータＣＩ２の制御端には信号CMDLTCが入力される。
【００３５】
この図３（ａ）に示す回路では、インプットバッファＩＢ１１に信号bRASCASとして“Ｌ”が入力されると、インバータＩ２１にて反転されて“Ｈ”となり、ドライバＤＲ１を介してクロックドインバータＣＩ１の入力部に供給される。クロックドインバータＣＩ１は、制御端に入力されている信号bCMDLTCが“Ｌ”ときだけ開き、入力部に供給されている“Ｈ”を“Ｌ”に反転して、インバータＩ２２、Ｉ２３からなるラッチ回路に供給する。このラッチ回路は、供給された“Ｌ”を“Ｈ”に反転して、信号RASLTCとして“Ｈ”を出力する。なお、クロックドインバータＣＩ１の制御端に入力されている信号bCMDLTCが“Ｈ”ときは、クロックドインバータＣＩ１の出力はハイインピーダンス状態となり、出力部から信号が出力されないため、前記ラッチ回路にラッチされている信号がそのまま信号RASLTCとして出力される。
【００３６】
前記インバータＩ２１から出力される“Ｈ”は、ドライバＤＲ１を介してクロックドインバータＣＩ２の入力部に供給される。クロックドインバータＣＩ２は、制御端に入力されている信号CMDLTCが“Ｌ”ときだけ開き、入力部に供給されている“Ｈ”を“Ｌ”に反転して、インバータＩ２４、Ｉ２５からなるラッチ回路に供給する。このラッチ回路は、供給された“Ｌ”を“Ｈ”に反転して、信号CASLTCとして“Ｈ”を出力する。なお、クロックドインバータＣＩ２の制御端に入力されている信号CMDLTCが“Ｈ”ときは、クロックドインバータＣＩ２の出力部から信号が出力されないため、前記ラッチ回路にラッチされている信号がそのまま信号CASLTCとして出力される。
【００３７】
また、図３（ｂ）に示すように、インプットバッファＩＢ１２に入力された信号bＷＥは、インバータＩ２６を介してドライバＤＲ２に入力される。このドライバＤＲ２の出力は、クロックドインバータＣＩ３を介して、ラッチ回路を構成するインバータＩ２７及びインバータＩ２８に入力され、このラッチ回路の出力部からは信号WELTC-oが出力される。また、ドライバＤＲ２の出力は、クロックドインバータＣＩ４を介して、ラッチ回路を構成するインバータＩ２９及びインバータＩ３０に入力され、このラッチ回路の出力部からは信号WELTC-eが出力される。なお、クロックドインバータＣＩ３の制御端には信号bCMDLTCが入力され、クロックドインバータＣＩ４の制御端には信号CMDLTCが入力される。
【００３８】
この図３（ｂ）に示す回路では、インプットバッファＩＢ１２に信号bＷＥとして“Ｌ”が入力されると、インバータＩ２６にて反転されて“Ｈ”となり、ドライバＤＲ２を介してクロックドインバータＣＩ３の入力部に供給される。クロックドインバータＣＩ３は、制御端に入力されている信号bCMDLTCが“Ｌ”ときだけ開き、入力部に供給されている“Ｈ”を“Ｌ”に反転して、インバータＩ２７、Ｉ２８からなるラッチ回路に供給する。このラッチ回路は、供給された“Ｌ”を“Ｈ”に反転して、信号WELTC-oとして“Ｈ”を出力する。なお、クロックドインバータＣＩ３の制御端に入力されている信号bCMDLTCが“Ｈ”ときは、クロックドインバータＣＩ３の出力部から信号が出力されないため、前記ラッチ回路にラッチされている信号がそのまま信号WELTC-oとして出力される。
【００３９】
前記インバータＩ２６から出力される“Ｈ”は、ドライバＤＲ２を介してクロックドインバータＣＩ４の入力部に供給される。クロックドインバータＣＩ４は、制御端に入力されている信号CMDLTCが“Ｌ”ときだけ開き、入力部に供給されている“Ｈ”を“Ｌ”に反転して、インバータＩ２９、Ｉ３０からなるラッチ回路に供給する。このラッチ回路は、供給された“Ｌ”を“Ｈ”に反転して、信号WELTC-eとして“Ｈ”を出力する。なお、クロックドインバータＣＩ４の制御端に入力されている信号CMDLTCが“Ｈ”ときは、クロックドインバータＣＩ４の出力部から信号が出力されないため、前記ラッチ回路にラッチされている信号がそのまま信号WELTC-eとして出力される。
【００４０】
また、図３（ｃ）に示すように、インプットバッファＩＢ１３に入力された信号bＣＳは、インバータＩ３１を介してドライバＤＲ３に入力される。このドライバＤＲ３の出力は、クロックドインバータＣＩ５を介して、ラッチ回路を構成するインバータＩ３２及びインバータＩ３３に入力され、インバータＩ３２の出力部からは信号CSLTC-oが出力される。また、ドライバＤＲ３の出力は、クロックドインバータＣＩ６を介して、ラッチ回路を構成するインバータＩ３４及びインバータＩ３５に入力され、インバータＩ３４の出力部からは信号CSLTC-eが出力される。なお、クロックドインバータＣＩ５の制御端には信号bCMDLTCが入力され、クロックドインバータＣＩ６の制御端には信号CMDLTCが入力される。
【００４１】
この図３（ｃ）に示す回路では、インプットバッファＩＢ１３に信号bＣＳとして“Ｌ”が入力されると、インバータＩ３１にて反転されて“Ｈ”となり、ドライバＤＲ３を介してクロックドインバータＣＩ５の入力部に供給される。クロックドインバータＣＩ５は、制御端に入力されている信号bCMDLTCが“Ｌ”ときだけ開き、入力部に供給されている“Ｈ”を“Ｌ”に反転して、インバータＩ３２、Ｉ３３からなるラッチ回路に供給する。このラッチ回路は、供給された“Ｌ”を“Ｈ”に反転して、信号CSLTC-oとして“Ｈ”を出力する。なお、クロックドインバータＣＩ５の制御端に入力されている信号bCMDLTCが“Ｈ”ときは、クロックドインバータＣＩ５の出力部から信号が出力されないため、前記ラッチ回路にラッチされている信号がそのまま信号CSLTC-oとして出力される。
【００４２】
前記インバータＩ３１から出力される“Ｈ”は、ドライバＤＲ３を介してクロックドインバータＣＩ６の入力部に供給される。クロックドインバータＣＩ６は、制御端に入力されている信号CMDLTCが“Ｌ”ときだけ開き、入力部に供給されている“Ｈ”を“Ｌ”に反転して、インバータＩ３４、Ｉ３５からなるラッチ回路に供給する。このラッチ回路は、供給された“Ｌ”を“Ｈ”に反転して、信号CSLTC-eとして“Ｈ”を出力する。なお、クロックドインバータＣＩ６の制御端に入力されている信号CMDLTCが“Ｈ”ときは、クロックドインバータＣＩ６の出力部から信号が出力されないため、前記ラッチ回路にラッチされている信号がそのまま信号CSLTC-eとして出力される。
【００４３】
また、図３（ａ）〜図３（ｃ）に示す回路で、インプットバッファＩＢ１１〜ＩＢ１３のそれぞれに、信号bRASCAS、信号ｂＷＥ、信号bＣＳとして“Ｈ”が入力されたときは、各部の信号が逆極性となり、信号RASLTC、信号CASLTC、信号WELTC-o、信号WELTC-e、信号CSLTC-o、及び信号CSLTC-eのそれぞれからは“Ｌ”が出力される。信号bCMDLTCまたは信号CMDLTCが入力されるクロックドインバータＣＩ１〜ＣＩ６のそれぞれの動作は前述と同様である。
【００４４】
次に、コマンド部３０内のコマンドデコーダ１２Ｂ、１３Ｂの回路構成を説明する。
【００４５】
図３（ｄ）に示すように、ＮＡＮＤ回路ＮＡ５の第１端子には信号CSLTC-oが入力され、その第２端子には信号xRASLTCが、その第３端子には信号xWELTC-oが入力される。このＮＡＮＤ回路ＮＡ５の出力は、ドライバＤＲ４を介して信号ROW-COMMANDとして出力される。なお、ＮＡＮＤ回路ＮＡ５の第２端子、第３端子に入力される信号xRASLTC、xWELTC-oは、信号RASLTC、WELTC-oの各信号をインバータを介して論理反転させた信号、あるいは論理反転させない信号のいずれかの信号であることを示す。
【００４６】
上記の構成をとるコマンドデコーダは、ロウコマンドの数だけ備えられ、信号CSLTC-o、xRASLTC、xWELTC-oがすべて“Ｈ”になった場合のみ、信号ROW-COMMANDが“Ｌ”となり、“バンクアクティブ（BANK ACTIVE)”、“バンクプリチャージ(BANK PRICHARGE)”などのコマンドがアクティブとなる。
【００４７】
また、図３（ｅ）に示すように、ＮＡＮＤ回路ＮＡ６の第１端子には信号CSLTC-eが入力され、その第２端子には信号xCASLTCが、その第３端子には信号xWELTC-eが入力される。このＮＡＮＤ回路ＮＡ６の出力は、ドライバＤＲ５を介して信号COLUMN-COMMANDとして出力される。なお、ＮＡＮＤ回路ＮＡ６の第２端子、第３端子に入力される信号xCASLTC、xWELTC-eは、信号CASLTC、WELTC-eの各信号をインバータを介して論理反転させた信号、あるいは論理反転させない信号のいずれかの信号であることを示す。
【００４８】
上記の構成をとるコマンドデコーダは、カラムコマンドの数だけ備えられ、信号CSLTC-e、xCASLTC、xWELTC-eが全て“Ｈ”になった場合のみ、信号COLUMN-COMMANDが“Ｌ”となり、“リード（READ）”、“ライト(WRITE)”などのコマンドがアクティブとなる。
【００４９】
なお、ここではＮＡＮＤ回路ＮＡ５に入力される信号CSLTC-o、信号RASLTC、信号WELTC-oが全て“Ｈ”のときにコマンドが選択されるようにしたが、これらの信号が全て“Ｌ”のときにコマンドが選択されるようにしてもよい。ただし、この場合は、ＮＡＮＤ回路ＮＡ５をＮＯＲ回路に換える必要がある。同様に、ＮＡＮＤ回路ＮＡ６に入力される信号CSLTC-e、信号CASLTC、信号WELTC-eが全て“Ｈ”のときにコマンドが選択されるようにしたが、これらの信号が全て“Ｌ”のときにコマンドが選択されるようにしてもよい。ただし、この場合は、ＮＡＮＤ回路ＮＡ６をＮＯＲ回路に換える必要がある。
【００５０】
図４（ａ）〜図４（ｃ）は、前記アドレス部４０の構成を示す回路図である。
【００５１】
図４（ａ）に示すように、インプットバッファＩＢ２１に、外部より入力されたアドレス信号ADDRESSは、インバータＩ５１を介してドライバＤＲ１１に入力される。このドライバＤＲ１１の出力は、クロックドインバータＣＩ１１の入力部に供給される。クロックドインバータＣＩ１１は、制御端に入力されている信号bADDDLTCが“Ｌ”ときだけ開き、入力部に供給されている信号ADDRESSを反転して、インバータＩ４１、Ｉ４２からなるラッチ回路に供給する。このラッチ回路は、供給された信号を反転して、信号ROW-ADDRESSを出力する。なお、クロックドインバータＣＩ１１の制御端に入力されている信号bADDDLTCが“Ｈ”ときは、クロックドインバータＣＩ１１の出力部から信号が出力されないため、前記ラッチ回路にラッチされている信号がそのまま信号ROW-ADDRESSとして出力される。
【００５２】
前記ドライバＤＲ１１から供給される信号ADDRESSはクロックドインバータＣＩ１２の入力部に供給される。クロックドインバータＣＩ１２は、制御端に入力されている信号ADDDLTCが“Ｌ”ときだけ開き、入力部に供給されている信号ADDRESSを反転して、インバータＩ４３、Ｉ４４からなるラッチ回路に供給する。このラッチ回路は、供給された信号を反転して、信号COLUMN-ADDRESSを出力する。なお、クロックドインバータＣＩ１２の制御端に入力されている信号ADDDLTCが“Ｈ”ときは、クロックドインバータＣＩ１２の出力部から信号が出力されないため、前記ラッチ回路にラッチされている信号がそのまま信号COLUMN-ADDRESSとして出力される。
【００５３】
また、図４（ｂ）に示すように、インプットバッファＩＢ２２に、外部より入力されたバンクセレクト信号ＢＳは、インバータＩ５２を介してドライバＤＲ１２に入力される。このドライバＤＲ１２の出力は、クロックドインバータＣＩ１３の入力部に供給される。クロックドインバータＣＩ１３は、制御端に入力されている信号bADDDLTCが“Ｌ”ときだけ開き、入力部に供給されている信号ＢＳを反転して、インバータＩ４５、Ｉ４６からなるラッチ回路に供給する。このラッチ回路は、供給された信号を反転して、信号BSILTC1を出力する。なお、クロックドインバータＣＩ１３の制御端に入力されている信号bADDDLTCが“Ｈ”ときは、クロックドインバータＣＩ１３の出力部から信号が出力されないため、前記ラッチ回路にラッチされている信号がそのまま信号BSILTC1として出力される。
【００５４】
前記ドライバＤＲ１２から供給される信号ＢＳはクロックドインバータＣＩ１４の入力部に供給される。クロックドインバータＣＩ１４は、制御端に入力されている信号ADDDLTCが“Ｌ”ときだけ開き、入力部に供給されている信号ＢＳを反転して、インバータＩ４７、Ｉ４８からなるラッチ回路に供給する。このラッチ回路は、供給された信号を反転して、信号BSILTC2を出力する。なお、クロックドインバータＣＩ１４の制御端に入力されている信号ADDDLTCが“Ｈ”ときは、クロックドインバータＣＩ１４の出力部から信号が出力されないため、前記ラッチ回路にラッチされている信号がそのまま信号BSILTC2として出力される。
【００５５】
さらに、図４（ｃ）に示すように、ＮＡＮＤ回路ＮＡ１１の第１端子には信号BSILTC1が入力され、その第２端子には信号BSILTC2が入力される。このＮＡＮＤ回路ＮＡ１１の出力部からは、インバータＩ４９を介して信号ＢＳ<0:3>が出力される。
【００５６】
次に、図６〜図９を用いて、前記半導体メモリの動作を説明する。
【００５７】
図６は、ＣＡＳ信号のレイテンシーが２、バースト長が４、４バンクのインターリーブでの読み出し動作を示すタイムチャートである。図７は、ＣＡＳ信号のレイテンシーが２、バースト長が４、４バンクのインターリーブでの書き込み動作を示すタイムチャートである。図８は、ＣＡＳ信号のレイテンシーが２、バースト長が２、４バンクのインターリーブでの読み出し動作を示すタイムチャートである。さらに、図９は、ＣＡＳ信号のレイテンシーが２、バースト長が２、４バンクのインターリーブでの書き込み動作を示すタイムチャートである。
【００５８】
まず、図６に示すＣＡＳ信号のレイテンシーが２、バースト長が４、４バンクのインターリーブでの読み出し動作は以下のようになる。
【００５９】
図６に示すように、アドレスストローブ信号bRASCASが“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＡを取り込み、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＢを取り込み、続いてクロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＡを取り込む。
【００６０】
同様に、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＣを取り込み、続いてクロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＢを取り込む。同様に、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＤを取り込み、続いてクロック信号ＣＬＫの立ち下がりエッジの同期してカラムアドレスＣＣを取り込む。さらに、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＤを取り込む。
【００６１】
これにより、カラムアドレスＣＡを取り込んだ後、クロック信号ＣＬＫの２回目の立ち上がりの直後から、データＤＡ０、ＤＡ１、ＤＡ２、ＤＡ３が出力され、さらに隙間を空けることなく、ＤＡ３に続いてデータＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３が出力される。続いて、同様に隙間を開けることなく、ＤＢ３に続いてデータＤＣ０、ＤＣ１、ＤＣ２、ＤＣ３が出力され、さらにＤＣ３に続いてデータＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３が出力される。
【００６２】
なお、データＤＡ０、ＤＡ１、ＤＡ２、ＤＡ３は、ロウアドレスＲＡとカラムアドレスＣＡに応じて読み出されるデータである。また、データＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３は、ロウアドレスＲＢとカラムアドレスＣＢに応じて読み出されるデータである。データＤＣ０、ＤＣ１、ＤＣ２、ＤＣ３は、ロウアドレスＲＣとカラムアドレスＣＣに応じて読み出されるデータである。データＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３は、ロウアドレスＲＤとカラムアドレスＣＤに応じて読み出されるデータである。
【００６３】
このようにクロック信号ＣＬＫの１サイクルにおいて、立ち上がりエッジに同期してロウアドレス信号を取り込み、立ち下がりエッジに同期してカラムアドレス信号を取り込むことにより、ランダムなロウアクセスに関しても隙間のないデータ転送が可能となる。この結果、実効的なデータ転送レートを向上させることができる。
【００６４】
次に、図７に示すＣＡＳ信号のレイテンシーが２、バースト長が４、４バンクのインターリーブでの書き込み動作は以下のようになる。
【００６５】
図７に示すように、アドレスストローブ信号bRASCASが“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＡを取り込み、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＢを取り込み、続いてクロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＡを取り込む。
【００６６】
同様に、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＣを取り込み、続いてクロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＢを取り込む。同様に、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＤを取り込み、続いてクロック信号ＣＬＫの立ち下がりエッジの同期してカラムアドレスＣＣを取り込む。さらに、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＤを取り込む。
【００６７】
これにより、カラムアドレスＣＡを取り込んだ直後から、データＤＡ０、ＤＡ１、ＤＡ２、ＤＡ３の書き込みが行われ、さらに隙間を空けることなく、ＤＡ３に続いてデータＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３の書き込みが行われる。続いて、同様に隙間を開けることなく、ＤＢ３に続いてデータＤＣ０、ＤＣ１、ＤＣ２、ＤＣ３の書き込みが行われ、さらにＤＣ３に続いてデータＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３の書き込みが行われる。
【００６８】
なお、データＤＡ０、ＤＡ１、ＤＡ２、ＤＡ３は、ロウアドレスＲＡとカラムアドレスＣＡに応じて選択される番地を先頭とする４つの番地に順次書き込まれる。また、データＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３は、ロウアドレスＲＢとカラムアドレスＣＢに応じて選択される番地を先頭とする４つの番地に順次書き込まれる。データＤＣ０、ＤＣ１、ＤＣ２、ＤＣ３は、ロウアドレスＲＣとカラムアドレスＣＣに応じて選択される番地を先頭とする４つの番地に順次書き込まれる。データＤＤ０、ＤＤ１、ＤＤ２、ＤＤ３は、ロウアドレスＲＤとカラムアドレスＣＤに応じて選択される番地を先頭とする４つの番地に順次書き込まれる。
【００６９】
このようにクロック信号ＣＬＫの１サイクルにおいて、立ち上がりエッジに同期してロウアドレス信号を取り込み、立ち下がりエッジに同期してカラムアドレス信号を取り込むことにより、ランダムなロウアクセスに関しても隙間のないデータ転送が可能となる。この結果、実効的なデータ転送レートを向上させることができる。
【００７０】
次に、図８に示すＣＡＳ信号のレイテンシーが２、バースト長が２、４バンクのインターリーブでの読み出し動作は以下のようになる。
【００７１】
図８に示すように、アドレスストローブ信号bRASCASが“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＡを取り込み、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＢを取り込み、さらにアドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＣを取り込む。
【００７２】
さらに、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＡを取り込み、続いてクロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＤを取り込み、続いてクロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＢを取り込む。さらに、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＣを取り込む。さらに、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＤを取り込む。
【００７３】
これにより、カラムアドレスＣＡを取り込んだ後、クロック信号ＣＬＫの２回目の立ち上がり直後から、データＤＡ０、ＤＡ１が出力され、さらに隙間を空けることなく、ＤＡ１に続いてデータＤＢ０、ＤＢ１が出力される。続いて、同様に隙間を開けることなく、ＤＢ１に続いてデータＤＣ０、ＤＣ１が出力され、さらにＤＣ１に続いてデータＤＤ０、ＤＤ１が出力される。
【００７４】
なお、データＤＡ０、ＤＡ１は、ロウアドレスＲＡとカラムアドレスＣＡに応じて読み出されるデータである。また、データＤＢ０、ＤＢ１は、ロウアドレスＲＢとカラムアドレスＣＢに応じて読み出されるデータである。データＤＣ０、ＤＣ１は、ロウアドレスＲＣとカラムアドレスＣＣに応じて読み出されるデータである。データＤＤ０、ＤＤ１は、ロウアドレスＲＤとカラムアドレスＣＤに応じて読み出されるデータである。
【００７５】
このようにクロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレス信号を取り込み、クロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレス信号を取り込むことにより、ランダムなロウアクセスに関しても隙間のないデータ転送が可能となる。この結果、実効的なデータ転送レートを向上させることができる。
【００７６】
次に、図９に示すＣＡＳ信号のレイテンシーが２、バースト長が２、４バンクのインターリーブでの書き込み動作は以下のようになる。
【００７７】
図９に示すように、アドレスストローブ信号bRASCASが“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＡを取り込み、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＢを取り込み、さらにアドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＣを取り込む。
【００７８】
さらに、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＡを取り込み、続いてクロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスＲＤを取り込み、続いてクロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＢを取り込む。さらに、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＣを取り込む。さらに、アドレスストローブ信号bRASCASが次に“Ｌ”となった期間に、クロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレスＣＤを取り込む。
【００７９】
これにより、カラムアドレスＣＡを取り込んだ直後から、データＤＡ０、ＤＡ１の書き込みが行われ、さらに隙間を空けることなく、ＤＡ１に続いてデータＤＢ０、ＤＢ１の書き込みが行われる。続いて、同様に隙間を開けることなく、ＤＢ１に続いてデータＤＣ０、ＤＣ１の書き込みが行われ、さらにＤＣ１に続いてデータＤＤ０、ＤＤ１の書き込みが行われる。
【００８０】
なお、データＤＡ０、ＤＡ１は、ロウアドレスＲＡとカラムアドレスＣＡに応じて選択される番地を先頭とする２つの番地に順次書き込まれる。また、データＤＢ０、ＤＢ１は、ロウアドレスＲＢとカラムアドレスＣＢに応じて選択される番地を先頭とする２つの番地に順次書き込まれる。データＤＣ０、ＤＣ１は、ロウアドレスＲＣとカラムアドレスＣＣに応じて選択される番地を先頭とする２つの番地に順次書き込まれる。データＤＤ０、ＤＤ１は、ロウアドレスＲＤとカラムアドレスＣＤに応じて選択される番地を先頭とする２つの番地に順次書き込まれる。
【００８１】
このようにクロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレス信号を取り込み、クロック信号ＣＬＫの立ち下がりエッジに同期してカラムアドレス信号を取り込むことにより、ランダムなロウアクセスに関しても隙間のないデータ転送が可能となる。この結果、実効的なデータ転送レートを向上させることができる。
【００８２】
以上説明したようにこの実施の形態によれば、データの入出力のみならず、アドレス信号、バンク選択信号、ｂＲＡＳ、ｂＣＡＳ、ｂＣＳ、ｂＷＥの各コマンド用信号もＤＤＲ化することによって、ランダムなロウアクセスに関しても隙間のないデータ転送が可能になり、実効的なデータ転送レートが向上できる。
【００８３】
また、クロックの立ち上がりエッジでロウアドレスを取り込み、立ち下がりエッジでカラムアドレスを取り込むことに限定してしまえば、従来のＳＤＲＡＭのようにＲＡＳ、ＣＡＳの信号を２つ設けることなく１つで済ますことが可能となり、また従来、４ビットの信号から行っていたコマンドのデコードを３ビットで済ますことも可能となり、コマンドデコーダを構成する回路の簡素化を実現することができ、レイアウト面積の削減、高速化、低消費電力化も可能となる。
【００８４】
特に、アドレス信号の取り込みをＤＤＲ化し、かつロウアドレス信号をクロックの立ち上がり信号に同期して取り込み、カラムアドレス信号をクロックの立ち下がり信号に同期して取り込むように設定することにより、従来のシンクロナスＤＲＡＭ（DDR-SDRAM）でロウアドレスとカラムアドレスを同時に与えることができず、特に、ランダムなロウアドレスの際に生じていたデータ転送上の隙間を無くすことができ、データ転送の効率を上げることができる。
【００８５】
また、ロウアドレスをクロックの立ち上がりエッジで取り込むこととし、カラムアドレスのクロックの立ち下がりエッジで取り込むことと限定したことで、従来のＳＤＲＡＭに入力されるｂＲＡＳ、ｂＣＡＳの信号は、１つにしてしまうことが可能であり、これにより回路を簡素化でき、チップ面積の削減、消費電力の削減が可能である。
【００８６】
前述した実施の形態のように、クロックの立ち上がりエッジでロウアドレスを取り込み、立ち下がりエッジでカラムアドレスを取り込むような構成にすれば、ロウアドレス、カラムアドレス用に別々にアドレスピン、アドレスバス、アドレスバッファを設けることなく、データ転送上の隙間をなくすことができ、データ転送の効率を上げることができる。
【００８７】
すなわち、この発明は、ＤＤＲ(Duoble Data Rate)動作を行う半導体メモリ、特にＤＲＡＭにおいてデータの入出力のみならず、アドレス信号、バンク選択信号、ｂＲＡＳ、ｂＣＡＳ、ｂＣＳ、ｂＷＥの各コマンド用信号もＤＤＲ化することによって、データ転送効率を向上させるものである。しかも、単に、各信号をＤＤＲ化するだけでなく、それぞれの信号をその目的に応じて、あるものは外部クロックの立ち上がりエッジに同期して取り込むことに限定し、またあるものは、外部クロックの立ち下がりエッジに同期して取り込むことに限定することにより、外部から入力する信号を削減できる。これにより、回路の簡素化をはかり、チップ面積の削減及び回路動作の高速化を行っている。
【００８８】
【発明の効果】
以上述べたようにこの発明によれば、データ転送の効率を向上でき、さらにチップ面積の削減及び回路動作の高速化が可能な半導体メモリを提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体メモリの構成を示すブロック図である。
【図２】この発明の実施の形態の半導体メモリにおけるクロック生成部の構成を示す回路図である。
【図３】この発明の実施の形態の半導体メモリにおけるコマンド部の構成を示す回路図である。
【図４】この発明の実施の形態の半導体メモリにおけるアドレス部の構成を示す回路図である。
【図５】この発明の実施の形態の半導体メモリにおけるクロック生成部、コマンド部、アドレス部の動作を示すタイムチャートである。
【図６】この発明の実施の形態の半導体メモリにおける読み出し動作の一例を示すタイムチャートである。
【図７】この発明の実施の形態の半導体メモリにおける書き込み動作の一例を示すタイムチャートである。
【図８】この発明の実施の形態の半導体メモリにおける読み出し動作の他の例を示すタイムチャートである。
【図９】この発明の実施の形態の半導体メモリにおける書き込み動作の他の例を示すタイムチャートである。
【図１０】従来のシンクロナスＤＲＡＭにおける読み出し動作の一例を示すタイムチャートである。
【図１１】従来のシンクロナスＤＲＡＭにおける書き込み動作の一例を示すタイムチャートである。
【図１２】従来のシンクロナスＤＲＡＭにおける読み出し動作の他の例を示すタイムチャートである。
【図１３】従来のシンクロナスＤＲＡＭにおける書き込み動作の他の例を示すタイムチャートである。
【符号の説明】
１１…コマンド信号バッファ
１２Ａ、１２Ｂ…コマンドラッチ
１３Ａ、１３Ｂ…コマンドラッチ
１４…コントロール信号ジェネレータ
１５…バンクブロック
１６…アドレスバッファ
１７…ロウアドレスラッチ
１８…カラムアドレスラッチ
１９…モードレジスタ
２０…クロック生成部
２２…リフレッシュカウンタ
２３…ＤＱバッファ
３０…コマンド部
４０…アドレス部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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