(57)【特許請求の範囲】
【請求項１】
半導体基板に設けた第１導電型のウエル層と、
このウエル層に設けた第２導電型の受光領域と、
前記ウエル層の中に設けられ、前記受光領域の一部をソース若しくはドレインとし、前記受光領域に蓄積した電荷をリセットするためのＭＯＳＦＥＴと、
前記ウエル層の下側位置に設けられ前記ウエル層の不純物濃度より低い不純物濃度を有する第１導電型の深ウエル層と、
前記受光領域と前記深ウエル層の間に設けられ、前記ウエル層と前記深ウエル層の不純物濃度よりも低い第１導電型の不純物濃度を有する不純物層と、
を有することを特徴とするＣＭＯＳ光電変換装置。
【請求項２】
前記深ウエル層が前記ウエル層及び不純物層の下側に接して設けられることを特徴とする請求項１記載のＣＭＯＳ光電変換装置。
【請求項３】
前記半導体基板と前記不純物層とが同一の導電型を有し、前記半導体基板の不純物濃度と前記不純物層の不純物濃度が実質的に同一とされることを特徴とする請求項１若しくは請求項２のいずれか一に記載のＣＭＯＳ光電変換装置。
【請求項４】
前記半導体基板が第１導電型を有し、前記深ウエル層の不純物濃度が前記半導体基板の不純物濃度よりも高いことを特徴とする請求項１から３のいずれかに記載のＣＭＯＳ光電変換装置。
【請求項５】
前記受光領域の厚みと前記不純物層の厚みの合計が、前記ウエル層の厚みと略等しく設定されることを特徴とする請求項１から４のいずれかに記載のＣＭＯＳ光電変換装置。
【請求項６】
前記不純物層の不純物濃度が、前記受光領域に向かって低下することを特徴とする請求項１から５のいずれか記載のＣＭＯＳ光電変換装置。
【請求項７】
第１導電型の半導体基板と、前記半導体基板に設けられ、前記半導体基板よりも高い不純物濃度を有する第１導電型のウエル層と、
前記ウエル層に重なるように設けられた第２導電型の受光領域と、
前記ウエル層の中に設けられ、前記受光領域の一部をソース若しくはドレインとし、前記受光領域に蓄積した電荷をリセットするためのＭＯＳＦＥＴと、
前記ウエル層の下側に接して設けられ、その不純物濃度が前記ウエル層の不純物濃度より低く、前記半導体基板よりも高い第１導電型の深ウエル層と、
前記受光領域と前記第１導電型の深ウエル層との間に設けられ、結合容量を低下させる不純物層と、
を有することを特徴とするＣＭＯＳ光電変換装置。
【請求項８】
前記半導体基板を平面視したときに、前記不純物層の境界が前記受光領域の境界の内側に位置することを特徴とする請求項７記載のＣＭＯＳ光電変換装置。
【請求項９】
前記受光領域の出力により電圧駆動する論理回路部を有することを特徴とする請求項１から８のいずれかに記載のＣＭＯＳ光電変換装置。
【請求項１０】
前記受光領域を含む光電変換部と、論理回路部とが同一の前記半導体基板上に形成されていることを特徴とする請求項１から９のいずれかに記載のＣＭＯＳ光電変換装置。
【請求項１１】
前記光電変換部で発生した電荷による電位変化を出力するアクティブＸＹアドレス方式固体撮像装置であることを特徴とする請求項１０記載のＣＭＯＳ光電変換装置。
【請求項１２】
前記論理回路部は、前記光電変換部の制御もしくは信号処理を行うことを特徴とする請求項１０記載のＣＭＯＳ光電変換装置。
【請求項１３】
発光素子をさらに有し、前記受光領域が当該発光素子が発する光信号を受光することを特徴とする請求項１から１２のいずれかに記載のＣＭＯＳ光電変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置、フォトカプラの受光素子等の光電変換素子を有する光電変換装置およびその製造方法に係り、特に、ＣＭＯＳ製造プロセスと互換性のある固体撮像装置（いわゆる、ＣＭＯＳセンサ）のうちのアクティブ型ＸＹアドレス方式固体撮像装置等に用いて好適な技術に関するものである。
【０００２】
【従来の技術】
光電変換された信号電荷を転送する転送層方式の従来の固体撮供装置はＭＯＳ型とＣＣＤ型に大別されていた。このような固体撮像装置、特に、ＣＣＤ型の固体撮像装置は、近年、カメラー体型ＶＴＲ、ディジタルカメラ、ファクシミリな等に使用されており、現在もなお特性向上のための技術開発が図られている。
ＣＣＤセンサは、画素対応の光電変換素子を２次元配列させた光電変換部を有し、この光電変換部によって電荷となった信号を垂直転送ＣＣＤと水平転送ＣＣＤで各画素の死号を順次読み出していくタイプである。
ＣＭＯＳセンサは、垂直および水平転送にＣＣＤを使用せず、メモリデバイスのようにアルミ線などで構成される選択線によって選択された画素を読み出すものである。
【０００３】
ここで、ＣＣＤセンサは、正負の複数の電源電位を必要とするのに比べ、ＣＭＯＳセンサは、単一電源で駆動が可能であり、ＣＣＤセンサに比べで低消費電力・低電圧化が可能である。
さらに、ＣＣＤセンサは固有のプロセスを用いているために、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しいのに対して、ＣＭＯＳセンサは、ＣＭＯＳ回路製造プロセスを用いているために、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されているＣＭＯＳプロセスにより、論理回路やアナログ回路、アナログデジタル変換回路などを同時に形成してしまうことができる。つまり、ＣＭＯＳセンサは、半導体メモリやプロセッサと同一の半導体チップ上に形成したり、半導体メモリやプロセッサと生産ラインを共有することが可能である。このようなＣＭＯＳセンサである撮像素子の一例を図１３に示す。
【０００４】
図１３において、符号１００は撮像素子（ＣＭＯＳセンサ）である。このＣＭＯＳセンサ１００には、タイミング発生部１０２，イメージセンサ部１０１，画素の出力を選択する垂直走査部１０３および水平走査部１０４，アナログ信号処理部１０５，アナログ／デジタル変換をおこなうＡ／Ｄ部（Ａ／Ｄ変換部）１０９，デジタル化された信号を出力信号に変換するデジタル信号処理部１０７，デジタル画像データを外部に出力し、また、外部からのコマンドデータを受け取るインタフェイス部（ＩＦ部）１０８が設けられている。
【０００５】
イメージセンサ部１０１は、後述するようにＣＭＯＳセンサの基本セルの集合体とされており、垂直走査部１０３は、イメージセンサ部１０１の基本セルを垂直走査制御するためのものであり、水平走査部１０４は、イメージセンサ部１０１の基本セルを水平走査制御するためのものであり、これらは、タイミング発生部１０１の出力するタイミング信号によってそれぞれの走査制御をおこなうものとされる。
アナログ信号処理部１０５は、このイメージセンサ部１０１から読み出された画像信号に対して所要の信号処理をしてＡ／Ｄ変換部１０９に出力し、Ａ／Ｄ変換部１０９は、この画像信号をデジタル信号に変換してデジタル信号処理部１０７に出力し、デジタル信号処理部１０７は、この画像信号をインタフェイス部１０８に出力する。
【０００６】
インタフェイス部１０８は、デジタル信号処理部１０７を介して出力されるデジタル画像データを外部に出力するとともに、外部からのコマンドを入力することができ、これによりコマンド対応に撮像素子１００のモードや出力信号形態、信号出力タイミングなどをコントロールできるように、受けたコマンド対応の制御をおこなうように各構成要素の制御をおこなうものである。
ここで、Ａ／Ｄ変換部１０９，デジタル信号処理部１０７，インタフェイス部１０８等は、論理回路部１０６を構成している。また、デジタル信号処理部１０７は、メモリ部を伴い、このメモリ部を、信号処理に必要な１あるいは複数のライン、１あるいは複数のブロック、１あるいは複数のフレーム分の画像データを記憶し、これをデジタル信号回路１０７の信号処理に利用する構成とすることもできる。
【０００７】
次に、ＣＭＯＳセンサ１００のイメージセンサ部１０１における従来の基本セルを図１４（ａ）に示す。図１４において、符号１０は基本セル（ＣＭＯＳセンサ）、１１はＰ型半導体基板、１２はＰ型半導体基板に形成されたＰ型ウエル層、１４はフォトダイオードとなるＮ＋型領域（光電変換領域）、１３は光電変換領域１４を隣接するから分離する素子分離領域となるＰ＋型半導体領域、１５は制御用ＭＯＳＦＥＴのドレインとなるＮ＋型半導体領域、２１は制御用ＭＯＳＦＥＴ、２２はソースフォロワアンプのＭＯＳＦＥＴ、２３は水平選択スイッチのＭＯＳＦＥＴ、２４はソースフォロワアンプの負荷ＭＯＳＦＥＴ、２５は暗出力転送ＭＯＳＦＥＴ、２６は明出力転送ＭＯＳＦＥＴ、２７は暗出力蓄積容量、２８は明出力容量である。
【０００８】
このＰ型半導体基板１１においては、図１４に示すように、光電変換領域１４がソースフォロワアンプを構成するＭＯＳＦＥＴ２２のゲートに対して図示しない配線層によって接続され、このＭＯＳＦＥＴ２２のソースまたはドレインに、水平選択スイッチとしてのＭＯＳＦＥＴ２３のソースまたはドレインが接続されており、このＭＯＳＦＥＴ２３のソースまたはドレインに、ソースフォロワアンプを形成する負荷ＭＯＳＦＥＴ２４のソースまたはドレインが接統されている。これらＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２４の双方のソースまたはドレインには、暗出力転送ＭＯＳＦＥＴ２５および明出力転送ＭＯＳＦＥＴ２６のそれぞれのソースまたはドレインが接続されて、これら暗出力転送ＭＯＳＦＥＴ２５および明出力転送ＭＯＳＦＥＴ２６のソースまたはドレインにはそれぞれ暗出力蓄積容量２７および明出力蓄積容量２８が接続されている。
【０００９】
このような構成のＣＭＯＳセンサは次のように動作する。
すなわち、まず、図１４（ｂ）に示すように、制御用ＭＯＳＦＥＴ２１の制御パルスφR をハイレベルにし、Ｎ＋型半導体領域１４を電源電圧ＶＤＤにセットして、この光電変換領域１４の信号電荷をリセットする。次に、図１４（ｃ）に示すように、ブルーミング防止のため制御用ＭＯＳＦＥＴ２１制御パルスφR をローレベルの電圧にしておく。
【００１０】
信号電荷蓄積中、入射した光により光電変換領域１４下側の領域において電子・正孔対が発生すると、光電変換領域１４下の空乏層中に電子が蓄積されていき、正孔はＰ型ウエル層１２を通して排出される。ここで、図１４（ｃ）において、電源電圧ＶＤＤより深い電位の格子状のハッチングで示す領域は、この領域が空乏化していないことを示している。この光電変換領域１４下側のＰ型ウエル層１２に形成される空乏層と、浮遊拡散層となるＮ＋型半導体領域１５との間には、制御用ＭＯＳＦＥＴ２１による電位障壁Ｂが形成されているため、光電荷蓄積中においては、図１４（ｃ）に示すように、電子は光電変換領域１４下に存在している。
【００１１】
続いて、蓄積された電子数に応じて光電変換領域１４の電位が変動し、この電位変化をソースフォロワ動作でソースフォロワアンプＭＯＳＦＥＴ２２のソースを介して水平選択スイッチＭＯＳＦＥＴ２３へ出力することにより、線型性の良い光電変換特性を得ることができる。
【００１２】
ここで、浮遊拡散層となるＮ＋型半導体領域１５において、リセットによるｋＴＣノイズが発生するが、これは信号電子転送前の暗時出力をサンブリングして蓄積しておき、明時出力との差を取ることにより除去することがてきる。
【００１３】
【発明が解決しようとする課題】
近年、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合し、ＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体である「システムオンチップ（ＳＯＣ；System on Chip）」として素子を設計することがおこなわれている。このＳＯＣとして固体撮像装置を製造するために、過去に蓄積された技術を利用して論理回路部１０６を製造するとともに、異なるプロセスをひとつのチップ上にインテグレーションする混載技術を固体撮像装置に適応することが要求されている。
【００１４】
ここで、ＳＯＣとされたＣＭＯＳセンサにおいて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスを利用して、論理回路部１０６と同時にイメージセンサ部１０１を形成してＳＯＣとし、これらを１本のプロセスフローにより１チップ上に形成することにより、半導体メモリやプロセッサ等と生産ラインを共有することを可能にしたいという要求があった。
【００１５】
しかしながら、ＣＭＯＳ製造プロセスと互換性のある上述した従来の固体撮像装置においては、ＭＯＳ構造を微細化する上で、Ｐ型ウエル層１２の不純物濃度が高く設定されるようになってきているため、Ｐ型ウエル層１２とＮ＋型半導体領域１４との接合容量が増大してしまい、電荷検出容量（特に、Ｎ＋型半導体領域１４に係る接合容量）が大きくなるので、検出感度が低下してしまうという問題があった。すなわち、Ｐ型ウエル層１２とＮ＋型半導体領域１４との接合部分の空乏層が狭いため、入射光（特に、エネルギーの小さな波長の長い赤側の光）による光電変換率が低下し、検出感度が低下してしまうという問題があった。
【００１６】
このような、検出感度の低下を解決するために、単純にＰ型ウエル層１２の濃度を低減して、空乏層をＰ型半導体基板１１側に伸長することが考えられるが、この場合には、トランジスタの敷居値電圧、飽和電流値が変動したり、さらに、空乏層がＰ型半導体基板１１側のみならず、平面視して、Ｎ＋型半導体領域１４の外側方向、特に、Ｎ＋型半導体領域１５側にも伸張して、Ｎ＋型半導体領域１４とＮ＋型半導体領域１５とがいわゆるパンチスルーし、トランジスタ特性（作動特性）が低下するという問題があった。
【００１７】
また、集積度を向上し、単位面積あたりの画素数の向上を図りたいという要求があるが、単位面積当たりの画素数を向上すると各基本セルどうしが接近してしまう。この場合、各基本セル間における分離特性を維持するためには、これらの間において所定の間隔を維持することが必要であるが、上記のように、Ｐ型ウエル層１２の濃度を低下して、空乏層をＰ型半導体基板１１側に伸長する場合には、空乏層がＰ型半導体基板１１側のみならず、素子分離領域となるＰ＋型半導体領域１３側にも伸張してしまい、素子分離特性が低下するという問題があった。
【００１８】
さらに、上記のように、Ｐ型ウエル層１２の濃度を低くした場合には、その製造過程においては、既定の製造パラメータを変更する必要があり、パラメータの規定値を有するＣＭＯＳ回路製造プロセスと同時工程でおこなうことができないか、工程を追加することが必要となる。このため、論理回路やアナログ回路，Ａ／Ｄ変換回路などを同時に形成してしまうことができて、半導体メモリやプロセッサと同一の半導体チップ上にイメージセンサ部１０１を形成したり、半導体メモリやプロセッサと生産ラインを共有することが可能であるというＣＭＯＳセンサの特性を生かすことができなくなってしまい、ＣＣＤセンサと同様に固有のプロセスを用いることになり、製造コスト削減というＣＭＯＳセンサの特性を生かせない可能性があった。
【００１９】
本発明は、上記の事情に鑑みてなされたもので、以下の目的を達成しようとするものである。
(a) トランジスタ特性（作動特性）の保持を図ること。
(b) 検出感度の向上を図ること。
(c) 出力変換効率の向上を図ること。
(d) 光電変換効率の向上を図ること。
(e) 空乏層の伸張を可能とすること。
(f) 結合容量の低減を図ること。
(g) 画素間の分離特性の保持を図ること。
(h) クロストーク発生の低減を図ること。
(i) 耐圧特性の保持を図ること。
(j) ＳＯＣ化を可能とすること。
(k) 標準パラメータを変更せずにプロセス的な負荷の低減を図ること。
(l) 標準マクロを利用し製造コストの削減を図ること。
(m) 上記のような固体撮像装置を提供すること。
(n) 上記のような固体撮像装置の製造方法を提供すること。
また、本発明は、これに加えて、以下の目的を達成しようとするものである。
(o) 上記のような光電変換装置およびその製造方法を提供すること。
(p) 上記のような受光素子およびその製造方法を提供すること。
(q) 上記のようなフォトカプラおよびその製造方法を提供すること。
【００２０】
【課題を解決するための手段】
本発明のＣＭＯＳ光電変換装置は、  半導体基板に設けた第１導電型のウエル層と、
このウエル層に設けた第２導電型の受光領域と、
前記ウエル層の中に設けられ、前記受光領域の一部をソース若しくはドレインとし、前記受光領域に蓄積した電荷をリセットするためのＭＯＳＦＥＴと、
前記ウエル層の下側位置に設けられ前記ウエル層の不純物濃度より低い不純物濃度を有する第１導電型の深ウエル層と、
前記受光領域と前記深ウエル層の間に設けられ、前記ウエル層と前記深ウエル層の不純物濃度よりも低い第１導電型の不純物濃度を有する不純物層と、
を有することを特徴とする。
また、本発明は、前記深ウエル層が前記ウエル層及び不純物層の下側に接して設けられることを特徴とする。
また、本発明は、前記半導体基板と前記不純物層とが同一の導電型を有し、前記半導体基板の不純物濃度と前記不純物層の不純物濃度が実質的に同一とされることを特徴とする。
また、本発明は、前記半導体基板が第１導電型を有し、前記深ウエル層の不純物濃度が前記半導体基板の不純物濃度よりも高いことを特徴とする。
また、本発明は、前記受光領域の厚みと前記不純物層の厚みの合計が、前記ウエル層の厚みと略等しく設定されることを特徴とする。
また、本発明は、前記不純物層の不純物濃度が、前記受光領域に向かって低下することを特徴とする。
また、本発明は、第１導電型の半導体基板と、前記半導体基板に設けられ、前記半導体基板よりも高い不純物濃度を有する第１導電型のウエル層と、
前記ウエル層に重なるように設けられた第２導電型の受光領域と、
前記ウエル層の中に設けられ、前記受光領域の一部をソース若しくはドレインとし、前記受光領域に蓄積した電荷をリセットするためのＭＯＳＦＥＴと、
前記ウエル層の下側に接して設けられ、その不純物濃度が前記ウエル層の不純物濃度より低く、前記半導体基板よりも高い第１導電型の深ウエル層と、
前記受光領域と前記第１導電型の深ウエル層との間に設けられ、結合容量を低下させる不純物層と、
を有することを特徴とするＣＭＯＳ光電変換装置。
また、本発明は、前記半導体基板を平面視したときに、前記不純物層の境界が前記受光領域の境界の内側に位置することを特徴とする請求項７記載のＣＭＯＳ光電変換装置。
また、本発明は、前記受光領域の出力により電圧駆動する論理回路部を有することを特徴とする。
また、本発明は、前記受光領域を含む光電変換部と、論理回路部とが同一の前記半導体基板上に形成されていることを特徴とする。
また、本発明は、前記光電変換部で発生した電荷による電位変化を出力するアクティブＸＹアドレス方式固体撮像装置であることを特徴とする。
また、本発明は、前記論理回路部は、前記光電変換部の制御もしくは信号処理を行うことを特徴とする。
また、本発明は、発光素子をさらに有し、前記受光領域が当該発光素子が発する光信号を受光することを特徴とする。
【００２１】
本発明の光電変換装置は、半導体基板に設けた第１導電型のウエル層と、このウエル層に設けた第２導電型の受光領域（光電変換領域）とを有し、前記第２導電型の受光領域の下側位置には、結合容量の低減可能に前記ウエル層よりも不純物濃度が低く設定される第１導電型の不純物層（空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置するように設けられることにより上記課題を解決した。
本発明は、半導体基板上に光電変換部と論理回路部（ＣＭＯＳ回路部）とが同一プロセスにより形成され、光電変換部で発生した電荷による電位変化を出力するアクティブ型ＸＹアドレス方式ＣＭＯＳセンサとされる固体撮像装置に適応することができる。
本発明は、受光領域を有する受光部と、該受光部における制御、または信号処理等に使用される論理回路部を有する受光素子に適応することができる。
本発明は、上記の受光素子と、これに対応する発光素子とからなるフォトカプラに適応することができる。
本発明は、前記第１導電型の不純物層（空乏層形成層）が、前記第２導電型の受光領域下側位置の前記ウエル層と略等しい層厚を有することができる。
ここで、前記第１導電型の不純物層（空乏層形成層）が、第１導電型とされる半導体基板に接続されているか、または、前記第１導電型の不純物層（空乏層形成層）の不純物濃度が、第１導電型とされる半導体基板と等しく設定されてなり、さらに、この第１導電型とされる半導体基板と一体とされてなることが可能である。
本発明は、前記半導体基板に、前記第１導電型のウエル層下側に接し、かつ前記ウエル層と等しい不純物濃度かこれよりも不純物濃度が低く設定される第１導電型の深ウエル層が設けられ、この第１導電型の深ウエル層の不純物濃度は、第１導電型とされる半導体基板よりも高く設定され、または、該第１導電型の深ウエル層と接する前記第１導電型の不純物層（空乏層形成層）よりも高く設定されることが可能である。
【００２２】
本発明は、半導体基板に設けた第１導電型のウエル層と、このウエル層に設けた第２導電型の受光領域（光電変換領域）とを有し、前記第２導電型の受光領域の下側位置には、結合容量の低減可能に前記受光領域よりも不純物濃度が低く設定される第２導電型の不純物層（逆空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置するように設けられることにより上記課題を解決した。
本発明は、前記第２導電型の受光領域の下側に接して、前記第２導電型の受光領域（光電変換領域）よりも不純物濃度が低く設定されるとともに、平面視して少なくともその一部を前記第２導電型の受光領域（光電変換領域）の内側に位置する第２導電型の不純物層（逆空乏層形成層）が設けられ、この第２導電型の不純物層（逆空乏層形成層）が前記第１導電型の不純物層（空乏層形成層）と前記第２導電型の受光領域との間に位置して、かつ、この第１導電型の不純物層（空乏層形成層）が平面視して少なくともその一部を第２導電型の不純物層（逆空乏層形成層）の内側に位置して設けられるとともに、前記第２導電型の不純物層（逆空乏層形成層）と前記第１導電型の不純物層（空乏層形成層）との厚みの合計が、前記第２導電型の受光領域下側位置の前記ウエル層と略等しい層厚を有することができる。
【００２３】
本発明は、前記第２導電型の受光領域と接する前記第１導電型の不純物層（空乏層形成層）が複数層からなることができ、また、傾斜した不純物濃度を持つものとされ、これらの各層の不純物濃度または傾斜した不純物濃度が、前記半導体基板深部側から前記第２導電型の受光領域側に向かって低減するよう設定されることが可能である。また、前記第２導電型の不純物層（逆空乏層形成層）と接する前記第１導電型の不純物層（空乏層形成層）が複数層とされるか、傾斜した不純物濃度を持つものとされ、これらの各層の不純物濃度または傾斜した不純物濃度が、前記半導体基板深部側から前記第２導電型の不純物層（逆空乏層形成層）側に向かって低減するよう設定されることが可能である。さらに、前記第２導電型の受光領域と接する前記第２導電型の不純物層（逆空乏層形成層）が複数層からなることができ、また、傾斜した不純物濃度を持つものされ、これらの各層の不純物濃度または傾斜した不純物濃度が、前記第２導電型の受光領域側から前記半導体基板深部側に向かって低減するよう設定されることが可能である。
【００２４】
本発明は、前記半導体基板が第１導電型とされるか、第２導電型とされる技術を選択できる。
本発明は、前記第２導電型の受光領域の不純物濃度が、他の第２導電型拡散層の不純物濃度よりも低く設定されることが可能である。
本発明は、前記第２導電型の受光領域の出力により電圧駆動する論理回路部を有することができる。
本発明が、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合し、ＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）とされることが好ましい。
【００２５】
本発明は、半導体基板に設けた第１導電型のウエル層と、このウエル層に設けた第２導電型の受光領域（光電変換領域）とを有し、前記第２導電型の受光領域の下側位置には、結合容量の低減可能に前記ウエル層よりも不純物濃度が低く設定される第１導電型の不純物層（空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置するように設けられる光電変換装置の製造方法であって、半導体基板に第１導電型のウエル層を形成する工程と、このウエル層に第２導電型の受光領域（光電変換領域）を形成する工程と、第１導電型の不純物層（空乏層形成層）を形成する工程とを有することにより上記課題を解決した。
【００２６】
本発明は、半導体基板に設けた第１導電型のウエル層と、このウエル層に設けた第２導電型の受光領域（光電変換領域）とを有し、前記第２導電型の受光領域の下側位置には、結合容量の低減可能に前記受光領域よりも不純物濃度が低く設定される第２導電型の不純物層（逆空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置するように設けられる光電変換装置の製造方法であって、半導体基板に第１導電型のウエル層を形成する工程と、このウエル層に第２導電型の受光領域（光電変換領域）を形成する工程と、第２導電型の不純物層（逆空乏層形成層）を形成する工程とを有することにより上記課題を解決した。
【００２７】
本発明は、第１導電型とされる半導体基板よりも不純物濃度が高く設定されるか、または、前記ウエル層よりも不純物濃度が低く設定されるか、または、前記第１導電型の不純物層（空乏層形成層）よりも不純物濃度が高く設定される第１導電型の深ウエル層を形成する工程を有することができる。
本発明は、前記第２導電型の受光領域の下側に接して、前記第２導電型の受光領域（光電変換領域）よりも不純物濃度が低く設定されるとともに、平面視して少なくともその一部を前記第２導電型の受光領域（光電変換領域）の内側に位置する第２導電型の不純物層（逆空乏層形成層）を形成する工程を有することができる。また、前記第１導電型の不純物層（空乏層形成層）と前記第２導電型の受光領域との間に、前記受光領域よりも不純物濃度が低く設定され、平面視して少なくともその一部を前記受光領域の内側に位置し、かつ、平面視して少なくともその一部を前記第１導電型の不純物層（空乏層形成層）の外側に位置する第２導電型の不純物層（逆空乏層形成層）を形成する工程を有することができる。
【００２８】
本発明は、他の第２導電型拡散層の不純物濃度よりも低く設定される不純物濃度の前記第２導電型の受光領域を形成する工程を有することが可能である。
本発明が、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合し、ＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）として製造されることが好ましい。
【００２９】
本発明の光電変換装置は、第２導電型の受光領域（光電変換領域）の下側位置に、結合容量の低減可能に前記ウエル層よりも不純物濃度が低く設定される第１導電型の不純物層（空乏層形成層）が設けられることにより、第２導電型の受光領域（光電変換領域）と第１導電型の不純物層（空乏層形成層）との接合部分における結合容量を低減して出力変換効率の向上を図り、また、第１導電型の不純物層（空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記受第２導電型の光領域の内側に位置するように設けられることにより、空乏層を半導体基板側に伸張した際に、平面視して前記第２導電型の受光領域の外側方向に空乏層が伸張することを防止することができる。このため、寄生容量を低減することができ、信号電荷による電位変動を増大し、出力変換効率を向上することができる。その結果、光電変換効率を向上することができる。
また、第１導電型の不純物層（空乏層形成層）が、平面視して前記受第２導電型の光領域の内側に位置するように設けられることにより、空乏層を半導体基板深部側に伸張した際に、平面視して前記第２導電型の受光領域の外側方向に空乏層が伸張することを防止して、トランジスタ特性（作動特性）および素子分離特性を保持した状態で、光電変換効率を向上することが可能となる。
【００３０】
本発明は、半導体基板上に光電変換領域と論理回路部（ＣＭＯＳ回路部等）とが同一プロセスにより形成され、光電変換領域で発生した電荷による電位変化を出力するアクティブ型ＸＹアドレス方式ＣＭＯＳセンサとされる固体撮像装置に適応することにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができる。
【００３１】
本発明は、受光部と、該受光部（光電変換部）における制御、または信号処理等に使用される論理回路部を有し、半導体基板上に光電変換部と論理回路部（ＣＭＯＳ回路部等）とが同一プロセスにより形成される受光素子に適応することにより、受光素子の作動特性を向上するとともに、固有の製造プロセスを用いて製造されている受光素子に比べて、製造工程を削減しプロセス的な負荷の低減を図ることができる。
本発明は、上記の受光素子と、これに対応する発光素子とからなるフォトカプラに適応することにより、受光素子の作動特性を向上するとともに、上記のように製造工程を削減しプロセス的な負荷の低減を図ることができる。
【００３２】
本発明は、前記第１導電型の不純物層（空乏層形成層）が、前記第２導電型の受光領域下側位置の前記ウエル層と略等しい層厚を有することにより、前記第２導電型の受光領域と第１導電型の不純物層（空乏層形成層）との接合部分において結合容量を低減して出力変換効率の向上を図るとともに、空乏層の半導体基板深部側への伸張を可能とし、トランジスタ特性（作動特性）を保持したまま、寄生容量を低減することができ、信号電荷による電位変動を増大し、出力変換効率を向上することができ、さらに、光電変換効率を向上することができる。その結果、検出感度の向上を図ることができる。
ここで、前記第１導電型の不純物層（空乏層形成層）が、第１導電型とされる半導体基板に接続されているか、または、前記第１導電型の不純物層（空乏層形成層）の不純物濃度が、第１導電型とされる半導体基板と等しく設定されてなり、さらに、この第１導電型とされる半導体基板と一体とされてなることにより、製造工程を削減しプロセス的な負荷の低減を図り、製造コストの削減を図ることが可能である。
【００３３】
本発明は、前記半導体基板に、前記ウエル層と等しい不純物濃度かこれよりも不純物濃度が低く設定される第１導電型の深ウエル層が設けられ、この第１導電型の深ウエル層の不純物濃度は、第１導電型とされる半導体基板よりも高く設定され、または、該第１導電型の深ウエル層と接する前記第１導電型の不純物層（空乏層形成層）よりも高く設定されることにより、第１導電型の深ウエル層と第１導電型の不純物層（空乏層形成層）との接合部分において結合容量を低減して出力変換効率の向上を図ることが可能となる。すなわち、第１導電型の深ウエル層が設けられることにより、半導体基板深部で発生した浮遊電荷が隣接する他の画素に漏れ込むクロストークを防止することができる。
【００３４】
本発明は、半導体基板に設けた第１導電型のウエル層と、このウエル層に設けた第２導電型の受光領域（光電変換領域）とを有し、前記第２導電型の受光領域の下側位置には、結合容量の低減可能に前記受光領域よりも不純物濃度が低く設定される第２導電型の不純物層（逆空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置するように設けられることにより、前記第２導電型の受光領域と第２導電型の不純物層（逆空乏層形成層）との接合部分において空乏層の半導体基板深部側への伸張を可能とし、結合容量を低減して光電変換効率の向上を図ることができる。
また、第２導電型の不純物層（逆空乏層形成層）が、平面視して前記第２導電型の受光領域（光電変換領域）の内側に位置するように設けられることにより、空乏層を半導体基板深部側に伸張した際に、平面視して前記受第２導電型の光領域の外側方向に空乏層が伸張することを防止して、トランジスタ特性（作動特性）および素子分離特性を保持した状態で、光電変換効率を向上することができる。
【００３５】
本発明は、この第２導電型の不純物層（逆空乏層形成層）が前記第１導電型の不純物層（空乏層形成層）と前記第２導電型の受光領域との間に位置して、前記第２導電型の不純物層（逆空乏層形成層）と前記第１導電型の不純物層（空乏層形成層）との厚みの合計が、前記第２導電型の受光領域下側位置の前記ウエル層と略等しい層厚を有することにより、第２導電型の不純物層（逆空乏層形成層）と第１導電型の不純物層（空乏層形成層）との接合部分において結合容量を低減して出力変換効率の向上を図ることが可能となるができ、さらに、この第２導電型の不純物層（逆空乏層形成層）が平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置して、かつ、この第１導電型の不純物層（空乏層形成層）が平面視して少なくともその一部を第２導電型の不純物層（逆空乏層形成層）の内側に位置して設けられることにより、各接合部分において結合容量を低減し、空乏層を半導体基板深部側に伸張した際に、平面視して前記第２導電型の受光領域の外側方向に空乏層が伸張することを防止し、トランジスタ特性（作動特性）と画素間の分離特性との保持を図りつつ、光電変換効率の向上を図ることができる。
【００３６】
本発明は、前記第２導電型の受光領域と接する前記第１導電型の不純物層（空乏層形成層）が複数層とされるか、傾斜した不純濃度を持つものとされ、これらの各層の不純物濃度または傾斜した不純物濃度が、前記半導体基板側から前記第２導電型の受光領域側に向かって低減するよう設定されることにより、この接合部分および、半導体基板または第１導電型の深ウエル層との他の接合部分において結合容量を低減して出力変換効率の向上を図ることが可能となる。すなわち、第１導電型の深ウエル層が設けられることにより、半導体基板深部で発生した浮遊電荷が隣接する他の画素に漏れ込むクロストークを防止することができる。
【００３７】
また、前記第２導電型の不純物層（逆空乏層形成層）と接する前記第１導電型の不純物層（空乏層形成層）が複数層とされるか、傾斜した不純濃度を持つものとされ、これらの各層の不純物濃度または傾斜した不純物濃度が、前記半導体基板側から前記第２導電型の不純物層（逆空乏層形成層）側に向かって低減するよう設定されることにより、この接合部分および、半導体基板または第１導電型の深ウエル層との他の接合部分において結合容量を低減して出力変換効率の向上を図ることが可能である。
【００３８】
さらに、前記第２導電型の受光領域と接する前記第２導電型の不純物層（逆空乏層形成層）が複数層とされるか、傾斜した不純濃度を持つものされ、これらの各層の不純物濃度または傾斜した不純物濃度が、前記第２導電型の受光領域側から前記半導体基板側に向かって低減するよう設定されることにより、この接合部分および第１導電型の不純物層（空乏層形成層）との他の接合部分において結合容量を低減して出力変換効率の向上を図ることが可能である。これらにより、耐圧特性の保持を図るとともに、さらに光電変換効率の向上を図ることができる。
【００３９】
本発明は、前記半導体基板が第１導電型とされるか、第１導電型の深ウエル層の存在とともに第２導電型とされる技術を選択でき、前記半導体基板が第２導電型とされ多場合には、この第２伝導型半導体基板の深部において光電変換された電荷が隣接する画素に電荷が流入することを防止してクロストーク発生の低減を図ることができる。
【００４０】
本発明は、前記第２導電型の受光領域（光電変換領域）の不純物濃度が、他の第２導電型拡散層の不純物濃度よりも低く設定されることにより、さらに、寄生容量を低減することができる。
同時に、例えば制御ゲートのドレインとされるリセットドレイン領域である他の第２導電型拡散層の不純物濃度よりも低く設定することで、フローティングディフュージョンとなっている第２導電型の受光領域（光電変換領域）が、他の第２導電型拡散層とは異なり、この第２導電型の受光領域（光電変換領域）を形成する際に発生する欠陥に起因するリークによる一般に白欠陥と呼ばれる画像欠陥を低減することが可能である。このため、作動特性の向上を図ることが可能である。
【００４１】
本発明は、前記第２導電型の受光領域（光電変換領域）の出力により電圧駆動する論理回路部を有する場合に、上記により出力変換効率を向上し、作動特性の向上を図ることができる。
【００４２】
本発明が、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合し、ＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）として製造されることにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、製造コストの削減を図ることが可能である。
【００４３】
本発明は、半導体基板に設けた第１導電型のウエル層と、このウエル層に設けた第２導電型の受光領域（光電変換領域）とを有し、前記第２導電型の受光領域の下側位置には、結合容量の低減可能に前記ウエル層よりも不純物濃度が低く設定される第１導電型の不純物層（空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置するように設けられる光電変換装置の製造方法であって、半導体基板に第１導電型のウエル層を形成する工程と、このウエル層に第２導電型の受光領域（光電変換領域）を形成する工程と、第１導電型の不純物層（空乏層形成層）を形成する工程とを有する手段を採用するか、または、半導体基板に設けた第１導電型のウエル層と、このウエル層に設けた第２導電型の受光領域（光電変換領域）とを有し、前記第２導電型の受光領域の下側位置には、結合容量の低減可能に前記第２導電型の受光領域よりも不純物濃度が低く設定される第２導電型の不純物層（逆空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置するように設けられる光電変換装置の製造方法であって、半導体基板に第１導電型のウエル層を形成する工程と、このウエル層に第２導電型の受光領域（光電変換領域）を形成する工程と、第２導電型の不純物層（逆空乏層形成層）を形成する工程とを有する手段を採用することにより、結合容量の低減を図り、空乏層の伸張を可能とし、耐圧特性，トランジスタ特性（作動特性）および画素間の分離特性の保持を図り、出力変換効率の向上を図り、光電変換効率の向上を図り、検出感度の向上を図るとともに、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができる。
【００４４】
本発明は、第１導電型とされる半導体基板よりも不純物濃度が高く設定されるか、または、前記ウエル層よりも不純物濃度が低く設定されるか、または、前記第１導電型の不純物層（空乏層形成層）よりも不純物濃度が高く設定される第１導電型の深ウエル層を形成する工程を有することにより、半導体基板を第１導電型か第２導電型を選択することが可能になるとともに、クロストーク発生の防止と、さらなる結合容量の低減と耐圧特性の保持とを図る光電変換装置の製造方法を提供することができる。
【００４５】
本発明は、前記第１導電型の不純物層（空乏層形成層）と前記第２導電型の受光領域との間に、前記第２導電型の受光領域よりも不純物濃度が低く設定され、平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置し、かつ、平面視して少なくともその一部を前記第１導電型の不純物層（空乏層形成層）の外側に位置する第２導電型の不純物層（逆空乏層形成層）を形成する工程を有することにより、空乏層の伸張を可能とし、結合容量の低減を図り、作動特性と画素間の分離特性との保持を図る光電変換装置の製造方法を提供することができる。
本発明は、他の第２導電型拡散層の不純物濃度よりも低く設定される不純物濃度の前記第２導電型の受光領域を形成する工程を有することにより、さらに、寄生容量を低減することができる光電変換装置の製造方法を提供することが可能である。
同時に、例えば制御ゲートのドレインとされるリセットドレイン領域である他の第２導電型拡散層の不純物濃度よりも低く設定することで、フローティングディフュージョンとなっている第２導電型の受光領域（光電変換領域）が、他の第２導電型拡散層とは異なり、この第２導電型の受光領域（光電変換領域）を形成する際に発生する欠陥に起因するリークによる一般に白欠陥と呼ばれる画像欠陥を低減することが可能である。このため、作動特性の向上を図ることが可能である。
【００４６】
本発明が、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合し、ＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）として製造することにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、製造コストの削減を図ることが可能である。
【００４７】
【発明の実施の形態】
以下、本発明に係る光電変換装置およびその製造方法の第１実施形態を、図面に基づいて説明する。
図１は、本実施形態の光電変換装置を示す模式側断面図、図２は、本実施形態の光電変換装置を示す模式平面図、図３は、図１，２における光電変換装置の製造方法を示す工程図である。
【００４８】
本実施形態においては、光電変換装置として固定撮像装置が適用され、この固体撮像装置は、特に図１３に示したようなアクティブ型ＸＹアドレス方式のＣＭＯＳセンサ１００とされる。
このようなＣＭＯＳセンサ１００には、タイミング発生部１０２，イメージセンサ部１０１，画素の出力を選択する垂直走査部１０３および水平走査部１０４，アナログ信号処理部１０５，アナログ／デジタル変換をおこなうＡ／Ｄ部（Ａ／Ｄ変換部）１０９，デジタル化された信号を出力信号に変換するデジタル信号処理部１０７，デジタル画像データを外部に出力し、また、外部からのコマンドデータを受け取るインタフェイス部（ＩＦ部）１０８が設けられ、イメージセンサ部１０１は、後述するようにＣＭＯＳセンサの基本セルの集合体とされており、垂直走査部１０３は、イメージセンサ部１０１の基本セルを垂直走査制御するためのものであり、水平走査部１０４は、イメージセンサ部１０１の基本セルを水平走査制御するためのものであり、これらは、タイミング発生部１０２の出力するタイミング信号によってそれぞれの走査制御をおこなうものとされ、アナログ信号処理部１０５は、このイメージセンサ部１０１から読み出された画像信号に対して所要の信号処理をしてＡ／Ｄ変換部１０９に出力し、Ａ／Ｄ変換部１０９は、この画像信号をデジタル信号に変換してデジタル信号処理部１０７に出力し、デジタル信号処理部１０７は、この画像信号をインタフェイス部１０８に出力するものとされ、インタフェイス部１０８は、デジタル信号処理部１０７を介して出力されるデジタル画像データを外部に出力するとともに、外部からのコマンドを入力することができ、これによりコマンド対応に撮像素子１００のモードや出力信号形態、信号出力タイミングなどをコントロールできるように、受けたコマンド対応の制御をおこなうように各構成要素の制御をおこなうものとされている。
ここで、Ａ／Ｄ変換部１０９，デジタル信号処理部１０７，インタフェイス部１０８等は、論理回路部１０６を構成している。また、デジタル信号処理部１０７は、メモリ部を伴い、このメモリ部を、信号処理に必要な１あるいは複数のライン、１あるいは複数のブロック、１あるいは複数のフレーム分の画像データを記憶し、これをデジタル信号回路１０７の信号処理に利用する構成とすることもでき、また、タイミング発生部１０２を垂直走査部１０３，水平走査部１０４等に組み込む構成とすることもできる。
【００４９】
本実施形態のＣＭＯＳセンサ１００のイメージセンサ部１０１における基本セルを図１および図２に示す。図１および図２において、符号１０は基本セル（ＣＭＯＳセンサ）、１１はＰ型半導体基板、１２はＰ型半導体基板に形成されたＰ型ウエル層、１４はフォトダイオードとなるＮ＋型領域（光電変換領域）、１３は光電変換領域１４を隣接するセルから分離する素子分離領域、１５は制御用ＭＯＳＦＥＴのドレインとなるＮ＋型半導体領域よりなるリセットドレイン領域、２１は制御用ＭＯＳＦＥＴ、２２はソースフォロワアンプのＭＯＳＦＥＴ、２３は水平選択スイッチのＭＯＳＦＥＴ、２４はソースフォロワアンプの負荷ＭＯＳＦＥＴ、２５は、暗出力転送ＭＯＳＦＥＴ、２６は明出力転送ＭＯＳＦＥＴ、２７は暗出力蓄積容量、２８は明出力容量である。
【００５０】
ＣＭＯＳセンサ１０は、第１導電型（以下Ｐ型として説明する）の半導体基板（例えばシリコン基板）１１上に、このＰ型基板１１よりも不純物濃度の高い第１導電型のウエル層（Ｐ型ウエル層）１２が設けられ、このＰ型ウエル層１２の上側位置にＮ＋型不純物領域とされる第２導電型の受光領域（光電変換領域）１４が設けられている。
この受光領域１４は、たとえば、１×１０18個／ｃｍ3 〜１×１０22個／ｃｍ3 程度の濃度にＮ導電型の不純物（例えばヒ素、リン等）が拡散されてなるものである。
さらに、前記受光領域１４の下側位置には、結合容量を低減可能とするために前記ウエル層１２よりも不純物濃度が低く設定されるＰ型不純物層（空乏層形成層）２０が、図２に示すように、空乏層の伸張を可能とするために平面視して少なくともその一部を前記受光領域１４の内側に位置するように設けられる
【００５１】
このＰ型不純物層（空乏層形成層）２０は、図１および図２に示すように、前記受光領域１４の下側位置において、平面視してこの受光領域１４の輪郭から距離Ｗだけ内側に位置する輪郭を有するものとされる。
このＰ型不純物層（空乏層形成層）２０は、図１に示すように、前記受光領域１４下側位置の前記Ｐ型ウエル層１２と略等しい層厚を有するとともに、その上側が前記受光領域１４の下側に接合されており、その下側がＰ型半導体基板１１に接続されている。
さらに、このＰ型不純物層（空乏層形成層）２０の不純物濃度は、Ｐ型半導体基板１１の不純物濃度と等しく設定されている。つまり、このＰ型不純物層（空乏層形成層）２０は、図１に示すように、Ｐ型半導体基板１１と一体に形成されてなる。
【００５２】
このＰ型半導体基板１１においては、図２に示すように、受光領域１４に隣接した位置にソースフォロワアンプが設けられており、上記受光領域１４は、図１，２に示すように、例えばこの受光領域１４に隣接した位置に設けられるソースフォロワアンプを構成するＭＯＳＦＥＴ２２のゲートに対して配線層１１ａにより接続される。図２において、ソースフォロワアンプは模式的に記載されている。
【００５３】
このソースフォロワアンプを構成するＭＯＳＦＥＴ２２のソースまたはドレインには、制御用ＭＯＳＦＥＴのドレインとなるＮ＋型半導体領域よりなるリセットドレイン領域１５と水平選択スイッチとしてのＭＯＳＦＥＴ２３のソースまたはドレインとが接続されており、ＭＯＳＦＥＴ２３のソースまたはドレインには、ソースフォロワアンプを形成する負荷ＭＯＳＦＥＴ２４のソースまたはドレインが接統されている。
これらＭＯＳＦＥＴ２３およびＭＯＳＦＥＴ２４の双方のソースまたはドレインには、暗出力転送ＭＯＳＦＥＴ２５および明出力転送ＭＯＳＦＥＴ２６のそれぞれのソースまたはドレインが接続されて、これら暗出力転送ＭＯＳＦＥＴ２５および明出力転送ＭＯＳＦＥＴ２６のソースまたはドレインにはそれぞれ暗出力蓄積容量２７および明出力蓄積容量２８が接続されている。
【００５４】
このような構成のＣＭＯＳセンサは次のように動作する。
すなわち、まず、制御用ＭＯＳＦＥＴ２１の制御パルスφR をハイレベルにし、Ｎ＋型半導体領域１４を電源電圧ＶＤＤにセットして、この光電変換領域１４の信号電荷をリセットする。次に、ブルーミング防止のため制御用ＭＯＳＦＥＴ２１制御パルスφR をローレベルの電圧にしておく。
【００５５】
信号電荷蓄積中、入射した光により光電変換領域となるＮ型半導体領域（受光領域）１４およびその下の領域において電子・正孔対が発生すると、光電変換領域となるＮ型半導体領域（受光領域）１４およびその下のＰ型不純物層（空乏層形成層）２０に形成された空乏層中に電子が蓄積されていき、正孔は前記Ｐ型ウエル層１２を通して排出される。ここで、光電変換領域となるＮ型半導体領域（受光領域）１４およびその下のＰ型不純物層（空乏層形成層）２０に形成される空乏層と、浮遊拡散層となるＮ＋型半導体領域よりなるリセットドレイン領域１５との間には制御用ＭＯＳＦＥＴ２１による電位障壁Ｂが形成されているため、光電荷蓄積中において、電子は、光電変換領域となるＮ型半導体領域（受光領域）１４およびその下のＰ型不純物層（空乏層形成層）２０に存在する。
【００５６】
続いて、蓄積された電子数に応じて光電変換領域となるＮ型半導体領域（受光領域）１４の電位が変動し、この電位変化をソースフォロワ動作でソースフォロワアンプＭＯＳＦＥＴ２２のソースを介して水平選択スイッチＭＯＳＦＥＴ２３へ出力することにより、線型性の良い光電変換特性を得ることができる。
【００５７】
本実施形態のＣＭＯＳセンサ１０によれば、Ｎ型半導体領域（受光領域）１４の下側位置に、結合容量を低減することが可能なように前記Ｐ型ウエル層１２よりも不純物濃度が低く設定されるＰ型不純物層（空乏層形成層）２０が設けられることにより、このＰ型不純物層（空乏層形成層）２０に形成される空乏層をＰ型半導体基板１１深部側に伸張することが可能となるので、Ｎ型半導体領域（受光領域）１４とＰ型不純物層（空乏層形成層）２０との接合部分における結合容量をＮ型半導体領域（受光領域）１４とＰ型ウエル層１２との接合状態よりも低減することができる。そのため、電荷検出容量が小さくなるので、信号電荷による電位変動を増大することが可能となり、光電変換効率の向上を図ることができ、検出感度が向上する。
【００５８】
また、Ｐ型不純物層（空乏層形成層）２０が、平面視して少なくともその一部を前記Ｎ型半導体領域（受光領域）１４の内側に位置するように設けられることにより、Ｐ型不純物層（空乏層形成層）２０が隣接する画素の光電変換領域やリセットドレイン領域１５等から平面視して間隔を有した状態とされている。このため、空乏層をＰ型半導体基板側１１深部側に伸張した際、同時に、平面視してＰ型不純物層（空乏層形成層）２０の外側方向にむけて空乏層が伸張してしまうが、この場合にも、トランジスタの敷居値電圧、飽和電流値が変動したり、平面視して前記Ｎ型半導体領域（受光領域）１４の外側に空乏層が伸張することを防止できる。したがって、空乏層をＰ型半導体基板１１深部側に充分伸張することが可能となるので、Ｎ型半導体領域（受光領域）１４とＰ型不純物層（空乏層形成層）２０との接合部分における結合容量を、Ｎ型半導体領域（受光領域）１４とＰ型ウエル層１２との接合状態よりも低減することができる。そのため、電荷検出容量を小さくできるので、信号電荷による電位変動を増大することが可能となり、光電変換効率の向上を図ることができ、検出感度が向上する。
【００５９】
さらに、Ｐ型不純物層（空乏層形成層）２０が、平面視して前記Ｎ型半導体領域（受光領域）１４の内側に位置するように設けられることにより、空乏層をＰ型半導体基板側１１深部側に伸張した際に、平面視して前記Ｎ型半導体領域（受光領域）１４の外側方向に空乏層が伸張することを防止できる。これにより、トランジスタの敷居値電圧、飽和電流値が変動したり、さらに、Ｎ＋型半導体領域１４とＮ＋型半導体領域１５とがいわゆるパンチスルーすることを防止する、つまり、トランジスタ特性（作動特性）が劣化することを防止して、例えばＮ＋型半導体領域１４とＮ＋型半導体領域１５との耐圧特性を保持して、ソースフォロワアンプＭＯＳＦＥＴ２２のトランジスタ特性（作動特性）を保持することが可能となる。さらに、平面視して前記Ｎ型半導体領域（受光領域）１４の外側方向に空乏層が伸張することにより、素子分離領域となるＰ＋型半導体領域１３側に空乏層が伸張して素子分離特性が低下することが防止できる。同時に、トランジスタ特性（作動特性）および画素間の分離特性を保持した状態で、空乏層をＰ型半導体基板１１深部側に充分伸張することが可能となるので、光電変換効率，出力変換効率，検出感度の向上を図ることができる。
【００６０】
次に、本実施形態の光電変換装置の製造方法を説明する。
図３は、本実施形態の光電変換装置の製造方法を説明するための工程図である。
【００６１】
まず、図３（Ａ）に示すように、Ｐ型シリコン基板１１を用意する。
【００６２】
次に、図３（Ｂ）に示すように、素子分離のためのフィールド酸化膜１３Ａを形成する。
【００６３】
〔Ｐ型ウエル層１２およびＰ型不純物層（空乏層形成層）２０を形成する工程〕次に、図３（Ｃ）に示すように、ＳｉＯ2 膜３４’を形成する。そして、Ｐ型シリコン基板１１において、図２に示すように平面視して受光領域１４の輪郭から距離Ｗだけ内側に位置する輪郭を有するＰ型不純物層（空乏層形成層）２０となる領域をレジストＲ１で被覆し、ホウ素（Ｂ）をイオン注入してＰ型不純物層（空乏層形成層）２０以外の部分にＰ型ウエル層１２を形成する。イオン注入は、例えば注入エネルギー３００ｋｅＶ，ドーズ量１×１０13／ｃｍ2 、１００ｋｅＶ，５×１０12／ｃｍ2 、６０ｋｅＶ，２．５×１０12／ｃｍ2 の条件で３回連続して行う。
【００６４】
〔受光領域（光電変換領域）１４を形成する工程〕
次に、図３（Ｄ）に示すように、厚さ１０ｎｍ程度のＳｉＯ2 膜３４を形成し１、続いてＳｉＯ2 膜上にリセットゲート２１を形成する。ゲート２１は、ポリシリコン、またはポリシリコンとＷシリサイドの２層構造よりなるポリサイドで形成することができる。
次に、リセットドレイン領域１５、および、平面視してＰ型不純物層（空乏層形成層）２０の輪郭から距離Ｗだけ外側に位置する輪郭を有する光電変換領域１４となる領域以外をレジストで被覆し、例えばヒ素（Ａｓ）を注入エネルギー７０ｋｅＶ，ドーズ量１×１０16／ｃｍ2 で注入し、Ｎ＋型領域よりなるリセットドレイン領域１５およびＮ型領域よりなる光電変換領域１４を形成する。
【００６５】
その後、層間膜，配線，および遮光膜等を形成して、図１および図２に示した基本セルを作製する。
【００６６】
本実施形態においては、Ｐ型半導体基板１１にＰ型ウエル層１２を形成する工程と、このＰ型ウエル層１２に前記Ｐウエル層１２と略等しい層厚を有しＰ型半導体基板１１と一体に形成されてなるＰ型の不純物層（空乏層形成層）２０を形成する工程と、Ｐ型不純物層（空乏層形成層）２０の輪郭から距離Ｗだけ外側に位置する輪郭を有する受光領域（光電変換領域）１４を形成する工程とを有し、Ｐ型ウエル層１２を形成する工程とＰ型の不純物層（空乏層形成層）２０を形成する工程とを同時におこなうことにより、結合容量の低減を図り、空乏層の伸張を可能とし、耐圧特性，トランジスタ特性（作動特性）および画素間の分離特性の保持を図り、出力変換効率の向上を図り、光電変換効率の向上を図り、検出感度の向上を図るとともに、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができる。
【００６７】
本実施形態においては、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合し、ＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）として製造することにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路等を有する論理回路部１０６、および、イメージセンサ部１０１を同時に形成することができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、製造コストの削減を図ることが可能である。
ここで、その製造過程においては、論理回路部等のＣＭＯＳプロセスを形成する工程における既定の製造パラメータを変更する必要がないために、従来から得られていたトランジスタ特性（作動特性）を保持することができ、このため、過去の資産であるＣＭＯＳプロセスによる設計およびその特性を得ることが可能な状態として、ＳＯＣとすることができる。
【００６８】
本実施形態においては、例えばリセットドレイン領域１５とされる他のＮ型拡散層と前記受光領域１４との不純物濃度を同一に設定し、同一プロセスによりこれらを形成することにより、製造プロセスを削減して、プロセス的な負荷の低減を図り、製造コストの削減を図ることができる。
さらに、例えばリセットドレイン領域１５とされる他のＮ型拡散層の不純物濃度よりも低く設定される不純物濃度の前記受光領域１４を形成する工程を有することもでき、これにより、このリセットドレイン領域１５へ電荷がリークすることを防止し、ノイズを低減して、作動特性の向上を図る光電変換装置の製造方法を提供することが可能である。
【００６９】
なお、本実施形態においては、前記Ｐ型の不純物層（空乏層形成層）２０が複数層とされることが可能である。ここで、このＰ型の不純物層（空乏層形成層）２０が複数層とされて、これらの各層の不純物濃度が、前記Ｐ型半導体基板１１に接する層ではこのＰ型半導体基板１１の不純物濃度と等しく設定され、このＰ型半導体基板１１側の層から前記受光領域１４側の層に向かってそれぞれの不純物濃度が低減するように、複数層の不純物濃度に傾斜をつけて設定することができる。また、前記Ｐ型の不純物層（空乏層形成層）２０が単層からなりかつ傾斜した不純濃度を持つものとされ、この傾斜した不純物濃度が、前記Ｐ型半導体基板１１と等しい不純物濃度とされるＰ型半導体基板１１側から前記受光領域１４側に向かって低減するよう設定することができる。
これらにより、Ｐ型の不純物層（空乏層形成層）２０と前記受光領域１４との接合部分および、Ｐ型の不純物層（空乏層形成層）２０と半導体基板１１との接合部分において、さらに結合容量を低減することができ、光電変換効率，検出感度の向上を図ることが可能となる。
また、Ｐ型不純物層（空乏層形成層）２０の輪郭が、平面視して受光領域１４の輪郭から内側に位置する距離Ｗを、その全周における位置ごとに異なる距離として設定してもよい。
【００７０】
以下、本発明に係る光電変換装置およびその製造方法の第２実施形態を、図面に基づいて説明する。
図４は、本実施形態の光電変換装置を示す模式側断面図、図５は、図３における光電変換装置の製造方法を示す工程図である。
【００７１】
本実施形態において、図１ないし図３に示した第１実施形態と異なる点は、第１導電型の深ウエル層を設けた点であり、図１ないし図３に示した第１実施形態と概略等しい構成要素には同一の符号を付ける。
【００７２】
本実施形態においては、前記Ｐ型半導体基板１１の全面に亘って、Ｐ型深ウエル層１６が設けられる。
このＰ型深ウエル層１６の不純物濃度が、Ｐ型半導体基板１１よりも高く設定され、さらに、該Ｐ型深ウエル層１６と接する前記Ｐ型の不純物層（空乏層形成層）２０よりも高く設定されることが好ましい。
このＰ型深ウエル層１６は、前記Ｐ型ウエル層１２下側に接し、かつ前記Ｐ型ウエル層１２と等しい不純物濃度かこれよりも不純物濃度が低く設定されることができる。
【００７３】
本実施形態においては、図１ないし図３に示した第１実施形態と同様の効果を奏するとともに、Ｐ型深ウエル層１６が設けられたことにより、Ｐ型半導体基板１１を介して隣接する画素等に電荷が流入することを防止することができ、クロストーク現象の発生を防止することが可能である。
【００７４】
次に、本実施形態の光電変換装置の製造方法を説明する。
図５は、本実施形態の光電変換装置の製造方法を説明するための工程図である。
【００７５】
本実施形態の製造方法は、図３に示す第１実施形態の製造工程において、図３（Ａ）、図３（Ｂ）までは、同様の工程により製造される。
【００７６】
〔Ｐ型深ウエル層１６を形成する工程〕
次に、図５（Ｃ）に示すように、ＳｉＯ2 膜３４’を形成する。そして、Ｐ型シリコン基板１１の全面に、ホウ素（Ｂ）をイオン注入してＰ型シリコン基板１１の全面に所定の深度範囲を有するをＰ型深ウエル層１６を形成する。イオン注入は、例えば注入エネルギー５００ｋｅＶ，ドーズ量５×１０12／ｃｍ2 の条件で行う。
【００７７】
〔Ｐ型ウエル層１２およびＰ型不純物層（空乏層形成層）２０を形成する工程〕次に、図５（Ｄ）に示すように、Ｐ型シリコン基板１１のＰ型不純物層（空乏層形成層）２０となる領域をレジストＲ１で被覆し、ホウ素（Ｂ）をイオン注入してＰ型不純物層（空乏層形成層）２０以外の部分にＰ型ウエル層１２を形成する。イオン注入は、例えば注入エネルギー３００ｋｅＶ，ドーズ量１×１０13／ｃｍ2 、１００ｋｅＶ，５×１０12／ｃｍ2 、６０ｋｅＶ，２．５×１０12／ｃｍ2 の条件で３回連続して行う。
【００７８】
〔受光領域（光電変換領域）１４を形成する工程〕
次に、図５（Ｅ）に示すように、厚さ１０ｎｍ程度のＳｉＯ2 膜３４を形成し１、続いてＳｉＯ2 膜上にリセットゲート２１を形成する。ゲート２１は、ポリシリコン、またはポリシリコンとＷシリサイドの２層構造よりなるポリサイドで形成することができる。
次に、リセットドレイン領域１５、および、平面視してＰ型不純物層（空乏層形成層）２０の輪郭から距離Ｗだけ外側に位置する輪郭を有する光電変換領域１４となる領域以外をレジストで被覆し、例えばヒ素（Ａｓ）を注入エネルギー７０ｋｅＶ，ドーズ量１×１０16／ｃｍ2 で注入し、Ｎ＋型領域よりなるリセットドレイン領域１５およびＮ型領域よりなる光電変換領域１４を形成する。
【００７９】
その後、層間膜，配線，および遮光膜を形成して、図４に示した基本セルを作製する。
【００８０】
本実施形態においては、図１ないし図３に示した第１実施形態と同様に、Ｐ型半導体基板１１にＰ型ウエル層１２を形成する工程と、このＰ型ウエル層１２に前記Ｐウエル層１２と略等しい層厚を有しＰ型半導体基板１１と一体に形成されてなるＰ型の不純物層（空乏層形成層）２０を形成する工程と、Ｐ型不純物層（空乏層形成層）２０の輪郭から距離Ｗだけ外側に位置する輪郭を有する受光領域（光電変換領域）１４を形成する工程とを有し、Ｐ型ウエル層１２を形成する工程とＰ型の不純物層（空乏層形成層）２０を形成する工程とを同時におこない、前記Ｐ型ウエル層１２よりも不純物濃度が低く設定されるかまたは、Ｐ型半導体基板１１よりも不純物濃度が高く設定されるか、または、前記Ｐ型の不純物層（空乏層形成層）２０よりも不純物濃度が高く設定されるＰ型深ウエル層１６を形成する工程を有することにより、結合容量の低減を図り、空乏層の伸張を可能とし、耐圧特性，トランジスタ特性（作動特性）および画素間の分離特性の保持を図り、出力変換効率の向上を図り、光電変換効率の向上を図り、検出感度の向上を図るとともに、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができるという効果を奏するとともに、それに加えて、Ｐ型半導体基板１１の深部で光電変換された電荷の隣接画素への漏れ込み（クロストーク）の発生を防止することができる。
【００８１】
また、本実施形態においては、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合し、ＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）として製造することにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路等を有する論理回路部１０６、および、イメージセンサ部１０１を同時に形成することができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、製造コストの削減を図ることが可能である。
ここで、その製造過程においては、論理回路部等のＣＭＯＳプロセスを形成する工程における既定の製造パラメータを変更する必要がないために、従来から得られていたトランジスタ特性（作動特性）を保持することができ、このため、過去の資産であるＣＭＯＳプロセスによる設計およびその特性を得ることが可能な状態として、ＳＯＣとすることができる。
【００８２】
なお、本実施形態においては、前記Ｐ型の不純物層（空乏層形成層）２０が複数層とされることが可能である。ここで、このＰ型の不純物層（空乏層形成層）２０が複数層とされて、これらの各層の不純物濃度が、前記Ｐ型深ウエル層１６に接する層ではこのＰ型深ウエル層１６の不純物濃度と等しく設定され、このＰ型深ウエル層１６側の層から前記受光領域１４側の層に向かってそれぞれの不純物濃度が低減するように、複数層の不純物濃度に傾斜をつけて設定することができる。また、前記Ｐ型の不純物層（空乏層形成層）２０が単層からなりかつ傾斜した不純濃度を持つものとされ、この傾斜した不純物濃度が、前記Ｐ型深ウエル層１６と等しい不純物濃度とされるＰ型深ウエル層１６側から前記受光領域１４側に向かって低減するよう設定することができる。
これらにより、Ｐ型の不純物層（空乏層形成層）２０と前記受光領域１４との接合部分および、Ｐ型の不純物層（空乏層形成層）２０とＰ型深ウエル層１６との接合部分において、さらに結合容量を低減することができ、出力変換効率，検出感度の向上を図ることが可能となる。
【００８３】
以下、本発明に係る光電変換装置およびその製造方法の第３実施形態を、図面に基づいて説明する。
図６は、本実施形態の光電変換装置を示す模式側断面図、図７は、本実施形態の光電変換装置を示す模式平面図である。
【００８４】
本実施形態において、図４ないし図５に示した第２実施形態と異なる点は、第２導電型の不純物層（逆空乏層形成層）を設けた点であり、図４ないし図５に示した第２実施形態と概略等しい構成要素には同一の符号を付ける。
【００８５】
本実施形態は、Ｐ型半導体基板１１に設けたＰ型ウエル層１２と、このＰ型ウエル層１２に設けた受光領域（光電変換領域）１４とを有し、前記受光領域１４の下側位置には、結合容量の低減を可能とするために前記受光領域１４よりも不純物濃度が低く設定されるＮ型不純物層（逆空乏層形成層）１７が設けられる。このＮ型不純物層（逆空乏層形成層）１７は、図７に示すように、空乏層を伸張可能とするように平面視して少なくともその一部を前記受光領域の内側に位置するように設けられる。
【００８６】
このＮ型不純物層（逆空乏層形成層）１７は、図６および図７に示すように、前記受光領域１４の下側位置において、平面視してこの受光領域１４の輪郭から距離Ｗだけ内側に位置する輪郭を有するものとされる。
さらに、このＮ型不純物層（逆空乏層形成層）１７下側位置には、Ｐ型不純物層（空乏層形成層）２０が設けられ、このＰ型不純物層（空乏層形成層）２０は、図６および図７に示すように、前記受光領域１４の下側位置において、平面視してＮ型不純物層（逆空乏層形成層）１７の輪郭からさらに距離Ｗだけ内側に位置する輪郭を有するものとされる。
【００８７】
ここで、Ｎ型不純物層（逆空乏層形成層）１７とＰ型不純物層（空乏層形成層）２０との厚みの合計が、前記受光領域１４下側位置の前記Ｐ型ウエル層１２と略等しい層厚を有するものとされ、これらは、図１に示すように、Ｎ型不純物層（逆空乏層形成層）１７の上側が前記受光領域１４の下側に接合されており、Ｎ型不純物層（逆空乏層形成層）１７の下側がＰ型不純物層（空乏層形成層）２０に接続されており、Ｐ型不純物層（空乏層形成層）２０の下側がＰ型半導体基板１１に接続されている。
【００８８】
本実施形態においては、図１ないし図３に示した第１実施形態および図４ないし図５に示した第２実施形態と同様の効果を奏するとともに、前記受光領域１４の下側に接して、前記受光領域（光電変換領域）１４よりも不純物濃度が低く設定されるＮ型不純物層（逆空乏層形成層）１７が設けられたことにより、前記受光領域１４およびＮ型不純物層（逆空乏層形成層）１７に形成される空乏層をＰ型半導体基板１１深部側に伸張することが可能となるので、前記受光領域１４とＮ型不純物層（逆空乏層形成層）１７との接合部分において結合容量を低減することができる。そのため、電荷検出容量が小さくなるので、信号電荷による電位変動を増大することが可能となり、光電変換効率の向上を図ることができ、検出感度が向上する。
【００８９】
また、Ｎ型不純物層（逆空乏層形成層）１７が、平面視して少なくともその一部を前記Ｎ型半導体領域（受光領域）１４の内側に位置するように設けられることにより、Ｎ型不純物層（逆空乏層形成層）１７が隣接する画素の光電変換領域やリセットドレイン領域１５等から平面視して間隔を有した状態とされている。このため、空乏層をＰ型半導体基板側１１深部側に伸張した際、同時に、平面視してＮ型不純物層（逆空乏層形成層）１７の外側方向にむけて空乏層が伸張してしまうが、この場合にも、平面視して前記Ｎ型半導体領域（受光領域）１４の外側に空乏層が伸張することを防止できる。したがって、空乏層をＰ型半導体基板１１深部側に充分伸張することが可能となるので、Ｎ型半導体領域（受光領域）１４とＮ型不純物層（逆空乏層形成層）１７との接合部分における結合容量を、Ｎ型半導体領域（受光領域）１４とＰ型ウエル層１２との接合状態よりも低減することができる。そのため、電荷検出容量を小さくできるので、信号電荷による電位変動を増大することが可能となり、光電変換効率の向上を図ることができ、検出感度が向上する。
【００９０】
さらに、Ｎ型不純物層（逆空乏層形成層）１７が、平面視して前記Ｎ型半導体領域（受光領域）１４の内側に位置するように設けられることにより、空乏層をＰ型半導体基板側１１深部側に伸張した際に、平面視して前記Ｎ型半導体領域（受光領域）１４の外側方向に空乏層が伸張することを防止できる。これにより、トランジスタの敷居値電圧、飽和電流値が変動したり、さらに、Ｎ＋型半導体領域１４とＮ＋型半導体領域１５とがいわゆるパンチスルーすることを防止する、つまり、トランジスタ特性（作動特性）が劣化することを防止して、例えばＮ＋型半導体領域１４とＮ＋型半導体領域１５との耐圧特性を保持して、ソースフォロワアンプＭＯＳＦＥＴ２２のトランジスタ特性（作動特性）を保持することが可能となる。さらに、平面視して前記Ｎ型半導体領域（受光領域）１４の外側方向に空乏層が伸張することにより、素子分離領域となるＰ＋型半導体領域１３側に空乏層が伸張して素子分離特性が低下することが防止できる。同時に、トランジスタ特性（作動特性）および画素間の離特性を保持した状態で、空乏層をＰ型半導体基板１１深部側に充分伸張することが可能となるので、光電変換効率，出力変換効率，検出感度の向上を図ることができる。
【００９１】
さらに、本実施形態においては、Ｎ型不純物層（逆空乏層形成層）１７が設けられたことにより、前記受光領域１４，Ｎ型不純物層（逆空乏層形成層）１７，Ｐ型不純物層（空乏層形成層）２０に形成される空乏層をＰ型半導体基板１１深部側に伸張することが可能となるので、このＮ型不純物層（逆空乏層形成層）１７とＰ型不純物層（空乏層形成層）２０との接合部分において結合容量を低減することができる。
したがって、前記受光領域１４とＮ型不純物層（逆空乏層形成層）１７との接合部分、およびＮ型不純物層（逆空乏層形成層）１７とＰ型不純物層（空乏層形成層）２０との接合部分において結合容量を低減することができるため、図１４に示した受光領域１４とＰ型ウエル層１２との接合状態および図１に示した受光領域１４とＰ型不純物層（空乏層形成層）２０との接合状態よりも、本実施形態における結合容量をより一層低減することができる。そのため、電荷検出容量がさらに小さくなるので、信号電荷による電位変動をより増大することが可能となり、さらなる光電変換効率の向上を図ることができ、検出感度が向上し、さらに、特に、波長の長い赤側の入射光による光電変換効率を向上することができる。
【００９２】
本実施形態においては、Ｎ型不純物層（逆空乏層形成層）１７とＰ型不純物層（空乏層形成層）２０とを両方とも設けたが、このＰ型不純物層（空乏層形成層）２０を設けずに、受光領域１４の下側に接して、前記受光領域（光電変換領域）１４よりも不純物濃度が低く設定されるＮ型不純物層（逆空乏層形成層）１７のみを設ける構造とすることも可能であり、これにより、前記受光領域１４とＮ型不純物層（逆空乏層形成層）１７との接合部分およびＮ型不純物層（逆空乏層形成層）１７とＰ型深ウエル層１６との接合部分において結合容量を低減して光電変換効率の向上を図ることが可能となる。
【００９３】
また、Ｎ型不純物層（逆空乏層形成層）１７の輪郭が、平面視してこの受光領域１４の輪郭から内側に位置する距離Ｗと、Ｐ型不純物層（空乏層形成層）２０の輪郭が、平面視してＮ型不純物層（逆空乏層形成層）１７の輪郭からさらに内側に位置する距離Ｗとを、ともに等しく設定したが、これらを異なる距離として設定してもよく、また、全周における位置によって異なるものとして設定してもよい。
さらに、このＮ型不純物層（逆空乏層形成層）１７の輪郭が、平面視してＰ型不純物層（空乏層形成層）２０の輪郭からさらに内側に位置するように設定され、このＰ型不純物層（空乏層形成層）２０の輪郭が、平面視して前記受光領域１４の輪郭から内側に位置するものとされることもできる。
【００９４】
次に、本実施形態の光電変換装置の製造方法を説明する。
図８は、本実施形態の光電変換装置の製造方法を説明するための工程図である。
【００９５】
本実施形態の製造方法は、図３に示す第１実施形態の製造工程において、図３（Ａ）、図３（Ｂ）までは同様の工程により製造され、図５に示す第２実施形態の製造工程において、図５（Ｃ）、図５（Ｄ）までは同様の工程により製造される。
【００９６】
〔Ｎ型不純物層（逆空乏層形成層）１７を形成する工程〕
次に、図８（Ｅ）に示すように、Ｐ型シリコン基板１１において平面視してＰ型不純物層（空乏層形成層）２０の輪郭から距離Ｗだけ外側に位置する輪郭を有するＮ型不純物層（逆空乏層形成層）１７となる領域以外をレジストＲ２で被覆し、例えばリン（Ｐ）を注入エネルギー３００ｋｅＶ，ドーズ量１×１０13／ｃｍ2 で注入し、Ｎ型不純物層（逆空乏層形成層）１７を形成する。
【００９７】
〔受光領域（光電変換領域）１４を形成する工程〕
次に、図８（Ｆ）に示すように、厚さ１０ｎｍ程度のＳｉＯ2 膜３４を形成し１、続いてＳｉＯ2 膜上にリセットゲート２１を形成する。ゲート２１は、ポリシリコン、またはポリシリコンとＷシリサイドの２層構造よりなるポリサイドで形成することができる。
次に、リセットドレイン領域１５となる領域以外をレジストで被覆し、例えばヒ素（Ａｓ）を注入エネルギー７０ｋｅＶ，ドーズ量１×１０16／ｃｍ2 で注入し、Ｎ＋型領域よりなるリセットドレイン領域１５を形成する。
次に、平面視してＮ型不純物層（逆空乏層形成層）１７の輪郭から距離Ｗだけ外側に位置する輪郭を有する光電変換領域１４となる領域以外をレジストで被覆し、例えばリン（Ｐ）を注入エネルギー１５０ｋｅＶ，ドーズ量１×１０13／ｃｍ2 で注入し、Ｎ型領域よりなる光電変換領域１４を形成する。
【００９８】
その後、層間膜，配線，および遮光膜を形成して、図６および図７に示した基本セルを作製する。
【００９９】
本実施形態においては、前記受光領域１４の下側位置に、結合容量の低減可能に前記受光領域１４よりも不純物濃度が低く設定されるＮ型の不純物層（逆空乏層形成層）１７が、空乏層伸張可能に平面視して少なくともその一部を前記受光領域１４の内側に位置するように設けられる光電変換装置の製造方法であって、Ｐ型半導体基板１１にＰ型ウエル層１２を形成する工程と、このＰ型ウエル層１２に受光領域（光電変換領域）１４を形成する工程と、平面視して少なくともその一部を前記受光領域１４の内側に位置するＮ型不純物層（逆空乏層形成層）１７を形成する工程とを有する手段を採用することにより、結合容量の低減を図り、空乏層の伸張を可能とし、耐圧特性，トランジスタ特性（作動特性）および画素間の分離特性の保持を図り、光電変換効率，出力変換効率，検出感度の向上を図るとともに、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができる。
【０１００】
本実施形態においては、図１ないし図３に示した第１実施形態および図４ないし図５に示した第２実施形態と同様に、Ｐ型半導体基板１１にＰ型ウエル層１２を形成する工程と、このＰ型ウエル層１２にＰ型半導体基板１１と等しい不純物濃度を有してなるＰ型の不純物層（空乏層形成層）２０を形成する工程と、Ｐ型不純物層（空乏層形成層）２０の輪郭から距離Ｗだけ外側に位置する輪郭を有する受光領域（光電変換領域）１４を形成する工程とを有し、Ｐ型ウエル層１２を形成する工程とＰ型の不純物層（空乏層形成層）２０を形成する工程とを同時におこない、前記Ｐ型ウエル層１２よりも不純物濃度が低く設定されるかまたは、Ｐ型半導体基板１１よりも不純物濃度が高く設定されるか、または、前記Ｐ型の不純物層（空乏層形成層）２０よりも不純物濃度が高く設定されるＰ型深ウエル層１６を形成する工程を有し、Ｐ型の不純物層（空乏層形成層）２０と前記受光領域１４との間に、前記受光領域１４よりも不純物濃度が低く設定され、平面視して少なくともその一部を前記受光領域１４の内側に位置し、かつ、平面視して少なくともその一部を前記Ｐ型の不純物層（空乏層形成層）２０の外側に位置するＮ型の不純物層（逆空乏層形成層）１７を形成する工程を有することにより、より一層の結合容量の低減を図り、さらに空乏層の伸張を可能とし、耐圧特性，トランジスタ特性（作動特性）および画素間の分離特性の保持を図り、さらなる光電変換効率，出力変換効率，検出感度の向上を図るとともに、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、Ｐ型半導体基板１１の深部で光電変換された電荷の隣接画素への漏れ込み（クロストーク）の発生を防止することができる。
【０１０１】
本実施形態においては、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合しＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）として製造することにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路等を有する論理回路部１０６、および、イメージセンサ部１０１を同時に形成することができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、製造コストの削減を図ることが可能である。
ここで、その製造過程においては、論理回路部等のＣＭＯＳプロセスを形成する工程における既定の製造パラメータを変更する必要がないために、従来から得られていたトランジスタ特性（作動特性）を保持することができ、このため、過去の資産であるＣＭＯＳプロセスによる設計およびその特性を得ることが可能な状態として、ＳＯＣとすることができる。
さらに、本実施形態においては、特に、波長の長い赤側の入射光による光電変換効率を向上することができる。
【０１０２】
なお、本実施形態において、Ｐ型深ウエル層１６を設けない構造とすることも可能であり、これにより、前記受光領域１４とＮ型不純物層（逆空乏層形成層）１７との接合部分およびＮ型不純物層（逆空乏層形成層）１７とＰ型半導体基板１１との接合部分において結合容量を低減して光電変換効率の向上を図ることが可能とな、この場合、製造工程数を低減することができる。
【０１０３】
なお、本実施形態においては、前記Ｎ型不純物層（逆空乏層形成層）１７が複数層とされることが可能である。ここで、このＮ型不純物層（逆空乏層形成層）１７が複数層とされ、かつ、これらの各層の不純物濃度が、前記受光領域１４Ｐに接する層ではこの受光領域１４の不純物濃度と等しく設定され、この受光領域１４側の層からＰ型半導体基板１１深部側の層に向かってそれぞれの不純物濃度が低減するように、複数層の不純物濃度に傾斜をつけて設定することができる。また、前記Ｎ型不純物層（逆空乏層形成層）１７が単層からなりかつ傾斜した不純濃度を持つものとされ、この傾斜した不純物濃度が、前記受光領域１４と等しい不純物濃度とされる受光領域１４側からＰ型半導体基板１１深部側に向かって低減するよう設定することができる。
【０１０４】
これらにより、Ｎ型不純物層（逆空乏層形成層）１７と前記受光領域１４との接合部分および、Ｎ型不純物層（逆空乏層形成層）１７とＰ型の不純物層（空乏層形成層）２０，Ｐ型深ウエル層１６等との他の接合部分において、さらに結合容量を低減することができ、光電変換効率，出力変換効率，検出感度の向上を図ることが可能となる。
【０１０５】
さらに、本実施形態においては、前記Ｐ型の不純物層（空乏層形成層）２０が複数層とされることが可能である。ここで、このＰ型の不純物層（空乏層形成層）２０が複数層とされて、これらの各層の不純物濃度が、前記Ｐ型深ウエル層１６に接する層ではこのＰ型深ウエル層１６の不純物濃度と等しく設定され、このＰ型深ウエル層１６側の層からＮ型不純物層（逆空乏層形成層）１７側の層に向かってそれぞれの不純物濃度が低減するように、複数層の不純物濃度に傾斜をつけて設定することができる。また、前記Ｐ型の不純物層（空乏層形成層）２０が単層からなりかつ傾斜した不純濃度を持つものとされ、この傾斜した不純物濃度が、前記Ｐ型深ウエル層１６と等しい不純物濃度とされるＰ型深ウエル層１６側からＮ型不純物層（逆空乏層形成層）１７側に向かって低減するよう設定することができる。
これらにより、Ｐ型の不純物層（空乏層形成層）２０とＮ型不純物層（逆空乏層形成層）１７との接合部分および、Ｐ型の不純物層（空乏層形成層）２０とＰ型深ウエル層１６との接合部分において、さらに結合容量を低減することができ、光電変換効率，検出感度の向上を図ることが可能となる。
さらに上記のような濃度勾配を持つＰ型の不純物層（空乏層形成層）２０とＮ型不純物層（逆空乏層形成層）１７とを設けることにより、より一層の結合容量低減および、出力変換効率，検出感度の向上を図ることが可能となる。
【０１０６】
以下、本発明に係る光電変換装置およびその製造方法の第４実施形態を、図面に基づいて説明する。
図９は、本実施形態の光電変換装置を示す模式側断面図、図１０は、図９における光電変換装置の製造方法を示す工程図である。
【０１０７】
本実施形態において、図６ないし図８に示した第３実施形態と異なる点は、例えばリセットドレイン領域１５とされる他の第１導電型拡散層の不純物濃度よりも低く設定される不純物濃度の前記受光領域１４’を形成する点であり、図６ないし図８に示した第３実施形態と概略等しい構成要素には同一の符号を付ける。
【０１０８】
本実施形態においては、図１ないし図３に示した第１実施形態、図４ないし図５に示した第２実施形態および図６ないし図８に示した第３実施形態と同様の効果を奏するとともに、例えばリセットドレイン領域１５とされる他の第１導電型拡散層の不純物濃度よりも低く設定される不純物濃度の前記受光領域１４’を形成する。これにより、さらに、寄生容量を低減し、一層、光電変換効率，出力変換効率，検出感度を向上することができる。
同時に、フローティングディフュージョンとなっている受光領域１４’が、このリセットドレイン領域１５とは異なり、この受光領域１４’を形成する際に発生する欠陥に起因するリークによる一般に白欠陥と呼ばれる画像欠陥を低減することが可能である。このため、作動特性の向上を図ることが可能である。
【０１０９】
次に、本実施形態の光電変換装置の製造方法を説明する。
【０１１０】
本実施形態における製造方法は、図３に示す第１実施形態の製造工程において、図３（Ａ）、図３（Ｂ）までは同様の工程により製造され、図５に示す第２実施形態の製造工程において、図５（Ｃ）、図５（Ｄ）までは同様の工程により製造され、図８に示す第３実施形態の製造工程において、図８（Ｅ）までは同様の工程により製造される。
【０１１１】
〔受光領域（光電変換領域）１４’を形成する工程〕
次に、図１０（Ｆ）に示すように、厚さ１０ｎｍ程度のＳｉＯ2 膜３４を形成し１、続いてＳｉＯ2 膜上にリセットゲート２１を形成する。ゲート２１は、ポリシリコン、またはポリシリコンとＷシリサイドの２層構造よりなるポリサイドで形成することができる。次に、リセットドレイン領域１５となる領域以外をレジストＲ３で被覆し、例えばヒ素（Ａｓ）を注入エネルギー７０ｋｅＶ，ドーズ量１×１０16／ｃｍ2 で注入し、Ｎ＋型領域よりなるリセットドレイン領域１５を形成する。
次に、平面視してＮ型不純物層（逆空乏層形成層）１７の輪郭から距離Ｗだけ外側に位置する輪郭を有する光電変換領域１４’となる領域以外をレジストＲ４で被覆し、例えばリン（Ｐ）を注入エネルギー７０ｋｅＶ，ドーズ量１×１０14／ｃｍ2 で注入し、Ｎ型領域よりなる光電変換領域１４’を形成する。
【０１１２】
その後、層間膜，配線，および遮光膜を形成して、図９に示した基本セルを作製する。
【０１１３】
本実施形態においては、Ｐ型半導体基板１１にＰ型ウエル層１２を形成する工程と、このＰ型ウエル層１２にＰ型半導体基板１１と等しい不純物濃度を有してなるＰ型の不純物層（空乏層形成層）２０を形成する工程と、Ｐ型不純物層（空乏層形成層）２０の輪郭から距離Ｗだけ外側に位置する輪郭を有する受光領域（光電変換領域）１４を形成する工程とを有し、Ｐ型ウエル層１２を形成する工程とＰ型の不純物層（空乏層形成層）２０を形成する工程とを同時におこない、前記Ｐ型ウエル層１２よりも不純物濃度が低く設定されるかまたは、Ｐ型半導体基板１１よりも不純物濃度が高く設定されるか、または、前記Ｐ型の不純物層（空乏層形成層）２０よりも不純物濃度が高く設定されるＰ型深ウエル層１６を形成する工程を有し、Ｐ型の不純物層（空乏層形成層）２０と前記受光領域１４との間に、前記受光領域１４よりも不純物濃度が低く設定され、平面視して少なくともその一部を前記受光領域１４の内側に位置し、かつ、平面視して少なくともその一部を前記Ｐ型の不純物層（空乏層形成層）２０の外側に位置するＮ型の不純物層（逆空乏層形成層）１７を形成する工程を有することにより、図１ないし図３に示した第１実施形態、図４ないし図５に示した第２実施形態および図６ないし図８に示した第３実施形態と同様に、より一層の結合容量の低減を図り、さらに空乏層の伸張を可能とし、耐圧特性，トランジスタ特性（作動特性）および画素間の分離特性の保持を図り、さらなる光電変換効率，出力変換効率，検出感度の向上を図るとともに、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、Ｐ型半導体基板１１の深部で光電変換された電荷の隣接画素への漏れ込み（クロストーク）の発生を防止することができる。
【０１１４】
また、本実施形態においては、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合しＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）として製造することにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路等を有する論理回路部１０６、および、イメージセンサ部１０１を同時に形成することができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、製造コストの削減を図ることが可能である。
【０１１５】
ここで、その製造過程においては、論理回路部等のＣＭＯＳプロセスを形成する工程における既定の製造パラメータを変更する必要がないために、従来から得られていたトランジスタ特性（作動特性）を保持することができ、このため、過去の資産であるＣＭＯＳプロセスによる設計およびその特性を得ることが可能な状態として、ＳＯＣとすることができる。また、本実施形態においては、特に、波長の長い赤側の入射光による光電変換効率を向上し、検出感度をより向上することができる。
さらに本実施形態においては、さらに、寄生容量を低減し、一層、光電変換効率，出力変換効率，検出感度を向上することができる。
同時に、フローティングディフュージョンとなっている受光領域１４’が、このリセットドレイン領域１５とは異なり、この受光領域１４’を形成する際に発生する欠陥に起因するリークによる一般に白欠陥と呼ばれる画像欠陥を低減することが可能である。このため、作動特性の向上を図ることが可能である。
【０１１６】
以下、本発明に係る光電変換装置およびその製造方法の第５実施形態を、図面に基づいて説明する。
図１１は、本実施形態の光電変換装置を示す模式側断面図、図１２は、図３における光電変換装置の製造方法を示す工程図である。
【０１１７】
本実施形態において、図６ないし図８に示した第３実施形態と異なる点は、Ｎ型とされる半導体基板を設けた点であり、図６ないし図８に示した第３実施形態と概略等しい構成要素には同一の符号を付ける。
【０１１８】
本実施形態においては、図１１に示すように、Ｎ型半導体基板１８にＰ型深ウエル層１６を設け、この上部にＰ型の不純物層（空乏層形成層）２０とＮ型不純物層（逆空乏層形成層）１７と受光領域１４とＰ型ウエル層１２とリセットドレイン領域１５とが設けられる図６ないし図８に示した第３実施形態と同様の構造とされている。これにより、図１ないし図３に示した第１実施形態、図４ないし図５に示した第２実施形態および図６ないし図８に示した第３実施形態と同様の効果を奏するとともに、Ｎ型半導体基板１８深部で光電変換された浮遊電荷を、Ｎ型半導体基板１８自体で吸収することができ、画素間クロストークの発生を低減することができる。
【０１１９】
次に、本実施形態の光電変換装置の製造方法を説明する。
【０１２０】
まず、図１２（Ａ）に示すように、Ｎ型シリコン基板１８を用意する。
【０１２１】
次に、図１２（Ｂ）に示すように、素子分離のためのフィールド酸化膜１３Ａを形成する。
【０１２２】
〔Ｐ型深ウエル層１６を形成する工程〕
次に、図１２（Ｃ）に示すように、Ｎ型シリコン基板１８の全面に、ホウ素（Ｂ）をイオン注入してＰ型深ウエル層１６を形成する。イオン注入は、例えば注入エネルギー５００ｋｅＶ，ドーズ量５×１０12／ｃｍ2 の条件で行う。
【０１２３】
〔Ｐ型ウエル層１２およびＰ型不純物層（空乏層形成層）２０を形成する工程〕次に、図１２（Ｄ）に示すように、、ＳｉＯ2 膜３４’を形成する。そして、Ｎ型シリコン基板１８の全面に、注入エネルギー１００ｋｅＶ，ドーズ量１×１０12／ｃｍ2 、の条件によりホウ素（Ｂ）をイオン注入してＰ型不純物層（空乏層形成層）２０を形成する。
次に、Ｎ型シリコン基板１８のＰ型不純物層（空乏層形成層）２０となる領域をレジストＲ１で被覆し、ホウ素（Ｂ）をイオン注入してＰ型ウエル層１２を形成する。イオン注入は、例えば注入エネルギー３００ｋｅＶ，ドーズ量１×１０13／ｃｍ2 、１００ｋｅＶ，５×１０12／ｃｍ2 、６０ｋｅＶ，２．５×１０12／ｃｍ2 の条件で３回連続して行う。
【０１２４】
次いで、本実施形態の製造方法は、図８に示す第３実施形態の製造工程において、図８（Ｅ）から図８（Ｆ）まで、同様の工程により製造され、図１１に示した基本セルを作製する。
【０１２５】
本実施形態においては、Ｎ型不純物層（逆空乏層形成層）１７とＰ型不純物層（空乏層形成層）２０とを両方とも設けているが、Ｐ型不純物層（空乏層形成層）２０を設けないで、第３実施形態の記載と同様に、受光領域１４の下側に接して、前記受光領域（光電変換領域）１４よりも不純物濃度が低く設定されるＮ型不純物層（逆空乏層形成層）１７のみを設ける構造とすることも可能であり、第３実施形態の記載と同様の効果を奏することができるとともに、製造プロセスの簡略化を図ることができる。
【０１２６】
さらに、Ｎ型半導体基板１８にＰ型深ウエル層１６を形成しないこともでき、これにより、より一層、製造プロセスの簡略化を図ることができる。
【０１２７】
本実施形態においては、Ｎ型半導体基板１８にＰ型ウエル層１２を形成する工程と、このＰ型ウエル層１２にＰ型半導体基板１１と等しい不純物濃度を有してなるＰ型の不純物層（空乏層形成層）２０を形成する工程と、Ｐ型不純物層（空乏層形成層）２０の輪郭から距離Ｗだけ外側に位置する輪郭を有する受光領域（光電変換領域）１４を形成する工程とを有し、Ｐ型ウエル層１２を形成する工程とＰ型の不純物層（空乏層形成層）２０を形成する工程とを同時におこない、前記Ｐ型ウエル層１２よりも不純物濃度が低く設定されるか、または、前記Ｐ型の不純物層（空乏層形成層）２０よりも不純物濃度が高く設定されるＰ型深ウエル層１６を形成する工程を有し、Ｐ型の不純物層（空乏層形成層）２０と前記受光領域１４との間に、前記受光領域１４よりも不純物濃度が低く設定され、平面視して少なくともその一部を前記受光領域１４の内側に位置し、かつ、平面視して少なくともその一部を前記Ｐ型の不純物層（空乏層形成層）２０の外側に位置するＮ型の不純物層（逆空乏層形成層）１７を形成する工程を有することにより、図１ないし図３に示した第１実施形態、図４ないし図５に示した第２実施形態および図６ないし図８に示した第３実施形態と同様に、結合容量の低減を図り、空乏層の伸張を可能とし、耐圧特性，トランジスタ特性（作動特性）および画素間の分離特性の保持を図り、光電変換効率，出力変換効率，検出感度の向上を図るとともに、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができる。
【０１２８】
本実施形態においては、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合しＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）として製造することにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路等を有する論理回路部１０６、および、イメージセンサ部１０１を同時に形成することができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、製造コストの削減を図ることが可能である。
【０１２９】
ここで、その製造過程においては、論理回路部等のＣＭＯＳプロセスを形成する工程における既定の製造パラメータを変更する必要がないために、従来から得られていたトランジスタ特性（作動特性）を保持することができ、このため、過去の資産であるＣＭＯＳプロセスによる設計およびその特性を得ることが可能な状態として、ＳＯＣとすることができる。
さらに、本実施形態においては、Ｎ型半導体基板１８深部で光電変換された浮遊電荷を、Ｎ型半導体基板１８自体で吸収することができ、画素間クロストークの発生を低減することができる。
【０１３０】
上述したように、図１ないし図３に示した第１実施形態、図４ないし図５に示した第２実施形態および図６ないし図８に示した第３実施形態、図９ないし図１０に示した第４実施形態、図１１ないし図１２に示した第５実施形態においては、光電変換装置をＣＭＯＳセンサとされる固体撮像装置としたが、受光領域を有する受光部の出力により電圧駆動する論理回路部を有する場合に適用することが可能であり、上記のように出力変換効率を向上し、作動特性の向上を図ることができる。
【０１３１】
さらに、これ以外にも、受光領域を有する受光部と、該受光部（光電変換部）における制御、または信号処理等に使用される論理回路部を有し、半導体基板上に光電変換部と論理回路部（ＣＭＯＳ回路部）とが同一プロセスにより形成される受光素子に適用することにより、受光素子の作動特性を向上するとともに、光電変換部と論理回路部（ＣＭＯＳ回路部）とが別プロセスにより形成されるかまたは、固有の製造プロセスを用いて製造されている受光素子に比べて製造工程を削減し、プロセス的な負荷の低減を図ることができる。
【０１３２】
さらに、上記の受光素子と、これに対応する発光素子とからなるフォトカプラに適用することにより、受光素子の作動特性を向上するとともに、光電変換部と論理回路部（ＣＭＯＳ回路部）とが別プロセスにより形成されるかまたは、固有の製造プロセスを用いて製造されている受光素子からなるフォトカプラに比べて製造工程を削減し、プロセス的な負荷の低減を図ることができる。
【０１３３】
【発明の効果】
本発明に係る光電変換装置およびその製造方法によれば、以下の効果を奏する。
【０１３４】
（１）  本発明の光電変換装置は、第２導電型の受光領域（光電変換領域）の下側位置に、結合容量の低減可能に前記ウエル層よりも不純物濃度が低く設定される第１導電型の不純物層（空乏層形成層）が設けられることにより、第２導電型の受光領域（光電変換領域）と第１導電型の不純物層（空乏層形成層）との接合部分における結合容量を低減して出力変換効率の向上を図り、また、第１導電型の不純物層（空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記受光領域の内側に位置するように設けられることにより、空乏層を半導体基板側に伸張した際に、平面視して前記第２導電型の受光領域の外側方向に空乏層が伸張することを防止することができる。このため、寄生容量を低減することができ、信号電荷による電位変動を増大し、光電変換効率を向上することができる。その結果、検出感度を向上することができる。
また、第１導電型の不純物層（空乏層形成層）が、平面視して前記受光領域の内側に位置するように設けられることにより、空乏層を半導体基板深部側に伸張した際に、平面視して前記受光領域の外側方向に空乏層が伸張することを防止して、トランジスタ特性（作動特性）および素子分離特性を保持した状態で、出力変換効率、光電変換効率を向上することが可能となる。
【０１３５】
本発明は、半導体基板上に光電変換領域と論理回路部（ＣＭＯＳ回路部）とが同一プロセスにより形成され、光電変換領域で発生した電荷による電位変化を出力するアクティブ型ＸＹアドレス方式ＣＭＯＳセンサとされる固体撮像装置に適応することにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減し、プロセス的な負荷の低減を図ることができる。
【０１３６】
本発明は、受光部と、該受光部（光電変換部）における制御、または信号処理等に使用される論理回路部を有し、半導体基板上に光電変換部と論理回路部（ＣＭＯＳ回路部）とが同一プロセスにより形成される受光素子に適応することにより、受光素子の作動特性を向上するとともに、固有の製造プロセスを用いて製造されている受光素子に比べて、製造工程を削減し、プロセス的な負荷の低減を図ることができる。
本発明は、上記の受光素子と、これに対応する発光素子とからなるフォトカプラに適応することにより、受光素子の作動特性を向上するとともに、上記のように製造工程を削減し、プロセス的な負荷の低減を図ることができる。
【０１３７】
（２）  本発明は、前記第１導電型の不純物層（空乏層形成層）が、前記第２導電型の受光領域下側位置の前記ウエル層と略等しい層厚を有することにより、前記第２導電型の受光領域と第１導電型の不純物層（空乏層形成層）との接合部分において結合容量を低減して出力変換効率の向上を図るとともに、空乏層の半導体基板側への伸張を可能とし、トランジスタ特性（作動特性）を保持したまま、寄生容量を低減することができ、信号電荷による電位変動を増大し、出力変換効率を向上することができ、さらに、光電変換効率を向上することができる。その結果、検出感度の向上を図ることができる。
【０１３８】
ここで、前記第１導電型の不純物層（空乏層形成層）が、第１導電型とされる半導体基板に接続されているか、または、前記第１導電型の不純物層（空乏層形成層）の不純物濃度が、第１導電型とされる半導体基板と等しく設定されてなり、さらに、この第１導電型とされる半導体基板と一体とされてなることにより、製造工程を削減し、プロセス的な負荷の低減を図り、製造コストの削減を図ることが可能である。
【０１３９】
本発明は、前記半導体基板に、前記ウエル層と等しい不純物濃度かこれよりも不純物濃度が低く設定される第１導電型の深ウエル層が設けられ、この第１導電型の深ウエル層の不純物濃度は、第１導電型とされる半導体基板よりも高く設定され、または、該第１導電型の深ウエル層と接する前記第１導電型の不純物層（空乏層形成層）よりも高く設定されることにより、第１導電型の深ウエル層と第１導電型の不純物層（空乏層形成層）との接合部分において結合容量を低減して出力変換効率の向上を図ることが可能となる。すなわち、第１導電型の深ウエル層が設けられることにより、半導体基板深部で発生した浮遊電荷が隣接する他の画素に漏れ込むクロストークを防止することができる。
【０１４０】
（３）  本発明は、半導体基板に設けた第１導電型のウエル層と、このウエル層に設けた第２導電型の受光領域（光電変換領域）とを有し、前記第２導電型の受光領域の下側位置には、第２導電型の不純物層（逆空乏層形成層）が平面視して少なくともその一部を前記受光領域の内側に位置するように設けられることにより、前記受光領域と第２導電型の不純物層（逆空乏層形成層）との接合部分において結合容量を低減して出力変換効率の向上を図るとともに、空乏層の半導体基板深部側への伸張を可能とし、結合容量を低減して光電変換効率の向上を図ることができる。
また、第２導電型の不純物層（逆空乏層形成層）が、平面視して前記第２導電型の受光領域（光電変換領域）の内側に位置するように設けられることにより、空乏層を半導体基板深部側に伸張した際に、平面視して前記第２導電型の受光領域の外側方向に空乏層が伸張することを防止して、トランジスタ特性（作動特性）および素子分離特性を保持した状態で、光電変換効率を向上することができる。
【０１４１】
この第２導電型の不純物層（逆空乏層形成層）が前記第１導電型の不純物層（空乏層形成層）と前記第２導電型の受光領域との間に位置して、前記第２導電型の不純物層（逆空乏層形成層）と前記第１導電型の不純物層（空乏層形成層）との厚みの合計が、前記第２導電型の受光領域下側位置の前記ウエル層と略等しい層厚を有することにより、第２導電型の不純物層（逆空乏層形成層）と第１導電型の不純物層（空乏層形成層）との接合部分において結合容量を低減して出力変換効率の向上を図ることが可能となるができ、さらに、この第２導電型の不純物層（逆空乏層形成層）が平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置して、かつ、この第１導電型の不純物層（空乏層形成層）が平面視して少なくともその一部を第２導電型の不純物層（逆空乏層形成層）の内側に位置して設けられることにより、各接合部分において、空乏層を半導体基板側に伸張した際に、平面視して前記第２導電型の受光領域の外側方向に空乏層が伸張することを防止し、耐圧特性の保持によるトランジスタ特性（作動特性）と画素間の分離特性との保持を図りつつ、光電変換効率の向上を図ることができる。
【０１４２】
（４）  本発明は、前記第２導電型の受光領域と接する前記第１導電型の不純物層（空乏層形成層）が複数層とされるか、傾斜した不純濃度を持つものとされ、これらの各層の不純物濃度または傾斜した不純物濃度が、前記半導体基板側から前記第２導電型の受光領域側に向かって低減するよう設定されることにより、この接合部分および、半導体基板または第１導電型の深ウエル層との他の接合部分において結合容量を低減して出力変換効率の向上を図ることが可能となる。すなわち、第１導電型の深ウエル層が設けられることにより、半導体基板深部で発生した浮遊電荷が隣接する他の画素に漏れ込むクロストークを防止することができる。
【０１４３】
また、前記第２導電型の不純物層（逆空乏層形成層）と接する前記第１導電型の不純物層（空乏層形成層）が複数層とされるか、傾斜した不純濃度を持つものとされ、これらの各層の不純物濃度または傾斜した不純物濃度が、前記半導体基板側から前記第２導電型の不純物層（逆空乏層形成層）側に向かって低減するよう設定されることにより、この接合部分および、半導体基板または第１導電型の深ウエル層との他の接合部分において結合容量を低減して光電変換効率の向上を図ることが可能である。
【０１４４】
さらに、前記第２導電型の受光領域と接する前記第２導電型の不純物層（逆空乏層形成層）が複数層とされるか、傾斜した不純濃度を持つものされ、これらの各層の不純物濃度または傾斜した不純物濃度が、前記第２導電型の受光領域側から前記半導体基板側に向かって低減するよう設定されることにより、この接合部分および第１導電型の不純物層（空乏層形成層）との他の接合部分において結合容量を低減して出力変換効率の向上を図ることが可能である。これらにより、耐圧特性の保持を図るとともに、さらに光電変換効率の向上を図ることができる。
【０１４５】
（５）  本発明は、前記半導体基板が第１導電型とされるか、第１導電型の深ウエル層の存在により第２導電型とされる技術を選択でき、前記半導体基板が第２導電型とされ多場合には、この第２伝導型半導体基板の深部において光電変換された電荷が隣接する画素に電荷が流入することを防止してクロストーク発生の低減を図ることができる。
【０１４６】
本発明は、前記第２導電型の受光領域（光電変換領域）の不純物濃度が、他の第１導電型拡散層の不純物濃度よりも低く設定されることにより、さらに、寄生容量を低減することができる。
同時に、例えば制御ゲートのドレインとされるリセットドレイン領域である他の第２導電型拡散層の不純物濃度よりも低く設定することで、フローティングディフュージョンとなっている第２導電型の受光領域（光電変換領域）が、他の第２導電型拡散層とは異なり、この第２導電型の受光領域（光電変換領域）を形成する際に発生する欠陥に起因するリークによる一般に白欠陥と呼ばれる画像欠陥を低減することが可能である。このため、作動特性の向上を図ることが可能である。
【０１４７】
本発明は、前記第２導電型の受光領域（光電変換領域）の出力により電圧駆動する論理回路部を有する場合に、上記により出力変換効率を向上し、作動特性の向上を図ることができる。
本発明が、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合し、ＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）として製造されることにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、製造コストの削減を図ることが可能である。
【０１４８】
（６）  本発明は、半導体基板に設けた第１導電型のウエル層と、このウエル層に設けた第２導電型の受光領域（光電変換領域）とを有し、前記受光領域の下側位置には、結合容量の低減可能に前記ウエル層よりも不純物濃度が低く設定される第１導電型の不純物層（空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記受光領域の内側に位置するように設けられる光電変換装置の製造方法であって、半導体基板に第１導電型のウエル層を形成する工程と、このウエル層に第２導電型の受光領域（光電変換領域）を形成する工程と、第１導電型の不純物層（空乏層形成層）を形成する工程とを有する手段を採用するか、または、半導体基板に設けた第１導電型のウエル層と、このウエル層に設けた第２導電型の受光領域（光電変換領域）とを有し、前記受光領域の下側位置には、結合容量の低減可能に前記受光領域よりも不純物濃度が低く設定される第２導電型の不純物層（逆空乏層形成層）が、空乏層伸張可能に平面視して少なくともその一部を前記受光領域の内側に位置するように設けられる光電変換装置の製造方法であって、半導体基板に第１導電型のウエル層を形成する工程と、このウエル層に第２導電型の受光領域（光電変換領域）を形成する工程と、第２導電型の不純物層（逆空乏層形成層）を形成する工程とを有する手段を採用することにより、結合容量の低減を図り、空乏層の伸張を可能とし、耐圧特性，トランジスタ特性（作動特性）および画素間の分離特性の保持を図り、出力変換効率の向上を図り、光電変換効率の向上を図り、検出感度の向上を図るとともに、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができる。
【０１４９】
（７）  本発明は、第１導電型とされる半導体基板よりも不純物濃度が高く設定されるか、または、前記ウエル層よりも不純物濃度が低く設定されるか、または、前記第１導電型の不純物層（空乏層形成層）よりも不純物濃度が高く設定される第１導電型の深ウエル層を形成する工程を有することにより、半導体基板を第１導電型か第２導電型を選択することが可能になるとともに、クロストーク発生の防止と、さらなる結合容量の低減と耐圧特性の保持とを図る光電変換装置の製造方法を提供することができる。
【０１５０】
本発明は、前記第１導電型の不純物層（空乏層形成層）と前記第２導電型の受光領域との間に、前記第２導電型の受光領域よりも不純物濃度が低く設定され、平面視して少なくともその一部を前記第２導電型の受光領域の内側に位置し、かつ、平面視して少なくともその一部を前記第１導電型の不純物層（空乏層形成層）の外側に位置する第２導電型の不純物層（逆空乏層形成層）を形成する工程を有することにより、結合容量の低減を図り、画素間の分離特性の向上を図り、空乏層の伸張を可能とし、作動特性の向上を図る光電変換装置の製造方法を提供することができる。
【０１５１】
本発明は、他の第２導電型拡散層の不純物濃度よりも低く設定される不純物濃度の前記第２導電型の受光領域を形成する工程を有することにより、さらに、寄生容量を低減することができる光電変換装置の製造方法を提供することが可能である。
同時に、例えば制御ゲートのドレインとされるリセットドレイン領域である他の第２導電型拡散層の不純物濃度よりも低く設定することで、フローティングディフュージョンとなっている第２導電型の受光領域（光電変換領域）が、他の第２導電型拡散層とは異なり、この第２導電型の受光領域（光電変換領域）を形成する際に発生する欠陥に起因するリークによる一般に白欠陥と呼ばれる画像欠陥を低減することが可能である。
【０１５２】
本発明が、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などの各種ハードウェア（Ｈ／Ｗインテグレーション）と画像圧縮伸長、音声処理、通信機能などの各種ソフトウェア（Ｓ／Ｗインテグレーション）をひとつのチップ上に融合し、ＬＳＩ単体が所望とされるシステム／要素機能動作を含んだ半導体であるＳＯＣ（システムオンチップ；System on Chip）として製造することにより、ＣＭＯＳ回路製造プロセスをそのまま適用することが難しい固有のプロセスを用いているＣＣＤセンサに比べて、プロセッサ、ＤＲＡＭ等の半導体メモリ、論理回路等で多用されている標準パラメータによるＣＭＯＳプロセスにより、ＣＰＵ、メモリ、標準／専用マクロ、アナログ回路、イメージセンサ部などを同時に形成してしまうことができ、製造工程を削減しプロセス的な負荷の低減を図ることができ、製造コストの削減を図ることが可能である。
【図面の簡単な説明】
【図１】  本発明に係る光電変換装置の第１実施形態を示す模式側断面図である。
【図２】  図１における光電変換装置を示す模式平面図である。
【図３】  本発明に係る光電変換装置の製造方法の第１実施形態を示す工程図である。
【図４】  本発明に係る光電変換装置の第２実施形態を示す模式側断面図である。
【図５】  本発明に係る光電変換装置の製造方法の第２実施形態を示す工程図である。
【図６】  本発明に係る光電変換装置の第３実施形態を示す模式側断面図である。
【図７】  図６における光電変換装置を示す模式平面図である。
【図８】  本発明に係る光電変換装置の製造方法の第３実施形態を示す工程図である。
【図９】  本発明に係る光電変換装置の第４実施形態を示す模式側断面図である。
【図１０】  本発明に係る光電変換装置の製造方法の第４実施形態を示す工程図である。
【図１１】  本発明に係る光電変換装置の第５実施形態を示す模式側断面図である。
【図１２】  本発明に係る光電変換装置の製造方法の第５実施形態を示す工程図である。
【図１３】  光電変換装置の一例を示す模式平面図である。
【図１４】  従来の光電変換装置を示す模式即断面図（ａ）および、その作動状態を示すための電位状態を示す図（ｂ）（ｃ）である。
【符号の説明】
１０…基本セル（ＣＭＯＳセンサ）、１１…Ｐ型半導体基板（第１導電型の半導体基板）、１２…Ｐ型ウエル層（第１導電型のウエル層）、１４…第２導電型の受光領域（光電変換領域）、１３…素子分離領域、１５…リセットドレイン領域、１６…Ｐ型深ウエル層（第１導電型の深ウエル層）、１７…Ｎ型不純物層（逆空乏層形成層；第２導電型の不純物層）、１８…Ｎ型半導体基板（第２導電型の半導体基板）、２０…Ｐ型不純物層（空乏層形成層；第１導電型の不純物層）、２１…制御用ＭＯＳＦＥＴ、２２…ソースフォロワアンプのＭＯＳＦＥＴ、２３…水平選択スイッチのＭＯＳＦＥＴ、２４…ソースフォロワアンプの負荷ＭＯＳＦＥＴ、２５…暗出力転送ＭＯＳＦＥＴ、２６…明出力転送ＭＯＳＦＥＴ、２７…暗出力蓄積容量、２８…明出力容量、１００…ＣＭＯＳセンサ、１０１…イメージセンサ部１０１、１０２…タイミング発生部、１０３…垂直走査部、１０４…水平走査部、１０５…アナログ信号処理部、１０６…論理回路部、１０７…デジタル信号処理部、１０８…インタフェイス部、１０９…Ａ／Ｄ変換部
【図１】
0003886297.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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