(57)【特許請求の範囲】
【請求項１】
半導体基板内に第１導電型ウェルと第２導電型ウェルとを各々形成する段階と、
前記第１導電型ウェル内に第１不純物領域を形成する段階と、
前記第２導電型ウェル内に第２不純物領域を形成する段階と、
前記半導体基板上に絶縁層を形成する段階と、
コンタクトホール形成用マスクを使用して第２不純物領域の一部が露出される時まで前記絶縁層をエッチングして第１コンタクトホールを形成する段階と、
前記第１コンタクトホールに金属物質を充填して半導体基板と電気的に接続されるプラグを形成する段階と、
前記プラグを含んで前記第１絶縁層上に第２絶縁層を形成する段階と、
コンタクトホール形成用マスクを使用して前記プラグと第１不純物領域の一部が各々露出される時まで前記第２絶縁層をエッチングして第２コンタクトホールを形成し、前記第２不純物領域に形成する第１コンタクトホールのサイズより前記第１不純物領域に形成する第２コンタクトホールのサイズを相対的にさらに広く形成する段階とを含み、
前記第１導電型ウェルは、ｎ型ウェルであり、前記第２導電型ウェルは、ｐ型ウェルである
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板内に第１導電型ウェルと第２導電型ウェルとを各々形成する段階と、
前記第１導電型ウェル内に第１不純物領域を形成する段階と、
前記第２導電型ウェル内に第２不純物領域を形成する段階と、
前記半導体基板上に絶縁層を形成する段階と、
コンタクトホール形成用マスクを使用して第１不純物領域の一部が露出される時まで前記絶縁層をエッチングして第１コンタクトホールを形成する段階と、
前記第１コンタクトホールに金属物質を充填して半導体基板と電気的に接続されるプラグとを形成する段階と、
前記プラグを含んで前記第１絶縁層上に第２絶縁層を形成する段階と、
コンタクトホール形成用マスクを使用して前記プラグと第２不純物領域の一部が各々露出される時まで前記第２絶縁層をエッチングして第２コンタクトホールを形成し、前記第２不純物領域に形成する第２コンタクトホールのサイズより前記第１不純物領域の第１コンタクトホールのサイズを相対的にさらに広く形成する段階とを含み、
前記第１導電型ウェルは、ｎ型ウェルであり、前記第２導電型ウェルは、ｐ型ウェルである
ことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板と、
前記半導体基板内に形成された第１導電型ウェルと、
前記半導体基板内に形成された第２導電型ウェルと、
前記第１導電型ウェル内に形成された第１不純物領域と、
前記第２導電型ウェル内に形成された第２不純物領域と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜を突き抜いて前記第２不純物領域と電気的に連結されたプラグと、
前記プラグと前記第１絶縁膜上に形成された第２絶縁膜と、
前記第２絶縁膜を突き抜いて前記第１不純物領域とプラグに各々電気的に連結されたコンタクト電極とを含み、
前記第１不純物領域に形成されたコンタクトホールが前記第２不純物領域に形成されたコンタクトホールより相対的に広いサイズを有し、
前記第１導電型ウェルは、ｎ型ウェルであり、前記第２導電型ウェルは、ｐ型ウェルである
ことを特徴とする半導体装置。
【請求項４】
前記第１不純物領域は、ｐ型であり、第２不純物領域は、ｎ型であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１不純物領域にドーピングされる不純物はホウ素であり、前記第２不純物領域にドーピングされる不純物は砒素と燐との中いずれか一つであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第１不純物領域は前記第２不純物領域より１０％以上で広いサイズを有することを特徴とする請求項３に記載の半導体装置の製造方法。
以上
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものであり、より詳しくは、半導体装置のコンタクト電極の製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ素子が高集積化されることにより、性能向上及びチップサイズを縮めるためにビットライン(bit line)が金属で形成されている。金属で形成されたビットラインは従来のポリシリコン(polysilicon)とタングステンシリサイド（ＷＳｉｘ）で積層されたビットラインより低い面抵抗(sheet resistance)を有する。
【０００３】
従って、金属でビットラインを形成する場合、同一な面抵抗を有しながらも既存のビットラインよりさらに微細に具現できる。
そして、ｎ型不純物領域に形成されたコンタクト抵抗も既存のビットラインを使用する場合より低く調節でき、ｐ型不純物領域にもコンタクト(contact)が形成できるという長所がある。
【０００４】
図１は、従来の半導体装置を示す断面図であり、図２及び図３は、各不純物領域のコンタクトサイズによるコンタクト抵抗の分布を示す図面である（anneal ７５０℃ １００ｍｉｎ）。
先ず、図１を参照すると、半導体装置のコンタクト電極は、ウェル形成用マスクを使用して半導体基板１０内にｎ型ウェル１１とｐ型ウェル１２が各々形成される。
【０００５】
その後、不純物領域形成用マスクを使用してｎ型ウェル１１内にｐ＋型不純物領域１３が形成され、不純物領域形成用マスクを使用してｐ型ウェル１２内にｎ＋不純物領域１４が形成される。
ｐ＋不純物領域１３が注入される不純物はホウ素Ｂであり、ｎ＋不純物領域１４に注入される不純物は砒素Ａｓと燐Ｐとの中いずれか一つである。
【０００６】
半導体基板１０上に絶縁膜で酸化膜１６が形成される。コンタクトホール形成用マスクを使用してｎ＋不純物領域１３とｐ＋不純物領域１４の一部が各々露出される時まで酸化膜１６をエッチングすることによりコンタクトホール１７が形成される。この際、ｎ＋不純物領域１３とｐ＋不純物領域１４に形成されたコンタクトホール１７は各々Ｗで同一のサイズを有する。
【０００７】
その後には、コンタクトホール１７が金属物質で充填して金属配線１８が形成される。
ここで、金属配線を形成するための方法には、一番目方法でコンタクトホール１７の両側壁及び下部面と酸化膜１６上にＴｉ膜（図示せず）を形成した後、後続熱処理によりチタンが半導体基板１０のシリコンＳｉと反応してＴｉＳｉｘ層即ち、オーミック層が形成される。そして、半導体基板１０と反応せずコンタクトホール１７の両側壁と酸化膜１６上のＴｉ層を除去してからコンタクトホール１７にＴｉＮ又はＴｉＮ／Ｗを充填して金属配線を形成する方法がある。
【０００８】
二番目は、コンタクトホール１７の両側壁及び下部面と酸化膜１６上にＴｉ膜とＴｉＮ膜とを順次に蒸着した後、熱処理することによりオーミック層が形成される。 その後コンタクトホール１７にＷを充填して金属配線を形成する方法がある。
三番目はコンタクトホール１７の両側壁及び下部面と酸化膜１６上にＴｉ膜とＴｉＮ膜を順次に蒸着した後、すぐタングステンを蒸着して金属配線を形成する。それから、後続熱処理工程で半導体基板１０のＳｉ膜とＴｉ膜が反応してオーミック層が形成される方法等がある。
【０００９】
金属配線１８は、前述した方法等の中いずれか一つの方法により形成される。
前述したように、ＴｉＳｉｘ層がオーミック層(ohmic layer)として使用される場合、後続工程で加えられる熱処理によりｐ＋不純物領域１３にドーピングされているホウ素ＢイオンとＴｉＳｉｘ層との反応によりＴｉＢ層が形成される。
【００１０】
ＴｉＢ層は非導体なのでコンタクト抵抗が増加される。そして、ｐ＋不純物領域１３にドーピングされたホウ素イオンが反応により抜け出てドーピング濃度が低くなることにより抵抗が増加し、オーミック層として使用されるＴｉＳｉｘ層が表面エネルギーを減らすため凝集(agglomeration)されて、コンタクトホール底(bottom)の有効接触面積が縮小されて、抵抗が増加される問題が起こる。ｎ＋不純物領域にドーピングされるＡｓ又はＰは、ＴｉＳｉｘ層のＴｉと反応しない。
【００１１】
図２及び図３を参照すると、コンタクトサイズをＡとする時、例えば、コンタクトサイズが０．２６μｍである場合に、ｎ＋不純物領域のコンタクト抵抗は約２００−３００Ω／ＣＮＴの値を示し、ｐ＋不純物領域のコンタクト抵抗は約７００−８００Ω／ＣＮＴ程度を示す。
しかし、もしコンタクトサイズが直径Ａ／２で縮小して直径が約０．１５μｍでは図２及び図３に示されたように、ｐ＋不純物領域１３でのコンタクト抵抗の増加が、ｎ＋不純物領域１４でのコンタクト抵抗の増加に比較し、コンタクト抵抗が低くてもｐ＋不純物領域１３でのコンタクト抵抗は急激増加する。
【００１２】
このような現象を抑制させる技術がないと、素子設計でｐ＋不純物領域でのコンタクト抵抗の目標値(target)を５０００Ω／ＣＮＴ以上に設定しない限り、チップサイズ(chip size)を増加させるほかはなかった。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、チップサイズを増加せずに、ｐ型の不純物領域に形成されたコンタクトの抵抗を減少させ得る半導体装置及びその製造方法を提供することである。
【００１４】
【課題を解決するための手段】
前述した目的を達成するための本発明によると、半導体装置の製造方法は、半導体基板内に第１導電型ウェルと第２導電型ウェルとを各々形成する段階と、第１導電型ウェル内に第１不純物領域を形成する段階と、第２導電型ウェル内に第２不純物領域を形成する段階と、半導体基板上に絶縁層を形成する段階と、コンタクトホール形成用マスクを使用して第１不純物領域と第２不純物領域の一部が各々露出される時まで絶縁層をエッチングしてコンタクトホールを形成し、第１不純物領域に形成するコンタクトホールのサイズを第２不純物領域に形成するコンタクトホールのサイズより相対的に広く形成する段階とを含む。
【００１５】
前述した目的を達成するための本発明によると、半導体装置は、半導体基板と、半導体基板内に形成された第１導電型ウェルと、第１導電型ウェルと隣接して半導体基板内に形成された第２導電型ウェルと、第１導電型ウェル内に形成された第１不純物領域と、第２導電型ウェル内に形成された第２不純物領域と、半導体基板上に形成された絶縁膜と、絶縁膜を突き抜いて第１不純物領域と第２不純物領域に各々電気的に連結されたコンタクト電極とを含み、第１不純物領域に形成されたコンタクトホールが第２不純物領域に形成されたコンタクトホールより相対的に広いサイズを有する。
【００１６】
前述した目的を達成するための本発明によると、半導体装置の製造方法は、半導体基板内に第１導電型ウェルと第２導電型ウェルとを各々形成する段階と、第１導電型ウェル内に第１不純物領域を形成する段階と、第２導電型ウェル内に第２不純物領域を形成する段階と、半導体基板上に絶縁層を形成する段階と、コンタクトホール形成用マスクを使用して第２不純物領域の一部が露出される時まで絶縁層をエッチングして第１コンタクトホールを形成する段階と、第１コンタクトホールに金属物質を充填して半導体基板と電気的に接続されるプラグを形成する段階と、プラグを含んで第１絶縁層上に第２絶縁層を形成する段階と、コンタクトホール形成用マスクを使用してプラグと第１不純物領域の一部が各々露出される時まで第２絶縁層をエッチングして第２コンタクトホールを形成し、第２不純物領域に形成する第１コンタクトホールのサイズより第１不純物領域に形成する第２コンタクトホールのサイズを相対的にさらに広く形成する段階とを含む。
【００１７】
前述した目的を達成するための本発明によると、半導体装置の製造方法は、半導体基板内に第１導電型ウェルと第２導電型ウェルとを各々形成する段階と、第１導電型ウェル内に第１不純物領域を形成する段階と、第２導電型ウェル内に第２不純物領域を形成する段階と、半導体基板上に絶縁層を形成する段階と、コンタクトホール形成用マスクを使用して第１不純物領域の一部が露出される時まで絶縁層をエッチングして第１コンタクトホールを形成する段階と、第１コンタクトホールに金属物質を充填して半導体基板と電気的に接続されるプラグを形成する段階と、プラグを含んで第１絶縁層上に第２絶縁層を形成する段階と、コンタクトホール形成用マスクを使用してプラグと第２不純物領域との一部が各々露出される時まで第２絶縁層をエッチングして第２コンタクトホールを形成し、第２不純物領域に形成する第２コンタクトホールのサイズより第１不純物領域の第２コンタクトホールのサイズを相対的にさらに広く形成する段階とを含む。
【００１８】
前述した目的を達成するための本発明によると、半導体装置は、半導体基板と、半導体基板内に形成された第１導電型ウェルと、半導体基板内に形成された第２導電型ウェルと、第１導電型ウェル内に形成された第１不純物領域と、第２導電型ウェル内に形成された第２不純物領域と、半導体基板上に形成された第１絶縁膜と、第１絶縁膜を突き抜いて第２不純物領域と電気的に連結されたプラグと、プラグと第１絶縁膜上に形成された第２絶縁膜と、第２絶縁膜を突き抜いて第１不純物領域とプラグに各々電気的に連結されたコンタクト電極とを含み、第１不純物領域に形成されたコンタクトホールが第２不純物領域に形成されたコンタクトホールより相対的に広いサイズを有する。
【００１９】
図５及び図１０を参照すると、本発明の実施形態による新たな半導体装置及びその製造方法は、コンタクトホール形成用マスクを使用して第１不純物領域と第２不純物領域との一部が各々露出される時まで絶縁層をエッチングすることによりコンタクトホールが形成される。この際、第１不純物領域に形成されるコンタクトホールのサイズは第２不純物領域に形成されるコンタクトホールのサイズより相対的に広く形成される。このような半導体装置及びその製造方法によりｎ型の不純物領域に形成するコンタクトホールのサイズを縮め、ここで生じたマージンの分、ｐ型の不純物領域に形成されるコンタクトホールを広く形成することにより、チップサイズの増加せずにｐ＋不純物領域に形成されるコンタクト抵抗を減少させ得る。
【００２０】
【発明の実施の形態】
（第１実施形態）
以下、図４乃至図６を参照して本発明の第１実施形態を詳細に説明する。
図４乃至図６は、本発明の実施形態による半導体装置及びその製造方法を工程流れの順に示す図である。
図４を参照すると、本発明の半導体装置及びその製造方法は、先ずウェル形成用マスクを使用して半導体基板１００内にｎ型ウェル１０１とｐ型ウェル１０２が各々形成される。
【００２１】
不純物領域形成用マスクを使用してｎ型ウェル１０１内にｐ＋不純物領域１０３が形成され、不純物領域形成用マスクを使用してｐ型ウェル１０２内にｎ＋不純物領域１０４が形成される。
ｐ＋不純物領域１０３に注入される不純物はホウ素Ｂであり、ｎ＋不純物領域１０４に注入される不純物は砒素Ａｓと燐Ｐとの中いずれか一つである。
【００２２】
その後、図５において、半導体基板１００上に絶縁膜で酸化膜１０６が形成される。コンタクトホール形成用マスク１０８を使用してｎ＋不純物領域１０３とｐ＋不純物領域１０４との一部が各々露出される時まで酸化膜１０６をエッチングすることによりコンタクトホール１０９が形成される。
この際、ｐ＋不純物領域１０３のコンタクトホール形成のためのマスク１０８間の幅Ｗ１はｎ＋不純物領域１０４のコンタクトホール形成のためのマスク１０８間の幅Ｗ２より相対的に広い。 （Ｗ１＞Ｗ２）
【００２３】
コンタクトホール１０９の形態は円形、楕円形、そしてその他形態の中いずれか一つの形態で形成される。
最後に、コンタクトホール１０９に金属物質を充填して図６に示されたように、半導体基板１００と電気的に接続される金属配線１１０が形成される。金属物質はタングステンＷとＴｉＮ膜の中いずれか一つである。
【００２４】
ここで、金属配線１１０を形成するための方法には、一番目方法でコンタクトホール１０９の両側壁及び下部面と酸化膜１０６上にＴｉ膜（図示せず）を形成した後、後続熱処理によりチタンが半導体基板１００のシリコンＳｉと反応してＴｉＳｉｘ層即ち、オーミック層が形成される。そして、半導体基板１００と反応しないコンタクトホール１０９の両側壁と酸化膜１０６上のＴｉ層を除去してからコンタクトホール１０９にＴｉＮ又はＴｉＮ／Ｗを充填して金属配線を形成する方法がある。
【００２５】
二番目は、コンタクトホール１０９の両側壁及び下部面と酸化膜１０６上にＴｉ膜とＴｉＮ膜とを順次に蒸着した後、熱処理することによりオーミック層が形成される。その後、コンタクトホール１０９にＷを充填して金属配線を形成する方法がある。
三番目は、コンタクトホール１０９の両側壁及び下部面と酸化膜１０６上にＴｉ膜とＴｉＮ膜とを順次に蒸着した後、すぐタングステンを蒸着して金属配線を形成する。それから、後続熱処理工程で半導体基板１００のＳｉとＴｉ膜が反応してオーミック層が形成される方法等がある。
【００２６】
金属配線１１０は、前述した方法の中いずれか一つの方法により形成される。ＴｉＳｉｘがオーミック層として使用される時、後続工程で加えられる熱処理時ＴｉＳｉｘ層の凝集作用により、コンタクトホールのサイズが縮小してコンタクトホール底の有効接触面積を縮小することにより、従来にはｎ＋不純物領域に形成されるコンタクト抵抗の増加は緩慢な値を示すが、ｐ＋不純物領域に形成されるコンタクト抵抗は急激に増加される。
【００２７】
従って、前述したような接触面積の縮小によるコンタクト抵抗の増加を防止するために、本発明ではマスクのパターン幅が異なるようにすることにより、ｐ＋不純物領域１０３に形成されたコンタクトホール１０９のサイズＷ１’をｎ＋不純物領域１０４に形成されたコンタクトホール１０９のサイズＷ２’より相対的に広く形成できる。（Ｗ１’＞Ｗ２’）
【００２８】
例えば、ｐ＋不純物領域に色々サイズのコンタクトホールが形成され、ｎ＋不純物領域にも色々サイズのコンタクトホールが形成される場合、或いは一つの不純物領域にのみ色々サイズのコンタクトホールが形成される場合、ｐ＋不純物領域に形成されるコンタクトホールの中最小のはｎ＋不純物領域に形成されるコンタクトホールの中最小のより広く形成される。
【００２９】
ここで起こるチップサイズの増加分はｎ＋不純物領域１０４のコンタクトホールのサイズを縮めることにより相殺させ得る。
ｎ＋不純物領域１０４に形成されるコンタクトホール１０９のサイズは約１０％以上縮められる。例えば、従来のｐ＋不純物領域１０３とｎ＋不純物領域１０４に形成されるコンタクトホールのサイズが約２００ｎｍである時、本発明の実施形態により形成されたｎ＋不純物領域１０４のコンタクトホールを約１７０ｎｍに縮める時、ｐ＋不純物領域１０３のコンタクトホールは約２３０ｎｍまで延ばせる。
【００３０】
ｐ＋不純物領域１０３のコンタクトホール１０９のサイズはｎ＋不純物領域１０４のコンタクトホール１０９のサイズより１０％以上で広いサイズを有する。
図６を参照すると、ｐ＋不純物領域１０３と隣接して形成されたコンタクトホールＷ１’はｎ＋不純物領域１０４に隣接して形成されたコンタクトホールＷ２’より相対的に広いサイズを有する。
従って、半導体装置のチップサイズの増加せずにｐ＋不純物領域のコンタクト抵抗を減少させ得る半導体装置の製造が可能である。
【００３１】
（第２実施形態）
図７乃至図１０は本発明の第２実施形態による半導体装置及びその製造方法を工程順に示す断面図である。
図７を参照すると、本発明の半導体装置及びその製造方法は、先ずウェル形成用マスクを使用して半導体基板２００内にｎ型ウェル２０１とｐ型ウェル２０２が各々形成される。
【００３２】
不純物領域形成用マスクを使用してｎ型ウェル２０１内にｐ＋不純物領域２０３が形成され、ｐ型ウェル２０２内にｎ＋不純物領域２０４が形成される。
ｐ＋不純物領域２０３に注入される不純物はホウ素Ｂであり、ｎ＋不純物領域２０４に注入される不純物は砒素Ａｓと燐Ｐとの中いずれか一つである。
その後、半導体基板２００上に絶縁膜の第１酸化膜２０６が形成される。コンタクトホール形成用マスク２０８を使用してｎ＋不純物領域２０４の一部が露出される時まで第１酸化膜２０６をエッチングすることにより図８に示されたように、第１コンタクトホール２０７が形成される。
【００３３】
図９を参照すると、第１コンタクトホール２０７に金属物質を充填すると、半導体基板２００と電気的に接続されるプラグ２０９が形成される。金属物質はタングステンＷとＴｉＮ膜との中いずれか一つである。
プラグ２０９を含んで第１酸化膜２０６上に絶縁膜として平坦な上部の表面を有する第２酸化膜２１０が形成される。コンタクトホール形成用マスク２１２を使用してプラグ２０９とｐ＋不純物領域２０３との一部が露出される時まで第２酸化膜２１０をエッチングすることにより第２コンタクトホール２１３が形成される。
【００３４】
この際、ｐ＋不純物領域１０３のコンタクトホール形成のためのマスク２０８間の幅Ｗ１は、第１コンタクトホール形成のためのマスク２０８間の幅Ｗ２より相対的に広い。
従って、ｎ＋不純物領域２０４に形成される第１コンタクトホール２０７のサイズＷ２’よりｐ＋不純物領域２０３の第２コンタクトホール２１３のサイズＷ１’が相対的にさらに広く形成される。（Ｗ１’＞Ｗ２’）
【００３５】
一方、ｐ＋不純物領域２０３に第１コンタクトホール２０７’が形成されてプラグ２０８’が形成され、プラグ２０８’とｎ＋不純物領域２０４に第２コンタクトホール２１１’が形成されることも可能である。（図示せず）
即ち、ｐ＋不純物領域２０３の第１コンタクトホール２０７’のサイズＷ１’やはりｎ＋不純物領域２０４のコンタクトホール２１３’のサイズＷ２’より相対的にさらに広く形成される。（Ｗ１’＞Ｗ２’）
【００３６】
ｎ＋不純物領域２０４のコンタクトホールのサイズは、第１実施形態で述べたように、１０％以上で縮められ、そのマージンの分ｐ＋不純物領域２０３のコンタクトホールのサイズを延ばせる。
最後に、第２コンタクトホール２１１’に金属物質を充填して図１０のように、コンタクト電極２１２が形成される。金属物質はプラグ２０９の形成物質と同一の物質である。
図１０を参照すると、ｐ＋不純物領域２０３に形成されたコンタクトホールＷ１’がｎ＋不純物領域２０４に形成されたコンタクトホールＷ２’より相対的に広いサイズを有する。
【００３７】
【発明の効果】
本発明は、ｎ型の不純物領域に形成するコンタクトホールのサイズを縮め、ここで起こるマージン程ｐ型の不純物領域に形成されるコンタクトホールを広く形成することにより、チップサイズの増加なしでｐ＋不純物領域に形成されるコンタクト抵抗を減少させ得る効果がある。
【図面の簡単な説明】
【図１】   従来の半導体装置及びその製造方法によるコンタクト電極を示す断面図である。
【図２】   従来の各不純物領域のコンタクトホールのサイズによるコンタクト抵抗の分布を示す図面である。
【図３】   従来の各不純物領域のコンタクトホールのサイズによるコンタクト抵抗の分布を示す図面である。
【図４】   本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図５】   本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図６】   本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図７】   本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図８】   本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図９】   本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【図１０】   本発明の実施形態による半導体装置及びその製造方法を工程流れ順に示す図である。
【符号の説明】
１００，２００  半導体基板
１０１，２０１  ｎ型ウェル
１０２，２０２  ｐ型ウェル
１０３，２０３  ｐ＋不純物領域
１０４，２０４  ｎ＋不純物領域
１０６，２０６，２１０  酸化膜
１０９，２０７，２１３  コンタクトホール
２０７  プラグ
１０８，２１２  コンタクト電極
【図１】
0003955415.tif 000002
【図２】
0003955415.tif 000003
【図３】
0003955415.tif 000004
【図４】
0003955415.tif 000005
【図５】
0003955415.tif 000006
【図６】
0003955415.tif 000007
【図７】
0003955415.tif 000008
【図８】
0003955415.tif 000009
【図９】
0003955415.tif 000010
【図１０】
0003955415.tif 000011