(57)【特許請求の範囲】
【請求項１】
電流源と、前記電流源に接続された第１のミラー回路と、前記第１のミラー回路に接続されたコンパレータ回路と、前記コンパレータ回路に対してコンパレート対象となる電圧を発生する基準電源及びＺＡＰ素子を含む回路と、前記コンパレータ回路に接続された第２のミラー回路と、前記第２のミラー回路により制御される出力回路と、読み込みモードからエミュレーション（アドレス選択）モード及び書き込み（ＺＡＰ）モードの切り替え制御を行う制御端子とを含む調整回路と、前記ＺＡＰ素子を書き込み可能とする電流を駆動する駆動回路を備え、前記制御端子よりのロジック制御により前記各モードの切り替えが行われることを特徴とするトリミング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トリミング回路、特に、携帯電話等に搭載されるＴＣＸＯ制御（温度補償制御）ＩＣにおけるＺＡＰ素子を用いた電圧、電流、インピーダンス調整回路等のトリミング回路に関するものである。
【０００２】
【従来の技術】
携帯電話等に搭載されるＴＣＸＯのような部品はトリミングを行った後に製品出荷しているが、最近のセットの傾向により、搭載部品においてもより小型化で、低電圧でのトリミング動作が要望されている。しかしながら、現行のトリミング回路（ＰＲＯＭＺＡＰ回路）では、ＺＡＰ素子を書き込むために流す電流が大きく、しかも非ＺＡＰのために逆流防止用の大きなサイズのダイオードが必要であり、また、通常状態でＺＡＰしているかどうかの判定電圧値が高く、今後求められるより低電圧電源での動作において不都合を来すおそれがある。
【０００３】
ここで、ＺＡＰとは電圧もしくは電流を半導体素子に急激に与え、ＰＮ接合を破壊して小さな値の抵抗特性を示すことを意味する。またＺＡＰ素子はこのような操作を行う素子を意味する。
【０００４】
以下、図面を参照しながら、従来のトリミング回路について説明する。
【０００５】
図３は従来のトリミング回路の一例を示す回路図である。
【０００６】
図中、４１，５６，６７は電流源、４２，４３，４４，４５，４６はＰＮＰ型トランジスタ、４７，５２はダイオード、４８，４９，５０，５５，５４はＮＰＮ型トランジスタ、５１は出力端子、５３はＺＡＰ素子、５７，５８，５９，６０はスイッチ用ＮＰＮ型トランジスタ、６１はロジック入力端子、６２，６３は抵抗、６４は逆流防止ダイオード、６５は書き込み用電源、６６は電源である。
【０００７】
以下、次の３モードに分けて説明する。
（１）通常時の読み込みモード
（２）ロジック信号を入力し、仮にＺＡＰするアドレスを選択するエミュレーションモード
（３）ロジック信号を入力し、実際にＺＡＰするアドレスを選択し、ＺＡＰ素子に電流を流してＺＡＰする書き込みモード
（読み込みモード）
ＰＮＰ型トランジスタ４２，４３，４４，４５，４６でカレントミラー回路を形成し、電流源４１の電流がＰＮＰ型トランジスタ４４にミラーされ、その電流がＡ点に流れる。このＡ点の電圧は、ＺＡＰしていないアドレスの場合、ＺＡＰ素子５３のツェナー電圧が７〜８Ｖのため、ＮＰＮ型トランジスタ４８のエミッタベース間電圧Ｖｂｅにダイオード４７の１Ｄ（＝０．７Ｖ）から決まる１．４Ｖの電圧になる。よって、前記電流はＰＮＰ型トランジスタ４４を介して、ＮＰＮト型ランジスタ４８，４９で構成しているカレントミラー回路に流れる。ここで、カレントミラーのミラー比を１：２に設定していることにより、本来、ＮＰＮ型トランジスタ４９にはＮＰＮ型トランジスタ４８の２倍の電流が流れなければならないが、ＰＮＰ型トランジスタ４５より供給される電流はＮＰＮ型トランジスタ４８に流れるミラー元の電流値と同じなので、ＮＰＮ型トランジスタ４９のトランジスタは飽和し、そのコレクタ電圧はＬレベルになる。よってＮＰＮ型トランジスタ５０はオフになり、出力端子５１の出力はＨレベルとなる。
【０００８】
ＺＡＰされているアドレスの場合は、ＺＡＰ後、ＺＡＰ素子５３の端子間電圧はΔ数ｍＶ程度（抵抗成分１ｋΩで電流１μＡの場合で１ｍＶ）になるので、Ａ点の電圧はＮＰＮ型トランジスタ５４のコレクタ電圧０．２Ｖ（＝１Ｓａｔ電圧）にダイオード５２の１Ｄから１．４Ｖより低い０．９Ｖになる。逆流防止用ダイオード６４があるので、ＰＮＰ型トランジスタ４４からの電流はＺＡＰ素子５３側に流れることになる。よって、ＮＰＮ型トランジスタ４８に電流が流れないので、ＰＮＰ型トランジスタ４５から供給される電流はＮＰＮ型トランジスタ５０のベースに流れることになり、ＮＰＮ型トランジスタ５０は飽和することになって、ＮＰＮ型トランジスタ５０のコレクタ電圧、つまり出力端子５１の出力はＬレベルになる。
【０００９】
（エミュレーションモード）
エミュレーションでは、ＺＡＰしたいアドレスを選択するために、ロジック入力端子６１にＬレベルのロジック信号を入力すると、ＮＰＮ型トランジスタ５７はオフし、電流源６７の電流はＮＰＮ型トランジスタ５８のベースに入力されるので、ＮＰＮ型トランジスタ５８は飽和動作になり、読み出しモードではＨレベル状態であった出力端子５１の出力がＬレベルになり、ＺＡＰした場合と同様の状態になる。但し、ＺＡＰされたアドレスは出力端子５１の出力がＬレベルなので、ロジックを入力しても出力端子５１の出力は同じである。
【００１０】
（書き込みモード）
書き込みモードでは電流源５６をオンさせ、ＺＡＰ素子５３をＺＡＰが可能な大電流をＮＰＮ型トランジスタ５４が駆動できるように電流供給しておき、選択したアドレスをＺＡＰしない場合は、ロジック入力端子６１にＨレベルのロジック信号を入力して、スイッチ用のＮＰＮ型トランジスタ５９，６０を飽和動作でオンさせることにより、ＮＰＮ型トランジスタ５４，５５のベース電圧はＬレベルになるので、電流源５６の電流はＮＰＮ型トランジスタ６０へ、また、ＰＮＰ型トランジスタ４３の電流はＮＰＮ型トランジスタ５９に流れる。よって、書き込み駆動用のＮＰＮ型トランジスタ５４は必ずオフになって、書き込み用電源６５から電流が流れることはなく、よって、ＺＡＰ素子５３はＺＡＰされない。
【００１１】
次に、選択したアドレスをＺＡＰする場合は、ロジック入力端子６１にＬレベルのロジック信号を入力して、スイッチ用のＮＰＮ型トランジスタ５９，６０をオフとすれば、電流源５６の電流はダーリントン接続のＮＰＮ型トランジスタ５５，５４のベースへ流れ、６５の書き込み用電源から大電流を駆動し、その大電流によりＺＡＰ素子５３がＺＡＰされ、回路のトリミングが行われることになる。
【００１２】
【発明が解決しようとする課題】
しかしながら、このような構成では、例えば、ＴＣＸＯ制御用ＩＣにおいて、低電圧動作、低消費電流のために、内部電源電圧を２Ｖ以下にする場合、現行のＺＡＰ回路ではＺＡＰまたは非ＺＡＰの安定動作として１．９Ｖまでが限界であり、また、ＺＡＰするために書き込み時に流す電流が大きいため、逆流防止用ダイオードのサイズを大きくする必要から、ＰＲＯＭ回路全体として前記ＩＣに対する占有面積が大きく、チップサイズの小型化の障害になるという問題点がある。
【００１３】
本発明は上記従来の問題点を解決するものであり、ＴＣＸＯ制御ＩＣにおける低電圧動作を可能にし、小型化を実現することができるトリミング回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明のトリミング回路は、電流源と、前記電流源に接続された第１のミラー回路と、前記第１のミラー回路に接続されたコンパレータ回路と、前記コンパレータ回路に対してコンパレート対象となる電圧を発生する基準電源及びＺＡＰ素子を含む回路と、前記コンパレータ回路に接続された第２のミラー回路と、前記第２のミラー回路により制御される出力回路と、読み込みモードからエミュレーション（アドレス選択）モード及び書き込み（ＺＡＰ）モードの切り替え制御を行う制御端子とを含む調整回路と、前記ＺＡＰ素子を書き込み可能とする電流を駆動する駆動回路を備え、前記制御端子よりのロジック制御により前記各モードの切り替えが行われるようにしたものである。
【００１５】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照しながら説明する。
【００１６】
図１は本発明のトリミング回路の一実施の形態における構成を示す回路図、図２は本発明のトリミング回路の一実施の形態におけるアドレスのＺＡＰ状態の説明図であり、図２（ａ）は未ＺＡＰアドレスの読み出しモード時の回路図、図２（ｂ）はＺＡＰアドレスの読み出しモード時の回路図である。
【００１７】
図１において、１は調整１ビット回路、２は電流源、３，４，５，６，８はＰＮＰ型トランジスタ、７は０．５Ｄ基準電圧源端子、９はＮＰＮ型トランジスタ、１０はＺＡＰ素子、１１はスイッチ用ＮＰＮ型トランジスタ、１２はスイッチ用ＮＰＮ型トランジスタ１１の制御端子、１３，１４，１５はＮＰＮ型トランジスタ、１６は電源、１７は調整信号出力端子、１８はＮｃｈＭＯＳトランジスタ（以下、ＮＭＯＳという）、１９はエミュレーション書き込み制御端子、２０は書き込み電流駆動回路、２１は書き込み専用電源、２２は電流源、２３，２４はＰＮＰ型トランジスタ、２５，２６，２７，２８はＮＰＮ型トランジスタ、２９，３０，３１は抵抗、３２は書き込み電源である。
【００１８】
以下、次の３モードに分けて説明する。
（１）通常時の読み込みモード
（２）ロジック信号を入力し、仮にＺＡＰするアドレスを選択するエミュレーションモード
（３）ロジック信号を入力し、実際にＺＡＰするアドレスを選択し、ＺＡＰ素子に電流を流してＺＡＰする書き込みモード
（読み込みモード）
ＰＮＰ型トランジスタ３，４，５，６で第１のカレントミラー回路を形成し、電流源２の電流はＰＮＰ型トランジスタ５にミラーされ、その電流がＡ点に流れる。Ａ点にはＰＮＰ型トランジスタ８のエミッタとダイオード（ＮＰＮ型トランジスタ９のエミッタ−ベースを接続してダイオードとして機能）のアノードが接続されてコンパレータ回路が形成されており、Ａ点でコンパレートされた方に、電流源２のミラー電流が流れることになる。
【００１９】
次に、Ａ点の電圧について、図２（ａ）に示すＺＡＰしていないアドレスで説明する。この回路図中のＡ点の右側の電圧を見ると０．５Ｄ基準電圧源端子７（＝０．３５Ｖ）からＰＮＰ型トランジスタ８のベースエミッタ間電圧Ｖｂｅ（約０．７Ｖ）よりＡ点には１．０５Ｖの電圧が現れる。Ａ点の左側の電圧を見ると、まずスイッチ用ＮＰＮ型トランジスタ１１を飽和動作でオンさせることにより、このＡ点の左側の電圧は、エミッタコレクタ間電圧（＝０．２Ｖ）にダイオードとして働くＺＡＰ素子１０（＝０．７Ｖ）とダイオード（ＮＰＮ型トランジスタ９）（＝０．７Ｖ）から決まる１．６Ｖになり、Ａ点の右側の電圧１．０５Ｖとコンパレートすることになる。
【００２０】
よって、ＺＡＰしていないアドレスでは、Ａ点の電圧は右側の電圧より決まった１．０５Ｖになり、これに基づく電流はＰＮＰ型トランジスタ８を介して、ＮＰＮ型トランジスタ１３，１４で構成している第２のカレントミラー回路に流れる。ここで、カレントミラーのミラー比を１：２に設定していることにより、本来、ＮＰＮ型トランジスタ１４にはＮＰＮ型トランジスタ１３の２倍の電流が流れなければならないが、ＰＮＰ型トランジスタ４より供給される電流はＮＰＮ型トランジスタ１３に流れるミラー元の電流値と同じなので、ＮＰＮ型トランジスタ１４は飽和し、そのコレクタ電圧はＬレベルになる。よってＮＰＮ型トランジスタ１５はオフになり、調整信号出力端子１７はＨレベルとなる。
【００２１】
次に、図２（ｂ）に示すＺＡＰされているアドレスについて、Ａ点の左側から見た場合を説明する。この回路図中のＡ点の電圧はスイッチ用ＮＰＮ型トランジスタ１１の飽和電圧（＝０．２Ｖ）にＺＡＰ素子１０（抵抗成分１ｋΩで電流１μＡの場合で１ｍＶ）とダイオード（ＮＰＮ型トランジスタ９）（＝０．７Ｖ）から決まる０．９Ｖになるので、Ａ点に流れる電流はＺＡＰ素子１０側に流れることになる。よって、ＮＰＮ型トランジスタ１３に電流が流れないので、ＰＮＰ型トランジスタ４から供給される電流はＮＰＮ型トランジスタ１５のベースに流れることになり、ＮＰＮ型トランジスタ１５は飽和することになる。ＮＰＮ型トランジスタ１５のコレクタ電圧、つまり調整信号出力端子１７はＬレベルになる。なお、書き込み専用電源２１をオフさせるので書き込み電流駆動回路２０はオフしている。
【００２２】
（エミュレーションモード）
エミュレーション時は、スイッチ用ＮＰＮ型トランジスタ１１はオフさせる。よって、ＺＡＰ素子１０がＺＡＰしているかいないかにかかわらず、Ａ点の電圧は右側からみた１．０５Ｖになる。その結果、ＮＰＮ型トランジスタ１３に電流が流れることになるので、調整信号出力端子１７はエミュレーションではＨレベルになっている。
【００２３】
そこで、ＺＡＰしたいアドレスを選択するために制御用のＮＭＯＳ１８を出力に接続し、エミュレーション書き込み制御端子１９にロジック信号を印加する。入力ロジック信号がＬレベルの場合、ＮＭＯＳ１８はオフし、調整信号出力端子１７はＨレベルのままになりＺＡＰしていないのと同じ状態になる。逆に、入力ロジック信号がＨレベルの場合はＮＭＯＳ１８はオンし、調整信号出力端子１７はＬレベルになるのでＺＡＰしたのと同じ状態になる。なお、エミュレーションモードでも書き込み専用電源２１をオフさせるので書き込み電流駆動回路２０はオフしている。
【００２４】
（書き込みモード）
書き込みモードでは書き込み専用電源２１をオンさせ、書き込み電流駆動回路２０はオン、スイッチ用ＮＰＮ型トランジスタ１１はオフさせる。よって、調整１ビット回路１はエミュレーション時と同様の動作をする。次に、書き込み電流駆動回路２０の動作について説明する。書き込み電流を流すために電流源２２の電流をＰＮＰ型トランジスタ２３とＰＮＰ型トランジスタ２４で形成しているカレントミラー回路よりミラーしてＰＮＰ型トランジスタ２４のコレクタにミラー電流を流す。
【００２５】
選択したアドレスをＺＡＰしない場合は、エミュレーション書き込み制御端子１９にＨレベルのロジック信号を入力して、スイッチ用ＮＰＮ型トランジスタ２６が飽和動作でオン、ＮＰＮ型トランジスタ２５のベース電圧はＬレベルになるのでＰＮＰ型トランジスタ２４のコレクタから流れる電流はＮＰＮ型トランジスタ２６に流れる。スイッチ用ＮＰＮ型トランジスタ２７は飽和動作でオンさせているので、書き込み駆動用ＮＰＮ型トランジスタ２８は必ずオフになって、書き込み専用電源２１から電流が流れることはない。よってＺＡＰ素子１０はＺＡＰされない。
【００２６】
次に、選択したアドレスをＺＡＰする場合は、エミュレーション書き込み制御端子１９にＬレベルのロジック信号を入力して、スイッチ用ＮＰＮ型トランジスタ２６をオフにすることにより、ＰＮＰ型トランジスタ２４のコレクタから流れる電流はＮＰＮ型トランジスタ２５のベースに流れ、さらに書き込み駆動用ＮＰＮ型トランジスタ２８に流れて、書き込み電源３２から大電流が流れる。よってその大電流によりＺＡＰ素子１０がＺＡＰされることになる。
【００２７】
以上のように、本実施の形態によれば、定常時の読み込みモードと調整ビットを選択したいエミュレーションモードを設定できるように、コンパレータ回路を設け、片側は０．５Ｄ（＝０．３５Ｖ）の基準電圧にし、反対側にＺＡＰ素子を接続することにより、制御端子により読み込みモード、エミュレーションモード、書き込みモードの切り替え、ロジック制御によりアドレスのエミュレーション動作が可能となる他、エミュレーションモードで選択したアドレスのＺＡＰ素子を書き込み可能にする電流ドライブ回路を設け、書き込みモードでＺＡＰ素子をＺＡＰすれば回路のトリミングを実現することができ、しかも、従来必要であった書き込みモード対応のサイズの大きい逆流防止用ダイオードが不要となるため、ＩＣチップサイズの小型化が可能となる。
【００２８】
【発明の効果】
以上のように、本発明によれば、ＴＣＸＯ制御ＩＣにおける低電圧動作を可能にし、小型化を実現することができるという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明のトリミング回路の一実施の形態における構成を示す回路図
【図２】本発明のトリミング回路の一実施の形態におけるアドレスのＺＡＰ状態の説明図
【図３】従来のトリミング回路の一例を示す回路図
【符号の説明】
１  調整１ビット回路
２  電流源
３，４，５，６，８  ＰＮＰ型トランジスタ
７  ０．５Ｄ基準電圧源端子
９，１３，１４，１５  ＮＰＮ型トランジスタ
１０  ＺＡＰ素子
１１  スイッチ用ＮＰＮ型トランジスタ
１６  電源
１７  調整信号出力端子
１８  ＮｃｈＭＯＳトランジスタ
１９  エミュレーション書き込み制御端子
２０  書き込み電流駆動回路
２１  書き込み専用電源
２２  電流源
２３，２４  ＰＮＰ型トランジスタ
２５，２６，２７，２８  ＮＰＮ型トランジスタ
２９，３０，３１  抵抗
３２  書き込み電源
【図１】
0003916928.tif 000002
【図２】
0003916928.tif 000003
【図３】
0003916928.tif 000004