(57)【特許請求の範囲】
【請求項１】
ｎ型ＳｉＣ基板と、
前記ｎ型ＳｉＣ基板の表（おもて）面に成膜されたｐ型ＳｉＣ膜と、
前記ｐ型ＳｉＣ膜の上に形成された、チャネル領域を含むｎ型ＳｉＣ膜と、
前記ｎ型ＳｉＣ膜の上であって、前記チャネル領域の両側にそれぞれ分かれて形成されたソース、ドレイン領域と、
前記ｎ型ＳｉＣ基板に接して設けられたゲート電極とを備え、
前記ｎ型ＳｉＣ基板と前記ｐ型ＳｉＣ膜との間でトンネル効果により空乏層を抜けて電流が流れるように、前記ｎ型ＳｉＣ基板のｎ型不純物濃度および前記ｐ型ＳｉＣ膜のｐ型不純物濃度が決定されている、接合型電界効果トランジスタ。
【請求項２】
前記ゲート電極が、前記ｎ型ＳｉＣ基板の裏面に形成され、バックゲート構造の配置とされている、請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
ｎ型ＳｉＣ基板と、
前記ｎ型ＳｉＣ基板の表（おもて）面に成膜されたｐ型ＳｉＣ膜と、
前記ｐ型ＳｉＣ膜の上に形成された、チャネル領域を含むｎ型ＳｉＣ膜と、
前記ｎ型ＳｉＣ膜の上であって、前記チャネル領域の両側にそれぞれ分かれて形成されたソース、ドレイン領域と、
前記ｎ型ＳｉＣ基板に接して設けられたゲート電極とを備え、
前記ゲート電極が、前記ｎ型ＳｉＣ基板の表（おもて）面の上であって、前記ｐ型ＳｉＣ膜の端部近くに配置されている、接合型電界効果トランジスタ。
【請求項４】
平面的に見て、前記ｐ型ＳｉＣ膜の領域の中に前記ｎ型ＳｉＣ膜の領域が含まれる、請求項１〜３のいずれかに記載の接合型電界効果トランジスタ。
【請求項５】
前記チャネル領域の厚みが、前記ｐ型ＳｉＣ膜と、当該ｐ型ＳｉＣ膜の上に形成された前記ｎ型ＳｉＣ膜との接合部における拡散電位による当該ｎ型ＳｉＣ膜内での空乏層幅より小さい、請求項１〜４のいずれかに記載の接合型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体にＳｉＣを用いた接合型電界効果トランジスタに関し、より特定的には、ＳｉＣ基板に欠陥密度の低いｎ型ＳｉＣ基板を用いた接合型電界効果トランジスタに関する。
【０００２】
【従来の技術】
接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor)は、キャリアが通過するチャネル領域の側部に設けられたｐｎ接合部にゲート電極から逆バイアス電圧を印加することにより、ｐｎ接合部からの空乏層をチャネル領域に広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行う。チャネルのキャリアは電子（ｎ型）でも正孔（ｐ型）でもよいが、本発明が対象とするＳｉＣでは、電子の移動度が正孔に比べて一桁程度大きいので、通常、チャネル領域をｎ型不純物領域とする。
【０００３】
近年、大電力高速スイッチング素子等の用途に炭化ケイ素（ＳｉＣ）を用いたＪＦＥＴが注目されている。ＳｉＣは、（ａ）キャリアの移動度がＳｉなみに大きく、（ｂ）電子の飽和ドリフト速度がＧａＡｓなみに大きく、かつ（ｃ）耐圧が大きいので、高速スイッチング素子や大電力用素子に用いる検討が進められている。
【０００４】
図６は、ＳｉＣを用いたＪＦＥＴの一例を示す断面図である(U.S.Patent No.5,264,713)。同図において、ＳｉＣ基板１０１の導電型は、望ましくはｐ型であり、ｐ型ＳｉＣ基板とされている。このＳｉＣ基板１０１の一領域の上に形成されるＳｉＣ膜１０２の導電型についても、望ましくはｐ型であり、ｐ型ＳｉＣ膜とされている。さらに、このｐ型ＳｉＣ膜１０２の上に、チャネル領域に対応する薄肉化された部分１０４を含んでｎ型ＳｉＣ膜１０３が成膜される。このｎ型ＳｉＣ膜１０３の上に、ソース電極１１１とオーミック接触するｎ+型不純物層１０５、およびドレイン電極１１２とオーミック接触するｎ+型不純物層１０６が、形成されている。ゲート電極１１３は上記ｐ型ＳｉＣ基板１０１の裏面側にバックゲート１１３として形成されている。
【０００５】
上記先行技術（図６）において、ＳｉＣ基板の導電型を、望ましくはｐ型とする理由は、次の通りである。上記したように、チャネル領域のキャリアは、高い移動度が得られるので、電子（ｎ型）とする。このため、チャネル領域が含まれる層は、ｎ型ＳｉＣ膜とする。このため、このｎ型ＳｉＣ膜中のキャリアを周囲において限定する層としては、ｐ型ＳｉＣ膜となる。このｐ型ＳｉＣ膜が成膜されるＳｉＣ基板にｎ型ＳｉＣ基板を用いると、ゲート電極にプラス電位を印加した場合に、ｎ型ＳｉＣ基板とｐ型ＳｉＣ膜との接合部に逆バイアス電圧がかかり空乏層が発生する。このため、この空乏層の影響を評価し判断する必要がある。逆に、ｐ型ＳｉＣ基板を用いることにより、この空乏層の影響を評価する必要はなくなり、オンオフ動作においてチャネル領域にいたる途中の積層部の接合部における逆バイアス電圧を考慮しないですむようになる。したがって、上記の導電型のＳｉＣ基板を用いることにより、必要に応じてチャネル領域にのみ空乏層を成長させて、移動度の高いキャリアを用いて大電力用の高速スイッチング素子等を得ることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、ｐ型ＳｉＣ基板は、ｎ型ＳｉＣ基板に比べてマイクロパイプ等の欠陥密度が高い。このため、ＪＦＥＴ等の半導体素子の作製において不可欠なＳｉＣ基板上の結晶成長層においても欠陥密度が高くなる。このような高い欠陥密度を反映して、ｐ型ＳｉＣ基板上に形成されたＪＦＥＴは、完全な品質のＪＦＥＴとなる歩留りが低く、かつ、完成にいたったＪＦＥＴも漏れ電流が大きいものとなる。
【０００７】
そこで、本発明は、ｎ型ＳｉＣ基板を用い、移動度の高いキャリアを有するチャネル領域を備える、高歩留りをもたらすＳｉＣ製のＪＦＥＴを得ることを目的とする。
【０００８】
【課題を解決するための手段】
本発明の一の局面におけるＪＦＥＴは、ｎ型ＳｉＣ基板と、ｎ型ＳｉＣ基板の表（おもて）面に成膜されたｐ型ＳｉＣ膜と、ｐ型ＳｉＣ膜の上に形成された、チャネル領域を含むｎ型ＳｉＣ膜と、そのｎ型ＳｉＣ膜の上であって、チャネル領域の両側にそれぞれ分かれて形成されたソース、ドレイン領域と、ｎ型ＳｉＣ基板に接して設けられたゲート電極とを備える。ｎ型ＳｉＣ基板とｐ型ＳｉＣ膜との間でトンネル効果により空乏層を抜けて電流が流れるように、ｎ型ＳｉＣ基板のｎ型不純物濃度およびｐ型ＳｉＣ膜のｐ型不純物濃度が決定されている。また、本発明の他の局面におけるＪＦＥＴは、ｎ型ＳｉＣ基板と、ｎ型ＳｉＣ基板の表（おもて）面に成膜されたｐ型ＳｉＣ膜と、ｐ型ＳｉＣ膜の上に形成された、チャネル領域を含むｎ型ＳｉＣ膜と、そのｎ型ＳｉＣ膜の上であって、チャネル領域の両側にそれぞれ分かれて形成されたソース、ドレイン領域と、ｎ型ＳｉＣ基板に接して設けられたゲート電極とを備える。ゲート電極は、ｎ型ＳｉＣ基板の表（おもて）面の上であって、ｐ型ＳｉＣ膜の端部近くに配置されている。
【０００９】
上記の構成により、欠陥密度の低いｎ型ＳｉＣ基板を用い、高い歩留りにより高移動度のキャリアを駆動するＪＦＥＴを作製することができる。このとき、ＪＦＥＴがオン状態かオフ状態かで問題の有無が発生する。
【００１０】
ノーマリーオン型ＪＦＥＴのオフ状態では、負のゲート電圧を印加するので、問題は生じない。すなわち、オフ状態では、ｎ型ＳｉＣ基板とｐ型ＳｉＣ膜との接合部に順バイアス電圧が印加されるので、この接合部には空乏層は生じない。上記オフ状態では、ｐ型ＳｉＣ膜とｎ型ＳｉＣ膜との接合部にのみ逆バイアス電圧がかかり、不純物濃度の低いチャネル領域に空乏層が広がりキャリア経路を遮断する。
【００１１】
ノーマリーオフ型ＪＦＥＴのオフ状態では、ｎ型ＳｉＣ基板とｐ型ＳｉＣ膜との接合部およびｐ型ＳｉＣ膜とｎ型ＳｉＣ膜との接合部に拡散電位がそれぞれ発生し、空乏層が生じるが、それぞれ独立して広がるため、問題は生じない。
【００１２】
ノーマリーオン型のオン状態では、ゲート電圧を０Ｖとしてもよいが、拡散電位による空乏層が広がっている。より多くの電流を流すためには、拡散電位による空乏層を消去するためにプラスの電位をゲートに与える必要がある。このため、ゲートへのプラス電位の印加に付随して生じる空乏層についての検討が必要である。ゲート電極の電位がプラスになる場合、ｎ型ＳｉＣ基板とｐ型ＳｉＣ膜との接合部には逆バイアス電圧が印加される。しかしながら、ｎ型ＳｉＣ基板の不純物濃度とｐ型ＳｉＣ膜の不純物濃度をともに高くすることにより、空乏層の幅は小さくなる。このため、トンネル効果により空乏層を抜けて電流が流れる。また、不純物濃度を高めたことにより接合部の耐圧性が消失して電流が流れる場合もある。このため、上記接合部における空乏層は動作にほとんど影響しない。上記のような接合部を得るためには、ｎ型ＳｉＣ基板のｎ型不純物濃度を１×１０19ｃｍ-3程度とし、またｐ型ＳｉＣ膜のｐ型不純物濃度を１×１０19ｃｍ-3程度とすればよい。この結果、ＳｉＣ基板作製から製品完成にいたる歩留りを向上させて、高速スイッチング等の高速動作が可能なＳｉＣ製のＪＦＥＴを作製することが可能となる。
【００１３】
ノーマリーオフ型ＪＦＥＴのオン状態では、上記ノーマリーオン型ＪＦＥＴのオン状態の場合と同様の現象が起きるので、上記したように、特に問題は生じない。
【００１４】
なお、上記の説明では、ＪＦＥＴがノーマリーオン型かノーマリーオフ型か、次の事項にのみ焦点を絞って説明している。すなわち、オンオフ動作において、ゲート電圧をマイナス（オフ）〜プラス（オン）の範囲に変化させるノーマリーオンか、または、ゼロ（オフ）〜プラス（オン）の範囲に変化させるノーマリーオフか、のみの影響を説明している。ノーマリーオフ型ＪＦＥＴは、後記するように、不純物濃度や構造について所定の要件を満足することにより実現される。
【００１５】
上記一の局面または他の局面におけるＪＦＥＴでは、平面的に見て、ｐ型ＳｉＣ膜の領域の中にｎ型ＳｉＣ膜の領域が含まれている。
【００１６】
この構成によれば、ｎ型ＳｉＣ膜の端面は、平面的に見て、その下層のｐ型ＳｉＣ膜の端面の内方に位置する。すなわち、ｐ型ＳｉＣ膜とその上層のｎ型ＳｉＣ膜との間に段差がある構造とする。これらＳｉＣ膜の端面は、通常、ＲＩＥ(Reactive Ion Etching)により形成される。従来のように、ｎ型ＳｉＣ膜の端面とｐ型ＳｉＣ膜の端面とが揃っている構造では、ｎ型ＳｉＣ膜の端面は、当該ｎ型ＳｉＣ膜およびその下層のｐ型ＳｉＣ膜をともにエッチングする間、上記の端面はイオンにさらされ続ける。一方、上記の構造では、ｎ型ＳｉＣ膜の端面は、ｐ型ＳｉＣ膜の端面のエッチングの後、２回目のエッチングにより形成された端面である、このため、２回目のエッチングの短期間だけイオンにさらされる。この結果、チャネル、およびソース、ドレイン領域を含むｎ型ＳｉＣ膜の端面がイオンにさらされる時間が短くなり、トランジスタ特性に大きく影響する表面結晶層の劣化が起こりにくくなる。
【００１７】
また、上述のように上記他の局面におけるＪＦＥＴでは、ゲート電極が、ｎ型ＳｉＣ基板の表（おもて）面の上であって、ｐ型ＳｉＣ膜の端部近くに配置されている。
【００１８】
この構成により、容易な作製方法により作製することができ、かつ確実にｐ型ＳｉＣ膜とチャネル領域（ｎ型ＳｉＣ膜）との接合部に逆バイアス電圧をかけて空乏層を形成して、オフ状態を実現することができる。
【００１９】
上記一の局面におけるＪＦＥＴでは、ゲート電極が、ｎ型ＳｉＣ基板の裏面に形成され、バックゲート構造の配置とされている。
【００２０】
上記バックゲート構造の採用により、ゲート電圧印加の信号が、チャネル領域の正面から広い範囲で直線的にチャネル領域に伝達されるので、スイッチング速度の向上を得ることができる。また、ゲート電極がチャネル領域から広がった位置に配置されず、立体的にチャネル領域と重複して配置されるので、ＪＦＥＴの集積度を高めることが可能となる。バックゲート構造にしても、ｎ型ＳｉＣ基板とｐ型ＳｉＣ膜との接合部には、ゲートへのプラス電圧の印加により空乏層が形成される。しかし、上記したように、両方の側の不純物濃度を高くすることにより、この空乏層が本ＪＦＥＴの動作に影響することを避けることができる。
【００２１】
上記一の局面または他の局面におけるＪＦＥＴでは、チャネル領域の厚みが、ｐ型ＳｉＣ膜と、当該ｐ型ＳｉＣ膜の上に形成されたｎ型ＳｉＣ膜との接合部における拡散電位による当該ｎ型ＳｉＣ膜内での空乏層幅より小さくされている。
【００２２】
この構成により、ゲート電位がゼロのとき、ｐ型ＳｉＣ膜とｎ型ＳｉＣ膜との接合部に空乏層が生じ、その空乏層幅の先端部がチャネル領域の厚みを越える。このため、チャネル領域は遮断され、ゲート電圧がゼロのときオフ状態が実現される。
【００２３】
【発明の実施の形態】
次に、図面を用いて本発明の実施の形態について説明する。
【００２４】
（実施の形態１）
図１は、実施の形態１におけるＳｉＣを用いたＪＦＥＴの断面図である。ｎ型ＳｉＣ基板１の上にｐ型ＳｉＣ膜２が成膜され、その上にチャネル領域４の部分が減厚されたｎ型ＳｉＣ膜３が形成されている。また、チャネル領域４をはさんでｎ型ＳｉＣ膜の上にソース領域５およびドレイン領域６となるｎ+型不純物層が形成されている。さらに、ソース領域５に接してソース電極１１が、またドレイン領域６に接してドレイン電極１２が、それぞれオーミック接触を形成している。本実施の形態では、ゲート電極１３は、平面的に見て、ソース、ドレイン領域５，６をはさんで形成されている。上記の構造の特徴は、ｎ型ＳｉＣ基板／(L)積層接合部／ｐ型ＳｉＣ膜／(G)ゲート接合部／チャネル領域を有するｎ型ＳｉＣ膜、という積層構造にある。
【００２５】
（Ａ）ノーマリーオンのＪＦＥＴでは、上記構造の採用により、高歩留りで大電力用高速スイッチングを行うことができる。一方、（Ｂ）ノーマリーオフのＪＦＥＴでは、上記のｐｎ接合部の拡散電位によるｎ型ＳｉＣ膜側への空乏層幅の広がりにより、チャネル厚さａが空乏層によって越えられるようにする。このためには、例えば、チャネル領域を含むｎ型ＳｉＣ膜３のｎ型不純物濃度を１×１０16ｃｍ-3とし、チャネル領域の厚さａを５００ｎｍ以下とする。このノーマリーオフのＪＦＥＴの動作は、次のように行われる。
（Ｂ-１）：  オフの場合、すなわち、ゲート電極の電位がゼロの場合、ゲート接合部では、拡散電圧が印加され、空乏層が発生する。この接合部において、ｐ型ＳｉＣ膜の不純物濃度は、(L)積層接合部への逆バイアス電圧印加時における空乏層抑制のために高くされている。このため、当然、チャネル領域におけるｎ型不純物濃度より高くされているので、空乏層はチャネル領域の側に幅広く延び、ｐ型ＳｉＣ膜の側に延びる幅は小さい。このため、不純物濃度を調整することにより、チャネル領域のみを空乏層によって遮断することができる。この結果、オフ状態が実現される。
（Ｂ-２）：  オンの場合、すなわち、ゲート電圧がプラスの場合、(G)ゲート接合部では、順バイアス電圧が印加され、空乏層は発生せず、オン状態が実現される。ゲート電極の電位がプラスになる場合、上記(L)積層接合部には逆バイアス電圧が印加される。しかしながら、ｐ型ＳｉＣ膜のｐ型不純物濃度およびｎ型ＳｉＣ基板のｎ型不純物濃度を、ともに高くしておくことにより、空乏層の幅は小さくトンネル効果により電流が流れる。上記の高濃度の不純物濃度としては、例えば、ｎ型ＳｉＣ基板のｎ型不純物濃度を１×１０19ｃｍ-3程度とし、またｐ型ＳｉＣ膜のｐ型不純物濃度を１×１０19ｃｍ-3程度とする。また、上記のように不純物濃度を高くしたために、接合部の耐圧は低下して、耐圧性が消失して電流が流れる場合もある。このため、上記接合部における空乏層は、ＪＦＥＴのオン、オフ動作にほとんど影響しない。
【００２６】
上記実施の形態１におけるＪＦＥＴの構成により、チャネル領域のキャリアとして移動度の高い電子を用い、かつ、欠陥密度の低いｎ型ＳｉＣ基板を用いて、高い歩留りで、大電力用、高スイッチング速度のＪＦＥＴを作製することができる。試作段階における上記本実施の形態におけるＪＦＥＴの歩留りは、次の通りであった。比較のために、従来のＪＦＥＴの歩留りも併せて示す。
本発明例：ｎ型ＳｉＣ基板上への作製（実施の形態１）：歩留り９０％
従来例：ｐ型ＳｉＣ基板上への作製：歩留り１０％
上記の結果から、従来例に比較して、本実施の形態におけるＪＦＥＴの歩留りが飛躍的に向上していることが分かる。
【００２７】
（実施の形態２）
図２は、実施の形態２におけるＪＦＥＴを示す断面図である。本実施の形態では、ゲート電極１３をｎ型ＳｉＣ基板１の裏面側に配置したことが、実施の形態１のＪＦＥＴと大きく相違する。その他の各部分が関連する動作や機能は、実施の形態１に示した動作や機能と同じである。本実施の形態においては、ゲート電極１３をｎ型ＳｉＣ基板の裏面に配置したために、ゲート電極１３からチャネル領域４を正面から直線的に、かつ幅広く見通すことができる。このため、ゲート電極に印加した信号がチャネル領域に直線的に、かつ幅広く伝達されるので、オン、オフ動作を高速で行うことができる。すなわち、高速スイッチング素子を実現することができる。また、実施の形態１におけるゲート電極の配置と比較すると平面的な大きさが、実施の形態２のＪＦＥＴでは小さくなり、立体的な配置になっている。このため、ＪＦＥＴの集積度を向上させることが可能となる。
【００２８】
（実施の形態３）
図３は、実施の形態３におけるＪＦＥＴを示す断面図である。また、図４は比較のためのＪＦＥＴの断面図である。本実施の形態では、ｐ型ＳｉＣ膜２の端面２１と、その上層のｎ型ＳｉＣ膜３の端面２２とが、ずれており、平面的に見て前者が後者の内方に位置している。これに対して、図４では、両者の端面は揃った端面２０として形成されている。端面２０の場合には、ＲＩＥによりエッチングする際、端面２０はＲＩＥの期間中イオンにさらされ、結晶が損傷される場合がある。これに対して、図３に示す端面構造の場合には、ｎ型ＳｉＣ膜の端面は、１回目のエッチングＡによりエッチングされるが、２回目のエッチングＢにより、内方の部分がエッチングされ露出されるので、その部分は短い期間しかイオン雰囲気にさらされない。このため、端面２２の付近の結晶がイオンにより損傷される可能性は非常に低くなる。このため、簡便な方法により、高い歩留りを確保した上で、優れたトランジスタ特性を有するＪＦＥＴを得ることが可能となる。
【００２９】
図３に示すＪＦＥＴはバックゲート構造を有しているが、図５に示すようにゲートをチャネルの横に配置する構造のＪＦＥＴも、本実施の形態の有力な構造である。すなわち、図５に示す構造を採用することにより、端部の表面結晶を損傷することなく、高歩留りのＪＦＥＴを得ることが可能となる。
【００３０】
上記において、本発明の実施の形態について説明を行なったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【００３１】
【発明の効果】
本発明により、高い歩留りをもたらすｎ型ＳｉＣ基板を用い、移動度の高い電子を用いたチャネル領域を備えるＳｉＣ製のＪＦＥＴを得ることができる。このＪＦＥＴは、大電力用高速スイッチング素子等に用いることができ、電力の節減等に寄与することが期待される。
【図面の簡単な説明】
【図１】  実施の形態１におけるＪＦＥＴの断面図である。
【図２】  実施の形態２におけるＪＦＥＴの断面図である。
【図３】  実施の形態３におけるＪＦＥＴの断面図である。
【図４】  実施の形態３におけるＪＦＥＴに対する比較用のＪＦＥＴの断面図である。
【図５】  実施の形態３における他のＪＦＥＴの断面図である。
【図６】  従来のＪＦＥＴの断面図である。
【符号の説明】
１  ｎ型ＳｉＣ基板、２  ｐ型ＳｉＣ膜、３  ｎ型ＳｉＣ膜、４  チャネル領域、５  ソース領域（ｎ+型不純物領域）、６  ドレイン領域（ｎ+型不純物領域）、１１  ソース電極、１２  ドレイン領域、１３  ゲート電極、２０  ｐ型ＳｉＣ膜とｎ型ＳｉＣ膜との端が揃った端面、２１  ｐ型ＳｉＣ膜の端面、２２  ｎ型ＳｉＣ膜の端面、ａ  チャネル領域厚み、Ａ  １回目のＲＩＥの位置、Ｂ  ２回目のＲＩＥの位置。
【図１】
0003941335.tif 000002
【図２】
0003941335.tif 000003
【図３】
0003941335.tif 000004
【図４】
0003941335.tif 000005
【図５】
0003941335.tif 000006
【図６】
0003941335.tif 000007