(57)【特許請求の範囲】
【請求項１】
絶縁層上に、シリコン層及び該シリコン層の側壁を囲むトレンチ分離領域が設けられた基板と、
前記シリコン層に設けられ該シリコン層の側壁を側部とするドレイン領域、前記シリコン層に設けられたソース領域、及び前記ドレイン領域及び前記ソース領域の間のチャネルの上に位置するように前記シリコン層上に設けられたゲート誘電体層及びゲート導体と、
前記トレンチ分離領域に設けられ前記ドレイン領域の側部を露出するトレンチ状のキャパシタ開口中に埋め込まれ前記ドレイン領域の側部に接するキャパシタ導体と、
該キャパシタ導体に接するキャパシタ誘電体層と、
前記キャパシタ誘電体層に接する接地プレートとを備え、
前記シリコン層にダイナミック・ランダム・アクセス・メモリ・デバイスのトランジスタ・ゲートが設けられ、前記トレンチ分離領域にセル・キャパシタ・デバイスが設けられているダイナミック・ランダム・アクセス・メモリ・デバイス。
【請求項２】
前記ゲート導体及び前記接地プレートの側面にスペーサが設けられている、請求項１に記載のデバイス。
【請求項３】
前記接地プレート、前記ドレイン領域及び前記ゲート導体の上に設けられ前記ソース領域を露出する開口を有する被覆絶縁層と、該被覆絶縁層の前記開口中に設けられ前記ソース領域に接続する導電性コンタクトとを備える、請求項１に記載のデバイス。
【請求項４】
前記キャパシタ誘電体層及び前記ゲート誘電体層が、ガラスと矛盾しないモル比を有し、１０００℃まで非晶質状態を維持する、請求項１に記載のデバイス。
【請求項５】
前記キャパシタ誘電体層及び前記ゲート誘電体層が、ＬａｘＯｙ、ＡｌｘＯｙ、ＨｆｘＯｙを含む誘電率が１０から５０の高ｋ誘電材料である、請求項１に記載のデバイス。
【請求項６】
ダイナミック・ランダム・アクセス・メモリ・デバイスのトランジスタ・ゲートとセル・キャパシタ・デバイスを同時に製造する方法であって、
前記基板中にトレンチ状のキャパシタ開口を形成する段階と、
前記キャパシタ開口中にキャパシタ導体を埋め込み形成する段階と、
前記基板のチャネル領域と前記キャパシタ導体の上に、単一の誘電体層を同時に形成する段階と
を含み、
前記単一の誘電体層が、前記キャパシタ導体の上でキャパシタ・ノード誘電体層を構成し、前記チャネル領域の上でゲート誘電体層を構成する、
方法。
【請求項７】
前記単一の誘電体層の上に単一の導体層を形成して同時にパターニングすることにより、前記ゲート誘電体層の上にゲート導体を形成すると共に、前記キャパシタ・ノード誘電体層の上に接地プレートを形成する段階をさらに含む、請求項６に記載の方法。
【請求項８】
前記チャネル領域を部分的にドープして、ソースおよびドレイン領域を形成する段階と、
前記ゲート導体および前記接地プレートの側面にスペーサを形成する段階をさらに含み、
前記ドレイン領域が前記キャパシタ導体と接触した、請求項７に記載の方法。
【請求項９】
前記単一の導体層の上に被覆絶縁体を形成する段階と、
前記被覆絶縁体を貫通して前記ソース領域まで延びる導電性コンタクトを形成する段階  をさらに含む、請求項８に記載の方法。
【請求項１０】
前記基板が、絶縁層上に、シリコン層及び該シリコン層の側壁を囲むトレンチ分離領域が設けられた基板であり、前記トレンチ状のキャパシタ開口を前記分離領域に形成し、前記キャパシタ導体が前記トレンチ分離領域に接している、請求項６に記載の方法。
【請求項１１】
前記単一の誘電体層を形成する前記段階が、ガラスと矛盾しないモル比を有する原子層化学蒸着プロセスを含む、請求項６に記載の方法。
【請求項１２】
前記単一の誘電体層が、ＬａｘＯｙ、ＡｌｘＯｙ、ＨｆｘＯｙを含む誘電率が１０から５０の高ｋ誘電材料である、請求項６に記載の方法。
【請求項１３】
ダイナミック・ランダム・アクセス・メモリ・デバイスのトランジスタ・ゲートとセル・キャパシタ・デバイスを同時に製造する方法であって、
絶縁層上に、シリコン層及び該シリコン層の側壁を囲むトレンチ分離領域が設けられた基板を用意する段階と、
前記基板の前記トレンチ分離領域にトレンチ状のキャパシタ開口を形成する段階と、
前記キャパシタ開口中にキャパシタ導体を埋め込み形成する段階と、
前記シリコン層のチャネル領域と前記キャパシタ導体の上に単一の誘電体層を同時に形成する段階と
を含み、
前記単一の誘電体層が、前記キャパシタ導体の上でキャパシタ・ノード誘電体層を構成し、前記チャネル領域の上でゲート誘電体層を構成し、
さらに、
前記単一の誘電体層の上に単一の導体層を形成して同時にパターニングすることにより、前記ゲート誘電体層の上にゲート導体を形成すると共に、前記キャパシタ・ノード誘電体層の上に接地プレートを形成する段階を含み、
さらに、
前記チャネル領域を部分的にドープして、ソースおよびドレイン領域を形成する段階と、
前記ゲート導体および前記接地プレートの側面にスペーサを形成する段階とをさらに含み、
前記ドレイン領域が前記キャパシタ導体と接触し、
さらに、
前記単一の導体層の上に被覆絶縁体を形成する段階と、
前記被覆絶縁体を貫通して前記ソース領域まで延びる導電性コンタクトを形成する段階とを含む、方法。
【請求項１４】
前記単一の誘電体層を形成する前記段階が、ガラスと矛盾しないモル比を有する原子層化学蒸着プロセスを含む、請求項１３に記載の方法。
【請求項１５】
前記単一の誘電体層が、ＬａｘＯｙ、ＡｌｘＯｙ、ＨｆｘＯｙを含む誘電率が１０から５０の高ｋ誘電材料である、請求項１３に記載の方法。
【請求項１６】
ダイナミック・ランダム・アクセス・メモリ・デバイスのトランジスタ・ゲートとセル・キャパシタ・デバイスを同時に製造する方法であって、
絶縁層上に、シリコン層及び該シリコン層の側壁を囲むトレンチ分離領域が設けられた基板を用意する段階と、
前記トレンチ分離領域に、前記シリコン層の側壁を露出するトレンチ状のキャパシタ開口を形成する段階と、
前記キャパシタ開口中に、前記シリコン層の側壁に接するキャパシタ導体を埋め込み形成する段階と、
前記トレンチ分離領域に、前記キャパシタ導体に隣接する開口を形成する段階と、
前記キャパシタ導体の上面及び側面と前記シリコン層の上面とに誘電体層を形成する段階と、
前記キャパシタ導体に隣接する開口を埋めるように前記誘電体層の上に導体層を形成する段階と、
前記導体層をパターニングすることにより、前記キャパシタ導体の上面及び側面上の前記誘電体層に接する接地プレートを形成すると共に、前記シリコン層の上の前記誘電体層の上にゲート導体を形成する段階と、
前記シリコン層のうち前記ゲート導体の両側の箇所にドレイン領域及びソース領域を形成する段階であって、前記ドレイン領域の側部が前記キャパシタ導体に接するように形成される、前記段階とを含む、方法。
【請求項１７】
前記誘電体層を形成する前記段階が、ガラスと矛盾しないモル比を有する原子層化学蒸着プロセスを含む、請求項１６に記載の方法。
【請求項１８】
前記単一の誘電体層が、ＬａｘＯｙ、ＡｌｘＯｙ、ＨｆｘＯｙを含む誘電率が１０から５０の高ｋ誘電材料である、請求項１６に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に集積記憶デバイスに関し、詳細には、改良型のダイナミック・ランダム・アクセス・メモリ誘電体構造に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、同じチップ面積のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に比べてはるかに高い記録密度を有することが知られている。高いＤＲＡＭ集積を達成するため一般に、深いトレンチ−キャパシタ・セルまたは高ｋ誘電体スタック−キャパシタ・セルが使用される。深いトレンチ・キャパシタは平面トポグラフィを有するが、このトレンチの深さが、４Ｇｂを超えるＤＲＡＭスケーリングを妨げる制限因子となっている。さらに、ＤＲＡＭで使用される高ｋ誘電体は（主に）材料の安定性およびトポグラフィによって限定される。スタック−キャパシタはシリコン面の上に構築される。その結果得られる平坦でない表面は、メタライゼーションおよびリソグラフィ・パターニング上の問題を生み出した。他方、ＭＯＳデバイスのドライバビリティ（drivability）によって決まるＤＲＡＭの性能も、現在のところこのスケーリングによって限定されている。
【０００３】
デバイスのチャネル幅および酸化層の厚さを低減できなくなると、デバイスの性能は低下し始める。Ｖｄｄ（電源）レベルも低減すると、これはさらに悪化する。ＤＲＡＭのアクセス時間またはサイクル時間が低電力条件で性能目標に合致するようにデバイス性能が維持されることが重要である。トレンチまたはスタック・キャパシタ・セルを形成するための製造段階は単純で、かつ低コストでなければならない。最終的に、ＤＲＡＭのコストを低減できない場合、大量のＤＲＡＭを使用するシステムは高価になる。ＤＲＡＭがＳＲＡＭに完全にとって代わるためには、密度／面積を向上させる必要があるだけでなく、コスト、電力および性能の全てが魅力的であり、かつ競争が成立するだけのものでなければならない。したがって、ＤＲＡＭのコストを引き下げ、かつＤＲＡＭの性能を向上させることが求められている。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、改良型ＤＲＡＭ構造の構造および方法を提供することにある。従来のＤＲＡＭ構造の以上の問題、欠点および短所、ならびに他の問題、欠点および短所を考慮して、本発明は考案された。
【０００５】
【課題を解決するための手段】
以上に示唆した目的を達成するため、本発明は、ダイナミック・ランダム・アクセス・メモリ・デバイスと関連トランジスタを同時に製造する方法を含む。具体的にはこの方法は、基板中にチャネル領域およびキャパシタ開口を形成する。次に、キャパシタ開口中にキャパシタ導体を付着させる。次いで、チャネル領域とキャパシタ導体の上方に単一の絶縁体層を同時に形成する。この単一の絶縁体層は、キャパシタ導体の上方にキャパシタ・ノード誘電体を含み、チャネル領域の上方にゲート誘電体を含む。
【０００６】
さらに本発明では、単一の絶縁体層の上方に単一の導体層を同時にパターニングする。この単一の導体層は、ゲート誘電体の上方にゲート導体を含み、キャパシタ・ノード誘電体の上方に接地プレートを含む。追加の処理段階では、ゲート導体および接地プレートの上にスペーサを形成し、チャネル領域を部分的にドープしてソースおよびドレイン領域を形成し（ドレイン領域はキャパシタ導体と接触する）、単一の導体層の上方に被覆絶縁体を形成し、被覆絶縁体を貫通してソース領域まで延びる導電性コンタクトを形成する。
【０００７】
絶縁基板は、キャパシタ導体の下方に浅いトレンチ分離領域を含むことが好ましく、チャネル領域は、基板内の純粋なシリコン領域を出発点とすることが好ましい。さらに、単一の絶縁体層は、ガラスと矛盾しないモル比を有する原子層化学蒸着プロセスを含むことが好ましい。
【０００８】
本発明はさらに、基板中にチャネル領域およびキャパシタ導体を含むダイナミック・ランダム・アクセス・メモリ・デバイスを含む。チャネル領域およびキャパシタ導体の上方には単一の絶縁体層が配置される。この単一の絶縁体層は、キャパシタ導体の上方にキャパシタ・ノード誘電体を含み、チャネル領域の上方にゲート誘電体を含む。さらに本発明は、単一の絶縁体層の上方に単一の導体層を含む。この単一の導体層は、ゲート誘電体の上方にゲート導体を含み、キャパシタ・ノード誘電体の上方に接地プレートを含む。
【０００９】
さらに、ゲート導体および接地プレートの上にスペーサがあり、基板内にソースおよびドレイン領域がある（ソース領域はゲート導体のドレイン領域のある側とは反対側に配置される）。単一の導体層の上方に被覆絶縁体が配置され、導電性コンタクトが、被覆絶縁体を貫通してソース領域まで延びる。単一の絶縁体層は、ガラスと矛盾しないモル比を有し、１０００℃まで非晶質状態を維持する。
【００１０】
このように本発明では、トランジスタ・ゲートおよびセル・キャパシタ・デバイスの高ｋ誘電体を単一の処理段階で形成する。これによってプロセス・コストは低減し、さらに誘電体をアニールする間に見られるサーマル・バジェットも低減する。本発明で使用される高ｋ誘電体は、トランジスタ・デバイスの性能を向上させると同時に、ＤＲＡＭセルの電荷蓄積能力も増大させる。
【００１１】
以上の目的、態様および利点ならびにその他の目的、態様および利点は、図面を参照した、本発明の好ましい実施形態の以下の詳細な説明からいっそう深く理解されよう。
【００１２】
【発明の実施の形態】
先に述べたとおり、ＤＲＡＭのコストを引き下げ、性能を向上させる必要がある。本発明では、デバイスのゲート誘電体とＤＲＡＭデバイスのキャパシタ誘電体の両方に高ｋ材料を提供することによってこの必要に対処する。好ましい実施形態では本発明が、原子層化学蒸着（ＡＬＣＶＤ）技法を使用して作られた高ｋ膜を使用する。ＡＬＣＶＤを使用してＬａ2Ｏ3／Ａｌ2Ｏ3を付着させて、ＡｌとＬａの比に応じて１０から３０の間の誘電率を得る。電気漏れを防ぐため本発明は、膜スタックの非晶質性が維持される付着条件を使用する。材料の特性およびこのような材料を形成するための関連プロセス段階の詳細は、チン（Albert Chin）他の「High Quality La2O3 and Al2O3 Gate Dielectrics with Equivalent Oxide Thickness 5-10A」，2000 Symposium of VLSI Technology Digest of Technical Papers，ｐｐ１６−１７に報告されている。
【００１３】
本発明では、ＭＯＳゲートおよびセル・キャパシタ・デバイスの高ｋ誘電体を単一のプロセス段階で形成する。これによってプロセス・コストは低減し、さらに誘電体をアニールする間に見られるサーマル・バジェットも低減する。本発明で使用される高ｋ誘電体は、ＭＯＳデバイスの性能を向上させると同時に、ＤＲＡＭセルの電荷蓄積能力も増大させる。
【００１４】
本発明の重要な特徴は、高ｋ誘電体が、ゲートとキャパシタの両方に薄い等価の誘電体を提供することにある。こうすることによってデバイスのドライバビリティを大幅に向上させることができる。本明細書ではさまざまな例を使用するが、本発明は特定の高ｋ誘電体に限定されない。安定な任意の高ｋ誘電材料を使用することができる。さらに本発明では最終的なアレイ構造が平面であり、続いて形成される集積回路構造の諸層の中に密封するだけの十分な空間を提供する。
【００１５】
低コスト、高性能の（ｅ）ＤＲＡＭを生み出す製造プロセスの一例を図１〜１５に示す。説明上ＳＯＩウェーハを使用するが、適当なウェル分離を有するバルク基板上に同じ（ｅ）ＤＲＡＭを構築することもできる。
【００１６】
図１では、埋込み酸化層１０およびシリコン層１２（例えばウェル領域）を有するＳＯＩウェーハ上に浅いトレンチ分離（またはＳＴＩ）１１が形成されている。薄い窒化層１３が付着され、化学機械研磨（ＣＭＰ）プロセスに使用される。さらに、Ｖｔｈ調整および分離のため、シリコン層基板が適当に埋め込まれている（図示せず）。図２では、セル・キャパシタ領域を画定するためレジスト１４がパターニングされている。次に、パターニングされたレジスト１４を使用して選択的ＲＩＥ酸化物エッチング（酸化物−窒化物エッチング速度比は例えば１００：１）を実行し、図３に示すような空洞１５を形成する。空洞領域１５はセル・キャパシタを形成する。
【００１７】
図４では、空洞１５を埋めるために、ドープされたポリシリコン層２０が付着され、研磨される。次いで図５では、選択的ＲＩＥ酸化物エッチング（酸化物／窒化物−ポリシリコン・エッチング速度比は例えば３０：１）が実行され、ＳＴＩ領域１１の露出した酸化物部分３０がくぼんでいる。これは、タイムド・エッチングであることが好ましい。このエッチングの後、最上位の窒化層１３も除去する。次いでシリコン面１２を、例えばＢＨＦ（緩衝ＨＦ）溶液中で洗浄する。次に図６に示すように、高ｋ誘電層３１およびＣＶＤポリシリコン層３２を続いて付着させる。次いでこの構造をアニールして、誘電特性を安定させる。このアニールは、例えば６００から１０００℃のＯ2／Ｎ2雰囲気中での短時間アニール（rapid thermal anneal）とすることができる。
【００１８】
材料の高い誘電率を維持し、電気漏れを最小限に保つため、本発明では、深いトレンチ・キャパシタなどの集積回路デバイスの製造で必要な高温で非結晶構造を維持するガラス膜（すなわち非晶質膜）を形成するプロセスを使用する。
【００１９】
本発明は、ガラス膜の形成と矛盾しないモル比の高ｋ酸化物混合物を利用してノード誘電体の誘電率を引き上げる。このような膜は、高温で非晶質状態を維持し、これによって結晶粒界をなくして電気漏れを低く維持することを意図したものである。例えばバルクでは、Ｌａ2Ｏ3とＡｌ2Ｏ3を比４０Ｌａ2Ｏ3＋６０Ａｌ2Ｏ3で混合して、臨界冷却速度１００Ｋ／秒未満の透明ガラスを形成することができる。したがって、蒸気相から付着させたとき、本発明の誘電体で達成される冷却速度は、ガラスをガラス質（例えば非結晶質）に保つのに必要な１００Ｋ／秒を十分に上回るはずである。
【００２０】
さらに、この誘電体は非晶質であるので、線形混合則が適用され、結果として生じるガラスの誘電率は２０にもなり（Ｌａ2Ｏ3およびＡｌ2Ｏ3の誘電率はそれぞれ約３０および１０である）、これは、酸化された窒化シリコン（誘電率は約４）の４倍以上である。処理の容易さの点からは２成分ガラスの製造が好ましいが、本発明では第３または第４の酸化物（例えばＳｉＯ2）の添加が可能であり、実際にそのほうが有利なことがあることに留意されたい。
【００２１】
従来のゲート酸化物の製造に対して酸化物の混合が提案されている。このような場合には、混合された酸化物が、バランス量のＳｉＯ2（一般に「ケイ酸塩」と呼ばれる）で希釈された高ｋ材料（例えばＺｒＯ2）をから成る２元合金として形成される。対照的に、本発明のガラス膜は、ＣＭＯＳデバイスの厳格な界面要件を固守する必要はなく、ＳｉＯ2以外の酸化物を使用することができる。このような構成は、ＤＲＡＭ記憶デバイスに適用可能な誘電特性の強化に役立つ。
【００２２】
先に述べたとおり、トレンチ・キャパシタ技術などの集積回路技術では高ｋ材料の実現が望ましい。選択可能な多数の従来の材料があるが、大部分（例えばＺｒＯ2、ＨｆＯ2）が１０００℃未満の温度で結晶する。キャパシタの構築はフロント・エンド・プロセスであるので、大部分の高ｋ膜は失透（devitrification）し（すなわちその非晶質構造がゆるみ、結晶し）、過度の電気漏れおよび早熟失敗を受けやすくなる。したがって、適当な誘電率を有し、１０００℃までの温度（および１０００℃を超える温度）で非晶質を維持する材料を設計することが重要である。そのために、本明細書では、ガラスを形成するＬａ2Ｏ3とＡｌ2Ｏ3の組合せを付着させてトレンチ・キャパシタ技術の高ｋ誘電体として使用する原子層化学蒸着（ＡＬＣＶＤ）プロセスを説明する。
【００２３】
したがって、好ましい実施形態では、本発明は原子層化学蒸着（ＡＬＣＶＤ）技法を使用して作られた高ｋ膜を使用する。ＡＬＣＶＤを使用してＬａ2Ｏ3／Ａｌ2Ｏ3の混合を付着させて、ＡｌとＬａの比に応じて１０から３０の間の誘電率を得る。電気漏れを防ぐため本発明は、膜スタックの非晶質性が維持される付着条件を使用する。
【００２４】
次に図７を参照する。本発明では、ＣＶＤポリ３２の上にケイ化物または耐火金属４０を形成する。ボーダレス・コンタクト応用のためケイ化物４０をさらに窒化層（図示せず）でキャップする。さらに、パターニングされたレジスト４１を形成し、ＲＩＥを実施して、キャパシタの接地プレート４２とトランジスタのゲート４５を導体３２、４０から同時に画定する。所望ならば、このＲＩＥプロセスをさらに延長して、高ｋ層３１の露出部分を除去することもできる。次に図８に示すようにレジスト４１を除去し、不純物を注入し、その構造をアニールすることによって図９に示すようにソース領域５２およびドレイン領域５１を形成する。アニール中にドレイン側５１はさらに、それぞれのキャパシタのノード・プレートのドープされたポリシリコン２０からドーパントの外方拡散を受け取る。
【００２５】
図１０では、従来の側壁形成プロセスを実行して側壁スペーサ５３を形成し、必要ならば、このときに低濃度にドープされたドレイン（ＬＤＤ）注入を実施してホットキャリアの問題を回避する。次に図１１に示すように、分離層６３を形成し、トランジスタ・デバイスの共通ソース５２へのコンタクト６０を形成する。コンタクト６０は例えば、適当なライナ材料を有するタングステン・スタッドとすることができる。次いで図１２では、導電材料層７０を付着させパターニングする。導電材料は例えばアルミニウム、銅または耐火金属とすることができる。この導電材料７０はビット線に使用される。
【００２６】
完成した構造の断面図および上面図を図１３および１４に示す。記憶キャパシタは、図１３の導電性ポリシリコン２０の、絶縁体１０（または１１）と３１の間の部分から成る。記憶キャパシタへのアクセスを可能にする電界効果トランジスタ（ＦＥＴ）は、図１３で符号７４が付けられた導電性ポリシリコン３２のゲート部分、共通ソース５２およびドレイン５１から成る。
【００２７】
図１４は、本発明のＤＲＡＭアレイ回路配置の上面図である。図１４には、水平方向に形成された３本のビット線１５０Ａ、ＢおよびＣ、ならびに垂直方向に形成された４本のワード線が示されている。２本のワード線には１４０Ａおよび１４０Ｂの符号が付けられている。キャパシタの接地プレート４２には図１４で１００Ａ、ＢおよびＣの符号が付けられている。それぞれのセルのキャパシタはボックス１２０ＡおよびＢに示されている。実線の長方形１６０はデバイスが形成される活性領域である。活性領域の外側に浅いトレンチ分離領域がある。点線の長方形１１０が単位セルのサイズである。この例では単位セルが８Ｆ平方セルである。サブ・リソグラフィ技法を使用することによって、セル・サイズは６Ｆ平方以下まで簡単に低減することができる。
【００２８】
図１４では点線の円形領域が、接地プレート１００Ｃによってそれぞれのセルがどのように取り囲まれているか指示する。このセルのより詳細な図を図１５に示す。それぞれのキャパシタでは、４つの面（１、２、３および４）が接地プレートによって取り囲まれ、面（０）がドレイン・コンタクトに対して露出し、面（５）が、ＳＴＩ１１または基板１０に対して露出する。接地プレートとポリシリコン立方体の間で絶縁体３１（高ｋ誘電体）が面１、２、３、４を覆っている。
【００２９】
したがって図１５に示すように、本発明を用いるとキャパシタの有効表面積は大幅に増大する。さらに、ポリシリコン立方体の高さは浅いトレンチの最初の誘電体エッチングによって決まるので、この高さは簡単に制御することができる。従来のスタック・キャパシタは接地プレートに多くの面（例えば５面）で接触することができる。しかし従来のキャパシタはデバイスの上に形成されるので、トポブラフィの問題が生じる。反対に、本発明を用いると、少なくともゲートと同じレベルまでキャパシタが埋められ、結果として得られる面が非常に平らになる。接触面積およびしたがってキャパシタ・サイズを増大させるため、図３に示すように空洞を、埋込み酸化物層１０中に侵入しない限りにおいて非常に深くエッチングすることができる。
【００３０】
本発明のプロセスを図１６の流れ図に示す。具体的には、項目１５２で本発明は、基板８００に、チャネル領域８０２およびキャパシタ開口８０４を形成する。次に、キャパシタ開口８０４にキャパシタ導体８０６を付着させる。次いで、チャネル領域８０２とキャパシタ導体８０６の上方に単一の高ｋ誘電絶縁体層８０８を同時に形成する。この単一の絶縁体層は、キャパシタ導体８０６の上方にキャパシタ・ノード誘電体を含み、チャネル領域の上方にゲート誘電体を含む。
【００３１】
さらに本発明は、単一の絶縁体層８０８の上方に単一の導体層８１０を同時にパターニングする。単一の導体層８１０は、ゲート誘電体の上方にゲート導体を形成し、キャパシタ・ノード誘電体の上方に接地プレートを形成する。追加の処理段階では、ゲート導体および接地プレートの上にスペーサを形成し、チャネル領域８１４を部分的にドープしてソースおよびドレイン領域を形成し（ドレイン領域はキャパシタ導体と接触する）、単一の導体層の上方に被覆絶縁体を形成し、被覆絶縁体を貫通してソース領域まで延びる導電性コンタクト８１８を形成する。
【００３２】
先に示したとおり、本発明は、ＤＲＡＭを形成するプロセスの段階数を低減する。具体的には、本発明はゲート誘電体３１とキャパシタ誘電体３１を単一の段階で形成する。反対に、従来のスタック・キャパシタ（特に高ｋ誘電体を使用したスタック・キャパシタ）は通常、ゲート形成およびソース／ドレイン注入後に形成される。したがって普通は、厚い絶縁材料層が付着され平坦化される。次いで、デバイスのドレイン領域へのコンタクト・ホールが形成される。しかしこの従来の構造では、複雑なコンタクト・スタブ形成が必要である。例えば、酸素雰囲気中で高ｋ材料をアニールする間の酸素拡散を回避するため、コンタクトの内側または上に酸素拡散障壁層を形成しなければならない。次いで別の厚い絶縁材料を付着させ、この絶縁体にホールをエッチングして、スタック・キャパシタ構成要素の支持領域を形成しなければならない。次に、特殊な金属を付着させパターニングしなければならない。従来の構造では最後に、高ｋ誘電体および接地金属を付着させ、高温のＯ2雰囲気中でアニールする。この複雑な処理が本発明を用いると回避される。
【００３３】
さらに本発明では、それぞれのセルのキャパシタがデバイスと同一平面をなすので、ＤＲＡＭアレイの表面が非常に平らになる。反対に従来の構造ではキャパシタが、トランスファ・デバイスのゲートよりも約２００から１０００ｎｍ高く形成される。
【００３４】
本発明のもう１つの利点は、アニール段階が、従来のスタック・キャパシタ・プロセスよりもずっと早い段階で実施されることである。酸素中でのアニールは、ケイ化物形成後に実施する場合、ソース／ドレイン・ケイ化層に損傷を与える可能性がある。本発明では、ソース／ドレイン注入およびケイ化物形成の前に膜をアニールする。したがって従来技術とは違い、本発明のアニールはデバイスに有害な影響を及ぼさない。
【００３５】
さらに、デバイスのゲート誘電体３１、セル・キャパシタの誘電体３１、および減結合キャパシタ、リザーバ・キャパシタなどの他のオンチップ・キャパシタが高ｋ材料を用いて作られる。具体的には高ｋ誘電材料３１は、１０００℃まで（および１０００℃よりもわずかに高い温度まで）非晶質状態を保つ。この非晶質高ｋ誘電体は誘電体３１が結晶化することを妨げ、結晶化の結果生じる結晶粒界に沿った過度の漏れの可能性を低減する。この高ｋ誘電材料の特性は、従来の高ｋ材料の特性よりもずっと安定である。酸素拡散障壁層も接着促進層も必要ない。この（ｅ）ＤＲＡＭは、さらにスケーリングされ、低電力で動作して合理的に高い性能を与える大きな可能性を有する。
【００３６】
さらに、本発明を用いて形成されたキャパシタはより広い表面積を有し、その結果、低ｋ誘電体を有する従来のキャパシタよりも大きな電荷蓄積容量を有するので、同じ電力供給およびデバイス・サイズでのデバイス性能は従来のデバイスに比べてはるかに良好である。
【００３７】
好ましい実施形態に関して本発明を説明してきたが、添付の請求項の趣旨および範囲に含まれる変更を加えて本発明を実施できることを当業者は理解しよう。
【００３８】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３９】
（１）基板と、
前記基板中の少なくとも１つのチャネル領域と、
前記基板中の少なくとも１つのキャパシタ導体と、
前記チャネル領域および前記キャパシタ導体の上方の単一の絶縁体層と
を備え、
前記単一の絶縁体層が、前記キャパシタ導体の上方にキャパシタ・ノード誘電体を含み、前記チャネル領域の上方にゲート誘電体を含む
ダイナミック・ランダム・アクセス・メモリ・デバイス。
（２）前記単一の絶縁体層の上方に単一の導体層をさらに備え、前記単一の導体層が、前記ゲート誘電体の上方にゲート導体を含み、前記キャパシタ・ノード誘電体の上方に接地プレートを含む、上記（１）に記載のデバイス。
（３）前記ゲート導体および前記接地プレートの上にスペーサをさらに備える、上記（２）に記載のデバイス。
（４）前記基板内にソースおよびドレイン領域をさらに備え、前記ドレイン領域が前記キャパシタ導体と接触し、前記ソース領域が、前記ゲート導体の前記ドレイン領域のある側とは反対側に配置された、上記（１）に記載のデバイス。
（５）前記単一の導体層の上方の被覆絶縁体と、
前記被覆絶縁体を貫通して前記ソース領域まで延びる導電性コンタクトと
をさらに備える、上記（４）に記載のデバイス。
（６）前記基板が、前記キャパシタ導体の下方に浅いトレンチ分離領域を含む、上記（１）に記載のデバイス。
（７）前記単一の絶縁体層が、ガラスと矛盾しないモル比を有し、１０００℃まで非晶質状態を維持する、上記（１）に記載のデバイス。
（８）前記単一の絶縁体層が、ＬａxＯy、ＡｌxＯy、ＨｆxＯyを含む誘電率が１０から５０の高ｋ誘電材料である、上記（１）に記載のデバイス。
（９）基板と、
前記基板中の少なくとも１つのチャネル領域と、
前記基板中の少なくとも１つのキャパシタ導体と、
前記チャネル領域および前記キャパシタ導体の上方の単一の絶縁体層と
を備え、
前記単一の絶縁体層が、前記キャパシタ導体の上方にキャパシタ・ノード誘電体を含み、前記チャネル領域の上方にゲート誘電体を含み、
さらに、
前記単一の絶縁体層の上方の単一の導体層
を備え、
前記単一の導体層が、前記ゲート誘電体の上方にゲート導体を含み、前記キャパシタ・ノード誘電体の上方に接地プレートを含み、
さらに、
前記ゲート導体および前記接地プレートの上のスペーサと、
前記基板内のソースおよびドレイン領域と
を備え、
前記ドレイン領域が前記キャパシタ導体と接触し、前記ソース領域が、前記ゲート導体の前記ドレイン領域がある側とは反対側に配置され、
さらに、
前記単一の導体層の上方の被覆絶縁体と、
前記被覆絶縁体を貫通して前記ソース領域まで延びる導電性コンタクトと
を備えるダイナミック・ランダム・アクセス・メモリ・デバイス。
（１０）前記絶縁基板が、前記キャパシタ導体の下方に浅いトレンチ分離領域を含む、上記（９）に記載のデバイス。
（１１）前記単一の絶縁体層が、ガラスと矛盾しないモル比を有し、１０００℃まで非晶質状態を維持する、上記（９）に記載のデバイス。
（１２）ダイナミック・ランダム・アクセス・メモリ・デバイスを同時に製造する方法であって、
基板中にキャパシタ開口を形成する段階と、
前記キャパシタ開口中にキャパシタ導体を形成する段階と、
前記基板のチャネル領域と前記キャパシタ導体の上方に、単一の絶縁体層を同時に形成する段階と
を含み、
前記単一の絶縁体層が、前記キャパシタ導体の上方にキャパシタ・ノード誘電体を含み、前記チャネル領域の上方にゲート誘電体を含む
方法。
（１３）前記単一の絶縁体層の上方に単一の導体層を同時にパターニングする段階をさらに含み、前記単一の導体層が、前記ゲート誘電体の上方にゲート導体を含み、前記キャパシタ・ノード誘電体の上方に接地プレートを含む、上記（１２）に記載の方法。
（１４）前記ゲート導体および前記接地プレートの上にスペーサを形成する段階と、
前記チャネル領域を部分的にドープして、ソースおよびドレイン領域を形成する段階
をさらに含み、
前記ドレイン領域が前記キャパシタ導体と接触した、
上記（１３）に記載の方法。
（１５）前記単一の導体層の上方に被覆絶縁体を形成する段階と、
前記被覆絶縁体を貫通して前記ソース領域まで延びる導電性コンタクトを形成する段階
をさらに含む、上記（１４）に記載の方法。
（１６）前記基板が、前記キャパシタ導体の下方に浅いトレンチ分離領域を含む、上記（１２）に記載の方法。
（１７）前記キャパシタ開口を形成する前に、前記基板内に純粋なシリコン領域を形成するプロセスを含む前記チャネル領域を形成する段階をさらに含む、上記（１２）に記載の方法。
（１８）単一の絶縁体層を形成する前記段階が、ガラスと矛盾しないモル比を有する原子層化学蒸着プロセスを含む、上記（１２）に記載の方法。
（１９）ダイナミック・ランダム・アクセス・メモリ・デバイスと関連トランジスタを同時に製造する方法であって、
基板を用意する段階と、
前記基板中にキャパシタ開口を形成する段階と、
前記基板中にキャパシタ開口を形成する段階と、
前記キャパシタ開口中にキャパシタ導体を形成する段階と、
前記チャネル領域と前記キャパシタ導体の上方に単一の絶縁体層を同時に形成する段階と
を含み、
前記単一の絶縁体層が、前記キャパシタ導体の上方にキャパシタ・ノード誘電体を含み、前記チャネル領域の上方にゲート誘電体を含み、
さらに、
前記単一の絶縁体層の上方に単一の導体層を同時にパターニングする段階
を含み、
前記単一の導体層が、前記ゲート誘電体の上方にゲート導体を含み、前記キャパシタ・ノード誘電体の上方に接地プレートを含み、
さらに、
前記ゲート導体および前記接地プレートの上にスペーサを形成する段階と、
前記チャネル領域を部分的にドープして、ソースおよびドレイン領域を形成する段階と
をさらに含み、
前記ドレイン領域が前記キャパシタ導体と接触し、
さらに、
前記単一の導体層の上方に被覆絶縁体を形成する段階と、
前記被覆絶縁体を貫通して前記ソース領域まで延びる導電性コンタクトを形成する段階と
を含む方法。
（２０）前記絶縁基板が、前記キャパシタ導体の下方に浅いトレンチ分離領域を含む、上記（１９）に記載の方法。
（２１）チャネル領域を形成する前記段階が、前記基板内に純粋なシリコン領域を形成する段階を含む、上記（１９）に記載の方法。
（２２）単一の絶縁体層を形成する前記段階が、ガラスと矛盾しないモル比を有する原子層化学蒸着プロセスを含む、上記（１９）に記載の方法。
【図面の簡単な説明】
【図１】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図２】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図３】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図４】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図５】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図６】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図７】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図８】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図９】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図１０】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図１１】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図１２】部分的に完成した本発明に基づくＤＲＡＭ構造の概略図である。
【図１３】完成した本発明に基づくＤＲＡＭ構造を示す概略図である。
【図１４】完成した本発明に基づくＤＲＡＭ構造を示す概略図である。
【図１５】本発明に基づく結晶構造の概略図である。
【図１６】本発明の好ましい方法を説明する流れ図である。
【符号の説明】
１０  埋込み酸化層
１１  浅いトレンチ分離（ＳＴＩ）
１２  シリコン層
１３  窒化層
１４  レジスト
１５  空洞
２０  ポリシリコン層
３０  露出した酸化物
３１  高ｋ誘電層
３２  ＣＶＤポリシリコン層
４０  ケイ化物
４１  レジスト
４２  接地プレート
４５  ゲート
５１  ドレイン領域
５２  ソース領域
５３  側壁スペーサ
６０  コンタクト
６３  分離層
７０  導電材料層
７４  ポリシリコンのゲート部分
１００Ａ  接地プレート
１００Ｂ  接地プレート
１００Ｃ  接地プレート
１１０  単位セル
１２０Ａ  キャパシタ
１２０Ｂ  キャパシタ
１４０Ａ  ワード線
１４０Ｂ  ワード線
１５０Ａ  ビット線
１５０Ｂ  ビット線
１５０Ｃ  ビット線
１６０  活性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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