(57)【特許請求の範囲】
【請求項１】
単一ポリシリコン・ゲート（１３）を有する不揮発性メモリ・セル（１０）であって：
半導体物質（４０）の本体；
前記半導体物質（４０）内に形成されたソース（４８）およびドレイン（４９）を有する第１トランジスタ（１２）であって、前記第１トランジスタ（１２）のドレイン（４９）は、前記第１トランジスタ（１２）の動作中に第１リード電圧を与え、前記第１トランジスタ（１２）は第１ゲート領域によって制御される第１スレシホルド電圧を有する、第１トランジスタ（１２）；
前記半導体物質（４０）内に形成されたソース（５２）およびドレイン（５１）を有する第２トランジスタ（１１）であって、前記第２トランジスタ（１１）のドレイン（５１）は、前記第２トランジスタ（１１）の動作中に第２リード電圧を与え、前記第２トランジスタ（１１）は第２ゲート領域によって制御され、前記第１スレシホルド電圧とは異なる第２スレシホルド電圧を有する、第２トランジスタ（１１）；および
前記第１ゲート領域および前記第２ゲート領域に接続され、前記単一ポリシリコンゲート（１３）を与えるフローティング・ゲート構造；
から成り、前記第１及び第２トランジスタは同一の導電性を有し、前記第１ゲート領域は前記第１スレシホルド電圧に対応する第１容量を有し、前記第２ゲート領域は前記第２スレシホルド電圧に対応する第２容量を有し、前記第１トランジスタ（１２）のドレイン（４９）、および前記第２トランジスタ（１１）のドレイン（５１）は、不揮発性メモリ・セルの出力ノードとして機能するメタライズ領域（１９）によって電気的に結合されることを特徴とする不揮発性メモリ・セル（１０）。
【請求項２】
前記第１トランジスタ（１２）のドレイン（４９）、および前記第２トランジスタ（１１）のドレイン（５１）は、前記半導体物質（４０）内で互いに重なり合うことを特徴とする、請求項１記載の単一ポリシリコン・ゲート（１３）を有する不揮発性メモリ・セル（１０）。
【請求項３】
前記第１トランジスタ（１２）のドレイン（４９）、および前記第２トランジスタ（１１）のドレイン（５１）は、前記半導体物質（４０）の共通部分(common portion)で形成されていることを特徴とする、請求項１記載の単一ポリシリコン・ゲート（１３）を有する不揮発性メモリ・セル（１０）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に不揮発性メモリ素子に関し、更に特定すれば、単一ポリシリコン・フローティング・ゲート構造を組み込んだメモリ・セルに関するものである。
【０００２】
【従来の技術】
電気的消去可能リード・オンリ・メモリ（ＥＥＰＲＯＭ）は、当技術では既知であり、広く使われている。これらは、メモリへの電力を除去してもデータを保持することができる方法を提供するものである。殆どのＥＥＰＲＯＭは、単一のトランジスタの状態を制御するために用いられる、電気的に絶縁されたフローティング・ゲート(floating gate)上に電荷を蓄積する。ＥＥＰＲＯＭ設計には２つの課題があり、それらは、絶縁されたフローティング・ゲート上にいかにして電圧電位を配置するか、および単一トランジスタの状態をいかにして判断するか、という２点である。
【０００３】
フローティング・ゲート構造を絶縁し、フローティング・ゲートを容量的に結合することにより、プログラムまたは消去を可能にするには、一般に２つの手法がある。第１の手法は、二重誘電体／導体スタック(double dielectric/conductor stack)を用いて、２枚の誘電体層の間にフローティング・ゲートを形成し、制御ゲートと呼ばれる第２導体によってこれを制御するというものである。制御ゲートは、フローティング・ゲートに電圧電位を配し、フローティング・ゲートとの間の電荷の移動を制御するために用いられる。電圧を制御ゲートから除去すると、捕獲された電荷が停留し、メモリ・セル内に電圧電位が蓄積される。この構造は、２枚の導電層の形成を必要とするか、通常ポリシリコンを２回堆積することによって達成される。
【０００４】
フローティング・ゲート構造を絶縁する第２の手法は、単一ポリシリコン層を用いて基板上にコンデンサを形成するというものである。コンデンサの一部分が単一トランジスタの絶縁ゲートとなり、これを用いて、絶縁ゲート上にプログラミング電圧を与える。このコンデンサは、絶縁ゲートを、回路の残りの部分から絶縁し、コンデンサの誘電体層を通じて、絶縁ゲートとの間の電子の移動を制御する。
【０００５】
単一トランジスタの状態を判定するために、トランジスタが２つのレベルの一方で導通しているか否かを判定する必要がある。通常、トランジスタが「オン」の場合、論理「１」と解釈され、トランジスタがオフの場合、論理「０」が想定され、この逆も同様である。かかる技法は、センス・アンプ回路(sense amp circuitry)に基づいて、読み取られるトランジスタの電流がどちらの論理レベルを表わすのかを判断する。次に、センス・アンプによって一旦論理状態が判定されたなら、メモリ・セルの出力として作用するリード電圧(read voltage)を発生しなければならない。
【０００６】
殆どのＥＥＰＲＯＭの設計では、上述の考慮点のために、従来のＣＭＯＳプロセスおよび設計手順の複雑化を招いている。二重ポリシリコン・スタックを形成するために、付加的なプロセス工程が必要となる。即ち、従来のＣＭＯＳ素子に近接して、ＥＥＰＲＯＭのための高い電圧電位を付加することによる、複雑化が生じる。更に、センス・アンプや読み取り電圧回路の付加によって、貴重なレイアウト空間も消費され、最終製品のコストを上昇させることになる。
【０００７】
【発明が解決しようとする課題】
したがって、単一ポリシリコンの堆積のみで構成でき、一般的なＣＭＯＳ素子のゲート構造を形成するのと同じプロセス工程の間に、フローティング・ゲート構造を形成可能とする、不揮発性メモリ・セルの構造を提供できれば、有利であろう。更に、センス・アンプまたはバッファ回路の使用を必要としないリード電圧を発生することができ、しかも付加プロセス工程が一切なく、ＣＭＯＳプロセス・フローの従来からの制約を用いて形成可能なＥＥＰＲＯＭセルを形成することができれば、利点となろう。
【０００８】
【課題を解決するための手段】
電気的消去可能プログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）は、メモリへの電力が除去されてもデータを記憶できる能力のために、半導体業界で広く用いられつつある。かかるメモリ・セルは、不揮発性と命名され、絶縁されたフローティング・ゲート構造上に電圧電位を蓄積することを基本とするものである。フローティング・ゲート構造は、通常、トランジスタのゲートとして用いられ、蓄積される電圧電位は、当該トランジスタをイネーブルまたはディゼーブルするのに十分である。リード・トランジスタのステータスを判定する回路をメモリ・セルに付加し、リード動作の間に論理「１」または論理「０」を与える。
【０００９】
本発明では、ポリシリコン層を用いてフローティング・ゲートを形成し、これを２つのトランジスタで共有する、単一ポリシリコン・ゲートを有する構造が提供される。この２トランジスタ構造は、センス・アンプ回路の必要性をなくし、ＥＥＰＲＯＭメモリ・セルを構成するのに必要なプロセス工程を簡素化する。ＣＭＯＳトランジスタを形成するのと同一プロセス工程を用いて、プロセス・コストを追加することなく、回路に機能性を追加する不揮発性メモリ・セルを形成可能となる。
【００１０】
【発明の実施の形態】
本発明は、従来の電界効果トランジスタ（ＦＥＴ）の形成に合せて構成することができるので、不揮発性メモリ・セルの構成図を用意してその形成方法を説明することにする。図１は、本発明の第１実施例を示す電気回路構成図である。不揮発性メモリ、ＥＥＰＲＯＭメモリ・セル、またはＥＥＰＲＯＭメモリ素子１０は、直列に接続された、ＮＭＯＳ素子、即ち、ｎ−チャネル・トランジスタ１２と、ＰＭＯＳ素子、即ち、ｐ−チャネル・トランジスタ１１とから成る。
【００１１】
ＮＭＯＳトランジスタ１２の一方の端子は、ＰＭＯＳトランジスタ１１の一方の端子に電気的に結合され、出力ノード１９に出力リード電圧を与える。ＮＭＯＳトランジスタ１２の他端は入力端子１４に接続され、ＰＭＯＳトランジスタ１１の他端は入力端子１６に接続されている。ＮＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１１は、リード、プログラミング、または消去動作の間、電圧電位との電気的接触によってバイアスを与える必要がある、ウエルまたは基板領域に形成することができる。ＮＭＯＳトランジスタ１２のｐ−ウエルまたはｐ−基板への接触は、基板端子１７によって達成される。ＰＭＯＳトランジスタ１１のｎ−ウエルまたはｎ−基板への接触は、基板端子１８によって達成される。
【００１２】
出力ノード１９における電圧は、ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１１の状態によって決まり、これらは双方ともフローティング・ゲート構造１３によって制御される。フローティング・ゲート１３は、ゲート構造に電気的に接続されるか、あるいはゲート構造として作用し、ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１１の動作を変調する(modulate)。フローティング・ゲート１３上にある電荷によって、これら２つのトランジスタのどちらが導通しているのかが判定される。各トランジスタのスレシホルド電圧は、これら２つのトランジスタの一方のみが支配的に出力電圧を与えることを保証するように予め決められている。理想的なのは、一方のトランジスタのみが導通状態となって出力電圧を与え、他方のトランジスタは完全にディゼーブルとなっていることである。
【００１３】
メモリ・セル１０の通常のリード動作の間、出力ノード１９における電圧電位は、メモリ・セル１０に記憶されているデータの値を判定するために用いられる。フローティング・ゲート構造１３が、ＮＭＯＳトランジスタ１２のスレシホルド電圧以上の電圧電位を有する場合、出力ノード１９は、入力端子１４にある電圧にほぼ等しい電圧電位を有する。フローティング・ゲート１３上の電圧がＰＭＯＳトランジスタ１１をオンにすると、出力ノード１９は入力端子１６に電気的に接続される。入力端子１４，１６が当該回路内で用いられている逆の電源電位（ＶｄｄおよびＶｓｓ）に接続されると、メモリ・セル１０は、全く増幅せずに、他のＣＭＯＳ素子によって直接使用可能な電圧電位を与えることは、当業者には明白であろう。２つのトランジスタを用いてメモリ・セル１０を形成しているので、センス・アンプやバッファ回路を用いてリード電圧を発生する必要がなく、記憶されている論理レベルを判定することができる。出力電圧が直接従来のＣＭＯＳトランジスタのゲートに接続されている場合、メモリ・セル１０は、電流漏れを全く起こすことなく、記憶されている論理値を与える。その結果、電力消費を最少に抑えて、メモリ・セル１０をＣＭＯＳ回路に付加することができる。
【００１４】
メモリ・セル１０をプログラムするためには、電子を引き寄せ、フローティング・ゲート１３上で捕獲しなければならない。フローティング・ゲート１３をプログラムするには、２つの機構を用いることができる。それは、ファウラー・ノルドハイム・トンネリング(Fowler-Nordheim Tunneling)と、ホット・キャリア注入（ＨＣＩ:Hot Carrier Injection)である。ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１１の容量性ゲート構造は、フローティング・ゲート１３上に電圧電位を配するために用いられる。トランジスタの容量性という性質は、導電性制御層、即ち、ポリシリコン層と半導体基板との間に形成されるゲート酸化物層に由来する。寄生容量を無視すれば、メモリ・セル１０は、入力端子１４，１６間に直接接続された２つのコンデンサとしてモデル化することができる。ＮＭＯＳトランジスタ１２の容量Ｃ１とＰＭＯＳトランジスタ１１の容量Ｃ２とを含む分圧回路によって、電圧電位（Ｖfg）をフローティング・ゲート１３上に配する。フローティング・ゲート１３上の電圧（Ｖfg）は、入力端子１４，１６間に存在する電圧電位（Ｖ12）に各ゲート構造の容量値（Ｃ1およびＣ2）の比を乗算したものに等しく、以下の式で表わされる。
Ｖfg＝Ｖ12＊（Ｃ2／（Ｃ1＋Ｃ2））
各トランジスタのゲート酸化物のサイズおよび厚さを調節し、各ゲート構造の容量値を変更することができる。ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１１の容量値を制御することにより、フローティング・ゲート１３上に存在する電圧電位を判定し、電子の移動を制御することができる。
【００１５】
２つのトランジスタを有するメモリ・セル１０は、各トランジスタの端子における種々の電圧電位をいくつか組み合わせることによって、プログラム可能であることは、当業者には明白であろう。プログラミングのために、かかる組み合わせの１つをＮＭＯＳトランジスタ１２に適用すると、入力端子１４と基板端子１７とが接地電位となり、出力ノード１９がフローティング状態となり、更に入力端子１６と基板端子１８が、７ボルトないし２１ボルトのように、入力端子１４に対して正のプログラミング電圧となる。次に、上述の状態にて、ファウラー・ノルドハイム・トンネリングをＮＭＯＳトランジスタ１２に用いて、フローティング・ゲート構造１３に電荷を蓄積する。
【００１６】
上述のプログラミング技法を用いると、より大きな容量値を有するＰＭＯＳトランジスタ１１が作成されるので、ＮＭＯＳトランジスタ１２のゲート構造間に大きなプログラミング電位が現われる。上述の式によれば、ＮＭＯＳトランジスタ１２の容量Ｃ１がＰＭＯＳトランジスタ１２の容量Ｃ２よりも小さい場合、電圧電位（Ｖfg）は、入力端子１４，１６間の電圧電位（Ｖ12）の５０％よりも大きくなる。したがって、ＮＭＯＳトランジスタ１２のソースとフローティング・ゲート１３との間の電圧は、フローティング・ゲート１３とＰＭＯＳトランジスタ１１のソースとの間の電圧よりも大きくなる。結果的に、ＰＭＯＳトランジスタ１１のゲートを潜り抜けることによってフローティング・ゲート１３を離れる電子よりも、多くの電子がＮＭＯＳトランジスタ１２のゲートを通り抜けてフローティング・ゲート１３上に達することになる。こうして、メモリ・セル１０をプログラムする、フローティング・ゲート１３上の正味の電荷(net charge)が生成される。
【００１７】
ＨＣＩを用いてフローティング・ゲート構造１３をプログラムするためには、基板端子１７および出力ノード１９を接地電位とし、入力端子１６をフローティング状態とし、入力端子１４をＶｄｄに接続し、接地電位に対して正のプログラミング電圧を基板端子１８に加える。ＮＭＯＳトランジスタのソースおよびドレイン間を電子が導通すると、フローティング・ゲート１３上の電圧電位が熱電子を引き寄せ、捕獲する。ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１１の容量値は、ＮＭＯＳトランジスタ１２のゲート構造間に大きなプログラミング電位が得られるように調整しなければならない。
【００１８】
メモリ・セル１０の消去するには、フローティング・ゲート１３から、既に蓄積されている電荷を除去する。ファウラー・ノルドハイム・トンネリングを用いて、いずれかのトランジスタのゲート構造を通じて電子を除去する。この場合も、当業者には電圧電位の様々な組み合わせが使用可能であり、かかる方法の１つをここで提供する。消去のためにＮＭＯＳトランジスタ１２を用いる場合、基板端子１７，１８を接地電位とし、入力端子１６および出力端子１９をフローティング状態とし、７ボルトないし２１ボルトのような、接地電位に対して大きな消去電圧を入力端子１４に加える。フローティング・ゲート１３上に捕獲されている電子はＮＭＯＳトランジスタ１２のゲート酸化物を潜り抜け、入力端子１４を通じてメモリ・セル１０から離れる。
【００１９】
図２は、本発明の第２実施例を示す電気回路構成図である。不揮発性メモリ・セル、ＥＥＰＲＯＭメモリ・セル、またはＥＥＰＲＯＭメモリ素子２０は、直列接続された２つのＰＭＯＳ素子、即ち、ｐ−チャネル・トランジスタ２１，２２から成る。フローティング・ゲート２３を用いて、これら２つのトランジスタのいずれかが導通するように変調を行い(modulate)、出力ノード２９へのリード電圧として、入力端子２４または２６のいずれかに電圧電位を与える。ＰＭＯＳトランジスタ２１，２２は、異なるスレシホルド電圧を有し、リード動作の間、一方のみが支配的に(dominantly)イネーブルされて出力電圧を与えるように作成される。各素子にバイアスを与えるために、基板端子２７，２８によって、基板またはウエルをある電圧電位に接続する。
【００２０】
図３は、本発明の第３実施例を示す電気回路構成図である。不揮発性メモリ・セル、ＥＥＰＲＯＭメモリ・セル、またはＥＥＰＲＯＭメモリ素子３０は、直列に接続された２つのＮＭＯＳ素子、即ち、ｎ−チャネル・トランジスタ３１，３２から成る。フローティング・ゲート３３を用いて、これら２つのトランジスタのいずれかが導通するように変調を行い、出力ノード３９へのリード電圧として、入力端子３４または３６のいずれかに電圧電位を与える。ＮＭＯＳトランジスタ３１，３２は、異なるスレシホルド電圧を有し、リード動作の間、一方のみが支配的に(dominantly)イネーブルされて出力電圧を与えるように作成される。各素子にバイアスを与えるために、基板端子３７，３８によって、基板またはウエルをある電圧電位に接続する。
【００２１】
本発明の第２および第３実施例では、出力ノード２９，３９は、基板の同一領域で形成することができる。両トランジスタのソースおよびドレイン領域は同一導電性を有するので、１つのドープ領域または２つの重複する領域を、両トランジスタによって共有することができる。場合によって、「ソース」および「ドレイン」という用語は、単にトランジスタの２つの端子を指すのみで、トランジスタのいずれの端子においても、特定の電流方向または電圧電位を暗示しようとするものではない。メモリ・セル１０をプログラムおよび消去するための技法と同じものを用いて、メモリ・セル２０，３０をプログラムすることができる。全ての実施例では、正確な寸法、ドーピング・レベル、および所望の性能特性によって、プログラムおよび消去に必要な電圧電位が異なることは、当業者には明白であろう。
【００２２】
本発明の第２および第３実施例の双方では、非相補型トランジスタを形成することができる。トランジスタ２１，２２、または３１，３２のチャネル領域は同一導電性を有し、スレシホルド電圧は双方とも正、または双方とも負である。その結果、メモリ・セル２０または３０のプログラム状態の一方において、両トランジスタが導通する。フローティング・ゲート２３または３３が第１トランジスタ２１または３１のスレシホルド電圧にあるとき、これらトランジスタの一方のみが導通して、出力リード電圧を与える。メモリ・セル２０または３０をプログラムした後、両トランジスタは導通状態にある。適正な電圧が出力端子２９または３９に存在することを保証するために、２つのトランジスタの一方についてそのサイズを十分に大きくし、他方のトランジスタの電流引き込み(current draw)を打ち消し、これを補償し得るものとしなければならない。
【００２３】
図４は、図１のメモリ・セルのいくつかの素子の拡大断面図である。既知の処理技法を用いて、ＮＭＯＳトランジスタ１２およびＰＭＯＳトランジスタ１１を半導体基板、半導体物質の一領域、あるいは半導体物質４０の本体上に形成する。Ｐ−ウエル４１、Ｎ−ウエル４２およびフィールド酸化物領域４３を形成し、ＮＭＯＳトランジスタ１２とＰＭＯＳトランジスタ１１とを電気的に絶縁する。バイアス電圧を与えるために、ウエル接点領域４７をＰ−ウエル４１内に形成し、ウエル接点領域５３をＮ−ウエル４２内に形成する。ウエル接点領域４７，５３は、それらが形成されるウエルと同一導電性を有する。
【００２４】
次に、表面４５上にゲート酸化物を成長させることにより、トランジスタ１１，１２のゲート酸化物４４を形成する。あるいは、トランジスタ１１，１２のゲート酸化物４４は、２回の別個の成長プロセスによっても、形成することができる。かかる技法を用いると、ゲート酸化物４４の厚さを変化させることができ、したがって、各トランジスタの容量およびスレシホルド電圧も変化させることができる。フローティング・ゲート構造１３を形成するために、ポリシリコン４６の単一層をゲート酸化物４４上に堆積し、次いでゲート酸化物４４およびポリシリコン・ゲート層４６にパターニングおよびエッチングを行う。単一ポリシリコンまたはポリサイド層４６には、１ｘ１０15原子／ｃｍ3ないし１ｘ１０22原子／ｃｍ3の濃度の硼素または燐をドープすることができる。ＮＭＯＳトランジスタ１２のソース、即ち、ソース領域４８、およびドレイン、即ち、ドレイン領域４９を、Ｐ−ウエル４１内に形成する。ＰＭＯＳトランジスタ１１のソース、即ち、ソース領域５２、およびドレイン、即ち、ドレイン領域５１を、Ｎ−ウエル４２に形成する。また、ソース４８およびドレイン４９を形成する前に、ソース５２およびドレイン５１を形成することも可能である。
【００２５】
基板４０上に誘電体層５４を堆積し、ＥＥＰＲＯＭセル１０の各素子間に電気的絶縁を与える。通常、誘電体層５４は二酸化シリコンで作られ、これにドープして、メモリ・セル１０を応力およびナトリウムのマイグレーション(sodium migration)から保護する。メモリ・セル１０に各電気接続部を形成するために、誘電体層５４にパターニングおよびエッチングを行い、各領域の部分を露出させる。ＣＭＯＳ処理において当業者には既知のメタライゼーション技法を用いて、ウエル接点領域４７に電気的接触部を作り、基板接点１７を形成する。また、電気接点をソース４８に作り、入力端子１４を形成する。更に、電気接点をソース５２に作り、入力端子１６を形成する。更に、電気接点をウエル接点領域５３に形成し、基板端子１８を形成する。ドレイン４９およびドレイン５１間の電気接点は、導電性領域、即ち、メタライズ領域によって与えられ、出力ノード１９としても機能する。
【００２６】
図５は、メモリ・セル１０のいくつかの素子の拡大断面図である。図５の断面はメモリ・セル１０を別の視点から示す図であり、フローティング・ゲート構造１３をいかにして両トランジスタに接続できるかを示すものである。図５は、ゲート酸化物４４と単一ポリシリコン層４６とで作られた、フローティング・ゲート構造１３を示す。ここでも、ゲート酸化物４４の厚さは、各トランジスタ間で変化させて、メモリ・セル１０内の２つのトランジスタのスレシホルド電圧を調節することも可能である。また、これら２つのトランジスタの形成の間に、パンチスルー(punchthrough)およびＶｔ調節注入(Vt adjust implant)を変化させることによって、メモリ・セル１０内の２つのトランジスタのスレシホルド電圧を調節することも可能である。このようにドーパントの注入によってトランジスタのスレシホルド電圧を調節する方法は、当技術では既知である。
【００２７】
以上の説明から、本発明は、それぞれ、共通のフローティング・ゲート構造１３，２３，３３によって制御される、２つのトランジスタ１１，１２、２１，２２、または３１，３２によって形成された不揮発性メモリを提供することが認められよう。上述の実施例は、当技術では既知である、従来からのＣＭＯＳ処理技術を用いて製造することができる。このメモリ・セルは、セルがプログラムされた後、２つのトランジスタの一方のみが出力電圧の転送を支配するように形成される。各トランジスタは別個の入力電圧電位に接続されているので、メモリ・セル１０は、センス・アンプやバッファ回路を用いることなく、出力電圧電位を与えることができる。メモリ・セル１０は、付加プロセス工程を必要とせず、従来のＣＭＯＳ回路と共に構成できるので、付加的な処理コストや動的な電力消費を伴うことなく、回路の機能性を改善することができる。
【図面の簡単な説明】
【図１】本発明によるメモリ・セルを表わす構成図。
【図２】本発明によるメモリ・セルを表わす構成図。
【図３】本発明によるメモリ・セルを表わす構成図。
【図４】本発明によるメモリ・セルの拡大断面図。
【図５】本発明によるメモリ・セルの拡大断面図。
【符号の説明】
１０  メモリ・セル
１１  ｐ−チャネル・トランジスタ
１２  ｎ−チャネル・トランジスタ
１３  フローティング・ゲート
１４，１６  入力端子
１７，１８  基板端子
１９  出力ノード
２０  メモリ・セル
２１，２２  ｐ−チャネル・トランジスタ
２３  フローティング・ゲート
２７，２８  基板端子
３０  メモリ・セル
３１，３２  ｎ−チャネル・トランジスタ
３３  フローティング・ゲート
３４，３６  入力端子
３７，３８  基板端子
３９  出力ノード
４０  半導体物質
４１  Ｐ−ウエル
４２  Ｎ−ウエル
４３  フィールド酸化物領域
４４  ゲート酸化物
４６  ポリシリコン・ゲート層
４７，５３  ウエル接点領域
４８  ソース領域
５１  ドレイン領域
５２  ソース領域
５３  ウエル接点領域
５４  誘電体層
【図１】
0003916695.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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