(57)【特許請求の範囲】
【請求項１】
裏面側の高濃度層と表面側の低濃度層とを有し、半導体素子複数個分に相当する半導体ウェハを準備する工程と、
前記半導体素子の個々に複数の第１の電極を形成する工程と、
前記低濃度層の表面から前記高濃度層に達する溝を形成する工程と、
前記第１の電極上に層間絶縁膜を形成し、該層間絶縁膜にスルーホールを形成する工程と、
前記層間絶縁膜のスルーホールを介して前記第１の電極にコンタクトする平板状の第２の電極と、前記溝の表面に露出した高濃度層に接触し、前記低濃度層の表面まで導出される導出電極を同時に形成する工程と、
前記導出電極及び前記第２の電極に各々接続される、接続電極を形成する工程と、
前記接続電極の頭部を露出するように、前記半導体ウェハの表面を絶縁体で被覆する工程と、
前記半導体ウェハを前記半導体素子の個々に分割する工程と、を具備し、
前記高濃度層を前記導出電極を介して前記半導体ウェハの表面側に導出したことを特徴とする、半導体装置の製造方法。
【請求項２】
前記半導体素子が３端子素子であることを特徴とする、請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に半導体チップ裏面側を取り出し電極の１つとする３端子素子における、ウェハスケールチップサイズパッケージに関する。
【０００２】
【従来の技術】
従来の半導体装置の組立工程においては、ウェハからダイシングして分離した半導体チップをリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによってリードフレーム上に固着された半導体チップを封止し、封止された半導体チップを個々の半導体装置毎に分離するという工程が行われている。リード端子が樹脂の外側に突出すること、トランスファーモールド金型の精度の問題などにより、外形寸法の縮小化には限界が見えていた。
【０００３】
近年、外形寸法を半導体チップサイズと同等あるいは近似した寸法にまで縮小する事が可能な、ウェハスケールＣＳＰ（チップサイズパッケージ）が注目され始めている。これは、図１２を参照して、半導体ウェハ１に各種拡散などの前処理を施して多数の半導体チップ２を形成し、半導体ウェハ１の上部を樹脂層３で被覆すると共に樹脂層３表面に外部接続用の電極４を導出し、その後半導体ウェハ１のダイシングラインに沿って半導体チップ１を分割して、図１２（Ｃ）に示したような完成品としたものである。樹脂層３は半導体チップ１の表面（裏面を被覆する場合もある）を被覆するだけであり、半導体チップ１の側壁にはシリコン基板が露出する。電極４は樹脂層３下部に形成された集積回路網と電気的に接続されており、実装基板上に形成した導電パターンに対して電極４を対向接着することによりこの半導体装置の実装が実現する。
【０００４】
斯かる半導体装置は、装置のパッケージサイズが半導体チップのチップサイズと同等であり、実装基板に対しても対向接着で済むので、実装占有面積を大幅に減らすことが出来る利点を有する。また、後工程に拘わるコストを大幅に減じることが出来る利点を有するものである。（例えば、特開平９−６４０４９号）
【０００５】
【発明が解決しようとする課題】
しかしながら、半導体基板の裏面側を取り出し電極の一つとして、動作電流を半導体チップの厚み方向に流す３端子型の半導体素子、例えば基板をコレクタとするバイポーラ型トランジスタや、基板を共通ドレインとするパワーＭＯＳＦＥＴ装置では、前記コレクタやドレインを半導体チップ表面側に導出する手段がなく、この為にウェハスケールでのＣＳＰ装置を実現することが困難である欠点があった。
【０００６】
また、ＮＰＮ型トランジスタを例にしすると、チップ表面に形成したベース領域の周囲にコレクタ端子を設け、ここから樹脂層３表面に露出する電極４を導出することも考えられるが、コレクタは通常、ベース領域を形成するための低濃度層と、裏面電極を形成するための高濃度層とのＮ／Ｎ＋２層構造を採用しており、低濃度のＮ型層から電極４を導出すると、直列抵抗成分が高くなって、素子特性を劣化させる欠点があった。
【０００７】
【課題を解決するための手段】
本発明は上述した従来の欠点に鑑みて成されたものであり、高濃度層と低濃度層とを有し、半導体素子複数個分に相当する半導体ウェハを準備する工程と、
前記低濃度層の表面から前記高濃度層に達する溝を形成する工程と、
前記溝の表面に露出した高濃度層に接触し、前記低濃度層の表面まで導出される導出電極を形成する工程と、
前記導出電極及び前記半導体素子の電極に各々接続される、接続電極を形成する工程と、
前記接続電極の頭部を露出するように、前記半導体ウェハの表面を絶縁体で被覆する工程と、
前記半導体ウェハを前記半導体素子の個々に分割する工程と、を具備し、
前記高濃度層を前記導出電極を介して前記低濃度層側に導出したことを特徴とするものである。
【０００８】
【発明の実施の形態】
以下に本発明の実施の形態を、ＮＰＮトランジスタを例にして詳細に説明する。
【０００９】
第１工程：図１参照
まず、半導体ウェハ１０にＮＰＮトランジスタを構成するための各種拡散領域を形成する。半導体ウェハ１０は、裏面側にＮ＋型高濃度層１１を有し、表面側に実質的なコレクタとなるＮ型の低濃度層１２を形成したもので、Ｎ型半導体基板の両面にＮ＋層を拡散した後にウェハを研磨した素材か、あるいはＮ＋基板の上にＮ型のエピタキシャル層を形成したものを用いる
前工程として、低濃度層１２の表面に選択的にボロン等のＰ型不純物を選択拡散してベース領域１３を形成し、さらにベース領域１３表面にリン等のＮ型不純物を選択拡散してエミッタ領域１４とＮ＋ガードリング領域１５を形成する。符号１６はシリコン酸化膜である。
【００１０】
この状態での半導体チップ１のパターン形状を図２に示した。ここでは、ベース領域１３の表面に格子状のエミッタ領域１４を形成し、該格子の目の部分に島状のベース領域１３が規則的に点在するようなパターン形状とした。
【００１１】
第２工程：図３参照
シリコン酸化膜１６にコンタクト孔を形成し、蒸着あるいはスパッタ法によってアルミニウムを堆積した後これをパターニングする事によって、ベースとエミッタ用の第１の電極１７を形成する。図２のパターン形状に従えば、ベース電極は島状ベースの各々に点在し、エミッタ電極は格子状の配列となる。
【００１２】
第３程：図４参照
ベース領域１３を囲む領域に、低濃度層１２を貫通し高濃度層１１に達するトレンチ溝１８を形成する。トレンチ溝１８はベース領域１３を囲む環状のパターンでも良いし、周囲の一部に部分的に配置することも可能である。トレンチ溝１８はＮ＋ガードリング領域１５に境を接している。
【００１３】
その後、第１の電極１７の上にＣＶＤ法によってＢＰＳＧ膜等の層間絶縁膜１９を形成し、スルーホールを形成する。スルーホール形成後はトレンチ溝１８内部の酸化膜は除去されているものとする。そして、蒸着あるいはスパッタ法によって全面にアルミニウムを形成し、これをパターニングして第２の電極層２０を形成する。第２の電極層２０はトレンチ溝１８内部で高濃度層１１に接触し、トレンチ溝１８内壁に沿って低濃度層１２表面まで導出されて、導出電極２１を形成する。導出電極２１は、トランジスタのコレクタを表面側に導出する電極となる。
【００１４】
このときの平面図を図５に示す。ベース領域の周囲を囲むようにトレンチ溝１８と導出電極２１とが形成され、第２の電極層２０はスルーホールを介して第１の電極層１７にコンタクトし、ベースとエミッタ用の電極を形成する。
【００１５】
第４工程：図６参照
導出電極２１を含めて、第２の電極層２０に接触する第３の電極層２２を形成する。第１と第２の電極層１７、２０が蒸着法などによって膜圧が０．５〜２．０μｍ程度であるのに対し、第３の電極２２は半田ボールの接着や半田メッキ法などによって、５０〜２００μｍもの膜厚に形成する。
【００１６】
このときの平面図を図７に示す。ベース領域１３に接続される電極をベース電極、エミッタ領域１４に接続される電極をエミッタ電極、導出電極２０に接続される電極をコレクタ電極として、第３の電極２２が３端子分形成されている。各端子の間隔は実装基板上の配線ピッチの規格に合致しており、０．２ｍｍあるいは０．５ｍｍ程度の間隔で設けられている。
第５工程：図８参照
第３の電極層２２が形成された半導体ウェハを樹脂封止して、上部を樹脂層２３で被覆する。第３の電極層２２の頭部が露出するような形態で金型で封止するか、あるいは第３の電極層２２を完全に埋設するような形態で封止した後に表面を研磨して、第３の電極層２２の頭部を露出させる手段でもよい。このとき、半導体ウェハの裏面側（高濃度層１１側）も樹脂層２３で被覆することが可能である。また、樹脂層２３表面に露出した第３の電極層２２に対して、更に半田ボールなどの材料を接続してもよい。
【００１７】
第６工程：図９参照
以上の工程で製造された半導体ウェハ２４をダイシング装置に移送し、半導体ウェハ２４のダイシングラインに沿って、樹脂層２３と共に半導体ウェハ２４をダイシングブレード２５でダイシングする。ダイシングによって個々の半導体チップに分離された半導体装置を図１０に示した。半導体チップの側壁はダイシングによって切断されたシリコン表面が露出している。
【００１８】
以下に、チップ裏面側を電極とする場合には０．８５ｍｍ×０．８５ｍｍのチップサイズでパターン設計可能な素子を、本発明用途に設計し直す場合を考察する。ユーザ側で設計可能な配線間ピッチを０．２ｍｍとすると、素子側には電極の線幅が０．２ｍｍ以上、電極と電極との間隔も０．２ｍｍ以上維持する必要が生じる。すると、３端子用に３つの電極を並べる為には、最低でも１．０ｍｍのチップサイズが必要になる。
【００１９】
そこで、第１と第２の配線層１７、２０のパターン設計を考慮する。図１１（Ａ）を参照して、ベース電極となる第１の電極層１７ａを島状に点在させ、その周囲をエミッタ電極となる第１の電極層１７ｂが格子状に取り囲む形状とする。層間絶縁膜１９を挟み、第２の電極層２０ａ、２０ｂが半導体チップ表面を２分割するような形状で設計する。ベース電極となる第２の電極層２０ａは第１の電極層１７ａに、エミッタ電極となる第２の電極層２０ｂは第１の電極層１７ｂに各々層間接続される。第２の電極層２０ｂの下に位置する第１の電極層１７ａは、ストライプ状に延在して第２の電極層２０ａの下部まで延在し、その端部で第２の電極層２０ａに層間接続する。第１の電極層１７ｂは、格子状にチップ全面に延在しているのでこの様な手法は無用である。
【００２０】
そして、図１１（Ｂ）に示したように、従来のチップサイズ３０（０．８５ｍｍ×０．８５ｍｍ）に対してチップサイズを１．２ｍｍ×１．２ｍｍまで拡張して、コレクタ電極を配置する領域を確保する。その拡張した領域にトレンチ溝１９を延在させ、導出電極２１も同様に配置する。第２の電極層２０の上にベース及びエミッタ用の第３の電極層２２ａ、２２ｂを形成し、導出電極２１上にコレクタとなる第３の電極層２２ｃを配置する。なお、トレンチ溝１８は必ずしも環状である必要がなく、例えばコの字型にしてチップサイズの低減を図るのも良い。
【００２１】
斯かる方法によって製造された半導体装置は、高濃度層１１に達するトレンチ溝１８を形成し、導出電極２１によって半導体チップ表面側にコレクタ端子を導出したので、３端子型の半導体素子であってもウェハスケール型のチップサイズパッケージを得ることが出来る。また、導出電極１８が高濃度層１１に達しているので、コレクタの取り出し抵抗を小さく押さえることが出来る。
【００２２】
なお、半導体素子としてはバイポーラ型トランジスタの他にも、パワーＭＯＳＦＥＴ装置などにも適用できることは言うまでもない。
【００２３】
【発明の効果】
以上に説明したように、本発明によれば、チップ裏面側を電極とする３端子型の半導体素子であっても、３端子全てを表面側に導出して、ウェハスケールでのチップサイズパッケージを得ることが出来る利点を有する。このとき、トレンチ溝１８を設けることで導出電極１８を高濃度層１１に直接接触させたので、取り出しの直接抵抗を減じることが出来る利点をも有する。
【図面の簡単な説明】
【図１】本発明を説明するための断面図である、
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である、
【図５】本発明を説明するための平面図である、
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための平面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための斜視図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための図である。
【図１２】従来例を説明するための図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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