(57)【特許請求の範囲】
【請求項１】
プロセッサ（ＣＰＵ）、マルチプロセッサシステム、データフロープロセッサ（ＤＦＰ）、デジタルシグナルプロセッサ（ＤＳＰ）、収縮型プロセッサおよびプログラム可能論理構成素子（ＦＰＧＡ）に使用されるコンフィギュレーション可能なユニット（ＰＡＥ）において、
ａ）数学的および論理的基本機能を実行するためのプログラム可能計算ユニット（ＥＡＬＵ）が組み込まれており、
ｂ）計算ユニットの機能および網目化がコンフィギュレーションレジスタ（F-/M-PLUREG；０２０３，０２１１）でプログラミングされ、多数のデータがコンフィギュレーションレジスタの再コンフィギュレーションなしで処理され、
ｃ）各オペランド（O-REG、０２０４，０２０５）に対してレジスタが設けられており、
ｄ）バスユニット（BM-UNIT、０２０２）は、適切な回路（図１２参照）を介して、複数の個々のバスからなるバスシステム（０２０１）からのデータの取り出し、ないし結果のバスシステムへの供給を制御し、
ｅ）ＥＡＬＵにおけるデータ処理のバスアクセスはレジスタおよびバスユニット（BM-UNIT、０２０２）を介して減結合され、これにより各ユニット（ＰＡＥ）は他のユニット（ＰＡＥ）から独立しており、
ユニット（ＰＡＥ）のコンフィギュレーションおよび再コンフィギュレーションは、障害となる影響を、データを送信および受信するユニット（ＰＡＥ）、並びに他の独立したユニット（ＰＡＥ）には及ぼさない、
ことを特徴とするユニット。
【請求項２】
バス転送のフローは状態マシン（SYNC-UNIT、０２１２）により自動的に、ハンドシェーク線路（oRDY、oACK、rRDYおよびrACK）を介して制御される、請求項１記載のユニット。
【請求項３】
ロード論理回路（ＰＬＵ、０１０１）へのフィードバックは、処理状態を識別するため、およびユニット（ＰＡＥ）の再コンフィギュレーション可能性を識別するために行う（StateBack-UNIT、０２０９）、請求項１記載のユニット。
【請求項４】
シーケンシャルフローを実行するために、計算ユニット（ＥＡＬＵ、０２０８）の制御に対して状態マシン（SM-UNIT、０２１３）が設けられている、請求項１記載のユニット。
【請求項５】
結果に対するレジスタ（R-REG、０２０７）が設けられている、請求項１記載のユニット。
【請求項６】
オペランドに対する少なくとも１つのレジスタがシフトレジスタ（０２０４）として構成されている、請求項１記載のユニット。
【請求項７】
結果に対する少なくとも１つのレジスタがシフトレジスタ（０２０７）として構成されている、請求項１または５記載のユニット。
【請求項８】
結果レジスタ（０２０７）のデータをＥＡＬＵ（０２０８）の入力側へ、マルチプレクサ（R2O-MUX、０２０６）を介してフィードバックする帰還結合路が設けられている、請求項１記載のユニット。
【請求項９】
バスユニット（BM-UNIT、０２０２）はデータを複数のバスを介して複数の受信器に送信する、請求項１記載のユニット。
【請求項１０】
ユニット（ＰＡＥ）のデータ処理は、コンフィギュレーションレジスタへの記録（STOPをF-PLUREGに）により停止され、該ユニット（ＰＡＥ）はこれに基づいて、ちょうど実行中のデータ処理が完全に終了すると、再コンフィギュレーションの準備性を指示する（ReConfig）、請求項１記載のユニット。
【請求項１１】
節電モードが設けられており、該節電モードでは、ユニット（ＰＡＥ）は、オペランドがデータ送信器により入力側に準備され、結果がすでに受信器により受信されている場合だけ動作し、
前記ユニット（ＰＡＥ）はその他の場合、クロックなしで停止状態に留まり、前記クロックは、同期信号を介して有効な処理サイクルが指示される場合にだけイネーブルされる（ワンショットモード、図１６）、請求項１記載のユニット（ＰＡＥ）。
【請求項１２】
瞬時のデータ処理を実行するのに関連しないユニット（ＰＡＥ）の部分領域は、コンフィギュレーションレジスタによって制御ユニット（Power-UNIT、図１０）を介して、クロック供給部および／または電流供給部から分離される、請求項１記載のユニット（ＰＡＥ）。
【請求項１３】
ユニット（ＰＡＥ）は、コンフィギュレートされない限り、コンフィギュレーションレジスタによって制御ユニット（Power-UNIT、図１０）を介してクロック供給部および／または電圧供給部から分離される、請求項１記載のユニット（ＰＡＥ）。
【請求項１４】
プロセッサ（ＣＰＵ）、マルチコンピュータシステム、データフロープロセッサ（ＤＦＰ）、デジタルシグナルプロセッサ（ＤＳＰ）、収縮型プロセッサおよびプログラム可能論理構成素子（ＦＰＧＡ）に使用されるコンフィギュレーション可能なユニット（ＰＡＥ）において、
ユニット（ＰＡＥ）間の信号転送のフローは、状態マシン（SYNC-UNIT、０２１２）により自動的に、ハンドシェーク線路（oRDY、oACK、rRDYおよびrACK）を介して制御され、
ユニット（ＰＡＥ）のデータ処理は、コンフィギュレーションレジスタへの記録（F-PLUREGへのSTOP）により停止され、該ユニット（ＰＡＥ）はこれに基づいて、ちょうど実行中のデータ処理が完全に終了すると、再コンフィギュレーションの準備性を指示する（ReConfig）、
ことを特徴とするユニット。
【請求項１５】
ロード論理回路（ＰＬＵ、０１０１）へのフィードバックは、処理状態を識別するためおよびユニット（ＰＡＥ）の再コンフィギュレーション可能性を識別するために行われる（StateBack-UNIT、０２０９）、請求項１４記載のユニット。
【請求項１６】
シーケンシャルフローを実行するために、計算ユニット（ＥＡＬＵ、０２０８）の制御に対して状態マシン（SM-UNIT、０２１３）が設けられている、請求項１４記載のユニット。
【請求項１７】
バスユニット（BM-UNIT、０２０２）はデータを複数のバスを介して複数の受信器に送信する、請求項１４記載のユニット。
【請求項１８】
節電モードが設けられており、該節電モードではユニット（ＰＡＥ）は常に、オペランドがデータ送信器により入力側に準備され、結果がすでに受信器により受信されている場合だけ動作し、該ユニット（ＰＡＥ）はそれ以外の場合、クロックなしで静止状態に留まり、
前記クロックは、同期信号を介して有効な処理サイクルが指示される場合にだけイネーブルされる（ワンショットモード、図１６）、請求項１４記載のユニット（ＰＡＥ）。
【請求項１９】
瞬時のデータ処理の実行に関連しないユニット（ＰＡＥ）の部分領域は、コンフィギュレーションレジスタにより制御ユニット（Power-UNIT、図１０）を介してクロック供給部および／または電流供給部から分離される、請求項１４記載のユニット（ＰＡＥ）。
【請求項２０】
ユニット（ＰＡＥ）は、これがコンフィギュレートされない限り、コンフィギュレーションレジスタによって制御ユニット（Power-UNIT、図１０）を介してクロック供給部および／または電圧供給部から分離される、請求項１４記載のユニット（ＰＡＥ）。
【請求項２１】
プロセッサ（ＣＰＵ）、マルチコンピュータシステム、データフロープロセッサ（ＤＦＰ）、デジタルシグナルプロセッサ（ＤＳＰ）、収縮型プロセッサおよびプログラム可能論理構成素子（ＦＰＧＡ）に使用されるコンフィギュレーション可能なユニット（ＰＡＥ）において、
ロード論理回路（ＰＬＵ、０１０１）へのフィードバックは、処理状態を識別するため、およびユニット（ＰＡＥ）の再コンフィギュレーション可能性を識別するために行われ（StateBack-UNIT、０２０９）、
ユニット（ＰＡＥ）のデータ処理は、コンフィギュレーションレジスタへの登録（STOPをF-PLUREGへ）により停止され、該ユニット（ＰＡＥ）はこれに基づいて、ちょうど実行中のデータ処理が完全に終了すると再コンフィギュレーションの準備性を指示する（ReConfig）、
ことを特徴とするユニット。
【請求項２２】
ユニット（ＰＡＥ）間の信号転送（０２０１）のフローは状態マシン（SYNC-UNIT、０２１２）により自動的にハンドシェーク線路（oRDY、oACK、rRDYおよびrACK）を介して制御される、請求項２１記載のユニット。
【請求項２３】
シーケンシャルフローを実行するために、計算ユニット（ＥＡＬＵ、０２０８）の制御に対して状態マシン（SM-UNIT、０２１３）が設けられている、請求項２１記載のユニット。
【請求項２４】
２４バスユニット（BM-UNIT、０２０２）はデータを複数のバスを介して複数の受信器に送信する、請求項２１記載のユニット。
【請求項２５】
節電モードが設けられており、該節電モードにおいてユニット（ＰＡＥ）は常に、オペランドがデータ送信器により入力側に準備され、結果がすでに受信器により受信されている場合だけ動作し、該ユニット（ＰＡＥ）はそれ以外の場合、クロックなしで静止状態に留まり、
該クロックは、同期信号を介して有効な処理サイクルが指示され場合だけイネーブルされる（ワンショットモード、図１６）、請求項２１記載のユニット（ＰＡＥ）。
【請求項２６】
瞬時のデータ処理の実行に関連しないユニット（ＰＡＥ）の部分領域は、コンフィギュレーションレジスタにより制御ユニット（Power-UNIT、図１０）を介してクロック供給部および／または電流供給部から分離される、請求項２１記載のユニット（ＰＡＥ）。
【請求項２７】
ユニットは、これがコンフィギュレートされていない限り、コンフィギュレーションレジスタにより制御ユニット（Power-UNIT、図１０）を介してクロック供給部および／または電圧供給部から分離される、請求項２１記載のユニット（ＰＡＥ）。
【請求項２８】
プロセッサ（ＣＰＵ）、マルチコンピュータシステム、データフロープロセッサ（ＤＦＰ）、デジタルシグナルプロセッサ（ＤＳＰ）、収縮型プロセッサおよびプログラム可能論理構成素子（ＦＰＧＡ）に使用されるコンフィギュレーション可能なユニット（ＰＡＥ）において、
ａ）節電モードが設けられており、該節電モードにおいてユニット（ＰＡＥ）は常に、オペランドがデータ送信器により入力側に準備され、結果がすでに受信器により受信されている場合だけ動作し、該ユニット（ＰＡＥ）はそれ以外の場合、クロックなしで静止状態に留まり、
クロックは、同期信号を介して有効な処理サイクルが指示された場合だけイネーブルされ（ワンショットモード、図１６）、および／または
ｂ）瞬時のデータ処理の実行に関連しないユニット（ＰＡＥ）の部分領域は、コンフィギュレーションレジスタにより制御ユニット（Power-UNIT、図１０）を介してクロック供給部および／または電流供給部から分離され、および／またはｃ）ユニット（ＰＡＥ）は、これがコンフィギュレートされていない限り、コンフィギュレーションレジスタにより制御ユニット（Power-UNIT、図１０）を介してクロック供給部および／または電圧供給部から分離され、
ユニット（ＰＡＥ）のデータ処理は、コンフィギュレーションレジスタへの記録（STOPをF-PLUREGへ）により停止され、該ユニット（ＰＡＥ）はこれに基づいて、ちょうど実行中のデータ処理が完全に終了すると再コンフィギュレーションに対する準備を指示する（ReConfig）、
ことを特徴とするユニット。
【請求項２９】
ロード論理回路（ＰＬＵ、０１０１）へのフィードバックは、処理状態の識別のために、およびユニット（ＰＡＥ）の再コンフィギュレーション可能性を識別するために行われる（StateBack-UNIT、０２０９）、請求項２８記載のユニット。
【請求項３０】
ユニット（ＰＡＥ）間の信号転送（０２０１）のフローは状態マシン（SYNC-UNIT、０２１２）によって自動的にハンドシェーク線路（oRDY、oACK、rRDYおよびrACK）を介して制御される、請求項２８記載のユニット。
【請求項３１】
シーケンシャルフローを制御するために、計算ユニット（ＥＡＬＵ、０２０８）の制御に対して状態マシン（SM-UNIT、０２１３）が設けられている、請求項２８記載のユニット。
【請求項３２】
バスユニット（BM-UNIT、０２０２）はデータを複数のバスを介して複数の受信器に送信する、請求項２８記載のユニット。
【請求項３３】
プロセッサ（ＣＰＵ）、マルチコンピュータシステム、データフロープロセッサ（ＤＦＰ）、デジタルシグナルプロセッサ（ＤＳＰ）、収縮型プロセッサおよびプログラム可能論理構成素子（ＦＰＧＡ）に使用されるコンフィギュレーション可能なユニット（ＰＡＥ）において、
各コンフィギュレーションレジスタは多重に設けられており（図２１，２１０４）、多数のコンフィギュレーションが記憶されており、
データ処理の際にカウンタ（２１０２）を介して、第１のコンフィギュレーションレジスタから始まり、シーケンシャルにすべてのコンフィギュレーションをアドレシングし、ユニット（ＰＡＥ）によって処理し、当該処理を最終識別子が瞬時のコンフィギュレーションレジスタ（２１０６）にセットされるまで継続し、これに基づいて第１のコンフィギュレーションレジスタにジャンプし、新たなデータ処理を開始する、
ことを特徴とするユニット。
【請求項３４】
バス転送のフローは状態マシン（SYNC-UNIT、０２１２）により自動的にハンドシェーク路線（oRDY、oACK、rRDYおよびrACK）を介して制御され、
バス転送はコンフィギュレーションレジスタのシーケンシャル処理に依存して経過する（図２０）、請求項３３記載のユニット。
【請求項３５】
ロード論理回路（ＰＬＵ、０１０１）へのフィードバックは、処理状態の識別のため、およびユニットの（ＰＡＥ）の再コンフィギュレーション可能性を識別するために行う（StateBack-UNIT、０２０９）、請求項３３記載のユニット。
【請求項３６】
シーケンシャルフローを実行するために、計算ユニット（ＥＡＬＵ、０２０８）の制御に対して状態マシン（SM-UNIT、０２１３）が設けられている、請求項３３記載のユニット。
【請求項３７】
結果に対するレジスタ（R-REG、０２０７）が設けられている、請求項３３記載のユニット。
【請求項３８】
オペランドに対する少なくとも１つのレジスタはシフトレジスタ（０２０４）として構成されている、請求項３３記載のユニット。
【請求項３９】
結果に対する少なくとも１つのレジスタはシフトレジスタ（０２０７）として構成されている、請求項３７記載のユニット。
【請求項４０】
結果レジスタ（０２０７）のデータをＥＡＬＵ（０２０８）の入力側へマルチプレクサ（R2O-MUX、０２０６）を介してフィードバックする帰還結合路が設けられている、請求項３７または３９記載のユニット。
【請求項４１】
バスユニット（BM-UNIT、０２０２）はデータを複数のバスを介して複数の受信器へ送信する、請求項３３記載のユニット。
【請求項４２】
ユニット（ＰＡＥ）のデータ処理は、コンフィギュレーションレジスタへの記録（STOPをF-PLUREGへ）により停止され、該ユニット（ＰＡＥ）はこれに基づいて、ちょうど実行中のデータ処理が完全に終了すると、再コンフィギュレーションに対する準備性を指示する（ReConfig）、請求項３３記載のユニット。
【請求項４３】
節電モードが設けられており、
該節電モードにおいてユニット（ＰＡＥ）は常に、オペランドがデータ送信器により入力側に準備され、結果がすでに受信器により受信されている場合だけ動作し、
該ユニット（ＰＡＥ）はそれ以外の場合、クロックなしで静止状態に留まり、
該クロックは、同期信号を介して有効な処理サイクルが指示された場合にのみイネーブルされる（ワンショットモード、図１６）、請求項３３記載のユニット（ＰＡＥ）。
【請求項４４】
瞬時のデータ処理を実行するのに関連しないユニット（ＰＡＥ）の部分領域は、コンフィギュレーションレジスタにより制御ユニット（Power-UNIT、図１０）を介して、クロック供給部および／または電流供給部から分離される、請求項３３記載のユニット（ＰＡＥ）。
【請求項４５】
ユニットは、それがコンフィギュレートされない限り、コンフィギュレーションレジスタにより制御ユニット（Power-UNIT、図１０）を介してクロック供給部および／または電流供給部から分離される、請求項３３記載のユニット（ＰＡＥ）。
【発明の詳細な説明】
１．発明の背景
１．１  従来の技術
刊行物ＤＥ４４１６８８１Ａ１には、データ処理方法が記載されている。ここではその機能および網目化に、ほぼ任意にコンフィギュレートでき、均一に配置されたセルが使用される。
前記の刊行物とは関係なく、ますます多くのＦＰＧＡ構成ユニット（任意プログラム可能論理構成ユニット）が、多数の個々の論理セルからなるデータ処理装置を構成するために使用されている。
別の公知の方法では、データ処理装置を固定的にプログラム制御される計算機構から構成し、これはほぼ固定的な網目化、いわゆる収縮型プロセッサを備えている。
１．２  問題
１．２．１  ＤＥ４４１６８８１Ａ１による構成ユニット
ＤＥ４４１６８８１Ａ１に記載された方法（以下、ＶＰＵと称する）による構成ユニットは、小型論理セルが多数あるため、コンフィギュレーションが面倒である。論理セルを制御するために複数の制御ビットがスタティックメモリ（ＳＲＡＭ）に出力される。各論理セルに対して、１つのＳＲＡＭアドレスが存在する。コンフィギュレートすべきＳＲＡＭセルの数は非常に多い。このことはスペースを多大に必要とし、このような構成ユニットのコンフィギュレーションおよび再コンフィギュレーションに対して時間がかかる。スペース需要の大きいことはとりわけ不利である。なぜなら、ＶＰＵの処理能力はセル数の上昇と共に向上するからである。しかし構成ユニットの使用可能な面積はチップ製造技術によって制限される。チップの価格はチップ面積に対してほぼ２乗で上昇する。多重構成された隣接網目化構造のため、同報機能、すなわちデータを複数の受信器に同時に送信することは不可能である。ＶＰＵを動作中に再コンフィギュレーションすべき場合には、必然的に短い再コンフィギュレーション時間に到達することが必要である。しかしこれに対して多数のコンフィギュレーションデータが、チップの再コンフィギュレーションに必要な場合もある。この場合、セルを供給電圧から分離したり、緩慢にクロック制御したりして、損失電力を最小にすることはできない。
１．２．２  ＦＰＧＡ
前記使用領域に対して問題となるＦＰＧＡは、少なくともマルチプレクサまたはルックアップテーブル（ＬＵＴ）構造からなる。実現のためにはＳＲＡＭセルが使用される。小型のＳＲＡＭセルが多数あるため、これをコンフィギュレーションするのは非常に面倒である。大きなデータ量が必要であり、これは相応に多くの時間をコンフィギュレーションおよび再コンフィギュレーションに必要とする。ＳＲＡＭセルは非常に大きなスペースを必要とする。しかし構成ユニットの使用可能な面積はチップ製造技術により制限されている。価格はここでもチップ面積に対してほぼ２乗で上昇する。ＳＲＡＭを基礎とする技術はＳＲＡＭへのアクセス時間によって直接集積論理回路よりも緩慢である。多数のＦＰＧＡがバス構造に設けられるが、高速かつ効率的にデータを複数の受信器に同時に出力する同報手段はない。ＦＰＧＡを動作中に再コンフィギュレーションすべき場合には、必然的に短いコンフィギュレーション時間に達することが必要である。しかしこれに対して多数のコンフィギュレーションデータが必要になることもある。ＦＰＧＡは、動作中に意味のある再コンフィギュレーションを行うためのサポートは提供しない。プログラミングは、過程が正常に、データおよび周辺論理回路に障害となる影響を及ぼさないで経過するように注意しなければならない。損失電力を最小にするためのインテリジェント型論理回路は設けられていない。内部動作状態を、ＦＰＧＡを制御する論理回路にフィードバック可能な特別の機能ユニットは存在しない。
１．２．３  収縮型プロセッサ
収縮型プロセッサでは、再コンフィギュレーションが完全に省略される。しかしこのプロセッサにはフレキシビリティがない。なぜなら、固定的内部構造を有するからである。命令は各サイクルで新たにデコードされる。すでに前に述べたように、同報機能または損失電力を効率的に最小に維持する機能に欠けている。
１．３  本発明による改善、課題
本発明の課題は、カスケード接続可能であり、その機能と網目化がフレキシブルにコンフィギュレートできる計算機構を提供することである。
アルゴリズムの実行中にコマンドデコードを必要としない。動作中に再コンフィギュレーションすることができ、周辺計算機構、処理モジュールおよびデータ流に影響を及ぼすことがない。コンフィギュレーションデータの量は非常に小さく、このことはスペース需要およびコンフィギュレーション速度に有利に作用する。大きなデータ量を高速かつ効率的に分配するために、同報機能が内部バスシステムを介して支援される。計算機構には節電機能が装備されており、これにより電流消費が完全に遮断される。同じようにクロック分周器が設けられており、この分周器により計算機構を比較的に低いクロックで駆動することができる。内部状態を外部制御回路にフィードバックするため、特別の機構が使用される。
２．  発明の説明
２．１  発明の概観、要約
本発明は、ＤＥ４４１６８８１Ａ１、収縮型アレイ、ＤＰＧＡ、ＦＰＧＡ等による構成素子に対するセル構造を記述する。これらセルには、特別機能を拡張するための演算論理ユニット（ＥＡＬＵ）が組み込まれており、この演算論理ユニットはデータ処理を実行する。ＥＡＬＵは機能レジスタを介してコンフィギュレートされ、このことによりコンフィギュレーションに必要なデータ量が格段に低減される。セルはバスシステムを介して任意にカスケードすることができ、ここでＥＡＬＵはバスシステムから入出力レジスタを介して減結合される。出力レジスタはＥＡＬＵの入力側にフィードバックされ、これによりシリアル動作を可能にする。バスへの接続はバス制御ユニットを引き受け、このユニットはバスをバスレジスタに相応して網目化する。ここでユニットは、データを複数の受信器に分配できる（同報）ように構成されている。同期回路は、複数セル間の、バスシステムを介したデータ交換を制御する。ＥＡＬＵ、同期回路、バス制御ユニットおよびレジスタは、セルがその周辺セルに依存しないで動作中に再コンフィギュレーションできるように構成されている。機能レジスタを介して節電モードをコンフィギュレートすることができ、この節電モードはセルを遮断し、またクロック分周器を動作周波数が低下するように調整する。
２．２  発明の詳細な説明
本発明は、ＤＥ４４１６８８１Ａ１または公知ＦＰＧＡセルのようなセル（ＰＡＥ＝プロセッシングアレイエレメント）の構造を記述する。ここでＰＡＥは１つのアレイ（プロセッシングアレイ＝ＰＡ）にカスケードすることができる。ＰＡＥは多数の機能ユニットから構成される。
２．３  ＥＡＬＵ
計算機構は、論理回路に固定的に実現された拡張演算論理ユニット（ＥＡＬＵ）からなる。ＥＡＬＵは通常は、従来技術による演算論理ユニット（ＡＬＵ）であり、カウンタのような特別機能により拡張されている。このＥＡＬＵは、多数の演算動作および論理動作を実行することができる。これについてはここで詳細に述べる必要はない。なぜなら、ＡＬＵは従来技術に相応して理解することができるからである。ＥＡＬＵはその固有の結果に直接アクセスし、この結果は以下に説明するようにオペランドとしてフィードバックされる。このことにより計数または連続乗算のような連続演算、割り算、級数展開が可能である。ＥＡＬＵはその結果の他に、信号、CarryOut-AlessBとAequalB-Odetectを送出する。CarryOut-AlessBは演算動作の場合はキャリーを表す、また２つの値の減算による比較の場合は、繰越、すなわちCarryOut-AlessBは、Ａ＜ＢないしＢ＜Ａを否定オペランドに依存して表す。この信号は全加算器により通常のキャリーを発生する。AequalB-Odetectは、結果レジスタR-REGsftにある結果が０であることを表す。信号はＮＯＲを介して結果から発生される。信号は簡単な状態評価に使用され、ＰＬＵにフィードバックすることができる。さらなる状態信号を適用に応じて実現することができる。
ＥＡＬＵの機能は機能レジスタ（F-PLUREG）にコンフィギュレートされる。
２．３．１  O-REG
ＥＡＬＵの入力オペランドは相互に独立した２つのオペランドレジスタ（O-REG）に記憶される。これによりＥＡＬＵは、状態に依存しないでデータを送出するユニット（データ送出器）を使用できる。このことは、バスから減結合し、ＰＡの任意の再コンフィギュレーションを可能にするために必要である。１つまたは２つのO-REGはシフト機能を有し、このシフト機能はＥＡＬＵにより場合により各O-REGに対して個別に制御される。シフト機能により、連続オペランドの実行が、ＥＡＬＵでの連続乗算または割り算のように可能となる。シフト機能を備えたO-REGはO-REGsftと示される。
２．３．２  R-REGsft
ＥＡＬＵの結果は結果レジスタに記憶される（R-REGsft）。これによって、結果を受信するユニット（データ受信器）に時間的に依存しなくなる。R-REGsftはシフト機能を有し、このシフト機能はＥＡＬＵにより制御される。これによって連続オペランドが可能になる。
２．３．３  R2O-MUX
R-REGsftにある結果データはマルチプレクサ（R2O-MUX）を介してO-REGとＥＡＬＵとの間でオペランドとしてループされる。これは、結果が連続演算、カウンタおよび類似の機能に対してフィードバックされることを保証するためである。マルチプレクサはF-PLUREGにより調整される。
２．２．４  クロックサイクル
必須ではないが、O-REGsftがクロックエッジで制御され、R-REGsftは後続の否定クロックエッジで制御されるようにすると有利である。このことにより、ＥＡＬＵはその機能を実行するための第１の半クロックを有し、第２の半クロックが信号伝搬時間とマルチプレクサに対して使用される。これにより各クロックで完全な演算を実行することができる。
２．２．５  状態マシン、SM-UNIT
ＥＡＬＵでのフロー制御のためにSM-UNITが設けられている。これはO-REGとR-REGsft、およびそれらのシフト機能、並びにR20-MUXを制御する。これによって、連続演算、シフト機能および計数機能が簡単にＥＡＬＵによって実行できる。状態マシンはここで従来技術により簡単に実現される。
２．２．６  Sync-UNIT
ＰＡＥを、ＰＡＥからなるアレイ（ＰＡ）内で同期するために、同期ユニット（Sync-UNIT）が設けられている。この同期ユニットは、ハンドシェークプロトコルを実行する一連の入力信号を評価する。
rACK(h/1)：データ受信器は受信したデータを受領確認する。ここでrACKhは、高位結果バイト（ビット８から１５）の受領であり、rACKlは低位結果バイト（ビット０から７）の受領である。２つはＡＮＤ結合（rACKhとrACKl）され、信号rACKが発生する。１つまたは２つのデータ受信器がそのデータ処理に占有されているときはrACKは真ではなく、２つのデータ受信器のデータ処理が終了し、結果がそれぞれのデータ受信器のR-REGsftに記憶されると真になる。信号rACK(h/1)は以降頻繁に、そのＡＮＤ結合形態でaACK(=rACKh & rACKl)と見なされる。
oRDY(1/2)：データ送信器は、新たなデータ送信の準備ができていることを通報する。データ送信器がそのデータ処理に占有されている間は、oRDYは真ではなく、ＰＡＥのオペランドであるデータ送信器の結果が使用されるときに真になる。ここでoRDY1は第１のオペランドのデータ送信器のイネーブル信号であり、oRDY2は第２のオペランドのデータ送信器のイネーブル信号である。両者はＡＮＤ結合（oRDY1およびoRDY2）され、結果は信号oRDYである。oRDYは、２つのデータ送信器がデータ送信の準備状態であるときだけ真である。信号oRDY(1/2)は以降頻繁に、そのＡＮＤ結合形態でoRDY(=oRDY1 & pRDY2)と見なされる。
入力信号、およびＥＡＬＵのフロー制御と共にＰＡＥの全体状態を表すSync-UNITの状態から、出力信号が発生され、この出力信号はデータ送信器およびデータ受信器のSync-UNITからは入力信号と見なされる。ＥＡＬＵのフロー制御のためにその状態情報とレジスタF-PLUREGが使用される。
rRDY：これは、ＰＡＥがそのデータ処理を終了し、結果がR-REGsftで得られることを指示する。rRDYはrRDYhおよびrRDYlとして両方のデータ受信器に伝送される。しかしこれらは同じ信号である！
oACK：これは、ＰＡＥがそのオペランドを処理し、新たなデータをO-REGsftに記録できることを指示する。oACKはoACK1とoACK2として両方のデータ送信器に伝送される。しかしこれらは同じ信号である！
ＲＤＹ信号はそのレベルを、ＡＣＫによる受領確認の入力まで維持する。このことは、データ受信器がデータの準備中に再コンフィギュレートされる場合に必要である。ＲＤＹがＡＣＫによる受領確認までに発生すると、データ受信器は再コンフィギュレーション後にデータが存在することを識別し、これを受信する。
複数のＰＡＥを介して信号の結合は以下のとおりである。
0003963957.tif 000002
これは例えば、データ送信器の出力信号rRDYは、ＰＡＥの入力信号oRDY1またはoRDY2を表すことを意味する。ＰＡＥの出力信号rRDYはデータ受信器の入力信号oRDYを表す。
Sync-UNITは次のフロー形式を有する：
0003963957.tif 000003
Sync-UNITは、オペランドが使用されるとき、クロック信号だけをイネーブルする特別のモードを使用する。このモードは、データ送信器がデータを各プロセッサクロックで送信せず、各ｎ番目のクロックで送信する場合に特に有利である。ここでクロックはノーマルクロックの１期間に相当し、rACKまたはoRDY(1/2)を介してイネーブルされる。イネーブルはワンショット(OneShot)として示される。モードはワンショットモードとして示される。ここでクロックはＡＮＤゲートを介してイネーブル信号とＡＮＤ結合される。モードおよび信号選択はF-PLUREGを介して行われる。イネーブル信号、rACKまたはpRDY(1/2)を介して発生し、SM-UNITにより延長することができる。このことは、１クロック以上を必要とする演算をワンショットモードで実行できるようにするために必要である。このことを可能にするため、SM-UNITの相応の信号線路がイネーブル信号とＯＲ結合される。
レジスタ登録STOPがF-PLUREGにセットされると、Sync-UNITは連続する機能を終了させる。その後はそれ以上のオペランドは受信されず受領されない。rACKが、結果がデータ受信器により受信されたことを指示すると直ちに、ＰＬＵの再コンフィギュレーション準備が信号ReConfigにより指示される。この信号は、rACKがF-PLUREGの停止をＤフリップフロップに記憶することにより発生される。ReConfigは、ＰＬＵがF-PLUREGに読み出しアクセスすることにより停止ビット位置を問い合わせることができる。
同じように、Sync-UNITｈは、エラー状態または別の状態信号を発生し、評価するために使用することもできる。
２．２．７  BM-UNIT
オペランドおよび結果を外部バスシステムに切り替えるために、バスマルチプレクスユニット（BM-UNIT）が設けられている。このユニットは、２つのマルチプレクサおよび２つゲートからなり、２つのマルチプレクサオペランド（O-MUX）に対して、２つのゲートは結果（R-GATE）に対して設けられている。ここでそれぞれ１つのスイッチが高位結果と低位結果に対して使用される。マルチプレクサとスイッチはマルチプレクサレジスタ（M-PLUREG）を介して制御される。Sync-UNIT信号はスイッチを介してバスへ制御される。ここで、マルチプレクサ／スイッチと信号との関連は次のとおりである。
O-MUX1：oRDY1,oACK
O-MUX2：oRDY2,oACK
RH-GATE：rRDY,rACKh
RL-GATE：rRDY,rACKl
R-GATEはM-PLUREGを介して、バスシステムが駆動しない状態へもたらすことができる。
次の表は信号並びにそれぞれのインタフェース構造を表す。
0003963957.tif 000004
複数のデータ受信器がデータ送信器から応答することも可能である（同報）。このために複数のデータ受信器が同じバスに接続する。データの受領を保証するために、受領線路のドライバ段oACKはオープンコレクタドライバとして構成されている。ここでバスは配線式論理和素子として動作する。すなわち、すべてのデータ受信器が受領確認して初めて、受領確認に対して必要なＨレベルが発生する。このことは次のようにして達成される。すなわち、受領確認しない各データ受信器がバスをオープンコレクタドライバを介してＬレベルに引き下げることにより行われる。受領確認したデータ受信器はオープンコレクタドライバを制御せず、したがってバスを負荷しない。すべてのデータ受信器が受領確認したなら、バスはもはや負荷されず、プルアップ抵抗を介してＨレベルをとる。
２．２．８  StateBack-UNIT
PAEは、その動作状態についてのフィードバックをそのロード論理回路（以下ＰＬＵと称する）に送出することができる（ＤＥ４４１６８８１Ａ１参照）。ロード論理回路はＰＡをコンフィギュレートし、有意な再コンフィギュレートを行うために個々のPAEの状態についての情報を必要とする。このことはStateBack-UNITを介して行われる。このStateBack-UNITは、F-PLUREGの記録内容に応じて、結果の下位３ビットをR-REGsftから、計算値をＰＬＵに送出するために伝送するか、または信号CarryOut-AlessBとAequalB-Odetectを３ビット状態バスに伝送する。信号の切り替えを複数のPAEから可能にするため、オープンコレクタドライバを介した簡単な配線式ＯＲ法が使用される。PAEの再コンフィギュレーションが、受信器がデータを受領確認して初めて開始されるようにするため、信号とオープンコレクタドライバとの間にラッチ段を挿入接続するｋとができる。このラッチ段は信号を、rACKの入力後に初めてイネーブルする。状態バスはＰＬＵにより監視される。ＰＬＵはそのプログラム経過とその再コンフィギュレーションにおいて、バスから送出された状態に応答する。
２．２．９  Power-UNIYT
PAEは節電モード（スリープモード）を有しており、この節電モードもＥＡＬＵの機能と同じようにF-PLUREGで調整される。そのためにセットされたならスリープモードに切り替えるビットが存在する。このために、PAEのクロック線路が一定の論理０または１にセットされるか、またはトランジスタを介してPAEの電圧が遮断される。F-PLUREGはPAE内で常に電圧がかかっており、遮断することはできない。それぞれ実行される機能に対して使用されない、PAEの領域（ゲート）はF-PLUREGの評価によって遮断される。このことは、この領域を電圧源から遮断するトランジスタを介して行われる。不所望のノイズの影響を阻止するため、この領域の出力はプルアップ／プルダウン抵抗を介して定められる。
付加的に、Sync-UNITにより制御されるワンショットモード内でパワーセーブモードを使用することができる。この場合PAEの全体部分が、F-,M-PLUREGとSync-UNITを除いて供給電圧から分離される。Sync-UNITがワンショットを検出して初めて、必要なすべてのPAE部分がPower-UNITを介して接続される。Sync-UNITはクロック信号を、新たに接続されたすべての部分が動作可能になるまで遅延する。
２．２．１０  レジスタ
レジスタF-PLUREGとM-PLUREGはＰＬＵバスと接続されている。ＰＬＵから送信されるデータパケットのアドレスは比較器でデコードされる。PAEのアドレスが識別されると、データがレジスタに記憶される。ＰＬＵバスは次のように構成されている：
AX7..0：Ｘ／ＹマトリクスのＸアドレス
AY7..0：Ｘ／ＹマトリクスのＹアドレス
RS：レジスタセレクト、論理０はF-PLUREGを選択し、論理１はM-PLUREGを選択する。
AEN：アドレスイネーブル、バスは有効なアドレスを含む。アドレスは、ＡＥＮが論理０である限りデコードしなければならない。ＡＥＮは、全バスアクセス中、すなわちデータ伝送の間、論理０である。
D23..00：データ
DEN：データイネーブル、バスは有効データを含んでいる。データは、信号DENの上昇エッジでレジスタに伝送されなければならない。
OEN：出力イネーブル、ＰＬＵは有効データをPLUREGから読み出す。
２．２．１１  F-PLUREGの構成
１．書き込みアクセス時のレジスタ構成
0003963957.tif 000005
個々のビットの機能：
0003963957.tif 000006
リセット状態はすべてのビットで０である。
２．読み出しアクセス時のレジスタ構成
0003963957.tif 000007
個々のビットの機能：
0003963957.tif 000008
リセット状態はすべてのビットで０である。
M-PLUREGの構成：
0003963957.tif 000009
値M(n+5)..n=000000,n∈{0,6,12,18}は、マルチプレクサ／スイッチがオープンであり、バス接続が存在しないことを意味する。M-PLUREGを信号ReConfigを介して阻止する、すなわちReConfigがアクティブになると直ちにPAEがすべてのバスシステムから遮断される。
リセット状態はすべてのビットで０である。
３．  要約
レジスタF-PLUREGへのコンフィギュレーションデータを低減することにより、PAEの機能を公知技術（例えばＦＰＧＡ技術）における場合より、比較的簡単かつ高速にコンフィギュレートおよび再コンフィギュレートできる。計算機構の網目化はM-PLUREGにおいて行われる。一方従来技術では、相互に関連しない多数の個々のコンフィギュレーションビットをセットしなければならない。レジスタの明快な構造によって（再）コンフィギュレーションが簡単になる。
PAEのスペース需要は、計算機構としての直接構成によって従来技術よりも小さい。従来技術において計算機構は、多数の論理セルによって実現されていた。同時に伝搬遅延は小さくなり、達成可能なクロック周波数は相応に高くなる。
同報機能はBM-UNITにより保証される。このBM-UNITは受領確認を自動的に行う。入出力側のレジスタ（O-REG,R-REG）により、時間にほぼ依存しないデータ伝送が保証される。
コンフィギュレーションおよび再コンフィギュレーションは、各PAEをシステム全体からレジスタO-REGおよびR-REGを介して減結合することにより格段に簡単になる。なぜなら個々のPAEがほぼ相互に依存しないからである。ＰＬＵへのフィードバック、並びにSTOPとReConfigの共働によって、（再）コンフィギュレーションの効率的な制御が可能である。
節電機能の実現により、一部自動的（OneShot-MODE）に、電力消費が低減される。
ＰＡＥ構造は、アーキテクチュアにおけるＦＰＧＡの効率を向上させるために実現することができる。このことにより、算術演算能力の格段の向上が実現される。
【図面の簡単な説明】
図１は、ＰＬＵを有する１つのＰＡへの複数のＰＡＥの構成を示す。乳／出力システムノードメモリへの接続はない。
図２は、ＰＡＥの構造を示す。
図３は、F-PLUREGとM-PLUREGの構造を示す。
図４は、O-REGの構造を示す。
図５は、右シフト機能を有するO-REGsftの構造を示す。
図６は、右／左１−２ビットバレル型シフタを有するR-REGsftの構造を示す。
図７は、R20-MUXの構造、並びに伝送ゲート技術でのＭＵＸの実現を示。
図８は、クロック同期、遅延および同期信号を示す。
図９は、Sync-UNITの機能を説明する図である。
図１０は、Power-UNITの構造を示す。
図１１は、Sync-UNITの構造を示す。
図１２は、BM-UNITの構造を示す。
図１３は、４バスシステムに制限されたO-MUXの構造を示す。
図１４は、４バスシステムに制限されたR-GATEの構造を示す。
図１５は、StateBack-UNITの構造を示す。
図１６は、OneShot-MODEおよびOneShot/PowerSave-MODEの基本原理を示す。
図１７は、ＰＡＥの実施例を示す。
図１８は、ＰＡＥの構造を示し、ここでは個々の機能の接続をバスシステムを介して行う。
図１９は、コンフィギュレーションステートマシンの機能を示す。
図２０は、ループステートマシンの機能を示す。
図２１は、コンフィギュレーションデータのサイクル処理を示す。
４．１  図面の詳細な説明
図１は、ＤＥ４４１６８８１Ａ１によるプロセッサを簡単化して示す。ことにＰＬＵ（０１０１）とそのバスシステム（０１０２）が示されている。ＰＡＥ（０１０３）はアレイとして示されており、チップ内部バス（０１０４）は概略的に示されている。
図２は、ＰＡＥの構造を概略的に示す。チップ内部バス（０２０１）はBM-UNIT（０２０２）により導かれる。このBM-UNITは、M-REG（０２０３）により選択されたバスをO-REG1sft（０２０４）にオペランド１として、O-REG（０２０５）にオペランド２としてさらに導通する。オペランド２のデータ経路では、R2O-MUX（０２０６）を介して、結果レジスタR-REGsft（０２０７）にある結果が選択的にループされる。O-REGsft（０２０４）とR2O-MUX（０２０６）からのデータはELAU（０２０８）で処理される。StateBack-UNIT（０２０９）を介して、ＰＬＵへのフィードバックが行われる。ＰＬＵバス（０２１０）はレジスタF-PLUREG（０２１１）とM-PLUREG（０２１２）への接続、並びにStateBack-UNIT（０２０９）への接続を有する。このバスを介してPAEはコンフィギュレートされ、監視される。F-PLUREGは、すべての機能的コンフィギュレーションデータを含み、M-PLUREGはＰＡＥの網目化情報を含んでいる。Sync-UNIT（０２１２）は、データ送信器、データ受信器および処理ＰＡＥ間のデータ交換の関係を制御する。SM-UNIT（０２１３）は、ＰＡＥの全内部経過を制御する。Power-UNIT（０２１４）は電流供給部を制御し、電流消費の低減に用いる。
図３には、レジスタM-PLUREGとF-PLUREGの作用が示されている。ＰＬＵバス（０３０８）のアドレスＡＸとＡＹは、ＡＥＮ（アドレスイネーブル）が有効なバス転送率を指示する限り、比較器（０３０１）でＰＡＥのアドレスと比較される。ここで各ＰＡＥは一義的なアドレスを有しており、このアドレスはＰＡ内のその行および列からなる。ＤＥＮ（データイネーブル）がデータ伝送を指示すれば、ＲＳ（レジスタセレクト）を介してM-PLUREG（０３０２）またはF-PLUREG（０３０３）が選択される。ＤＥＮの上昇エッジでデータが該当するレジスタに記憶される。レジスタはＤフリップフロップ（０３０４）として実現されている。フローを明確にするためにタイミング線図０３０５が用いられる。F-PLUREGに読み出しアクセスするために、単にゲート（０３０６）を介して信号ReConfigがSync-UNITからＰＬＵバスに出力される。イネーブルは比較器（０３０１）の結果と信号ＯＥＮを介して行われる。
図４ａはO-REGのブロック回路図を示す。図４ｂにはＤフリップフロップからなるO-REGの構造が示されている。タイミング線図が図４ｃに示されている。クロックはSTNC-SMから発生される。
図５ａはO-REGのブロック回路図を示す。図５ｂにはＤフリップフロップ（０５０１）からなるO-REGsftの構造が示されている。ＡＮＤゲート（０５０２）とＯＲゲート（０５０３）はインバータ（０５０４）を介して、モードにより制御されるマルチプレクサ（０５０６）を形成する。このマルチプレクサは、入力データをＤフリップフロップ（０５０１）に切り替えるか、またはＤフリップフロップの出力データを１ビットだけシフトし、その入力側に導く。ＡＮＤゲート（０５０５）は必要ではない。なぜなら入力は永久的に論理０だからである。これはただ見やすくするだけのモノである。図５ｃにはタイミング線図が信号Modeに依存して示されている。クロックはSYNC-SMから発生される。
図６ａは、R-REGsftの構造を示す。ここではレジスタ（０６０１）にマルチプレクサ（０６０２）が前置されており、このマルチプレクサは入力データをレジスタ（０６０１）に切り替えるか、またはレジスタ（０６０１）の出力データをシフトしてその入力側に導く。SYNC-SMにより発生されたクロックは半クロックだけシフトされてレジスタに供給される。デコーダ（０６０３）を介してModeO-2は、ＡＮＤゲートと後置されたＯＲゲートからなるマルチプレクサ（０６０６）を切り替える。ここで破線で示されたゲート（０６０５および以降）はわかりやすくするためにだけ示されている。これらは機能しない。なぜなら入力は常時、Ｌだからである。マルチプレクサは、状態ModeO-2＝０１０で入力信号をレジスタ（０６０７）に切り替える。この状態ModeO-2=000からModeO-2=001ではレジスタ（０６０７）の出力値は左へ、状態ModeO-2=011からModeO-2=100では右へ、１ビットないし２ビットだけシフトされ、レジスタの入力側に供給される。シフト機能は、ModeO-2の状態に依存してタイミング線図、図６ｃに示されている。
図７ａはマルチプレクサR2O-MUXの構造を示す。このマルチプレクサはモードに依存して、オペランドまたは結果をＥＡＬＵにさらに供給する。ここで図７ａは従来のマルチプレクサとして構成されており、一方図７ｂには、ＣＭＯＳを使用することによりスペースおよび電力節電型の、転送ゲート（０７０１）の変形が示されている。この明細書に記載されたマルチプレクサはすべて転送ゲートによって構成することができる。
ゲートは、転送ゲートからなるマルチプレクサと等しく構成されている。しかしここではデータ交換の方向が全く逆である。
図８は、ＰＡＥ内部クロックＣＬＫと行われるアクティビティとの関係を示す。上昇エッジ（０８０１）でオペランドがO-REGに記憶される。Ｈレベル（０８０２）の間、ＰＡＥはデータ（ΔＰＡＥ＝処理フェーズ）を処理する。これにはO-REGとR-REGとの間のデータ交換も含まれる。下降エッジ（０８０３）で結果はR-REGに記憶される。Ｌ
レベル（０８０４）は、バスシステムに含まれるBM-UNITの分配に使用される（ΔNetwork＝バスフェーズ）。SYNC-SMにより発生された信号（oRDYとoACK、rRDYとrACK）の時間経過が時間線図に示されている。
Sync-UNITのフローチャートが図９に示されている。状態マシンは２つの固定的状態DATEN（０９０１）ととERGEBNIS（０９０２）を識別する。DATENは上昇エッジに同期され、ERGEBNISは下降エッジに同期される。ここでは入力パラメータのそれぞれの状態が評価され、結果に応じて分岐路JA（０９０３／０９０４）またはNEIN（０９０５／０９０６）にジャンプする。DATENにオペランドが用意されていなければNEINにジャンプする。次のステップでは、マシンがDATENの後へ戻りジャンプし、新たに評価するまで演算は実行されない。次にoRDYにより指示されるオペランドが用意されると、オペランドがO-REG（０９０７）に記憶される。オペランドは処理され（０９０８）、同時に評価される。
（０９０９）は、最後のサイクルがマルチサイクル演算（１クロックサイクル以上を必要とする連続演算）であるか否か、または１サイクル演算が経過したかを判断する。これらの場合には、オペランドがoACKにより受領確認される（０９１０）。下降エッジにより、ERGEBNISが同期される。ここではフラグ“結果存在”がセットされているか否かを検査する（０９１１）。このフラグは、処理された結果がrRDYにより通報される（０９１２）ときに常にセットされる。２つの場合でJA分岐路（０９０４）へジャンプする：
１．先行する結果が存在しない（フラグ“結果存在”が否定）。
２．先行する結果が存在し（フラグ“結果存在”が真）、これがrACKにより受領確認される。この場合は（そしてこの場合だけ！）、０９０２が結果がリセットする（０９１３）。
それ以外の場合、NEIN分岐路（０９０６）へジャンプし、状態マシンがERGEBNIS（０９０２）へ戻りジャンプするまで演算は実行されない。JA分岐路（０９０４）では、結果が出力レジスタR-REGsftに記憶される（０９１４）。その後、マルチサイクル演算の最後のサイクルであるか（０９１５）（０９０９参照）否か、または１サイクル演算が実行されたか否かが評価され、肯定の場合には結果の存在がrRDYにより通報される（０９１６）。状態マシンはDATEN（０９０１）へ戻りジャンプする。演算の最後のサイクルであるか否か、または１サイクル演算であるか否かの識別は、信号FINISH（０９１６）を介してSM-UNITにより問い合わされる。この信号は、最後の、またはただ１つのサイクルが実行された場合にアクティブとなる。SM-UNITにはSYNC-UNITの状態がRUN（０９１７）を介して通報される。RUNは、演算が行われる場合にアクティブであり、それ以外の場合には非アクティブである。F-PLUREGでのSTOP記録、およびそこから発生するReConfigのメカニズムは図９に示されていない。なぜなら、フローは通常のものであり、SYNC-UNITの説明から理解できるからである。
図１０は、Power-UNITの基本構造を示す。信号SleepはF-PLUREGからトランジスタまたはトランジスタ段（１００１）に導通される。このトランジスタ段は、接続可能なすべてのセル機能に対する電圧供給を制御する。Sync-UNITはOneShotPowerSave信号を送出する（図１６参照）。この信号を介して残りのセル機能の電圧供給がトランジスタまたはトランジスタ段（１００２）によりイネーブルされる。セルで実際に使用される機能に依存して、トランジスタまたはトランジスタ段（１００３）は不要な機能を遮断する（パワーダウン）。正常な電圧供給とＥＭＣ特性に対しては別の相応の措置、例えばコンデンサ等を取らなければならないことは自明である。
図１１は、図９のマシンの実現を示す。BM-UNIT（１１０１）を介して信号oRDY(1/2)とrACK（簡単に示すが実際には、rACKhとrACKl、rACK＝rACKh & rACKl)がCCLKにより制御されるラッチ（１１０２）に供給される。ここでラッチは、CCLKのＬフェーズ（バスフェーズ）では透過であり、Ｈフェーズ（処理フェーズ）では状態を保持するように接続されている。ラッチの出力側ではSync-SM（１１０３）に対する信号が得られる。rRDY（簡単化して示されている：実際にはrRDYhとrRDYlが存在する。これらは完全に同じであるが異なる受信器に導かれる）は１１０３からBM-UNIT（１１０１）で否定され、再び反転オープンコレクタバスドライバ（１１０４）に送出される。バスは抵抗（１１０５）を介してＨにプルアップされる。BM-UNITは、以下の場合に切り替わる。
１．相応のバスがBM-UNITにより制御されず、トランジスタ（１１０４）のベースにＬが印加されている。このことによりトランジスタはバスを負荷しない。
２．相応のバスがBM-UNITにより制御され、信号が受領されず、トランジスタ（１１０４）のベースにＨが印加されている。これは、バスがＬにプルダウンされることを意味する。結果が同報機能を介して複数のでデータ受信器に分配されると、結果をまだ受領確認しておらず、待機サイクルを必要とするすべてのＰＡＥはバスをＬにプルダウンする。
３．相応のバスがBM-UNITにより制御され、信号が受領され、トランジスタ（１１０４）のベースにＬが印加される。このことは、バスが負荷されないことを意味する。結果が同報機能を介して複数のデータ受信器に分配されると、結果データを受領確認し、待機サイクルを必要としないすべてのＰＡＥはバスを負荷しない。
バスはその基本状態でＨレベルである、すなわち受領確認する。場合２による非受領はバスをＬにプルダウンする。ここでバスは、すべてのＰＡＥが受領確認して初めてＨレベル、すなわち受領状態へ移行する。これにより配線式ＡＮＤ回路が実現される。Sync-StateMachineはSM-UNIT（１１０６）の信号RUN（１１０７）を使用する。これはRUNに基づいて経過する。SM-UNITが処理の最後のサイクル、またはただ１つのサイクルに存在していれば、このユニットはそのことをFINISH（１１０８）を介してSync-StateMachineに通報する。FINISHは評価ユニットで最後のサイクル（０９０７０９１５）の識別のために評価される。SM-UNITはＰＡＥ内部クロックＣＬＫに同期する。
図１２は、BM-UNITの構造を示す。M-PLUREGへの記録に依存して、マルチプレクサ（１２０１，１２０２）はオペランドを内部バス（１２０３）からO-REGへ接続する。同じようにゲート（１２０４，１２０５）は結果の上位半分と下位半分をバスに接続する。マルチプレクサ１２０６は、rRDY(1/2)を１２０１と１２０２の位置にしたがって接続し、またrACKを１２０４と１２０５の位置にしたがってバスからＰＡＥへ接続する。ここで２つのデータ受信器のrACKは相互にＡＮＤ結合される。１つのデータ受信器しか存在しない場合、マルチプレクサは欠けているrACKの代わりにこれが論理１へ戻すように接続されている。１２０７はゲートを有しており、このゲートは信号oACK(1/2)とrRDYをバスに接続する。ここで信号oACK(1/2)はまず反転され、次にオープンコレクタドライバ（１１０４）を介してバスに接続される。
図１３は、O-MUXの構造を示す。ここには３：５デコーダ（１３０１）が、M-PLUREGからの信号Mode2..0の評価のために設けられている。マルチプレクサはＡＮＤゲート（１３０２）を介して後置接続されたＯＲゲート（１３０３）により形成される。ここでデコーダ（１３０１）のMode2..0=000の評価信号は直接ＯＲゲートに接続される（１３０４）。このことにより開放状態、すなわちバスシステムへの接続がない場合には、常に論理１に戻るようになる（図１２のrACK参照）。簡単にするためここには少数のバスしか示されていない。
図１４には、Ｒゲートの構造が示されている。ここでは、M-PLUREGからの信号Mode2..0を評価するために３：４デコーダ（１４０１）が設けられている。デコーダのMode2..0=000の評価信号は使用されない。これにより、このビットコンビネーションではバス接続が行われない。ゲート（１４０２）はＡＮＤゲートまたは透過ゲート（０７０１参照）により形成される。ここにはバス負荷をドライブするための増幅段が前置または後置接続される。簡単にするため少数のバスしか示されていない。
StateBack-UNITが図１５に示されている。M-PLUREGでの調整にしたがってマルチプレクサ（１５０１）は、ＥＡＬＵからの信号CarryOut-AleccB,AequalB-Odetect、またはR-REG、R-REG2..0の出力側を導通接続する。信号はオープンコレクタトランジスタ段（１５０２）に達し、ＰＬＵバスに接続される。ここでＰＬＵバスは外部の、ＰＬＵの近傍にプルアップ抵抗（１５０３）を必要とする。ラッチ１５０４はオプションである。１５０１からの出力信号がループされると、この信号は、データ受信器がデータをrACKを介して受領確認した後に初めてバス（１５０３）に接続される。このことにより、データが記録されたときにも、再コンフィギュレーションの準備性が状態信号を介して初めて指示されるようになる。通常、このことはSTOPとReConfigの共働によってSync-UNITで制御される。したがって、ラッチはオプションである。ここでrACKはラッチクロックとして使用される。ラッチはrACK＝１のときに透過であり、rACK＝０のときに記憶する。
図１６は、ワンショットモードの機能を説明する図である。マルチプレクサ（１６０１）を介して信号
１．Ｖｃｃ
２．oRDY１
３．oRDY２
４．（oRDY１＆rACK）
は、F-PLUREGの調整に依存してセルクロックを導通する。ここでＶｃｃを介した導通によりクロックは常にフリーランする（タイミング線図の“通常動作”参照）。
３つの他のモードでは、クロックは信号または信号コンビネーションがクロックをイネーブルして初めてフリーランする。イネーブルはラッチ（１６０２）によりクロックCCLKに同期して行われる。これによりイネーブル信号が短すぎてもフェーズが早期に中止されることがない。ここでラッチは、CCLKのＬフェーズでは透過であり、Ｈフェーズで値を保持する。イネーブル信号はＡＮＤゲートペア（１６０３と１６０４）に達し、このゲートペアがクロックをイネーブルする。インバータ（１６０５）を介して反転されたクロック信号!CLKが形成される。ＣＬＫは、同じ位相であることを保証するために遅延素子（１６０６）を通過する（タイミング線図“ワンショット動作”参照）。ここでCCLKは、１６０４への線路で２つの遅延回路（１６１０）で遅延され、１６０３に印加されるCCLK（これはマルチプレクサ（１６０８）により遅延される）と同じ位相であることが保証される。ＰＡＥがパワーセーブモードにもたらされると、セルの供給電圧はほとんど遮断される。このことはＯＲゲート１６１１を介して行われる。パワーセーブモードがスイッチオンされると、すなわちPowerSave＝１になると、否定信号がＬになる。さらにワンショットモードが投入接続され、レジスタ１６０２がＬになると、電圧供給トランジスタのワンショットパワーセーブ信号を介してPower-UNIT（図１７参照）が遮断される。しかしレジスタ１６０２が論理１にあると（またはPowerSave＝０）、電圧供給トランジスタは１６１１を介してスイッチオンされる。以下の表がこの機能の概観を示す。
0003963957.tif 000010
供給電圧を投入接続する場合には、セルが動作可能になるまで時間的に所定の待機時間が発生する。しかし正常に機能させるには、信号を相応に遅延させなければならない。このためにCCLKは遅延線路（１６０７）を介して導かれる。マルチプレクサ（１６０８）は、F-PLUREGからの信号PowerSaveに相応して、通常のクロックまたは遅延したクロックをセルに導くかを選択する。非反転クロックだけが時間$/Delta$PowerOnだけ遅延され、反転クロックは遅延されない。このことにより、結果は残りの構成素子機能に対して同期して使用される。これにより使用可能な処理時間がΔprocessに減少する。構成素子の最大クロック周波数はしたがって、ΔPowerOn＋Δprocessに依存する（タイミング線図“パワーセーブによるワンショット動作”参照）。
図１７は、ＰＡＥの実現例を示す。ここには、BM-UNIT、Power-UNIT、StateBack-UNIT、ＰＬＵバスおよびM-PLUREGは示されていない。
ＰＡＥは３つの入力側oREG1（１７０１）、oREG2（１７０２），oREG3（１７０−３）を処理すべきデータに対して有する。それらのデータを入力レジスタはBM-UNITを介して先行するＰＡＥから受け取る。すべての入力レジスタはシフト機能を有していないレジスタである。
F-PLUREG（１７０４，１７０５，１７０６）は、ＰＡＥの多数のコンフィギュレーションを決定する。これらはＰＬＵからＰＬＵバスを介してロードされる。これらにはそれぞれ１つのコンフィギュレーションが記憶されており、マルチプレクサ（１７２３）を介して選択される。マルチプレクサ（１７２３）はレジスタ（１７２４）により制御される。レジスタ（１７２４）はデータまたはトリガを、先行するＰＡＥからBM-UNITにより受け取る。このＰＡＥは、データを入力レジスタに対して送出するＰＡＥと同じではない。F-PLUREGの数はさらに多数であるものも、さらに少数であるものも考えられる。
第３の入力レジスタoREG3（１７０３）はオペランドをマルチプル加算機能に対して送出する。ここでoREG1（１７０１）の内容は、oREG2（１７０２）の内容とマルチプレクサ（１７０３）と乗算され、引き続きoREG3（１７０３）の内容が加算／比較器（１７１８）に加算される。ここで加算／比較器は、加算を実行するように構成されている。乗算だけを実行すべき場合、oREG3（１７０３）には値０がロードされる。加算だけを実行すべき場合には、F-PLUREGはマルチプレクサ（１７１１）を切り替える。これによりoREG1（１７０１）の値は直接、加算／比較器（１７１８）に到達する。加算／比較器（１７１８）の第２の機能がoREG1（１７０１）の値と、oREG3（１７０３）の値を取れば、２つの値を比較する。出力信号CarryOut-AlessBとAequalB-Odetect（１７１９）は、２つの値が同じであるか、またはoREG3（１７０３）の値がoREG1（１７０１）の値よりも大きいかまたは小さいかを指示する。
ＰＡＥで実現されるさらなる機能は、シフトレジスタ（１７１２）、ディバイダ（１７１３）、ＡＮＤ、ＯＲ、ＮＯＴのような論理機能（１７１４）およびカウンタ（１７１５）である。カウンタ（１７１５）は、所定の値から０まで計数すると直ちにトリガ信号（１７２０）を形成する。カウンタ（１７１５）に、oREG3（１７０３）も受け取る値が直接ロードされる。カウントアップカウンタのような別のカウンタを使用することも考えられる。この場合は、ゼロから所定の値まで計数し、トリガ信号を発生する。
機能ユニットの結果はマルチプレクサ（１７１６）により２つの出力レジスタrREG1（１７１０）とrREG2（１７１７）にさらに導通される。これらのレジスタはBM-UNITと接続しており、データを後続のＰＡＥにさらに出力する。フローは、トリガ論理回路（１７０７）と接続されたSync-UNIT（１７０８）により制御される。このSync-UNITはさらにConfig-Stateマシンと制御信号を交換し、この制御信号はコンフィギュレーションが変更される際に正しいフローをマルチプレクサ（１７２３）により保証する。トリガ論理回路（１７０７）はF-PLUREGと接続しており、到来する信号（１７２２）をF-PLUREGに記憶されているコンフィギュレーションに依存して評価する。到来する信号はReConfig、一般的トリガ信号およびハンドシェーク信号oRDYとrACKを含んでいる。コンフィギュレーションに依存して、トリガ論理回路（１７０７）はハンドシェーク信号をSync-UNIT（１７０８）へさらに出力する。このSync-UNITもまたイネーブル信号を入力レジスタ、出力レジスタおよびカウンタに対して発生する。さらにSync-UNIT（１７０８）はハンドシェーク信号oACKとrRDYを形成し、これらの信号をトリガ論理回路（１７０７）にさらに送出する。コンフィギュレーションに依存して信号（１７１９）またはカウンタ（１７２０）のトリガが一般的なトリガ信号として使用され、トリガ論理回路（１７０７）に供給される。トリガ論理回路（１７０７）から出て信号（１７２１）ReConfig、ハンドシェークoRDYとrACKおよび一般的トリガ信号が再びBM-UNITに供給される。
図１８は、図１７に示したＰＡＥと同じ機能を有するＰＡＥを示す。ここではBM-UNIT、Power-UNIT、StateBack-UNITおよびM-PLUREGの表示が省略されている。これらは３つの入力レジスタoREG1（１８０１）、oREG2（１８０２）、oREG3（１８０３）、２つの出力レジスタrREG1（１８０４）、rREG2（１８１８）、３つのF-PLUREG（１８１３，１８１４，１８１５）、マルチプレクサ（１８１８）、Sync-UNIT（１８０５）およびトリガ論理回路（１８０６）からなる。関数ユニットはディバイダ（１８０７）、マルチプレクサ（１８１７）、加算／比較器（１８０９）、論理関数（１８１０）、シフトレジスタ（１８１１）およびカウンタ（１８１２）である。個々のユニットの機能は図１７の機能に相応する。別の関数をＰＡＥに組み込むことも考えられる。これは例えば三角関数、ルート関数、指数関数等である。このことはもちろん、図１７に示されたＰＡＥに対しても当てはまる。個々の関数は整数ユニットまたは浮動小数点ユニットとして実現される。図１７との相違は、個々の関数ユニットバスシステム（１８１６）を介して結合されており、これにより個々の関数を任意の順序で相互に結合できることである。接続は、F-PLUREGにファイルされているコンフィギュレーションによって定められる。バスシステム（１８１６）は様々に構成することができる。１つまたは複数のセグメント化されたバスが可能であり、それらのセグメントはそれぞれ２つの相互に網目化された機能を接続するか、またはそれぞれ２つの関数ユニットとを相互に網目化する多数の貫通バスである。さらに個々の関数ユニットとレジスタが目的アドレスを発送し、これにより接続を形成することができる。
図１９は、Config-Stateマシンを示す。このマシンはコンフィギュレーションレジスタを管理する。開始時にConfig-Stateマシンはアイドル状態（１９０１）にある。この状態は、rRDY信号がConfigＰＡＥに到達し、ConfigＰＡＥがコンフィギュレーションレジスタを選択した後に初めて終了する。その後、Config-Stateマシンはストップ状態（１９０２）に移行し、ストップ信号をＰＡＥのSync-UNIT（１９０２）に送信する。ＰＡＥはその演算を取り敢えず可能な時点で終了し、ストップ応答をConfig-Stateマシンに送信する。次にこのマシンはリロード状態（１９０３）へ移行し、イネーブル信号をConfigＰＡＥのレジスタに送信する。その後、Config-Stateマシンは再スタート状態（１９０４）へ移行し、スタート信号をSync-UNITへ送信し、これがその処理を再び開始する。同時にSync-UNITはrACK信号をConfigＰＡＥに送信する。続いてConfig-Stateマシンは再びアイドル状態（１９０１）へジャンプする。
図２０は、ＰＡＥの種々のコンフィギュレーションを自動的に実行するためのStateマシンを示す。このマシンは以下、ループ状態マシンと称する。なぜなら、複数のF-PLUREGが備わっているからであり、有利には複数の演算を順次実行し、続いてデータ、並びにトリガ信号とハンドシェーク信号を後続のＰＡＥにさらに出力する。
個々の演算結果はＰＡＥのrREGからすでに説明した帰還結合を介して入力レジスタにフィードバックされる。この過程は、外部ストップループ信号または内部カウンタにより制御される。
開始時にループ状態マシンはアイドル状態（２００１）にある。アイドル状態（２００１）でループ状態マシンはリセット信号をカウンタに出力する。このカウンタは、F-PLUREGの選択に用いる。先行するＰＡＥのrRDYの後で、ループ状態マシンはコンフィギュレーション状態（２００２）へ移行する。ここでループ状態マシンは、ＰＡＥに対するハンドシェーク信号とConfig-Stateマシンに対するコントロール信号を形成する。さらにイネーブル信号がカウンタに対して形成され、カウンタの値が１だけカウントアップされる。ループ状態マシンがストップループ信号を受け取らないか、またはＰＡＥの内部カウンタがその最終値に達していなければ、ループ状態マシンはコンフィギュレーション状態（２００２）に留まり、前に説明した経過が繰り返される。ストップループ信号の到来時、またはＰＡＥの内部カウンタがその最終値に達していなければ、状態マシンはアイドル状態（２００１）へ戻り、rRDY信号が後続のＰＡＥに供給される。
図２１は、シーケンシャルフローに対するＰＡＥの部分を示し、F-PLUREGに記憶されたコンフィギュレーションを必要とする。F-PLUREG（２１０４）はそのデータをＰＬＵ（２１０７）から受け取る。このF-PLUREGは前に説明した実施例から多少変形されている。各F-PLUREGは付加的ビットを受け取り、このビットはいわゆるループビット（２１０６）である。このループビットは図２０で説明したループ状態マシン（２１０１）に接続部（２１１２）を介してフィードバックされる。そしてそこでストップループ信号として使用される。すなわちループビットがセットされると（２１０６）ループ過程が終了し、それ以外の場合はループ過程はループビットがセットされるか、または図２０で説明したループ状態マシン（２１０１）の内部カウンタがその最終値に達するまで続けられる。ループ状態マシン（２１０１）はカウンタを制御し、カウンタの値はF-PLUREG（２１０４）の選択をマルチプレクサ（２１０５）により制御する。Config-Stateマシンのコントロール信号とＰＡＥのハンドシェーク信号は接続部（２１１３）により伝送される。F-PLUREGのコンフィギュレーションデータは接続部（２１０８）を介してＰＡＥの機能ユニットへさらに出力される。
カウンタ（２１０２）はイネーブル信号（２１１０）を受け取り、これによりカウンタ（２１０２）の値は１つアップされる。さらにループ状態マシン（２１０１）はループ過程が終了すると直ちにリセット信号（２１１１）をカウンタに出力する。マルチプレクサ（２１０３）を介してループモードとＰＡＥでの通常フロートを選択することができる。通常フローではマルチプレクサ（２１０３）は、F-PLUREG（２１０４）を選択するための日付（２１０９）をマルチプレクサさらに出力する。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｃ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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