(57)【特許請求の範囲】
【請求項１】
半導体ウェハに規則配列で作り込まれ上面に同一パターンで形成された外部接続用の電極を有する複数の半導体素子の前記電極上にバンプ形成手段によってバンプを形成するバンプ形成方法であって、半導体ウェハの複数の半導体素子を所定パターンで括ってバンプ形成工程における単位作業区画となる区画を定義する区画定義工程と、前記区画毎に区画位置検出用の特徴部を少なくとも１点設定する特徴点設定工程と、ウェハ保持部に保持された前記半導体ウェハの前記特徴部を撮像手段によって撮像する特徴部撮像工程と、この撮像結果を認識処理して前記特徴部の位置を検出することにより当該区画の位置を示す区画位置データを求める区画位置検出工程と、この区画位置データと半導体素子の配列を示す素子配列情報および半導体素子における電極配置情報とに基づいて当該区画に属する半導体素子の前記電極の位置を示す区画内電極位置データを算出する電極位置算出工程と、この区画内電極位置データに基づいて前記バンプ形成手段のバンプ形成点を半導体ウェハに対して相対的に移動する移動手段を制御することにより、前記電極上にバンプを形成するバンプ形成工程とを含み、前記特徴点設定工程において、前記区画内のすべてのチップセルに半導体素子が存在するか否かを判定し、すべてのチップセルに半導体素子が存在するならば、前記区画の対角に位置する２つの半導体素子を認識対象の半導体素子として選定し、すべてのチップセルには半導体素子が存在せず空のチップセルが存在する場合には、前記区画内で相互に最も離れた２つの半導体素子を認識対象の半導体素子として選定することを特徴とする半導体ウェハのバンプ形成方法。
【請求項２】
半導体ウェハに規則配列で作り込まれ上面に同一パターンで形成された回路パターンを有する複数の半導体素子の前記回路パターンの所定部位の位置を検出する半導体ウェハにおける半導体素子の位置検出方法であって、半導体ウェハの複数の半導体素子を所定パターンで括って位置検出目的の作業工程における単位作業区画となる区画を定義する区画定義工程と、前記区画毎に区画位置検出用の特徴部を少なくとも１点設定する
特徴点設定工程と、ウェハ保持部に保持された前記半導体ウェハの前記特徴部を撮像手段によって撮像する特徴部撮像工程と、この撮像結果を認識処理して前記特徴部の位置を検出することにより当該区画の位置を示す区画位置データを求める区画位置検出工程と、この区画位置データと半導体素子の配列を示す素子配列情報および半導体素子における回路パターン配置情報とに基づいて当該区画に属する半導体素子の前記所定部位の位置を示す区画内検出対象位置データを算出する検出対象位置算出工程とを含み、前記特徴点設定工程において、前記区画内のすべてのチップセルに半導体素子が存在するか否かを判定し、すべてのチップセルに半導体素子が存在するならば、前記区画の対角に位置する２つの半導体素子を認識対象の半導体素子として選定し、すべてのチップセルには半導体素子が存在せず空のチップセルが存在する場合には、前記区画内で相互に最も離れた２つの半導体素子を認識対象の半導体素子として選定することを特徴とする半導体ウェハにおける半導体素子の位置検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ウェハ状態の半導体素子にバンプを形成する半導体ウェハのバンプ形成方法ならびに半導体ウェハにおける半導体素子の位置検出方法に関するものである。
【０００２】
【従来の技術】
フリップチップなどのバンプ付き電子部品は、半導体素子の外部接続用電極に突出電極であるバンプを形成することにより製造される。近年このバンプ形成工程を、半導体素子が個片に切り出される前のウェハの状態、すなわち多数の半導体素子が格子状の配列で一体に形成された状態で導電性ボールを搭載する方法が用いられるようになっている。
【０００３】
このバンプ形成の方法として、ワイヤボンディングによる方法が知られている。この方法では、ボンディングワイヤの先端部にボールを形成し、このボールをキャピラリツールによって半導体素子の接続用電極に超音波接合することにより、バンプが形成される。このバンプ形成に際しては、半導体ウェハを構成する各半導体素子毎に、バンプ形成対象となる接続用電極の位置を検出する必要があり、この位置検出は、各半導体素子に設定された認識マークを光学的に位置認識することによって行われる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記ウェハ状態のバンプ形成においては、素子サイズの小型化に伴い次のような不都合が生じている。素子サイズが小型化すると、一般に１枚の半導体ウェハに作り込まれる半導体素子の数が大きくなる。このため、１枚の半導体ウェハを対象としたバンプ形成作業において認識点数が必然的に増大し、位置検出のための撮像・認識処理に要する時間が増大する。
【０００５】
これに対し、素子サイズが小型化すると一般に１つの半導体素子に形成されるバンプの数は少なくなる。すなわち、小サイズ素子を対象としてウェハ状態でのバンプ形成を行う場合には、バンプ形成のための装置稼動時間の中で、位置認識処理に要する時間の割合が増大し、結果として作業効率が低下するという問題点があった。
【０００６】
そこで本発明は、ウェハ状態でのバンプ形成を効率よく行うことができる半導体ウェハのバンプ形成方法ならびに半導体ウェハにおける半導体素子の位置検出方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の半導体ウェハのバンプ形成方法は、半導体ウェハに規則配列で作り込まれ上面に同一パターンで形成された外部接続用の電極を有する複数の半導体素子の前記電極上にバンプ形成手段によってバンプを形成するバンプ形成方法であって、半導体ウェハの複数の半導体素子を所定パターンで括ってバンプ形成工程における単位作業区画となる区画を定義する区画定義工程と、前記区画毎に区画位置検出用の特徴部を少なくとも１点設定する特徴点設定工程と、ウェハ保持部に保持された前記半導体ウェハの前記特徴部を撮像手段によって撮像する特徴部撮像工程と、この撮像結果を認識処理して前記特徴部の位置を検出することにより当該区画の位置を示す区画位置データを求める区画位置検出工程と、この区画位置データと半導体素子の配列を示す素子配列情報および半導体素子における電極配置情報とに基づいて当該区画に属する半導体素子の前記電極の位置を示す区画内電極位置データを算出する電極位置算出工程と、この区画内電極位置データに基づいて前記バンプ形成手段のバンプ形成点を半導体ウェハに対して相対的に移動する移動手段を制御することにより、前記電極上にバンプを形成するバンプ形成工程とを含み、前記特徴点設定工程において、前記区画内のすべてのチップセルに半導体素子が存在するか否かを判定し、すべてのチップセルに半導体素子が存在するならば、前記区画の対角に位置する２つの半導体素子を認識対象の半導体素子として選定し、すべてのチップセルには半導体素子が存在せず空のチップセルが存在する場合には、前記区画内で相互に最も離れた２つの半導体素子を認識対象の半導体素子として選定する。
【００１１】
請求項２記載の半導体ウェハにおける半導体素子の位置検出方法は、半導体ウェハに規則配列で作り込まれ上面に同一パターンで形成された回路パターンを有する複数の半導体素子の前記回路パターンの所定部位の位置を検出する半導体ウェハにおける半導体素子の位置検出方法であって、半導体ウェハの複数の半導体素子を所定パターンで括って位置検出目的の作業工程における単位作業区画となる区画を定義する区画定義工程と、前記区画毎に区画位置検出用の特徴部を少なくとも１点設定する特徴点設定工程と、ウェハ保持部に保持された前記半導体ウェハの前記特徴部を撮像手段によって撮像する特徴部撮像工程と、この撮像結果を認識処理して前記特徴部の位置を検出することにより当該区画の位置を示す区画位置データを求める区画位置検出工程と、この区画位置データと半導体素子の配列を示す素子配列情報および半導体素子における回路パターン配置情報とに基づいて当該区画に属する半導体素子の前記所定部位の位置を示す区画内検出対象位置データを算出する検出対象位置算出工程とを含み、前記特徴点設定工程において、前記区画内のすべてのチップセルに半導体素子が存在するか否かを判定し、すべてのチップセルに半導体素子が存在するならば、前記区画の対角に位置する２つの半導体素子を認識対象の半導体素子として選定し、すべてのチップセルには半導体素子が存在せず空のチップセルが存在する場合には、前記区画内で相互に最も離れた２つの半導体素子を認識対象の半導体素子として選定する。
【００１２】
本発明によれば、複数の半導体素子を所定パターンで括って単位作業区画となる区画を定義して区画位置検出用の特徴部を設定しておき、バンプ形成時には半導体ウェハの特徴部を撮像して位置を検出することにより当該区画の位置を検出し、この区画位置検出結果と半導体素子の配列情報および半導体素子における電極配置情報とに基づいて当該区画に属する半導体素子の電極の位置を示す区画内電極位置データを算出することにより、認識実行点数を大幅に削減して作業効率を向上させることができる。
【００１３】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。図１は本発明の一実施の形態のバンプ形成装置の斜視図、図２は本発明の一実施の形態のバンプ形成対象となる半導体ウェハの平面図、図３は本発明の一実施の形態のバンプ形成装置の構成を示すブロック図、図４は本発明の一実施の形態のバンプ形成対象となる半導体ウェハにおけるブロック定義の説明図、図５は本発明の一実施の形態のバンプ形成方法におけるチップグループ化処理のフローチャート、図６は本発明の一実施の形態のバンプ形成対象となる半導体ウェハのブロック認識点設定処理のフローチャート、図７は本発明の一実施の形態のバンプ形成対象となる半導体ウェハのブロック認識点設定の説明図、図８は本発明の一実施の形態のバンプ形成処理のフローチャート、図９は本発明の一実施の形態のバンプ形成装置の動作説明図、図１０は本発明の一実施の形態のバンプ形成対象となる半導体ウェハのブロック位置検出方法の説明図である。
【００１４】
まず、図１を参照してバンプ形成装置の全体構造を説明する。ウェハ保持部１には、半導体ウェハ２が保持されており、半導体ウェハ２には、複数の半導体素子３（以下、「チップ３」と略称する。）が行列状の規則配列で作り込まれている。ウェハ保持部１の側方には可動テーブル１０が設置されており、可動テーブル１０上には駆動ボックス１１が設けられている。駆動ボックス１１からはホーン１２が前方へ延出しており、ホーン１２の先端部にはキャピラリツール１３が下方に突出して保持されている。
【００１５】
キャピラリツール１３には、ワイヤボンディングに用いられるワイヤ１５が上下方向に挿通する。ワイヤ１５はスプール１４に卷回された状態で供給され、スプール１４から繰り出されたワイヤ１５はテンション付与部１７、カットクランパ１６を経てキャピラリツール１３に挿通する。カットクランパ１６が開閉動作を行うことによりワイヤ１５をクランプして固定する。キャピラリツール１３の下端部に近接して、トーチ１９が配設されている。トーチ１９は、キャピラリツール１３の下端部から突出したワイヤ１５との間でスパークを発生させることにより、ワイヤ１５の下端部に金属のボール１５ａ（図３参照）を形成する。
【００１６】
Ｘ方向モータ１０ＸとＹ方向モータ１０Ｙが駆動して可動テーブル１０が作動すると、可動テーブル１０上の駆動ボックス１１、ホーン１２、キャピラリツール１３などはＸ方向やＹ方向へ水平移動する。また、キャピラリツール１３は駆動ボックス１１内に収納され図示しないＺ駆動機構に駆動され上下動を行う。この上下動により、ワイヤ１５の下端部に形成されたボール１５ａは半導体ウェハ２のチップ３の電極に対して押圧されて超音波接合によりボンディングされる。これによりチップ３の電極３ａ（図２参照）にボール１５ａがボンディングされたバンプが形成される。
【００１７】
したがって、駆動ボックス１１、ホーン１２、キャピラリツール１３およびトーチ１９は、電極３ａにバンプを形成するバンプ形成手段となっている。またキャピラリツール１３の下端部はバンプ形成のための作用位置を示すバンプ形成作用部となっており、可動テーブル１０はこのバンプ形成作用部をウェハ保持部１に保持された半導体ウェハ２に対して水平方向に相対移動させる移動手段となっている。
【００１８】
ウェハ保持部１の上方には、駆動ボックス１１と一体的に移動するカメラ２０が配設されており、カメラ２０は可動テーブル１０によって駆動ボックス１１が移動することによりキャピラリツール１３とともに移動する。すなわち、カメラ２０はウェハ保持部１の上方に半導体ウェハ２に対して相対的に水平移動可能に配設された撮像手段となっている。カメラ２０によって半導体ウェハ２を撮像することにより、後述するように半導体ウェハ２に設定された認識マークなどの位置検出用の特徴点の位置検出を行えるようになっている。
【００１９】
次に図２を参照して、バンプ形成対象の半導体ウェハ２について説明する。図２（ａ）に示すように半導体ウェハ２は円形状の基板であり、半導体ウェハ２には方形のチップ３が、配列ピッチｐｘ，ｐｙの規則配列で行列状に多数形成されている。ウェハ保持部１に保持された状態における半導体ウェハ２の位置を特定するための位置基準点は、複数のチップ３によって構成されるチップ行列（図４も参照）の一方側のコーナ位置（チップ行列原点Ｏ１）に設定され、このチップ行列原点Ｏ１をバンプ形成装置の機械原点に対して所定の位置関係に位置決めすることにより、半導体ウェハ２はバンプ形成作業位置に位置決めされる。
【００２０】
図２（ｂ）で示すように、各チップ３の上面にはバンプが形成される電極３ａが同一の電極配列パターンで多数（ここでは４個）形成されており、またチップ３の対角近傍にはチップ位置検出用の認識マーク３ｂが形成されている。チップ３の一方側のコーナ点はチップ原点Ｏ２となっており、チップ原点Ｏ２は当該チップ３のチップ行列原点Ｏ１に対する相対位置を特定するとともに、各チップ３における相対位置の基準点となっている。
【００２１】
すなわち、２つの認識マーク３ｂ、４個の電極３ａのチップ３における位置は、チップ原点Ｏ２を原点とする直交座標値（ｘ１，ｘ２，ｘ３，ｘ４，ｙ１，ｙ２，ｙ３，ｙ４）（チップデータ）によって特定される。個片分離されたチップ３を対象として各種作業を行う際には、認識マーク３ｂを撮像して位置認識することにより、チップ３の位置が検出される。
【００２２】
次に、ウェハデータについて説明する。ウェハデータは、半導体ウェハ２におけるチップ３の配列状態を示す素子配列情報としてのチップ配列データと、チップ３における電極などの位置関係を示すチップデータより構成される。チップ配列データは、図２（ａ）に示す半導体ウェハ２に作り込まれた複数のチップ３のチップ原点Ｏ２とチップ行列原点Ｏ１との相対位置（言い換えればチップ行列の行数・列数およびピッチｐｘ，ｐｙ）と、チップ行列の各行におけるチップ列の始端・終端（言い換えれば、チップ行列を構成するチップセルにおけるチップ３の有無）を示すデータを含んでいる。チップデータは、チップ原点Ｏ２を座標原点とする上述の直交座標値であり、チップ３における電極配置を示す電極配置情報となっている。
【００２３】
次に図３を参照して、バンプ形成装置の制御系の構成について説明する。図３において、認識処理部２１はカメラ２０の撮像結果を認識処理することにより、半導体ウェハ２上に設定された認識マーク３ｂや、チップ３の能動面に形成された回路パターンの中の位置検出対象の所定部位などの特徴点の位置を検出する。これにより、後述するように半導体ウェハ２に複数のチップ３を括って設定された区画の位置を示す区画位置データが求められる。
【００２４】
演算部２２はＣＰＵであり、データ記憶部２４に記憶された各種データに基づきプログラム記憶部２３に記憶された各種動作プログラムや演算プログラムを実行することにより、後述する各種動作、処理・演算を行う。プログラム記憶部２３は、バンプ形成動作プログラム、チップグループ化処理プログラム、電極位置算出プログラムなどの各種プログラムを記憶する。データ記憶部２４は、前述のウェハデータおよび後述するブロックデータなどの各種のデータを記憶する。
【００２５】
操作・入力部２５はキーボードやマウスなどの入力装置であり、操作指令コマンドの入力や上述の各種データ入力を行う。ボンディング制御部２６は、可動テーブル１０や、駆動ボックス１１を制御することにより、キャピラリツール１３の下端部に形成されたボール１５ａを半導体ウェハ２のチップ３にボンディングしてバンプを形成するボンディング動作を制御する。すなわちボンディング制御部２６は、バンプ形成制御手段となっている。
【００２６】
次に、半導体ウェハ２におけるチップ３のグループ化処理について説明する。前述のように、チップ３にバンプを形成する際にはキャピラリツールを電極３ａに精度良く位置あわせする必要がある。このため、バンプ形成工程においては、バンプ形成対象となる電極３ａの位置を画像認識によって検出する位置認識が行われる。
【００２７】
本実施の形態のバンプ形成においては、各チップ３ごとに認識マーク３ｂを位置認識し、この位置認識結果に基づいて電極３ａの位置を求める個別位置検出に替えて、グループ別一括位置検出を行うようにしている。すなわち、規則配列されたチップ３を所定のパターンで括って複数のブロック（区画）に分割し、このブロック毎にブロック内の電極３ａの位置検出を一括して行う。
【００２８】
この位置検出方法は、半導体ウェハ２においてチップ３を個片に分離する以前の状態においては、各チップ３相互の相対位置は半導体ウェハ２のすべてのチップ３について所定精度範囲内に保たれ、作業精度を確保する上でチップ３毎の位置のばらつきを考慮する必要がないという事実に基づき、位置検出に要する処理時間の短縮を目的として採用されるものである。
【００２９】
すなわち、各チップ３の電極３ａの位置検出のためには、必ずしも各チップ３すべてについて認識マーク３ｂの位置認識を行う必要はない。極論すれば半導体ウェハ２の位置認識（チップ行列原点Ｏ１のＸＹ座標値およびチップ行列のθ方向位置（傾き角）の検出）を行うだけで、すべてのチップ３の電極３ａの位置は前述のチップ配列データおよびチップデータに基づいて、演算により求めることができる。
【００３０】
しかしながら、バンプ形成装置の可動テーブル１０によってキャピラリツール１３下端のバンプ形成作用部を半導体ウェハ２の全エリア内で移動させる際には、可動テーブル１０の直動機構を構成する送りねじの局部的なピッチ誤差などに起因する位置決め精度の局部的なばらつきが避けられない。このため、本実施の形態では同一位置認識データに基づいて電極３ａの位置検出を行う範囲を、上述の局部的な機構誤差が許容限を超えない範囲に限定する。
【００３１】
すなわち、半導体ウェハ２上のチップ３のグループ化を行う際には、まず可動テーブル１０の位置決め精度の局部的なばらつき度合いを評価した上で適切なブロックサイズが決定され、このブロックサイズに基づいてチップ３を一括して括るブロックが定義される。そして、位置検出および位置検出に引き続いて行われるバンプ形成作業は、これらのブロック毎、すなわち単位作業区画ごとに行われる。
【００３２】
次に図４を参照して、ブロック定義の例を説明する。図４（ａ）は、図２に示す半導体ウェハ２上にブロックＢを定義したものであり、チップ行列のチップセルＣ（ｉ，ｊ）（ｉ＝１〜９、ｊ＝１〜９）に従って配列された複数のチップ３より構成される半導体ウェハ２に、図４に示すようにブロックＢ［Ｉ，Ｊ］（Ｉ＝１〜３、Ｊ＝１〜３）を定義することにより行われる。ブロックＢ［Ｉ，Ｊ］は、半導体ウェハ２の複数のチップ３を所定パターン（ここでは、３チップセルを１辺とする正方形パターン）で括って定義される。なお一般的には、チップ３を括るパターンは長方形であっても、また部分的に凹凸を有する異形パターンでもよい。
【００３３】
図４（ｂ）は、このようにして定義されたブロックＢ［Ｉ，Ｊ］に設定されるブロック認識点を示している。この例では、ブロックＢ［Ｉ，Ｊ］内に位置するチップ３のうち、認識マーク３ｂの形成方向（矢印ａ方向）の対角に位置する２つのチップ３に形成された認識マーク３ｂが、当該ブロックＢ［Ｉ，Ｊ］の位置検出用のブロック認識点３ｂ（Ｂ）として設定される。ブロック認識点３ｂ（Ｂ）は、バンプ形成工程における単位作業区画となるブロック（区画）毎に設定されたブロック位置検出用の特徴部となっている。
【００３４】
すなわち、これらのブロック認識点３ｂ（Ｂ）を撮像して位置を検出することにより、前述のチップ配列データやチップデータを用いてブロック原点Ｏ３の位置を求めることができる。さらに、ブロック原点Ｏ３に基づいて各チップ３のチップ原点Ｏ２が求められ、これにより、各チップ３内の電極３ａの位置が特定される（図２（ｂ）参照）。
【００３５】
なお、ブロック位置検出用の特徴部として、上記例ではチップ３毎に設けられた認識マーク３ｂを用いるようにしているが、チップ３の能動面の回路パターンの一部、例えば電極３ａやその他の回路パターンの屈曲部など、チップ３における相対位置が既知で画像認識によって位置検出可能な部分を特徴部として用いてもよい。またブロックが予め定義されている場合において、ブロック毎にブロック位置検出専用のブロック認識マークを別個に設けるようにしてもよい。
【００３６】
次にブロックデータについて説明する。ブロックデータは、ブロック行列データと、ブロック認識点データにより構成される。ブロック行列データは、上述のようにチップ３をバンプ形成工程における単位作業区画となる区画（ブロック）毎にグループ化するためのデータであり、ブロックサイズ、ブロック行列Ｂの行数・列数およびチップ行列原点Ｏ１に対するブロック行列の原点の相対位置情報を含んでいる。図４に示す例では、チップ行列原点Ｏ１にブロック行列原点を一致させた例を示している。
【００３７】
次に図５のフローチャートにしたがって、チップグループ化処理の手順について説明する。まず、ウェハデータをデータ記憶部２４より読み取る（ＳＴ１）。これにより、図２に示す半導体ウェハ２におけるチップ３の配列、チップ３における電極３ａや認識マーク３ｂの相対位置が読み取られる。
【００３８】
次いでバンプ形成工程における単位作業区画となるブロックを定義する（区画定義工程）。このブロック定義においては、まずブロックサイズを決定する（ＳＴ２）。すなわち同一ブロックで括られる範囲を設定する。このブロックサイズ設定に際しては、図４に示す例のように、半導体ウェハ２におけるチップ行列の行数・列数が、ブロックサイズで割り切れる設定となることが望ましいが、必ずしもこのようなブロックサイズのみを選択する必要はない。
【００３９】
例えば、図４に示す例（９行・９列のチップ配列）において、ブロックサイズとして５チップセルを用いることも可能である。この場合には、９行・９列が５：４に分割される結果、ブロックの一部にはチップ３が存在しない空のチップセルが現れるが、予め与えられるチップ配列データにより当該チップセルにはチップ３が存在しないことが判明しているため、以降の各処理において不都合が生じることはない。
【００４０】
次にブロック行列設定演算をおこなう（ＳＴ３）。すなわち、チップ行列原点Ｏ１にブロック原点を一致させ、上述のブロックサイズに基づいてブロック定義を行い、各ブロックＢ［Ｉ，Ｊ］に対応するチップセルＣ（ｉ，ｊ）を特定する。演算されたブロック行列データは、データ記憶部２４に記憶される（ＳＴ４）。そしてこのブロック行列データに基づいて、ブロック認識点設定を行う（ＳＴ５）（特徴点設定工程）。
【００４１】
このブロック認識点設定処理について、図６を参照して説明する。まず（ＳＴ４）にて記憶されたブロック行列データを読みとる（ＳＴ１１）。次いで、処理対象となるブロックＢ［Ｉ，Ｊ］を設定する（ＳＴ１２）。ここでは、第１番目のブロックＢ［１，１］がまず最初の処理対象として設定される。次に、処理対象のブロックＢ内のすべてのチップセルＣにチップ３が存在するか否かを判定する（ＳＴ１３）。この判定は、チップ配列データを参照することにより行われる。
【００４２】
ここで図７（ａ）に示すように、すべてのチップセルにチップ３が存在するならば、ブロックＢ［Ｉ，Ｊ］の対角（図４（ｂ）に示す対角方向参照）に位置する２つのチップ３を認識対象のチップ３＊として選定する（ＳＴ１４）（以下、＊マークを付したチップ３＊は、ブロック内のチップ３のうち認識対象として選定されたチップであることを示す）。
【００４３】
また、図７（ｂ）、（ｃ）に示すように、すべてのチップセルＣにはチップ３が存在せず、空のチップセルＣが存在する場合には、ブロックＢ［Ｉ，Ｊ］内で相互に最も離れた２つのチップ３を認識対象のチップ３＊として選定する（ＳＴ１５）。図７（ｂ）では、対角に位置する２つのチップ３が認識対象のチップ３＊として選定された例を、また図７（ｃ）は、対角位置にチップ３が存在せず内側に位置する２つのチップ３が認識対象のチップ３＊となった例をそれぞれ示している。
【００４４】
そして選定されたチップ３＊内の認識マーク３ｂを、ブロック認識点３ｂ（Ｂ）として設定する（ＳＴ１６）。このとき、同一ブロック内で対をなす２つの認識点３ｂ間の距離が最も大きくなるような組み合わせで、２つの認識マーク３ｂを選択し、ブロック認識点３ｂ（Ｂ）として設定する。設定されたブロック認識点３ｂ（Ｂ）は当該ブロックＢのブロック認識点データとしてデータ記憶部２４に記憶される（ＳＴ１７）。なお、設定するブロック認識点３ｂ（Ｂ）は、精度上許容されれば必ずしも最も離れた２点でなくともよく、設定上の便宜で都合のよい２点を選択して差し支えない。また、ブロック認識点を１点のみとすることも可能である。
【００４５】
この後、全ブロックＢについて処理完了であるか否かを判断し、未処理のブロックＢがあれば（ＳＴ１２）に戻って当該未処理ブロックを次の処理対象となるブロックＢ［Ｉ，Ｊ］に設定し、以下、同様の処理が反復実行される。そして全ブロックの処理終了を確認して、ブロック認識点設定処理を完了する。
【００４６】
バンプ形成処理対象の半導体ウェハ２についてのチップグループ化処理が完了したならば、バンプ形成作業が開始される。この作業におけるバンプ形成処理について、図８を参照して説明する。まず半導体ウェハ２がウェハ保持部１に保持され、バンプ形成作業位置に位置決めされる。次いで、半導体ウェハ２に定義されたブロックＢ［Ｉ，Ｊ］の中から、バンプ形成処理の対象となるブロックを設定する（ＳＴ２１）。ここでは、第１番目のブロックＢ［１，１］がまず最初のバンプ形成処理対象として設定される。次いで、当該ブロックのブロック認識点データをデータ記憶部２４から読み取る（ＳＴ２２）。
【００４７】
この後、可動テーブル１０を駆動してカメラ２０を当該ブロックのブロック認識点上に移動させ、特徴点としての２つのブロック認識点３ｂ（Ｂ）を順次撮像する（ＳＴ２３）（特徴点撮像工程）。そしてこの撮像データを認識処理部２１によって認識処理して、ブロック認識点３ｂ（Ｂ）の位置を検出し、ブロック位置データを求める（ＳＴ２４）（区画位置検出工程）。これにより、当該ブロックのブロック原点Ｏ３の機械座標系における位置座標が求められる。
【００４８】
この後、ブロック位置データと、チップ配列データおよびチップデータとに基づいて、当該ブロック内に存在する各チップ３の電極位置を示すブロック内電極位置データが算出される（ＳＴ２５）（電極位置算出工程）。この演算は、演算部２２が電極位置算出プログラムを実行することにより行われる。すなわち、ここでは演算部２２が電極位置算出部となっている。
【００４９】
ブロック内のすべての電極位置が求められたならば、これらの電極位置データに基づいて、バンプ形成が行われる。すなわち、ボンディング制御部（バンプ形成制御部）２６が電極位置データに基づいて可動テーブル１０を制御することにより、キャピラリツール１３の下端部をブロック内のバンプ形成対象の電極３ａに位置合わせする。次いで駆動ボックス１１を制御することにより、キャピラリツール１３などのバンプ形成手段に後述するバンプ形成動作を行わせ、電極３ａにバンプを形成する（ＳＴ２６）（バンプ形成工程）。
【００５０】
ブロック内のすべての電極３ａへのバンプ形成を完了したならば、全ブロックＢについてバンプ形成完了であるか否かを判断し、未形成のブロックがあれば（ＳＴ２１）に戻って、当該未形成ブロックを次の形成処理対象となるブロックＢ［Ｉ，Ｊ］に設定し、以下、同様の処理が反復実行される。そして全ブロックのバンプ形成完了を確認して、バンプ形成処理を完了する。
【００５１】
次に図９を参照して、（ＳＴ２６）にて実行されるバンプ形成動作について説明する。図９（ａ）はボール形成時の状態を示しており、ワイヤ１５の下端部に接近したトーチ１９に高電圧を印加することにより、ワイヤ１５の下端部とトーチ１９の先端部との間に電気的スパークを発生させ、ワイヤ１５の下端部にボール１５ａを形成する。このとき、カットクランパ１６は閉じた状態であり、ワイヤ１５は固定されている。
【００５２】
次に図９（ｂ）で示すように、カットクランパ１６を開いてワイヤ１５のクランプ状態を解除するとともに、キャピラリツール１３を下降させてボール１５ａをチップ３上面の電極３ａに押し付けてボンディングする。次いで図９（ｃ）に示すようにカットクランパ１６を閉じワイヤ１５をクランプする。そしてこの状態でキャピラリツール１３を上方に移動させ、カットクランパ１６によってクランプされたワイヤ１５を引き上げれば、ワイヤ１５はボール１５ａの上端部でカットされる。これにより、電極３ａ上にはボール１５ａがボンディングされたバンプ１５ａが形成される。
【００５３】
上記説明したように、本実施の形態のバンプ形成方法では、半導体ウェハ２を構成する多数のチップ３を対象としたバンプ形成作業において、チップ３を所定パターンで括って定義されたブロックＢの位置を代表点としてのブロック認識点３ｂ（Ｂ）を認識することのみによって、ブロックＢ内の全電極３ａの位置を検出するようにしている。これにより、バンプ形成動作過程における認識実行点数を大幅に削減して作業効率を向上させることができる。
【００５４】
このとき、チップ３を括る範囲を示すブロックサイズを、可動テーブル１０などの位置合わせ機構の局部的な機構誤差を評価した上で決定することにより、バンプ形成時の位置合わせ誤差を許容限度以内とすることができ、作業効率と品質精度を両立させることが可能となっている。
【００５５】
なお、上記実施の形態では、各ブロックＢ［Ｉ，Ｊ］に２つのブロック認識点３ｂ（Ｂ）を設定する例を示したが、図１０に示すように、各ブロックＢ［Ｉ，Ｊ］に１つのブロック認識点３ｂ（Ｂ）を設定するようにしてもよい。この場合には、まず略対角付近に位置する２つのブロックＢ（ここではＢ［１，１］、Ｂ［３，３］）のブロック認識点３ｂ（Ｂ）を認識することによってこれらの認識点３ｂ（Ｂ）を結ぶ直線ＬのＸＹ直交座標系における傾き角θを求めておく。
【００５６】
そして各ブロックＢ［Ｉ，Ｊ］のブロック位置を求める際には、この共通の傾き角θと、当該ブロックＢ［Ｉ，Ｊ］のブロック認識点３ｂ（Ｂ）のＸ、Ｙ座標値とを用いてブロック位置検出の演算を行う。すなわち、区画位置検出用の特徴部としてのブロック認識点３ｂ（Ｂ）は１点でもよく、このような方法を用いることにより、半導体ウェハ２の認識点数をさらに削減することができる。
【００５７】
また、上記実施の形態においては、ウェハ状態のチップ３にワイヤボンディングによってバンプを形成する際の電極の位置算出を位置検出目的の例として説明したが、バンプ形成以外の作業であっても、チップ３が個片に分離される前のウェハ状態においてチップ３を対象として行われる作業であって回路パターンの所定部位の位置検出を必要とする作業であれば、本発明を適用することができる。
【００５８】
すなわち、認識マーク３ｂなどの特徴部の位置を検出することによって同様に区画位置データを求め、この区画位置データとチップ３の配列情報およびチップ３における回路パターン配置情報とに基づいて当該区画に属するチップ３の所定部位の位置を示す区画内検出対象位置データを算出する（検出対象位置算出工程）。そして算出された位置データに基づいて、作業時の位置合わせが行われる。
【００５９】
【発明の効果】
本発明によれば、複数の半導体素子を所定パターンで括って単位作業区画となる区画を定義して区画位置検出用の特徴部を設定しておき、バンプ形成時には半導体ウェハの特徴部を撮像して位置を検出することにより当該区画の位置を検出し、この区画位置検出結果と半導体素子の配列情報および半導体素子における電極配置情報とに基づいて当該区画に属する半導体素子の電極の位置を示す区画内電極位置データを算出するようにしたので、認識実行点数を大幅に削減して作業効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のバンプ形成装置の斜視図
【図２】本発明の一実施の形態のバンプ形成対象となる半導体ウェハの平面図
【図３】本発明の一実施の形態のバンプ形成装置の構成を示すブロック図
【図４】本発明の一実施の形態のバンプ形成対象となる半導体ウェハにおけるブロック定義の説明図
【図５】本発明の一実施の形態のバンプ形成方法におけるチップグループ化処理のフローチャート
【図６】本発明の一実施の形態のバンプ形成対象となる半導体ウェハのブロック認識点設定処理のフローチャート
【図７】本発明の一実施の形態のバンプ形成対象となる半導体ウェハのブロック認識点設定の説明図
【図８】本発明の一実施の形態のバンプ形成処理のフローチャート
【図９】本発明の一実施の形態のバンプ形成装置の動作説明図
【図１０】本発明の一実施の形態のバンプ形成対象となる半導体ウェハのブロック位置検出方法の説明図
【符号の説明】
２  半導体ウェハ
３  チップ（半導体素子）
１３  キャピラリツール
１５  ワイヤ
２０  カメラ
２１  認識処理部
２２  演算部
２３  プログラム記憶部
２４  データ記憶部
２６  ボンディング制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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