(57)【特許請求の範囲】
【請求項１】
記録データを所定のパーシャルレスポンス特性の記録規則に従って変調することにより得られる信号を記録した記録媒体からの再生信号をクロック信号に同期してサンプリングし、そのサンプリング値からビタビ復号アルゴリズムに従って当該記録データを再生するようにしたデータ再生システムに用いられるクロック調整装置において、
ビタビ復号アルゴリズムに従った記録データの再生に用いられるサンプリング値を取得し、その取得したサンプリング値に基づいて再生信号の同期点を検出する同期点検出手段と、
上記パーシャルレスポンス特性で定まる再生信号の同期点での信号レベルである同期レベルと上記同期点でのサンプリング値との差値を演算する差値演算手段と、
差値演算手段にて得られた差値を位相誤差量として、当該差値に基づいて上記クロック信号の位相制御を行うクロック位相制御手段とを有し、
上記同起点検出手段は、再生信号の立ち上がり点を同期点として検出する立ち上がり検出手段と、
再生信号の立ち下がり点を同期点として検出する立ち下がり検出手段とを有し、
上記差値演算手段は、該同期レベルと、上記立ち上がり検出手段にて検出される立ち上がり点でのサンプリング値との差値を演算する第一の差値演算手段と、
該同期レベルと、立ち下がり検出手段にて検出される再生信号の立ち下がり点でのサンプリング値との差値を演算する第二の差値演算手段と、
上記第一及び第二の差値演算手段からの差値の少なくも一方をクロック位相制御手段に供給すべき位相誤差量として選択する選択手段とを有するクロック調整装置。
【請求項２】
請求項１記載のデータ再生システムにおけるクロック調整装置において、
同期点検出手段は、サンプリング値が上記同期レベルを含む所定レベル範囲外の値から当該範囲内の値に変化したとき、再生信号の同期点を検出するようにしたクロック調整装置。
【請求項３】
請求項１記載のデータ再生システムにおけるクロック調整装置において、
上記立ち下がり検出手段は、サンプリング値が同期レベルより大きい第一の判定レベルより大きい値から当該第一の判定レベルと同期レベルより小さい第二の判定レベルとの間の所定レベル範囲内の値に変化したときに、再生信号の立ち下がり点を検出するようにしたクロック調整装置。
【請求項４】
請求項１記載のデータ再生システムにおけるクロック調整装置において、
上記立ち上がり検出手段は、サンプリング値が同期レベルより小さい第二判定レベルより小さい値から当該第二の判定レベルと同期レベルより大きい第一の判定レベルとの間の所定レベル範囲内の値に変化したときに、再生信号の立ち上がり点を検出するようにしたクロック調整装置。
【請求項５】
請求項１乃至４記載のクロック調整装置において、
再生信号のサンプリング値の変化に基づいて再生信号のオフセット量を演算するオフセット演算手段と、
該オフセット演算手段にて得られたオフセット量に基づいてサンプリングされるべき再生信号のレベルを調整する再生信号レベル調整手段を有するクロック調整装置。
【請求項６】
請求項２記載のクロック調整装置において、
再生信号のサンプリング値の変化に基づいて再生信号のオフセット量を演算するオフセット演算手段と、
同期点を検出するための所定レベル範囲を当該オフセット演算手段にて演算されたオフセット量だけシフトさせるレベル範囲調整手段とを有するクロック調整装置。
【請求項７】
請求項３または４記載のクロック調整装置において、
再生信号のサンプリング値の変化に基づいて再生信号のオフセット量を演算するオフセット演算手段と、
上記第一及び第二の判定レベルを当該オフセット演算手段にて演算されたオフセット量だけシフトさせる判定レベル調整手段とを有するクロック調整装置。
【請求項８】
記録データを所定のパーシャルレスポンス特性の記録規則に従って変調することにより得られる信号を記録した記録媒体からの再生信号をクロック信号に同期してサンプリングし、そのサンプリング値からビタビ復号アルゴリズムに従って当該記録データを再生するようにしたデータ再生システムに用いられるクロック調整装置において、
ビタビ復号アルゴリズムに従った記録データの再生に用いられるサンプリング値を取得し、その取得したサンプリング値に基づいて再生信号の同期点を検出する同期点検出手段と、
上記パーシャルレスポンス特性で定まる再生信号の同期点での信号レベルである同期レベルと上記同期点でのサンプリング値との差値を演算する差値演算手段と、
差値演算手段にて得られた差値を位相誤差量として、当該差値に基づいて上記クロック信号の位相制御を行うクロック位相制御手段とを有し、
上記クロック位相制御手段にて位相制御されたクロック信号の位相をずらすクロック位相可変手段と、
クロック位相可変手段での位相ずらし量に基づいて位相誤差量となる上記差値演算手段にて得られる差値を、当該位相誤差量に当該位相ずらし量が含まれないように補正する位相誤差量調整手段とを備えたクロック調整装置。
【請求項９】
請求項１乃至４記載のクロック調整装置において、
上記クロック位相制御手段にて位相制御されたクロック信号の位相をずらすクロック位相可変手段と、
クロック位相可変手段での位相ずらし量に基づいて位相誤差量となる上記差値演算手段にて得られる差値を、当該位相誤差量に当該位相ずらし量が含まれないように補正する位相誤差量調整手段とを備えたクロック調整装置。
【請求項１０】
請求項８または９記載のクロック調整装置において、
上記クロック位相可変手段は、上記クロック位相制御手段にて位相制御されたクロック信号が初段から入力される直列接続された複数段の遅延素子と、各遅延素子から取り出されるクロック信号をずらすべき位相の量に基づいて選択する選択手段とを有し、その選択されたクロック信号にて再生信号のサンプリングが行われるようにしたクロック調整装置。
【請求項１１】
請求項８乃至１０記載のクロック調整装置において、
位相誤差量調整手段は、差値演算手段に供給すべき同期点でのサンプリング値を上記位相ずらし量に基づいて補正して差値演算手段にて得られる差値を補正するようにしたサンプリング値補正手段を有するクロック調整装置。
【請求項１２】
請求項１０記載のクロック調整装置において、
上記遅延素子は、少なくともクロック信号の１周期分の遅延量が得られる段数の直列接続構成となるクロック調整装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光ディスク装置（光磁気ディスク装置を含む）及び磁気ディスク装置等のデータ記録装置におけるデータ再生システムに用いられるクロック調整装置に係り、詳しくは、記録データを所定のパーシャルレスポンス特性の記録規則に従って変調することにより得られる信号を記録した記録媒体からの再生信号をクロック信号に同期してサンプリングし、そのサンプリングにて得られたデータ値からビタビ復号アルゴリズムに従って当該記録データを再生するようにしたデータ再生システムに用いられるクロック調整装置にに関する。
【０００２】
【従来の技術】
近年、データ記録装置、例えば、光ディスク装置に用いられる光ディスク記録媒体（光ディスク、光磁気ディスク）は、大容量、可換性、高信頼性等により、画像情報の記録再生やコンピュータシステムにおける各種コードデータの記録再生等、種々の分野での利用が図られている。
【０００３】
このような光ディスク装置では、記録密度の増大に伴ってより精度の高いデータの記録、再生の手法が望まれている。この光ディスク記録媒体に対する精度の高いデータの記録、再生を行う手法として、例えば、記録データをパーシャルレスポンス（ＰＲ）波形に変調して光ディスク記録媒体に記録する一方、この光ディスク記録媒体からの再生信号をクロック信号に同期してサンプリングした後に、所謂ビタビ検出器（最尤データ検出器）にて再生データとして最も確からしいデータを検出する手法が提案されている。
【０００４】
このように、記録媒体からの再生信号をクロック信号に同期してサンプリングし、そのサンプリング値からビタビ復号アルゴリズムに従って記録データを再生するようにしたデータ再生システムでは、適切なサンプリング値が得られるようにクロック信号の位相を調整する必要がある。
このデータ再生システムにおける従来のクロック調整装置では、ビタビ復号アルゴリズムに従って記録データを再生するための処理の過程で得られる演算値（例えば、再生信号の中心値等）を用いてクロック信号の位相誤差量を演算し、その位相誤差量を用いてクロック信号の位相制御を行うようにしている（例えば、特開平８−８７８２８）。
【０００５】
このようなクロック調整装置によれば、ビタビ復号アルゴリズムに従ったデータ再生のための処理の過程で得られる演算値を用いてクロック信号の位相誤差量を演算していることから、当該クロック調整装置を含めたデータ再生システム全体の構成を簡略化できる。
【０００６】
【発明が解決しようとする課題】
ところで、上述したデータ再生システムでは、媒体上の記録データの高密度化により、より高速なクロック信号が必要になる。
しかし、従来のクロック調整装置では、ビタビ復号アルゴリズムに従ったデータ再生のための処理の過程で得られる演算値を用いてクロック信号の位相誤差量を演算していることから、その演算値を得るための時間的な遅れのために、適正な位相にて再生信号のサンプリングを保証しうる高速なクロック信号を得ることが難しかった。
【０００７】
そこで、本発明の課題は、適正な位相にて記録媒体からの再生信号のサンプリングを保証し得る高速なクロック信号を提供できるようにしたクロック調整装置を提供することである。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明は、記録データを所定のパーシャルレスポンス特性の記録規則に従って変調することにより得られる信号を記録した記録媒体からの再生信号をクロック信号に同期してサンプリングし、そのサンプリング値からビタビ復号アルゴリズムに従って当該記録データを再生するようにしたデータ再生システムに用いられるクロック調整装置において、ビタビ復号アルゴリズムに従った記録データの再生に用いられるサンプリング値を取得し、その取得したサンプリング値に基づいて再生信号の同期点を検出する同期点検出手段と、上記パーシャルレスポンス特性で定まる再生信号の同期点での信号レベルである同期レベルと上記同期点でのサンプリング値との差値を演算する差値演算手段と、差値演算手段にて得られた差値を位相誤差量として、当該差値に基づいて上記クロック信号の位相制御を行うクロック位相制御手段とを有するように構成される。
【０００９】
このようなクロック調整装置では、ビタビ復号アルゴリズムに従った記録データの再生に用いられるサンプリング値を取得して、そのサンプリング値に基づいて再生信号の同期点が検出される。そして、同期レベルとその同期点でのサンプリング値との差に対応した位相誤差量に基づいてクロック信号の位相制御がなされる。
【００１０】
上記のようなクロック調整装置の動作の過程では、ビタビ復号アルゴリズムに従った記録データの再生のための処理の過程で得られる演算値を用いることなくクロック信号の位相誤差量に基づいてクロック信号の位相制御を行うことができる。
上記同期レベルはパーシャルレスポンス特性に依存する信号レベルであって、装置内に固定レベルとして設定しておくことも、また、外部ユニット（例えば、データ再生システムを制御するためのＭＰＵ）から提供することもできる。
【００１１】
記録データに対応して記録媒体に形成される各記録マークのエッジにデータとしての意味を持たせた記録方式（エッジ記録方式）にてデータ記録のなされた記録媒体からデータを再生するデータ再生システムに適用する場合、本発明は、上記クロック調整装置において、上記同期点検出手段は、再生信号の立ち上がり点を同期点として検出する立ち上がり検出手段を有するように構成することができる。
【００１２】
このようなクロック調整装置では、記録マークの前側エッジに対応した再生信号の立ち上がり点が同期点として検出される。
上述したエッジ記録方式にてデータ記録のなされた記録媒体からデータを再生するデータ再生システムに適用する場合、本発明は、上記クロック調整装置において、上記同期点検出手段は、再生信号の立ち下がり点を同期点として検出する立ち下がり検出手段を有するように構成できる。
【００１３】
このようなクロック調整装置では、記録マークの後側エッジに対応した再生信号の立ち下がり点が同期点として検出される。
また、同様に、エッジ記録方式にてデータ記録のなされた記録媒体からデータを再生するデータ再生システムに適用する場合、本発明は、上記クロック調整装置において、上記同期点検出手段は、再生信号の立ち上がり点を同期点として検出する立ち上がり検出手段と、再生信号の立ち下がり点を同期点として検出する立ち下がり検出手段とを有するように構成される。
【００１４】
このようなクロック調整装置では、記録マークの前側エッジに対応した再生信号の立ち上がり点及び記録マークの後側エッジに対応した再生信号の立ち下がり点が同期点として検出される。
再生信号の非線形性等に起因してクロック信号の位相制御に用いることが不適当となる位相誤差量を排除できるという観点から、本発明は、再生信号の立ち上がり点及び立ち下がり点を同期点として検出するようにしたクロック調整装置において、上記差値演算手段は、該同期レベルと、上記立ち上がり検出手段にて検出される立ち上がり点でのサンプリング値との差値を演算する第一の差値演算手段と、該同期レベルと、立ち下がり検出手段にて検出される再生信号の立ち下がり点でのサンプリング値との差値を演算する第二の差値演算手段と、上記第一及び第二の差値演算手段からの差値の少なくも一方をクロック位相制御手段に供給すべき位相誤差量として選択する選択手段とを有するように構成することができる。
【００１５】
このようなクロック調整装置では、選択手段によって、再生信号の立ち上がり点でのサンプリング値と同期レベルとの差値、再生信号の立ち下がり点でのサンプリング値と同期レベルとの差値、または、その双方の差値を位相誤差量として選択することができる。従って、例えば、再生信号の非線形量が多く、立ち下がり点でのサンプリング値が適切でない場合、立ち上がり点でのサンプリング値と同期レベルとの差値を位相誤差量として選択することができる。
【００１６】
再生信号のサンプリング値から同期点を容易に検出できるという観点から、本発明は、上記クロック調整装置において、同期点検出手段は、サンプリング値が上記同期レベルを含む所定レベル範囲外の値から当該所定レベル範囲内の値に変化するときに、再生信号の同期点を検出するように構成することができる。
【００１７】
このようなクロック調整装置では、同期レベルを含む所定レベル範囲内にサンプリング値が入ったときに同期点の検出がなされる。この所定レベル範囲は、パーシャルレスポンス特性に基づいて決めることができる。拘束長の短いパーシャルレスポンス特性では、上記所定レベル範囲は、比較的広く設定することができる。
【００１８】
特に、立ち下がり点を同期点として検出する場合は、上記立ち下がり検出手段は、サンプリング値が同期レベルより大きい第一の判定レベルより大きい値から当該第一の判定レベルと同期レベルより小さい第二の判定レベルとの間の所定レベル範囲内の値に変化したときに、再生信号の立ち下がり点を検出するように構成することができる。
【００１９】
また、特に、立ち上がり点を同期点として検出する場合は、上記立ち上がり検出手段は、サンプリング値が同期レベルより小さい第二判定レベルより小さい値から当該第二の判定レベルと同期レベルより大きい第一の判定レベルとの間の所定レベル範囲内の値に変化したときに、再生信号の立ち上がり点を検出するように構成することができる。
【００２０】
再生信号が、媒体の複屈折やその他の原因によってエンベロープ変動しても、より適切なクロック信号の位相調整が可能となるという観点から、本発明は、上記各クロック調整装置において、再生信号のサンプリング値の変化に基づいて再生信号のオフセット量を演算するオフセット演算手段と、該オフセット演算手段にて得られたオフセット量に基づいてサンプリングされるべき再生信号のレベルを調整する再生信号レベル調整手段を有するように構成することができる。
【００２１】
このようなクロック調整装置では、サンプリングすべき再生信号がエンベロープ変動に対応したオフセット量だけレベル調整される。従って、そのエンベロープ変動が除去された状態の再生信号のサンプリングが行われる。
また、同期点判定のための所定レベル範囲が設定されるクロック調整装置において、同様の観点から、本発明は、再生信号のサンプリング値の変化に基づいて再生信号のオフセット量を演算するオフセット演算手段と、同期点を検出するための所定レベル範囲を当該オフセット演算手段にて演算されたオフセット量だけシフトさせるレベル範囲調整手段とを有するように構成することができる。
【００２２】
このようなクロック調整装置では、再生信号のエンベロープ変動によってサンプリング値がシフトしても、同期点の判定に用いられる所定レベル範囲もシフトするので、実質的に当該再生信号のエンベロープ変動の影響を除去することができる。
また、第一及び第二の判定レベルを用いて同期点の判定を行うようにしたクロック調整装置において、同様の観点から、本発明は、再生信号のサンプリング値の変化に基づいて再生信号のオフセット量を演算するオフセット演算手段と、上記第一及び第二の判定レベルを当該オフセット演算手段にて演算されたオフセット量だけシフトさせる判定レベル調整手段とを有するように構成される。
【００２３】
このようなクロック調整装置では、再生信号のエンベロープ変動によってサンプリング値がシフトしても、同期点の判定に用いられる上記第一及び第二の判定レベルもシフトするので、実質的に当該再生信号のエンベロープ変動の影響を除去することができる。
再生信号のより適正な点でのサンプリングを可能にするという観点から、本発明は、上記各クロック調整装置において、上記クロック位相制御手段にて位相制御されたクロック信号の位相をずらすクロック位相可変手段と、クロック位相可変手段での位相ずらし量に基づいて位相誤差量となる上記差値演算手段にて得られる差値を、当該位相誤差量に当該位相ずらし量が含まれないように補正する位相誤差量調整手段とを備えるように構成することができる。
【００２４】
このようなクロック調整装置では、再生信号から適正なサンプリング値が得られるようにクロック信号の位相をずらすと、位相誤差量となる同期レベルと同期点でのサンプリング値との差値が当該位相誤差量に位相のずらし量が含まれないように補正される。その結果、その補正され差値（位相誤差量）に基づいて制御されるクロック信号の位相は、本来の同期点からそのずれた位相にロックされる。
【００２５】
上記位相のずらし量は、当該データ再生システムを制御するＭＰＵから提供することができる。また、種々の位相ずらし量にて試験的にデータの読み出し処理を実行し、その結果、最も読み取りエラーの少ない位相ずらし量を決めることができる。
このように決定された位相ずらし量を、例えば、不揮発性メモリに記憶させておくことにより、短時間にてデータ再生動作を開始することができるようになる。
【００２６】
上記クロック位相可変手段は、例えば上記クロック位相制御手段にて位相制御されたクロック信号が初段から入力される直列接続された複数段の遅延素子と、各遅延素子から取り出されるクロック信号をずらすべき位相の量に基づいて選択する選択手段とを有するように構成することができる。この場合、その選択されたクロック信号にて再生信号のサンプリングが行われる。
【００２７】
また、位相誤差量調整手段は、例えば差値演算手段に供給すべき同期点でのサンプリング値を上記位相ずらし量に基づいて補正して差値演算手段にて得られる差値を補正するようにしたサンプリング値補正手段を有するように構成することができる。
このようなクロック調整装置では、差値演算手段に供給される同期点でのサンプリング値を補正することにより、その差値演算手段にて得られる差値が補正される。
【００２８】
また、クロック信号の位相の進み及び遅れを自由に調整できるという観点から、本発明は、上記複数段の遅延素子を有するクロック調整装置において、上記遅延素子は、少なくともクロック信号の１周期分の遅延量が得られる段数の直列接続構成となるように構成することができる。
このようなクロック調整装置では、複数段の遅延素子の中心から進み方向及び遅れ方向それぞれ１８０°の位相調整が可能となる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、本発明の実施の一形態に係るクロック調整装置が適用されるデータ再生システムの構成例を示す。この例は、光磁気ディスク装置のデータ再生システムである。
【００３０】
図１において、光ディスク記録媒体となる光磁気ディスク２００には、記録データが所定のパーシャルレスポンス特性に従って変調された信号が記録されている。この光磁気ディスク２００へのデータの記録は、、記録ピットのエッジ（前エッジ及びまたは後エッジ）にデータとしての意味を持たせた所謂エッジ記録方式に従ってなされている。
【００３１】
このような光磁気ディスク２００から光学ヘッド２０を介して記録データに対応した生成信号が得られる。この再生信号は、アンプ２１にて増幅された後にフィルタ２２にて波形成形される。この増幅、波形成形された生成信号は、アナログ・デジタル変換器（ＡＤＣ）２３にてデジタル信号に変換される。このアナログ・デジタル変換器２３は、クロック生成回路２５からのクロック信号に同期して動作する。即ち、上記再生信号がアナログ・デジタル変換器２３にてサンプリングされ、そのサンプリング値がクロック信号に同期してアナログ・デジタル変換器２３から出力される。
【００３２】
デジタル・アナログ変換器２３からクロック信号に同期して順次出力される再生信号のサンプリング値は、デジタルイコライザ（ＥＱ）２４での波形等化処理を経た後にビタビ検出器１００に供給される。ビタビ検出器１００は、順次供給されるサンプリング値からビタビ復号アルゴリズムに従って記録データを検出して出力する。なお、図示していないが、上記デジタルイコライザ２４及びビタビ検出器１００もクロック生成回路２５からのクロック信号に同期して動作する。
【００３３】
上記クロック生成回路２５及びビタビ検出器１００は、例えば、図２に示すように構成される。
図２において、ビタビ検出器１００は、一般的なビタビ検出器と同様に、ブランチメトリック計算ユニット（ＢＭ）１０１、ＡＣＳユニット１０２、パスメトリックメモリ（ＰＭＭ）１０３及びパスメモリ（ＰＭ）１０４を有している。
【００３４】
ブランチメトリック計算ユニット１０１は、パーシャルレスポンス特性に依存して再生信号において本来取り得るべき値となる各期待値と再生信号のサンプリング値との差に対応したブランチメトリック値（ＢＭ値）を演算する。ＡＣＳユニット１０２は、上記ブランチメトリック値とパスメトリックメモリ１０３に格納された１クロック前の（前回演算した）パスメトリック値（ＰＭ値）とを加算（Add ）し、この加算後のパスメトリック値（ＰＭ値）を２つずつ比較して（Compare ）、小さい方のパスメトリック値（ＰＭ値）を選択（Select）する。この選択されたパスメトリック値（ＰＭ値）が新たなパスメトリック値としてパスメトリックメモリ１０３に格納される。上記処理の結果、パスメトリック値（ＰＭ値）は、ブランチメトリック値（ＢＭ値）の積算値となる。
【００３５】
上記のように小さい方のパスメトリック値を選択するということは、ビタビ復号アルゴリズムにおける状態遷移のパスを選択することに相当する。即ち、ＡＳＣユニット１０２では、常にパスメトリック値が最小となるパスが選択される。上記のようにして選択されたパスに相当するデータ（２値データ）がＡＳＣユニット１０２からパスメモリ（ＰＭ）１０４に供給される。パスメモリ１０４では、選択された各パスに対応したデータが順次シフトされると共に、その過程で、選択されなかった各パスに対応するデータが順次淘汰されて生き残りパスに相当するデータがパスメモリ１０４から出力データとして出力される。このように、パーシャルレスポンス（ＰＲ）波形にてデータを記録すると共に、ビタビ検出器を用いて最も確からしい（ＭＬ）データを検出することにより、高密度記録された光磁気ディスク２００から精度良くデータの再生が可能となる。
【００３６】
クロック生成回路２５は、位相誤差検出ユニット３０、デジタル・アナログ変換器（ＤＡＣ）４０及び位相調整発振ユニット５０を備えている。位相誤差検出ユニット３０は、アナログ・デジタル変換器２３からのサンプリング値に基づいて当該クロック生成回路２５からアナログ・デジタル変換器２３に供給されるクロック信号の位相誤差量を検出する。この検出された位相誤差量はデジタル・アナログ変換器４０によって電圧レベル（アナログ値）に変換される。位相調整発振ユニット５０は、ループフィルタ（ＬＦ）及び電圧制御発振器（ＶＣＯ）を有しており、デジタル・アナログ変換器４０からの位相誤差量に対応した電圧レベルに対応した位相誤差量をなくすように所定の発信クロック信号の位相制御を行う。そして、位相調整発振ユニット５０にて位相調整されたクロック信号が再生信号のサンプリング処理を行うアナログ・デジタル変換器２３に供給される。
【００３７】
上記位相誤差検出ユニット３０は、例えば、図３に示すように構成される。
図３において、この位相誤差検出ユニット３０は、オフセット追従部３１０、前後エッジ検出部３３０及び出力選択部３５０を有している。オフセット追従部３１０は、アナログ・デジタル変換器２３からのサンプリングデータＹｔの状態に基づいて再生信号のエンベロープ変動に伴うオフセット量を演算し、データ再生システムの制御を行うＭＰＵ( 図示略）から提供される同期レベル、判定レベル及びリミットレベルを、再生信号のエンベロープ変動に追従するように、当該演算されたオフセット量に基づいて補正する。
【００３８】
上記同期レベルは、データ記録の際に採用したパーシャルレスポンス特性にて決まる同期点での信号レベルとして定められたものである。判定レベルは、同期点を判定するための信号レベルであって、同期レベルを含む所定範囲の上限を規定する判定レベル１とその所定範囲の下限を規定する判定レベル２から構成される。リミットレベルは、再生信号として有効な振幅範囲を規定する信号レベルであって、その上限を規定するリミットレベル１とその下限を規定するリミットレベル２から構成される。
【００３９】
前後エッジ検出部３３０は、オフセット追従部３１０を介して供給される同期レベル、判定レベル及びリミットレベルを基準にして入力されるサンプリング値のレベル判定し、その判定結果に基づいて記録ピットの前エッジに対応した信号の立ち上がり点（以下、前エッジ点という）及び記録ピットの後エッジに対応した信号の立ち下がり点（以下、後エッジ点という）を同期点として検出する。この例の場合、上記同期レベルは、前エッジ点及び後エッジ点にて本来取り得るべき信号レベルとして規定される。
【００４０】
また、前後エッジ検出部３３０は、上記前エッジ点でのサンプリング値と同期レベルとの差値及び上記後エッジ点でのサンプリング値と同期レベルとの差値を演算し、前エッジ点を検出する毎に、同期レベルと前エッジ点でのサンプリング値との差値を、前エッジ同期の位相誤差量として出力し、後エッジ点を検出する毎に、同期レベルと後エッジ点でのサンプリング値との差値を、後エッジ同期の位相誤差量として出力し、更に、前エッジ点または後エッジ点を検出する毎に、各差値を、前後エッジ同期の位相誤差量として出力する。
【００４１】
出力選択部３５０は、例えば、データ再生システムの制御を行うＭＰＵからの選択信号に基づいて、前後エッジ検出部３３０から出力される前エッジ同期の位相誤差量、後エッジ同期の位相誤差量及び前後エッジ同期の位相誤差量のうちのいずれかを選択する。
このように出力選択部３５０から出力される位相誤差量が上述したように、デジタル・アナログ変換器４０にて電圧レベルに変換されて位相調整発信ユニット５０に提供される（図２参照）。
【００４２】
上記位相誤差検出ユニット３０におけるオフセット追従部３１０は、例えば、図４に示すように構成される。
図４において、このオフセット追従部３１０は、比較ゲート部３１１、３１２、平均値計算回路３１３、３１４、平均化回路３１５、セレクタ３１６及び加算器３１７を備えている。平均値計算回路３１３は、減算器３１８、セレクタ３１９、除算器３２０、加算器３２１及びレジスタ３２２を有している。平均値計算回路３１４も同様に、減算器３２３、セレクタ３２４、除算器３２５、加算器３２６及びレジスタ３２７を有している。
【００４３】
比較ゲート部３１１は、同期レベルより大きい判定レベル１と有効な再生信号の上限値となるリミットレベル１にてその下限と上限が定まるピーク範囲内のサンプリング値Ｙｔだけを後段の平均値計算回路３１３に供給する。また、比較ゲート部３１２は、同期レベルより小さい判定レベル２とにて上限と有効な再生信号の下限値となるリミットレベル２にてその上限と下限が定まるボトム範囲内のサンプリング値Ｙｔだけを後段の平均値計算回路３１４に供給する。
【００４４】
平均値計算回路３１３は、比較ゲート部３１１から供給される再生信号の上記ピーク範囲内のサンプリング値Ｙｔの平均値を演算する。即ち、減算器３１８が前回演算されてレジスタ３２２にセットされた平均値とサンプリング値Ｙｔとの差を演算し、除算器３２０がセレクタ３１９を介して供給される当該差値を設定個数値（TR＿AVE ＿NO) で除算し、加算器３２１が前回演算された平均値に当該除算値を加算して新たな平均値を得る。そして、この新たな平均値がレジスタ３２２に設定される。このようにして、平均値計算回路３１３は、常に、ピーク範囲（リミットレベル１と判定レベル１と間の範囲）内における設定個数（TR＿AVE ＿NO）のサンプリング値Ｙt の平均値を出力する。
【００４５】
平均値計算回路３１４は、平均値計算回路３１３と同様の手順に従って、ボトム範囲（判定レベル２とリミットレベル２との間の範囲）内における設定個数（TR＿AVE ＿NO）のサンプリング値Ｙt の平均値を出力する。
平均化回路３１５は、平均値計算回路３１３にて演算されるピーク範囲内のサンプリング値の平均値と平均値計算回路３１４にて演算されるボトム範囲内のサンプリング値の平均値とを加算して「２」で割る演算を行う。この平均化回路３１３からの出力値は、再生信号の略中心値となる。
【００４６】
平均化回路３１５の出力値はオフセット量として、セレクタ３１６を介して加算器３１７に供給される。加算器３１７は、データ再生システムのＭＰＵから供給されるリミットレベル１、判定レベル１、同期レベル、判定レベル２及びリミットレベル２に上記平均化回路３１５からのオフセット量を加算する。その結果、加算器３１７からは、オフセット量だけシフトしたリミットレベル１、判定レベル１、同期レベル、判定レベル２及びリミットレベル２が出力される。そして、このオフセット量だけシフトされたリミットレベル１及び判定レベル１が比較ゲート部３１１に、このオフセット量だけシフトされた判定レベル２及びリミットレベル２が比較ゲート部３１２に、それぞれ上限、下限を規定するレベルとして供給される。
【００４７】
上記のようなオフセット追従部３１０によれば、再生信号がエンベロープ変動すると、平均化回路３１５からそのエンベロープ変動に対応したオフセット量が出力される。そして、各基準レベル（リミットレベル１、判定レベル１、同期レベル１、判定レベル２及びリミットレベル２）は、そのオフセット量だけシフトされることにより、再生信号のエンベロープ変動に追従したものとなる。
【００４８】
このように再生信号のエンベロープ変動に追従した各基準レベルが当該オフセット追従部３１０から前後エッジ検出部３３０に供給される。
なお、このオフセット追従部３１０は、例えば、データ制御システムにおけるＭＰＵからのオフセット追従開始信号によって有効にされる。このオフセット追従開始信号が供給されない場合、平均値計算回路３１３及び３１４のセレクタ３１９及び３２４が「０」を選択した状態を保持することにより、平均化回路３１５から出力されるオフセット量は常に「０」になる。また、セレクタ３１６が「０」を選択して、加算器３１７には「０」がオフセット量として提供される。この場合、ＭＰＵから供給される各基準レベルがそのままオフセット追従部３１０から前後エッジ検出部３３０に供給される。
【００４９】
上記のようにオフセット追従部３１０にて補正された同期レベル及び判定レベル１、２を用いて位相誤差量を演算する前後エッジ検出部３３０は、例えば、図５に示すように構成される。
図５において、この前後エッジ検出部３３０は、比較器３３１、３３２、レジスタ３３３、３３５、排他的論理和ゲート（ＥＸＯＲ）３３４、３３６、３３７、アンドゲート３３８、３３９、３４２、３４３及びオアゲート３４５を有している。この前後エッジ検出部３３０は、更に、減算器３４０及び３４１を有している。
【００５０】
比較器３３１は、上述したオフセット追従部３１０からの同期レベルより大きい判定レベル１とサンプリング値Ｙｔとを比較し、サンプリング値Ｙｔが判定レベル１以上となるときに出力値ａt ＝１を出力し、サンプリング値Ｙｔが判定レベル１より小さいときに出力値ａt ＝０を出力する。比較器３３２は、上述したオフセット追従部３１０からの同期レベルより小さい判定レベル２とサンプリング値Ｙｔとを比較し、サンプリング値Ｙｔが判定レベル２以上となるときに出力値ｂt ＝１を出力し、サンプリング値Ｙｔが判定レベル２より小さいときに出力値ｂt ＝０を出力する。
【００５１】
比較器３３１からの出力値ａt はレジスタ３３３にセットされる。比較器３３１からの出力値ａt は、同時にレジスタ３３３に前回（前のクロックタイミング（t-1 ））セットされた出力値ａt-1 と共に排他的論理和ゲート３３６に供給される。従って、排他的論理和ゲート３３６は、比較器３３１からの出力値ａt の変化点で「１」となる出力値ｄt を出力する。即ち、この排他的論理和ゲート３３６の出力値ｄt は、再生信号が判定レベル１を横切ったか否かを表す。
【００５２】
また、比較器３３２からの出力値ｂt はレジスタ３３５にセットされる。比較器３３２の出力値ｂt は、同時にレジスタ３３５に前回（前のクロックタイミング（t-1 ））セットされた出力値ｂt-1 と共に排他的論理和ゲート３３７に供給される。従って、排他的論理和ゲート３３７は、比較器３３２からの出力値ｂt の変化点で「１」となる出力値ｅt を出力する。即ち、この排他的論理和ゲート３３７の出力値ｅt は、再生信号が判定レベル２を横切ったか否かを表す。
【００５３】
更に、上記各比較器３３１及び３３２の出力値ａt 及びｂt は排他的論理和ゲート３３４に供給される。この排他的論理和ゲート３３４は、再生信号が判定レベル１と判定レベル２の間にあるときに「１」となる出力値ｃt を出力する。即ち、この排他的論理和ゲート３３４の出力値ｃt は、再生信号が判定レベル１と判定レベル２の間の領域にあるか否かを表す。
【００５４】
上記排他的論理和ゲート３３６の出力値ｄt と排他的論理和ゲート３３４の出力値ｃt がアンドゲート３３８に供給される。アンドゲート３３８は、排他的論理和ゲート３３６及び３３４の各出力値ｄt 及びｃt の論理積を出力することから、このアンドゲート３３８は、再生信号が下降しながら判定レベル１を横切って判定レベル１と判定レベル２との間の領域となったときに「１」となる出力値ｇt を出力する。即ち、アンドゲート３３８の出力値ｇt は、再生信号の立ち下がり点（後エッジに対応）であるか否かを表す。
【００５５】
上記排他的論理和ゲート３３７の出力値ｅt と排他的論理和ゲート３３４の出力値ｃt がアンドゲート３３９に供給される。アンドゲート３３９は、排他的論理和ゲート３３７及び３３４の各出力値ｅt 及びｃt の論理積を出力することから、このアンドゲート３３９は、再生信号が上昇しながら判定レベル２を横切って判定レベル１と判定レベル２との間の領域になったときに「１」となる出力値ｆt を出力する。即ち、アンドゲート３３９の出力値ｆt は、再生信号の立ち上がり点（前エッジに対応）であるか否かを表す。
【００５６】
減算器３４１は、サンプリング値Ｙｔと同期レベルとの差値ｚt を演算し、減算器３４１は、上記とは逆に同期レベルとサンプリング値Ｙｔとの差値* ｚt （−ｚt ）を演算する。減算器３４１からの差値ｚt は、上記アンドゲート３３９の出力値ｆt にてゲートコントロールされるアンドゲート３３４に供給される。また、減算器３４０からの差値* ｚt （−ｚt ）は、上記アンドゲート３３８の出力値ｇt にてゲートコントロールされるアンドゲート３４２に供給される。
【００５７】
本来再生信号の立ち上がり点及び立ち下がり点で得られるべき同期レベルと実際に当該立ち上がり点及び立ち下がり点で得られるサンプリング値Ｙｔとの差値* ｚt （−ｚt ）は、再生信号の立ち上がり点及び立ち下がり点でのクロック信号の位相誤差に対応することになる。位相誤差がなければ、再生信号の立ち上がり点及び立ち下がり点では、サンプリング値Ｙｔは、同期レベルと同じ値となる。
【００５８】
アンドゲート３４３は、アンドゲート３３９の出力値ｆt が「１」となる場合、即ち、再生信号の立ち上がり点で許容状態となり、同期レベルとその立ち上がり点でサンプリングされたサンプル値Ｙｔとの差値ｚt がこの許容状態となるアンドゲート３４３を介して前エッジ同期の位相誤差量ｈt として出力される。また、アンドゲート３４２は、アンドゲート３３８の出力値ｇt が「１」となる場合、即ち、再生信号の立ち下がり点で許容状態となり、同期レベルとその立ち下がり点でサンプリングされたサンプル値Ｙｔとの差値* ｚt(−ｚt ）がこの許容状態となるアンドゲート３４２を介して後エッジ同期の位相誤差量ｉt として出力される。
【００５９】
更に、アンドゲート３４３から出力される前エッジ同期の位相誤差量ｈt 及びアンドゲート３４２から出力される後エッジ同期の位相誤差量ｉt は、オアゲート３４５により統合され、前後エッジ同期の位相誤差量ｊt として出力される。例えば、図６に示すように、再生信号ＰＤに対してリミットレベル１、判定レベル１、同期レベル、判定レベル２、リミットレベル２が設定され、各タイミングｔ0 〜ｔ12で再生信号のサンプリングが実行される場合、前後エッジ検出部３３０各部の出力値の状態は、図７に示すようになる。この例では、タイミングｔ4 にて立ち上がり点が検出され(ft ＝１）、その際サンプリングされたサンプリング値Ｙ4 と同期レベルとの差値ｚ4 が前エッジ同期の位相誤差量ｈ4 として前後エッジ検出部３３０から出力される。
【００６０】
また、タイミングｔ8 にて立ち下がり点が検出され（ｇt ＝１）、その際サンプリングされたサンプリング値Ｙ8 と同期レベルとの差値−ｚ8 が後エッジ同期の位相誤差量i8として前後エッジ検出部３３０から出力される。更に、これら位相誤差量ｈ4 及びｉ8 （ｚ4 、−ｚ8)が統合されて各エッジ同期の位相誤差量ｊ4 、j ８として出力される。
【００６１】
上記出力選択部３５０は、例えば、図８に示すように構成される。
図８において、この出力選択部３５０は、３入力のセレクタ３５１で構成される。この３入力のセレクタ３５１には、前後エッジ検出部３３０からの前エッジ同期の位相誤差量ｈt 、後エッジ同期の位相誤差量ｉt 及び両エッジ同期の位相誤差量ｊt が入力している。このセレクタ３５１は、例えば、データ再生システムのＭＰＵから提供される出力選択信号に基づいて、上記入力される各位相誤差量のいずれかを選択して出力する。
【００６２】
このように出力選択部３５０にて選択された位相誤差量がデジタル・アナログ変換器４０を介して位相調整発振器５０に供給され、この位相調整発振器５０にて位相調整のなされたクロック信号がアナログ・デジタル変換器２３に供給される。また、図示していないが、このクロック信号は、デジタルイコライザ２４及びビタビ検出器１００にも供給される。
【００６３】
上記のようなクロック位相の制御機能を有するクロック生成回路２５では、特にビタビ検出器１００での処理の過程で得られる演算値を用いることなく、クロック信号に同期して作動するアナログ・デジタル変換器２３でのサンプリング値を直接用いて当該クロック信号の位相誤差量を演算し、その位相誤差量に基づいてクロック信号の位相制御がなされる。従って、高速読み出しを行うために高速クロック信号を用いても、特に遅れることなく位相調整の処理を行うことができるようになる。
【００６４】
また、再生信号の立ち上がり点での（前エッジ同期の）位相誤差量、立ち下がり点での（後エッジ同期の）位相誤差量、その双方の位相誤差量をクロック信号の位相調整に選択的に用いることができる。従って、例えば、再生信号の非線形性によって信号の立ち下がり点にて検出された位相誤差量が適切でない場合には、再生信号の立ち上がり点での（前エッジ同期の）位相誤差量を選択することにより、クロック信号の的確な位相制御を行うことができる。
【００６５】
次に、本発明の実施の他の形態について説明する。
ところで、前述したようなクロック位相の制御機能を有したクロック生成回路２５では、再生信号の立ち上がりまたは立ち下がりにおいて同期レベルにてサンプリング値が得られるように、クロック信号の位相がロックされる。例えば、図９（ａ）に示すように、再生信号ＰＤの立ち上がりにおいて同期レベルＡ1 にてサンプリング値が得られるようにクロック信号の位相がロックされると、再生信号ＰＤのピーク点やボトム点において適切なサンプリング値が得られない場合がある。特に、再生信号のピーク点やボトム点にてサンプリングを行うことが適切なデータ再生ために重要な場合、上記のような位相調整がなされるクロック信号に同期した再生信号のサンプリング動作では、精度のよいデータ再生ができない。
【００６６】
そこで、以下に再生信号のより適した点でのサンプリングを可能とするようにクロック信号の位相調整ができる位相調整装置の例について説明する。
位相調整機能を有するクロック生成回路２５は、例えば、図１０に示すように構成される。
図１０において、前述した例と同様に、アナログ・デジタル変換器２３からのサンプリング値がデジタルイコライザ（ＥＱ）２４で処理された後にビタビ検出器１００に供給される。また、アナログ・デジタル変換器２３からのサンプリング値は、クロック生成回路２５に供給される。
【００６７】
このクロック生成回路２５は、前述した例と同様に、位相誤差検出部３０、デジタル・アナログ変換器４０及び位相調整発振ユニット５０を備えている。位相誤差検出部３０は、図３に示す前後エッジ検出部３３０及び出力選択部３５０を有するが、オフセット追従部３１０は、省略される。このオフセット追従部３１０に代えて、この例では、後述するようなオフセット検出部２６が設けられる。
【００６８】
クロック生成回路２５は、更に、クロック位相調整部６０を有している。このクロック位相調整部６０は、例えば、図１１に示すように構成される。
図１１において、このクロック位相調整部６０は、レジスタ６０１、６０２、乗算器６０３、デコーダ６０４、直列接続されたｎ段の遅延素子（DELAY TAP ）６０５（１）〜６０５（ｎ）で構成された遅延回路（DELAY LINE）及びマルチプレクサ６０６を備えている。位相調整発振ユニット５０からのクロック信号が初段の遅延素子６０５（１）に入力し、各遅延素子６０５（１）〜６０５（ｎ）によって遅延される。そして、各遅延素子６０５（１）〜６０５（ｎ）からのクロック信号がマルチプレクサ６０６に並列的に入力している。ｎ段の遅延素子６０５（１）〜６０５（ｎ）で構成される遅延回路の総遅延量は、少なくともクロック信号の１周期に対応する。このように設定することにより、遅延回路の中心を基準としたときに、クロック信号の位相を進み側、遅れ側にそれぞれ１８０°ずらすことが可能となる。
【００６９】
レジスタ６０１には、所定の定数Ｋが設定され、レジスタ６０２には、クロック信号の遅延量に対応した値（例えば、遅延段数）が設定される。これら定数Ｋ及び遅延量に対応した値は、例えば、当該データ再生システムの制御を行うＭＰＵから供給される。レジスタ６０２に設定された遅延量に対応した値はデコーダ６０４に供給され、デコーダ６０４は、その値に対応する遅延素子の選択信号を出力する。デコーダ６０４から出力される選択信号によって、対応する遅延素子を介したクロック信号がマルチプレクサ６０６によって選択され、その遅延されたクロック信号がマルチプレクサ６０６からアナログ・デジタル変換器２３に供給される。
【００７０】
また、上記レジスタ６０１及び６０２に設定された定数Ｋ及び遅延量に対応した値は、乗算器６０３によって乗算される。この乗算器６０３の出力は、アナログ・デジタル変換器２３からのサンプリング値に加算され、その加算値が位相誤差検出部３０に提供される。
上記クロック信号の遅延量と乗算器６０３との関係が次のようになる。
【００７１】
図９（ｂ）に示すように、再生信号の立ち上がり点においてレベルＢ１がサンプリングされるようにクロック信号の位相をロックするため、再生信号の立ち上がりにおいて同期レベルＡ１がサンプリングされる位相と、当該レベルＢ１がサンプリングされる位相との差が遅延量として設定さると共に、その位相差（遅延量）に対応した同期レベルＡ１と当該レベルＢ１との差値（Ａ１−Ｂ１）が乗算器６０３から出力されるように遅延量に対応した値が決定される。
【００７２】
このように各レジスタ６０１及び６０２に設定される定数Ｋ及び遅延量に対応する値が決定されることにより、レベルＢ１のサンプリング点では、そのサンプリング値Ｂ１と乗算器６０３からの演算値（Ａ１−Ｂ１）との加算値（Ｂ１＋（Ａ１−Ｂ１））、即ち、値Ａ１が位相誤差検出部３０に供給される。これにより、同期レベルとしてＡ１が設定される場合、位相誤差検出部３０での検出位相誤差はゼロとなり、クロック信号の位相は、再生信号の立ち上がりにてレベルＢ１がサンプリングされる位相にロックされる（図９（ｂ）の状態）。
【００７３】
上記遅延量に対応した値（例えば、遅延素子の段数）は、例えば、前述したように当該データ再生ステムのＭＰＵによって決定することができるが、ＭＰＵは、例えば、図１２の手順に従ってその値をを決定する。
図１２において、まず、カウンタＣＮＴが初期化（ＣＮＴ＝０）され、上記レジスタ６０１に設定すべき定数Ｋが値Ｘに設定されると共に、例えば、５つのレジスタが定義される（ＩＮＴ  ＲＥＧ［５］）（Ｓ１）。この値Ｘは、各遅延素子での単位遅延量に対応する値となる。レジスタ６０２にカウンタ値（ＣＮＴ）が設定される（Ｓ２）。このとき、カウンタＣＮＴが初期値ゼロであるので、乗算器６０３からの出力値はゼロとなる。また、レジスタ６０２の設定値（カウント値）に対応したデコーダ６０４からの選択信号によって選択される遅延素子からのクロック信号がデジタル・アナログ変換器２３に供給される。
【００７４】
この状態で、試験的にデータの読み取り（ＴＥＳＴ  ＲＥＡＤ）が実行され（Ｓ３）、その際の読み取りエラーの個数がカウントされる（Ｓ４）。そして、そのエラー個数が所定のレジスタＲＥＧ［ＣＮＴ＝０］にセットされる（Ｓ５）。次いで、カウンタＣＮＴが＋１だけインクリメントされ（Ｓ６）、そのカウント値が定義したレジスタの個数に対応した最大値４に達したか否かの判定が行われる（Ｓ７）。
【００７５】
ここで、カウント値がその最大値４に達しない場合には、上述した処理（Ｓ２乃至Ｓ７）が繰り返し実行される。その過程で、遅延量（位相差）に対応した乗算器６０３からの出力値は、Ｘ、２Ｘ、３Ｘ、４Ｘと変化し、遅延素子を選択するためにレジスタ６０２に設定されるカウント値が１、２、３、４と変化する。上記のような処理を繰り返してカウント値がその最大値４に達すると、遅延量でのデータの試験的な読み取り処理において５つのレジスタＲＥＧ［０］〜ＲＥＧ［４］に設定された読み取りエラーの個数のうち最小値が設定されたレジスタが特定される（Ｓ８）。この特定されたレジスタの番号が、遅延素子を選択するう情報としてレジスタ６０２に設定すべき値に決定される。
【００７６】
このような処理により、読み取りエラーの最も少ない状態でのサンプリング位相にて再生信号のサンプリングが行えるようになる。
なお、上記のようにして決定されたレジスタ６０２に設定すべき値を例えば不揮発性メモリに記録媒体（光磁気ディスク２００）の所定の領域毎に格納しておけば、２回目以降の再生動作では、位相調整を特に行うことなく、短時間で再生動作を開始することができる。
【００７７】
また、上記例では、読み取りエラーを格納するためのレジスタを５つ定義したが、遅延素子の数だけ定義するようにしてもよい。この場合、可能な全ての遅延量での試験的な読み取り結果に基づいて最適な遅延量（選択すべき遅延素子）を決定することができる。
図１０に示す回路では、オフセット検出部２６が前記例（図２、図３参照）にけるオフセット追従部３１０に代えて設けられている。この場合、このオフセット検出部２６にて検出された再生信号のオフセット量がデジタル・アナログ変換器２７にて電圧レベルに変換された後に、差動アンプ２９に供給される。この差動アンプ２９は、再生信号から上記オフセット量に対応した電圧レベルを差し引いた信号を新たな再生信号としてアナログ・デジタル変換器２３に供給する。
【００７８】
従って、再生信号がエンベロープ変動しても、当該エンベロープ変動分が除去された状態でその再生信号のサンプリング処理を行うアナログ・デジタル変換器２３に供給されることになる。
【００７９】
【発明の効果】
以上、説明してきたように、請求項１乃至１２記載の本願発明によれば、クロック調整の処理において、ビタビ復号アルゴリズムに従った記録データの再生のための処理の過程で得られる演算値を用いることなくクロック信号の位相誤差量に基づいてクロック信号の位相制御を行うことができるので、適正な位相にて記録媒体からの再生信号のサンプリングを保証し得るより高速なクロック信号を提供できるようになる。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係るクロック調整装置が適用されるデータ再生システムの構成例を示すブロック図である。
【図２】図１に示すビタビ検出器及びクロック生成回路の詳細な構成例を示すブロック図である。
【図３】図２に示すクロック生成回路における位相誤差検出部の詳細な構成例を示すブロック図である。
【図４】図３に示す位相誤差検出部におけるオフセット追従部の詳細な構成例を示すブロック図である。
【図５】図３に示す位相誤差検出部における前後エッジ検出部の詳細な構成例を示すブロック図である。
【図６】再生信号、各基準レベル及びサンプリング位相との関係の一例を示す図である。
【図７】図６に示す再生信号のサンプリングをサンプリングする場合の前後エッジ検出部における各部の出力値の状態を示す図である。
【図８】図３に示す位相誤差検出部における出力選択部の詳細な構成例を示すブロック図である。
【図９】再生信号のサンプリング点の例を示す図である。
【図１０】クロック生成回路の他の構成例を示すブロック図である。
【図１１】図１０に示すクロック位相調整部の詳細な構成例を示すブロック図である。
【図１２】図１１に示すクロック調整位相部におけるレジスタに設定すべき遅延量に対応した値を決定するための処理手順の一例を示すフローチャートである。
【符号の説明】
２０  光学ヘッド
２１  アンプ
２２  フィルタ
２３  アナログ・デジタル変換器
２４  デジタルイコライザ
２５  クロック生成回路
３０  位相誤差検出部
４０  デジタル・アナログ変換器
５０  位相調整発振ユニット
６０  クロック位相調整部
１００  ビタビ検出器
３１０  オフセット追従部
３１１、３１２  比較ゲート部
３１３、３１４  平均値計算回路
３１５  平均化回路
３１７  加算器
３３０  前後エッジ検出部
３３１、３３２  比較器
３３３、３３５  レジスタ
３３４、３３６、３３７  排他的論理和ゲート
３３８、  ３３９、３４２、３４３  アンドゲート
３４５  オアゲート
３４０、３４１  減算器
３５０  出力選択部
６０１、６０１  レジスタ
６０３  乗算器
６０４  デコーダ
６０５（１）〜６０５（ｎ）  遅延素子
６０６  マルチプレクサ
【図１】
0003883090.tif 000002
【図２】
0003883090.tif 000003
【図３】
0003883090.tif 000004
【図４】
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【図５】
0003883090.tif 000006
【図６】
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【図７】
0003883090.tif 000008
【図８】
0003883090.tif 000009
【図９】
0003883090.tif 000010
【図１０】
0003883090.tif 000011
【図１１】
0003883090.tif 000012
【図１２】
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