(57)【特許請求の範囲】
【請求項１】
伝送路を経て入力された信号に対して所定の等化特性を付加し、得られる出力と所定の基準値から演算して得られる等化誤差を最小にするように制御して等化特性を得る適応等化回路において、
該適応等化回路の演算動作が前記信号の基準クロック信号に対して１／２クロック周期位相の異なる信号に同期して行われ、該適応等化回路の出力の符号が正から負、または負から正に変化した後の最初の出力値と、前記所定の基準値とから等化誤差を算出して等化特性を変更する構成を有し、
前記等化特性を変更する構成は、前記適応等化回路出力の符号が正から負に変化した後の最初の出力値と第１の基準値から該適応等化回路の等化特性を変更し、
かつ該適応等化回路出力の符号が負から正に変化した後の最初の出力値と第２の基準値から該適応等化回路の等化特性を変更する構成とすることを特徴とする適応等化回路。
【請求項２】
請求項１記載の適応等化回路の等化特性の変更動作に加えて、
該適応等化回路出力の符号が正から負に変化する直前の出力値と第２の基準値から該適応等化回路の等化特性を変更し、かつ該適応等化回路出力の符号が負から正に変化する直前の出力値と第１の基準値から該適応等化回路の等化特性を変更する構成を有することを特徴とする適応等化回路。
【請求項３】
伝送路を経て入力された信号に対して所定の等化特性を付加し、得られる出力と所定の基準値から演算して得られる等化誤差を最小にするように制御して等化特性を得る適応等化回路において、
該適応等化回路の演算動作が前記信号の基準クロック信号に対して１／２クロック周期位相の異なる信号に同期して行われ、該適応等化回路の出力の符号が正から負、または負から正に変化した後の最初の出力値と、前記所定の基準値とから等化誤差を算出して等化特性を変更する構成を有し、
前記等化特性を変更する構成は、該適応等化回路出力の符号が正から負、または負から正に変化した後の最初の出力値と第１の基準値から該適応等化回路の等化特性を変更し、かつ該適応等化回路出力の符号が正から負、または負から正に変化する直前の出力値と第２の基準値から該適応等化回路の等化特性を変更する構成とすることを特徴とする適応等化回路。
【請求項４】
請求項１乃至３記載の適応等化回路において、
前記第２の基準値は前記第１の基準値の符号を反転させた値とすることを特徴とする適応等化回路。
【請求項５】
請求項１乃至４記載の適応等化回路において、
該適応等化回路は入力信号に同期した基準クロック信号に対して１／２クロック周期位相の異なる信号で入力信号をサンプリングして動作し、該適応等化回路の出力値により該適応等化回路の等化特性を変更することを特徴する適応等化回路。
【請求項６】
請求項１乃至４記載の適応等化回路において、
該適応等化回路は入力信号に同期した基準クロック信号で入力信号をサンプリングして動作し、該基準クロック信号に対して１／２クロック周期位相の異なる信号に同期した該適応等化回路の出力値を補間により算出し、該算出値を用いて該適応等化回路の等化特性を変更することを特徴とする適応等化回路。
【請求項７】
請求項１乃至６記載の適応等化回路において、
前記適応等化回路の出力を２値化する際のしきい値に連動して前記基準値が変化することを特徴とする適応等化回路。
【請求項８】
請求項１乃至７記載の適応等化回路において、
前記適応等化回路に入力される信号が、記録媒体から光学的に読み取られる信号であることを特徴とする適応等化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記録媒体に対して光学的に情報を記録、および再生する光学的情報記録、再生装置の波形等化回路に関するものである。
【０００２】
【従来の技術】
光ディスクの記録、再生系では、光ピックアップにおいてレーザー波長、およびレンズの開口率により決まる光学伝送特性(OTF)を持つ。このOTFは一種の低域通過フィルタの特性を持つ。そのため、光ディスクの記録容量を増加させるために光ディスク上に記録されるデータの記録密度を高くすると伝送帯域が不足し、隣接するマークを再生する場合にそれぞれの再生波形が干渉を起こす符号間干渉が発生する。この符号間干渉を低減させる手法として、再生信号の高域成分を強調する波形等化回路が用いられる。しかし光学伝送特性はディスクとピックアップとの関係により変化するため、等化特性が固定である場合はディスクのチルト等の要因により符号間干渉が発生して再生信号が劣化する。また、ディスクの再生速度により光学伝送特性の帯域が変化するため、CAV等の可変速再生においてはディスクの再生速度に追従して等化特性を変化させることが必要になる。このような問題を解決するために、適応等化回路による波形等化の手法が用いられる。適応等化回路は、入力信号系における伝達特性の変化に応じて等化特性を変化させ、出力信号系に適切な信号を伝送する。
【０００３】
適応等化回路の従来例を図２に示す。図示しない光ディスクから読み取られた読み取り信号200をサンプルホールド回路205によりサンプリングして得られるサンプル値入力201は、n個の縦続接続された単位遅延素子D1〜Dnからなる系に入力される。単位遅延素子D1〜Dnは前記サンプル値のサンプリング周期に等しい時間遅延を持ち、1つの単位遅延素子の出力は1サンプリング前の入力となる。信号201および各単位遅延素子から出力されるサンプル値は、乗算回路M0〜Mnにおいて係数制御回路C0〜Cnで算出される係数との積が計算され、加算回路203に入力される。加算回路203からの出力は、適応等化回路の出力値202として出力されると同時に、減算回路204に入力される。減算回路204では、出力値Voと任意に与えられる基準値との差を適応誤差値として出力する。この基準値は、本適応等化回路の等化特性が目標とする伝達特性となるように設定される。この設定方法については、後に詳述する。減算回路204で得られた誤差値は、C0〜Cnの係数制御回路に入力される。係数制御回路は乗算回路と積分回路から構成される。例えば係数制御回路C0では、入力サンプル値201と前記誤差値との積を乗算回路L0で計算し、得られた値を積分回路S0により平均化して係数として乗算回路M0に出力する。
【０００４】
このように、適応等化回路はＦＩＲ（Finite Impulse Response）フィルタの係数を逐次更新していくことにより、等化特性を目標とする伝送特性とする。
【０００５】
次に、上記基準値について説明する。適応等化回路の入力として、例えば図３に示すような信号を考える。この波形において、301で示すゼロクロス近傍のサンプル値は、伝送特性が適正に等化されている場合は０となる。よって、適応等化回路の出力Voがゼロクロス点近傍のサンプルを抽出し、基準値を０として前記Voと基準値との差を算出し、その値を等化誤差として係数制御回路に入力することにより、図３に示す入力波形に対して適正な等化係数を得ることができる。また、基準値の設定の他の手法として、図4に示すようにしきい値+Vthおよび-Vthを設定して適応等化回路の出力Voとしきい値との大小比較を行い、その結果により基準値を変更する。
【０００６】
例えば図４の例の場合、Vo  <  -Vthの場合は基準値を -1 に、-Vth  <  Vo  <  Vthの場合は基準値を0に、Vth  <  Voの場合は基準値を1に設定する。
【０００７】
これにより適応等化回路の全出力値において係数更新が可能になり、出力のゼロクロス近傍値の抽出の必要がなくなる。
【０００８】
これらの基準値の設定および適応等化回路の動作については、特開平０９−３２１６７１に詳述されている。
【０００９】
【発明が解決しようとする課題】
従来例で示した適応等化回路の基準値設定の方法を、光ディスク再生に適用した場合を考える。
記録可能な光ディスクであるＤＶＤーＲＡＭディスクでは、ＰＩＤ（Physical Identification Data）領域と呼ばれる領域にあらかじめアドレス情報が記録されている。
【００１０】
ＰＩＤ領域はディスクに不連続に存在するため、基準クロックとの同期をとるためにＶＦＯ（Variable Frequency Oscillator）区間と呼ばれる単一周波数の信号が記録された領域が存在する。このＶＦＯ区間で再生された波形についてゼロクロス近傍の出力値のみを用いて係数更新を行う場合、図５に示すようにデータサンプリング周期に同期して波形振幅が異なる波形について、ゼロクロス部分501〜505でサンプリングされるデータから算出される等化誤差はすべてゼロとなる。しかしゼロクロス点以外ではなんら制御を受けないため、前記特性を満足する波形は図５に示すように無数に存在する。このことは等化特性の収束点が無数に存在することを示しており、適応等化回路の特性が不安定になる。
【００１１】
また、光ディスクでは光学特性を利用してトラッキングサーボおよび回転サーボをかける。そのためＣＤでは８ビットデータを１４ビットデータに変換し、１ビットを基準クロック周期１Ｔｗとしたときに３〜１１Ｔｗの繰り返しデータとなるように変調する。同様にＤＶＤでは８ビットデータを１６ビットデータに変換し、１ビットを基準クロック周期１Ｔｗとしたときに３〜１４Ｔｗの繰り返しデータとなるように変調する。この変調により、０および１の同一ビットの長い連続を避けることができ、安定したトラッキングサーボおよび回転サーボをかけることができる。しかしその反面、信号の帯域が広くなり、とくにＤＶＤでは光学伝送特性の上限付近まで使用することになる。
【００１２】
ＤＶＤ１倍速再生時における、開口率0.6、レーザー波長650nmでの光学伝送特性を図６に示す。ＤＶＤ１倍速再生の場合、最も周波数の高い３Ｔｗ信号の繰り返し周波数は4.36MHzであり、最も周波数の低い１４Ｔｗ信号（周波数0.96MHz）に対して、振幅が約30%程度となる。図７にＤＶＤ再生時のアイパターンを示す。
【００１３】
このような波形に対して破線で示す基準クロック周期でサンプリングした全サンプル値で適応等化回路の係数更新を行う場合、１４Ｔｗ信号を基準としてしきい値Vthおよび基準値を設定すると３Ｔｗ信号に対する等化誤差が大きくなり、過等化による群遅延特性の乱れ、および適応等化回路の係数収束性能の悪化につながる。
【００１４】
これに対してVthおよび基準値の正負の組みを複数用意することが考えられるが、信号周期は予測することが不可能であるため、適応等化出力の値をメモリ等の記憶手段を用いて保持し、信号周期を計測しながら基準値を設定することが必要となり、係数更新のタイミングおよびメモリ等の記憶手段の管理のための煩雑な処理が必要となる。
【００１５】
【課題を解決するための手段】
上記問題を解決するために、本発明の適応等化回路は、演算動作が前記信号の基準クロック信号に対して１／２クロック周期位相の異なる信号に同期して行われ、該適応等化回路の出力の符号が正から負、または負から正に変化した後の最初の出力値と、前記所定の基準値とから等化誤差を算出して等化特性を変更する構成とする。
【００１６】
また、前記等化特性を変更する構成は、前記適応等化回路出力の符号が正から負に変化した後の最初の出力値と第１の基準値から等化特性を変更し、かつ該適応等化回路出力の符号が負から正に変化した後の最初の出力値と第２の基準値から等化特性を変更する構成とする。
【００１７】
さらに、前記適応等化回路の等化特性の変更動作に加えて、該適応等化回路出力の符号が正から負に変化する直前の出力値と第２の基準値から等化特性を変更し、かつ該適応等化回路出力の符号が負から正に変化する直前の出力値と第１の基準値から等化特性を変更する構成とする。
【００１８】
また、前記等化特性を変更する構成は、該適応等化回路出力の符号が正から負、または負から正に変化した後の最初の出力値と第１の基準値から等化特性を変更し、かつ該適応等化回路出力の符号が正から負、または負から正に変化する直前の出力値と第２の基準値から等化特性を変更する構成とする。
【００１９】
さらに、前記第２の基準値は前記第１の基準値の符号を反転させた値とする。
【００２０】
また、前記適応等化回路は、入力信号に同期した基準クロック信号に対して１／２クロック周期位相の異なる信号で入力信号をサンプリングして動作し、該適応等化回路の出力値により等化特性を変更する構成とする。
【００２１】
さらに、前記適応等化回路は、入力信号に同期した基準クロック信号で入力信号をサンプリングして動作し、該基準クロック信号に対して１／２クロック周期位相の異なる信号に同期した該適応等化回路の出力値を補間により算出し、該算出値を用いて等化特性を変更する構成とする。
【００２２】
また、前記適応等化回路の出力を２値化する際のしきい値に連動して前記基準値が変化するように構成する。
【００２３】
【発明の実施の形態】
図１に本発明の第1の実施例の適応等化回路ブロック図を示す。同図において、図２と同一の機能を持つブロックについては同一の符号を付してある。同図の回路動作において、従来例で示した図２の回路との異なる部分について以下に説明する。図示しない光ディスクから再生され、ＤＣ成分を除去された信号200は、図２の従来例と同様サンプルホールド回路205に入力される。本サンプルホールド回路を含めた乗算、積分回路は、動作タイミング信号DCLKにより動作する。動作タイミング信号DCLKは、入力信号のゼロクロス点に同期するＰＬＬ回路101および同回路で得られるクロック信号の１／２周期の遅延量を持つＤ／２遅延素子102から生成される。サンプルホールド回路205から出力されたサンプル値は、１クロック周期の遅延量を持つ遅延素子D1〜Dn、および乗算回路M0〜Mnにより構成されるＦＩＲフィルタに入力される。なお、乗算、積分、および加減算を行う各回路での回路遅延はないものとする。
【００２４】
同フィルタでの係数更新動作を以下に説明する。図1のスイッチ105は始めに黒丸側になっており、係数制御回路の乗算回路L0〜Lnには等化誤差として０（ゼロ）が入力される。この場合は乗算回路L0〜Lnの出力は０になり、積分回路S0〜Snの出力値は変化しない。よって係数値C0s〜Cnsは変化しない。図８は前述のＦＩＲフィルタからの出力データの一例を示す。図の破線は基準クロック周期を示す。本実施例での波形等化回路では前記動作タイミング信号DCLKによりサンプリングして出力を算出するため、ＦＩＲフィルタからは基準クロックに対して１／２周期遅延して得られる図の白丸の位置のデータ系列が出力される。このデータ系列はゼロクロス符号判定回路103に入力される。ゼロクロス符号判定回路103では、データ系列のうちで負から正に変化した後の最初のデータを検出し、これを係数更新サンプルとする。図８ではデータ801および802が係数更新サンプルとなる。係数更新サンプルが検出されると、制御信号104sによりスイッチ105が白丸側になり、係数更新サンプルと基準値Vrefから計算される等化誤差が係数制御回路の乗算回路L0〜Lnに入力される。これにより積分回路S0〜Snの出力が変化し、係数C0s〜Cnsが更新される。係数更新サンプルが検出されない場合は、スイッチ105を黒丸側に接続することにより係数C0s〜C0nの更新を行わないようにする。
【００２５】
本構成では図８に示すように信号周期によって信号振幅が変化した場合においても、ゼロクロスから１／２クロック周期後の振幅にはほとんど差が見られないため、等化誤差を計算する基準値Vrefを一定の値とすることができ、振幅変動のある入力信号に対しても安定した適応等化を行うことができる。また、信号のゼロクロスデータによる係数更新ではないので、図４に示すような単一周波数信号に対しても安定した適応等化を行うことが可能になる。
【００２６】
図９に本発明の第２の実施例の適応等化回路ブロック図を示す。同図において図１と同様の機能を持つブロックについては同様の符号を付してあり、説明を省略する。
【００２７】
本実施例の適応等化回路における係数更新動作について、図１０を用いて以下に説明する。図１０は図９の適応等化回路の出力202で得られるデータ系列を示す。出力202では、実施例１と同様の基準クロックに対して１／２周期遅延して得られる図１０の白丸のデータ系列が得られる。 得られたデータ系列は、実施例１と同様にゼロクロス符号判定回路103に入力される。ゼロクロス符号判定回路では、データ系列の中でゼロクロス後の最初のデータが係数更新サンプルとして抽出される。図１０では1001〜1004のデータが係数更新サンプルとなる。抽出された各データは符号判定が行われ、データの符号が正であるときは正の第１の基準値（Vref1 > 0）を選択し、データの符号が負であるときは負の第２の基準値（Vref2 < 0）を選択するように、制御信号107sによりスイッチ106が制御される。図９の場合では、データ1001、1003では第２の基準値Vref2が、データ1002、1004では第１の基準値Vref1が選択される。
【００２８】
本構成により、実施例１と同様の効果を得ると同時に、ゼロクロス後の最初のデータをすべて係数更新データとして使うことにより、係数の収束性能を向上させることができる。
【００２９】
図１１に本発明の第３の実施例の適応等化回路のブロック図を示す。同図において図１および図９と同様の機能を持つブロックについては同様の符号を付してあり、説明を省略する。
本実施例の適応等化回路における係数更新動作について、以下に説明する。実施例１および２と同様にして出力202で得られるデータ系列は、ゼロクロス符号判定回路103に入力される。ゼロクロス符号判定回路103では実施例２と同様の係数更新サンプル抽出、および符号判定が行われる。符号判定の結果、制御信号107sによりスイッチ108が制御される。スイッチ108は、符号判定の結果が正のときは白丸、つまり1を選択する。符号判定の結果が負の時は黒丸、つまり-1を選択する。これにより、基準値を複数設けることなく実施例２と同様の効果を得ることができる。
【００３０】
図１２に本発明の第４の実施例の適応等化回路のブロック図を示す。同図において図９と同様の機能を持つブロックについては同様の符号を付してあり、説明を省略する。図のD(n+1)は、D0〜Dnと同様の機能を持つ単位遅延素子である。
【００３１】
本適応等化回路における係数更新動作について、以下に説明する。第２の実施例と同様に、タイミング信号DCLKでサンプリングされたデータより算出されるＦＩＲフィルタからの出力データ202は、ゼロクロス符号判定回路103に入力される。例として第２の実施例と同様に図１０のデータ901がゼロクロス後の係数更新データとして抽出される時の動作を説明する。データ901が抽出されるとスイッチ105が白丸側に選択され、係数更新が行われる。このとき901の符号は負と判定されるが、等化誤差を算出する減算回路204には単位遅延回路DCZによりデータ901の１クロック周期前のデータ904が入力される。データ904の符号はデータ901の符号と逆であるので、基準値はデータ901とは逆の符号をもつ正の第１の基準値（Vref1）が選択される。この結果算出された等化誤差は、係数制御回路CE0〜CEnに入力される。このとき各係数制御回路CE0〜CEnでは、データ904を算出した入力サンプルデータと前記等化誤差より係数を更新することが必要である。そのため、係数CS0の演算には入力データを１クロック周期遅延させたデータDD0を用いる。これはデータ904算出時の入力データと等しい。係数CS1の演算には、入力データを２クロック周期遅延させたデータDD1を用いる。これはデータ904算出時の入力データを１クロック周期遅延させたデータと等しい。同様に係数CSn演算には，入力データを(n+1)クロック周期遅延させたデータDD(n+1)を用いる。これにより、係数CSnはデータ904算出時のnクロック周期遅延データと前述の等化誤差から算出されることになり、データ904による適正な係数更新演算を行うことができる。次に、１クロック周期後になると減算回路204にはデータ901が入力される。これに同期して制御信号107sによりスイッチ106をデータ901の符号と同じ負の第２の基準値（Vref2）側に切り替える。このときスイッチ105は白丸側のままで、データ901による係数更新を行う。データ901と第２の基準値により算出された等化誤差は、係数制御回路CE0〜CEnに入力される。このとき各係数制御回路CE0〜CEnに入力される入力サンプルデータDD0〜DDnはそれぞれデータ904を算出したときから１クロック周期遅延したデータとなっており、これはデータ901を算出したデータに等しい。よってデータ901を用いた適正な係数更新を行うことができる。
【００３２】
以上の構成により、実施例２および３に対して単位遅延素子１つの素子増加はあるがゼロクロス前後のデータを用いて係数更新を行うことができ、ゼロクロス後のデータのみで係数更新を行う実施例1〜３に対して同様の効果を得ながら、さらに係数収束性能を向上させることができる。
【００３３】
なお、本実施例では第２の基準値を用いた適応等化回路を示したが、第３の実施例に示したように基準値の符号を制御する構成を用いてもよい。
【００３４】
図１３に第５の実施例の回路ブロック図を示す。同図において図１１と同様の機能を持つブロックについては同様の符号を付してあり、説明を省略する。図の1301は出力201で得られるデータ系列を２値化する２値化回路である。同回路で２値化する際のしきい値Vslthは信号1302sとして加算回路1303に出力される。しきい値は選択後の第１の基準値Vref1または第２の基準値Vref2に加算される。これにより、適応等化回路の入力信号のシンメトリのずれに対して、図１０の第１の基準値Vref1および第２の基準値Vref2を追従させることができ、等化特性を安定させることができる。
【００３５】
なお、本実施例では第２の基準値を用いた適応等化回路を示したが、第３の実施例に示したように基準値の符号を制御する構成を用いてもよい。
【００３６】
図１４は等化回路出力信号のアイパターンのうち、振幅が最小のものと最大のもののみを抜き出した図である。例えば図をDVD-ROMディスクの再生信号とすると、１４０１は３T周期信号、１４０２は１４T周期信号となる。この波形に対してゼロクロス後T1のタイミングで等化回路の係数更新を行う場合、同タイミングでの振幅は波形１４０１ではa1、波形１４０２ではa2となり、この各振幅と基準値Vrefとの差により係数更新を行う。基準値Vrefが適切に設定されているとすると、振幅比
b＝(a2−a1)／a2
が大きければ等化回路の係数更新を行う際の基準値との差が大きくなり、bが小さければ基準値との差が小さくなる。振幅比bの許容値は、等化回路の係数更新をおこなうループのゲインおよび等化波形のジッタ等から算出される等化誤差の許容値から決まる。
【００３７】
よって、第１の実施例では係数更新のタイミングT1を１／２クロック周期としているが、上記の振幅比bの許容値の範囲でT1を任意に選択してもよい。また、図１４ではゼロクロス後のタイミングのみで係数更新を行う例を示したが、第２〜５の実施例のようにゼロクロス前後のタイミングで係数更新を行う手法においても、同様に振幅比bを定義することができ、この振幅比bの許容値の範囲で係数更新を行うタイミングを任意に選択してもよい。このときゼロクロス前後の等間隔のタイミングで係数更新を行うことで、第３の実施例と同様の効果を得ることができる。
【００３８】
また、本発明による等化特性の更新手段は、上記実施例だけに限定されるものではない。さらに、上記に示した実施例では各回路素子がタイミング信号DCLKにより動作するデジタル回路動作で説明したが、等化回路をアナログ回路で構成し、等化誤差算出の減算回路および係数制御回路の入力に，上記実施例で用いたタイミング信号DCLKにより動作するサンプルホールド回路を設けた構成としてもよい。
【００３９】
【発明の効果】
本発明での適応等化回路では、伝送系から得られる入力信号の基準クロック信号に対してゼロクロスの１／２クロック周期後、またはゼロクロスの前後１／２クロック周期に同期して得られる適応等化回路出力と、任意に与える基準値とから算出される等化誤差を用いて適応等化回路の等化特性を更新することにより、振幅が変動する系において等化誤差を算出する基準値を振幅により切り替えることを必要とせず、安定した適応等化動作を実現することができる。また、前記基準値を等化回路後段の２値化回路のしきい値に連動させることにより、入力信号のシンメトリずれに対して安定した等化特性を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す適応等化回路の回路ブロック図。
【図２】従来例の適応等化回路ブロック図。
【図３】伝送系から得られる波形の一例。
【図４】適応等化回路の入力波形の一例を示す図。
【図５】振幅の異なる単一周期の波形を示す図。
【図６】ＤＶＤディスクの光学伝送特性の一例を示す図。
【図７】ＤＶＤディスクの再生アイパターンを示す模式図。
【図８】本発明の第１の実施例での適応等化出力データ系列を示す図。
【図９】本発明の第２の実施例を示す適応等化回路の回路ブロック図。
【図１０】本発明の第２の実施例での適応等化出力データ系列を示す図。
【図１１】本発明の第３の実施例を示す適応等化回路の回路ブロック図。
【図１２】本発明の第４の実施例を示す適応等化回路の回路ブロック図。
【図１３】本発明の第５の実施例を示す適応等化回路の回路ブロック図。
【図１４】等化回路出力のアイパターンの最小振幅と最大振幅の波形を示す図。
【符号の説明】
１０１  ＰＬＬ回路
１０２  １／２クロック周期遅延回路
１０３  ゼロクロス符号判定回路
１０５、１０６、１０８  切り替えスイッチ
Ｄ０〜Ｄｎ、Ｄｎ＋１、ＤＣＺ単位クロック周期遅延回路
Ｍ０〜Ｍｎ、Ｌ０〜Ｌｎ 乗算回路
Ｓ０〜Ｓｎ 積分回路
２０３、１３０２ 加算回路
２０４ 減算回路
２０５ サンプルホールド回路
１３０２ ２値化回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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