(57)【特許請求の範囲】
【請求項１】
有効シンボル期間と前記有効シンボル期間の一部に一致した波形のガード期間を有する直交周波数分割多重変調信号を受信するデジタル放送受信装置であって、
同相検波軸信号をＩ信号と称し、直交検波軸信号をＱ信号と称すると、
直交検波後のＩ信号およびＱ信号を含む第１の入力信号を受けて有効シンボル期間だけ遅延させる遅延手段を備え、
前記遅延手段は、
書込データを受けて記憶データとして保持し、前記記憶データを読出データとして出力する記憶手段と、
前記第１の入力信号と第２の入力信号のいずれか一方を切換制御信号に応じて選択的に前記記憶手段に前記書込データとして与え、かつ、前記読出データを受け第１の出力信号、第２の出力信号のいずれか一方として前記切換制御信号に応じて選択的に出力する切換手段とを含み、
前記第１の入力信号と前記第１の出力信号との相関を検出する相関器と、
前記相関器の出力の所定のガード期間幅分の平均値を連続して出力する移動平均回路と、
前記移動平均回路の出力に応じて、ガードインターバル期間を検出するとともに前記切換制御信号を出力するガードインターバル期間検出手段とをさらに備える、デジタル放送受信装置。
【請求項２】
前記第２の入力信号を出力し、かつ、前記第２の出力信号をを受けて動作する第１の回路をさらに備える、請求項１に記載のデジタル放送受信装置。
【請求項３】
前記第１の回路は、前記ガードインターバル期間検出手段の出力結果に応じて動作する、請求項２に記載のデジタル放送受信装置。
【請求項４】
前記切換手段は、
前記第１の入力信号と前記第２の入力信号のいずれか一方を選択的に前記記憶手段に前記書込データとして与えるための第１のスイッチと、
前記読出データを受け前記第１の出力信号、前記第２の出力信号のいずれか一方として選択的に出力するための第２のスイッチと、
前記切換制御信号に応じて前記第１、第２のスイッチの切換を行なう切換タイミング制御部とを有する、請求項１に記載のデジタル放送受信装置。
【請求項５】
前記ガードインターバル検出期間の検出のための遅延処理を前記記憶手段に行なわせるために、第１の書込制御信号および第１の読出制御信号を出力するメモリ制御信号生成手段をさらに備え、
前記切換手段は、
前記第１の書込制御信号と第２の書込制御信号のいずれか一方を前記切換タイミング制御部の出力に応じて選択的に前記記憶手段に与える第３のスイッチと、
前記第１の読出制御信号と第２の読出制御信号のいずれか一方を前記切換タイミング制御部の出力に応じて選択的に前記記憶手段に与える第４のスイッチとをさらに有する、請求項４に記載のデジタル放送受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デジタル放送受信装置に関し、より特定的には、地上波デジタル放送の復調において直交周波数分割多重（ＯＦＤＭ）伝送方式の受信信号のガードインターバル相関検出を行なう復調部を含むデジタル放送受信装置に関する。
【０００２】
【従来の技術】
近年、移動体向けのデジタル音声放送や、地上系のデジタルテレビ放送において、ＯＦＤＭ伝送方式が注目されている。
【０００３】
このＯＦＤＭ伝送方式は、伝送するデジタルデータで互いに直交する多数の副搬送波（以下、サブキャリアという）を変調し、それらの変調波を多重して伝送する方式である。ＯＦＤＭ伝送方式は、使用するサブキャリアの数が数百〜数千と多くなると、各々の変調波のシンボル周期が極めて長くなるため、マルチパス干渉の影響を受けにくいという特徴を有している。
【０００４】
ＯＦＤＭ伝送方式による信号を受信するデジタル放送受信装置では、後に述べるガードインターバル期間の特性を利用して、キャリア同期、シンボル同期、クロック同期を行なうことが一般的である。
【０００５】
図１０は、従来のＯＦＤＭ復調部４００の構成を示すブロック図である。
図１０を参照して、ＯＦＤＭ復調部４００は、チューナの出力をアナログ−デジタル変換するＡ／Ｄ変換器４０１と、ベースバンド信号を同相軸信号（Ｉ信号）と直交軸信号（Ｑ信号）に分離するＩ／Ｑ分離部４０２と、送信キャリア周波数と受信キャリア周波数のキャリア間隔の２分の１以下の誤差を補正するキャリア同期部４０４とを含む。
【０００６】
ＯＦＤＭ復調部４００は、さらに、Ｉ信号、Ｑ信号をうけて所定期間遅延させ相関をとることによりガードインターバルを検出し各ブロックへクロックや制御信号を出力するガードインターバル相関回路４０６とを含む。
【０００７】
ガードインターバル相関回路４０６は、キャリア同期部４０４の出力をうけて遅延させ遅延前後の信号の相関を見ることによりガードインターバルを検出するガードインターバル検出処理回路４３２と、ガードインターバル検出処理回路４３２の出力を受けてシンボル同期パルスを発生するシンボル同期回路５０８と、シンボル同期回路５０８の出力を受けて同期クロックを出力するクロック同期部５０９とを含む。
【０００８】
ＯＦＤＭ復調部４００は、さらに、ガードインターバル相関回路４０６の出力する制御信号に応じたポイント数にて高速フーリエ変換を行なうＦＦＴ回路４０８と、送信キャリア周波数と受信キャリア周波数のキャリア間隔単位の誤差を補正するＡＦＴ（Auto Frequency Tuning）回路４１０と、ＡＦＴ回路とデータを授受し遅延処理等を行なうメモリ４１１と、データフレーム構造を検出し、制御信号を発生するフレームデコード回路４１２と、伝送路において受けた信号の歪みを補正する等化回路４１４とを含む。
【０００９】
ＯＦＤＭ復調部４００は、さらに、送信側で施された周波数方向のインタリーブを解除する周波数デインタリーブ回路４１６と、送信側で施された時間方向のインタリーブを解除する時間デインタリーブ回路４１８と、送信側で変調方式に応じて配置されたデータを復号するデマッピング回路４２０と、送信側で施されたビット単位のインタリーブを解除するビットデインタリーブ回路４２２とを含む。
【００１０】
ＯＦＤＭ復調部４００は、さらに、送信側で畳込み符号化されたデータを復号するビタビ復号回路４２４と、送信側で施されたバイト単位のインタリーブを解除するバイトデインタリーブ回路４２６と、トランスポートストリーム形式に適合するようにデータの再構成を行なうＴＳ再生回路４２８と、送信側でリードソロモン符号化されたデータを復号するＲＳ復号回路４３０とを含む。
【００１１】
ＲＳ復号回路４３０は、ＴＳデコーダに対してリードソロモン復号された結果を出力する。
【００１２】
図１１は、図１０におけるガードインターバル相関回路４０６の構成を示すブロック図である。
【００１３】
図１１を参照して、入力端子５０１には、チューナによって受信され、直交復調回路、Ａ／Ｄ変換器を経由して同相検波軸信号（Ｉ信号）と直交検波軸信号（Ｑ信号）とが入力される。
【００１４】
キャリア同期部４０４は送信キャリア周波数と受信キャリア周波数のキャリア間隔の２分の１以下の誤差を補正する。
【００１５】
ガードインターバル相関回路４０６は、Ｉ信号、Ｑ信号を受けてガードインターバル期間の検出処理を行なうガードインターバル検出処理回路４３２と、ガードインターバル検出処理回路４３２の出力を受けてシンボル期間を検出しシンボルパルスを出力するシンボル同期回路５０８と、シンボル同期回路の出力を受けてクロック同期処理を行なうクロック同期部５０９とを含む。
【００１６】
ガードインターバル検出処理回路４３２は、有効シンボル期間だけ信号遅延を行なう遅延メモリ５０２と、複素乗算演算により遅延前後の信号の相関をとる相関器５０３と、ガード期間幅の平均値を連続して出力する移動平均回路５０４と、移動平均回路５０４の出力を正の値に変換し累積和を出力する絶対値加算回路５０５とを含む。
【００１７】
ガードインターバル検出処理回路４３２に入力されるＩ信号，Ｑ信号は２系統に分配され、一方は直接、相関器５０３に入力される。他方は、遅延メモリ５０２に入力され有効シンボル期間だけ遅延された信号が相関器５０３に入力される。
【００１８】
相関器５０３の出力は、ガード期間幅の平均値を連続して出力する移動平均回路５０４に入力される。移動平均回路５０４の出力は、キャリア周波数の同期処理を行なうキャリア同期部４０４と、絶対値加算回路５０５とに与えられる。
【００１９】
次にガードインターバル相関動作を説明する。
図１２は、ＯＦＤＭ変調信号を説明するための波形図である。
【００２０】
図１２を参照して、ＯＦＤＭ伝送方式では、伝送データを数百〜数千のサブキャリアに分散して変調することから、各サブキャリアの変調シンボルレートは極めて低くなり、１シンボル期間は極めて長くなる。
【００２１】
さらに、有効シンボル期間の前にガード期間を設定することにより、マルチパスの干渉の影響を効果的に除去することができる。
【００２２】
図１２に示すように、ガード期間Ｇ２は有効シンボル期間（Ｓ２＋Ｇ２′）の後半の部分Ｇ２′を巡回的に複写して形成する。マルチパス干渉の遅延時間がガード期間内であれば、復調時に有効シンボル期間の信号のみを復調することで、遅延した隣接シンボルによる符号間干渉を防ぐことができる。
【００２３】
供給されたＩ信号およびＱ信号は、図１１の遅延メモリ５０２と相関器５０３とに入力される。相関器５０３では、遅延メモリ５０２により有効シンボル期間分遅延された信号と直接に入力された信号の複素乗算計算を行ないその結果を出力する。相関器５０３の出力は、ガード期間幅で移動平均を取った後に絶対値和が取られる。
【００２４】
図１３は、図１１のガードインターバル相関回路の動作を説明するための動作波形図である。
【００２５】
図１３を参照して、Ａ／Ｄ変換器から与えられる信号ＡＤＯは、各有効シンボル期間Ｓ１，Ｓ２，…の先頭に、各々ガード期間Ｇ１，Ｇ２が付加されている。Ｇ１，Ｇ２，…は、図１２で説明したように各有効シンボル期間Ｓ１，Ｓ２，…内の最後尾のＧ１′，Ｇ２′，…を複写したものである。
【００２６】
したがって、遅延メモリ５０２によって有効シンボル期間遅延させると遅延メモリ出力ＭＯに示すように、遅延後の信号のガード期間Ｇ１，Ｇ２，…の出力タイミングと遅延前の信号の有効シンボル期間の部分Ｇ１′，Ｇ２′，…の出力タイミングとが一致する。ＧｎとＧｎ′とは複写関係にあるので、この期間における信号の相関は高い。他の期間においては、ＯＦＤＭ信号は図１２に示すようにノイズ性の信号であるので相関は低い。
【００２７】
このため、図１３に示すように、移動平均出力のＩ信号およびＱ信号である信号Ｉａｖ，Ｑａｖと絶対値加算回路の出力信号である信号Ｏａｂｓとはガード期間Ｇ１，Ｇ２，…の開始タイミングから次第に変化し、シンボル期間終了タイミングでピーク値を取る。
【００２８】
移動平均回路の出力はキャリア周波数同期回路へ、そして絶対値加算回路の出力はシンボル同期およびクロック同期部に供給される。
【００２９】
ここで、移動平均処理について簡単に説明しておく。
図１４は、移動平均処理を説明するための波形図である。
【００３０】
図１４を参照して、遅延メモリ５０２の遅延量が有効シンボル期間と等しい場合には、相関器出力にガード期間の間パルス信号が生ずる。移動平均回路５０４は、設定されたガード幅に相当する期間の相関器５０３の出力を平均化して累積加算する。したがって期間Ａ１で示すように複素乗算出力の値が低い場合には移動平均および絶対値加算出力は低い値とする。そして期間Ａ２のように複素乗算出力が高い値を示す期間を半分程度含む場合には移動平均絶対値加算出力は中間の値となる。さらに期間Ａ３のように複素乗算出力のパルス幅と移動平均処理期間とが一致する場合に移動平均、絶対値加算出力はピーク値をとる。
【００３１】
なお、絶対値加算は周波数オフセットに対処するために行なわれている。
このように図１１に示したガードインターバル相関回路４０６は、Ｉ信号およびＱ信号を受けて有効シンボル期間だけ遅延させ遅延前の信号と比較することにより、ガードインターバル期間の検出を行なっていた。
【００３２】
【発明が解決しようとする課題】
従来の回路では、有効シンボル期間長の遅延メモリ５０２を、ガードインターバル期間検出後有効に活用しておらず、受信装置全体のメモリの容量を大きくしているという問題があった。
【００３３】
図１５、図１６は、動作に必要なメモリ領域の説明をするための図である。
図１５、図１６を参照して、動作開始直後のようなガードインターバル期間が不明な場合には、図１１の遅延メモリ５０２において１有効シンボル期間分の信号すべてを保持できる領域に相当するメモリ領域５０２ａを必要とする。しかし、ガードインターバル期間が検出された後は、ガードインターバル期間にガードインターバル期間の１０分の１程度の期間を加えた期間（以下、この期間をガード相関期間と呼ぶ）を保持可能なメモリ領域５０２ｂがあればよく、ガード相関期間分を除いたメモリ領域５０２ｃが有効に活用されていないという問題があった。
【００３４】
この発明の目的は、搭載するメモリを有効に活用することでメモリ搭載量の合計が削減されたデジタル放送受信装置を提供することである。
【００３５】
【課題を解決するための手段】
この発明に従うと、有効シンボル期間と有効シンボル期間の一部に一致した波形のガード期間を有する直交周波数分割多重変調信号を受信するデジタル放送受信装置であって、直交検波後のＩ信号およびＱ信号を含む第１の入力信号を受けて有効シンボル期間だけ遅延させる遅延手段を備える。遅延手段は、書込データを受けて記憶データとして保持し、記憶データを読出データとして出力する記憶手段と、第１の入力信号と第２の入力信号のいずれか一方を切換制御信号に応じて選択的に記憶手段に書込データとして与え、かつ、読出データを受け第１の出力信号、第２の出力信号のいずれか一方として切換制御信号に応じて選択的に出力する切換手段とを含む。デジタル放送受信装置は、第１の入力信号と第１の出力信号との相関を検出する相関器と、相関器の出力の所定のガード期間幅分の平均値を連続して出力する移動平均回路と、移動平均回路の出力に応じて、ガードインターバル期間を検出するとともに切換制御信号を出力するガードインターバル期間検出手段とをさらに備える。
【００３６】
好ましくは、デジタル放送受信装置は、第２の入力信号を出力し、かつ、第２の出力信号をを受けて動作する第１の回路をさらに備える。
【００３７】
より好ましくは、第１の回路は、ガードインターバル期間検出手段の出力結果に応じて動作する。
【００３８】
好ましくは、切換手段は、第１の入力信号と第２の入力信号のいずれか一方を選択的に記憶手段に書込データとして与えるための第１のスイッチと、読出データを受け第１の出力信号、第２の出力信号のいずれか一方として選択的に出力するための第２のスイッチと、切換制御信号に応じて第１、第２のスイッチの切換を行なう切換タイミング制御部とを有する。
【００３９】
より好ましくは、ガードインターバル検出期間の検出のための遅延処理を記憶手段に行なわせるために、第１の書込制御信号および第１の読出制御信号を出力するメモリ制御信号生成手段をさらに備え、切換手段は、第１の書込制御信号と第２の書込制御信号のいずれか一方を切換タイミング制御部の出力に応じて選択的に記憶手段に与える第３のスイッチと、第１の読出制御信号と第２の読出制御信号のいずれか一方を切換タイミング制御部の出力に応じて選択的に記憶手段に与える第４のスイッチとをさらに有する。
【００４０】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４１】
図１は、本発明のデジタル放送受信装置の全体構成を示す概略ブロック図である。
【００４２】
図１を参照して、デジタル放送受信装置１０００において、アンテナ（図示せず）より受信されたＲＦ信号は、チューナ１００により選局され、ＯＦＤＭ復調部１０２にそれぞれ与えられる。
【００４３】
ＯＦＤＭ復調部１０２からの復調信号は、トランスポートストリームデコーダ（以下、ＴＳデコーダと呼ぶ）１０４に与えられ、ＭＰＥＧデコード部１１０に与えられる。すなわち、ＴＳデコーダ１０４では、選局されたチャネルからのベースバンド信号の抽出が行なわれる。
【００４４】
ＭＰＥＧデコード部１１０は、ＴＳデコーダ１０４から与えられたデータストリームを受けて、ランダムアクセスメモリ（以下、ＲＡＭと呼ぶ）１１２をデータを一時蓄積するバッファとして用いることで、映像信号および音声信号へと変換する。
【００４５】
デジタル放送受信装置１０００は、さらに、データバスＢＳ１を介して、ＴＳデコーダ１０４からの信号を受けて、格納するための内蔵蓄積デバイス１４８と、データバスＢＳ１を介して、内蔵蓄積デバイス１４８に蓄積されたデータに対して、所定の処理を行なって出力するための演算処理部１４４と、演算処理部１４４の演算処理におけるプログラムを記録するためのＲＯＭ１４０と、演算処理部１４４の動作のためのメモリ領域を提供するＲＡＭ１４２と、データバスＢＳ１と外部との間でデータ入出力を行なうための高速デジタルインターフェイス１４６とを備える。特に限定されないが、内蔵蓄積デバイス１４８およびＲＯＭ１４０としては、たとえば、電気的にデータの書込・読出が可能なフラッシュメモリを用いることが可能である。
【００４６】
演算処理部１４４が外部から与えられた指示に従って内蔵蓄積デバイス１４８中に蓄積されたデータに対して処理を行なった後のデータは、オンスクリーンディスプレイ（On Screen Display）処理部１３０から合成器１６０．２に与えられる。
【００４７】
合成器１６０．２は、ＭＰＥＧデコード部１１０からの出力と、オンスクリーンディスプレイ処理部１３０からの出力とを合成した後、映像出力端子１６４に与える。映像出力端子１６４からの出力は、表示部１００４に与えられる。
【００４８】
デジタル放送受信装置１０００は、さらに、内蔵蓄積デバイス１４８に蓄積されたデータに基づいて、演算処理部１４４が処理した結果のデータ等を受けて、表示部において出力される映像に対する効果音などを生成して、合成器１６０．１に与えるための付加音生成器１２０と、内蔵蓄積デバイス１４８に蓄積されたデータ等に基づいて演算処理部１４４が処理したデータを受けて、音声信号を生成し、合成器１６０．１に与えるＰＣＭデコーダ１２２を備える。
【００４９】
合成器１６０．１は、ＭＰＥＧデコード部１１０からの出力と、付加音生成器１２０およびＰＣＭデコーダ１２２からの出力とを受けて、合成結果を音声出力端子１６２に与える。音声出力端子１６２に与えられた音声信号は、音声出力部１００２から音声信号として出力される。
【００５０】
なお、デジタル放送受信装置１０００は、必要に応じて、外部との間でデータ授受を行なうためのモデム１５０や、ＩＣカードからの情報を受取るためのＩＣカードインターフェイス１５２を備える構成としてもよい。
【００５１】
高速デジタルインターフェイス１４６を介して、たとえば、ホームサーバ用のＨＤＤ装置などの外部蓄積デバイス１８０や、外部入力機器であるリモコン（あるいはキーボード等）１８２とがデータバスＢＳ１と接続されている。
【００５２】
また、デジタル放送受信装置１０００は、映像出力を受けてディスプレイに表示する表示部１００４や音声出力信号を受けて音声を出力するスピーカ等の音声出力部１００２と一体化された構成であっても良い。
【００５３】
図２は、図１におけるＯＦＤＭ復調部１０２の構成を示すブロック図である。
図２を参照して、ＯＦＤＭ復調部１０２は、チューナの出力をアナログ−デジタル変換するＡ／Ｄ変換器２０１と、ベースバンド信号を同相軸信号（Ｉ信号）と直交軸信号（Ｑ信号）に分離するＩ／Ｑ分離部２０２と、送信キャリア周波数と受信キャリア周波数のキャリア間隔の２分の１以下の誤差を補正するキャリア同期部２０４とを含む。
【００５４】
ＯＦＤＭ復調部１０２は、さらに、Ｉ信号、Ｑ信号をうけて所定期間遅延させ相関をとることによりガードインターバルを検出し各ブロックへクロックや制御信号を出力するガードインターバル相関回路２０６とを含む。
【００５５】
ガードインターバル相関回路２０６は、キャリア同期部２０４の出力をうけて遅延させ遅延前後の信号の相関を見ることによりガードインターバルを検出するガードインターバル検出処理回路２３２と、ガードインターバル検出処理回路２３２の出力を受けてシンボル同期パルスを発生するシンボル同期回路３０８と、シンボル同期回路３０８の出力を受けて同期クロックを出力するクロック同期部３０９とを含む。
【００５６】
ＯＦＤＭ復調部１０２は、さらに、ガードインターバル相関回路２０６の出力する制御信号に応じたポイント数にて高速フーリエ変換を行なうＦＦＴ回路２０８と、送信キャリア周波数と受信キャリア周波数のキャリア間隔単位の誤差を補正するＡＦＴ（Auto Frequency Tuning）回路２１０と、データフレーム構造を検出し、制御信号を発生するフレームデコード回路２１２と、伝送路において受けた信号の歪みを補正する等化回路２１４とを含む。
【００５７】
ＡＦＴ回路２１０は、後に説明するように、ガードインターバル検出処理回路２３２に含まれている遅延メモリ３０２を作業用メモリとして使用する。したがって、図１０で説明した従来のＯＦＤＭ復調部４００においてＡＦＴ回路４１０の作業用メモリとして使用されていたメモリ４１１は必要がない。
【００５８】
ＯＦＤＭ復調部１０２は、さらに、送信側で施された周波数方向のインタリーブを解除する周波数デインタリーブ回路２１６と、送信側で施された時間方向のインタリーブを解除する時間デインタリーブ回路２１８と、送信側で変調方式に応じて配置されたデータを復号するデマッピング回路２２０と、送信側で施されたビット単位のインタリーブを解除するビットデインタリーブ回路２２２とを含む。
【００５９】
ＯＦＤＭ復調部１０２は、さらに、送信側で畳込み符号化されたデータを復号するビタビ復号回路２２４と、送信側で施されたバイト単位のインタリーブを解除するバイトデインタリーブ回路２２６と、トランスポートストリーム形式に適合するようにデータの再構成を行なうＴＳ再生回路２２８と、送信側でリードソロモン符号化されたデータを復号するＲＳ復号回路２３０とを含む。
【００６０】
ＲＳ復号回路２３０は、図１のＴＳデコーダ１０４に対してリードソロモン復号された結果を出力する。
【００６１】
図３は、図２におけるガードインターバル相関回路２０６の構成を示すブロック図である。
【００６２】
図３を参照して、ガードインターバル相関回路２０６は、ガードインターバル検出処理回路２３２と、シンボル同期回路３０８と、クロック同期部３０９とを含む。
【００６３】
ガードインターバル検出処理回路２３２は、キャリア同期部２０４からＩ信号，Ｑ信号を含む入力データＩｉｎｎを受け、かつ、端子３２１から入力データＩａｕｘを受ける信号切換器３１２と、信号切換器とデータを授受する遅延メモリ３０２と、信号切換器３１２から出力されるデータＯｉｎｎとキャリア同期部２０４からのＩ信号，Ｑ信号とを複素乗算を行なう相関器３０３と、相関器３０３の出力を受けて移動平均処理を行なう移動平均回路３０４と、移動平均回路３０４の出力する信号Ｉａｖおよび信号Ｑａｖを受けて絶対値加算処理を行なう絶対値加算回路３０５と、絶対値加算回路３０５の出力を受けてガードインターバル検出信号ＧＩｄｅｔを出力するガードインターバル期間検出部２３６と、信号ＧＩｄｅｔを受けてメモリ制御信号を発生するメモリ制御信号生成部３１６とを含む。
【００６４】
入力端子３０１にはチューナによって受信され、直交復調回路、Ａ／Ｄ変換器を通った同相検波軸信号（Ｉ信号）と直交検波軸信号（Ｑ信号）とが入力される。
【００６５】
入力されたＩ信号，Ｑ信号は２系統に分配され、一方は直接相関器３０３に入力される。他方は、信号切換器３１２を介して有効シンボル期間信号を遅延する遅延メモリ３０２に入力される。
【００６６】
信号切換器３１２は、後に説明するガードインターバル期間検出部２３６の検出信号ＧＩｄｅｔに応じて、遅延メモリ３０２のデータ入出力および制御信号を切換える。
【００６７】
信号切換器３１２によって切換えられる信号は３種類である。第１には、キャリア同期部２０４からのＩ信号およびＱ信号と外部入出力端子３２１からの入力データＩａｕｘとが切換えられる。第２には、相関器３０３へ出力する有効シンボル期間分遅延されたＩ信号およびＱ信号である出力データＯｉｎｎと外部入出力端子３２１への出力データＯａｕｘとが切換えられる。第３には、ガードインターバル期間検出部２３６の検出信号ＧＩｄｅｔにより、遅延メモリ３０２の制御を行なうメモリ制御信号生成部３１６からの制御信号ＣＲｉｎｎ，ＣＷｉｎｎと、外部入出力端子３２１からの制御信号ＣＲａｕｘ，ＣＷａｕｘとが切換えられる。
【００６８】
信号切換器３１２に入力されたデータＩｉｎｎは、遅延メモリ３０２に一旦記憶され、遅延メモリ３０２によって有効シンボル期間分遅延されるとデータＭＯとして信号切換器３１２に再び入力される。そして信号切換器３１２からは出力データＯｉｎｎとして相関器３０３に入力される。
【００６９】
相関器３０３では、信号切換器３１２から出力される遅延された出力データＯｉｎｎとキャリア同期部２０４から出力される遅延されていないＩ信号，Ｑ信号との複素乗算が行なわれる。
【００７０】
相関器３０３の出力は、ガード期間幅の平均値を連続して出力する移動平均回路３０４に入力される。移動平均回路３０４では、ガードインターバル期間幅での移動平均が行なわれる。移動平均回路３０４の出力は、キャリア同期部２０４および絶対値加算回路３０５に入力される。絶対値加算回路３０５の出力はガードインターバル期間検出部２３６、シンボル同期回路３０８およびクロック同期部３０９に与えられる。
【００７１】
図４は、ガードインターバル期間が決定した後の動作を説明するための動作波形図である。
【００７２】
ガードインターバル期間検出部２３６からのガード検出信号ＧＩｄｅｔにより、信号切換器３１２において、遅延メモリ３０２に蓄える信号やメモリ３０２の制御信号の切換を行なう切換タイミング信号を生成する。詳細は後述の図５を参照のこと。
【００７３】
その結果、遅延メモリ３０２はガードインターバル相関回路２０６においてガード期間のデータ記憶および記憶したガード期間のデータ読出を行なう時間以外は他の用途に用いることが可能となる。
【００７４】
他の用途として、ガードインターバル相関回路２０６がガードインターバルの検出をしなければ動作させる意味がない回路、すなわち、ガードインターバル相関回路２０６の後の処理を行なう回路のメモリとして使用することが効率がよい。具体的にはたとえば図２のＡＦＴ回路２１０に用いるメモリとして使用することも可能である。
【００７５】
遅延メモリの出力データＭＯについて言えば、Ａ／Ｄ変換器出力信号ＡＤＯの有効シンボル期間の末尾の部分Ｇ１′，Ｇ２′，Ｇ３′…に対応して遅延メモリの出力データＭＯは信号切換器によってデータＯｉｎｎとして相関器３０３に出力される。それ以外の部分は信号切換器３１２によって端子３２１から外部へ出力データＯａｕｘとして出力される。なお、遅延メモリの出力データＭＯが信号切換器によってデータＯｉｎｎとして相関器３０３に出力される期間は、ガード期間よりも少し長めの期間となる。ピーク検出を確実に行なうためである。
【００７６】
図５は、図３における信号切換器３１２の構成を示したブロック図である。
図５では、説明を容易にするため、キャリア同期部２０４からの入力信号および相関器３０３への出力信号は図５において１本の線で表わされており、メモリ制御信号はメモリへの書込と読出を別系統で表わされている。
【００７７】
また、図５に記載されている信号やデータは、書込スイッチ制御信号ＳＷ，読出スイッチ制御信号ＳＲ，キャリア同期部２０４からの入力データＩｉｎｎ，ＡＦＴ回路からの外部入力データＩａｕｘ，相関器３０３への出力データＯｉｎｎ，ＡＦＴ回路への外部出力データＯａｕｘ，メモリ制御信号生成部３１６からのメモリ書込制御信号ＣＷｉｎｎ，メモリ制御信号生成部３１６からのメモリ読出制御信号ＣＲｉｎｎ，ＡＦＴ回路からのメモリ書込制御信号ＣＷａｕｘ，ＡＦＴ回路からのメモリ読出制御信号ＣＲａｕｘ，遅延メモリ３０２への入力データＭＩ，メモリ書込制御ＭＷ，メモリ読出制御ＭＲ，出力データＭＯ等である。
【００７８】
図５を参照して、信号切換器３１２は、ガードインターバル期間検出部２３６の出力に応じて切換タイミング信号ＳＷ，ＳＲを出力する切換タイミング生成部３３０と、制御信号ＳＷが０であるときにはキャリア同期部２０４から与えられるデータＩｉｎｎをデータＭＩとして遅延メモリ３０２に出力し、制御信号ＳＷが１であるときには端子３２１を介してＡＦＴ回路から与えられるデータＩａｕｘをデータＭＩとして遅延メモリ３０２に出力するスイッチ３３１と、信号ＳＷが０であるときにメモリ制御信号生成部３１６から与えられる制御信号ＣＷｉｎｎを制御信号ＭＷとして遅延メモリ３０２に出力し、信号ＳＷが１であるときに端子３２１から与えられるＡＦＴ回路からの制御信号ＣＷａｕｘを信号ＭＷとして遅延メモリ３０２に与えるスイッチ３３２とを含む。
【００７９】
信号切換器３１２は、さらに、制御信号ＳＲが０であるときにメモリ制御信号生成部３１６から出力される制御信号ＣＲｉｎｎを制御信号ＭＲとして遅延メモリ３０２に出力し、制御信号ＳＲが１であるときに端子３２１を介してＡＦＴ回路より与えられた制御信号ＣＲａｕｘを制御信号ＭＲとして遅延メモリ３０２に出力するスイッチ３３３と、信号ＳＲが０であるときに遅延メモリの出力データＭＯを出力データＯｉｎｎとして相関器３０３に出力し、信号ＳＲが１であるときに、データＭＯをデータＯａｕｘとして端子３２１を介してＡＦＴ回路に出力するスイッチ３３４とを含む。
【００８０】
図６は、図５に示した信号切換器３１２の動作を説明するための動作波形図である。
【００８１】
図５、図６を参照して、キャリア同期部２０４より入力ＩｉｎｎとしてＧ１，Ｓ１，Ｇ１′，Ｇ２，Ｓ２，Ｇ２′，Ｇ３，Ｓ３，Ｇ３′，Ｇ４，…のように入力が与えられた場合について説明する。図３のガードインターバル期間検出部２３６では、図４に示したようにシンボルごとの絶対値加算回路３０５の出力のピークを検出し検出できた場合に検出パルスＧＩｄｅｔを生成する。
【００８２】
時刻ｔ１以前のＧ１，Ｓ１のシンボルでは、前のシンボルでデータがうまく受信されていないため、ガード期間Ｇ１直後に図３の絶対値加算回路３０５の出力にピークが現われていない。そのため、ガードインターバル期間検出部２３６でピーク検出ができず、信号ＧＩｄｅｔにパルスが現われない。
【００８３】
時刻ｔ１以降では、シンボルＧ２，Ｓ２，…においてピーク検出ができるので、信号ＧＩｄｅｔにパルスが生成されている。このパルスを以下、ピーク検出パルスと呼ぶ。
【００８４】
ガードインターバル期間検出部２３６でピーク検出できない期間（〜ｔ１）は、切換タイミング生成部３３０では書込スイッチ制御信号ＳＷと読出スイッチ制御信号ＳＲはともに“０”に設定される。したがってスイッチ３３１〜３３４ではＡＦＴ回路からの外部信号に接続されないように制御がなされる。
【００８５】
このときには、メモリ制御信号生成部３１６は、遅延メモリ３０２に対してキャリア同期部２０４からの入力データＩｉｎｎのみを有効シンボル期間分遅延させるように書込／読出アドレスなどの制御信号を生成する。より具体的には、書込アドレスがクロック等に応じてインクリメントされていれば、そのアドレス値よりも読出アドレス値を有効シンボル分減じた値にすればよい。
【００８６】
次に、時刻ｔ１以降のガードインターバル期間検出部２３６でピーク検出ができている期間について説明する。
【００８７】
切換タイミング生成部３３０は、ピーク検出パルスが信号ＧＩｄｅｔに発生すると、ガード相関期間（ガード期間とガード期間の１０分の１程度の所定の期間との合計期間）経過後に、書込スイッチ制御信号ＳＷを１に設定する。そして、有効シンボル期間の最後に再びピーク検出パルスが発生するまでＳＷ＝１が続くようにする。
【００８８】
制御信号ＳＷによって遅延メモリ３０２に対する書込データおよび書込制御信号の切換えが行なわれる。
【００８９】
信号切換器３１２は、スイッチ３３１によって、ＳＷ＝１の期間は、ＡＦＴ回路からのデータＩａｕｘを遅延メモリ３０２に入力し、ＳＷ＝０の期間はキャリア同期部２０４からのＩ信号，Ｑ信号を遅延メモリ３０２に入力する。
【００９０】
また、スイッチ３３２によって、制御信号ＳＷ＝１の期間には、ＡＦＴ回路からメモリ制御信号ＣＷａｕｘが入力されこれが書込メモリ制御信号ＭＷとして遅延メモリ３０２に与えられる。一方、制御信号ＳＷ＝０の期間には、スイッチ３３２によって、メモリ制御信号生成部３１６でガード相関期間分のデータを蓄積できるようアドレスなど制御信号ＣＷｉｎｎが生成され書込メモリ制御信号ＭＷとして遅延メモリ３０２に入力される。
【００９１】
読出スイッチ制御信号ＳＲは、ピーク検出パルスが発生しガード期間の１０分の１程度の所定の期間経過後に０から１に設定される。そして、読出スイッチ制御信号ＳＲは、有効シンボル期間からガード期間の１０分の１程度の所定の期間を引いた期間分だけ１に維持される。
【００９２】
制御信号ＳＲによって遅延メモリ３０２から読み出された読出データおよび遅延メモリ３０２に与える読出制御信号の切換えが行なわれる。
【００９３】
遅延メモリ３０２で遅延されたデータは、スイッチ３３４によって、制御信号ＳＲ＝１の期間では、ＡＦＴ回路に出力され、ＳＲ＝０の期間では相関器３０３に出力される。
【００９４】
また、スイッチ３３３によって、制御信号ＳＲ＝１の期間にはＡＦＴ回路からのメモリ制御信号ＣＲａｕｘが遅延メモリ３０２に与えられ、制御信号ＳＲ＝０の期間にはメモリ制御信号生成部３１６からのメモリ制御信号ＣＲｉｎｎが遅延メモリ３０２に与えられる。メモリ制御信号ＣＲｉｎｎには、遅延メモリ３０２が有効シンボル期間の遅延動作を行なうようにインクリメントされる読出アドレスが含まれる。
【００９５】
図７は、図５の切換タイミング生成部３３０における、制御信号ＳＷの発生処理を示すフローチャートである。
【００９６】
図８は、制御信号の発生を説明するための動作波形図である。
図７、図８を参照して、電源投入やチャンネル切換等によって、制御信号ＳＷは、０に初期化され、カウント値ＣＮＴも０に初期化される（ステップＳ１）。
【００９７】
時刻ｔ１に至るまでは、図５のガードインターバル期間検出部２３６は、ピーク検出ができていないので、ガード検出パルスは出力されない。したがって、ガード検出パルスが出力されるまで、ＳＷ＝０かつＣＮＴ＝０の状態が維持される（ステップＳ２）。
【００９８】
時刻ｔ１において、ガード検出パルスが出力されると、ステップＳ３に進む。ステップＳ３では、カウント値ＣＮＴがガード相関期間（ガード期間の約１．１倍程度、以降１．１Ｇとも表記する）に対応する値より小さいか否かが判断される。最初はＣＮＴ＝０であるので、ＣＮＴ＜ガード相関期間が成立し、ステップＳ４に進む。そして、ＳＷ＝０の状態が維持される。
【００９９】
そして、所定のクロック信号に応じてカウント値ＣＮＴがインクリメントされる（ステップＳ６）。つづいて、ステップＳ７において、ガード検出パルスが入力されているか否かが判断される。ガード検出パルスが入力されない場合には、再びステップＳ３に戻る。カウント値ＣＮＴが１．１Ｇに達しない間は、ステップＳ３、Ｓ４、Ｓ６、Ｓ７のループ上を処理が進む。
【０１００】
カウント値ＣＮＴが１．１Ｇに達すると、ステップＳ３からステップＳ５に進む。ステップＳ５では、制御信号ＳＷが“１”に切換わる。そして、次のガード検出パルスが入力されるまで、ステップＳ３、Ｓ５、Ｓ６、Ｓ７のループ上を処理が進む。この間、ＳＷ＝１の状態が維持される。
【０１０１】
時刻ｔ２において、次のガード検出パルスが入力されると、ステップＳ７からステップＳ８に進み、制御信号ＳＷは、“０”に初期化され、カウント値ＣＮＴも“０”に初期化される。そして、ステップＳ３に進み、以降は時刻ｔ１〜ｔ２の波形が繰返されることになる。
【０１０２】
図９は、図５の切換タイミング生成部３３０における、制御信号ＳＲの発生処理を示すフローチャートである。
【０１０３】
図８、図９を参照して、電源投入やチャンネル切換等によって、制御信号ＳＲは、０に初期化され、カウント値ＣＮＴも０に初期化される（ステップＳ１１）。
【０１０４】
時刻ｔ１に至るまでは、図５のガードインターバル期間検出部２３６は、ピーク検出ができていないので、ガード検出パルスは出力されない。したがって、ガード検出パルスが出力されるまで、ＳＲ＝０かつＣＮＴ＝０の状態が維持される（ステップＳ１２）。
【０１０５】
時刻ｔ１において、ガード検出パルスが出力されると、ステップＳ１３に進む。ステップＳ１３では、カウント値ＣＮＴがガード期間の約０．１倍程度の所定の期間（以降０．１Ｇとも表記する）に対応する値より小さいか否かが判断される。最初はＣＮＴ＝０であるので、ＣＮＴ＜０．１Ｇが成立し、ステップＳ１５に進む。そして、ＳＲ＝０の状態が維持される。
【０１０６】
そして、所定のクロック信号に応じてカウント値ＣＮＴがインクリメントされる（ステップＳ１７）。つづいて、ステップＳ１８において、ガード検出パルスが入力されているか否かが判断される。ガード検出パルスが入力されない場合には、再びステップＳ１３に戻る。カウント値ＣＮＴが０．１Ｇに達しない間は、ステップＳ１３、Ｓ１５、Ｓ１７、Ｓ１８のループ上を処理が進む。
【０１０７】
カウント値ＣＮＴが０．１Ｇに達すると、ステップＳ１３からステップＳ１４に進む。ステップＳ１４では、カウント値ＣＮＴが“有効シンボル期間−０．１Ｇ”に対応する値より小さいか否かが判断される。当初はカウント値ＣＮＴが小さいためステップＳ１６に進む。
【０１０８】
ステップＳ１６では、制御信号ＳＲが０から１に切換わる。そして、カウント値ＣＮＴが“有効シンボル期間−０．１Ｇ”に対応する値に達するまで、ステップＳ１３、Ｓ１４、Ｓ１６、Ｓ１７、Ｓ１８のループ上を処理が進む。この間、ＳＲ＝１の状態が維持される。
【０１０９】
カウント値ＣＮＴが“有効シンボル期間−０．１Ｇ”に対応する値に到達すると、ステップＳ１４からステップＳ１５に進む。ステップＳ１６では、制御信号ＳＲが再び１から０に切換わる。そして、次のガード検出パルスが入力されるまで、ステップＳ１３、Ｓ１４、Ｓ１５、Ｓ１７、Ｓ１８のループ上を処理が進む。この間、ＳＲ＝０の状態が維持される。
【０１１０】
時刻ｔ２において、次のガード検出パルスが入力されると、ステップＳ１８からステップＳ１９に進み、制御信号ＳＲは、０に初期化され、カウント値ＣＮＴも０に初期化される。そして、ステップＳ１３に進み、以降は時刻ｔ１〜ｔ２の波形が繰返されることになる。
【０１１１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１２】
【発明の効果】
本発明によれば、当初有効シンボル期間に相当する遅延メモリの領域を使用していても、ガードインターバル期間を検出した後にはガードインターバル相関回路が使用する遅延メモリの領域を小さくすることができる。したがって、ガードインターバル期間を検出した後に開放される遅延メモリの領域を他の回路の作業用メモリとして用いることができる。好ましくは、他の回路は、ＡＦＴ回路などのガードインターバル期間検出を受けて動作する回路とする。
【０１１３】
以上より、遅延メモリを効率的に使用することでデジタル放送受信装置のメモリ容量を大幅に削減することができる。
【図面の簡単な説明】
【図１】  本発明のデジタル放送受信装置の全体構成を示す概略ブロック図である。
【図２】  図１におけるＯＦＤＭ復調部１０２の構成を示すブロック図である。
【図３】  図２におけるガードインターバル相関回路２０６の構成を示すブロック図である。
【図４】  ガードインターバル期間が決定した後の動作を説明するための動作波形図である。
【図５】  図３における信号切換器３１２の構成を示したブロック図である。
【図６】  図５に示した信号切換器３１２の動作を説明するための動作波形図である。
【図７】  図５の切換タイミング生成部３３０における、制御信号ＳＷの発生処理を示すフローチャートである。
【図８】  制御信号の発生を説明するための動作波形図である。
【図９】  図５の切換タイミング生成部３３０における、制御信号ＳＲの発生処理を示すフローチャートである。
【図１０】  従来のＯＦＤＭ復調部４００の構成を示すブロック図である。
【図１１】  図１０におけるガードインターバル相関回路４０６の構成を示すブロック図である。
【図１２】  ＯＦＤＭ変調信号を説明するための波形図である。
【図１３】  図１１のガードインターバル相関回路の動作を説明するための動作波形図である。
【図１４】  移動平均処理を説明するための波形図である。
【図１５】  動作に必要なメモリ領域の説明をするための第１の図である。
【図１６】  動作に必要なメモリ領域の説明をするための第２の図である。
【符号の説明】
１００  チューナ、１０２  ＯＦＤＭ復調部、１０４  ＴＳデコーダ、１１０ＭＰＥＧデコード部、１２０  付加音生成器、１２２  ＰＣＭデコーダ、１３０  オンスクリーンディスプレイ処理部、１４４  演算処理部、１４６  高速デジタルインターフェイス、１４８  内蔵蓄積デバイス、１５０  モデム、１５２カードインターフェイス、１６０．１，１６０．２  合成器、１６２  音声出力端子、１６４  映像出力端子、１８０  外部蓄積デバイス、２０１  Ａ／Ｄ変換器、２０２  Ｉ／Ｑ分離部、２０４  キャリア同期部、２０６  ガードインターバル相関回路、２０８  ＦＦＴ回路、２１０  ＡＦＴ回路、２１２  フレームデコード回路、２１４  等化回路、２１６  周波数デインタリーブ回路、２１８時間デインタリーブ回路、２２０  デマッピング回路、２２２  ビットデインタリーブ回路、２２４  ビタビ復号回路、２２６  バイトデインタリーブ回路、２２８  ＴＳ再生回路、２３０  ＲＳ復号回路、２３２  ガードインターバル検出処理回路、２３６  ガードインターバル期間検出部、３０１  入力端子、３０２  遅延メモリ、３０３  相関器、３０４  移動平均回路、３０５  絶対値加算回路、３０８  シンボル同期部、３０９  クロック同期部、３１２  信号切換器、３１６  メモリ制御信号生成部、３２１  端子、３３０  切換タイミング生成部、３３１〜３３４  スイッチ、１０００  デジタル放送受信装置、１００２  音声出力部、１００４  表示部。
【図１】
0003946010.tif 000002
【図２】
0003946010.tif 000003
【図３】
0003946010.tif 000004
【図４】
0003946010.tif 000005
【図５】
0003946010.tif 000006
【図６】
0003946010.tif 000007
【図７】
0003946010.tif 000008
【図８】
0003946010.tif 000009
【図９】
0003946010.tif 000010
【図１０】
0003946010.tif 000011
【図１１】
0003946010.tif 000012
【図１２】
0003946010.tif 000013
【図１３】
0003946010.tif 000014
【図１４】
0003946010.tif 000015
【図１５】
0003946010.tif 000016
【図１６】
0003946010.tif 000017