(57)【特許請求の範囲】
【請求項１】
予め設定した検出パターンに合致する複数の通信用パケットを受信したことを検出するためのパターン検出回路であって、
通信用パケットから抽出された所定の識別情報を保持する識別情報保持手段と、
前記識別情報保持手段に保持される識別情報を用いた検出条件を規定するパターンデータを、パターン検出の対象となる複数の通信用パケットそれぞれに対応して記憶するとともに、複数の通信用パケットの受信状況に応じて移行する複数のステートの開始アドレスに対応する各パターンデータの先頭アドレス及び、パターン検出終了のアドレスを示すステート設定データを記憶するデータ記憶手段と、
前記データ記憶手段に記憶されているパターンデータに基づいて、全ての検出条件に合致する複数の通信用パケットを受信したことを検出し、所定のトリガ信号を出力する処理手段とを備え、
前記処理手段は、
前記データ記憶手段におけるパターンデータの読出アドレスを設定するパターン読出アドレス設定手段と、
前記データ記憶手段に記憶されているステート設定データを読み出してパターン検出の対象となる複数の通信用パケットに対応した複数のステートそれぞれの開始アドレスを特定するステート開始アドレス特定手段と、
通信用パケットにおける転送データが、前記パターン読出アドレス設定手段によって設定された前記データ記憶手段における読出アドレスから読み出したパターンデータの規定する条件に合致するものであるか否かを判別する判別手段と、
前記判別手段による判別結果に基づいて、トリガ信号を出力する信号出力手段とを含み、
前記パターン読出アドレス設定手段は、前記判別手段における判別結果に応じて前記データ記憶手段におけるパターンデータの読出アドレスを更新するパターン読出アドレス更新手段を含み、
前記信号出力手段は、前記判別手段により合致すると判別された場合に、前記パターン読出アドレス更新手段による更新後の読出アドレスが前記データ記憶手段に記憶されているステート設定データに示されるパターン検出終了のアドレスと一致したときに、トリガ信号を出力する、
ことを特徴とするパターン検出回路。
【請求項２】
前記処理手段は、前記判別手段により合致すると判別された場合に、前記パターン読出アドレス更新手段による更新後の読出アドレスが前記ステート開始アドレス特定手段により特定された開始アドレスのいずれかと一致すると、現在のステートを次のステートに移行させるステート移行制御手段を含み、
前記パターン読出アドレス更新手段は、前記判別手段により合致すると判別された場合には、パターンデータの読出アドレスを増加させるように更新する一方で、前記判別手段により合致しないと判別された場合には、パターンデータの読出アドレスを現在のステートに対応したパターンデータの先頭アドレスに更新する、
ことを特徴とする請求項１に記載のパターン検出回路。
【請求項３】
ＩＥＥＥ１３９４バス上を伝送される通信用パケットを受信する、
ことを特徴とする請求項１又は２に記載のパターン検出回路。
【請求項４】
複数の通信用パケットとなる転送データを受信して、予め定めた検出パターンに合致したことを検出するためのデータ受信装置であって、
予め定めた検出パターンに合致する第１のパケットに含まれる所定の識別情報を保持する保持手段と、
通信用パケットに含まれる転送データが前記保持手段に保持されている識別情報を用いた検出パターンに合致するか否かを判別することにより、第１のパケットより後に受信した通信用パケットのうちで、予め定めた検出パターンに合致する第２のパケットを検出する検出処理手段とを備え、
前記検出処理手段は、
前記保持手段に保持される識別情報を用いた検出条件を規定するパターンデータを、パターン検出の対象となる複数の通信用パケットそれぞれに対応して記憶するとともに、複数の通信用パケットの受信状況に応じて移行する複数のステートの開始アドレスに対応する各パターンデータの先頭アドレス及び、パターン検出終了のアドレスを示すステート設定データを記憶するデータ記憶手段と、
前記データ記憶手段におけるパターンデータの読出アドレスを設定するパターン読出アドレス設定手段と、
前記データ記憶手段に記憶されているステート設定データを読み出してパターン検出の対象となる複数の通信用パケットに対応した複数のステートそれぞれの開始アドレスを特定するステート開始アドレス特定手段と、
通信用パケットにおける転送データが、前記パターン読出アドレス設定手段によって設定された前記データ記憶手段における読出アドレスから読み出したパターンデータの規定する条件に合致するものであるか否かを判別する判別手段と、
前記判別手段による判別結果に基づいて、第２のパケットを検出するパケット検出手段とを含み、
前記パターン読出アドレス設定手段は、前記判別手段における判別結果に応じて前記データ記憶手段におけるパターンデータの読出アドレスを更新するパターン読出アドレス更新手段を含み、
前記パケット検出手段は、前記判別手段により合致すると判別された場合に、前記パターン読出アドレス更新手段による更新後の読出アドレスが前記データ記憶手段に記憶されているステート設定データに示されるパターン検出終了のアドレスと一致したときに、第２のパケットを検出したと判断する、
ことを特徴とするデータ受信装置。
【請求項５】
前記検出処理手段は、前記パケット検出手段により第２のパケットを検出したタイミングにて、所定のトリガ信号を出力する信号出力手段を含む、
ことを特徴とする請求項４に記載のデータ受信装置。
【請求項６】
第１のパケットは、要求パケットであり、
第２のパケットは、第１のパケットに対する応答となる応答パケットである、
ことを特徴とする請求項４又は５に記載のデータ受信装置。
【請求項７】
識別情報保持手段と、データ記憶手段と、処理手段とを備えるパターン検出回路の動作方法であって、
前記データ記憶手段が、前記識別情報保持手段に保持される識別情報を用いた検出条件を規定するパターンデータを、パターン検出の対象となる複数の通信用パケットそれぞれに対応して記憶するとともに、複数の通信用パケットの受信状況に応じて移行する複数のステートの開始アドレスに対応する各パターンデータの先頭アドレス及び、パターン検出終了のアドレスを示すステート設定データを記憶するデータ記憶ステップと、
前記識別情報保持手段が、通信用パケットに含まれる所定の識別情報を保持する識別情報保持ステップと、
前記処理手段が、前記データ記憶手段におけるパターンデータの読出アドレスを設定するパターン読出アドレス設定ステップと、
前記処理手段が、前記データ記憶手段に記憶されているステート設定データを読み出してパターン検出の対象となる複数の通信用パケットに対応した複数のステートそれぞれの開始アドレスを特定するステート開始アドレス特定ステップと、
前記処理手段において、通信用パケットにおける転送データが、前記データ記憶手段におけるパターンデータの読出アドレスから読み出したパターンデータの規定する条件に合致するものであるか否かを判別する判別ステップと、
前記処理手段が、前記判別ステップにおける判別結果に基づいて、トリガ信号を出力する信号出力ステップとを備え、
前記パターン読出アドレス設定ステップは、前記判別ステップにおける判別結果に応じて前記データ記憶手段におけるパターンデータの読出アドレスを更新するパターン読出アドレス更新ステップを含み、
前記信号出力ステップは、前記判別ステップにて合致すると判別した場合に、前記パターン読出アドレス更新ステップにおける更新後の読出アドレスが前記データ記憶手段に記憶されているステート設定データに示されるパターン検出終了のアドレスと一致したときに、トリガ信号を出力する、
ことを特徴とするパターン検出回路の動作方法。
【請求項８】
前記判別ステップにて合致すると判別した場合に、前記パターン読出アドレス更新ステップにおける更新後の読出アドレスが前記ステート開始アドレス特定ステップにて特定した開始アドレスのいずれかと一致すると、現在のステートを次のステートに移行させるステート移行制御ステップを備え、
前記パターン読出アドレス更新ステップは、前記判別ステップにて合致すると判別した場合には、パターンデータの読出アドレスを増加させるように更新する一方で、前記判別ステップにて合致しないと判別した場合には、パターンデータの読出アドレスを現在のステートに対応したパターンデータの先頭アドレスに更新する、
ことを特徴とする請求項７に記載の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パターン検出回路、データ受信装置及びパターン検出回路の動作方法に関する。
【０００２】
【従来の技術】
例えばＩＥＥＥ１３９４バス等を用いた所定のネットワークにおける伝送信号を取得して転送データを受信し、予め定めた検出パターンに合致するデータ列が転送されたことを検出するためのパターン検出回路が知られている。
このパターン検出回路は、パケット構成の転送データを受信し、予め定めた検出パターンにより、所定数のパケットに関して、検出パターンが規定する全ての条件に合致したことを検出する。パターン検出回路は、全ての検出条件に合致することを検出したタイミングで、例えばトリガ信号を出力する。
これにより、パターン検出回路は、互いに関連性のある複数のパケットを受信したタイミングを検出することを試みる。
例えば、パターン検出回路は、あるノード機器から他のノード機器に転送された要求パケットと、その要求パケットに対する応答となる応答パケットとを受信したタイミングにて、トリガ信号を出力することを試みる。
【０００３】
ここで、ＩＥＥＥ１３９４バスを用いたネットワークでは、通信用パケットにトランザクション・ラベルと称される識別情報が付与される。また、要求パケットとそれに対する応答となる応答パケットのように、互いに関連性を有する複数のパケットに対しては、同一のトランザクション・ラベルが付与される。
【０００４】
【発明が解決しようとする課題】
上記従来技術では、トランザクション・ラベルが下層のドライバにより自動的に付与されることから、パターン検出回路にて予め検出パターンとして設定しておくことが困難であった。
このため、従来のパターン検出回路は、例えば、あるノード機器からの要求パケットを複数連続して取得したのちに、これらの要求パケットそれぞれに対する応答パケットを順次取得すると、誤ったタイミングにて全ての条件に合致することを検出してしまうことがあった。
【０００５】
例えば、図８に示すような順序に従った要求パケット（Read Request for data Block）及び応答パケット（Read Response for data Block）が、ＩＥＥＥ１３９４バス上を伝送されたとする。
ここで、従来のパターン検出回路にて、２番目に伝送される要求パケットと、４番目に伝送される応答パケットとを検出して、トリガ信号の出力を試みるものとする。
この場合、従来のパターン検出回路では、トランザクション・ラベルを検出条件に含めることができないため、３番目に伝送される応答パケットが検出条件に合致することを検出して、トリガ信号を出力してしまう。
このため、不適切なタイミングでトリガ信号が出力されるという問題があった。
【０００６】
この発明は、上記実状に鑑みてなされたものであり、例えば、要求パケットと、それに対する応答となる応答パケットのように、互いに関連性のある複数の通信用パケットが所定の順序で転送されたタイミングを適切に検出することができるパターン検出回路、データ受信装置及びパターン検出回路の動作方法を、提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明の第１の観点に係るパターン検出回路は、
予め設定した検出パターンに合致する複数の通信用パケットを受信したことを検出するためのパターン検出回路であって、
通信用パケットから抽出された所定の識別情報を保持する識別情報保持手段と、
前記識別情報保持手段に保持される識別情報を用いた検出条件を規定するパターンデータを、パターン検出の対象となる複数の通信用パケットそれぞれに対応して記憶するとともに、複数の通信用パケットの受信状況に応じて移行する複数のステートの開始アドレスに対応する各パターンデータの先頭アドレス及び、パターン検出終了のアドレスを示すステート設定データを記憶するデータ記憶手段と、
前記データ記憶手段に記憶されているパターンデータに基づいて、全ての検出条件に合致する複数の通信用パケットを受信したことを検出し、所定のトリガ信号を出力する処理手段とを備え、
前記処理手段は、
前記データ記憶手段におけるパターンデータの読出アドレスを設定するパターン読出アドレス設定手段と、
前記データ記憶手段に記憶されているステート設定データを読み出してパターン検出の対象となる複数の通信用パケットに対応した複数のステートそれぞれの開始アドレスを特定するステート開始アドレス特定手段と、
通信用パケットにおける転送データが、前記パターン読出アドレス設定手段によって設定された前記データ記憶手段における読出アドレスから読み出したパターンデータの規定する条件に合致するものであるか否かを判別する判別手段と、
前記判別手段による判別結果に基づいて、トリガ信号を出力する信号出力手段とを含み、
前記パターン読出アドレス設定手段は、前記判別手段における判別結果に応じて前記データ記憶手段におけるパターンデータの読出アドレスを更新するパターン読出アドレス更新手段を含み、
前記信号出力手段は、前記判別手段により合致すると判別された場合に、前記パターン読出アドレス更新手段による更新後の読出アドレスが前記データ記憶手段に記憶されているステート設定データに示されるパターン検出終了のアドレスと一致したときに、トリガ信号を出力する、
ことを特徴とする。
【０００８】
前記処理手段は、前記判別手段により合致すると判別された場合に、前記パターン読出アドレス更新手段による更新後の読出アドレスが前記ステート開始アドレス特定手段により特定された開始アドレスのいずれかと一致すると、現在のステートを次のステートに移行させるステート移行制御手段を含み、
前記パターン読出アドレス更新手段は、前記判別手段により合致すると判別された場合には、パターンデータの読出アドレスを増加させるように更新する一方で、前記判別手段により合致しないと判別された場合には、パターンデータの読出アドレスを現在のステートに対応したパターンデータの先頭アドレスに更新することが望ましい。
【０００９】
また、ＩＥＥＥ１３９４バス上を伝送される通信用パケットを受信することが望ましい。
【００１０】
この発明の第２の観点に係るデータ受信装置は、
複数の通信用パケットとなる転送データを受信して、予め定めた検出パターンに合致したことを検出するためのデータ受信装置であって、
予め定めた検出パターンに合致する第１のパケットに含まれる所定の識別情報を保持する保持手段と、
通信用パケットに含まれる転送データが前記保持手段に保持されている識別情報を用いた検出パターンに合致するか否かを判別することにより、第１のパケットより後に受信した通信用パケットのうちで、予め定めた検出パターンに合致する第２のパケットを検出する検出処理手段とを備え、
前記検出処理手段は、
前記保持手段に保持される識別情報を用いた検出条件を規定するパターンデータを、パターン検出の対象となる複数の通信用パケットそれぞれに対応して記憶するとともに、複数の通信用パケットの受信状況に応じて移行する複数のステートの開始アドレスに対応する各パターンデータの先頭アドレス及び、パターン検出終了のアドレスを示すステート設定データを記憶するデータ記憶手段と、
前記データ記憶手段におけるパターンデータの読出アドレスを設定するパターン読出アドレス設定手段と、
前記データ記憶手段に記憶されているステート設定データを読み出してパターン検出の対象となる複数の通信用パケットに対応した複数のステートそれぞれの開始アドレスを特定するステート開始アドレス特定手段と、
通信用パケットにおける転送データが、前記パターン読出アドレス設定手段によって設定された前記データ記憶手段における読出アドレスから読み出したパターンデータの規定する条件に合致するものであるか否かを判別する判別手段と、
前記判別手段による判別結果に基づいて、第２のパケットを検出するパケット検出手段とを含み、
前記パターン読出アドレス設定手段は、前記判別手段における判別結果に応じて前記データ記憶手段におけるパターンデータの読出アドレスを更新するパターン読出アドレス更新手段を含み、
前記パケット検出手段は、前記判別手段により合致すると判別された場合に、前記パターン読出アドレス更新手段による更新後の読出アドレスが前記データ記憶手段に記憶されているステート設定データに示されるパターン検出終了のアドレスと一致したときに、第２のパケットを検出したと判断する、
ことを特徴とする。
【００１１】
前記検出処理手段は、前記パケット検出手段により第２のパケットを検出したタイミングにて、所定のトリガ信号を出力する信号出力手段を含むことが望ましい。
【００１２】
第１のパケットは、要求パケットであり、
第２のパケットは、第１のパケットに対する応答となる応答パケットであることが望ましい。
【００１３】
この発明の第３の観点に係るパターン検出回路の動作方法は、
識別情報保持手段と、データ記憶手段と、処理手段とを備えるパターン検出回路の動作方法であって、
前記データ記憶手段が、前記識別情報保持手段に保持される識別情報を用いた検出条件を規定するパターンデータを、パターン検出の対象となる複数の通信用パケットそれぞれに対応して記憶するとともに、複数の通信用パケットの受信状況に応じて移行する複数のステートの開始アドレスに対応する各パターンデータの先頭アドレス及び、パターン検出終了のアドレスを示すステート設定データを記憶するデータ記憶ステップと、
前記識別情報保持手段が、通信用パケットに含まれる所定の識別情報を保持する識別情報保持ステップと、
前記処理手段が、前記データ記憶手段におけるパターンデータの読出アドレスを設定するパターン読出アドレス設定ステップと、
前記処理手段が、前記データ記憶手段に記憶されているステート設定データを読み出してパターン検出の対象となる複数の通信用パケットに対応した複数のステートそれぞれの開始アドレスを特定するステート開始アドレス特定ステップと、
前記処理手段において、通信用パケットにおける転送データが、前記データ記憶手段におけるパターンデータの読出アドレスから読み出したパターンデータの規定する条件に合致するものであるか否かを判別する判別ステップと、
前記処理手段が、前記判別ステップにおける判別結果に基づいて、トリガ信号を出力する信号出力ステップとを備え、
前記パターン読出アドレス設定ステップは、前記判別ステップにおける判別結果に応じて前記データ記憶手段におけるパターンデータの読出アドレスを更新するパターン読出アドレス更新ステップを含み、
前記信号出力ステップは、前記判別ステップにて合致すると判別した場合に、前記パターン読出アドレス更新ステップにおける更新後の読出アドレスが前記データ記憶手段に記憶されているステート設定データに示されるパターン検出終了のアドレスと一致したときに、トリガ信号を出力する、
ことを特徴とする。
【００１４】
前記判別ステップにて合致すると判別した場合に、前記パターン読出アドレス更新ステップにおける更新後の読出アドレスが前記ステート開始アドレス特定ステップにて特定した開始アドレスのいずれかと一致すると、現在のステートを次のステートに移行させるステート移行制御ステップを備え、
前記パターン読出アドレス更新ステップは、前記判別ステップにて合致すると判別した場合には、パターンデータの読出アドレスを増加させるように更新する一方で、前記判別ステップにて合致しないと判別した場合には、パターンデータの読出アドレスを現在のステートに対応したパターンデータの先頭アドレスに更新することが望ましい。
【００１７】
【発明の実施の形態】
以下に、図面を参照し、この発明の実施の形態に係るパターン検出回路の一例として、ＩＥＥＥ１３９４バスにおける伝送信号を取得して転送データを受信するパターン検出回路１００について説明する。
なお、以下の説明では、括弧に下付した添字”２”と”１６”が、それぞれ、２進数表示と１６進数表示であることを示すものとする。
【００１８】
ＩＥＥＥ１３９４バスでは、パケット構造を有する転送データが、複数のノード機器となるネットワーク機器の間を、シリアルで伝送される。例えば、書込要求（Write Request）パケットや書込応答（Write Response）パケット、読出要求（Read Request）パケットや読出応答（Read Response）パケット等となる転送データが伝送される。ここで、書込要求パケットには、３２ビットからなる１クワドレットを単位としたクワドレット書込（Quadlet Write）と、ブロック書込（Block Write）とに対応したものがある。また、読出要求パケットには、１クワドレットを単位としたクワドレット読出（Quadlet Read）と、ブロック読出（Block Read）とに対応したものがある。
【００１９】
図１は、一例として、ブロック読出に対応した読出要求パケット（Read Request for data Block）のデータ構造を示す図である。
図示するように、ブロック読出に対応した読出要求パケットは、先頭から、１６ビットのdestination_ID、６ビットのトランザクション・ラベル（tl: transaction label）、２ビットのリトライ（rt: retry）、４ビットのトランザクション・コード（tcode: transaction code）、４ビットのプライオリティ（pri: priority）、１６ビットのsource_ID、４８ビットのdestination_offset、８ビットのdata_length、８ビットのextended_tcode、３２ビットのheader_CRCとなるデータを含んでいる。
【００２０】
また、図２は、他の一例として、ブロック読出に対応した読出応答パケット（Read Response for data Block）のデータ構造を示す図である。
図示するように、ブロック読出に対応した読出応答パケットは、読出要求パケットに、データフィールドと、data_CRCとなるデータとが付加され、また、destination_offsetに代えて、４ビットのrcodeと、将来のために予約された４４ビットのreservedとなるデータを含んでいる。
【００２１】
図３は、この発明の実施の形態に係るパターン検出回路１００の構成を示す図である。
図示するように、このパターン検出回路１００は、検出処理部１と、ステート管理部２と、ＣＰＵ（Central Processing Unit）３と、メモリ４と、ラベル保持部５とを備えている。
【００２２】
検出処理部１は、例えば物理レイヤ回路等を用いて、ＩＥＥＥ１３９４バスにおける伝送信号を取得することにより転送データを受信し、ステート管理部２によりセットされたデータの規定した条件に合致することを、検出するためのものである。
すなわち、検出処理部１は、例えば、ステート管理部２によりセットされたデータと転送データとの比較処理を実行し、両者が一致したことを検出すると、ステート管理部２に所定の通知を送る。
こうした機能を実現するため、検出処理部１は、例えば、デマルチプレクサと、パターンレジスタと、比較回路とを備えて構成される。ここで、デマルチプレクサは、通信用パケットに含まれるヘッダ・データを抽出する。パターンレジスタは、ステート管理部２によりセットされるパターンデータ（後述するコンペアデータ等）を保持する。比較回路は、デマルチプレクサの出力をパターンレジスタの保持データと比較することにより、予め定めたバイト位置の転送データが保持データと一致したことを検出する。
【００２３】
ここで、検出処理部１は、ステート管理部２によりセットされたデータに基づいて、互いに関連性を有する複数のパケットが転送されたことを検出可能とする。
より具体的には、検出処理部１は、ステート管理部２によりセットされたデータの規定する特定の条件に合致した要求パケットから、トランザクション・ラベルといった識別情報を取り込み、ラベル保持部５に保持させる。また、検出処理部１は、条件に合致する要求パケットを検出したのちに別のパケットを受信すると、そのパケットに含まれるトランザクション・ラベルといった識別情報を、ラベル保持部５に保持されているデータと比較して、要求パケットに対する応答となる応答パケットを検出可能とする。
なお、トランザクション・ラベルといった識別情報は、ネットワーク機器がパケットを送信する際に、下層のドライバにより自動的に割り当てられることが多く、検出パターンとして予め設定しておくことが困難な情報である。
【００２４】
ステート管理部２は、予め定めた検出パターンに合致する複数のパケットが所定の順序で転送されたことをトリガ信号の出力条件としたパターン検出を可能とするためのものである。
すなわち、ステート管理部２は、通信用パケットの受信状況に応じたパターンデータを、メモリ４から読み出して検出処理部１にセットし、検出処理部１からの通知の有無に基づいて、転送データがパターンデータの規定する条件に合致するか否かを判別する。
また、ステート管理部２は、予め設定された全てのパターンデータを用いた一致検出が終了すると、トリガ信号を生成して出力する。
【００２５】
ここで、ステート管理部２は、検出処理部１によるパターン検出の対象となる複数の通信用パケットそれぞれに対応した複数のステートを定義して、メモリ４からのパターン読出動作を規定する。
すなわち、ステート管理部２は、検出処理部１からの通知の有無に基づいて、検出処理部１にセットしたデータの規定する条件に合致しない転送データが伝送されたことを検知した場合に、メモリ４におけるパターンデータの読出アドレスを、現在のステートに対応する通信用パケットを検出するためのパターンデータの先頭アドレスに設定する。
【００２６】
ＣＰＵ３は、このパターン検出回路１００全体の動作を制御するためのものである。
例えば、ＣＰＵ３は、検出パターンとなるデータを、メモリ４に記憶させ、ステート管理部２による読出を可能とする。
また、ＣＰＵ３は、ステート管理部２に指令を送り、パターン検出動作の開始・終了を指示する。
【００２７】
メモリ４は、例えば半導体記憶装置等から構成され、図４に例示するような、検出パターンを示すパターンデータを記憶するためのものである。
図４に示すように、このパターンデータは、バイト位置データと、マスクデータと、コンペアデータとを含んでいる。
【００２８】
バイト位置データは、通信用パケット内で、コンペアデータと比較される転送データの位置を特定するためのデータである。
ここで、バイト位置データは、例えば１６ビットからなり、上位４ビットを制御フラグとして使用し、下位１２ビットにより通信用パケットにおける転送データのバイト位置を指定する。
【００２９】
マスクデータは、コンペアデータと転送データとの比較結果を有効に取り込むビット位置を示すデータである。
すなわち、コンペアデータと転送データについて、マスクデータが（１）2となる全てのビット位置について、検出処理部１がデータを比較する。この際、検出処理部１は、比較結果をＡＮＤ演算して、ＴＲＵＥ、すなわち（１）2となる場合に、コンペアデータが転送データと一致したことを検出する。
【００３０】
コンペアデータは、転送データと比較される検出パターンを示すデータである。
【００３１】
また、メモリ４は、パターン検出の対象となる複数の通信用パケットそれぞれに対応して記憶しているパターンデータの先頭アドレス及び、パターン検出が終了となるアドレスを、ステート設定データとして、パターンデータとは別に記憶する。このステート設定データは、ステート管理部２が定義する複数のステートの開始アドレス及び、パターン検出終了のアドレスを示している。
例えば、図４に示すようなパターンデータを記憶している場合、メモリ４は、第１のステートの開始アドレスを＃０、第２のステートの開始アドレスを＃２４、パターン検出終了のアドレスを＃４０としたステート設定データを記憶している。
【００３２】
ラベル保持部５は、検出処理部１が所定の条件に従って抽出したヘッダ・データに含まれるトランザクション・ラベル等の識別情報を保持するためのものである。
【００３３】
以下に、この発明の実施の形態に係るパターン検出回路１００の動作を説明する。
このパターン検出回路１００は、例えばＩＥＥＥ１３９４バスを用いて構成されたバスネットワークに接続されて電源が投入されると、図５のフローチャートに示す処理を実行して、予め定めた検出パターンに合致する複数のパケットが伝送されたことを検出し、トリガ信号を出力する。
以下、図５のフローチャートに示す処理について説明する。
【００３４】
ＣＰＵ３は、ユーザーが図示せぬキー入力部を操作することにより入力した指示情報や、図示せぬ入出力ポートから入力された制御信号等に従って、検出パターンとなるデータを取得し、メモリ４に記憶させて設定する（ステップＳ１）。この際メモリ４に記憶されるデータは、パターンデータとステート設定データとを含んでいる。
【００３５】
こののち、ＣＰＵ３は、例えば外部から入力された制御信号や内部タイマ等により、転送データにおけるパターン検出の開始タイミングが到来したことを検知すると、ステート管理部２に指令を送り、パターン検出のための動作を開始させる（ステップＳ２）。
【００３６】
ステート管理部２は、ＣＰＵ３から動作開始の指令を受けると、メモリ４に記憶されているパターンデータの読出アドレスを、パターンデータが記憶されている領域の先頭アドレスに設定する。
また、ステート管理部２は、メモリ４からステート設定データを読み出し、パターン検出の対象となる複数の通信用パケットに対応した複数のステートそれぞれの開始アドレスを特定する。この際、ステート管理部２は、現在のステートを第１のステートとして定義する。
このようにして、ステート管理部２は、パターンデータの読出動作を初期化する（ステップＳ３）。
【００３７】
ステート管理部２は、メモリ４のデータ読出位置から読み出したデータに基づいて検出処理部１の動作を制御することにより、マスクデータやコンペアデータ等からなるパターンデータをセットする（ステップＳ４）。
【００３８】
検出処理部１は、ステート管理部２によりセットされたパターンデータに基づいて、受信した転送データとの比較処理を実行する（ステップＳ５）。
この際、検出処理部１は、ステート管理部２から受けたバイト位置データの上位４ビットを制御フラグとして取り込み、ラベル保持部５によるデータ保持・読出動作を制御する。
【００３９】
例えば、検出処理部１は、バイト位置データの上位４ビットから（１）16を取り込むと、下位１２ビットにより指定されたバイト位置の転送データが要求パケットのトランザクション・ラベルである、と識別する。この場合、検出処理部１は、バイト位置データの下位１２ビットにより指定されたバイト位置の転送データを、ラベル保持部５に送って保持させる。
ここで、ＩＥＥＥ１３９４バスにて伝送される通信用パケットでは、先頭から３バイト目のデータにおける上位６ビットが、トランザクション・ラベルとなる。従って、メモリ４に記憶させて設定するパターンデータにおいて、バイト位置データの下位１２ビットにより（００３）16を予め指定しておくことにより、例えば要求パケット等のトランザクション・ラベルを、ラベル保持部５に保持させることができる。
【００４０】
また、例えば、検出処理部１は、バイト位置データの上位４ビットから（２）16を取り込むと、下位１２ビットにより指定されるバイト位置の転送データが応答パケットのトランザクション・ラベルである、と識別する。この場合、検出処理部１は、ラベル保持部５に保持されているデータをコンペアデータとして読み出し、バイト位置データの下位１２ビットにより指定された転送データと比較する。
【００４１】
このように、検出処理部１は、バイト位置データの上位４ビットから取り込んだデータが（１）16あるいは（２）16である場合に、ステート管理部２によりセットされたコンペアデータを無効として、所定の処理を実行する。
なお、検出処理部１は、バイト位置データの上位４ビットから取り込んだデータが（０）16である場合には、ステート管理部２によりセットされたコンペアデータが有効であるとして、転送データとの比較処理にて使用する。
【００４２】
検出処理部１は、比較処理の結果、転送データがコンペアデータと一致したことを検出すると、ステート管理部２にデータの一致を通知する。
【００４３】
ステート管理部２は、検出処理部１からの通知の有無により、転送データがパターンデータの規定する条件に合致するものであるか否かを判別する（ステップＳ６）。
【００４４】
ステート管理部２は、転送データがパターンデータの規定する条件に合致しないと判別すると（ステップＳ６にてＮＯ）、現在のステートに対応したパターンデータの先頭アドレスを、次のパターンデータの読出アドレスとして指定する（ステップＳ７）。すなわち、ステート管理部２は、パターンデータの読出アドレスを、現在のステートの開始アドレスまで戻す。
こののち、ステート管理部２は、処理を上記ステップＳ４にリターンして、現在のステートに対応した通信用パケットが伝送されたことを検出するために、処理を繰り返す。
【００４５】
一方、ステート管理部２は、転送データがパターンデータの規定する条件に合致したと判別すると（ステップＳ６にてＹＥＳ）、メモリ４におけるパターンデータの読出アドレスを、例えば、４バイト単位で増加させる（ステップＳ８）。
【００４６】
この際、ステート管理部２は、増加させたパターンデータの読出アドレスをステートの開始アドレスと比較することにより、パターン検出の対象となる複数の通信用パケットそれぞれに対応した複数のステートのうちから、現在のステートを特定する（ステップＳ９）。
すなわち、ステート管理部２は、パターンデータの読出アドレスが、上記ステップＳ３にてメモリ４から読み出したステート設定データに示されたステートの開始アドレスと一致するか否かを判別する。
ステート管理部２は、パターンデータの読出アドレスがステートの開始アドレスと一致しないと判別すると、ステートは変化していないとして、現在のステートを維持する。一方、ステート管理部２は、ステートの開始アドレスと一致すると判別すると、次に伝送される通信用パケットにてパターン検出するためのステートに移行したとして、現在のステートを移行させる。
【００４７】
例えば、現在のステートが第１のステートである場合に、パターンデータの読出アドレスが第２のステートの開始アドレスと一致したと判別すると、ステート管理部２は、現在のステートを第２のステートに移行させる。
この際、ステート管理部２は、ラベル保持部５の保持データを確定し、以後、パターンデータの読出アドレスがパターン検出終了のアドレスとなるか、ラベル保持部５に新たな転送データを保持させる旨がパターンデータにより指示される（バイト位置データの上位４ビットが（１）16となる）かするまで、ラベル保持部５の保持データを破棄しない。
【００４８】
あるいは、ステート管理部２は、ラベル保持部３に、予め設定した所定の時間（例えば、トランザクションの応答期限である２００ｍｓ）だけデータを保持させ、その設定時間が経過したタイミングにて、保持データを破棄するようにしてもよい。
この場合、ラベル保持部３の保持データが破棄されると、ステート管理部２は、処理を上記ステップＳ３にリターンして、第１のステートから処理をやり直す。
【００４９】
ステート管理部２は、全てのパターンデータを用いた転送データの比較処理による一致検出が終了したか否かを判別する（ステップＳ１０）。
すなわち、ステート管理部２は、増加させたパターンデータの読出アドレスが、上記ステップＳ３にてメモリ４から読み出したステート設定データに示されたパターン検出終了のアドレスと一致するか否かを判別する。
【００５０】
ステート管理部２は、読出アドレスがパターン検出終了のアドレスと一致しないと判別すると（ステップＳ１０にてＮＯ）、上記ステップＳ９にて増加させた読出アドレスが有効なアドレスであるとして、処理を上記ステップＳ４にリターンし、パターンデータの規定する条件に合致した転送データを検出するための処理を継続する。
【００５１】
一方、ステート管理部２は、全てのパターンデータを用いた一致検出が終了したと判別すると（ステップＳ１０にてＹＥＳ）、検出すべき複数の通信用パケットを受信してトリガ信号の出力条件を満足したとして、トリガ信号を出力する（ステップＳ１１）。
この際、ステート管理部２は、トリガ信号を、ＣＰＵ３や、外部に設けられた各種の回路（例えば、キャプチャメモリのデータ記録を制御する回路やＤＳＯの同期制御回路等）に出力する。
【００５２】
こののち、ステート管理部２は、処理を上記ステップＳ３にリターンして、次のトリガ信号を出力するために、処理を継続する。
あるいは、ステート管理部２は、図５のフローチャートに示す処理を終了する。
【００５３】
次に、具体例として、図４に例示するようなパターンデータをメモリ４に記憶させてパターン検出する場合の動作について説明する。
このパターンデータは、前述した図５のフローチャートに示す処理のステップＳ１にて、例えばＣＰＵ３により、メモリ４に記憶される。
【００５４】
また、ステート設定データにより、第１のステートの開始アドレスが＃０であり、第２のステートの開始アドレスが＃２４であり、パターン検出終了のアドレスが＃４０であることが、指定されている。
ステート管理部２は、前述した図５のフローチャートに示す処理のステップＳ３にて、メモリ４から読み出したステート設定データにより、第１及び第２のステートの開始アドレスと、パターン検出終了のアドレスとを特定する。
【００５５】
こののち、検出処理部１は、ステート管理部２がメモリ４のアドレス＃０〜＃３から読み出してセットしたパターンデータにより、初期ステートである第１のステートにて受信したパケットにおける３バイト目のデータを、ラベル保持部５に保持させる。
【００５６】
すなわち、ステート管理部２がメモリ４のアドレス＃０〜＃３から読み出してセットしたパターンデータにおいて、バイト位置データの上位４ビットにより（１）16が指定されている。このことから、検出処理部１は、ステート管理部２によりセットされたコンペアデータが無効であるとする。この際、検出処理部１は、バイト位置データの下位１２ビットにより指定されたバイト位置（００３）16から抽出した転送データを、ラベル保持部５に送って保持させる。
【００５７】
こののち、検出処理部１は、ステート管理部２に通知を送ることにより、メモリ４のアドレス＃４〜＃７に記憶されているパターンデータを取得する。
検出処理部１は、マスクデータが（Ｆ０）16であることから、第１のステートで受信したパケットにおける４バイト目のデータにて、上位４ビットが（５）16であることを検出した場合に、データの一致をステート管理部２に通知する。
この通知を受けたステート管理部２は、転送データがパターンデータの規定する条件に合致すると判別し、メモリ４のアドレス＃８〜＃１１から読み出したパターンデータを、検出処理部１にセットする。
一方、ステート管理部２は、転送データがパターンデータの規定する条件に合致しないと判別すると、メモリ４のアドレス＃０〜＃３から読み出したパターンデータを、検出処理部１にセットする。この際、ラベル保持部５の保持データは破棄される。
【００５８】
メモリ４のアドレス＃８〜＃１１から読み出したパターンデータがセットされた場合、検出処理部１は、第１のステートにて受信したパケットにおける５バイト目のデータが（ＦＦ）16であることを検出すると、データの一致をステート管理部２に通知する。
この通知を受けたステート管理部２は、転送データがパターンデータの規定する条件に合致すると判別し、メモリ４のアドレス＃１２〜＃１５から読み出したパターンデータを、検出処理部１にセットする。
一方、ステート管理部２は、転送データがパターンデータの規定する条件に合致しないと判別すると、メモリ４のアドレス＃０〜＃３から読み出したパターンデータを、検出処理部１にセットする。この際、ラベル保持部５の保持データは破棄される。
【００５９】
メモリ４のアドレス＃１２〜＃１５から読み出したパターンデータがセットされた場合、検出処理部１は、第１のステートにて受信したパケットにおける６バイト目のデータが（Ｃ１）16であることを検出すると、データの一致をステート管理部２に通知する。
この通知を受けたステート管理部２は、転送データがパターンデータの規定する条件に合致すると判別し、メモリ４のアドレス＃１６〜＃１９から読み出したパターンデータを、検出処理部１にセットする。
一方、ステート管理部２は、転送データがパターンデータの規定する条件に合致しないと判別すると、メモリ４のアドレス＃０〜＃３から読み出したパターンデータを、検出処理部１にセットする。この際、ラベル保持部５の保持データは破棄される。
ここまでの処理により、ブロック読出に対応した読出要求パケットであって、source_IDが（ＦＦＣ１）16であるパケットを、検出することができる。
【００６０】
メモリ４のアドレス＃１６〜＃１９から読み出したパターンデータがセットされた場合、検出処理部１は、第１のステートにて受信したパケットにおける１１バイト目のデータが（０４）16であることを検出すると、データの一致をステート管理部２に通知する。
この通知を受けたステート管理部２は、転送データがパターンデータの規定する条件に合致すると判別し、メモリ４のアドレス＃２０〜＃２３から読み出したパターンデータを、検出処理部１にセットする。
一方、ステート管理部２は、転送データがパターンデータの規定する条件に合致しないと判別すると、メモリ４のアドレス＃０〜＃３から読み出したパターンデータを、検出処理部１にセットする。この際、ラベル保持部５の保持データは破棄される。
【００６１】
メモリ４のアドレス＃２０〜＃２３から読み出したパターンデータがセットされた場合、検出処理部１は、第１のステートにて受信したパケットにおける１２バイト目のデータが（０４）16であることを検出すると、データの一致をステート管理部２に通知する。
この通知を受けたステート管理部２は、転送データがパターンデータの規定する条件に合致すると判別し、メモリ４のアドレス＃２４〜＃２７から読み出したパターンデータを、検出処理部１にセットする。この際、ステート管理部２は、パターンデータの読出アドレスが第２のステートの開始アドレスに一致したことから、第２のステートに移行する。
すなわち、ステート管理部２は、ラベル保持部５の保持データを確定し、以後、トリガ信号を出力するまで、あるいは、パターンデータにより新たな転送データの抽出が指定されるまで、ラベル保持部５の保持データを破棄しない。
【００６２】
一方、ステート管理部２は、転送データがメモリ４のアドレス＃２０〜＃２３から読み出したパターンデータの規定する条件に合致しないと判別すると、メモリ４のアドレス＃０〜＃３から読み出したパターンデータを、検出処理部１にセットする。この際、ラベル保持部５の保持データは破棄される。
ここまでの処理により、destination_offsetの下位１６ビットが（０４０４）16であるパケットを、検出することができる。
【００６３】
メモリ４のアドレス＃２４〜２７から読み出したパターンデータがセットされた場合、検出処理部１は、第２のステートにて受信したパケットにおける１バイト目のデータが（ＦＦ）16であることを検出すると、データの一致をステート管理部２に通知する。
この通知を受けたステート管理部２は、転送データがパターンデータの規定する条件に合致すると判別し、メモリ４のアドレス＃２８〜＃３１から読み出したパターンデータを、検出処理部１にセットする。
一方、ステート管理部２は、転送データがパターンデータの規定する条件に合致しないと判別すると、メモリ４のアドレス＃２４〜＃２７から読み出したパターンデータを、検出処理部１にセットする。
【００６４】
メモリ４のアドレス＃２８〜＃３１から読み出したパターンデータがセットされた場合、検出処理部１は、第２のステートにて受信したパケットにおける２バイト目のデータが（Ｃ１）16であることを検出すると、データの一致をステート管理部２に通知する。
この通知を受けたステート管理部２は、転送データがパターンデータの規定する条件に合致すると判別し、メモリ４のアドレス＃３２〜＃３５から読み出したパターンデータを、検出処理部１にセットする。
一方、ステート管理部２は、転送データがパターンデータの規定する条件に合致しないと判別すると、メモリ４のアドレス＃２４〜＃２７から読み出したパターンデータを、検出処理部１にセットする。
ここまでの処理により、destination_IDが（ＦＦＣ１）16であるパケットを、検出することができる。
【００６５】
メモリ４のアドレス＃３２〜＃３５から読み出したパターンデータがセットされた場合、検出処理部１は、第２のステートにて受信したパケットにおける３バイト目のデータを、ラベル保持部５の保持データと比較する。
【００６６】
すなわち、ステート管理部２がメモリ４のアドレス＃３２〜＃３５から読み出してセットしたパターンデータにおいて、バイト位置データの上位４ビットにより（２）16が指定されている。このことから、検出処理部１は、ラベル保持部５の保持データをコンペアデータとして、バイト位置データの下位１２ビットにより指定されたバイト位置（００３）16から抽出した転送データと比較する。この際、マスクデータが（ＦＣ）16であることから、検出処理部１は、受信したパケットにおける３バイト目のデータのうち、上位６ビットがラベル保持部５の保持データと一致した場合に、データの一致をステート管理部２に通知する。
この通知を受けたステート管理部２は、転送データがパターンデータの規定する条件に合致すると判別し、メモリ４のアドレス＃３６〜＃３９から読み出したパターンデータを、検出処理部１にセットする。
一方、ステート管理部２は、転送データがパターンデータの規定する条件に合致しないと判別すると、メモリ４のアドレス＃２４〜＃２７から読み出したパターンデータを、検出処理部１にセットする。
【００６７】
メモリ４のアドレス＃３６〜＃３９から読み出したパターンデータがセットされた場合、マスクデータが（Ｆ０）16であることから、検出処理部１は、第２のステートで受信したパケットにおける４バイト目のデータにて、上位４ビットが（７）16であることを検出すると、データの一致をステート管理部２に通知する。
この通知を受けたステート管理部２は、転送データがパターンデータの規定する条件に合致すると判別し、パターンデータの読出アドレスを増加させ、そのアドレスがパターン検出終了のアドレスとなることから、トリガ信号を出力する。一方、ステート管理部２は、転送データがパターンデータの規定する条件に合致しないと判別すると、メモリ４のアドレス＃２４〜＃２７から読み出したパターンデータを、検出処理部１にセットする。
【００６８】
このようにして、パターン検出回路１００は、予め定めた検出パターンに合致する複数のパケットが伝送されたことを検出して、トリガ信号を出力することができる。
【００６９】
例えば、図４に示すパターンデータをメモリ４に記憶させた状態で、図６に示すような順序に従った要求パケット及び応答パケットが、ＩＥＥＥ１３９４バス上を伝送されたとする。
この場合、パターン検出回路１００は、１番目に伝送された要求パケット（Read Request for data Block）が第１のステートに対応するパターンデータの規定する条件のうち、destination_offsetが合致しないと判別して、ラベル保持部５に保持したトランザクション・ラベルを破棄する。
【００７０】
パターン検出回路１００は、２番目に伝送された要求パケット（Read Request for data Block）を、第１のステートに対応するパターンデータの規定する条件に合致した通信用パケットとして検出する。この際、ラベル保持部５には、トランザクション・ラベルとして”２”を示すデータが保持されている。
【００７１】
こののち、３番目に伝送された応答パケット（Read Response for data Block）を受信すると、パターン検出回路１００は、トランザクション・ラベルが”２”ではないことから、第１のステートにて検出した要求パケットと関連性を有する応答パケットではないとして、第２のステートに対応するパターンデータにより規定される条件には合致しないと判別する。
【００７２】
パターン検出回路１００は、４番目に伝送された応答パケット（Read Response for data Block）を受信すると、トランザクション・ラベルを含めた検出パターンに合致する通信用パケットが伝送されたことを検出する。
そこで、パターン検出回路１００は、この４番目に伝送された応答パケットを検出したタイミングにて、ステート管理部２により、トリガ信号を出力することができる。
【００７３】
すなわち、このパターン検出回路１００は、パターンデータにより予め設定することが困難なトランザクション・ラベルといった識別情報をラベル保持部５に保持させたのち、ラベル保持部５の保持データをコンペアデータとした比較処理を実行する。これにより、要求パケットと、これに対する応答となる応答パケットのように、互いに関連性を有する複数の通信用パケットが所定の順序で転送されたことを検出して、適切なタイミングでトリガ信号を出力することができる。
【００７４】
この発明は、上記実施の形態に限定されず、様々な変形及び応用が可能である。
例えば、検出処理部１が転送データを受信するための構成は、物理レイヤ回路などを用いたものに限定されず、シリアルバス等により伝送される電気信号を取得して転送データを受信するための任意の構成とすることができる。
【００７５】
また、ラベル保持部５が保持するデータは、トランザクション・ラベルに限定されず、複数の通信用パケットにおける関連性を識別可能な任意の識別情報となるデータであってもよい。
【００７６】
上記実施の形態では、ラベル保持部５が１バイトの転送データを保持するものとして説明したが、これに限定されない。
例えば、上記実施の形態におけるラベル保持部５を、実質的に４つ設けて動作させるようにすることで、より多くの識別情報を保持して、多様なパターン検出に適用してもよい。
この場合、バイト位置データのうち上位２ビットを用いて、転送データを保持する４つのラベル保持部５のうちのいずれかを指定し、それに続く上位２ビットを用いて、ラベル保持部５によるデータ保持・読出動作を制御すればよい。
【００７７】
また、上記実施の形態では、コンペアデータが８ビットであるものとして説明したが、これに限定されず、例えば１６ビットや３２ビットといった、任意の長さのデータを用いることができる。
さらに、図７に示すように、検出処理部１は、直並列変換器１０により並列化された転送データを受信してもよい。この場合、メモリ制御回路１１及びキャプチャメモリ１２を設け、ステート管理部２が生成したトリガ信号をメモリ制御回路１１に供給することにより、転送データを取り込んでキャプチャメモリ１２に記録するタイミングを、制御することができる。
【００７８】
このように、パターンデータの構成も任意に変更可能であり、互いに関連性を有する通信用パケットが伝送されたことを検出してトリガ信号を出力するための任意の構成とすることができる。
【００７９】
上記実施の形態では、ＣＰＵ３が、メモリ４に検出パターンとなるデータを記憶させ、ステート管理部２に指令を送ってパターン検出動作の開始・終了を指示するものとして説明したが、これに限定されない。
すなわち、例えば入出力インタフェースを用いて入力した信号を、直接、ステート管理部２やメモリ４に送り、メモリ４にデータを記憶させ、ステート管理部２にパターン検出動作の開始・終了を指示するようにしてもよい。
【００８０】
この発明は、ＩＥＥＥ１３９４バスにおける伝送信号を取得して転送データを受信する場合に限定されず、任意のネットワーク上の伝送信号を取得してパケット構成の転送データを受信する場合に、適用可能である。
【００８１】
この発明は、専用の装置によらず、コンピュータを用いても実現可能である。すなわち、コンピュータを、上述のパターン検出回路１００として機能させるための動作プログラムを所定の記録部に記録し、ＣＰＵ等のマイクロプロセッサが当該動作プログラムを読み出して実行することで、上述のパターン検出回路１００として機能させることができる。
ここで、動作プログラムは、ＦＤ、ＣＤ−ＲＯＭ、ＭＯ、ＩＣメモリー等のコンピュータ読み取り可能な記録媒体に記録して配布するものとしてもよい。さらに、インターネット上のＦＴＰ（File Transfer Protocol）サーバ等が有するファイルシステムに動作プログラムを格納しておき、コンピュータに、例えば、搬送波に重畳して、ダウンロード等するようにしてもよい。
【００８２】
【発明の効果】
この発明によれば、互いに関連性のある複数の通信用パケットが転送されたタイミングを適切に検出することができる。
【図面の簡単な説明】
【図１】ブロック読出に対応した読出要求パケットのデータ構造を示す図である。
【図２】ブロック読出に対応した読出応答パケットのデータ構造を示す図である。
【図３】この発明の実施の形態に係るパターン検出回路の構成を示す図である。
【図４】メモリに記憶されるパターンデータの構成を例示する図である。
【図５】パターン検出回路の動作を説明するためのフローチャートである。
【図６】この発明の実施の形態に係るパターン検出回路の動作の具体例にて、要求パケット及び応答パケットが伝送される順番を示す図である。
【図７】この発明の実施の形態に係るパターン検出回路の変形例の構成を示す図である。
【図８】従来のパターン検出回路の動作を説明するために、要求パケット及び応答パケットが伝送される順番を例示する図である。
【符号の説明】
１    検出処理部
２    ステート管理部
３    ＣＰＵ
４    メモリ
５    ラベル保持部
１０    直並列変換器
１１    メモリ制御回路
１２    キャプチャメモリ
１００    パターン検出回路
【図１】
0003875857.tif 000002
【図２】
0003875857.tif 000003
【図３】
0003875857.tif 000004
【図４】
0003875857.tif 000005
【図５】
0003875857.tif 000006
【図６】
0003875857.tif 000007
【図７】
0003875857.tif 000008
【図８】
0003875857.tif 000009