(57)【特許請求の範囲】
【請求項１】
マトリクス状に配列された露光部で蓄積した電荷を複数の垂直転送路に転送し、これら複数の垂直転送路に転送した電荷を順次一本の水平転送路に転送して出力する固体撮像素子と、
この固体撮像素子の水平転送路での１画素転送期間中のリセット領域とデータ領域に挟まれたリファレンス領域の終了タイミングを制御する水平転送パルスのデューティ比を遅延素子により可変する制御手段と
を具備し、
上記制御手段は、逆位相関係にある２つの上記水平転送パルスの少なくとも一方のデューティ比を可変し、クロスポイントを一致させる
ことを特徴とする撮像装置。
【請求項２】
マトリクス状に配列された露光部で蓄積した電荷を複数の垂直転送路に転送し、これら複数の垂直転送路に転送した電荷を順次一本の水平転送路に転送して出力する固体撮像素子の水平転送路での１画素転送期間中のリセット領域とデータ領域に挟まれたリファレンス領域の終了タイミングを制御する水平転送パルスのデューティ比を遅延素子により可変する制御ステップを備え、
上記制御ステップは、逆位相関係にある２つの上記水平転送パルスの少なくとも一方のデューティ比を可変し、クロスポイントを一致させる
ことを特徴とする撮像素子駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＣＣＤ（電荷結合素子）などの固体撮像素子を用いた撮像装置及び撮像素子駆動方法に関する。
【０００２】
【従来の技術】
図５に一般的なデジタル（スチル）カメラの回路構成を示す。同図で、１０がデジタルカメラであり、このデジタルカメラ１０は、記録モードと再生モードとを設定可能である。記録モードの状態において、レンズ１１の後方に配置されたＣＣＤ１２は、タイミング発生器（ＴＧ）１３、垂直ドライバ１４、及び水平ドライバ１５によって走査駆動され、一定周期毎に光電変換によるＣＣＤ出力を１画面分出力する。
【０００３】
このＣＣＤ出力は、相関二重回路（ＣＤＳ）及びゲインコントロール（ＧＣ）回路１６にてタイミング発生器１３からのサンプリングパルスにより画素単位のアナログ値の電圧信号として取込まれ、ＲＧＢの各原色成分毎に適宜ゲイン調整された後にＡ／Ｄ変換器１７でサンプルホールドされてデジタルデータに変換される。
【０００４】
このデジタルデータに対してカラープロセス回路１８で画素補間処理を含むカラープロセス処理が行なわれて、デジタル値の輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒが生成される。
【０００５】
カラープロセス回路１８は、生成した輝度信号Ｙ及び色差信号Ｃｂ，Ｃｒを、同じく生成した同期信号、メモリ書込みイネーブル信号、及びクロック信号を用いてＤＲＡＭ１９にＤＭＡ転送を行なう。
【０００６】
ＣＰＵ２０は、上記輝度及び色差信号のＤＲＡＭ１９へのＤＭＡ転送終了後に、この輝度及び色差信号をＤＲＡＭ１９より読出してＶＲＡＭ２１に書込む。
【０００７】
デジタルビデオエンコーダ（以下「ビデオエンコーダ」と略称する）２２は、上記輝度及び色差信号をＶＲＡＭ２１より定期的に読出し、クロマ回路２３へ出力する。
【０００８】
クロマ回路２３は、送られてきた信号にクロマ処理を施してビデオ信号を発生し、表示部２４に出力する。
【０００９】
この表示部２４は、例えばバックライト付のカラー液晶表示パネルとその駆動回路とで構成され、カメラ本体の背面側に配設されて、記録モード時にはＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ  Ｖｉｅｗ  Ｆｉｎｄｅｒ：電子ビューファインダ）として機能するもので、クロマ回路２３からのビデオ信号に基づいた表示を行なうことで、その時点でＣＣＤ１２から取込んでいる画像情報に基づく画像を表示することとなる。
【００１０】
そして、このように表示部２４にその時点での画像がモニタ画像としてリアルタイムに表示されている状態で、記録保存を行ないたいタイミングでキー入力部２５を構成する複数のキー中のシャッタキーを操作すると、トリガ信号を発生する。
【００１１】
ＣＰＵ２０は、このトリガ信号に応じてその時点でＣＣＤ１２から取込んでいる１画面分の輝度及び色差信号のＤＲＡＭ１９へのＤＭＡ転送の終了後、直ちにＣＣＤ１２からのＤＲＡＭ１９への経路を停止し、記録保存の状態に遷移する。
【００１２】
この記録保存の状態では、ＣＰＵ２０がＤＲＡＭ１９に書込まれている１フレーム分の輝度及び色差信号をＹ，Ｃｂ，Ｃｒの各コンポーネント毎に縦８画素×横８画素の基本ブロックと呼称される単位で読出してＪＰＥＧ回路２６に書込む。
【００１３】
ＪＰＥＧ回路２６は、書き込まれた信号に対してＡＤＣＴ（ＡｄａｐｔｉｖｅＤｉｓｃｒｅｔｅ  Ｃｏｓｉｎｅ  Ｔｒａｎｓｆｏｒｍ：適応離散コサイン変換）、エントロピ符号化方式であるハフマン符号化等の処理によりデータ圧縮し、得た符号データを１画像のデータファイルとして該ＪＰＥＧ回路２６から読出し、このデジタルカメラ１０の記憶媒体として着脱自在に装着される、不揮発性メモリであるフラッシュメモリ２７に書込ませる。
【００１４】
そして、１フレーム分の輝度及び色差信号の圧縮処理及びフラッシュメモリ２７への全圧縮データの書込み終了に伴なって、ＣＰＵ２０は再度ＣＣＤ１２からＤＲＡＭ１９への経路を起動する。
【００１５】
この際、併せてＣＰＵ２０は、元の画像データの構成画素数を大幅に間引いた画像データを作成し、これをサムネイル画像とも呼称されるプレビュー画像として元の画像データに関連付けてフラッシュメモリ２７に記憶させる。
【００１６】
なお、上記キー入力部２５は、上述したシャッタキーの他に、記録（ＲＥＣ）モードと再生（ＰＬＡＹ）モードとを切換える録／再モード切換えキー、各種撮影モードを選択するためのモードキー、画像選択やホワイトバランスの画面中での重点調整位置の指定等のために上下左右各方向を指示するカーソルキーや選択内容を決定するための「Ｅｎｔｅｒ」キー等から構成され、キー操作に伴なう信号は直接ＣＰＵ２０へ送出される。
【００１７】
また、再生モードでは、ＣＰＵ２０はＣＣＤ１２からＤＲＡＭ１９への経路を停止し、キー入力部２５の画像選択キー等の操作に応じてＣＰＵ２０がフラッシュメモリ２７から特定の１フレーム分の符号データを読出してＪＰＥＧ回路２６に書込み、ＪＰＥＧ回路２６で伸長処理を行なって得られた縦８画素×横８画素の基本ブロック単位に、ＶＲＡＭ２１へ１フレーム分の輝度及び色差信号を展開記憶させる。すると、ビデオエンコーダ２２は、ＶＲＡＭ２１に展開記憶されている１フレーム分の輝度及び色差信号をクロマ回路２３へ出力し、このクロマ回路２３で元のビデオ信号を発生させて、表示部２４で表示させる。
【００１８】
しかして、次に上記ＣＣＤ１２における撮像データの詳細な取得方法について説明する。
【００１９】
図６はＣＣＤ１２の概略構成を示すもので、ＣＣＤ１２は主としてマトリクス（行列）状に配列された多数の画素ＰＸからなる露光部Ｅと、それら画素列間にある垂直転送路ＶＴとからなる。
【００２０】
露光部Ｅで露光により得られた電荷は、１フィールド毎にこれら垂直転送路ＶＴに転送され、さらに各垂直転送路ＶＴ上で、図７に示すようにそれぞれ位相のずれた３種類の垂直転送パルスＶ1 〜Ｖ3 によって垂直（図中では下）方向に１ラインずつ転送される。
【００２１】
そして、各垂直転送路ＶＴの最下段のラインの電荷は、一本の水平転送路ＨＴに転送される。この水平転送路ＨＴに転送された電荷は、次に再び垂直転送路ＶＴの最下段のラインの電荷が転送されるまでの間に、水平方向に画素単位で順次転送され、フローティングディフュージョンアンプ（以下文中及び図面では「ＦＤアンプ」と略称する）３１を介してＣＣＤ出力として次段の相関二重回路及びゲインコントロール回路１６へ出力される。
【００２２】
図８はこのＦＤアンプ３１の構成を例示するものであり、水平転送路ＨＴから転送されてきた電荷が与えられるリセットゲートＲＧの入力が、一端を接地したコンデンサＣの他端と接続されると共に、リセットパルスに応じてオン／オフするスイッチＳＷを介してリセットドレイン端子と接続される。
【００２３】
しかして、ＦＤアンプ３１では、内部のコンデンサＣを、リセットパルスにてある電圧に固定させた後にフローティング状態とし、次に水平転送路ＨＴから転送されてきた画素の電荷を充電させることにより、フローティング時のコンデンサＣの両端電圧と、画素電荷充電時の同コンデンサＣの両端電圧との差をとることで、その画素の信号電圧を得るものとしている。
【００２４】
図９はこのＦＤアンプ３１での動作タイミングを示すものである。図９（１），（２）は、水平ドライバ１５から与えられる、水平転送動作の基準となる水平転送パルス１，２であり、図示するように水平転送パルス１を反転したものが水平転送パルス２となる。
【００２５】
これら水平転送パルス１，２の１周期で１画素分の電荷が水平転送路ＨＴからＦＤアンプ３１に送られてきて、ＦＤアンプ３１はその電荷量に応じた波形信号を出力することとなる。
【００２６】
すなわち、水平転送パルス１の立下がり（水平転送パルス２の立上がり）のタイミングで、コンデンサＣへの電荷の蓄積を開始させ、このコンデンサＣの両端に発生する電圧をバッファアンプを介して外部に出力することにより電気信号に変換している。
【００２７】
蓄積された電荷が電気信号として外部に出力された後、各画素転送毎に水平転送パルス１の立上がり（水平転送パルス２の立下がり）のタイミングでコンデンサＣは完全に放電され、ある電圧Ｖｓに固定される。
【００２８】
図９（３）はこのＦＤアンプ３１の出力する電圧信号の波形を例示するもので、図９（４）に示すリセットパルスにより電圧Ｖｓに固定されるのがリセット領域ａ、電圧Ｖｆのフローティング状態とされるのがリファレンス領域ｂ、水平転送パルス１の立下がり（水平転送パルス２の立上がり）のタイミングで画素の輝度に対応した電荷量が蓄積されて電圧Ｖｄとなるのがデータ領域ｃである。
【００２９】
ＦＤアンプ３１の次段である上記相関二重回路１６では、上述したＦＤアンプ３１の出力波形に対し、図９（５）に示すリファレンス用サンプリングパルスの立下がりのタイミング及び図９（６）に示すデータ用サンプリングパルスの立下がりの各タイミングでリファレンス領域ｂの電圧Ｖｆとデータ領域ｃの電圧Ｖｄとを得、それらの差分を電気信号として得ることとなる。
【００３０】
しかして、図９でもわかるように、水平転送パルスの１周期に対し、その最初の１／４周期がリセット領域ａ、次の１／４周期がフローティング状態とされるリファレンス領域ｂ、残る１／２周期が実際の電荷の蓄積を行なうデータ領域ｃとされている。したがって、データ領域ｃではリファレンス領域ｂの２倍の時間をかけて、安定した電圧Ｖｄを得ることができる。
【００３１】
【発明が解決しようとする課題】
しかしながら、近時のＣＣＤの高画素数化と、例えば３０［枚／秒］のような高いフレームレートでの高画質の動画の撮影機能も要求されているデジタルスチルカメラの状況にあっては、ＦＤアンプ３１で行なう１画素分当たりの電荷の転送、読取りに要する時間も大変短いものとなる。これにより、使用するコンデンサの時定数にもよるが、特に上記リファレンス領域ｂで安定した電圧Ｖｆが得ることが難かしくなる。
【００３２】
その結果、上記データ領域ｃで安定した電圧Ｖｄを得ることができたとしても、必要な電圧信号は２つの電圧値Ｖｆ，Ｖｄの差分により得られるものであるから、画素の電荷量に対応した正確な画素値の電圧信号を得ることが困難となるという不具合を生じる。
【００３３】
本発明は上記のような実情に鑑みてなされたもので、その目的とするところは、撮像素子の１画素当たりの読出し時間が短くなったとしても、常に安定して正確な画素値を読出すことが可能な撮像装置及び撮像素子駆動方法を提供することにある。
【００３４】
【課題を解決するための手段】
請求項１記載の発明は、マトリクス状に配列された露光部で蓄積した電荷を複数の垂直転送路に転送し、これら複数の垂直転送路に転送した電荷を順次一本の水平転送路に転送して出力する固体撮像素子と、この固体撮像素子の水平転送路での１画素転送期間中のリセット領域とデータ領域に挟まれたリファレンス領域の終了タイミングを制御する水平転送パルスのデューティ比を遅延素子により可変する制御手段とを具備し、上記制御手段は、逆位相関係にある２つの上記水平転送パルスの少なくとも一方のデューティ比を可変し、クロスポイントを一致させることを特徴とする撮像装置である。
【００３５】
請求項２記載の発明は、マトリクス状に配列された露光部で蓄積した電荷を複数の垂直転送路に転送し、これら複数の垂直転送路に転送した電荷を順次一本の水平転送路に転送して出力する固体撮像素子の水平転送路での１画素転送期間中のリセット領域とデータ領域に挟まれたリファレンス領域の終了タイミングを制御する水平転送パルスのデューティ比を遅延素子により可変する制御ステップを備え、上記制御ステップは、逆位相関係にある２つの上記水平転送パルスの少なくとも一方のデューティ比を可変し、クロスポイントを一致させることを特徴とする撮像素子駆動方法である。
【００４４】
【発明の実施の形態】
以下本発明をデジタルカメラに適用した場合の実施の一形態について図面を参照して説明する。
【００４５】
なお、デジタルカメラ全体の回路構成、及びＣＣＤの構成についてはほぼ上記図５、図６と同様であるものとし、同一部分には同一符号を用いてその図示及び説明を省略する。
【００４６】
まず図１により主としてＦＤアンプ３１での基本的な動作内容について説明する。
【００４７】
図１（１），（２）は水平ドライバ１５からＣＣＤ１２に与えられる水平転送パルス１，２を示すもので、上記図９（１），（２）で示したものに比して、周期自体は変わるものではなく、対象とするＣＣＤ１２の１画素当たりの水平転送期間に対応するものであるが、１周期中のデューティ比を図中に矢印Ａで示す範囲で任意に可変できるものとする。
【００４８】
これにより、図１（３）に示すようにＦＤアンプ３１の出力波形におけるリセット領域ａとデータ領域ｃに挟まれたリファレンス領域ｂの時間幅を拡大することができる。
【００４９】
したがって、図１（４）に示すリセットパルスでＦＤアンプ３１をリセットした後、拡大されたリファレンス領域ｂ中のフローティング状態でリファレンス電圧Ｖｆが充分安定したと思われるタイミングＲで、図１（５）に示すようにリファレンス用サンプリングパルスの立下がりに同期してこれをサンプリングするものとする。
【００５０】
その後、データ領域ｃにおいても転送されてきた電荷の量に対応してデータ電圧Ｖｄが低下し、充分安定したと思われるタイミングで、図１（６）に示すようにデータ用サンプリングパルスの立下がりに同期してこれをサンプリングする。
【００５１】
こうして、共に安定した状態でサンプリングしたリファレンス電圧Ｖｆとデータ電圧Ｖｄとの差分Ｖを得ることにより、正確な画素値を得ることができるようになるものである。
【００５２】
図２は、水平ドライバ１５′内に設けられ、上記のようにデューティ比を可変できる水平転送パルス１，２を発生するための回路の一構成例を示すものである。
【００５３】
同図では、タイミング発生器１３から１画素分の水平転送周期の１／２の周期を有するデューティ比１／２の基準クロックＣＬＫが、１／２分周回路４１に直接、１／２分周回路４２にインバータ４３を介して反転されクロックＣＬＫＢとしてそれぞれ入力される。
【００５４】
１／２分周回路４１は、基準クロックＣＬＫを１／２に分周してクロックＣＬＫ１として遅延素子４４へ送出する。この遅延素子４４は、遅延時間を任意に設定できるものとし、その遅延出力がＥＸ−オア回路４５及びＥＸ−ノア回路４６にそれぞれ出力される。
【００５５】
同様に、１／２分周回路４２は、インバータ４３で反転された基準クロックＣＬＫＢを１／２に分周してクロックＣＬＫ２として遅延素子４７へ送出する。この遅延素子４７も、遅延時間を任意に設定できるものとし、その遅延出力がＥＸ−オア回路４５及びＥＸ−ノア回路４６にそれぞれ出力される。
【００５６】
しかして、ＥＸ−オア回路４５の論理出力が水平転送パルス１として、ＥＸ−ノア回路４６の論理出力が水平転送パルス２としてそれぞれ上記ＦＤアンプ３１に供される。
【００５７】
なお、上記遅延素子４４，４７はいずれも遅延時間を任意に設定できるものとして説明したが、駆動対象であるＣＣＤ１２の構成画素数や使用するコンデンサの時定数、その他の物性に基づいて固定値の遅延時間を予め設定するものとしてもよい。
【００５８】
このような水平ドライバ１５′の構成にあって、図３に各処理信号の波形を示す。図３（１）に示すような基準クロックＣＬＫから、１／２分周回路４１とインバータ４３及び１／２分周回路４２とによって、図３（２），（３）に示すクロックＣＬＫ１，２が生成される。
【００５９】
しかして、ここでは例えば遅延素子４７側でのみクロックＣＬＫ２に時間幅Ｄの遅延を与え、遅延素子４４ではクロックＣＬＫ１に遅延を与えない場合を示しており、こうして適宜必要なだけ遅延されたクロックＣＬＫ１，２により、ＥＸ−オア回路４５、ＥＸ−ノア回路４６を用いることで図３（４），（５）に示すようなデューティ比を可変した水平転送パルス１，２を得ることができるようになる。
【００６０】
このように、簡単な回路構成により任意の時間幅でデューティ比を可変した水平転送パルスを得ることができるため、上記図１で示したようなデータ領域ｃに悪影響を及ぼすほど短縮してしまうことのない範囲内でリファレンス領域ｂを充分に拡大することができ、常に安定して正確な画素値の読出しを実現できるようになる。
【００６１】
なお、上記実施の形態では、水平転送パルス１，２のデューティ比を可変することでリファレンス領域ｂの時間幅を可変し、最適な出力電圧を得るものとして説明したが、該デューティ比を可変する手段は、他に互いに逆位相関係にある２つの水平転送パルスのクロスポイントを最適化する上でも有効となる。
【００６２】
図４はそのような水平転送パルス１，２の波形を例示するもので、ここでは水平転送パルス１，２の特に立上がり及び立下がり期間の時間軸（横軸）を拡大することで、立上がり及び立下がり期間での電圧値の変化の度合いを強調して示している。
【００６３】
一般にこれら逆位相関係にある水平転送パルス１，２は、ＣＣＤ１２内の水平転送路ＨＴで各画素単位で電荷を順次水平方向に転送するために生成される駆動パルスであり、その１周期で１画素分の電荷が転送され、上述したＦＤアンプ３１で順次外部に出力する。
【００６４】
このとき、２つのパルスのうちの一方の立上がりと他方の立下がりで同一電圧となるタイミングポイント（以下「クロスポイント」と称する）が図４に示すように同一のタイミングであるほどに、水平転送路ＨＴでの電荷を残すことなくすべて次位置へ転送することができ、転送効率を向上させることができる。
【００６５】
一般にこの２つの水平転送パルス１，２は、使用するＣＣＤ１２の特性により駆動電流が異なり、特に高画素数のものとなるほどその値が大きくなる。そのため、特に高画素数のＣＣＤ１２ではその前段に高電圧の水平転送パルスを発生するための駆動回路を挿入して使用する場合が多くなるが、この駆動回路の個体差によって、実際にＣＣＤ１２に入力される２つの水平転送パルス１，２のクロスポイントが微妙にずれることが多い。
【００６６】
したがって、そのような水平転送パルス１，２のクロスポイントのずれを補償するべく上記図２で示した遅延素子４４，４７での遅延量を可変設定することで、より最適なクロスポイントを得、水平転送路ＨＴでの転送効率を確実に向上し、再現性の高い画像を得ることができるようになる。
【００６７】
なお、本実施の形態は固体撮像素子としてＣＣＤを用いたデジタルカメラに適用した場合について説明したものであるが、本発明はこれに限るものではなく、ＣＣＤやＣＭＯＳエリアセンサその他の固体撮像素子を駆動して画像を得るような装置あるいはその駆動方法として任意の対象に適用可能であることはいうまでもない。
【００６８】
その他、本発明は上記実施の形態に限らず、その要旨を逸脱しない範囲内で種々変形して実施することが可能であるものとする。
【００６９】
さらに、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００７０】
請求項１記載の発明によれば、リファレンス領域の時間幅を拡大することにより、撮像素子の１画素当たりの読出し時間が短くなったとしても、フローティング状態の電圧値を充分安定したものとできるため、常に安定して正確な画素値を読出すことが可能となる。
また、基準となる水平転送パルスのデューティ比を可変することで、リファレンス領域の終了タイミングを制御するようにしたので、複雑な制御を行なわずともリファレンス領域を容易に制御することができる。
また、簡単な回路を付加するのみで撮像素子の高画素数化等に対処できる。
また、水平転送路での転送効率を向上させて、より再現性の高い画像を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る主としてＦＤアンプでの基本的な動作内容を示す図。
【図２】同実施の形態に係る水平転送パルスを発生するための回路の一構成例を示すブロック図。
【図３】同実施の形態に係る水平ドライバでの各処理信号の波形を示すタイミングチャート。
【図４】同実施の形態に係る水平転送パルスの他の波形を例示するタイミングチャート。
【図５】一般的なデジタルスチルカメラの回路構成を示すブロック図。
【図６】図５のＣＣＤの詳細な構成を示す図。
【図７】図６のＣＣＤに印加される垂直転送パルスの波形を示す図。
【図８】図６のＦＤアンプの回路構成を示す図。
【図９】図８のＦＤアンプにおける水平転送パルスと１画素読出し期間中の駆動波形とを示す図。
【符号の説明】
１０…デジタルカメラ
１１…レンズ
１２…ＣＣＤ
１３…タイミング発生器（ＴＧ）
１４…垂直ドライバ
１５，１５′…水平ドライバ
１６…相関二重回路及びゲインコントロール回路（ＣＤＳ＆ＧＣ）
１７…Ａ／Ｄ変換器
１８…カラープロセス回路
１９…ＤＲＡＭ
２０…ＣＰＵ
２１…ＶＲＡＭ
２２…デジタルビデオエンコーダ
２３…クロマ回路
２４…表示部
２５…キー入力部
２６…ＪＰＥＧ回路
２７…フラッシュメモリ
３１…ＦＤアンプ
４１…１／２分周回路
４２…１／２分周回路
４３…インバータ
４４…遅延素子
４５…ＥＸ−オア回路
４６…ＥＸ−ノア回路
４７…遅延素子
Ｅ…露光部
ＨＴ…水平転送路
ＰＸ…画素
ＲＧ…リセットゲート
ＶＴ…垂直転送路
【図１】
0003915416.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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