(57)【特許請求の範囲】
【請求項１】
低しきい値のＭＯＳトランジスタによって論理演算を行って、その演算結果信号を出力する論理回路と、
出力待機制御信号および出力動作制御信号が選択的に入力されることによって出力待機状態および出力動作状態にそれぞれ選択的に制御されるバッファ回路とを備え、
該バッファ回路が、
低しきい値のＭＯＳトランジスタによって構成され、前記出力動作状態において前記演算結果信号に応じた電圧を出力する信号出力回路と、
前記出力待機制御信号の入力により、前記信号出力回路と電源電圧及び接地電圧のいずれか一方とを接続して、前記信号出力回路の出力を接続された前記電圧に固定し、前記出力動作制御信号の入力により、前記信号出力回路と前記電圧との接続を遮断する出力信号固定用素子と、
前記出力動作制御信号の入力により前記電源電圧及び前記接地電圧の他方と前記信号出力回路とを接続し、前記出力待機制御信号の入力により前記電圧と前記信号出力回路との接続を遮断する遮断用素子とを備え、
前記出力信号固定用素子および前記遮断用素子の一方が、リーク電流の発生を防止する高しきい値のＭＯＳトランジスタであり、他方が低しきい値のＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項２】
前記遮断用素子は、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するＭＯＳトランジスタであって、該ボディ電極が前記制御電位によって高しきい値電圧に制御されている請求項１に記載の半導体集積回路。
【請求項３】
前記遮断用素子は、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するＭＯＳトランジスタであって、該ボディ電極は、該ＭＯＳトランジスタのゲート電極に接続されている請求項１に記載の半導体集積回路。
【請求項４】
前記遮断用素子は、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するＭＯＳトランジスタであって、該ＭＯＳトランジスタのゲート電極と前記ボディ電極との間にダイオードが逆バイアスに接続されている請求項１に記載の半導体集積回路。
【請求項５】
低しきい値のＭＯＳトランジスタによって論理演算を行って、その演算結果信号を出力する論理回路と、
出力待機制御信号および出力動作制御信号が選択的に入力されることによって出力待機状態および出力動作状態にそれぞれ選択的に制御されるバッファ回路とを備え、
該バッファ回路が、
低しきい値のＭＯＳトランジスタによって構成され、前記出力動作状態において前記演算結果信号に応じた電圧を出力する信号出力回路と、
前記出力待機制御信号の入力により、前記信号出力回路と電源電圧及び接地電圧のいずれか一方とを接続して、前記信号出力回路の出力を接続された前記電圧に固定し、前記出力動作制御信号の入力により、前記信号出力回路と前記電圧との接続を遮断する出力信号固定用素子と、
前記出力動作制御信号の入力により前記電源電圧及び前記接地電圧の他方と前記信号出力回路とを接続し、前記出力待機制御信号の入力により前記電圧と前記信号出力回路との接続を遮断する遮断用素子とを備え、
前記遮断用素子は、所定の高速動作を実現する低しきい値のＭＯＳトランジスタを複数、直列に接続することにより構成されており、
前記出力信号固定用素子が低しきい値のＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項６】
前記バッファ回路は、ＮＡＮＤ回路構成であり、
前記遮断用素子が、Ｎチャネル型の高しきい値のＭＯＳトランジスタであり、該ＭＯＳトランジスタのソース電極は前記接地電圧に接続されている請求項１に記載の半導体集積回路。
【請求項７】
前記バッファ回路は、ＮＯＲ回路構成であり、
前記遮断用素子は、Ｐチャネル型の高しきい値のＭＯＳトランジスタであり、該ＭＯＳトランジスタのソース電極は、前記電源電圧に接続されている請求項１に記載の半導体集積回路。
【請求項８】
前記信号出力回路は、相補型スイッチング素子を構成する一対のトランジスタにより構成され、一方のトランジスタは、前記出力信号固定用素子に並列に接続され、他方のトランジスタは、前記遮断用素子に直列に接続されている、請求項６または７に記載の半導体集積回路。
【請求項９】
前記論理回路を構成する前記ＭＯＳトランジスタ、前記バッファ回路の前記信号出力回路を構成する前記ＭＯＳトランジスタ、前記出力信号固定用素子及び前記遮断用素子は、それぞれ、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有するトランジスタにより構成されている請求項１〜８のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電源電圧で動作することにより動作時の消費電力を低減することができると共に、非動作時である待機時での消費電力を削減することができる半導体集積回路に関する。
【０００２】
【従来の技術】
集積回路を微細化し、消費電力を削減することに対する要求が大きくなるのに従って、集積回路に備えられるトランジスタのしきい値電圧が低下する傾向にあり、低しきい値のトランジスタを用いることにより、低電源電圧にて高速に動作する半導体集積回路が実現されている。
【０００３】
しかしながら、半導体集積回路に備えられるトランジスタのしきい値電圧を低下させることにより、トランジスタのオフリーク電流が増加するという結果を招いている。このようなリーク電流の増加は、特に、待機モードを有する携帯端末機器等に半導体集積回路を搭載する場合に大きな問題になる。
【０００４】
このため、低しきい値のトランジスタの他に、高しきい値のトランジスタを追加する回路方式を用いることが提案されている。このような高しきい値のトランジスタが半導体集積回路の一部に用いられていれば、低しきい値のトランジスタのみによって半導体集積回路を構成することにより発生するリーク電流を低減することが可能になる。
【０００５】
図１９は、このような待機時におけるリーク電流を削減するために、高しきい値のトランジスタを一部に含むように構成したトランジスタ回路の具体例を示しており、特開２０００−１５１３８６号公報に開示されているものである。
【０００６】
図１９には、Ｙ＝Ａ・Ｂ・Ｃの論理演算を実現するパス論理回路が示されており、Ｙ（＝Ａ・Ｂ・Ｃ）を出力する出力端子とＧＮＤ（グランド）との間には、高しきい値のトランジスタＭ７０が配置されて、このトランジスタＭ７０のソース電極がＧＮＤに接続され、ドレイン電極がＹ（＝Ａ・Ｂ・Ｃ）を出力する出力端子に接続されている。トランジスタＭ７０のゲート電極には、信号Ａを反転した／Ａが入力される。
【０００７】
また、Ｙ（＝Ａ・Ｂ・Ｃ）の出力端子とＧＮＤとの間には、トランジスタＭ７０と並列に、高しきい値のトランジスタＭ７４と、高しきい値のトランジスタＭ７２と、低しきい値のトランジスタＭ７１とが、ＧＮＤ側からこの順に直列に接続されており、トランジスタＭ７４のソース電極は、ＧＮＤに接続され、トランジスタＭ７１のドレイン電極は、Ｙ（＝Ａ・Ｂ・Ｃ）を出力する出力端子に接続されている。トランジスタＭ７１のゲート電極には、信号Ａが入力され、トランジスタＭ７２のゲート電極には、信号Ｂを反転した／Ｂが入力される。トランジスタＭ７４のゲート電極には、信号Ｃを反転した／Ｃが入力される。
【０００８】
また、トランジスタＭ７２に並列に、低しきい値のトランジスタＭ７３が設けられ、このトランジスタＭ７３のソース電極は、トランジスタＭ７４のドレイン電極とトランジスタＭ７２のソース電極との間に接続されている。また、トランジスタＭ７３のドレイン電極は、トランジスタＭ７２のドレイン電極とトランジスタＭ７１のソース電極との間に接続されている。このトランジスタＭ７３のゲート電極には、信号Ｂが入力される。また、トランジスタＭ７４のドレイン電極とトランジスタＭ７２及びトランジスタＭ７３のソース電極との間は、高しきい値のトランジスタＭ７５を介して、電源電圧Ｖｄｄに接続されていると共に、高しきい値のトランジスタＭ７６を介して電源電圧Ｖｄｄに接続されている。トランジスタＭ７５のゲート電極には、信号Ｃが入力されている。トランジスタＭ７６は、ハイレベル回復用のプルアップトランジスタを構成しており、そのゲート電極には、バッファ７６を介して、信号Ｃが入力される。
【０００９】
図１９のパス論理回路では、トランジスタＭ７０、Ｍ７２、Ｍ７４及び電源Ｖｄｄに接続されているトランジスタＭ７５及びプルアップ用のトランジスタＭ７６が高しきい値トランジスタにより構成されており、他のネットワーク用のデバイスであるトランジスタＭ７１及びＭ７３は、低しきい値のトランジスタにより構成されている。このパス論理回路では、低しきい値のトランジスタＭ７１及びＭ７３により、動作の高速化が実現されている。また、パス論理ネットワークの電源ＶｄｄまたはＧＮＤからＹ（＝Ａ・Ｂ・Ｃ）を出力する出力端子に接続されるパス中、すなわち、Ｙ（＝Ａ・Ｂ・Ｃ）の出力端子に対して“Ｌ”（＝ＧＮＤ）を出力するＭ７０を通過するパス、また、Ｍ７１−Ｍ７２−Ｍ７４から形成されるパス、Ｍ７１−Ｍ７３−Ｍ７４を通過するパス、Ｙ（＝Ａ・Ｂ・Ｃ）の出力端子に“Ｈ”（＝Ｖｄｄ）を出力するＭ７５−Ｍ７３−Ｍ７１から形成されるパスの各ネットワークパスにおいて、高しきい値のトランジスタを少なくとも１つ配置することによってリーク電流を削減している。
【００１０】
図２０は、待機時におけるリーク電流を削減するために、高しきい値のトランジスタを一部に含むように構成した論理回路の他の例を示しており、特開平６−２９８３４号公報に開示されているものである。
【００１１】
この例では、低しきい値のトランジスタにより構成された論理回路２８を有し、この論理回路２８には、高しきい値のトランジスタＭ７７を介して電圧Ｖｄｄを供給する電源線ＰＬ１に接続された擬似電源線ＱＬ１によって擬似電圧Ｖ−Ｖｄｄが供給されるようになっている。また、この論理回路２８には、高しきい値のトランジスタＭ７８を介してＧＮＤに接続された擬似電源線ＱＬ２によって、擬似電圧Ｖ−ＧＮＤが供給されるようになっている。
【００１２】
電源線ＰＬ１及びＧＮＤにそれぞれ接続された高しきい値のトランジスタＭ７７及びＭ７８のゲート電極には、それぞれ、制御信号ＳＬ及びこの制御信号ＳＬを反転したＳＬＢが入力される。この論理回路２８の動作時には、制御信号ＳＬ及びＳＬＢによって、トランジスタＭ７７及びトランジスタＭ７８がオンに制御されて、擬似電源線ＱＬ１及びＱＬ２により所定の電圧が論理回路２８に印加される。論理回路は、低しきい値のトランジスタにより構成されているため、高速に動作する。また、待機時には、制御信号ＳＬ及びＳＬＢによって、トランジスタＭ７７及びＭ７８がオフに制御されて、擬似電源線ＱＬ１及びＱＬ２が電源線ＰＬ１及びＧＮＤから遮断された状態になり、これにより待機時のリーク電流が削減される。
【００１３】
しかしながら、上記の回路構成は、トランジスタＭ７７及びＭ７８を通して電源が供給されることにより動作する。トランジスタをスイッチング手段として用いた場合、トランジスタは、ある程度のオン抵抗を有するために、論理回路２８の消費電流と上記オン抵抗によって電圧が降下し、結果として、擬似電源線ＱＬ１及びＱＬ２の電圧Ｖ−Ｖｄｄ及びＶ−ＧＮＤの電位が変動する。このように、擬似電源線ＱＬ１及びＱＬ２の電位に変動が生じると、低しきい値のトランジスタにより構成された論理回路２８の動作特性が劣化する。
【００１４】
このような電位の変動を抑制するために、図２０に示す例では、電源線ＰＬ１と擬似電源線ＱＬ１との間に、容量Ｃ１０を挿入し、また、ＧＮＤと擬似電源線ＱＬ２との間に、容量Ｃ１１を挿入している。
【００１５】
図２１は、待機時におけるリーク電流を削減するために、高しきい値のトランジスタを一部に含むように構成した論理回路のさらに他の例を示しており、特開平１０−２２４２０６号公報に開示されているものである。
【００１６】
この論理回路２９では、低しきい値のトランジスタＭ７９、Ｍ８０、Ｍ８１等によってパス論理回路を構成し、このパス論理回路の入力側にバッファ回路３０を設けると共に、パス論理回路の出力側には、バッファ回路３１を設けている。
【００１７】
パス論理回路の入力側及び出力側にそれぞれ設けられるバッファ回路３０及び３１として、図２２に示す構成が提案されている。
【００１８】
図２２に示すバッファ回路３０及び３１の構成では、入力側に配置されたトランジスタＭ８２のソース電極に信号が入力され、トランジスタＭ８２のドレイン電極に接続されたインバータ３２に信号が出力される。インバータ３２の出力は、さらに、インバータ３３の入力に接続され、インバータ３３の出力は、トランジスタＭ８３のソース電極に接続されている。そして、トランジスタＭ８３のドレイン電極から出力される信号が、バッファ回路３０及び３１の出力となる。インバータ３４は、インバータ３２の出力信号を反転して、インバータ３２の入力に戻すことにより、インバータ３２から出力される信号のレベルを保持する。トランジスタＭ８２及びＭ８３のそれぞれのゲート電極には、ＣＴＲＬ信号が入力されて、オン・オフが制御される。
【００１９】
このバッファ回路３０及び３１に備えられるトランジスタは、通常のしきい値（上記パス論理回路を構成するトランジスタＭ７９、Ｍ８０等より高いしきい値）を有している。
【００２０】
このバッファ回路３０及び３１の動作について説明する。
【００２１】
入力側のトランジスタＭ８２を介して入力された信号は、インバータ３２に入力される。インバータ３２は、入力側のトランジスタＭ８２から入力された信号を反転して出力側に出力する。インバータ３２から出力された信号は、インバータ３４によって、その出力信号が反転してインバータ３２の入力に返されることによって、その信号レベルが保持される。インバータ３２から出力された信号は、インバータ３３に入力され、その入力された信号を再度反転して、出力する。トランジスタＭ８３は、インバータ３３から出力された信号を、バッファ回路の出力として出力する。
【００２２】
バッファ回路３０及び３１の入力側及び出力側にそれぞれ配置されたトランジスタＭ８２及びＭ８３のオン・オフは、それぞれ、ＣＴＲＬ信号により制御され、動作時には、ＣＴＲＬ信号によりトランジスタＭ８２及びＭ８３が“オン”となり、バッファとして動作して、入力側から入力されたデータは、出力側から出力される。また、非動作時である待機時には、ＣＴＲＬ信号によりトランジスタＭ８２及びＭ８３が“オフ”となり、バッファ回路３０及び３１は、パストランジスタ回路から切り離される。したがって、上記図２２に示す構成を有するバッファ回路を、図２１のパストランジスタ回路のバッファ回路３０及び３１に適用すれば、非動作時には、バッファ回路３０及び３１が、信号伝達回路から切り離されるので、リーク電流を遮断することができる。
【００２３】
【発明が解決しようとする課題】
しかし、上記の３つの公報にそれぞれ記載された論理回路では、以下に示すような問題点がある。以下、その問題点について、順次説明する。
【００２４】
上記の図１９に示すパス論理回路では、リーク電流を削減するために、論理演算を構成するネットワークパスの各パス毎にリークパスを解析し、このリークパスに応じて高しきい値トランジスタをそれぞれ配置する必要がある。このため、上記構成による半導体集積回路では、回路の構成が大規模になった場合に、各パス毎に上記リークパスを解析する作業、リークパスの解析結果に基づいて高しきい値トランジスタを配置する作業が、非常に困難になるという問題がある。ＣＡＤ等を用いれば、このような困難な作業を軽減することが可能であるが、この場合には、複雑なリークパスの解析に対応したソフトウェア、システムを新たに開発することが必要になる。
【００２５】
また、図２０に示す例では、論理回路２８を高速に動作させる場合、瞬時に消費する電流量は大きくなり、電圧変動を抑えるために挿入された容量Ｃ１０及びＣ１１の容量を大きくする必要がある。したがって、上記構成の論理回路２８を用いて高速動作を実現する集積回路を実現しようとする場合、スイッチング手段となるトランジスタＭ７７及びＭ７８の抵抗を小さくするか、または、容量Ｃ１０及びＣ１１の容量を大きくする必要があり、いずれの場合であっても、トランジスタＭ７７及びＭ７８または容量Ｃ１０及びＣ１１を大型化する必要があり、集積回路を微細化するという当初の目的に沿わないことになる。
【００２６】
また、上記の図２１に示すパス論理回路では、このパス論理回路を開示する特開平１０−２２４２０６号公報に記載されているように、非動作時に、バッファ回路３０及び３１をパス論理回路への信号伝達回路から切り離すためにトランジスタＭ８２及びＭ８３を使用することに起因して、パストランジスタ回路の“Ｈ”信号の出力電位が、バッファ回路３０及び３１に備えられるトランジスタＭ８２及びＭ８３のしきい値電圧（Ｖｔｈ）と、基板効果によるしきい値増加分（Ｖα）とにより、電源電位（Ｖｄｄ）が、Ｖｄｄ−（Ｖｔｈ＋Ｖα）に低下する。図２１に示す例では、リーク電流を削減するために、トランジスタＭ８２及びＭ８３が用いられており、このトランジスタＭ８２及びＭ８３のしきい値をさらに高いしきい値（ＶｔｈＨ）とすると、“Ｈ”信号の出力レベルは、Ｖｄｄ−（ＶｔｈＨ＋Ｖα）と、さらに低い値になり、ノイズマージンが低下するという問題がある。
【００２７】
また、図２１に示すパストランジスタ回路では、トランジスタＭ７９、Ｍ８０、Ｍ８１等が直列に接続されている。このような構成のパストランジスタ回路において、入力信号が図２３に示すように、“Ｌ”（＝０）から“Ｈ”（＝Ｖｄｄ）に変化した場合、トランジスタＭ７９の出力には、図２３（ａ）に示すように、トランジスタＭ７９の出力電圧が“Ｈ”に近づくに従ってトランジスタＭ７９のソース及びドレイン間の電位差が小さくなり、これに伴ってドレイン電流が小さくなるために、“Ｈ”に近づくにつれて、緩やかに増加する出力信号が得られる。トランジスタＭ７９の出力信号は、上記のしきい値電圧と、基板効果とにより、電源電圧Ｖｄｄより小さいＶｄｄ−（Ｖｔｈ＋Ｖα）になる。
【００２８】
次に、トランジスタＭ７９の出力信号（ａ）が入力される次段のトランジスタＭ８０の出力には、上記のトランジスタＭ７９の場合と同様に、トランジスタＭ８０の出力電圧が“Ｈ”に近づくに従ってトランジスタＭ８０のソース及びドレイン間の電位差が小さくなり、これに伴ってドレイン電流が小さくなるために、出力信号（ａ）よりもさらに“Ｈ”に近づくにつれて緩やかに増加する出力信号（ｂ）が得られる。
【００２９】
さらに、トランジスタＭ８０の出力信号（ｂ）が入力される次段のトランジスタＭ８１の出力には、上記と同様の理由により、出力信号（ｂ）よりさらに“Ｈ”に近づくにつれて緩やかに増加する出力信号（ｃ）が得られる。
【００３０】
以上、図２３に基づいて説明しているように、パストランジスタ回路においては、直列に接続されたネットワーク用のトランジスタの段数が増加すると、伝達信号の劣化を招き、遅延時間が増加し、消費電流が増加するという問題がある。
【００３１】
このような遅延時間の増加、消費電流の増加を防止する観点から、パストランジスタ回路においては、直列接続されたパストランジスタの段数は必要最小限であることが望ましい。しかし、上記の図２１に示すパストランジスタ回路においては、リーク電流を削減するために、バッファ回路が、パストランジスタ回路の入力側及び出力側のそれぞれに設けられている。各バッファ回路の内部には、図２２に示すように、入力側及び出力側のそれぞれに計２段のトランジスタＭ８２及びＭ８３が設けられている。
【００３２】
したがって、上記のパストランジスタ回路では、ネットワーク用のトランジスタＭ７９、Ｍ８０、Ｍ８１のほか、バッファ回路３０及び３１にそれぞれ設けられるトランジスタＭ８２及びＭ８３が直列に接続されており、伝達信号の劣化を招き、遅延時間が増加し、消費電流が増加するという問題がある。
【００３３】
本発明は、上記の各問題を解決するためになされたものであり、その目的は、より簡単な回路構成で、チップ面積を必要以上に増加することなく、また、パストランジスタ回路の特性を劣化させるトランジスタの段数を追加することなく、待機時電流を削減することができる半導体集積回路を提供することである。
【００３４】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体集積回路は、論理演算結果信号に応じて２値信号のいずれかの電圧値を出力する半導体集積回路において、該演算結果信号を入力として、該２値信号のいずれかの電圧値を出力する信号出力回路と、該信号出力回路の出力待機制御信号を入力として、該信号出力回路の出力にかかわらず、該２値化信号の一方の電圧値を抑制し、且つ、他方の電圧値を出力する制御回路とを備えたことを特徴とするものである。
【００３５】
上記本発明の半導体集積回路において、前記制御回路は、前記出力待機制御信号の入力による非動作制御時に、該演算結果信号の入力にかかわらず前記信号出力回路の出力を、前記２値化電圧の電源電圧及び接地電圧の一方に固定するように制御される出力信号固定用素子と、該出力待機制御信号の入力による非動作制御時に、該信号出力回路を該電源電圧及び設置電圧の他方から遮断された状態に制御される遮断用素子とを有することが好ましい。
【００３６】
上記本発明の半導体集積回路において、論理演算を行って演算結果信号を出力する論理回路と、前記信号出力回路及び制御回路からなるバッファ回路とを備え、該論理回路及びバッファ回路は、所定の高速動作を実現する低しきい値のＭＯＳトランジスタにより構成されていることが好ましい。
【００３７】
上記本発明の半導体集積回路において、前記遮断用素子は、リーク電流の発生を防止する所定の高しきい値のＭＯＳトランジスタであることが好ましい。
【００３８】
上記本発明の半導体集積回路において、前記遮断用素子は、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するＭＯＳトランジスタであることが好ましい。
【００３９】
上記本発明の半導体集積回路において、前記ＭＯＳトランジスタのボディ電極は、該ＭＯＳトランジスタのゲート電極に接続されていることが好ましい。
【００４０】
上記本発明の半導体集積回路において、前記ＭＯＳトランジスタのボディ電極とゲート電極との間にダイオードが逆バイアスに接続されていることが好ましい。
【００４１】
上記本発明の半導体集積回路において、前記遮断用素子は、所定の高速動作を実現する低しきい値のＭＯＳトランジスタを複数、直列に接続することにより構成されることが好ましい。
【００４２】
上記本発明の半導体集積回路において、前記バッファ回路は、前記論理回路からの演算結果信号と前記出力待機制御信号とを入力とするＮＡＮＤ回路構成とし、前記遮断用素子は、Ｎチャネル型トランジスタであり、そのソース電極は接地されていることが好ましい。
【００４３】
上記本発明の半導体集積回路において、前記バッファ回路は、前記論理回路からの演算結果信号と前記出力待機制御信号とを入力とするＮＯＲ回路構成とし、前記遮断用素子は、Ｐチャネル型トランジスタであり、そのソース電極は、電源電圧に接続されていることが好ましい。
【００４４】
上記本発明の半導体集積回路において、前記信号出力回路は、相補型スイッチング素子を構成する一対のトランジスタにより構成され、一方のトランジスタは、前記制御回路の出力信号固定用素子に並列に配置され、他方のトランジスタは、前記制御回路の遮断素子に直列に配置されていることが好ましい。
【００４５】
上記本発明の半導体集積回路において、前記論理回路の記演算素子及び前記バッファ回路の各素子は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有するトランジスタにより構成されていることが好ましい。
【００４６】
本発明の半導体集積回路は、上記構成を有することにより、信号出力回路及び制御回路からなる簡易な構成により、出力待機制御信号に応じて、２値化信号の一方の電圧値を抑制し、且つ他方の電圧値を出力するため、従来のように、パスリークを解析し、各パス毎に高しきい値デバイスを挿入する等の面倒な作業を必要とせず、チップ面積を必要以上に増加することなく、また、パストランジスタ回路の特性を劣化させるトランジスタの段数を追加することなく、非待機時に発生するリーク電流を防止することができる。
【００４７】
また、本発明の半導体集積回路における制御回路は、出力待機制御信号の入力出力待機制御信号の入力による非動作制御時に、信号出力回路の出力を電源電圧及び接地電圧の一方に固定するように制御する出力固定用素子と、信号出力回路を電源電圧信号出力回路を電源電圧及び接地電圧の他方から遮断された状態に制御される遮断用素子とを有している。
【００４８】
この制御回路の遮断用素子としては、所定の高しきい値を有するＭＯＳトランジスタ、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するＭＯＳトランジスタ、低しきい値のＭＯＳトランジスタを複数直列に配置したものを用いれば、待機時のリーク電流を防止することができる。
【００４９】
したがって、非動作時に発生するおそれがあるリーク電流を有効に防止することができる遮断用素子を有することによって、半導体集積回路の他の部分における素子に、低しきい値のＭＯＳトランジスタを用いることができ、非動作時におけるリーク電流を防止しながら、半導体集積回路の高速動作を実現することが可能になる。
【００５０】
【発明の実施の形態】
（実施の形態１）
図１は、本実施の形態１の半導体集積回路の概略構成を示すブロック図である。
【００５１】
この半導体集積回路は、所定の論理演算を実施して演算回路信号を生成するネットワーク論理回路ブロック１と、このネットワーク論理回路ブロック１に接続され、ネットワーク論理回路１が生成した演算回路信号を増幅するバッファ回路ブロック２とを有している。ネットワーク論理回路ブロック１には、入力信号を入力するための入力端子３、４が設けられ、バッファ回路ブロック２には、ネットワーク論理回路ブロック１により論理演算され、バッファ回路ブロック２にて増幅された出力信号を出力するための出力端子５、６が設けられている。
【００５２】
ネットワーク論理回路ブロック１は、論理演算を高速化するために、低しきい値のＭＯＳトランジスタにより構成されている（なお、以下の説明において記載されるトランジスタは、全てＭＯＳトランジスタを意味しているが、記載を簡略にするため、単に、トランジスタと表現している）。また、バッファ回路ブロック２は、ネットワーク論理回路ブロック１から出力される信号を高速に処理するために、低しきい値のトランジスタを含むと共に、ネットワーク論理回路ブロック１の非動作時である待機時におけるリーク電流を削減するために、所定の部分に高しきい値のトランジスタを含むように構成されている。このように、バッファ回路ブロック２が所定の部分に高しきい値のトランジスタを含むことにより、リークパスを介したリーク電流を削減することができる。
【００５３】
図２は、本実施の形態１の半導体集積回路におけるネットワーク論理回路ブロック１及びバッファ回路ブロック２の具体的な構成例を示す回路ブロック図である。本実施の形態１では、例として、Ｙ＝Ａ・Ｂ・Ｃの論理演算を実施する場合について説明する。
【００５４】
ネットワーク論理回路ブロック１には、信号Ｃが入力される第一入力端子７及び信号Ｃを反転した信号／Ｃが入力される第二入力端子８が設けられており、第一入力端子７には、Ｎ型のトランジスタＭ１０及びＮ型のトランジスタＭ１２のそれぞれのソース電極が接続されている。また、第二入力端子８には、Ｎ型のトランジスタＭ１３のソース電極が接続されている。トランジスタＭ１２のドレイン電極及びトランジスタＭ１３のドレイン電極には、トランジスタＭ１１のソース電極が接続されている。トランジスタＭ１０のドレイン電極及びトランジスタＭ１１のドレイン電極からの出力は、ネットワーク論理回路ブロック１の２値信号の出力信号として、バッファ回路ブロック２に出力される。
【００５５】
トランジスタＭ１０のゲート電極には、信号Ａを反転した信号／Ａが入力され、トランジスタＭ１１のゲート電極には、信号Ａが入力される。トランジスタＭ１２のゲート電極には、信号Ｂを反転した信号／Ｂが入力され、トランジスタＭ１３のゲート電極には、信号Ｂが入力される。
【００５６】
上記のネットワーク論理回路ブロック１に備えられる上記の各トランジスタＭ１０、Ｍ１１、Ｍ１２、Ｍ１３は、低しきい値のトランジスタにより構成され、動作時において、高速に動作することができる。
【００５７】
バッファ回路ブロック２は、トランジスタＭ１４、Ｍ１５、Ｍ１６、Ｍ１７によりＮＡＮＤ回路を構成している。このバッファ回路ブロック２では、ソース電極が電源電圧Ｖｄｄに接続されたＰ型のトランジスタＭ１４及びＭ１５が並列に配置されている。また、Ｎ型のトランジスタＭ１７のソース電極が、ＧＮＤに接続されており、このトランジスタＭ１７のドレイン電極に、Ｎ型のトランジスタＭ１６のソース電極が接続されている。このトランジスタＭ１４及びＭ１５のドレイン電極からの出力及びトランジスタＭ１６のドレイン電極からの出力信号が、バッファ回路ブロック２からの出力信号として出力される。トランジスタＭ１４またはＭ１５から出力される信号は“Ｈ”（＝Ｖｄｄ）であり、トランジスタＭ１６から出力される信号は“Ｌ”（＝ＧＮＤ）である。
【００５８】
このバッファ回路ブロック２における一方の入力となるトランジスタＭ１４及びトランジスタＭ１６のゲート電極には、ネットワーク論理回路ブロック１から２値信号の出力信号が入力される。また、このバッファ回路ブロック２における他の入力となるトランジスタＭ１５のゲート電極及びトランジスタＭ１７のゲート電極には、待機動作制御信号（以下、本実施の形態１において、「ＳＬＢ」と省略する）が入力される。
【００５９】
このバッファ回路ブロック２では、ＧＮＤに接続されたトランジスタＭ１７が高しきい値のトランジスタにより構成されている。他のトランジスタＭ１４、Ｍ１５、Ｍ１６は、低しきい値のトランジスタにより構成されている。
【００６０】
ＳＬＢは、ネットワーク論理回路ブロック１の動作時には、“Ｈ”になっている。この信号“Ｈ”の入力により、高しきい値のトランジスタＭ１７は、“ＯＮ”に制御されて、トランジスタＭ１６のソース電位をＧＮＤに等電位とする。また、信号“Ｈ”の入力により、トランジスタＭ１５は、“ＯＦＦ”に制御される。このような信号“Ｈ”の入力によるトランジスタＭ１７の“ＯＮ”及びトランジスタＭ１５の“ＯＦＦ”により、バッファ回路ブロック２は、ネットワーク論理回路ブロック１から入力される信号を反転増幅し、出力するインバータ回路として動作する。この動作時において、ネットワーク論理回路ブロック１から入力される入力信号は、低しきい値のトランジスタＭ１４、Ｍ１６に入力されるため、バッファ回路２は高速に動作する。
【００６１】
一方、ＳＬＢは、ネットワーク論理回路ブロック１の非動作時である待機時には“Ｌ”となる。この信号“Ｌ”の入力により、高しきい値のトランジスタＭ１７は、“ＯＦＦ”に制御され、低しきい値のトランジスタＭ１５は、“ＯＮ”に制御される。このような信号“Ｌ”の入力によるトランジスタＭ１７の“ＯＦＦ”及びトランジスタＭ１５の“ＯＮ”により、バッファ回路ブロック２は、ネットワーク論理回路ブロック１からの入力信号にかかわらず、固定された信号“Ｈ”（＝Ｖｄｄ）を出力する。”ＯＦＦ”に制御された高しきい値のトランジスタＭ１７は、トランジスタＭ１６をＧＮＤから遮断した状態としており、かつ高しきい値トランジスタのため小さなオフリーク電流特性を有することから、バッファ回路ブロック２におけるリーク電流が削減される。
【００６２】
バッファ回路ブロック２を構成する低しきい値の各トランジスタＭ１４、Ｍ１５、Ｍ１６は、用いられる電源電圧Ｖｄｄにて高速動作するために十分に低いしきい値に設定される。例えば、電源電圧Ｖｄｄ＝０．５Ｖの場合には、低しきい値のトランジスタのしきい値は、０．１５Ｖに設定される。また、高しきい値のトランジスタＭ１７は、リーク電流を削減するために十分な値、例えば、０．４Ｖに設定される。
【００６３】
パス論理回路は、トランジスタをスイッチング素子として用い、入力信号が入力されるトランジスタのゲートを組み合わせてネットワークを構成することにより、論理演算を実現する回路であり、論理演算を実行するネットワーク回路と、このネットワーク回路により出力された出力信号を波形整形、増幅するためのバッファ回路とにより構成される。
【００６４】
図３は、このパス論理回路を簡単に説明する構成図である。
【００６５】
このパス論理回路では、低しきい値のトランジスタＭ１８、Ｍ１９により構成されたネットワーク論理回路１２のソース電極がバッファ回路９及び１０にそれぞれ接続されて駆動されている。トランジスタＭ１８及びＭ１９の各ドレイン電極は、バッファ回路１１の入力に共通接続されており、トランジスタＭ１８及びＭ１９の各ドレイン電極から出力される出力信号が、ネットワーク論理回路１２の出力信号として、バッファ回路１１に出力される。
【００６６】
各バッファ回路９、１０、１１は、上記に説明したように、第一及び第二の２つの入力端子を有するＮＡＮＤ回路を構成している。バッファ回路９の第一入力端子には信号Ａが入力され、バッファ回路１０の第一入力端子には信号Ｂが入力され、バッファ回路１１の第一入力端子には、ネットワーク論理回路１２の出力信号が入力される。バッファ回路９及び１０及び１１の各第二入力端子には、ＳＬＢがそれぞれ入力される。バッファ回路１１の出力からは出力信号Ｙが出力される。
【００６７】
次に、上記構成の本実施形態１の半導体集積回路におけるリーク電流の削減について、図３に示すパス論理回路を例として、さらに詳細に説明する。
【００６８】
図４は、図３に示すパス論理回路において、待機時のリーク電流パスを説明するための回路構成図である。この図４に基づいて、待機時のリーク電流パスを詳細に解析する。なお、バッファ回路は、上記の図２で説明したのと同一の構成を有しているものとする。
【００６９】
図４に示す例では、待機時において、ネットワーク論理回路のトランジスタＭ１８及びＭ１９と、各バッファ回路９及び１０のトランジスタＭ２１及びＭ２２及びＭ２３とを介して、バッファ回路９およびバッファ回路１０との間にＶｄｄ〜ＧＮＤ間のリークパスが形成され、リーク電流Ｉleakが発生する。しかし、上記構成のパス論理回路では、待機時には、ＳＬＢが“Ｌ”であり、信号“Ｌ”を入力した高しきい値のトランジスタＭ２３が、“ＯＦＦ”に制御されているので、ＧＮＤに導通するリークパスが、高しきい値のトランジスタＭ２３によって遮断され、リークパスを流れるリーク電流Ｉleakを削減することができる。
【００７０】
次いで、ネットワーク論理回路の一方の入力端子が、ＧＮＤに固定されて接続されている場合について説明する。
【００７１】
図５は、このパス論理回路を簡単に説明する構成図であり、図６は、図５に示すパス論理回路において、待機時のリーク電流パスを説明するための回路構成図である。この図６に基づいて、待機時のリーク電流パスを詳細に解析する。なお、バッファ回路９は、上記の図２で説明したのと同一の構成になっているものとする。
【００７２】
図６に示すように、このパス論理回路では、待機時には、ＳＬＢが“Ｌ”であり、信号“Ｌ”を入力した高しきい値のトランジスタＭ２３が、“ＯＦＦ”に制御されているので、トランジスタＭ２３を介したリークパスが遮断されて、リーク電流Ｉleakを削減することができる。
【００７３】
しかし、この場合には、ネットワーク論理回路の一方のトランジスタＭ１９が、ＧＮＤに接続されているので、非動作時である待機時に、“Ｈ”に固定されたバッファ回路に対して、バッファ回路９のトランジスタＭ２１から、ネットワーク論理回路のトランジスタＭ１８及びＭ１９を介して、ＧＮＤに流れるリーク電流Ｉleakが発生する。したがって、このようなネットワーク論理回路では、バッファ回路において、安定、且つ、確実にリークパスを遮断して、リーク電流を削減するために、全てのネットワーク論理回路の入力は、図３に示すような、ＧＮＤに接続された高しきい値のトランジスタを有するＮＡＮＤ回路に接続されることが必要である。
【００７４】
図７には、上記図５，６で説明した例のリークパスをなくすためにＭ１９のソースをＧＮＤにレベルクリップするのにバッファ回路を介して行う例について示しており、この場合にも、リーク電流を削減するためには、バッファ回路は、上記図２に示すＮＡＮＤ回路により構成されることが必要である。
【００７５】
このように、本実施の形態１の半導体集積回路では、ＮＡＮＤ型のバッファ回路を備え、このバッファ回路の２つの入力のうちの一方の入力に、待機制御信号“ＳＬＢ”を入力し、ソース電極がＧＮＤに接続されたトランジスタＭ１７に、この“ＳＬＢ”が入力されるように構成している。このトランジスタＭ１７としては、高しきい値のトランジスタが用いられている。本実施の形態１の半導体集積回路では、バッファ回路がこのような構成を有することにより、ネットワーク論理回路ブロックの構成に係わらず、バッファ回路ブロックのみによって、リーク電流を容易に削減することが可能になっている。動作時には、高しきい値のトランジスタが“ＳＬＢ”によって“ＯＮ”に制御され、入力信号に対応してスイッチングするトランジスタは、低しきい値のトランジスタによって構成されているので、処理の高速化を実現することができる。
【００７６】
（実施の形態２）
図８は、実施の形態２の半導体集積回路を示す回路ブロック図である。本実施の形態２では、例として、Ｙ＝Ａ・Ｂ・Ｃの論理演算を実施する場合について説明する。この半導体集積回路は、論理演算を実施して演算回路信号を生成するネットワーク論理回路ブロック１３と、このネットワーク論理回路ブロック１３に接続され、ネットワーク論理回路ブロック１３が生成した演算回路信号を増幅するバッファ回路１４とを有している。
【００７７】
ネットワーク論理回路ブロック１３には、信号Ｃが入力される第一入力端子７及び信号Ｃを反転した信号／Ｃが入力される第二入力端子８が設けられており、第一入力端子７には、Ｎ型のトランジスタＭ３０及びＭ２８のそれぞれのソース電極が接続されている。また、第二入力端子８には、Ｎ型のトランジスタＭ３１のソース電極が接続されている。トランジスタＭ３０のドレイン電極及びトランジスタＭ３１のドレイン電極には、Ｎ型のトランジスタＭ２９のソース電極が接続されている。トランジスタＭ２８のドレイン電極及びトランジスタＭ２９のドレイン電極からの出力は、ネットワーク論理回路ブロックの出力信号となる。
【００７８】
トランジスタＭ２８のゲート電極には、信号Ａを反転した信号／Ａが入力され、トランジスタＭ２９のゲート電極には、信号Ａが入力される。トランジスタＭ３０のゲート電極には、信号Ｂを反転した信号／Ｂが入力され、トランジスタＭ３１のゲート電極には、信号Ｂが入力される。
【００７９】
上記のネットワーク論理回路ブロックに備えられる各トランジスタＭ２８、Ｍ２９、Ｍ３０、Ｍ３１は、低しきい値のトランジスタにより構成され、動作時において、高速に動作することができる。
【００８０】
バッファ回路ブロック１４は、トランジスタＭ３２、Ｍ３３、Ｍ３４、Ｍ３５によりＮＯＲ回路を構成している。このバッファ回路ブロック１４では、Ｐ型のトランジスタＭ３２のソース電極が電源Ｖｄｄに接続されており、このトランジスタＭ３２のドレイン電極に、Ｐ型のトランジスタＭ３３のソース電極が接続されている。また、並列して配置されたＮ型のトランジスタＭ３４及びＭ３５の各ソース電極がＧＮＤに接続されている。このトランジスタＭ３３のドレイン電極からの出力及びトランジスタＭ３４及びＭ３５のドレイン電極からの出力信号が、バッファ回路ブロック１４からの出力信号として出力される。トランジスタＭ３３から出力される信号は、“Ｈ”（＝Ｖｄｄ）であり、トランジスタＭ３４及びＭ３５から出力される信号は、“Ｌ”（＝ＧＮＤ）である。
【００８１】
このバッファ回路ブロック１４における一方の入力となるトランジスタＭ３３及びＭ３４の各ゲート電極には、ネットワーク論理回路ブロック１３からの出力信号が入力される。また、このバッファ回路ブロック１４における他方の入力となるトランジスタＭ３５及びＭ３２の各ゲート電極には、待機動作信号（以下、本実施形態２において「ＳＬ」と省略する）が入力される。
【００８２】
このバッファ回路ブロック１４では、電源Ｖｄｄに接続されたトランジスタＭ３２が高しきい値のトランジスタにより構成されている。他のトランジスタＭ３３、Ｍ３４、Ｍ３５は低しきい値のトランジスタにより構成されている。
【００８３】
ＳＬは、ネットワーク論理回路ブロック１３の動作時には、“Ｌ”になっている。この信号“Ｌ”の入力により、高しきい値のトランジスタＭ３２は、“ＯＮ”に制御されて、トランジスタＭ３３のソース電位をＶｄｄに等電位とする。また、信号“Ｌ”の入力により、トランジスタＭ３５は、“ＯＦＦ”に制御される。このような信号“Ｌ”の入力によるトランジスタＭ３２の“ＯＮ”及びトランジスタＭ３５の“ＯＦＦ”により、バッファ回路ブロック１４は、ネットワーク論理回路ブロック１３から入力される信号を反転増幅し、出力するインバータ回路として動作する。この動作時において、ネットワーク論理回路ブロック１３から入力される信号は、低しきい値のトランジスタＭ３３、Ｍ３４に入力されるため、バッファ回路ブロック１４は高速に動作する。
【００８４】
一方、ＳＬは、ネットワーク論理回路ブロック１３の非動作時である待機時には“Ｈ”となる。この信号“Ｈ”の入力により、高しきい値のトランジスタＭ３２は、“ＯＦＦ”に制御され、低しきい値のトランジスタＭ３５は、“ＯＮ”に制御される。このような信号“Ｈ”の入力によるトランジスタＭ３２の“ＯＦＦ”及びトランジスタＭ３５の“ＯＮ”により、バッファ回路ブロック１４は、ネットワーク論理回路ブロック１３からの入力信号にかかわらず、固定された信号“Ｌ”（＝０）を出力する。“ＯＦＦ”に制御された高しきい値のトランジスタＭ３２は、トランジスタＭ３３を電源Ｖｄｄから遮断された状態としており、かつ高しきい値トランジスタのため小さなオフリーク電流特性を有することから、バッファ回路ブロック１４におけるリーク電流が削減される。
【００８５】
バッファ回路ブロック１４を構成する低しきい値の各トランジスタＭ３３、Ｍ３４、Ｍ３５は、用いられる電源電圧Ｖｄｄにて高速動作するために十分低いしきい値に設定される。例えば、電源電圧Ｖｄｄ＝０．５Ｖの場合には、低しきい値のトランジスタＭ３３、Ｍ３４、Ｍ３５のしきい値は、０．１５Ｖに設定される。また、高しきい値のトランジスタＭ３２は、リーク電流を削減するために十分な値、例えば、０．４Ｖに設定される。
【００８６】
パス論理回路は、トランジスタをスイッチング素子として用い、入力信号が入力されるトランジスタのゲートを組み合わせてネットワークを構成することにより、論理演算を実現する回路であり、論理演算を実行するネットワーク回路と、このネットワーク回路により出力された出力信号を波形整形、増幅するためのバッファ回路とにより構成されている。このようなパス論理回路を構成するネットワーク回路への入力は、基本的に他のネットワーク論理回路のバッファ回路によりドライブされる。
【００８７】
図９は、このパス論理回路を簡単に説明する構成図である。
【００８８】
このパス論理回路では、論理ネットワーク論理回路を構成する、低しきい値のトランジスタＭ３６、Ｍ３７の各ソース電極がバッファ回路１５及び１６にそれぞれ接続されて駆動される。トランジスタＭ３６及びＭ３７の各ドレイン電極は、バッファ回路１８の入力に共通接続されており、トランジスタＭ３６及びＭ３７の各ドレイン電極から出力される出力信号が、ネットワーク論理回路の出力信号として、バッファ回路１８に出力される。
【００８９】
各バッファ回路１５、１６、１８は、上記に説明したように、第一及び第二の２つの入力端子を有するＮＯＲ回路を構成している。バッファ回路１５の第一入力端子には信号Ａが入力され、バッファ回路１６の第一入力端子には信号Ｂが入力され、バッファ回路１８の第一入力端子には、ネットワーク回路の出力信号が入力される。バッファ回路１５及び１５及び１８の各第二入力端子には、ＳＬがそれぞれ入力される。バッファ回路１８の出力からは出力信号Ｙが出力される。
【００９０】
次に、上記構成の本実施の形態２の半導体集積回路におけるリーク電流の削減について、図９に示すパス論理回路を例として、さらに詳細に説明する。
【００９１】
図１０は、図９に示すパス論理回路において、待機時のリーク電流バスを説明するための回路構成図である。この図１０に基づいて、待機時のリーク電流パスを詳細に説明する。なお、バッファ回路は、上記の図８を説明したのと同一の構成を有しているものとし、その詳しい説明は省略する。
【００９２】
図１０に示す例では、待機時において、ネットワーク論理回路のトランジスタＭ３６及びＭ３７と、各バッファ回路１５及び１６のトランジスタＭ３２及びＭ３３及びＭ３４とを介して、バッファ回路１５および１６との間にＶｄｄ〜ＧＮＤ間のリークパスが形成され、電源Ｖｄｄからこのリークパスを流れるリーク電流Ｉleakが発生する。しかし、上記構成のパス論理回路では、待機時には、ＳＬが“Ｈ”であり、信号“Ｈ”を入力した高しきい値のトランジスタＭ３２が、“ＯＦＦ”に制御されるので、電源Ｖｄｄに導通するリークパスが、高しきい値のトランジスタＭ３２によって遮断され、リークパスを流れるリーク電流Ｉleakを削減することができる。
【００９３】
次いで、ネットワーク論理回路の一方の入力端子が、電源Ｖｄｄに固定されて接続されている場合について説明する。
【００９４】
図１１は、このようなパス論理回路において、待機時のリーク電流パスを説明するための回路構成図である。なお、バッファ回路１５は、上記の図８に説明したバッファ回路と同一の構成になっているものとする。
【００９５】
このパス論理回路では、待機時には、ＳＬが“Ｈ”であり、信号“Ｈ”が入力された高しきい値のトランジスタＭ３２が、“ＯＦＦ”に制御されているので、トランジスタＭ３２を介したリークパスが遮断されて、トランジスタＭ３２に接続された電源ＶｄｄからトランジスタＭ３４に接続されたＧＮＤに流れるリーク電流Ｉleakを削減することができる。
【００９６】
しかし、この場合には、ネットワーク論理回路の一方のトランジスタＭ３７が、電源Ｖｄｄに接続されているので、非動作時である待機時には、“Ｌ”に固定されたバッファ回路に対して、ネットワーク論理回路のトランジスタＭ３７及びＭ３６からバッファ回路１５のトランジスタＭ３４を介してＧＮＤに流れるリーク電流Ｉleakが発生する。したがって、バッファ回路において、リーク電流を削減するために、安定、且つ、確実にリークパスを遮断するためには、全てのネットワーク論理回路の入力は、図８に示すような、電源Ｖｄｄに接続された高しきい値のトランジスタを有するＮＯＲ回路にて駆動される必要がある。
【００９７】
図１２には、上記図１０、１１で説明した例のリークパスをなくすためにＭ３９のソースをＶｄｄにレベルクリップするのにバッファ回路を介して行う例について示しており、この場合にも、このトランジスタを介したリーク電流を削減するためには、バッファ回路は、上記図８に示すようなＮＯＲ回路により構成されることが必要である。
【００９８】
このように、本実施の形態２の半導体集積回路では、ＮＯＲ型のバッファ回路を備え、このバッファ回路の２つの入力のうちの一方の入力に、待機制御信号“ＳＬ”を入力し、ソース電極が電源Ｖｄｄに接続されたトランジスタＭ３２に、この“ＳＬ”が入力されるように構成している。このトランジスタＭ３２としては、高しきい値のトランジスタが用いられている。本実施の形態２の半導体集積回路では、バッファ回路がこのような構成を有することにより、ネットワーク論理回路ブロックの構成に係わらず、バッファ回路ブロックのみによって、リーク電流を容易に削減することが可能になっている。動作時には、高しきい値のトランジスタが“ＳＬ”によって“ＯＮ”に制御され、入力信号に対応してスイッチングするトランジスタは、低しきい値のトランジスタによって構成されているので、処理の高速化を実現することができる。
【００９９】
（実施の形態３）
図１３は、実施の形態３の半導体集積回路を示す回路ブロック図である。本実施の形態３では、例として、Ｙ＝Ａ・Ｂ・Ｃの論理演算を実施する場合について説明する。この半導体集積回路は、論理演算を実施して演算回路信号を生成するネットワーク論理回路ブロック１９と、このネットワーク論理回路ブロック１９に接続され、ネットワーク論理回路ブロック１９が生成した演算回路信号を増幅するバッファ回路ブロック２０とを有している。
【０１００】
ネットワーク論理回路ブロック１９には、信号Ｃが入力される第一入力端子７及び信号Ｃを反転した信号／Ｃが入力される第二入力端子８が設けられており、第一入力端子７には、Ｎ型のトランジスタＭ４６及びＭ４８のそれぞれのソース電極が接続されている。また、第二入力端子８には、Ｎ型のトランジスタＭ４９のソース電極が接続されている。トランジスタＭ４８のドレイン電極及びトランジスタＭ４９のドレイン電極には、Ｎ型のトランジスタＭ４７のソース電極が接続されている。トランジスタＭ４６のドレイン電極及びトランジスタＭ４７のドレイン電極からの出力は、ネットワーク論理回路ブロックの出力信号となる。
【０１０１】
トランジスタＭ４６のゲート電極には、信号Ａを反転した信号／Ａが入力され、トランジスタＭ４７のゲート電極には、信号Ａが入力される。トランジスタＭ４８のゲート電極には、信号Ｂを反転した信号／Ｂが入力され、トランジスタＭ４９のゲート電極には、信号Ｂが入力される。
【０１０２】
上記のネットワーク論理回路ブロック１に備えられる各トランジスタＭ４６、Ｍ４７、Ｍ４８、Ｍ４９は、それぞれ、低しきい値のトランジスタにより構成され、動作時において、高速に動作することができる。
【０１０３】
バッファ回路ブロック２０は、トランジスタＭ５０、Ｍ５１、Ｍ５２、Ｍ５３によりＮＡＮＤ回路を構成している。このバッファ回路ブロック２０では、ソース電極が電源Ｖｄｄに接続されたＰ型のトランジスタＭ５０及びＭ５１が並列に配置されている。また、Ｎ型のトランジスタＭ５３のソース電極が、ＧＮＤに接続されており、このトランジスタＭ５３のドレイン電極に、Ｎ型のトランジスタＭ５２のソース電極が接続されている。このトランジスタＭ５０及びＭ５１のドレイン電極からの出力及びトランジスタＭ５２のドレイン電極からの出力が、バッファ回路ブロック２０の出力信号として出力される。トランジスタＭ５０またはＭ５１から出力される信号は、“Ｈ”（＝Ｖｄｄ）であり、トランジスタＭ５２から出力される信号は“Ｌ”（＝ＧＮＤ）である。
【０１０４】
このバッファ回路ブロック２０における一方の入力となるトランジスタＭ５０及びトランジスタＭ５２の各ゲート電極には、ネットワーク論理回路ブロック１９からの出力信号が入力される。また、このバッファ回路ブロック２０における他の入力となるトランジスタＭ５１及びトランジスタＭ５３の各ゲート電極には、待機動作制御信号（以下、本実施の形態３において、「ＳＬＢ」と省略する）が入力される。
【０１０５】
このバッファ回路ブロック２０では、ＧＮＤに接続されたトランジスタＭ５３が、ボディ電極を有するトランジスタにより構成されている。このボディ電極は、ボディ電位制御端子ＶＮＢに接続されている。他のトランジスタＭ５０、Ｍ５１、Ｍ５２は、低しきい値のトランジスタにより構成されている。
【０１０６】
ＳＬＢは、ネットワーク論理回路ブロック１９の動作時には、“Ｈ”になっている。また、この動作時において、トランジスタＭ５３のボディ電極が接続されたＶＮＢは、例えば、ＧＮＤに接続されており、通常の低しきい値電圧のトランジスタとして動作する。ＳＬＢの“Ｈ”信号の入力により、トランジスタＭ５３は、“ＯＮ”に制御されて、トランジスタＭ５２のソース電位をＧＮＤに等電位とする。また、信号“Ｈ”の入力により、トランジスタＭ５１は、“ＯＦＦ”に制御される。このような信号“Ｈ”の入力によるトランジスタＭ５３の“ＯＮ”及びトランジスタＭ５１の“ＯＦＦ”により、バッファ回路ブロック２０は、ネットワーク論理回路ブロック１９から入力される信号を反転増幅し、出力するインバータ回路として動作する。この動作時において、ネットワーク論理回路ブロック１９から入力される入力信号は、低しきい値のトランジスタＭ５０、Ｍ５２に入力されるため、バッファ回路ブロック２０は高速に動作する。
【０１０７】
一方、ＳＬＢは、ネットワーク論理回路ブロック１９の非動作時である待機時には、“Ｌ”となる。また、この待機時において、トランジスタＭ５３のボディ電極が接続されたＶＮＢには、ＧＮＤ−αの電位が供給される。これにより、トランジスタＭ５３のしきい値電圧が高くなり、高しきい値のトランジスタとして動作する。ＳＬＢの信号“Ｌ”の入力により、しきい値が高くなったトランジスタＭ５３は、“ＯＦＦ”に制御され、低しきい値のトランジスタＭ５１は、“ＯＮ”に制御される。このような信号“Ｌ”の入力によるトランジスタＭ５３の“ＯＦＦ”及びトランジスタＭ５１の“ＯＮ”により、バッファ回路ブロック２０は、ネットワーク論理回路ブロックからの入力信号にかかわらず、固定された信号“Ｈ”（＝Ｖｄｄ）を出力する。“ＯＦＦ”に制御されたトランジスタＭ５３は、ボディ電極にＧＮＤ−αの電位が供給されてしきい値電圧が高くなっており、トランジスタＭ５２をＧＮＤから遮断された状態にしており、かつボディ電位の制御により高しきい値トランジスタとなり小さなオフリーク電流特性を有することから、バッファ回路におけるリーク電流が削減される。
【０１０８】
本実施の形態３のバッファ回路は、上記のようにＮＡＮＤ回路を構成したものであるが、実施の形態２にて説明したようなＮＯＲ回路により構成したものであっても同様に適用することが可能である。ただし、この場合には、電源Ｖｄｄにソース電極が接続されるボディ電極を有するトランジスタのボディ電極には、動作時においては、Ｖｄｄの電位が供給されて低しきい値のトランジスタとし、待機時には、ボディ電極により高い電位（Ｖｄｄ＋α）の電位が供給されてしきい値電圧を高くすることにより待機時におけるリーク電流を削減する。
【０１０９】
また、本実施の形態３のバッファ回路は、ＮＡＮＤ回路またはＮＯＲ回路のいずれによって構成されている場合であっても、構成する全トランジスタを、ボディ電極を有するトランジスタとし、待機時には、各トランジスタのボディ電極の電位を高くして各トランジスタのしきい値電圧を高くし、動作時には、トランジスタのしきい値電圧を低くするようにすることにより、動作時における動作の高速化と待機時におけるリーク電流の削減の両方を実現することが可能になる。ただし、この場合には、全トランジスタにボディ電極を設けることにより面積が増大することに留意すべきである。
【０１１０】
（実施の形態４）
図１４は、実施の形態４の半導体集積回路を示す回路ブロック図である。本実施の形態４では、例として、Ｙ＝Ａ・Ｂ・Ｃの論理演算を実施する場合について説明する。この半導体集積回路は、論理演算を実施して演算回路信号を生成するネットワーク論理回路ブロック２１と、このネットワーク論理回路ブロック２１に接続され、ネットワーク論理ブロック２１が生成した演算回路信号を増幅するバッファ回路ブロック２２とを有している。
【０１１１】
ネットワーク論理回路ブロック２１には、信号Ｃが入力される第一入力端子７及び信号Ｃを反転した信号／Ｃが入力される第二入力端子８が設けられており、第一入力端子７には、Ｎ型のトランジスタＭ５４及びＭ５６のそれぞれのソース電極が接続されている。また、第二入力端子８には、Ｎ型のトランジスタＭ５７のソース電極が接続されている。トランジスタＭ５６のドレイン電極及びトランジスタＭ７のドレイン電極には、Ｎ型のトランジスタＭ５５のソース電極が接続されている。トランジスタＭ５４のドレイン電極及びトランジスタＭ５５のドレイン電極からの出力は、ネットワーク論理回路ブロック２１の出力信号となる。
【０１１２】
トランジスタＭ５４のゲート電極には、信号Ａを反転した信号／Ａが入力され、トランジスタＭ５５のゲート電極には、信号Ａが入力される。トランジスタＭ５６のゲート電極には、信号Ｂを反転した信号／Ｂが入力され、トランジスタＭ５７のゲート電極には、信号Ｂが入力される。
【０１１３】
上記のネットワーク論旨回路ブロック２１に備えられる各トランジスタＭ５４、Ｍ５５、Ｍ５６、Ｍ５７は、それぞれ、低しきい値のトランジスタにより構成され、動作時において、高速に動作することができる。
【０１１４】
バッファ回路ブロック２２は、トランジスタＭ５８、Ｍ５９、Ｍ６０、Ｍ６１によりＮＡＮＤ回路を構成している。このバッファ回路ブロック２２では、ソース電極が電源Ｖｄｄに接続されたＰ型のトランジスタＭ５８及びＭ５９が並列に配置されている。また、Ｎ型のトランジスタＭ６１のソース電極が、ＧＮＤに接続されており、このトランジスタＭ６１のドレイン電極に、Ｎ型のトランジスタＭ６０のソース電極が接続されている。このトランジスタＭ５８及びＭ５９のドレイン電極からの出力及びトランジスタＭ６０のドレイン電極からの出力信号が、バッファ回路ブロック２２からの出力信号として出力される。トランジスタＭ５８またはＭ５９から出力される信号は“Ｈ”（＝Ｖｄｄ）であり、トランジスタＭ６０から出力される信号は“Ｌ”（＝ＧＮＤ）である。
【０１１５】
このバッファ回路ブロック２２における一方の入力となるトランジスタＭ５８及びトランジスタＭ６０の各ゲート電極には、ネットワーク論理回路ブロック２１からの出力信号が入力される。また、このバッファ回路ブロック２２における他の入力となるトランジスタＭ５９及びトランジスタＭ６１の各ゲート電極には、待機動作制御信号（以下、本実施の形態４において、「ＳＬＢ」と省略する）が入力される。
【０１１６】
このバッファ回路ブロック２２では、ＧＮＤに接続されたトランジスタＭ６１が、ボディ電極を有するトランジスタにより構成されている。このボディ電極は、自身のゲート電極に接続されている。他のトランジスタＭ５８、Ｍ５９、Ｍ６０は、低しきい値のトランジスタにより構成されている。
【０１１７】
このトランジスタＭ６１のように、ボディ電極とゲート電極とを接続すると、チャネル電極にバイアスが加えられて、チャネルが形成されると同時に、このチャネル電極に加えられるバイアスがボディ電極のボディ領域においては、ソースに対して順バイアスされるため、しきい値電圧が低下する。
【０１１８】
ＳＬＢは、ネットワーク論理回路ブロック１の動作時には、“Ｈ”になっている。この“Ｈ”信号の入力により、トランジスタＭ６１は、“ＯＮ”に制御されて、トランジスタＭ６０のソース電位をＧＮＤに等電位とする。また、この“Ｈ”信号が、トランジスタＭ６１のボディ電極に加えられることにより、トランジスタＭ６１のしきい値電圧は低下し、飽和電流値が大きくなる。トランジスタＭ５９は、信号“Ｈ”によって、“ＯＦＦ”に制御される。このような信号“Ｈ”の入力によるトランジスタＭ６１の“ＯＮ”及びトランジスタＭ５９の“ＯＦＦ”により、バッファ回路ブロック２２は、ネットワーク論理回路ブロック２１から入力される信号を反転増幅し、出力するインバータ回路として動作する。この動作時において、ネットワーク論理回路ブロック２１から入力される入力信号は、低しきい値のトランジスタＭ５８、Ｍ６０に入力され。また、上述したように、動作時のトランジスタＭ６１のしきい値は、非動作時に比較して低くなっている。このため、動作時に信号の入力に関係するトランジスタは全てしきい値が低くなっており、このため、バッファ回路ブロック２２は高速に動作する。
【０１１９】
一方、ＳＬＢは、ネットワーク論理回路ブロック２１の非動作時である待機時には、“Ｌ”となる。この“Ｌ”信号の入力により、トランジスタＭ６１は、“ＯＦＦ”に制御され、低しきい値のトランジスタＭ５９は、“ＯＮ”に制御される。また、ボディ電極がゲート電極に接続されたトランジスタＭ６１では、この“Ｌ”信号の入力によって、しきい値が低下せず、高しきい値電圧を有している。このような信号“Ｌ”の入力によるトランジスタＭ６１の“ＯＦＦ”及びトランジスタＭ５９の“ＯＦＦ”により、バッファ回路ブロック２２は、ネットワーク論理回路ブロック１からの入力信号にかかわらず、固定された信号“Ｈ”（＝Ｖｄｄ）を出力する。“ＯＦＦ”に制御されたトランジスタＭ６１は、しきい値が高くなっており、トランジスタＭ６０のソース電位をＧＮＤから遮断した状態にしており、かつ高しきい値トランジスタとなり小さなオフリーク電流特性を有することからバッファ回路ブロック２２におけるリーク電流が削減される。
【０１２０】
本実施の形態４のバッファ回路は、上記のようにＮＡＮＤ回路により構成されたものであるが、実施の形態２にて説明したようなＮＯＲ回路により構成されたものであっても同様に適用することが可能である。ただし、この場合には、電源Ｖｄｄにソース電極が接続されるボディ電極を有するトランジスタのボディ電極は自身のゲート電極と接続されることにより、動作時においては、しきい値が低くなり、待機時には、しきい値が高くなるようにして待機時におけるリーク電流を削減する。
【０１２１】
また、本実施の形態４のバッファ回路は、ＮＡＮＤ回路またはＮＯＲ回路のいずれによって構成されている場合であっても、構成する全トランジスタを、ボディ電極を有し、且つ、そのボディ電極が自身のゲート電極に接続されたトランジスタとし、待機時には、各トランジスタのしきい値電圧が高くなるようにし、動作時には、各トランジスタのしきい値電圧が低くなるようにすることにより、動作時における動作の高速化と待機時におけるリーク電流の削減の両方を実現することが可能になる。ただし、この場合には、全トランジスタにボディ電極を設けることにより面積が増大することに留意すべきである。
【０１２２】
上記に説明したバッファ回路に使用されたボディ電極を有するトランジスタでは、用いられる電源が高電源電圧である場合に、ソース電極とボディ電極との順方向ダイオードによってリーク電流が増加するという問題がある。このようなリーク電流が増加するという問題は、動作時の電源電圧が極低い場合（例えば、Ｖｄｄ≧０．８Ｖ）には、特に問題にはならないが、より高い電源電圧にて動作させる場合には、考慮する必要がある。
【０１２３】
図１５には、このようなリーク電流が増加する問題を解消する構造例を示している。この構造例のトランジスタＭＤ１では、ボディ電極とゲート電極との間に、ダイオードＤ１が逆バイアスに挿入されており、これにより、ボディ電極からゲート電極へのリーク電流が制限される。図１５（ｂ）は、この構造例において、電流値を横軸、電源電圧を縦軸として、電源電圧とドレイン電流ＩＤとリーク電流Ｉleakとの関係を示すグラフである。このグラフにより明らかなように、ボディ電極とゲート電極との間に挿入されたダイオードＤ１によって、電源電圧が高電圧であった場合のリーク電流Ｉleakが低減されている。したがって、電源線圧がより高い電圧（０．８Ｖ以上）であっても、リーク電流を削減することが可能になっている。
【０１２４】
したがって、上記図１４に示すバッファ回路ブロック２２において、トランジスタＭ６１を上記の図１４の構造例に示すトランジスタＭＤ１に置き換えることによって、リーク電流を削減することが可能となる。
【０１２５】
ここで、上記の実施の形態１〜４において用いることが有効な、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術を用いたトランジスタについて説明する。
【０１２６】
図１６は、ＳＯＩ構造を有するトランジスタを説明する断面図であり、図１６（ａ）は、完全空乏型（ＦＤ）のトランジスタを示しており、図１６（ｂ）は、部分空乏型（ＰＤ）のトランジスタを示している。
【０１２７】
図１６（ａ）に示す完全空乏型（ＦＤ）のトランジスタでは、埋込酸化膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）上に形成されたチャネル領域が全て空乏化されている。また、埋込酸化膜上には、このチャネル領域を挟むように、ｎ型のソース領域及びドレイン領域が形成されている。チャネル領域上には、ゲート酸化膜を介してゲート電極が形成されている。このトランジスタでは、チャネル領域が全て空乏化されているため、急峻なサブシュレッシュ特性を有し、より低いしきい値電圧を設定することが可能であり、低電圧で且つ高速に動作させることができる。
【０１２８】
図１６（ｂ）に示す部分空乏型（ＰＤ）のトランジスタでは、埋込酸化膜上に設けられたチャネル領域には、空乏化された空乏化領域２６と、空乏化されていない非空乏化領域２７とが形成されている。また、埋込酸化膜上には、このチャネル領域を挟むように、ｎ型のソース領域及びドレイン領域が形成されている。チャネル領域上には、ゲート酸化膜を介してゲート電極が形成されている。このＰＤトランジスタでは、空乏化されていない非空乏化領域２７にボディバイアスを与えることにより、実施の形態３及び４に記載したような、ボディ電位が制御される各種のトランジスタを実現することができる。
【０１２９】
ＳＯＩは、図１６（ａ）及び（ｂ）に示すように、ソース領域及びドレイン領域の周囲が共に酸化膜で囲まれているために接合容量が小さくなり、消費電力を低減することができる。また、上述したように、急峻なサブスレッシュ特性を有することにより、ソース領域及びドレイン領域間の電位が小さい場合であっても、バルクＭＯＳデバイス等に比較して、大きな電流量を得ることができ、パス論理回路に適した特性を有する。さらに、パスゲートをＣＭＯＳ化しても、このＣＭＯＳ化による面積、負荷容量の増加をバルクＭＯＳデバイス等に比較して小さくすることができ、本発明のパス論理回路に適用するのに非常に優れている。
【０１３０】
（実施の形態５）
図１７は、実施の形態５の半導体集積回路を示す回路ブロック図である。本実施の形態５では、例として、Ｙ＝Ａ・Ｂ・Ｃの論理演算を実施する場合について説明する。この半導体集積回路は、論理演算を実施して演算回路信号を生成するネットワーク論理回路ブロック２３と、このネットワーク論理回路ブロック２３に接続され、ネットワーク論理回路ブロック２３が生成した演算回路信号を増幅するバッファ回路ブロック２４とを有している。
【０１３１】
ネットワーク論理回路ブロック２３には、信号Ｃが入力される第一入力端子７及び信号Ｃを反転した信号／Ｃが入力される第二入力端子８が設けられており、第一入力端子７には、Ｎ型のトランジスタＭ６４及びトランジスタＭ６２のそれぞれのソース電極が接続されている。また、第二入力端子８には、Ｎ型のトランジスタＭ６５のソース電極が接続されている。トランジスタＭ６４のドレイン電極及びトランジスタＭ６５のドレイン電極には、トランジスタＭ６３のソース電極が接続されている。トランジスタＭ６２のドレイン電極及びトランジスタＭ６３のドレイン電極からの出力は、ネットワーク論理回路ブロック２３の出力信号となる。
【０１３２】
トランジスタＭ６２のゲート電極には、信号Ａを反転した信号／Ａが入力され、トランジスタＭ６３のゲート電極には、信号Ａが入力される。トランジスタＭ６４のゲート電極には、信号Ｂを反転した信号／Ｂが入力され、トランジスタＭ６５のゲート電極には、信号Ｂが入力される。
【０１３３】
上記のネットワーク論理回路ブロック２３に備えられる各トランジスタＭ６２、Ｍ６３、Ｍ６４、Ｍ６５は、それぞれ、低しきい値のトランジスタにより構成され、動作時において、高速に動作することができる。
【０１３４】
バッファ回路ブロック２４は、トランジスタＭ６６、Ｍ６７、Ｍ６８、Ｍ６９によりＮＡＮＤ回路を構成している。このバッファ回路ブロック２４では、ソース電極が電源Ｖｄｄに接続されたＰ型のトランジスタＭ６６及びＭ６７が並列に配置されている。また、Ｎ型のトランジスタ６９のソース電極がＧＮＤに接続されている。トランジスタＭ６９は、２つのＮ型のトランジスタＭＳ１及びＭＳ２を直列に接続して構成されている。トランジスタＭ６９のドレイン電極には、Ｎ型のトランジスタ６８のソース電極が接続されている。このトランジスタＭ６６及びＭ６７のドレイン電極からの出力及びトランジスタＭ６８のドレイン電極からの出力が、バッファ回路ブロック２４からの出力信号として出力される。トランジスタＭ６６またはＭ６７から出力される信号は“Ｈ”（＝Ｖｄｄ）であり、トランジスタＭ６８から出力される信号は“Ｌ”（＝ＧＮＤ）である。
【０１３５】
このバッファ回路ブロック２４における一方の入力となるトランジスタＭ６６及びトランジスタＭ６８の各ゲート電極には、ネットワーク論理回路ブロック２３からの出力信号が入力される。また、このバッファ回路ブロック２４における他の入力となるトランジスタＭ６７及びトランジスタＭ６９の各ゲート電極には、待機動制御信号（以下、本実施の形態５において、「ＳＬＢ」と省略する）が入力される。
【０１３６】
トランジスタＭ６９の動作について、図１８に基づいて説明する。図１８（ａ）は、比較のために、単一の低しきい値のトランジスタを配置した場合を示しており、図１８（ｂ）は、本実施の形態５のトランジスタＭ６９の構成であり、２つの低しきい値のトランジスタを直列に接続し、その各ゲート電極を共通のゲート端子として、接続した場合を示している。
【０１３７】
図１８（ａ）に示すように、単一の低しきい値のトランジスタを配置した場合には、待機時のリーク電流が増大するという欠点を有している。これに対して、図１８（ｂ）に示すように、本実施の形態５では、２つのトランジスタを直列に接続しているために、待機時のリーク電流を削減することができる。
【０１３８】
以下、この理由について、図１８（ｃ）及び（ｄ）を参照して説明する。図１８（ｃ）は、図１８（ａ）に示すように、単一のトランジスタを用いた場合の、オフリーク電流特性を示し、図１８（ｄ）は、図１８（ｂ）に示すように、２つのトランジスタを直列に接続した場合のオフリーク電流特性を示している。図１８（ｃ）及び図１８（ｄ）は、それぞれ、横軸にゲート電極に対するソース電極の電位Ｖｇｓを示し、縦軸にオフリーク電流Ｉleakを示している。
【０１３９】
図１８（ａ）のように、単一のトランジスタを用いた場合には、このトランジスタのしきい値電圧を低く設定しているために、図１８（ｃ）に示すように、待機時であるＶｇｓ＝０のときのオフリーク電流Ｉleakは高くなっている。このときのオフリーク電流をＩＬで表す。
【０１４０】
一方、図１８（ｂ）のように、２つのトランジスタを直列接続した場合、個々のトランジスタは、図１８（ａ）の場合と同様に低いしきい値電圧を有するトランジスタにより構成されるが、図１８（ｂ）では、トランジスタＭＳ１及びＭＳ２が直列に接続されているので、各トランジスタには、印加される電圧が分圧されるので、ＭＳ１のソース電位は、単一のトランジスタが用いられた場合よりも低い電圧値であるＶｓ１となる。このため、図１８（ｂ）では、基板バイアス効果により、図１８（ｃ）のオフリーク電流特性よりも縦軸のマイナス方向に平行移動したオフリーク電流特性となる。このため、待機時であるＶｇｓ＝０のときのオフリーク電流Ｉleakは、図１８（ｃ）に示すＩＬよりも低減されたＩＬ1となる。
【０１４１】
さらに、図１８（ｂ）の場合には、トランジスタＭＳ１に対して直列に接続されたトランジスタＭＳ２が負荷となり、図１８（ｄ）中Ｒで示す負荷特性を有する。この負荷により、待機時には、トランジスタＭＳ１のゲート電位は０であり、ソース電位はＶｓ１となるので、トランジスタＭＳ１のＶｇｓは、−Ｖｓ１となる。このため、トランジスタＭＳ１に流れるリーク電流Ｉleakは、トランジスタＭＳ２の負荷曲線ＲとトランジスタＭＳ１のオフリーク電流特性との交点で求められ、この結果、リーク電流Ｉleakは、ＩＬ1よりもさらに低減されたＩＬ2となる。以上の理由により、２つのトランジスタを直列に接続した図１８（ｂ）では、リーク電流ＩＬ２が、単一のトランジスタを用いた場合のリーク電流ＩＬよりも大幅に低減される。
【０１４２】
このように、ゲート電極を共通接続した直列接続のトランジスタを用いることにより、他のトランジスタと同じ低しきい値のトランジスタのみでバッファ回路を構成しても、リーク電流を削減することが可能になり、しきい値が異なるトランジスタを所定の箇所に設置するための特別な製造工程を用いる必要がなく、また、このため、低コストにて、動作速度の高速化とリーク電流の削減とを実現した回路を実現することができる。
【０１４３】
ＳＬＢは、ネットワーク論理回路ブロック２３の動作時には、“Ｈ”になっている。この信号“Ｈ”の入力により、高しきい値のトランジスタＭ６９は、“ＯＮ”に制御されて、トランジスタＭ６８のソース電位をＧＮＤに等電位とする。また、信号“Ｈ”の入力により、トランジスタＭ６７は、“ＯＦＦ”に制御される。このような信号“Ｈ”の入力によるトランジスタＭ６９の“ＯＮ”及びトランジスタＭ６７の“ＯＦＦ”により、バッファ回路ブロック２４は、ネットワーク論理回路ブロック２３から入力される信号を反転増幅し、出力するインバータ回路として動作する。この動作時において、ネットワーク論理回路ブロック２３から入力される入力信号は、低しきい値のトランジスタＭ６６、Ｍ６８に入力されるため、バッファ回路ブロック２４は高速に動作する。
【０１４４】
一方、ＳＬＢは、ネットワーク論理回路ブロック２３の非動作時である待機時は、“Ｌ”となる。この信号“Ｌ”の入力により、トランジスタＭ６９は、“ＯＦＦ”に制御され、低しきい値のトランジスタＭ６７は、“ＯＮ”に制御される。このような信号“Ｌ”の入力によるトランジスタＭ６９の“ＯＦＦ”及びトランジスタＭ６７の“ＯＮ”により、バッファ回路ブロック２４は、ネットワーク論理回路ブロック２３からの入力信号にかかわらず、固定された信号“Ｈ”（＝Ｖｄｄ）を出力する。このとき、“ＯＦＦ”に制御されているトランジスタＭ６９は、ゲート電極が共通接続された直列接続のトランジスタＭＳ１及びＭＳ２により形成されており、これにより、上述の図１８（ｂ）に基づいて説明したように、リーク電流を削減することができる。
【０１４５】
本実施の形態５のバッファ回路は、上記のようにＮＡＮＤ回路を構成したものであるが、実施の形態２にて説明したようなＮＯＲ回路により構成したものであっても同様に適用することが可能である。ただし、この場合には、電源Ｖｄｄにソース電極が接続されるトランジスタは、上記の図１８（ｂ）に示すように、直列接続された２つのトランジスタ（この場合は、Ｐチャネルトランジスタ）により形成される。このトランジスタにより、待機時におけるリーク電流が削減される。
【０１４６】
ここで、以上説明した実施の形態１〜５に関するすべてにおいて、ネットワーク論理回路ブロックは、Ｎチャネルトランジスタを用いた例について示しているが、ネットワーク論理回路ブロックの全てのトランジスタをＰチャネルトランジスタにて構成する、または、ＮチャネルトランジスタとＰチャネルトランジスタとの両方を用いてＣＭＯＳタイプのパス論理回路を構成しても、上記の実施の形態１〜５にて説明したのと同様の効果を実現することができる。
【０１４７】
【発明の効果】
以上説明したように本発明の半導体集積回路は、演算結果信号を入力として、２値信号のいずれかの電圧値を出力する信号出力回路と、信号出力回路の出力待機制御信号を入力として、２値化信号の一方の電圧値を抑制し、且つ、他方の電圧値を出力する制御回路とを備えている。
【０１４８】
このような構成を有することにより、本発明の半導体集積回路は、出力待機制御信号の入力による非動作制御時に、２値化信号の一方の電圧値を抑制しており、従来のように、パスリークを解析し、各パス毎に高しきい値デバイスを挿入する等の面倒な作業を必要とせず、チップ面積を必要以上に増加することなく、また、パストランジスタ回路の特性を劣化させるトランジスタの段数を追加することなく、非動作時に発生するリーク電流を防止することができる。
【０１４９】
本発明の半導体集積回路では、さらに、上記制御回路が、出力待機制御信号のによる非動作制御時に、信号出力回路の出力を電源電圧及び接地電圧の一方に固定するように制御する出力固定用素子と、信号出力回路を電源電圧及び接地電圧の他方から遮断された状態に制御される遮断用素子とを有するように構成される。この場合、制御回路の遮断用素子としては、具体的に、所定の高しきい値を有するＭＯＳトランジスタ、制御電位によりしきい値電圧を制御することが可能なボディ電極を有するＭＯＳトランジスタ、直列に接続された複数の低しきい値のＭＯＳトランジスタが挙げられ、これらを用いることにより、待機時のリーク電流を防止することができる。このようなリーク電流を有効に防止することができる遮断用素子を有することによって、半導体集積回路の他の部分における素子に、低しきい値のＭＯＳトランジスタを用いることができ、非動作時におけるリーク電流を防止しながら、半導体集積回路の高速動作を実現することが可能になる。
【図面の簡単な説明】
【図１】本実施の形態１の半導体集積回路の概略構成を示すブロック図である。
【図２】実施の形態１の半導体集積回路における具体的な構成例を示す回路ブロック図である。
【図３】パス論理回路を簡単に説明する構成図である。
【図４】図３に示すパス論理回路において、待機時のリーク電流パスを説明するための回路構成図である。
【図５】ネットワーク論理回路の一方の入力端子が、ＧＮＤに固定されて接続されている場合のパス論理回路を簡単に説明する構成図である。
【図６】図５に示すパス論理回路において、待機時のリーク電流パスを説明するための回路構成図である。
【図７】出力信号をレベルクリップする必要がある場合に、低しきい値のトランジスタを介してバッファ回路が設けられる例について示す回路図である。
【図８】実施の形態２の半導体集積回路を示す回路ブロック図である。
【図９】パス論理回路を簡単に説明する構成図である。
【図１０】図９に示すパス論理回路において、待機時のリーク電流バスを説明するための回路構成図である。
【図１１】ネットワーク論理回路の一方の入力端子が、ＧＮＤに固定されて接続されている場合において、待機時のリーク電流パスを説明するための回路構成図である。
【図１２】出力信号をレベルクリップする必要がある場合に、低しきい値のトランジスタを介してバッファ回路が設けられる例について示す回路図である。
【図１３】実施の形態３の半導体集積回路を示す回路ブロック図である。
【図１４】実施の形態４の半導体集積回路を示す回路ブロック図である。
【図１５】（ａ）は、実施の形態４のトランジスタにおいて、リーク電流が増加する問題を解消する構造例を示しており、（ｂ）は、この構造例において、電流値を横軸、電源電圧を縦軸として、電源電圧とドレイン電流ＩＤとリーク電流Ｉleakとの関係を示すグラフである。
【図１６】ＳＯＩ構造を有するトランジスタを説明する断面図であり、（ａ）は、完全空乏型（ＦＤ）のトランジスタ、（ｂ）は、部分空乏型（ＰＤ）のトランジスタをそれぞれ示している。
【図１７】実施の形態５の半導体集積回路を示す回路ブロック図である。
【図１８】実施の形態５のトランジスタＭ６９の動作を説明しており、（ａ）は、比較のために、単一の低しきい値のトランジスタを配置した場合、（ｂ）は、実施の形態５のトランジスタＭ６９の構成、（ｃ）は、（ａ）の場合に得られるオフリーク電流特性を示すグラフ、（ｄ）は、（ｂ）の場合に得られるオフリーク電流特性を示すグラフである。
【図１９】高しきい値のトランジスタを一部に含むように構成した特開２０００−１５１３８６号公報に開示されたトランジスタ回路を示す構成図である。
【図２０】高しきい値のトランジスタを一部に含むように構成した特開平６−２９８３４号公報に開示された論理回路を示す構成図である。
【図２１】高しきい値のトランジスタを一部に含むように構成した特開平１０−２２４２０６号公報に開示された論理回路を示す構成図である。
【図２２】図２１に示す論理回路に備えられるバッファ回路を示す構成図である。
【図２３】図２１に示す例で発生する伝達信号の劣化を説明するグラフである。
【符号の説明】
１  ネットワーク論理回路ブロック
２  バッファ回路ブロック
３、４  入力端子
５、６  出力端子
７  第一入力端子
８  第二入力端子
１２  ネットワーク論理回路
１３  ネットワーク論理回路ブロック
１４  バッファ回路ブロック
１５  ネットワーク論理回路ブロック
１６  バッファ回路ブロック
１７  ネットワーク論理回路
１９  ネットワーク論理回路ブロック
２０  バッファ回路ブロック
２１  ネットワーク論理回路ブロック
２２  バッファ回路ブロック
２３  ネットワーク論理回路ブロック
２４  バッファ回路ブロック
２５、２６  空乏領域
２７  非空乏領域
Ｍ１０〜Ｍ１３  低しきい値Ｎチャネルトランジスタ
Ｍ１４、Ｍ１５  低しきい値Ｐチャネルトランジスタ
Ｍ１６  低しきい値Ｎチャネルトランジスタ
Ｍ１７  高しきい値Ｎチャネルトランジスタ
Ｍ１８、Ｍ１９  低しきい値Ｎチャネルトランジスタ
Ｍ２０、Ｍ２１  低しきい値Ｐチャネルトランジスタ
Ｍ２２  低しきい値Ｎチャネルトランジスタ
Ｍ２３  高しきい値Ｎチャネルトランジスタ
Ｍ２８〜Ｍ３１  低しきい値Ｎチャネルトランジスタ
Ｍ３２  高しきい値Ｐチャネルトランジスタ
Ｍ３３  低しきい値Ｐチャネルトランジスタ
Ｍ３４、Ｍ３５  低しきい値Ｎチャネルトランジスタ
Ｍ３６、Ｎ３７  低しきい値Ｎチャネルトランジスタ
Ｍ４６〜Ｍ４９  低しきい値Ｎチャネルトランジスタ
Ｍ５０、Ｍ５１  低しきい値Ｐチャネルトランジスタ
Ｍ５２  低しきい値Ｎチャネルトランジスタ
Ｍ５３  ボディ電極を有するＮチャネルトランジスタ
Ｍ５４〜Ｍ５７  低しきい値Ｎチャネルトランジスタ
Ｍ５８、Ｍ５９  低しきい値Ｐチャネルトランジスタ
Ｍ６０  低しきい値Ｎチャネルトランジスタ
Ｍ６１  ボディ電極とゲート電極を接続させたＮチャネルトランジスタ
Ｍ６２〜Ｍ６５  低しきい値Ｎチャネルトランジスタ
Ｍ６６、Ｍ６７  低しきい値Ｐチャネルトランジスタ
Ｍ６８  低しきい値Ｎチャネルトランジスタ
Ｍ６９  ゲートを共通に接続されたＭＳ１、ＭＳ２からなるトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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