(57)【特許請求の範囲】
【請求項１】
電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する２層ゲート構造のＭＯＳトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加により記憶されたデータを読み出す不揮発性半導体記憶装置において、
前記読み出し電圧を発生するために、前記メモリセルを成すＭＯＳトランジスタとは異なる単層ゲート構造で、温度によるしきい値電圧の変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの５０〜１５０％にある電圧発生用のＭＯＳトランジスタを用い、該電圧発生用ＭＯＳトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧とを加算する手段を設けてなり、
前記電圧発生用ＭＯＳトランジスタは、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧が印加されるものであり、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧を読み出し電圧として取り出すものであることを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する２層ゲート構造のＭＯＳトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルを有し、データの書き換え時に書き換えが十分行われたか否かを確認するためのベリファイ電圧の印加を行う電気的書き換え可能な不揮発性半導体記憶装置において、
前記ベリファイ電圧を発生するために、前記メモリセルを成すＭＯＳトランジスタとは異なる単層ゲート構造で、温度によるしきい値電圧の変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの５０〜１５０％にある電圧発生用のＭＯＳトランジスタを用い、該電圧発生用ＭＯＳトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧とを加算する手段を設けてなり、
前記電圧発生用ＭＯＳトランジスタは、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧が印加されるものであり、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧をベリファイ電圧として取り出すものであることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記電圧発生用ＭＯＳトランジスタは、前記メモリセルを成す２層ゲート構造のＭＯＳトランジスタと同一チップに搭載された複数種の単層ゲート構造のＭＯＳトランジスタのうちで、前記２層ゲート構造ＭＯＳトランジスタとしきい値の温度依存性が最も近いＭＯＳトランジスタであることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記電圧発生用ＭＯＳトランジスタは、正のしきい値電圧を有するものであることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する２層ゲート構造のＭＯＳトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加により記憶されたデータを読み出す不揮発性半導体記憶装置において、
前記読み出し電圧を発生するために、前記メモリセルと同一構造の電圧発生用のＭＯＳトランジスタを用い、該電圧発生用ＭＯＳトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧とを加算する手段を設けてなり、
前記電圧発生用ＭＯＳトランジスタは、制御ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧が印加されるものであり、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧を読み出し電圧として取り出すものであることを特徴とする不揮発性半導体記憶装置。
【請求項６】
電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する２層ゲート構造のＭＯＳトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルを有し、データの書き換え時に書き換えが十分行われたか否かを確認するためのベリファイ電圧の印加を行う電気的書き換え可能な不揮発性半導体記憶装置において、
前記ベリファイ電圧を発生するために、前記メモリセルと同一構造の電圧発生用のＭＯＳトランジスタを用い、該電圧発生用ＭＯＳトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧とを加算する手段を設けてなり、
前記電圧発生用ＭＯＳトランジスタは、制御ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧が印加されるものであり、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧をベリファイ電圧として取り出すものであることを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記読み出し電圧は、前記メモリセルのしきい値電圧とほぼ同じ温度依存性を持つことを特徴とする請求項１又は５記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係わり、特に読み出し電圧やベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に近付けた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、読み出し専用の不揮発性半導体記憶装置（ＲＯＭ）には、メモリセルトランジスタのしきい値電圧Ｖｔを２種類（Ｖt1，Ｖt2）設けることによって、それぞれデータの“０”，“１”に対応させ記憶するものがある。しきい値電圧Ｖｔは、
Ｖｔ＝ Vfb+X{2Fi×Fn×(2Fi-Vbs)+ g×Fs(2Fi-Vbs)}1/2 
と表わされる。ここで、Ｖfbはフラットバンド電圧（これはゲートとシリコン基板の仕事関数の差Fi-ms に比例する）、Ｘはチャネルの極性（ｎチャネルの場合＋１，ｐチャネルの場合−１）、Ｆi はフェルミポテンシャル、Ｆn はナローチャネル効果の補正係数、Ｖbsは基板とソースの電位差、ｇはバックバイアス効果係数、Ｆs はショートチャネル効果補正係数である。通常、２種類のしきい値電圧は、チャネルインプラのドーズ量を変えて、Fi-ms を変えることによって変えられる。
【０００３】
読み出し時、メモリセルのゲート電圧Ｖg は２種類のしきい値電圧（Ｖt1＜Ｖt2とする）の間に設定される。しきい値電圧Ｖt1のメモリセルが読み出される場合、メモリセルトランジスタはオンし、ドレイン電流が流れる。一方、しきい値電圧Ｖt2のメモリセルが読み出される場合、メモリセルトランジスタはオフするため、ドレイン電流は流れない。従って、ドレイン電流が流れるか否かを検出することによって、データを読み出すことができる。
【０００４】
ところで、温度が変化すると、ゲートとシリコン基板の仕事関数の差Fi-ms とフェルミポテンシャルＦi が変動するため、メモリセルのしきい値電圧は変動する。これに対し、読み出しのためのゲート電圧は電源電圧或いは分割された電圧であり、温度の変動によっても変動しない。従って、温度変化等によるしきい値電圧の変動があってもデータを誤読み出ししないために、２つのしきい値電圧差を十分確保する必要があった。
【０００５】
しかしながら、電源電圧が下がったり、メモリセルに３種類以上のしきい値電圧を持たせることによって単位メモリセル当たりの情報量を増やそうとすると、この大きいしきい値電圧マージンが問題となってくる。
【０００６】
なお、参考のために、図１０に従来の読み出し電圧発生回路の例を示す。これは、同一材料でできた２つの抵抗Ｒ１７，Ｒ１８を用いた抵抗分割による分圧回路である。また、図１１にしきい値電圧マージンを説明するための図を示す。実線は常温時のしきい値電圧分布、破線は高温時のしきい値電圧分布であり、温度が高くなるほどしきい値電圧が低くなる傾向にある。従って、常温時に読み出しマージンを適切に設定しても、高温時は高い方のしきい値電圧Ｖt2の最小値が小さくなりマージン領域にはみ出すため、実際の読み出しマージンは本来の読み出しマージンよりも小さくなる。
【０００７】
一方、電気的書き換え可能な手段を有する不揮発性半導体記憶装置（ＥＥＰＲＯＭ）では、メモリセルとして電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたＦＥＴ−ＭＯＳ構造が用いられている。ＥＥＰＲＯＭでは通常、書き換え時にメモリセルに電源電圧より高い電圧を印加し、トンネル電流などによって電荷蓄積層の電荷量をコントロールする。メモリセルのしきい値電圧はこの電荷量によって変化するため、２種類のしきい値電圧（Ｖt1＜Ｖt2とする）を取らせることができる。消去時には、ある長さのデータ単位に、全てのデータは１つのしきい値電圧（例えばＶt1）に設定される。書き込みは、ビット毎に選択的に行われ、選択されたメモリセルのしきい値電圧はＶt2にされ、非選択のメモリセルのしきい値電圧はＶt1のままにされる。
【０００８】
また、消去されるメモリセルのしきい値電圧や書き込まれるメモリセルのしきい値電圧をなるべくメモリセル毎にばらつかないようにするため、ベリファイ読み出しが行われている。これは、書き込み或いは消去をした後に、ビット毎或いは消去単位の全ビットが十分にそれぞれ書き込まれたか否か或いは消去されたか否かを確認するための読み出しである。２種類のしきい値電圧間のマージンを十分取るために、例えば書き込みベリファイ時に、メモリセルのゲートは通常の読み出し電圧Ｖreadより高い電圧Ｖvrfyが印加される。
【０００９】
ところで、この種のＥＥＰＲＯＭにおいても前記したＲＯＭと同様に、温度が変化するとメモリセルのしきい値電圧は変動するが、読み出し電圧やベリファイ電圧は温度によらず一定である。このため、２つのしきい値電圧の差を十分確保する必要があった。また、このしきい値電圧マージンは、ＲＯＭの場合と比べてより大きく取る必要がある。例えば、ベリファイ電圧Ｖvrfy印加時には高温であり、通常読み出し電圧Ｖread印加時に低温である場合があるためである。さらにＲＯＭの場合と同様に、電源電圧が下がったり、メモリセルに３種類以上のしきい値電圧を持たせることによって単位メモリセル当たりの情報量を増やそうとすると、この大きいしきい値電圧マージンがより大きな問題となってくる。
【００１０】
【発明が解決しようとする課題】
このように従来、ＲＯＭやＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、温度変化によりセルトランジスタのしきい値電圧が変動するため、しきい値電圧マージンを大きく設定する必要があり、これが低電圧駆動や多値メモリを実現する上での障害となっていた。
【００１１】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、しきい値電圧マージンを小さく設定することができ、低電圧駆動や多値メモリの実現に寄与し得る不揮発性半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１３】
即ち本発明（請求項１）は、電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する２層ゲート構造のＭＯＳトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加により記憶されたデータを読み出す不揮発性半導体記憶装置において、前記読み出し電圧を発生するために、前記メモリセルを成すＭＯＳトランジスタとは異なる単層ゲート構造で、温度によるしきい値電圧の変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの５０〜１５０％にある電圧発生用のＭＯＳトランジスタを用い、該電圧発生用ＭＯＳトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧とを加算する手段を設けてなり、前記電圧発生用ＭＯＳトランジスタは、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧が印加されるものであり、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧を読み出し電圧として取り出すものであることを特徴とする。
【００１４】
また本発明（請求項２）は、電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する２層ゲート構造のＭＯＳトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルを有し、データの書き換え時に書き換えが十分行われたか否かを確認するためのベリファイ電圧の印加を行う電気的書き換え可能な不揮発性半導体記憶装置において、前記ベリファイ電圧を発生するために、前記メモリセルを成すＭＯＳトランジスタとは異なる単層ゲート構造で、温度によるしきい値電圧の変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの５０〜１５０％にある電圧発生用のＭＯＳトランジスタを用い、該電圧発生用ＭＯＳトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧とを加算する手段を設けてなり、前記電圧発生用ＭＯＳトランジスタは、ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧が印加されるものであり、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧をベリファイ電圧として取り出すものであることを特徴とする。
【００１５】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【００１６】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
(1) メモリセルは、読み出し専用の不揮発性半導体記憶装置（ＲＯＭ）を構成するものであること。
(2) メモリセルは、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）を構成するものであること。
【００１８】
(3) 読み出し電圧を発生する手段として用いる単層ゲート構造のＭＯＳトランジスタは、メモリセルを成す２層ゲート構造のＭＯＳトランジスタと同一チップに搭載された複数種の単層ゲート構造のＭＯＳトランジスタのうちで、２層ゲート構造ＭＯＳトランジスタとしきい値の温度依存性が最も近いＭＯＳトランジスタであること。
(4) 読み出し電圧を発生する手段として用いる単層ゲート構造のＭＯＳトランジスタは、正のしきい値電圧を有するものであること。
【００２０】
(5) ベリファイ電圧を発生する手段として用いる単層ゲート構造のＭＯＳトランジスタは、正のしきい値電圧を有するものであること。
【００２１】
(6) 温度依存性の殆どない一定電圧を作成する手段として、オペアンプの非反転入力端と出力端との間に接続された抵抗Ｒ１と、非反転入力端と接地端との間に挿入されたダイオードＤ１と、オペアンプの反転入力端と出力端との間に接続された抵抗Ｒ２と、反転入力端と接地端との間に挿入された抵抗Ｒ３とダイオードＤ２の直列回路とを備えたこと。
【００２２】
(7) 温度依存性の殆どない一定電圧を作成する手段として、温度依存性の小さいブレイクダウン電圧を持つダイオードを用い、該ダイオードにより得られる基準電圧を分圧すること。
(8) 温度依存性の殆どない一定電圧を作成する手段として用いるダイオードは、ブレークダウン電圧が４Ｖ以上６Ｖ以下であること。
(9) メモリセルは、３つ以上のしきい値電圧を有するものであること。
【００２３】
また、本発明（請求項５）は、電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する２層ゲート構造のＭＯＳトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルに対し、読み出し電圧の印加により記憶されたデータを読み出す不揮発性半導体記憶装置において、前記読み出し電圧を発生するために、前記メモリセルと同一構造の電圧発生用のＭＯＳトランジスタを用い、該電圧発生用ＭＯＳトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧とを加算する手段を設けてなり、前記電圧発生用ＭＯＳトランジスタは、制御ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧が印加されるものであり、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧を読み出し電圧として取り出すものであることを特徴とする。
【００２４】
また、本発明（請求項６）は、電気的にフローティングな状態とされた電荷蓄積層と制御ゲートを有する２層ゲート構造のＭＯＳトランジスタからなり、データの記憶状態によりしきい値電圧が異なるメモリセルを有し、データの書き換え時に書き換えが十分行われたか否かを確認するためのベリファイ電圧の印加を行う電気的書き換え可能な不揮発性半導体記憶装置において、前記ベリファイ電圧を発生するために、前記メモリセルと同一構造の電圧発生用のＭＯＳトランジスタを用い、該電圧発生用ＭＯＳトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧とを加算する手段を設けてなり、前記電圧発生用ＭＯＳトランジスタは、制御ゲートとドレインが共通接続されると共に負荷抵抗を介して電源端に接続され、ソースに温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧が印加されるものであり、該ＭＯＳトランジスタがオン状態の時にドレインに現れる出力電圧をベリファイ電圧として取り出すものであることを特徴とする。
【００２５】
これらの本発明においても、前記 (1)〜(13)に示した望ましい実施態様が適用できる。
【００２６】
（作用）
本発明（請求項１）では、読み出し電圧を、メモリセルに近いしきい値電圧の温度依存性を有するメモリセル以外のＭＯＳトランジスタのしきい値電圧Ｖｔ′と実質的に温度依存性のない一定電圧Ｖbgr との和（Ｖbgr ＋Ｖｔ′）としているので、読み出し電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に略等しくすることができる。このため、温度変化によりメモリセルのしきい値電圧が変動してもデータを誤読み出しすることはない。
【００２７】
また本発明（請求項２）では、ベリファイ電圧を、メモリセルに近いしきい値電圧の温度依存性を有するメモリセル以外のＭＯＳトランジスタのしきい値電圧Ｖｔ′と実質的に温度依存性のない一定電圧Ｖbgr との和（Ｖbgr ＋Ｖｔ′）としているので、ベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができる。
【００２８】
また、本発明（請求項５）では、読み出し電圧を、実質的に温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとの和（Ｖbgr ＋Ｖｔ）としているので、読み出し電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができる。このため、温度変化によりメモリセルのしきい値電圧が変動してもデータを誤読み出しすることはない。
【００２９】
また、本発明（請求項６）では、ベリファイ電圧を、実質的に温度依存性のない一定電圧Ｖbgr と温度依存性を有するメモリセルのしきい値電圧Ｖｔとの和（Ｖbgr ＋Ｖｔ）としているので、ベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に等しくすることができる。
【００３０】
従って本発明によれば、しきい値電圧マージンを小さく設定することができ、これにより低電圧駆動や多値メモリの実現に寄与することが可能となる。また、本発明（請求項１，２）では、電圧発生手段としてメモリセルを成すＭＯＳトランジスタ（２層ゲート構造）とは別のＭＯＳトランジスタ（単層ゲート構造）を用いているので、電圧発生手段を構成する際の設計の自由度が増す。さらに、本発明（請求項５，６）では、電圧発生手段としてメモリセルを成すＭＯＳトランジスタと全く同一構造のＭＯＳトランジスタ（２層ゲート構造）を用いているので、電圧発生手段を構成する際に製造プロセスの増加などを招く恐れがない。
【００３１】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置における温度補償読み出し電圧発生回路を示す回路構成図である。
【００３３】
この回路は、ＲＯＭやＥＥＰＲＯＭを構成するメモリセルのＭＯＳトランジスタと同じプロセスで作られた同じ構造の電圧発生用ＭＯＳトランジスタＭＣと、高抵抗の抵抗素子Ｒとからなる。トランジスタＭＣの電荷蓄積層はメモリセル部分と同様に電気的にフローティングな状態とされており、制御ゲートとドレインが共通接続され、これらは抵抗素子Ｒを介して電源端１に接続されている。トランジスタＭＣのソースは入力端２に接続され、入力端２には温度依存性の小さな一定電圧Ｖbgr が入力される。そして、トランジスタＭＣのドレインが出力端３に接続され、この出力端３に現れる出力電圧が読み出し電圧として用いられるものとなっている。
【００３４】
本実施形態における読み出し電圧発生回路の出力端３に現れる出力電圧Ｖｇは、トランジスタＭＣのしきい値電圧Ｖｔを用いて、
Ｖｇ＝Ｖbgr ＋Ｖｔ
となる。温度が変動した時のトランジスタＭＣのしきい値電圧Ｖｔの変動量をｄＶｔ、出力電圧、即ちメモリセルのゲート電圧Ｖｇの変動量をｄＶｇとすると、Ｖbgr の温度変動量を無視できて、
ｄＶｇ＝ｄＶｔ
となる。即ち、読み出し電圧の変動量としきい値電圧の変動量が等しくなる。但し、電荷蓄積層への電荷の注入（書き込み）によりトランジスタＭＣのしきい値電圧が変化すると良くないので、トランジスタＭＣへの印加電圧が電荷蓄積層への電荷の注入が起こらない程度に止めるよう回路設計を行うのが望ましい。
【００３５】
このように本実施形態によれば、メモリセルのデータ読み出しに用いる読み出し電圧の温度変動量をメモリセルのしきい値電圧の温度変動量と同一にできるため、隣り合うしきい値電圧間マージンを不必要に取らなくてよく、低電圧動作や多値メモリを実現しやすくなる。そしてこの場合、電荷蓄積層をゲートに接続することなく、トランジスタＭＣをメモリセルと全く同一に構成できるので、読み出し電圧発生回路のトランジスタＭＣのために製造プロセスが増加することもない。
【００３６】
図２は、温度依存性の小さな一定電圧Ｖbgr を出力するバンドギャップリファレンス回路を示す図である。
【００３７】
オペアンプ４の非反転入力端と出力端との間に抵抗Ｒ１が接続され、非反転入力端と接地端との間にダイオードＤ１が挿入され、オペアンプ４の反転入力端と出力端との間に抵抗Ｒ２が接続され、反転入力端と接地端との間に抵抗Ｒ３とダイオードＤ２の直列回路が挿入されている。そして、オペアンプ４の出力端が前記読み出し電圧発生回路の入力端２に接続されるものとなっている。
【００３８】
この回路は、バンドギャップリファレンス回路として知られているもので（アナログ集積回路設計技術（上）：培風館，p275-276，Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著）、次式で示されるように、温度が変化しても出力電圧Ｖbgr は一定のままである。
【００３９】
Ｖbgr ＝Ｖf1＋αＶT 
ＶT ＝ｋＴ／ｑ
但し、αは抵抗の比（Ｒ２／Ｒ１）や（Ｒ２／Ｒ３）等によって決まる定数、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷量である。
【００４０】
図３は、温度依存性の小さなブレイクダウン電圧を持つダイオードＤ３を用いた温度依存性の小さな一定電圧Ｖbgr を出力する回路を示す図である。この回路も、バンドギャップリファレンス回路として知られているもので（アナログ集積回路設計技術（上）：培風館，p270-272，Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著）、温度が変化しても出力電圧は上式と同様に一定のままである。
【００４１】
なお、図中の５は電圧発生回路、Ｒ６〜Ｒ９は抵抗素子、Ｑp1はｐＭＯＳトランジスタを示している。また、ダイオードＤ３としては、温度依存性が殆どないブレークダウン電圧が４Ｖ以上６Ｖ以下のものを用いるのが望ましい。
【００４２】
図４は、図３の回路を改良したもので、複数の温度補償読み出し電圧レベルを出力できる回路を示す図である。
【００４３】
ドレインが電源端に接続されたｐＭＯＳトランジスタＱp2のゲートにオペアンプの出力が入力され、トランジスタＱp2のドレインは抵抗素子Ｒ10を介してオペアンプの非反転入力端に接続されている。オペアンプの反転入力端には、一定電圧Ｖbgr が入力される。そして、オペアンプの非反転入力端には、抵抗素子Ｒ11，Ｒ12，Ｒ13が直列に接続され、抵抗素子Ｒ11，Ｒ12の接続点が前記図１に示す読み出し電圧発生回路の入力端２に接続される。抵抗素子Ｒ12，Ｒ13の接続点はｎＭＯＳトランジスタＱn1を介して接地端に接続され、抵抗素子Ｒ13はｎＭＯＳトランジスタＱn2を介して接地端に接続されている。
【００４４】
このような構成において、抵抗素子Ｒ11，Ｒ12，Ｒ13の抵抗値をそれぞれｒ１，ｒ２，ｒ３とすると、入力電圧Ｖ１が“Ｈ”の時、出力電圧Ｖg1は、
Ｖg1＝ｒ２／（ｒ１＋ｒ２）×Ｖbgr
となり、電圧Ｖ２が“Ｈ”の時、出力電圧Ｖg2は、
Ｖg2＝（ｒ２＋ｒ３）／（ｒ１＋ｒ２＋ｒ３）×Ｖbgr
となる。Ｖg1＜Ｖg2であるから、書き込みベリファイ電圧Ｖreadを（Ｖg2＋Ｖt ）、通常読み出し電圧Ｖvrfyを（Ｖg1＋Ｖt ）とすることによって、温度変動時のＶreadとＶvrfyの変動量を等しくすることができる。このため、隣り合うしきい値電圧間マージンを不必要に取らなくてよく、低電圧動作や多値メモリを実現しやすくなる。
【００４５】
（第２の実施形態）
本実施形態は、前記図２に示すバンドギャップリファレンス回路の各パラメータを最適化することにより、温度補償された読み出し電圧やベリファイ電圧を発生するものである。メモリセルのしきい値電圧の温度依存性を−２ｍＶ／℃、常温Ｔ0 における読み出し電圧を１．０Ｖ、ベリファイ電圧を１．５Ｖとする場合について考える。
【００４６】
図５は、本実施形態に係わるバンドギャップリファレンス回路を示す図である。前記の図２と同様に、２つのダイオードＤ１，Ｄ２、３つの抵抗Ｒ１，Ｒ２，Ｒ３、１つのオペアンプ４から構成される。但し、抵抗Ｒ３は抵抗ｒ１，ｒ２に分割（Ｒ３＝ｒ１＋ｒ２）されており、ｒ２と並列にｎＭＯＳトランジスタＱn3が接続されている。
【００４７】
このときの出力電圧Ｖbgr は、
Ｖbgr ＝Ｖf1＋αＶt
α＝Ｒ2 ／Ｒ3 ・Ｌｎ{(Ｒ2 ×Ａ2)/(Ｒ1 ×Ａ1 )}
Ｖt ＝ｋＴ／ｑ
で与えられることが知られている。ここで、Ｖf1はダイオードＤ１のフォアードバイアス、Ａ１，Ａ２はダイオードＤ１，Ｄ２のジャンクション面積、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷量である。抵抗Ｒ１〜Ｒ３に温度依存性があってもそれらの比は温度依存性を持たないから、Ｖbgr の温度依存性は定数αによって変えることができる。
【００４８】
さて、読み出し電圧とベリファイ電圧をＶbgr の抵抗分割によって得るとき、温度係数もその分割比だけ変化してしまう。従って、各電圧に対して定数αを与える必要がある。常温Ｔ0 における電圧Ｖf1＝０．６Ｖ、その温度係数が−２ｍＶ／℃のとき、温度Ｔにおける電圧Ｖbgr は、
Ｖbgr ＝(0.6-0.024α)+８×10-5（α-25)（Ｔ−Ｔ0 ）
となる。メモリセルのゲート電圧（読み出し電圧やベリファイ電圧）Ｖcgが電圧Ｖbgr のβ倍によって得られるとすると、
Ｖcg＝βＶbgr
このとき、常温Ｔ0 におけるゲート電圧Ｖcgと電圧Ｖbgr をそれぞれＶcg0,Ｖbgr0とすると、Ｖcg0 ＝１．０Ｖ，１．５Ｖのそれぞれに対するパラメータαは下記の（表１）の値を取る必要がある。
【００４９】
【表１】
0003887064.tif 000002
【００５０】
（表１）にはそのときの電圧Ｖbgr0と係数βも示されている。パラメータαが与えられたとき、５つのパラメータセット、即ち３つの抵抗値や２つのダイオードのｐｎジャンクション面積は一意的に決めることはできないが、例えばＡ１＝Ａ２、Ｒ１＝２５ｋΩ、Ｒ２＝１００ｋΩ、Ｒ３＝２２ｋΩ（Ｖcg0 ＝１．０Ｖ），２９ｋΩ（Ｖcg0 ＝１．５Ｖ）とすればよい。
【００５１】
図５では、２つのゲート電圧を発生する回路であり、読み出し時には“Ｈ”、ベリファイ時には“Ｌ”となる信号ＲＥを入力する。ここで、ｒ１＝７ｋΩ、ｒ２＝２２ｋΩとされている。
【００５２】
図６は、電圧Ｖbgr を入力しゲート電圧Ｖcgを出力する回路である。これは、一種の電圧変換回路であり、（表１）のβの値に対応して、Ｒ４＝２．５ｋΩ、Ｒ５＝４．４ｋΩ、Ｒ６＝３．１ｋΩに設定されている。この回路には、信号ＲＥと共に、ベリファイ時に“Ｈ”となる信号ＶＲＦＹが入力される。この構成により、２つの電圧Ｖcgを１つの回路で得ることができる。
【００５３】
つまり、図５の回路では所望の温度特性を持つ定電圧Ｖbgr が出力され、図６の回路では定電圧Ｖbgr から必要な読み出し電圧Ｖcgが発生される。さらに図５の回路では、読み出し電圧Ｖcgにおける温度特性がメモリセルのしきい値電圧Ｖｔの温度特性と等しくなるように、定電圧Ｖbgr の温度特性を定めている。
【００５４】
このように本実施形態によれば、読み出し電圧を発生するために、定電圧発生回路と電圧変換回路を設け、定電圧発生回路のパラメータを最適化することにより、メモリセルのしきい値電圧Ｖｔと同じ温度依存性を持つ読み出し電圧を発生させることができる。従って、先の第１の実施形態と同様の効果が得られる。
【００５５】
（第３の実施形態）
図７は、本発明の第３の実施形態に係わる不揮発性半導体記憶装置における温度補償読み出し電圧発生回路を示す回路構成図である。
【００５６】
この回路は、ＲＯＭやＥＥＰＲＯＭを構成するメモリセルＭＣとは別のプロセスで作られた異なる構造のトランジスタＱと、高抵抗の抵抗素子Ｒとからなる。即ち、メモリセルを構成するＭＯＳトランジスタが浮遊ゲートと制御ゲートを構成する２層ゲート構造であるのに対し、電圧発生回路を構成するＭＯＳトランジスタＱは単層ゲート構造となっている。
【００５７】
トランジスタＱのゲートはドレインに接続され、さらに抵抗素子Ｒを介して電源端１に接続されている。トランジスタＱのソースは入力端２に接続され、入力端２には温度依存性の小さな一定電圧Ｖbgr が入力される。そして、トランジスタＱのドレインが出力端３に接続され、この出力端３に現れる出力電圧が読み出し電圧として用いられるものとなっている。
【００５８】
本実施形態における読み出し電圧発生回路の出力端３に現れる出力電圧Ｖｇは、トランジスタＱのしきい値電圧Ｖｔ′を用いて、
Ｖｇ＝Ｖbgr ＋Ｖｔ′
となる。温度が変動した時のトランジスタＱのしきい値電圧Ｖｔ′の変動量をｄＶｔ′、出力電圧、即ちメモリセルのゲート電圧Ｖｇの変動量をｄＶｇとすると、Ｖbgr の温度変動量を無視できて、
ｄＶｇ＝ｄＶｔ′
となる。即ち、読み出し電圧の変動量としきい値電圧の変動量が等しくなる。
【００５９】
このとき、トランジスタＱとして、メモリセルを成すＭＯＳトランジスタとしきい値電圧の温度依存性が近いものを用いることにより、メモリセルのデータ読み出しに用いる読み出し電圧の温度変動量をメモリセルのしきい値電圧の温度変動量と略同一にすることができる。これにより、隣り合うしきい値電圧間マージンを不必要に大きく取らなくて済み、低電圧動作や多値メモリを実現しやすくなる。
【００６０】
ここで、メモリセルを搭載したチップには、メモリセルのＭＯＳトランジスタ以外に各種のＭＯＳトランジスタが存在する。下記の（表２）に、不揮発性半導体記憶装置における全ｎＭＯＳトランジスタのしきい値電圧（Ｖｔ）の温度依存性の例を示す。
【００６１】
【表２】
0003887064.tif 000003
【００６２】
ここで、Ｖcc−ｎＭＯＳ−Ｅはゲート・ドレインにＶccが印加されるトランジスタ、Ｖpp−ｎＭＯＳ−Ｅ，−Ｉ，−Ｄはゲート・ドレインにデータ書き換えのために用いられる高電圧Ｖppが印加されるそれぞれしきい値電圧が正，〜０Ｖ，負であるトランジスタを表す。メモリセルのｎＭＯＳトランジスタのしきい値電圧は、６０℃の温度変動によって０．１５Ｖ変動する。これに対し、Ｖcc−ｎＭＯＳ−Ｅでは０．１１Ｖ（７３％）、Ｖpp−ｎＭＯＳ−Ｅでは０．１４Ｖ（９３％）、Ｖpp−ｎＭＯＳ−Ｉでは０．０２Ｖ（１３％）、Ｖpp−ｎＭＯＳ−Ｄでは０．１２Ｖ（８０％）変動する。
【００６３】
これらのうち、メモリセルのｎＭＯＳトランジスタと最も近いしきい値電圧の温度依存性を有するＶpp−ｎＭＯＳ−Ｅを選択するのが望ましいが、Ｖcc−ｎＭＯＳ−ＥやＶpp−ｎＭＯＳ−Ｄを用いることも可能である。本発明者らの実験によれば、メモリセルを成すｎＭＯＳトランジスタに対し、温度によるしきい値電圧の変化の割合が５０〜１５０％、好ましくは８０〜１２０％にあるＭＯＳトランジスタであれば十分な効果が得られることが判明している。
【００６４】
図７の回路では、メモリセルのｎＭＯＳトランジスタの代りに温度依存性がメモリセルのｎＭＯＳトランジスタに最も近いＶpp−ｎＭＯＳ−Ｅ［Ｖｔ（２５℃）−Ｖｔ（８５℃）＝０．１４Ｖ］が用いられている。これは、メモリセルのｎＭＯＳトランジスタのしきい値電圧の温度変動の割合の０．１４／０．１５＝９３％に相当する。
【００６５】
従来、半導体メモリの補償温度範囲である−３５℃から＋８５℃まで温度が１２０℃変動すると、メモリセルのしきい値電圧の変動は０．３０Ｖ（＝０．１５Ｖ×２）であったため、その分しきい値電圧分布間のマージンを０．３０Ｖ大きくとる必要があった。これに対して、本実施形態の回路を用いると、メモリセルのしきい値電圧の温度変動による変動が０．３０Ｖであっても、それに連動して読み出し又はベリファイ電圧は０．２８Ｖ変動するので見掛け上のしきい値電圧の変動量は０．０２Ｖに過ぎない。従って、しきい値電圧分布間のマージンを正味０．０２Ｖだけ大きくとれば良い。
【００６６】
このようにしてしきい値電圧分布間のマージンを十分とる必要がなくなるため、しきい値電圧分布間の間隔を狭くでき、メモリセルの信頼性を向上させることができる。そしてこの場合、チップ内に存在する所望のＭＯＳトランジスタの温度特性を利用できるので、高い設計の自由度を保持しながらしきい値電圧マージンの低減を実現できる。
【００６７】
（第４の実施形態）
図８は、本発明の第４の実施形態に係わる不揮発性半導体記憶装置における温度補償読み出し電圧発生回路を示す回路構成図である。
【００６８】
この実施形態は、温度特性の異なる２つの抵抗Ｒ１０，Ｒ１１を用いた抵抗分割による分圧回路である。抵抗Ｒ１０，Ｒ１１は各々の一端は基準電圧の入力端２にそれぞれ接続され、抵抗Ｒ１０，Ｒ１１各々の他端である共通接続部は出力端３に接続されている。ここで、抵抗Ｒ１０とＲ１１の抵抗値の温度による変化の割合をそれぞれａ０とａ１で表すとき、ａ０＞ａ１を満たす材料が選ばれている。そして、温度が上昇すると出力電圧Ｖ０は下降し、温度が下降するとＶ０は上昇するようになっている。
【００６９】
この温度による変化の割合をメモリセルのしきい値電圧の温度による変化の割合の５０％から１５０％になるように２つの抵抗素子の抵抗値と２つの基準電圧の大きさをきめる。このＶ０をメモリセルの読み出し電圧とベリファイ電圧に用いることによって、見掛け上のしきい値電圧の温度による変化の割合を５０％以内に抑えることができる。
【００７０】
（第５の実施形態）
本発明を多値（４値）メモリに適用した例を図９に示しておく。４値をそれぞれ“０”，“１”，“２”，“３”とすると、各々の値で温度によりしきい値電圧は変化する。
【００７１】
第１の実施形態で説明したように、２値メモリでは、従来技術に比較して隣り合うしきい値電圧間マージンをｄＶｔだけ減少可能である。同様に、第３の実施形態でもしきい値電圧間マージンをｄＶｔ近く減少可能である。４値のメモリセルでは、４値のメモリセルの中には３つのしきい値電圧間マージンがあるため、トータルのマージンを３ｄＶｔだけ減少可能である。
【００７２】
一般に、不揮発性のＮ値ＥＥＰＲＯＭ（Ｎ≧３）においては、“０”値でのメモリのしきい値電圧は繰り返し読み出し動作のためにしばしば増加し、また“Ｎ−１”値のしきい値電圧は経時的に減少し、これらはデータエラーを引き起こす。このようなエラーの起こる頻度は“０”及び“Ｎ−１”間におけるしきい値電圧の差に依存し、しきい電圧の差が小さくなればなるほどその頻度は高くなるため、これまで多値メモリにおけるトータルのしきい値電圧の間マージンを小さくするのは困難であった。。
【００７３】
これに対し本実施形態では、トータルのしきい値電圧間マージンがＮ値のメモリセルで（Ｎ−１）×ｄＶｔ減少する。このため、“０”及び“Ｎ−１”間におけるしきい電圧の差を小さく設定でき、より信頼性の高い多値メモリセルがエラー頻度減少により実現可能である。
【００７４】
なお、本発明は上述した各実施形態に限定されるものではない。メモリセルはＲＯＭやＥＥＰＲＯＭを構成するものに限らず、複数のしきい値電圧を持つものであればよい。また、読み出し電圧やベリファイ電圧に限らず、メモリセルトランジスタのしきい値電圧と同じ温度特性を有する電圧を必要とする部分に適用することが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７５】
【発明の効果】
以上詳述したように本発明によれば、メモリセルを成すＭＯＳトランジスタとは異なる構造で、温度によるしきい値電圧の変化の割合がメモリセルを成すＭＯＳトランジスタのそれの５０〜１５０％にある電圧発生用のＭＯＳトランジスタ、又はメモリセルを成すＭＯＳトランジスタと全く同一構造の電圧発生用のＭＯＳトランジスタを用い、該電圧発生用ＭＯＳトランジスタのしきい値電圧と温度による変化の割合が前記メモリセルを成すＭＯＳトランジスタのそれの−２０％〜２０％にある電圧とを加算する手段を設け、読み出し電圧やベリファイ電圧の温度依存性をメモリセルのしきい値電圧の温度依存性に近付けることができるので、しきい値電圧マージンを小さくすることができ、低電圧駆動や多値メモリの実現に寄与することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる温度補償読み出し電圧発生回路を示す回路構成図。
【図２】温度依存性の小さな一定電圧を出力する回路を示す図。
【図３】温度依存性の小さな一定電圧を出力する回路を示す図。
【図４】複数の温度補償読み出し電圧レベルを出力できる回路を示す図。
【図５】読み出し電圧に応じた温度係数を有する定電圧発生回路を示す図。
【図６】定電圧Ｖbgr に対応した読み出し電圧Ｖcgを発生する回路を示す図。
【図７】第３の実施形態に係わる温度補償読み出し電圧発生回路を示す回路構成図。
【図８】第４の実施形態に係わる温度補償読み出し電圧発生回路を示す回路構成図。
【図９】本発明を多値（４値）メモリに適用した例を示す図。
【図１０】従来の読み出し電圧発生回路の例を示す図。
【図１１】しきい値電圧マージンを説明するための図。
【符号の説明】
１…電源端
２…入力端
３…出力端
４…オペアンプ
ＭＣ…電圧発生用トランジスタ（２層ゲート構造）
Ｑ…電圧発生用トランジスタ（単層ゲート構造）
Ｑｎ…ｎチャネルＭＯＳトランジスタ
Ｑｐ…ｐチャネルＭＯＳトランジスタ
Ｒ，Ｒ１〜Ｒ１７…抵抗
Ｄ１〜Ｄ３…ダイオード
【図１】
0003887064.tif 000004
【図２】
0003887064.tif 000005
【図３】
0003887064.tif 000006
【図４】
0003887064.tif 000007
【図５】
0003887064.tif 000008
【図６】
0003887064.tif 000009
【図７】
0003887064.tif 000010
【図８】
0003887064.tif 000011
【図９】
0003887064.tif 000012
【図１０】
0003887064.tif 000013
【図１１】
0003887064.tif 000014