(57)【特許請求の範囲】
【請求項１】
第１の基板に第１の構造層を形成する第１の工程と、
第２の基板に第２の構造層を形成する第２の工程と、
前記第１および第２の構造層が対面するように組み合わせて、後にチップ化される複数の微細構造体グループを形成する第３の工程とを有し、
前記第１の基板と前記第２の基板の少なくとも一方の基板には前記構造層を前記基板から分離可能な剥離層が形成され、
前記第１の工程、前記第２の工程、前記第３の工程の少なくともいずれかの工程において、前記微細構造体グループの外側に側壁部が形成され、
前記第３の工程において、前記側壁部により前記微細構造体グループを避けて前記剥離層に繋がる中空の導入路が形成され、
前記導入路を介して供給されたエッチャントにより前記剥離層を除去する第４の工程をさらに有する微細構造体の製造方法。
【請求項２】
請求項１において、前記第３の工程では、少なくとも前記第１および第２の基板の中央部分を通って前記基板の縁に繋がる前記導入路が形成される微細構造体の製造方法。
【請求項３】
請求項１において、前記第３の工程では、複数の前記導入路が形成される微細構造体の製造方法。
【請求項４】
請求項１において、前記第３の工程では、チップ化する際にダイジングにより切り捨てられる領域に前記導入路が形成される微細構造体の製造方法。
【請求項５】
請求項１において、前記第１の工程と前記第２の工程の少なくとも一方の工程では、前記構造層として、前記導入路を構成する側壁が形成される微細構造体の製造方法。
【請求項６】
請求項１において、前記第１の構造層と前記第２の構造層の少なくとも一方の構造層は、前記剥離層と同じ材質の犠牲層を挟んで形成されており、この犠牲層も前記第４の工程において除去される微細構造体の製造方法。
【請求項７】
請求項１において、前記第１の構造層と前記第２の構造層の少なくとも一方の構造層はスイッチング素子を形成する層である微細構造体の製造方法。
【請求項８】
請求項１において、前記第１の構造層と前記第２の構造層の少なくとも一方の構造層は光学素子を形成する層である微細構造体の製造方法。
【請求項９】
請求項１において、前記第１の構造層と前記第２の構造層の少なくとも一方の構造層の前記微細構造体グループを複数の素子に分離する第５の工程を有しており、
この第５の工程では、スプレーコートにより光感応性部材を塗布しパターニングする微細構造体の製造方法。
【請求項１０】
請求項１において、前記第３の工程では、前記第１および第２の構造層の間に第３の構造層が形成され、その第３の構造層にも前記導入路の一部が形成される微細構造体の製造方法。
【請求項１１】
請求項１０において、前記第３の工程では、前記第３の構造層の一部となる樹脂を囲うように、ギャップ材を含む樹脂を塗布し、当該導入路の側壁を形成する微細構造体の製造方法。
【請求項１２】
請求項１０において、前記第３の構造層は、前記剥離層と同じ材質の犠牲層を挟んで形成されており、この犠牲層も前記第４の工程において除去される微細構造体の製造方法。
【請求項１３】
請求項１において、前記第２の工程でのみ前記剥離層が形成される微細構造体の製造方法。
【請求項１４】
請求項１３において、前記第１の基板が半導体基板であり、第１の構造層がアクチュエータとして機能する部分を備えており、前記第１の基板に、前記アクチュエータを駆動する回路が組み込まれている微細構造体の製造方法。
【請求項１５】
請求項１４において、前記第１の構造層は静電アクチュエータである微細構造体の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ミクロンあるいはサブミクロンのマイクロ光学素子を備えた光スイッチングデバイス等のマイクロマシンを製造するのに適した微細構造体の製造方法に関するものである。
【０００２】
【従来の技術】
たとえば、プロジェクタなどの画像表示装置のライトバルブとして光をオンオフ制御できる画像表示デバイスとしては、液晶を用いたものが知られている。しかしながら、この液晶を用いた画像表示デバイスは、高速応答特性が悪く、たかだか数ミリ秒程度の応答速度でしか動作しない。このため、高速応答を要求されるような高解像度の画像を表示する装置、さらには、光通信、光演算、ホログラムメモリー等の光記録装置、光プリンターを、液晶を用いたスイッチングデバイスで実現するのは難しい。
【０００３】
そこで、高速動作可能なスイッチングデバイスあるいは画像表示デバイスが求められており、その１つとしてミクロンオーダあるいはさらに小さなサブミクロンオーダの微細構造（マイクロストラクチャ）を備えたマイクロマシンであるスイッチングデバイスの開発が鋭意進められている。
【０００４】
【発明が解決しようとする課題】
これらのマイクロマシンを製造する１つの有効な方法は、フォトリソグラフィ技術を用いてマイクロマシンの構成を複数の構造層に分けて積層しながら形成する方法である。そして、複数の構造層に分けて製造することにより、各々の構造層をその構造層の機能に適した製造方法や材質で製造することができる。したがって、上記の光学スイッチングデバイスであれば、例えば、駆動性能の高いアクチュエータ層と、光学性能の高い光学素子層を備えたハイブリッドな微細構造体を、それらを順番に積層する製造方法により製造することができる。
【０００５】
さらに、各々の構造層の製造プロセスが異なる場合は、それぞれの構造層を異なった装置あるいは異なったタイミングで製造し、後に基板接合といった手法により、各々の構造層、たとえば、アクチュエータ層と光学素子層を組み合わせ、光スイッチングデバイスなどの１つの微細構造体を製造することが検討されている。各々の構造層を基板から含めて製造プロセスを分離することにより、製造プロセスを最適化しやすく、品質管理も容易になるというメリットがある。特に、フォトリソグラフィ技術で半導体回路および構造層まで製造した高価な基板を無駄にせずに済み、全体的な歩留まりが大幅に向上するので経済的な効果も大きい。
【０００６】
この製造方法では、異なる基板に形成された構造層を組み合わせた後に一方あるいは双方の基板を取除く必要がある。このため、構造層と、第２の基板との間に剥離層を設け、エッチングにより剥離層を化学的に取除くことにより基板を剥離する方法を、本願の出願人はすでに出願している。エッチングにより剥離層を除去する方法は、特にドライプロセスで行うことで、簡単に基板を剥離でき、そして成形される構造層の側にダメージを与えることがない。さらに、剥離された基板を再利用できるという点でも優れている。
【０００７】
また、機械的に基板を剥離するのに比べても、エッチング速度で基板を分離できるので、基板を剥離するプロセスを安定した速度で行うことができる。しかしながら、エッチング速度以上に剥離速度を上げることができないという側面もある。製造時間を短縮することは製造方法において１つの重要な課題であり、基板を剥離するプロセスに要する時間も短縮できることが望ましい。
【０００８】
上述したような微細構造を積層された構造層によって製造する場合も、微細構造体を備えたマイクロマシンは個別に形成されるのではなく、半導体装置などと同様に１つのウェハに複数のチップが同時に製造される。したがって、構造層が形成される基板の面積もウェハと同様のサイズであり、たとえば、直径が５インチや８インチ等のウェハサイズとなる。そして、複数のスイッチング素子などを備えたチップサイズのデバイスが１つのウェハ上に配置され、複数の構造層を組み合わせることにより素子が形成され、その素子を個別に動作するように分離された後に、各々のデバイス（チップ）がダイジングされる。
【０００９】
したがって、基板と構造層との剥離層は基板面に形成されるので、基板を分離するためには直径８インチあるいは５インチの面積の剥離層をエッチャントで除去する必要がある。構造層は基板の厚み方向に形成されるので、厚みは数μｍから数１０μｍ程度の範囲であり、エッチングの時間は長くても数分の単位である。これに対し、基板の面方向に延びた剥離層をエッチングするために数ｃｍから数１０ｃｍ単位でエッチングする必要があり、構造層をエッチングする場合に比較すると、エッチングに要する時間に１０の４乗程度の開きがある。したがって、剥離層を除去する時間を短縮することは、微細構造体を製造するのに要する時間を短縮するのに大きく寄与することになる。
【００１０】
そこで、本発明においては、剥離層を用いて基板上に微細構造を備えた各層を形成し、それらを組み合わせて微細構造体を製造する方法において、剥離層を除去する時間を短縮することが可能な製造方法を提供することを目的としている。そして、信頼性が高く高品質な微細構造体を短時間で歩留まり良く生産できる製造方法を提供することを目的としている。
【００１１】
【課題を解決するための手段】
このため、本発明では、基板の周囲から剥離層をエッチングするのではなく、基板の内側からも剥離層をエッチングできるようにしている。すなわち、基板の表面には一面に構造層が形成されているので、このままエッチングにより剥離層を除去しようとすると剥離層の断面が見えている基板の周囲からエッチングが剥離層を侵食するのに任せることになる。このため、基板を分離する際にはｃｍ単位で剥離層がエッチングされるのを待たなければならなかった。これに対し、本発明においては、基板の内部にエッチャントを導く導入路を積極的に構造として作り込むことにより周囲のみならず、内側からもエッチングすることにより、エッチング時間を短縮し、最終的には、チップ面積程度のｍｍ単位の長さをエッチングするだけで基板を剥離できるようにしている。
【００１２】
このため、本発明の微細構造体の製造方法は、第１の基板に第１の構造層を形成する第１の工程と、第２の基板に第２の構造層を形成する第２の工程と、第１および第２の構造層が対面するように組み合わせて後にチップ化される複数の微細構造体グループを形成する第３の工程とを有し、第１および／または第２の基板には第１および／または第２の構造層を第１および／または第２の基板から分離可能な剥離層が形成され、第３の工程において、微細構造体グループを避けて剥離層に繋がる中空の導入路が形成され、さらに、導入路を介して供給されたエッチャントにより剥離層を除去する第４の工程を有する。このように剥離層を除去する第４の工程の前に、微細構造体グループを製造するのに障害とならないようにエッチャントを基板の内側、たとえば、中央部分にまで導く導入路を設けることにより、基板の縁側からだけでなく、導入路に沿った部分からも剥離層をエッチャントに晒し、短時間で剥離層を除去できる。
【００１３】
第３の工程において、少なくとも第１および２の基板の中央部分を通って基板の縁に繋がる導入路を形成すれば、第４の工程において、縁の側から導入路に沿ってエッチャントを中央部分まで導き、その導入路に沿った部分から剥離層をエッチングできる。また、複数の導入路を形成することにより、剥離層とエッチャントとが初期から接触する面積を増加できるので、エッチングする時間を短縮できる。そして、第３の工程において、チップ化する際にダイジングにより切り捨てられる領域に導入路を形成することにより、チップ化される微細構造体グループに影響を与えずに、剥離層とエッチャントとが接触する面積を最大にでき、エッチングされる長さをチップサイズ程度までに低減できる。このため、剥離層をエッチングする時間を最小限にすることができる。したがって、微細構造体を製造する時間を短縮できると共に、このため、歩留まりも向上できる。
【００１４】
そして、導入路をダイジングする領域に設けることで、ウェハ上の微細構造体の配置に影響を与えることはなく十分な数と面積の導入路をウェハ上に配置できるので、微細構造体のための有効面積を減少させることがなく、ウェハ上に十分な数の微細構造体グループを配置し、生産性を確保できる。たとえば、導入路は第１および第２の構造層を貼り付ける接着剤を局所的に配置することにより設けることも可能である。また、第１および／または第２の構造層として、導入路を構成する側壁を剥離層の上に形成し、第３の工程において側壁の内側に接着剤などの第３の工程で塗布される素材が留まるようにして、導入路が確実に確保されるようにしても良い。
【００１５】
たとえば、フッ化キセノン（ＸｅＦ2）は、気体のエッチャントでハンドリングも容易であると同時に、シリコン以外のエッチングレート（選択性）が非常に小さく、他の構造層を形成する金属や樹脂などの周囲の材料および構造物にダメージを与えないですみ有用である。このため、剥離層としてシリコンを採用し、基板はフッ化キセノンでエッチングされないガラスまたは酸化シリコンにすることが有効である。そして、シリコン以外のエッチングレートが低いといっても長時間にわたりエッチングされると剥離層以外のエッチングも障害になる可能性があるが、本発明の製造方法であれば、エッチング時間が短縮されるので、そのような心配もない。
【００１６】
さらに、第１および／または第２の構造層が剥離層と同じ材質の犠牲層を挟んで形成されている場合は、この犠牲層も第４の工程において除去することが可能であり、微細構造を製造する時間をさらに短縮できる。フッ化キセノンは犠牲層を除去する際にもシリコン以外のエッチングレートが非常に小さいので便利であり、犠牲層としてもシリコンを利用することが望ましい。
【００１７】
この製造方法においては、ＣＶＤなど公知の半導体プロセスにおいて容易に剥離層を形成できる。そして、剥離層を除去することにより構造層を基板から分離できるので、剥離層の形状あるいは厚みを制御することにより面精度の高い微細構造を形成するのに適している。したがって、本発明の製造方法は、構造層で光をスイッチングする光学素子を形成したり、その他の媒体、たとえば気体などをスイッチングするスイッチング素子を形成するのに適している。その際、剥離層を除去した後に、素子を所望の単位に分離する第５の工程が必要となる。そして、本発明の製造方法では、基板が分離された構造層の面は、導入路により、たとえば微細構造体グループ単位などで分離されており、凹凸になっている。したがって、平坦な面ではないので、スピンコートによりレジストなどの光感応性部材を塗布しパターニングすることが難しい。したがって、スプレーコートを用いてレジストなどの光感応性部材を塗布しパターニングすることで、従来と同様に素子分離を簡単に行うことができる。
【００１８】
第３の工程では、第１および第２の構造層の間に、第３の構造層を形成することも可能であり、その第３の構造層にも導入路の一部を形成して導入路の断面積を大きく確保し、エッチャントの流通を促進することができる。この際、第３の構造層の一部となる樹脂を囲うように、ギャップ材を含む樹脂を塗布し、導入路の側壁を形成することが可能である。ギャップ材としては、所定の公差の直径の球状の部材を使用でき、第３の構造層の厚みをギャップ材のサイズにより管理することが可能である。さらに、硬化前に基板同士のアライメントの調整をする際には、このギャップ材が基板同士を相対的に動かし易くし、アライメントを手助けする効果も得られる。また、第３の構造層を剥離層と同じ材質の犠牲層を挟んで形成する場合は、この犠牲層も第４の工程において除去できる。
【００１９】
また、いずれか一方の基板は、本発明により製造される微細構造体の一部として利用することも可能である。その場合は、たとえば、第２の工程でのみ剥離層が形成され、第４の工程で除去される。また、それに第３の基板に製造された構造層を積層して第３の基板を除去することにより、順番に構造層を積み上げる製造方法も本発明に含まれる。
【００２０】
構造体の一部として有用な基板は、シリコンやゲルマニウムなどの半導体基板であり、たとえば、第１の基板が半導体基板であれば、第１の構造層がアクチュエータとして機能する部分を備えており、第１の基板に、アクチュエータを駆動する回路を組み込むことができる。シリコン基板をフッ化キセノンと組み合わせて利用する場合は、エッチャントの影響を受けないように、表面に酸化膜を形成することが望ましい。
【００２１】
さらに、第１の構造層は、ピエゾアクチュエータであっても良いが、シリコンを犠牲層として製造が容易であり、消費電力も少ない静電アクチュエータが適している。そして、その犠牲層は第４の工程において除去できる。また、第２の構造層は、アクチュエータにより駆動される素子にすることにより、複数のスイッチング素子を備えた微細構造体を提供できる。素子が、複数の光学素子であれば、画像表示装置などとして利用度の高い光スイッチングデバイスを本発明により製造できる。この場合、第２の構造層を素子に分離する第５の工程では、上述したように、スプレーコートにより光感応性部材を塗布しパターニングすることが望ましい。
【００２２】
【発明の実施の形態】
以下では、図面を参照して本願の発明をさらに説明する。本願の発明は以下で詳述するスイッチングデバイスに限定されたものではないが、本願の発明の製造方法を適用することにより、極めて効率良く製造可能になるものである。この微細構造デバイスは、光を全反射して伝達可能な導光部の全反射面に対しスイッチング部の抽出面を接触させてエバネセント光を抽出し、光学素子の１波長程度あるいはそれ以下の微小な動きによって、高速で光を変調制御可能な光スイッチングデバイスであるが、その構造を詳述する前に、図１に、エバネセント光によるスイッチングを行う画像表示デバイスを用いた画像表示装置の一例としてプロジェクタ１８０の概略を示してある。
【００２３】
このプロジェクタ１８０は、白色光源１８１と、この白色光源１８１からの光を３原色に分解して画像表示ユニット（光スイッチングユニット）５５の導光板（光ガイド）１に入射させる回転色フィルタ１８２と、各色の光を変調して出射する画像表示ユニット５５と、出射された光１８５を投映する投写用レンズ１８６とを備えている。そして、各色毎の変調された光１８５がスクリーン１８９に投写され、時間的に混色されることにより多階調のマルチカラーの画像が出力される。プロジェクタ１８０は、さらに、画像表示ユニット５５および回転色フィルタ１８２を制御してカラー画像を表示する制御回路１８４を備えている。画像表示ユニット５５は、光ガイド１と以下に詳述する画像表示デバイス（光スイッチングデバイス）５０とにより構成されており、この制御回路１８４からカラー画像を表示するためのデータφなどは画像表示デバイス５０に供給される。
【００２４】
このように、図１に示したプロジェクタ１８０は、光を全反射しながら伝達する光ガイド１に投影用の光を供給する光源１８１と共に光ガイド１から出射された光を投写するレンズ１８５を備えた光を入出力する手段と、光ガイド１に供給された投映用の光を変調する画像表示デバイス５０とを備えており、画像表示デバイス５０により光ガイド１から漏出するエバネセント光を制御して画像が表示される。
【００２５】
図２に、エバンセント波（エバネセント光）を利用して光を変調する画像表示デバイス５５の概要を示してある。この画像表示デバイス５５は、光ガイド１と複数の光スイッチング素子（光スイッチング機構）１０が２次元に配列されたスイッチングデバイス５０とを有し、個々の光スイッチング素子１０は、単体では導入された光２を全反射して伝達可能な導光板（光ガイド）１に接近および離反して光を変調可能な光学素子（スイッチング部）３と、この光学素子３を駆動するアクチュエータ６とを備えている。そして、光学素子３の層およびアクチュエータ６の層が、アクチュエータ６を駆動する駆動回路およびデジタル記憶回路（記憶ユニット）が作りこまれた半導体基板２０の上に積層され、１つの光スイッチングデバイス５０として集積化されている。
【００２６】
図２を参照してエバネセント光を利用した本例の画像表示デバイス５５についてさらに詳しく説明しておく。個々の光スイッチング素子１０をベースに説明すると、図２の左側に示した光スイッチング素子１０ａはオン状態であり、右側に示した光スイッチング素子１０ｂがオフ状態である。光学素子３は、導波路としての機能を果たす導光板１の面（全反射面）１ａに密着する面（接触面または抽出面）３ａと、この面３ａが全反射面１ａに密着したときに漏れ出たエバネセント波を抽出するＶ字型のプリズム（マイクロプリズム４）と、このプリズム４の底面で導光板１に対しほほ垂直な方向に反射するための反射膜４６と、Ｖ字型のプリズム４を支持するサポート構造５とを備えている。
【００２７】
このアクチュエータ６は、光学素子３を静電駆動するタイプであり、そのために、光学素子３のサポート構造５と機械的に連結されて光学素子３と共に動く上電極（第１の電極）７と、この上電極７と対峙した位置で半導体基板２０に固定された下電極（第２の電極）８を備えている。さらに、上電極７はアンカープレート９から上方に伸びた支柱１１により支持されている。
【００２８】
図２に示したように、導光板１には光源から照明光２が全反射面１ａで全反射する角度で供給されており、その内部の全ての界面、すなわち、光学素子部（光スイッチング部）３に面した側１ａと、上方の面（出射面）において光が繰り返し全反射し、導光板１の内部が光線で満たされる。したがって、この状態で巨視的には照明光２は導光板１の内部に閉じ込められ、その中を損失なく伝播している。一方、微視的には、導光板１の全反射している面１ａの付近では、導光板１から光の波長程度のごく僅かな距離だけ、照明光２が一度漏出し進路を変えて再び導光板１の内部に戻るという現象が起きている。このように面１ａから漏出した光を一般にエバネッセント波と呼ぶ。このエバネッセント波は、全反射面１ａに光の波長程度またはそれ以下の距離で他の光学部材を接近させることにより取り出すことができる。本例の光スイッチング素子１０は、この現象を利用して導光板１を伝達する光を高速で変調、すなわち、スイッチング（オンオフ）することを目的としてデザインされている。
【００２９】
たとえば、図２の光スイッチング素子１０ａでは、光学素子３が導光板１の全反射面１ａに接触した第１の位置にあるので、光学素子３の面３ａによりエバネセント波を抽出することができる。このため、光学素子３のマイクロプリズム４で抽出した光２は反射膜４６で角度が変えられて出射光２ａとなる。そして、この出射光２ａが図１に示すプロジェクタ１８０の投映用の光１８５として利用される。一方、光スイッチング素子１０ｂでは、電極７および８の間に働く静電力により光学素子３が導光板１から離れた第２の位置に動かされる。したがって、光学素子３によってエバネセント波は抽出されず、光２は導光板１の内部から出ない。
【００３０】
エバネセント波を用いた光スイッチング素子は単独でも光をスイッチングできる装置として機能するが、図２に示したように、これらを１次元あるいは２次元方向、さらには３次元に並べて配置することができる構成になっている。特に、２次元にマトリクスあるいはアレイ状に並べて配置することにより、液晶あるいはＤＭＤと同様に平面的な画像を表示可能な映像デバイスあるいは画像表示デバイス５５を提供することができる。そして、エバネセント光を用いた光スイッチングデバイス５０では、スイッチング部である光学素子３の移動距離がサブミクロンオーダとなるので、液晶より１桁あるいはそれ以上応答速度の速い光変調装置として利用でき、これを用いた高速動作が可能なプロジェクタ１８０あるいは直視型の画像表示装置を提供することが可能となる。さらに、エバネセント光を用いた光スイッチング素子１０は、サブミクロンオーダの動きで光をほぼ１００パーセント、オンオフすることが可能であり、非常にコントラストの高い画像を表現することができる。このため、時間的な分解能を高くすることが容易であり、高コントラストの画像表示装置を提供できる。
【００３１】
さらに、この光スイッチングデバイス５０では、駆動回路などが作り込まれた半導体集積基板２０にアレイ状に配置されたアクチュエータ６および光学素子３が積層された構成であり、これを１チップで提供することが可能である。すなわち、上述したように、半導体基板２０の上にアクチュエータ６および光学素子３といったマイクロストラクチャが構築されたマイクロマシン、あるいは集積化デバイスである光スイッチングデバイス５０と光ガイド１とを組み立てることにより画像表示デバイス５５を供給できる。そして、この画像表示デバイス５５を組み込むことにより動作速度が速く高解像で、さらに、高コントラストの画像を表示できるプロジェクタを提供できる。
【００３２】
このようなアクチュエータ６と光学素子３とが積層された構造のマイクロマシンを製造する際に本発明の製造方法は特に適している。積層されたタイプのマイクロマシンは、もちろん、上記の構成に限定されることはなく、たとえば、アクチュエータ６は、図２の上下１対の電極を備えたものに限定されず、上電極７および下電極８に加え、これらの間で動く中間電極を備えたもの、さらに、電極対を使用した静電アクチュエータの代わりに、ピエゾ素子などの他の電気信号により駆動力を供給可能な機構を用いてアクチュエータを構成することも可能である。したがって、以下、本明細書では、簡単のため上下電極の静電駆動タイプのアクチュエータに基づき光スイッチング素子が駆動されるマイクロマシンに基づき説明するが、マイクロマシンの構成はこれに限定されるものではない。
【００３３】
ところで、上記の構造の光スイッチングデバイス５０においては、駆動性能を重視するアクチュエータ層と、光学性能を重視する光学素子層を備えており、これらを同一の製造プロセスで製造しても良いが、各々の構造層をそれに適した製造プロセスで製造することの方がメリットがある。このため、製造方法として、２つの基板を用いてそれぞれの構造層を形成し、これら組み合わせた後に一方の基板を取除く製造方法が歩留まりを向上する方法として考えられている。
【００３４】
図３に、半導体基板を第１の基板２０とし、この上にアレイ状に並べて光スイッチング素子１０を形成し、光スイッチングデバイス（画像デバイス）５０を製造する一連の流れをフローチャートで示してある。また、図４〜図１６にその各プロセスを模式的に示してある。本例のプロセスは、微細構造体の構造層を別々の基板に製造してから、さらに、これらの構造層を挟むように基板同士を組み合わせて微細構造体を製造する方法である。なお、図４〜図１６は製造過程を模式的に説明することを目的としており、このため、光スイッチングデバイスあるいはそれが形成される基板さらにはウェハ上の構成を部分的にディフォルメして示してある。また、以下の製造方法は、回路が形成可能な半導体基板が第１の基板２０であり、光学素子を形成するためのガラス基板が第２の基板９６であり、ガラス基板９６のみを光学素子から剥離し、半導体基板２０は剥離せず光スイッチングデバイスの一部として利用する例である。
【００３５】
先ず、図３のステップ１２０で、図４に示すように、ガラス基板を第２の基板９６として用意し、このガラス基板９６の表面にシリコン製の剥離層９７を形成する。この過程では、たとえば、このガラス基板９６の表面に無機材のシラン（ＳｉＨ4）を５８０℃程度の条件下でプラズマＣＶＤ法により蒸着し、アモルファスシリコン（ａ−シリコン）の剥離層９７を形成する。
【００３６】
次に、ステップ１２１で、この第２の基板９６の上に第２の構造層、すなわち、光学素子層３を形成すると共に、その第２の構造層に後でエッチャントを導入するための導入路となる構造を形成する。そのため、図５に示すように、プラズマＣＶＤ法により、ＴＥＯＳ（テトラエポキシドシラン）をプラズマソースとして、基板温度３００℃の低温な条件下で蒸着し、３μｍ程度の膜厚の酸化シリコンの層９８を形成する。
【００３７】
そのため、図６に示すように、酸化シリコン層９８の表面にレジスト（光反応性部材）８８をスピンコートし、光学素子としての構造がグレイスケールで組み込まれているグレイマスク８７を通して紫外線８６を照射する。その結果、図７に示すように、光学素子に加工する所望のパターンにレジスト８８がパターニングされる。
【００３８】
そして、レジスト８８をマスクとして酸化シリコン層９８をＲＩＥ（反応性イオンエッチング）することにより、図８に示すように、レジスト８８の形状が酸化シリコン層に移し取られる。つまり、レジスト８８と同等の形状がそのまま酸化シリコン層９８に形成され、酸化シリコン層９８が第２の構造層１０２に加工される。
【００３９】
本例では、第２の構造層１０２として、図１１に示す複数の光学スイッチング素子１０を備えたデバイス５０を１つのチップとして提供するために、スイッチング素子１０の複数のプリズム４を構成するためのＶ構造４２が連続して形成される。
【００４０】
このプロセスでは、図８に示す第２の構造層１０２としてＶ構造４２を形成するのと同時に、これらＶ構造４２が１つのグループになった構造５９の両端に側壁となる凸部８１を加工する。これらのＶ構造４２が２次元に配列された微細構造グループ５９は、後で分離されてチップ単位の光スイッチングデバイスとなる構造である。このため、チップ単位の構造５９の外側に側壁８１をそれぞれ構成することにより、チップ単位の構造５９の間に溝が形成され、それが後にエッチャントの導入路８０となる。また、この導入路８０が形成された領域は、チップ単位の構造５９の間で、後にダイジングされ切り落とされる領域７９に相当するので、元来必要な空間であり、導入路８０を形成することにより基板９６の利用効率が低減するわけでもない。
【００４１】
さらに、第２の構造層１０２の複数のＶ構造４２の表面４２ａにＡｌ−Ｎｄ材をスパッタリングして、Ｖ字型の反射膜４６を形成する。このようにして、第２の基板であるガラス基板９６の上にＶ字型のプリズム層を構成する第２の構造層１０２を形成する図３のステップ１２１が完了し、第２の構造層１０２にはＶ構造４２に加えて導入路８０を形成するための側壁となる凸部８１も形成されている。
【００４２】
一方、第２の基板上に第２の構造層を形成する工程と前後して、あるいは同時に、図３のステップ１２２で、第１の基板となるＣＭＯＳ回路が構成されている半導体基板２０にアクチュエータ６としての機能を実現する第１の構造層１０１を形成するプロセスを進行させる。そして、図３のステップ１２３で、図９に示すように、第１の基板の半導体基板２０と第２の基板のガラス基板９６とを、第１の構造層１０１と、第２の構造層１０２とが向かい合うように貼り合わせ（組み合わせ）る。さらに、本例の製造方法では、貼り合わせる際に、第１の構造層１０１と第２の構造層１０２とを接合する樹脂層を用いて、これらの基板２０および９６の間に、図１１に示すプリズム４の一部と、プリズム４とアクチュエータ６とを接合するサポート構造５となる支持構造４１を第３の構造層１０３として形成する。
【００４３】
たとえば、まず、図９に示すガラス基板９６の側の第２の構造層１０２の界面（接続面）となる反射膜４６の表面と、半導体基板２０の側の第１の構造層１０１の界面となるアクチュエータ構造６の表面をカップリング材で表面処理する。その後、第１の構造層１０１に、第３の構造層１０３となる樹脂材、例えばエポキシ（ＥＰ）材７１をチップ単位、すなわち、微細構造グループ５９の単位で、点状に複数に分けてシリンジなどで塗布する。たとえば、その量は１点（サイト）あたり０．３ｍｇ程度であり、本発明者の用いた塗布装置で塗布量を時間で管理する場合は２．３ｓｅｃ程度になる。
【００４４】
このように、微細構造グループ５９の単位で点状に分けて樹脂材７１を塗布することにより、微細構造グループ５９の外側に設けた側壁８１により構成される導入路８０が樹脂材７１で塞がれることがなく、後にエッチャントの導入路として利用できる。また、側壁８１は、樹脂材７１が不用意に導入路８０に流れ出すのを防止する機能を果たしている。このため、導入路８０のスペースが樹脂によって埋まるのを防止すると共に、側壁８１によって囲われた領域、すなわち、微細構造グループ５９の上には十分な樹脂材７１が保持され、所定の厚みの第３の構造層１０３が形成されるようにしている。本例の製造方法では、第２の構造層１０２および第３の構造層１０３は連続した厚みのある構造ではなく、断続的に構造体が存在する構造となり、基板９６の全体にわたり一定の厚みを備えた構造にはならない。しかしながら、適当な位置に側壁８１を設けることにより、それにより第１の構造層１０１と第２の構造層１０２とを接合するための樹脂材７１の流れや厚みを適切に制御することが可能となり、精度が高く、構造欠陥のない微細構造体を製造することができる。
【００４５】
これと同時に、基板２０の外周などの支持層４１とはならない第３の構造層１０３に、球状のギャップ材を含んだ樹脂材７２を、微量、たとえば、０．０６ｍｇ／ポイント（時間量では０．４６ｓｅｃ）程度の量を塗布することが望ましい。このギャップ材を含んだ樹脂材７２としては、液晶パネルのギャップ材として開発された積水化学工業（株）製のミクロパールＳＰ−２０３などを含んだものが推奨できる。ミクロパールなどのギャップ材は、圧縮強度および耐熱性も高く、２つの基板９６および２０の間に挟むことにより、ギャップ材によりこれらの基板９６と２０の隙間のサイズを調整することが可能となり、第１の構造層１０１と第２の構造層１０２との相対的な組み合わせサイズを制御しやすい。本例では、ギャップ材により第３の構造層１０３の厚みを制御することが可能であり、寸法精度の高い微細構造を提供することができる。また、粒状のギャップ材を間に挟むことにより、点で第１の基板２０と第２の基板９６が接するようになるので、基板２０および９６を貼り合わせた状態であっても少ない抵抗で基板同士の位置を動かすことが可能であり、アライメント調整もしやすい。
【００４６】
このように第１の基板２０と第２の基板９６を貼り合わせることにより、図１０に示したように、これらの基板２０および９６の間に第１の構造層１０１、第３の構造層１０３および第２の構造層１０２が積層された微細構造が出来上がる。すなわち、第１の基板２０の上のアクチュエータ６としての機能を備えた第１の構造層１０１、その上に支持層４１としての機能を備えた第３の構造層１０３、そして、第３の構造層１０３の上に、アクチュエータ６に駆動される光学素子３としての機能を備えた第２の構造層１０２が順番に積層される。
【００４７】
このように組み合わせる際には、以下のようなプロセスを採用することが望ましい。すなわち、内部が約０．２Ｔｏｒｒ以下に減圧されたチャンバー内で、適当な治具でそれぞれの基板２０および９６を支持して貼り合わせた後、この状態を数分間維持し、さらに、基板２０を４５℃程度に加温し、樹脂の粘性を下げ流動性を上げる。さらに、加圧機などにより０．３ＭＰ程度で加圧し、樹脂材７１を全体的に広げ、樹脂製の支持層４１を形成する。次に、貼り合わされた第１および第２の基板２０および９６を、チャンバーから取り出し、ＵＶ露光機能の付いたアライメント装置（アライナー）にセットする。このＵＶ露光装置は半導体プロセスのマスク合わせなどにも用いられるもので、例えば、カール・ズース・ジャパン（株）社製のボンドアライナＢＡ６などを用いることができる。露光装置は、基板間のアライメントができるステージを備えており、１μｍオーダで上下に重ねられた２枚の基板のアライメント調整を行い、ＵＶを照射して仮止めを行い第１および第２の基板の相対的な位置を固定する。
【００４８】
このように第１および第２の基板が所望の相対位置となるようにアライメントの調整がされると、アライメント装置から取り出し、オーブンなどに入れ熱硬化処理する。本例では、１２０℃で６０分の条件下で加熱し、樹脂製の支持層４１を硬化させ、アクチュエータ６とプリズム４を繋げる、Ｖ字型の構造５が形成される。
【００４９】
その後、図３のステップ１２４の第２の基板９６を剥離する作業を行う。このステップでは、適当なチャンバーに図１０で示す第１の基板２０および第２の基板９６が貼り合わされたままの状態でセットし、チャンバー内に適当な濃度のエッチャント、本例ではフッ化キセノン９９を供給する。エッチャント９９に晒されたシリコン製の剥離層９７が除去され、ガラス製の第２の基板９６が第２の構造層１０２から分離し、第２の基板９６を取外すことができる。その際、チップ単位の構造５９の外側に設けられた側壁８１で構成される導入路８０を通って、エッチャント９９を基板２０および９６が接合された内部まで導くことが可能である。そして、基板の周囲からエッチングするよりも短時間で剥離層９７を除去できる。
【００５０】
図１１に、第１の基板２０と第２の基板９６を貼り合わせて第１の構造層１０１、第３の構造層１０３および第２の構造層１０２が積層された状態の一部を拡大して模式的に示してある。シリコンを犠牲層６０として電極７および８が構築されたアクチュエータ６の上に、樹脂製の支持層４１によりサポート構造５が形成されている。さらに、Ｖ構造４２によりプリズム４が構成されており、これらによりアクチュエータ６により光学素子３が駆動される光スイッチング素子１０としての構造が成り立っている。そして、チップ単位の構造グループ５９の外側の導入路８０を通ってエッチャント９９が流れ、剥離層９７をエッチングして除去する。したがって、図３のステップ１２４において、エッチングする距離は、チップ単位の寸法、すなわちｃｍからｍｍ程度のオーダとなり、基板９６の全面積にわたり数１０ｃｍ単位でエッチングするのに比べると、エッチング時間を数分の１から１０分の１程度まで短縮できる。
【００５１】
図１１に示した構造では、第２の構造層１０２に設けた側壁８１が、第１の構造層１０１で設けられた壁構造３９、さらには、第３の構造層１０３で形成された壁構造４９により、チップ単位の微細構造グループ５９の周囲を囲う壁となっている。したがって、チップ単位でダイジングして光スイッチングデバイス５０としたときに、図２に示した光ガイド１を積層するための支持壁として利用することができる。また、この側壁８１、３９および４９により微細構造グループ５９の内部は導入路８０を流れるエッチャント９９から隔離された状態になっているがこの部分の構造は、図１１に示した構造に限定されることはない。たとえば、側壁８１から第１の構造層１０１を形成する犠牲層６０に達するスペースを用意し、導入路８０を流れるエッチャントにより犠牲層６０を同時に除去するようにしても良い。これにより、犠牲層６０を除去する工程が不要となり、製造工程をさらに短縮できる。一方、本例のように犠牲層６０を残すことにより、アクチュエータ６の構造を最後まで犠牲層６０によって支持することも可能であり、この後の組立て作業などによって、アクチュエータ６が損傷して製品不良に繋がるのを防ぐことも可能である。
【００５２】
図１２に、基板（ウェハ）全体を上方から見た様子を模式的に示してある。本例の製造方法では、チップ、すなわちデバイスとなる微細グループ５９の単位で、側壁８１が形成されているので導入路８０はその微細構造グループ５９の周囲を囲うように形成されている。したがって、チップ単位の面積の剥離層９７をエッチングするだけで、第２の基板９６を剥離することができる。導入路８０の配置はこれに限定されることはなく、たとえば、微細構造部ループ５９の４方ではなく、２方に側壁を作って並列に複数の導入路８０を形成することも可能である。また、微細構造グループ５９の単位で側壁８１を形成する代わりに、基板９６の面積を２分あるいはそれ以上の複数に分割するように壁を形成したり、樹脂材７１を塗布することにより、基板９６の縁９６ａから中央部分９６ｃにエッチャント９９を導く導入路８０を形成することができる。中央部分９６ｃまでエッチャント９９を導く路を形成することにより、剥離層９７を周囲のみではなく内側からエッチングすることができ、エッチング時間を短縮できる。そして、複数の導入路８０を形成することにより剥離層９７が、エッチャント９９と同時に接触する面積をより広くすることができるので、エッチング時間は短縮できる。
【００５３】
また、本例の製造方法では、エッチャントであるフッ化キセノン９９の選択比は、シリコン対酸化シリコンで１００００：１であり、他の物質においてもほぼ同様である。したがって、ほぼシリコンだけをエッチングすることが可能であり、さらに、エッチング速度は１〜２μｍ／分程度と速い。したがって、本例のように、エッチャント９９の導入路８０を設けておくことで、この基板９６を取外すために剥離層９７を除去するプロセス時間を、大幅に短縮化することができる。
【００５４】
また、選択比が非常に大きくても長時間にわたりエッチングすると、他の構造体に対する影響も無視できないものになるが、本例では、エッチング時間を数分の１から数１０分の１に短縮でき、エッチャントが他の構造に与える影響を無視できる程度までエッチング時間を短縮できる。このため、さらに精度が良く、構造的な欠陥のない微細構造体を短時間で、歩留まり良く製造することができる。
【００５５】
図１３に示したように、第２の基板であるガラス基板９６を剥離した後は、シリコン基板２０の上に積層された第２の構造層１０２が微細構造グループ５９の単位で構成されている。このため、図３のステップ１２５に示すように、微細構造グループ５９を光スイッチング素子１０の単位になるように、画素分離を行う必要がある。この際に、本例では、導入路８０を設けているため、構造層の表面が平坦でなく、凹凸状に形成されているためにスピンコートによりレジストを塗布すると、レジストの厚みが一定になり難い。そこで、レジストをスプレーコートする手法を採用している。
【００５６】
スプレーコートには、例えば、ノードソン社製のパルススプレーコーティングシステムを利用することが可能であり、スプレーコータを用いて、図１４に示すように、凹凸状の第２の構造層１０２の表面にレジスト８８を塗布する。そして、マスク８７ａによりレジスト８８に画素パターンを形成する。このパターニングされたレジスト８８をマスクとして、酸化シリコンのＶ構造４２をフッ素系のエッチャント、たとえばＣ4Ｆ8+Ａｒ+Ｈ2でエッチングし、Ａｌ−Ｎｄ製の反射膜４６を塩素系のエッチャント、たとえば、Ｃｌ2およびＢＣｌ3でエッチングし、さらには、第３の構造層１０３であるエポキシ製の支持層４１はＯ2を用いてＲＩＥ加工する。これらの過程により光学素子３を構成する第２および第３の構造層１０２および１０３を素子単位に分離することができ、図１５に示したように各々のスイッチング素子１０を駆動できる構成が表れる。また、このＯ2でＲＩＥ加工される過程で、画像パターニングを形成するためのフォトレジスト８８も除去できる。
【００５７】
そして、図３のステップ１２６に示すように微細構造グループ５９の境界をダイジングし、図１６に示すような、チップ状の光スイッチングデバイス５０を製造することができる。そして、デバイス５０の上方にカバーガラス（光ガイド）１を搭載することにより、図１および図２に示したような光スイッチンユニット（画像表示装置）５５を提供できる。
【００５８】
本発明で設けたの導入路８０は、チップ化する際にダイジングにより切り捨てられる領域７９に形成されている。このため、導入路８０を後で処理する工程は不要である。また、もともとダイジングする領域７９を導入路８０として利用しているので、基板２０あるいは９６の面積効率に影響を与えることはなく、１つの基板から製造できるチップの数が減って生産効率が低下することもない。
【００５９】
このように、本例の光スイッチングデバイス５０に限らず、ミクロンあるいはサブミクロンクラスの微細構造を備えたマイクロマシンは、個々に製造されることは殆どなく、本例のように、１つのウェハ（基板）上に、複数のデバイス（チップ）が同時に製造される。したがって、本例の製造方法を採用することにより、その製造過程における剥離層を除去する工程を短縮することができ、生産性を向上し、低コストで提供できる。また、剥離層を除去するスピードを向上できるので、基板から剥離する工程が増えても、製造時間に及ぼす影響は少なくなる。したがって、多層構造の微細構造体を製造する場合は、多数の基板上にそれぞれの構造層を製造するのに適した方法で製造し、それらを順番に積層し、基板を剥離することで、容易に複雑な微細構造体を製造することができる。そして、剥離された基板は再利用が可能である。また、エッチングにより基板から構造層を剥離するために、剥離する際に構造層の構造が損傷するなどの影響はなく、非常に歩留まり良く、複雑な微細構造を製造することができる。
【００６０】
さらに、上記に示したように、図１０に示す２つの基板２０および９６を用いて第１の構造層１０１および第２の構造層１０２を製造し、その後、一方の基板９６を除去する。このため、１つの基板上に複数の構造層を、順番に積層しながら微細構造体を製造する方法に比べリスクが非常に小さい。たとえば、半導体回路に加えてフォトリソグラフィ技術でアクチュエータ層まで製造した高価な基板２０に順番に構造層をその都度、製造すると、構造層の製造過程で欠陥があると、それまでの基板および下の構造層を製造したプロセスが全て無駄になる。これに対し、基板単位で構造層を製造すると、その製造過程の欠陥は、他の構造層に波及することはなく、他の構造層や半導体基板などを無駄にすることがない。したがって、この製造方法であると、製造されるマイクロデバイスの歩留りを大幅に向上でき、低コストで微細構造体を提供できる。
【００６１】
さらに、本発明に係るエッチャント９９の導入路８０の形成は、上記の例に限られず、例えば、図１７〜図１９に模式的に示すように、第１の基板２０と第２の基板９６とを貼り合わせる際に構成される第３の構造層１０３に、導入路８０の側壁となる部材を設けても良い。図１７に示すように、第２の基板９６に剥離層９７を形成し、その表面に第２の構造層１０２としてＶ構造４２を形成する際に、これらをチップ単位のグループ５９で配置する。そして、図１８に示すように、アクチュエータ６となる第１の構造層１０１が製造された第１の基板２０と第２の基板９６を貼り合わせる際に、支持層４１となる樹脂材７１を塗布すると共に、さらにギャップ材７２を含む樹脂を微細構造グループ５９の周囲となる位置に塗布する。すなわち、ギャップ材を含む樹脂７２を樹脂材７１を囲うように塗布する。そして、これらの基板２０および９６を貼り合わせて第３の構造層１０３を挟んで、第１の構造層１０１および第２の構造層１０２を組み立てる。
【００６２】
ギャップ材を備えた樹脂７２は、ギャップ材により流動性が阻害されるために動きにくく、また、内部で支持層４１を構成する樹脂材７１が流れ出すのを阻止する。このため、ギャップ材入りの樹脂７２により隔離された空間は中空となり、この部分を後で導入路８０として利用できる。また、ギャップ材が入った樹脂７２により、第１の基板２０および第２の基板９６のギャップ（間隔）を制御し、位置合わせが容易になることは上述した通りである。
【００６３】
このため、図１９に示すように、第１の基板２０と第２の基板９６と組み合わされた状態では、その間に導入路８０が形成され、上記と同様に導入路８０を介して、エッチャントであるフッ化キセノン９９にガラス基板９６との剥離層９７を多くの領域で晒し、短時間でガラス基板９６を取除くことができる。その後、図１３〜図１６に示したように、画素分離およびダイジングしてチップ化することで、図２に示すような光スイッチングデバイス５０および画像表示装置５５が製造できる。
【００６４】
さらに、ギャップ材を入れた樹脂を使用しなくても、チップとなる微細構造グループ同士の間隔を樹脂によって埋まらない程度の距離に設定するだけでも導入路８０を確保することができる。しかしながら、上記のように、樹脂の流れを制御して確実に導入路８０を確保したほうが、チップの配置が容易となり、基板の面積効率も向上でき、量産性の高い製造方法を提供できる。
【００６５】
なお、導入路８０の形状は、上記ではほぼ直方体状の例を示しているが、これに限られず、円柱状などであっても良く、エッチャント（ガス）の通り道となり、さらに、剥離層にエッチャントが効率良く接触する形状であれば良い。さらに、上記では、剥離層９７にシリコンを用いて、そのエッチャントにフッ化キセノンを組み合わせた例を説明しているが、これに限らず、エッチャントにフッ化水素を用い剥離層として酸化シリコンを用いても良いなど、エッチャントと剥離層との組み合わせは上記に限定されない。しかしながら、上述したように、フッ化キセノンのシリコンに対するエッチングレート（選択性）が非常に高く、またハンドリングも容易なので、現状では最も望ましい組み合わせの１つである。
【００６６】
また、本発明の微細構造体の製造方法は、上述したエバネセント光を利用した光スイッチングデバイス５０に適用する例に限定されるものではなく、伝送される光信号を空間で遮光物を用いてスイッチングするマイクロマシンなどの製造方法にももちろん適用できる。あるいは、光スイッチングデバイスに限らず、光以外の媒体を操作するマイクロスイッチングデバイスや、他の用途のマイクロマシンに対しても本発明の製造方法を提供することが可能であり、量産ベースのリードタイムを短縮できると共に、製品精度が高いマイクロマシンを歩留まり良く、低コストで量産することが可能となる。
【００６７】
さらに、上記では、半導体基板を一方の基板として用い、それにアクチュエータを駆動する回路を組み込んで半導体基板を微細構造体の１つの構造体として採用している。このため、第２の基板であるガラス基板だけを分離する例を示してあるが、もちろん、第１および第２の基板を分離することも可能であり、基板を構造体の一部としない構成のマイクロマシンに対しても本発明の製造方法を適用することができる。そして、この製造方法は、基板を用いて製造しながら、基板から分離された自由な構造の微細構造体を製造するのに適した製造方法であるとも言うことができ、今後開発される多種多様なマイクロマシンあるいはそれ以下のサイズのナノマシンなどに対しても非常に有効な製造方法である。
【００６８】
【発明の効果】
以上に説明したように、本発明の製造方法においては、光学素子を有する光スイッチングデバイスなどのミクロンまたはサブミクロンオーダの構造を有する微細構造体を、ウェハ上に複数、製造する際に、エッチャントの導入路を確保しておくことで、基板から微細構造体を剥離するための剥離層のエッチング性を向上できる。したがって、本発明により、たとえば、剥離層をエッチングし第２の基板を除去するのに数時間要していた工程を、数分で行うことができる。このため、エッチング時間を１／２から１／４に削減でき、大幅に工程時間を短縮化でき、信頼性の高い、高品質な微細構造体を、低コストで簡単に製造できる。
【図面の簡単な説明】
【図１】エバネセント光を利用した映像表示デバイスを用いたプロジェクタの概要を示す図である。
【図２】エバネセント光を利用した映像表示デバイス（スイッチングデバイス）の概要を示す図である。
【図３】図２に示すスイッチングデバイスの製造プロセスの概略を示すフローチャートである。
【図４】図２に示す光スイッチングデバイスの製造プロセスを示す図であり、第２の基板上に剥離層を形成する状態を示す図である。
【図５】図４に示す第２の基板上に、プリズム層を形成するための酸化シリコンを積層している様子を示す図である。
【図６】図５に示す酸化シリコンの層に、プリズム層および導入路をパターンを露光する様子を示す図である。
【図７】図６に示す第２の基板上に、剥離層を介してプリズム層および導入路のパターンが現像された様子を示す図である。
【図８】図７に示す第２の基板上に、剥離層を介してプリズム層および導入路がパターニングされた様子を示す図である。
【図９】半導体基板にアクチュエータ層が積層された半導体基板（第１の基板）と、図８に示したガラス基板とを組み合わせる様子を示す図である。
【図１０】導入路を介してエッチャントが供給され、剥離層がエッチングされる様子を示す図である。
【図１１】図１０に示す光スイッチングデバイスの一部を拡大して示す図である。
【図１２】図１０に示す光スイッチングデバイスを上方から見た様子を示す図である。
【図１３】ガラス基板が除去された様子を示す図である。
【図１４】光スイッチング素子の単位をパターニングする様子を示す図である。
【図１５】光スイッチング素子の単位に画素分離する様子を示す図である。
【図１６】ダイジングしチップ化された光スイッチングデバイスが得られた様子を示す図である。
【図１７】本発明の異なる製造プロセスを示す図であり、第２の基板上に剥離層を形成する状態を示す図である。
【図１８】半導体基板にアクチュエータ層が積層された半導体基板（第１の基板）と、図１７に示したガラス基板とを組み合わせる様子を示す図である。
【図１９】図１８に示した導入路を介してエッチャントが供給され、剥離層がエッチングされる様子を示す図である。
【符号の説明】
１    光ガイド
２    照明光
３    光学素子（光学素子層）
４    マイクロプリズム（第２の構造体）
５    Ｖ型のサポート構造（第３の構造体）
６    アクチュエータ部、
７    上電極およびばね構造
８    下電極
１０    光スイッチング素子
２０    半導体基板（第１の基板）
４１    支持層
４２    Ｖ構造
４６    反射膜
５０    光スイッチングデバイス
５５    光スイッチングユニット（画像表示装置）
５９    微細構造グループ
６０    犠牲層
７１    第１の樹脂材
７２    ギャップ材
８０    導入路
８１    導入路を形成する凸部（側壁）
９６    ガラス基板（第２の基板）
９７    剥離層
９９    エッチャント（フッ化キセノン）
１０１    第１の構造層（アクチュエータ層）
１０２    第２の構造層
１０３    第３の構造層
【図１】
0003972591.tif 000002
【図２】
0003972591.tif 000003
【図３】
0003972591.tif 000004
【図４】
0003972591.tif 000005
【図５】
0003972591.tif 000006
【図６】
0003972591.tif 000007
【図７】
0003972591.tif 000008
【図８】
0003972591.tif 000009
【図９】
0003972591.tif 000010
【図１０】
0003972591.tif 000011
【図１１】
0003972591.tif 000012
【図１２】
0003972591.tif 000013
【図１３】
0003972591.tif 000014
【図１４】
0003972591.tif 000015
【図１５】
0003972591.tif 000016
【図１６】
0003972591.tif 000017
【図１７】
0003972591.tif 000018
【図１８】
0003972591.tif 000019
【図１９】
0003972591.tif 000020